(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１導電膜を形成する段階と、
前記第１導電膜上に第１絶縁膜を形成する段階と、
前記第１絶縁膜と第１導電膜をパターニングして前記第１絶縁膜にホールを形成して前記第１導電膜の側壁を露出させるパターニング段階と、
前記第１導電膜の露出された側壁を電気メッキシードとして用いて電気メッキを行って前記ホール内に第２導電膜を形成する電気メッキ段階と、
前記パターニングされた第１絶縁膜と前記パターニングされた第１導電膜を除去して電気メッキされた第２導電膜からなる第１キャパシタ電極を形成する除去段階と、を含むことを特徴とする集積回路のキャパシタの製造方法。
【請求項２】
前記パターニング段階は、前記第１絶縁膜と第１導電膜とを順次に選択的に蝕刻して前記半導体基板を露出させ、前記第１導電膜の側壁を露出させる段階を含むことを特徴とする請求項１に記載の集積回路のキャパシタの製造方法。
【請求項３】
前記除去段階の後、前記第１キャパシタ電極上にキャパシタ誘電膜を形成する段階と、
前記キャパシタ誘電膜上の前記第１キャパシタ電極の反対側に第２キャパシタ電極を形成する段階とを含むことを特徴とする請求項１に記載の集積回路のキャパシタの製造方法。
【請求項４】
前記除去段階の後、前記第１キャパシタ電極上にキャパシタ誘電膜を形成する段階と、
前記キャパシタ誘電膜上に上部電極用シード層を形成する段階と、
前記上部電極用シード層を用いて電気メッキを行って前記上部電極用シード層上に第２キャパシタ電極を形成する段階とを含むことを特徴とする請求項１に記載の集積回路のキャパシタの製造方法。
【請求項５】
（ａ）集積回路基板上に電極パッドを形成する段階と、
（ｂ）前記電極パッド上に第１層間絶縁膜を形成する段階と、
（ｃ）前記第１層間絶縁膜上に、前記電極パッドを間に挟む複数のビットラインを形成する段階と、
（ｄ）前記ビットライン形成後の前記集積回路基板上に第２層間絶縁膜を形成する段階と、
（ｅ）前記第２層間絶縁膜形成後の前記集積回路基板上に下部電極用シード層を形成する段階と、
（ｆ）前記下部電極用シード層上にメッキマスク層を形成する段階と、
（ｇ）前記メッキマスク層、下部電極用シード層、第２層間絶縁膜及び第１層間絶縁膜を選択的に蝕刻して、前記下部電極用シード層の側壁を露出させ、かつ、前記複数のビットラインの間に位置する前記電極パッドの表面を露出させるホールを形成する段階と、
（ｈ）前記下部電極用シード層の露出された側壁を電気メッキシードとして用いて電気メッキを行って前記ホール内に第１キャパシタ電極の少なくとも一部を形成する段階とを含むことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項６】
前記（ｇ）の選択的蝕刻の段階は、前記メッキマスク層、下部電極用シード層、第２層間絶縁膜及び第１層間絶縁膜を順次に選択的に蝕刻して前記電極パッドを露出させる段階を含み、前記（ｈ）の電気メッキの段階を行う前に前記露出された電極パッド上に障壁物質膜を形成する段階を含むことを特徴とする請求項５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項７】
前記障壁物質膜を形成する段階は、前記ホールの内部及び前記電極パッド上に障壁物質膜を蒸着する段階と、
前記障壁物質膜を蝕刻して前記下部電極用シード層の側壁を露出させる段階とを含むことを特徴とする請求項６に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項８】
前記障壁物質膜及び下部電極用シード層は相異なる物質よりなり、前記（ｈ）の電気メッキの段階後に前記メッキマスク層及び下部電極用シード層を除去して前記第１キャパシタ電極を露出させる段階を含むことを特徴とする請求項７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項９】
前記第１キャパシタ電極を露出させる段階の後、前記第１キャパシタ電極上にキャパシタ誘電膜を形成する段階と、
前記キャパシタ誘電膜上に第２キャパシタ電極を形成する段階とを含むことを特徴とする請求項８に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１０】
（ａ）半導体基板のキャパシタの下部電極が形成される下部電極形成予定領域を含む前記半導体基板上に下部電極用シード層を形成する段階と、
（ｂ）前記下部電極用シード層上にメッキマスク層を形成する段階と、
（ｃ）前記下部電極用シード層及び前記メッキマスク層をパターニングして前記下部電極形成予定領域を定義する下部電極用シード層パターン及びメッキマスク層パターンを形成することによって、前記下部電極形成予定領域及び前記下部電極用シード層パターンの側壁を露出させるホールを形成する段階と、
（ｄ）前記ホールによって側壁が露出された前記下部電極用シード層パターンを用いて電気メッキ工程を行うことによって、前記ホールの内部に下部電極用導電膜を形成する段階と、
（ｅ）前記下部電極用導電膜の側壁が露出されるように前記メッキマスク層パターン及び前記下部電極用シード層パターンを除去することによってキャパシタの下部電極を形成する段階とを含むことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項１１】
前記下部電極用シード層は白金族金属膜、白金族金属酸化物膜、ペロブスカイト構造を有する導電性物質膜、導電性金属膜、金属シリサイド膜、金属窒化物膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１２】
前記下部電極用シード層はＰｔ膜、Ｒｈ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、ＰｔＯｘ膜、ＲｈＯｘ膜、ＲｕＯｘ膜、ＩｒＯｘ膜、ＯｓＯｘ膜、ＰｄＯｘ膜、ＣａＲｕＯ３膜、ＳｒＲｕＯ３膜、ＢａＲｕＯ３膜、ＢａＳｒＲｕＯ３膜、ＣａＩｒＯ３膜、ＳｒＩｒＯ３膜、ＢａＩｒＯ３膜、（Ｌａ、Ｓｒ）ＣｏＯ３膜、Ｃｕ膜、Ａｌ膜、Ｔａ膜、Ｍｏ膜、Ｗ膜、Ａｕ膜、Ａｇ膜、ＷＳｉｘ膜、ＴｉＳｉｘ膜、ＣｏＳｉｘ膜、ＭｏＳｉｘ膜、ＴａＳｉｘ膜、ＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＢＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１３】
前記メッキマスク層はＢＰＳＧ膜、ＳＯＧ膜、ＰＳＧ膜、フォトレジスト膜、ＤＬＣ膜、ＳｉＯｘ膜、ＳｉＮｘ膜、ＳｉＯＮｘ膜、ＴｉＯｘ膜、ＡｌＯｘ膜、ＡｌＮｘ膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１４】
前記（ｄ）段階は、メッキ液としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉまたはこれらの組合を含む金属塩が溶解されたメッキ液を使用し、パワーソースの陽極に連結されるソース電極としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉまたはこれらの組合よりなる合金を使用し、パワーソースの陰極に前記下部電極用シード層パターンを連結して使用することを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１５】
前記（ｅ）段階において、前記メッキマスク層パターン及び下部電極用シード層パターンは各々湿式または乾式蝕刻方法で除去されることを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１６】
前記（ｅ）段階において、前記メッキマスク層パターン及び下部電極用シード層パターンは１回の湿式または乾式蝕刻工程を行って除去することを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１７】
前記キャパシタの下部電極上に誘電膜を形成する段階と、
前記誘電膜上にキャパシタの上部電極を形成する段階をさらに含むことを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１８】
前記誘電膜はＴａ２Ｏ５膜、ＳｒＴｉＯ３膜、（Ｂａ、Ｓｒ）ＴｉＯ３膜、ＰｂＺｒＴｉＯ３膜、ＳｒＢｉ２Ｔａ２Ｏ９膜、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３膜、Ｂｉ４Ｔｉ３Ｏ１２膜またはこれらの組合よりなる多重膜で形成することを特徴とする請求項１７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項１９】
前記キャパシタの上部電極はＣＶＤ方法、スパッタリング方法、ＭＯＤ方法またはＰｔコロイドのスピンコーティング方法で形成されることを特徴とする請求項１７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２０】
前記誘電膜上に上部電極用シード層を形成する段階をさらに含み、前記キャパシタの上部電極は前記上部電極用シード層を用いた電気メッキ方法によって形成されることを特徴とする請求項１７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２１】
前記上部電極用シード層は白金族金属膜、白金族金属酸化物膜、ペロブスカイト構造を有する導電性物質膜、導電性金属膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項２０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２２】
前記キャパシタの上部電極の形成段階は、メッキ液としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｏ、Ｎｉ、Ｚｎ、Ｃｒ、Ｆｅまたはこれらの組合を含む金属塩が溶解されたメッキ液を使用し、陽極としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｏ、Ｎｉ、Ｚｎ、Ｃｒ、Ｆｅまたはこれらの合金を使用し、陰極として前記上部電極用シード層を使用することを特徴とする請求項２０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２３】
半導体基板上に蝕刻阻止膜を形成する段階をさらに含み、前記下部電極用シード層は前記蝕刻阻止膜上に形成され、前記ホールは前記メッキマスク層、前記下部電極用シード層及び前記蝕刻阻止膜をパターニングすることによって形成することを特徴とする請求項１０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２４】
前記蝕刻阻止膜はＳｉ３Ｎ４膜、Ｔａ２Ｏ５膜、ＴｉＯ２膜、Ａｌ２Ｏ３膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項２３に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２５】
（ａ）半導体基板の活性領域上に導電物質よりなる下部電極パッドを形成する段階と、
（ｂ）前記下部電極パッド上に第１層間絶縁膜を形成する段階と、
（ｃ）前記第１層間絶縁膜上に、前記下部電極パッドを間に挟む複数のビットラインを形成する段階と、
（ｄ）前記ビットライン形成後の前記半導体基板上に第２層間絶縁膜を形成する段階と、
（ｅ）前記第２層間絶縁膜形成後の前記半導体基板上に下部電極用シード層を形成する段階と、
（ｆ）前記下部電極用シード層上にメッキマスク層を形成する段階と、
（ｇ）前記メッキマスク層、前記下部電極用シード層、前記第２層間絶縁膜及び前記第１層間絶縁膜を写真蝕刻工程でパターニングして前記下部電極パッドの表面を露出させるホールを形成する段階と、
（ｈ）前記ホール内部に、前記パターニングにより露出した前記下部電極用シード層の側壁を用いた電気メッキ工程を行って導電膜を形成する段階と、
（ｉ）前記パターニングされたメッキマスク層及び前記下部電極用シード層を除去して前記導電膜の側壁を露出させることによって、キャパシタの下部電極を形成する段階とを含むことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項２６】
前記下部電極用シード層は白金族金属膜、白金族金属酸化物膜、ペロブスカイト構造を有する導電性物質膜、導電性金属膜、金属シリサイド膜、金属窒化物膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２７】
前記（ｈ）段階は、前記ホールの底部に露出された前記下部電極パッド上に障壁膜を形成するが、前記ホールによって露出された下部電極用シード層の側壁を覆わないように形成する段階と、
前記パターニングされた下部電極用シード層を用いた電気メッキ工程を行って前記障壁膜上に下部電極用導電膜を形成する段階を含むことを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２８】
前記障壁膜を形成する段階は、前記ホール内部及び前記メッキマスク層上に障壁物質を形成する段階と、
前記障壁物質の上部を除去して前記パターニングされたメッキマスク層の上面を露出させる段階と、
前記ホール内の前記障壁物質を選択的に除去して前記パターニングされた下部電極用シード層の側壁を露出させる段階を含むことを特徴とする請求項２７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項２９】
前記障壁膜は金属シリサイド膜、金属窒化物膜、ドーピングされたポリシリコン膜またはこれらの組合よりなる多重膜で形成されることを特徴とする請求項２７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３０】
前記電気メッキ工程は、メッキ液としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉまたはこれらの組合を含む金属塩が溶解されたメッキ液を使用し、パワーソースの陽極に連結されるソース電極としてＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉまたはこれらの合金を使用し、パワーソースの陰極に前記パターニングされた下部電極用シード層を連結して使用することを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３１】
前記（ｉ）段階は、前記パターニングされたメッキマスク層及び下部電極用シード層を湿式または乾式蝕刻工程を行って除去する段階であることを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３２】
前記（ｉ）段階は、前記パターニングされたメッキマスク層及び下部電極用シード層を１回の湿式または乾式蝕刻工程を行って除去する段階であることを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３３】
前記下部電極用シード層の形成前に前記第２層間絶縁膜上に蝕刻阻止膜を形成する段階をさらに含み、前記下部電極用シード層は前記蝕刻阻止膜上に形成され、前記ホール形成段階で前記蝕刻阻止膜もパターニングされることを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３４】
前記蝕刻阻止膜はＳｉ３Ｎ４膜、Ｔａ２Ｏ５膜、ＴｉＯ２膜またはＡｌ２Ｏ３膜よりなることを特徴とする請求項３３に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３５】
前記（ｄ）段階を進行する前に、前記ビットラインの側壁及び上部表面上に前記第２層間絶縁膜と蝕刻選択比を有する物質膜としてスペーサ及びキャッピング絶縁膜を各々形成する段階をさらに含み、前記（ｇ）段階は前記スペーサ及びキャッピング絶縁膜によってマスキングされたビットラインによって自己整合されたホールを形成する段階であることを特徴とする請求項２５に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３６】
（ａ）半導体基板の活性領域上に導電物質よりなる下部電極パッドを形成する段階と、
（ｂ）前記下部電極パッド上に第１層間絶縁膜を形成する段階と、
（ｃ）前記第１層間絶縁膜上に、前記下部電極パッドを間に挟む複数のビットラインを形成する段階と、
（ｄ）前記ビットライン形成後の前記半導体基板上に第２層間絶縁膜を形成する段階と、
（ｅ）前記第２層間絶縁膜形成後の前記半導体基板上に下部電極用シード層を形成する段階と、
（ｆ）前記下部電極用シード層上にメッキマスク層を形成する段階と、
（ｇ）前記メッキマスク層、前記下部電極用シード層、前記第２層間絶縁膜及び前記第１層間絶縁膜を写真蝕刻工程でパターニングして前記下部電極パッドの表面を露出させるホールを形成する段階と、
（ｈ）前記ホールによって露出された前記下部電極用シード層の側壁に電気的に連結され、前記下部電極用シード層の側壁から前記ホールの底部に至るライナーシード層を形成する段階と、
（ｈ）前記ホール内部に、前記ライナーシード層を用いた電気メッキ工程を行って下部電極用導電膜を形成する段階と、
（ｉ）前記パターニングされたメッキマスク層及び前記下部電極用シード層を除去して前記下部電極用導電膜の側壁を露出させることによって、キャパシタの下部電極を形成する段階とを含むことを特徴とする半導体メモリ素子のキャパシタの製造方法。
【請求項３７】
前記ライナーシード層の形成段階は、前記パターニングにより露出した前記下部電極用シード層の側壁を用いて電気メッキ工程を行い前記下部電極用シード層の側壁上に半球形シードを形成する段階と、
前記半球形シードを低温で反応性イオン蝕刻して半球形シードを構成する物質を前記下部電極用シード層の側壁から前記ホールの底部にまで再蒸着する段階とを含むことを特徴とする請求項３６に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３８】
前記半球形シードの半径は前記ホール幅の１／２未満であることを特徴とする請求項３７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項３９】
前記半球形シードは前記下部電極用導電膜と同種の物質膜よりなることを特徴とする請求項３７に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４０】
前記ライナーシード層の形成段階は、前記ホールの形成された半導体基板の全面を導電膜でライニングする段階と、
前記導電膜を低温で反応性イオン蝕刻して、前記ホール内に前記ライナーシード層をスペーサの形に形成する段階とを含むことを特徴とする請求項３６に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４１】
前記導電膜は前記下部電極用導電膜と同種の物質膜よりなることを特徴とする請求項４０に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４２】
前記下部電極パッドを多重膜で形成することを特徴とする請求項３６に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４３】
前記下部電極パッドの最上部層は導電性障壁膜からなるように前記下部電極パッドを形成することを特徴とする請求項４２に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４４】
前記下部電極パッドは導電性ポリシリコン膜と金属窒化物膜が順次に積層された２重膜構造で形成することを特徴とする請求項４３に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４５】
前記下部電極パッドの最上部層は白金族金属膜で、その下部には少なくとも１層の導電性障壁膜が含まれるように前記下部電極パッドを形成し、前記ライナーシード層は前記下部電極パッドの最上部層の白金族金属膜を低温で反応性イオン蝕刻して前記ホールの内部に再蒸着させることにより形成することを特徴とする請求項４２に記載の半導体メモリ素子のキャパシタの製造方法。
【請求項４６】
前記下部電極パッドの最上部層の白金族金属膜は前記下部電極用導電膜と同じ物質からなるように前記下部電極パッドを形成することを特徴とする請求項４５に記載の半導体メモリ素子のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子の製造方法に係り、特に電気メッキ方法を用いて半導体メモリ素子のキャパシタを製造する方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ素子の集積度が増加するにつれ、制限されたセル面積内でキャパシタの静電容量を増加させるための方法として、キャパシタの誘電膜を薄膜化してキャパシタの内部に形成される電場を強化させる方法と、キャパシタの下部電極の構造を立体化させてキャパシタの有効面積を増加させる方法などが提案されている。
【０００３】
しかし、前述したような方法を採用してもＴｉＯ2膜またはＳｉＯ2膜のような通常の誘電膜をキャパシタの誘電膜として使用すれば１Ｇビット以上の集積度を有する半導体メモリ素子では素子作動に必要な静電容量を確保しにくい問題がある。従って、このような問題を解決するために（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＰｂＺｒＴｉＯ3（ＰＺＴ）、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3（ＰＬＺＴ）のような強誘電膜または高誘電膜としてキャパシタ誘電膜を形成しようとする研究が活発に進行されている。
【０００４】
例えば、高誘電膜または強誘電膜をキャパシタ誘電膜として形成する従来の技術に係る半導体メモリ素子の製造方法によれば、まずドーピングされたポリシリコンよりなる下部電極のパッドを半導体基板上に形成された不純物注入領域上に形成する。その後、下部電極のパッドと電気的に連結する下部電極コンタクトを形成した後、前記下部電極コンタクト上にキャパシタの下部電極を形成する。それから、前記キャパシタの下部電極上に高誘電膜または強誘電膜よりなるキャパシタ誘電膜を形成し、前記キャパシタ誘電膜を結晶化して絶縁特性を強化させることによってキャパシタの静電容量の向上とキャパシタ漏れ電流の減少のために酸素雰囲気下の高温熱処理工程を行う。
【０００５】
ところが、前記高温熱処理工程は６００℃乃至９００℃の高温及び酸素雰囲気下で行われるために、キャパシタの下部電極を一般の電極物質のドーピングされたポリシリコンで形成する場合、前記高温熱処理工程を行う過程でキャパシタの下部電極が酸化されてコンタクト抵抗が劣化したり、前記キャパシタの誘電膜とキャパシタの下部電極との間に金属シリサイド膜が形成されるなどの問題が発生する。
【０００６】
このため、高誘電膜または強誘電を使用して半導体メモリ素子のキャパシタを製造する場合には、白金族元素またはその酸化物、例えばＰｔ、Ｉｒ、Ｒｕ、ＲｕＯ2、ＩｒＯ2などを電極物質として使用することが一般的である。
【０００７】
従来の技術では、白金族金属を用いて下部電極を形成するために、先に前記白金族金属よりなる導電膜を形成した後、これを乾式蝕刻方法でパターニングして下部電極を形成した。
【０００８】
しかし、白金族金属よりなる導電膜は、乾式蝕刻方法で揮発性のあるガス状態への変換が困難であり、よって下部電極を単位セル別に分離しにくいことが知られている。従って、３００ｎｍ以下の下部電極幅を有する半導体メモリ素子、特に４Ｇビット以上の集積度を有する半導体メモリ素子の製造時には乾式蝕刻方法によって下部電極を形成するのに限界があるため、乾式蝕刻方法以外の方法でキャパシタの下部電極を形成する方法が多様に提案されている。
【０００９】
従って、以下では電気メッキ方法を用いてキャパシタの下部電極を白金族金属で形成する従来の技術について図面に基づいて詳しく説明する。
【００１０】
図１乃至図３は、Ｐｔ膜よりなるキャパシタの下部電極を、電気メッキ方法を用いて形成する方法を説明するための工程断面図である。
【００１１】
図１を参照すれば、電気メッキ方法を用いてキャパシタの下部電極を形成する従来の技術によれば、まず半導体基板１０上の不純物注入領域（図示せず）上に導電性ポリシリコンよりなる下部電極パッド１２を形成する。次いで、隣接する下部電極パッド１２を電気的に分離させる層間絶縁膜１４を下部電極パッド１２上に形成する。次いで、前記層間絶縁膜１４を写真蝕刻工程でパターニングして下部電極パッド１２を露出させるホール１６を形成した後、ホール１６の底面、側壁及び層間絶縁膜１４の上面に白金族金属よりなる下部電極用シード層１８を形成する。次いで、前記下部電極用シード層１８上に下部電極が形成される領域のみを露出させて下部電極の形態を定義するメッキマスク層パターン２０をホール１６の周りに形成する。
【００１２】
下部電極用シード層１８とメッキマスク層パターン２０を形成した後には、電気メッキ方法を用いたキャパシタの下部電極形成工程が進行される。例えば、Ｐｔよりなるキャパシタの下部電極を形成するためには、まずＰｔを含む金属塩が溶解されたメッキ液（ｐｌａｔｉｎｇ  ｓｏｌｕｔｉｏｎ）に半導体基板１０を浸けた状態で、パワーソース（ｐｏｗｅｒ  ｓｏｕｒｃｅ）２２の陰極は第１配線２４を通して下部電極用シード層１８に連結し、パワーソース２２の陽極は第２配線２６を通してＰｔよりなるソース電極２８に連結する。すると、下部電極用シード層１８上でＰｔが析出されてメッキマスク層パターン２０の上部表面と実質的に同じレベルにＰｔ膜が形成される。その結果、点線を境界としてホール１６の底部には下部電極コンタクト３０が形成され、下部電極コンタクト３０上にはキャパシタ下部電極３２が形成される。
【００１３】
図２を参照すれば、電気メッキ方法を用いて下部電極コンタクト３０及びキャパシタの下部電極３２を形成した後、湿式蝕刻方法でメッキマスク層パターン２０を除去する。次いで、メッキマスク層パターン２０の除去によって露出される層間絶縁膜１４の上部表面上の下部電極用シード層１８を除去して下部電極３２を単位セル別に分離させる。
【００１４】
ところが、下部電極用シード層１８がＰｔよりなる場合には、メッキマスク層パターン２０の除去により露出された下部電極用シード層１８を乾式蝕刻方法によって除去すべきである。しかし、Ｐｔは乾式蝕刻方法を用いても揮発性のある気相化合物に変換させるに難点があるために、キャパシタの下部電極を単位セル別に分離しにくい。特に、デザインルールが０．１５μｍ以下の半導体メモリ素子の製造においては、前記下部電極３２の間で露出される下部電極用シード層１８のピッチがさらに減少してキャパシタの下部電極を単位セル別に分離することもさらに難しくなる。
【００１５】
従って、このような問題を解決するために下部電極用シード層１８を乾式蝕刻方法で揮発性のある気相化合物への変換が容易なＲｕで形成する方法が提案された。しかし、Ｒｕで下部電極用シード層１８を形成すればＰｔよりなる下部電極コンタクト３０とノード分離後残留する下部電極用シード層１８との間の界面でＰｔとＲｕの合金が形成され、後続するキャパシタ誘電膜の熱処理段階で問題が招かれる。これに対しては図３を参照して以下で説明する。
【００１６】
図３を参照すれば、ノード分離工程を行ってキャパシタの下部電極３２を単位セル別に分離させた後、その結果物の全面に強誘電物質または高誘電物質よりなる誘電膜３３を形成する。次いで、誘電膜３３の絶縁特性を強化するために酸素雰囲気下で高温熱処理工程（矢印参照）が進行される。ところが、ノード分離後残留する下部電極用シード層１８がＲｕの場合には、Ｒｕよりなる下部電極用シード層１８とＰｔよりなる下部電極コンタクト３０間の界面でＰｔとＲｕの合金が形成され、合金内に含まれた元素のうち耐酸化性がＰｔより弱いＲｕが誘電膜３３の高温熱処理段階で酸化することになる。このように、誘電膜３３の高温熱処理段階でＰｔより大きな体積を有するＲｕの酸化物が生成されるとキャパシタ下部電極３２の形状を変化させ、その結果、誘電膜３３に物理的ストレスを誘発してキャパシタ下部電極３２と誘電膜３３と間の界面特性を劣化させることになる。これにより、キャパシタの漏れ電流を増加させるという問題点がある。
【００１７】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、電気メッキ方法を使用してキャパシタの下部電極を形成しても電気メッキ工程で用いられた下部電極用シード層の除去が容易で、完成されたキャパシタには下部電極用シード層が残留しない半導体メモリ素子のキャパシタの製造方法を提供することである。
【００１８】
本発明が解決しようとする他の技術的課題は、電気メッキ方法でキャパシタの下部電極を形成する時、下部電極用シード層とキャパシタの下部電極とを相異なる物質で形成する場合にもキャパシタの電気的特性が下部電極用シード層によって劣化されることを防止しうる半導体メモリ素子のキャパシタの製造方法を提供することである。
【００１９】
本発明が解決しようとするさらに他の技術的課題は、キャパシタの下部電極を形成するための電気メッキ工程を行う前に、障壁物質よりなる下部電極コンタクトの形成が不要な半導体メモリ素子のキャパシタの製造方法を提供することである。
【００２０】
【課題を解決するための手段】
前記技術的課題を達成するための本発明による電気メッキ方法を用いた半導体メモリ素子の製造方法は、まず半導体基板上の活性領域と電気的に連結された導電領域が形成されている半導体基板上に下部電極用シード層を形成する。次いで、前記下部電極用シード層上にメッキマスク層を形成する。次いで、前記下部電極用シード層及び前記メッキマスク層をパターニングして下部電極用シード層パターン及びメッキマスク層パターンを形成することによって、キャパシタの下部電極が形成される領域を定義して前記導電領域を露出させるホールを形成する。次いで、前記ホールによって側壁が露出された前記下部電極用シード層パターンを用いて電気メッキ工程を行うことによって、前記ホールの内部に下部電極用導電膜を形成する。その後、前記導電膜の側壁が露出されるように前記メッキマスク層パターン及び前記下部電極用シード層パターンを除去することによってキャパシタの下部電極を形成する。その後、キャパシタの下部電極上にキャパシタ誘電膜を形成し、キャパシタ誘電膜上にはキャパシタの上部電極を形成する。
【００２１】
前記下部電極用シード層は白金族金属膜、白金族金属酸化物膜、ペロブスカイト構造を有する導電性物質膜、導電性金属膜、金属シリサイド膜、金属窒化物膜またはこれらの組合よりなる多重膜で形成しうる。
【００２２】
前記メッキマスク層はＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、ＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）膜、フォトレジスト膜、ＤＬＣ（ｄｉａｍｏｎｄ  ｌｉｋｅ  ｃａｒｂｏｎ）膜、ＳｉＯx膜、ＳｉＮx膜、ＳｉＯＮx膜、ＴｉＯx膜、ＡｌＯx膜、ＡｌＮx膜またはこれらの組合よりなる多重膜で形成しうる。
【００２３】
前記メッキマスク層パターン及び下部電極用シード層パターンは各々湿式または乾式蝕刻工程を行って除去しうる。場合に応じて、前記メッキマスク層パターン及び下部電極用シード層パターンは１回の湿式または乾式蝕刻工程を行って除去することもできる。
【００２４】
前記下部電極用シード層を形成する前に蝕刻阻止膜を形成しうる。このような場合、前記下部電極用シード層は前記蝕刻阻止膜上に形成され、前記ホールは前記メッキマスク層、前記下部電極用シード層及び前記蝕刻阻止膜をパターニングすることによって形成される。
【００２５】
前記キャパシタの上部電極は電気メッキ方法で形成しうる。
【００２６】
また、本発明による電気メッキ方法を用いた半導体メモリ素子のキャパシタの製造方法は、まず（ａ）集積回路基板上に電極パッドを形成する段階と、（ｂ）前記電極パッド上に第１層間絶縁膜を形成する段階と、（ｃ）前記第１層間絶縁膜上に、前記電極パッドを間に挟む複数のビットラインを形成する段階と、（ｄ）前記ビットライン形成後の前記集積回路基板上に第２層間絶縁膜を形成する段階と、（ｅ）前記第２層間絶縁膜形成後の前記集積回路基板上に下部電極用シード層を形成する段階と、（ｆ）前記下部電極用シード層上にメッキマスク層を形成する段階と、（ｇ）前記メッキマスク層、下部電極用シード層、第２層間絶縁膜及び第１層間絶縁膜を選択的に蝕刻して、前記下部電極用シード層の側壁を露出させ、かつ、前記複数のビットラインの間に位置する前記電極パッドの表面を露出させるホールを形成する段階と、（ｈ）前記下部電極用シード層の露出された側壁を電気メッキシードとして用いて電気メッキを行って前記ホール内に第１キャパシタ電極の少なくとも一部を形成する段階とを含むことを特徴とする。
【００２７】
前記導電膜の形成段階は次の通り進行される。まず、前記ホールの底部で露出された前記下部電極パッド上に導電性障壁膜を形成するが、前記ホールによって露出された下部電極用シード層の側壁を覆わないように形成する。次いで、前記パターニングされた下部電極用シード層を用いた電気メッキ工程を行って前記障壁膜上に下部電極用導電膜を形成する。
【００２８】
前記障壁膜の形成段階は次のように進行される。まず、前記ホールの内部及びパターニングされた前記メッキマスク層上に障壁物質を形成する。次いで、前記障壁物質の上部を除去してパターニングされたメッキマスク層の上面を露出させる。引き続き、前記ホール内に形成されている障壁物質を選択的に除去してパターニングされた下部電極用シード層の側壁を露出させる。
【００２９】
前記障壁膜は金属シリサイド膜、金属窒化物膜、ドーピングされたポリシリコン膜またはこれらの組合よりなる多重膜で形成しうる。
【００３０】
前記ホールの形成段階でパターニングされたメッキマスク層及び下部電極用シード層は、湿式または乾式蝕刻工程で除去しうる。場合に応じて、前記ホールの形成段階でパターニングされたメッキマスク層及び下部電極用シード層は１回の湿式蝕刻工程で除去することもできる。
【００３１】
前記下部電極用シード層の形成前に前記第２層間絶縁膜上に蝕刻阻止膜をさらに形成しうる。
【００３２】
前記第２層間絶縁膜を形成する前に、前記ビットラインの側壁及び上部表面上に前記第２層間絶縁膜と蝕刻選択比のある物質膜としてスペーサ及びキャッピング絶縁膜を各々形成しうる。この場合、前記ホールは、スペーサ及びキャッピング絶縁膜としてマスキングされたビットラインによって自己整合（セルフアライン）させることができる。
【００３３】
前記導電膜をホール内に形成する前に、前記ホールによって露出された下部電極用シード層の側壁に電気的に連結するライナーシード層を前記ホールの底部に形成する。
【００３４】
前記ライナーシード層の形成段階は次の通り進行される。まず、前記ホールによって露出された下部電極用シード層の側壁上に半球形シードを形成する。次いで、前記半球形シードを低温で反応性イオン蝕刻してホールの底部に再蒸着することによって、前記ライナーシード層を形成する。
【００３５】
前記ライナーシード層の形成段階は次の通り進行されることもできる。まず、前記ホールが形成された半導体基板の全面を導電膜でライニングする。その後、前記導電膜を低温で反応性イオン蝕刻して前記ライナーシード層をスペーサ形態に形成する。
【００３６】
前記下部電極パッドは多重膜で形成するが、前記下部電極パッドの最上部層は導電性障壁膜からなるように形成する。
【００３７】
前記下部電極パッドは多重膜として形成するが、前記下部電極パッドの最上部層は白金族金属膜であり、その下部には少なくとも１層の導電性障壁膜が含まれるように形成することもできる。この際、前記ライナーシード層は前記下部電極パッドの最上部層の白金族金属膜を低温で反応性イオン蝕刻して形成することもできる。
【００３８】
本発明に係るキャパシタの製造方法を適用してキャパシタの下部電極を形成すれば、乾式蝕刻方法で下部電極を単位セル別に分離する時発生する従来の技術の問題点が解決される。また、本発明によれば、下部電極パッドを露出させるホールを形成する時マスキングされたビットラインを用いた自己整合技術を適用できるために１回の写真工程だけでも前記ホールを形成しうる。さらに、本発明によれば、下部電極を電気メッキ方法によって形成した後、下部電極用シード層パターンを簡単な方法によって完全に除去しうる。従って、キャパシタの電気的特性が、電気メッキ工程の実行後に残留する下部電極用シード層によって劣化されることを防止することができる。また、本発明によれば、下部電極と下部電極用シード層を必ずしも同じ物質で形成する必要はなく、必要に応じて自由に選択可能である。
【００３９】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。本発明の実施形態は多様な他の形に変形でき、本発明の範囲が後述する実施形態に限定されることではない。本発明の実施形態は当業者に本発明をさらに完全に説明するために提供されるものである。添付図面において、層または領域の厚さは明細書の明確性のために誇張されたものである。添付図面において同一な符号は同一な要素を示す。また、何れの層が他の層または基板の“上部”にあると記載された場合、前記何れの層が前記他の層または基板の上部に直接存在することもあり、その間に第３の層が介在されることもある。
【００４０】
まず、本発明に係る半導体メモリ素子のキャパシタの製造方法が具現されるレイアウトを図４に基づいて説明する。
【００４１】
図４を参照すれば、素子分離膜によって活性領域Ａが定義されており、活性領域Ａ上には２つのワードラインＷ／Ｌが通っている。ビットラインＢ／ＬはワードラインＷ／Ｌと層を別にし、ワードラインＷ／Ｌと垂直に通っている。活性領域Ａ上に形成されるドレイン領域上にはビットラインコンタクトＩがあり、活性領域Ａ上に形成されたソース領域上には下部電極コンタクトIIがある。下部電極コンタクトII上には半導体メモリ素子のキャパシタの下部電極Ｃがある。
【００４２】
以下、添付した図面に基づいて本発明に係る実施形態を詳しく説明するに当って、図４のＢ−Ｂ’線の断面を参照して説明する。
【００４３】
＜第１実施形態＞
図５乃至図１０は本発明の第１実施形態に係る半導体メモリ素子のキャパシタの製造方法を示す工程断面図である。
【００４４】
図５を参照すれば、まず半導体基板５０上に下部電極用シード層５２を形成する。具体的に示さなかったが、前記半導体基板５０は、例えば不純物の注入領域が形成されているシリコン基板、または上面にゲート電極、ビットラインのような膜構造物を含んでいるシリコン基板である。
【００４５】
前記下部電極用シード層５２は耐酸化性のある導電物質で形成することが望ましい。例えば、前記下部電極用シード層５２は、白金族金属膜、白金族金属酸化物膜、ペロブスカイト構造を有する導電性物質膜、導電性金属膜、金属シリサイド膜、金属窒化物膜またはこれらの組合よりなる多重膜で形成する。前記白金族金属膜はＰｔ膜、Ｒｈ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜またはＰｄ膜で、前記白金族金属酸化物膜はＰｔＯx膜、ＲｈＯx膜、ＲｕＯx膜、ＩｒＯx膜、ＯｓＯx膜またはＰｄＯx膜で、前記導電性ペロブスカイト構造を有する導電性物質膜はＣａＲｕＯ3膜、ＳｒＲｕＯ３膜、ＢａＲｕＯ3膜、ＢａＳｒＲｕＯ3膜、ＣａＩｒＯ3膜、ＳｒＩｒＯ3膜、ＢａＩｒＯ3膜または（Ｌａ、Ｓｒ）ＣｏＯ3膜で、前記導電性金属膜はＣｕ膜、Ａｌ膜、Ｔａ膜、Ｍｏ膜、Ｗ膜、Ａｕ膜またはＡｇ膜で、前記金属シリサイド膜はＷＳｉx膜、ＴｉＳｉx膜、ＣｏＳｉx膜、ＭｏＳｉx膜またはＴａＳｉx膜であり、前記金属窒化水防止したＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＢＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＴａＳｉＮ膜またはＴａＡｌＮ膜である。
【００４６】
前記下部電極用シード層５２は耐酸化性を有するだけでなく、湿式蝕刻方法または乾式蝕刻方法によって除去しやすい物質膜で形成することがさらに望ましい。なぜなら、下部電極用シード層５２の一部は後続工程で湿式蝕刻方法または乾式蝕刻方法によって除去すべきであるからである。例えば、後続工程で下部電極用シード層５２の一部を乾式蝕刻方法で除去する場合には下部電極用シード５２はＲｕ膜で形成する。また、後続工程で下部電極用シード層５２の一部を湿式蝕刻方法で除去する場合には下部電極用シード層５２はＣｕまたはＡｇで形成する。
【００４７】
前記下部電極用シード層５２はスパッタリング方法、化学気相蒸着方法、物理的蒸着方法、原子層蒸着方法またはレーザーアブレーションを使用して形成できるが、下部電極用シード層５２を形成するための望ましい方法としては下部電極用シード層５２を形成するための物質膜の種類に応じて換えることである。
【００４８】
例えば、前記下部電極用シード層５２をＲｕ膜で形成する時はスパッタリング方法を用いて形成することが望ましい。Ｒｕ膜よりなる下部電極用シード層５２をスパッタリング方法で形成する時はＤＣスパッタリング装置を使用することができる。このとき、ＤＣパワーは１，０００Ｗ程度、Ａｒガスの流量は２０ｓｃｃｍ程度、ウェーハの温度は２００℃程度に設定してＲｕ膜よりなる下部電極用シード層５２が形成される。
【００４９】
前記下部電極用シード層５２は約５０〜２０００Åの厚さに形成することが望ましい。例えば、下部電極用シード層５２をＲｕ膜で形成する場合には下部電極用シード層５２を５００Å程度の厚さに形成する。
【００５０】
前述したように下部電極用シード層５２を形成した後、前記下部電極用シード層５２上にメッキマスク層５４を形成する。ここで、前記メッキマスク層５４は後続の電気メッキ工程でメッキマスクとして使われるので不導体であることが要され、キャパシタの下部電極を形成した後に乾式または湿式蝕刻方法によって容易に除去しなければならない。従って、前記メッキマスク層５４はＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、ＳＯＧ（ｓｐｉｎ−ｏｎ  ｇｌａｓｓ）膜、ＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、フォトレジスト膜、ＤＬＣ（ｄｉａｍｏｎｄ  ｌｉｋｅ  ｃａｒｂｏｎ）膜、ＳｉＯx膜、ＳｉＮx膜、ＳｉＯＮx膜、ＴｉＯx膜、ＡｌＯx膜、ＡｌＮx膜またはこれらの組合よりなる多重膜で形成することが望ましい。
【００５１】
前記メッキマスク層５４はスパッタリング方法、化学気相蒸着方法、物理的蒸着方法または原子層蒸着方法によって形成できるが、メッキマスク層５４を形成するための望ましい方法はメッキマスク層５４を形成するための物質膜の種類に応じて変わる。例えば、メッキマスク層５４をシリコン酸化膜で形成する場合には化学気相蒸着方法で形成することが望ましい。
【００５２】
前記メッキマスク層５４の厚さは形成しようとするキャパシタの下部電極の寸法によって決定される。例えば、１０００Å程度の高さを有するキャパシタの下部電極を形成しようとする場合にはメッキマスク層５４は１０００Å程度の厚さに形成する。
【００５３】
図６を参照すれば、写真蝕刻工程を行って前記メッキマスク層５４のうち下部電極形成予定領域上に形成されたメッキマスク層５４部分と、その下の下部電極用シード層５２を反応性イオン蝕刻（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）方法によって選択的に除去することによって、メッキマスク層パターン５４’及び下部電極用シード層パターン５２’を形成する。この際、前記メッキマスク層パターン５４’及び下部電極用シード層パターン５２’によって前記半導体基板５０上の導電領域５６、即ち下部電極形成予定領域を露出させるホールＨ１が定義される。また、前記ホールＨ１の側壁には前記下部電極用シード層パターン５２’の側壁及び前記メッキマスク層パターン５４’の側壁が露出される。
【００５４】
図７を参照すれば、電気メッキ方法を使用して下部電極用導電膜６６をホールＨ１内に形成する段階が進行される。即ち、パワーソース５８の陰極は第１配線６０を通して下部電極用シード層パターン５２’に連結させてパワーソース５８の陽極は第２配線６２を通してソース電極６４に連結する。この状態で、半導体基板５０をメッキ液に浸けて電気メッキを行う。すると、ホールＨ１内部で露出された下部電極用シード層パターン５２’の側壁でソース電極６４と実質的に同種の金属が析出し始める。下部電極用シード層パターン５２’の側壁で析出される金属よりなる下部電極用導電膜６６は、形成しようとするキャパシタの下部電極の高さに対応する高さまでホールＨ１内に充填されることになる。例えば、下部電極用導電膜６６はメッキマスク層パターン５４’の上部表面と実質的に同一なレベルまで充填される。
【００５５】
前記下部電極用導電膜６６をＰｔ膜として形成する場合には亜硝酸アンモニウム白金溶液（ａｍｍｏｎｉｕｍ  ｐｌａｔｉｎｕｍ  ｎｉｔｒｉｔｅ：Ｐｔ（ＮＨ3）2（ＮＯ2）2）をメッキ液として使用し、白金電極をソース電極６４として使用することが望ましい。この際、電気メッキの条件としてメッキ槽（ｐｌａｔｉｎｇ  ｂａｔｈｔｕｂ）の温度は７０〜９０℃、メッキ液の濃度は８〜１２ｇ／ｌ、メッキ液のｐＨは０．８〜４、メッキ液内の伝導塩硫酸の濃度は０．５〜１．５ｇ／ｌ、電流密度は０．１〜２Ａ／ｃｍ2とする。
【００５６】
前記下部電極用導電膜６６をＰｔ膜で形成する場合に前記メッキ液として塩化白金酸アンモニウム（ａｍｍｏｎｉｕｍ  ｃｈｌｏｒｏｐｌａｔｉｎａｔｅ；（ＮＨ4）2ＰｔＣｌ6）または塩化白金酸（ｃｈｌｏｒｏｐｌａｔｉｎｉｃ  ａｃｉｄ；Ｈ2ＰｔＣｌ6）を使用することもできる。
【００５７】
もちろん、メッキ液として白金の代わりに他の金属塩を含むメッキ液を使用すれば前記ホールＨ１内に前記金属塩に含まれた金属が充填される。前記メッキ液としてはＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉまたはこれらの組合を含む金属塩が溶解されたメッキ液を使用する。例えば、前記メッキ液として（ＮＨ4）2ＰｔＣｌ6、Ｈ2ＰｔＣｌ6、ＲｕＮＯＣｌ3、ＲｕＣｌ3、ＩｒＣｌ4、（ＮＨ4）2ＩｒＣｌ6などを使用することもできる。
【００５８】
前記ソース電極６４はＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｏ、Ｎｉ、Ｗまたはこれらの合金よりなることができる。
【００５９】
図８を参照すれば、前記メッキマスク層パターン５４’を選択的に除去して前記下部電極用導電膜６６の側壁を一部露出させる。例えば、前記メッキマスク層パターン５４’がＳｉＯ2よりなる場合はＨＦ溶液またはＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ）溶液を湿式蝕刻液として用いる湿式蝕刻方法でメッキマスク層パターン５４’を除去する。
【００６０】
一方、前記下部電極用シード層パターン５２’はメッキマスク層パターン５４’を除去する過程で除去することもでき、別の工程で除去することもできる。例えば、前記下部電極用シード層パターン５２’がＰｔまたはＲｕよりなる場合、これら物質はＨＦ溶液またはＢＯＥ溶液に対して不溶性なので、前記メッキマスク層パターン５４’の除去時、前記下部電極用シード層パターン５２’は除去されずにそのまま残る。
【００６１】
図９を参照すれば、前記下部電極用シード層パターン５２’を除去して前記下部電極用導電膜６６の側壁を完全に露出させる。この際、下部電極用シード層パターン５２’を構成している物質膜に応じて下部電極用シード層パターン５２’の除去時、湿式蝕刻方法または乾式蝕刻方法を使用する。
【００６２】
例えば、下部電極用シード層パターン５２’がＲｕ膜で形成された場合には反応性イオン蝕刻方法を使用すれば他の白金族金属よりは相対的に容易にＲｕを揮発性のある気体化合物に変化させることができるために下部電極用シード層パターン５２’を除去する。
【００６３】
前記下部電極用シード層パターン５２’がＣｕまたはＡｇのようにＨＦ溶液に溶解される物質よりなる場合にはメッキマスク層パターン５４’及び下部電極用シード層パターン５２’をＨＦを用いた１回の湿式蝕刻工程で一気に除去することもできる。
【００６４】
前述したようにメッキマスク層パターン５４’及び下部電極用シード層パターン５２’が除去されると、単位セル別に分離されたキャパシタ下部電極６６’が形成される。
【００６５】
図１０を参照すれば、キャパシタの下部電極６６’が形成された結果物上にＣＶＤ方法またはスパッタリング方法で誘電物質を蒸着して誘電膜６８を所定の厚さに形成する。誘電膜６８の厚さは要求されるキャパシタの静電容量などを考慮して決定される。例えば、前記誘電膜６８は２０ｎｍの厚さに形成できる。
【００６６】
前記誘電膜６８はＴａ2Ｏ5膜、ＳｒＴｉＯ3（ＳＴＯ）膜、（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）膜、ＰｂＺｒＴｉＯ3（ＰＺＴ）膜、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3（ＰＬＺＴ）膜、Ｂｉ4Ｔｉ3Ｏ12膜またはこれらの組合よりなる多重膜で形成する。
【００６７】
次いで、前記誘電膜６８上にＣＶＤ方法またはスパッタリング方法で導電物質を蒸着してキャパシタの上部電極７０を形成する。前記キャパシタ上部電極７０は前記下部電極用シード層（図５の５２参照）と実質的に同種の物質膜で形成する。
【００６８】
一方、ＭＯＤ（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）方法を用いてＰｔ薄膜を所定の厚さ、例えば約５０ｎｍの厚さに形成してキャパシタの上部電極７０を形成することもできる。この際、スピンコーティング方法を用いてスピン回数及びＰｔＭＯＤ溶液（１０％のＰｔ−アセチルアセトネートと９０％のエタノールの混合物）の濃度を調節してキャパシタの上部電極７０として形成されるＰｔ薄膜の厚さ及び膜質の密度を調節する。
【００６９】
前記上部電極７０をＰｔ膜で形成する場合、利用可能な他の方法としてコロイド（ｃｏｌｌｏｉｄ）のスピンコーティング方法がある。この方法を用いる場合には、平均サイズが約３０〜５０ÅのＰｔコロイドよりなる固形成分（ｓｏｌｉｄ  ｃｏｎｔｅｎｔ）がアルコール成分よりなる有機溶媒に約５重量％の濃度で均一に分散されているＰｔコロイド溶液を通常のスピンコーティング方法で約１０００Åの厚さにコーティングする。次いで、約３００〜５００℃における熱処理工程を約１０分間行ってアルコール成分を揮発させた後、残っているＰｔ薄膜を前記キャパシタの上部電極７０として形成する。
【００７０】
＜第２実施形態＞
図１１は本発明の第２実施形態に係る半導体メモリ素子のキャパシタの製造方法を説明するための工程断面図である。
【００７１】
本発明に係る第２実施形態は上部電極７０’を電気メッキ方法で形成することを除いては第１実施形態と実質的に同一な工程段階が進行される。
【００７２】
さらに詳しく説明すれば、図５乃至図９を参照して説明した方法と実質的に同じ方法で半導体基板５０上にキャパシタの下部電極６６’を形成する。次いで、図１０と実質的に同じ方法を使用して誘電膜６８を形成する。
【００７３】
引き続き、前記誘電膜６８上にＣＶＤ方法またはスパッタリング方法で上部電極用シード層７２を約５０〜１０００Åの厚さに形成する。
【００７４】
前記上部電極用シード層７２は第１実施形態の下部電極用シード層と実質的に同種の物質膜として形成する。
【００７５】
次いで、パワーソース５８の陰極を第１配線６０を通して前記上部電極用シード層７２に連結し、陽極は第２配線６２を通してソース電極６４に連結した状態で、図７を参照して説明した電気メッキ方法と実質的に同一な方法を使用して上部電極用シード層７２上にキャパシタ上部電極７０’を所望の厚さに形成する。
【００７６】
キャパシタ上部電極７０’を電気メッキ方法によって形成する時にはＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｏ、Ｎｉ、Ｚｎ、Ｃｒ、Ｆｅまたはこれらの組合を含む金属塩が溶解された溶液をメッキ液として使用する。また、キャパシタの上部電極７０’を電気メッキ方法で形成する時には、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｏｓ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｃｏ、Ｎｉ、Ｚｎ、Ｃｒ、Ｆｅまたはこれらの合金をソース電極６４として使用しうる。
【００７７】
前述したようにキャパシタ上部電極７０’を電気メッキ方法で形成すれば、メッキによって形成される膜の段差が優秀なので半導体基板５０の全面に形成されるキャパシタ上部電極７０’を均一に形成することができる。また、電気メッキ方法によって形成されるキャパシタ上部電極７０’を厚くすると、隣接したキャパシタの下部電極６６間の空間が完全に充填されてキャパシタ上部電極の上面の平坦度が向上される。
【００７８】
＜第３実施形態＞
図１２乃至図１７は本発明に係る半導体メモリ素子のキャパシタの製造方法に対する第３実施形態を示す工程断面図である。本発明に係る第３実施形態は半導体メモリ素子のキャパシタをＣＯＢ（ｃａｐａｃｉｔｏｒ  ｏｖｅｒ  ｂｉｔｌｉｎｅ）構造で形成する場合に本発明を適用した例である。しかし、本発明はＣＵＢ（ｃａｐａｃｉｔｏｒ  ｕｎｄｅｒ  ｂｉｔｌｉｎｅ）構造を有する半導体メモリ素子のキャパシタを形成する場合にも適用できる。
【００７９】
図１２を参照すれば、本発明の第３実施形態に係る半導体メモリ素子のキャパシタの製造方法は、まず半導体基板５０上に素子分離膜７４を形成して活性領域と非活性領域を定義する。前記素子分離膜７４はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法またはトレンチ素子分離方法によって形成する。次いで、前記活性領域上にゲート電極（図示せず）、ソース領域７６及びドレイン領域（図示せず）で構成された電界効果トランジスタを形成する。次いで、前記ソース領域７６上に下部電極パッド７８を形成した後、半導体基板５０の全面に酸化膜よりなる第１層間絶縁膜８０を形成して隣接する下部電極パッド７８を電気的に分離させる。
【００８０】
また、前記下部電極パッド７８は導電性ポリシリコンだけの単一膜で形成することもでき、２重膜以上の多重膜で形成することもできる。前記下部電極パッド７８を多重膜として形成する場合には次の順序通り積層された構造で形成しうる。
【００８１】
具体的には、前記下部電極パッド７８は多重膜として形成するが、最上部膜は障壁膜よりなるように形成することもできる。例えば、前記下部電極パッド７８を２重膜として形成する場合には導電性ポリシリコン膜＼障壁膜が順次に積層された構造で形成しうる。ここで、障壁膜はＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＢＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＴａＳｉＮ膜またはＴａＡｌＮ膜である。
【００８２】
または、前記下部電極パッド７８は最上部膜が白金族金属膜よりなり、前記白金族金属膜の下部には少なくとも１層の障壁膜が挿入されるように形成しうる。例えば、前記下部電極パッド７８を３重膜として形成する場合には導電性ポリシリコン膜＼障壁膜＼白金族金属膜が順次に積層された構造で形成される。ここで、前記障壁膜はＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＢＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＴａＳｉＮ膜またはＴａＡｌＮ膜で、前記白金族金属膜はＰｔ膜、Ｒｈ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜またはＰｄ膜である。
【００８３】
前述したように下部電極パッド７８を多重膜として形成する場合に創出される技術的効果については後述する。
【００８４】
引き続き、前記第１層間絶縁膜８０上にビットライン８２を形成し、酸化膜よりなり、ビットライン８２を覆う第２層間絶縁膜８４を半導体基板５０の全面に形成する。前記ビットライン８２の側壁及び上部表面上には第２層間絶縁膜８４と蝕刻選択比のある絶縁膜、例えば窒化膜よりなるスペーサＳとキャッピング絶縁膜Ｃを各々形成する。この場合、後続工程でキャパシタの下部電極が形成されるホールを形成する時、ホールをビットライン８２によって自己整合させることができる。
【００８５】
引き続き、前記第２層間絶縁膜８４上に蝕刻阻止膜８６を形成する。前記蝕刻阻止膜８６は前記第２層間絶縁膜８４を構成する物質膜に対して高蝕刻選択比を有する物質膜として形成することが望ましい。例えば、前記蝕刻阻止膜はＳｉ3Ｎ4膜、ＴｉＯ2膜、Ｔａ2２Ｏ5膜、またはＡｌ2Ｏ3膜として形成しうる。
【００８６】
前記蝕刻阻止膜８６は後続する蝕刻工程で蝕刻阻止膜８６の下部膜、例えば第２層間絶縁膜８４の蝕刻を防止するために形成するものであるため、後続する蝕刻工程で使用する蝕刻液が蝕刻阻止膜の下部膜を損傷させる恐れのない場合には前記蝕刻阻止膜８６の形成段階は省略できる。
【００８７】
前記蝕刻阻止膜８６上には導電性のある下部電極用シード層８８を、下部電極用シード層８８上にはメッキマスク層９０を各々形成する。
【００８８】
前記下部電極用シード層８８及びメッキマスク層９０として形成しうる物質膜の種類、厚さ及び製造方法は、前記第１実施形態の下部電極用シード層及びメッキマスク層として形成できる物質膜の種類、厚さ及び製造方法と実質的に同一である。例えば、下部電極用シード層８８の一部は後続工程で湿式蝕刻方法または乾式蝕刻方法によって除去されるので、湿式蝕刻方法または乾式蝕刻方法によって除去しやすい物質膜として形成する。具体的に、後続工程で下部電極用シード層８８の一部を湿式蝕刻方法を使用して除去する場合、下部電極用シード層８８はＣｕ膜またはＡｇ膜で形成する。そして、後続工程で下部電極用シード層８８の一部を乾式蝕刻方法で除去する場合、下部電極用シード層８８はＲｕ膜で形成する。一方、前記メッキマスク層９０はＳｉＯ2膜で形成する。このように、下部電極用シード層８８及びメッキマスク層９０を形成する場合に誘発される工程上の利点に対しては前記第１実施形態で詳しく説明したので略す。
【００８９】
図１３を参照すれば、写真工程を行ってメッキマスク層９０上に感光膜パターン９２を形成することによってキャパシタの下部電極が形成されるホールＨ２の幅を定義する。次いで、感光膜パターン９２を蝕刻マスクとして用いる反応性イオン蝕刻方法を使用してメッキマスク層９０、下部電極用シード層８８及び蝕刻阻止膜８６を選択的に除去してメッキマスク層パターン９０ａ、下部電極用シード層パターン８８ａ及び蝕刻阻止膜パターン８１８を形成する。引き続き、前記感光膜パターン９２を蝕刻マスクとして用いる反応性イオン蝕刻方法で蝕刻阻止膜パターン８１８によって露出される第２層間絶縁膜８４とその下の第１層間絶縁膜８０を順次にさらに蝕刻することによって下部電極パッド７８を露出させるホールＨ２を形成する。下部電極パッド７８を露出させるホールＨ２が形成されると下部電極用シード層パターン８８ａの側壁が露出される。
【００９０】
一方、ビットライン８２の側壁及び上部表面上に第２層間絶縁膜８４と蝕刻選択比のあるスペーサＳとキャッピング絶縁膜Ｃが形成されている場合には、前記ホールＨ２の形成段階で自己整合技術を適用する。換言すれば、反応性イオン蝕刻方法を使用してホールＨ２を形成する時スペーサＳとキャッピング絶縁膜Ｃを蝕刻阻止膜として使用できるので、下部電極パッド７８の上部表面を露出させるホールＨ２がビットライン８２によって自己整合される。このように、前記ホールＨ２を形成する過程で自己整合技術が適用できれば、前記感光膜パターン９２を形成する写真工程で整合マージンを高められる。
【００９１】
図１４を参照すれば、メッキマスク層パターン９０ａ上に形成された感光膜パターン９２を除去する。次いで、前記ホールＨ２の内部及びメッキマスク層パターン９０ａ上に障壁物質（図示せず）を蒸着する。次いで、蒸着された障壁物質を平坦化してメッキマスク層パターン９０ａの上部表面を露出させた後、下部電極用シード層パターン８８ａの側壁が露出されるまでホールＨ２の内部に形成された障壁物質を反応性イオン蝕刻方法で選択的に除去して障壁膜９４を形成する。
【００９２】
例えば、障壁物質としてＴｉＮを段差特性に優れたＣＶＤ方法または原子層蒸着方法で前記ホールＨ２の内部及びメッキマスク層パターン９０ａ上に蒸着する。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）方法で蒸着されたＴｉＮを除去してメッキマスク層パターン９０ａの上部表面を露出させ、反応性イオン蝕刻方法でホールＨ２内に蒸着されたＴｉＮを選択的に除去して下部電極用シード層パターン８８ａの側壁を露出させる。すると、下部電極パッド７８に電気的に連結され、前記ホールＨ２の下部を充填させる前記障壁膜９４が形成される。前記障壁膜９４は後続工程で障壁膜９４上に形成されるキャパシタの下部電極を構成する物質が下部電極パッド７８に拡散されることを防止してコンタクト抵抗を安定的に確保することができる。また、障壁膜９４はキャパシタの下部電極と下部電極パッド７８との間で接着層の役割をすることになる。
【００９３】
前記障壁膜９４はＴｉＮ膜だけで形成することではない。前記障壁膜９４は金属シリサイド膜、金属窒化物膜、ドーピングされたポリシリコン膜またはこれらの組合よりなる多重膜として形成しうる。ここで、前記金属シリサイド膜はＷＳｉx膜、ＴｉＳｉx膜、ＣｏＳｉx膜、ＭｏＳｉx膜またはＴａＳｉx膜で、前記金属窒化物膜はＴｉＮ膜、ＴａＮ膜、ＷＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＢＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＴａＳｉＮ膜またはＴａＡｌＮ膜で有り得る。
【００９４】
図１５を参照すれば、前記第１実施形態と実質的に同一に電気メッキ工程を行って障壁膜９４上に下部電極用導電膜９６を形成する。換言すれば、半導体基板５０を金属塩の溶解されたメッキ液に浸けた状態でパワーソース５８の陰極は第１配線６０を通して下部電極シード層パターン８８ａに連結し、パワーソース５８の陽極は第２配線６２を通してソース電極６４に連結する。すると、下部電極用シード層パターン８８ａの側壁で下部電極用導電膜９６が析出し始めてホールＨ２の内部が下部電極用導電膜９６として充填されることになる。この際、メッキ液として用いられる溶液の種類、ソース電極として用いられる物質膜の種類及び電気メッキ工程の工程条件は前記第１実施形態の場合と実質的に同一である。
【００９５】
一方、前述したように下部電極パッド７８は導電性ポリシリコンよりなる単一膜のみで形成することではなく、多重膜として形成することもできる。特に、下部電極パッド７８を導電性ポリシリコン膜＼障壁膜が順次に積層された２重膜で形成した場合、または導電性ポリシリコン膜＼障壁膜＼白金族金属膜が順次に積層された３重膜で形成した場合にはホールＨ２の底部に障壁膜９４を形成しない状態で電気メッキ工程を行ってホールＨ２全体を下部電極用導電膜９６のみで埋立てられる。換言すれば、下部電極パッド７８が少なくても１層の障壁膜を含む多重膜で形成されているために、別の障壁膜９４をホールＨ２の底部に形成する必要がなくなる。これにより、ホールＨ２の底部に障壁膜９４を形成する工程段階を省ける。
【００９６】
図１６を参照すれば、前記第１実施形態の場合と実質的に同一な方法で前記メッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａを除去する。例えば、前記メッキマスク層パターン９０ａをＳｉＯ2で形成し、前記下部電極用シード層パターン８８ａをＣｕまたはＡｇで形成した場合には、ＨＦ溶液を湿式蝕刻液として使用する湿式蝕刻工程でメッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａを同時に除去することができる。また、前記メッキマスク層パターン９０ａをＳｉＯ2で形成し、前記下部電極用シード層パターン８８ａをＲｕで形成した場合には、メッキマスク層パターン９０ａはＨＦ溶液またはＢＯＥ溶液を蝕刻液として使用する湿式蝕刻工程で除去し、下部電極用シード層パターン８８ａは反応性イオン蝕刻方法で除去する。この際、下部電極用シード層パターン８８ａの直下方には蝕刻阻止膜パターン８１８が形成されているために、湿式蝕刻工程及び／または乾式蝕刻工程を行ってメッキマスク層パターン９０ａ及び／または下部電極用シード層パターン８８ａを除去する過程における第２層間絶縁膜８４の蝕刻を防止することができる。特に、蝕刻阻止膜パターン８１８がＴｉＯ2膜よりなる場合には蝕刻阻止膜パターン８１８の下部に形成されている物質膜、例えば第２層間絶縁膜８４の蝕刻がさらに効率よく防止される。
【００９７】
前述したようにメッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａが第除去されて下部電極用導電膜９６の側壁が露出されることによってキャパシタの下部電極９６’が形成される。
【００９８】
図１７を参照すれば、キャパシタの下部電極９６’上に誘電膜９８を形成し、誘電膜上にはキャパシタの上部電極１００を形成する。誘電膜９８及びキャパシタ上部電極１００を構成しうる物質膜の種類、厚さ及び製造方法は第１実施形態の場合と実質的に同一である。例えば、キャパシタの上部電極１００は図１０のようにＣＶＤ方法、スパッタリング方法またはＭＯＤ方法によって形成することもでき、図１１のように上部電極用シード層７２を用いた電気メッキ方法で形成することもできる。
【００９９】
本発明の第３実施形態によれば、ホールＨ２がビットライン８２によって自己整合されるように形成することができる。このような場合、障壁膜９４とキャパシタの下部電極９６’間にミスアラインが発生するのを防止することができる。
【０１００】
また、キャパシタの下部電極９６’を電気メッキ方法で形成する時、下部電極用シード層パターン８８ａの側壁から下部電極用導電膜９６を析出させるためにホールＨ２内にボイドが形成されることを防止しうる。さらに、キャパシタの下部電極９６が形成された後には下部電極用シード層パターン８８ａを完全に除去できるために、下部電極用シード層パターン８８ａによる半導体メモリ素子の素子特性劣化を防止することができる。
【０１０１】
＜第４実施形態＞
図１８乃至図２１を参照して説明する本発明に係る第４実施形態は下部電極パッドＰを少なくとも１層の障壁膜１０４を含む多重膜として形成する点及び電気メッキ工程を行う前に下部電極用シード層パターン８８ａの側壁と電気的に連結するライナーシード層Ｌをさらに形成するという点を除いては、前記第３実施形態の場合と実質的に同一に進行する。
【０１０２】
図１８を参照すれば、半導体基板５０上の不純物注入領域、例えばソース領域７６上に多重膜よりなる下部電極パッドＰを形成する。前記下部電極パッドＰは少なくとも金属窒化物よりなる障壁膜を含むように形成することが望ましい。なぜなら、本発明に係る第４実施形態は下部電極パッドＰを障壁膜を含むように形成することによって、第３実施形態における障壁膜（図１７の９４参照）の形成段階を省くために案出されたものであるからである。例えば、下部電極パッドＰは、図１８に示されたように、導電性ポリシリコン膜１０２及び障壁膜１０４が順次に積層された２重膜構造として形成しうる。前記障壁膜１０４は図１７に示された障壁膜９４と実質的に同種の物質膜として形成しうる。例えば、障壁膜１０４はＴｉＮ膜として形成する。
【０１０３】
前述したように下部電極パッドＰを少なくとも１層の障壁膜１０４を含むように形成した後、前記第３実施形態と実質的に同一な工程段階を進行して下部電極パッドＰの上部表面を露出させるホールＨ３を形成する。次いで、ホールＨ３の側壁に露出された下部電極用シード層パターン８８ａの側壁と電気的に連結するライナーシード層Ｌを形成する。
【０１０４】
前記ライナーシード層Ｌは下部電極用シード層パターン８８ａを形成できる物質と実質的に同一な物質で形成する。しかし、後続の電気メッキ工程によってホールＨ３内に埋め立てられる下部電極用導電膜（図２０の１０９参照）と同じ物質として形成することが望ましい。また、前記ライナーシード層Ｌは下部電極用シード層パターン８８ａを構成する物質とは異なる物質で形成することが望ましい。例えば、後続工程でホールＨ３内に埋め立てられる下部電極用導電膜（図２０の１０９参照）がＰｔ膜の場合には、前記ライナーシード層ＬをＰｔ膜で形成することが望ましい。このように、後続工程でホールＨ３の内部に形成される下部電極用導電膜（図２０の１０９参照）と前記ライナーシード層Ｌを同一な物質で形成すれば、後続工程でキャパシタ誘電膜の絶縁特性強化のために酸素雰囲気下の熱処理工程を行う過程でライナーシード層Ｌが酸化されることによって前記下部電極用導電膜（図２０の１０９参照）とライナーシードＬ間の界面に物理的なストレスが誘発されることをさらに緩和することができる。もちろん、後続工程で前記ホールＨ３内に形成される下部電極用導電膜（図２０の１０９参照）とは異なる物質でライナーシード層Ｌを形成する場合に、必ず前記下部電極用導電膜（図２０の１０９参照）と前記ライナーシード層Ｌの界面に物理的ストレスが誘発されることはない。例えば、後続工程で前記ホールＨ３内に形成される下部電極用導電膜（図２０の１０９参照）と前記ライナーシード層Ｌを相異なる物質として形成しようとする場合には、前記下部電極用導電膜（図２０の１０９参照）と前記ライナーシード層Ｌ間の界面に物理的ストレスを誘発しない物質膜としてライナーシード層Ｌを形成すればよい。このようなライナーシード層Ｌの形成における物質膜の選択は本発明の属する技術分野において当業者が本発明に係る第４実施形態を認識することになれば容易になされる。
【０１０５】
以下、図１９を参照してライナーシード層を形成する方法について具体的に説明する。
【０１０６】
図１９を参照すれば、ライナーシード層Ｌを形成するための一方法は、まず下部電極用シード層パターン８８ａを用いた電気メッキ工程を行ってホールＨ３の側壁に露出された下部電極用シード層パターン８８ａ上に半球形シード１０６を形成する。ここで、前記半球形シード１０６を形成するための電気メッキ工程は第３実施形態の電気メッキ工程と実質的に同一に行える。換言すれば、パワーソース５８の陰極は第１配線６０を通して前記下部電極用シード層パターン８８ａと連結され、パワーソース５８の陽極は第２配線６２を通してソース電極６４に連結され後、半導体基板５０をメッキ液に浸けた状態で電気メッキ工程を行えばよい。
【０１０７】
前記半球形シード１０６をＰｔで形成する場合、電気メッキ工程で使用するメッキ液の種類、ソース電極６４の種類及びメッキ条件は前記第３実施形態の場合と実質的に同一である。但し、前記半球形シード１０６は化学的に非常に安定して揮発性のない物質で形成することがさらに望ましい。
【０１０８】
前記半球形シード１０６を形成するに当たって、半球形シード１０６の半径がホールＨ３幅の１／２未満になるように形成することが望ましい。換言すれば、半球形シード１０６を形成する時、ホールＨ３が前記下部電極用シード層パターン８８ａの近傍で半球形シード１０６によって閉鎖されないように形成することが望ましい。このように、前記半球形シード１０６の形成において、前記半球形シード１０６の半径がホールＨ３幅の１／２未満の場合が望ましい理由については後述する。
【０１０９】
前述したように半球形シード１０６を形成した後、半球形シード１０６を選択的に蝕刻しうる低温反応性イオン蝕刻方法、例えば低温アルゴン蝕刻方法で半球形シード１０６を物理的に蝕刻する。この際、低温反応性イオン蝕刻工程が進行される反応チャンバの温度は０〜５０℃であることが望ましい。
【０１１０】
前述したように低温反応性イオン蝕刻方法で半球形シード１０６を蝕刻すれば、半球形シード１０６を構成する物質が選択的に蝕刻されると同時にホールＨ３の底部に再蒸着されて図１８のライナーシード層Ｌが形成される。特に、半球形シード１０６をＰｔのような化学的に安定した白金族金属で形成した場合には前述したような再蒸着現象が目立つ。なぜなら、白金族金属は化学的に安定して低温アルゴン蝕刻方法のような低温反応性イオン蝕刻方法を進行しても揮発性のある気状の化合物に容易に変換されないからである。
【０１１１】
一方、前記半球形シード１０６を形成するに当たって、半球形シード１０６の半径はホールＨ３幅の１／２未満の場合が望ましいということは既に説明したことがある。これは半球形シード１０６を反応性イオン蝕刻してライナーシード層Ｌを形成する段階と関連する。換言すれば、半球形シード１０６を形成するに当って、半球形シード１０６の半径を１／２以上に形成すれば、前記反応性イオン蝕刻段階でライナーシード層ＬをホールＨ３の底部の側壁に形成できず、ホールＨ３の上部側壁に形成されることになる。このように、ライナーシード層ＬがホールＨ３の上部に形成される場合には後続の電気メッキ工程でホールＨ３内部にボイドが誘発される可能性が増加することになる。
【０１１２】
図１８に示されたようなライナーシード層Ｌを形成するためにスペーサの製造方法を用いることもできる（図示せず）。即ち、先にホールＨ３の側壁、底面及びメッキマスク層パターン９０ａ上に導電膜を形成した後、反応性イオン蝕刻方法で導電膜を選択的に蝕刻してスペーサ形態にライナーシード層Ｌを形成する。ここで、前記導電膜は前記第３実施形態の下部電極用シード層パターン８８ａと実質的に同一な物質膜として形成でき、特に後続工程でホールＨ３内に形成される下部電極用導電膜（図２０の１０９参照）と同様な物質で形成することが望ましい。その理由については半球形シード１０６の形成段階で詳しく説明した。
【０１１３】
Ｐｔ膜よりなるスペーサ形態のライナーシード層Ｌを形成する場合には、ホールＨ３の内部及びメッキマスク層パターン９０ａの上部表面上にＰｔ膜を蒸着する。
【０１１４】
前記ライナーシード層Ｌの形成のための導電膜は化学気相蒸着方法、原子層蒸着方法、スパッタリング方法またはレーザーアブレーションを用いて形成する。前記導電膜を形成するための具体的な方法の選択は導電膜として形成しようとする物質膜の種類に応じて変わる。例えば、導電膜をＰｔ膜として形成する場合にはスパッタリング方法で形成することが望ましい。また、スパッタリング方法で前記導電膜を形成する時には通常のスパッタリング装備を使用することもできるが、ホールＨ３の縦横比が臨界値以上に大きい場合にはＬＴＳ（Ｌｏｎｇ  Ｔｈｒｏｕｇｈ  Ｓｐｕｔｔｅｒｉｎｇ）装備を使用することが望ましい。
【０１１５】
前記導電膜の形成厚さはホールＨ３の幅、及びスペーサの製造方法によって形成しようとするライナーシード層Ｌの厚さなどを考慮して決定する。例えば、前記導電膜は１００ｎｍほど蒸着する。本発明者の実験によれば、前記導電膜をＬＴＳ装置を用いてＰｔ膜として形成する場合に、ＬＴＳ装置のＤＣパワーは１０ｋＷ程度とすることができ、Ａｒの流量は５ｓｃｃｍ程度とすることができ、半導体基板の温度は３００℃程度とすることができる。
【０１１６】
次いで、反応性イオン蝕刻方法、例えば低温アルゴン蝕刻方法で半導体基板５０の全面に蒸着された導電膜を異方性蝕刻すれば、スペーサ形態のライナーシード層Ｌが形成される。
【０１１７】
図２０を参照すれば、前記下部電極用シード層パターン８８ａ及びライナーシード層Ｌを用いた電気メッキ工程を行う。ここで、電気メッキ工程は前記第３実施形態で下部電極用導電膜（図１５の９６参照）を形成するために行う電気メッキ工程と実質的に同一である。換言すれば、パワーソース５８の陰極は第１配線６０を通して前記下部電極用シード層パターン８８ａと連結され、パワーソース５８の陽極は第２配線６２を通してソース電極６４に連結された後、半導体基板５０をメッキ液に浸けた状態で前記電気メッキ工程を行う。すると、ライナーシード層Ｌ上で下部電極用導電膜１０９が析出し始め、結果的に形成しようとするキャパシタの下部電極の寸法に対応する高さまで前記ホールＨ３の内部を下部電極用導電膜１０９が次第に充填することになる（点線参照）。
【０１１８】
図２１を参照すれば、メッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａの除去段階を前記第３実施形態と実質的に同一に進行してキャパシタの下部電極１０９’を形成する。特に、下部電極用導電膜１０９とライナーシード層Ｌが同一な物質、例えばＰｔよりなる場合にはメッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａの除去段階でライナーシード層Ｌが蝕刻されることを防止する。例えば、下部電極用シード層パターン８８ａがＡｇまたはＣｕからなり、下部電極用導電膜１０９及びライナーシード層ＬがＰｔよりなる場合には、ＨＦ溶液を蝕刻液として用いる湿式蝕刻方法を使用してメッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａを除去しても下部電極用導電膜１０９及びライナーシード層Ｌが蝕刻されない。
【０１１９】
次いで、キャパシタ誘電膜１０８の形成段階及びキャパシタ上部電極１１０の形成段階を前記第３実施形態と実質的に同様にさらに進行すれば、半導体メモリ素子のキャパシタが完成される。特に、ライナーシード層Ｌを下部電極用導電膜１０９と同じ物質で形成すれば、キャパシタ誘電膜１０８を酸素雰囲気下で高温熱処理する過程で下部電極用導電膜１０９とライナーシード層Ｌとの間の界面で酸化物が形成されることを防止する。従って、キャパシタの下部電極１０９’とキャパシタ誘電膜１０８との間の界面に物理的ストレスが誘発されてキャパシタの漏れ電流が増加することを防止する。
【０１２０】
キャパシタの上部電極１１０は前記第２実施形態のように電気メッキ工程を行って形成することもできる。
【０１２１】
本発明の第４実施形態によれば、下部電極パッドＰを障壁膜を含むように多重膜で形成する。例えば、下部電極パッドＰを導電性ポリシリコン膜１０２とＴｉＮ膜１０４が順次に積層された２重膜として形成する。これにより、前記第３実施形態のような障壁膜（図１４の９４参照）を形成しなくてもよい。従って、本発明に係る第４実施形態は前記第３実施形態に比べてキャパシタ製造工程の工程段階数を減らせる。
【０１２２】
＜第５実施形態＞
図２２及び図２３を参照して説明する本発明に係る第５実施形態では、前記第４実施形態のように下部電極パッドＰを少なくとも１層の障壁膜を含むように多重膜で形成する。但し、第５実施形態では下部電極パッドＰの最上層を、ライナーシード層Ｌを構成する物質膜と同種の物質膜として形成する。また、前記第５実施形態では前記ライナーシード層Ｌ）を形成する時、ライナーシード層Ｌの底面が下部電極パッドＰのリセスされた上部表面と接するように形成する。
【０１２３】
図２２を参照すれば、まず半導体基板５０に形成されている不純物注入領域、例えばソース領域７６上に多重膜よりなる下部電極パッドＰを形成する。前記下部電極パッドＰは少なくとも１層の障壁膜を含み、最上部層はライナーシード層Ｌを構成する物質膜と同種の物質膜で形成する。前記ライナーシード層Ｌは前記第４実施形態の場合と同様にホールＨ４内に形成される下部電極用導電膜と実質的に同種の物質膜として形成することが望ましい。
【０１２４】
前記下部電極パッドＰは図２２に示されたように導電性ポリシリコン１１２、障壁膜１１４及び白金族金属膜１１６が順次に積層された３重膜構造で形成される。
【０１２５】
前記障壁膜１１４は本発明に係る第３実施形態の障壁膜（図１４の９４参照）と実質的に同じ物質膜として形成することができる。例えば、前記障壁膜１１４はＴｉＮ膜で形成し、前記白金族金属膜１１６はＰｔ膜で形成することができる。
【０１２６】
次いで、前記第３実施形態と実質的に同じ工程段階を進行して下部電極パッドＰの上部表面を露出させるホールＨ４を形成する。前記ホールＨ４の形成によって下部電極用シード層パターン８８ａの側壁が露出される。
【０１２７】
引き続き、前記下部電極用シード層パターン８８ａと電気的に連結するライナーシード層Ｌの形成段階を進行する。具体的に、反応性イオン蝕刻方法を使用して下部電極パッドＰの最上層の白金族金属膜１１６を蝕刻する。すると、白金族金属膜１１６を構成する物質が蝕刻されると同時にホールＨ４の内部に再蒸着されて前記下部電極用シード層パターン８８ａの側壁と電気的に連結するライナーシード層Ｌが形成される。この際、白金族金属膜１１６を蝕刻するための反応性イオン蝕刻方法では低温アルゴン蝕刻方法を使用することが望ましく、低温反応性イオン蝕刻工程が進行される反応チャンバの温度は０〜５０℃であることが望ましい。
【０１２８】
前記ライナーシード層Ｌは下部電極パッドＰの最上部層の白金族金属膜１１６を反応性イオン蝕刻して形成するためにライナーシード層Ｌの底面は下部電極パッドＰのリセスされた上部表面と接することになる。
【０１２９】
図２３を参照すれば、前記下部電極用シード層パターン８８ａ及びライナーシード層Ｌを用いた電気メッキ工程を行ってホール内部を下部電極用導電膜１１８として埋め立てる。前記電気メッキ工程は前記第３実施形態で行われる電気メッキ工程と実質的に同一に行う。電気メッキ工程が行われると、ライナーシード層Ｌ上で金属物質が析出し始め、形成しようとするキャパシタの下部電極の寸法と実質的に同一な高さまで下部電極用導電膜１１８がホールＨ４内部に充填されることになる。この際、ソース電極として使用可能な物質膜及び前記メッキ液として使用可能な溶液及びメッキ条件は前記第３実施形態の場合と実質的に同一である。
【０１３０】
前述したように電気メッキ工程を行ってホールＨ４の内部を下部電極用導電膜１１８で充填した後、メッキマスク層パターン９０ａ及び下部電極用シード層パターン８８ａの除去段階、キャパシタ誘電膜１２０の形成段階及びキャパシタの上部電極１２２の形成段階を前記第３実施形態の場合と実質的に同一に進行すれば本発明に係る半導体メモリ素子のキャパシタが形成される。
【０１３１】
前記キャパシタの上部電極１２２は前記第２実施形態のように電気メッキ工程を行って形成することもできる（図示せず）。
【０１３２】
以上本発明を望ましい実施形態に基づいて詳しく説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【０１３３】
【発明の効果】
以上説明したように、本発明に係るキャパシタの製造方法を適用してキャパシタの下部電極を形成すれば、乾式蝕刻方法で下部電極を単位セル別に分離する時発生する従来の技術の問題点が解決される。
【０１３４】
また、本発明によれば、下部電極パッドを露出させるホールを形成する時マスキングされたビットラインを用いた自己整合技術を適用できるために１回の写真工程だけでも前記ホールを形成する。さらに、本発明によれば、下部電極を電気メッキ方法で形成した後、下部電極用シード層パターンを簡単な方法によって完全に除去する。従って、キャパシタの電気的特性が、電気メッキ工程の実行以後に残留する下部電極用シード層によって劣化されることを防止できる。
【０１３５】
また、本発明によれば、下部電極と下部電極用シード層を必ずしも同一な物質で形成する必要はなく、必要に応じて自由に選択可能である。
【図面の簡単な説明】
【図１】  従来の技術による電気メッキ方法を用いたキャパシタ下部電極の形成過程を示す工程断面図である。
【図２】  図１に続く、従来の技術による電気メッキ方法を用いたキャパシタ下部電極の形成過程を示す工程断面図である。
【図３】  図２に続く、従来の技術による電気メッキ方法を用いたキャパシタ下部電極の形成過程を示す工程断面図である。
【図４】  本発明に係る電気メッキ方法を用いた半導体メモリ素子のキャパシタの製造方法が適用されるレイアウト図である。
【図５】  本発明の第１実施形態を示す工程断面図である。
【図６】  図５に続く、本発明の第１実施形態を示す工程断面図である。
【図７】  図６に続く、本発明の第１実施形態を示す工程断面図である。
【図８】  図７に続く、本発明の第１実施形態を示す工程断面図である。
【図９】  図８に続く、本発明の第１実施形態を示す工程断面図である。
【図１０】  図９に続く、本発明の第１実施形態を示す工程断面図である。
【図１１】  本発明の第２実施形態を示す工程断面図である。
【図１２】  本発明の第３実施形態を示す工程断面図である。
【図１３】  図１２に続く、本発明の第３実施形態を示す工程断面図である。
【図１４】  図１３に続く、本発明の第３実施形態を示す工程断面図である。
【図１５】  図１４に続く、本発明の第３実施形態を示す工程断面図である。
【図１６】  図１５に続く、本発明の第３実施形態を示す工程断面図である。
【図１７】  図１６に続く、本発明の第３実施形態を示す工程断面図である。
【図１８】  本発明の第４実施形態を示す工程断面図である。
【図１９】  図１８に続く、本発明の第４実施形態を示す工程断面図である。
【図２０】  図１９に続く、本発明の第４実施形態を示す工程断面図である。
【図２１】  図２０に続く、本発明の第４実施形態を示す工程断面図である。
【図２２】  本発明の第５実施形態を示す工程断面図である。
【図２３】  図２２に続く、本発明の第５実施形態を示す工程断面図である。
【符号の説明】
７２…上部電極用シード層
８２…ビットライン
８８ａ…下部電極用シード層パターン
９４…障壁膜
９６…下部電極用導電膜
９６’…キャパシタの下部電極
９８…誘電膜
１００…キャパシタの上部電極
【図１】
0003936530.tif 000002
【図２】
0003936530.tif 000003
【図３】
0003936530.tif 000004
【図４】
0003936530.tif 000005
【図５】
0003936530.tif 000006
【図６】
0003936530.tif 000007
【図７】
0003936530.tif 000008
【図８】
0003936530.tif 000009
【図９】
0003936530.tif 000010
【図１０】
0003936530.tif 000011
【図１１】
0003936530.tif 000012
【図１２】
0003936530.tif 000013
【図１３】
0003936530.tif 000014
【図１４】
0003936530.tif 000015
【図１５】
0003936530.tif 000016
【図１６】
0003936530.tif 000017
【図１７】
0003936530.tif 000018
【図１８】
0003936530.tif 000019
【図１９】
0003936530.tif 000020
【図２０】
0003936530.tif 000021
【図２１】
0003936530.tif 000022
【図２２】
0003936530.tif 000023
【図２３】
0003936530.tif 000024