(57)【特許請求の範囲】
【請求項１】
受光素子を含む画素が２次元的に配列された画素アレイと、
該画素アレイを垂直走査する垂直走査回路と、
該垂直走査により選択されている画素行の光積分信号をサンプリングして保持するサンプルホールド回路と、
該サンプルホールド回路を水平走査する水平走査回路と、
該水平走査により該サンプルホールド回路から読み出された信号を増幅する増幅回路と、
該画素アレイが光積分を行う間は、該サンプルホールド回路と該水平走査回路への電源供給を停止させる制御回路とを備え、
該水平走査回路と該サンプルホールド回路とに電源供給を開始する第１のタイミングと、該増幅回路に電源供給する第２のタイミングとを異ならせる、
ことを特徴とするイメージセンサ。
【請求項２】
上記増幅された信号をＡ／Ｄ変換するＡ／Ｄ変換回路をさらに備え、
上記制御回路は、該Ａ／Ｄ変換回路に電源供給する第３のタイミングと、上記第１のタイミング及び上記第２のタイミングとを異ならせる、
ことを特徴とする請求項１記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低消費電力モードを有する動画像撮像用イメージセンサに関する。
【０００２】
【従来の技術】
携帯装置に用いられるイメージセンサでは、消費電力の低減化が要求されている。
【０００３】
半導体チップの消費電力低減化には、次のような方法がある。
【０００４】
（１）動作不要期間において、動作クロックを停止させる。
【０００５】
（２）分周器でクロック周波数を１／２、１／４又は１／８等に低下させる。
【０００６】
しかし、イメージセンサのチップは、アナログ回路とデジタル回路とを備え、デジタル回路の消費電力に対するアナログ回路のそれの比が大きいので、このような方法では動画像を撮像する場合のイメージセンサの消費電力を大きく低減することができない。
【０００７】
アナログ回路の電源をオン／オフ制御すると、オフの影響が１フレーム後に出るので、電源を単純にオフにすることはできない。
【０００８】
【発明が解決しようとする課題】
他方、試写体の変化が緩やかである場合や試し撮り等においては、必ずしも全コマ撮像する必要がないので、フレームレートを落としてその分だけ低消費電力化したい。
【０００９】
本発明の目的は、このような点に着目し、電源のオン／オフ制御を細かく行なうことによりフレームレートを落として低消費電力化することが可能なイメージセンサを提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】
本発明の第１態様のイメージセンサでは、
受光素子を含む画素が２次元的に配列された画素アレイと、
該画素アレイを走査して画素から光積分信号を読み出させる読み出し回路と、
該画素アレイが光積分を行う間は、該読み出し回路への電源供給を停止させる制御回路と、
を備えている。
【００１１】
このイメージセンサによれば、光積分期間において読み出し回路への電源供給が停止するので、イメージセンサを低消費電力化することが可能である。換言すれば、従来、光積分と読み出しとが並列動作していたものを、上記のように時分割でオン／オフ制御するので、フレームレートを落とした低消費電力化が効果的に達成される。
【００１２】
本発明の第２態様のイメージセンサでは、上記第１態様において上記制御回路は、所定の期間、上記画素アレイと上記読み出し回路とに電源を供給させない。
【００１３】
このイメージセンサによれば、所定の期間、画素アレイ及び読み出し回路への電源供給が停止するので、さらにイメージセンサを低消費電力化することが可能である。
【００１４】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態の２次元イメージセンサの概略ブロック図である。２次元イメージセンサは、例えばＭＯＳ型である。
【００１７】
画素アレイ１０は、行及び列に配列された画素（例えばホトダイオード、該ホトダイオードの一端に接続された電位リセット用トランジスタスイッチ、該ホトダイオードの該一端と垂直バスラインの間に直列接続されたバッファアンプ及び読み出し用トランジスタスイッチ）を備えている。垂直走査回路１１は、画素アレイ１０を線（行）順次に走査する。これにより、選択された行の受光素子に光積分された信号が垂直バス１２上に読み出される（垂直読み出し）。垂直バス１２上の信号は、サンプルホールド制御回路１３からの制御信号に応答して、サンプルホールド回路１４に保持される。選択された行の受光素子がリセットされて、この行の光積分が開始される。
【００１８】
サンプルホールド回路１４は例えば、相関２重サンプリング回路（ＣＤＳ）であり、この場合、光積分信号の読み出し及び保持の詳細は次の通りである。サンプルホールド回路がリセットされ、第１回サンプリングにより（光積分信号Ｖｘ）＋（フォトダイオードに結合されたトランジスタの特性のばらつきに依存した成分ΔＶ）の電圧がサンプルホールド回路１４にサンプリングされ、次いで選択行の受光素子がリセットされ、次いで第２回サンプリングにより、Ｖｘ＋ΔＶとΔＶの差である光積分信号電圧Ｖｘがサンプルホールド回路１４に保持される。
【００１９】
水平走査回路１５はサンプルホールド回路１４を点順次に走査する。これにより、選択されたサンプルホールド回路の出力信号が水平バス１６上に読み出される（水平読み出し）。水平バス１６上の信号は、増幅回路１７で増幅された後、Ａ／Ｄ変換回路１８でデジタル値に変換される。
【００２０】
タイミング制御回路１９は、クロックＣＬＫに基づいて、垂直走査回路１１、サンプルホールド制御回路１３及び水平走査回路１５を動作させるための制御信号を生成する。参照電圧発生回路２０は、画素アレイ１０にリセット電圧を供給し、サンプルホールド回路１４及び増幅回路１７に参照電圧を供給する。この参照電圧発生回路２０は、電源回路２１の一部である。
【００２１】
電源回路２１にはモード信号ＭＯＤＥが供給され、モード信号ＭＯＤＥが通常モードを示している時には、電源回路２１は各回路へ電源電圧を常時供給する。モード信号ＭＯＤＥが低消費電力モードを示している時には、電源回路２１は、電源制御回路２２からのイネーブル信号ＥＮ１が活性である期間、ブロックＢＬ１に電源電圧を供給し、イネーブル信号ＥＮ１が不活性の期間、この供給を停止し、電源制御回路２２からのイネーブル信号ＥＮ２が活性である期間、ブロックＢＬ２に電源電圧を供給し、イネーブル信号ＥＮ２が不活性の期間、この供給を停止する。
【００２２】
ブロックＢＬ１は、画素アレイ１０と垂直走査回路１１とを含む。ブロックＢＬ２は、サンプルホールド制御回路１３と、サンプルホールド回路１４と、水平走査回路１５と、増幅回路１７と、Ａ／Ｄ変換回路１８とを含む。
【００２３】
電源回路２１は、低消費電力モードであっても、タイミング制御回路１９及び電源制御回路２２には電源電圧を常時供給する。
【００２４】
参照電圧発生回路２０は電源回路２１の一部であるので、電源回路２１がブロックＢＬ１に電源電圧を供給する時には、参照電圧発生回路２０は画素アレイ１０にリセット電圧を供給し、電源回路２１がブロックＢＬ２に電源電圧を供給する時には、参照電圧発生回路２０はサンプルホールド回路１４にリセット電圧を供給するとともに、増幅回路１７に参照電圧を供給する。
【００２５】
電源制御回路２２では、３進カウンタ２３のクロック入力端にタイミング制御回路１９から垂直同期信号ＶＳＹＮＣが供給され、カウンタ２３の出力の下位ビットＱ０がイネーブル信号ＥＮ２であり、カウンタ２３の出力の上位ビットＱ１をインバータ２４で反転したものがイネーブル信号ＥＮ１である。カウンタ２３は、カウント０、１及び２をサイクリックに出力し、カウントが０及び１のときイネーブル信号ＥＮ１が高レベルとなり、カウントが１のときイネーブル信号ＥＮ２が高レベルとなる。
【００２６】
図２は、図１中の電源制御回路２２の動作を示すタイムチャートである。
【００２７】
次に、上記の如く構成されたイメージセンサの動作を、低消費電力モードの場合について説明する。
【００２８】
初期状態では、カウンタ２３のカウントが２であるとする。この状態では、ブロックＢＬ１及びＢＬ２には電源電圧が供給されていない。
【００２９】
（光積分期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが０になり、イネーブル信号ＥＮ１が高レベルに遷移してブロックＢＬ１に電源電圧が供給される。
【００３０】
垂直走査回路１１は、タイミング制御回路１９からの制御信号に応答して、垂直走査を行なう。これにより、上述の垂直読み出し及びリセットが線順次に行なわれる。ブロックＢＬ２には電源電圧が供給されていないので、その電力消費は生じない。
【００３１】
（読み出し期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが１になり、ＥＮ２が高レベルに遷移してブロックＢＬ２にも電源電圧が供給される。
【００３２】
ブロックＢＬ１では垂直読み出し及びリセットが線順次に行なわれ、ブロックＢＬ２ではサンプルホールド回路１４に１行分の信号が保持される毎に、上記水平読み出しが行われる。
【００３３】
すなわち、この読み出し期間での動作は、通常モードでのそれと同じである。
【００３４】
（パワーオフ期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが２になり、イネーブル信号ＥＮ１及びＥＮ２が共に低レベルに遷移して、ブロックＢＬ１及びＢＬ２への電源電圧供給が停止される。
【００３５】
以下、このような光積分、読み出し及びパワーオフの期間がサイクリックに繰り返される。
【００３６】
消費電流は、例えば次の通りである。
【００３７】
画素アレイ１０：約１ｍＡ
垂直走査回路１１、サンプルホールド制御回路１３、水平走査回路１５、タイミング制御回路１９及び電源制御回路２２の合計消費電流：約３ｍＡ
サンプルホールド回路１４：約２．５ｍＡ
増幅回路１７：約８ｍＡ
Ａ／Ｄ変換回路１８：約１２ｍＡ
参照電圧発生回路２０：約０．５ｍＡ
ブロックＢＬ２に含まれているサンプルホールド回路１４、増幅回路１７及びＡ／Ｄ変換回路１８の合計消費電流は約２２．５ｍＡと比較的大きい。
【００３８】
本第１実施形態によれば、光積分期間において、ブロックＢＬ２への電源電圧供給が停止し、さらに、パワーオフ期間ではブロックＢＬ１及びＢＬ２への電源電圧供給が停止するので、例えば１０フレーム期間では、イメージセンサの消費電力を通常動作モード時の約１／３にすることが可能である。
【００３９】
［第２実施形態］
図３は、本発明の第２実施形態の２次元イメージセンサの概略ブロック図である。
【００４０】
電源回路２１Ａは、低消費電力モードであっても、画素アレイ１０には電源電圧を常に供給している。
【００４１】
低消費電力モードである時、電源回路２１Ａは、イネーブル信号ＥＮ１Ａが活性である期間、垂直走査回路１１に電源電圧を供給し、イネーブル信号ＥＮ１Ａが不活性の期間、この供給を停止する。
【００４２】
電源制御回路２２Ａでは、カウンタ２３の出力ビットＱ０をインバータ２４で反転した信号がイネーブル信号ＥＮ１であり、カウンタ２３の出力ビットＱ１がイネーブル信号ＥＮ２である。
【００４３】
他の点は、図１と同一構成である。
【００４４】
図４は、図３中の電源制御回路２２Ａの動作を示すタイムチャートである。
【００４５】
次に、上記の如く構成されたイメージセンサの動作を、低消費電力モードの場合について説明する。
【００４６】
初期状態では、カウンタ２３のカウントが２であるとする。この状態では、垂直走査回路１１及びブロックＢＬ２に電源電圧が供給されている。
【００４７】
（第１光積分期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが０になり、イネーブル信号ＥＮ２が低レベルに遷移してブロックＢＬ２への電源電圧供給が停止される。
【００４８】
垂直走査回路１１は、タイミング制御回路１９からの制御信号に応答して、垂直走査を行なう。これにより、上述の垂直読み出し及びリセットが線順次に行なわれる。
【００４９】
（第２光積分期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが１になり、イネーブル信号ＥＮ１Ａが低レベルに遷移して垂直走査回路１１への電源電圧供給が停止される。
【００５０】
これにより、画素アレイ１０では光積分のみ行われる。
【００５１】
（読み出し期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが２になり、イネーブル信号ＥＮ１及びＥＮ２が高レベルに遷移して、ブロックＢＬ１及びＢＬ２へ電源電圧が供給される。
【００５２】
これにより、第１実施形態での読み出しと同じ動作が行われる。
【００５３】
以下、このような第１光積分、第２光積分及びパワーオフの期間がサイクリックに繰り返される。
【００５４】
本第２実施形態によれば、第１及び第２の光積分期間においてブロックＢＬ２への電源電圧供給がオフであり、パワーオフに近い状態になるので、例えば１５フレーム期間では、イメージセンサの消費電力を通常動作モード時の５０％以下にすることが可能である。また、光積分時間が第１実施形態の２倍となって、イメージセンサの感度が向上する。
【００５５】
なお、電源制御回路２２Ａの３進カウンタ２３を４進以上のカウンタにすると共に論理構成を変更することにより、第２光積分期間を複数フレーム期間にして、光積分時間を第１実施形態より増やしてもよい。
【００５６】
［第３実施形態］
図５は、本発明の第３実施形態の２次元イメージセンサの概略ブロック図である。
【００５７】
電源回路２１Ｂは、低消費電力モードであっても、画素アレイ１０及び垂直走査回路１１には電源電圧を常に供給している。したがって、電源回路２１Ｂにはイネーブル信号ＥＮ１が供給されない。
【００５８】
電源制御回路２２Ｂでは、カウンタ２３の出力ビットＱ０とＱ１とがオアゲート２５に供給され、オアゲート２５の出力がイネーブル信号ＥＮ２である。
【００５９】
他の点は、図１と同一構成である。
【００６０】
図６は、図５中の電源制御回路２２Ｂの動作を示すタイムチャートである。
【００６１】
次に、上記の如く構成されたイメージセンサの動作を、低消費電力モードの場合について説明する。
【００６２】
初期状態では、カウンタ２３のカウントが２であるとする。この状態では、ブロックＢＬ２に電源電圧が供給されている。
【００６３】
（光積分期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが０になり、イネーブル信号ＥＮ２が低レベルに遷移してブロックＢＬ２への電源電圧供給が停止される。
【００６４】
垂直走査回路１１は、タイミング制御回路１９からの制御信号に応答して、垂直走査を行なう。これにより、上述の垂直読み出し及びリセットが線順次に行なわれる。
【００６５】
（第１読み出し期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが１になり、イネーブル信号ＥＮ２が高レベルに遷移してブロックＢＬ２への電源電圧供給が停止される。
【００６６】
これにより、第１実施形態での読み出しと同じ動作が行われる。
【００６７】
（第２読み出し期間）
垂直同期信号ＶＳＹＮＣの立ち上がりに応答してカウンタ２３のカウントが２になり、イネーブル信号ＥＮ２は高レベルを維持する。
【００６８】
これにより、上記読み出しと同じ動作が行われる。
【００６９】
以下、このような光積分、第１読み出し及び第２読み出しの期間がサイクリックに繰り返される。
【００７０】
本第３実施形態によれば、光積分期間においてブロックＢＬ２への電源電圧供給がオフであるのでパワーオフに近い状態になり、イメージセンサの消費電力を通常動作モード時の約２／３にすることが可能である。さらに、３フレーム期間中２フレーム期間が読み出しであるので、フレームレートを第１実施形態の２倍にすることができる。
【００７１】
［第４実施形態］
図７は、本発明の第４実施形態の２次元イメージセンサの概略ブロック図である。
【００７２】
このイメージセンサは、図１のそれに類似しており、図１中のイネーブル信号ＥＮ２がイネーブル信号ＥＮ２１〜ＥＮ２３に分けれている点で第１実施形態と異なる。
【００７３】
低消費電力モードである時、電源回路２１Ｃは、イネーブル信号ＥＮ２１が活性である期間、サンプルホールド制御回路１３、サンプルホールド回路１４及び水平走査回路１５に電源電圧を供給し、イネーブル信号ＥＮ２１が不活性の期間、この供給を停止し、イネーブル信号ＥＮ２２が活性である期間、増幅回路１７に電源電圧を供給し、イネーブル信号ＥＮ２２が不活性の期間、この供給を停止し、イネーブル信号ＥＮ２３が活性である期間、Ａ／Ｄ変換回路１８に電源電圧を供給し、イネーブル信号ＥＮ２３が不活性の期間、この供給を停止する。
【００７４】
電源制御回路２２Ｃにおいて、論理回路２６は、カウンタ２３の出力ビットＱ０及びタイミング制御回路１９からのタイミング補正信号に基づいて、図８に示すような、立ち上がり及び立ち下がりが互いにずれたイネーブル信号ＥＮ２１〜ＥＮ２３を生成する。
【００７５】
他の点は、図１と同一構成である。
【００７６】
上記構成の動作は、第１実施形態の説明及び図８から明らかであるので、その説明を省略する。
【００７７】
本第４実施形態によれば、上記ずれにより電流の急変が低減するので、電源電圧の変動が第１実施形態の場合よりも少なくなる。
【００７８】
なお、本発明には外にも種々の変形例が含まれる。
【００７９】
例えば上記第１実施形態において、フレームレートをさらに下げても問題ない場合には、パワーオフ期間を２垂直走査期間以上にしてもよい。
【００８０】
また、イメージセンサはＡ／Ｄ変換回路１８を備えていない構成であってもよい。イメージセンサはＭＯＳ型に限定されず、ＣＣＤ型などであってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の２次元イメージセンサの概略ブロック図である。
【図２】図１中の電源制御回路の動作を示すタイムチャートである。
【図３】本発明の第２実施形態の２次元イメージセンサの概略ブロック図である。
【図４】図３中の電源制御回路の動作を示すタイムチャートである。
【図５】本発明の第３実施形態の２次元イメージセンサの概略ブロック図である。
【図６】図５中の電源制御回路の動作を示すタイムチャートである。
【図７】本発明の第４実施形態の２次元イメージセンサの概略ブロック図である。
【図８】図６中の電源制御回路の動作を示すタイムチャートである。
【符号の説明】
１０  画素アレイ
１１  垂直走査回路
１２  垂直バス
１３  サンプルホールド制御回路
１４  サンプルホールド回路
１５  水平走査回路
１６  水平バス
１７  増幅回路
１８  Ａ／Ｄ変換回路
１９  タイミング制御回路
２０  参照電圧発生回路
２１、２１Ａ〜２１Ｃ  電源回路
２２、２２Ａ〜２２Ｃ  電源制御回路
２３  カウンタ
２４  インバータ
２５  オアゲート
２６  論理回路
ＢＬ１、ＢＬ２  ブロック
【図１】
0003904366.tif 000002
【図２】
0003904366.tif 000003
【図３】
0003904366.tif 000004
【図４】
0003904366.tif 000005
【図５】
0003904366.tif 000006
【図６】
0003904366.tif 000007
【図７】
0003904366.tif 000008
【図８】
0003904366.tif 000009