(57)【特許請求の範囲】
【請求項１】
トランジスタを有する基板上に、絶縁膜を形成し前記トランジスタの不純物領域に接続するような開口部を前記絶縁膜に形成する工程と、
前記開口部に拡散防止膜を充填する工程と、
前記絶縁膜上と前記拡散防止膜上にＴｉ膜と前記Ｔｉ膜上に容量の下部電極材料を堆積する工程と、
前記Ｔｉ膜と下部電極材料をパターニングして前記拡散防止膜に接続する前記Ｔｉ膜と下部電極を形成する工程と、
前記基板表面を酸化雰囲気で熱処理することにより、下部電極とＴｉを反応させ合金化するとともに、下部電極以外の露出しているＴｉ膜をＴｉ酸化膜にする工程と、
前記下部電極上およびＴｉ酸化膜上に鉛、バリウム、ビスマスの少なくとも一つの元素を含有する高強誘電体膜を形成する工程と、
前記高強誘電体膜上に、第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高強誘電体薄膜を用いた素子、特に、大規模集積回路（ＬＳＩ）に好適な、分極反転型不揮発性メモリ、またはダイナミックランダムアクセスメモリの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高強誘電体物質には、数百から数千と極めて大きな比誘電率を持つものがある。従って、それらの高強誘電体の薄膜をキャパシタ絶縁膜に用いれば、大規模集積回路（ＬＳＩ）に好適な小面積かつ、大容量のキャパシタが得られる。また、高強誘電体物質は自発分極をもち、外部電場によりその方向を反転させることができるので、この特性を用いて、不揮発性メモリが得られる。
【０００３】
従来の高強誘電体を用いたメモリは、例えば、特開平５-９０６０６号に記載されている。図２２に示すように、層間絶縁膜２２４の上に順次下部Ｐｔ電極２２５、高強誘電体薄膜２２６、上部Ｐｔ電極２２７、Ｔｉ電極２２８を形成し、高強誘電体キャパシタを形成していた。なお、図中、２２１は素子分離膜、２２２はワード線、２２３は不純物拡散層、２２９はアルミニウム配線層を示す。しかし、この技術ではそれぞれの層を独立のマスクで加工する為、寸法精度、合わせ精度の問題がある。そこで、特開平２-２８８３６８号に記載されているような構造が提案されている。即ち、図２３に示す通り、上部電極層２３８、高強誘電体膜２３７、下部電極層２３６を一括でドライエッチングする方法である。しかし、一括加工によってリーク電流が大きくなってしまう。そこで、特開平３−２５６３５８号に記載されているように、図２４に示す通り、下部電極のみを加工し、高強誘電体膜、上部電極はセル毎には加工しないでメモリマットの外側などで大きなパタ−ンとして加工し、合わせ余裕の不要な構造とする高集積メモリを実現する方法がある。
【０００４】
一方、図２５は特開平７−１４９９３号に記載されている別の従来のメモリセル構造である。この構造も下部電極のみを微細に加工し、高強誘電体膜、上部電極はセル毎には加工しない構造であるが、層間絶縁膜とキャパシタ絶縁膜の間に密着層２５４が介在している点に特徴がある。密着層としてはTｉＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｓｉ３Ｎ４などが効果があると記載されている。
【０００５】
また、別の従来のメモリセル構造として、特開平７−１６９８５４号に記載されているように、図２６に示したとおり下部電極と拡散防止層を反応防止膜のなかに埋め込んでしまう構造が提案されている。この構造は、以下のようなプロセスによって得られる。まず、層間絶縁膜２４８にコンタクト孔を開け、多結晶シリコン膜２４６で埋めた後、Ｔｉ膜を形成し、このＴｉ膜を下部電極よりも一回り大きな形状に加工すると共に、下部電極を形成する孔を開口する。続いて拡散防止膜２４９、下部電極２５１をこの孔の内部に形成する。この高強誘電体膜２５２堆積時に、前記Ｔｉ膜を酸化させ反応防止層のＴｉＯ２２６１を形成する。
【０００６】
【発明が解決しようとする課題】
図２４に示した構造において、キャパシタ絶縁膜にチタン酸ジルコン酸鉛（ＰＺＴ）を用いた場合、発明者等の検討によれば、ＰＺＴと層間絶縁膜である酸化シリコン膜が直接接する部分で両者の反応が起きてしまうことがわかった。この反応は５００℃程度の低温でも起こり、特に７００℃以上の温度でＰＺＴを形成すると、酸化シリコン層がＰＺＴと完全に反応し、熔融状態を呈した。この現象は、ＰＺＴの主要構成元素である鉛に起因することが明らかになった。
【０００７】
図２５に示した構造を用いる場合には、発明者等の検討によると、密着層としてのＳｉ3Ｎ4は酸化シリコン膜と同様にＰＺＴと反応を起こしてしまうが、ＴｉＯ2、ＺｒＯ2、Ｔａ2Ｏ5を密着層に用いれば、この密着層がＰＺＴと酸化シリコン膜の反応防止層としての役割を果たすため、上記のＰＺＴと酸化シリコン膜の反応の問題は解決できることがわかった。しかし、この構造では、高強誘電体膜２５２の形成時、下部電極の下におかれた拡散防止層２４９の側面が露出しているため、成膜中に加熱酸化雰囲気を必要とするＣＶＤ法などでＰＺＴ膜を形成すると、拡散防止層２４９が酸化されて膜剥がれなどの問題を生じることが明らかとなった。ｓｏｌ-ｇｅｌ法、スパッタリング法、蒸着法などを用いた場合にも、結晶化の熱処理を行う際に拡散防止層２４９が酸化されて同様の問題を生じることがわかった。拡散防止層２４９にはＴｉＮ 、（Ｔｉ、Ａｌ）ＮやＷＮなどの金属窒化物が広く用いられているが、金属窒化物が酸化されると窒素を放出するためそのうえに形成されている膜の剥がれが顕著になってしまうと考えられる。
【０００８】
図２６に示した構造では、Ｔｉが酸化される際に堆積膨張が起こるため高強誘電体膜の剥離が生じてしまう。
【０００９】
本発明の目的は、高強誘電体膜と絶縁膜との反応を防ぎ、かつ膜剥離を防いだ、半導体装置及びその製造方法を達成することにある。
【００１０】
【課題を解決するための手段】
上記目的は、高強誘電体膜と層間絶縁膜との間に反応防止膜を設け、拡散防止膜の側面と高強誘電体膜とが接触しておらず、下部電極の側壁と高強誘電体膜とが接した半導体装置とすることによって達成される。
【００１１】
上記の構成とすることで、たとえば反応防止膜としてＴｉＯ2を用いる場合には、膜厚が２ｎｍ以上あれば、ＰＺＴ膜の結晶化に必要な７００℃程度の急速熱処理時にも、シリコン系層間絶縁膜とキャパシタ絶縁膜に含まれる鉛との反応を防止するのに効果的である。また、拡散防止膜のみを反応防止膜の中に埋め込んでいるので、下部電極の側壁をキャパシタとして利用することも可能となり、ＤＲＡＭに応用する場合には特に有効である。
【００１２】
また、上記目的は、拡散防止膜を層間絶縁膜中にプラグとして埋め込み、キャパシタ絶縁膜と層間絶縁膜の間に反応防止膜を介在させることによって達成される。この構造でも、プラグ上に下部電極を形成することとなるため、下部電極の側面から上面にかけて高強誘電体膜が設けられることとなり、下部電極の側壁をキャパシタとして利用することも可能となり、ＤＲＡＭに応用する場合には特に有効である。
【００１３】
また、上記目的は、層間絶縁膜上に反応防止として機能する反応防止膜を形成し、その後拡散防止膜、高強誘電体膜を形成することによって達成される。拡散防止膜や高強誘電体膜を形成する前に、予め反応防止膜を酸化物として形成しておくので、反応防止膜自体を金属膜の酸化により形成しても堆積膨張による剥離等の問題を引き起こさない。
【００１４】
以上、キャパシタ絶縁膜としてＰＺＴを用いた場合についてのべたが、同様の効果はＰＺＴ以外の鉛系高強誘電体やＢｉ4Ｔｉ3Ｏ12、Ｓｒ2Ｂｉ2Ｔａ5Ｏ9などのＢｉ系層状高強誘電体を用いた場合にも見られた。Ｂｉ系層状高強誘電体は一般にＰｂ系高強誘電体と比べて結晶化温度が高くなる分、層間絶縁膜との相互拡散も大きくなるため、反応防止膜がより必要とされる。
【００１５】
また、従来、鉛やビスマスを含有しない誘電体、例えばチタン酸ストロンチウムバリウム（ＢＳＴ）では、下部電極の下地である酸化シリコン膜との反応は顕著でなく大きな問題とならない考えられていた。しかし、発明者らの検討によると、ＰｂやＢｉと比べると拡散係数が小さいが、ＢａやＳｒも下地ＳｉＯ2中へ拡散することがわかった。従って、ＢＳＴ系の膜を用いた場合でも、反応防止膜を設ける意義が大きいことがわかった。
【００１６】
（参考例１）本発明と関連する参考例を図１を用いて説明する。参考例１によるトランジスタを含む素子層上に、公知な方法で形成されたトランジスタを含む素子層上に、公知な方法で形成された拡散防止層５１が反応防止層４３の中に埋め込まれてある。この上に、下部電極を形成し、所望の形状に加工した後、鉛を含有する高強誘電体薄膜７１、上部電極７２を形成した。
【００１７】
この構造においては、高強誘電体薄膜７１と上部電極７２は各メモリセルに対応したパターンに分離されてはおらず、複数のメモリセルに渡って連続して存在する。この２層は、記憶装置の動作上必要な最小限の加工(例えばメモリセル領域とそれ以外の領域を分離する部分)にとどめることができ、加工精度への要求が大幅緩和される。
【００１８】
また、拡散防止層５１は、反応防止層４３の中に埋め込まれてあり、高強誘電体薄膜７１の結晶化熱処理時に酸化されることがない。
【００１９】
図２から図６は、本発明を用いてメモリセルを製造する実施例である。まず、図２に示すように、スイッチ用トランジスタを従来のＭＯＳＦＥＴ形成工程により形成する。ｐ型半導体基板２１にｎ型不純物拡散層（リン）２５、２６を形成し、素子間分離酸化膜２２、ゲート酸化膜２３、ワード線２４、絶縁膜２７を形成する。続いて表面全体に公知のＣＶＤ法を用いて厚さ６００ｎｍのＳｉＯ2２８をＣＶＤ法により堆積させ、８５０℃でリフロー後３００ｎｍエッチバックすることでワード線による段差を緩和した。
【００２０】
次に、ビット線が基板表面のｎ型拡散層と接触する部分２５を公知のホトリソグラフィ法とドライエッチング法を用いて開口する（図３）。次に、ビット線３１を形成する。ビット線の材料としては、金属のシリサイドと多結晶シリコンの積層膜を用いた。公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ビット線を所望のパターンとする。  次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜３２を堆積させ、平坦化する。この絶縁膜３２は、基板表面を平坦化するのに十分な膜厚とする必要がある。本実施例では、絶縁膜３２の膜厚を６００ｎｍとし、公知の化学機械研磨法により平坦化する方法を用いた。次に、層間絶縁膜上に反応防止層４３を形成した。反応防止層としては反応性スパッタリング法によりＴｉＯ2膜を５０ｎｍ堆積する方法と、Ｔｉ膜を堆積した後、酸素雰囲気中、７５０℃、３０分の熱処理によりＴｉを酸化する方法を試み、ともに良好な結果が得られた。
【００２１】
次に、図４のように公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部が基板と接触するメモリ部コンタクト孔４１を開口する。絶縁膜３２上とコンタクト孔内側に多結晶シリコン４２をＣＶＤ法により３５０ｎｍデポした。次に、ドライエッチング法により多結晶シリコン４２を膜厚分エッチバックして、コンタクト孔を埋めた。さらに、膜厚５０ｎｍ相当のオーバーエッチングを追加して、多結晶シリコンの表面が穴の中に落ち込んでいる構造とする。 次に拡散防止層５１としてスパッタリング法を用いて厚さ１００ｎｍのＴｉＮを形成し、 ＣＭＰ法により平坦化してコンタクト孔にＴｉＮを埋め込む。これにより、図５の埋め込み拡散防止層が形成される。
【００２２】
次にスパッタリング法により下地電極６１として厚さ１００ｎｍのＰｔ膜６１を被着し（図６）、引き続き、Ｐｔ加工用マスクとして厚さ１００ｎｍのタングステン６２を被着した。ホトレジスト６３をマスクにＳＦ6を用いたドライエッチング法によりタングステン６３にパターンを転写する。ホトレジスト６３を除去した後、タングステン６２をマスクに用いたスパッタエッチング法により下部電極６１をパターンニングする。
【００２３】
タングステンマスクを除去した後、高強誘電体薄膜７１を形成する（図７）。本実施例では、反応性蒸着法により、厚さ約１００ｎｍのチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.5Ｔｉ0.5）Ｏ 3）薄膜形成した後、酸素雰囲気中で６５０℃、３０秒の熱処理を行ない結晶化させた。高強誘電体薄膜の形成には反応性スパッタリング法、あるいは、ＣＶＤ法を用いてもよい。次に、スパッタリング法により上部電極として厚さ５０ｎｍのＰｔ膜７２を被着した。あとは層間絶縁膜と配線を施して図１のメモリセルを完成させる。
【００２４】
（参考例２）図８は、参考例１をＤＲＡＭに用いた場合の参考例を示すものである。本参考例ではキャパシタ下部電極を厚くし、その側壁を利用する事でキャパシタの静電容量を大きくしている。
【００２５】
図９から図１１を用いて、本発明を用いてメモリセルを製造する方法を説明する。図５に示したように埋め込み拡散防止層を形成するまでの製造工程は実施例１と同じである。
【００２６】
図９のようにスパッタリング法により下地電極９１を形成する。本実施例では、下地電極としては厚さ４００ｎｍのＲｕ膜を用いた。ＳｉＯ2をマスクに用いたドライエッチング法により下部電極９１を加工し、 ＳｉＯ2マスクを除去して図１０に示したような構造を得る。
【００２７】
次に、図１１に示したようにＭＯＣＶＤ法を用いてＢＳＴ膜１１１を３０ｎｍ堆積した。後は上部電極を形成し、配線を施して図８のメモリセルを完成させる。
【００２８】
【発明の実施の形態】
（実施例１）キャパシタの下部電極に対して反応防止層を自己整合的に形成することにより、下部電極とコンタクトプラグの合わせ余裕が不要となり高集積化に適した微細なメモリセルが実現できる、本発明の実施例について図１５から図２１を用いて説明する。
【００２９】
まず、図１５に示すように、ｐ型半導体基板２１上に素子間分離絶縁膜２２、ゲート酸化膜２３を形成する。厚さ６０ｎｍの多結晶シリコン、厚さ６０ｎｍのタングステンシリサイドからなるワード線２４、厚さ２００ｎｍＳｉ3Ｎ4層１５１を順次堆積し、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ゲート電極となるワード線所望のパターンとする。ワード線をマスクにイオン打ち込みによりｎ型不純物拡散層（リン）２５、２６を形成する。厚さ８０ｎｍのＳｉ3Ｎ4層をＣＶＤ法により被着し、異方性ドライエッチング法により加工して、ワード線側壁の絶縁膜層１５２を形成する。
【００３０】
次に、図１６のように厚さ３００ｎｍのＳｉＯ2１６１を公知のＣＶＤ法を用いて堆積させた後、ＣＭＰ法により平坦化する。次に、厚さ４０ｎｍのＳｉ3Ｎ4１６２を公知のＣＶＤ法を用いて堆積させる。
【００３１】
公知のホトリソグラフィ法とドライエッチング法を用いてビット線が基板表面のｎ型拡散層２５と接触する部分および、蓄積電極が基板表面のｎ型拡散層２６と接触する部分と周辺回路へのコンタクト孔を開孔する（図１７）。ＣＶＤ法により厚さ１００ｎｍのＴｉＮを堆積し、ＣＭＰ法によりコンタクト孔にＴｉＮ１８１を埋め込む。次に、図１８に示したように第一の配線層を形成する。材料としては、Ｗ／ＴｉＮ／Ｔｉの積層膜１８２を用いた。スパッタリング法によりＷ／ＴｉＮ／Ｔｉの積層膜を堆積し、この上に、厚さ５０ｎｍのＳｉＯ2１８３を堆積させた後、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、第一の配線層を所望のパターンとする。第一の配線層はビット線および周辺回路の配線に用いられる。膜厚５０ｎｍのＳｉＯ2をＣＶＤ法により堆積し、ドライエッチング法によりエッチバックして、第一の配線層の側壁部にＳｉＯ2のサイドウォールスペーサ１８４を形成し、第一の配線層を絶縁する。
【００３２】
次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜１９１を堆積させ、平坦化する。本実施例では、絶縁膜１９１の膜厚を２５０ｎｍとし、ＣＭＰ法により平坦化した。公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部と拡散層を接続するためのメモリ部コンタクト孔を開口する。同時に第一の配線層と第二の配線層をつなぐためのコンタクト孔も開孔する。ＣＶＤ法により厚さ１００ｎｍのＴｉＮを堆積し、ＣＭＰ法によりコンタクト孔にＴｉＮ１９２を埋め込む。
【００３３】
次に、図１９に示すとおり、膜厚２ｎｍのＴｉ膜１９３と膜厚３００ｎｍのＰｔ膜１９４を順次スパッタリング法により堆積し、引き続き、タングステン１９５を３００ｎｍ堆積する。ホトレジストをマスクにＳＦ6を用いたドライエッチング法によりタングステン２０６にパターンを転写する。ホトレジストを除去した後、タングステンをマスクに用いたスパッタエッチング法により下部電極１９４を加工するより図２０に示した構造を得る。スパッタエッチング時にＡｒに酸素を添加することでＰｔとＴｉの間の選択性を十分に高くすることが出来る。エッチング後に酸素雰囲気中で７００℃、５秒の急速熱処理することによりＰｔ膜１９４の下にあるＴｉ膜１９３はＰｔと合金を作り消失する。そして下部電極の周辺に露出している層間絶縁膜１９１の上にのみ自己整合的に反応防止膜２０１が形成される。
【００３４】
次に、図２１に示すとおり、厚さ２０ｎｍのチタン酸ストロンチウムバリウム２１１、厚さ２０ｎｍの二酸化ルテニウム２１２を順次、ＭＯＣＶＤ法により堆積した。ホトレジストをマスクにメモリマット外のプレ−ト電極の不要な部分の二酸化ルテニウム、チタン酸ストロンチウムバリウムを除去した後、層間絶縁膜１１と配線１２を形成してメモリセルを完成する。本実施例では下部電極材料としてＰｔを用いたが、ＲｕやＩｒを用いてもよいことは言うまでもない。
【００３５】
（実施例４）
図１２にはメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面が示されている。図１３は本発明のメモリセルと周辺回路の各一部の平面図、図１４は本発明のメモリセルと周辺回路の各一部を示す回路図である。図１２は図１３におけるＸ−Ｘ’断面図である。図１２にはメモリセル選択用ＭＩＳＦＥＴ、Ｑtと図１３、図１４においてＱshr、Ｑp、Ｑnの符号を付した周辺回路のＭＩＳＦＥＴが示されている。ＱshrはＤＲＡＭのメモリセル部と周辺回路部のセンスアンプとを分離するシェアードＭＩＳＦＥＴである。ＱpはｐチャンネルＭＩＳＦＥＴ、ＱnはｎチャンネルＭＩＳＦＥＴであり、センスアンプ部はＱp、Ｑn２個ずつからなるフリップフロップ回路になっている。
【００３６】
図１４に示した回路図を用いて、本発明のメモリをＤＲＡＭとして用いる場合の読み出し動作を説明する。キャパシタのプレート電極ＰＬ１の電位は、常にＶｃｃ／２に固定される。一方、キャパシタの蓄積ノードＳＮ１には、揮発情報Ｖｃｃまたは０が保持される。ビット線対ＢＬ１およびＢＬ１Ｂの電位は、読み出し又は書き換え動作直前まで、Ｖｃｃ／２に保持される。ビット線対には、記憶情報を検知、増幅するためのセンスアンプＳＡが接続されている。蓄積ノードＳＮ１の蓄積電圧を検知するため、まず、プリチャージ制御線ＰＣＬ１の電位をＶｃｃから０に下げ、ビット線を電位Ｖｃｃ／２のフローティング状態とする。同時にシェアードＭＩＳＦＥＴ  Ｑshrをオンにする。次に、ワード線ＷＬ１の電位を、０からＶｃｈに上げる。ここで、ＶｃｈはＶｃｃにくらべ少なくともトランジスタのしきい電圧だけ高い電位である。この結果、蓄積ノードの電位がＶｃｃであった場合には、ビット線ＢＬ１の電位がＢＬ１Ｂの電位すなわちＶｃｃ／２よりやや高くなり、一方、０であった場合には、ＢＬ１の電位はＢＬ１Ｂにくらべやや低くなる。この電位差をセンスアンプＳＡ１で検知、増幅することにより、ＢＬ１の電位は蓄積ノードの電位に一致してＶｃｃまたは０となる。ＢＬ１Ｂの電位はＢＬ１と反対の電位になる。なお、センスアンプを動作させるには、センスアンプｐチャネルトランジスタ制御線ＣＳＰ、センスアンプｎチャネルトランジスタ制御線ＣＳＮをそれぞれＶｃｃおよび０にすれば良い。以上の動作により、選択されたワード線ＷＬ１につながるすべてのメモリセルの情報が、それぞれに接続されたビット線に読み出される。このうち一つのメモリセルの情報を選択的にＩＯ線を介して外部に読出すためには、センスアンプ選択線ＣＳＬ１の電位を０からＶｃｈにし、所望のビット線をＩＯ線に接続すれば良い。読み出し動作を終了するには、 ＣＳＬ１の電位をＶｃｈから０に戻した後、ワード線ＷＬ１を０に戻せば、蓄積ノードＳＮ１は情報が再書き込みされた状態でビット線から電気的に切り離される。ＰＣＬ１をＶｃｃに、 ＣＳＰ 、 ＣＳＮをそれぞれ０およびＶｃｃに戻せば、読み出し動作前の状態となり、動作が終了する。
【００３７】
次に、本発明のメモリを高強誘電体不揮発性メモリとして用いる場合の読み出し、書き込み手順について特開平７−２１７８４にもとづいて説明する。
【００３８】
まず、読み出し動作であるが、これは上述のＤＲＡＭの場合と同じである。
【００３９】
高強誘電体不揮発性メモリにおける情報の書き換えでは、蓄積ノードＳＮ１の電位反転と共に、高強誘電体膜の分極反転を行う。書き換え動作において、信号線ＰＣＬ１をＶｃｈから０に下げてからセンスアンプを動作させるまでは、読み出し動作と同様である。次に、ＩＯ線に準備した書き換え情報をメモリセルに書き込むため、信号線ＣＬＳ１を０からＶｃｈに上げる。この結果、ビット線対ＢＬ１およびＢＬ１Ｂの電位が反転する。ワード線ＷＬ１は活性化された状態にあるので、上記ビット線対電位反転にともなって、所望のメモリセルの蓄積ノード電位および高強誘電体膜の分極方向が反転する。このようにして、情報の書き換えをおこなった後、読み出し動作と同様な手順で書き換え動作を終了する。このような読み出し、書き込み手順よれば、揮発情報と不揮発情報とが常に一致して書き換えられるので、いつ電源をオフしても情報が消失しない。
【００４０】
次に、高強誘電体不揮発性メモリにおける電源オン時の不揮発性情報から揮発性情報への変換動作を説明する。電源投入前には、すべての電位は０Ｖにある。電源オンにともなって、プレートＰＬ１はＶｃｃ／２に、センスアンプの信号線ＣＳＰ、ＣＳＮは０およびＶｃｃに初期化される。また、信号線ＰＣＬの電位は、０からＶｃｃに立ち上がり、その結果、ビット線対ＢＬ１、ＢＬ１Ｂの電位はＶｃｃ／２にプリチャージされる。この時、ワード線電位は０Ｖを保持し蓄積ノードＳＮ１をフローティング状態として、プレート昇圧時に高強誘電体膜の分極方向が破壊されないようにする。プレートＰＬ１およびビット線対ＢＬ１、ＢＬ１Ｂの電位が確実にＶｃｃ／２の電位に安定化したら、ワード線ＷＬを順次活性化し、蓄積ノードＳＮ１をプレートＰＬ１と同じＶｃｃ／２の電位として、分極情報の保持をより安定化する。以上の初期化動作に引き続き、不揮発性情報から揮発性情報への変換動作に移行する。まず、ワード線がすべて０Ｖの状態で、ＰＣＬ１の電位を０Ｖにし、ビット線をフローティング状態にする。次に、ビット線を０Ｖにプリチャージし再びフローティング状態にする。その後、ワード線ＷＬ１を活性化すれば、蓄積ノードＳＮ１からビット線に電流が流れ、ビット線電位が上昇する。その上昇量は高強誘電体膜の分極方向に依存する。すなわち、ビット線電位上昇後もプレート電位の方が高いので、分極方向は１方向に揃う。上記ワード線活性化により分極の反転を伴う場合の方が、反転を伴わない場合に比べて、実効的な高強誘電体キャパシタ容量が大きく、その結果、ビット線電位上昇量も大きい。この２つの分極状態に対応するビット線電位上昇量の中間値を相補ビット線ＢＬ１Ｂに発生するダミーセルを設け、ビット線対ＢＬ１・ＢＬ１Ｂの電位差をセンスアンプＳＡ１により検知、増幅する。センスアンプの働きによりビット線電位がＶｃｃ又は０に充電される結果、蓄積ノードＳＮ１には揮発性情報が書き込まれる。最後にワード線を非活性にした後、ビット線電位をＶｃｃ／２に戻して一連の動作を終了する。上記動作を各ワード線について順次行えば、不揮発性情報から揮発性情報への変換動作が完了する。この手順によれば、情報読み出し動作に伴う高強誘電体膜の分極の反転を、電源投入時だけにすることができるので、高強誘電体膜の劣化を少なくできる。また、通常使用時に、分極反転に要する時間に起因した読み出し速度の低下もない。しかも、電源をオフした時点での情報を記憶しており、次に電源をオンしたときにそれらの情報を復活させることができる。
【００４１】
以上の実施例では、高強誘電体材料として、鉛を含む誘電体を用いて説明したが、高強誘電体膜形成温度において酸化シリコンとの反応が起こる材料の場合には、本発明の適用が有効なことはいうまでもない。とりわけビスマスを含有する材料の場合、鉛同様に激しい反応が起きるために、特に有用である。すなわち、本発明の好ましい適用誘電体材料は、鉛、ビスマスから選ばれた元素を含有する酸化物高強誘電体材料である。上記例であげたＰＺＴの他にこれに該当する材料としては、チタン酸鉛(ＰｂＴｉＯ3)、チタン酸ジルコニウム酸バリウム鉛((Ｂａ、Ｐｂ)(Ｚｒ、Ｔｉ)Ｏ3)、ニオブ酸バリウム鉛((Ｂａ、Ｐｂ)Ｎｂ2Ｏ6)、タンタル酸ストロンチウムビスマス(ＳｒＢｉ2Ｔａ2Ｏ9)、チタン酸ビスマス(Ｂｉ4Ｔｉ3Ｏ12)、チタン酸ジルコニウム酸バリウムストロンチウム（Ｂａ、Ｓｒ）（Ｚｒ、Ｔｉ）Ｏ3である。これらを基本構造として持つ誘電体について、すべて本発明は適用できる。すなわち、(Ａ1Ａ2．．)(Ｂ1Ｂ2．．)Ｏｘ (Ａ1= Ｐｂ、Ｂｉ; Ａ2=Ｃａ、Ｓｒ、Ｃｄ、Ｂａ、Ｌａ、Ｔｌ、Ｎａ、Ｋ; Ｂ1、Ｂ2．．=Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｆｅ、Ｎｂ、Ｓｎ、Ｕ、Ａｌ、Ｍｎ、Ｗ、Ｙｂ、Ｓｃ、Ｉｎ、Ｓｂ、Ｃｏ、Ｚｎ、Ｌｉ、Ｍｏ、Ｎｉ)の形で記述される酸化物であればよい。また、これを主成分とする材料に他の元素を混合した場合も本発明に包含される。
【００４２】
反応防止層としては、上記実施例では二酸化チタン膜を用いたが、上記Ｂ1、Ｂ2として挙げた元素、即ち、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｆｅ、Ｎｂ、Ｓｎ、Ｕ、Ａｌ、Ｍｎ、Ｗ、Ｙｂ、Ｓｃ、Ｉｎ、Ｓｂ、Ｃｏ、Ｚｎ、Ｌｉ、Ｍｏ、Ｎｉから選ばれた元素の酸化物を主成分とする膜が有効である。特に、酸化チタン、アルミナ、または、ビスマスシリケイトが効果的である。
【００４３】
電極材料は、上記実施例では白金を用いたが、Ｒｕ、Ｉｒ、Ｐｄ、Ｎｉ、Ｐｔから選ばれた金属を主成分とする金属および合金、または、Ｖ、Ｃｒ、Ｆｅ、Ｒｕ、Ｉｎ、Ｓｎ、Ｒｅ、Ｉｒ、Ｐｂ、Ｃｕ、Ｐｄから選ばれた元素の酸化物を主成分とする酸化物でも実施可能である。
【００４４】
また、拡散防止用導電層にＴｉ、Ｔａ、ＴｉＮ、ＡｌxＴｉ1-xＮ、 ＷＮの内から選択した一材料、または、複数材料を積層して用いてもよい。
【００４５】
反応防止層形成プロセスとしては、実施例中では、スパッタ法と金属薄膜の熱酸化を示したが、酸素含有雰囲気での反応性スパッタリングの他、ＣＶＤ法、ゾルゲル塗布法による薄膜も適用可能である。
【００４６】
【発明の効果】
本発明により、鉛を含む誘電体をキャパシタ絶縁膜として用いても、層間絶縁膜や拡散防止層と反応を抑制できるので、高集積の半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】参考例１の半導体装置の断面図である。
【図２】参考例１を用いたメモリセルの製造工程を示す第１の断面図である。
【図３】参考例１の工程を示す第２の断面図である。
【図４】参考例１の工程を示す第３の断面図である。
【図５】参考例１の工程を示す第４の断面図である。
【図６】参考例１の工程を示す第５の断面図である。
【図７】参考例１の工程を示す第６の断面図である。
【図８】参考例２の半導体装置の断面図である。
【図９】参考例２のメモリセルの製造工程を示す第１の断面図である。
【図１０】参考例２の工程を示す第２の断面図である。
【図１１】参考例２の工程を示す第３の断面図である。
【図１２】本発明のメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面である。
【図１３】本発明のメモリセルと周辺回路の各一部の平面図である。
【図１４】本発明のメモリセルと周辺回路の各一部を示す回路図である。
【図１５】本発明を用いた実施例１のメモリセルの製造工程を示す第１の断面図である。
【図１６】本発明を用いた実施例１のメモリセルの製造工程を示す第２の断面図である。
【図１７】本発明を用いた実施例１のメモリセルの製造工程を示す第３の断面図である。
【図１８】本発明を用いた実施例１のメモリセルの製造工程を示す第４の断面図である。
【図１９】本発明を用いた実施例１のメモリセルの製造工程を示す第５の断面図である。
【図２０】本発明を用いた実施例１のメモリセルの製造工程を示す第６の断面図である。
【図２１】本発明の実施例１の半導体装置の断面図である。
【図２２】従来技術による半導体装置の断面図である。
【図２３】従来技術による半導体装置の断面図である。
【図２４】従来技術による半導体装置の断面図である。
【図２５】従来技術による半導体装置の断面図である。
【図２６】従来技術による半導体装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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