(57)【特許請求の範囲】
【請求項１】
入力される映像信号に対して各種の画質調整を行う信号処理系を有し、この信号処理系を経た前記映像信号に基づいて表示部を駆動する液晶表示装置であって、
前記映像信号の有効期間から割り出される画素数が、前記表示部の画素数に満たないとき、前記表示部に表示されるブランキング期間の表示レベルを一定レベルに固定するとともに、枠表示範囲データに基づいて１ドット単位で生成されるセレクト信号に応じて前記映像信号と枠表示レベル信号とを切り替えて出力する枠処理ブロックを前記信号処理系の最後段に有し、
前記映像信号が１：ｎ（ｎは２以上の整数）にデマルチプレクスされたデータであり、前記信号処理系がマスタークロックの１／ｎ分周クロックを用いて並列処理するｎ系統の処理系からなる場合において、前記枠処理ブロックは、ｎ系統の処理系ごとに与えられる前記セレクト信号に応じて切替え処理を行い、
前記セレクト信号は、水平同期信号をリセットパルスとし、マスタークロックの１／ｎ分周クロックでカウント動作を行うＨカウンタおよび垂直同期信号をリセットパルスとするＶカウンタの各カウント値のデコード値と前記枠表示範囲を示す係数データとの比較結果に基づいて生成されるとともに、前記Ｈカウンタのカウント値と前記係数データの上位ビットとの比較結果に、前記係数データの下位ビットの値によって前記１／ｎ分周クロックの１段分のオフセットが付されて出力される
ことを特徴とする液晶表示装置。
【請求項２】
前記枠表示範囲データおよび前記枠表示レベル信号は、駆動回路の外部から設定される
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
入力される映像信号に対して各種の画質調整を行う信号処理系を有し、この信号処理系を経た前記映像信号に基づいて表示部を駆動する液晶表示装置の駆動回路であって、
前記映像信号の有効期間から割り出される画素数が、前記表示部の画素数に満たないとき、前記表示部に表示されるブランキング期間の表示レベルを一定レベルに固定するとともに、枠表示範囲データに基づいて１ドット単位で生成されるセレクト信号に応じて前記映像信号と枠表示レベル信号とを切り替えて出力する枠処理ブロックを前記信号処理系の最後段に有し、
前記映像信号が１：ｎ（ｎは２以上の整数）にデマルチプレクスされたデータであり、前記信号処理系がマスタークロックの１／ｎ分周クロックを用いて並列処理するｎ系統の処理系からなる場合において、前記枠処理ブロックは、ｎ系統の処理系ごとに与えられる前記セレクト信号に応じて切替え処理を行い、
前記セレクト信号は、水平同期信号をリセットパルスとし、マスタークロックの１／ｎ分周クロックでカウント動作を行うＨカウンタおよび垂直同期信号をリセットパルスとするＶカウンタの各カウント値のデコード値と前記枠表示範囲を示す係数データとの比較結果に基づいて生成されるとともに、前記Ｈカウンタのカウント値と前記係数データの上位ビットとの比較結果に、前記係数データの下位ビットの値によって前記１／ｎ分周クロックの１段分のオフセットが付されて出力される
ことを特徴とする液晶表示装置の駆動回路。
【請求項４】
前記枠表示範囲データおよび前記枠表示レベル信号は、駆動回路の外部から設定される
ことを特徴とする請求項３記載の液晶表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置（以下、ＬＣＤ(Liquid Crystal Display)と称す）およびその駆動回路に関し、特に行列状に２次元配置された複数個の液晶セル（画素）を画素単位で順次選択するアクティブマトリクス型ＬＣＤおよびその駆動回路に関する。
【０００２】
【従来の技術】
ＬＣＤパネルにおいて、表示しようとする映像信号の有効期間から割り出される画素数が、ＬＣＤパネルの画素数に満たないとき、映像が表示されない画素には、ブランキング信号がそのまま表示させることになる。これは、ＬＣＤパネルにパネル自信のフォーマットと異なるフォーマットの信号を表示させるために、スキャンコンバータ等で画素数変換を行った映像信号を表示させようとしたときに起こり得る問題である。
【０００３】
何故なら、スキャンコンバータでフォーマット変換をする際に、その補間演算を簡略化するために、フォーマットの変換比を簡単な整数比に設定することが多いからである。例えば、８００ｄｏｔ×６００ｄｏｔのＳＶＧＡ(Super Video Graphics Array)のフォーマットを、１０２４ｄｏｔ×７６８ｄｏｔのＸＧＡ(eXtended Graphics Array) のフォーマットに変更する場合に、変換比が４：５に設定され、１０００ｄｏｔ×７５０ｄｏｔに変換される。
【０００４】
このように、１０００ｄｏｔ×７５０ｄｏｔにフォーマット変換された映像信号を、１０２４ｄｏｔ×７６８ｄｏｔの画素数を持つＬＣＤパネルに表示させると、図１３に示すように、画面の左右に１２ｄｏｔずつ、上下に９ｄｏｔずつ映像信号が足りないところができる。このとき、画面の周縁枠部分には、ブランキング期間のペデスタル信号がそのまま表示されることになる。
【０００５】
【発明が解決しようとする課題】
ところが、ＬＣＤパネルに表示されてしまうペデスタル信号のレベルは、信号処理系においてブライト、ゲイン、ガンマ、リミッタ等の画質調整を行うと、その調整に連動して変動してしまう。そうなると、この映像信号をプロジェクタでプロジェクションしたときに、これらの調整に応じて映像の周りが一緒に明るくなったり、暗くなったりしてしまう。これは、見た目として、好ましくないことになる。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＬＣＤパネルに表示されるブランキング期間のペデスタル信号のレベルが、ブライト、ゲイン、ガンマ、リミッタ等の画質調整に影響されないようにしたＬＣＤおよびその駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるＬＣＤおよびその駆動回路は、入力される映像信号に対して各種の画質調整を行う信号処理系を有し、この信号処理系を経た映像信号に基づいてＬＣＤパネル（表示部）を駆動するものであって、映像信号の有効期間から割り出される画素数が、ＬＣＤパネルの画素数に満たないとき、そのＬＣＤパネルに表示されるブランキング期間の表示レベルを一定レベルに固定するとともに、枠表示範囲データに基づいて１ドット単位で生成されるセレクト信号に応じて前記映像信号と枠表示レベル信号とを切り替えて出力する枠処理ブロックを信号処理系の最後段に有し、
前記映像信号が１：ｎ（ｎは２以上の整数）にデマルチプレクスされたデータであり、前記信号処理系がマスタークロックの１／ｎ分周クロックを用いて並列処理するｎ系統の処理系からなる場合において、前記枠処理ブロックは、ｎ系統の処理系ごとに与えられる前記セレクト信号に応じて切替え処理を行い、
前記セレクト信号は、水平同期信号をリセットパルスとし、マスタークロックの１／ｎ分周クロックでカウント動作を行うＨカウンタおよび垂直同期信号をリセットパルスとするＶカウンタの各カウント値のデコード値と前記枠表示範囲を示す係数データとの比較結果に基づいて生成されるとともに、前記Ｈカウンタのカウント値と前記係数データの上位ビットとの比較結果に、前記係数データの下位ビットの値によって前記１／ｎ分周クロックの１段分のオフセットが付されて出力される構成となっている。
【０００８】
上記構成のＬＣＤおよびその駆動回路において、ゲイン調整、ブライト調整、ガンマ調整およびリミット調整等の画質調整を行う信号処理系の最後段に、ブランキング期間の表示レベルを一定レベルに固定する枠処理ブロックを置くことで、枠の表示レベルが他のいかなる信号処理の結果にも影響されることはない。したがって、種々の画質調整を行ったとしても、枠の表示レベルがその調整に連動して変動することなく常に一定レベル（例えば、絶対的な黒レベル）に固定される。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１０】
図１は、本発明に係るＬＣＤ表示システムの基本構成の概略を示すブロック図である。図１において、本システムの全てのタイミング制御は、タイミングジェネレータ１１が行う。すなわち、タイミングジェネレータ１１は、入力される水平同期信号ｈｄおよび垂直同期信号ｖｄを基に、マスタークロックｍｃｌｋや各種のタイミングパルスを生成し、これらを各ブロックに供給することによってタイミング制御を行う。
【００１１】
Ｒ（赤），Ｇ（緑），Ｂ（青）のアナログ映像信号（Ｒ‐ｉｎ，Ｇ‐ｉｎ，Ｂ‐ｉｎ）は、Ａ／Ｄコンバータ１２Ｒ，１２Ｇ，１２ＢでＡ／Ｄ変換され、かつ１：２でデマルチプレクスされた後、８ｂｉｔ×２のデジタルデータとしてドライバＩＣ１３に入力される。ドライバＩＣ１３では、入力されたデジタルデータに対して、ゲイン調整、ブライト調整、ガンマ調整、リミッタ調整等の信号処理を１０ｂｉｔで行う。このドライバＩＣ１３の内部の具体的な構成については後述する。
【００１２】
ドライバＩＣ１３からは、内部演算処理および各種の信号処理が行われた後、Ｒ，Ｇ，Ｂの各色ごとに１０ビット×２のデジタルデータが出力される。これらのデジタルデータは、Ｄ／Ａコンバータ１４Ｒ，１４Ｇ，１４Ｂでマルチプレクスされ、かつＤ／Ａ変換されることにより、Ｒ，Ｇ，Ｂのアナログ映像信号として出力される。
【００１３】
Ｒ，Ｇ，Ｂのアナログ映像信号は、アナログドライバ１５Ｒ，１５Ｇ，１５Ｂで増幅および反転処理が行われるとともに、ＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂに表示できる形態に処理され、さらにサンプル／ホールド処理が行われた後、ＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂに入力されることにより映像を表示する。ここで、特に限定しないが、アナログドライバ１５Ｒ，１５Ｇ，１５Ｂの出力のチャネル数を６本、ＬＣＤパネル１６Ｒ，１６Ｇ，１６Ｂの信号線の本数を６本として説明する。
【００１４】
図２は、本発明の特徴とする部分であるドライバＩＣ１３の内部の具体的な構成の一例を示すブロック図である。なお、本ドライバＩＣ１３には、先述したように、１：２にデマルチプレクスされた８ｂｉｔ×２のＲ／Ｇ／Ｂの各デジタルデータＲ１ｉｎ，Ｒ２ｉｎ／Ｇ１ｉｎ，Ｇ２ｉｎ／Ｂ１ｉｎ，Ｂ２ｉｎが入力される。
【００１５】
本ドライバＩＣ１３は特に限定しないが、演算処理の際に設定するデータを、３線シリアルデータｓｃｔｌ，ｓｄａｔ，ｓｃｌｋとし、これらデータをシリアルＩ／Ｆ（インタ−フェ−ス）２１を介して取り込む方式を用いて説明する。さらに、システム全体のマスタークロックｍｃｌｋを、Ｄタイプのフリップフロップ（以下、Ｄ‐ＦＦと称す）２２で１／２分周し、この１／２分周クロック（１／２ｃｌｋ）を用いて内部の演算処理を並列処理する構成となっている。
【００１６】
ＲのデジタルデータＲ１ｉｎ，Ｒ２ｉｎは、ゲインブロック２３Ｒでゲイン調整され、ブライトブロック２４Ｒでブライト調整され、ガンマブロック２５Ｒでガンマ調整され、リミットブロック２６でリミット調整された後、黒枠処理ブロック２７Ｒに供給される。ＧのデジタルデータＧ１ｉｎ，Ｇ２ｉｎおよびＢのデジタルデータＢ１ｉｎ，Ｂ２ｉｎについても全く同じである。
【００１７】
ここで、各演算処理ブロックで用いられる係数は、ＩＣ外部からシリアルＩ／Ｆ２１を介して入力されるシリアルデータｓｃｔｌ，ｓｄａｔ，ｓｃｌｋに基づいて設定される。また、黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂが、ドライバＩＣ１３の内部の信号処理系の最後段に置かれるのは、黒枠の黒レベルが他のいかなる信号処理の結果に影響されることなく、常に絶対的な黒のレベルに固定されていることが望ましいからである。なお、本例では、表示レベルを黒レベルに固定するとしているが、これに限定されるものではなく、他の表示レベルであっても良い。
【００１８】
タイミングジェネレータ２８には、Ｄ‐ＦＦ２２の正相出力Ｑ、即ちマスタークロックｍｃｌｋを１／２分周したクロック１／２ｃｌｋ、水平同期信号ｈｄおよび垂直同期信号ｖｄが入力されるとともに、シリアルＩ／Ｆ２１から黒枠の表示範囲の係数が入力される。そして、タイミングジェネレータ２８は、内部カウンタのデコード値と表示範囲の係数から、黒枠の表示範囲を選択するセレクトパルスを作り出している。このセレクトパルスは、黒枠の表示範囲では“１”、映像信号の表示範囲では“０”となる。
【００１９】
タイミングジェネレータ２８から出力されたセレクトパルスは、黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂに入力される。黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂでは、映像信号の黒枠と黒レベルの係数を、セレクトパルスを用いて選択して出力する。その結果、ドライバＩＣ１３から出力される映像信号のブランキング期間のペデスタル信号のレベルは、図３に示すように、ゲイン調整、ブライト調整、ガンマ調整およびリミット調整等の画質調整の調整レベルに影響されずに、一定の黒レベルに固定される。
【００２０】
続いて、黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂおよびタイミングジェネレータ２８の具体例について説明する。黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂでは、タイミングジェネレータ２８で生成されたセレクトパルスにより、入力データ（映像信号）と黒枠の黒レベルのデータ（係数ｆｂ）とを切り替えるによって黒枠処理が行われる。
【００２１】
黒枠の表示範囲は、タイミングジェネレータ２８に与えられる係数ｈ１，ｈ２および係数ｖ１，ｖ２に基づいて設定される。なお、これらの係数の関係は、ｈ１＜ｈ２、ｖ１＜ｖ２とし、図４の波形図に示すように、水平同期信号ｈｄおよび垂直同期信号ｖｄの最初のエッジ、つまり負極性入力のときは立ち下がりエッジ、正極性入力のときは立ち上がりエッジを基準に設定するものとする。
【００２２】
図５は、黒枠処理ブロックの構成の一例を示すブロック図である。ここでは、Ｒの黒枠処理ブロック２７Ｒを例に採って説明するが、Ｇ／Ｂの黒枠処理ブロック２７Ｇ／２７Ｂについても全く同じ構成となっている。
【００２３】
黒枠処理ブロック２７Ｒには、図５から明らかなように、偶数ドット処理系と奇数ドット処理系の２つの処理ブロック２７Ｒｅ，２７Ｒｏが設けられている。そして、これらの処理ブロック２７Ｒｅ，２７Ｒｏは、タイミングジェネレータ２８から供給されるセレクトパルスにより、入力データ（映像信号）と黒枠の黒レベルのデータ（係数ｆｂ）とを切り替えるセレクタ２９ｅ，２９ｏと、これらセレクタ２９ｅ，２９ｏで選択されたデータをラッチする１０ｂｉｔのフリップフロップ（ＦＦ）３０ｅ，３０ｏとから構成されている。
【００２４】
タイミングジェネレータ２８は、その具体的な構成については後で詳細に説明するが、偶数ドットの処理系統と奇数ドットの処理系統で別々のセレクトパルス（偶数セレクトパルス／奇数セレクトパルス）を生成する。そして、セレクタ２９ｅ，２９ｏは、これらのセレクトパルスが“０”（“Ｌ”レベル）のときは、入力データ（映像信号）を選択して出力し、“１”（“Ｈ”レベル）のときは、黒枠の黒レベルのデータ（係数ｆｂ）を選択して出力する。
【００２５】
図６は、タイミングジェネレータ２８の構成の一例を示すブロック図である。なお、係数やカウンタのビット数は特に限定しないが、ここでは、係数を１１ｂｉｔ、Ｈカウンタを１０ｂｉｔ、Ｖカウンタを１１ｂｉｔとして説明するものとする。このタイミングジェネレータ２８では、Ｈカウンタ３１とＶカウンタ３２のカウント値をデコードすることにより、黒枠の表示範囲を切り替えるセレクトパルス（偶数セレクトパルス／奇数セレクトパルス）の生成が行われる。
【００２６】
図６において、Ｈカウンタ３１は、水平同期信号ｈｄをリセットパルスとして１／２ｃｌｋでカウントする。ここに、１／２ｃｌｋは、図７のタイミングチャートから明らかなように、マスタークロックｍｃｌｋの１／２分周クロックに相当する。これにより、Ｈカウンタ３１は、映像信号を２ドット単位でカウントしていることになる。そこで、１ドット単位で黒枠の表示範囲を制御するために、先述したように、黒枠処理ブロック２７Ｒにおける偶数ドットの処理ブロック２７Ｒｅと奇数ドットの処理ブロック２７Ｒｅとで別々のセレクトパルス（偶数セレクトパルス／奇数セレクトパルス）を生成するようにしている。
【００２７】
具体的には、先ず、コンパレータ３３，３４でＨカウンタ３１のカウント値と係数（ｈ１またはｈ２）の上位１０ビットとを比較する。このとき、コンパレータ３３，３４は、両者の値が同じなら“１”（“Ｈ”レベル）を出力し、それ以外のときは“０”（“Ｌ”レベル）を出力する。これらコンパレータ３３，３４の比較結果は、Ｄ‐ＦＦ３５，３６にラッチされる。
【００２８】
ここから、偶数ドット用のセレクトパルスを生成するには、係数ｈ１側については、Ｄ‐ＦＦ３５の出力ａをＤ‐ＦＦ３７で１クロック分だけ遅延し、その遅延出力ｂをさらにＤ‐ＦＦ３８で１クロック分だけ遅延して遅延出力ｃを得る。このときのタイミング関係を図８のタイミングチャートに示す。
【００２９】
なお、以下に説明する図８〜図１２の各タイミングチャートにおいて、波形ａ〜ｋは、図６の各部ａ〜ｋの各波形をそれぞれ対応関係を持って示している。係数ｈ２側についても同様に、Ｄ‐ＦＦ３６の出力を、２段縦続接続されたＤ‐ＦＦ３９，４０でそれぞれ１クロック分ずつ遅延して計２クロック分の遅延出力ｅを得る。
【００３０】
一方、奇数ドット用のセレクトパルスを生成するには、セレクタ４１にＤ‐ＦＦ３５の出力ａとＤ‐ＦＦ３７の出力ｂとを入力し、この２入力をＤ‐ＦＦ４２を介して供給される係数ｈ１のＬＳＢの論理に基づいて選択する。そして、セレクタ４１において、係数ｈ１のＬＳＢの論理が“０”、つまり設定値が偶数ならＤ‐ＦＦ３５の出力ａを選択し、Ｄ‐ＦＦ４３を介して選択出力ｄとし、ＬＳＢの論理が“１”、つまり係数が奇数ならＤ‐ＦＦ３７の出力ｂを選択し、Ｄ‐ＦＦ４３を介して選択出力ｄ′とする。
【００３１】
係数ｈ２側についても同様に、Ｄ‐ＦＦ３６，３９の各出力をセレクタ４４の２入力とし、この２入力をＤ‐ＦＦ４５を介して供給される係数ｈ２のＬＳＢの論理に基づいて選択し、係数ｈ２のＬＳＢの論理が“０”のときはＤ‐ＦＦ３６の出力を選択してＤ‐ＦＦ４６を介して選択出力ｆとし、ＬＳＢの論理が“１”のときはＤ‐ＦＦ３９の出力を選択してＤ‐ＦＦ４６を介して選択出力とする。
【００３２】
そして、Ｄ‐ＦＦ３８の出力ｃがＪＫ‐ＦＦ４７のＪ入力、Ｄ‐ＦＦ４０の出力ｅがＪＫ‐ＦＦ４７のＫ入力となり、ＪＫ‐ＦＦ４７の正相出力Ｑがセレクトパルスｇとなる。また、Ｄ‐ＦＦ４３の出力ｄがＪＫ‐ＦＦ４８のＪ入力、Ｄ‐ＦＦ４６の出力ｆがＪＫ‐ＦＦ４８のＫ入力となり、ＪＫ‐ＦＦ４８の正相出力Ｑがセレクトパルスｈとなる。
【００３３】
こうすることにより、例えばＲの黒枠処理ブロック２７Ｒにおける奇数ドット系統の処理ブロック２７Ｒｏでは、係数が偶数と奇数の場合で、セレクトパルスに１／２ｃｌｋ段分のオフセットが付くことになる。その結果、係数ｈ１と係数ｈ２に偶数が設定されたときは、セレクトパルスｇとセレクトパルスｈは、１／２ｃｌｋ段分のオフセットが付き、映像信号Ｒ１，Ｒ２とセレクトパルスの関係は、図９のタイミングチャートに示すようになる。また、係数ｈ１と係数ｈ２に奇数が設定されたときは、図１０のタイミングチャートに示すようになる。
【００３４】
Ｖカウンタ３２は、垂直同期信号ｖｄをリセットパルスとし、水平同期信号ｈｄをクロックとして動作している。具体的には、Ｈ方向の処理と同様に、コンパレータ４９，５０でＶカウンタ３２のカウント値と係数（ｖ１またはｖ２）を比較する。このとき、コンパレータ４９，５０は、両者の値が同じなら“１”を出力し、それ以外のときは“０”を出力する。
【００３５】
これらコンパレータ４９，５０の比較結果は、Ｄ‐ＦＦ５１，５２にラッチされる。これらＤ‐ＦＦ５１，５２の各出力ｉ，ｊは、ＪＫ‐ＦＦ５３のＪ，Ｋ入力となる。そして、ＪＫ‐ＦＦ５３の正相出力Ｑは、Ｖ方向の黒枠表示範囲のセレクトパルスｋとなる。このＶ方向のセレクトパルスｋのタイミング関係を図１１のタイミングチャートに示す。
【００３６】
このようにして生成されたＨ方向のセレクトパルスｇ，ｈは、デコーダ５４，５５に別々に入力され、Ｖ方向のセレクトパルスｋはデコーダ５４，５５に共通に入力される。デコーダ５４は、図１２のタイミングチャートに示すように、Ｈ方向のセレクトパルスｇおよびＶ方向のセレクトパルスｋが共に“１”のときは“０”を出力し、何れかが“０”のときは“１”を出力する。すなわち、ＮＡＮＤゲートの動作をする。デコーダ５５についても同様である。
【００３７】
デコーダ５４のデコード出力は、Ｄ‐ＦＦ５６を経て偶数ドット用のセレクトパルスとなる。デコーダ５５のデコード出力は、Ｄ‐ＦＦ５７を経て奇数ドット用のセレクトパルスとなる。この偶数／奇数ドット用セレクトパルスは、図５に示すセレクタ２９ｅ，２９ｏに入力されて、入力データ（映像信号）と黒枠の黒レベルのデータ（係数ｆｂ）の選択を行う。
【００３８】
上述したように、ＬＣＤ表示システムの駆動系において、ゲイン調整、ブライト調整、ガンマ調整およびリミット調整等の種々の画質調整を行うドライバＩＣ（信号処理系）１３の最後段に、黒枠処理ブロック２７Ｒ，２７Ｇ，２７Ｂを置くようにしたことにより、表示すべき映像信号の有効期間から割り出される画素数が、ＬＣＤパネルの画素数に満たないとき、ＬＣＤパネルに表示されるブランキング期間の表示レベルを、画質調整のレベルによらず、常に任意のレベル（本例では、黒レベル）に固定できる。
【００３９】
また、タイミングジェネレータ２８を用いて、セレクトパルスを任意のタイミングで出力するようにしているため、どのようなフォーマットの映像信号が入力されても、１ドット単位で黒枠を表示することができる。特に、並列処理システムの場合には、セレクトパルスを並列に存在する黒枠処理ブロック（本例では、偶数／奇数の２系統）に対して別々に生成することにより、並列処理システムでも、１ドット単位、つまりシステムのマスター黒の周期で黒枠の表示範囲を制御することができる。
【００４０】
さらに、タイミングジェネレータを水平同期信号ｈｄ、垂直同期信号ｖｄおよびクロックｃｌｋだけで動作させているため、特定のシステムに依存しない信号処理が行える。また、全ての係数を信号処理ブロック（ドライバＩＣ）の外部から設定する構成としたことで、黒枠の表示範囲やその表示レベルをユーザが任意に設定できる。しかも、黒枠の表示範囲を任意に変えられるため、ＮＴＳＣ、ＰＡＬ、ＨＤＴＶ等のテレビジョンフォーマットの映像信号を表示するときに、真円率を変えずにオーバースキャンのパーセンテージを変更できる。
【００４１】
なお、上記実施形態では、１：２にデマルチプレクスされたデジタルデータを処理するＬＣＤ表示システムに適用した場合について説明したが、その比率は１：２に限定されるものではない。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、入力される映像信号に対して各種の画質調整を行う信号処理系を有し、この信号処理系を経た映像信号に基づいてＬＣＤパネルを駆動する駆動回路において、映像信号の有効期間から割り出される画素数が、ＬＣＤパネルの画素数に満たないとき、そのＬＣＤパネルに表示されるブランキング期間の表示レベルを一定レベルに固定する枠処理ブロックを信号処理系の最後段に配したことにより、枠の表示レベルが他のいかなる信号処理の結果にも影響されないため、枠の表示レベルを常に一定レベルに固定できることになる。
【図面の簡単な説明】
【図１】本発明に係るＬＣＤ表示システムの基本構成を示すブロック図である。
【図２】本発明に係るドライバＩＣの構成の一例を示すブロック図である。
【図３】本発明に係る動作説明図である。
【図４】水平同期信号ｖｄおよび垂直同期信号ｖｄと係数ｈ１，ｈ２，ｖ１，ｖ２の関係を示す波形図である。
【図５】黒枠処理ブロックの構成の一例を示すブロック図である。
【図６】タイミングジェネレータの構成の一例を示すブロック図である。
【図７】クロックとデータの関係を示すタイミングチャートである。
【図８】タイミングジェネレータの動作説明のためのタイミングチャートである。
【図９】係数ｈ１とｈ２が偶数のときのセレクトパルス生成の動作説明のためのタイミングチャートである。
【図１０】係数ｈ１とｈ２が奇数のときのセレクトパルス生成の動作説明のためのタイミングチャートである。
【図１１】Ｖ方向のセレクトパルス生成の動作説明のためのタイミングチャートである。
【図１２】Ｈ，Ｖ全体のセレクトパルス生成の動作説明のためのタイミングチャートである。
【図１３】フォーマットの異なるＬＣＤパネルと黒枠表示領域との関係を示す図である。
【符号の説明】
１１，２８…タイミングジェネレータ、１３…ドライバＩＣ、１６Ｒ，１６Ｇ，１６Ｂ…ＬＣＤパネル、２１…シリアルＩ／Ｆ、２７Ｒ，２７Ｇ，２７Ｂ…黒枠処理ブロック、２９ｅ，２９ｏ，４１，４４…セレクタ、３１…Ｈカウンタ、３２…Ｖカウンタ、３３，３４，４９，５０…コンパレータ、５４，５５…デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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