(57)【特許請求の範囲】
【請求項１】
１つのメモリセルに３ビットの記憶情報が格納され、かつ、それぞれビットに異なるＹアドレスが割り当てられてなる多値不揮発性メモリであって、
上記各ビットを指定する第１アドレス信号は、３進のカンウタで形成された２ビットのアドレス信号とし、
１つのメモリセルを選択する第２アドレス信号を上記３進のカウンタのキャリー信号を入力とする２進のカウンタで形成された複数ビットのアドレス信号とし、
上記第２アドレス信号に対応して救済比較回路及び救済アドレス記憶回路と、それに対応した冗長回路を設けてなることを特徴とする多値不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は多値不揮発性メモリに関し、特に８値メモリセルが格子配列されてなるメモリアレイをその基本構成要素とし、その欠陥救済技術に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
コントロールゲート及びフローティングゲートを備える２層ゲート構造型メモリセルがある。また、該２層ゲート構造型メモリセルからなり、例えばそのしきい値電圧が４段階に切り換えられることでそれぞれ２ビットの記憶データを保持しうる４値メモリセルがあり、このような４値メモリセルが格子配列されてなるメモリアレイをその基本構成要素とする多値フラッシュメモリがある。
【０００３】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って上記のような多値フラッシュメモリにおいて８値を記憶させ、１つのメモリセルで３ビットを記憶させることを検討した。この場合、従来のように１つのメモリセルに同じＹアドレスを割り当てると、３個のメモリセルを選択して９ビットの記憶データの記憶が可能になるが、一般には８ビット（１バイト）単位でデータの入出力を行うので、記憶容量の１／９もが無駄になってしまう。
【０００４】
そこで、メモリセルの記憶情報を有効に利用できるよう異なるＹアドレスを割り当ているというＹアドレスの多値化を検討した。ただし、Ｙアドレスを連続して割り当てると、救済単位が３Ｙアドレス単位となり、救済回路でのＹアドレスと救済アドレスとの一致／不一致を検出回路と、Ｙゲート信号発生回路が複雑になってしまうという問題が生じる。
【０００５】
つまり、１つのメモリセルに記憶された３ビットのうち、１ビットでも不良があればそのメモリセルを不良として、冗長用のメモリセルに置き換える必要があるが、上記のように１つのメモリセルに３Ｙアドレスを割り当てると、全ビットについて比較し、かつ、不良ビットとそれが属するメモリセルの複数アドレスを検知する必要がある。例えば図６に示すように、救済アドレスヒューズ（address fuze) にメモリセルに対応した３アドレス分の不良アドレスＹｆｕｚが格納されるので、それをアドレス（address)変換回路によりＹｒｅｄ＝Ｙｆｕｚ＋０〜Ｙｆｕｚ２に変換し、Ｙアドレスカウンタ(Y address counter）で形成されたアドレス信号Ｙａｄｄを受ける救済比較回路に供給する必要がある。救済比較回路では、上記アドレス信号Ｙａｄｄと、救済アドレスＹｒｅｄの全ビットが一致したときに救済アドレスと判定することになる。
【０００６】
この発明の目的は、３ビット／１セル化と欠陥救済を簡単な回路で実現した多値不揮発性メモリを提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、１つのメモリセルに３ビットの記憶情報を格納し、それぞれビットに異なるＹアドレスが割り当て、１つのメモリセルの上記各ビットを指定する第１アドレス信号を、３進のカンウタで形成された２ビットのアドレス信号とし、１つのメモリセルを選択する第２アドレス信号を上記３進のカウンタのキャリー信号を入力とする２進のカウンタで形成された複数ビットのアドレス信号とし、上記第２アドレス信号に対応して救済比較回路及び救済アドレス記憶回路と、それに対応した冗長回路を設ける。
【０００８】
【発明の実施の形態】
図１には、この発明が適用された多値フラッシュメモリ（半導体記憶装置）の一実施例のブロック図が示されている。同図をもとに、まずこの実施例の多値フラッシュメモリの構成及び動作の概要について説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【０００９】
図１において、この実施例の多値フラッシュメモリは、特に制限されないが、そのいずれか一方が選択的に活性状態とされる一対のメモリアレイＡＲＹＬ（第１のメモリアレイ）及びＡＲＹＲ（第２のメモリアレイ）と、これらのメモリアレイの間に挟まれるように配置されるラッチ部ＬＴとを備える。このうち、メモリアレイＡＲＹＬ及びＡＲＹＲは、後述するように、図の垂直方向に平行して配置される所定数のワード線と、図の水平方向に平行して配置される所定数のグローバルデータ線とをそれぞれ含む。各メモリアレイを構成するワード線及びグローバルデータ線の交点近傍には、フローティングゲート及びコントロールゲートを有する２層ゲート構造型メモリセルがそれぞれ格子配置される。
【００１０】
この実施例において、メモリアレイＡＲＹＬ及びＡＲＹＲは、階層データ線方式をとり、そのメモリセルは、それぞれｍ＋１個を単位としてセルブロックにグループ分割される。また、各セルブロックを構成するｍ＋１個のメモリセルのドレインは、対応するローカルデータ線にそれぞれ共通結合され、そのソースは、対応するソース線に共通結合される。さらに、各セルブロックのローカルデータ線は、そのゲートに所定のブロック選択信号を受けるＮチャンネル型のスイッチＭＯＳＦＥＴを介して対応するグローバルデータ線に結合され、各セルブロックのソース線は、そのゲートに他の所定のブロック選択信号を受けるＮチャンネル型のスイッチＭＯＳＦＥＴを介して共通ソース線に結合される。
【００１１】
一方、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するメモリセルは、８値メモリセルとされ、そのしきい値電圧は、保持すべき３ビットの記憶データの論理値に応じて８段階に切り換えられる。メモリアレイＡＲＹＬ及びＡＲＹＲの具体的構成及びメモリセルの動作特性等については、後で詳細に説明する。
【００１２】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、その下方においてＸアドレスデコーダＸＤＬ又はＸＤＲに結合され、選択的に所定の選択又は非選択レベルとされる。ＸアドレスデコーダＸＤＬ及びＸＤＲには、ＸアドレスバッファＸＢから所定ビットの内部Ｘアドレス信号が共通に供給されるとともに、メモリ制御回路ＣＴＬから内部制御信号ＸＧが共通に供給される。また、ＸアドレスバッファＸＢには、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯ及びマルチプレクサＭＸを介してＸアドレス信号が供給され、メモリ制御回路ＣＴＬから内部制御信号ＸＬ１及びＸＬ２が供給される。
【００１３】
ここで、Ｘアドレス信号は、８を超えるビット数とされ、データ入出力端子ＩＯ０〜ＩＯ７から２回のサイクルに分けて時分割的に供給される。このうち、１回目のサイクルで入力されるＸアドレス信号の下位ビットは、内部制御信号ＸＬ１に従ってＸアドレスバッファＸＢの下位ビットに取り込まれ、２回目のサイクルで入力される上位ビットは、内部制御信号ＸＬ２に従ってＸアドレスバッファＸＢの上位ビットに取り込まれる。ＸアドレスバッファＸＢは、これらのＸアドレス信号をもとにそれぞれ非反転及び反転信号からなる内部Ｘアドレス信号を形成して、ＸアドレスデコーダＸＤＬ及びＸＤＲに供給する。
【００１４】
ＸアドレスデコーダＸＤＬ及びＸＤＲは、内部制御信号ＸＧのハイレベルを受けて選択的に動作状態となり、ＸアドレスバッファＸＢから供給される内部Ｘアドレス信号をデコードして、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するワード線及びブロック選択信号を所定の選択又は非選択レベルとする。
【００１５】
次に、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するグローバルデータ線は、その内側においてラッチ部ＬＴの対応する単位回路に結合される。ラッチ部ＬＴは、後述するように、メモリアレイＡＲＹＬ及びＡＲＹＲの隣接データ線つまり隣接グローバルデータ線に対応して設けられる所定数の単位回路を備え、これらの単位回路のそれぞれは、４個つまり第１ないし第４のラッチと、それぞれ対応して設けられるプリチャージ回路及びＹゲート回路とを含む。各単位回路のＹゲート回路には、ＹアドレスデコーダＹＤから対応するカラム選択信号がそれぞれ供給される。また、ＹアドレスデコーダＹＤには、ＹアドレスカウンタＹＣから所定ビットの内部Ｙアドレス信号が供給されるとともに、メモリ制御回路ＣＴＬから内部制御信号ＹＧが供給される。
【００１６】
ラッチ部ＬＴの各単位回路の第１ないし第４のラッチは、メモリアレイＡＲＹＬ又はＡＲＹＲのいずれが活性状態とされるかに応じて選択的にデータラッチ書き込みデータ又は読み出しデータの上位、中位及び下位ビットを所定の組み合わせで保持する３と、ベリファイ動作に用いられる１つのセンスラッチから構成される。各単位回路のプリチャージ回路は、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するデータ線のプリチャージ動作に供され、Ｙゲート回路は、ＹアドレスデコーダＹＤから供給されるカラム選択信号に従って対応するラッチと図示されないコモンＩＯ線との間を選択的に接続状態とする。
【００１７】
ＹアドレスカウンタＹＣは、図示されない内部クロック信号に従って歩進動作を行い、所定ビットの内部Ｙアドレス信号を形成して、ＹアドレスデコーダＹＤに供給する。この実施例では、後述するように２つのカウンタの組み合わせにより構成される。つまり、下位２ビットの第１Ｙアドレス信号は、３進のカウンタにより形成され、かかる３進のカウンタのキャリー信号が上位の複数ビットからなる第２Ｙアドレス信号を形成する２進カウンタに供給される。ＹアドレスデコーダＹＤは、内部制御信号ＹＧのハイレベルを受けて選択的に動作状態となり、ＹアドレスカウンタＹＣから供給される上記第１と第２Ｙアドレス信号デコードして、前記Ｙゲート回路に供給されるカラム選択信号の対応するビットを順次択一的にハイレベルとする。
【００１８】
マルチプレクサＭＸは、その左側に設けられる第１の入出力端子と、その右側に設けられる第２の出力端子，第３の入出力端子ならびに第４の出力端子とを備える。このうち、第１の入出力端子は、データ入出力回路ＩＯの右側の入出力端子に結合され、第３の入出力端子は、図示されない８組のコモンＩＯ線を介してラッチ部ＬＴに結合される。また、第２の出力端子は、コマンドレジスタＣＲの入力端子に結合され、第４の出力端子は、ＸアドレスバッファＸＢの入力端子に結合される。データ入出力回路ＩＯの左側の入出力端子は、データ入出力端子ＩＯ０〜ＩＯ７に結合される。
【００１９】
マルチプレクサＭＸは、外部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７ならびにデータ入出力回路ＩＯを介して入力されるＸアドレス信号，書き込みデータならびにコマンドデータを、対応するＸアドレスバッファＸＢ，ラッチ部ＬＴあるいはコマンドレジスタＣＲに伝達するとともに、ラッチ部ＬＴの指定された８個のラッチから出力される計８ビットの出力データをデータ入出力回路ＩＯに伝達する。また、データ入出力回路ＩＯは、外部のアクセス装置からデータ入出力端子ＩＯ０〜ＩＯ７を介して入力されるＸアドレス信号，書き込みデータならびにコマンドデータをマルチプレクサＭＸに伝達するとともに、ラッチ部ＬＴからマルチプレクサＭＸを介して出力される出力データをデータ入出力端子ＩＯ０〜ＩＯ７を介してアクセス装置に出力する。
【００２０】
一方、コマンドレジスタＣＲは、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびにマルチプレクサＭＸを介して入力される所定ビットのコマンドデータを内部制御信号ＣＬに従って取り込み、保持するとともに、メモリ制御回路ＣＴＬに伝達する。また、内部電圧発生回路ＶＧは、外部端子ＶＣＣを介して供給される電源電圧ＶＣＣと、外部端子ＶＳＳを介して供給される接地電位ＶＳＳとをもとに各種内部電圧を生成し、各部に供給する。
【００２１】
メモリ制御回路ＣＴＬは、外部のアクセス装置から起動制御信号として供給されるチップイネーブル信号ＣＥＢ（ここで、それが有効とされるとき選択的にロウレベルとされるいわゆる反転信号等については、その名称の末尾にＢを付して表す。以下同様），ライトイネーブル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，リセット信号ＲＥＳＢ，コマンドイネーブル信号ＣＤＥＢならびにクロック信号ＳＣと、コマンドレジスタＣＲから供給されるコマンドデータとをもとに、上記各種の内部制御信号等を選択的に形成し、多値フラッシュメモリの各部に供給する。また、レディー／ビジー信号Ｒ／ＢＢを選択的にロウレベルとして、多値フラッシュメモリの使用状況を外部のアクセス装置に知らせる。
【００２２】
図２には、図１の多値フラッシュメモリのメモリアレイＡＲＹＬの一実施例の部分的な回路図が示され、図３には、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する２層ゲート構造型メモリセルのしきい値電圧の一実施例の分布特性図が示されている。これらの図をもとに、この実施例の多値フラッシュメモリのメモリアレイＡＲＹＬ及びＡＲＹＲの具体的構成及び動作ならびに２層ゲート構造型メモリセルのしきい値電圧の分布特性について説明する。
【００２３】
なお、図２には、メモリアレイＡＲＹＬの左端に配置されるセルブロックＣＢＬ００〜ＣＢＬ０ｎと、その右端に配置されるセルブロックＣＢＬｋ０〜ＣＢＬｋｎとが例示される。以下、同図に示される部分を例に、メモリアレイＡＲＹＬに関する具体的説明を進める。メモリアレイＡＲＹＲについては、これと対称的な構成とされるため類推されたい。以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００２４】
図２において、メモリアレイＡＲＹＬは、いわゆるＡＮＤ（アンド）型アレイ構造とされ、図の垂直方向に平行して配置される合計（ｋ＋１）×（ｍ＋１）本のワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜ＷＬｋｍと、図の水平方向に平行して配置されるｎ＋１本のグローバルデータ線ＤＬＬ０〜ＤＬＬｎとを含む。これらのワード線及びグローバルデータ線の交点近傍には、それぞれコントロールゲート及びフローティングゲートを有する合計（ｋ＋１）×（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型メモリセルＭＣが格子状に配置される。
【００２５】
この実施例において、多値フラッシュメモリは階層データ線方式をとり、メモリアレイＡＲＹＬを構成するメモリセルＭＣは、同一列に配置されるｍ＋１個を単位として、それぞれ合計（ｋ＋１）×（ｎ＋１）個のセルブロックＣＢＬ００〜ＣＢＬ０ｎないしＣＢＬｋ０〜ＣＢＬｋｎにグループ分割される。
【００２６】
メモリアレイＡＲＹＬの各セルブロックを構成するそれぞれｍ＋１個のメモリセルＭＣのドレインは、対応するローカルデータ線ＬＤＬ００〜ＬＤＬ０ｎないしＬＤＬｋ０〜ＬＤＬｋｎに共通結合され、そのソースは、対応するソース線ＳＬＬ００〜ＳＬＬ０ｎないしＳＬＬｋ０〜ＳＬＬｋｎに共通結合される。ローカルデータ線ＬＤＬ００〜ＬＤＬ０ｎないしＬＤＬｋ０〜ＬＤＬｋｎは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮＭ１を介して対応するグローバルデータ線ＤＬＬ０〜ＤＬＬｎにそれぞれ結合され、ソース線ＳＬＬ００〜ＳＬＬ０ｎないしＳＬＬｋ０〜ＳＬＬｋｎは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮＭ２を介して対応する共通ソース線ＳＳＬ０〜ＳＳＬｋにそれぞれ結合される。
【００２７】
メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のセルブロックＣＢＬ００〜ＣＢＬ０ｎないしＣＢＬｋ０〜ＣＢＬｋｎの選択ＭＯＳＦＥＴＮＭ１のゲートには、ＸアドレスデコーダＸＤＬから対応するブロック選択信号ＭＤＬ０〜ＭＤＬｋがそれぞれ共通に供給され、ｎ＋１個の選択ＭＯＳＦＥＴＮＭ２のゲートには、対応するブロック選択信号ＭＳＬ０〜ＭＳＬｋがそれぞれ共通に供給される。また、メモリアレイＡＲＹＬの同一行に配置されるｎ＋１個のメモリセルＭＣのコントロールゲートは、対応するワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜ＷＬｋｍにそれぞれ共通結合される。
【００２８】
ここで、メモリアレイＡＲＹＬ及びＡＲＹＲを構成する２層ゲート構造型メモリセルＭＣは、図３に例示されているように、８値メモリセルとされ、そのしきい値電圧は、消去状態に対応するしきい値電圧と、書き込み状態に対応するしきい値電圧とをそれぞれ目標値とすべく８段階に分布する。このため、各メモリセルＭＣは、１個でそれぞれ３ビットの記憶データを保持するものとなり、各分布領域における記憶データの論理値は、順次それぞれ“１１１”，“１１０”，“１０１”、“１００”、“０１１”，“０１０”，“００１”、“０００”とされる。
【００２９】
上記１つのメモリセルに記憶される３ビットの記憶情報“ＸＸＸ”は、上位ビットにＹ＝３ｎ＋２（ｎ＝０〜）のＹアドレスが割り当てられ、中位ビットにＹ＝３ｎ＋１（ｎ＝０〜）のＹアドレスが割り当てられ、そして、下位ビットにＹ＝３ｎ（ｎ＝０〜）のＹアドレスが割り当てられて多値化される。これにより、８ビット単位での記憶情報に対しても、無駄なくメモリセルに情報ビットの記憶が可能となるものである。
【００３０】
図２において、読み出しモード時又は書き込みモードのベリファイ動作時、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するメモリセルＭＣは、そのコントロールゲートつまり対応するワード線ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜ＷＬｋｍが読み出しワード線電圧で選択状態とされることでそれぞれ選択的にオン状態となり、対応するグローバルデータ線ＤＬＬ０〜ＤＬＬｎのプリチャージ電位を選択的に引き抜いて、各グローバルデータ線にその保持データの論理値に対応した読み出し信号を出力する。
【００３１】
図４には、この発明に係る多値不揮発性メモリの救済回路の一実施例のブロック図が示されている。Ｙアドレスカウンタ（Y address counter)は、下位２ビットのＹアドレス信号Ｙａｄｄ１と、上位のＹアドレス信号Ｙａｄｄ２から構成される。上記下位２ビットのＹアドレス信号Ｙａｄｄ１は、３進のカウンタにより形成される信号であり、２ビットの信号のうち、００で１つのメモリセルに記憶れる３ビットの記憶情報のうち上記下位ビットを指定し、０１が中位ビットを指定し、１０が上位ビットを指定し、１１は不使用とされる。
【００３２】
上記３進のカウンタのキャリー信号を２進のカウンタに供給して、上記上位のＹアドレス信号Ｙａｄｄ２が形成される。このため、上位のＹアドレス信号Ｙａｄｄ２は、２進の信号とされる。このアドレス信号Ｙａｄｄ２は、上記３ビットの記憶情報を記憶する１つのメモリセルに一対一に対応した信号とされる。このことから、救済比較回路には、上記アドレス信号Ｙａｄｄ２のみが供給される。救済アドレスヒューズ（address fuze) は、上記メモリセルのそれぞれに対応して割り当てられたＹアドレスＹａｄｄ２に対応した救済アドレスＹｆｕｚが記憶される。
【００３３】
上記Ｙアドレスカウンタ（Y address counter)で形成された下位２ビットのＹアドレス信号Ｙａｄｄ１と、上位のＹアドレス信号Ｙａｄｄ２及び救済比較回路の出力信号は、Ｙデコーダに供給される。救済比較回路の出力信号が不一致ならば、上記アドレス信号Ｙａｄｄ１とＹａｄｄ２をデコードしてＹ選択信号を形成する。救済比較回路の出力信号が一致ならば、上記アドレス信号Ｙａｄｄ１とＹａｄ２のデコード出力を無効とし、冗長メモリセルの選択に切り換える。
【００３４】
この実施例では、Ｙアドレスカウンタで形成される内部のＹアドレス信号を２つに分け、下位ビットを１つのメモリセルの記憶情報に対応した３進のカウンタで形成し、残りの上位側のアドレス信号をメモリセルに対応した２進のカウンタで形成することにより、救済比較回路では、上記下位ビットを無視して、上位側のアドレス信号と救済アドレスヒューズ回路で形成された救済アドレスとを比較するだけでよい。そして、前記図６のようなアドレス変換回路も不要になるものである。
【００３５】
図５には、この発明に係る多値不揮発性メモリのＹゲート回路の一実施例の概略回路図が示されている。センスラッチ（sense latch)は、２つのＣＭＯＳインバータ回路の入力と出力とを交差接続してなるＣＭＯＳラッチ回路からなり、１つのＩＯ線に対して、センスラッチが３アドレス単位（Ｙ＝ｎ，ｎ＋３、ｎ＋６）、他のＩＯ線でも３アドレス単位（Ｙ＝ｎ＋１、ｎ＋４，ｎ＋７）で構成される。これに対応して、Ｙゲート（Gate）信号発生回路も３アドレス単位となる。これにより、Ｙゲート回路の回路面積が小さくなる。４つのセンスラッチのうち、１つがベリファイ動作を行ない、他の３つが３ビットのデータを保持するデータラッチとして使用される。
【００３６】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、１つのメモリセルに３ビットの記憶情報を格納し、それぞれビットに異なるＹアドレスが割り当て、１つのメモリセルの上記各ビットを指定する第１アドレス信号を、３進のカンウタで形成された２ビットのアドレス信号とし、１つのメモリセルを選択する第２アドレス信号を上記３進のカウンタのキャリー信号を入力とする２進のカウンタで形成された複数ビットのアドレス信号とし、上記第２アドレス信号に対応して救済比較回路及び救済アドレス記憶回路と、それに対応した冗長回路を設けることにより、情報ビットの効率的な記憶と欠陥救済を簡単な回路で実現できるという効果が得られる。
【００３７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、多値フラッシュメモリは、データ入出力端子ＩＯ０〜ＩＯ７は、データ入力端子又はデータ出力端子としてそれぞれ専用化してもよい。メモリアレイＡＲＹＬ及びＡＲＹＲならびにその周辺部は、任意数のメモリマットに分割することができる。多値フラッシュメモリのブロック構成や起動制御信号及び内部制御信号等の名称及び組み合わせならびにその有効レベル等は、種々の実施形態をとりうる。
【００３８】
図２において、メモリアレイＡＲＹＬ及びＡＲＹＲは、任意数の冗長素子を含むことができるし、その関連部も同様である。また、メモリアレイＡＲＹＬ及びＡＲＹＲは、ＡＮＤ型アレイ構造又は階層データ線方式をとることを必須条件とはしないし、階層ワード線方式をとることもできる。このような多値フラッシュメモリを含むシングルチップマイクロコンピュータ等にも適用できる。この発明は、８値メモリセルが格子配列されてなるメモリアレイとデータラッチ及びセンスラッチとを備える半導体記憶装置ならびにこれを含む装置又はシステムに広く適用できる。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、１つのメモリセルに３ビットの記憶情報を格納し、それぞれビットに異なるＹアドレスが割り当て、１つのメモリセルの上記各ビットを指定する第１アドレス信号を、３進のカンウタで形成された２ビットのアドレス信号とし、１つのメモリセルを選択する第２アドレス信号を上記３進のカウンタのキャリー信号を入力とする２進のカウンタで形成された複数ビットのアドレス信号とし、上記第２アドレス信号に対応して救済比較回路及び救済アドレス記憶回路と、それに対応した冗長回路を設けることにより、情報ビットの効率的な記憶と欠陥救済を簡単な回路で実現できる。
【図面の簡単な説明】
【図１】この発明が適用された多値フラッシュメモリの一実施例を示すブロック図である。
【図２】図１の多値フラッシュメモリのメモリアレイの一実施例を示す部分的な回路図である。
【図３】図２のメモリアレイを構成する２層ゲート構造型メモリセルのしきい値電圧の一実施例を示す分布特性図である。
【図４】この発明に係る多値不揮発性メモリの救済回路の一実施例を示すブロック図である。
【図５】この発明に係る多値不揮発性メモリのＹゲート回路の一実施例を示すス概略回路図である。
【図６】この発明に先立って検討された多値不揮発性メモリの救済回路の一例を示すブロック図である。
【符号の説明】
ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ……Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッファ、ＬＴ……ラッチ部、ＹＤ……Ｙアドレスデコーダ、ＹＣ……Ｙアドレスカウンタ、ＭＸ……マルチプレクサ、ＩＯ……入出力バッファ、ＣＲ……コマンドレジスタ、ＶＧ……内部電圧発生回路、ＣＴＬ……メモリ制御回路、ＳＣ……シリアルクロック信号又はその入力端子、ＣＥＢ……チップイネーブル信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、ＯＥＢ……出力イネーブル信号又はその入力端子、ＲＥＳＢ……リセット信号又はその入力端子、ＣＤＥＢ……コマンドイネーブル信号又はその入力端子、Ｒ／ＢＢ……レディー／ビジー信号又はその出力端子、ＩＯ０〜ＩＯ７……入力又は出力データあるいはその入出力端子、ＶＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電位又はその入力端子。
ＣＢＬ００〜ＣＢＬ０ｎないしＣＢＬｋ０〜ＣＢＬｋｎ……セルブロック、ＬＤＬ００〜ＬＤＬ０ｎないしＬＤＬｋ０〜ＬＤＬｋｎ……ローカルデータ線、ＳＬＬ００〜ＳＬＬ０ｎないしＳＬＬｋ０〜ＳＬＬｋｎ……ソース線、ＷＬ００〜ＷＬ０ｍないしＷＬｋ０〜ＷＬｋｍ……ワード線、ＤＬＬ０〜ＤＬＬｎ，ＤＬＲ０〜ＤＬＲｎ……グローバルデータ線、ＭＤＬ０〜ＭＤＬｋ，ＭＳＬ０〜ＭＳＬｋ……ブロック選択信号、ＳＬＬ０〜ＳＬＬｋ……共通ソース線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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