(57)【特許請求の範囲】
【請求項１】
第１組のアドレス線及び第２組のアドレス線から第１組の電極及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するためのアドレス指定回路であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間の第１のダイオード接続であって、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１のダイオード接続と、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間の第２のダイオード接続であって、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２のダイオード接続と、
第１及び第２のセンス線であって、該第１のセンス線が前記第１組のメモリアレイ電極の各々へのダイオード接続を有し、該第２のセンス線が前記第２組のメモリアレイ電極の各々へのダイオード接続を有する、第１及び第２のセンス線と
を含む、アドレス指定回路。
【請求項２】
前記第１のダイオード接続のダイオード素子が、前記メモリアレイ電極及び前記アドレス線に対して前記第２のダイオード接続のダイオード素子とは異なる向きに向けられている、請求項１に記載のアドレス指定回路。
【請求項３】
前記第１のダイオード接続が、前記各メモリアレイ電極に接続されたアノードと、前記各アドレス線に接続されたカソードとを有するダイオード素子を含み、前記第２のダイオード接続が、前記各メモリアレイ電極に接続されたカソードと、前記各アドレス線に接続されたアノードとを有するダイオード素子を含む、請求項２に記載のアドレス指定回路。
【請求項４】
前記クロスポイントメモリアレイが、前記第１組及び前記第２組の電極の交点に形成されたダイオードベースのメモリ素子のアレイを含み、該電極の端部が、それぞれの抵抗素子(508)を介して電源接続に接続される、請求項１に記載のアドレス指定回路。
【請求項５】
前記電源接続が、前記クロスポイントアレイの各部に選択的に電源を供給することを可能にするよう複数の電源ストライピンググループに構成される、請求項４に記載のアドレス指定回路。
【請求項６】
複数の前記クロスポイントメモリアレイの各々が、第１のダイオード接続、第２のダイオード接続、及び少なくとも１つのセンス線をそれぞれ有しており、前記アドレス線が、前記複数の第１及び第２のダイオード接続に並列に接続される、請求項１に記載のアドレス指定回路。
【請求項７】
請求項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路。
【請求項８】
請求項６に記載の複数のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路。
【請求項９】
前記クロスポイントダイオードメモリアレイ及びアドレス指定回路が、同じ製造プロセスで形成される、請求項７に記載の集積回路。
【請求項１０】
メモリ回路であって、
第１組の横断電極及び第２組の横断電極を有し、該第１組及び第２組の横断電極の交点に各メモリ素子が形成される、クロスポイントメモリアレイであって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子を含む、クロスポイントメモリアレイと、
アドレス指定回路とを含み、該アドレス指定回路が、
第１組のアドレス線であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線と、
第２組のアドレス線であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線と、
第１及び第２のセンス線であって、該第１のセンス線が前記第１組のメモリアレイ電極の各々へのダイオード接続を有し、該第２のセンス線が前記第２組のメモリアレイ電極の各々へのダイオード接続を有する、第１及び第２のセンス線と
を含む、メモリ回路。
【請求項１１】
前記第１のダイオード接続のダイオード素子が、前記メモリアレイ電極及び前記アドレス線に対して前記第２のダイオード接続のダイオード素子とは異なる向きに向けられている、請求項１０に記載のメモリ回路。
【請求項１２】
前記メモリアレイ電極の端部が、各抵抗素子を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの各部への電源の選択的な供給を可能にするよう複数の電源ストライピンググループに構成される、請求項１０に記載のメモリ回路。
【請求項１３】
請求項１０に記載の複数のクロスポイントメモリアレイと各アドレス指定回路とを含むメモリ回路であって、該各アドレス指定回路からの前記アドレス線が並列に接続される、メモリ回路。
【請求項１４】
前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、請求項１０に記載のメモリ回路。
【請求項１５】
請求項１０に記載の複数のメモリ回路を含むメモリシステムであって、該複数のメモリ回路からの前記第１組及び第２組のアドレス線が、アドレス指定信号を並列に受信するよう接続され、該複数の各メモリ回路からの前記少なくとも１つのセンス線が別個に配設される、メモリシステム。
【請求項１６】
請求項１０に記載の少なくとも１つのメモリ回路を有する集積回路。
【請求項１７】
前記メモリアレイ及び前記アドレス指定回路が同じ製造プロセスで形成される、請求項１６に記載の集積回路。
【請求項１８】
誘電体基板表面上に形成される、請求項１６に記載の集積回路。
【請求項１９】
請求項１６に記載の複数の集積回路を含むメモリモジュール。
【請求項２０】
前記複数のメモリ回路からの前記第１組及び第２組のアドレス線がアドレス指定信号を並列に受信するよう接続され、前記複数の各メモリ回路からの前記少なくとも１つのセンス線が別個に配設される、請求項１９に記載のメモリモジュール。
【請求項２１】
請求項１８に記載の複数の集積回路を含むメモリモジュール。
【請求項２２】
前記複数の集積回路が互いに積層される、請求項２１に記載のメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルメモリ回路の分野に関し、特にクロスポイント(cross-point)ダイオードメモリアレイにおけるメモリ素子の並列のアドレス指定及びセンシングに関する。
【０００２】
【従来の技術】
現在、多くのコンシューマデバイス(consumer device)は、次第に大量のディジタルデータを生成し及び／又は利用するように構成されている。例えば、スチル写真及び／又は動画用のポータブルディジタルカメラは、画像を表現する大量のディジタルデータを生成する。各ディジタル画像は、最大数メガバイト（MB）程度のデータ記憶装置を必要する可能性があり、かかる記憶装置がカメラにおいて利用できなければならない。この種のデータ記憶用途を提供するために、記憶メモリは、10MB〜1GB程度の十分な記憶容量を比較的低コストで実現しなければならない。記憶メモリはまた、低電力消費（例えば1W未満）であると共に比較的強固な物理的特性を有して、持ち運び可能なバッテリで駆動される環境に対処しなければならない。アーカイブ用記憶装置の場合には、データを一度だけメモリに書き込むことしか必要としない。メモリは、短いアクセス時間（数msec程度）と適度な転送速度（例えば20Mb/s）とを有することが好ましい。好適には、記憶メモリは、PCMCIA又はCompactFlash(R)カードといった工業規格によるインタフェイスモジュールにパッケージ化できるべきである。
【０００３】
【発明が解決しようとする課題】
ディジタルカメラといったポータブル装置の用途に現時点で使用されている一形態の記憶装置としてフラッシュメモリが挙げられる。これは、上述したような所望の機械的堅牢性、消費電力、転送速度、及びアクセス速度特性を満足するものである。しかし、主な欠点として、フラッシュメモリが依然として比較的高価なことが挙げられる（1.5〜2ドル/MB）。その価格のため、アーカイブ用装置としてフラッシュメモリ記憶装置を用いることは一般に妥当ではなく、このため、該フラッシュメモリから二次的なアーカイブ用記憶装置へデータを転送する必要がある。
【０００４】
磁気「ハードディスク」記憶装置は、ポータブル装置の場合であっても、アーカイブ用記憶装置のために用いることができる。PCMCIAタイプIIIフォームファクタの場合には、1GBまでの記憶容量を提供する小型のハードディスク装置を利用することができる。しかし、かかるハードディスクドライブも依然として比較的高価なものであり（0.5ドル/MB）、これは、少なくとも部分的には、ディスクコントローラ電子装置の比較的高い固定費に起因する。小型のハードディスクドライブは、フラッシュメモリと比較すると、機械的堅牢性が低い、電力消費が大きい（〜2ないし4W）、及びアクセス時間が比較的長い（〜10msec）といった他の欠点を有するものである。
【０００５】
リムーバブル光記憶ディスクもまた同様に用いることができ、ハードディスクと比較すると１つの大きな利点を提供する。リムーバブル光媒体は非常に安価であり、例えば、ミニディスク媒体の場合には0.03ドル/MB程度である。しかし、他の殆どの点で光ディスク記憶装置は磁気ハードディスクよりも劣っており、例えば、電力消費が比較的大きい、機械的堅牢性に劣る、かさばる、及びアクセス性能が劣る、といった問題を有するものである。
【０００６】
別の形態のアーカイブ用記憶装置が、「Non-Volatile Memory」と題する同時係属中の米国特許出願第09/875,356号（代理人整理番号HP10002367）に記載されている。そこに開示されるメモリシステムは、アーカイブ用記憶装置のための低コストの大容量ライトワンスメモリを提供することを目的とするものである。これは、部分的には、シリコン基板を回避し、プロセスの複雑さを最小限にし、面密度を小さくすることにより実現される。該メモリシステムは、プラスチック基板上に構成された複数の集積回路層の積層体からなるメモリモジュールを含む。各層は、クロスポイントダイオードメモリアレイを含み、該アレイ内に格納されているデータのセンシングは、メモリモジュールから離隔した別個の集積回路から実行される。様々なメモリモジュール層のアレイ内の全てのメモリ素子に対するアドレス指定、読み出し、及び書き込みを行うために、多重化方式が必要とされ、これにより、メモリモジュールとリモートセンス回路との間にあまりにも多くの相互接続を有することが回避される。
【０００７】
従来の集積回路では、多重化は、トランジスタから合成された論理ゲートによって達成される。トランジスタは、必要とされる処理を増加させ、これにより製造コストを上昇させるものとなるため、ダイオードベースのクロスポイントメモリアレイにトランジスタを含むことは望ましくない。該増加する処理の中には、クロスポイントアレイで使用される他の材料に適合しないものもある。例えば、プラスチック基板又は有機半導体を使用してクロスポイントメモリアレイを形成する場合には、それらの材料は、トランジスタの作製のために必要とされる温度によって破壊される可能性があり、又はウエットエッチングプロセスで使用される特定の溶剤によって損傷を受ける可能性がある。最近、Lawrence Livermore Laboratoriesの研究者たちは、プラスチック基板上への薄膜トランジスタの作製を立証したが、そのために必要となるプロセスは遙かに複雑なものであり、このためダイオードの作製に必要となる等価なプロセスよりも高いコストが必要となる。
【０００８】
自動車用途のためのパワーリレー、並びに計測及び自動検査装置のための小型信号切替器を含む多数の応用形態のために、静電マイクロリレーが開発された。静電マイクロリレーについては、例えば、Wong，Jo-Ey等による「An Electrostatically-actuated MEMS Switch for Power Applications」（Micro Electro-Mechanical System, 2000. MEMS’00. Thirteenth IEEE. 2000）及びZavracky，P．M，等による「Micro-mechanical switches fabricated using nickel surface micro-machining」（Micro-electromechanical System, Journal of, 1997.6(1): p3-9）に記載されている。この技術の主な利点は、電力消費が少ないこと及び構成が単純なことである。しかし、これらの装置のためのプロセスは依然として、単純なダイオードアレイのために必要となるプロセスよりもかなり多く、これは、低接触抵抗が必要とされる場合に特に顕著となる。静電マイクロリレーに関連する他の問題は、疲労寿命及び切替速度である。
【０００９】
第３の可能性、すなわちコードワードアドレス指定は、画素式(pixelated)の表示装置との相互接続を最小限にするために使用されている多くの方法を含む。かかるシステムが、例えば、国際特許出願第WO98／44481号公報、及び米国特許第5,034,736号明細書に記載されている。一般に、コードワードアドレス指定は、アレイ電極に対するアドレス指定線の比と、選択された電極と選択されていない電極との間のクロストークとの間のトレードオフを伴うものである。これらの解決手法は、底２の対数での相互接続の削減を提供するものではないが、４：１のクロストーク比を維持しつつ、電極とアドレス線との10：１よりも良好な比を提供することが可能である。これらの解決手法は、比較的簡単に実施できるものではあるが、所与の数のアドレス指定される線に対し、既述の真の多重化方式よりも多数のアドレス線を必要とする。更なる欠点として、アドレス指定されるメモリ素子とアドレス指定されないメモリ素子との間のクロストークが挙げられ、該クロストークにより特定のメモリ素子に対する読み出し及び書き込みが困難となる。
【００１０】
【課題を解決するための手段】
本発明の原理によれば、第１組及び第２組のアドレス線から、第１組及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するための、アドレス指定回路が提供される。該アドレス指定回路は、第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を有し、該第１のダイオード接続が、該第１組のメモリアレイ電極の各々を該第１組のアドレス線の一意のサブセットの各々に接続する。第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続が設けられ、該第２のダイオード接続は、該第２組のメモリアレイ電極の各々を該第２組のアドレス線の一意のサブセットの各々に接続する。少なくとも１つのセンス線にも、第１組のメモリアレイ電極及び／又は第２組のメモリアレイ電極の各電極へのダイオード接続が設けられる。
【００１１】
アドレス指定回路の好適な構成では、第１のダイオード接続は、アノードが各メモリアレイ電極に接続されると共にカソードが各アドレス線に接続されるダイオード素子を備え、第２のダイオード接続は、カソードが各メモリアレイ電極に接続されると共にアノードが各アドレス線に接続されるダイオード素子を備える。
【００１２】
好適には、クロスポイントメモリアレイは、第１組及び第２組の電極の交点（すなわちクロスポイント）に形成されたダイオードベースの複数のメモリ素子のアレイを含み、該電極の端部が各抵抗素子を介して電源接続に接続される。好適な実施形態では、電源接続は、クロスポイントアレイの各部に電源を選択的に供給することを可能にするために複数の電源ストライピング(striping)グループをなすよう構成される。
【００１３】
複数のクロスポイントメモリアレイの各々には、それぞれ、第１のダイオード接続と、第２のダイオード接続と、少なくとも１つのセンス線とを設けることが可能であり、それら複数の第１及び第２のダイオード接続と並列にアドレス線が接続される。この構成を用いると、複数のメモリアレイを並列にアドレス指定することができ、そこからの出力に各センス線を介してアクセスすることが可能である。
【００１４】
本発明の一形態では、アドレス指定回路は、第１及び第２のセンス線を含み、該第１のセンス線は、第１組の各メモリアレイ電極へのダイオード接続を有し、該第２のセンス線は、第２組の各メモリアレイ電極へのダイオード接続を有するものとなる。
【００１５】
本発明はまた、上述したような少なくとも１つのクロスポイントダイオードメモリアレイとアドレス指定回路とを含む集積回路を提供する。本発明の好適な形態では、クロスポイントダイオードメモリアレイ及びアドレス指定回路は、同じ製造プロセスで形成される。
【００１６】
また本発明によれば、第１組及び第２組の横断(transverse)電極を有するクロスポイントメモリアレイを含むメモリ回路が提供され、該第１組及び第２組の電極の交点に各メモリ素子が形成される。各メモリ素子は、その２値状態のうちの少なくとも１つの状態でダイオード素子を含むよう形成される。該メモリ回路はまた、メモリアレイに接続されるアドレス指定回路を含む。該アドレス指定回路は、第１組のアドレス線を有し、該第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を有し、該第１のダイオード接続は、第１組のメモリアレイ電極の各々を第１組のアドレス線の一意の各サブセットに接続する。該アドレス指定回路はまた、第２組のアドレス線を有し、該第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続を有し、該第２のダイオード接続は、第２組のメモリアレイ電極の各々を第２組のアドレス線の一意の各サブセットに接続する。該アドレス指定回路は更に、第１組の各メモリアレイ電極及び／又は第２組の各メモリアレイ電極へのダイオード接続を有する少なくとも１つのセンス線を含む。
【００１７】
メモリ回路の好適な構成では、第１のダイオード接続のダイオード素子は、メモリアレイ電極及びアドレス線に対して第２のダイオード接続のダイオード素子とは異なる向きに向けられる。
【００１８】
好適には、メモリアレイ電極の端部は、各抵抗素子を介して電源接続に接続され、該電源接続は、クロスポイントアレイの各部に電源を選択的に供給することが可能となるよう複数の電源ストライピンググループをなすよう構成される。
【００１９】
好適な一実施形態によれば、メモリ回路は、上述したような複数のクロスポイントメモリアレイとその各々のアドレス指定回路とを備え、その各アドレス指定回路からのアドレス線を並列に接続することが可能である。
【００２０】
メモリ回路の一形態では、アドレス指定回路は、第１組及び第２組のセンス線を備え、該第１のセンス線は、第１組の各メモリアレイ電極へのダイオード接続を有し、該第２のセンス線は、第２組の各メモリアレイ電極へのダイオード接続を有する。
【００２１】
第１のダイオード接続は、第１のアドレス線と第１組の電極との交点に形成することが可能であり、第２のダイオード接続は、第２のアドレス線と第２組の電極との交点に形成することが可能である。
【００２２】
本発明はまた、上述したような少なくとも１つのメモリ回路を有する集積回路を提供する。メモリアレイ及びアドレス指定回路は、同じ製造プロセスで形成することが可能である。更に、該集積回路は、誘電体基板表面上に形成することが可能である。
【００２３】
本発明は更に、複数の上述したような集積回路を含むメモリモジュールを提供する。本発明の好適な形態では、メモリモジュールは、上述したような複数の集積回路を互いに積層して構成される。
【００２４】
本発明は更に、第１組及び第２組のアドレス線から第１組及び第２組の電極を有するクロスポイントメモリアレイをアドレス指定するための方法を提供する。該方法は、第１組のアドレス線と第１組のメモリアレイ電極との間に第１のダイオード接続を形成するステップを含み、該第１のダイオード接続が、第１組の各メモリアレイ電極を、第１組のアドレス線の一意の各サブセットに接続する。該方法はまた、第２組のアドレス線と第２組のメモリアレイ電極との間に第２のダイオード接続を形成するステップを含み、該第２のダイオード接続が、第２組の各メモリアレイ電極を、第２組のアドレス線の一意の各サブセットに接続する。第１組の各メモリアレイ電極及び／又は第２組の各メモリアレイ電極へのダイオード接続が少なくとも１つのセンス線に設けられる。次いで、メモリアレイ内のメモリ素子のアドレス指定は、第１および第２の組のアドレス線に所定の電気信号を加え、少なくとも１つのセンス線を使用してそのメモリ素子の状態を検出できるようにすることにより、達成することができる。
【００２５】
好適には、第１及び第２のダイオード接続並びに（１本又は複数本の）センス線は、クロスポイントメモリアレイと同じ製造プロセス中に形成される。
【００２６】
第１及び第２の各ダイオード接続並びにセンス線を用いて複数のクロスポイントメモリアレイを形成することが可能であり、この場合には、所定の電気信号が該複数のメモリアレイのアドレス線に並列に加えられて、それぞれのセンス線上で別個のメモリ素子センス出力が得られる。
【００２７】
【発明の実施の形態】
以下、本発明の単なる例示として、その好適な実施形態の説明を介して、及び図面を参照して、本発明を更に詳細に説明する。
【００２８】
本書では、ライトワンスメモリ回路、記憶システム、アドレス指定及びセンス回路、並びにかかる回路及びシステムを製造し、実施し、及び使用するための方法について開示する。以下の説明では、例示を目的として、本発明の完全な理解を提供するために特定の用語及び特定の実施形態の詳細について記載する。しかし、当業者には明らかであるように、これら特定の詳細は本発明の実施に必ずしも必要ないものである。
【００２９】
以下の説明で「データ」と称した場合、かかる「データ」は当該文脈に応じて種々の態様で表現され得るものであることが理解されよう。一例として、メモリセル内の「データ」は、電圧レベル、磁気的な状態、又は物理的特性（例えば、センス回路に対する電圧若しくは電流レベル又は変化といった測定可能な作用を提供する電気抵抗等）により表すことが可能なものである。一方、バス上に存在する場合、又は伝送されている間は、かかる「データ」は、電流又は電圧信号という形をとることが可能である。更に、本書では、殆どの場合、「データ」は、主に２値であり、便宜上、「0」又は「1」の状態によって表現することが可能なものであるが、該２値状態は、実際には、相対的に異なる電圧、電流、抵抗等によって表現され得るものであり、特定の実際上の表現が「0」であるか「1」であるかは一般に重要ではないことが理解されよう。
【００３０】
本発明の好適な実施形態は、先に引用した同時係属中の米国特許に記載されるメモリシステムで用いられるタイプのクロスポイントダイオードメモリアレイのアドレス指定回路及びアドレス指定方法を含むものである。よって、本発明の完全な理解を提供するために、以下の詳細な説明は、かかるメモリシステムに関連して与えるものであるが、本発明は、本書に記載する構造への適用に限定されるものではない、ということが当業者には理解されよう。
【００３１】
ライトワンスメモリシステム
とりわけ、ディジタルカメラ及びポータブルディジタルオーディオ装置といった応用形態でデータ記憶のために特に有用な可搬性で廉価で堅牢なメモリシステムが、図１にブロック図形式で示すメモリカード10により具現される。該メモリシステムは、工業規格のポータブルインタフェイスカード（例えばPCMCIA又はCF）に組み込むことが可能であり、かかるインタフェイスを有する既存の又は将来の製品で使用することが可能となる。メモリカード10は、該カード10とそれが接続される装置2との間で通信を行うための入出力インタフェイスコネクタ12を有する。該インタフェイスコネクタ12は、インタフェイス及び制御回路14に接続され、該回路14がリムーバブルメモリモジュール20に接続される。該メモリモジュール20は、幾つかの検出、書込みイネーブル、及びアドレス指定機能を含む、ライトワンスデータ記憶装置のための回路を提供する。前記インタフェイス及び制御回路14は、リムーバブルメモリモジュール20がカードに受容された際に該メモリモジュール20の各々毎の制御、インタフェイス、検出、及び誤り訂正符号（ECC）等を実施するための回路を含む。該メモリモジュール20は、メモリカード内のソケット等に受容され、これにより、そこから取り出して別のメモリモジュール20と交換することが可能となっている。メモリカードに受容された際に、メモリモジュール20は、内部インタフェイス16を介してインタフェイス及び制御回路14に接続される。
【００３２】
ライトワンスデータ記憶装置は、事実上、そのメモリにデータを一度しか書き込むことができず、それ以降は該データを不変の状態に維持するものを意味する。多くの形態のライトワンスメモリでは、最初にデータを書き込んだ後に該格納したデータを全く変更できないということは厳密には正しくないが、一般にデータを任意に変更することはできないことが当業者には理解されよう。例えば、殆どのライトワンスメモリは、各メモリセルを第１の２値状態（例えば２値データ「0」を表す状態）にして製造され、書込み動作時に、選択されたメモリセルが第２の２値状態（例えば２値データ「1」を表す状態）に変更される。多くの場合、第１の２値状態から第２の２値状態へのメモリの変化は不可逆的であり、一旦データ「1」が書き込まれると、該データをデータ「0」に戻すことはできない。これは、データがメモリに書き込まれた後に行うことが可能な既格納データに対する変更を制限し、この場合には、任意のデータを一度しか書き込むことができず、それ以降は、例えばデータ「0」をデータ「1」に変更することしかできず、それ以外の変更は不可能となる。
【００３３】
メモリモジュール20はライトワンスメモリを含むため、一旦格納されたデータを保存することになるアーカイブ用データ記憶装置に適している。これは、一度だけ写真が記録され現像されたフィルムが永久に記録として保持される写真フィルムに幾分似ている。それゆえ、メモリモジュール20が最大容量までデータで満たされると、更なるデータを記憶するために別のメモリモジュールが必要となる。単純に装置2内のメモリカード10全体を交換することも可能であるが、これは、インタフェイス及び制御回路並びにメモリカード構造体もメモリモジュールと共に保存されることを意味する。データ記憶コストを削減するために、メモリシステムの再利用可能で比較的高価な構成要素を実際の記憶メモリと永久的に結合させないことが望ましく、このため、好適な実施形態ではメモリモジュール20はメモリカード10から取り出すことが可能となっている。したがって、メモリカード10の大部分が一度しかコストを要しないものとなり、以下で更に説明するように、その中に挿入するためのメモリモジュール20が安価に製造される。
【００３４】
ライトワンスメモリモジュール
インタフェイス及び制御回路14に接続されたメモリモジュール20の概要を示すブロック図を図２に示す。所与のベース面積(base area)についてのメモリモジュールの記憶容量を増大させるために、モジュール20は、積層された複数の層22からなる積層体で構成される。各層22は、データ記憶を提供する複数のメモリ素子のアレイ25を有する。各層はまた、それぞれのメモリアレイをメモリシステム内部インタフェイス16を介してインタフェイス及び制御回路14に接続するアドレス指定回路30を含む。各層のアドレス指定回路により、メモリモジュールの各層間の相互接続用導体を少数にすることが可能となり、これにより製造が容易になり、このためコストが削減される。
【００３５】
図３は、メモリモジュール20を破断して示す等角図であり、メモリモジュールにおける回路及び層の考え得る物理的な構成を示している。各層22は、基板50上に形成されたメモリアレイ25及びアドレス指定回路30を備えている。該メモリアレイ25は複数のメモリ素子26のマトリクスを含む。アドレス指定回路30は、メモリアレイ25のそれぞれの直交する縁部に隣接して配置して図示する列及び行多重化（multiplexing）回路部分を含む。入出力リード40もまた製造プロセス中に基板上に形成される。メモリモジュール20では、行入出力リードは、行多重化回路から基板の第１の隣接する縁部まで延び、列入出力リード（40b）は、列多重化回路から基板の第２の隣接する縁部まで延びる。各リード40は、それぞれの接点パッド42で終端し、その一部が基板50の縁部に露出している。
【００３６】
複数の層22が同じ向きで互いに積層される。電気的接点は、積層された層の接点パッド42の露出部分に対して導電性接点素子55により形成され、これを図３に部分的に破断して示す。該接点素子55は、各層22の平面を横切ってメモリモジュール20の側面に沿って延びる。図示するような各接点素子55は、積層体の複数の層の各接点パッドに対する電気的な接触を行う。該接点素子55を使用して、メモリモジュール20を該メモリシステムの内部インタフェイス16を介してインタフェイス及び制御回路14に接続することができる。
【００３７】
メモリモジュールの好適な実装形態では、各層22のための基板50は、ポリマープラスチック材料から形成される。基板上に集積回路（例えばメモリアレイ及びアドレス指定回路）を形成するためのプロセス及びメモリモジュールに組み付けられた層が既述の同時係属中の米国特許出願の明細書に詳細に記載されている。
【００３８】
ライトワンスメモリアレイ
複数のメモリ素子26のアレイ25はメモリモジュール20内の各層上に形成される。該メモリアレイは、複数の列線及び複数の行線の規則的なマトリクスを含み、その行／列交点の各々にメモリ素子が配置される。図４は、列線60及び行線62を有するメモリアレイ25の一部の概要を示している。各列線と各行線との間にはメモリ素子26が接続され、これを同図の拡大部分に更に詳細に示す。メモリアレイの好適な実施形態では、各メモリ素子26は、ダイオード素子66と直列に接続されたヒューズ素子64を含む。該ヒューズ素子64は、メモリ素子の実際のデータ記憶能力を提供し、一方、ダイオード素子66は、データの読み書きを行うために行線及び列線を使用してメモリ素子のアドレス指定を行うことを容易にする。
【００３９】
メモリアレイ25の好適な動作は次の通りである。製造時に、各メモリ素子26は導電性のヒューズ素子64を有する。該ヒューズ素子の導電状態は１つの２値データ状態（例えばデータ「0」）を表すものとなる。メモリアレイにデータを書き込むために、データ「1」を格納することが望まれる各メモリ素子が、列線及び行線を使用してアドレス指定され、その中のヒューズ素子が「切断」されて非導電状態になる。ヒューズ素子の非導電状態は、もう１つの２値データ状態（例えばデータ「1」）を表すものとなる。ヒューズ素子の切断は一方向性の動作であり、これにより上述したようにメモリ素子が「ライトワンス」記憶装置となる。データ書込み動作（例えば選択されたメモリ素子にデータ「1」を書き込むこと）は、選択された行線を介して選択された列線へ所定の電流（例えば、その行線／列線を直接相互接続するメモリ素子のヒューズを切断するのに十分な電流）を加えることにより行うことができる。列線及び行線を使用してメモリ素子をアドレス指定してメモリ素子が導電状態（データ「0」）にあるか非導電状態（データ「1」）にあるかをセンスすることにより、メモリアレイからデータを読み出すことができる。
【００４０】
アレイの各メモリ素子26内のダイオード素子66は、データの読み書きのために列線及び行線を使用して一意にメモリ素子をアドレス指定するのを助ける。行／列クロスポイントメモリ素子でダイオードを用いない場合には、所与の列線と行線との間の多くのメモリ素子を通る電流経路が存在することになる。しかし、各メモリ素子を通る一方向の導電経路を形成するダイオード素子を用いる場合には、１つの列線及び１つの行線を使用して１つのメモリ素子を一意にアドレス指定することが可能となる。換言すれば、１つの行線から１つの列線への回路を形成することにより、１つのメモリ素子のみを通して電流を流すことが可能になる。その回路内に所定の「データ書込み」電流を加えることにより、当該メモリ素子内のヒューズを切断させてデータ「0」をデータ「1」に変化させることができる。また、回路内の抵抗をセンスすることにより、メモリ素子ヒューズが切断されているか無傷であるかを判定し、これによりデータが「1」であるか「0」であるかを読み出すことができる。
【００４１】
このため、ダイオード素子66は、読出し及び書込み動作時におけるメモリアレイ内のメモリ素子間のクロストークの発生を低減させるものとなる。更に、ダイオードの非線形の電流−電圧（Ｉ−Ｖ）特性によって、データセンシングのＳＮ比が改善され、これはリモートでのセンシング及びコードワードアドレス指定を助けるものとなる。センス回路がインタフェイス及び制御回路14内にあり、該制御回路14が別個の集積回路内に収容されるため、メモリモジュール内のデータはリモートでセンスされる。また、メモリモジュール20とインタフェイス及び制御回路14との間に必要となる接続の数を低減させるために、以下で説明するようなアドレス指定回路を使用して、メモリ素子の順序変更（permuted）ダイオードロジックアドレス指定が用いられる。
【００４２】
メモリアレイは、本書では、その構造に鑑みてクロスポイントアレイメモリと称する場合もあり、図５は、好適な実施形態のメモリアレイの単位セルを単純化して示す平面図を提供するものである。クロスポイントアレイメモリの基本構造は、互いに隔置された複数の平行な導体の組であって互いに直交する組からなる２つの層を含み、該層間に半導体層が配置される。該２組の導体は、厳密に１つの場所において各行電極が各列電極と交差するように重なり合う行電極及び列電極を形成する。これらの各交点において、半導体層（図５の符号75）を介して、行電極（図５の符号62）と列電極（図５の符号60）との間に１つの接続が形成され、該半導体層が直列のダイオード及びヒューズのように機能する。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位が印加された場合に全てのダイオードが同一方向にバイアスされるような向きを有する。ヒューズ素子は、臨界(critical)電流が流れる際に回路を開く別個の素子として実現することが可能であり、又はダイオードの挙動に含めることが可能である。
【００４３】
一般に本書では、半導体層（例えば符号75）は単一層のものを指すが、実際には、異なる材料からなる複数の層を用いることが可能である。該層は、様々な構成の金属、更には誘電体といった半導体以外の材料を含むことが可能である。所望の機能を実施するのに適した材料及び構造については他の場所で詳細に説明する。
【００４４】
図６は、クロスポイントライトワンスダイオードメモリアレイの概要を示す説明図である。同図には、８行×８列のアレイが示されている。図示のように行電極及び列電極に電圧が印加される（すなわち、電位「−Ｖ」である１つの列電極を除く全ての列電極が電位「Ｖ」であり、電位「Ｖ」である１つの行電極を除く全ての行電極が電位「−Ｖ」である）場合には、１つのダイオードのみが順バイアスされることになる。図６の場合、アレイの左上隅のダイオード（90）のみ順バイアスされることになる。一番上の行及び最も左の列のダイオードはバイアスされず、アレイ内の残りのダイオードは逆バイアスされることになる。これは、該アレイのアドレス指定方式を構成するものである。かかる電位にある電極を有する行と列との間に電流が流れる場合には、左上のダイオードのヒューズは無傷である（例えばデータ「0」を表す）。逆に、該構成で電流が流れない場合には、対応するダイオード／ヒューズは切断されている（例えばデータ「1」を表す）。アレイ電極に印加される電圧の振幅を調整することにより、選択されたダイオードにより多くの電流を流すことができる。該電圧によってヒューズのしきい値電流を超える電流が発生した場合には、ヒューズを切断してメモリ素子の状態を変化させることができる。これは、メモリの書込み方式を構成するものである。
【００４５】
メモリアレイ内のヒューズを切断するために必要とされる実際の電流（又は、その電流を達成するために印加される電圧）は、製造時に予測可能であり、かつ制御可能でなければならない。これに影響を与える因子となるのはメモリ素子内を流れる電流密度であるため、素子を切断するために印加される電圧／電流は、その素子の接合面積を変更することにより調整することができる。例えば、クロスポイント電極の交点の断面積を小さくすると、ヒューズを切断すべく臨界電流密度に到達させるために加える必要のある電流／電圧も小さくなる。この方式をメモリ回路の設計及び製造時に用いて、所望のクロスポイントヒューズのみを切断するよう制御電圧を確実に印加できるようにすることが可能である。
【００４６】
メモリアレイアドレス指定回路
メモリモジュールに対する相互接続を単純化するために、メモリ素子へのアクセスに多重化されたアドレス指定方式を用いることが望ましい。換言すれば、メモリアレイ内の各メモリ素子が、該アレイの行線及び列線の総数よりも少ないアドレス指定線を介して外部回路から一意にアドレス指定可能であることが望ましい。この目的のために、アドレス指定回路（30）は、メモリアレイと同じ基板上に含められる。
【００４７】
好適な実施形態のアドレス指定回路は、本書では、多重化（multiplexing）及び／又は多重分離化（de-multiplexing）機能を実行するものとして示す場合がある。本書の文脈では、「多重化」という用語は、（選択された方式が従来の多重化構成と幾分異なる場合であっても）好適な実施形態で利用される順序変更ダイオードロジックアドレス指定という形を包含するものとして理解されるものである。
【００４８】
好適な実施形態では、アドレス多重化／多重分離化機能は、以下で説明する、順序変更ダイオードロジックと呼ばれるロジック方式を使用して実行される。図７は、直列のヒューズ及びダイオードにより表される１つのライトワンスメモリ素子102を示している。メモリ素子102は、行電極104と列電極106との間に接続される。行アドレスダイオード論理回路110は行電極104に接続され、列アドレスダイオード論理回路120は列電極106に接続される。図示するような行アドレス回路110は、行電極とプルアップ電圧＋Ｖとの間に接続された抵抗素子112を含む。該行アドレス回路110はまた、行電極に接続されたアノードと、Ｘ,Ｙ,Ｚで示すそれぞれの行アドレス入力電圧により制御されるカソードとを有する複数の行アドレスダイオード114を含む。列アドレスダイオード論理回路120も同様に構成され、抵抗素子122が列電極106とプルダウン電圧−Ｖとの間に接続される。複数の列アドレスダイオード124は、列電極に接続されたカソードと、Ａ、Ｂ、Ｃで示すそれぞれの列アドレス入力電圧により制御されるアノードとを有する。
【００４９】
先ず、行アドレス入力電圧（Ｘ,Ｙ,Ｚ）のために＋Ｖ及び−（Ｖ＋ΔＶ）の論理レベルが用いられる行アドレス回路110について考察する。自明であるように、電圧＋Ｖが論理「１」を表す場合には、行アドレス回路110は、入力としてダイオードカソード（Ｘ,Ｙ,Ｚ）を有すると共に出力として行電極104を有するＡＮＤゲートのように動作する。行電極104は、３つ全ての行アドレス入力（Ｘ,Ｙ,Ｚ）がHighの場合にのみHigh（＋Ｖ）になる。同様に、列アドレス回路120は、負論理のＡＮＤゲートのように動作する。この場合、−Ｖ及び（Ｖ＋ΔＶ）の論理レベルが列アドレス入力（Ａ,Ｂ,Ｃ）に加えられると、列電極106の出力は、３つ全ての入力が−Ｖである場合にのみ−Ｖになる。行アドレス入力（Ｘ,Ｙ,Ｚ）の全てが＋Ｖのカソード電圧をダイオード114に印加し、及び列アドレス入力（Ａ,Ｂ,Ｃ）の全てが−Ｖのアノード電圧をダイオード124に印加する場合に、メモリ素子102が選択される。図７には３つの入力回路しか示していないが、このアドレス指定方式は、任意の数の入力を含むように拡張することが可能である。
【００５０】
ｎ個のノードからなるｄ個のグループの各々から１つのアイテムが選択される場合には、ｎd個の順列が存在する。それゆえ、ｎd個の電極を、ダイオードを介して、ｄ個のグループの各々におけるｎ個のノードのうちの１つに接続することができる。各グループ中の厳密に１つのノードにHigh論理レベルが加えられる場合には、１つの電極のみが選択されることになる。これは、１つの電極に接続された全ての線が該電極を選択するためにHighにならなければならず、同じ接続を２つの電極が共有することがないからである。
【００５１】
図８は、上述のようにメモリ素子をアドレス指定するために接続された行電極及び列電極を有する８×８のライトワンスメモリアレイ150の概要を示している。参照するために、メモリアレイ150の列電極に符号Ｇ0〜Ｇ7を付し、行電極に符号Ｈ0〜Ｈ7を付してある。３つのアドレス指定グループに行（Ｘ,Ｙ,Ｚ）及び列（Ａ,Ｂ,Ｃ）の各々が与えられる。各アドレス指定グループは、２つの相補的なアドレス指定ノード（例えばＡ1及びＡ2）を有し、各ノードは、８個の対応する行／列電極のうちの４つに接続される。ノードと行／列電極との間の接続パターンは、各アドレス指定グループによって異なる。図８の例では、接続パターンは次の通りである。
【００５２】
【表１】
0003936246.tif 000002
【００５３】
【表２】
0003936246.tif 000003
【００５４】
列電極と列アドレス指定ノードとの間の接続は、それぞれ、符号152で示すように接続されたダイオードを含み、行電極と行アドレス指定ノードとの間の接続は、それぞれ、符号154で示すように接続されたダイオードを含む。これらのダイオードの大部分は、不必要な複雑化を回避すべく図８には示さない。この例におけるトポロジは、アレイ内の電極の一端に全て接続されたアドレス線を示しているが、該アドレス線は電極の一端又は両端（アレイの側面）に容易に接続することが可能である。
【００５５】
メモリアレイ150は、アドレス指定ノード（Ａ1、Ａ2等）に電圧を印加することによりアドレス指定される。各アドレス指定グループからの１つのノードのみにイネーブル電圧が印加される。これにより、アレイ150からの１つのメモリ素子を図７に関連して説明したように選択することが可能となる。
【００５６】
Ｎ個のメモリ素子からなるクロスポイントアレイは、２√Ｎ個の行及び列電極を必要とする。これらの電極は、２ｄ2d√Ｎ本（ｄはネットワークの次数(order)）のアドレス線によりアドレス指定することが可能である。例えば、108個のメモリ素子は、全部で20000個の行及び列電極を必要とするが、２次ネットワーク（行のための100ノードと列のための100ノードとからなる２グループ）の場合には400本の線により、また４次ネットワーク（行のための10ノードと列のための10ノードとからなる４グループ）の場合には80本の線により、アドレス指定することが可能である。一般に、高い次数のネットワークの場合には、線の数は２ｄに近づく。
【００５７】
このセンス方式で直面し得る問題点は、大きな（108）ダイオードアレイ内に小さな漏れ電流が存在する場合に、順バイアスされた１つのダイオードからの電流が該漏れ電流に圧倒される(swamp)可能性があり、このため、ダイオードの順バイアス電流を明らかにセンスすることが困難になる、という点である。この問題に対する１つの実施可能な解決法として、行及び列電極の電源のストライピングを実施して、任意の時点でアレイの小部分しかアクティブにならないようにすることが挙げられる。この場合、アドレス線は、依然としてアクティブになるが、メモリダイオードにバイアスを加えないことになる。電源のストライピングは、実際に、アドレス指定方式の一部を構成して相互接続の効率を維持することが可能なものである。
【００５８】
多数のメモリモジュール層にわたるアドレス指定
アドレス指定されたメモリ素子の状態をセンスするための実施可能なシステムの幾つかは、アドレス指定されたダイオードメモリ素子が行電極と列電極との間の唯一の電流経路であることに依存するものである。しかし、メモリモジュールで並列アドレス指定が用いられる場合には、行アドレス線と列アドレス線との間に２つ以上の導電経路が存在する可能性が生じ、このため、該センス方式を用いた場合には問題が生じることになる。したがって、多数のメモリアレイから複数のメモリ素子を並列に検出するための方法及びシステムを以下に提示する。
【００５９】
上述のように、本書に開示すメモリモジュールの好適な構成は多数の層の積層体からなる。その各層はライトワンスメモリアレイを含み、この場合、様々な層のメモリアレイが共通のアドレス指定線を共有し、外部の回路に必要となる接続の数を低減できるようになっている。例えば、メモリモジュールは、Ｎ個のメモリ素子を有するアレイ（すなわち√Ｎ個の行電極及び√Ｎ個の列電極）を各々が含むＭ個の層から構成される場合には、ｉ番目の行及びｊ番目の列が１つの層上でアドレス指定される際に、それらが全ての層上でアドレス指定される。これは２つの理由により望ましい。第１に、ｍ個の層を並列に読み出すことができることにより、所与のシリアルビットレートを達成するために必要となる読み出し速度及び書き込み速度がｍ分の１になる。第２に、メモリの各層毎に別個のアドレス線が必要である場合には、層から層への接続及びメモリモジュールからインタフェイス及び制御回路への接続の数が管理困難なものとなり得る。
【００６０】
並列アドレス指定に関する問題に対する好適な解決策は、アドレスダイオードが接続されるのと同じノードにおいて各行及び／又は列電極にセンスダイオードを追加することを含む。各行センスダイオードの他端は共通の行センス線に接続され、同様に、それぞれの列電極に接続されない各列センスダイオードの端部は共通の列センス線に接続される。アドレス指定されたメモリ素子の状態は、行センスダイオード若しくは列センスダイオード又はその両者から検出することができる。
【００６１】
アドレス指定されるメモリビットの状態は、センス線を介して適当に選択されるバイアス点まで流れる電流によって判定される。電流が何れかのセンス線を流れるために、２つの条件が満足されなければならず、すなわち、（1）ダイオードメモリ素子がアドレス指定されなければならず、（2）該素子のヒューズが切断されなければならない。ダイオードがアドレス指定されない他の全ての場合には、ヒューズの状態にかかわらず、対応する行及び／又は列のセンスダイオードが順バイアスされることはなく電流を通さないことになる。それゆえ、１つのセンス線が全ての行（又は列）電極に接続され、行及び列アレイ内の１つのメモリ素子がアドレス指定される場合には、該メモリ素子の状態を明確に判定することができる。
【００６２】
行及び列センス線の使用は、読み出し処理速度を妥協することにより信号検出マージンを改善することなく、冗長性を提供するものとなる。また、行又は列電極の何れかにセンス線を追加することによって、及び／又はセンス線と行又は列電極との間の接続と並列に追加のダイオードを配設することによっても、冗長性を追加できることに留意されたい。
【００６３】
図９は、上述の技術を用いたアドレス指定及びセンス回路250の概要を示す回路図である。同図には、ライトワンスメモリアレイからの複数のメモリ素子260が示されており、該複数のメモリ素子260は、上記のようにメモリアレイをアドレス指定するよう構成されたそれぞれの行及び列アドレス指定回路270,280に接続される。アドレス指定及びセンス回路250はまた、共通行センス線274及び共通列センス線284を含む。該共通行センス線274は、それぞれの行センスダイオード272を介してメモリアレイの各行電極に接続される。詳細には、各ダイオード272は、対応する行電極に接続されたアノードと、共通行センス線に接続されたカソードとを有する。同様に、列センスダイオード282は、共通列センス線284からメモリアレイのそれぞれの列電極へと接続される。ダイオード282のカソードは、それぞれの列電極に接続され、そのアノードは共通列センス線に接続される。
【００６４】
図示の例では、中央のメモリ素子（262）がアドレス指定される。これは、メモリ素子262が、アドレス指定回路により選択された行電極及び列電極の両方に接続された素子だからである。図示のように、該メモリ素子262は、印加された電圧に起因して行及び列アドレスダイオードの何れも導電しない場合のアドレス指定回路に対応する。メモリ素子262のヒューズが切断されている場合には、センスダイオード272,282の両方を介して行及び列センス線274,284に電流が流れることになる。中央のメモリ素子が無傷である場合には、アレイ内の他のあらゆるメモリ素子のヒューズの状態にかかわらず何れのセンス線にも電流は流れないことになる。この場合、アドレス指定されたメモリ素子に対応するセンスダイオードに電流は流れず、他の全てのメモリ素子は非選択状態となる。これは、該アドレス指定方式が、アドレスダイオードのうちの少なくとも１つを確実に導電状態にし、これにより対応するセンスダイオードを逆バイアスすることが保証されるからである。
【００６５】
アレイ内の２つ以上の行又は列電極がアドレス指定される場合にも、各メモリ素子の少なくとも一端を他のメモリ素子とは異なるセンス線に接続できるのであれば、全てのアドレス指定された線の交点におけるメモリ素子の状態を依然として判定することが可能である。該構成の結果として検出マージン(detection margin)が低減することになる。例えば、２つのアドレス指定された行及び１つのアドレス指定された列について考察する。該アドレス指定されたヒューズの全てが無傷である場合には、センスダイオードは、２つの抵抗を介して電源レールのうちの１つと並列に接続され、また１つの抵抗のみを介して他の電源レールに接続されるものと考えられる。この状態を検出できるようにするために、センス線の端子にかけられるバイアスは、電源レール電圧のうちの１つに近い電圧に調整されるべきであり、その結果、ヒューズが切断された状態を検出する際の電流が低く（信号が小さく）なる。これは、多数のクロスポイントアレイが同じアドレス線を共有するが該アレイ自体のセンス線を有する場合、及び複数のクロスポイントメモリの積層体の場合、又は多数の相互に接続されていないクロスポイントアレイが単一の基板上に存在する場合のように、アドレス指定された各行及び列が、多くとも１つの他のアドレス指定された列／行と交差する場合には、問題にはならない。
【００６６】
図１０は、上述の形式のアドレス指定及びセンス回路を有するクロスポイントダイオードメモリアレイの概要を示すレイアウト図である。同図に示すように、列電極502及び行電極504は互いに直交し、半導体層によって分離された個々の層上に形成される。該電極の交点にダイオードが形成されてクロスポイントダイオードメモリアレイ506が形成される。同図では、無傷のダイオード素子を個々の交点において「O」で示し、切断されたダイオード素子を「X」で示す。図示のクロスポイントメモリアレイはデータを格納しておらず、それゆえ、該アレイ内の全てのダイオードは無傷となっている。
【００６７】
行及び列電極は、クロスポイントアレイから外側に延び、その端部はプルアップ／プルダウン抵抗508（図７の抵抗112,122に対応する）で終端する。複数の列アドレス線510及び少なくとも１つの列センス線512が、メモリアレイと終端抵抗との間の列電極と交差する。列アドレス線及び列センス線は行電極と同じ導体層上に形成され、それらが列電極と交差する場所において、その間にダイオード接合が形成されるようになっている。列センス線によって形成されるダイオード素子は、図９のダイオード282に対応し、列アドレス線によって形成されるダイオードは、図９のダイオード280に対応する。上記のアドレス線のグループ／ノード配列は、列アドレス線の素子のうちの選択された素子を切断し、所望のダイオード接続を無傷のままにしておくことにより、形成される。このアドレス指定回路のプログラミングは、以下で概説するように、回路の作製後に完成させることができる。
【００６８】
行電極504は同様に、行アドレス線514及び行センス線516と交差する。行アドレス線及び行センス線は、列電極と同じ導体層上に形成され、行アドレスダイオード（例えば図９の符号270）及び行センスダイオード（例えば図９の符号272）が形成される。
【００６９】
作製時に、ダイオード接合は、各列アドレス線と各列電極との間、及び各行アドレス線と各行電極との間に形成される。しかし、上述のグループ／ノードアドレス指定方式を実施するために、アドレス指定線とアレイ電極との間に、選択されたダイオード接続のみが保持される必要がある。選択された接続の「プログラミング」は、回路の製造後に、特定のアドレスダイオードを切断して、選択されたダイオード接続のみを無傷にしておくことにより、完成させることができる。これは、例えばアレイ電極に対するダイオード接合の断面積を選択的に変動させるよう線幅を調整してアドレス線を製造することにより達成される。上述のように、所与のダイオード素子の断面積を調整して、ダイオードを切断するために臨界電流密度に到達させる必要のある印加電圧／電流を変更することができる。このため、アドレス線幅は、アレイ電極との特定の交点で狭くなり、該交点におけるダイオードの断面積が小さくなるように、調整される。次いで、該回路にプログラミング電圧が印加される際に、該小さな断面積を有するダイオードのみを切断して、所望のダイオード接続を無傷のままにしておくことができる。
【００７０】
センス時におけるアレイ内の漏れ電流は、上記技術を使用して最小限にすることができる。例えば、行及び列電極の端部への電源接続は、複数のグループ又はストライプをなすよう構成することが可能であり、この場合、アドレス指定されたメモリ素子が存在するアレイ領域のみに電源が供給され、残りの電極は高インピーダンス状態に接続される。上述の並列アドレスセンス方式は、メモリアレイのアドレス指定されていない部分の電源をオフすることによる影響を受けるものではない。該電源ストライピングは、アドレス指定方式の一部として用いて相互接続効率を維持することが可能なものである。
【００７１】
図１１は、回路構成要素の相対的な配置の一例を示す、メモリモジュール層600の構造的なレイアウトを示すブロック図である。メモリアレイ602は中央に配置され、その周辺部には、アドレス／センス線604、プルアップ／プルダウン抵抗606、及び電源ストライピング結合608が配置される。これらの回路の周辺には、外部との相互接続を形成するための接点パッド610が配置される。上記説明から分かるように、該メモリモジュール層600の物理的な構造は著しく単純なものであり、行／列電極は、アレイから、アドレス／センス回路、抵抗、及びストライピング接続を介して配線接点パッドへと延びている。アドレス及びセンス線は、同様に配置され、全てのダイオード回路素子は、導体の交点において自動的に形成される（特定のダイオードは上述のように後にプログラミング時に切断される）。
【００７２】
メモリモジュール層のレイアウトの一部を図１２に更に詳細に示す。この場合には、列電極612及び行電極613を有するメモリアレイ602の一部が示されている。該列電極が列センス線614及び列アドレス線616によって交差されて、アドレス／センス回路604が形成される。位置606で、列電極内にプルアップ／プルダウン抵抗が形成される。列電極はストライプ状に配列され、その複数の電極グループが個別の電源端子608a,608bに接続される。行電極（図示せず）も同様に配列される。該電源ストライピング接続は、一時にメモリアレイの一部分のみに電源を供給し、これにより該部分（サブアレイ）のみを選択することにより、アドレス指定方式並びに漏れ電流低減機構の一部として使用することができる。
【００７３】
アドレス及び電源線が、メモリモジュール内の全ての層に対してバス接続される（共通に接続される）ものと仮定すると、データの書き込みは、各層上の１ビットをアドレス指定し、（電源ストライピングにより決定される）アクティブなサブアレイ内の電源を読み出しレベルから書き込みレベルにストローブすることにより、実行することができる。しかし、異なるデータ状態を異なる層に書き込むことが可能でなければならず、これは、センス線を使用して、メモリ素子のダイオード／ヒューズが保護されるべき層上の電圧をプルダウンさせることにより、達成することができる。これは、センスダイオードが、メモリアレイ素子を切断することになる電流に耐えなければならないことを意味している。したがって、センスダイオードは、その内部を通る電流密度を低減させるようその断面積を拡大して製造されることになる。
【００７４】
冗長なセンス線の別の考え得る利用法として、書込みが行われる前にメモリの機能を検査することが挙げられる。行及び列電極の端部への電源接続の様々な状態と相まって、様々なセンス線からの一貫性のない測定値から情報を収集して、欠陥のあるメモリ素子及び／又は欠陥のあるアドレス指定を明らかにすることが可能である。この情報を使用して、メモリモジュールの欠陥領域への書き込みを回避するために使用できるスパーリング(sparing)テーブルを生成し、これにより処理の歩留まりに対する製造公差を改善することが可能である。
【００７５】
集積回路構造
好適な実施形態のメモリ回路は、メモリアレイを含み、アドレス指定回路は、例えば、プラスチック基板50上に、金属−半導体−金属（MSM）プロセスにより形成することができる。該MSMプロセスの結果として、半導体材料からなる１つ又は複数の層を間に有する２つの導電性金属回路のパターニングされた層が形成される。金属層が交差して半導体層の両側で接触する場所において、該金属層間にダイオード接合が形成される。MSMダイオード集積回路の製造については、例えば、「X-Y Addressable Electric Microswitch Arrays and Sensor Matrices Employing Them」と題する国際特許出願第WO99/39394号公報に記載されている。上記の類のメモリモジュールのメモリ回路の製造及び構成の更なる細部については、上記引用の同時係属中の米国特許出願の明細書に見い出すことができる。
【００７６】
全般的な考察
本書に記載されるメモリシステムは、該メモリシステムを、ディジタルカメラ（スチル画像及び／又はビデオ）、ディジタル音楽プレーヤ／レコーダ（例えばMP3プレーヤ）、携帯情報端末（PDA）、移動電話等といったポータブルデータ記憶用途に特に適したものにする幾つかの特徴を有する。該メモリシステムは、かかる装置にとって有用な十分なデータ記憶容量を提供することが可能なものであり、比較的低コストで製造することができる。データは、該メモリに書き込んだ後に永久的に格納することが可能である。このため、大容量記憶装置（例えば100MB〜1GBを越えるもの）を、ポータブル装置で用いる永久的なアーカイブ用記憶装置のために低コスト（例えば約5ドル未満）で提供することができる。
【００７７】
該データ記憶装置は、安価な材料及び処理技術を用いることにより低コストで製造されるメモリモジュールによって提供される。該メモリモジュールは、クロスポイントメモリアレイ及びアドレス指定回路を各々が有する複数の層から形成することが可能である。その各層は、ポリマー又は誘電体コーティングされた金属薄膜といった安価なフレキシブル基板（従来の単結晶シリコン基板よりも遙かに安価であり、比較的高速で安価な製造プロセスの使用を可能にするもの）上に形成することができる。各層上に形成される回路は、クロスポイントメモリアレイ及びそれに関連するアドレス指定回路を含み、単純な構造に設計して製造プロセスの単純化を可能にするものである。詳細には、メモリアレイ及びアドレス指定回路は、メモリアレイ及びアドレス指定回路の両方を同一の単純なプロセスを使用して製造することを可能にする、順序変更ダイオードロジック方式により設計される。
【００７８】
各メモリモジュール層は、半導体層を間に有する別個の層として構成される２組の電極導体を有する。該電極は、直交するマトリクスとして配置され、交差する電極の各対の交点において、半導体層にメモリ素子が形成される。該半導体層は、プラスチック基板に適合するよう低温処理を可能とし、またアモルファスシリコン材料とすることが可能なものであり、若しくは１つ又は２つ以上の有機半導体材料から構成することが可能なものである。半導体層により分離された電極層が交差する場所で、２つの電極導体間に整流接合が形成される。各整流接合は、ヒューズ素子と直列のダイオードと見なすことができ、かかる接合は、メモリアレイ及びダイオードロジックアドレス指定回路の基本的な部分を形成する。
【００７９】
メモリモジュール層上に含まれるアドレス指定回路は、アレイ内のメモリ素子に対する読み出し又は書き込みを行うために必要となる外部からアクセス可能なアドレス指定線の数を低減させるのを容易化する。これは、例えばメモリモジュール内の層から、外部の読み出し及び書き込みのための回路への、相互接続の数を、管理可能なものとすることを容易化する。例えば、上記の順序変更ダイオードロジックアドレス指定方式を使用すると、100,000,000ビットのメモリアレイを56本の外部アドレス指定線によりアドレス指定することができる。また電源ストライピングを用いることも可能であり、この場合には、所与の時点でメモリアレイの一部のみに電源が供給され、これによりアレイ内の漏れ電流が低減される。電源ストライピングはまた、メモリアレイのアドレス指定方式の一部を構成することが可能である。
【００８０】
インタフェイス及び制御回路は、メモリモジュールとは別個に配設され、例えば、従来の１つ又は２つ以上の集積回路という形で構成される。該インタフェイス及び制御回路は、メモリモジュールに加えられることになるアドレス指定信号を生成するための回路と、格納されているデータを読み出すためのセンス回路とを含む。そのセンス方式は、電荷ではなく電流レベルに基づくものであり、これにより、センス回路がメモリモジュールからリモートでより容易にデータを読み出すことが可能になる。更に、そのデータ記憶は、メモリ素子のヒューズが切断される際の抵抗値の大きな変化に基づくものであり、このため比較的大きなセンス信号が提供されることになる。
【００８１】
メモリモジュール内のデータ記憶装置は、インタフェイス及び制御回路とは別個に配設されるため、メモリモジュールがその最大記憶容量に達した際に該メモリモジュールを交換し、同じインタフェイス及び制御回路で別のメモリモジュールを使用することができる。これは、より多くのデータ記憶が必要とされる際に、メモリシステムの最も再利用可能な構成要素を交換する必要がないことを意味している。また、インタフェイス及び制御回路は、メモリモジュール製造プロセスによって制限されないため比較的複雑にすることが可能であり、またメモリシステムにおける一度限りのコストを呈するものであるため比較的高価にすることが可能である。かかる事実を利用して、インタフェイス及び制御回路に高度な誤り検出及び訂正能力を設けることが可能となり、これにより、メモリシステムを、リモートでセンスするにもかかわらず誤りに対する許容性を有するものとすることが可能となり、また不完全に製造されたメモリモジュールにうまく対処することにより不完全な製造プロセスによる製品から使用可能なメモリモジュールの数を増大させることが可能となる。
【００８２】
本発明の好適な実施形態の上記の詳細な説明は、例示を目的として提供したものに過ぎず、本発明の特許請求の範囲から逸脱することなく本開示の回路、構造、構成、及びプロセスに対する多くの変形形態が実施可能である。例えば、好適な実施形態のメモリアドレス指定システムは、主にメモリ回路の複数の層を有するメモリモジュールに関して説明したが、多くの他の応用形態が実施可能であることが容易に理解されよう。
【００８３】
メモリモジュールの構造もまた、本発明の原理を保持しつつ多くの実施可能な変形形態を有するものである。本開示の実施形態では、各層上に１つのメモリアレイが製造され、該複数の層が位置合わせされて積層される。代替的に、該各層は、２つ以上のメモリアレイを含むことが可能であり、該複数の層は異なる態様で（例えば扇子状に折り畳んで(fan-fold)）積層することが可能である。また、実施形態によっては、１つの基板上に多数の回路層を製造することが有利となる可能性がある。
【００８４】
当業者には明らかであるように、本発明の原理は、特許請求の範囲に規定する本発明の範囲から逸脱することなく、本書に記載する回路、構造、配置、及びプロセスに対する多くの他の変形形態に適用することが可能である。
【００８５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１組のアドレス線(510)及び第２組のアドレス線(514)から第１組の電極(502)及び第２組の電極(504)を有するクロスポイントメモリアレイ(25)をアドレス指定するためのアドレス指定回路(30)であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間の第１のダイオード接続(152)であって、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１のダイオード接続(152)と、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間の第２のダイオード接続(154)であって、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２のダイオード接続(154)と、
前記第１組のメモリアレイ電極及び／又は前記第２組のメモリアレイ電極の各々へのダイオード接続(282)を有する少なくとも１つのセンス線(512)と
を含む、アドレス指定回路(30)。
２．前記第１のダイオード接続のダイオード素子が、前記メモリアレイ電極及び前記アドレス線に対して前記第２のダイオード接続のダイオード素子とは異なる向きに向けられている、前項１に記載のアドレス指定回路。
３．前記第１のダイオード接続が、前記各メモリアレイ電極に接続されたアノードと、前記各アドレス線に接続されたカソードとを有するダイオード素子を含み、前記第２のダイオード接続が、前記各メモリアレイ電極に接続されるカソードと、前記各アドレス線に接続されたアノードとを有するダイオード素子を含む、前項２に記載のアドレス指定回路。
４．前記クロスポイントメモリアレイが、前記第１及び前記第２組の電極の交点に形成されたダイオードベースのメモリ素子(506)のアレイを含み、該電極の端部が、それぞれの抵抗素子(508)を介して電源接続に接続される、前項１に記載のアドレス指定回路。
５．前記電源接続が、前記クロスポイントアレイの各部に選択的に電源を供給することを可能にするよう複数の電源ストライピンググループ(608a,608b)で構成される、前項４に記載のアドレス指定回路。
６．複数の前記クロスポイントメモリアレイの各々が、第１のダイオード接続、第２のダイオード接続、及び少なくとも１つのセンス線をそれぞれ有しており、前記アドレス線が、前記複数の第１及び第２のダイオード接続に並列に接続される、前項１に記載のアドレス指定回路。
７．第１のセンス線(512)及び第２のセンス線(516)を含み、該第１のセンス線が前記第１組の各メモリアレイ電極へのダイオード接続を有し、該第２のセンス線が前記第２組の各メモリアレイ電極へのダイオード接続を有する、前項１に記載のアドレス指定回路。
８．前項１に記載のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路(22)。
９．前項６に記載の複数のクロスポイントダイオードメモリアレイ及びアドレス指定回路を含む集積回路(20)。
10．前記クロスポイントダイオードメモリアレイ及びアドレス指定回路が、同じ製造プロセスで形成される、前項８に記載の集積回路。
11．メモリ回路(600)であって、
第１組の横断電極(502)及び第２組の横断電極(504)を有し、該第１組及び第２組の電極の交点に各メモリ素子(506)が形成される、クロスポイントメモリアレイ(25)であって、前記各メモリ素子が、その２値状態のうちの少なくとも１つの状態でダイオード素子(66)を含む、クロスポイントメモリアレイ(25)と、
アドレス指定回路(30)とを含み、該アドレス指定回路(30)が、
第１組のアドレス線(510)であって、該第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を有しており、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続する、第１組のアドレス線(510)と、
第２組のアドレス線(514)であって、該第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を有しており、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続する、第２組のアドレス線(514)と、
前記第１組のメモリアレイ電極の各々及び／又は前記第２組のメモリアレイ電極の各々へのダイオード接続(282)を有する少なくとも１つのセンス線(512)と
を含む、メモリ回路(600)。
12．前記第１のダイオード接続のダイオード素子が、前記メモリアレイ電極及び前記アドレス線に対して前記第２のダイオード接続のダイオード素子とは異なる向きに向けられている、前項11に記載のメモリ回路。
13．前記メモリアレイ電極の端部が、各抵抗素子(508)を介して電源接続に接続され、該電源接続が、前記クロスポイントアレイの各部への電源の選択的な供給を可能にするよう複数の電源ストライピンググループ(608a,608b)に構成される、前項11に記載のメモリ回路。
14．前項11に記載の複数のクロスポイントメモリアレイと各アドレス指定回路とを含むメモリ回路であって、該各アドレス指定回路からの前記アドレス線が並列に接続される、メモリ回路。
15．前記アドレス指定回路が、第１及び第２のセンス線を含み、該第１のセンス線が前記第１組のメモリアレイ電極の各々へのダイオード接続を有し、該第２のセンス線が前記第２組のメモリアレイ電極の各々へのダイオード接続を有する、前項11に記載のメモリ回路。
16．前記第１のダイオード接続が、前記第１のアドレス線と前記第１のメモリアレイ電極との交点に形成され、前記第２のダイオード接続が、前記第２のアドレス線と前記第２のメモリアレイ電極との交点に形成される、前項11に記載のメモリ回路。
17．前項11に記載の複数のメモリ回路を含むメモリシステム(20)であって、該複数のメモリ回路からの前記第１及び前記第２組のアドレス線が、アドレス指定信号を並列に受信するよう接続され、該複数の各メモリ回路からの前記少なくとも１つのセンス線が別個に配設される、メモリシステム(20)。
18．前項11に記載の少なくとも１つのメモリ回路を有する集積回路(22)。
19．前記メモリアレイ及び前記アドレス指定回路が同じ製造プロセスで形成される、前項18に記載の集積回路。
20．誘電体基板表面(50)上に形成される、前項18に記載の集積回路。
21．前項18に記載の複数の集積回路を含むメモリモジュール(20)。
22．前記複数のメモリ回路からの前記第１組及び前記第２組のアドレス線が、アドレス指定信号を並列に受信するよう接続され、前記複数の各メモリ回路からの前記少なくとも１つのセンス線が別個に配設される、前項21に記載のメモリモジュール。
23．前項20に記載の複数の集積回路を含むメモリモジュール(20)。
24．前記複数の集積回路が互いに積層される、前項23に記載のメモリモジュール。
25．第１組のアドレス線(510)及び第２組のアドレス線(514)から第１組の電極(502)及び第２組の電極(504)を有するクロスポイントメモリアレイ(25)をアドレス指定するための方法であって、
前記第１組のアドレス線と前記第１組のメモリアレイ電極との間に第１のダイオード接続(152)を形成し、該第１のダイオード接続が、前記第１組のメモリアレイ電極の各々を前記第１組のアドレス線の一意の各サブセットに接続し、
前記第２組のアドレス線と前記第２組のメモリアレイ電極との間に第２のダイオード接続(154)を形成し、該第２のダイオード接続が、前記第２組のメモリアレイ電極の各々を前記第２組のアドレス線の一意の各サブセットに接続し、
前記第１組のメモリアレイ電極及び／又は前記第２組のメモリアレイ電極の各々へのダイオード接続(282)を有する少なくとも１つのセンス線(512)を配設し、前記第１組及び前記第２組のアドレス線に所定の電気信号を加えて、前記少なくとも１つのセンス線を使用して前記メモリ素子の状態を検出することを可能にすることにより、前記メモリアレイ内のメモリ素子(262)をアドレス指定する、という各ステップを含む方法。
26．前記第１及び前記第２のダイオード接続並びに前記少なくとも１つのセンス線が、前記クロスポイントメモリアレイと同じ製造プロセスで形成される、前項25に記載の方法。
27．複数のクロスポイントメモリアレイ(20)を、第１及び第２のダイオード接続並びにセンス線をそれぞれ用いて形成し、前記所定の電気信号が、前記各センス線上で別個のメモリ素子のセンス出力が得られるよう前記複数のメモリアレイの前記アドレス線に並列に加えられる、前項25に記載の方法。
28．前記少なくとも１つのセンス線が、前記少なくとも１つのセンス線に加えられた所定の電気信号に従って、アドレス指定されたメモリ素子への書き込みをイネーブルにし又は防止するための書込みイネーブル線として機能する、前項25に記載の方法。
29．複数のクロスポイントメモリアレイが、前記第１及び前記第２のダイオード接続並びに前記センス線をそれぞれ用いて形成され、前記所定の電気信号が、前記各クロスポイントメモリアレイ内の対応するメモリ素子をアドレス指定するように前記複数のメモリアレイの前記アドレス線に並列に加えられる、前項28に記載の方法。
【図面の簡単な説明】
【図１】本発明の一実施形態によるライトワンスメモリシステムを示すブロック図である。
【図２】ライトワンスメモリシステムのメモリモジュールの全体的な構造を示す、ライトワンスメモリシステムの概要を示すブロック図である。
【図３】本発明の一実施形態に従って構成されたライトワンスメモリモジュールを破断して示す等角図である。
【図４】本発明の実施形態での実装に適したクロスポイントメモリ素子を示す説明図である。
【図５】クロスポイントアレイメモリの単位セルを簡略化して示す平面図である。
【図６】ライトワンスメモリアレイのメモリ素子のアドレス指定を示す、ライトワンスメモリアレイの説明図である。
【図７】メモリアレイアドレス指定回路の一部の概要を示す回路図である。
【図８】順序変更ダイオードロジックアドレス指定回路接続の概要を例示した、クロスポイントメモリアレイを示す説明図である。
【図９】メモリ素子センス回路の概要を示す回路図である。
【図１０】クロスポイントメモリアレイ及びそれに関連するアドレス指定及びセンス回路素子のレイアウトを示す説明図である。
【図１１】メモリモジュール層の構造的なレイアウトを単純化して示すブロック図である。
【図１２】メモリアレイ及びアドレス指定／センス回路の一部のレイアウトを示す説明図である。
【符号の説明】
502    列電極
504    行電極
506    クロスポイントダイオードメモリアレイ
508    プルアップ／プルダウン抵抗
510    列アドレス線
512    列センス線
514    行アドレス線
516    行センス線
【図１】
0003936246.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003936246.tif 000011
【図９】
0003936246.tif 000012
【図１０】
0003936246.tif 000013
【図１１】
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【図１２】
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