(57)【特許請求の範囲】
【請求項１】
ソース電極、ドレイン電極、及び何れか一本のワードラインに連結されるゲート電極を有する第１トランジスタと、
一方の電極は前記第１トランジスタのソース電極に連結され、他方の電極は前記第１トランジスタのゲート電極が接続された前記ワードラインでない他のワードラインに連結される第１強誘電体キャパシタと、
ソース電極、ドレイン電極、及び前記第１強誘電体キャパシタの他方の電極が連結された前記他のワードラインに連結されるゲート電極を有する第２トランジスタと、
一方の電極は前記第２トランジスタのソース電極に連結され、他方の電極は前記第１トランジスタのゲートが連結された前記ワードラインに連結される第２強誘電体キャパシタと
により単位セルが構成されることを特徴とする不揮発性強誘電体メモリ。
【請求項２】
前記第１、第２トランジスタの各々のドレイン電極に連結されるビットラインと／ビットラインは、１つのセンスアンプにともに連結されるか又は２つのセンスアンプにそれぞれ連結されることにより、単位セルから１つのデータが出力又は２つのデータが出力されることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
【請求項３】
単位セルを構成する第１トランジスタ（Ｔ１）と第２トランジスタ（Ｔ２）のゲート電極を共通にワードラインに接続せずに分離して、第１スプリットワードライン（ＳＷＬ１）と、第２スプリットワードライン（ＳＷＬ２）とにそれぞれ接続し、
第１強誘電体キャパシタ（Ｃ１）をその一方の電極を前記第１トランジスタのソース電極に連結し、他方の電極を前記第２スプリットワードラインに連結し、
第２強誘電体キャパシタ（Ｃ２）をその一方の電極を前記第２トランジスタのソース電極に連結し、他方の電極を前記第１スプリットワードラインに連結し、
ビットラインを前記第１トランジスタのドレインに連結し、
／ビットラインを前記第２トランジスタのドレインに連結した
ことを特徴とする不揮発性強誘電体メモリ。
【請求項４】
選択されたセルの前記第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）に共にハイが印加されるｔ１区間のパルスと、
前記第１スプリットワードライン（ＳＷＬ１）はローに遷移され、前記第２スプリットワードライン（ＳＷＬ２）はハイが維持されるｔ２区間のパルスと、
前記第１スプリットワードライン（ＳＷＬ１）はハイに遷移され、前記第２スプリットワードライン（ＳＷＬ２）はローに遷移されるｔ３区間のパルスと
が順次に印加されて書込／読取の動作が行われることを特徴とする請求項３記載の不揮発性強誘電体メモリを駆動する方法。
【請求項５】
書込モード時には前記第１、第２強誘電体キャパシタ（Ｃ１、Ｃ２）がそれぞれ前記ビットライン、／ビットラインと同じ極性に分極され、読取モード時には前記第１、第２強誘電体キャパシタ（Ｃ１、Ｃ２）がそれぞれ前記ビットライン、／ビットラインと同じ極性に再格納されることを特徴とする請求項３記載の不揮発性強誘電体メモリを駆動する方法。
【請求項６】
アドレス変化時に生じるＡＴＤ入力パルスを受けてパルス幅の調整及びこれらの演算により第１、第２、第３ワードライン駆動制御信号（ｏ１、ｏ２、ｏ３）を出力するワードライン駆動制御信号発生部と、
前記第１、第２、第３ワードライン駆動制御信号（ｏ１、ｏ２、ｏ３）及び第１、第２、第３、第４アドレスバッファ信号（ａ１、ａ２、ａ３、ａ４）を受けてこれらを演算して第１、第２、第３アドレスデコーディング信号（Ｘ１、Ｘ２、Ｘ３）を出力するアドレスデコーディング信号発生部と、
前記第１、第２、第３アドレスデコーディング信号（Ｘ１、Ｘ２、Ｘ３）を受けてこれらを演算して、選択されたセルの前記第１、第２スプリットワードライン（ＳＷＬ１，ＳＷＬ２）にそれぞれ印加される第１、第２ワードライン駆動信号を出力するワードライン駆動信号発生部と
を備えることを特徴とする請求項３記載の不揮発性強誘電体メモリ。
【請求項７】
半導体基板の活性領域上に選択的に形成されて第１、第２スプリットワードラインとして使用される第１、第２ゲートラインと、
前記半導体基板の活性領域上に選択的に形成されて前記第２ゲートラインと電気的に連結された第１キャパシタ下部電極層と、前記半導体基板の活性領域上に前記第１キャパシタ下部電極層とは分離させて選択的に形成され、前記第１ゲートラインと電気的に連結された第２キャパシタ下部電極層と、
前記第１ゲートラインの両側の前記半導体基板の表面内に形成される第１ソース／ドレイン領域と、前記第２ゲートラインの両側の前記半導体基板の表面内に形成される第２ソース／ドレイン領域と、
前記第１、第２ゲートライン、前記第１、第２ソース／ドレイン領域上を含み、前記第１、第２キャパシタ下部電極層上を除く全面に形成される第１絶縁層と、
前記第１、第２キャパシタ下部電極層上にそれぞれ形成される強誘電体層と、
前記第１ソース／ドレイン領域の一方の領域にコンタクトされて、前記第１キャパシタ下部電極層上の前記強誘電体層の上側に形成される第１キャパシタ上部電極層と、前記第２ソース／ドレイン領域の一方の領域にコンタクトされて、前記第２キャパシタ下部電極層上の前記強誘電体層の上側に形成される第２キャパシタ上部電極層と、
前記第１、第２キャパシタ上部電極層上を含む全面に形成される第２絶縁層と、
前記第１、第２ソース／ドレイン領域の他方領域にそれぞれコンタクトされる第１、第２金属ライン層と、
を備えることを特徴とする不揮発性強誘電体メモリ。
【請求項８】
半導体基板の活性領域上に第１、第２ゲートラインと第１、第２キャパシタ下部電極層とを、前記第１ゲートラインと前記第２キャパシタ下部電極層とが電気的に連結され、前記第２ゲートラインと前記第１キャパシタ下部電極層とが電気的に連結されるように形成する工程と、
前記第１、第２ゲートラインをマスクにして不純物イオン注入工程で、前記第１ゲートラインの両側の前記半導体基板の表面内に第１ソース／ドレイン領域を形成し、前記第２ゲートラインの両側の前記半導体基板の表面内に第２ソース／ドレイン領域を形成する工程と、
前記第１、第２キャパシタ下部電極層上を除く全面に第１絶縁層を形成し、前記第１、第２キャパシタ下部電極層上にそれぞれ強誘電体層を形成し、前記第１絶縁層を選択的に除去して第１コンタクトホールを形成する工程と、
前記強誘電体膜を挟んで前記第１キャパシタ下部電極層と対向するとともに、前記第１コンタクトホールを介して前記第１ソース／ドレイン領域の一方の領域に電気的に連結される第１キャパシタ上部電極層を形成し、前記強誘電体膜を挟んで前記第２キャパシタ下部電極層と対向するとともに、前記第１コンタクトホールを介して前記第２ソース／ドレイン領域の一方の領域に電気的に連結される第２キャパシタ上部電極層を形成する工程と、
全面に第２絶縁層を形成し、選択的に除去して、前記第１、第２ソース／ドレイン領域の他方の領域が露出されるように第２コンタクトホールを形成する工程と、
前記第２コンタクトホールを介してそれぞれの前記第１、第２ソース／ドレイン領域の他方の領域に電気的に連結される第１、第２金属ライン層を形成する工程と
を備えることを特徴とする不揮発性強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリに関し、特にセルプレートラインを配置せずに強誘電体メモリを形成させて、工程の単純化を図ることとができ、かつ高集積化に有利な不揮発性強誘電体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体記憶デバイスとして多く用いられるＤＲＡＭ程度のデータ処理速度を有し且つ電源のオフ時にもデータを保存する強誘電体メモリ、すなわちＦＲＡＭ(Ferroelectric Random Access Memory)が次世代の記憶デバイスとして注目を浴びている。ＦＲＡＭとは、ＤＲＡＭと略同じ構造を持つ記憶デバイスであり、キャパシタの材料として強誘電体を利用することで強誘電体の高い残留分極を用いて、電界を除去してもデータが消去されないようにした記憶デバイスである。すなわち、図１のヒステリシスループのように、電界により誘起された分極が、電界を除去しても自発分極の存在によって消滅されずに一定量（ｄ、ａ状態）を維持している。このｄ、ａの状態をそれぞれ０、１に対応させて記憶デバイスに応用したものである。
【０００３】
以下、添付図面に基づき従来の技術の強誘電体メモリを説明する。
図２は従来技術の強誘電体メモリの回路構成図であり、図３は従来技術の強誘電体メモリの動作を示すタイミング図である。
強誘電体薄膜を用いたＦＲＡＭの最も理想的な構造はＤＲＡＭと同様の１トランジスタ、１キャパシタ、すなわち１Ｔ／１Ｃである。しかし、これは集積度の面で問題がある。現在のところ新たな電極物質とバリヤ材料が提示されなければ解決できないといわれている。その理由は、キャパシタをシリコン基板又はポリシリコン上に直接に形成することができず、同容量のＤＲＡＭよりも面積が大きくなるからである。更に、強誘電体に電界を印加し続けて分極反転を繰り返すと、残留分極量が減少する薄膜の疲れ現象が発生するので、信頼性の面でも問題があった。
【０００４】
このような問題を有する１Ｔ／１ＣのＦＲＡＭに代えて、全ての事項（代替電極物質の開発の程度、集積度、強誘電体薄膜の安定性、動作の信頼性等の）を顧慮して提案したものが図２に示すような２トランジスタ、２キャパシタ（２Ｔ／２Ｃ）のＦＲＡＭである。２Ｔ／２ＣのＦＲＡＭは、まず、ワードライン(ＷＬ)５にゲートが共通連結されるＮＭＯＳの第１トランジスタ（Ｔ１）１、第２トランジスタ（Ｔ２）３と、強誘電体を用いた第１強誘電体キャパシタ（Ｃ１）２、第２強誘電体キャパシタ（Ｃ２）４とから構成される。
ここで、第１トランジスタ１のドレイン、ソースはビットライン６とノードＮ１にそれぞれ連結され、第２トランジスタ３のドレイン、ソースは／ビットライン７とノードＮ２にそれぞれ連結される。そして、第１強誘電体キャパシタ２の電極は一方はノードＮ１に、他方はセルプレートライン（ＣＰＬ）８に連結され、第２強誘電体キャパシタ４の電極は同様にノードＮ２とセルプレートライン（ＣＰＬ）８に連結される。
【０００５】
かかる回路構造を有する従来技術の２Ｔ／２ＣのＦＲＡＭの動作は次の通りである。
図３の動作タイミング図に示すように、ｔ１区間においてワードライン５に印加される信号がローからハイにイネーブルされると、選択されたセルはオンとなり、ビットライン６、／ビットライン７がそれぞれキャパシタ２、４と電気的に導通状態となる。この状態でセルプレートライン８に印加される信号がローからハイに変わると、メモリセルのデータがビットライン６、／ビットライン７に載せられるようになる。このデータをセンスアンプで増幅してビットライン６、／ビットライン７にフィードバックするようになる。
そして、ｔ２区間において第１、第２強誘電体メモリ２、４の破壊されたデータを復するように、ワードライン５の電位をハイ状態のままにしてセルプレートライン８の電位をハイからローへ変えることにより、破壊されたデータを再格納する。
【０００６】
次に、上記従来の技術のＦＲＡＭの断面構造並びに製造方法について図４〜図９に基づいて説明する。
図４は従来の技術の強誘電体メモリの構造断面図である。その強誘電体メモリは、半導体基板４１上に形成されたゲート電極４２と、半導体基板４１のゲート電極４２の両側に形成されたソース／ドレイン４３と、そのソース／ドレインの何れか一方の領域にコンタクトされたキャパシタの下部電極物質層４４と、下部電極物質層４４上に形成された強誘電体層４５と、強誘電体層４５上に形成されたキャパシタの上部電極物質層４６と、下部電極をコンタクトさせなかったソース／ドレインの領域の他方にコンタクトされたビットライン、／ビットライン４７と、キャパシタの上部電極物質層４６にコンタクトされたセルプレートライン４８と、各層を隔離する第１、第２、第３層間絶縁層４９、５０、５１とから構成される。
【０００７】
次に、このような構造を有する従来の技術のＦＲＡＭの製造工程について図５〜図９に基づいて説明する。
まず、図５ａに示すように、半導体基板５０の素子隔離領域にフィールド酸化膜５１を形成して、第１、第２トランジスタ１、３を形成するための活性領域５２を区画する。
図５ｂに示すように、フィールド酸化膜５１により区画された活性領域５２に第１、第２トランジスタ１、３のゲートライン５３を形成する。
図６ｃに示すように、ゲートライン５３をマスクにして不純物イオン注入工程を施して第１、第２トランジスタ１、３のソース／ドレイン５４を形成する。
【０００８】
図６ｄに示すように、全面に第１絶縁層５５を形成し、第１、第２トランジスタ１、３のソース／ドレイン５４の何れか一方の領域上の第１絶縁層５５を選択的に除去して第１コンタクトホール５６を形成する。
図７ｅに示すように、第１コンタクトホール５６が埋め込まれるよう下部電極物質層５７を形成し、下部電極物質層５７上に強誘電体層５８、上部電極物質層５９を順次に形成する。次いで、これらの上部電極物質層５９、強誘電体層５８、下部電極物質層５７を選択的にエッチングして第１、第２強誘電体キャパシタ２、４を形成する。
【０００９】
図７ｆに示すように、第１、第２強誘電体キャパシタ２、４が形成された半導体基板５０の全面に第２絶縁層６０を形成し、第１、第２トランジスタ１、３のソース／ドレイン５４中の他方の領域上の第２絶縁層６０を選択的に除去して第２コンタクトホール６１を形成する。
図８ｇに示すように、第２コンタクトホール６１が完全に埋め込まれるようにして、第１、第２トランジスタ１、３のソース／ドレイン５４の他方の領域にコンタクトされるビットライン、／ビットライン６２を形成する。
【００１０】
図８ｈに示すように、前記ビットライン、／ビットライン６２の形成された全面に第３絶縁層６３を形成し、強誘電体キャパシタ上側の第３絶縁層６３、第２絶縁層６０を選択的に除去して第３コンタクトホール６４を形成する。この第３コンタクトホール６４は、キャパシタの上部電極物質層５９と後続工程で形成されるセルプレートラインとを連結させるためのものである。
図９に示すように、第３コンタクトホール６４が完全に埋め込まれ、上部電極物質層５９とコンタクトされるようにセルプレートライン６５を形成する。
このような従来の技術の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し且つ電源のオフ時にもデータが保存される。
【００１１】
【発明が解決しようとする課題】
上記した強誘電体メモリは電源のオフ時にもデータが保存されるという利点がある。しかしながら、ＤＲＡＭには不必要なセルプレートラインを形成させなけれがならないので、レイアウト上複雑となり、かつその製造工程が複雑であって量産に不利である。更に、これはデータの読取、書込動作での制御もやはり複雑になり、記憶デバイスとしての効率性が落ちるという問題がある。
本発明は上記の従来技術のＦＲＡＭの問題点を解決するためになされたものであり、その目的とするところは、セルプレートラインを形成しない強誘電体メモリを実現して、工程の単純化を図ることができ、かつ高集積化に有利な不揮発性強誘電体メモリ及びその製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明はスプリットワードライン（Splitted Word Line、ＳＷＬ）型不揮発性強誘電体メモリである。第１、第２の二つのトランジスタと第１、第２の二つの強誘電体キャパシタとを有する。第１トランジスタは、ソース電極、ドレイン電極、及び何れか一本のワードラインに連結されるゲート電極を有する。この第１トランジスタと対応する第１強誘電体キャパシタは、一方の電極が第１トランジスタのソース電極に連結され、他方の電極は第１トランジスタのゲート電極が接続されたワードラインではない他のワードラインに連結される。第２トランジスタもソース電極、ドレイン電極、ゲート電極を有しているが、そのゲート電極は第１トランジスタのゲート電極が接続されたワードラインではなく第１キャパシタが接続されたワードラインに接続される。そして、第２強誘電体キャパシタは第２トランジスタのソース電極と第１トランジスタのゲート電極が接続されたワードラインとの間に接続されている。
スプリットワードラインとは１アドレスでアクセスできる平行に配置された２本のワードラインを意味する。従来のプレートラインに相当するが、あくまでもワードラインであるので、トランジスタのゲート電極で構成されている。
本発明は、２つのトランジスタと２つのキャパシタとで一つのデータを記憶させるようにすることもでき、また個々のトランジスタとキャパシタとに一つのデータを格納するようにすることもできる。本明細書における単位セルという用語は、記憶単位を意味するのではなく、製造上繰り返し連続する一つのパターンを意味する。
【００１３】
本発明のＳＷＬ不揮発性強誘電体メモリの製造方法は、半導体基板の活性領域上に第１、第２ゲートラインと第１、第２キャパシタ下部電極を形成する工程と、第１、第２ゲートライン、第１、第２キャパシタ下部電極をマスクにして不純物イオン注入工程で第１、第２ソース／ドレイン領域を形成する工程と、第１、第２キャパシタ下部電極上にそれぞれ強誘電体層を形成し、全面に第１絶縁層を形成し選択的に除去して第１コンタクトホールを形成する工程と、第１コンタクトホールを介して各第１、第２ソース／ドレイン領域の何れか一方を連結する第１、第２キャパシタ上部電極層を形成する工程と、全面に第２絶縁層を形成し選択的に除去して第１、第２ソース／ドレイン領域の他方の領域が露出されるように第２コンタクトホールを形成する工程と、第２コンタクトホールを介して第１、第２ソース／ドレイン領域の他方の領域に連結される金属ライン層を形成する工程とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付図面に基づき本実施形態実施形態のＳＷＬ不揮発性強誘電体メモリ及びその製造方法を詳しく説明する。
図１０〜図１２は本実施形態の強誘電体メモリの回路構成図及びセルアレイ構成図であり、図１３は本実施形態の強誘電体メモリの書込モードの動作を示すタイミング図である。そして、図１４は本実施形態の強誘電体メモリの読取モードの動作を示すタイミング図である。
本実施形態のＳＷＬ不揮発性強誘電体メモリの回路構造は次の通りである。
図１０に示すように、セルプレートラインを形成させずにメモリセルを形成した本実施形態のＦＲＡＭは、単位セルを構成する二つのトランジスタを従来のように１本のワードラインに共通にゲート電極を接続せずに、二つのトランジスタそれぞれ用にワードラインを７４、７５を用意する。第１スプリットワードライン（ＳＷＬ１）７４は第１トランジスタ（Ｔ１）７０用で、そのゲート電極に接続され、第２スプリットワードライン（ＳＷＬ２）７５は第２トランジスタ（Ｔ２）７２用で、そのゲート電極に接続されている。これらのトランジスタ７０、７２はいずれもＮＭＯＳトランジスタである。したがって、メモリアレイとして実際に製造するときは、トランジスタのゲート電極はワードラインと共通にできるので、セルプレートラインの場合はワードラインのほかに別の工程でセルプレートラインを形成させなければならなかったが、本実施形態のように、その代わりにワードラインを使用することでデバイスの構造が簡単になると共に、製造工程も簡略化される。
【００１５】
第１トランジスタ７０のドレイン電極はビットライン７６に接続され、ソース電極は第１強誘電体キャパシタ（Ｃ１）７１の一方の電極に接続されている。この第１強誘電体キャパシタ（Ｃ１）７１の他方の電極は第２トランジスタ７２のゲート電極が接続されている第２スプリットワードライン７５に接続されている。一方、第２トランジスタ７２のドレイン電極は／ビットライン７７に接続され、ソース電極は第２第２強誘電体キャパシタ（Ｃ２）７３の一方の電極に接続されている。この第２強誘電体キャパシタ７３の他方の電極は第１トランジスタ７０のゲート電極が接続されている第１スプリットワードライン７５に接続されている
ビットライン７６、／ビットライン７７は、カラム選択制御部及びセンスアンプに連結されて読取モード及び書込モード時のデータ伝達の役割を果たす。第１、第２スプリットワードライン７４、７５は、第１、第２トランジスタ７０、７２を駆動するためのワードラインドライバ信号を伝達する役割を果たす。
【００１６】
以下、かかる本実施形態のＳＷＬ不揮発性強誘電体メモリの動作を、図１に示す強誘電体のヒステリシスループを参照して説明する。
第１強誘電体キャパシタ７１へ充電されているとすると、その第１強誘電体キャパシタ７１から第１トランジスタのソース、つまりノードＮ１にハイバイアスが印加され、第２スプリットワードライン７５にローバイアスを印加した状態が、ヒステリシスループにおいてｃ点に該当する。そして、その後、第１強誘電体キャパシタ７１の両方の電極へ同一のバイアスを加えた状態がｄ点に該当する。第１強誘電体キャパシタ７１におけるｃ、ｄ状態を「１状態」と定義する。逆に、第２スプリットワードライン７５にハイバイアスを印加し、第１強誘電体キャパシタ７１を介してノードＮ１にローバイアスが印加された状態が、図１のヒステリシスループにおいてｆ点に該当する。そして、その後、第１強誘電体キャパシタ７１の両方電極に同一のバイアスを加えた状態がａ点に該当する。第１強誘電体キャパシタ７１におけるｆ、ａ状態を「０状態」と定義する。
同様に、第２強誘電体キャパシタ７３から第２トランジスタ７２のソースつまりノードＮ２にハイバイアスが印加され、第１スプリットワードライン７４にローバイアスが印加された状態が、ヒステリシスループにおいてｃ点に該当する。その後、第２強誘電体キャパシタ７３の両方電極へ同一のバイアスを加えた状態がｄ点に該当する。第２強誘電体キャパシタ７３においてｃ、ｄ状態を「１状態」と定義する。逆に、第１スプリットワードライン７４側からのハイバイアスで第２強誘電体キャパシタ７３からノードＮ２がローバイアスとなった状態が、図１のヒステリシスループにおいてｆ点に該当する。そして、その後に第２強誘電体キャパシタ７３の両方電極へ同一のバイアスを加えた状態がａ点に該当する。第２強誘電体キャパシタ７３におけるｆ、ａ状態を「０状態」と定義する。
【００１７】
このようにして構成される本実施形態のＳＷＬ不揮発性強誘電体メモリセルのセル配列方法は２つに大別される。
まず、その一つは図１１に示すように記憶単位セル当たり１個のデータを格納する方法の配列構成、２Ｔ／２Ｃ構成である。すなわち、ビットライン、／ビットラインの信号が一つのセンスアンプで増幅されて１個のデータが出力される場合である。そして、その二つは図１２に示すように記憶単位セル当たり２個のデータを格納する方法の配列構成である。すなわち、ビットラインの信号がそれぞれ１つのセンスアンプで増幅されてそれぞれ１個のデータが出力され、単位セルに２個のデータが格納される場合である。
【００１８】
次に、このようにして構成される本実施形態のＳＷＬ不揮発性強誘電体メモリの書込及び読取動作について説明する。２Ｔ／２Ｃの場合。
図１３、図１４を参照すると、本実施形態のＳＷＬ不揮発性強誘電体メモリのデータ書込動作のタイミングは大きく４部分に分けられ、それぞれ異なる制御パルスが適用される。このようなタイミングの適用は読取動作及び読取動作後の再格納動作にも同様に適用することができる。すなわち、書込動作時に、選択されたＳＷＬセルは書込モードで動作し、同じワードラインに接続されている非選択のＳＷＬセルは再書き込みを同時に行うことができる。本実施形態のタイミング制御方式で読取と書込の２つのモードを容易に実行することができる。
【００１９】
ｔ１、ｔ２、ｔ３区間の間における書込モード時には第１、第２強誘電体キャパシタ７１、７３ではビットライン７６、／ビットライン７７と同じ極性に分極が起こり、読取モード時には第１、第２強誘電体キャパシタ７１、７３がビットライン７６、／ビットライン７７と同じ極性に再格納が起こる。
すなわち、ビットライン７６がハイ（Ｖｃｃ）で且つ／ビットライン７７がロー（０）レベルであるとき、第１強誘電体キャパシタ７１にはｔ３区間で１状態分極（「１状態」）に書込又は再格納され、第２強誘電体キャパシタ７３にはｔ１区間で０状態分極に書込又は再格納される。そして、ビットライン７６がロー（０）で且つ／ビットライン７７がハイ（Ｖｃｃ）レベルであるとき、第１強誘電体キャパシタ７１にはｔ１区間で０状態分極に書込又は再格納され、第２強誘電体キャパシタ７３にはｔ２区間で１状態分極に書込又は再格納される。
【００２０】
第１、第２強誘電体キャパシタ７１、７３にデータを書込するか、又は読取モード時に再格納する過程では、必ずｔ１、ｔ２、ｔ３区間でパルスが必要である。ｔ４区間はディスエーブル区間であり、書込モードや読取モードにおいて必ず必要なものではない（図１３、図１４に示すｔ４区間は、ディスエーブル状態での各ノードの状態や制御パルスの波形を示すためのものである）。ｔ１、ｔ２、ｔ３区間のパルスが必要であるが、アクセスタイムでの遅延が必ずしも発生するわけではない。
ｔ１区間では、基本的にセンスアンプが動作してその出力が再格納に使用され又は出力パッドに印加するデータとして使用される。このとき、再格納するにはｔ２、ｔ３区間が更に必要であり、出力パッドに出力するためにも時間が必要である。すなわち、センスアンプからの出力を出力バッファに伝達して出力イネーブル制御信号を受けて出力パッドに出力するまでは時間が必要であるが、この時間をｔ２、ｔ３時間と同じタイミングとすると、ｔ２、ｔ３区間によるアクセスタイムの損失は小さく又は殆どない。
【００２１】
以下、このような書込及び読取モードの動作をｔ１、ｔ２、ｔ３、ｔ４に分けて、各区間別に書込及び読取モードの動作について説明する。
まず、ｔ１区間においては、
ワードラインドライバからの出力信号ＳＷＬ１Ｓ、ＳＷＬ２Ｓが、ローレベルからハイレベルに遷移して第１、第２スプリットワードライン７４、７５に印加される。ＳＷＬ１Ｓ、ＳＷＬ２Ｓがローレベルからハイレベルに遷移すると、第１、第２トランジスタ７０、７２はターンオンされ、ビットライン７６とノードＮ１とが電気的に連結され、／ビットライン７７とノードＮ２とが電気的に連結される。このとき、第１、第２トランジスタ７０、７２のハイレベルのＶｃｃの伝達特性はＶｃｃ−Ｖｔｎ（ＮＭＯＳトランジスタのしきい電圧）であってＶｔｎだけ損失があり、ローレベルの０Ｖの伝達特性は良好である。
【００２２】
書込モードの動作は、ビットライン７６がハイで且つ／ビットライン７７がローであれば、ノードＮ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０Ｖが伝達されることにより、第１強誘電体キャパシタ７１には分極変化が無く、第２強誘電体キャパシタ７３には分極が変化する電圧が両端に掛かり、図１のヒステリシスループにおいてｆ点に位置する。したがって、第２強誘電体キャパシタ７３に／ビットライン７７の電圧と同じ極性へ分極変化が起こる。
／ビットライン７７がハイで且つビットライン７６がローであれば、ノードＮ２にはＶｃｃ−Ｖｔｎが伝達されノードＮ１には０Ｖが伝達されることにより、第２強誘電体キャパシタ７３には分極変化が無く、第１強誘電体キャパシタ７１には分極変化が発生し、図１のヒステリシスループにおいてｆ点に位置する。これにより、第１強誘電体キャパシタ７１にビットライン７６の電圧と同じ極性に分極変化が起こる。
【００２３】
そして、読取モードの動作は、まず、ｔ１区間に移るに先立ってビットライン７６と／ビットライン７７とがローレベルに等化される。
ワードラインドライバから第１、第２スプリットワードライン７４、７５へ印加される出力信号であるＳＷＬ１Ｓ、ＳＷＬ２Ｓが、ローレベルからハイレベルに遷移する。ＳＷＬ１Ｓ、ＳＷＬ２Ｓがローレベルからハイレベルに遷移すると、第１、第２トランジスタ７０、７２はターンオンし、第１、第２強誘電体キャパシタ７１、７３のノードＮ１、ノードＮ２の電荷がビットライン７６と／ビットライン７７に伝達される。
【００２４】
すなわち、第１強誘電体キャパシタ７１が１状態、第２強誘電体キャパシタ７３が０状態にある場合は、第１強誘電体キャパシタ７１による正極性電荷発生量が第２強誘電体キャパシタ７３による正極性電荷発生量よりも多くなって、ビットライン７６の電圧が／ビットライン７７の電圧よりも高くなる。したがって、ビットライン７６はハイに、／ビットライン７７はローになる。この電圧差をセンスアンプにより増幅する。ノードＮ１にはＶｃｃ−Ｖｔｎが伝達されノードＮ２には０Ｖが伝達される。これにより、第１強誘電体キャパシタ７１の両端には電圧差Ｖｔｎのみが加えられるため１状態(「１状態」)を再格納することができないがそれを維持する。一方、第２強誘電体キャパシタ７３の両電極間には電圧差Ｖｃｃが加えられ０状態を再格納することができる。
【００２５】
逆に、第１強誘電体キャパシタ７１が０状態、第２強誘電体キャパシタ７３が１状態にある場合は、第１強誘電体キャパシタ７１による正極性電荷発生量が第２強誘電体キャパシタ７３による正極性電荷発生量よりも少なくなって、ビットライン７６の電圧が／ビットライン７７の電圧よりも低くなる。この電圧差をセンスアンプにより増幅する。ビットライン７６はローに、／ビットライン７７はハイになり、ノードＮ１には０Ｖが伝達されノードＮ２にはＶｃｃ−Ｖｔｎが伝達される。これにより、第１強誘電体キャパシタ７１の両電極間にはＶｃｃの電圧差が掛かって０状態を再び再格納することができ、第２強誘電体キャパシタ７３の両電極間にはＶｔｎ電圧差のみが掛かるため１状態を再格納することができないが維持される。
かかる内容から明らかなように、ｔ１区間の間には０状態を書込又は再格納可能である。
【００２６】
ｔ２区間においては、
ワードラインドライバの出力信号のＳＷＬ１Ｓはハイからローに遷移し、ＳＷＬ２Ｓはハイレベル状態を維持し続ける。このようにパルスが変化すると、第１トランジスタ７０はターンオフ状態に変わり、ノードＮ１をフローティング状態にする。第２トランジスタ７２はターンオン状態を維持し続けて、ノードＮ２と／ビットライン７７とは電気的に連結された状態にある。
【００２７】
ｔ２区間での書込モードの動作と読取モードの再格納動作とは同じである。全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がハイで且つ／ビットライン７７がローである場合、ノードＮ１はフローティング状態になるため、ｔ１区間の状態が維持される。ＳＷＬ２の電圧変化がないため、第１強誘電体キャパシタ７１での分極変化は殆どない。ゆえに、図１のヒステリシスループ上での移動もない。第２強誘電体キャパシタ７３はヒステリシスループにおいてｆ点からａ点へ移動する。
そして、全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がローで且つ／ビットライン７７がハイである場合、ノードＮ１はフローティング状態になるため、ｔ１区間の状態が維持される。ＳＷＬ２の電圧変化がないため、第１強誘電体キャパシタ７１での分極変化は殆どない。ゆえに、図１のヒステリシスループ上での移動もない。第２強誘電体キャパシタ７３はヒステリシスループにおいてｃ点へ移動する。
上記の内容から明らかなように、ｔ２区間の間には第２強誘電体キャパシタ７３に１状態を書込又は再格納可能である。
【００２８】
そして、ｔ３区間においては、
ワードラインドライバの出力信号のＳＷＬ１Ｓはローからハイへ遷移され、ＳＷＬ２Ｓはハイからローに遷移される。したがって、第１トランジスタ７０はターンオン状態に切り換わり、ノードＮ１をビットライン７６と電気的に連結し、第２トランジスタ７２はターンオフ状態になってノードＮ２をフローティング状態にする。ＳＷＬ１がローからハイへ遷移されると、フローティング状態となるノードＮ２の電圧を上昇させることができる。
【００２９】
ｔ３区間での書込モードの動作と読取モードの再書き込み動作とは同じである。全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がハイで且つ／ビットライン７７がローである場合、ノードＮ１にはビットライン７６の状態が伝達されてＶｃｃ−Ｖｔｎとなり、ＳＷＬ２Ｓはローなので、第１強誘電体キャパシタ７１はヒステリシスループにおいてｃ点へ移動する。ノードＮ２はフローティング状態になってＳＷＬ１の電圧の上昇変化の影響を受けるものの、第２強誘電体キャパシタ７３の分極変化には殆ど影響を与えないため、第２強誘電体キャパシタ７３はヒステリシスループ上においてａ点を維持する。
そして、全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がローで且つ／ビットライン７７がハイである場合、ノードＮ１にはビットライン７６の状態が伝達されてローとなり、ＳＷＬ２Ｓがローなので、第１強誘電体キャパシタ７１はヒステリシスループ上においてａ点へ移動する。ノードＮ２はフローティング状態になってＳＷＬ１の電圧の上昇変化に影響を受けるものの、第２強誘電体キャパシタ７３の分極変化には影響を殆ど与えないため、第２強誘電体キャパシタ７３はヒステリシスループ上においてｄ点を維持する。
このような内容から明らかなように、ｔ３区間の間には第１強誘電体キャパシタ７１に１状態を書込又は再格納可能である。
【００３０】
又、ｔ４区間において、
ワードラインドライバの出力信号のＳＷＬ１Ｓ、ＳＷＬ２Ｓはともにローになり、選択されたＳＷＬセルをディスエーブルさせる。したがって、第１トランジスタ７０、第２トランジスタ７２はターンオフ状態となって、ノードＮ１、ノードＮ２をフローティング状態にする。ノードＮ１、ノードＮ２はｎ+ 接合漏洩により徐々にロー状態へ移動する。
【００３１】
ｔ４区間での書込モードの動作と読取モードの動作とは同じである。
全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がハイで且つ／ビットライン７７がローである場合、第１強誘電体キャパシタ７１の分極状態はヒステリシスループ上でｄ点へ移動し、第２強誘電体キャパシタ７３の分極状態はａ点へ移動する。そして、全体のｔ１、ｔ２、ｔ３、ｔ４区間においてビットライン７６がローで且つ／ビットライン７７がハイである場合、第１強誘電体キャパシタ７１はヒステリシスループ上でａ点へ移動し、第２強誘電体キャパシタ７３はヒステリシスループ上でｄ点へ移動する。
【００３２】
このような本実施形態の不揮発性強誘電体メモリにおけるデータの読取／書込のためのワードラインドライバの構成を以下に説明する。
図１５は本実施形態のワードライン駆動制御信号発生部の構成図であり、図１６は本実施形態のアドレスデコーディング信号発生部の構成図である。そして、図１７は本実施形態の強誘電体メモリのワードライン駆動信号発生部の構成図である。
ここで、ワードライン駆動制御信号発生部及びアドレスデコーディング信号発生部は半導体デバイスの周辺部分に構成されるものである。
まず、ワードライン駆動制御信号発生部は、図１５に示すように、ＰＭＯＳ、ＮＭＯＳの電流比を違えたインバータを１つ以上含む、多数個のインバータが直列連結された第１パルス幅調整部９０を備えている。このパルス幅調整部９０は入力されるアドレス遷移検出（ＡＴＤ）入力パルスをパルス幅を大きくして出力する回路である。このＡＴＤはアドレスが変化したときにその遷移点を検出して出力される信号である。その調整部９０にはその出力信号とＡＴＤ入力パルスとをＮＯＲ演算して出力するＮＯＲ出力部９１が接続されている。このＮＯＲ出力部９１に第２パルス幅調整部９２が接続されている。この第２パルス幅調整部９２は、ＰＭＯＳ、ＮＭＯＳの電流比を違えたインバータを少なくとも１つ以上含む、多数個のインバータが直列連結されて構成されており、ＮＯＲ出力部９１の出力信号のパルス幅をさらに大きくして出力する。その出力は第１ＮＡＮＤ出力部９６の一つの入力に接続されている。第１ＮＡＮＤ出力部９６の他の入力はインバータ９３を介して反転されたＡＴＤパルスとＮＯＲ出力部９１の出力信号である。第１ＮＡＮＤ出力部９６の出力はフィルタリングされて第１ワードライン駆動制御信号発生部９７へ入力される。この回路９７から第１ワードライン駆動制御信号（ｏ１）を発生する。
第１パルス幅調整部９０、インバータ９３及び第１ＮＡＮＤ出力部９６の出力信号を入力してフィルタリングして出力するように第２ＮＡＮＤ出力部９４の入力がそれぞれの回路に接続されている。この第２ＮＡＮＤ出力部９４からのフィルタリングされた信号を受けてバッファリングして第２ワードライン駆動制御信号（ｏ２）を発生する第２ワードライン駆動制御信号発生部９５が第２ＮＡＮＤ出力部９４の出力に接続されている。
第１パルス幅調整部９０のＰＭＯＳ、ＮＭＯＳの電流比を違えた第１段のインバータから出力されるパルス幅が調整された信号と、第２ＮＡＮＤ出力部９４のフィルタリングされた信号と、第１ＮＡＮＤ出力部９６のフィルタリングされた信号を受けてフィルタリングして出力する第３ＮＡＮＤ出力部９８の入力端子がそれぞれの回路に接続されている。その出力は第３ワードライン駆動制御信号発生部９９に接続されている。この回路９９は第３ＮＡＮＤ出力部９８の出力信号を受けてバッファリングして、第３ワードライン駆動制御信号（ｏ３）を発生する。
上記第１、第２、第３ワードライン駆動制御信号発生部９７、９５、９９はそれぞれ２つのインバータが直列連結されるバッファである。
【００３３】
ＰＭＯＳ、ＮＭＯＳの電流比を違えたインバータは、ＰＭＯＳのゲートの幅／長さの比が４：２であり、ＮＭＯＳのゲートの幅／長さの比は０．７：４程度である。そして、入力パルスの幅を調整することなく単純に反転して出力するインバータにおいてはＰＭＯＳのゲートの幅／長さの比が０．８：１２であり、ＮＭＯＳのゲートの幅／長さの比が０．７：６程度である。
【００３４】
図１６に示したアドレスデコーディング信号発生部は、第１、第２、第３ワードライン駆動制御信号（ｏ１）（ｏ２）（ｏ３）と、第１、第２、第３、第４アドレスバッファ信号（ａ１）（ａ２）（ａ３）（ａ４）を用いて第１、第２、第３アドレスデコーディング信号（Ｘ１）（Ｘ２）（Ｘ３）を出力するように構成されている。上記アドレスバッファ信号とは、入力パッドへ入力される外部からのアドレス信号がアドレスバッファへ入力されるときに、出力される同じ位相の信号と反転された位相の信号である。デバイスの周辺領域に配置される。その構成は、図に示すように、第１、第２アドレスバッファ信号（ａ１）（ａ２）と第１ワードライン駆動制御信号（ｏ１）とをＮＡＮＤ演算及び反転して第１アドレスデコーディング信号（Ｘ１）を出力する第１アドレスデコーディング信号出力部１００と、第３、第４アドレスバッファ信号（ａ３）（ａ４）と第２ワードライン駆動制御信号（ｏ２）とをＮＡＮＤ演算及び反転して第２アドレスデコーディング信号（Ｘ２）を出力する第２アドレスデコーディング信号出力部１０１と、第３、第４アドレスバッファ信号（ａ３）（ａ４）と第３ワードライン駆動制御信号（ｏ３）とをＮＡＮＤ演算及び反転して第３アドレスデコーディング信号（Ｘ３）を出力する第３アドレスデコーディング信号出力部１０２とから構成される。
第１、第２、第３アドレスデコーディング信号出力部１００、１０１、１０２は、１つのＮＡＮＤゲートと、そのＮＡＮＤゲートの出力端に連結されるインバータとからそれぞれ構成される。
【００３５】
そして、ワードライン駆動信号発生部は、各々の第１、第２スプリットワードライン７４、７５に印加する駆動信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）を出力するものであり、その構成は図１７に示す。第１アドレスデコーディング信号（Ｘ１）と第２アドレスデコーディング信号（Ｘ２）とをＮＡＮＤ演算し反転して第１スプリットワードライン７４に印加する駆動信号（ＳＷＬ１Ｓ）を出力する第１ワードライン駆動信号発生部１０３と、第１アドレスデコーディング信号（Ｘ１）と第３アドレスデコーディング信号（Ｘ３）とをＮＡＮＤ演算し反転して第２スプリットワードライン７５に印加する駆動信号（ＳＷＬ２Ｓ）を出力する第２ワードライン駆動信号発生部１０４とから構成される。
第１、第２ワードライン駆動信号発生部１０３、１０４は、１つのＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力端に連結されるインバータとからそれぞれ構成される。
【００３６】
このように構成される本実施形態のＳＷＬ不揮発性強誘電体メモリデバイスのデコーダ及びドライバの信号発生動作を図１８、図１９を参照して説明する。
まず、図１５に示すワードライン駆動制御信号発生部の入力端へＡＴＤ入力パルスが入力される。第１パルス幅調整部９０でパルス幅を大きく調整し、ＮＯＲ演算部９１でこれをＮＯＲ演算し出力し、第２パルス幅調整部９２で再びパルス幅を大きく調整する。そして、第１ＮＡＮＤ出力部９６から、ＮＯＲ演算部９１の出力信号、インバータ９３を介して反転されたＡＴＤ入力パルス、そして第２パルス幅調整部９２の出力信号をＮＡＮＤ演算しバッファリングして第１ワードライン駆動制御信号（ｏ１）を出力する。同様に、第２ＮＡＮＤ出力部９４から、第１パルス幅調整部９０の出力信号、反転されたＡＴＤ入力信号、そして第１ＮＡＮＤ出力部９６の出力信号をＮＡＮＤ演算しバッファリングして第２ワードライン駆動制御信号（ｏ２）を出力する。そして、第１、第２ＮＡＮＤ出力９６、９４の出力信号、そして反転されたＡＴＤ入力信号をＮＡＮＤ演算しバッファリングして第３ワードライン駆動制御信号（ｏ３）を出力する。
【００３７】
このような第１、第２、第３ワードライン駆動制御信号（ｏ１）（ｏ２）（ｏ３）は図１６に示すアドレスデコーディング信号発生部に入力されて第１、第２、第３アドレスデコーディング信号を発生させる。すなわち、第１ワードライン駆動制御信号（ｏ１）は第１、第２アドレスバッファ信号（ａ１）（ａ２）と共に第１アドレスデコーディング信号発生部１００に入力され、ＮＡＮＤ演算及び反転を経て第１アドレスデコーディング信号（Ｘ１）として出力される。そして、第２ワードライン駆動制御信号（ｏ２）は第３、第４アドレスバッファ信号（ａ３）（ａ４）と共に第２アドレスデコーディング信号発生部１０１に入力され、ＮＡＮＤ演算及び反転を経て第２アドレスデコーディング信号（Ｘ２）として出力される。そして、第３ワードライン駆動制御信号（ｏ３）は第３、第４アドレスバッファ信号（ａ３）（ａ４）と共に第３アドレスデコーディング信号発生部１０２に入力され、ＮＡＮＤ演算及び反転を経て第３アドレスデコーディング信号（Ｘ３）として出力される。
このような第１、第２、第３アドレスデコーディング信号（Ｘ１）（Ｘ２）（Ｘ３）は図１７のワードライン駆動信号発生部に入力され、ＮＡＮＤ演算及び反転されて、第１、第２スプリットワードラインを駆動するための２つの信号（ＳＷＬ１Ｓ）（ＳＷＬ２Ｓ）として出力される。
【００３８】
以下、かかる本実施形態の不揮発性強誘電体メモリの断面構造及び製造工程について説明する。
図２０は本実施形態の強誘電体メモリのレイアウト図であり、図２１は本実施形態の強誘電体メモリの構造断面図である。そして、図２２〜図２９は本実施形態の強誘電体メモリの工程断面図である。
本実施形態の不揮発性強誘電体メモリの断面構造は、図２０、図２１に示すように、フィールド酸化膜１６１により区画される活性領域を有する半導体基板１６０と、半導体基板１６０の活性領域上に選択的に形成されて第１、第２スプリットワードラインとして使用されるゲートライン１６３ａと、キャパシタ下部電極１６３ｂと、半導体基板１６０のゲートライン１６３ａの両側に形成されるソース／ドレイン領域１６４と、ゲートライン１６３ａ、ソース／ドレイン領域１６４上に選択的に形成される第１絶縁層１６５と、キャパシタ下部電極１６３ａの上に形成される強誘電体層１６６と、ソース／ドレイン領域１６４の何れか一方の領域にコンタクトされ強誘電体層１６６の上側に形成される金属電極層（キャパシタ上部電極＋コンタクトプラグ層）１６８と、金属電極層１６８上に選択的に形成される第２絶縁層１６９と、ソース／ドレイン領域１６４の他方の領域にコンタクトされる金属ライン層（ビットライン、／ビットライン）１７１とを備えている。
【００３９】
このような構造を有する本実施形態の不揮発性強誘電体メモリの製造工程を図２２−２９に基づいて説明する。これらの図における上段はレイアウト図であり、下段はレイアウト図の矢印の箇所で切断した断面図である。なお、レイアウト図は、その工程で得られるパターンのみを示し、その工程までに形成されたパターンは省略してある。
まず、図２２に示すように、半導体基板１６０のデバイス隔離領域にフィールド酸化膜１６１を形成して、第１、第２トランジスタ７０、７２を形成するための活性領域１６２を区画する。
図２３に示すように、第１、第２トランジスタ７０、７２のゲートライン１６３ａ、第１、第２強誘電体キャパシタ７１、７３を形成するためのキャパシタ下部電極１６３ｂを形成する。
【００４０】
図２４に示すように、ゲートライン１６３ａ、キャパシタ下部電極１６３ｂをマスクにして不純物イオン注入工程を施して第１、第２トランジスタ７０、７２のソース／ドレイン領域１６４を形成する。
次いで、図２５に示すように、全面に第１絶縁膜１６５を形成させて平坦化させ、キャパシタ下部電極１６３ｂの表面を露出させ、そのキャパシタ下部電極１６３ｂ上に強誘電体層１６５を形成する。
図２６に示すように、第１絶縁層１６５を選択的に除去して、第１、第２強誘電体キャパシタ７１、７３の一方の電極と第１、第２トランジスタ７０、７２のセル内部のノードとを連結するための第１コンタクトホール１６７を形成する。
【００４１】
図２７に示すように、第１コンタクトホール１６７を介して各々の第１、第２強誘電体キャパシタ７１、７３の一方の電極と各々の第１、第２トランジスタ７０、７２のソース／ドレイン領域１６４の何れか一方とを連結するための金属電極層（キャパシタ上部電極＋コンタクトプラグ層）１６８を形成する。
図２８に示すように、全面に第２絶縁層１６９を形成し選択的に除去して、第１、第２トランジスタ７０、７２のソース／ドレイン領域１６４の他方の領域が露出されるよう第２コンタクトホール１７０を形成する。
図２９に示すように、第２コンタクトホール１７０を介して第１、第２トランジスタ７０、７２のソース／ドレイン領域１６４の他方の領域に連結されるビットライン、／ビットラインとして用いられる金属ライン層１７１を形成する。このような本実施形態の２Ｔ／２ＣのＦＲＡＭはＤＲＡＭ程度のデータ処理速度を有し、また電源のオフ時にもデータが保存される。
【００４２】
【発明の効果】
スプリットワードライン構造の本発明のＳＷＬ不揮発性強誘電体メモリは、２Ｔ／２Ｃ構造のメモリデバイスで必要とされていたセルプレートラインを形成させずに、ワードラインを利用してセルプレート機能を有するようセルを構成したので構造を単純化する効果がある。
また、二つに分けられたスプリットワードラインを駆動するためのパルスとしてＡＴＤパルスを用いると、一般的なパルス生成器を使用する時よりもミスマッチングを小さくする効果があり、さらに、動作に必要な時のみにこれを駆動するため、電力消耗を減少させ得る効果がある。
【００４３】
さらに、本発明方法は、セルプレートラインの代わりにトランジスタにもともと必要なワードラインを使用するようにしたので、セルプレートラインを形成させる工程がなくなり、工程を単純化させることができる。
【図面の簡単な説明】
【図１】  一般的な強誘電体のヒステリシスループを示す特性図。
【図２】  従来技術の強誘電体メモリの回路構成図。
【図３】  従来技術の強誘電体メモリの動作を示すタイミング図。
【図４】  従来技術の強誘電体メモリの構造断面図。
【図５】  従来技術の強誘電体メモリの工程断面図。
【図６】  従来技術の強誘電体メモリの工程断面図。
【図７】  従来技術の強誘電体メモリの工程断面図。
【図８】  従来技術の強誘電体メモリの工程断面図。
【図９】  従来技術の強誘電体メモリの工程断面図。
【図１０】  本発明実施形態の強誘電体メモリの回路構成図。
【図１１】  本発明実施形態の強誘電体メモリのセルアレイ構成図。
【図１２】  本発明実施形態の強誘電体メモリのセルアレイ構成図。
【図１３】  本発明実施形態の強誘電体メモリの書込モードの動作を示すタイミング図。
【図１４】  本発明実施形態の強誘電体メモリの読取モードの動作を示すタイミング図。
【図１５】  本発明実施形態のワードライン駆動制御信号発生部の構成図。
【図１６】  本発明実施形態のアドレスデコーディング信号発生部の構成図。
【図１７】  本発明実施形態の強誘電体メモリのワードライン駆動信号発生部の構成図。
【図１８】  本発明実施形態のワードライン駆動制御信号発生部の動作タイミング図。
【図１９】  本発明実施形態のワードライン駆動信号発生部の動作タイミング図。
【図２０】  本発明実施形態の強誘電体メモリのレイアウト図。
【図２１】  本発明実施形態の強誘電体メモリの構造断面図。
【図２２】  本発明実施形態の強誘電体メモリの工程断面図。
【図２３】  本発明実施形態の強誘電体メモリの工程断面図。
【図２４】  本発明実施形態の強誘電体メモリの工程断面図。
【図２５】  本発明実施形態の強誘電体メモリの工程断面図。
【図２６】  本発明実施形態の強誘電体メモリの工程断面図。
【図２７】  本発明実施形態の強誘電体メモリの工程断面図。
【図２８】  本発明実施形態の強誘電体メモリの工程断面図。
【図２９】  本発明実施形態の強誘電体メモリの工程断面図。
【符号の説明】
７０    第１トランジスタ
７１    第１強誘電体キャパシタ
７２    第２トランジスタ
７３    第２強誘電体キャパシタ
７４    第１スプリット(splitted)ワードライン
７５    第２スプリットワードライン
７６    ビットライン
７７    ／ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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