(57)【特許請求の範囲】
【請求項１】
金属シリサイドを含むゲート電極でなるＭＯＳ型トランジスタと、
前記ＭＯＳ型トランジスタと同じ基板上に形成される不純物拡散領域でなる一方電極及びキャパシタ絶縁膜及びその上の前記ゲート電極と同じ層を含みポリシリコン層のみでなる他方電極で構成される容量素子と、
を具備したことを特徴とする半導体装置。
【請求項２】
半導体基板上においてゲート電極に金属シリサイドを含むＭＯＳ型トランジスタの製造を伴うものであって、
前記半導体基板上に選択的にキャパシタの一方電極となる不純物拡散領域を形成する工程と、
前記不純物拡散領域上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に前記ゲート電極と同層のポリシリコン層を形成し前記ＭＯＳ型トランジスタのゲート電極及びキャパシタの他方電極をパターニングする工程と、
少なくとも前記キャパシタ絶縁膜上のポリシリコン層上及びその近傍に選択的にバッファ膜を形成する工程と、
少なくとも前記ゲート電極となる前記ポリシリコン層上及び前記バッファ膜上を含む全面に高融点金属層をスパッタ形成する工程と、
前記ポリシリコン層上の高融点金属層をシリサイド化するための熱処理工程と、
前記バッファ膜上を含む領域における未反応の前記高融点金属層を除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上においてゲート電極に金属シリサイドを含むＭＯＳ型トランジスタの製造を伴うものであって、
前記半導体基板上に選択的にキャパシタの一方電極となる不純物拡散領域を形成する工程と、
前記不純物拡散領域上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に前記ゲート電極と同層のポリシリコン層を形成し前記ＭＯＳ型トランジスタのゲート電極及び複数に分割された領域からなるキャパシタの他方電極群をパターニングする工程と、
前記ポリシリコン層上に高融点金属層をスパッタ形成する工程と、
前記ポリシリコン層上の高融点金属層をシリサイド化するための熱処理工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と同一工程で形成されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と一部が同一工程で形成されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項６】
前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と別の工程で形成されることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリサイドプロセスを使用した集積回路における素子として、特にＭＯＳ型容量素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路における動作の高速化、低抵抗化に伴い、ＭＯＳ型素子のゲートやポリシリコン配線部材は、その上部が高融点金属によりシリサイド化される構成が一般的である。このようなシリサイドプロセスを使用したアナログ回路等を有する製品ではＭＯＳ型容量素子の構成も含まれる。
【０００３】
図７は、半導体集積回路に設けられる従来の容量素子の構成を示す断面図である。容量素子１００において、半導体基板１０１上における所定の低濃度不純物領域１０２にキャパシタ絶縁膜１０３（例えば酸化膜）を介して金属シリサイド層１０５の形成されたポリシリコン層１０４が形成されている。ポリシリコン層１０４側壁にはスペーサ１０６が形成され、周辺の基板露出部にも金属シリサイド層１０５が形成されている。低濃度不純物領域１０２は一方のキャパシタ電極、ポリシリコン層１０４は他方のキャパシタ電極となる。両電極とも金属シリサイド層１０５を介して配線が導出される。
【０００４】
上記構成の容量素子１００によれば、ポリシリコン層１０４及び金属シリサイド層１０５は図示しないＭＯＳ型トランジスタのゲート電極の形成と同一工程のものである。従って、比較的大きな面積のＭＯＳ型容量素子、例えば片辺が数百μｍ以上の容量素子であっても、金属シリサイド層１０５は設けられる。
【０００５】
【発明が解決しようとする課題】
上記構成において、比較的大きな面積を有する容量素子ではシリサイド層１０５の応力の存在が少なからず認められる。その程度によりＭＯＳ型容量素子のキャパシタ絶縁膜について信頼性劣化の懸念がある。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、応力によるキャパシタ絶縁膜の信頼性劣化を防止し、特性の安定した高信頼性の容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
金属シリサイドを含むゲート電極でなるＭＯＳ型トランジスタと、
前記ＭＯＳ型トランジスタと同じ基板上に形成される不純物拡散領域でなる一方電極及びキャパシタ絶縁膜及びその上の前記ゲート電極と同じ層を含みポリシリコン層のみでなる他方電極で構成される容量素子と、
を具備したことを特徴とする。
【０００８】
上記本発明に係る半導体装置によれば、シリサイドプロセスに含まれる容量素子で、シリサイド層をなくしたポリシリコン層だけの他方電極を構成する。容量素子として大きな面積を有する場合、シリサイド層の応力の影響をなくし信頼性向上に寄与する。
【０００９】
本発明の［請求項２］に係る半導体装置の製造方法は、
半導体基板上においてゲート電極に金属シリサイドを含むＭＯＳ型トランジスタの製造を伴うものであって、
前記半導体基板上に選択的にキャパシタの一方電極となる不純物拡散領域を形成する工程と、
前記不純物拡散領域上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に前記ゲート電極と同層のポリシリコン層を形成し前記ＭＯＳ型トランジスタのゲート電極及びキャパシタの他方電極をパターニングする工程と、
少なくとも前記キャパシタ絶縁膜上のポリシリコン層上及びその近傍に選択的にバッファ膜を形成する工程と、
少なくとも前記ゲート電極となる前記ポリシリコン層上に高融点金属層をスパッタ形成する工程と、
前記ポリシリコン層上の高融点金属層をシリサイド化するための熱処理工程と、
前記バッファ膜における未反応の前記高融点金属層を除去する工程と、
を具備したことを特徴とする。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、シリサイドプロセスに含まれる容量素子の形成で、バッファ膜によってシリサイド層の形成を阻止し、シリサイド層をなくしたポリシリコン層だけの他方電極を実現する。容量素子として大きな面積を有する場合、シリサイド層の応力の影響をなくすることができ、信頼性向上に寄与する。
【００１１】
本発明の［請求項３］に係る半導体装置は、
金属シリサイドを含むゲート電極でなるＭＯＳ型トランジスタと、
前記ＭＯＳ型トランジスタと同じ基板上に形成される不純物拡散領域でなる一方電極及びキャパシタ絶縁膜及びその上の前記ゲート電極と同じ金属シリサイドを含むポリシリコン層が複数に分割された領域からなる他方電極群で構成される容量素子と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置によれば、シリサイドプロセスに含まれる容量素子で、シリサイド層を含むポリシリコン層が複数に分割された領域からなる他方電極群を構成する。容量素子として大きな面積を要する場合、シリサイド層の応力の影響を低減するため複数に分割して信頼性向上に寄与する。
【００１３】
本発明の［請求項４］に係る半導体装置の製造方法は、
半導体基板上においてゲート電極に金属シリサイドを含むＭＯＳ型トランジスタの製造を伴うものであって、
前記半導体基板上に選択的にキャパシタの一方電極となる不純物拡散領域を形成する工程と、
前記不純物拡散領域上にキャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に前記ゲート電極と同層のポリシリコン層を形成し前記ＭＯＳ型トランジスタのゲート電極及び複数に分割された領域からなるキャパシタの他方電極群をパターニングする工程と、
前記ポリシリコン層上に高融点金属層をスパッタ形成する工程と、
前記前記ポリシリコン層上の高融点金属層をシリサイド化するための熱処理工程と、
を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、シリサイドプロセスに含まれる容量素子の形成で、シリサイド層を有して複数に分割された他方電極を実現する。容量素子として大きな面積を有する場合、シリサイド層の応力の影響を最小限に抑えることができ、信頼性向上に寄与する。
【００１５】
なお、上述の［請求項２］または［請求項４］に係る半導体装置の製造方法において、前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と同一工程で形成されることを特徴とする。あるいは、前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と一部が同一工程で形成されることを特徴とする。あるいは、前記キャパシタ絶縁膜は前記ＭＯＳ型トランジスタのゲート絶縁膜と別の工程で形成されることを特徴とする。
【００１６】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置に含まれるＭＯＳ型容量素子を配した要部構成を示す断面図である。Ｐ型半導体基板１１上の素子領域１２（１２１，１２２）において、ＮチャネルのＭＯＳ型トランジスタ１０及びＭＯＳ型容量素子２０が設けられている。Ｐ型半導体基板１１は、図示しないＮ型基板上のＰ型ウェルやエピタキシャルＰ型層その他様々な形態が考えられる。
【００１７】
ＭＯＳ型トランジスタ１０は、ゲート酸化膜１３を介しポリシリコン層１４１上にＴｉシリサイド層１４２が形成されたゲート電極１４を有すると共にスペーサ１６が設けられている。これにより、基板１１上にはゲート電極１４下のチャネル領域を隔ててＬＤＤ（Lightly Doped Drain ）構造を有するソース・ドレイン領域１５が形成されている。スペーサ１６を隔てたソース・ドレイン領域１５上にＴｉシリサイド層１４２が形成されている。Ｔｉシリサイド層１４２はいわゆる自己整合シリサイドの形態をとっている。
【００１８】
ＭＯＳ型容量素子２０は、半導体基板１１上のＮ型の低濃度不純物領域（Ｎ-域）２１にキャパシタ絶縁膜２２（例えば酸化膜）を介してポリシリコン層２３が形成されている。このＭＯＳ型容量素子２０の一方電極はＮ-領域２１であり、他方電極がポリシリコン層２３によって構成される。ポリシリコン層２３による他方電極は、ＭＯＳ型トランジスタ１０におけるポリシリコン層１４１と同層であって、シリサイドプロセスを経るが、選択的にシリサイド層を形成しない構成としている。ポリシリコン層２３側壁には上記同様スペーサ１６が形成され、かつポリシリコン層２３上に後述するバッファ膜としての酸化膜２４が形成されている。ポリシリコン層２３周辺において酸化膜２４及びスペーサ１６に覆われないＮ-領域２１表面はＴｉシリサイド層１４２が形成されている。
【００１９】
図２（ａ），（ｂ）は、それぞれ上記図１に示す構成の製造工程途中の要部を示す断面図、図３は、ＭＯＳ型容量素子２０の構成例を示す平面図である。図１と同様箇所には同一の符号を付す。図２（ａ）において、まず、基板１１の素子領域１２１表面にＮ-領域２１を形成する。Ｎ-領域２１は、例えば不純物をＰ（リン）とし、加速電圧１００ｋｅＶ、ドーズ量３×１０13ｃｍ-2程度で形成する。次に、Ｎ-領域２１上にキャパシタ絶縁膜２２を形成する。キャパシタ絶縁膜２２は、ゲート酸化膜１３と同一工程による形成、または、さらに成膜工程を追加しての形成、あるいは、全く別工程での形成が考えられる。ここでは、熱酸化法により厚さ８ｎｍ程度の酸化膜をゲート酸化膜１３と同一工程により形成する。
【００２０】
次に、ＣＶＤ（Chemical Vapor Deposition ）法により上記キャパシタ絶縁膜２２上及びゲート酸化膜１３上を覆うように所定厚さ（１５０〜４００ｎｍの範囲）のポリシリコン層ＰＬＹを形成する。次に、ポリシリコン層ＰＬＹはリソグラフィ工程を経てパターニングされ、キャパシタ絶縁膜２２上ではポリシリコン層２３、ゲート酸化膜１３上ではポリシリコン層１４１となる。次に、ＬＤＤ構造にするためのソース・ドレインのエクステンション領域１５１をイオン注入により形成する。次に、ＣＶＤ法により例えば酸化膜を所定厚さ堆積し、異方性エッチングを経てスペーサ１６を形成する。その後、ソース・ドレイン領域１５の形成を経る。次に、ＣＶＤ法により酸化膜２４を数十ｎｍ形成する。その後、形成したレジストＲＰをマスクにエッチングしてポリシリコン層２３上に選択的にバッファ膜として酸化膜２４を残す。
【００２１】
次に、図２（ｂ）に示すように、例えばＴｉのスパッタ形成をする。その後、シリサイド化のための熱処理、未反応Ｔｉの薬液除去を経る。これにより、ポリシリコン層１４１上及びスペーサ４１を隔てたソース・ドレイン領域１５上のＴｉはシリサイド化してＴｉシリサイド層（１４２）が形成される。酸化膜２４上のＴｉは未反応であり除去される。これにより、図１に示すような構成が得られる。
【００２２】
図３において、ＭＯＳ型容量素子２０は、ポリシリコン層２３の片辺が数百μｍ以上（例えば５００μｍ程度）ある。Ｎ-領域２１中の所定高濃度領域と接続される一方電極との複数のコンタクト及び導出線３１が形成されている。また、ポリシリコン層２３の他方電極側においても、引き出されるためのコンタクト領域３２が形成される。
【００２３】
上記実施形態の構成によれば、シリサイドプロセスに含まれる容量素子の形成で、バッファ膜となる酸化膜２４によってシリサイド層の形成をなくし、ポリシリコン層（２３）だけの他方電極を実現する。これにより、ポリシリコン層２３の片辺が数百μｍ以上のＭＯＳ型容量素子２０が形成される。特に高周波動作が必要とされない回路に有用である。かつ、容量素子として上記のような大きな面積を有する場合、シリサイド層の応力による影響をなくすることができ、信頼性向上に寄与する。
【００２４】
なお、Ｐ型半導体基板１１は、代ってＮ型半導体基板となることも考えられる。ＭＯＳ型トランジスタ１０はＰチャネルの構成も考えられる。さらに、ＭＯＳ型容量素子２０の一方電極はＮ-領域２１に限らない。Ｐ型の低濃度領域（Ｐ-領域）の構成も考えられる。シリサイド層を形成する金属もＴｉに限らず、Ｃｏ等様々考えられる。キャパシタ絶縁膜２２についてもその他様々考えられ、強誘電体特性を示す材料を用いてもよい。
【００２５】
図４は、本発明の第２実施形態に係る半導体装置に含まれるＭＯＳ型容量素子を配した要部構成を示す断面図である。図１と同様箇所には同一の符号を付す。Ｐ型半導体基板１１は図１と同様構成であり、この他様々な形態が考えられる。ＮチャネルのＭＯＳ型トランジスタ１０は図１と同様構成であり、基板（基体）やウェルによってＰチャネルのＭＯＳ型トランジスタも考えられる。
【００２６】
ＭＯＳ型容量素子６０は、半導体基板１１上のＮ型の低濃度不純物領域（Ｎ-領域）６１にキャパシタ絶縁膜６２（例えば酸化膜）を介して、例えばＴｉシリサイド層６３２を含むポリシリコン層６３１が複数に分割された形態をとっている。このＭＯＳ型容量素子６０の一方電極はＮ-領域６１であり、他方電極が複数に分割されたポリシリコン層６３１及びその上部のＴｉシリサイド層６３２をまとめた電極群によって構成される。各電極群のポリシリコン層６３１側壁にはスペーサ１６が形成されている。ポリシリコン層６３１及びその上部のＴｉシリサイド層６３２による他方電極は、ＭＯＳ型トランジスタ１０におけるゲート電極１４と同層であって、同様にシリサイドプロセスを経たものである。
【００２７】
図５（ａ），（ｂ）は、それぞれ上記図４に示す構成の製造工程途中の要部を示す断面図、図６は、ＭＯＳ型容量素子６０の構成例を示す平面図である。図４と同様箇所には同一の符号を付す。図５（ａ）において、まず、基板１１の素子領域１２１表面にＮ-領域６１を形成する。Ｎ-領域６１は、例えば不純物をＰ（リン）とし、加速電圧１００ｋｅＶ、ドーズ量３×１０13ｃｍ-2程度で形成する。次に、Ｎ-領域６１上にキャパシタ絶縁膜６２を形成する。キャパシタ絶縁膜６２は、ゲート酸化膜１３と同一工程による形成、または、さらに成膜工程を追加しての形成、あるいは、全く別工程での形成が考えられる。ここでは、熱酸化法により厚さ８ｎｍ程度の酸化膜をゲート酸化膜１３と同一工程により形成する。
【００２８】
次に、ＣＶＤ（Chemical Vapor Deposition ）法により上記キャパシタ絶縁膜６２上及びゲート酸化膜１３上を覆うように所定厚さ（１５０〜４００ｎｍの範囲）のポリシリコン層ＰＬＹを形成する。次に、ポリシリコン層ＰＬＹはリソグラフィ工程を経てパターニングされる。これにより、キャパシタ絶縁膜６２上ではポリシリコン層６３１、ゲート酸化膜１３上ではポリシリコン層１４１が形成される。次に、ＬＤＤ構造にするためのソース・ドレインのエクステンション領域１５１をイオン注入により形成する。その後、イオン注入マスクを除去し、ＣＶＤ法により例えば酸化膜を所定厚さ堆積し、異方性エッチングを経てスペーサ１６を形成する。
【００２９】
次に、図５（ｂ）に示すように、ソース・ドレイン領域１５の形成を経て、例えばＴｉのスパッタ形成をする。その後、シリサイド化のための熱処理、未反応Ｔｉの薬液除去を経る。これにより、ポリシリコン層１４１上及びスペーサ４１を隔てたソース・ドレイン領域１５上のＴｉはシリサイド化してＴｉシリサイド層（１４２）が形成される。また、各ポリシリコン層６３１上のＴｉもシリサイド化してＴｉシリサイド層（６３２）が形成される。これにより、図４に示すような構成が得られる。
【００３０】
図６において、ＭＯＳ型容量素子６０は、分割されたポリシリコン層６３１及びその上部のＴｉシリサイド層６３２でなる各電極群が集まり、全体の素子領域１２１の片辺は数百μｍ以上（例えば５００μｍ程度）ある。Ｎ-領域６１中の所定高濃度領域と接続される一方電極との複数のコンタクト及び導出線８１が形成されている。上部にＴｉシリサイド層６３２を有する他方電極群の大きさは、応力の影響をほとんど受けないような大きさになっている（数十〜１００μｍ程度の範囲）。引き出されるためのコンタクト領域８２が形成され、これらまとめて上層の導電層８３に接続されるようになっている。
【００３１】
上記実施形態の本発明に係る半導体装置によれば、シリサイドプロセスに含まれる容量素子の形成で、シリサイド層を含むポリシリコン層が複数に分割された領域からなる他方電極群を構成する。これにより、素子領域１２１としての片辺が数百μｍ以上のＭＯＳ型容量素子６０が形成される。これにより、容量素子として大きな面積を要する場合でも、シリサイド層の応力の影響を低減することができ、高周波動作が必要とされる製品においても対応可能であり、信頼性が向上する。
【００３２】
なお、前記第１実施形態と同様にＰ型半導体基板１１は、代ってＮ型半導体基板となることも考えられる。ＭＯＳ型トランジスタ１０はＰチャネルの構成も考えられる。さらに、ＭＯＳ型容量素子６０の一方電極はＮ-領域２１に限らない。Ｐ型の低濃度領域（Ｐ-領域）の構成も考えられる。シリサイド層を形成する金属もＴｉに限らず、Ｃｏ等様々考えられる。キャパシタ絶縁膜６２についてもその他様々考えられ、強誘電体特性を示す材料を用いてもよい。
【００３３】
【発明の効果】
以上説明したように本発明によれば、シリサイドプロセスに含まれる容量素子で、シリサイド層をなくしたポリシリコン層だけの他方電極を構成する。あるいは、シリサイド層を設けてもそれを分割しそれぞれ応力を低減させた他方電極群を構成する。この結果、シリサイド応力によるキャパシタ絶縁膜の信頼性劣化を防止し、特性の安定した高信頼性の容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る半導体装置に含まれるＭＯＳ型容量素子を配した要部構成を示す断面図である。
【図２】  （ａ），（ｂ）は、それぞれ図１に示す構成の製造工程途中の要部を示す断面図である。
【図３】  図１に示すＭＯＳ型容量素子の構成例を示す平面図である。
【図４】  本発明の第２実施形態に係る半導体装置に含まれるＭＯＳ型容量素子を配した要部構成を示す断面図である。
【図５】  （ａ），（ｂ）は、それぞれ図４に示す構成の製造工程途中の要部を示す断面図である。
【図６】  図４に示すＭＯＳ型容量素子の構成例を示す平面図である。
【図７】  半導体集積回路に設けられる従来の容量素子の構成を示す断面図である。
【符号の説明】
１０…ＭＯＳ型トランジスタ
１１，１０１…半導体基板
１２（１２１，１２２）…素子領域
１３…ゲート酸化膜
１４…ゲート電極
１４１，６３１，２３，ＰＬＹ，１０４…ポリシリコン層
１４２，６３２…Ｔｉシリサイド層
１５…ソース・ドレイン領域
１５１…ソース・ドレインのエクステンション領域
１６，１０６…スペーサ
２０，６０…ＭＯＳ型容量素子
２１，６１，１０２…低濃度不純物領域（Ｎ-領域）
２２，６２，１０３…キャパシタ絶縁膜
２４…バッファ膜（酸化膜）
３１，８１…コンタクト及び導出線
３２，８２…コンタクト領域
８３…導電層
ＲＰ…レジストパターン
１００…容量素子
１０５…金属シリサイド層
【図１】
0003932929.tif 000002
【図２】
0003932929.tif 000003
【図３】
0003932929.tif 000004
【図４】
0003932929.tif 000005
【図５】
0003932929.tif 000006
【図６】
0003932929.tif 000007
【図７】
0003932929.tif 000008