(57)【特許請求の範囲】
【請求項１】
第１のアクティブ素子(1)のゲート端子へ印加される電圧により、第１のアクティブ素子(1)のドレイン端子またはソース端子へ間接または直接に接続された光学素子(5)を流れる電荷を制御する電気光学素子であって、
前記第１のアクティブ素子(1)のゲート端子へその一方端子が接続された第１のコンデンサ(2)と、
該第１のコンデンサ(2)の一方端子と第２のコンデンサ（８）の一方端子の間に接続された第2のアクティブ素子(6)と、
を備え、
該第１のコンデンサ（２）の一方端子とソース配線（ｓｊ）の間に配置された第3のアクティブ素子(4)を通して、該第１のコンデンサ(2)に前記第１のアクティブ素子(1)のゲート端子の電圧を制御する為の電荷を保持し、前記第２のアクティブ素子(6)を通して該電荷を第２のコンデンサ(8)へ移動させ、該第２のコンデンサ(8)の一方端子と第２配線（ＰＧ）の間に配置された第4のアクティブ素子(7)を通して放電することにより前記第１のアクティブ素子(1)のゲート端子へ印加される該電圧を制御し、前記光学素子(5)を流れる電荷量を制御することを特徴とする電気光学素子。
【請求項２】
第１のアクティブ素子(1)のゲート端子へ印加される電圧により、該第１のアクティブ素子（１）のドレイン端子またはソース端子へ間接または直接に接続された光学素子（５）を流れる電荷を制御する電気光学素子であって、
該第１のアクティブ素子（１）のゲート端子の電圧を制御する為の第１のコンデンサ（２）を備え、該第１のコンデンサ（２）の一方の端子へ保持する電荷と、該第１のコンデンサ（２）の他方の端子へ印加する電圧を徐々に変化させることにより該第１のアクティブ素子（１）のゲート端子へ印加される前記電圧を制御し、前記光学素子（５）を用いて時間変調階調を制御することを特徴とする電気光学素子。
【請求項３】
上記請求項１記載の電気光学素子であって、
前記第１のアクティブ素子（１）のゲート端子の電圧を制御する為、前記第１のコンデンサ（２）がそのゲート端子に接続された第５のアクティブ素子（１０）を備え、該第５のアクティブ素子（１０）のドレイン端子またはソース端子が上記第１のアクティブ素子（１）のゲート端子に接続され、
該第５のアクティブ素子（１０）を通して該第１のアクティブ素子（１）の非導通状態／飽和導通状態を制御する電圧を与えて前記光学素子（５）を流れる電荷量を制御することを特徴とする電気光学素子。
【請求項４】
第１のアクティブ素子（１）と、
該第１のアクティブ素子（１）のドレイン端子またはソース端子へ間接または直接に接続された光学素子（５）と、
該光学素子（５）と該第１のアクティブ素子（１）との接続点に一方の端子が接続された第１のコンデンサ（１２）と、
該第１のアクティブ素子（１）のゲート端子にドレイン端子またはソース端子が接続された第２のアクティブ素子（１０）と、
該第２のアクティブ素子（１０）の導通／非導通状態を制御する制御電圧を与える第２のコンデンサ（２）と、
を備え、
該第１のコンデンサ（１２）に保持された電荷を該光学素子（５）を通して放電する電気光学素子。
【請求項５】
導通状態の前記第２のアクティブ素子（１０）を通して前記第１のアクティブ素子（１）に導通／非導通電圧を供給し、
該第１のアクティブ素子（１）が導通状態のときに、制御電極（ＮＶｊ）を通して前記光学素子（５）に非導通電圧を供給し、前記第１のコンデンサ（１２）に該導通電圧に基づく電荷を保持させ、
該第１のアクティブ素子（１）が非導通状態のときに、制御電極を通して前記光学素子（５）に導通電圧を供給し、該第１のコンデンサ（１２）に保持された電荷を該光学素子（５）に放電する請求項４に記載の電気光学素子。
【請求項６】
前記第１のアクティブ素子（１）が非導通状態のときに、前記光学素子（５）を通して前記第１のコンデンサ（１２）に電荷を充電し、
前記第１のアクティブ素子（１）が導通状態のときに、前記１のコンデンサ（１２）の電荷を放電させる請求項４に記載の電気光学素子。
【請求項７】
第３のアクティブ素子（１３）が前記第１のアクティブ素子（１）と前記光学素子（５）との間に接続され、前記第１のコンデンサ（１２）の前記一方の端子が該第１のアクティブ素子（１）と該第３のアクティブ素子（１３）の接続点に接続され、
導通状態の前記第２のアクティブ素子（１０）を通して前記第１のアクティブ素子（１）に導通／非導通電圧を供給し、
該第１のアクティブ素子（１）が導通状態のときに、制御電極を通して該第３のアクティブ素子（１３）に非導通電圧を供給し、前記光学素子（５）を非導通状態として前記第１のコンデンサ（１２）に該導通電圧に基づく電荷を保持させ、
該第１のアクティブ素子（１）が非導通電状態のときに、制御電極を通して前記第３のアクティブ素子（１３）に導通電圧を供給し、前記光学素子（５）を導通状態として該第１のコンデンサ（１２）に保持された電荷を該光学素子（５）に放電する請求項４に記載の電気光学素子。
【請求項８】
光学素子（５）と、
該光学素子（５）に一方の端子が接続され、第１のアクティブ素子（１）のドレイン端子またはソース端子に他方の端子が接続された第１のコンデンサ（１４）と、
該第１のアクティブ素子（１）のアクティブ素子の導通／非導通状態を制御する制御電圧を与える第２のアクティブ素子（１０）と、
を備え、
該第１のコンデンサ（１４）の該他方の端子に該第１のアクティブ素子（１）を介して極性反転電圧を所定の周期で与え、該第１のコンデンサ（１４）の該一方の端子に該光学素子（５）を介して該極性反転電圧の極性と逆極性の電圧を該周期と同一周期で与える電気光学素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜ＥＬ（Electro Luminescence）素子やＦＥＤ（Field Emission Devise）等の自発光型素子、特にそのアクティブ駆動素子構造及び駆動方法に関するものである。
【０００２】
【従来の技術】
将来液晶ディスプレイに対抗するフラットパネル ディスプレイ候補として、有機ＥＬディスプレイに代表される薄膜ＥＬ素子やＦＥＤが注目されている。
【０００３】
図１に示すのは特公昭６２−１６４２６、特許２６４２１９７、特開平８−２３４６８３等で示されたアクティブ素子回路の構成概念図である。
即ち、図１の破線１０１で囲んだエリアが画素であり、各画素は２つのＴＦＴ１０２、１０３と記憶コンデンサ１０４と液晶素子やＥＬ素子等の電気光学素子１０５から構成される。このアクティブ素子の駆動方法は、ゲートラインＹjに接続された画素の表示状態を制御する為、ゲートラインＹjからＴＦＴ１０２を導通状態とする為の電圧を印加し、コンデンサ１０４のＴＦＴ１０２側端子の電位をソースラインＸi+1から供給した電圧とする。その後ゲートラインＹjからＴＦＴ１０２を非導通状態とする為の電圧を印加する。このように駆動することにより、コンデンサ１０４へＴＦＴ１０３のゲート電圧を設定する為の電荷を溜め、その電圧によりＴＦＴ１０３のＯＮ抵抗を制御する。電気光学素子１０５とＴＦＴ１０３は電源とＧＮＤ(即ち、「接地」)の間に直列に接続されているので、このＴＦＴ１０３のＯＮ抵抗を制御することで、電気光学素子１０５を流れる電流値を表示したい輝度に合わせて制御可能となる。
【０００４】
また、図２に示すのは特開平８−２３４６８３で示された電気光学素子として有機ＥＬを用いた場合の実際のデバイス構造の概念図である。
即ち、ＴＦＴ１０２はソース電極へソースバス（列電極）Ｘi+1を接続しゲート電極へゲートバス（行電極）Ｙiを接続し、ドレイン電極をＴＦＴ１０３のゲート電極及びコンデンサ１０４と接続した構成である。またＴＦＴ１０３はソース電極をグランドパスＧＮＤへ接続し、ドレイン電極を有機ＥＬ素子の陽極へ接続した構成である。コンデンサ１０４のもう一方の端子はグランドパスＧＮＤへ接続され、有機ＥＬの陰極は図示しない電源（この従来例では負電源）へ接続されている。
【０００５】
この図２のアクティブ素子の断面図が図３及び図４である。即ち、図３は図２の線Ａ−Ａ’に沿った断面図であり、図４は図２の線Ｂ−Ｂ’に沿った断面図である。このアクティブ素子の作成方法は、水晶又は低温度ガラスのような透明な絶縁基板１１０の上にポリシリコン層１１１を堆積し、このポリシリコン層１１１をフォトリソグラフィによりアイランドにパターン化する。次に二酸化シリコン等の絶縁ゲート材料１１２が約１０００オングストロームの厚さでポリシリコンアイランド１１１上及び絶縁基板１１０の表面にわたり堆積される。
【０００６】
次にアモルファスシリコンから形成されたポリシリコン層１１３がゲート絶縁層１１２上に堆積され、イオンインプラント後にソースとドレイン領域がポリシリコン領域内に形成されるようにポリシリコンアイランド上にフォトリソグラフィすることによりパターン化される。イオンインプラントは砒素であるＮ型ドーパントで導電化される。ポリシリコンゲート電極１１３はまたコンデンサー１０４の底部電極としても使われる。ゲートバス１１４は珪素化タングステン（ＷＳｉ2 ）のような金属珪素化物で形成され、パターン化される。
【０００７】
次に二酸化シリコン等の絶縁層１１５がデバイス表面全体に堆積され、薄膜トランジスタの接点を形成する為、その一部に接触孔１１６、１１７等が形成される。このＴＦＴ１０３のソース領域に付けられた電極材料１１６はコンデンサの上面電極１１６としても形成される。ソースバス及び接地バスもこの絶縁層１１５の上に形成される。ＩＴＯ等で形成された透明電極１１８はＴＦＴ１０３のドレイン領域と接触し、これが有機ＥＬの陽極として設けられる。
【０００８】
次に二酸化シリコン等の絶縁性パシベーション層１１９が約０．５から約１ミクロン厚でデバイス表面に堆積される。パシベーション層１１９はＩＴＯ側端面１２０でテーパ化される。有機ＥＬ層１２１はパシベーション層１１９上及びＥＬ陽極層１１８上に堆積される。
【０００９】
最後にアルミなどの金属材料で形成された有機ＥＬの陰極１２２がデバイスの表面上に堆積される。
この有機ＥＬ層１２１の構成は幾つかの種類がある。例えば特開平８−２３４６８３ではこの有機ＥＬ層１２１は陽極と接触する有機ホール注入及び移動帯と、有機ホール注入及び移動帯と接合を形成する電子注入及び移動帯とから構成される。これら各有機層の構造式はその特開平８−２３４６８３に記載されている。
【００１０】
またSID'97 DIGEST P1073-1076において発表された青色発光有機ＥＬのデバイス構成では図５（Ａ）の構成が使われている。即ち、同論文では基板１３０のうえに陽極１３１を形成し、そのうえに正孔入層１３２、正孔輸送層１３３、発光層１３４、電子輸送層１３５、陰極１３６を積層した構成としている。また、同論文では単色青色発光を色変換フィルタで色変換しフルカラー化する構成を用いる。その発光層１３４として図５（Ｂ）にその構造式を示したものを用いている。
【００１１】
このように形成したＥＬ表示装置を面内で均一に表示する為には、各画素を構成する有機ＥＬ層を同一光量で発光させる必要がある。しかし、各画素を構成するＴＦＴ１０３の特性にはバラツキがあるため、図１の回路構成ではＥＬ素子に供給する電流量を均一にすることができず、その電流量の不均一が各画素の表示むらとして現れるという欠点がある。
【００１２】
即ち、ＴＦＴ製造中のイオンドーピングのバラツキ等による各画素のＴＦＴ１０３の閾値特性のバラツキ、ＴＦＴ製造中にマスクパターンずれ等による各画素のＴＦＴ１０３のサイズのバラツキ等が発生し、各画素のＴＦＴ１０３へ同じゲート電圧が印加されても、ＴＦＴ１０３の抵抗値がバラツキ、ドレインに流れる電流値がバラツいてしまう。従って同じ電圧をコンデンサ１０４へ溜めてもゲート電圧ＥＬ素子に供給される電流値が各画素ごとにバラツキ、その電流値に比例するＥＬ素子の発光輝度もバラツキ、表示むらとして現れるという欠点である。
【００１３】
そこで、この問題を解決する為のアクティブ素子構成及び駆動方法として、例えば特開平１１−２７２２３５の素子構成や特開平１０−２１４０６０の駆動方法や特開平８−２４１０５７の素子構成等が提案されている。
【００１４】
即ち、特開平１０−２１４０６０の駆動方法は図１のアクティブ素子構成において、ＴＦＴ１０３を常に飽和状態（完全にＯＮ状態とするか完全にＯＦＦ状態とする）で使うことで、画素毎のＴＦＴ１０３の特性バラツキを相対的に小さくする方法である。
【００１５】
この駆動方法は図６に示すように１フレーム期間ＴFを８つのサブフレームＳＦ１〜ＳＦ８に分割し、これら各サブフレームＳＦ１〜ＳＦ８をアドレス期間Ｔａｄｄと放電期間Ｔｏｎに分ける。各サブフィールドＳＦ１〜ＳＦ８の表示放電時間Ｔｏｎは各々異なるように設定され、全サブフレームＳＦ１〜ＳＦ８のアドレス期間Ｔａｄｄは全て等しいような時間となる。このため、８つのサブフレームＳＦ１〜ＳＦ８の各々で画素を構成するコンデンサへＯＮ電圧を溜めたかＯＦＦ電圧を溜めたか選択されないかにより、画素毎の発光時間の合計を変化させられ階調表現が可能となる。
【００１６】
一方、特開平１１−２７２２３５のアクティブ素子の回路構成は図７のようになる。即ち、第３のＴＦＴ１８２を導通状態、第４のＴＦＴ１８６を非導通状態として充電容量１８１へ電荷を溜め、その電荷を第３のＴＦＴ１８２を非導通状態、第４のＴＦＴ１８６を導通状態として有機ＥＬ素子１７０を通して放電することで、第２ＴＦＴ１５０の導通状態の抵抗値のバラツキを緩和している。
【００１７】
また、特開平１１−２７２２３５の別のアクティブ素子の回路構成は図９のようになる。即ち、駆動電源２５０へ正電位を印加し、第１のダイオード２７０を順方向電位とし、第２のダイオード２８０を逆方向電位とし充電容量２５１へ電荷を溜め、その電荷を駆動電源２５０へ負電位を印加することで、第１のダイオード２７０を逆方向電位とし、第２のダイオード２８０を順方向電位とし有機ＥＬ素子２４０を通して放電することで、第２ＴＦＴ２２０の導通状態の抵抗値のバラツキを緩和している。
【００１８】
また、特開平８−２４１０５７の素子構成は図１１（Ａ）のようになる。即ち、ＴＦＴ３０４が導通状態で充電容量３０２へ表示すべき信号に対応する電荷が溜められ、ＴＦＴ３０４が非導通状態で充電容量３０２へ溜められた電荷がＴＦＴ３０４を通して放電することによるデータラインＸ2の電位の影響を、ＴＦＴ３０４のΔＦＦ抵抗より低い抵抗３０３を容量３０２と平行に挿入することで小さくし、クロストークの少ない表示を得るものである。
【００１９】
更に、従来の装置を詳述する。
以下では特開平１１−２７２２３５に示された図７の回路構成について説明する。即ち図７は画素ＴＦＴ回路構成図であり、第１のＴＦＴ１４０、第２のＴＦＴ１５０、保持容量１６０、有機ＥＬ素子１７０、駆動電源１８０、第３及び第４のＴＦＴ１８２，１８６及び充電用容量１８１とから成っている。また、図７に示す如く、第１のＴＦＴ１４０及び保持容量１６０は前述の図１と同様の回路構成及び駆動方法である。
【００２０】
第２のＴＦＴ１５０のゲート電極１５１は、第１のＴＦＴ１４０のソース電極１４３及び保持容量１６０の一方の電極に接続され、そのドレイン電極１５３は有機ＥＬ素子１７０の駆動電源１８０に接続されている。また、そのソース電極１５４は、第３のＴＦＴ１８２のドレイン電極１８４に接続されている。第３及び第４のＴＦＴ１８２，１８６のゲート電極１８３，１８７にはそれぞれ外部から周期的な信号ＶＧ３，ＶＧ４が供給される。この信号ＶＧ３とＶＧ４とは互いに位相が反転した信号である。また第３のＴＦＴ１８２のソース電極１８５と第４のＴＦＴ１８６のドレイン電極１８８とは接続されている。この第３及び第４のＴＦＴ１８２，１８６の間には充電用容量１８１が接続されている。また、第４のＴＦＴ１８６のソース電極１８９は有機ＥＬ素子１７０の陽極１７１に接続されており、有機ＥＬ素子１７０の陰極１７２は表示電極１９０に接続されている。
【００２１】
この図７のアクティブ素子の駆動方法は、図８に示す通りである。即ち、図８中、（ａ）は第１のＴＦＴ１４０のゲート電極に供給される信号ＶＧ１、（ｂ）は第２のＴＦＴ１５０のゲート電極に供給される信号ＶＧ２、（ｃ）は駆動電源の信号Ｖ０、（ｄ）は第３のＴＦＴ１８２のゲート電極に供給される信号ＶＧ３、（ｅ）は第４のＴＦＴ１８６のゲート電極に供給される信号ＶＧ４、（ｆ）は充電用容量１８１に蓄積される信号ＶＣ２、（ｇ）は有機ＥＬ素子１７０の発光の信号ＶＥＬの信号波形図である。そして、第１のＴＦＴ１４０のゲート電極１４１に図８（ａ）のようにゲート信号線Ｇのゲート信号ＶＧ１が供給されて、第１のＴＦＴ１４０がオン状態になる。そうすると、ドレイン信号線Ｄからの所定の電圧ＶＧ２が第２のＴＦＴ１５０のゲート電極１５１及び保持容量１６０に供給され、図８（ｂ）に示すように第２のＴＦＴ１５０にはＶＧ２が印加されて、その電圧ＶＧ２によって第２のＴＦＴ１５０の導通状態がセットされ、その状態が１フィールド期間保持される。
【００２２】
そうすると、駆動電源１８０（電位Ｖ０）より、ゲート電極１５１の電圧ＶＧ２に応じた電圧が第３のＴＦＴ１８２のドレイン電極１８４に供給される。このとき、第３及び第４のＴＦＴ１８２，１８６のゲート電極１８３，１８７には図８（ｄ）及び（ｅ）に示す信号電圧ＶＧ３，ＶＧ４が供給される。同図の如く、信号ＶＧ３とＶＧ４とは互いに位相が反転しており、それによって第３及び第４のＴＦＴ１８２，１８６は交互にオン状態になる。
【００２３】
即ち、充電用容量１８１の電圧ＶＣ２は、図８（ｆ）のように、信号ＶＧ３がオン信号で信号ＶＧ４がオフ信号になると充電され、信号ＶＧ３がオフ信号で信号ＶＧ４がオン信号になると放電される。このように信号ＶＧ３，ＶＧ４によって充放電（１発光サイクル）が繰り返される。従って、第３のＴＦＴ１８２がオン状態になったときは第４のＴＦＴ１８６がオフ状態であるから、第２のＴＦＴ１５０を介して第３のＴＦＴ１８２のドレイン電極１８４に供給された駆動電源１８０の電圧は充電用容量１８１に蓄積される。
【００２４】
また、第３のＴＦＴ１８２がオフ状態になったときは第４のＴＦＴ１８６はオン状態であるから、充電用容量１８１に蓄積された電荷が放電される。こうして、第３のＴＦＴ１８２がオン状態のときに充電用容量１８１に充電された電荷が、第３のＴＦＴ１８２がオフ状態で第４のＴＦＴ１８６がオン状態になったときに第４のＴＦＴ１８６のドレイン電極１８８及びソース電極１８９を介して有機ＥＬ素子１７０の陽極１７１に供給される。そうすることにより、図８（ｇ）のＶＥＬのように、電圧ＶＣ２に応じて１発光サイクル毎に有機ＥＬ素子１７０が発光する。
【００２５】
以下では特開平１１−２７２２３５に示された図９の回路構成について説明する。図９に示す如く、第１のＴＦＴ２１０及び保持容量２３０については図７の回路構成と同じである。第２のＴＦＴ２２０のゲート電極２２１は第１のＴＦＴ２１０のソース電極２１３及び保持容量２３０の一方の電極に接続され、そのドレイン電極２２３は有機ＥＬ素子２４０の駆動電源２５０に接続されている。また、そのソース電極２２４は、第１のダイオード２７０のアノード２７１に接続されている。
【００２６】
第１のダイオード２７０のカソード２７２と、第２のダイオード２８０のアノード２８１とは直列に接続されている。この第１及び第２のダイオード２７０，２８０の間には、充電用容量２５１の一方の電極が接続されている。充電用容量２５１の他方の電極は接地されている。第２のダイオード２８０のカソード２８２は有機ＥＬ素子２４０の陽極２４１に接続されている。
【００２７】
また、有機ＥＬ素子２４０の陰極２４２は駆動電源２５０に接続されている。このように構成された表示画素１がマトリクス状に配置されることにより、有機ＥＬ表示装置が形成される。
【００２８】
この図９のアクティブ素子の駆動方法は、図１０に示す通りである。即ち、図９は画素ＴＦＴ回路構成図であり、図１０は各端子の信号波形図である。図１０の（ａ）は第１のＴＦＴ２１０のゲート電極に供給される信号ＶＧ１、（ｂ）は第２のＴＦＴ２２０のゲート電極に供給される信号ＶＧ２、（ｃ）は駆動電源２５０の信号Ｖ０、（ｄ）は第１のダイオード２７０に供給される信号ＶＤ１、（ｅ）は第２のダイオード２８０に供給される信号ＶＤ２、（ｆ）は充電用容量２５１に蓄積される信号ＶＣ２、（ｇ）は有機ＥＬ素子２４０の発光の信号ＶＥＬの信号波形図である。そして、第１のＴＦＴ２１０のゲート電極２１１に図１０の（ａ）のようにゲート信号線Ｇのゲート信号ＶＧ１が供給されて、第１のＴＦＴ２１０がオン状態になる。そうすると、ドレイン信号線Ｄからのドレイン信号が第２のＴＦＴ２２０のゲート電極２２１及び保持容量２３０に供給され、図１０の（ｂ）に示すように第２のＴＦＴ２２０にはＶＧ２が印加されてオン状態が１フィールド期間保持される（このとき保持容量２３０の一方の電極電位ＶＣ１はＶＧ２と同じ電位となる）。
【００２９】
駆動電源２５０は、図１０の（ｃ）に示すように所定の周期、例えば１０ｋＨｚの周波数で、有機ＥＬ素子２４０を発光させるための充電時電圧Ｖ１０と放電時電圧Ｖ２０とを交互に供給している。このとき、充電時電圧Ｖ１０は充電用容量２５１に充電されている電圧よりも高い電圧であり、放電時電圧Ｖ２０は充電用容量２５１に充電されている電圧よりも低い電圧である。
【００３０】
即ち、駆動電源２５０の電圧が充電時電圧Ｖ１０の場合には、第１のダイオード２７０の向きに電流が流れて（図１０の（ｄ））充電用容量２５１が充電され（図１０の（ｆ））、駆動電源２５０の電圧が放電時電圧Ｖ２０の場合には、第２のダイオード２８０の向きに電流が流れて（図１０の（ｅ））充電用容量２５１から放電されて（図１０の（ｆ））有機ＥＬ素子２４０にその電流が供給されて発光する（図１０の（ｇ））。
【００３１】
以下では特開平８−２４１０５７に示された図１１（Ａ）の回路構成について説明する。即ち、図１１（Ａ）では、３０７はＸ軸用のシフトレジスタ、３０８はＹ軸用のシフトレジスタ、Ａ１１、Ａ１２、Ａ２１、Ａ２２・・・は画面部を構成する画素である。
【００３２】
画素Ａ２２は、発光用の薄膜のＥＬ素子３０５と、このＥＬ素子３０５の発光を制御するＴＦＴ３０１と、このＴＦＴ３０１のゲート電極に接続されるコンデンサ３０２と、このコンデンサ３０２に並列接続された抵抗３０３と、このコンデンサ３０２に対して信号を書き込むＴＦＴ３０４から構成される。他の画素Ａ１１、Ａ１２、Ａ２１・・・も画素Ａ２２と同様に構成されている。
【００３３】
ＴＦＴ３０４のゲート電極はＹ座標シフトレジスタ３０８の端子Ｙ2に接続され、ソース電極またはドレイン電極がＸ座標シフトレジスタ３０７に接続されている。
【００３４】
従って、端子Ｙ2より選択信号が出力されると画素Ａ２１、Ａ２２のＴＦＴ３０５・・・はオン状態となる。このときＸ座標シフトレジスタ３０７から出力される画像データ信号に対応した電圧がＴＦＴ３０４のソース電極またはドレイン電極を経由してコンデンサ３０２に保持される。このコンデンサ３０２の電位によりＴＦＴ３０１のオン／オフ状態は制御され、画像データ信号に応じた電流がＥＬ素子３０５に流れ、画像データ信号に基づき発光制御される。
【００３５】
その後、端子Ｙ2より非選択信号が出力されると画素Ａ２１、Ａ２２のＴＦＴ３０５・・・がオフ状態となり、コンデンサ３０２に充電された電荷はＴＦＴ３０５のオフ抵抗値よりも小さな値の抵抗３０３を介して、図１１（Ｂ）その電位を示す如く、放電される。
【００３６】
【発明が解決しようとする課題】
図１に示したアクティブ素子の回路構成において、ＴＦＴ１０３の閾値特性及びＯＮ抵抗特性にバラツキがある為、ＴＦＴ１０３へ同じゲート電圧が印加されても、ＥＬ素子に供給される電流値が各画素ごとにバラツキ、表示むらとなることは既に示した。
【００３７】
その対策として図６に示されるような時間分割階調表示が有効であるが、特開平１０−２１４０６０に示されている図６の時間分割階調表示方法では、１フレーム期間に占めるアドレス期間の比率が少なく、かつその少ないアドレス期間で複数の走査をしなければならない。この為、各走査ライン当りの選択期間が短くなるという欠点がある。
【００３８】
例えばフレーム周期が１６．６［ｍｓ］で走査電極数を４８０本とした場合、１フレーム期間に１回走査するだけの図１の回路構成では、１走査ライン当りの選択期間は
１６．６［ｍｓ］／４８０［本］≒３４．６［μｓ］
であるのに対して、特開平１０−２１４０６０の図６に示した駆動方法では、アドレス期間の占める割合を５０％としても
（（１６．６［ｍｓ］×０．５）／８）／４８０［本］≒２．２［μｓ］となり、各走査ライン当りの選択期間が極端に短くなってしまう。これでは、図１のゲートラインやソースラインの配線抵抗や浮遊容量を小さくし、ゲートラインを駆動するゲートドライバやソースラインを駆動するソースドライバの駆動能力を増やす必要が出てしまい、新たなコストアップ要因となる。
【００３９】
また、図６の時間分割階調表示方法では、ＰＤＰで見られるような動画偽輪郭が発生するという欠点もある。
そこで、１フレーム期間に１回走査するだけで時間分割階調表示を得、動画偽輪郭の発生の少ない方法として図１１（Ａ）の回路を用い充電容量へ溜めた電荷を抵抗を通して放電させることで、時間分割階調を得る方法も考えられる。しかし、このように抵抗を通して放電させる方法では、抵抗の値のバラツキによる放電時間のバラツキが生じる。即ち、同一の充電容量に同一の電荷を溜めても、抵抗値がバラツケば放電時間もバラツキ、図１１（Ａ）のＴＦＴ３０１が導電状態となっている時間もバラツき表示むらとなるという第１の課題がある。
【００４０】
本発明の第１及び第２の発明はこのような課題に対しなされたもであり、図１１（Ａ）の回路構成により時間分割階調表示より表示むらが少なく、１フレーム期間に１回走査するだけの時間分割階調表示を得ることを目的とする。
【００４１】
また、図１１（Ａ）のような時間分割階調表示方法や本発明の第１及び第２の発明のような時間分割階調表示方法では、充電容量の電位が直接有機ＥＬを駆動するＴＦＴのゲート電極に印加されているので、ＴＦＴへ印加する電圧が全く同一の軌跡をたどったとしても、ＴＦＴのソース・ゲート間閾値電圧のバラツキやＴＦＴの非飽和導電状態の抵抗値のバラツキにより表示むらが現れるという第２の課題がある。
【００４２】
本発明の第３の発明はこのような課題に対しなされたものであり、有機ＥＬを駆動するＴＦＴのソース・ゲート間閾値電圧のバラツキ、ＴＦＴの非飽和導電状態の抵抗値のバラツキの影響を緩和しより均一な表示を得ることを目的とする。
【００４３】
一方、図７に示されるような容量を使う方法も有効であるが、特開平１１−２７２２３５に示される図７のアクティブ素子構成では、コンデンサ１８１と駆動電源１８０との間にＴＦＴ１５０とＴＦＴ１８３が直列に挿入されている。またコンデンサ１８１と有機ＥＬ１７０の間にＴＦＴ１８６も挿入されている。一般に有機ＥＬを駆動する為にはp-si-TFT（ポリシリコンＴＦＴ）が必要でありa-si-TFT（アモルファスシリコンＴＦＴ）では電荷の移動度が低く無理があるとされている。これは有機ＥＬを駆動する為のＴＦＴは導通状態の抵抗値が低い必要がある為である。そこでＴＦＴは導通状態の抵抗値を低くする為、図２に示すように有機ＥＬを駆動する為のＴＦＴ１０３の大きさは充電容量を駆動する為のＴＦＴ１０２よりかなり大きくなる。
【００４４】
このように図７のアクティブ素子構成では有機ＥＬと直列に入る大きなサイズのＴＦＴが３個必要となるという問題がある。これは画素内に有機ＥＬを配置の為のスペースが少なくなり、その分有機ＥＬの発光輝度を上げる必要がある。有機ＥＬの発光効率は一般に図２７のようにある輝度（印加電圧）で最大となるので、このように有機ＥＬを配置の為のスペースに制限があると、有機ＥＬを適切な発光効率で光らせることができないという第３の課題ある。
【００４５】
なお、図２７は横軸が有機ＥＬへ印加する電圧であり、左側の縦軸は線ａに対応する輝度を示し、右側の縦軸は線ｂに対応する発光効率を示す。
また、図２のＴＦＴ構成を見れば判る通り、ＴＦＴプロセスではアクティブ素子のソース・ゲート・ドレインは横方向に並ぶ。このようなプロセスでダイオードを作り込むことは困難であり、一般にはＴＦＴのソース・ゲート間を短絡させてダイオードとして使っている。
【００４６】
従って、図９のアクティブ素子構成でも有機ＥＬと直列に入る大きなサイズのＴＦＴが３個必要となる（１個はＴＦＴ２３０、もう２個はダイオード２７０，２８０として使われるソース・ゲート間を短絡させたＴＦＴ）という問題がある。これもやはり画素内に有機ＥＬを配置の為のスペースが少なくなることを意味し、上記第３の課題を持つ。
【００４７】
本発明の第４及び第５の発明はこのような課題に対しなされたもであり、図７や図９のアクティブ素子構成とは異なり、有機ＥＬに直接入る（ダイオードも含め）ＴＦＴ等のアクティブ素子を１つに抑え、同様なアクティブ素子の導通抵抗のバラツキがあっても、有機ＥＬ等の電気光学素子の輝度バラツキを抑えることを目的とする。
【００４８】
【課題を解決するための手段】
本発明の上記第１の課題を解決する為の本発明の第１の発明である時間分割階調表示手段は、
第１のアクティブ素子（図１２で１）のゲート端子へ印加される制御電圧により、第１のアクティブ素子の導通状態を制御しドレイン端子（またはソース端子）へその一方の端子が接続された光学素子を流れる電荷を制御する電気光学素子（図１２で５）の制御手段であって、
第４のアクティブ素子（図１２で４）を導通状態として第１のコンデンサ（図１２で２）の一方の端子へ所定の電圧を保持し、第４のアクティブ素子を非導通状態としている間に前記第１のコンデンサから電荷を放電させ、前記第１のコンデンサへ保持された電圧が一定値以上の間、前記第１のアクティブ素子のゲート端子を導通状態とすることで、１フレーム期間に１回の走査で時間分割階調表示を可能とし、前記光学素子を流れる電荷の総量を制御する手段である。
【００４９】
特に本発明の上記手段は上記第１のコンデンサの一方の端子へ第２のアクティブ素子（図１２で６）のソース端子を接続し、前記第２のアクティブ素子のドレイン端子に第２のコンデンサ（図１２で２）を接続し、前記第１のコンデンサへ保持された電荷の一部を、前記第２のアクティブ素子を通して前記第２のコンデンサへ移動し、放電させる構成である。
【００５０】
本発明の上記第１の課題を解決する為の本発明の第２の発明である時間分割階調表示手段は、
第１のアクティブ素子（図１７で１）のゲート端子へ印加される制御電圧により、第１のアクティブ素子（図１７で５）の導通状態を制御しドレイン端子へ接続された光学素子を流れる電荷を制御する電気光学素子の制御手段であって、
第４のアクティブ素子（図１７で４）を導通状態として第１のコンデンサ（図１７で２）の一方の端子へ所定の電圧を保持し、第４のアクティブ素子を非導通状態としている間に前記第１のコンデンサの他方の端子へ印加する電圧を変化させ、前記第１のコンデンサの電圧が一定値以上の間、前記第１のアクティブ素子のゲート端子を導通状態とすることで、１フレーム期間に１回の走査で時間分割階調表示を可能とし、前記光学素子を流れる電荷の総量を制御する手段である。
【００５１】
本発明の上記第２の課題を解決する為の本発明の第３の発明である時間分割階調表示手段は、
上記２つの例のような充電容量の電位を変化させて時間分割階調表示を得る手段においては、
上記第１のアクティブ素子（図１９で１）のゲート端子と上記第１のコンデンサ（図１９で２）の間に第２のアクティブ素子（図１９で１０）を設け、前記第１のアクティブ素子のゲート端子へ前記第２のアクティブ素子のドレイン端子を接続し、前記第２のアクティブ素子のゲート端子へ前記第１のコンデンサを接続し、
前記第１のコンデンサへ保持された電圧が一定値以上の間、前記第２のアクティブ素子を通して第１のアクティブ素子のゲート端子へ、第１のアクティブ素子の導通抵抗が飽和する電圧ＶＯＮを印加する手段である。
【００５２】
本発明の第３の課題を解決する為の本発明の第４の発明である上記第１のアクティブ素子構成の特性バラツキの影響を排除する為の本発明の手段は、第１のアクティブ素子（図２０で１）のゲート端子へ印加される制御電圧により、第１のアクティブ素子の導通状態を制御しドレイン端子（またはソース端子）へその一方の端子が間接または直接接続された光学素子（図２０で５）を流れる電荷を制御する電気光学素子の制御手段であって、前記第１のアクティブ素子のゲート端子へ第２のアクティブ素子（図２０で１０）のドレイン端子（またはソース端子）を接続し、上記第１のアクティブ素子の前記光学素子と接続されたドレイン端子（またはソース端子）へ第２のコンデンサ（図２０で２）を接続し、前記第２のアクティブ素子のソース端子（またはドレイン端子）へ印加する電圧または、前記第２のコンデンサの第１のアクティブ素子と接続されていない端子へ印加する電圧または、前記第１のアクティブ素子の前記光学素子と接続されていないソース端子（またはドレイン端子）へ印加する電圧を制御し、その前記第１のコンデンサに充電した電荷を放電させることにより、前記光学素子を流れる電荷の総量を制御し、第１のアクティブ素子構成の特性バラツキの影響を排除する手段である。
【００５３】
上記本発明の第４の発明である手段を実現する具体的な第１の手段は、
前記第２のアクティブ素子（図２０で１０）のソース端子（またはドレイン端子）へ前記第１のアクティブ素子（図２０で１）を導通状態とする電圧ＶＯＮを印加している間、上記光学素子の他方の端子へ印加する電圧を制御し前記光学素子を非導通状態とし、前記第１のコンデンサ（図２０で１２）へ電荷を充電し、前記第２のアクティブ素子のソース端子（またはドレイン端子）へ前記第１のアクティブ素子を非導通状態とする電圧ＶＯＦＦを印加している間、上記光学素子の他方の端子へ印加する電圧を制御し、前記第１のコンデンサに充電した電荷を放電させることにより、前記光学素子を流れる電荷の総量を制御し、第１のアクティブ素子構成の特性バラツキの影響を排除する手段である。
【００５４】
上記本発明の第４の発明である手段を実現する具体的な第２の手段は、
上記光学素子の他方の端子へ印加する電圧を制御し、前記光学素子を非導通状態としている間に、前記第２のアクティブ素子（図３０で１０）のソース端子（またはドレイン端子）へ前記第１のアクティブ素子（図３０で１）を導通状態とする電圧ＶＯＮを印加し、前記第１のコンデンサ（図３０で１２）へ電荷を放電させ、
前記第２のアクティブ素子のソース端子（またはドレイン端子）へ前記第１のアクティブ素子を非導通状態とする電圧ＶＯＦＦを印加している間、上記光学素子の他方の端子へ印加する電圧を制御し前記光学素子を通し前記第１のコンデンサへ電荷を充電させ、光学素子を流れる電荷の総量を制御し、第１のアクティブ素子構成の特性バラツキの影響を排除する手段である。
【００５５】
上記本発明の第４の発明である手段を実現する具体的な第３の手段は、
前記第１のアクティブ素子（図２２で１）のドレイン端子（またはソース端子）と前記光学素子（図２２で５）の間に第３のアクティブ素子（図２２で１３）を挟み、
前記第２のアクティブ素子（図２２で１０）のソース端子（またはドレイン端子）へ印加する電圧と、上記第３のアクティブ素子のゲート電極へ印加する電圧と、前記第１のコンデンサ（図２２で１２）の第１のアクティブ素子と接続されていない端子へ印加する電圧とを制御し、
前記第２のアクティブ素子のソース端子へ前記第１のアクティブ素子を非導通状態とする電圧ＶＯＦＦを印加している間、上記第３のアクティブ素子を導通状態とし、前記第１のコンデンサに充電された電荷を放電させることにより、前記第１のアクティブ素子を流れる電荷の総量を制御し、第１のアクティブ素子構成の特性バラツキの影響を排除する手段である。
【００５６】
本発明の第３の課題を解決する為の本発明の第５の発明である上記第１のアクティブ素子構成の特性バラツキの影響を排除する為の本発明の手段は、
第１のアクティブ素子（図２４で１）のドレイン端子（またはソース端子）へ第１のコンデンサ（図２４で１４）の一方の端子を接続し、前記第１のコンデンサの他方の端子へ光学素子（図２４で５）を接続し、
前記第１のアクティブ素子のソース端子（またはドレイン端子）へ印加する電圧と、前記光学素子の他方の端子へ印加する電圧を制御して、前記第１のコンデンサへ一定の電荷を溜め、その後前記第１のアクティブ素子のソース端子（またはドレイン端子）へ印加する電圧と、前記光学素子の他方の端子へ印加する電圧を制御して、前記第１のコンデンサへ溜めた一定電荷を放電させ、
この動作を繰り返すことで、前記光学素子へ周期的に一定の電荷を流すことで、前記第１のアクティブ素子を流れる電荷の総量を制御し、第１のアクティブ素子構成の特性バラツキの影響を排除する手段である。
【００５７】
【発明の実施の形態】
〔実施形態１〕
本実施形態１では本発明の第１の発明である時間分割階調表示手段において、光学素子として有機ＥＬを用いた第１の具体的電気光学素子構成及びその駆動方法について説明する。
【００５８】
なお、この有機ＥＬを用いたアクティブ素子の製造方法及び各層を構成する材料については従来例で示した特開平８−２３４６８３で詳しく説明しているので、本実施形態１ではその説明は省略する。
【００５９】
本実施形態１で用いる有機ＥＬパネルの各画素数をｍ×ｎとすると、第１の発明である時間分割階調表示手段の第１の手段の等価回路は図１２のように表せる。即ち、本実施形態１の有機ＥＬパネルでは複数の走査側電極Ｇ１，Ｇ２・・Ｇｍと複数の信号電極Ｓ１，Ｓ２・・Ｓｎと、それらの交点にある画素Ａ１１，Ａ１２・・・が設けられている。
【００６０】
即ち、図１２で破線の四角の中に示すように各画素Ａｉｊ（i＝１〜ｍの整数、j＝１〜ｎの整数）はアクティブ素子（ＴＦＴ）１、コンデンサ２、アクティブ素子（ＴＦＴ）４、有機ＥＬ素子５、アクティブ素子（ＴＦＴ）６、ダイオード７、コンデンサ８から構成されており、アクティブ素子１のソース端子（またはドレイン端子）及びコンデンサ２と接続する電源ＶＤＤ、アクティブ素子４のソース端子（またはドレイン端子）と接続する信号電極Ｓｉ、アクティブ素子４のゲート端子と接続する走査電極Ｇｊ、アクティブ素子４のドレイン端子（またはソース端子）とドレイン端子（またはソース端子）が接続するアクティブ素子６、アクティブ素子６のゲート端子や（ＴＦＴのソース・ゲート間電極もしくはドレイン・ゲート間電極を短絡さて構成した）ダイオード７のカソード端子と接続する制御電極ＰＧｊ、アクティブ素子６のソース端子（またはドレイン端子）と接続するコンデンサ８、コンデンサ８及び有機ＥＬ素子５と接続するアース端子ＧＮＤから構成される。
【００６１】
この画素Ａｉｊを駆動する為の各端子の電圧は図１4のように示される。即ち、アクティブ素子４としてｎ型ＴＦＴを想定しているので、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２である。６）が制御電極ＰＧ１へ印加される電圧ＶＰＧ１であり、この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１と、制御電極ＰＧ１の電圧ＶＰＧ１により、図１2のアクティブ素子１のゲート端子電圧ＶＣ１は図１４の７）のようになり、制御電極ＰＧ１の電圧ＶＰＧ１により、アクティブ素子６としてｎ型ＴＦＴを想定しているので、図１2のアクティブ素子６のドレイン端子電圧ＶＰ１は図１４の８）のようになる。
【００６２】
即ち、始めにアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＮとなり、アクティブ素子４のソース・ドレイン間が導通状態となり、コンデンサ２のアクティブ素子４のドレイン端子側の電位が信号電極Ｓ１の電位ＶＳ１１となる。次にアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＦＦとなり、アクティブ素子４のソース・ドレイン間が非導通状態となる。
【００６３】
この後、制御電極ＰＧ１が電圧ＶＯＮ（高電圧状態）となりダイオード７に逆極性状態となり、アクティブ素子６のゲート電圧ＶＰＧ１が電圧ＶＯＮとなり、アクティブ素子６のソース・ドレイン間が導通状態となる。そして、コンデンサ２のアクティブ素子４のドレイン端子側に溜められた電荷の一部がコンデンサ８のアクティブ素子６のドレイン側端子に移動する。
【００６４】
次にアクティブ素子６のゲート電圧ＶＰＧ１が電圧ＶＯＦＦとなり、アクティブ素子６のソース・ドレイン間が非導通状態となり、また制御電極ＰＧ１が電圧ＶＯＦＦ（低電圧状態）となりダイオード７が順極性状態となる。このようにすることで、コンデンサ８のアクティブ素子６のドレイン端子側に溜められた電荷の一部がダイオード７を通してアース端子ＧＮＤへ放電される。このときコンデンサ２の容量Ｃ２とコンデンサ８の容量Ｃ８とすると、この周期Ｔ１後のアクティブ素子１のゲート電位ＶＣ１１は
ＶＣ１１＝ＶＳ１１×Ｃ２／（Ｃ２＋Ｃ８）
となる。
【００６５】
このようにして、アクティブ素子４のソース・ドレイン間が非導通状態となっている間に制御電極ＰＧ１の電圧を周期Ｔ１でＨＩＧＨ／ＬＯＷさせ、コンデンサ２のアクティブ素子４のドレイン端子側に溜められた電荷がコンデンサ８を通して放電させる。
【００６６】
アクティブ素子１がｎ型ＴＦＴである場合、このコンデンサ２のアクティブ素子４のドレイン端子側に溜められた電荷によりこのアクティブ素子１のゲート電圧ＶＣ１がアクティブ素子１が導通状態となる電位Ｖｔｈより大きい間はアクティブ素子１は導通状態となり、この間有機ＥＬ５へ電流が流れる。また、アクティブ素子１がｐ型ＴＦＴである場合、このコンデンサ２のアクティブ素子４のドレイン端子側に溜められた電荷によりこのアクティブ素子１のゲート電圧ＶＣ１がアクティブ素子１が導通状態となる電位Ｖｔｈより小さくなってからアクティブ素子１は導通状態となり、この間有機ＥＬ５へ電流が流れる。従って、アクティブ素子４が導通状態となったときコンデンサ２へ保持する電位ＶＳ１１を制御することで、有機ＥＬの発光時間を制御でき、時間分割階調表示が可能となる。
【００６７】
このように本実施形態1では１フレーム期間に１回画素を選択する（各画素のアクティブ素子４を１フレーム期間に１回導通状態とする）ことで時間分割階調表示を行うので、従来例でしめした特開平１０−２１４０６０の図６の時間分割階調表示方法とは異なり、各走査ライン当りの選択期間が短くなるという欠点がない。
【００６８】
また、各画素を構成する有機ＥＬは必ず画素が選択されてからコンデンサ２へ保持された電圧に依存した期間連続的に発光するので、従来例でしめした特開平１０−２１４０６０の図６の時間分割階調表示方法とは異なり、動画偽輪郭の発生が少ない。
【００６９】
また、コンデンサ２へ溜めた電荷を同一工程で作ったコンデンサ８を用いて放電させるので、従来例でしめした特開平８−２４１０５７に示されたコンデンサと抵抗を用いる図１１(A)の回路構成とは異なり、そのコンデンサ２と８の容量比が揃い易く、画素毎のバラツキの少ない表示を得られる。
【００７０】
なお、図１2のダイオード７はＴＦＴ素子のソース・ゲート間もしくはドレイン・ゲート間を短絡させて構成しても良いし、有機ＥＬ自体がダイオード特性を持つことに着目して有機ＥＬ５と同様な有機ＥＬダイオードでも良い。
【００７１】
そこで、実際図１2のアクティブ素子構成で、ＴＦＴの代わりにＦＥＴを使い、有機ＥＬの代わりにＬＥＤを用いた場合の実験結果を示す。図１2の制御電極ＰＧ１の電圧が図２８の（Ａ）であり、アクティブ素子１のゲート端子電圧（コンデンサ２の保持電圧）が図２８の（Ｂ）である。また、図１2の電源ＶＤＤとアクティブ素子１のソース端子（またはドレイン端子）間に抵抗を入れた場合にアクティブ素子１のソース端子（またはドレイン端子）の電圧を図２８の（Ｃ）に示す。図２８（Ｃ）において、電圧が３Ｖまで低下している期間がアクティブ素子１が導通状態の期間であり、電圧が５Ｖに保持されている期間がアクティブ素子１が非導通状態の期間であり、その間の期間がアクティブ素子１が中間的な導通状態となっている期間である。
【００７２】
このように図１2の画素ＴＦＴ回路構成を用い、図１４のように制御すれば、コンデンサ２へ溜めた電荷により、図２８のように時間分割階調表示が実現できることが判る。
【００７３】
なお、図１2の画素ＴＦＴ回路構成では制御端子ＰＧｊとゲート線Ｇｊと対応付けて走査ライン毎に分けて記載しているが、図１４（６）を見れば判る通り制御端子ＰＧｊは各走査ラインの選択期間毎にハイ／ローを繰り返すだけなので、総ての走査ラインで共通の信号とし、画素Ａ２１、Ａ２２・・・を上下方向に反転させて、制御端子ＰＧとして１本の電極にまとめることも出来る。
【００７４】
また、図１2の画素ＴＦＴ回路構成でアクティブ素子６がｎ型ＴＦＴであれば動作するが、ｐ型ＴＦＴでも動作する為には、一般的には本発明の画素ＴＦＴ回路構成は図１3のように表せる。
【００７５】
また、本実施形態1では図１２のコンデンサ８に溜められた電荷をダイオード７を通して放電したが、図１５に示すようにアクティブ素子９を通して放電させても良い。このときの駆動タイミングチャートは図１６のようになる。
〔実施形態２〕
本実施形態２では本発明の第２の発明であるの時間分割階調表示手段において、光学素子として有機ＥＬを用いた具体的電気光学素子構成及びその駆動方法について説明する。
【００７６】
なお、この有機ＥＬを用いたアクティブ素子の製造方法及び各層を構成する材料については実施形態１と同様に本実施形態２ではその説明は省略する。
本実施形態で用いる有機ＥＬパネルの各画素の等価回路は図１７のように表せる。即ち、本実施形態２でも実施形態１同様に有機ＥＬパネルでは複数の走査側電極Ｇ１，Ｇ２・・Ｇｍと複数の信号電極Ｓ１，Ｓ２・・Ｓｎと、それらの交点にある画素Ａ１１，Ａ１２・・・が設けられている。図１７の各画素Ａｉｊ（i＝１〜ｍの整数、j＝１〜ｎの整数）の構成は図１２のコンデンサ２、アクティブ素子（ＴＦＴ）６、ダイオード７をアース端子に接続したのに代わって、図１７のコンデンサ２を制御端子Ｒｊへ接続した構成である。
【００７７】
この画素Ａｉｊを駆動する為の各端子の電圧は図１８のようになる。即ち、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２であり、６）は制御電極Ｒ１へ印加される電圧ＶＲ１である。この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１と、制御電極Ｒ１へ印加される電圧ＶＲ１により、図１７のアクティブ素子１のゲート端子電圧ＶＣ１は図１８の７）のようになる。
【００７８】
即ち、実施形態１においてはアクティブ素子４のソース・ドレイン間が非導通状態となっている間にコンデンサ２に溜められた電荷を放電させたのに対し、本実施形態２ではコンデンサ２に溜められた電荷を放電させず、コンデンサ２のアクティブ素子４のドレイン端子側とは反対側の端子へ印加する電圧ＶＲ１を徐々に変化させることで、コンデンサ２のアクティブ素子４のドレイン端子側の電位を徐々に変化させ、このアクティブ素子１のゲート電圧ＶＣ１がアクティブ素子が導通状態となる電位Ｖｔｈより大きい間だけアクティブ素子１は導通状態とし、時間分割階調表示を可能としている。
【００７９】
このように本実施形態２では１フレーム期間に１回画素を選択する（各画素のアクティブ素子４を１フレーム期間に１回導通状態とする）ことで時間分割階調表示を行うので、従来例でしめした特開平１０−２１４０６０の図６の時間分割階調表示方法とは異なり、各走査ライン当りの選択期間が短くなるという欠点がない。
【００８０】
また、各画素を構成する有機ＥＬは必ず画素が選択されてからコンデンサ２へ保持された電圧に依存した期間連続的に発光するので、従来例でしめした特開平１０−２１４０６０の図６の時間分割階調表示方法とは異なり、動画偽輪郭の発生が少ない。
【００８１】
また特開平８−２４１０５７に示された図１１のコンデンサと抵抗を用いる放電や、実施形態１で示した図１２のコンデンサ２と８の容量比による放電ではなく、外部よりコンデンサ２の端子電圧を制御するので、放電特性に依存せず画素毎のバラツキのない表示が得られた。
〔実施形態３〕
上記２つの時間分割階調表示方法や従来例で示した特開平８−２４１０５７に示された回路構成で説明された時間分割階調表示方法では以下の課題が存在する。
【００８２】
即ち、上記実施形態１及び実施形態２や従来例で示した特開平８−２４１０５７において図１２等に示されるアクティブ素子１のゲート端子へ印加される電圧は図２８（Ｂ）に示す通りアクティブ素子４のソース・ドレイン間が非導通状態となっている間、徐々に低下する。このようにアクティブ素子１のゲート端子へ印加される電圧が低下するので、アクティブ素子１はある期間（図２８（Ｃ）が約３Ｖの電位と５Ｖの電位の間を遷移している期間）非飽和状態となる電圧で使われる。このとき、アクティブ素子１のソース・ゲート間閾値電圧のバラツキがあれば、同じゲート電圧を印加してもアクティブ素子１が導通状態になるか、非導通状態になるか、その中間状態になるか異なる結果が得られる。従って、同じ中間調表示をしようとして同一の電圧を充電容量へ印加しても、同じ中間調状態が表示されるとは限らなくなる。これが本発明の課題で示した第２の課題である。
【００８３】
そこで、上記問題を解決する為、本発明の第３の発明である時間分割階調表示手段を用いる。即ち、図１９に示すように図１２のアクティブ素子構成の有機ＥＬ５を駆動する為のアクティブ素子１とコンデンサ２の間に別のアクティブ素子（ＴＦＴ）１０を挿入する。そして、有機ＥＬを駆動するアクティブ素子１のゲート端子へこのアクティブ素子１０のドレイン端子（もしくはソース端子）を接続し、このアクティブ素子１０のゲート端子へ時分割階調表示期間を制御するコンデンサ２を接続する。
【００８４】
このアクティブ素子１０のドレイン端子（もしくはソース端子）に抵抗１１（もしくは別のアクティブ素子）を通してアクティブ素子１を飽和導通状態とする電圧を供給し、コンデンサ２に保持した電位をアクティブ素子１０のゲート電極に供給する。抵抗１１を用いる場合、その値はアクティブ素子１０の非飽和導通状態でのＯＮ抵抗の数分の１〜数百分の１の値に設定することで、アクティブ素子１０が導通状態であれば、アクティブ素子１０のソース端子から供給される電圧に関係なく、アクティブ素子１のゲート端子にはアクティブ素子１を非導通状態とする電圧ＶＯＦＦが印加される。また、アクティブ素子１０が非導通状態となればアクティブ素子１のゲート端子にはアクティブ素子１０のソース端子から供給される飽和導通電圧ＶＯＮが供給される。
【００８５】
従って、アクティブ素子１がｎ型ＴＦＴの場合、コンデンサ２に保持する電位が変化し、アクティブ素子１０が非飽和導通状態で使われても、アクティブ素子１のゲート電極へ（コンデンサ２に保持された電位に依らず）飽和導通電圧ＶＯＮもしくは飽和非導通電圧ＶＯＦＦが印加されるので、アクティブ素子１のＯＮ抵抗のバラツキを相対的に抑えることができる。
【００８６】
実際、図１９の構成を用いることで図１１（Ａ）の構成を用いた場合に比べ、表示むらを減らすことができた。
そこで、実際図１９のアクティブ素子構成で、ＴＦＴの代わりにＦＥＴを使い、有機ＥＬの代わりにＬＥＤを用いた場合の実験結果を示す。図２８の（Ａ）と同様な電圧を図１９の制御電極ＰＧ１へ印加したとき、図１９のアクティブ素子１０のゲート端子電圧（コンデンサ２の保持電圧）が図２９の（Ａ）であり、アクティブ素子１のゲート端子電圧が図２９の（Ｂ）である。図１９の電源ＶＤＤとアクティブ素子１のソース端子（またはドレイン端子）間に抵抗を入れた場合にアクティブ素子１のソース端子（またはドレイン端子）の電圧を図２９の（Ｃ）に示す。図２９（Ｃ）において、電圧が３Ｖまで低下している期間がアクティブ素子１が導通状態の期間であり、電圧が５Ｖに保持されている期間がアクティブ素子１が非導通状態の期間であり、その間の期間がアクティブ素子１が中間的な導通状態となっている期間である。
【００８７】
図２８（Ｃ）と図２９（Ｃ）を比較すれば判るように、本発明の第３の手段を用いた図１９の画素ＴＦＴ回路構成では、図１2の回路構成と比べアクティブ素子１が中間的な導通状態となっている期間が圧倒的に少なくなる。なお、図１９のアクティブ素子１０の構成は反転増幅回路となっているので、図２９（Ｃ）ではアクティブ素子１はコンデンサ２の保持電圧が低いときに導通状態となり、図２８（Ｃ）の振る舞いとは逆になる。
【００８８】
このように、本発明によればアクティブ素子１が中間的な導通状態となっている期間を短くすることで、有機ＥＬを駆動するＴＦＴのソース・ゲート間閾値電圧のバラツキ、ＴＦＴの非飽和導電状態の抵抗値のバラツキの影響を緩和しより均一な表示を得ることが可能となる。
【００８９】
なお、本実施形態３の手段を用いた場合に階調表示を可能とするには、上記実施形態１及び実施形態２や従来例の特開平１０−２１４０６０で示したような時間分割階調表示や、１つの画素を複数の副画素から構成する画素分割階調表示等により階調表示を行うことが有効である。
〔実施形態４〕
本実施形態４では本発明の第４の発明であるアクティブ素子構成を用いる。以下このアクティブ素子の導通抵抗のバラツキの影響を排除する為の電気光学素子構成及びその駆動方法について説明する。
【００９０】
実施形態４においても図１９に示されるアクティブ素子１のソース・ドレイン間の飽和導通状態でのＯＮ抵抗は、ＴＦＴ製造中にマスクパターンずれ等による各画素のアクティブ素子１のサイズのバラツキ等によりバラツくという問題を抱える。
【００９１】
そこで、上記問題を解決する為、本発明の第４の発明であるバラツキ対策電気光学素子の好ましい第１の構成を用いる。即ち、図２０に示すように有機ＥＬ５を駆動する為のアクティブ素子１のドレイン端子（またはソース端子）へ有機ＥＬ５の一方の端子とコンデンサ１２を接続し、この有機ＥＬ５の他方の端子を制御電極ＮＶｊへ接続する。またアクティブ素子１のゲート端子へ別のアクティブ素子１０のドレイン端子（またはソース端子）を接続し、このアクティブ素子１０のソース端子（またはドレイン端子）へ制御電極ＰＶｊを接続し、ゲート端子へ時分割階調表示期間を制御するコンデンサ２を接続する。
【００９２】
この画素Ａｉｊを駆動する為の電圧は図２１のようになる。即ち、アクティブ素子４としてｎ型ＴＦＴを想定しているので、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２である。この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１により、図２０のアクティブ素子１０のゲート端子電圧ＶＣ１は６）のようになる。また、７）は制御電極ＰＶ１へ印加される電圧ＶＰＶ１であり、８）は制御電極ＮＶ１へ印加される電圧ＶＮＶ１である。アクティブ素子１及び１０はｎ型ＴＦＴを想定しているので、このアクティブ素子１０のゲート端子電圧ＶＣ１と、制御電極ＰＶ１へ印加される電圧ＶＰＶ１と、制御電極ＮＶ１へ印加される電圧ＶＮＶ１により、図２０のアクティブ素子１のドレイン端子（またはソース端子）電圧ＶＣ２は図２１の９）のようになる。
【００９３】
即ち、始めにアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＮとなり、アクティブ素子４のソース・ドレイン間が導通状態となり、コンデンサ２のアクティブ素子４のドレイン端子側の電位が信号電極Ｓ１の電位ＶＳ１１となる。次にアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＦＦとなり、アクティブ素子４のソース・ドレイン間が非導通状態となる。
【００９４】
このコンデンサ２へ蓄えられた電荷は抵抗３により放電されるが、この図２１の６）に示すコンデンサ２の電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、アクティブ素子１０のソース・ドレイン間は導通状態となる。
【００９５】
即ち、この間アクティブ素子１のゲート端子にはアクティブ素子１０を通して制御端子ＰＶ１の電圧が印加される。
そこで、制御電極ＮＶ１がＨＩＧＨ（高電圧状態）となり有機ＥＬ５は非導通状態とし、アクティブ素子１０のソース・ドレイン端子を通してアクティブ素子１のゲート端子へソース・ドレイン間が導通状態となる電圧ＶＯＮを図２１の７）のＰＶ１の電圧として印加し、アクティブ素子１のソース・ドレイン間を通った電荷を図２１の９）の端子ＶＣ２の電圧としてコンデンサ１２に蓄える。
【００９６】
次に、アクティブ素子１０のソース・ドレイン端子を通してアクティブ素子１のゲート端子Ａのソース・ドレイン間を非導通状態とする電圧ＶＯＦＦを図２１の７）のＰＶ１の電圧として印加し、制御端子ＮＶ１を下げていくことでコンデンサ１２へ蓄えた電荷を図２１の９）のＶＣ２の電圧のように有機ＥＬ５を通して放電させる。
【００９７】
この動作く繰り返すことで、電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、有機ＥＬ５を発光させる。
その後、電位ＶＣ１が小さくなると、アクティブ素子１のゲート電圧はＧＮＤ電位となり、アクティブ素子１は非導通となるので、有機ＥＬ５は発光しない。このように、この有機ＥＬ５を通る電荷はアクティブ素子１のソース・ドレイン間ＯＮ抵抗に関係なく、コンデンサ１２に蓄えられる電荷で決まるので、このコンデンサ１２の容量を正確に揃えることで各画素を構成するアクティブ素子１の導通抵抗のバラツキの影響を排除できる。
【００９８】
なお、図２０では時間分割階調表示手段として、従来例の時間分割階調表示手段電気光学素子構成を用いているが、図２５のように本発明の第１の発明である時間分割階調表示手段の第１の具体的な電気光学素子構成や、他の時間分割階調表示手段を用いてもよい。
［実施形態５］
本実施形態５でも本発明の第４の発明であるアクティブ素子構成を用いる。以下このアクティブ素子の導通抵抗のバラツキ対策電気光学素子の好ましい第２の構成について説明する。即ち、図３０に示すように有機ＥＬ５を駆動する為のアクティブ素子１のドレイン端子（またはソース端子）へ有機ＥＬ５の一方の端子とコンデンサ１２を接続し、この有機ＥＬ５の他方の端子を対向電極である制御電極ＣＯＭへ接続し、コンデンサ１２の他方の端子は有機ＥＬ駆動用電源ＶＯＬＥＤへ接続する。また、アクティブ素子１のゲート端子へ別のアクティブ素子１０のドレイン端子（またはソース端子）と抵抗１１を接続し、このアクティブ素子１０のソース端子（またはドレイン端子）をＧＮＤへ接続する。このアクティブ素子１０のゲート端子へは時分割階調表示期間を制御するコンデンサ２と、このコンデンサ２の電荷を制御する為のアクティブ素子４と６のソース端子（またはドレイン端子）が接続されている。アクティブ素子４のゲート端子には走査電極Ｇｊが接続され、もう一方のドレイン端子（またはソース端子）には信号電極Ｓｉが接続されている。また、アクティブ素子６のもう一方のドレイン端子（またはソース端子）には（有機ＥＬまたはＴＦＴのソース・ゲート間電極もしくはドレイン・ゲート間電極を短絡させて構成した）ダイオード７とコンデンサ８が接続され、ダイオード７のもう一方の端子、アクティブ素子６のゲート端子、抵抗１１の他方の端子は制御電極ＰＧへ接続されいる。また、コンデンサ８のもう一方の端子はＧＮＤへ接続されている。
【００９９】
この画素Ａｉｊを駆動する為の電圧は図３１のようになる。なお、アクティブ素子は全てｎ型ＴＦＴを想定している。即ち、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２である。また、６）は制御電極ＰＧへ印加される電圧ＶＰＧであり、この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１と、制御電極ＰＧの電圧ＶＰＧにより、図３０のコンデンサ８のアクティブ素子６側の端子電圧ＶＰ１は８）のようになり、アクティブ素子１０のゲート端子電圧ＶＣ１は７）のようになる。このゲート端子電圧ＶＣ１が閾値Ｖｔｈ以上の間はアクティブ素子１０が導通状態となるので、アクティブ素子１のゲート端子電圧ＶＲ１は９）のようになる。そこで、有機ＥＬ５の（アクティブ素子１と接続された電極とは反対側の）対向電極電位を１０）のように振ると、アクティブ素子１の有機ＥＬと接続されたドレイン端子（またはソース端子）の電圧は１１）のようになる。
【０１００】
即ち、始めにアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＮとなり、アクティブ素子４のソース・ドレイン間が導通状態となり、コンデンサ２のアクティブ素子４のドレイン端子側の電位が信号電極Ｓ１の電位ＶＳ１１となる。次にアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＦＦとなり、アクティブ素子４のソース・ドレイン間が非導通状態となる。
【０１０１】
このコンデンサ２へ蓄えられた電荷はアクティブ素子６とコンデンサ８とダイオード７により放電されるが、この図３１の７）に示すコンデンサ２の電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、アクティブ素子１０のソース・ドレイン間は導通状態となる。
【０１０２】
このアクティブ素子１０が導通状態のとき、アクティブ素子１のゲート端子電圧はＧＮＤとなり、アクティブ素子１０が非導通状態のとき、アクティブ素子１のゲート端子電圧は端子ＰＧと同電位になる。
【０１０３】
そこで、アクティブ素子１が非導通状態のとき有機ＥＬ５の対向電極をＬＯＷ（低電圧状態）とすると、有機ＥＬ５のコンデンサ１２側端子には最初に有機ＥＬ駆動用電圧ＶＯＬＥＤが印加される。そこで、コンデンサ１２より正電荷が有機ＥＬ５を通して放電され（コンデンサ１２は充電され）る。このコンデンサ１２からの放電がほぼなくなったとき、有機ＥＬ５の対向電極ＣＯＭの電位と制御端子ＰＧの電位を反転させ、アクティブ素子１を導通状態とし、（有機ＥＬ５は非導通状態とし）コンデンサ１２に溜められた電荷を放電させる。
【０１０４】
この動作を繰り返すことで、電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより小さい間、有機ＥＬ５を発光させる。
この有機ＥＬ５を通る電荷はアクティブ素子１のソース・ドレイン間ＯＮ抵抗に関係なく、コンデンサ１２に蓄えられる電荷で決まるので、このコンデンサ１２の容量を正確に揃えることで各画素を構成するアクティブ素子１の導通抵抗のバラツキの影響を排除できる。
【０１０５】
そこで、実際図３０のアクティブ素子構成で、ＴＦＴの代わりにＦＥＴを使い、有機ＥＬの代わりにＬＥＤを用いた場合の実験結果を示す。図３０のアクティブ素子１０のゲート端子電圧（コンデンサ２の保持電圧）が図３２の（Ａ）であり、アクティブ素子１のゲート端子電圧が図３２の（Ｂ）である。また、図３０の電源ＶＯＬＥＤとアクティブ素子１のソース端子（またはドレイン端子）間に抵抗を入れた場合にアクティブ素子１のソース端子（またはドレイン端子）の電圧を図３２の（Ｃ）に示す。図３２（Ｃ）において、電圧が一瞬３Ｖまで低下している期間がアクティブ素子１が導通状態の期間であり、この期間にコンデンサ１２の電荷が放電される。また、アクティブ素子１のもう一方のドレイン端子（またはソース端子）の電圧が図３２の（Ｄ）である。図３２（Ｄ）において、アクティブ素子１が導通状態のとき、その電位は図３２（Ｃ）と等しくなり、非導通状態のとき、その電位が低下していることが判る。コンデンサ１２のもう一方の端子の電位は電源電圧ＶＯＬＥＤ（ここでは５Ｖ）であるから、その電位差がコンデンサ１２に溜まった電荷と比例する。
【０１０６】
このように図３０の画素ＴＦＴ回路構成を用い、図３１のように制御すれば、コンデンサ１２へ溜めた電荷により光学素子５を流れる電流を制御できることが判る。
〔実施形態６〕
本実施形態６でも、本発明の第４の発明であるアクティブ素子構成を用いる。以下このアクティブ素子の導通抵抗のバラツキ対策電気光学素子の好ましい第３の構成について説明する。即ち、図２０の有機ＥＬ５を制御端子ＮＶｊへ接続した素子構成の代わりに、図２２の有機ＥＬ５とアクティブ素子１３を直列にアース端子へ接続した素子構成である。
【０１０７】
この画素Ａｉｊを駆動する為の電圧は図２３のようになる。即ち、アクティブ素子４としてｎ型ＴＦＴを想定しているので、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２である。この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１により、図２２のアクティブ素子１０のゲート端子電圧ＶＣ１は６）のようになる。また、アクティブ素子１、１０及び１３はｎ型ＴＦＴを想定しているので、７）は制御電極ＰＶ１へ印加される電圧ＶＰＶ１であり、８）は制御電極ＶＧ１へ印加される電圧ＶＶＧ１である。このアクティブ素子１０のゲート端子電圧ＶＣ１と、制御電極ＰＶ１へ印加される電圧ＶＰＶ１と、制御電極ＶＧ１へ印加される電圧ＶＶＧ１により、図２２のアクティブ素子１のドレイン端子（またはソース端子）電圧ＶＣ２は図２３の９）のようになる。
【０１０８】
即ち、実施形態１で示したように、始めにアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＮとなり、アクティブ素子４のソース・ドレイン間が導通状態となり、コンデンサ２のアクティブ素子４のドレイン端子（またはソース端子）側の電位が信号電極Ｓ１の電位ＶＳ１１となる。次にアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＦＦとなり、アクティブ素子４のソース・ドレイン間が非導通状態となる。
【０１０９】
このコンデンサ２へ蓄えられた電荷は抵抗３により放電されるが、この図２３の６）に示すコンデンサ２の電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、アクティブ素子１０のソース・ドレイン間は導通状態となる。
【０１１０】
そこで、制御電極ＶＧ１へアクティブ素子１３のソース・ドレイン間を非導通状態とする電圧ＶＯＦＦを印加し、アクティブ素子１３を非導通状態とし、アクティブ素子１０のソース・ドレイン端子を通してアクティブ素子１のゲート端子へソース・ドレイン間が導通状態となる電圧ＶＯＮを図２３の７）のＰＶ１の電圧としてを印加し、アクティブ素子１のソース・ドレイン間を通った電荷をコンデンサ１２に蓄える。
【０１１１】
次に、アクティブ素子１０のソース・ドレイン端子を通してアクティブ素子１のゲート端子へソース・ドレイン間を非導通状態とする電圧ＶＯＦＦを図２３の７）のＰＶ１の電圧として印加し、制御電極ＶＧ１へアクティブ素子１３のソース・ドレイン間を導通状態とする電圧ＶＯＮを印加し、アクティブ素子１３を導通状態とし、コンデンサ１２へ蓄えた電荷を有機ＥＬ５を通して放電させる。
【０１１２】
この動作を繰り返すことで、電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、有機ＥＬ５を発光させる。
この有機ＥＬ５を通る電荷はアクティブ素子１のソース・ドレイン間ＯＮ抵抗に関係なく。コンデンサ１２に蓄えられる電荷で決まるので、このコンデンサ１２の容量を正確に揃えることで各画素を構成するアクティブ素子１の特性バラツキの影響を排除できる。
【０１１３】
なお、図２２の素子構成ではアクティブ素子１３を有機ＥＬ５とアクティブ素子１のドレイン端子（またはソース端子）の間に入れたが、アクティブ素子１３を有機ＥＬ５とアース端子ＧＮＤの間に入れても良い。
〔実施形態７〕
本実施形態７では本発明の第５の発明であるアクティブ素子構成を用いる。以下このアクティブ素子の導通抵抗のバラツキの影響を排除する為の電気光学素子構成及びその駆動方法について説明する。
【０１１４】
実施形態３においても図１９に示されるアクティブ素子１のソース・ドレイン間の飽和導通状態でのＯＮ抵抗は、ＴＦＴ製造中にマスクパターンずれ等による各画素のアクティブ素子１のサイズのバラツキ等によりバラツくという問題を抱える。
【０１１５】
そこで、上記問題を解決する為、本発明の第５の発明であるバラツキ対策電気光学素子構成を用いる。即ち、図２４に示すように有機ＥＬ５を駆動する為のアクティブ素子１のドレイン端子（またはソース端子）へコンデンサ１４の一方の端子を接続し、このコンデンサ１４の他方の端子へ有機ＥＬ５の一方の端子を接続する。そして、アクティブ素子１のソース端子（またはドレイン端子）を制御電極ＰＰｊへ接続し、有機ＥＬ５の他方の端子を制御電極ＮＰｊへ接続する。また、この有機ＥＬ５と並列にこの有機ＥＬ５とは逆極性の有機ＥＬ１５もしくはＴＦＴのソース・ゲート間を短絡させて作ったダイオードオート１５を接続する。
【０１１６】
またアクティブ素子１のゲート端子へ別のアクティブ素子１０のドレイン端子（またはソース端子）を接続し、このアクティブ素子１０のソース端子（またはドレイン端子）を飽和導通電圧ＶＯＮへ接続し、ゲート端子へ時分割階調表示期間を制御するコンデンサ２を接続する。
【０１１７】
この画素Ａｉｊを駆動する為の電圧は図２６のようになる。即ち、アクティブ素子４としてｎ型ＴＦＴを想定しているので、１）が走査電極Ｇ１へ印加される電圧ＶＧ１であり、２）が走査電極Ｇ２へ印加される電圧ＶＧ２であり、３）が走査電極Ｇ３へ印加される電圧ＶＧ３である。４）は信号電極Ｓ１へ印加される電圧ＶＳ１であり、５）は信号電極Ｓ２へ印加される電圧ＶＳ２である。この走査電極Ｇ１の電圧ＶＧ１と、信号電極Ｓ１の電圧ＶＳ１により、図２４のアクティブ素子１０のゲート端子電圧ＶＣ１は６）のようになる。また、アクティブ素子１及び１０はｎ型ＴＦＴを想定しているので、７）は制御電極ＰＰ１へ印加される電圧ＶＰＰ１であり、８）は制御電極ＮＰ１へ印加される電圧ＶＮＰ１である。このアクティブ素子１０のゲート端子電圧ＶＣ１と、制御電極ＰＰ１へ印加される電圧ＶＰＰ１と、制御電極ＮＰ１へ印加される電圧ＶＮＰ１により、図２４の有機ＥＬ５の一方の端子電圧ＶＣ２は図２６の９）のようになる。
【０１１８】
即ち、実施形態１で示したように、始めにアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＮとなり、アクティブ素子４のソース・ドレイン間が導通状態となり、コンデンサ２のアクティブ素子４のドレイン端子（またはソース端子）側の電位が信号電極Ｓ１の電位ＶＳ１１となる。次にアクティブ素子４のゲート電圧ＶＧ１が電圧ＶＯＦＦとなり、アクティブ素子４のソース・ドレイン間が非導通状態となる。
【０１１９】
このコンデンサ２へ蓄えられた電荷は抵抗３により放電されるが、この図２６の６）に示すコンデンサ２の電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、アクティブ素子１０のソース・ドレイン間は導通状態となる。
【０１２０】
そこで、アクティブ素子１のゲート端子へはアクティブ素子１のソース・ドレイン間を飽和導通状態となる電圧ＶＯＮが印加される。
このとき、アクティブ素子１のソース端子（またはドレイン端子）ＰＰｊへ正電圧、有機ＥＬ５の他方の端子ＮＰｊへ負電圧を印加すると、アクティブ素子１のドレイン端子（またはソース端子）に接続されたコンデンサ１４の一方の端子へ正電荷が溜まり、その正電荷に見合った負電荷が有機ＥＬ５を通して放電される。この放電はコンデンサ１４の一方の端子の電位がアクティブ素子１のソース端子（またはドレイン端子）ＰＰｊへ印加した電圧と同じになるまで続く。
【０１２１】
次に、アクティブ素子１のソース端子（またはドレイン端子）ＰＰｊへ負電圧、有機ＥＬ５の他方の端子ＮＰｊへ正電圧を印加すると、アクティブ素子１のドレイン端子に接続されたコンデンサ１４の一方の端子へ溜まっていた正電荷が放出され代わりに負電荷が溜まり、その移動した負電荷に見合った正電荷が有機ＥＬ１５（またはダイオード１５）を通して充電される。この充電はコンデンサ１４の一方の端子の電位がアクティブ素子１のソース端子（またはドレイン端子）ＰＰｊへ印加した電圧と同じになるまで続く。
【０１２２】
この行為を繰り返すことで、電位ＶＣ１がアクティブ素子１０のゲート閾値電圧Ｖｔｈより大きい間、有機ＥＬ５を発光させる。
この有機ＥＬ５を通る電荷はアクティブ素子１のソース・ドレイン間ＯＮ抵抗に関係なく。コンデンサ１４に蓄えられる電荷で決まるので、このコンデンサ１４の容量を正確に揃えることで各画素を構成するアクティブ素子１の導通抵抗のバラツキの影響を排除できる。
【０１２３】
なお、図２４ではアクティブ素子１と有機ＥＬ５の間にコンデンサ１４を挿入したが、アクティブ素子１のドレイン端子（またはソース端子）へ有機ＥＬ５を直接接続し、コンデンサ１４をアクティブ素子１の有機ＥＬ５が接続されていないソース端子（またはドレイン端子）へ接続しても良い。
【０１２４】
【発明の効果】
以上説明した様に、請求項１記載の第１の発明により、抵抗値のバラツキによらず１フレーム期間に１回画素を選択することで、各走査ライン当りの選択期間を短くすることなく時間分割階調表示が行えるとう効果がある。また、各画素を構成する有機ＥＬは必ず画素が選択されてからコンデンサ２へ保持された電圧に依存した期間連続的に発光するので、動画偽輪郭の発生が少ないという効果もある。
【０１２５】
また、請求項２記載の第２の発明によっても、上記時分割階調表示手段と同様な効果が発揮される。
また、請求項３記載の第３の発明により、有機ＥＬＴを駆動するＴＦＴのソース・ゲート間閾値電圧のバラツキ、ＴＦＴの非飽和導電状態の抵抗値のバラツキの影響を緩和しより均一な表示を得ることができる。
【０１２６】
また、請求項４〜８記載の第４及び第５の発明により、各画素を構成するアクティブ素子の特性バラツキの影響を排除できるので、表示むらが少なくなるという効果がある。
【図面の簡単な説明】
【図１】本発明の従来例で示したアクティブ素子構成の概念図である。
【図２】本発明の従来例で示した有機ＥＬを用いた場合の実際のデバイス構造の概念図である。
【図３】本発明の従来例で示した図２の線Ａ−Ａ’に沿った断面図である。
【図４】本発明の従来例で示した図２の線Ｂ−Ｂ’に沿った断面図である。
【図５】本発明の従来例で示した青色発光有機ＥＬのデバイス構成の概念図である。
【図６】本発明の従来例で示した時間分割階調表示の走査タイミングの概念図である。
【図７】本発明の従来例で示した別のアクティブ素子構成の概念図である。
【図８】本発明の従来例で示した図７のアクティブ素子の駆動タイミングの概念図である。
【図９】本発明の従来例で示したアクティブ素子構成の概念図である。
【図１０】本発明の従来例で示したアクティブ素子構成の概念図である。
【図１１】本発明の従来例で示したアクティブ素子構成の概念図である。
【図１２】本発明の実施形態１で示したアクティブ素子構成の概念図である。
【図１３】本発明の実施形態１で示したアクティブ素子構成の同様な概念図である。
【図１４】本発明の実施形態１で示した図１２のアクティブ素子の駆動タイミングの概念図である。
【図１５】本発明の実施形態１で示した別のアクティブ素子構成の概念図である。
【図１６】本発明の実施形態１で示した図１５のアクティブ素子の駆動タイミングの概念図である。
【図１７】本発明の実施形態２で示したアクティブ素子構成の概念図である。
【図１８】本発明の実施形態２で示した図１７のアクティブ素子の駆動タイミングの概念図である。
【図１９】本発明の実施形態３で示したアクティブ素子構成の概念図である。
【図２０】本発明の実施形態４で示したアクティブ素子構成の概念図である。
【図２１】本発明の実施形態４で示した図２０のアクティブ素子の駆動タイミングの概念図である。
【図２２】本発明の実施形態６で示したアクティブ素子構成の概念図である。
【図２３】本発明の実施形態６で示した図２２のアクティブ素子の駆動タイミングの概念図である。
【図２４】本発明の実施形態７で示したアクティブ素子構成の概念図である。
【図２５】本発明の実施形態４で示した別のアクティブ素子構成の概念図である。
【図２６】本発明の実施形態７で示した図２４のアクティブ素子の駆動タイミングの概念図である。
【図２７】本発明の課題で示した有機ＥＬのＶ−Ｉ特性と、Ｖ−効率特性図の
３．例である。
【図２８】本発明の実施形態１で示した図１2のアクティブ素子構成の実際の動作測定結果である。
【図２９】本発明の実施形態３で示した図１９のアクティブ素子構成の実際の動作測定結果である。
【図３０】本発明の実施形態５で示したアクティブ素子構成の概念図である。
【図３１】本発明の実施形態５で示した図３０のアクティブ素子の駆動タイミングの概念図である。
【図３２】本発明の実施形態５で示した図３０のアクティブ素子構成の実際の動作測定結果である。
【符号の説明】
１：アクティブ素子、２：コンデンサ、３：抵抗、４：アクティブ素子、５：有機ＥＬ素子、６：アクティブ素子、７：ダイオード素子、８：コンデンサ、９：アクティブ素子、１０：アクティブ素子、１１：抵抗、１２：コンデンサ、１３：アクティブ素子、１４：コンデンサ、１５：有機ＥＬ素子１０１：画素、１０２：ＴＦＴ、１０３：ＴＦＴ、１０４：コンデンサ、１０５：電気光学素子、１１０：絶縁基板、１１１：ポリシリコン層、１１２：絶縁ゲート材料、１１３：ポリシリコン層、１１４：ゲートバス、１１５：絶縁層、１１６：接触孔及び電極材料、１１７：接触孔及び電極材料、１１８：透明電極、１１９：絶縁性パシベーション層、１２０：ＩＴＯ側端面、１２１：有機ＥＬ層、１２２：陰極、１３０：基板、１３１：陽極、１３２：正孔入層、１３３：正孔輸送層、１３４：発光層、１３５：電子輸送層、１３６：陰極、１４０：第１のＴＦＴ、１４１：ゲート電極、１４２：ドレイン電極、１４３：ソース電極、１５０：第２のＴＦＴ、１５１：ゲート電極、１５３：ドレイン電極、１５４：ソース電極、１６０：保持容量、１７０：有機ＥＬ素子、１７１：陽極、１７２：陰極、１８０：駆動電源、１８１：充電用容量、１８２：第３のＴＦＴ、１８３：ゲート電極、１８４：ドレイン電極、１８５：ソース電極、１８６：第４のＴＦＴ、１８７：ゲート電極、１８８：ドレイン電極、１８９：ソース電極、１９０：表示電極、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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