(57)【特許請求の範囲】
【請求項１】
所定期間内に命令語信号を生成する半導体記憶素子の命令語発生装置において、
外部回路により提供され、上記所定期間の開始点を表す第１制御信号と、
外部回路により提供され、上記所定期間の終点を表す第２制御信号と、
上記第１制御信号、上記第２制御信号及び多数のパルスを有する入力信号を受信して上記第１及び第２制御信号により決められた上記所定期間内に命令語を表すバイナリデータを発生させるための変換器を具備して、
上記変換器は、
上記第１及び上記第２制御信号に応答して上記入力信号を受信し、受信された入力信号のレベルを変換して上記所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、
上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、
上記入力バッファー部は、
外部から上記入力信号を受信するためのパッドと、
上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、
上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、
上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、
上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部と
を含むことを特徴とする命令語発生装置。
【請求項２】
上記第１及び第２パルス感知部はワンショット型（ｏｎｅ−Ｓｈｏｔ  ｔｙｐｅ）パルス感知部で構成されることを特徴とする請求項１記載の命令語発生装置。
【請求項３】
上記第１パルス感知部は、上記第１制御信号を入力する第１遅延回路と、
上記第１制御信号と上記第１遅延回路の出力信号を各々入力するノアゲート（ＮＯＲ  ｇａｔｅ）で構成されることを特徴とする請求項１記載の命令語発生装置。
【請求項４】
上記第２パルス感知部は、
上記第２制御信号を入力する第２遅延回路と、
上記第２制御信号と上記第２遅延回路の出力信号を各々入力するナンドゲート（ＮＡＮＤ  ｇａｔｅ）で構成されることを特徴とする請求項１または３記載の命令語発生装置。
【請求項５】
上記パルス検出部は、上記パッド入力を上記比較部の出力信号によってレベル変換するレベル変換器と、
上記レベル変換器の出力信号と比較部の出力信号を各々入力するフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）回路で構成されることを特徴とする請求項１記載の命令語発生装置。
【請求項６】
上記パルス計数部は、
入力バッファー部の出力信号を入力するバイナリカウンター（ｃｏｕｎｔｅｒ）と、
上記第１制御信号を入力してバイナリカウンターの初期化のためのセット信号を生成するための第３パルス感知部と
を含んで構成されることを特徴とする請求項１記載の命令語発生装置。
【請求項７】
上記第３パルス感知部は、
上記入力バッファー部の第１制御信号を入力する遅延回路と、
上記第１制御信号及び遅延回路の出力信号を各々入力するナンドゲートと、
上記ナンドゲートの出力信号を入力するインバータ（ｉｎｖｅｒｔｅｒ）と
を含んで構成されることを特徴とする請求項６記載の命令語発生装置。
【請求項８】
所定期間内に命令語信号を生成する半導体記憶素子の命令語発生装置において、
外部回路により提供され、上記所定期間の開始点を表す第１制御信号と、
外部回路により提供され、上記所定期間の終点を表す第２制御信号と、
上記第１制御信号、上記第２制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、
正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、
上記変換器及び上記入力検出器からのバイナリデータを利用して命令語を発生させるためのモード命令語発生器とを含み、
上記変換器は、
上記入力信号を受信して上記第１及び上記第２制御信号に応答して所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、
上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、
上記入力バッファー部は、
上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、
上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、
上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、
上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部と
を含むことを特徴とする命令語発生装置。
【請求項９】
上記第１及び第２パルス感知部はワンショット型パルス感知部で構成されることを特徴とする請求項８記載の命令語発生装置。
【請求項１０】
上記第１パルス感知部は、
上記第１制御信号を入力する第１遅延回路と、
上記第１制御信号と上記第１遅延回路の出力信号を各々入力するノアゲートで構成されることを特徴とする請求項８記載の命令語発生装置。
【請求項１１】
上記第２パルス感知部は、
上記第２制御信号を入力する第２遅延回路と、
上記第２制御信号及び上記第２遅延回路の出力信号を各々入力するナンドゲートで構成されることを特徴とする請求項８または１０記載の命令語発生装置。
【請求項１２】
上記パルス検出部は、
上記パッド入力を上記比較部の出力信号によってレベル変換するレベル変換器と、
上記レベル変換器の出力信号及び比較部の出力信号を各々入力するフリップフロップ回路で構成されることを特徴とする請求項８記載の命令語発生装置。
【請求項１３】
上記パルス計数部は、
入力バッファー部の出力信号を入力するバイナリカウンターと、
上記第１制御信号を入力してバイナリカウンターの初期化のためのセット信号を生成するための第３パルス感知部と
を含んで構成されることを特徴とする請求項８記載の命令語発生装置。
【請求項１４】
上記第３パルス感知部は、
上記入力バッファー部の第１制御信号を入力する遅延回路と、
上記第１制御信号及び遅延回路の出力信号を各々入力するナンドゲートと、
上記ナンドゲートの出力信号を入力するインバータと
を含んで構成されることを特徴とする請求項１３記載の命令語発生装置。
【請求項１５】
半導体記憶素子において、
外部回路により提供され、所定期間の開始点を表す第１制御信号と、
外部回路により提供され、上記所定期間の終点を表す第２制御信号と、
上記第１制御信号、上記第２制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、
正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、
上記変換器及び上記入力検出器からのバイナリデータを利用して特定回路の動作モードをセッティング（ｓｅｔｔｉｎｇ）するための命令語を発生させるためのモード命令語発生器とを含み、
上記所定期間内に命令語信号を生成する命令語発生装置を具備し、
上記変換器は、
上記入力信号を受信して上記第１及び上記第２制御信号に応答して所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、
上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、
上記入力バッファー部は、
上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、
上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、
上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、
上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部とを含むことを特徴とする半導体記憶素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶素子(Semiconductor Memory Device）の命令語発生装置に関し、特に外部ピン(external Pin)に入力されるパルス(pulse)を入力信号変換器が計数してデコーディング(decoding)された最終出力が記憶素子で必要とする命令語(command)を生成する命令語発生装置及びそれを具備した半導体記憶素子に関するものである。
【０００２】
【従来技術】
半導体記憶素子特に、DRAMのような記憶素子は集積度が他の素子に比べて優れてギガ級の超高集積回路の実現ができるようにしている。そしてこのような集積度はCMOS工程の発達とともにさらに高くなるはずである。一方半導体記憶素子は高集積化されながらシステム(system)での要求やJEDEC(Joint Electron Device Engineering Council)標準化によってスペシャルモード(special mode)を実現することになる。すなわち、相対的に低い集積レベル(level）の記憶素子では必要としなかった機能をさらに高い集積レベルの記憶素子ではマイクロプロセッサー(microprocessor)などの要求によって必要とする場合が発生する。
【０００３】
従来にはこのような特定モード(special mode)を実現するためにチップ(chip）のピン(pin)に所定レベルの高電圧を印加して特定モードに進入されるようにするか、またはチップ内部にモード遂行回路を設計して特定モードに進入される方式を使用してきた。
【０００４】
しかしピンに高電圧を印加して特定モードに進入するようにする方式はあまりに高い電圧を供給することになってチップ内部回路に誤動作を引き起こす恐れがあり、一方でチップ内部に別途のロジック回路を実現するとチップ設計がそれだけ複雑になる問題点があった。またチップ内部に別途のロジック回路の実現の際、内部に多数の命令語を生成するために多様な制御信号を作らなければならない負担があった。
【０００５】
【発明が解決しようとする課題】
したがって本発明は上記問題点を解決するために案出されたもので、単一入力から多数の出力を発生する入力信号変換器を有する命令語発生装置を提供することを目的とする。
【０００６】
本発明の他の目的はチップ外部から高電圧の印加なしに内部命令語を発生させてチップ内部回路の誤動作を防止する命令語発生装置を提供することである。
本発明のさらなる目的は簡単なロジック設計でなる命令語発生装置を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、所定期間内に命令語信号を生成する半導体記憶素子の命令語発生装置において、外部回路により提供され、上記所定期間の開始点を表す第１制御信号と、外部回路により提供され、上記所定期間の終点を表す第２制御信号と、上記第１制御信号、上記第２制御信号及び多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器を具備して、上記変換器は、上記第１及び上記第２制御信号に応答して上記入力信号を受信し、受信された入力信号のレベルを変換して上記所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、上記入力バッファー部は、外部から上記入力信号を受信するためのパッドと、上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部とを含むことを特徴とする命令語発生装置である。
【０００８】
また、本発明は、所定期間内に命令語信号を生成す各半導体記憶素子の命令語発生装置において、外部回路により提供され、上記所定期間の開始点を表す第１制御信号と、外部回路により提供され、上記所定期間の終点を表す第２制御信号と、上記第１制御信号、上記第２制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、上記変換器及び上記入力検出器からのバイナリデータを利用して命令語を発生させるためのモード命令語発生器とを含み、上記変換器は、上記入力信号を受信して上記第１及び上記第２制御信号に応答して所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、上記入力バッファー部は、上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部とを含むことを特徴とする命令語発生装置である。
【０００９】
さらに、本発明は、半導体記憶素子において、外部回路により提供され、所定期間の開始点を表す第１制御信号と、外部回路により提供され、上記所定期間の終点を表す第２制御信号と、上記第１制御信号、上記第２制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、上記変換器及び上記入力検出器からのバイナリデータを利用して特定回路の動作モードをセッティング（ｓｅｔｔｉｎｇ）するための命令語を発生させるためのモード命令語発生器とを含み、上記所定期間内に命令語信号を生成する命令語発生装置を具備し、上記変換器は、上記入力信号を受信して上記第１及び上記第２制御信号に応答して所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数を表すバイナリデータを生成するためのパルス計数部とを含み、上記入力バッファー部は、上記第１制御信号に応答して上記所定期間の開始点を表す第１パルスを発生させるための第１パルス感知部と、上記第２制御信号に応答して上記所定期間の終点を表す第２パルスを発生させるための第２パルス感知部と、上記第１パルスと上記第２パルスを比較して上記所定期間を表す第３制御信号と上記所定期間の開始点を表す第４制御信号を発生させるための比較部と、上記第３制御信号に応答して上記入力信号の上記パルスの個数を表す上記出力信号を発生させるためのパルス検出部とを含むことを特徴とする半導体記憶素子である。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態を説明する。
本発明の一実施例による命令語発生装置は、上記入力信号を受信して上記第1及び上記第2制御信号に応答して所定期間内に多数のパルスを有する出力信号を出力するための入力バッファー部と、上記出力信号に含まれたパルスの個数を計数して、上記パルスの個数修を表すバイナリデータを生成するためのパルス計数部とを含む変換器を具備して多数のパルスを有する入力信号を第1及び第2制御信号に応答して命令語を表すバイナリデータを発生させる。
【００１１】
本発明の他の実施例による命令語発生装置は、 第1制御信号、第2制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、上記変換器及び上記入力検出器からのバイナリデータを利用して命令語を発生させるためのモード命令語発生器を具備する。
【００１２】
本発明の他の実施例による半導体記憶素子は、第1制御信号、第2制御信号及びテストのための多数のパルスを有する入力信号を受信して命令語を表すバイナリデータを発生させるための変換器と、正常動作のためのバイナリ入力信号を受信して命令語を表すバイナリデータを出力するための入力検出器と、上記変換器及び上記入力検出器からのバイナリデータを利用して特定回路の動作モードをセッティング(setting)するための命令語を発生させるためのモード命令語発生器とを含む命令語発生装置を具備する。
【００１３】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も望ましい実施例を添付した図面を参照して説明する。図面で従来技術と同じ構成要素に対しては同じ図面符号を引用した。
【００１４】
一般的に本発明による入力信号変換器を利用してビルトインセルフテスト(BIST:Built-In-Self-Test)に使用する各種の命令語を生成したり、バイナリ(binary)出力を利用して特定回路の動作モードをセッティング(setting)できる。
【００１５】
ここで本発明の用途を明確にするために、半導体記憶素子の動作モード中製品テスト目的で内部連結構造(Organization)を変更する場合を例を挙げて説明する。既に装着された機能がボンドオプション(Bond Option)でX4、X8、X16、X32がある時、本発明による入力信号変換器を利用してテストする実施の形態を説明する。
【００１６】
まず図1は本発明に係る入力信号変換器の実施例を示している。本発明による入力信号変換器の構成は、単一パッド(Pad)(101)で入力される信号を第1及び第2制御信号(f512及びttrb）の入力に応答してレベル変換して出力駆動する入力バッファー(buffer)部(100)と、上記入力バッファー部(100）の出力信号を計数するパルス計数部(200)からなる。
【００１７】
上記入力バッファー部(100）は、外部から信号が入力されるパッド(101)と、第1制御信号ttrbのロジックハイ(high)→ロジックロー(low)の際反応するワンショット型(one-shottype)第1パルス感知部(102)と、第2制御信号f512のロジックロー→ロジックハイの際反応するワンショット型第2パルス感知部(103)と、上記第1制御信号ttrbの反転信号ttrを生成するバッファー(10)と、上記第1、第2パルス感知部(102)、(103）の出力(N4、N3)と上記反転された第1制御信号ttrを比較及び貯蔵するための比較部(104)と、上記比較部(104）の出力(N6）の制御下に上記パッド(101)からの入力信号をレベル転換及び貯蔵するためのパルス検出部(105)でなる。
【００１８】
上記パッド(101）は後述するパルス計数部(200)に必要とする外部パルスを提供する役割をする。
第1パルス感知部(102）は第1制御信号ttrbのロジックハイ(high)→ロジックロー(low)の際第1遅延回路(2)を介した決まった遅延(delay)時間の間のみ2入力ノア(NOR)ゲート(4）の出力(N4)にハイイネーブルパルスを提供するように構成される。
【００１９】
第2パルス感知部(103）は第2制御信号f512のロジックロー→ロジックハイの際第2遅延回路(6)を介した決まった遅延時間の間のみ2入力ナンド(NAND)ゲート(8）の出力(N3)にハイイネーブルパルスを提供する。
【００２０】
上記比較部(104)にはノードN5と接地端子間に直列接続されたN型MOSトランジスター16、18があり、その各々のゲートには上記N4と反転された第1制御信号ttrが接続されて、またノードN5と電源電圧電源Vcc間に並列接続されてゲートにN3が連結したP型MOSトランジスター12とゲートにttrが連結したP型MOSトランジスター14があり、また、ノードN5と出力ノードN6間にインバータ型ラッチ(latch)部(20）がある。
【００２１】
上記パルス検出部(105）は、パッド(101）の出力信号を上記比較部(104）の出力に応答して検出するレベル変換部(22)と、上記比較部(104）の出力信号を反転させるインバータ(24)と、上記レベル変換部(22)とインバータ(24)を2入力して出力信号を駆動するフリップフロップ部(26、28)で構成される。
【００２２】
図2は図1のタイミング(timing)図で、これを参照して図1での入力バッファー部(100）の作用を説明する。
図1で比較部(104）の動作構成は図2のタイミング図で分かるようにプレチャージ(precharge)状態(ttrb＝ロジックハイ)であるとttrはロジックローでありP型MOSトランジスター14がターン−オン(turn-on)されてノードN5をロジックハイにプレチャージさせて、第1制御信号ttrbがロジックハイ→ロジックローに遷移(transition)するとttrはロジックハイになってN型MOSトランジスター(MOS transistor)18をターン−オン(turn-on)及びP型MOSトランジスター14をターン−オフ(turn-off)させて、同時に第1パルス感知部(102）の出力N4がロジックハイ型パルスされてノードN5にプレチャージされていたロジックハイをロジックローにイネーブル(enable)させて、上記インバータ型ラッチ(latch)部(20）の出力N6はロジックハイになってパルス検出部(105)をイネーブルさせる。そして上記パルス検出部(105）のパルス入力が完了すると上記第2制御信号がロジックロー→ロジックハイに遷移すると第2パルス感知部(103）の出力N3がロジックロー型パルスになってP型MOSトランジスター12がターン−オンされてノードN5をロジックローからロジックハイにプレチャージさせて結果的にインバータ型ラッチ部(20）の出力N6はロジックローになりパルス検出部(105)をディセーブル(disable)させて同時に2入力ナンド(NAND)型ラッチ(latch)部で構成されたフリップフロップ(flip-flop)部(26、28)にそれ以上パッド(101)での入力を伝送しない。ここで上記パルス検出部(105）のレベル変換部(22）はいわゆるクロック(clock)制御を受ける反転ゲートとして上記比較部(104)から上記レベル変換部(22)に入力されるクロック(clk）がロジックハイであるとパッド(101)での入力を出力ノード(node)N7に伝送して、クロック（clk）がロジックローであると出力ノードをロジックハイにプレチャージさせる。
【００２３】
一方、上記パルス計数部(200）は、2ビットバイナリ(binary)カウンター(counter)部(202)と、上記バイナリカウンター部(202）の初期化のための制御信号を生成するためのワンショット型第3パルス感知部(201)で構成される。
【００２４】
上記第3パルス感知部(201）は、反転された第1制御信号ttrを入力する遅延回路(30)と、上記ttrと遅延回路(30）の出力を入力するナンドゲート(32)と、上記ナンドゲート(32）の出力を入力するインバータ(34)で構成される。そのため前述したようにttrがロジックローからロジックハイに遷移する際ロジックハイ型パルスを生成するため、すなわち、上記第1制御信号がロジックハイ→ロジックロー遷移の際だけ出力ノードN11に一定の時間ロジックハイ型パルスを提供する。
【００２５】
上記2ビット(bit)バイナリカウンター部(202）は、上記入力バッファー部(100）の出力を入力して第1カウンター信号pcnt0を出力する第1バイナリカウンター(38)と、上記第1バイナリカウンター(38）の出力信号を入力して第2カウンター信号pcnt1を出力する第2バイナリカウンター(42)で構成される。ここでic(36及び40）は本発明の実施例では接地点に接続されている。すなわち、前述した上記2ビットバイナリカウンター(38、42)に初期化が起きる。ここで2ビットバイナリカウンター(38、42）の構成は典型的なマスタスレーブ(Master and Slave)またはリップルカウンター(Riffle-Counter)で実施構成できる。
【００２６】
そしてバイナリカウンター(38、42）は入力クロックpcntincがロジックハイ→ロジックローに遷移する時のみ出力が変化する。すなわち、初期化(pcnt0＝0、pcnt1＝0)後に前述するノードN9のパルス入力数に対応する最終レベル信号を提供する。上記ノードN9のパルス入力数が0から3に増加する時最終レベル信号のpcnt0及びpcnt1はバイナリ数で"00→01→10→11→00"すなわち、10進数で"0→1→2→3→0"のように計数される。
【００２７】
一方上記で第1制御信号ttrb信号のイネーブルは図5のタイミング図のようにJEDEC標準化のスペックによってWCBR-In状態を128μs(一定遅延)以上維持して(その時間をTstartとする）ttrbがロジックハイからロジックローにイネーブルされて、第1制御信号ttrbディセーブルはRAS-OnlyまたはCBR Refreshを使用してロジックローからロジックハイになる。
【００２８】
そして上記第2制御信号f512イネーブルは図5のタイミング図のようにWCBR-In状態を(一定遅延)続けて維持すると周期的なパルス(t＝512u)を発生させて約256μsで最初のロジックローからロジックハイにイネーブルされて、その以後にディセーブルはRAS-OnlyまたはCBR Refreshを使用して上記ttrb信号がロジックローからロジックハイになった後やはりプレチャージ状態ロジックローを有する。図2にTstartでTend間隔は128μsで表示した。
【００２９】
詳述したことのように本発明の信号入力変換器を利用して例えばビルトインセルフテスト(Built-In-Self-Test)に使用する各種の命令語を生成したり、binary出力を利用して特定回路の動作モードをセッティングできる優れた効果がある。
【００３０】
図3は図1の信号入力変換器を利用して半導体記憶素子で使われる命令語発生装置を実現した実施例を示している。
図3で分かるように本発明を利用した命令語発生装置の構成は、第1及び第2制御信号ttrb及びf512を入力してパッド入力を計数する信号入力変換器(300)と、パッド入力感知用2ビット検出期(400)と、上記信号入力変換器(300)とパッド入力感知用2ビット検出器(400）の出力を利用してロジック構成される命令語生成器(500)でなる。
【００３１】
信号入力変換器(300）は前述した図1のように構成されて、パッド（pad）に入力されるパルス信号を制御信号(ttrb、f512)が内蔵されたバイナリカウンターで計数して出力信号(pcnt0とpcnt1)に伝送する。図3の各制御信号に対するタイミング図を図４に示す。図4のタイミング図によればパッドに2つのパルスが入力されて出力信号に10進数で2が現れることが分かる。この関係を表1に整理すれば次の通りである。
ただし、表１においては"ttrb＝0、f512＝0である区間で最終状態"とする。
【００３２】
【表１】
0003932376.tif 000002
【００３３】
パッド感知用2ビット検出器(400）の構成は第1及び第2パッド電圧検出部(400A、400B)でなり、400Aはパッドpad0にキャパシター(54)と帰還接続されたMOSトランジスター(56)が連結して上記パッドpad0のfloat0ノードに2つのバッファー接続(58、60）が追加されて、58の出力は上記帰還接続されたMOSトランジスター56のゲート電極を制御する。また、パッドpad0とpad1は今後製品の構成に対応してバイナリ状態でボンディングされるということを明らかにしておく。以上のような構造の出力ノードの状態はq6、q8及びq4、q9で図示してこれを表2に整理すると次の通りである。
ただし、表２においては"ttrb＝1である区間で"とする。
【００３４】
【表２】
0003932376.tif 000003
【００３５】
命令語生成器(500）は上記信号入力変換器(300)でパルス計数が完了した後上記デコーダー(decoder)部(80Aないし86D)をイネーブル(enable)させる目的でttrb信号を一定遅延させた"even-delay"(72)があって、動作モードの区分のためにバッファー(74)に接続後に出力q5が上記パッド感知用2ビット検出器(400）の出力デコーディングを遮断して、その他の構成は表1と表2に図示した通りである。
【００３６】
上記のように構成される図3の全体構造で動作構成をもう一度説明する。
1)  T1である区間：ttrb＝1すなわちq1＝1、q5＝0(ノーマルモード: normal mode)
パッド感知用2ビット検出期(400）の出力状態に よって最終出力状態(x4、x8、x16、x32)が決定される。
図4のタイミング図のように"pad0＝0"と"pad1＝0"でq8＝0とq9＝0及びq5＝0からバッファー(82D）の入力が全て"0"で、バッファー(82D）の一つの入力q1＝1であるので出力(OUT7）はロジックロー＝0であるのでバッファー(84D）の出力ノードはx32b＝1、結果的に出力ドライバー(86D）のx32だけロジックハイ＝1である。
【００３７】
2)  T2である区間：ttrb＝0すなわちq1＝0、q5＝1(テストモード:Test Mode)信号入力変換器(300）の出力状態によって最終出力状態(x4、x8、x16、x32)が決定される。
図4のタイミング図のようにパッドのパルスが2つ入力されてq2＝0とqa＝0及びq1＝0からバッファー(80C）の入力が全部"0"であり、バッファー(82C）の一つの入力q5＝1であるので出力(OUT6）はロジックロー＝0であるのでバッファー(84C）の出力ノードx16b＝1、結果的に出力ドライバー(86C）のx16だけロジックハイ＝1である。
【００３８】
その他にパルス0個入力された場合、同じ方法でx4だけロジックハイ＝1であり、パルス1つ入力された場合、同じ方法でx8だけロジックハイ＝1であり、パルス3つ入力された場合同じ方法でx32だけロジックハイ＝1である。すなわち入力されたパルス数を計数して所望の動作モードを選択できる。
【００３９】
3)  T3である区間：ttrb＝1すなわちq1＝1、q5＝0(normal mode)に復帰されて動作は上記1)と同様である。
このように1)、2)、3）の動作説明で分かるように制御信号生成(ttrb、f512)後にパルスを計数して動作モードを選択できるし、実際製品への適用説明のために64M DRAMの場合を挙げて上記制御信号の生成を説明する。
【００４０】
ttrb信号のイネーブル(enable）のためにRAS(Row Address Strobe)＝0、U/L CAS(Upper/Lower Column Address Strobe)＝0、WE(Write Enable)＝0である組合をJEDEC標準化によるとWCBR Mode(Parallel Test Mode)イネーブルで定義されていて、上記WCBR状態を一定時間、即ち本実施例では128μs以上維持されるとttrbがイネーブルされる。ここで一定時間はセルフタイマー(self-timer)として感知される。ttrbイネーブル後動作されてやはり内蔵されたセルフタイマー(self-timer)で感知されたf512信号がイネーブルされる。ttrbディセーブルはRAS-OnlyまたはCBR Refreshとする。タイミング図は図5に詳細に図示した。
【００４１】
上記図3の効果はパッケージング(packaging)前に既に装着されたボンディング(bonding)OPTIONで実現された全ての機能(X4、X8、X16、X32）をウェーハまたはPKG状態で事前にテストして生産時間を節約できる優れた効果がある。
【００４２】
本発明の技術思想は上記望ましい実施例によって具体的に記述したが、上記した実施例はその説明のためのものであってその制限のためのものではないことを注意すべきである。また、本発明の技術分野の通常の専門家であるならば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【００４３】
【発明の効果】
詳述したように本発明によれば、単一パッド入力を計数して例えばビルトインセルフテスト機能を実現するものとして、製品テスト時テストタイムを減らすことができ、結果的に製品の費用を減らすことの出きる効果がある。
【図面の簡単な説明】
【図１】本発明の入力信号変換器の実施例を表した回路図。
【図２】図1のタイミング図。
【図３】図1の構成を利用した命令語発生装置の実施例を表した回路図。
【図４】図3の各制御信号に対するタイミング図。
【図５】図3の制御信号に対するタイミング図。
【符号の説明】
100    入力バッファー部
101      パッド
102    第1パルス感知部
103    第2パルス感知部
104    比較部
105    パルス検出部
200    パルス計数部
201    第3パルス感知部
202    バイナリカウンター部
300    信号入力変換器
400    パッド入力感知用2ビット検出器
500    命令語生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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