(57)【特許請求の範囲】
【請求項１】
クロックに同期してデータの連続読出し動作を可能とする同期型半導体記憶装置を複数チップ搭載した同期型半導体記憶装置モジュールにおいて、
該複数の同期型半導体記憶装置はそれぞれ、
少なくとも、チップを識別するためのチップ固有のチップ識別情報、チップがデータを出力するか否かを指定するためのチップ選択状態設定コマンドおよびアクセス開始アドレスを保持する情報保持手段と、
アクセス終了アドレスを演算すると共に、該アクセス開始アドレスから該終了アドレスまでの更新アドレスを順次演算するアドレス演算手段と、
該更新アドレスに基づいて、該チップ識別情報およびチップ選択状態設定コマンドを用いて該複数の同期型半導体記憶装置の選択状態／非選択状態を切り替えると共に、該選択状態から非選択状態になった同期型半導体記憶装置から、非選択状態から選択状態になった別の同期型半導体記憶装置に跨ってデータを間断なく連続読出し可能とするデータ連続読出制御手段とを有し、
該更新アドレスが一つのロウアドレスの最終カラムアドレスと一致する場合に、該チップ選択設定コマンドが指定した情報が該チップ識別情報に一致したチップのみチップ選択状態に切り替えるようにした同期型半導体記憶装置モジュール。
【請求項２】
前記アドレス演算手段は、外部クロック信号に同期して外部制御信号とアドレス信号およびデータ信号を入力とし、入力された該アドレス信号およびデータ信号によってアクセス開始アドレスおよびバーストレングスを設定すると共にアドレス更新回数を初期化するアドレス初期化手段と、
該アクセス開始アドレスからアドレスを順次更新すると共に、アドレス更新回数をカウントするアドレス更新手段と、
該バーストレングスおよびアクセス開始アドレスからアクセス最終アドレスを算出する最終アドレス算出手段とを有する請求項１記載の同期型半導体記憶装置モジュール。
【請求項３】
前記アドレス演算手段は、更新アドレスが一つのロウアドレスの最終カラムアドレスと一致する場合に第１判定信号を前記データ連続読出制御手段に出力する第１判定手段と、該更新アドレスが前記アクセス最終アドレスと一致し、かつ前記更新回数が前記バーストレングスと一致する場合に第２判定信号を該データ連続読出制御手段に出力する第２判定手段とを有し、  前記データ連続読出制御手段は、該第１判定信号により、該チップ選択設定コマンドが指定した情報が前記チップ識別情報に一致したチップのみチップ選択状態に切り替えるチップ選択状態切替手段と、該第２判定信号により動作終了処理を行う動作終了制御手段と、チップ選択状態のチップに対して、該アクセス開始アドレスから順次更新された更新アドレスに対応したデータを順次読出し、チップ選択状態にない場合はデータ読出しを行わないデータ出力制御手段とを有する請求項１または２記載の同期型半導体記憶装置モジュール。
【請求項４】
前記データ連続読出制御手段は、第１の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、第２の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスと同一のロウアドレスの先頭カラムアドレスとなり、該第２の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、該第１の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスの次のロウアドレスの先頭カラムアドレスとなるように内部アドレスを制御する請求項１〜３の何れかに記載の同期型半導体記憶装置モジュール。
【請求項５】
クロックに同期してバースト読み出し可能な同期型半導体記憶装置をＮ個（Ｎは自然数）搭載し、
前記データ連続読出制御手段は、１〜Ｎ−１番目の任意のｉ（ｉは自然数）に対して、ｉ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、ｉ＋１番目の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスと同一のロウアドレスの先頭カラムアドレスとなっており、
Ｎ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、ｉ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスの次のロウアドレスの先頭カラムアドレスとなるように内部アドレスを制御する請求項１〜３の何れかに記載の同期型半導体記憶装置モジュール。
【請求項６】
前記同期型半導体記憶装置のメモリセルが不揮発性である請求項１〜５の何れかに記載の同期型半導体記憶装置モジュール。
【請求項７】
前記同期型半導体記憶装置のメモリセルがフラッシュメモリセルである請求項１〜６の何れかに記載の同期型半導体記憶装置モジュール。
【請求項８】
前記複数の同期型半導体記憶装置の同一信号に対応する外部端子が互いに全て共通に接続されている請求項１〜７の何れかに記載の同期型半導体記憶装置モジュール。
【請求項９】
前記情報保持手段には、連続読出しを行うワード長が設定されている請求項１〜８の何れかに記載の同期型半導体記憶装置モジュール。
【請求項１０】
バーストレングス設定コマンド、チップ選択設定コマンド、アクセス開始からデータ出力までの遅延時間（レイテンシ）設定コマンド、およびアクセス開始アドレスがデータ連続読出制御手段に入力される第１のステップと、
該データ連続読出制御手段が、該チップ選択設定コマンドにより指定される情報がチップ識別情報に一致したチップのみ読出しデータを出力可能なアクティブモードに切り替える第２のステップと、
アドレス演算手段が、入力アクセス開始アドレスをアクセス開始アドレスに設定し、アドレス更新回数を初期化する第３のステップと、
該アドレス演算手段が、該バーストレングスおよびアクセス開始アドレスからアクセス最終アドレスを算出する第４のステップと、
該データ連続読出制御手段が、該アクティブモードの場合は、現在の更新アドレスに対応したデータが出力されるように制御し、アクティブモードではないウェイトモードの場合は、データを出力しない第５のステップと、
該アドレス演算手段が、現在の更新アドレスと該アクセス最終アドレスが一致しているか否か、及び該アドレス更新回数が該バーストレングスと一致しているか否かの判定を行い、これらが共に一致していれば該データ連続読出制御手段が動作終了処理を行う第６のステップと、
該アドレス演算手段が、現在の更新アドレスと該アクセス最終アドレスが一致しているか否か、および該アドレス更新回数が該バーストレングスと一致しているか否かの判定を行い、何れかが一致していない場合は、現在の更新アドレスが一つのロウアドレス上での最終カラムアドレスか否かの判定を行う第７のステップと、
該アドレス演算手段が、該第７のステップにおいて最終カラムアドレスでない場合は、現在のカラムアドレスと該アドレス更新回数をインクリメントし、再び該第５のステップの以降の処理に戻る第８のステップと、
該アドレス演算手段が、該第７のステップにおいて最終カラムアドレスの場合は、カラムアドレスを先頭アドレスに移し、アドレス更新回数をインクリメントし、該データ連続読出制御手段がチップ選択状態の判定を行う第９のステップと、
該第９のステップにおいて該データ連続読出制御手段がアクイティブモードと判定を行った場合は、該アドレス演算手段がロウアドレスをインクリメントして、該データ連続読出制御手段によりウエイトモードへ移行し、再び該第５のステップの以降の処理に戻る第１０のステップと、
該第９のステップにおいて該データ連続読出制御手段がウェイトモードと判定を行った場合は、該データ連続読出制御手段によりアクティブモードに移行し、再び該第５のステップの以降の処理に戻る第１１のステップとを含む各処理ステップがそれぞれ各メモリチップ内でそれぞれ行われている同期型半導体記憶装置モジュールの制御方法。
【請求項１１】
請求項１〜９の何れかに記載の同期型半導体記憶装置モジュールを用いてバースト読み出し動作を行う情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期してバースト出力可能とする同期型半導体記憶装置を複数チップ内蔵した同期型半導体記憶装置モジュールおよびその制御方法、これらを用いた情報機器に関する。
【０００２】
【従来の技術】
近年、殆どの電子機器には半導体記憶装置（以下メモリという）が内蔵されている。電子機器はメモリに記憶されたデータに基づいて各種データ処理を行っている。特に、このデータ処理を実行する中央演算処理装置（以下ＣＰＵという）の高速化は著しく、処理能力をクロック波で換算すると、１ＧＨｚを超え、メモリとＣＰＵ間のデータ転送速度が、システム全本の処理能力のボトルネックとなってきている。
【０００３】
このような状況に対応するため、できるだけメモリのアクセスタイムをＣＰＵのスピードに近づけるように、メモリには種々の特殊な条件での高速化アクセス方法が用いられている。
【０００４】
例えばクロックに同期して動作する同期型半導体記憶装置としてのシンクロナスフラッシュメモリのバースト読み出し（以下、シンクロナスバースト読み出しという）が、これに当たる。シンクロナスバースト読み出しは、読み出すベき一連のデータの先頭アドレスのみを指定し、それに続くアドレスは、外部からメモリに入力されるクロックのみによりメモリデバイス内部でインクリメント処理される。
【０００５】
したがって、読み出すべき一連のデータは、先頭アドレスに対して連続になっているという制約があるが、その分、先頭アドレスで指定したデータの読み出し速度に対し、それに続くデータの読み出し速度を格段に速めることができる。
【０００６】
この動作は単に技術的に高速動作に適しているといるというだけではなく、近年、アプリケーションとして増加している、デジタルカメラやシリコンオーディオのように大量のデータを一括転送する用途にも適している。
【０００７】
また、上記高速化アクセス方法と共に、携帯電話に代表されるように電子機器の小型軽量化も著しく、実装面積の高密度化のために、１パッケージに複数の半導体チップを封止し、さらにパッケージの外形もチップサイズと同等レベルにまで小型化されてきている。
【０００８】
図８は、従来のシンクロナスフラッシュメモリの内部構成を示すブロック図である。なお、このシンクロナスフラッシュメモリは、ここでは、２Ｍワード×１６ビット構成の３２Ｍビットのメモリである。
【０００９】
まず、図８の各外部信号および各制御モードについて説明した後に、メモリの各ブロック構成について詳細に説明する。
【００１０】
図８において、Ａ０〜Ａ２０はアドレス信号であり、Ｄ０〜Ｄ１５は入出力データ信号である。クロック信号ＣＬＫは、シンクロナスフラッシュメモリのマスタクロックであり、当該クロック信号ＣＬＫの立ち上がりエッジに同期して、その他の外部信号が有効となる。アドレス確定信号ＡＤＶ＃は、そのロウレベルによってアドレス信号Ａ０〜Ａ２０を有効とする。
【００１１】
チップイネーブル信号ＣＥ＃は、それがロウレベルになることによって、そのチップが動作状態になったことを示す信号であり、これにより他の外部信号が有効となる。チップイネーブル信号ＣＥ＃がハイレベルのとき、その他の入力外部信号は無効となる。また、アウトプットイネーブル信号ＯＥ＃およびライトイネーブル信号ＷＥ＃は、データの入出力制御を行うためのものである。
【００１２】
特に、制限されないが、ここでは、チップイネーブル信号ＣＥ＃がロウレベルからハイレベルに移行しても、チップのバースト動作に関する設定内容などは保持されるものとする。また、チップイネーブル信号ＣＥ＃がロウレベルからハイレベルに移行しても、消去動作やバースト読み出し動作などの内部アルゴリズムによる動作は、その動作が完了するまで継続されるものとする。
【００１３】
一方、シンクロナスフラッシュメモリは、外部信号を用いてコマンドを入力することにより、データの読み出し、書き込み、消去などのメモリ動作、およびその他の各種設定動作を実行することができる。その制御コマンドは、上記アドレス信号Ａ０〜Ａ２０とデータ入出力信号Ｄ０〜Ｄ１５の組み合わせによって定義されている。制御コマンドの入力は、クロック信号の立ち上がりエッジに同期して取り込まれてデコードされることにより解読され、その解読結果に応じた各種動作が実行される。
【００１４】
この制御コマンドの種類を分類すると、読み出しコマンドと書込みコマンドなど数種類に大きく分類することができる。これらの分類した各コマンドは更に細分類することができる。例えば読み出しコマンドは、メーカーコードやデバイスコードなどのフラッシュメモリを識別するための情報であるＩＤコードの読み出し、各種動作の設定状態や実行結果を格納しているステータスレジスタの読み出し、メモリアレイに記憶された情報の読み出しなどの各コマンドに細分類することができる。
【００１５】
また、各種設定コマンドとしては、連続して高速読出しするデータ量を示すバーストレングスの設定、読み出しコマンドが発行されてからデータが出力されるまでの時間（クロック数）を示すレイテンシの設定、バースト／ページ・モードの切換設定、フラッシュメモリ内部でのアドレスの生成方法であるインターリーブまたはシーケンシャルなどのバーストモードの設定などの各コマンドに細分類することができる。なお、バーストレングスは、通常、「４」、「８」、「１６」または「３２」などに設定される。
【００１６】
ここで、ページ・モードとはバースト・モードと同様、高速読み出しのために設けられたモードであるが、バースト・モードと異なり、読み出すアドレスは連続していなくてもよい。
【００１７】
バーストモードは、外部で用いられるＣＰＵのアーキテクチャに依存せず、最大の高速アクセス効果を引き出すために設けられたモードであり、インターリーブとは、バーストモード読出しを行う時に、ある規則に従った不連続な内部アドレスに対応するデータを出力する方式であり、シーケンシャルとは、連続した内部アドレスに対応してデータを出力する方式である。なお、ここでは、バースト・モードのうち、クロックに同期したシンクロナス・バースト読み出しと、主にシーケンシャル・バースト・モードについて扱うものとする。
【００１８】
次に、図８の各ブロック構成について詳細に説明する。
【００１９】
図８において、半導体記憶装置１０は、メモリセルアレイ１００（Memory Array）と、ロウデコーダ１０１（Row Decoder）と、カラムデコーダ１０２（Column Decoder）と、アドレスラッチ回路１０３（Address Latch）と、カラム選択回路およびセンスアンプ１０４（Column Gating/Sensing）と、データレジスタ１０５（Data Register）と、アドレス入力バッファ１１１（Address Input Buffer）と、アドレスレジスタ１１２（Address Register）と、アドレスカウンタ１１４（Adress Counter）と、入力バッファ１２１（Input Buffer）と、出力バッファ１２２(Output Register)と、出力マルチプレクサ回路１２３（Output Multiplexer）と、内部制御回路１３１（Controller）と、コントロールロジック回路１３２（Control Logic）と、Ｉ／Ｏロジック回路１３３（I/O Logic）と、ＩＤレジスタ１３４（ID Register）と、ステータスレジスタ１３５（Status Register)とを備えている。
【００２０】
メモリセルアレイ１００は、ロウ（行）方向およびカラム（列）方向にマトリクス状に配置された複数のメモリセルを有している。
【００２１】
ロウデコーダ１０１は、ロウアドレス信号のデコード結果に従って、メモリアレイ１００の複数のワード線（図示せず）の一つを選択的に順次駆動するものである。
【００２２】
カラムデコーダ１０２は、カラムアドレス信号のデコード結果をカラム選択回路およびセンスアンプ１０４に出力するものである。
【００２３】
アドレスラッチ回路１０３は、後述するアドレス入力バッファ１１１から取り込まれた入力アドレス信号を一旦ラッチすると共に、そのラッチしたアドレス信号を行方向および列方向にそれぞれデコードし、行方向のアドレスをロウデコーダ１０１に出力し、列方向のアドレスをカラムデコーダ１０２に出力するものである。
【００２４】
カラム選択回路およびセンスアンプ１０４はカラム選択回路とセンスアンプにて構成されている。カラム選択回路（スイッチ回路）は、メモリアレイ１００の複数のデータ線（図示せず）に結合されており、カラムデコーダ１０２からのデコード結果に基づいてデータ線を順次選択してデータレジスタ１０５に接続制御するものである。また同様に、カラム選択回路は、カラムデコーダ１０２からのデコード結果に基づいてデータ線を順次選択してセンスアンプ（増幅回路）に接続制御するものである。センスアンプ（増幅回路）は、メモリセルから選択データ線を介して読み出した微小電位差を、メモリセルの情報として増幅することによりセンスする。
【００２５】
データレジスタ１０５は、内部制御回路１３１からの制御信号に基づいて、入力バッファ１２１からのデータＤ０〜Ｄ１５を取り込んで、それをカラム選択回路およびセンスアンプ１０４側に出力し、また、カラム選択回路およびセンスアンプ１０４側からのデータを取り込んで、出力マルチプレクサ回路１２３に出力する。
【００２６】
アドレス入力バッファ１１１は、アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ２０を一旦保持するものである。
【００２７】
アドレスレジスタ１１２は、アドレス入力バッファ１１１にて保持されたアドレス信号Ａ０〜Ａ２０が取り込まれる。
【００２８】
アドレスカウンタ１１４は、シンクロナスフラッシュメモリがシンクロナスバースト読み出し動作をする場合、アドレスレジスタ１１２の出力を初期値としてプリセットする。アドレスカウンタ１１４は、コマンドで指定される動作モード、即ち、通常のワード単位のアクセスかまたは、シンクロナスバースト読み出しかに応じて、上記プリセットデータからアドレス信号を順次インクリメントした値をアドレスラッチ回路１０３に向けて出力することができる。
【００２９】
アドレスカウンタ１１４には比較回路（図示せず）が設けられており、順次インクリメントしたアドレスを最終アドレスと比較回路で比較し、その比較結果が一致するまでインクリメントしたアドレス信号を出力し、最終アドレスと一致すれば、その一致情報をコントロールロジック回路１３２を介して内部制御回路１３１に出力する。この場合、最終アドレスは、単純に、アドレスレジスタ１１２に保持されたアドレス（シンクロナスバースト読みしを行う先頭アドレス）にバーストレングスを加算した値から求められる。
【００３０】
入力バッファ１２１は、データ入出力端子から入力される入力データ信号Ｄ０〜Ｄ１５を一旦保持するものである。
【００３１】
出力バッファ１２２は、後述する出力マルチプレクサ回路１２３から出力される出力データ信号Ｄ０〜Ｄ１５が一旦保持されるようになっている。
【００３２】
出力マルチプレクサ回路１２３は、コマンドで指定される動作モードに応じて、後述するＩＤレジスタ１３４およびステータスレジスタ１３５、データレジスタ１０５のうちの何れかのデータを選択して、出力バッファ１２２に出力するものである。
【００３３】
内部制御回路１３１は、コマンドで指定される動作モードに応じて、コマンドで指定された動作に必要な内部アルゴリズムを実行する。
【００３４】
コントロールロジック回路１３２は、入力バッファ１２１を介して入力されたデータがコマンドであるかまたは、データであるかの判別を行い、有効なコマンドが書き込まれた場合には、その制御情報を内部制御回路１３１に出力するようにしている。
【００３５】
また、コントロールロジック回路１３２には、チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃、ライトイネーブル信号ＷＥ＃などの外部制御信号と、アドレスレジスタ１１２から供給されるコマンドデータ（コマンドを構成するアドレス部）と、入力バッフ１２１を介して入されたコマンドデータ（コマンドを構成するデータ部）とが入力され、それらの信号レベルの変化やタイミングなどに基づいて、シンクロナスフラッシュメモリの動作モードおよび上記回路ブロックの動作を制御するための内部制御信号を生成するようになっている。このため、コントロールロジック回路１３２には、内部に制御回路と共にモードレジスタ（Mode Register）を備えている。
【００３６】
さらに、コントロールロジック回路１３２は、コマンドで指定される動作モードに応じて、ＩＤレジスタ１３４へはデバイスコード、ステータスレジスタ１３５へは動作が終了した時点での内部制御回路１３１の動作状態や現在の動作モードの設定状態などを出力するものである。また、コントロールロジック回路１３２は、出力マルチプレクサ回路１２３に対して、出力データを選択するための選択制御信号および、出力バッファ１２２に出力するか否かの制御信号を出力するものである。
【００３７】
入出力ロジック回路１３３（Ｉ／Ｏロジック回路）は、チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃、ライトイネーブル信号ＷＥ＃などの外部制御信号のレベル変化やタイミングなどに基づいて、入力バッファ１２１と出力バッファ１２２の制御を行い、内部データバスと入出力データ信号Ｄ０〜Ｄ１５とを接続させるか否かを切り替えるものである。
【００３８】
ＩＤレジスタ１３４は、フラッシュメモリを識別する識別情報であるメーカーコードやデバイスコードを記憶している。
【００３９】
ステータスレジスタ１３５は、コマンドで指定される動作モードに応じた動作が終了した時点での、動作結果や内部制御回路１３１の動作状態の他、書き込み禁止などの各種設定状態などを記憶している。
【００４０】
図９は、バーストレングス＝４、レイテンシ＝２の場合の、従来のシンクロナスフラッシュメモリにおける読み出しタイミング図である。
【００４１】
最初、チップイネーブル信号ＣＥ＃をロウレベルにした後に、クロックＣＬＫのパルスタイミングＴ１の立ち上がりにおいて、アドレス確定信号ＡＤＶ＃がロウレベルになっており、アドレス信号Ａ０〜Ａ２０の第１アドレスＡＤＤＲ１が入力され、アウトプットイネーブル信号ＯＥ＃をロウレベルにすることによりバースト読み出しが開始される。レイテンシで指定された２クロック分のセットアップ期間の後、クロックＣＬＫのパルスタイミングＴ３の立ち上がりにおいて、データ信号Ｄ０〜Ｄ１５のデータＤＡＴＡ１が出力され、それ以降、クロックＣＬＫのパルスタイミングＴ４，Ｔ５，Ｔ６・・にそれぞれ同期して、各データＤＡＴＡ２、データＤＡＴＡ３、データＤＡＴＡ４・・がそれぞれ順次連続して高速に出力される。
【００４２】
【発明が解決しようとする課題】
従来のシンクロナスフラッシュメモリでは、メモリアレイの１行に含まれるカラム数（メモリアレイ１００内のデータ線の本数）がカラム選択回路およびセンスアンプ１０４で一度にセンス可能なデータ量であり、一度にセンスしたデータを出力マルチプレクサ回路１２３で切り換えてバースト出力（連続出力）しているため、これ以上のバーストレングスを設定することはできない。このため、上記バーストレングス以上のデータをバースト読み出しする場合には、再度、アドレスを入力しなければならず、このアドレスの入力期間、連続的なデータ出力が中断されてしまう。また、同じ理由で、メモリアレイの異なる行にまたがるデータに対しては、センス動作を必要とするため、連続アクセスすることはできなかった。
【００４３】
また、前述したように、一つのパッケージに複数の半導体チップを封止するパッケージ形態が増加しているにも関わらず、従来のフラッシュメモリでは、このような１パッケージに封止されることのメリットが考慮されていなかった。即ち、複数のフラッシュメモリを１パッケージに封止しても（以下、このようなパッケージ形態のメモリを不揮発性半導体記憶装置モジュールという）、複数のフラッシュメモリはパッケージ内部の構造に依存せず、要は、単品のフラッシュメモリと同等に使用できれば使い勝手がよい。複数のフラッシュメモリを１パッケージに内蔵しても、単品のフラッシュメモリと同等に使用することを考慮しなければならない。
【００４４】
例えば特開平３−２６０９９７号公報「ＲＯＭデータの高速読みだし法」に開示されているように、２個以上のメモリを並列に接続し、チップイネーブル信号ＣＥ♯をそれぞれ独立させた場合、異なるチップ間にまたがって割り付けられたデータを連続的に読み出そうとすると、それぞれのチップに対してタイミングを少しずつずらせてアドレス入力を行うことが必要である。
【００４５】
何れの場合にも、複数のメモリチップにまたがって連続的にデータを読出す場合には、アドレス入力を複数回行うことが必要であり、１回のアドレス入力で大量のデータを高速に読み出すことができなかった。
【００４６】
本発明は、上記事情に鑑みて為されたもので、連続アクセス対象となる複数のメモリセルが、二つのメモリチップにまたがって存在する場合にも、１回のアドレス入力で、二つのメモリチップを単品のメモリチップと同等に用いて、一方のメモリチップヘのアクセスに続いて、他方のメモリチップから連続的かつ高速にデータを読み出すことができる同期型半導体記憶装置モジュールおよびその制御方法、これらを用いた情報機器を提供することを目的とする。
【００４７】
【課題を解決するための手段】
本発明の装置は、クロックに同期してデータの連続読出し動作を可能とする同期型半導体記憶装置を複数チップ搭載した同期型半導体記憶装置モジュールにおいて、該複数の同期型半導体記憶装置はそれぞれ、少なくとも、チップを識別するためのチップ固有のチップ識別情報、チップがデータを出力するか否かを指定するためのチップ選択状態設定コマンドおよびアクセス開始アドレスを保持する情報保持手段と、アクセス終了アドレスを演算すると共に、該アクセス開始アドレスから該終了アドレスまでの更新アドレスを順次演算するアドレス演算手段と、該更新アドレスに基づいて、該チップ識別情報およびチップ選択状態設定コマンドを用いて該複数の同期型半導体記憶装置の選択状態／非選択状態を切り替えると共に、該選択状態から非選択状態になった同期型半導体記憶装置から、非選択状態から選択状態になった別の同期型半導体記憶装置に跨ってデータを間断なく連続読出し可能とするデータ連続読出制御手段とを有し、該更新アドレスが一つのロウアドレスの最終カラムアドレスと一致する場合に、該チップ選択設定コマンドが指定した情報が該チップ識別情報に一致したチップのみチップ選択状態に切り替えるようにしたものであり、そのことにより上記目的が達成される。
【００４８】
また、好ましくは、本発明の同期型半導体記憶装置モジュールにおけるアドレス演算手段は、外部クロック信号に同期して外部制御信号とアドレス信号およびデータ信号を入力とし、入力された該アドレス信号およびデータ信号によってアクセス開始アドレスおよびバーストレングスを設定すると共にアドレス更新回数を初期化するアドレス初期化手段と、アクセス開始アドレスからアドレスを順次更新すると共に、アドレス更新回数をカウントするアドレス更新手段と、バーストレングスおよびアクセス開始アドレスからアクセス最終アドレスを算出する最終アドレス算出手段とを有する。
【００４９】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおけるアドレス演算手段は、更新アドレスが一つのロウアドレスの最終カラムアドレスと一致する場合に第１判定信号をデータ連続読出制御手段に出力する第１判定手段と、更新アドレスが前記アクセス最終アドレスと一致し、かつ更新回数がバーストレングスと一致する場合に第２判定信号をデータ連続読出制御手段に出力する第２判定手段とを有し、データ連続読出制御手段は、第１判定信号により、チップ選択設定コマンドが指定した情報がチップ識別情報に一致したチップのみチップ選択状態に切り替えるチップ選択状態切替手段と、第２判定信号により動作終了処理を行う動作終了制御手段と、チップ選択状態のチップに対して、アクセス開始アドレスから順次更新された更新アドレスに対応したデータを順次読出し、チップ選択状態にない場合はデータ読出しを行わないデータ出力制御手段とを有する。
【００５０】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおけるデータ連続読出制御手段は、第１の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、第２の同期型半導体記憶装置に内蔵するメモリセルアレイのロウアドレスと同一のロウアドレスの先頭カラムアドレスとなり、第２の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、第１の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスの次のロウアドレスの先頭カラムアドレスとなるように内部アドレスを制御する。
【００５１】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおいて、クロックに同期してバースト読み出し可能な同期型半導体記憶装置をＮ個（Ｎは自然数）搭載し、データ連続読出制御手段は、１〜Ｎ−１番目の任意のｉ（ｉは自然数）に対して、ｉ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、ｉ＋１番目の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスと同一のロウアドレスの先頭カラムアドレスとなっており、Ｎ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの一つのロウアドレスの最終カラムアドレスの次のアドレスが、ｉ番目の同期型半導体記憶装置に内蔵するメモリセルアレイの該ロウアドレスの次のロウアドレスの先頭カラムアドレスとなるように内部アドレスを制御する。
【００５２】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおける同期型半導体記憶装置のメモリセルが不揮発性である。
【００５３】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおける同期型半導体記憶装置のメモリセルがフラッシュメモリセルである。
【００５４】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおいて、複数の同期型半導体記憶装置の同一信号に対応する外部端子が互いに全て共通に接続されている。
【００５５】
さらに、好ましくは、本発明の同期型半導体記憶装置モジュールにおける情報保持手段には、連続読出しを行うワード長が設定されている。
【００５６】
本発明の同期型半導体記憶装置モジュールの制御方法は、バーストレングス設定コマンド、チップ選択設定コマンド、アクセス開始からデータ出力までの遅延時間（レイテンシ）設定コマンド、およびアクセス開始アドレスがデータ連続読出制御手段に入力される第１のステップと、該データ連続読出制御手段が、該チップ選択設定コマンドにより指定される情報がチップ識別情報に一致したチップのみ読出しデータを出力可能なアクティブモードに切り替える第２のステップと、アドレス演算手段が、入力アクセス開始アドレスをアクセス開始アドレスに設定し、アドレス更新回数を初期化する第３のステップと、該アドレス演算手段が、該バーストレングスおよびアクセス開始アドレスからアクセス最終アドレスを算出する第４のステップと、該データ連続読出制御手段が、該アクティブモードの場合は、現在の更新アドレスに対応したデータが出力されるように制御し、アクティブモードではないウェイトモードの場合は、データを出力しない第５のステップと、  該アドレス演算手段が、現在の更新アドレスと該アクセス最終アドレスが一致しているか否か、及び該アドレス更新回数が該バーストレングスと一致しているか否かの判定を行い、これらが共に一致していれば該データ連続読出制御手段が動作終了処理を行う第６のステップと、該アドレス演算手段が、現在の更新アドレスと該アクセス最終アドレスが一致しているか否か、および該アドレス更新回数が該バーストレングスと一致しているか否かの判定を行い、何れかが一致していない場合は、現在の更新アドレスが一つのロウアドレス上での最終カラムアドレスか否かの判定を行う第７のステップと、該アドレス演算手段が、該第７のステップにおいて最終カラムアドレスでない場合は、現在のカラムアドレスと該アドレス更新回数をインクリメントし、再び該第５のステップの以降の処理に戻る第８のステップと、該アドレス演算手段が、該第７のステップにおいて最終カラムアドレスの場合は、カラムアドレスを先頭アドレスに移し、アドレス更新回数をインクリメントし、該データ連続読出制御手段がチップ選択状態の判定を行う第９のステップと、該第９のステップにおいて該データ連続読出制御手段がアクイティブモードと判定を行った場合は、該アドレス演算手段がロウアドレスをインクリメントして、該データ連続読出制御手段によりウエイトモードへ移行し、再び該第５のステップの以降の処理に戻る第１０のステップと、該第９のステップにおいて該データ連続読出制御手段がウェイトモードと判定を行った場合は、該データ連続読出制御手段によりアクティブモードに移行し、再び該第５のステップの以降の処理に戻る第１１のステップとを含む各処理ステップがそれぞれ各メモリチップ内でそれぞれ行われているものであり、そのことにより上記目的が達成される。
【００５７】
本発明の情報機器は、請求項１〜９の何れかに記載の同期型半導体記憶装置モジュールを用いてバースト読み出し動作を行うものであり、そのことにより上記目的が達成される。
【００５８】
上記構成により、以下、その作用を説明する。
【００５９】
最初に、更新アドレスに基づいて、複数の同期型半導体記憶装置の選択状態／非選択状態を切り替えると共に、選択状態から非選択状態になった同期型半導体記憶装置から、非選択状態から選択状態になった別の同期型半導体記憶装置に跨ってデータを間断なく高速読出しが可能となる。また、一個のメモリチップにおけるよりも長バーストレングスの不揮発性半導体記憶装置モジュールが実現可能となる。例えば、バーストレングスは、最大で不揮発性半導体記憶装置モジュールの総ビット、即ち、２Ｍワード×１６ビット構成の３２Ｍビットのメモリが２個の場合であれば、３２Ｍ×２ビットまで長くすることが可能となる。
【００６０】
また、３個以上の任意の個数のメモリチップで構成した場合にも２個の場合と同様の方法で順に選択状態に切り替えていくことにより、さらに長バーストレングスの不揮発性半導体記憶装置モジュールを実現でき、画像、音声のようなマルチメディア処理やシステムプログラムのブート時など大量のデータを読み出す際に特に有効である。
【００６１】
その他、複数個のメモリチップを選択する順序を、予め設定しておくか、または外部からのコマンド入力により設定することにより、自動で順番にチップ選択状態に切り替えることができるため、ＣＰＵのメモリアクセスに関する処理を簡素化することができ、ＣＰＵの負荷を軽減することができる。
【００６２】
以上のように、複数のメモリチップそれぞれを別個に制御する必要がなく、複数のメモリチップからなるモジュールを一つの記憶装置と見なし、最初にアクセス開始アドレスとバーストレングスを入力設定するだけで連続的な高速データ読出しが可能となる。
【００６３】
また、上記複数のメモリチップを一つのパッケージ内に積層して実装することにより、メモリの実装面積を削減し、システムの製造コストを低減することもできる。
【００６４】
さらに、一つのメモリチップの場合と同じピン数およびピン配置のまま、メモリ容量の増大に容易に対処できるため、ユーザにとって非常にメリットがある。また、複数のパッケージに実装されてなる不揮発性半導体記憶装置においても、同様の効果が期待できる。
【００６５】
【発明の実施の形態】
以下、本発明の実施形態の同期型半導体記憶装置モジュールおよびその制御方法について図面を参照しながら説明する。
【００６６】
図１は、本発明の実施形態における２個のシンクロナスフラッシュメモリを持つ同期型半導体記憶装置モジュールの構成を示すブロック図である。
【００６７】
図１において、２個のシンクロナスフラッシュメモリチップはそれぞれ、同じ２Ｍワード×１６ビット構成の３２Ｍビット容量のメモリセルを有しており、それらのデータ入出力信号Ｄ０〜Ｄ１５、アドレス入力信号Ａ０〜Ａ２０、チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃、ライトイネーブル信号ＷＥ＃、クロック信号ＣＬＫ、アドレス確定信号ＡＤＶ＃が全て共通に接続されている。
【００６８】
２個のシンクロナスフラッシュメモリはそれぞれ、ＩＤコード読み出し、ステータスレジスタ読み出し、メモリアレイ読み出しなどのコマンドの他、バーストレングスの設定、レイテンシの設定、バースト／ページの切換設定、インターリーブまたはシーケンシャルなどのバーストモードの設定など、各設定用の外部コマンド入力によって、相互に制御信号をやりとりすることなく、外部から入力されるコマンドに従って独立にそれぞれメモリ内部で読み出し動作を行う際のアルゴリズムを実行する。即ち、モジュールに内蔵され２個のシンクロナスフラッシュメモリは、外部からは一つのシンクロナスフラッシュメモリを制御する場合と同じように動作させるようになっている。
【００６９】
従来のチップの動作モードには、スタンバイモードと呼ばれる待機状態とリードモードやライトモードと呼ばれる動作状態があるが、これとは別に、本発明のシンクロナスフラッシュメモリは、選択状態（Active Mode）と非選択状態（Wait Mode)を有している。ここで、選択状態とは、そのチップがデータを出力する状態を意味し、非選択状態とはデータを出力しない状態を意味する。以下、チップ選択状態のことを選択モードとも呼び、選択状態をアクティブモード、非選択状態をウェイトモードと呼ぶことにする。
【００７０】
図２は、図１のシンクロナスフラッシュメモリの内部構成を示すブロック図である。なお、図８と同様の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００７１】
図２において、図８の構成と異なる点は、図８のアドレスカウンタ１１４の代わりにアドレス演算手段としてのバーストアドレス演算回路１１３（Burst Address Arithmetic Circuit）が配設されている点と、情報保持手段の一部を構成するコマンドレジスタ１３６（Command Register）が新たに設けられている点である。また、内部制御回路１３１Ａはデータ連続読出制御手段としての機能を有しており、このバーストアドレス演算回路１１３を制御してシンクロナスバースト読出しを実行するものである。
【００７２】
以下、本発明の特徴部分として、バーストアドレス演算回路１１３およびコマンドレジスタ１３６について説明すると共に、内部制御回路１３１Ａによるバーストアドレス演算回路１１３の制御について説明する。
【００７３】
バーストアドレス演算回路１１３は、外部クロック信号に同期して外部制御信号とアドレス信号およびデータ信号を入力とし、入力されたアドレス信号およびデータ信号によってアクセス開始アドレスおよびバーストレングスを設定すると共にアドレス更新回数を初期化するアドレス初期化手段１１３Ａと、アクセス開始アドレスからアドレスを順次更新すると共に、アドレス更新回数をカウントするアドレス更新手段１１３Ｂと、バーストレングスおよびアクセス開始アドレスからアクセス最終アドレスを算出する最終アドレス算出手段１１３Ｃと、更新アドレスが一つのロウアドレスの最終カラムアドレスと一致する場合にそれを示す第１判定信号をデータ連続読出制御手段に出力する第１判定手段１１３Ｄと、更新アドレスがアクセス最終アドレスと一致し、かつ更新回数がバーストレングスと一致する場合にそれを示す第２判定信号をデータ連続読出制御手段に出力する第２判定手段１１３Ｅとを有している。
【００７４】
即ち、アドレス初期化手段１１３Ａおよびアドレス更新手段１１３Ｂは、コマンドで指定される動作モード、例えばシンクロナスバースト読み出し動作をする場合、アドレスレジスタｌ１２からのアドレス出力を初期データ（アクセス開始アドレス）としてその内部レジスタ（情報保持手段の一部を構成）にプリセットすると共に、このプリセットした初期値からアドレス信号をインクリメントした値をアドレスラッチ回路１０３に向けて順次出力すると同時に、その回数をカウントするものである。
【００７５】
最終アドレス算出手段１１３Ｃは、後述する方法で算出する最終アドレスの演算回路（図示せず）を有しており、内部制御回路１３１Ａで生成された、最終アドレスを計算するためのアルゴリズムにしたがって、対応する制御信号が、コントロールロジック回路１３２から最終アドレス算出手段１１３Ｃに入力される。
【００７６】
第２判定手段１１３Ｅは比較回路（図示せず）を有しており、順次インクリメントしたアドレスが、前述の演算回路で演算した最終アドレスと一致するまでアドレス信号をインクリメントして順次出力し、その出力アドレスが最終アドレスと一致すれば、動作終了処理を実行するために、コントロールロジック回路１３２を通じて内部制御回路１３１Ａに第２判定信号としてその一致情報（終了情報）を出力するようになっている。
【００７７】
第１判定手段１１３Ｄは、出力するアドレスが選択中のワード線上の最終アドレス（同一ロウアドレスにおける最終カラムアドレス）と一致したときにもコントロールロジック回路１３２を通じて内部制御回路１３１Ａに第２判定信号としてその一致情報（ロウアドレス更新または／およびチップ選択状態更新情報）を出力するものである。
【００７８】
次に、コマンドレジスタ１３６は、バーストレングスの設定、レイテンシの設定、バースト／ページ・モードの切換設定、インターリーブまたはシーケンシャルなどバースト・モードの設定など従来のシンクロナスフラッシュメモリに共通する設定を含めて、本発明において拡張されたコマンドで指定されるチップ選択の設定状態、即ち選択モードの設定状態も記憶する。このチップ選択状態によって、そのチップがデータを出力するか否か区別することができる。即ち、選択状態のチップではデータを出力し、非選択状態のチップではデータを出力しない。例えばチップ１およびチップ２のうち何れのフラッシュメモリチップであるかは、それぞれのチップに固有の番号（チップ識別情報）を予め設定しておくことで容易に識別することができる。これに基づく内部制御回路１３１Ａによる本発明の制御動作の詳細については後述する。
【００７９】
内部制御回路１３１Ａは、第１判定信号により、チップ選択設定コマンドが指定した情報が前記チップ識別情報に一致したチップのみチップ選択状態に切り替えるチップ選択状態切替手段１３１Ｂと、第２判定信号により動作終了処理を行う動作終了制御手段１３１Ｃと、チップ選択状態のチップに対して、アクセス開始アドレスから順次更新された更新アドレスに対応したデータを順次読出しさせるように制御し、チップ選択状態にない場合（ウェイトモード）はデータ読出しを行わないデータ出力制御手段１３１Ｄとを有している。
【００８０】
ここで、上記２個のシンクロナスフラッシュメモリチップ（チップ１およびチップ２）を跨って連続的にデータを読み出す動作について更に詳細に説明する。
【００８１】
図３には、チップ１およびチップ２それぞれに入力されるアドレスをロウ方向およびカラム方向に割り振った場合のメモリマップの一例と、そのときのバーストアクセス順序を示している。図３において、各チップ１およびチップ２はそれぞれ、ロウ方向およびカラム方向にｍ×ｎ（ｍ，ｎは自然数）のマトリックス状に配置されたメモリセルアレイから構成されている。一つのロウアドレスからは最大ｎ個のデータが連続読み出し可能である。即ち、一回のセンス動作でｎ個のデータを読み出すため、１チップ当たりの最大バーストレングスはｎである。
【００８２】
図３では、チップ１内のアクセス開始アドレス（先頭アドレスＦＡ）から順にアドレスを更新（例えばインクリメント）してアクセスされ、同一ロウアドレスの最終カラムデータの読み出しが終わる。このとき、最終カラムアドレスを第１判定手段１１３Ｄが検知してチップ選択状態切替手段１３１Ｂがチップの選択状態を切り替える。次に、選択状態となったチップ２の同一ロウアドレスの先頭カラムデータに移り、その最終カラムデータの読み出しが終われば、第１判定手段１１３Ｄおよびチップ選択状態切替手段１３１Ｂによって、チップ１の次のロウアドレスの先頭カラムデータからの読み出しを続ける。最終アドレスを第２判定手段１１３Ｅが検知して動作終了制御手段１３１Ｃが動作終了を実行する。これによって、チップ１内のアクセス開始アドレスから、チップ２内のアドレスを介して、チップ１内の最終アドレスＬＡまで、連続してメモリセルが高速アクセスされることを示している。
【００８３】
次に、図３を用いて、２個のシンクロナスフラッシュメモリに跨る連続的なデータ読み出しにおけるアドレス演算について説明する。
【００８４】
読み出し動作は、アクセス開始アドレスである先頭アドレスＦＡ（ｐ０，ｑ０）の入力座標（２次元的なメモリセル位置）により開始される。ｐ０はロウアドレス、ｑ０はカラムアドレスを意味する。先頭アドレスＦＡ（ｐ０，ｑ０）が入力されると、選択状態のチップ１と、非選択状態のチップ２の双方のチップで、対応するワード線ｐ０が選択され、先頭アドレスＦＡと、設定されたバーストレングスｂとにより最終アドレスが計算される。
【００８５】
ここでは、計算を簡単にするために、チップ１とチップ２の１チップ当たりの最大バーストレングスｎは共に同数とし、設定バーストレングスｂは２ｎの整数倍とする。先頭アドレスをＦＡ（ｐ０，ｑ０）、設定されたバーストレングスをｂとすると、最終アドレスＬＡ（ｐ１，ｑ１）は次のように計算できる。
【００８６】
即ち、シーケンシャルバーストモードの場合、各々のチップがワード線を選択する回数は、先頭アドレスＦＡ（ｐ０，ｑ０）のカラムアドレスがｑ０＝０の場合はｂ／２ｎとなり、ｑ０≠０の場合は、ｂ／（２ｎ＋１）となる。
【００８７】
したがって、最終アドレスＬＡ（ｐ１，ｑ１）は、以下の式（１）のように、
ｑ０＝０の場合
（ｐ１，ｑｌ）＝［（ｐ０＋ｂ）／（２ｎ−１），ｎ−１］
ｑ０≠０の場合
（ｐ１，ｑ１）＝［（ｐ０＋ｂ）／（２ｎ），ｐ０−１］
と計算できる。
【００８８】
なお、外部から入力された先頭アドレスＦＡは、情報保持手段の一部を構成するアドレスレジスタｌ１２に格納されている。最終アドレスＬＡは、コントロールロジック回路１３２を通じて内部制御回路１３１Ａより指示された上記式（１）に従って、バーストアドレス演算回路１１３にて計算されて、情報保持手段の一部を構成するバーストアドレス演算回路１１３内のレジスタに保存される。
【００８９】
アクセス中の現在の更新アドレス（以下、カレントアドレスという）ＣＡ（ｐ，ｑ）は、先頭アドレスＦＡを初期値として最終アドレスＬＡまで、クロック信号ＣＬＫの立ち上がりエッジに同期してインクリメントされ、バーストアドレス演算回路１１３よりアドレスラッチ回路１０３に出力される。このとき、カレントアドレスＣＡ（ｐ，ｑ）は、バーストアドレス演算回路１１３に内蔵されるレジスタ（図示せず）にラッチされ、計算された最終アドレスＬＡと比較される。
【００９０】
バーストアドレス演算回路１１３から出力されるアドレスＣＡ（ｐ，ｑ）が、最終アドレスＬＡに到達するまで、選択側のチップ１からは、クロック信号ＣＬＫの立ち上がりエッジに同期して順に選択したワード線上のデータが読み出される。また、非選択側のチップ２では、クロック信号ＣＬＫの立ち上がりエッジでアドレスのカウントのみが行われる（バーストレングスのカウント動作に相当）。
【００９１】
バーストアドレス演算回路１１３は、この回路から出力するアドレスＣＡ（ｐ，ｑ）が、最終アドレスに到達する前に、最初に選択されたワード線上の最終アドレス（ｐ０，ｎ−１）と一致したことを検出すると、コントロールロジック回路１３２を通じて内部制御回路１３１Ａにその情報を第１判定信号として出力する。このとき、それぞれの内部制御回路１３１Ａのチップ選択状態切替手段１３１Ｂは、選択状態と非選択状態のモードを切り換える。その結果、選択側のチップ１は、非選択状態へ、非選択側のチップ２は選択状態にモードが切り換わり、引き続き選択側のチップ２がデータの出力を行う。
【００９２】
また、図示していないが、最初に選択状態であったチップ１は、選択状態から非選択状態に切り換えられるときに、次の選択モード切り換えと同時に、読み出しを連続的に行うため、ロウアドレスをインクリメントして次のアドレスのワード線を選択して待機状態とし、クロック信号ＣＬＫの立ち上がりエッジでアドレスのカウントのみを行う（バーストレングスのカウント動作に相当）。
【００９３】
次に、選択側のチップ２が、選択されたワード線上の最終アドレス（ｐ０，ｎ−１）に到達するまでデータを出力する。
【００９４】
なお、本実施形態では、計算を簡単にするために、チップ１とチップ２のバーストレングスｎは共に同数とし、設定バーストレングスｂは２ｎの整数倍としたが、それぞれ異なる任意の最大バーストレングスｎ、ｎ’を持つ２個のチップを利用して、設定バーストレングスｂを任意に設定することも可能である。この設定バーストレングスｂは、チップの最大バーストレングスｎ、ｎ’よりも小さい場合でも従来と同様の読み出しが可能である。上記方法を使うことにより、各チップ１，２の最大バーストレングスに関係なく、最大で不揮発性半導体記憶装置モジュールの総ビット、即ち、２Ｍワード×１６ビット構成の３２Ｍビットのメモリが２個の場合であれば、３２Ｍ×２ビットまでデータを途切れることなくデータを読み出し続けることができる。
【００９５】
次に、内部制御回路１３１Ａによるチップ全体の制御動作を詳細に説明する。内部制御回路１３１Ａにおいては、マイクロコードと呼ばれる内蔵プログラムにより、アドレス演算およびモード切り換えの動作の他、チップ全体の制御が実行されている。
【００９６】
図４は、図２の内部制御回路１３１Ａによるシンクロナスバースト読出し動作時のバーストアドレス演算回路の制御およびモード切り換え制御の一例を示すフローチャートである。なお、各処理動作は、クロック信号ＣＬＫの立ち上がりエッジに同期して行われる。
【００９７】
図４に示すように、まず、ステップＳ１で、チップイネーブル信号ＣＥ＃が、ロウレベルになることにより、コマンド入力サイクルが開始される。
【００９８】
次に、ステップＳ２では、アドレス信号およびデータ信号入力による、バーストレングス設定コマンド、チップ選択設定コマンド、レイテンシの設定、バースト／ページの切換設定、インターリーブ／シーケンシャルなどバーストモードの設定などの各設定コマンドが書き込まれる（このような設定を、以下モード・プリセットという）。
【００９９】
チップ選択設定コマンドとは、それぞれのチップについて、前述した選択状態（Active）と非選択状態（Wait）のモードを設定するコマンドであり、それぞれのチップに番号を予め設定しておくことにより、コマンド入力時に指定される番号が一致したチップのみ選択状態（Active）に切り替わるようにすることで設定が可能である。例えば、メモリアレイ読み出しコマンドの場合、従来のフラッシュメモリであれば、２サイクルコマンドで最初のサイクルにて入出力データ信号Ｄ０〜Ｄ１５のうち入出力データ信号Ｄ０〜Ｄ７より読出し動作を指示するＦＦ（１６進数）を入力し、次のサイクルにて目的のデータの先頭アドレスを入力するが、本実施形態の場合、まず、別の２サイクルコマンドとして、最初のサイクルにて例えばＥＥ（１６進数）をチップ選択の設定コマンドとして入力し、次のサイクルにて例えばＡ０（１６進数）が入力されれば、チップ１、例えばＡ１（１６進数）が入力されれば、チップ２が選択状態チップになるようにチップ選択コードを入力する。なお、本実施形態においては、外部コマンドのコマンドサイクルは、２サイクルでコマンドを定義しているが、特に制限はされない。コマンドサイクルを増やすことにより、さらに多くのコマンドを設定することが可能となる。
【０１００】
その他にも、最初のサイクルにて例えばＦ０（１６進数）が入力されればチップ１、ＦＦ（１６進数）が入力されればチップ２が選択側チップに設定できるようにすれば、１サイクルコマンドによってチップ選択の設定コマンドとメモリアレイ読み出しコマンドをまとめることもできる。
【０１０１】
特に制限されないが、ここでは、各設定は、シンクロナスフラッシュメモリがリセットまたはパワーオフされるまで保持されるものとする。また、各種設定コマンドは、シンクロナスフラッシュメモリがコマンド入力によって動作中の場合でも、動作の中断コマンドを入力した後、随時入力可能である。ここまでが初期設定であり、これ以降がアドレス入力からデータ読み出し動作となる。
【０１０２】
次のステップＳ３では、先頭アドレスＦＡ（ｐ０，ｑ０）が入力され、カレントアドレスをＣＡ（ｐ，ｑ）とすると、ｐ＝ｐ０，ｑ＝ｑ０が代入される。また、アドレスインクリメント回数ｂｃは、ｂｃ＝１が初期値となる。アドレスインクリメント回数ｂｃとは、バーストアドレス演算回路ｌ１３がクロック信号ＣＬＫの立ち上がりエッジに同期してアドレスをインクリメントする際にその回数をカウントした値であり、バーストアドレス演算回路１１３に内蔵されるレジスタ（図示せず）にラッチされている。
【０１０３】
ステップＳ４では、内部制御回路１３１Ａは、バーストアドレス演算回路１１３に対して、最終アドレスＬＡ（ｐ１，ｑ１）を計算させる。計算式はバーストモードにより異なるが、本実施形態のシーケンシャルバーストモードの場合、上記条件であれば、最終アドレスＬＡ（ｐｌ，ｑ１）は、前述の式（１）から得られる。
【０１０４】
ステップＳ５では、内部制御回路１３１Ａは、何れのチップ選択状態（アクティブモードまたはウェイトモード）かを判定する。
【０１０５】
ステップＳ５でアクティブモードの場合には、ステップＳ６−１でカレントアドレスＣＡ（ｐ，ｑ）のデータが出力され、また、ステップＳ５でウェイトモードの場合には、ステップＳ６−２で何もしないでステップＳ７に移行する。
【０１０６】
続いて、ステップＳ７でカレントアドレスＣＡ（ｐ，ｑ）と最終アドレスＬＡとが一致しているか否か、及び、アドレスインクリメント回数ｂｃが設定バーストレングスｂと一致しているか否かの各判定が行われる。上記判定の結果、選択中のアドレスＣＡ（ｐ，ｑ）と最終アドレスＬＡとが一致し、かつアドレスインクリメント回数ｂｃと設定バーストレングスｂとが一致していれば、そこで、動作終了処理となる。それらが一致していない場合には、次のステップＳ８−１の処理に移行する。
【０１０７】
ステップＳ８−１で、カレントアドレスＣＡ（ｐ，ｑ）が選択されたワード線上での最終アドレスＬＡか否かを判定する。カレントアドレスＣＡ（ｐ，ｑ）が、選択されたワード線上での最終アドレスＬＡではない場合は、ステップＳ８−２でバーストアドレス演算回路１１３において、カラムアドレスとアドレスインクリメント回数ｂｃがインクリメントされる。カレントアドレスＣＡ（ｐ，ｑ）が、選択されたワード線上での最終アドレスＬＡの場合、次のステップＳ９〜Ｓ１２の動作モード切り換えへと処理が移行する。
【０１０８】
ステップＳ９では、ステップＳ５と同様、チップ選択状態（アクティブモードまたはウェイトモード）が判定され、アクティブモードの場合には、ステップＳ１０でバーストアドレス演算回路１１３内にラッチされているロウアドレスｐをインクリメント（ｐ＋１）して、次のアドレスのワード線を選択する。
【０１０９】
ステップＳ１１でモードテェンジしてウェイトモードに移行し、次の選択モード切り換え時の準備を行う。
【０１１０】
また、ステップＳ９でウェイトモードの場合は、ステップＳ１１でモードテェンジしてアクティブモードに移行し、連続してデータ読み出しを行う。
【０１１１】
ステップＳ１２では、カラムアドレスｑがリセットされ、カレントアドレスＣＡ（ｐ，ｑ）のカラムアドレスを先頭アドレスに移す。さらに、ステップＳ５の処理に戻る。
【０１１２】
図５および図６は、図１の同期型半導体記憶装置モジュールの動作を示すタイミングチャートである。以下、図４のフローチャートの各ステップと比較して説明する。全入力は、クロック信号ＣＬＫの立ち上がりエッジに同期してチップ内部へ取り込まれ、出力は、クロック信号ＣＬＫの立ち上がりエッジに同期して有効となる。
【０１１３】
図５に示すように、まず、タイミングｔ１以前は、チップイネーブル信号ＣＥ♯がハイレベルであり、この不揮発性半導体記憶装置モジュールはスタンバイモードと呼ばれる待機状態にある。
【０１１４】
タイミングｔ１でロウレベルに変化したチップイネーブル信号ＣＥ＃が入力され、不揮発性半導体記憶装置モジュールは動作状態となり、コマンドや外部信号、その他の入力が有効となる。まず、タイミングｔｌ、ｔ２が、上述のモード・プリセットのコマンドでステップＳｌ（チップイネーブル信号ＣＥ＃がアクティブ）およびステップＳ２（モード・プリセット）に相当する。ここで、初期設定をタイミングｔ１、ｔ２の２サイクルコマンドで入力している。図示していないが、タイミングｔ１、ｔ２は、必要な設定の種類の回数だけ繰り返して入力する。即ち、モード・プリセットするコマンド分、ステップＳ２を繰り返すことにより設定する。タイミングｔｌ、ｔ２の２サイクルコマンドであれば、例えば、タイミングｔ１でコマンドの種類を入力し、タイミングｔ２で所望の設定値を入力するなどの方法がある。
【０１１５】
次のタイミングｔ３、ｔ４は、リード・コマンド・セットで、ステップＳ３に相当する。タイミングｔ１、ｔ２と同様に、タイミングｔ３、ｔ４の２サイクルでリードコマンドと先頭アドレスを入力する。
【０１１６】
さらに、タイミングｔ５は、チップ１のデータ・アウトプット・スタートで、ステップＳ５，Ｓ６に相当するが、これ以降、データ出力が完了するまで１クロック毎にステップＳ５〜Ｓ８のサイクルが繰り返される。
【０１１７】
続いて、図６に示すように、タイミングｔ６、ｔ７がオート・モード・チェンジ（チップ２のデータ・アウトプット・スタート）のステップであり、ステップＳ９〜Ｓ１２のサイクルが行われる。
【０１１８】
最後のタイミングｔ８がデータ・アウトプット・エンドで、この時にステップＳ７の判定で「ＹＥＳ」となって上記一連の処理が終了する。
【０１１９】
以上により、本実施形態では、同一構成の複数個のシンクロナスフラッシュメモリチップが、同一パッケージ内に実装され、その外部端子が全て共通に接続されてなる不揮発性半導体記憶装置モジュールにおいて、外部クロック信号に同期して外部制御信号とアドレス信号およびデータ信号が入力され、入力アドレス信号およびデータ信号に基づいてアドレス初期化手段１１３Ａがアクセス開始アドレスおよびバーストレングスを指定すると共にアドレス更新回数を初期化する。最終アドレス算出手段１１３Ｃは、アクセス開始アドレスおよびバーストレングスからアクセス最終アドレスを算出する。データ出力制御手段１３１Ｄからの指示にしたがって、アドレス更新手段１１３Ｂは、アドレスを順次更新しかつその更新回数をカウントし、更新されたアドレスをアドレスラッチ回路１０３に出力してバースト読出し動作を実行する。第１判定手段１１３Ｄが、更新されたアドレスが一つのロウアドレスの最終カラムアドレスと一致したことを知らせる第１判定信号をチップ選択状態切替手段１３１Ｂに転送する。チップ選択状態切替手段１３１Ｂは、第１判定信号により、チップ選択設定コマンドが指定した情報がチップ識別情報に一致したチップのみチップ選択状態に切り替える。チップ選択状態となった別のチップのアドレス更新手段１１３Ｂが、アドレスを順次更新しかつその更新回数をカウントし、更新されたアドレスをアドレスラッチ回路１０３に出力してバースト読出し動作を実行する。さらに、第２判定手段１１３Ｅが、更新されたアドレスがアクセス最終アドレスと一致し、かつ更新回数が上記バーストレングスと一致したことを知らせる第２判定信号を動作終了制御手段１３１Ｃに転送することにより動作を終了する。
【０１２０】
以上により、連続アクセス対象となる複数のメモリセルが、二つのメモリチップにまたがって存在する場合にも、１回のアドレス入力で、大容量の二つのメモリチップを単品のメモリチップと同等に使用することができると共に、一方のメモリチップヘのアクセスに続いて、他方のメモリチップから連続的かつ高速にデータを読み出すことができる。
【０１２１】
なお、図１では、シンクロナスフラッシュメモリチップ１，２の２個で構成した場合について説明したが、これを３個のシンクロナスフラッシュメモリチップ１〜３で構成してもよく、この場合について図７に示している。図７の場合にも図１の場合と同様の方法で順番に選択状態に切り替えていくことにより、さらに長バーストレングスの不揮発性半導体記憶装置モジュールを実現することができる。同様に３個以上の任意の個数のシンクロナスフラッシュメモリで不揮発性半導体記憶装置モジュールを構成することも可能である。
【０１２２】
また、本実施形態では、２個のチップ１とチップ２をコマンドで選択できる方式を説明したが、別のメモリアクセス方法として、例えば、先頭アドレスは必ずチップ１となるように設定しておき、設定バーストレングスｂがチップの最大バーストレングスｎより長い場合にチップ２へも連続的にアクセスするようにしてもよい。このとき、読出しが必要な先頭データがチップ２に存在する場合、レイテンシが大きくなるが選択モードを初期設定するチップ選択コマンドの発行と実行が不要になるため、このトレードオフで使い分けることができる。
【０１２３】
さらに、本実施形態では、バーストモードとしてシーケンシャル方式について説明したが、カラム選択回路およびセンスアンプ１０４でセンスされ、データレジスタ１０５にラッチされたデータを出力する順番を入れ替えるよう内部制御回路１３１Ａで制御することによりインターリーブ方式に容易に対応させることが可能である。
【０１２４】
さらに、本実施形態では、特に説明しなかったが、上記方法は２個のシンクロナスフラッシュメモリチップに限定されるものではなく、３個以上の任意の個数のシンクロナスフラッシュメモリチップにて構成した場合においても、全部のメモリチップに対して選択状態になる優先順位を設定しておくことで、クロック信号の立ち上がりエッジをカウントして、カウント数に応じて選択状態のチップを切り替えていくことが可能である。このようにすれば、さらに長バーストレングスの不揮発性半導体記憶装置モジュールを実現することができる。
【０１２５】
さらに、本実施形態では、不揮発性半導体記憶装置、特にシンクロナスフラッシュメモリを用いてモジュールを構成したが、本発明はこれに限定されるものではなく、メモリセルアレイが揮発性のもの、例えばダイナミックＲＡＭやスタティックＲＡＭにおいても容易に適用することができる。
【０１２６】
さらに、本実施形態では、同期型半導体記憶装置モジュールについて説明したが、本発明の同期型半導体記憶装置モジュールを携帯電話装置やコンピュータなどのような情報機器に容易に組み込むことができて、本発明の効果を奏することができる。例えば、図１０に示すように、情報機器２００が、ＲＡＭおよびＲＯＭ（同期型半導体記憶装置モジュール）などの情報記憶手段と、制御入力手段と、初期画面や情報処理結果などを表示する液晶表示装置などの表示手段と、制御入力手段からの制御指令を受けて、所定の情報処理プログラムやそのデータに基づいて、情報記憶手段に対して情報のバースト読出し動作などを行いつつ各種情報処理するＣＰＵ（中央処理演算装置）とを有する場合に、本発明の同期型半導体記憶装置モジュールを情報記憶手段（ＲＡＭやＲＯＭ）に容易に用いることができる。
【０１２７】
【発明の効果】
以上のように、本発明によれば、更新アドレスに基づいて、複数の同期型半導体記憶装置の選択状態／非選択状態を切り替えると共に、選択状態から非選択状態になった同期型半導体記憶装置から、非選択状態から選択状態になった別の同期型半導体記憶装置に跨ってデータを間断なく高速読出しすることができる。また、一個のメモリチップにおけるよりも長バーストレングスの不揮発性半導体記憶装置モジュールを実現することができる。例えば、バーストレングスは、最大で不揮発性半導体記憶装置モジュールの総ビット、即ち、２Ｍワード×１６ビット構成の３２Ｍビットのメモリが２個の場合であれば、３２Ｍ×２ビットまで長くすることができる。
【０１２８】
また、３個以上の任意の個数のメモリチップで構成した場合にも２個の場合と同様の方法で順に選択状態に切り替えていくことにより、さらに長バーストレングスの不揮発性半導体記憶装置モジュールを実現でき、画像、音声のようなマルチメディア処理やシステムプログラムのブート時など大量のデータを読み出す際に特に有効である。
【０１２９】
その他、複数個のメモリチップを選択する順序を、予め設定しておくか、または外部からのコマンド入力により設定することにより、自動で順番にチップ選択状態に切り替えることができるため、ＣＰＵのメモリアクセスに関する処理を簡素化することができ、ＣＰＵの負荷を軽減することができる。
【０１３０】
以上のように、複数のメモリチップそれぞれを別個に制御する必要がなく、複数のメモリチップからなるモジュールを一つの記憶装置と見なし、最初にアクセス開始アドレスとバーストレングスを入力設定するだけで連続的な高速データ読出しをすることができる。
【０１３１】
また、上記複数のメモリチップを一つのパッケージ内に積層して実装することにより、メモリの実装面積を削減し、システムの製造コストを低減することもできる。
【０１３２】
さらに、一つのメモリチップの場合と同じピン数およびピン配置のまま、メモリ容量の増大に容易に対処できるため、ユーザにとって非常にメリットがある。また、複数のパッケージに実装されてなる不揮発性半導体記憶装置においても、同様の効果が期待できる。
【図面の簡単な説明】
【図１】本発明の実施形態における２個のシンクロナスフラッシュメモリを持つ同期型半導体記憶装置モジュールの構成を示すブロック図である。
【図２】図１のシンクロナスフラッシュメモリの内部構成を示すブロック図である。
【図３】チップ１およびチップ２それぞれに入力されるアドレスをロウ方向およびカラム方向に割り振った場合のメモリマップの一例と、そのときのバーストアクセス順序を示す図である。
【図４】シンクロナスバースト読出し動作時の図２の内部制御回路によるバーストアドレス演算回路の制御およびモード切り換え制御の一例を示すフローチャートである。
【図５】図１の同期型半導体記憶装置モジュールの動作（その１）を示すタイミングチャートである。
【図６】図１の同期型半導体記憶装置モジュールの動作（その２）を示すタイミングチャートである。
【図７】本発明の他の実施形態における３個のシンクロナスフラッシュメモリを持つ同期型半導体記憶装置モジュールの構成を示すブロック図である。
【図８】従来のシンクロナスフラッシュメモリの内部構成を示すブロック図である。
【図９】バーストレングス＝４、レイテンシ＝２の場合の、従来のシンクロナスフラッシュメモリにおける読み出しタイミング図である。
【図１０】本発明の同期型半導体記憶装置モジュールを情報機器に適用させた場合の情報機器の基本構成を示すブロック図である。
【符号の説明】
１００    メモリアレイ
１０１    ロウデコーダ
１０２    カラムデコーダ
１１３    バーストアドレス演算回路
１１３Ａ    アドレス初期化手段
１１３Ｂ    アドレス更新手段
１１３Ｃ    最終アドレス算出手段
１１３Ｄ    第１判定手段
１１３Ｅ    第２判定手段
１３１Ａ    内部制御回路
１３１Ｂ    チップ選択状態切替手段
１３１Ｃ    動作終了制御手段
１３１Ｄ    データ出力制御手段
１３２    コントロールロジック回路
１３６    コマンドレジスタ
２００    情報機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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