(57)【特許請求の範囲】
【請求項１】
プログラム可能論理装置用の入力／出力（Ｉ／Ｏ）ブロック構造において、
複数個のＩ／ＯブロックがＩ／Ｏブロックのグループごとに分割されており、各グループは別個の出力供給電圧を有しており、
複数個の出力供給電圧パッドが組ごとに分割されており、異なる出力供給電圧を供給するパッドは別個の組内にあり、
形態特定可能手段が各グループのＩ／Ｏブロックを一つの組内の少なくとも一つのパッドへ接続させる、
ことを特徴とするＩ／Ｏブロック構造。
【請求項２】
請求項１において、各Ｉ／Ｏブロックが、
パッド線により駆動される入力バッファ、
該パッド線を駆動する出力バッファであって、複数個の形態特定可能プルアップと複数個の形態特定可能プルダウンとを有している出力バッファ、
を有していることを特徴とするＩ／Ｏブロック構造。
【請求項３】
請求項２において、該形態特定可能プルアップ及び形態特定可能プルダウンが、一つ又はそれ以上の形態特定メモリセルにより制御される形態特定論理を有していることを特徴とするＩ／Ｏブロック構造。
【請求項４】
請求項２において、該入力バッファが、
複数個の入力経路、
該複数個の入力経路の内の一つを選択するために該入力バッファを形態特定するための複数個の形態特定メモリセル、
を有していることを特徴とするＩ／Ｏブロック構造。
【請求項５】
請求項４において、該入力バッファが、更に、
少なくとも一つの入力経路上のレベル選択手段、
を有しており、該レベル選択手段は、該パッド線上の高電圧レベルと低電圧レベルとの間のトリップ点を設定するための基準電圧を受取り、それにより該入力バッファから適切な出力信号を供給する、ことを特徴とするＩ／Ｏブロック構造。
【請求項６】
請求項５において、該レベル選択手段が、更に、該レベル選択手段を形態特定可能にディスエーブルさせる手段を有していることを特徴とするＩ／Ｏブロック構造。
【請求項７】
請求項６において、該レベル選択手段が差動増幅器を有しており、該形態特定可能にディスエーブルさせる手段が、該差動増幅器内の伝達ゲートを制御する形態特定メモリセルを有していることを特徴とするＩ／Ｏブロック構造。
【請求項８】
請求項２において、該入力バッファが、基準入力を具備する差動増幅器を有しており、且つ該Ｉ／Ｏブロックが、更に、該基準入力への複数個の基準電圧線の内の一つに電圧レベルを形態特定可能に印加する手段を有していることを特徴とするＩ／Ｏブロック構造。
【請求項９】
請求項８において、該形態特定可能に印加する手段が、一つ又はそれ以上の形態特定メモリセルにより制御されるマルチプレクサを有していることを特徴とするＩ／Ｏブロック構造。
【請求項１０】
請求項８において、更に、該パッド線を該複数個の基準電圧線の内の少なくとも一つへ形態特定可能に接続させる手段を有しており、該形態特定可能に接続させる手段が形態特定メモリセルにより制御される伝達ゲートを有していることを特徴とするＩ／Ｏブロック構造。
【請求項１１】
プログラム可能論理装置用の入力／出力（Ｉ／Ｏ）ブロック構造において、
複数個のＩ／ＯブロックがＩ／Ｏブロックのグループごとに分割されており、各グループは別個の入力基準電圧を有しており、
複数個の入力基準電圧パッドが組ごとに分割されており、異なる入力基準電圧を供給するパッドは別個の組内にあり、
形態特定可能手段が各グループのＩ／Ｏブロックを一つの組内の少なくとも一つのパッドへ接続させる、
ことを特徴とするＩ／Ｏブロック構造。
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に関するものである。更に詳細には、本発明はＦＰＧＡ用のコンフィギャラブル（ＣＯＮＦＩＧＵＲＡＢＬＥ）即ち形態特定可能な入力／出力（Ｉ／Ｏ）バッファに関するものである。
従来技術の説明
集積回路（ＩＣ）用の既存のＩ／Ｏ構成体は、典型的に、特定のＩ／Ｏスタンダードに従って機能すべく設計されている。幾つかの異なるＩ／Ｏスタンダードが使用されており、且つしばしば、新たなスタンダードが導入される。これらのＩ／Ｏスタンダードは、典型的に、出力駆動強度、レシーバ型、出力ドライバ型、出力信号スルーレート等のファクタを包含している。１つのこのようなＩ／ＯスタンダードはＧＴＬ＋スタンダードであり、それはカリフォルニア９５０５２−８１１９、サンタクララ、２２００ミッションカレッジブルバード、インテルコーポレイションから入手可能であり１９９５年１１月に発行された「１５０ＭＨｚ、１６６ＭＨｚ、１８０ＭＨｚ及び２００ＭＨｚにおけるペンチアムプロプロセサ（ＰＥＮＴＩＵＭ  ＰＲＯ  ＰＲＯＣＥＳＳＯＲ  ＡＴ  １５０ＭＨｚ，１６６ＭＨｚ，１８８ＭＨｚ  ａｎｄ  ２００ＭＨｚ）」という題名のペンチアムプロプロセサデータシートの４６頁乃至５０頁に記載されている（「ペンチアム（Ｐｅｎｔｉｕｍ）」はインテルコーポレイションによって所有されている登録商標である）。
ＦＰＧＡにおける典型的な入力／出力ブロック（ＩＯＢ）は１つのＩ／Ｏスタンダードをサポートするに過ぎない。然しながら、ＦＰＧＡは、しばしば、「糊付け論理（ｇｌｕｅ  ｌｏｇｉｃ）」（２個又はそれ以上のスタンダードの回路の間をインターフェースするために使用される論理）を実現するため、従って、しばしば、多数のＩＣとインターフェースするために使用される。ＦＰＧＡが２つ又はそれ以上の異なるＩ／Ｏスタンダードに準拠するＩＣとインターフェースすることが可能であることが望ましい。
更に、既存のＩ／Ｏ構成体は、典型的に、特定の供給電圧において機能すべく設計される。例えば、長年の間、大多数の市販されているＩＣは５Ｖの供給電圧で機能すべく設計されていた。然しながら、典型的なゲート長がＩＣ業界全体にわたって減少する従い、ＦＰＧＡ及びその他のＩＣにおいて使用される典型的な供給電圧は減少している。現在のところ、３．３Ｖで機能する多数のＩＣが入手可能であり、且つ２．５Ｖ及びそれ以下の電圧が一般的に論議されている。従って、ＦＰＧＡが２つ又はそれ以上の異なる供給電圧において機能する異なるＩＣとインターフェースすることが可能であることが望ましい。
ＦＰＧＡ設計においては、出力を駆動するために１つの電圧を使用し且つＦＰＧＡの内部（コア）内において異なる電圧を使用することが知られている。別個の出力電圧を供給する１つのＦＰＧＡはアルテラコーポレイションからのＦＬＥＸ  １０Ｋ（商標）ＦＰＧＡであり、それはカリフォルニア９５１３４−２０２０、サンノゼ、２６１０オーチャードパークウエイ、アルテラコーポレイションから入手可能なアルテラデジタルライブラリ１９９０からの「ＦＬＥＸ  １０Ｋ埋込型プログラム可能論理ファミリィデータシート（ＦＬＥＸ  １０Ｋ  Ｅｍｂｅｄｄｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｆａｍｉｌｙ  Ｄａｔａ  Ｓｈｅｅｔ）」の５４乃至５９頁に開示されている（「ＦＬＥＸ  １０Ｋ」はアルテラコーポレイションの商標である）。ＦＬＥＸ  １０Ｋ装置においては、出力電圧供給ピンが設けられており、それらは３．３Ｖ又は５Ｖのいずれかの電源である１つの出力供給電圧のみに対して１つのグループとして接続することが可能である。従って、既知のＦＰＧＡは、典型的に、単一の出力供給電圧を供給するものであり、該電圧はＦＰＧＡ上の全ての形態特定可能なＩ／Ｏバッファへ印加される。
出力スルーレートもザイリンクスインコーポレイテッドからのＸＣ３０００ファミリィの装置を含む既知のＦＰＧＡにおいてプログラム可能なものであり、それは、カリフォルニア９５１２４、サンノゼ、２１００ロジックドライブ、ザイリンクス，インコーポレイテッドから入手可能な「ザプログラマブルロジックデータブック（Ｔｈｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄａｔａ  Ｂｏｏｋ）」という題名のザイリンクス１９９６データブックの４−２９２乃至４−２９３頁に記載されている（その著作権の所有者であるザイリンクスインコーポレイテッドはこれらの頁及び本明細書において参照するその他の頁をコピーすることに対して異議を唱えるものではないが、そうでない場合には全ての著作権を留保するものとする）。然しながら、このようなＦＰＧＡにおいては、出力駆動強度、レシーバ型、及び出力ドライバ型等のファクタは特定のＩ／Ｏスタンダードを満足するために形態特定可能であることが既知のものではない。
幾つかのＩ／Ｏスタンダードは、入力基準電圧が供給されることを必要とする。入力基準電圧より高い入力電圧は「高」電圧レベルであるとして解釈され、入力基準電圧より低い入力電圧は「低」電圧レベルとして解釈される。従って、入力基準電圧は入力信号を解釈するための「トリップ点」を確立する。知られている限りでは、どのＦＰＧＡもユーザが入力基準電圧を供給することを可能とするものではない。
発明の要約
本発明を完全に理解するために、最初に本発明の幾つかの側面に従って入力／出力バッファにおいて関与する幾つかの電圧レベルを定義することが必要である。「コア電圧」ＶＣＣＣはＦＰＧＡの内部（否Ｉ／Ｏ）部分に対して使用される供給電圧である（１実施例においては、ＶＣＣＣは、又、プレドライバ及び出力バッファにおけるプルダウン論理用の供給電圧として使用される）。「入力供給電圧」ＶＣＣＩは入力バッファ用に使用される供給電圧である。「出力供給電圧」ＶＣＣＯは出力バッファにおけるプルアップ論理用に使用される供給電圧である。用語ＶＣＣＣ、ＶＣＣＩ、ＶＣＣＯは、又、対応する電圧を供給する電源を指し示すためにも使用される。これらの電圧のうちの２つ又はそれ以上は互いに接続させることが可能であり、１実施例においては、ＶＣＣＣ及びＶＣＣＩが一緒に接続され且つＶＣＣＯは別のものである。何等かのＩ／Ｏスタンダードによって必要とされる入力基準電圧は本明細書においてはＶＲＥＦとして参照する。
本発明の第一の側面は２つ又はそれ以上の異なるＩ／Ｏスタンダードのいずれかに準拠すべく形態特定することの可能なＦＰＧＡ用のコンフィギャラブル即ち形態特定可能な入力／出力バッファを有している。本発明の１実施例においては、入力信号を特定されたスイッチング点を有する電圧レベルにおいてＦＰＧＡへ供給することが可能であり、その場合にその特定されたスイッチング点（入力基準電圧）はＦＰＧＡへ外部的に供給される。１つのＩ／Ｏスタンダードから別のＩ／Ｏスタンダードに対して異なるその他のファクタも形態特定可能である。
本発明に基づく１つの入力／出力バッファは２つの形態特定可能なバッファ、即ち入力バッファ及び出力バッファを有している。これら２つのバッファは別々に又は集約的に形態特定することが可能である。幾つかの実施例においては、入力バッファのみ又は出力バッファのみが形態特定可能である。
１実施例においては、入力バッファは特定のＩ／Ｏスタンダードを選択すべく形態特定することが可能である。入力スタンダードはパッドから入力信号線へ３つの入力経路の間で選択を行う入力マルチプレクサを形態特定することによって選択されるが、それらは（１）ＦＰＧＡにおいて一般的に使用されているようなシュミットトリガと、（２）低入力基準電圧（約０．７Ｖ未満の電圧）に対する差動増幅器と、（３）高入力基準電圧（約０．７Ｖより高い電圧）に対しての差動増幅器とである。シュミットトリガの代わりにスタンダードの入力バッファを使用することが可能である。差動増幅器用の入力基準電圧はＩ／Ｏスタンダードに依存し且つユーザによって供給される。１実施例においては、同一の形態特定可能な入力バッファにおける２つ又はそれ以上の差動増幅器は異なる入力基準電圧を使用する。
１実施例においては、特定のＩ／Ｏスタンダードを選択するために出力バッファを形態特定することが可能である。Ｉ／Ｏスタンダードは、出力パッド線（Ｉ／Ｏパッドへ接続している信号線）上に一連のプルアップ（プルアップ装置）及びプルダウン（プルダウン装置）を与えることにより、且つ適宜の供給電圧を出力供給電圧（ＶＣＣＯ）パッドへ接続することによって選択される。結果的に得られる全体的なプルアップ及びプルダウントランジスタ幅が特定のＩ／Ｏスタンダードを実現するために必要とされる値に対応するように、コンフィギュレーションロジック即ち形態特定論理によって１個又はそれ以上のプルアップ及びプルダウンをイネーブル即ち動作可能状態又はディスエーブル即ち動作不能状態とさせる。本発明によれば、いずれの特定のスタンダードに対しても、電圧高出力信号上の最大電圧は、出力電圧電源を所望の電圧レベルへ接続することによってユーザによって設定される。
本発明の第二の側面によれば、Ｉ／Ｏパッド線がＩＯＢにおける入力基準電圧入力ポート（以後、「基準入力」と呼称する）を駆動する入力基準電圧線へ形態特定することにより接続される。従って、Ｉ／Ｏパッドは入力基準電圧を供給するために使用することが可能である。
本発明の３番目の側面によれば、ＩＯＢの基準入力端が形態特定することによってＩＯＢ内において２個又はそれ以上の使用可能な入力基準電圧のうちのいずれかへ接続される。一方、ＩＯＢの出力電圧供給源はＩＯＢ内において２個又はそれ以上の使用可能な出力供給電圧のうちのいずれかへ形態特定することによって接続される。
本発明の第四の側面によれば、単一入力基準電圧が各ＩＯＢへ印加され、該ＩＯＢは組毎にグループ化されている。各組のＩＯＢは別個の入力基準電圧を有している。１実施例においては、各入力基準電圧はＦＰＧＡダイの半分の端部上のＩＯＢへ印加される。従って、矩形状のダイ上において、８個の別々の入力基準電圧が印加される。これらの入力基準電圧は、リード線又はその他の手段によってＦＰＧＡパッケージ外側又はＦＰＧＡパッケージ内部において共に接続することが可能であり、又は形態特定することによってＦＰＧＡ内において接続することが可能である。
本発明の５番目の側面によれば、ＩＯＢを幾つかの組にグループ化し、且つ各組のＩＯＢは別個の出力電圧供給源を有している。１実施例においては、各出力電圧供給源がＦＰＧＡダイの半分の端部上のＩＯＢへ印加される。従って、矩形状のダイ上において、８個の別々の出力電圧供給源が８個の組のＩＯＢへ印加される。１実施例においては、入力基準電圧及び出力電圧供給源は、各々、ＦＰＧＡダイの半分のエッジ即ち端部へ印加される。従って、この実施例においては、８個の別々の入力基準電圧及び８個の別々の出力電圧供給源が８個の組のＩＯＢへ印加される。
【図面の簡単な説明】
本発明を制限するものとしてではなく例として以下の図に図示してある。
図１は本発明の第一の側面に基づく入力／出力バッファの概略的表示を示している。
図２は図１の実施例において使用することの可能な従来のプレドライバの概略的表示を示している。
図２Ａは図２の従来のプレドライバ用の状態表を示している。
図３は図１の入力バッファ部分の詳細な概略表示を示している。
図４は図３の入力バッファにおけるシュミットトリガの概略的表示を示している。
図５は図３の入力バッファにおけるＮＭＯＳ差動増幅器の概略的表示を示している（ＮＭＯＳ差動増幅器は入力及びＶＲＥＦがＮチャンネルトランジスタへ接続される差動増幅器である）。
図６は図３の入力バッファにおけるＰＭＯＳ差動増幅器の概略表示を示している（ＰＭＯＳ差動増幅器は入力及びＶＲＥＦがＰチャンネルトランジスタへ接続される差動増幅器である）。
図７は同一の形態特定可能な入力バッファにおける２つの差動増幅器が異なる入力基準電圧を使用する場合の本発明の別の実施例に基づく形態特定可能な入力バッファを示している。
図８は本発明の２番目の側面に基づいてＩ／Ｏパッドが入力基準電圧線へ形態特定可能に接続されているＦＰＧＡ  ＩＯＢを示している。
図９は本発明の３番目の側面に基づいて基準入力が２つの使用可能な入力基準電圧線のうちのいずれかへ形態特定可能に接続されているＩＯＢを示している。
図９Ａは単一のＩＯＢにおける２つの出力電圧供給源のうちのいずれかを形態特定することによって使用することの可能な構成体を示している。
図１０は基準入力を２つの使用可能な入力基準電圧のうちのいずれかへ形態特定可能に接続し且つＩ／Ｏパッドを２つの使用可能な入力基準電圧線のうちのいずれかへ形態特定可能に接続しているＩＯＢを示している。
図１１は８個の別々の入力基準電圧及び８個の別々の出力電圧供給源を具備するＦＰＧＡ  Ｉ／Ｏパッドリングの簡単化した図を示している。
発明の詳細な説明
本発明の幾つかの実施例について説明する。以下の説明においては、本発明のより完全な理解を与えるために多数の特定の詳細について記載する。然しながら、本発明はこれらの特定の詳細なしで実施することが可能であることは当業者にとって明らかである。その他の場合においては、本発明を不必要にぼやかすことを回避するために公知の特徴についての詳細な説明は割愛してある。
本発明の第一の側面
図１は本発明の第一の側面に基づく入力／出力バッファを示している。図１の入力／出力バッファは、（１）出力信号線ＯＵＴ及びイネーブル信号ＥＮ及び駆動信号線ＵＰＢ及びＤＮによって駆動されるプレドライバ１９６、（２）信号線ＵＰＢ及びＤＮ及び駆動用パッド線１９７によって駆動される出力バッファ１９８、（３）パッド線１９７へ結合しているパッド１８０、（４）パッド線１９７及び駆動用入力信号線ＩＮによって駆動される入力バッファ１９９を有している。
出力バッファ１９８において信号線ＵＰＢは２入力ＡＮＤゲート１１８を駆動し、該ゲートはパッド線１９７へ接続しているＰＭＯＳプルアップ１０８を駆動する（ＡＮＤゲート１１８はインバータが続くＮＡＮＤゲートとして実現することが可能である）。ＡＮＤゲート１１８への２番目の入力はコンフィギュレーション（形態特定）メモリセル１２８におけるコンフィギュレーションビットである（コンフィギュレーションメモリセルは「ｘ」を含むボックスによって図中に示されている）。従って、メモリセル１２８は、オープンドレイン出力が必要とされる場合にプルアップ１０８をディスエーブルするために使用することが可能である。信号線ＵＰＢは、更に、アクティブ高プルアップ信号ＰＵＰを発生するインバータ１３３を駆動する。信号線ＤＮはパッド線１９７へ接続しているＮＭＯＳプルダウン１０９を直接的に駆動し、更に、アクティブ低プルダウン信号ＰＤＮＢを発生するインバータ１３４を駆動する。１実施例においては、インバータ１３３，１３４は遅延要素として機能すべく設計され、プルアップ１０８及びプルダウン１０９が、出力バッファ１９８内のその他のプルアップ又はプルダウンより前にアクティブ即ち活性状態となることを確保し、それによりグラウンドバウンス（ｇｒｏｕｎｄ  ｂｏｕｎｃｅ）即ち接地跳ね返りを減少させる。
出力バッファ１９８は、更に、４個のプルアップ１００，１０１，１０２，１０３を有している。図１の実施例においては、プルアップ１００，１０１，１０２，１０３，１０８はＰＭＯＳトランジスタとして実現されているが、ＮＭＯＳトランジスタ又は抵抗を使用することが可能である。この実施例においては、各プルアップ１００，１０１，１０２，１０３は、夫々、２入力ＮＡＮＤゲート１１０，１１１，１１２，１１３によって駆動される。各ＮＡＮＤゲート１１０，１１１，１１２，１１３はコンフィギュレーションメモリセル１２０，１２１，１２２，１２３の１つにおけるコンフィギュレーション（形態特定）ビットによって夫々イネーブル又はディスエーブルされる。この実施例においては、コンフィギュレーションメモリセル１２０，１２１，１２２，１２３，１２８のうちの１つにおけるコンフィギュレーションビットが高電圧レベルにある場合に、対応するプルアップがイネーブルされ、且つプルアップ信号ＰＵＰが高へ移行する場合には、パッド線１９７は高へプルされる。
コンフィギュレーションメモリセル１２０，１２１，１２２，１２３内のコンフィギュレーションビットを使用して、１個、２個、３個又は４個のプルアップを形態特定可能にイネーブルさせることが可能である（然しながら、形態特定可能にイネーブルされたプルアップは、プルアップ信号ＰＵＰが高へ移行するまでアクティブ即ち活性状態となることはない）。異なるＩ／Ｏスタンダードが必要とされる場合には、イネーブルされるプルアップの数を変化させることが可能である。プルアップ幅における１：２：４：８の比が広い範囲の出力駆動能力を与え、最も幅狭のプルアップの幅の１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５倍の全形態特定可能なプルアップ幅の形式を可能とすることが判明した。この全形態特定可能プルアップ幅（形態特定可能にイネーブルされるプルアップ１００，１０１，１０２，１０３のものから構成されている）は、次いで、プルアップ１００の幅に付加されて全プルアップ幅を構成する。プルアップをイネーブル及びディスエーブルするための異なるタイプ（型）のコンフィギュレーションロジック即ち形態特定論理を使用することが可能であり、例えば各プルアップと直列した別個の形態特定可能なイネーブル用ゲートを使用することが可能である。異なる数のプルアップ又は異なる幅のプルアップを設けることが可能である。上昇エッジ出力信号のスルーレートを、例えば、各制御用のＮＡＮＤゲート又はその他の回路に異なるライズタイム即ち上昇時間又はフォールタイム即ち下降時間を与えることによって、又は異なるプルアップが異なる時間においてアクティブ即ち活性状態となるようにプルアップ信号ＰＵＰ内に遅延要素を挿入することによって、各プルアップがターンオンするレート即ち速度を制御することによって制御することが可能である。これら及びその他の修正例は本発明の範囲内のものである。
出力バッファ１９８は、更に、パッド線１９７を接地電圧レベルＧＮＤへプルすることの可能な４個のプルダウン１０４，１０５，１０６，１０７（プルダウン１０９に加えて）を有している。プルダウン１０４，１０５，１０６，１０７は、この実施例においては、夫々、２入力ＮＯＲゲート１１４，１１５，１１６，１１７によって制御される。各ＮＯＲゲート１１４，１１５，１１６，１１７は、夫々、コンフィギュレーションメモリセル１２４，１２５，１２６，１２７の１つにおけるコンフィギュレーションビットによってイネーブル又はディスエーブルされる。この実施例においては、コンフィギュレーションメモリセル１２４，１２５，１２６，１２７のうちの１つにおけるコンフィギュレーションビットが低電圧レベルにある場合には、対応するプルダウンがイネーブルされる。コンフィギュレーションプルアップの場合におけるように、コンフィギュレーションプルダウンに対しても多くの修正例を施すことが可能であり且つこれらの修正例は本発明の範囲内のものである。
この実施例においては、出力バッファ１９８のプルアップ側における全論理（プルアップ１００，１０１，１０２，１０３，１０８、ＮＡＮＤゲート１１０，１１０，１１１，１１２，１１３、ＡＮＤゲートＰ１１８、インバータ１３３を有している）は正の電圧供給源として出力電圧供給源ＶＣＣＯを使用している。出力バッファ１９８のプルダウン側における全論理（ＮＯＲゲート１１４，１１５，１１６，１１７及びインバータ１３４を有している）は正の電圧供給源としてコアの供給電圧ＶＣＣＣ（図１に示していないＶＣＣＣへの接続）を使用する。
１実施例においては、出力バッファ１９８における装置寸法は以下の如くである。１つの数字はミクロン単位での装置幅を表わし、且つ「ｐ／ｎ」としてフォーマット化されている２つの数字は論理ゲートにおけるＰチャンネル装置及びＮチャンネル装置のそれぞれのミクロン単位でのゲート幅を表わしている。全ゲート長は特にことわりがない限り０．２５マイクロンであり、そうでない場合には、全ゲート長はミクロン単位で与えられている。「Ｎチャンネル」という用語はＮチャンネルトランジスタを示している。「Ｐチャンネル」という用語はＰチャンネルトランジスタを示している。
プルアップ１００：  ４０
プルダウン１０４：  ４０
プルアップ１０８：  ４０
プルアップ１０１：  ８０
プルダウン１０５：  ８０
プルダウン１０９：  ４０
プルアップ１０２：  １６０
プルダウン１０６：  １６０
インバータ１３３：  ８／４（ゲート長０．５）
プルアップ１０３：  ３２０
プルダウン１０７：  ３２０
インバータ１３４：  ８／４（ゲート長０．５）
ＮＡＮＤゲート１１０：  ４／４
ＮＯＲゲート１１４：  ４／４
ＮＡＮＤゲート１１１：  ８／８
ＮＯＲゲート１１５：  ８／８
ＮＡＮＤゲート１１２：  １６／１６
ＮＯＲゲート１１６：  １６／１６
ＮＡＮＤゲート１１３：  ３２／３２
ＮＯＲゲート１１７：  ３２／３２
図１は、又、コンフィギャラブル即ち形態特定可能な入力バッファ１９９の簡単化した概略図を示している。入力バッファ１９９は入力マルチプレクサ１６０を有しており、該マルチプレクサは所望のＩ／Ｏスタンダードと適合性を有する入力経路を選択するためにコンフィギュレーションメモリセル１７１，１７２におけるコンフィギュレーションビットによって形態特定されている。マルチプレクサ１６０は選択された入力経路からの信号を入力信号線ＩＮへ通過させる。入力マルチプレクサ１６０は３個の入力を有している。マルチプレクサ１６０への１つの入力はシュミットトリガ１５０によって供給される（シュミットトリガは入力バッファ設計の技術分野における当業者にとって公知である）。イネーブルされると、シュミットトリガ１５０は該信号をパッド線１９７上へ通過させる。入力マルチプレクサ１６０への第二入力は差動増幅器１４０によって供給され、該増幅器は、１実施例においては、パッド線１９７上の電圧レベルを基準入力ＶＲＥＦ上の入力基準電圧と比較するＮＭＯＳ差動増幅器である。パッド線１９７上の電圧レベルが基準入力ＶＲＥＦ上の入力基準電圧よりも高い場合には、ＮＭＯＳ差動増幅器１４０の出力は高であり、そうでなければ該出力は低である。ＮＭＯＳ差動増幅器１４０は、基準入力ＶＲＥＦ上の入力基準電圧が約０．７Ｖより高い場合にのみ正確に機能する。従って、１実施例においては、ＮＭＯＳ差動増幅器１４０は、約０．７Ｖより高い入力基準電圧を特定するＩ／Ｏスタンダードに準拠する場合にのみアクティブ即ち活性状態として形態特定される。入力マルチプレクサ１６０への３番目の入力は差動増幅器１４１によって供給され、該増幅器は、１実施例においては、ＰＭＯＳ差動増幅器である。１実施例においては、ＰＭＯＳ差動増幅器１４１は約０．７Ｖより低い入力基準電圧を特定するＩ／Ｏスタンダードに準拠する場合にのみ、アクティブ即ち活性状態として形態特定される。１実施例においては、コンフィギュレーションロジック即ち形態特定論理が未使用のシュミットトリガ及び／又は差動増幅器をディスエーブル即ち動作不能状態とさせ電力消費を減少させる。然しながら、この能力は本発明の入力／出力バッファの基本的な部分ではない。基準入力ＶＲＥＦ上の入力基準電圧はＩ／Ｏスタンダードに依存し且つユーザによって供給される。
この実施例においては、入力バッファ１９９は正の電圧供給源として入力供給電圧ＶＣＣＩ（図１には示していない）を使用する。
本発明の１実施例においては、各入力／出力バッファは別々に形態特定することが可能である。然しながら、２個又はそれ以上の入力／出力バッファが同一のコンフィギュレーションビット即ち形態特定ビットによって制御されるようにそれらをグループ化させることが可能である。本発明の別の実施例においては、形態特定可能な入力バッファのみを設けることが可能である。本発明の更に別の実施例においては、形態特定可能な出力バッファのみを設けることが可能である。
図２は出力バッファ設計の技術において公知の従来のプレドライバ１９６を示している。アクティブ高イネーブル信号ＥＮがインバータ２０１によって反転されてアクティブ低イネーブル信号ＥＮＢを発生する。アクティブ高イネーブル信号ＥＮ及び出力信号線ＯＵＴは２入力ＮＡＮＤゲート２０２を駆動し、該ゲートは信号線ＵＰＢを発生する。アクティブ低イネーブル信号ＥＮＢ及び出力信号線ＯＵＴは２入力ＮＯＲゲート２０３を駆動し、該ゲートは信号線ＤＮを発生する。入力信号ＯＵＴ，ＥＮ及び出力信号ＵＰＢ，ＤＮに対する状態表（ｓｔａｔｅ−ｔａｂｌｅ）を図２Ａに示してある。図２Ａから、プルアップ１００，１０１，１０２，１０３，１０８は、出力信号線ＯＵＴ及びイネーブル信号ＥＮの両方が高である場合にのみ活性化される（即ち、信号線ＵＰＢのみが低である）ことが理解される。形態特定可能なプルダウン１０４，１０５，１０６，１０７は、出力信号線ＯＵＴが低であり且つイネーブル信号ＥＮが高である場合にのみ活性化される（即ち、信号線ＤＮのみが高である）。
この実施例においては、プレドライバ１９６（ＮＡＮＤゲート２０２を有している）のプルアップ側の全論理は正の電圧供給源として出力電圧供給源ＶＣＣＯ（図２には示していない）を使用する。プレドライバ１９６のプルダウン側における全論理（ＮＯＲゲート２０３及びインバータ２０１を有している）は、正の電圧供給源としてコア供給電圧ＶＣＣＣ（図２には示していない）を使用する。
図３は図１の入力バッファ１９９のより詳細な概略図を示している。この実施例においては、図１のマルチプレクサ１６０が３個の伝達ゲート３６０，３６１，３６２として実現されており、各ゲートは１個のＮチャンネルトランジスタと１個のＰチャンネルトランジスタとを有している。伝達ゲート３６２は形態特定可能にＮＭＯＳ差動増幅器３４０の出力を入力信号線ＩＮへ通過させ、コンフィギュレーションメモリセル１７２におけるコンフィギュレーションビット及びインバータ３７５によって発生される線３８０上のその補元信号によってイネーブルされる。伝達ゲート３６１はＰＭＯＳ差動増幅器３４１の出力を形態特定可能に入力信号線ＩＮへ通過させ、コンフィギュレーションメモリセル１７１におけるコンフィギュレーションビット及びインバータ３７４によって発生される信号線３７９上のその補元信号によってイネーブルされる。伝達ゲート３６０はシュミットトリガ３５０の出力を形態特定可能に入力信号線ＩＮへ通過させ、ＮＯＲゲート３７３の出力（信号線３７６）及びインバータ３７７によって発生される信号線３７８上のその補元信号によってイネーブルされる。ＮＯＲゲート３７３はコンフィギュレーションメモリセル１７１，１７２におけるコンフィギュレーションビットによって駆動される。
１実施例においては、図３の入力バッファにおける装置寸法は以下の如くである。
インバータ３７４：  １／１
インバータ３７５：  １／１
インバータ３７７：  １／１
伝達ゲート３６０：  ３／３
伝達ゲート３６１：  ３／３
伝達ゲート３６２：  ３／３
ＮＯＲゲート３７３：  １／１
図４は図３の入力バッファにおけるシュミットトリガ３５０の概略表示を示している。シュミットトリガ３５０の動作についての本明細書における説明は割愛する。何故ならば、シュミットトリガ入力バッファは当該技術分野において慣用されているからである。このような１つのシュミットトリガは「シュミットトリガを具備するＴＴＬ／ＣＭＯＳ互換性入力バッファ（ＴＴＬ／ＣＭＯＳ  Ｃｏｍｐａｔｉｂｌｅ  Ｉｎｐｕｔ  Ｂｕｆｆｅｒ  ｗｉｔｈ  Ｓｃｈｍｉｔｔ  Ｔｒｉｇｇｅｒ）」という名称の米国再発行特許第３４，８０８号に記載されている。
然しながら、１つの特徴がシュミットトリガ３５０を典型的なシュミットトリガから区別させており、且つそれはイネーブル及びディスエーブルされる能力である。シュミットトリガ３５０は伝達ゲート４０５のＮチャンネル及びＰチャンネルトランジスタを夫々駆動するイネーブル信号線３７６及び３７８によって、Ｎチャンネルトランジスタ４０６を駆動するイネーブル信号線３７８によって、且つＰチャンネルトランジスタ４０７を駆動するイネーブル信号線３７６によって制御される。線３７６上の信号が高であり且つ線３７８上の相補的信号が低である場合には、シュミットトリガ３５０は典型的なシュミットトリガとして機能する。線３７６上の信号が低であり且つ線３７８上の相補的信号が高である場合には、シュミットトリガ３５０はディスエーブルされて電力を節約する。ディスエーブルされると、シュミットトリガ３５０は、パッド線１９７上の電圧に拘らずに、入力電源ＶＣＣＩから電流を最早引出すことはない。
１実施例においては、図４のシュミットトリガにおける装置寸法は以下の如くである。
Ｐチャンネル４０１：  ２０
Ｎチャンネル４０２：  １１
Ｎチャンネル４０３：  ９
伝達ゲート４０５：  ２／２
Ｎチャンネル４０６：  ２
Ｎチャンネル４０４：  ｌｌ
インバータ４２０：  １２／６
Ｐチャンネル４０７：  ２
図５は図３の入力バッファにおけるＮＭＯＳ差動増幅器３４０の概略表示を示している。ＮＭＯＳ差動増幅器３４０の動作は本明細書においては割愛する。何故ならば、ＮＭＯＳ差動増幅器は当該技術分野において慣用されているからである。このような１つのＮＭＯＳ差動増幅器はアジソン・ウエズリィ出版社によって１９９３年に出版されたＮｅｉｌ  Ｈ．Ｅ．ＷＥＳＴＥ及びＫａｍｒａｎ  Ｅｓｈｒａｇｈｉａｎ著「ＣＭＯＳＶＬＳＩ設計の原理：システム概観（Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ＣＭＯＳ  ＶＬＳＩ  Ｄｅｓｉｇｎ：Ａ  Ｓｙｓｔｅｍｓ  Ｐｅｒｓｐｅｃｔｉｖｅ）」、第二版、の８４乃至８６頁に記載されている。
然しながら、１つの特徴がＮＭＯＳ差動増幅器３４０を典型的なＮＭＯＳ差動増幅器から区別しており、且つそれはイネーブル及びディスエーブルされる能力である。ＮＭＯＳ差動増幅器３４０は、伝達ゲート５０５のＮチャンネル及びＰチャンネルトランジスタを夫々駆動するイネーブル信号線３７２及び３８０によって及びＮチャンネルトランジスタ５０６を駆動するイネーブル信号線３８０によって制御される。線３７２上の信号が高であり且つ線３８０上の相補的信号が低である場合には、ＮＭＯＳ差動増幅器３４０は典型的なＮＭＯＳ差動増幅器として機能する。線３７２上の信号が低であり且つ線３８０上の相補的信号が高である場合には、ＮＭＯＳ差動増幅器３４０はディスエーブルされて電力を節約する。ディスエーブルされると、ＮＭＯＳ差動増幅器３４０は、パッド線１９７上の電圧に拘らずに、入力電源ＶＣＣＩから最早電流を引出すことはない。
１実施例においては、図５のＮＭＯＳ差動増幅器における装置寸法は以下の如くである。
Ｐチャンネル５３２：  １８
Ｐチャンネル５３３：  １８
Ｐチャンネル５３４：  ２
伝達ゲート５０５：  ２／２
Ｎチャンネル５３０：  ５５
Ｎチャンネル５３１：  ５５
インバータ５２０：  １８／６
Ｎチャンネル５６０：  ２
Ｎチャンネル５０４：  １２
図６は図３の入力バッファにおけるＰＭＯＳ差動増幅器３４１の概略表示を示している。ＰＭＯＳ差動増幅器３４１の動作は本明細書においては割愛する。何故ならば、ＰＭＯＳ差動増幅器は当該技術分野において慣用されているからである。ＰＭＯＳ差動増幅器３４１はＮＭＯＳ差動増幅器３４０と同じ態様で動作する。図５及び６を比較すると、接地電圧レベルＧＮＤと入力供給電圧ＶＣＣＩが逆になっており且つＮチャンネル及びＰチャンネルトランジスタが逆になっている点を除いてこれら２つの回路は鏡像であることが理解される。Ｎチャンネル及びＰチャンネル装置の間の差のために、トランジスタ幅もこれら２つの差動増幅器において異なっている。
１つの特徴がＰＭＯＳ差動増幅器３４１を典型的なＰＭＯＳ差動増幅器から区別しており、且つそれはイネーブル及びディスエーブルされる能力である。ＰＭＯＳ差動増幅器３４１は伝達ゲート６０５のＮチャンネル及びＰチャンネルトランジスタを夫々駆動するイネーブル信号線３７１及び３７９によって、且つＰチャンネルトランジスタ６０６を駆動するイネーブル信号線３７１によって制御される。線３７１上の信号が高であり且つ線３７９上の相補的信号が低である場合には、ＰＭＯＳ差動増幅器３４１は典型的なＰＭＯＳ差動増幅器として機能する。線３７１上の信号が低であり且つ線３７９上の相補的信号が高である場合には、ＰＭＯＳ差動増幅器３４１はディスエーブルされて電力を節約する。ディスエーブルされると、ＰＭＯＳ差動増幅器３４１は、パッド線１９７上の電圧に拘らずに、入力電源ＶＣＣＩから最早電流を引出すことはない。
１実施例において、図６のＰＭＯＳ差動増幅器における装置寸法は以下の如くである。
Ｎチャンネル６３２：  ２２．５
Ｎチャンネル６３３：  ２２．５
Ｎチャンネル６３４：  ２
伝達ゲート６０５：  ２／２
Ｐチャンネル６３０：  ６５
Ｐチャンネル６３１：  ６５
インバータ６２０：  １１．２５／２２．５
Ｐチャンネル６０６：  ２
Ｐチャンネル６０４：  ２２．５
本発明の２番目の実施例
図７は本発明の２番目の実施例に基づくコンフィギャラブル即ち形態特定可能な入力バッファを示している。図７の入力バッファは図３の入力バッファに類似しているが、入力基準電圧線ＶＲＥＦ１及びＶＲＥＦ２上に２つの別個の入力基準電圧が供給される点が異なっている。ＮＭＯＳ差動増幅器３４０はパッド線１９７上の電圧レベルを入力基準線ＶＲＥＦ１上の入力基準電圧と比較する。ＰＭＯＳ差動増幅器３４１はパッド線１９７上の電圧レベルを入力基準線ＶＲＥＦ２上の入力基準電圧と比較する。
本発明の２番目の側面
図８は本発明の２番目の側面に基づくＩＯＢを示している。図８のＩＯＢはプレドライバ１９６と、出力バッファ７９８と、パッド１８０と、入力バッファ７９９とを有している。この実施例においては、Ｉ／Ｏパッド１８０は入力基準電圧ＶＲＥＦを供給するため又は信号パッドとして使用することが可能である。パッド１８０へ接続されているパッド線１９７は伝達ゲート７０２を介して入力基準電圧線（この実施例においては、基準入力ＶＲＥＦと同じ）へ形態特定可能に接続されている。伝達ゲート７０２はコンフィギュレーションメモリセル７０３内のコンフィギュレーションビット及びインバータ７０１によって発生されるその補元によってイネーブルされる。入力基準電圧はこのような態様で伝達ゲート７０２を介して入力バッファへ移行することが可能である。何故ならば、伝達ゲート７０２はそれを介しての信号通過に関し電圧レベルにおける降下を発生することがないからである。入力バッファ７９９は図１の入力バッファ１９９と同じくコンフィギャラブル即ち形態特定可能なものとさせることが可能であるが、非コンフィギャラブル即ち形態特定不可能なバッファを使用することも可能である。出力バッファ７９８は図１の出力バッファ１９８と同じく形態特定可能なものとすることが可能であるが、形態特定不可能なバッファを使用することも可能である。
この構成は、任意の形態特定可能なＩＯＢから入力基準電圧を供給するために使用することが可能である。
本発明の３番目の側面
図９は本発明の３番目の側面に従って、基準入力ＶＲＥＦが２つの使用可能な入力基準電圧のうちのいずれか一方へ形態特定可能に接続されているＩＯＢを示している。この実施例においては、マルチプレクサ８０２が２つの入力基準線ＶＲＥＦ１及びＶＲＥＦ２の間で選択を行う。マルチプレクサ８０２はメモリセル８０１内に格納されているコンフィギュレーションビットによって制御される。マルチプレクサ８０２は基準入力ＶＲＥＦを入力バッファ７９９へ供給する。その他の実施例においては、２個を超える入力基準電圧を使用することが可能であり、且つ２入力マルチプレクサ８０２は１つを超えるコンフィギュレーションビットによって制御されるより幅広のマルチプレクサによって置換される。これ及びその他の修正例は本発明の範囲内のものである。
同様に、ＩＯＢの出力電圧供給は２つ又はそれ以上の使用可能な出力供給電圧（ＶＣＣＯ）のうちのいずれかへＩＯＢにおいて形態特定可能に接続することが可能である。図９Ａに示した１実施例においては、出力パッド１９７上の各プルアップ１０３が２つ又はそれ以上の付加的なＰチャンネルトランジスタ９０１，９０２と直列接続されており、その各々は異なる出力供給電圧（ＶＣＣＯ１，ＶＣＣＯ２）へ接続しており、且つその各々はメモリセル９１１，９１２のうちの１つにおけるコンフィギュレーションビットによって形態特定可能にイネーブル又はディスエーブルさせることが可能である。１実施例においては、２つの出力供給電圧がＦＰＧＡ内の各ＩＯＢに対して使用可能であり、且つ各ＩＯＢは該２つの出力供給電圧のうちのいずれかを使用するために独立的に形態特定することが可能である。
図１０は図８及び９の新規な側面を結合する本発明の実施例を示している。この実施例においては、Ｉ／Ｏパッド１８０は（１）２つの入力基準電圧のうちの１つを入力基準線ＶＲＥＦ１及びＶＲＥＦ２へ供給するため、又は（２）基準入力を供給するために入力基準線ＶＲＥＦ１及びＶＲＥＦ２のうちのいずれかを使用する入力バッファ７９９を具備する入力パッドとして使用することが可能である。Ｉ／Ｏパッド１８０は伝達ゲート８０５及び８０８を介して、夫々、入力基準線ＶＲＥＦ１及びＶＲＥＦ２へ形態特定可能に接続されている。伝達ゲート８０５はコンフィギュレーションメモリセル８０４内のコンフィギュレーションビット及びインバータ８０３によって発生されるその補元によってイネーブルされる。伝達ゲート８０８はコンフィギュレーションメモリセル８０７内のコンフィギュレーションビット及びインバータ８０６によって発生されるその補元によってイネーブルされる。図９を参照して説明したように、マルチプレクサ８０２はＶＲＥＦ１及びＶＲＥＦ２の間でプログラミングによって選択を行い且つ基準入力ＶＲＥＦを発生する。図１０は本発明の範囲内のものである多数の結合及び変形例のうちの１つのみを示している。
本発明の４番目及び５番目の側面
図１１は４つの全てのエッジ即ち端部に沿って複数個のＩＯＢを示しているＦＰＧＡＩ／Ｏパッドリングの簡単化した図を示している（ＦＰＧＡは、典型的に、図１１に示したものよりも多数のＩＯＢを有しているが、図面をぼやかすことがないように単に３２個のＩＯＢが示されているに過ぎない）。図１１のＦＰＧＡは８組のＩＯＢを有しており、８個の別々の入力基準電圧及び８個の別々の出力電圧供給源が設けられている。従って、各組のＩＯＢは少なくとも１個の関連する入力基準電圧パッドと少なくとも１個の関連する出力供給電圧パッドとを有している。異なる組のＩＯＢと関連している入力基準電圧パッドが互いに電気的に分離されており、且つ異なる組のＩＯＢと関連している出力供給電圧パッドが互いに電気的に分離されている。然しながら、異なる入力基準電圧パッド及び／又は異なる基準電圧パッドをＦＰＧＡ外部において一緒に接続することが可能である。１実施例においては、各組のＩＯＢと関連している１個又はそれ以上の出力供給電圧パッドからなる１つの組が存在している。各組のＩＯＢはこのような組の出力供給電圧パッドのうちの異なる１つへ接続可能である。
図１１の実施例においては、各エッジ即ち端部は２つの別個の入力基準電圧線（ＶＲＥＦ１及びＶＲＥＦ２、ＶＲＥＦ３及びＶＲＥＦ４、ＶＲＥＦ５及びＶＲＥＦ６、ＶＲＥＦ７及びＶＲＥＦ８）及び２つの別個の出力電圧線（ＶＣＣＯ１及びＶＣＣＯ２、ＶＣＣＯ３及びＶＣＣＯ４、ＶＣＣＯ５及びＶＣＣＯ６、ＶＣＣＯ７及びＶＣＣＯ８）を有している。従って、図１１のＦＰＧＡは最大で８個の異なるＩ／Ｏスダンードに準拠して他のＩＣとインターフェースすることが可能である。別個の入力基準電圧及び出力電圧供給源の数は２個、４個、１６個又はその他の任意の数とすることが可能である。本発明のこの側面は、更に、ＦＰＧＡ以外のＩＣへ適用することが可能である。
本発明の利点
本発明の１番目の側面に基づく形態特定可能な入力／出力バッファは２つ又はそれ以上の異なるＩ／Ｏスタンダートとの互換性があるという利点を提供している。１実施例においては、各Ｉ／Ｏは別個に形態特定することが可能である。別の実施例においては、幾つかのＩ／Ｏを１つのグループとして形態特定する。従って、単一のＦＰＧＡは２つ又はそれ以上の異なるＩ／Ｏスタンダードに準拠する２つ又はそれ以上の異なるＩＣと同時にインターフェースすることが可能である。各入力／出力バッファが準拠するＩ／Ｏスタンダードは単にＦＰＧＡを再度形態特定することによって変更することが可能であるので、その結果得られるＦＰＧＡは柔軟性のある入力／出力インターフェースを有しており、それは、又、Ｉ／Ｏスタンダード及び動作電圧レベルにおける変化に対して半導体業界と共に適合することが可能である。
Ｉ／Ｏパッドの１つ又はそれ以上の入力基準線に対する形態特定可能な接続は、Ｉ／Ｏパッドが本発明の２番目の側面に従って、入力基準電圧を供給することを可能とする。本発明のこの側面は、ＦＰＧＡにおいて柔軟性のあるピンアウト割当ての利点を提供している。本発明のこの側面によれば、入力基準電圧を任意の形態特定可能なＩ／Ｏパッドへ印加することが可能である。本発明の３番目の側面に基づく２つ又はそれ以上の入力基準電圧線のうちのいずれかへ形態特定可能に接続される基準入力は、幾つかの入力基準線の各々をＦＰＧＡ内の全ての入力／出力バッファへ供給することを可能とさせる。
本発明の４番目及び５番目の側面に基づく入力基準電圧及び／又は出力電圧供給源の分離は、ＦＰＧＡを異なる電圧レベルで動作する複数個のＩＣと比較的容易にインターフェースさせることを可能とする。
従って、本発明はＦＰＧＡ又はその一部における多数の新規な側面を具備する入力／出力インターフェースを提供するものであることが理解される。
本発明の関連技術における当業者は、本明細書の好適実施例の開示の結果として可能とされる種々の修正例及び付加を想起するものである。従って、このような修正例及び付加の全ての本発明の範囲内に入るものと思料され、本発明の範囲は添付の請求の範囲及びそれらの均等物によってのみ制限されるべきものである。
【図１】
0003948496.tif 000002
【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003948496.tif 000010
【図９】
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【図９Ａ】
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【図１０】
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【図１１】
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