(57)【特許請求の範囲】
【請求項１】
外部からのデータを所定の回路に入力するとともに上記所定の回路からのデータを外部に対して出力する入出力回路において、
上記所定の回路に対して外部からのデータを入力するとともに、上記所定の回路からのデータを外部に対して出力するデータバスと、
上記データバスを構成する第１及び第２の信号ラインに接続され、上記所定の回路から出力されるデータを増幅する差動増幅回路と、
上記差動増幅回路のうち、電源電圧を供給するための一対のトランジスタに対して逆導電型の一対のトランジスタの共通接続点に接続され、該差動増幅回路の電流源をなすトランジスタに対して逆導電型となるチャージ用のトランジスタと、
上記第１及び第２の信号ラインにそれぞれ接続され、上記共通接続点に接続される上記一対のトランジスタと同導電型でなる上記データバスの駆動用トランジスタと、
上記外部から入力される第１の制御信号に応じて、上記駆動用トランジスタの一方を駆動させる駆動部と
を具え、
上記差動増幅回路の電流源をなすトランジスタ及び上記チャージ用のトランジスタのゲートに対して共通に入力される第２の制御信号と、上記第１の制御信号とが立ち上がり状態のときには、上記外部からのデータが上記所定の回路に入力され、上記第２の制御信号だけが立ち上がり状態のときには、上記所定の回路からのデータが上記外部に出力される
ことを特徴とする入出力回路。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図５及び図６）
発明が解決しようとする課題
課題を解決するための手段
発明の実施の形態（図１〜図４）
発明の効果
【０００２】
【発明の属する技術分野】
本発明は入出力回路に関し、例えばメモリセルに対してデータを入出力する入出力回路に適用して好適なものである。
【０００３】
【従来の技術】
従来、例えばＤＲＡＭ(dynamic random access memory)等の記憶回路においては、所定の信号線を介して入力されるデータをライトアンプ（書込み増幅回路）によつて増幅してメモリセルに書き込むとともに、読み出し時においては当該メモリセルから読み出されたデータをリードアンプ（読出し増幅回路）によつて増幅した後、これを出力バツフアを介して所定の信号線に出力するようになされている。
【０００４】
すなわち図５において１は全体として記憶回路を示し、アドレスバツフア２を介して入力されるアドレスデータＤA はアドレスデコーダ３においてメモリセル６の記憶領域を行番号及び列番号によつて指定する行アドレス及び列アドレスに分割され、Ｘアドレス入力回路４及びＹアドレス入力回路５を介してメモリセル６に入力される。
【０００５】
また入力バツフア８を介してライトアンプ９に入力された書込みデータＤINは、コントロール回路１２から出力されるライトイネーブル信号ＷＴＥ１及びカラム信号ＣＬ１のタイミングに基づいて増幅され、センスアンプ１１を介してメモリセル６のアドレスデータによつて指定された領域に書き込まれる。
【０００６】
これに対してメモリセル６からデータを読み出す場合には、アドレスデータによつて指定されたデータをセンスアンプ１１を介してリードアンプ１３に入力し、ここでコントロール回路１２から出力されるリードイネーブル信号ＲＡＥ１及びカラム信号ＣＬ１のタイミングに基づいて増幅し、これを出力バツフア１４を介して所定の信号線に読出しデータＤOUT として出力する。
【０００７】
ここで図６は記憶回路１のライトアンプ９及びリードアンプ１３の回路構成を示し、ライトアンプ９は入力バツフアを介して入力される書込みデータＤINを論理回路９Ａの否定論理積回路ＮＡＮＤ１及びＮＡＮＤ３のそれぞれの一方の入力端に入力する。また当該論理回路９Ａは書込みデータＤINを否定回路ＩＮＶ１を介して反転した後、これを否定論理積回路ＮＡＮＤ２及びＮＡＮＤ４のそれぞれの一方の入力端に入力する。
【０００８】
否定論理積回路ＮＡＮＤ１の出力は、ゲート入力が論理「Ｈ（高）」レベルでアクテイブ動作（オン動作）する電界効果型のトランジスタ（以下これをＨアクテイブ型トランジスタと呼ぶ）ＴＲＨ１のゲートに入力される。また否定論理積回路ＮＡＮＤ２の出力は否定回路ＩＮＶ２を介して反転した後Ｈアクテイブ型トランジスタＴＲＨ２のゲートに入力される。また否定論理積回路ＮＡＮＤ３の出力は否定回路ＩＮＶ３を介して反転した後Ｈアクテイブ型トランジスタＴＲＨ３のゲートに入力される。また否定論理積回路ＮＡＮＤ４の出力はＨアクテイブ型トランジスタＴＲＨ４のゲートに入力される。
【０００９】
従つて当該論理回路９Ａから出力される書込み用データバスＢＡＳW1の信号は、書込みデータＤINに応じて一方の信号ラインＬ１及び他方の信号ラインＬ２でそれぞれ信号レベルが「Ｈ」レベル又は「Ｌ」レベルに反転した信号となる。
【００１０】
また書込み用データバスＢＡＳW1にはプリチヤージ回路９Ｂが接続されており、書込みデータＤINの書込み時以外では書込み用プリチヤージ信号ＰＲＷが論理「Ｌ」レベルとなつていることにより、この書込み用プリチヤージ信号ＰＲＷをゲートに入力する３つのＬアクテイブ型トランジスタＴＲＬ１、ＴＲＬ２及びＴＲＬ３がアクテイブ動作して書込み用データバスＢＡＳW1を電源電圧に保持するようになされている。因みにＬアクテイブ型トランジスタとは、ゲートに入力される信号レベルが論理「Ｌ」レベルでアクテイブ動作（オン動作）する電界効果型トランジスタである。
【００１１】
従つて書込みデータＤINが入力されるとき、書込み用プリチヤージ信号ＰＲＷを論理「Ｈ」レベルに立ち上げることにより書込み用データバスＢＡＳW1をフローテイング状態に保ち、この状態でライトイネーブル信号ＷＴＥ１を論理「Ｈ」レベルに立ち上げることにより、当該ライトイネーブル信号ＷＴＥ１が他方の入力端にそれぞれ入力する否定論理積回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３及びＮＡＮＤ４がそれぞれ書込みデータＤINを取り込み、当該書込みデータＤINに応じて互いに論理「Ｈ」レベル又は論理「Ｌ」レベルに反転した信号が書込み用データバスＢＡＳW1の信号ラインＬ１及びＬ２に出力される。
【００１２】
書込み用データバスＢＡＳW1に出力された書込みデータＤINはＨアクテイブ型トランジスタＴＲＨ５及びＴＲＨ６がライトイネーブル信号ＷＴＥ１によつてアクテイブ動作していることにより、センスアンプに対する出力段に設けられたＨアクテイブ型トランジスタＴＲＨ８及びＴＲＨ９に出力される。このとき当該Ｈアクテイブ型トランジスタＴＲＨ８及びＴＲＨ９はカラム信号ＣＬ１によつてアクテイブ動作することにより、書込みデータＤINは続くセンスアンプを介してメモリセル６に書き込まれる。
【００１３】
これに対してリードアンプ１３は、読出し用データバスＢＡＳR1にプリチヤージ回路１３Ｂが接続されており、メモリセルからデータを読み出すとき以外では読出し用プリチヤージ信号ＰＲＲが論理「Ｌ」レベルとなつていることにより、この読出し用プリチヤージ信号ＰＲＲをゲートに入力する３つのＬアクテイブ型トランジスタＴＲＬ５、ＴＲＬ６及びＴＲＬ７がアクテイブ動作して読出し用データバスＢＡＳR1を電源電圧に保持するようになされている。
【００１４】
従つてメモリセル６からアドレスデータＤA によつて指定されたデータを読み出す場合、読出し用プリチヤージ信号ＰＲＲを論理「Ｈ」レベルに立ち上げることにより読出し用データバスＢＡＳR1をフローテイング状態に保ち、この状態でカラム信号ＣＬ１を論理「Ｈ」レベルに立ち上げるとともにリードイネーブル信号ＲＡＥ１を論理「Ｈ」レベルに立ち上げることにより、メモリセル６の読出しデータが読出し用データバスＢＡＳR1に取り込まれる。
【００１５】
読出し用データバスＢＡＳR1には４つのＨアクテイブ型トランジスタＴＲＨ１３、ＴＲＨ１４、ＴＲＨ１５及びＴＲＨ１６と電流源を構成するＨアクテイブ型トランジスタＴＲＨ１７からなるカレントミラー構成の増幅回路１３Ａが接続されており、リードイネーブル信号ＲＡＥ１が論理「Ｈ」レベルに立ち上がることによつて差動動作する。
【００１６】
従つて読出し用データバスＢＡＳR1を構成する２つの信号ラインＬ３及びＬ４に取り込まれた読出しデータは増幅回路１３Ａによつてその差分が増幅され、一方の信号ラインＬ３に接続された否定回路ＩＮＶ５を介して読出しデータＤOUT として続く出力バツフア１４（図５）を介して出力される。因みに出力ラインに設けられたＬアクテイブ型トランジスタＴＲＬ８はリードイネーブル信号ＲＡＥ１が論理「Ｌ」レベルのとき出力ラインを電源電圧に保つようになされており、メモリセル６から読出しデータを出力するとき以外は出力ラインを電源電圧に保持しておくようになされている。
【００１７】
【発明が解決しようとする課題】
ところでかかる構成の記憶回路１においては、メモリセルの入出力回路として設けられているライトアンプ９及びリードアンプ１３においてそれぞれ増幅回路を構成することにより、全体として回路規模が大きくなる問題があつた。特に記憶回路１を多ビツト化する場合には、当該多ビツト化に応じて図６について上述したライトアンプ９及びリードアンプ１３を複数設ける必要があり、回路面積が大きくなることを避け得ない問題があつた。
【００１８】
本発明は以上の点を考慮してなされたもので、一段と回路面積を小さくし得る入出力回路を提案しようとするものである。
【００１９】
【課題を解決するための手段】
かかる課題を解決するため本発明は、外部からのデータを所定の回路に入力するとともに所定の回路からのデータを外部に対して出力する入出力回路であって、所定の回路に対して外部からのデータを入力するとともに、所定の回路からのデータを外部に対して出力するデータバスを構成する第１及び第２の信号ラインに、所定の回路から出力されるデータを増幅する差動増幅回路と、その差動増幅回路のうち、電源電圧を供給するための一対のトランジスタに対して逆導電型の一対のトランジスタの共通接続点に、当該逆導電型の一対のトランジスタと同導電型でなるデータバスの駆動用トランジスタとを接続する。
また、その共通接続点に、差動増幅回路の電流源をなすトランジスタに対して逆導電型となるチャージ用のトランジスタを接続する。
さらに、外部から入力される第１の制御信号に応じて、駆動用トランジスタの一方を駆動させる駆動部を設ける。
差動増幅回路の電流源をなすトランジスタ及びチャージ用のトランジスタのゲートに対して共通に入力される第２の制御信号と、第１の制御信号とが立ち上がり状態のときには、外部からのデータが所定の回路に入力され、第２の制御信号だけが立ち上がり状態のときには、所定の回路からのデータが外部に出力されるようになされている。
【００２０】
このようにして本発明では、所定の回路に対するデータの入力用及び所定の回路からデータを出力する出力用として一対の信号ラインでなるデータバスを兼用することにより、当該データバスに接続された出力用増幅回路が入力用として兼用される。従つてデータバス及び増幅回路が兼用化され、回路素子数を少なくすることができ、回路面積が縮小化する。
【００２１】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００２２】
図５との対応部分に同一符号を付して示す図１において２０は全体として記憶回路を示し、アドレスバツフア２を介して入力されるアドレスデータＤA はアドレスデコーダ３においてメモリセル６の記憶領域を行番号及び列番号によつて指定する行アドレス及び列アドレスに分割され、Ｘアドレス入力回路４及びＹアドレス入力回路５を介してメモリセル６に入力される。
【００２３】
また入力バツフア８を介して外部から得られる書込みデータＤINは、メモリセル６に対する入出力回路として設けられているリード／ライトアンプ２１に入力され、当該リード／ライトアンプ２１においてコントロール回路１２から出力されるライトイネーブル信号ＷＴＥ２、リードイネーブル信号ＲＡＥ２及びカラム信号ＣＬ２のタイミングに基づいて増幅され、センスアンプ１１を介してメモリセル６のアドレスデータによつて指定された領域に書き込まれる。
【００２４】
これに対してメモリセル６からデータを読み出す場合には、アドレスデータによつて指定されたメモリセル６内のデータをセンスアンプ１１を介してリード／ライトアンプ２１に出力し、ここでコントロール回路１２から出力されるリードイネーブル信号ＲＡＥ２及びカラム信号ＣＬ２のタイミングに基づいて増幅し、これを出力バツフア１４を介して読出しデータＤOUT として出力する。
【００２５】
ここで図２は記憶回路２０のリード／ライトアンプ２１の回路構成を示し、入力バツフア８を介して得られる書込みデータＤINは、データ入力制御部２１Ｃの否定論理積回路ＮＡＮＤ２１の一方の入力端に入力するとともに、否定回路ＩＮＶ２２を介して反転した後否定論理積回路ＮＡＮＤ２２の一方の入力端に入力される。否定論理積回路ＮＡＮＤ２１及びＮＡＮＤ２２はそれぞれ他方の入力端にライトイネーブル信号ＷＴＥ２を入力するようになされている。
【００２６】
否定論理積回路ＮＡＮＤ２１の出力は否定回路ＩＮＶ２４を介して反転した後データバス駆動用として設けられているＨアクテイブ型トランジスタＴＲＨ２６のゲートに入力される。また否定論理積回路ＮＡＮＤ２２の出力は否定回路ＩＮＶ２３を介して反転した後データバス駆動用として設けられているＨアクテイブ型トランジスタＴＲＨ２７のゲートに入力される。
【００２７】
従つて書込みデータＤINがライトイネーブル信号ＷＴＥ２の立ち上がりによつて否定論理積回路ＮＡＮＤ２１及びＮＡＮＤ２２に取り入れられると、各否定論理積回路ＮＡＮＤ２１及びＮＡＮＤ２２からそれぞれ互いに反転した出力がＨアクテイブ型トランジスタＴＲＨ２６及びＴＲＨ２７のゲートに入力される。
【００２８】
この結果ゲート入力が論理「Ｈ」レベルになる一方のＨアクテイブ型トランジスタＴＲＨ２６又はＴＲＨ２７のみがアクテイブ動作する。例えばＨアクテイブ型トランジスタＴＲＨ２７のゲート入力が論理「Ｈ」レベルとなりＨアクテイブ型トランジスタＴＲＨ２６のゲート入力が論理「Ｌ」レベルとなつてＨアクテイブ型トランジスタＴＲＨ２７のみがアクテイブ動作すると、読出し／書込みデータバスＢＡＳRWを構成する２つの信号ラインＬ２１及びＬ２２のうち一方の信号ラインＬ２２の信号レベルが論理「Ｌ」レベルに立ち下がる。
【００２９】
読出し／書込みデータバスＢＡＳRWにはラツチ増幅回路２１Ｂが接続されている。このラツチ増幅回路２１ＢはＬアクテイブ型トランジスタＴＲＬ２５のゲートに読出し／書込みデータバスＢＡＳRWの信号ラインＬ２２が接続され、またＬアクテイブ型トランジスタＴＲＬ２４のゲートに信号ラインＬ２１が接続されている。従つて例えば信号ラインＬ２２の信号レベルが論理「Ｌ」レベルに立ち下がると、Ｌアクテイブ型トランジスタＴＨＬ２５がアクテイブ動作することによつて他方の信号ラインＬ２１が電源電圧に保持される。
【００３０】
またラツチ増幅回路２１Ｂの差動増幅回路を構成するＨアクテイブ型トランジスタＴＲＨ２３及びＴＲＨ２４はそれぞれゲートを読出し／書込みデータバスＢＡＳRWの信号ラインＬ２１及びＬ２２に接続し、また差動増幅回路の電流源を構成するＨアクテイブ型トランジスタＴＲＨ２５のゲートにはリードイネーブル信号ＲＡＥ２が入力される。従つてこのリードイネーブル信号ＲＡＥ２が論理「Ｈ」レベルに立ち上がるとＨアクテイブ型トランジスタＴＲＨ２５が電流源として動作し、これにより信号ラインＬ２１及びＬ２２の信号レベル差を当該差動増幅回路によつて増幅するようになされている。
【００３１】
ここで当該差動増幅回路を構成する一対のＨアクテイブ型トランジスタＴＲＨ２３及びＴＲＨ２４の共通接続点（ノードａ）の電圧は、チヤージ回路を構成するＬアクテイブ型トランジスタＴＨＬ２６のゲートに入力されるリードイネーブル信号ＲＡＥ２が論理「Ｌ」レベルのとき当該Ｌアクテイブ型トランジスタＴＲＬ２６がアクテイブ動作することによつて電源電圧に保持されるようになされている。従つてリードイネーブル信号ＲＡＥ２が論理「Ｌ」レベルのときＬアクテイブ型トランジスタＴＲＬ２６がアクテイブ動作するとともにＨアクテイブ型トランジスタＴＲＨ２５がオフ状態となることにより差動増幅回路の誤動作が回避され、これに対してリードイネーブル信号ＲＡＥ２が論理「Ｈ」レベルになると、当該差動増幅回路が動作する。
【００３２】
かくしてラツチ増幅回路２１Ｂは、例えば信号ラインＬ２２が書込みデータＤINの入力によつて論理「Ｌ」レベルとなりこれによつて信号ラインＬ２１側が電源電圧に保持された状態においてリードイネーブル信号ＲＡＥ２が論理「Ｌ」レベルから論理「Ｈ」レベルに立ち上がると、信号ラインＬ２１及びＬ２２の信号レベル差を増幅させることができる。
【００３３】
また読出し／書込みデータバスＢＡＳRWにはプリチヤージ回路２１Ａが接続されており、書込みデータＤINの書込み時及び読出しデータＤOUT の読出し時以外ではプリチヤージ信号ＰＲが論理「Ｌ」レベルとなつていることにより、このプリチヤージ信号ＰＲをゲートに入力する３つのＬアクテイブ型トランジスタＴＲＬ２１、ＴＲＬ２２及びＴＲＬ２３がアクテイブ動作して読出し／書込みデータバスＢＡＳRWを電源電圧に保持するようになされている。
【００３４】
従つて図３に示すように、書込みデータＤINが入力されるとき、プリチヤージ信号ＰＲ（図３（Ｅ））を時点ｔ１１において論理「Ｈ」レベルに立ち上げることにより読出し／書込みデータバスＢＡＳRWをフローテイング状態に保ち、この状態においてセンスアンプに対する出力段に設けられたＨアクテイブ型トランジスタＴＲＨ２１及びＴＲＨ２２のゲートに入力されるカラム信号ＣＬ２（図３（Ａ））を時点ｔ１２において論理「Ｈ」レベルに立ち上げることにより、２つのＨアクテイブ型トランジスタＴＲＨ２１及びＴＲＨ２２はアクテイブ動作し、これによりメモリセル６（図１）のデータが読出し／書込みデータバスＢＡＳRWに流れ込む（図３（Ｂ））。
【００３５】
このとき時点ｔ１３においてライトイネーブル信号ＷＴＥ２（図３（Ｄ））を論理「Ｈ」レベルに立ち上げることにより、読出し／書込みデータバスＢＡＳRWの各信号ラインＬ２１及びＬ２２にはそれぞれ書込みデータＤINに応じて互いに信号レベルが反転した信号が取り込まれ（図３（Ｂ））、さらに時点ｔ１４においてリードイネーブル信号ＲＡＥ２（図３（Ｃ））を論理「Ｈ」レベルに立ち上げることにより読出し／書込みデータバスＢＡＳRWに取り込まれた書込みデータＤINがラツチ増幅回路２１Ｂによつて増幅され、メモリセル６（図１）側に出力される。
【００３６】
これに対してメモリセル６に格納されているデータをアドレスデータＤA によつて指定されたアドレスから読み出す場合、図４に示すようにまずプリチヤージ信号ＰＲ（図４（Ｅ））を時点ｔ２１において論理「Ｈ」レベルに立ち上げることによつて読出し／書込みデータバスＢＡＳRWをフローテイング状態に保持した後、時点ｔ２２においてカラム信号ＣＬ２（図４（Ａ））を論理「Ｈ」レベルに立ち上げることにより、メモリセル内の指定された読出しデータＤOUT が読出し／書込みデータバスＢＡＳRWに取り込まれる（図４（Ｂ））。
【００３７】
さらに時点ｔ２３においてリードイネーブル信号ＲＡＥ２（図４（Ｃ））を論理「Ｈ」レベルに立ち上げると、読出し／書込みデータバスＢＡＳRWに取り込まれた読出しデータＤOUT はラツチ増幅回路２１Ｂによつて増幅され（図４（Ｂ））、否定回路ＩＮＶ２１を介して出力バツフア１４（図１）に出力される。因みにメモリセル６から読出しデータＤOUT を読み出す場合にはライトイネーブル信号ＷＴＥ２（図４（Ｄ））を論理「Ｌ」レベルに立ち下げたままの状態に保持することにより、Ｈアクテイブ型トランジスタＴＲＨ２６及びＴＲＨ２７をオフ状態に保持する。
【００３８】
以上の構成において、書込みデータＤINをメモリセル６に書き込む場合、読出し／書込みデータバスＢＡＳRWに接続されたＨアクテイブ型トランジスタＴＲＨ２６及びＴＲＨ２７をアクテイブ動作させることによつて書込みデータＤINをある程度増幅させてこれを読出し／書込みデータバスＢＡＳRWに取り込む。
読出し／書込みデータバスＢＡＳRWに取り込まれた書込みデータＤINは、ラツチ増幅回路２１Ｂによつてさらに増幅され、メモリセル６に書き込まれる。
【００３９】
これに対してメモリセル６のデータを読み出す場合、書込み時にアクテイブ動作させたＨアクテイブ型トランジスタＴＲＨ２６及びＴＲＨ２７はライトイネーブル信号ＷＴＥ２を論理「Ｌ」レベルに保持することによりオフ動作したままの状態を保持する。従つてこの状態において読出し／書込みデータバスＢＡＳRWはメモリセル６からの読出しデータＤOUT のみを取り込む状態となり、当該取り込まれた読出しデータＤOUT をラツチ増幅回路２１Ｂによつて増幅した後、これを出力する。
【００４０】
このように一対の信号ラインＬ２１及びＬ２２でなる読み出し／書込みデータバスＢＡＳＲＷを読出し用及び書込み用として兼用することにより当該読出し／書込みデータバスＢＡＳＲＷに設けられたラツチ増幅回路２１Ｂを読出し用及び書込み用として兼用し、これをＨアクテイブ型トランジスタＴＲＨ２６及びＴＲＨ２７の動作状態によつて切り換えることにより、従来の場合に比べて増幅回路を構成する回路素子数及びデータバスの数が全体として少なくなり、この分回路面積を小さくすることができる。
【００４１】
かくして以上の構成によれば、従来の記憶回路１と同様の動作をする記憶回路２０を一段と小さな回路面積で実現することができる。従つて例えば多ビツト化を目的としてリード／ライトアンプ２１を複数段設ける場合においても、回路面積の拡大を一段と少なくすることができる。
【００４２】
因みに読出し用及び書込み用として兼用のリード／ライトアンプ２１を設けるようにしたことにより、従来のように別体で設ける場合に比べて、セル内で2/3 程度に回路面積を小さくすることができ、これにより記憶回路全体として回路面積を12.5〔％〕程度縮小することができる。
【００４３】
なお上述の実施例においては、メモリセル６に対するデータの入出力回路に本発明を適用した場合について述べたが、本発明はこれに限らず、他の種々の回路の入出力段に設ける回路に本発明を広く適用することができる。
【００４４】
【発明の効果】
上述のように本発明によれば、一対の信号ラインでなるデータバスに接続されたデータバス駆動用のトランジスタをデータ書込み時においてオン動作させて書込みデータを取り込むとともに、データ読出し時において当該トランジスタをオフ動作させてデータバスをデータ読出し用に用いることにより、当該データバス及びこのデータバスに接続された読み出し用の増幅回路を書込み用に兼用し、回路素子数を少なくすることができる。
かくして回路面積を一段と縮小化した入出力回路を実現することができる。
【図面の簡単な説明】
【図１】本発明による入出力回路を用いた記憶回路の一実施例を示すブロツク図である。
【図２】本発明による入出力回路をリード／ライトアンプに適用した場合の一実施例を示す接続図である。
【図３】データ書込み時の回路の動作を示す信号波形図である。
【図４】データ読出し時の回路の動作を示す信号波形図である。
【図５】従来の記憶回路を示すブロツク図である。
【図６】従来のリードアンプ及びライトアンプの回路構成を示す接続図である。
【符号の説明】
１、２０……記憶回路、６……メモリセル、８……入力バツフア、１２……コントロール回路、１４……出力バツフア、２１……リード／ライトアンプ、２１Ｂ……ラツチ増幅回路、２１Ｃ……データ入力制御部、ＴＲＨ２６、ＴＲＨ２７……データバス駆動用トランジスタ、ＢＡＳRW……読出し／書込みデータバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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