(57)【特許請求の範囲】
【請求項１】
外部の電力供給源から電磁誘導により非接触で電源電圧を取得し、この電源電圧を所定の電圧に変換して、論理演算を行うロジック部に供給するシステムに設けられ、上記システムのリセット状態を制御するリセット信号を生成するパワーオンリセット回路において、
上記ロジック部に供給される電圧の立ち上がりを検出して第１リセット信号を生成する第１リセット回路と、
上記外部の電力供給源から取得した電源電圧を整流する整流回路の出力電圧の立ち上がりを検出して第２リセット信号を生成する第２リセット回路と、
上記所定の電圧の立ち上がりのタイミングが、上記整流回路の出力電圧の立ち上がりのタイミングよりも遅い場合には、上記第１リセット信号から得られる信号を上記リセット信号として出力し、上記整流回路の出力電圧の立ち上がりのタイミングが、上記所定の電圧の立ち上がりのタイミングよりも遅い場合には、上記第２リセット信号から得られる信号を上記リセット信号として出力するリセット信号出力回路とを備えていることを特徴とするパワーオンリセット回路。
【請求項２】
上記第１リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記ロジック部に供給される電圧とを比較する第１比較回路を備え、この第１比較回路の出力に基づいて、上記第１リセット信号を生成することを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
上記ロジック部に供給される電圧が、第１遅延回路を介して上記第１比較回路に入力されることを特徴とする請求項２記載のパワーオンリセット回路。
【請求項４】
上記第２リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記整流回路の出力電圧とを比較する第２比較回路を備え、この第２比較回路の出力に基づいて、上記第２リセット信号を生成することを特徴とする請求項１、２、または３記載のパワーオンリセット回路。
【請求項５】
上記整流回路の出力電圧が、第２遅延回路を介して上記第２比較回路に入力されることを特徴とする請求項４記載のパワーオンリセット回路。
【請求項６】
上記リセット信号出力回路が、上記第１リセット信号および上記第２リセット信号のうち何れか遅く生成された信号から得られる信号を、上記リセット信号として出力することを特徴とする請求項１ないし５のいずれか一項に記載のパワーオンリセット回路。
【請求項７】
上記第２リセット回路が、上記整流回路の出力電圧の変動に対してヒステリシス特性を有することを特徴とする請求項１ないし６のいずれか一項に記載のパワーオンリセット回路。
【請求項８】
上記システムが、外部の電力供給源から接触型の電力供給をも行うとともに、上記リセット信号出力回路が、上記第１リセット信号および上記第２リセット信号のうち何れか遅く生成される信号、または上記接触型の電力供給に伴って入力される第３リセット信号から得られる信号を上記リセット信号として出力することを特徴とする請求項１ないし７のいずれか一項に記載のパワーオンリセット回路。
【請求項９】
上記リセット信号出力回路が、上記第３リセット信号が入力されている際には、該第３リセット信号から得られる信号を最優先して上記リセット信号として出力することを特徴とする請求項８記載のパワーオンリセット回路。
【請求項１０】
請求項１ないし９のいずれか一項に記載のパワーオンリセット回路を備えたことを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電磁波などを介して非接触で外部の電力供給源から電力を取得するＩＣカードなどに用いられるパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
近年、カードに半導体集積回路装置を搭載したＩＣカードが普及しつつある。ＩＣカードは、外部のリーダライタ装置と、ＩＣカード内に搭載された半導体集積回路装置との間で情報交換を行うことが可能となっている。これにより、半導体集積回路装置が内蔵している不揮発性メモリへ必要な情報を格納したり、逆に不揮発性メモリから情報を読み出したりというような処理を行うことが可能となっている。このようなＩＣカードによれば、従来の磁気カードによって行われている様々な機能を実現することが可能である。
【０００３】
このＩＣカードは、近年の集積技術の進歩によって、より容量の大きい不揮発性メモリを内蔵するようになってきている。よって、複数のアプリケーションを１枚のＩＣカードに収納した多目的ＩＣカードも普及しつつある。
【０００４】
また、ＩＣカードに対して、数ＭＨｚ〜数１０ＭＨｚ程度のキャリア周波数を用いた電磁波を利用して、非接触で電力を供給するとともに、データ通信をも行う非接触型ＩＣカードシステムが検討されている。非接触型通信を行う場合、接触させるための端子などが不要となるので、このような端子における接点部での破損などが生じることがなくなり、メンテナンスコストの低下や、取り扱いの容易さなどの利点を有することになる。
【０００５】
非接触型ＩＣカードシステムのひとつの大きな特徴は、接触型に比べて、操作が容易でかつ迅速に情報交換処理を行うことが可能なシステムを構成することができることである。例えば、鉄道やバスなどの乗車券として非接触型ＩＣカードを用いる場合、改札ゲートに非接触型ＩＣカードをかざしたり（以降、かざし処理と称する）、瞬間的に接触させたり（以降、タッチ＆ゴー処理と称する）するのみで改札処理を行うことが可能となる。
【０００６】
このように、非接触型ＩＣカードシステムにおいては、ＩＣカードとリーダライタ装置との間での情報交換の形態としては、様々な方法が考えられる。例を挙げると、（１）リーダライタ装置から数ｃｍ程度以内で離れた空間にＩＣカードをかざす方法（かざし処理）、（２）リーダライタ装置に設置されたカードホルダにＩＣカードを挿入する方法（落とし込み処理）、（３）リーダライタ装置にカードをセットした後、電源スイッチを投入することによって電圧を供給する方法、などが考えられる。
【０００７】
これらの方法は、それぞれＩＣカードをリーダライタ装置に接近させる方法が異なっていることになる。よって、リーダライタ装置からＩＣカードに電磁誘導によって給電を行う際にも、ＩＣカード内での電源電圧の発生条件も異なることになる。また、電磁誘導による給電では、大容量の電力を供給することはできず、また供給も不安定であるので、電力供給開始時のパワーオンリセット動作には、高い信頼性が要求されることになる。
【０００８】
以下、従来の非接触型ＩＣカードにおいて、どのようなパワーオンリセットまたはリセット回路の誤動作防止回路が使用されているかについて例示する。
【０００９】
例えば特開平１０−２６９３２７号公報には、非接触型ＩＣカードにおけるパワーオンリセットを行う回路構成について開示されている。ここで開示されている技術では、ロジック回路の動作が保証できないうちは、ロジック回路を用いずに、電源電圧をアナログ方式で検出することによるリセット動作でロジック回路の電源を切るようにしている。これにより、リセット動作時に、マイコンへの入出力回路、およびマイコン回路部に電圧を与えないようにしている。以下、この構成についてより詳細に説明する。
【００１０】
図１０は、この回路構成例を示す回路図である。アンテナコイル５１から供給された電圧は、レギュレータ回路としてのＲＥＧ−Ａ５５、ＲＥＧ−Ｂ５６、および基準電圧発生回路としてのＶＲＥＦ５７へ供給された後に各回路部に供給される。ＲＥＧ−Ａ５５からは、マイコン６４およびそのインターフェース部に電圧が供給される。また、ＲＥＧ−Ｂ５６からは、ＣＬＫ再生回路５３、リセット発生回路５４、変調回路としてのＭＯＤ６６、復調回路としてのＤＥＭＯ６７、および比較回路５９の（＋）端子に電圧が供給される。
【００１１】
基準電圧発生回路としてのＶＲＥＦ５７からの出力は、ＲＥＧ−Ａ５５およびＲＥＧ−Ｂ５６に供給されるものであるが、電源立ち上げシーケンスを制御するために、ＲＥＧ−Ａ５５への経路にはスイッチ６０が設けられている。また、ＶＲＥＦ５７からの出力は、スイッチ６０のＯＮ／ＯＦＦを制御するための比較回路５８の（＋）端子にも接続されている。
【００１２】
ＲＥＧ−Ａ５５およびＲＥＧ−Ｂ５６の出力電圧は、同電位であっても異なる電位であってもよいが、レギュレータの構成自体は、同じ回路構成とするほうが好ましい。
【００１３】
ここで、抵抗６１およびダイオード６２によって構成されるアナログ検出部、ＶＲＥＦ５７、ＲＥＧ−Ａ５５、およびＲＥＧ−Ｂ５６における電源立ち上がり時の速さを比較すると、ＲＥＧ−Ａ５５およびＲＥＧ−Ｂ５６の立ち上がり速さが最も遅く、ＶＲＥＦ５７、アナログ検出部の順で立ち上がり速さが速くなっている。この電源立ち上がり速さの違いを利用して、電源立ち上げを次のように制御している。
【００１４】
まず、比較回路５９は、ＲＥＧ−Ｂ５６とＶＲＥＦ５７とで、どちらの出力電圧が高いかを判定する。通常の動作時においては、ＲＥＧ−Ｂ５６の出力電圧の方が高くなっている。しかしながら、ＲＥＧ−Ｂ５６は、上記のように比較的電源立ち上がりの速さが遅いので、非接触型ＩＣカードをリーダライタ装置にかざした瞬間などは、ＶＲＥＦ５７の出力電圧の方が高くなる。
【００１５】
このような状態の時は、マイコン６４に与える電源電圧が、安定動作を得るには不十分であるので、マイコン６４をリセット状態にする必要がある。よって、リセット発生回路５４は、比較回路５９における比較結果に基づいてリセット信号を生成する。このリセット信号は、バッファ回路６９Ｄを介してマイコン６４に与えられる。これにより、マイコン６４は、安定な動作に十分な電源電圧が供給されている時のみ、リセット状態が解除されて動作することになる。
【００１６】
しかしながら、バッファ回路６９Ａ〜６９Ｄの出力は、リセット発生回路５４を始めとするロジック回路の動作が安定しないうちは、所期の信号が得られるとは限らない。すなわち、電源電圧の低い間など、ＲＥＧ−Ａ５５の出力がマイコン６４へ与えられないうちに、リセット解除信号が出力されることが起こり得る。この場合、マイコン６４の電源端子よりも他の端子電圧が高くなり、素子の破壊や誤動作を招く原因となる。また、同様のことが、クロックの端子およびデータの端子においても起こり得る。
【００１７】
このことを防ぐために、図１０に示す構成では、まずＲＥＧ−Ａ５５に与える基準電圧の経路にスイッチ６０を設け、動作に十分な電圧を保証できないうちは経路を切断して、マイコン６４へ電源を与えないようにしている。また、バッファ回路６９Ａ〜６９Ｄに対して、マイコン６４と同じ電源を接続することによって、マイコン６４の他の端子にも電源端子以上の電圧が印加されないようにしている。
【００１８】
また、リセット発生回路５４をはじめとするロジック回路の動作が安定しない期間に誤動作が起きないように、スイッチ６０は、ＡＮＤ回路６３で発生する論理で切り換え動作が行われる。ＡＮＤ回路６３は、リセット発生回路５４、比較回路５９、および比較回路５８の各出力の論理積を出力するものとなっている。このようなＡＮＤ回路６３は、簡単なトランジスタロジックで実現することができるので、電源電圧が低い状態でも安定に動作することが可能である。
【００１９】
比較回路５８は、ＶＲＥＦ５７の出力と、ダイオード６２の順方向電圧とを比較している。一般に、抵抗６１からのバイアス電流で得られるダイオード６２の順方向電圧の立ち上がりは速いものであるので、比較回路５８は、ＶＲＥＦ５７の出力が立ち上がるまで、ＡＮＤ回路６３に対して論理“Ｌ”を出力することになる。したがって、ＡＮＤ回路６３からの出力によって、ＶＲＥＦ５７の出力が立ち上がるまで、スイッチ６０が確実にＧＮＤ側に接続され、ＲＥＧ−Ａ５５が誤って立ち上がらないようになっている。
【００２０】
また、比較回路５９は、ＲＥＧ−Ｂ５６とＶＲＥＦ５７との出力を比較している。一般に、ＶＲＥＦ５７の立ち上がりは、ＲＥＧ−Ｂ５６の立ち上がりよりも速いものであるので、比較回路５９は、ＲＥＧ−Ｂ５６の出力が立ち上がるまで、ＡＮＤ回路６３に対して論理“Ｌ”を出力することになる。したがって、ＡＮＤ回路６３からの出力によって、ＲＥＧ−Ｂ５６の出力が立ち上がるまで、スイッチ６０が確実にＧＮＤ側に接続されることになる。
【００２１】
さらに、リセット信号が十分に論理“Ｈ”にならない期間は、スイッチ６０がＧＮＤ側に接続されるように、リセット発生回路５４の出力がＡＮＤ回路６３に入力されている。
【００２２】
以上のように、抵抗６１およびダイオード６２から構成されるアナログ検出部から、ＶＲＥＦ５７、ＲＥＧ−Ａ５５、およびＲＥＧ−Ｂ５６に確実に動作を継続された後に、リセットの解除が行われるので、誤動作が生じないことになる。
【００２３】
一方、近年では、非接触型ＩＣカードシステムの需要の増加に伴って、従来の接触型ＩＣカードに、非接触型の機能を含めて、目的に応じて使い分けるという利用形態が考えられる。したがって、非接触型と接触型とを１枚のＩＣカードに収めたコンビネーションカードは、非接触型ＩＣカードシステムおよび接触型ＩＣカードシステムの両方に対応することが可能であるので、今後主流となることが予想される。
【００２４】
なお、非接触型ＩＣカードシステムは、その通信距離に応じて、近接型、近傍型などがあり、それらは現在、それぞれＩＳＯ／ＩＥＣ１４４４３およびＩＳＯ／ＩＥＣ１０５３６において標準化が進められている。
【００２５】
【発明が解決しようとする課題】
上記のように、非接触型ＩＣカードの利用形態は多様であり、各使用状況によって、非接触リーダライタ装置から供給される電圧の立ち上がり波形が異なることになる。これにより、ＩＣカードに搭載される半導体集積回路装置における電圧検出が難しくなっている。すなわち、パワーオンリセットの条件設定の技術的難易度が高いので、半導体集積回路装置の設計が困難となっている。
【００２６】
ここで、上記のような使用状況において、リーダライタ装置から給電された電圧の立ち上がり波形、および期待すべきリセット期間について、図１１および図１２を参照しながら以下に説明する。これらの図において、ＲＥＧＩＮ電圧は、ブリッジダイオードによって整流された電圧を示しており、図１０に示す構成の例では、ダイオードブリッジ５２からＲＥＧ−Ａ５５などへの出力に相当する電圧である。また、ＶＣＣ２Ｖ電圧は、ＲＥＧＩＮ電圧からレギュレータを通じて生成されるロジック系の２Ｖ電源であり、図１０に示す構成の例では、ＲＥＧ−Ａ５５の出力電圧に相当する電圧である。
【００２７】
図１１は、リーダライタ装置のスイッチ動作による電圧の立ち上がり波形を示している。このときのＲＥＧＩＮ電圧の立ち上がり波形は急峻となっており、ＲＥＧＩＮ電圧の立ち上がり時間は、アンテナコイル（図１０ではアンテナコイル５１）、ダイオードブリッジ（図１０ではダイオードブリッジ５２）、および平滑コンデンサ（図１０では平滑コンデンサ６８）による整流作用にも影響されている。本動作では、ＲＥＧＩＮ電圧の立ち上がり期間をｔＲＥＧＩＮ期間と設定する。
【００２８】
このとき、ロジック用電圧ＶＣＣ２Ｖを発生させるレギュレータの立ち上がり期間は、ＲＥＧＩＮ電圧の立ち上がり期間にほぼ匹敵しており、ＶＣＣ２Ｖ電圧は、ＲＥＧＩＮ電圧より若干遅れて立ち上がり、かつ、立ち上がり波形が急峻となっている。実測では、ｔＲＥＧＩＮ期間は数１０μｓｅｃ程度である。このような立ち上がり波形の場合、リセット信号は、ＶＣＣ２Ｖ電圧の立ち上がりを起点として、システムの初期化に必要な所要期間後に解除されるようにすればよい。
【００２９】
図１２は、前記したかざし動作時、落とし込み動作時、およびタッチ＆ゴー動作時などにおける電圧立ち上がり波形を示している。このときのＲＥＧＩＮ電圧の立ち上がり波形は緩やかとなっており、その立ち上がり期間であるｔＲＥＧＩＮ期間は、実測で数１００ｍｓｅｃ程度となる。このような場合、レギュレータの設定によっても異なるが、ＲＥＧＩＮ電圧がある一定の電圧レベルに達すると、ＶＣＣ２Ｖ電圧が立ち上がり始める。すなわち、ＲＥＧＩＮ電圧の立ち上がり波形が緩やかな場合、ＲＥＧＩＮ電圧が完全に立ち上がるまでにＶＣＣ２Ｖ電圧は目標電圧に達することになる。
【００３０】
このような立ち上がり波形の場合、リセット信号は、ＶＣＣ２Ｖ電圧の立ち上がりを起点とすればよいことになるが、主電源となるＲＥＧＩＮ電圧の立ち上がり以降にリセット信号を解除する必要があり、図１１に示す場合と比較して、非常に長いリセット期間を要することになる。
【００３１】
前記した図１０で示した回路では、このように電圧の立ち上がりが緩やかであった場合、ＶＣＣ２Ｖ電圧に相当するＲＥＧ−Ｂ５６からの出力が過渡的に立ち上がっていく過程で、ＡＮＤ６３などのゲート出力が不安定となり、スイッチ６０の誤動作を引き起こし、結果的に正常にリセット解除ができなくなる可能性がある。
【００３２】
このように、電圧立ち上がりが急峻な場合と、緩やかである場合とでは、リセット期間が異なってくるので、同一のリセット回路でリセット期間を生成することは困難であるという課題がある。
【００３３】
また、従来の非接触型ＩＣカードシステムで使用されるＩＣカードにおいて、ＬＳＩが利用できる消費電流は１０ｍＷ以下となっている。しかしながら、近年の多目的ＩＣカードにおいては、不揮発性メモリに格納されるアプリケーションの数が増えており、大容量化が要求されているので、ＬＳＩに必要とされる消費電流は約２００ｍＷ程度に増大している。このことは、上記したように電力の供給能力に制約のある非接触型ＩＣカードシステムにおいては大きな課題となり、特に大きな電力を消費する不揮発性メモリへの書き込み／消去時に電源電圧の降下をもたらす可能性が生じることになる。すなわち、このときの電源電圧の変動が、電源電圧の立ち上がりと誤認識される可能性があるという課題が、非接触型ＩＣカードシステムには存在しており、リセット回路に回路的工夫を施す必要がある。
【００３４】
また、リセット回路での更なる消費電流の増大を回避するためには、電源電圧検出に、Ａ／Ｄコンバータや精度の高いアナログ検出回路などを採用することは避けなければならない。このような構成を採用すると、消費電流の増大を招くばかりでなく、回路規模の増大も招く可能性が生じることになる。
【００３５】
本発明は上記の問題点を解決するためになされたもので、その目的は、外部の電力供給源から取得する電力の立ち上がりが変動する場合でも、確実で効果的なリセット信号を出力するパワーオンリセット回路、およびこれを備えたＩＣカードを提供することにある。
【００３６】
【課題を解決するための手段】
上記の課題を解決するために、本発明に係るパワーオンリセット回路は、外部の電力供給源から電磁誘導により非接触で電源電圧を取得し、この電源電圧を所定の電圧に変換して、論理演算を行うロジック部に供給するシステムに設けられ、上記システムのリセット状態を制御するリセット信号を生成するパワーオンリセット回路において、上記ロジック部に供給される電圧の値を検出して第１リセット信号を生成する第１リセット回路と、上記外部の電力供給源から取得した電源電圧を整流する整流回路の出力電圧を検出して第２リセット信号を生成する第２リセット回路と、上記第１リセット信号および上記第２リセット信号のいずれか一方を上記リセット信号として出力するリセット信号出力回路とを備えていることを特徴としている。
【００３７】
外部の電力供給源から電磁誘導によって非接触で電力を取得する場合、状況に応じて電源電圧の発生条件が変化することになる。例えば、電源電圧が急峻に立ち上がる場合や、緩やかに立ち上がる場合などが考えられる。
【００３８】
電源電圧が急峻に立ち上がる場合は、整流回路の出力電圧も急峻に立ち上がり、その後、ロジック部に供給される電圧も急峻に立ち上がることになる。この場合、ロジック部に供給される電圧が立ち上がったことが確認できれば、整流回路の出力電圧も立ち上がっていることになる。したがって、リセット信号出力回路が、ロジック部に供給されている電圧を検出する第１リセット回路による第１リセット信号をリセット信号として出力すればよいことになる。
【００３９】
一方、電源電圧が緩やかに立ち上がる場合は、整流回路の出力電圧、および、ロジック部に供給される電圧も緩やかに立ち上がることになる。ここで、完全に立ち上がった状態での整流回路の出力電圧は、完全に立ち上がった状態でのロジック部に供給される電圧よりも高いものであるので、電源電圧が緩やかに立ち上がる場合には、ロジック部に供給される電圧の立ち上がりの方が早く完了することになる。したがって、リセット信号出力回路が、整流回路の出力電圧を検出する第２リセット回路による第２リセット信号をリセット信号として出力すればよいことになる。
【００４０】
このように、上記の構成によれば、電源電圧が急峻に立ち上がる場合、および緩やかに立ち上がる場合のどちらにおいても、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができる。
【００４１】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記第１リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記ロジック部に供給される電圧とを比較する比較回路を備え、この比較回路の出力に基づいて、上記第１リセット信号を生成することを特徴としている。
【００４２】
上記の構成によれば、第１リセット信号は、レギュレータ回路において用いられる基準電圧と、ロジック部に供給される電圧との比較の結果に基づいて生成されることになる。基準電圧の立ち上がりは、整流回路の出力電圧の立ち上がりにほぼ等しいものであるので、ロジック部に供給される電圧よりも早く立ち上がることになる。したがって、完全に立ち上がった状態での両者の電圧値を適宜調整して比較すれば、ロジック部に供給される電圧が立ち上がっていない状態では、基準電圧の方が電圧値が高く、ロジック部に供給される電圧が十分に立ち上がった時点で、ロジック部に供給される電圧の方が電圧値が高くなることになる。すなわち、上記の構成によれば、ロジック部に供給される電圧の立ち上がりを、比較的簡単な構成によって、的確に検出することが可能となる。
【００４３】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記ロジック部に供給される電圧が、遅延回路を介して上記比較回路に入力されることを特徴としている。
【００４４】
上記の構成によれば、ロジック部に供給される電圧の立ち上がりは、遅延回路によって遅延された後に比較回路に入力されることになる。したがって、ロジック部に供給される電圧の立ち上がりは、実際の立ち上がりから遅延回路による遅延時間の後に検出されることになる。したがって、この遅延時間を、システムを初期化するのに必要とされる時間が得られるように設定することによって、システムを起動する際の誤動作を防止することが可能となる。なお、システムの初期化に必要とされる時間とは、リセット信号が起動してから各周辺ブロックが初期化されるまでの時間に相当するものである。
【００４５】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記第２リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記整流回路の出力電圧とを比較する比較回路を備え、この比較回路の出力に基づいて、上記第２リセット信号を生成することを特徴としている。
【００４６】
上記の構成によれば、第２リセット信号は、レギュレータ回路において用いられる基準電圧と、整流回路の出力電圧との比較の結果に基づいて生成されることになる。基準電圧の立ち上がりは、整流回路の出力電圧の立ち上がりにほぼ等しいものである。また、完全に立ち上がった状態では、基準電圧は、整流回路の出力電圧よりも低い値となるものである。したがって、完全に立ち上がった状態での両者の電圧値を適宜調整して比較すれば、整流回路の出力電圧が立ち上がっていない状態では、基準電圧の方が電圧値が高く、整流回路の出力電圧が十分に立ち上がった時点で、整流回路の出力電圧の方が電圧値が高くなることになる。すなわち、上記の構成によれば、整流回路の出力電圧の立ち上がりを、比較的簡単な構成によって、的確に検出することが可能となる。
【００４７】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記整流回路の出力電圧が、遅延回路を介して上記比較回路に入力されることを特徴としている。
【００４８】
上記の構成によれば、整流回路の出力電圧の立ち上がりは、遅延回路によって遅延された後に比較回路に入力されることになる。したがって、整流回路の出力電圧の立ち上がりは、実際の立ち上がりから遅延回路による遅延時間の後に検出されることになる。したがって、この遅延時間を、システムを初期化するのに必要とされる時間が得られるように設定することによって、システムを起動する際の誤動作を防止することが可能となる。
【００４９】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記リセット信号出力回路が、上記第１リセット信号および上記第２リセット信号の両方がリセット状態を解除する旨の信号となった時点で、システムのリセット状態を解除する旨のリセット信号を出力することを特徴としている。
【００５０】
上記の構成によれば、電源電圧が急峻に立ち上がる際には、第２リセット信号がリセット状態を解除する旨の信号となるタイミングが、第１リセット信号がリセット状態を解除する旨の信号となるタイミングよりも早くなるので、システムのリセット状態を解除する旨のリセット信号は、第１リセット信号に基づくものとなる。すなわち、電源電圧の立ち上がりが急峻な場合に的確にリセットを解除する第１リセット回路からの第１リセット信号に基づいてリセット解除が行われることになる。
【００５１】
一方、電源電圧が緩やかに立ち上がる際には、第１リセット信号がリセット状態を解除する旨の信号となるタイミングが、第２リセット信号がリセット状態を解除する旨の信号となるタイミングよりも早くなるので、システムのリセット状態を解除する旨のリセット信号は、第２リセット信号に基づくものとなる。すなわち、電源電圧の立ち上がりが緩やかな場合に的確にリセットを解除する第２リセット回路からの第２リセット信号に基づいてリセット解除が行われることになる。
【００５２】
すなわち、上記の構成によれば、電源電圧の立ち上がりが急峻な場合、および緩やかな場合の両方において、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができる。
【００５３】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記第２リセット回路が、上記整流回路の出力電圧の変動に対してヒステリシス特性を有することを特徴としている。
【００５４】
上記の構成によれば、第２リセット回路は、整流回路の出力電圧が変動する方向に応じて、第２リセット信号の生成を変化させることが可能となる。例えば、電源電圧が立ち上がる場合には、確実にリセット状態を維持する一方、例えば大容量のメモリにおける書き込み動作や消去動作が行われるなどによって、一時的に消費電流が増大することによって、整流回路の出力電圧が一時的に降下する場合には、不要にリセットがかかることを防止することが可能となる。
【００５５】
詳しく説明すると、電源電圧が立ち上がる場合には、整流回路の出力電圧の変動は上昇方向となる。この場合には、整流回路の出力電圧が完全に立ち上がった時点で、リセット状態を解除する第２リセット信号を出力するようにヒステリシス特性を設定する。一方、電源電圧の立ち上がりが完了し、定常的に電源電圧が供給されている状態で、一時的に消費電流が増大することによって整流回路の出力電圧が一時的に降下する場合には、整流回路の出力電圧の変動は下降方向となる。この場合には、ある程度の電圧の低下であれば、リセット状態への移行が行われないようにヒステリシス特性を設定する。
【００５６】
このように、上記の構成によれば、大電流消費による電源電圧降下に伴うリセットの誤動作を防止することが可能となるので、このような大電流を消費する大容量不揮発性メモリを搭載するシステムを構築することが可能となる。
【００５７】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記システムが、外部の電力供給源から接触型の電力供給をも行うとともに、上記リセット信号出力回路が、上記第１リセット信号、上記第２リセット信号、および、上記接触型の電力供給に伴って入力される第３リセット信号のいずれか一方を上記リセット信号として出力することを特徴としている。
【００５８】
上記の構成では、非接触による電力供給とともに、接触型の電力供給が行われるシステムとなっている。そして、リセット信号出力回路は、第１リセット信号および第２リセット信号に加えて、接触型の電力供給に伴って入力される第３リセット信号にも基づいてリセット信号を出力することが可能となっている。これにより、非接触型、および接触型のどちらの方式で電力が供給されても、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができる。
【００５９】
また、本発明に係るパワーオンリセット回路は、上記の構成において、上記リセット信号出力回路が、上記第３リセット信号が入力されている際には、該第３リセット信号を最優先してリセット信号として出力することを特徴としている。
【００６０】
上記の構成によれば、接触型の電力供給が行われている場合には、リセット動作が、第３リセット信号に即座に応答して行われることになるので、周囲の電磁波の影響を受けることなく、的確に接触型の電力供給に対応したリセット動作を行うことが可能となる。
【００６１】
また、本発明に係るＩＣカードは、上記のパワーオンリセット回路を備えたことを特徴としている。
【００６２】
上記のようなパワーオンリセット回路をＩＣカードに適用することによって、例えば、外部の電力供給源からの電力供給が安定しない非接触型ＩＣカードにおいても、ＩＣカード内の各種機能ブロックに対して、的確にリセット動作を制御することが可能となる。したがって、安定動作が保証されたＩＣカードを実現することができる。
【００６３】
また、例えば、上記のような非接触型ＩＣカードに、接触型の端子を設けるなどをすれば、非接触型および接触型を兼用したＩＣカードを実現することも可能である。
【００６４】
【発明の実施の形態】
本発明の実施の一形態について図面に基づいて説明すれば、以下のとおりである。
【００６５】
図５は、本実施形態に係る半導体回路装置の概略構成を示すブロック図である。この半導体回路装置は、接触型および非接触型の両方に対応したＩＣカードに内蔵されるものであり、パワーオンリセット回路を採用したものとなっている。
【００６６】
この半導体回路装置は、電磁波を用いた通信を行うＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）部１Ａ、各種論理演算を行う論理回路を複数備えたロジック部１Ｂ、不揮発性メモリ部８、電圧制御回路部９などを備えた構成となっている。ロジック部１Ｂは、データ処理用のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２、暗号を高速処理するためのセキュリティ用プロセッサ３、演算処理における作業領域としてのワークＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４、起動時に用いられるブートＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５、プロトコル制御回路６、リセット回路７などを備えた構成となっている。
【００６７】
また、ＲＦ部１Ａは、電磁誘導を起動させるアンテナコイル１３、アンテナコイル１３の接続端子およびショットキーダイオードなどから構成される整流回路１４、変調回路１５、復調回路１６、クロック抽出回路１７、およびパワーオンリセット回路１８を備えた構成となっている。
【００６８】
本実施形態に係る半導体回路装置は、以下に詳述するパワーオンリセット回路１８の構成、および、フラッシュメモリに代表される大容量の不揮発性メモリ部８を備えている点を特徴としている。
【００６９】
まず、上記の構成における動作の概要を説明する。電磁誘導によって生じた電力は、整流回路１４によって整流される。整流回路１４によって全波整流された電源電圧であるＲＥＧＩＮ電源は、電圧制御回路部９に入力され、この電圧制御回路部９において各ブロックに最適な電圧が生成され、各ブロックに供給される。また、整流回路１４からの搬送波形がクロック抽出回路１７によって抽出され、クロック信号が生成される。
【００７０】
さらに、変調回路１５および復調回路１６によって、振幅変調によりデータ通信が行われる。受信した信号は、復調回路１６によって復調信号に変換され、セレクタ回路１１を介してプロトコル制御回路６に入力され、ＣＰＵ２によって処理される。またＣＰＵ２において送信信号が生成されると、この送信信号がプロトコル制御回路６からセレクタ回路１１を介して変調回路１５に入力され、変調回路１５において送信に適した信号に変換した後に、アンテナコイル１３から送信される。
【００７１】
なお、本実施形態において用いられるＩＣカード、およびこのＩＣカードに対応したリーダライタ装置は、ＩＳＯ／ＩＥＣ１４４４３のｔｙｐｅＢ規格に準拠するものとしている。また、ＲＦ部１Ａは、リーダライタ装置が送信する１３．５６ＭＨｚのキャリア波を受信し、変調回路１５および復調回路１６は、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）１０％振幅変調によってキャリア波に重畳されたデータを変復調するものとしている。
【００７２】
次に、図５に示す各構成における動作について詳細に説明していく。リーダライタ装置から送信されたキャリア波は、給電に最適に構成されたアンテナコイル１３によって受信される。そして、このアンテナコイル１３によって起動される電力は、ショットキーバリアダイオードなどによって構成された整流回路１４によって整流される。
【００７３】
整流回路１４において生成される電気的信号は、キャリア波からクロック抽出回路１７において抽出される１３．５６ＭＨｚのＣＬＫ信号と、復調回路１６においてＡＳＫ１０％振幅変調されたデータ信号と、整流回路１４で全波整流された電源電圧（ここではＲＥＧＩＮ電源と称する）との３種類となっている。
【００７４】
前記したように、非接触型ＩＣカードの磁場への進入の方法は様々であり、電源電圧の立ち上がり方も様々であるが、ここでは、典型的な場合として、次に示す２種類の場合について説明する。
【００７５】
１つ目の場合として、非接触型ＩＣカードをリーダライタ装置にセットした後に、リーダライタ装置からＩＣカードに対して電圧を供給する場合を想定する。この場合のＲＥＧＩＮ電源の電圧（ＲＥＧＩＮ電圧）およびＶＣＣ２Ｖ電圧の波形は、前記したように、図１１に示すような波形となる。この場合、ＲＥＧＩＮ電圧は、電源スイッチを入れてから数１０μｓｅｃで立ち上がり、その立ち上がり波形は急峻となっている。
【００７６】
なお、このように電源スイッチを投入して電圧の供給を行う場合、電圧立ち上がりにチャタリングが発生する場合があり、これを考慮してリセット期間を設定する必要がある。
【００７７】
ＶＣＣ２Ｖ電圧は、図５にも示すように、ロジック部１Ｂおよび不揮発性メモリ部８へ供給される電源電圧であり、電圧制御回路部９を構成するレギュレータの出力である。整流回路１４から供給されるＲＥＧＩＮ電圧が立ち上がった後、電圧制御回路部９内部で構成される基準電圧発生回路で基準電圧ＶＲＥＦが発生される。そして、この基準電圧ＶＲＥＦが十分な電圧に達した際に、レギュレータからＶＣＣ２Ｖ電圧が発生される。図１１において、ＲＥＧＩＮ電圧の立ち上がりとＶＣＣ２Ｖ電圧の立ち上がりとの間に時間差が生じているのはこのためである。なお、基準電圧ＶＲＥＦは、ＧＮＤレベルから電源電圧レベルの中で、最適な電圧値（例えば１．５Ｖ）に設定しておく必要がある。
【００７８】
２つ目の場合として、かざし動作、落とし込み動作、およびタッチ＆ゴー動作などの処理によって、リーダライタ装置からＩＣカードに対して電圧を供給する場合を想定する。この場合のＲＥＧＩＮ電圧およびＶＣＣ２Ｖ電圧の波形は、前記したように、図１２に示すような波形となる。この場合、ＲＥＧＩＮ電圧の立ち上がり期間は数１００ｍｓｅｃとなり、その立ち上がり波形は緩やかになっている。
【００７９】
本実施形態に係るパワーオンリセット回路１８は、上記のようないずれの電源電圧の立ち上がりの場合でも、リセット信号の出力および解除を確実に行うことが可能となっている。以下、このパワーオンリセット回路１８の詳細について、図１に示すブロック図を参照しながら説明する。
【００８０】
パワーオンリセット回路１８は、第１リセット回路２１、第２リセット回路２２、ＮＯＲ回路（リセット信号出力回路）２３、ＮＡＮＤ回路２４、およびインバータ２５を備えた構成となっている。第１リセット回路２１は、ＲＥＧＩＮ電圧、ＶＣＣ２Ｖ電圧、および基準電圧ＶＲＥＦを入力するとともに、ＲＳＴ１信号（第１リセット信号）を出力するようになっている。第２リセット回路２２は、ＲＥＧＩＮ電圧および基準電圧ＶＲＥＦを入力するとともに、ＲＳＴ２信号  （第２リセット信号）を出力するようになっている。
【００８１】
ＮＯＲ回路２３は、第１リセット回路２１からＲＳＴ１を入力し、第２リセット回路２２からＲＳＴ２を入力するとともに、そのＮＯＲ論理を出力する。また、ＮＡＮＤ回路２４は、ＮＯＲ回路２３からの出力およびＲＳＴＢ信号を入力するとともに、そのＮＡＮＤ論理であるＰ−ＲＳＴＢ信号を出力する。インバータ２５は、Ｐ−ＲＳＴＢ信号を反転させたパワーオンリセット信号としてのＰ−ＲＳＴ信号を出力する。なお、ＲＳＴＢ信号、およびＮＡＮＤ回路２４については後述する。
【００８２】
以上の構成において、第１リセット回路２１は、基準電圧ＶＲＥＦを基準として、ＶＣＣ２Ｖ電圧の立ち上がりを検出してＲＳＴ１信号を出力している。また、第２リセット回路２２は、基準電圧ＶＲＥＦを基準として、ＲＥＧＩＮ電圧の立ち上がりを検出してＲＳＴ２信号を出力している。これにより、電圧が急峻に立ち上がる場合、および緩やかに立ち上がる場合の両方に対応可能なリセット回路を実現している。以下に、第１リセット回路２１および第２リセット回路２２について詳細に説明する。
【００８３】
まず、第１リセット回路２１の構成について図２を参照しながら説明する。第１リセット回路２１は、ＲＥＧＩＮ電圧を電源電圧とする比較回路２６、およびインバータ２７によって構成されている。比較回路２６の（＋）端子には、ＶＣＣ２Ｖ電圧が抵抗Ｒ１と容量Ｃ１とからなる直並列回路を介して入力されている。また、比較回路２６の（−）端子には、基準電圧ＶＲＥＦが入力されている。このような構成によって、第１リセット回路２１は、ＶＣＣ２Ｖ電圧の立ち上がりを検出して出力するようになっている。なお、インバータ２７は、リセット信号としてのＲＳＴ１信号の極性を決めるために設けられているものである。
【００８４】
ここで、第１リセット回路２１から出力されるＲＳＴ１信号は、出力が開始されてから、抵抗Ｒ１と容量Ｃ１とからなる直並列回路による時定数Ｒ１Ｃ１だけ遅延した時間の後に、出力が解除されることになる。したがって、時定数Ｒ１Ｃ１は、ＶＣＣ２Ｖ電圧が立ち上がってからシステムを初期化するのに必要とされる時間が得られるように設定されることになる。
【００８５】
すなわち、第１リセット回路２１は、図１１に示したような、ＲＥＧＩＮ電圧の立ち上がりが急峻な場合に応答する回路となる。以下にこれについて詳述する。
【００８６】
前記したように、ＲＥＧＩＮ電圧の立ち上がりが急峻な場合、基準電圧ＶＲＥＦの立ち上がりは速く、ほぼＲＥＧＩＮ電圧の立ち上がりと等しくなっている。このような基準電圧ＶＲＥＦが、比較回路２６の（−）端子に入力されている。一方、ＶＣＣ２Ｖ電圧の立ち上がりは、ＲＥＧＩＮ電圧の立ち上がりから若干遅れたものとなっている。このようなＶＣＣ２Ｖ電圧が、直並列回路による時定数Ｒ１Ｃ１だけ遅延されて比較回路２６の（＋）端子に入力されている。すなわち、時定数Ｒ１Ｃ１による遅延時間を与えることによって、リセット期間を確保していることになる。
【００８７】
ＲＥＧＩＮ電圧の立ち上がり時には、立ち上がりの速い基準電圧ＶＲＥＦが入力されている比較回路２６の（−）端子電圧が、立ち上がりが若干遅いＶＣＣ２Ｖ電圧が入力されている（＋）端子電圧よりも高くなるので、インバータ２７を介して出力されるＲＳＴ１信号は“Ｈ”レベルとなる。その後、ＶＣＣ２Ｖ電圧が時定数Ｒ１Ｃ１による遅延時間の後に電圧が上昇し、これにしたがって（＋）端子電圧が立ち上がり、（−）端子電圧よりも大きくなった時点でＲＳＴ１信号は“Ｌ”レベルになる。ここで、ＲＳＴ１信号が“Ｈ”レベルとなっている期間がリセット期間となる。
【００８８】
次に、第２リセット回路２２の構成について図３を参照しながら説明する。第２リセット回路２２は、ＲＥＧＩＮ電圧を電源電圧とする比較回路２８、およびインバータ２９によって構成されている。比較回路２８の（＋）端子には、ＲＥＧＩＮ電圧を抵抗Ｒ３・Ｒ４で分割した電圧が、並列に接続された容量Ｃ２を介して入力されている。また、比較回路２８の（−）端子には、基準電圧ＶＲＥＦが入力されている。このような構成によって、第２リセット回路２２は、ＲＥＧＩＮ電圧の立ち上がりを検出してリセットを解除する信号を出力するようになっている。なお、インバータ２９は、リセット信号としてのＲＳＴ２信号の極性を決めるために設けられているものである。
【００８９】
ここで、第２リセット回路２２から出力されるＲＳＴ２信号は、ＲＥＧＩＮ電圧が立ち上がってから、分割抵抗Ｒ３・Ｒ４および容量Ｃ２による時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）だけ遅延した時間の後に、リセット状態を解除する信号として出力されることになる。したがって、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）は、ＲＥＧＩＮ電圧が立ち上がってシステムを初期化するのに必要とされる時間が得られるように設定することになる。
【００９０】
すなわち、第２リセット回路２２は、図１２に示したような、ＲＥＧＩＮ電圧の立ち上がりが緩やかな場合に応答する回路となる。以下にこれについて詳述する。
【００９１】
前記したように、ＲＥＧＩＮ電圧の立ち上がりが緩やかな場合、基準電圧ＶＲＥＦの出力は、ＲＥＧＩＮ電圧の立ち上がりに追従している。これは、基準電圧ＶＲＥＦの応答が、ＲＥＧＩＮ電圧の立ち上がりよりも速いからである。
【００９２】
基準電圧ＶＲＥＦが所定の電圧に達した場合、電圧制御回路部９の内部で構成されているレギュレータ出力回路からＶＣＣ２Ｖ電圧が出力される。
【００９３】
比較回路２８の（＋）端子には、ＲＥＧＩＮ電圧が抵抗分割された電圧が入力されているので、ＲＥＧＩＮ電圧の立ち上がり当初では、比較回路２８の（＋）端子の電位は、基準電圧ＶＲＥＦが入力されている（−）端子の電位よりも低くなっている。よって、インバータ２９を介して出力されるＲＳＴ２信号は“Ｈ”レベルとなる。
【００９４】
その後、基準電圧ＶＲＥＦが、例えば１．５Ｖで飽和した場合、比較回路２８の（＋）端子の電位は上昇を継続し、やがては比較回路２８の（＋）端子の電位が（−）端子の電位を上回るようになる。この時点で、ＲＳＴ２信号は“Ｌ”レベルとなる。ここで、ＲＥＧＩＮ電圧の入力は、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）による遅延時間分だけ遅延しているので、ＲＳＴ２信号が“Ｌ”レベルとなるのは、ＲＥＧＩＮ電圧が立ち上がってから遅延時間が経過した後になる。
【００９５】
そして、パワーオンリセット回路１８は、以上のような動作を行う第１リセット回路２１および第２リセット回路２２を備えた構成となっており、パワーオンリセット信号Ｐ−ＲＳＴは、それぞれの出力ＲＳＴ１信号およびＲＳＴ２信号をＯＲ演算した出力によって得られることになる。すなわち、パワーオンリセット回路１８は、ＲＥＧＩＮ電圧が急峻に立ち上がる場合および緩やかに立ち上がる場合のどちらの場合においても、最適なリセット期間を設定することが可能なパワーオンリセット信号Ｐ−ＲＳＴを出力することが可能となっている。
【００９６】
次に、電源電圧が急峻に立ち上がる場合および緩やかに立ち上がる場合について、パワーオンリセット回路１８内における各信号の変化について、図６および図７を参照しながら以下に説明する。
【００９７】
図６において、ＲＥＧＩＮ電圧の立ち上がり期間ｔＲＥＧＩＮは、数μｓｅｃとなっている。すなわち、図６は、ＲＥＧＩＮ電圧が急峻に立ち上がる場合を示している。前記したように、ＲＥＧＩＮ電圧の立ち上がりからＶＣＣ２Ｖ電圧の立ち上がりまでには、レギュレータ動作などのために時間差がある。一方、ＲＳＴ１信号およびＲＳＴ２信号は、ＲＥＧＩＮ電圧の立ち上がりと同様のタイミングで立ち上がっている。
【００９８】
まず最初に、ＲＥＧＩＮ電圧が立ち上がったことを第２リセット回路２２が検出し、ＲＳＴ２信号が“Ｌ”レベルとなる。ＲＥＧＩＮ電圧の立ち上がりが急峻であるほどＲＳＴ２信号が“Ｌ”レベルとなるのが速くなる。なお、本実施形態では、ＲＥＧＩＮ電圧が約４．０Ｖ程度に立ち上がったときに、ＲＳＴ２信号が“Ｌ”レベルとなるように設定している。
【００９９】
次に、ＶＣＣ２Ｖ電圧が立ち上がり、この立ち上がりから時定数Ｒ１Ｃ１による遅延時間によって決定されるリセット期間ｔＲＳＴ１を経過した後に、ＲＳＴ１信号が“Ｌ”レベルとなる。このときに、Ｐ−ＲＳＴ信号は“Ｈ”となり、リセットが解除される。このように、ＲＥＧＩＮ電圧の立ち上がりが急峻な場合には、第１リセット回路２１が有効に働いている。
【０１００】
図７において、ＲＥＧＩＮ電圧の立ち上がり期間ｔＲＥＧＩＮは、数１００ｍｓｅｃとなっている。すなわち、図７は、ＲＥＧＩＮ電圧が緩やかに立ち上がる場合を示している。前記したように、ＲＥＧＩＮ電圧の立ち上がりとともに、基準電圧ＶＲＥＦも同様に立ち上がっており、この基準電圧ＶＲＥＦが所定の電圧に達した場合に、ＶＣＣ２Ｖ電圧が出力し始めている。このとき、第１リセット回路２１が、最初にＶＣＣ２Ｖ電圧の立ち上がりを検出して、ＲＳＴ１信号が  “Ｌ”レベルに確定される。
【０１０１】
次に、ＲＳＴ２信号は、ＲＥＧＩＮ電圧の立ち上がりに沿って“Ｈ”レベルで出力され、ＲＥＧＩＮ電圧が所定電圧（例えば約４．０Ｖ）に達した際に、これを検出して、時定数Ｒ４Ｒ３Ｃ２／（Ｒ４＋Ｒ３）による遅延時間が経過した後に“Ｌ”レベルに変更される。このときに、Ｐ−ＲＳＴ信号は“Ｈ”となり、リセットが解除される。このように、ＲＥＧＩＮ電圧の立ち上がりが緩やかな場合には、第２リセット回路２２が有効に働いている。
【０１０２】
なお、本実施形態では、電源電圧の立ち上がりに対して、第１リセット回路２１および第２リセット回路２２の誤動作を起こさないように、それぞれの回路における動作範囲が重なるように設計している。すなわち、第１リセット回路２１は、ｔＲＥＧＩＮ期間が数μｓｅｃから数ｍｓｅｃまでの範囲で動作し、第２リセット回路２２は、ｔＲＥＧＩＮ期間が数１００μｓｅｃから数１００ｍｓｅｃ以上の範囲で動作するように設定している。回路の切り換わりはｔＲＥＧＩＮ期間が数１００μｓｅｃから数ｍｓｅｃとなる時点とし、その範囲では、両方の回路が動作することになるが、第２リセット回路２２の方を優先するものとしている。
【０１０３】
次に、図１において、ＮＡＮＤ回路２４に入力されるＲＳＴＢ信号について説明する。このＲＳＴＢ信号（第３リセット信号）は、外部から入力されるリセット信号であり、論理“Ｌ”をアクティブとする信号である。本実施形態に係る半導体回路装置が、非接触型および接触型を兼用したＩＣカードであるコンビネーションカードに用いられる場合、ＲＳＴＢ信号は、接触型の外部端子から入力されるリセット信号に相当することになる。
【０１０４】
本実施形態では、図１に示す構成からわかるように、外部からのリセット信号であるＲＳＴＢ信号が、ＲＳＴ１信号およびＲＳＴ２信号よりも優先度が高くなるように設定している。しかしながら、適用するＩＣカードの仕様に合わせて、これらの信号の優先順位を適宜変更してもよい。この優先順位を変更するには、ＮＡＮＤ回路２４に相当する回路を変更することによって対応することが可能である。
【０１０５】
外部からのリセット信号を最優先とした場合、本実施形態におけるパワーオンリセット回路１８を用いたＩＣカードとして用いた場合、リセット動作は、外部端子からのリセット信号入力によって即座に応答することになり、リーダライタ装置を含む周辺の電磁波の影響を除外することが可能となる。
【０１０６】
次に、前記において課題として挙げている、消費電流の増大に対する対策について説明する。非接触型ＩＣカードシステムにおいては、ＩＣカードに供給される電源は比較的小さい容量となっている。この場合、消費電流が増大すると、電源電圧レベルが下降する可能性がある。したがって、例えば非接触型のＩＣカード内に大容量の不揮発性メモリを設け、大きな電力を必要とする書き込みあるいは消去動作を行う場合にも、リセット信号の誤動作を防止する手段が必要となる。
【０１０７】
図４は、このようなリセット信号の誤動作を防止する手段を備えた第２リセット回路２２の構成例を示している。この第２リセット回路２２は、図３に示す第２リセット回路２２の構成と比較して、分割抵抗Ｒ３・Ｒ４および容量Ｃ２から比較回路２８の（＋）端子までの間に、抵抗Ｒ５を挿入するとともに、比較回路２８の出力から（＋）端子に対して抵抗Ｒ６による正方向のフィードバックをかけている点で異なっており、その他の構成は同様となっている。このような回路は、ヒステリシスコンパレータと呼ばれるものであり、第２リセット回路２２にヒステリシス特性を与えるのに都合がよいものである。
【０１０８】
抵抗Ｒ５・Ｒ６およびオペアンプから構成されるヒステリシスコンパレータの構成を図８（ａ）に、このヒステリシスコンパレータの動作波形を図８（ｂ）にそれぞれ示す。図８（ａ）において、Ｖｒは、オペアンプの（＋）端子に入力される電圧を示し、Ｖｉｎは、（−）端子に入力される電圧を示し、Ｖｏｕｔは、オペアンプからの出力を示している。また、図８（ｂ）において、横軸はＶｉｎを示し、縦軸はＶｏｕｔを示している。
【０１０９】
Ｖｉｎの上限電圧ＶＨおよび下限電圧ＶＬは、次の式によって示される。
ＶＨ＝Ｒ５／（Ｒ５＋Ｒ６）＊（ＶｏｕｔＨ−Ｖｒ）＋Ｖｒ  （１）
ＶＬ＝Ｒ５／（Ｒ５＋Ｒ６）＊（ＶｏｕｔＬ−Ｖｒ）＋Ｖｒ  （２）
上式のように、抵抗Ｒ５・Ｒ６の設定によって、ヒステリシス動作電圧の上限電圧ＶＨおよび下限電圧ＶＬを決定することが可能となる。
【０１１０】
図４に示す構成のように、このヒステリシスコンパレータを、図１に示すパワーオンリセット回路１８において、電源電圧となるＲＥＧＩＮ電圧を直接検出する第２リセット回路２２に適用することによって、電源電圧が微小変動する場合に、これに効果的に対応することができる。
【０１１１】
すなわち、図８（ｂ）に示すように、このヒステリシスコンパレータは、Ｖｉｎが上昇している際には、上限電圧ＶＨにおいて出力電圧がＶｏｕｔＨからＶｏｕｔＬに変化する一方、Ｖｉｎが下降する際には、下限電圧ＶＬにおいて出力電圧がＶｏｕｔＬからＶｏｕｔＨに変化することになる。つまり、ＲＥＧＩＮ電圧の立ち上がり時には、上限電圧ＶＨに対応する電圧となった時点でＲＳＴ２信号が“Ｈ”から“Ｌ”へ変化する一方、過大な消費電流が生じるなどの理由によってＲＥＧＩＮ電圧が下がった場合は、ＲＥＧＩＮ電圧が下限電圧ＶＬに対応する電圧となるまで、ＲＳＴ２信号は変化しないことになる。
【０１１２】
図９は、第２リセット回路２２を図４に示すような構成とした場合の各信号の動作波形を示している。なお、この図９は、半導体回路装置内で過大な消費電流が発生した場合のリセット回路動作時の動作例を示している。図中、（１）から（２）の間の期間で過大な消費電流が発生したものとし、これにより、ＲＥＧＩＮ電圧値が下がっている。
【０１１３】
ここで、ＲＥＧＩＮ電圧が立ち上がったことを検出する電圧を４．０Ｖとしているものとし、上記のＲＥＧＩＮ電圧の下降が４．０Ｖを下回ったとすると、図３に示す第２リセット回路２２の場合には、ＲＳＴ２信号が“Ｌ”から“Ｈ”へ変化する誤作動を起こすことになる。
【０１１４】
これに対して、図４に示す第２リセット回路２２の場合には、オペアンプの入力部にヒステリシスを与えることによってＲＥＧＩＮ電圧の変動を吸収することができるので、パワーオンリセット回路１８の誤動作を防止することが可能となる。
【０１１５】
このような構成によれば、大電流消費による電源電圧降下に伴うリセット回路の誤動作が防止されるので、半導体回路装置に、大電流を消費する大容量不揮発性メモリを搭載することが可能となり、複数のアプリケーションソフトを格納した多目的ＩＣカードを実現することが可能となる。
【０１１６】
本実施形態では、非接触型のＩＣカードに対してＲＦ給電を行うための半導体回路装置について説明したが、ＩＣカード以外にも、ＲＦ給電を行うシステムであれば、本発明を適用することが可能である。また、荷物に取り付けるタグとの間で、非接触で情報をやり取りする非接触タグシステムなどにも適用することが可能である。
【０１１７】
【発明の効果】
以上のように、本発明に係るパワーオンリセット回路は、外部の電力供給源から電磁誘導により非接触で電源電圧を取得し、この電源電圧を所定の電圧に変換して、論理演算を行うロジック部に供給するシステムに設けられ、上記システムのリセット状態を制御するリセット信号を生成するパワーオンリセット回路において、上記ロジック部に供給される電圧の値を検出して第１リセット信号を生成する第１リセット回路と、上記外部の電力供給源から取得した電源電圧を整流する整流回路の出力電圧を検出して第２リセット信号を生成する第２リセット回路と、上記第１リセット信号および上記第２リセット信号のいずれか一方を上記リセット信号として出力するリセット信号出力回路とを備えている構成である。
【０１１８】
これにより、電源電圧が急峻に立ち上がる場合、および緩やかに立ち上がる場合のどちらにおいても、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができるという効果を奏する。
【０１１９】
また、本発明に係るパワーオンリセット回路は、上記第１リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記ロジック部に供給される電圧とを比較する比較回路を備え、この比較回路の出力に基づいて、上記第１リセット信号を生成する構成である。
【０１２０】
これにより、上記の構成による効果に加えて、ロジック部に供給される電圧の立ち上がりを、比較的簡単な構成によって、的確に検出することが可能となるという効果を奏する。
【０１２１】
また、本発明に係るパワーオンリセット回路は、上記ロジック部に供給される電圧が、遅延回路を介して上記比較回路に入力される構成である。
【０１２２】
これにより、上記の構成による効果に加えて、ロジック部に供給される電圧の立ち上がりは、実際の立ち上がりから遅延回路による遅延時間の後に検出されることになる。したがって、この遅延時間を、システムを初期化するのに必要とされる時間が得られるように設定することによって、システムを起動する際の誤動作を防止することが可能となるという効果を奏する。
【０１２３】
また、本発明に係るパワーオンリセット回路は、上記第２リセット回路が、電源電圧を整流する整流回路の出力電圧から所定の電圧に変換するレギュレータ回路において用いられる基準電圧と、上記整流回路の出力電圧とを比較する比較回路を備え、この比較回路の出力に基づいて、上記第２リセット信号を生成する構成である。
【０１２４】
これにより、上記の構成による効果に加えて、整流回路の出力電圧の立ち上がりを、比較的簡単な構成によって、的確に検出することが可能となるという効果を奏する。
【０１２５】
また、本発明に係るパワーオンリセット回路は、上記整流回路の出力電圧が、遅延回路を介して上記比較回路に入力される構成である。
【０１２６】
これにより、上記の構成による効果に加えて、整流回路の出力電圧の立ち上がりは、実際の立ち上がりから遅延回路による遅延時間の後に検出されることになる。したがって、この遅延時間を、システムを初期化するのに必要とされる時間が得られるように設定することによって、システムを起動する際の誤動作を防止することが可能となるという効果を奏する。
【０１２７】
また、本発明に係るパワーオンリセット回路は、上記リセット信号出力回路が、上記第１リセット信号および上記第２リセット信号の両方がリセット状態を解除する旨の信号となった時点で、システムのリセット状態を解除する旨のリセット信号を出力する構成である。
【０１２８】
これにより、上記の構成による効果に加えて、電源電圧の立ち上がりが急峻な場合、および緩やかな場合の両方において、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができるという効果を奏する。
【０１２９】
また、本発明に係るパワーオンリセット回路は、上記第２リセット回路が、上記整流回路の出力電圧の変動に対してヒステリシス特性を有する構成である。
【０１３０】
これにより、上記の構成による効果に加えて、大電流消費による電源電圧降下に伴うリセットの誤動作を防止することが可能となるので、このような大電流を消費する大容量不揮発性メモリを搭載するシステムを構築することが可能となるという効果を奏する。
【０１３１】
また、本発明に係るパワーオンリセット回路は、上記システムが、外部の電力供給源から接触型の電力供給をも行うとともに、上記リセット信号出力回路が、上記第１リセット信号、上記第２リセット信号、および、上記接触型の電力供給に伴って入力される第３リセット信号のいずれか一方を上記リセット信号として出力する構成である。
【０１３２】
これにより、上記の構成による効果に加えて、非接触型、および接触型のどちらの方式で電力が供給されても、システムのリセット状態を的確に制御することが可能なパワーオンリセット回路を提供することができるという効果を奏する。
【０１３３】
また、本発明に係るパワーオンリセット回路は、上記リセット信号出力回路が、上記第３リセット信号が入力されている際には、該第３リセット信号を最優先してリセット信号として出力する構成である。
【０１３４】
これにより、上記の構成による効果に加えて、周囲の電磁波の影響を受けることなく、的確に接触型の電力供給に対応したリセット動作を行うことが可能となるという効果を奏する。
【０１３５】
また、本発明に係るＩＣカードは、上記のパワーオンリセット回路を備えた構成である。
【０１３６】
これにより、例えば、外部の電力供給源からの電力供給が安定しない非接触型ＩＣカードにおいても、ＩＣカード内の各種機能ブロックに対して、的確にリセット動作を制御することが可能となる。したがって、安定動作が保証されたＩＣカードを実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体回路装置が備えるパワーオンリセット回路の概略構成を示すブロック図である。
【図２】上記パワーオンリセット回路が備える第１リセット回路の概略構成を示すブロック図である。
【図３】上記パワーオンリセット回路が備える第２リセット回路の概略構成を示すブロック図である。
【図４】上記第２リセット回路にヒステリシスコンパレータを適用した場合の概略構成を示すブロック図である。
【図５】上記半導体回路装置の概略構成を示すブロック図である。
【図６】ＲＥＧＩＮ電圧が急峻に立ち上がる場合の、各信号の動作波形を示す説明図である。
【図７】ＲＥＧＩＮ電圧が緩やかに立ち上がる場合の、各信号の動作波形を示す説明図である。
【図８】同図（ａ）は、ヒステリシスコンパレータの概略構成を示す回路図であり、同図（ｂ）は、ヒステリシスコンパレータの動作波形を示す説明図である。
【図９】大電流が消費される場合に、ヒステリシスコンパレータを適用した第２リセット回路を用いた場合の、各信号の動作波形を示すブロック図である。
【図１０】従来の半導体装置回路の概略構成を示すブロック図である。
【図１１】ＲＥＧＩＮ電圧が急峻に立ち上がる場合の、ＲＥＧＩＮ電圧およびＶＣＣ２Ｖ電圧の波形を示す説明図である。
【図１２】ＲＥＧＩＮ電圧が緩やかに立ち上がる場合の、ＲＥＧＩＮ電圧およびＶＣＣ２Ｖ電圧の波形を示す説明図である。
【符号の説明】
１Ａ    ＲＦ部
１Ｂ    ロジック部
２    ＣＰＵ
８    不揮発性メモリ部
９    電圧制御回路部
１３    アンテナコイル
１４    整流回路
１５    変調回路
１６    復調回路
１７    クロック抽出回路
１８    パワーオンリセット回路
２１    第１リセット回路
２２    第２リセット回路
２６・２８    比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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