(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板内に形成された第１導電型ウェル層と、
該第１導電型ウェル層に隣接して、第１導電型半導体基板内に形成された第２導電型ウェル層と、
該第１導電型ウェル層上に形成されている第１導電型カソードゲート高濃度不純物領域と、
該第１導電型カソードゲート高濃度不純物領域と第１素子分離絶縁体によって分離されて、該第１導電型カソードゲート高濃度不純物領域よりも該第２導電型ウェル層側に形成され、該第１導電型ウェル層上に設けられた第２素子分離絶縁体および第１素子分離絶縁体の間に形成された第２導電型カソード高濃度不純物領域と、
該第２導電型ウェル層上に形成されている第２導電型アノードゲート高濃度不純物領域と、
該第２導電型アノードゲート高濃度不純物領域と第４素子分離絶縁体によって分離されて、該第２導電型アノードゲート高濃度不純物領域よりも第１導電型ウェル層側に形成され、該第２導電型ウェル層上に設けられた第３素子分離絶縁体および第４素子分離絶縁体の間に形成された第１導電型アノード高濃度不純物領域とを有し、
該第１導電型ウェル層は、その下部に第１導電型高濃度不純物領域が形成されている半導体集積回路の静電気保護装置。
【請求項２】
前記第１導電型カソードゲート高濃度不純物領域と、第２導電型アノードゲート高濃度不純物領域との間にサイリスタが形成されている請求項１に記載の半導体集積回路の静電気保護装置。
【請求項３】
前記第１素子分離絶縁体〜前記第４素子分離絶縁体のいずれかの幅は、ホールディング電圧が電源電圧以上になるように調整されている請求項１に記載の半導体集積回路の静電気保護装置。
【請求項４】
前記第２導電型ウェル層は、その下部に第２導電型高濃度不純物領域が形成されている請求項１乃至３のいずれかに記載の半導体集積回路の静電気保護装置。
【請求項５】
請求項１に記載の半導体集積回路の静電気保護装置に、電流を双方向に流すことのできる回路素子が、直列接続されていることを特徴とする静電気保護回路。
【請求項６】
前記回路素子がダイオード回路である請求項５に記載の静電気保護回路。
【請求項７】
前記回路素子がＭＯＳトランジスタである請求項５に記載の静電気保護回路。
【請求項８】
前記回路素子が抵抗である請求項５に記載の静電気保護回路。
【請求項９】
請求項１に記載の半導体集積回路の静電保護装置の製造方法であって、
前記第１導電型半導体基板内に第１導電型不純物を注入して、前記第１導電型ウェル層を形成する工程と、
該第１導電型ウェル層に連続して第１導電型不純物を注入することによって、該第１導電型ウェル層の下部に、前記第１導電型高濃度不純物領域を形成する工程と、
を包含することを特徴とする半導体集積回路の静電保護装置の製造方法。
【請求項１０】
前記第１導電型ウェル層に隣接した前記第１導電型半導体基板内に第２導電型不純物を注入して、前記第２導電型ウェル層を形成する工程と、
該第２導電型ウェル層に連続して第２導電型不純物を注入することによって、該第２導電型ウェル層の下部に、第２導電型高濃度不純物領域を形成する工程と、
を包含することを特徴とする請求項９に記載の半導体集積回路の静電保護装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から半導体集積回路への静電気流入現象または帯電した半導体集積回路から外部への静電気放出現象によって、半導体集積回路が破壊されることを防止する半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、取り扱いに際して、帯電した人体、製造装置等から静電気が半導体集積回路に流入するおそれがある。また、半導体集積回路の搬送工程において、摩擦によって帯電した半導体集積回路が、外部の導体に接触した際に静電気を放出するおそれもある。このように半導体集積回路に対する静電気の流入および流出によって、瞬時に過電流が半導体集積回路内を流れると、半導体集積回路の内部では、過電流によるジュール熱が生じて、配線溶断、接合破壊、絶縁膜破壊等が発生し、半導体集積回路が破壊されるおそれがある。
【０００３】
このような静電気放電による半導体集積回路の破壊を防止するためには、通常、半導体集積回路の外部端子と内部回路との間に、静電気の迂回回路を形成する静電気保護装置が設けられる。
【０００４】
静電気保護装置は、通常、電流制限素子、および、電圧クランプ素子を組み合わせて構成される。電流制限素子は、半導体集積回路の内部を瞬時に流れる過電流を制限するものであり、拡散抵抗、ポリシリコン抵抗等が使用される。電圧クランプ素子は、半導体集積回路の内部に印加される過電圧を抑制するものであり、ダイオード、サイリスタ、ＭＯＳ型トランジスタ、バイポーラトランジスタ等が使用される。
【０００５】
電圧クランプ素子としてのサイリスタは、単位素子幅当たりに対して大きな電流を流すことができるために、半導体集積回路内における静電気保護素子の占有面積を小さくできる利点がある。
【０００６】
サイリスタを用いた静電気保護回路の例としては、特開２０００−１３８２９５号公報に開示されている。その概略構成を図１６に示す。
【０００７】
図１６は、その公報に開示された静電気保護回路の構成例を示す模式図である。この静電気保護回路は、電圧供給線と基準電圧線との間に、静電気保護装置２７が設けられている。静電気保護装置２７のアノード端子２４は、電源供給線３４に接続されており、静電気保護装置２７のカソード端子２５およびカソードゲート端子２６は、基準電圧線３５に接続されている。静電気保護装置２７によって静電気から保護される半導体集積回路３６は、静電気保護装置２７と並列になるように、電源供給線３４と基準電圧線３５との間に接続されている。
【０００８】
図１６に示す静電気保護回路において、電源供給端子３７を通して電源供給線３４に静電気放電による過電圧が印加された場合には、静電気保護装置２７内のサイリスタがＯＮ状態となり、電源供給線３４と基準電圧線３５との間に、静電気保護装置２７を介した低抵抗の迂回回路が形成される。これにより、静電気放電による過電圧が静電気保護装置２７によって抑制され、半導体集積回路３６の破壊が防止される。
【０００９】
図１７は、静電気保護回路を構成するサイリスタを使用した静電気保護装置２７の構造図である。この静電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウェル層８を有している。ｎ型ウェル層８上には、ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２が素子分離絶縁体３によって分離された状態で積層されており、また、ｎ型ウェル層８上には、トリガーダイオードＥを構成するカソードであるｎ型高濃度不純物領域１０が、ｐ型アノード高濃度不純物領域１１と素子分離絶縁体３によって分離された状態で積層されている。トリガーダイオードＥは、サイリスタの内部回路に印加される過電圧を抑制するために設けられており、サイリスタの動作開始電圧であるトリガー電圧を低減する。ｎ型ウェル層８から離れてｐ型カソードゲート高濃度不純物領域１８とｎ型カソード高濃度不純物領域６とが素子分離絶縁体３によって分離された状態で積層されている。ｎ型カソード高濃度不純物領域６は、トリガーダイオードＥを構成するアノードであるｐ型高濃度不純物領域９と、素子分離絶縁体３によって分離されている。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けられたｎ型ウェル層８の上面およびｐ型基板１の上面間にわたって積層されている。
【００１０】
ｐ型アノード高濃度不純物領域１１、ｎ型アノードゲート高濃度不純物領域１２、ｐ型カソードゲート高濃度不純物領域１８およびｎ型カソード高濃度不純物領域６の表面上には、それぞれシリサイド層１３が素子分離絶縁体３によってそれぞれ相互に分離された状態で積層されている。各シリサイド層１３および各素子分離絶縁体３上には、全面にわたって層間絶縁体２０が積層されている。
【００１１】
ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２上に、それぞれ積層された各シリサイド層１３は、層間絶縁体２０上に設けられたメタル２１と、各シリサイド層１３上の層間絶縁体２０内に、それぞれ設けられたコンタクト部１９を介して、接続されている。ｎ型カソード高濃度不純物領域６上に設けられたシリサイド層１３は、層間絶縁体２０上に設けられたメタル２２と、シリサイド層１３上の層間絶縁体２０内に設けられたコンタクト部１９を介して接続されている。ｐ型カソードゲート高濃度不純物領域１８上に設けられたシリサイド層１３は、層間絶縁体２０上に設けられたメタル２３と、シリサイド層１３上の層間絶縁体２０内に設けられたコンタクト部１９を介して接続されている。
【００１２】
トリガーダイオードＥは、ｎ型ウェル層８上面とｐ型基板１の上面間にわたって形成されたアノードであるｐ型高濃度不純物領域９と、ｎ型ウェル層８の上部に形成されているカソードであるｎ型高濃度不純物領域１０とを有しており、アノードであるｐ型高濃度不純物領域９およびカソードであるｎ型高濃度不純物領域１０の間にｎ型ウェル層８が設けられている。ｎ型ウェル層８上と、ｎ型ウェル層８に隣接したｐ型高濃度不純物領域９およびｎ型高濃度不純物領域１０の一部の領域上には、半導体集積回路のＭＯＳトランジスタのゲート部分を構成するゲート酸化膜１７、ポリシリコン層１６、シリサイド層１４が、順番に、層間絶縁体２０内にて積層されており、それらの各側面を覆うようにゲート側壁絶縁体１５が形成されている。
【００１３】
半導体集積回路のＭＯＳトランジスタのゲート部分が形成されていないｐ型高濃度不純物領域９およびｎ型高濃度不純物領域１０のそれぞれの上部には、シリサイド層１３が形成されている。トリガーダイオードＥは、ゲート側壁絶縁体１５の表面には、シリサイド層が形成されていないので、アノードであるｐ型高濃度不純物領域９とカソードであるｎ型高濃度不純物領域１０とがシリサイド層によって電気的に短絡しない構造となっている。
【００１４】
また、サイリスタを用いた静電気保護回路の他の例としては、特開平９−２６６２８４号公報に開示されており、その回路図を図１８に示す。
【００１５】
図１８は、バイポーラ／ＢｉＣＭＯＳ装置のための静電気保護回路であり、サイリスタのトリガー電圧を低減するために、ツェナーダイオード５０を用いている。
【００１６】
ツェナーダイオード５０は、カソード端子が電源供給線３４に接続され、アノード端子が基準電圧線３５に接続されており、ツェナーダイオード５０と並列にサイリスタ５８が接続されている。
【００１７】
サイリスタ５８は、ｐｎｐトランジスタ５６およびｎｐｎトランジスタ５３を有しており、ｎｐｎトランジスタ５３のコレクタ端子（Ｃｎ）は、抵抗５２と抵抗５１とを介して電源供給線３４に接続されている。ｎｐｎトランジスタ５３のエミッタ端子は、基準電圧線３５に接続され、ｎｐｎトランジスタ５３のベース端子は、ｐｎｐトランジスタ５６のコレクタ端子に接続されている。ｎｐｎトランジスタ５３のベース端子と基準電圧線３５との間には、ｎｐｎトランジスタ５３のベース電圧を与えるベース抵抗５７が接続されている。ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）は、電源供給線３４に接続されている。ｐｎｐトランジスタ５６のベース端子は、ベース抵抗５５を介して抵抗５２と抵抗５１との接続部に接続されている。ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）と、抵抗５１と電源供給線３４との接続部との間には、抵抗５４が接続されている。
【００１８】
図１８に示す静電気保護回路は、ツェナーダイオード５０に印加される電圧がブレークダウン電圧を越えると、抵抗５４に電流が流れて、ｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）に電圧が印加され、同時に、抵抗５１および抵抗５５を介してｐｎｐトランジスタ５６のベース端子に電圧が印加されることによって、ｐｎｐトランジスタ５６がｏｎ状態になる。ｐｎｐトランジスタ５６がｏｎ状態になると、ベース抵抗５７に電流が流れて、ｎｐｎトランジスタ５３のベース端子にバイアス電圧が印加されて、ｎｐｎトランジスタ５３がｏｎ状態となり、サイリスタ５８が駆動される。
【００１９】
一般に、サイリスタを用いた静電気保護回路では、バイポーラ／ＢｉＣＭＯＳ装置の通常動作時において、バイポーラ／ＢｉＣＭＯＳ装置の入力端子、出力端子、または、電源端子に大電圧の雑音信号が印加されると、サイリスタには、サイリスタがｏｆｆ状態からｏｎ状態になるトリガー電圧が印加され、雑音信号は、サイリスタを通してバイポーラ／ＢｉＣＭＯＳ装置の外部に流れる。バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より静電気保護回路のホールディング電圧（保持電圧）が低い場合には、雑音信号が通過した後も、サイリスタに電流が流れ続け、回路パターンにおいてジュール熱が発生して、その発熱によってバイポーラ／ＢｉＣＭＯＳ装置が破壊されるラッチアップが生じる。
【００２０】
ラッチアップを回避するには、静電気保護回路のホールディング電圧がバイポーラ／ＢｉＣＭＯＳ装置の電源電圧より高くなるように調整すれば良い。この結果、バイポーラ／ＢｉＣＭＯＳ装置の電源電圧より高い雑音信号が印加され、サイリスタにｏｆｆ状態からｏｎ状態になるトリガー電圧が印加されても、雑音信号の通過した後は、サイリスタには、静電気保護回路のホールディング電圧以下の電圧しか印加されないために、サイリスタのｏｎ状態が保持されることはない。
【００２１】
図１８に示す静電気保護回路では、サイリスタ５８を構成するｎｐｎトランジスタ５３のコレクタ端子（Ｃｎ）とｐｎｐトランジスタ５６のエミッタ端子（Ｅｐ）との間に接続された抵抗５４の抵抗値を変化させることによって、静電気保護回路のホールディング電圧が調整される。
【００２２】
【発明が解決しようとする課題】
特開２０００−１３８２９５号公報に開示されているサイリスタを用いた静電気保護装置では、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧より低い場合、半導体集積回路が動作中であって、しかも、静電気保護装置のアノード端子に半導体集積回路の電源電圧が印加されている状態において、静電気保護装置のアノード端子に何らかの雑音信号が印加されることによって、静電気保護装置のサイリスタがｏｎ状態になると、静電気保護装置のアノード端子とカソード端子との間には電流が流れ続け、回路パターンにおいてジュール熱が発生して、その発熱によって半導体集積回路が破壊されるラッチアップが生じる。このため、静電気保護装置において、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧より高くなるように調整する必要がある。この場合、静電気保護装置のホールディング電圧の調整は、半導体集積回路の製造コストが増加する新たなフォトマスクおよび工程の追加をせずに行うことが望ましい。
【００２３】
本発明は、このような課題を解決するものであり、その目的は、静電気保護装置において、半導体集積回路の製造工程に、特別な工程およびフォトマスクを追加することなく、静電気保護装置のホールディング電圧を半導体集積回路の電源電圧以上に調整することができ、外部雑音信号によって静電気保護装置を構成するサイリスタがｏｎ状態を保持するラッチアップが生じるおそれがない半導体集積回路の静電気保護装置およびそれを用いた静電気保護回路ならびにその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の半導体集積回路の静電気保護装置は、第１導電型半導体基板内に形成された第１導電型ウェル層と、該第１導電型ウェル層に隣接して、第１導電型半導体基板内に形成された第２導電型ウェル層と、該第１導電型ウェル層上に形成されている第１導電型カソードゲート高濃度不純物領域と、該第１導電型カソードゲート高濃度不純物領域と第１素子分離絶縁体によって分離されて、該第１導電型カソードゲート高濃度不純物領域よりも該第２導電型ウェル層側に形成され、該第１導電型ウェル層上に設けられた第２素子分離絶縁体および第１素子分離絶縁体の間に形成された第２導電型カソード高濃度不純物領域と、該第２導電型ウェル層上に形成されている第２導電型アノードゲート高濃度不純物領域と、該第２導電型アノードゲート高濃度不純物領域と第４素子分離絶縁体によって分離されて、該第２導電型アノードゲート高濃度不純物領域よりも第１導電型ウェル層側に形成され、該第２導電型ウェル層上に設けられた第３素子分離絶縁体および第４素子分離絶縁体の間に形成された第１導電型アノード高濃度不純物領域とを有し、該第１導電型ウェル層は、その下部に第１導電型高濃度不純物領域が形成されていることを特徴とする。
【００２５】
前記第１導電型カソードゲート高濃度不純物領域と、第２導電型アノードゲート高濃度不純物領域との間にサイリスタが形成されている。
【００２６】
前記第１素子分離絶縁体〜前記第４素子分離絶縁体のいずれかの幅は、ホールディング電圧が電源電圧以上になるように調整されている。
【００２７】
前記第２導電型ウェル層は、その下部に第２導電型高濃度不純物領域が形成されている。
【００３２】
本発明の静電気保護回路は、請求項１に記載の半導体集積回路の静電気保護装置に、電流を双方向に流すことのできる回路素子が、直列接続されていることを特徴とする。
【００３３】
前記回路素子がダイオード回路である。
【００３４】
前記回路素子がＭＯＳトランジスタである。
【００３５】
前記回路素子が抵抗である。
【００３６】
本発明の半導体集積回路の静電気保護装置の製造方法は、請求項１に記載の半導体集積回路の静電保護装置の製造方法であって、第１導電型半導体基板内に第１導電型不純物を注入して、第１導電型ウェル層を形成する工程と、該第１導電型ウェル層に連続して第１導電型不純物を注入することによって、該第１導電型ウェル層の下部に、第１導電型高濃度不純物領域を形成する工程と、第１導電型ウェル層に隣接した第１導電型半導体基板内に第２導電型不純物を注入して、第２導電型ウェル層を形成する工程と、該第２導電型ウェル層に連続して第２導電型不純物を注入することによって、該第２導電型ウェル層の下部に、第２導電型高濃度不純物領域を形成する工程と、を包含することを特徴とする。また、本発明の半導体集積回路の静電気保護装置の製造方法は、請求項１に記載の半導体集積回路の静電保護装置の製造方法であって、前記第１導電型半導体基板内に第１導電型不純物を注入して、前記第１導電型ウェル層を形成する工程と、該第１導電型ウェル層に連続して第１導電型不純物を注入することによって、該第１導電型ウェル層の下部に、前記第１導電型高濃度不純物領域を形成する工程と、を包含していてよい。また、本発明の半導体集積回路の静電気保護装置の製造方法は、前記第１導電型ウェル層に隣接した前記第１導電型半導体基板内に第２導電型不純物を注入して、前記第２導電型ウェル層を形成する工程と、該第２導電型ウェル層に連続して第２導電型不純物を注入することによって、該第２導電型ウェル層の下部に、第２導電型高濃度不純物領域を形成する工程と、を包含していてもよい。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３８】
図１は、本発明の第１の実施形態である半導体集積回路の静電気保護装置の構造図である。この静電気保護装置２７は、ｐ型基板１内に設けられたｎ型ウェル層８と、ｎ型ウェル層８と隣接するようにｐ型基板１内に設けられたｐ型ウェル層２とを有している。ｐ型ウェル層２上には、ｎ型カソード高濃度不純物領域６およびｐ型カソードゲート高濃度不純物領域１８が第１素子分離絶縁体３ａによって分離された状態で積層されている。ｎ型カソード高濃度不純物領域６は、トリガーダイオードを構成するアノードであるｐ型高濃度不純物領域９と第２素子分離絶縁体３ｂによって分離されている。ｐ型高濃度不純物領域９は、ｐ型基板１内に設けられたｎ型ウェル層８の上面およびｐ型ウェル層２の上面間にわたって積層されている。ｐ型ウェル層２に隣接するｎ型ウェル層８上には、ｐ型アノード高濃度不純物領域１１およびｎ型アノードゲート高濃度不純物領域１２が第４素子分離絶縁体３ｄによって分離された状態で積層されており、また、ｎ型ウェル層８上には、トリガーダイオードを構成するカソードであるｎ型高濃度不純物領域１０がｐ型アノード高濃度不純物領域１１と第３素子分離絶縁体３ｃによって分離された状態で積層されている。その他の構成は、図１７に示す静電気保護装置と同様である。
【００３９】
図１に示す半導体集積回路の静電気保護装置２７のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からベース領域が形成され、ｎ型カソード高濃度不純物領域６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域１８と、ｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域６との間に設けられている第１素子分離絶縁体３ａの間隔Ａが、通常より短く設定されている。
【００４０】
この結果、本発明の静電気保護装置２７に使用されているサイリスタを構成するｎｐｎトランジスタは、ｎｐｎトランジスタのベース／エミッタ間の抵抗値が低くなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置２７のホールディング電圧も高くなる。
【００４１】
図２は、ｎｐｎトランジスタのベース領域のｐ型カソードゲート高濃度不純物領域１８とｎｐｎトランジスタのエミッタ領域のｎ型カソード高濃度不純物領域６との間に設けられている第１素子分離絶縁体３ａの間隔Ａと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図２より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第１素子分離絶縁体３ａの間隔Ａを０．５μｍ以下にすると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第１素子分離絶縁体３ａの間隔Ａをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（１）が成立する。
【００４２】
−２．０ｘ＋４．８＞Ｖｄｄ・・・・・（１）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００４３】
図３は、本発明の第２の実施形態である半導体集積回路の静電気保護装置の構造図である。図３において、本発明の第２の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｐｎｐトランジスタは、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からベース領域が形成され、ｐ型アノード高濃度不純物領域１１より、エミッタ領域が形成されている。このｐｎｐトランジスタでは、ｐｎｐトランジスタのベース領域のｎ型アノードゲート高濃度不純物領域１２と、ｐｎｐトランジスタのエミッタ領域のｐ型アノード高濃度不純物領域１１との間に設けられている第４素子分離絶縁体３ｄの間隔Ｂが、通常より短く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００４４】
この結果、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタは、ｐｎｐトランジスタのベース／エミッタ間の抵抗値が低くなることによって、ｐｎｐトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００４５】
図４は、ｐｎｐトランジスタのベース領域のｎ型アノードゲート高濃度不純物領域１２とｐｎｐトランジスタのエミッタ領域のｐ型アノード高濃度不純物領域１１との間に設けられた第４素子分離絶縁体３ｄの間隔Ｂと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図４より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第４素子分離絶縁体３ｄの間隔Ｂを０μｍにすると、静電気保護装置のホールディング電圧が約３．８Ｖとなり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第４素子分離絶縁体３ｄの間隔Ｂをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（２）が成立する。
【００４６】
−０．４ｘ＋３．８＞Ｖｄｄ・・・・・（２）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００４７】
図５は、本発明の第３の実施形態である半導体集積回路の静電気保護装置の構造図である。図５において、本発明の第３の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｐｎｐトランジスタは、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からコレクタ領域が形成され、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からベース領域が形成され、ｐ型アノード高濃度不純物領域１１より、エミッタ領域が形成されている。このｐｎｐトランジスタでは、ｎ型カソード高濃度不純物領域６とｎ型ウェル層８との距離を制御する第２素子分離絶縁体３ｂの間隔Ｃが、通常より長く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００４８】
この結果、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタは、ｐｎｐトランジスタのコレクタ領域のｐ型ウェル層２が長くなることによって、コレクタ抵抗が増加し、コレクタ電流が減少するとともに、エミッタ電流も減少するために、ベース／エミッタ間の電位差が小さくなることによって、ｐｎｐトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００４９】
図６は、ｎ型カソード高濃度不純物領域６とｎ型ウェル層８との距離を制御する第２素子分離絶縁体３ｂの間隔Ｃと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図６より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第２素子分離絶縁体３ｂの間隔Ｃを１．５μｍ以上にすると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第２素子分離絶縁体３ｂの間隔Ｃをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（３）が成立する。
【００５０】
０．５ｘ＋３．０＞Ｖｄｄ・・・・・（３）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００５１】
図７は、本発明の第４の実施形態である半導体集積回路の静電気保護装置の構造図である。  図７において、本発明の第４の実施形態である半導体集積回路の静電気保護装置のサイリスタを構成するｎｐｎトランジスタは、ｎ型アノードゲート高濃度不純物領域１２、ｎ型ウェル層８等からコレクタ領域が形成され、ｐ型カソードゲート高濃度不純物領域１８、ｐ型ウェル層２、ｐ型基板１等からベース領域が形成され、ｎ型カソード高濃度不純物領域６より、エミッタ領域が形成されている。このｎｐｎトランジスタでは、ｐ型アノード高濃度不純物領域１１とｐ型ウェル層２との距離を制御する第３素子分離絶縁体３ｃの間隔Ｄが、通常より長く設定されている。その他の構成は、図１に示す第１の実施形態である半導体集積回路の静電気保護装置と同様である。
【００５２】
この結果、静電気保護装置に使用されているサイリスタを構成するｎｐｎトランジスタは、ｎｐｎトランジスタのコレクタ領域のｎ型ウェル層８が長くなることによって、コレクタ抵抗が増加し、コレクタ電流が減少するとともに、エミッタ電流も減少するために、ベース／エミッタ間の電位差が小さくなることによって、ｎｐｎトランジスタを駆動させる電圧が高くなり、静電気保護装置のホールディング電圧も高くなる。
【００５３】
図８は、ｐ型アノード高濃度不純物領域１１とｐ型ウェル層２との距離を制御する第３素子分離絶縁体３ｃの間隔Ｄと、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図８より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、第３素子分離絶縁体３ｃの間隔Ｄを２．５μｍ以上にすると、静電気保護装置のホールディング電圧が約４．５Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。第３素子分離絶縁体３ｃの間隔Ｄをｘ（変数）とし、半導体集積回路の電源電圧をＶｄｄとすると次の関係式（４）が成立する。
【００５４】
１．６ｘ＋０．８＞Ｖｄｄ・・・・・（４）
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００５５】
図９は、図１に示す半導体集積回路における静電気保護装置の製造工程において、ｐ型基板１より高濃度の不純物濃度を有するｐ型ウェル層２を形成する工程の一例を示す断面図である。まず、ｐ型基板１の上部内に複数の素子分離絶縁体３を形成し、ｐ型基板１の表面全体を薄い酸化膜４で覆う。次に、薄い酸化膜４上の全体にフォトレジストを塗布し、ｐ型ウェル層２を形成するためのフォトマスクを用いて、フォトリソグラフィーによって、ｐ型ウェル層２形成用のフォトレジスト５をパターニングする。その後、薄い酸化膜４上のフォトレジスト５によってパターニングされていない領域に、イオン注入によってｐ型ウェル層２を形成するｐ型不純物を注入する。イオン注入後、フォトレジスト５を除去し、熱処理を行い、ｐ型不純物をｐ型基板１内に拡散させてｐ型ウェル層２を形成する。
【００５６】
ｐ型ウェル層２を形成するｐ型不純物をイオン注入する場合には、ｐ型ウェル層２形成用のフォトレジスト５をマスクとして、再度、高エネルギーでイオン注入を行うことにより、ｐ型ウェル層２の表面から深い領域の不純物濃度を高濃度にすることができるとともに、ｐ型ウェル層２内に形成されるｎｐｎトランジスタ領域の電流電圧特性に影響を与えるｐ型ウェル層２上（エミッタ領域）の不純物濃度を変化させずに、ｐ型ウェル層２を低抵抗領域にすることができる。
【００５７】
この結果、前述のｎｐｎトランジスタのベース領域であるｐ型ウェル層２を低抵抗領域にすることができ、静電気保護装置に使用されているサイリスタを構成するｎｐｎトランジスタのベース／エミッタ間の抵抗値が低くなり、ｎｐｎトランジスタを駆動させる電圧が高くなるために、静電気保護装置のホールディング電圧も高くなる。
【００５８】
図１０は、ｐ型ウェル層２の形成において、２５０ｋｅＶの注入エネルギーでボロン（Ｂ）をイオン注入した場合のボロンのドーズ量（注入量）と、静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。図１０より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、ボロンのドーズ量を１．４×１０13／ｃｍ2以上すると、静電気保護装置のホールディング電圧が４．０Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。
【００５９】
この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタには、サイリスタがｏｆｆ状態からｏｎ状態になるトリガー電圧が印加され、サイリスタを通して雑音信号は、半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００６０】
図１１は、図９の半導体集積回路における静電気保護装置の製造工程において、ｐ型ウェル層２が形成されると、次にｎ型ウェル層８を形成することを示す。この場合、ｐ型ウェル層２を形成後、薄い酸化膜４上の全体にフォトレジストを塗布し、ｎ型ウェル層８を形成するためのフォトマスクを用いて、フォトリソグラフィーによって、ｎ型ウェル層８形成用のフォトレジスト７をパターニングする。その後、薄い酸化膜４上のフォトレジスト７によってパターニングされていない領域に、イオン注入によってｎ型ウェル層８を形成するｎ型不純物を注入する。イオン注入後、フォトレジスト７を除去し、熱処理を行い、ｎ型不純物をｐ型基板１内に拡散させてｎ型ウェル層８を形成する。ｐ型ウェル層２の形成は、図９に示す場合と同様である。
【００６１】
ｐ型基板１の上部にｐｎｐトランジスタが設けられるｎ型ウェル層８を形成するｎ型不純物をイオン注入する場合には、ｎ型ウェル層８形成用のフォトレジスト７をマスクとして、再度、高エネルギーでイオン注入を行うことにより、ｎ型ウェル層８の表面から深い領域の不純物濃度を高濃度にすることができるとともに、ｎ型ウェル層８内に形成されるｐｎｐトランジスタ領域の電流電圧特性に影響を与えるｎ型ウェル層８上（エミッタ領域）の不純物濃度を変化させずに、ｎ型ウェル層８を低抵抗領域にすることができる。ｐｎｐトランジスタのベース領域であるｎ型ウェル層８を低抵抗領域にすることによって、静電気保護装置に使用されているサイリスタを構成するｐｎｐトランジスタのベース／エミッタ間の抵抗値が低くなり、ｐｎｐトランジスタを駆動させる電圧が高くなるために、静電気保護装置のホールディング電圧も高くなる。
【００６２】
図１２は、ｎ型ウェル層８の形成において、６００ｋｅＶの注入エネルギーでリン（Ｐ）をイオン注入した場合のリンのドーズ量（注入量）と、静電気保護装置のホールディング電圧との関係をシミュレーションした結果のグラフである。図１２より、半導体集積回路の電源電圧が３．３Ｖの場合であれば、リンのドーズ量を４．０×１０13／ｃｍ2以上すると、静電気保護装置のホールディング電圧が約３．８Ｖ以上となり、半導体集積回路の電源電圧３．３Ｖ以上に調整可能である。この結果、半導体集積回路の通常動作時において、大電圧の雑音信号が印加されると、サイリスタがｏｎ状態になり、サイリスタを通して雑音信号が半導体集積回路の外部に流れ、雑音信号が通過した後は、半導体集積回路の電源電圧より静電気保護装置のホールディング電圧（保持電圧）が高いために、サイリスタはｏｆｆ状態となり、静電気保護装置がｏｎ状態を継続するラッチアップ現象を回避することができる。
【００６３】
図１３は、本発明の静電気保護装置を用いた静電気保護回路である。この静電気保護回路は、静電気保護装置２７がダイオード回路３８とが直列接続されているために、双方向の電流が流せる。静電気保護装置２７には、静電気保護装置２７のカソード端子２５およびカソードゲート端子２６に、順方向が逆になるように並列接続されたダイオード回路が接続されている。ダイオード回路３８は、順方向を揃えて直列接続されたダイオード列２９とダイオード２８とが互いに順方向が逆になるように並列接続されている。ダイオード列２９のアノード端子は、ダイオード２８のカソード端子と接続され、ダイオード列２９のカソード端子は、ダイオード２８のアノード端子と接続されている。そして、ダイオード列２９のアノード端子とダイオード２８のカソード端子の接続部分が静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに接続され、ダイオード列２９のカソード端子とダイオード２８のアノード端子の接続部分が静電気保護回路のカソード端子３２になっている。
【００６４】
ダイオード列２９のように、ダイオードの順方向を揃えて直列に多段接続することによって、ダイオード一段当たりのｐｎ接合間の電圧０．６Ｖの整数倍の電圧分だけ図１３の静電気保護回路のホールディング電圧を増加させることができる。この結果、ダイオード列２９の多段接続の段数を最適化することによって、図１３の静電気保護回路のホールディング電圧を半導体集積回路の電源電圧以上に調整することが可能である。
【００６５】
図１４は、本発明の静電気保護装置を用いた静電気保護回路の他の例を示している。この静電気保護回路には、静電気保護装置２７にｎ型ＭＯＳトランジスタ３０が直列接続されている。ｎ型ＭＯＳトランジスタ３０のドレイン端子は、静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに接続され、ｎ型ＭＯＳトランジスタ３０のゲート端子およびソース端子は、短絡されており静電気保護回路のカソード端子３２となっている。これにより、ｎ型ＭＯＳトランジスタ３０のホールディング電圧分だけ、図１４の静電気保護回路のホールディング電圧を増加させることができることができ、図１４の静電気保護回路のホールディング電圧は、半導体集積回路の電源電圧以上に調整することが可能である。
【００６６】
尚、ｎ型ＭＯＳトランジスタ３０は、ウェル層とドレイン領域との間に寄生ダイオードを形成するために、双方向に電流を流すことが可能である。
【００６７】
図１５は、本発明の静電気保護装置を用いた静電気保護回路さらに他を示している。この静電気保護回路には、静電気保護装置２７に抵抗３１が直列接続されている。静電気保護装置２７のカソード端子２５とカソードゲート端子２６とに抵抗３１が直列接続されており、静電気保護装置２７のホールディング電流をＩｈとし、抵抗３１の抵抗値をＲ３１とすると、Ｉｈ×Ｒ３１の電圧値分だけ、図１５の静電気保護回路のホールディング電圧を増加させることができ、抵抗３１の抵抗値を最適化することによって、図１５の静電気保護回路のホールディング電圧を、半導体集積回路の電源電圧以上に調整することが可能である。
【００６８】
尚、抵抗３１は、ポリシリコン、拡散抵抗、シリサイド抵抗、コンタクト・ビア抵抗、ウェル抵抗によって形成することができる。
【００６９】
【発明の効果】
本発明の半導体集積回路の静電気保護装置は、第１導電型半導体基板内に形成された第１導電型ウェル層と、第１導電型ウェル層に隣接して、第１導電型半導体基板内に形成された第２導電型ウェル層と、第１導電型ウェル層上に形成されている第１導電型カソードゲート高濃度不純物領域と、第１導電型カソードゲート高濃度不純物領域と第１素子分離絶縁体によって分離されて、該第１導電型ウェル層上に設けられた第２素子分離絶縁体および第１素子分離絶縁体の間に形成された第２導電型カソード高濃度不純物領域と、第２導電型ウェル層上に形成されている第２導電型アノードゲート高濃度不純物領域と、第２導電型アノードゲート高濃度不純物領域と第４素子分離絶縁体によって分離されて、該第２導電型ウェル層上に設けられた第３素子分離絶縁体および第４素子分離絶縁体の間に形成された第１導電型アノード高濃度不純物領域と、を有していることによって、半導体集積回路の製造工程に特別な工程およびフォトマスクを追加することなく、静電気保護装置のホールディング電圧が半導体集積回路の電源電圧以上に調整でき、外部雑音信号によって静電気保護装置を構成するサイリスタがｏｎ状態を保持するラッチアップを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図２】その静電気保護装置の素子分離絶縁体の間隔Ａと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図３】本発明の第２の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図４】その静電気保護装置の素子分離絶縁体の間隔Ｂと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図５】本発明の第３の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図６】その静電気保護装置の素子分離絶縁体の間隔Ｃと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図７】本発明の第４の実施形態である半導体集積回路の静電気保護装置の構造図である。
【図８】その静電気保護装置の素子分離絶縁体の間隔Ｄと静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図９】本発明の半導体集積回路の静電気保護装置の製造工程におけるｐウェル層を形成する工程を示す断面図である。
【図１０】ｐ型ウェル層の形成において、ボロン（Ｂ）をイオン注入した場合のボロンのドーズ量（注入量）と静電気保護装置のホールディング電圧との関係をシミュレーションした結果を示すグラフである。
【図１１】本発明の半導体集積回路の静電気保護装置の製造工程におけるｎウェル層を形成する工程を示す断面図である。
【図１２】ｎ型ウェル層８の形成において、リン（Ｐ）をイオン注入した場合のリンのドーズ量（注入量）と静電気保護装置のホールディング電圧との関係をシミュレーションした結果のグラフである。
【図１３】本発明の半導体集積回路の静電気保護装置を用いた静電気保護回路である。
【図１４】本発明の半導体集積回路の静電気保護装置を用いた他の静電気保護回路である。
【図１５】本発明の半導体集積回路の静電気保護装置を用いたさらに他の静電気保護回路である。
【図１６】従来の静電気保護装置を設けた静電気保護回路の構成例を示す模式図である。
【図１７】従来の静電気保護装置の断面図である。
【図１８】従来の静電気保護回路の概略回路図である。
【符号の説明】
１    ｐ型基板
２    ｐ型ウェル層
３    素子分離絶縁体
３ａ  第１素子分離絶縁体
３ｂ  第２素子分離絶縁体
３ｃ  第３素子分離絶縁体
３ｄ  第４素子分離絶縁体
４    薄い酸化膜
５    フォトレジスト
６    ｎ型カソード高濃度不純物領域
７    フォトレジスト
８    ｎ型ウェル層
９    ｐ型高濃度不純物領域
１０  ｎ型高濃度不純物領域
１１  ｐ型アノード高濃度不純物領域
１２  ｎ型アノードゲート高濃度不純物領域
１３  シリサイド層
１４  シリサイド層
１５  ゲート側壁絶縁体
１６  ポリシリコン
１７  ゲート酸化膜
１８  ｐ型カソードゲート高濃度不純物領域
１９  コンタクト部
２０  層間絶縁体
２１  メタル
２２  メタル
２３  メタル
２４  アノード端子
２５  カソード端子
２６  カソードゲート端子
２７  静電気保護装置
２８  ダイオード
２９  ダイオード列
３０  ｎ型ＭＯＳトランジスタ
３１  抵抗
３２  静電気保護回路のカソード端子
３３  基準電圧端子
３４  電源供給線
３５  基準電圧線
３６  半導体集積回路
３７  電源供給端子
３８  ダイオード回路
５０  ツェナーダイオード
５１  抵抗
５２  抵抗
５３  ｎｐｎトランジスタ
５４  抵抗
５５  ベース抵抗
５６  ｐｎｐトランジスタ
５７  ベース抵抗
５８  サイリスタ
【図１】
0003909741.tif 000002
【図２】
0003909741.tif 000003
【図３】
0003909741.tif 000004
【図４】
0003909741.tif 000005
【図５】
0003909741.tif 000006
【図６】
0003909741.tif 000007
【図７】
0003909741.tif 000008
【図８】
0003909741.tif 000009
【図９】
0003909741.tif 000010
【図１０】
0003909741.tif 000011
【図１１】
0003909741.tif 000012
【図１２】
0003909741.tif 000013
【図１３】
0003909741.tif 000014
【図１４】
0003909741.tif 000015
【図１５】
0003909741.tif 000016
【図１６】
0003909741.tif 000017
【図１７】
0003909741.tif 000018
【図１８】
0003909741.tif 000019