(57)【特許請求の範囲】
【請求項１】
メモリーセルアレイ部及び基準セルアレイ部を持つ強誘電体メモリー素子の製造方法において、
前記メモリーセルアレイ部の所定領域に順に積層されたメモリーセルストレージ電極及び強誘電体膜パターンを形成すると同時に前記基準セルアレイ部の所定領域に基準セルストレージ電極を形成する段階と、
前記結果物全面に前記強誘電体膜パターンを露出させる誘電体膜パターンを形成する段階と、
前記露出された強誘電体膜パターンを覆うメモリーセルプレート電極及び前記基準セルストレージ電極の上の誘電体膜を覆う基準セルプレート電極を形成する段階とを含むことを特徴とする強誘電体メモリー素子の製造方法。
【請求項２】
前記メモリーセルストレージ電極、前記強誘電体膜パターン及び前記基準セルストレージ電極を形成する段階は
半導体基板の上に第1導電膜及び強誘電体膜を順に形成する段階と、
前記強誘電体膜をパターニングして前記メモリーセルアレイ部の第1導電膜の所定領域の上に強誘電体膜パターンを形成する段階と、
前記強誘電体膜パターンを覆う第1フォトレジストパターン及び前記基準セルアレイ部の第1導電膜の所定領域を覆う第2フォトレジストパターンを形成する段階と、
前記第1及び第2フォトレジストパターンを蝕刻マスクとして前記第1導電膜を蝕刻することによって、前記強誘電体膜パターン及び前記第2フォトレジストパターンの下に各々メモリーセルストレージ電極及び基準セルストレージ電極を形成する段階と、
前記第1及び第2フォトレジストパターンを除去する段階とを含むことを特徴とする請求項１に記載の強誘電体メモリー素子の製造方法。
【請求項３】
前記第1導電膜は白金膜で形成することを特徴とする請求項２に記載の強誘電体メモリー素子の製造方法。
【請求項４】
前記強誘電体膜はPZT膜で形成することを特徴とする請求項２に記載の強誘電体メモリー素子の製造方法。
【請求項５】
前記誘電体膜パターンはチタン酸化膜で形成することを特徴とする請求項１に記載の強誘電体メモリー素子の製造方法。
【請求項６】
前記メモリーセルプレート電極及び前記基準セルプレート電極は白金膜で形成することにより行うことを特徴とする請求項１に記載の強誘電体メモリー素子の製造方法。
【請求項７】
前記メモリーセルプレート電極及び前記基準セルプレート電極を形成する段階以後に前記メモリーセルプレート電極及び前記基準セルプレート電極が形成された結果物全面に上部層間絶縁膜を形成する段階と、
前記上部層間絶縁膜をパターニングして前記メモリーセルプレート電極及び前記基準セルプレート電極を露出させる金属コンタクトホールを形成する段階と、
前記露出されたメモリーセルプレート電極及び前記露出された基準セルプレート電極の上に各々メモリーセルプレートライン及び基準セルプレートラインを形成する段階をさらに具備することを特徴とする請求項１に記載の強誘電体メモリー素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリー素子、その駆動方法及びその製造方法に係り、特に基準セルのキャパシタとして線形キャパシタを使用する強誘電体メモリー素子、これに貯蔵された情報を読み出す方法及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリー素子は二つの電極の間に強誘電体膜を介在させた強誘電体キャパシタをメモリーセルに採択した半導体素子である。強誘電体膜は、双極子(dipole)でなされてあるので、外部から加えられる電界によって双極子が一定方向に配列される。一旦双極子が電界により一定方向に配列されれば、電界を除いても双極子は既に配列された状態をそのまま維持する。これに伴い、強誘電体キャパシタは、外部から電界が加えなくても前状態をそのまま維持する性質があるので不揮発性記憶素子として広く使われるている。このような強誘電体膜には、PZT(lead zirconate titanate)膜などが広く使われている。前述した強誘電体膜の代表的な特性、すなわちヒステリシス特性が図1に示されてある。ここで、横軸は強誘電体膜に加えられた電圧を示しており、縦軸は強誘電体膜の分極を示す。
【０００３】
図1を参照すれば、強誘電体膜に正の電圧及び負の電圧を加えれば、一定ループに沿って分極が発生する。言い換えれば、強誘電体膜に所定の正の電圧を加えて正の最大分極+Pmを持つ点Bに到達させた後に電圧を0Vに下げれば、正の残留分極+Prが残存する点Cに到達する。引続き、電圧を負(-）の方向に上げれば、分極状態が0である負のコアーシブ電圧-Vcを経て負の最大分極-Pmを持つ点Dに到達する。続いて、再び電圧を陽(+）の方向に上げて0Vになれば、強誘電体膜は負(-）の残留分極-Prが残存する点Aに到達する。次に、電圧を正の方向に上げれば、分極状態が0である正のコアーシブ電圧+Vcを経て正の最大分極点Bに到達する。このように強誘電体膜は0Vの電圧において残留分極が形成された状態を維持することで図1に示したように一定ループを持つヒステリシス特性を見せる。
【０００４】
前述した強誘電体膜のヒステリシス特性を利用する強誘電体メモリー素子は一般的にメモリーセルに貯蔵された情報を読出すために基準セル、すなわちダミーセルを広く採択している(米国特許第4、873、664号)。
前記した米国特許第4、873、664号で説明された一実施の形態によれば、一つのダミーセルのビットラインと連結された感知増幅器は複数個のメモリーセルが共有する一つのビットラインに連結される。そして、ダミーセルのキャパシタはメモリーセルのキャパシタと同じ強誘電体膜を採択している。このように一つのダミーセルが複数個のメモリーセルと比較されるように設計する理由は強誘電体メモリー素子の集積度を上げるための目的である。しかし、強誘電体メモリー素子の集積度を上げるために、一つのダミーセルと比較されるメモリーセルの数を上げるほどダミーセルの動作頻度数が上がる。このように、一つのダミーセルが動作する回数が上がれば、ダミーセルを構成する強誘電体キャパシタの強誘電体膜が容易に劣化され図1で説明した残留分極Prの量がますます減少し、結果的に、強誘電体メモリー素子の寿命が縮まる。
【０００５】
【発明が解決しようとする課題】
本発明が果たそうとする技術的課題は、メモリーセルの集積度はもちろん、基準セルの寿命を改善させ得る強誘電体メモリー素子、及びその駆動方法を提供することにある。
本発明が果たそうとする他の技術的課題は、前記強誘電体メモリー素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記技術的課題を果たすための本発明の望ましい態様によれば、本発明に関連する強誘電体メモリー素子は複数のメモリーセルが配列されたメモリーセルアレイ部と、前記メモリーセルに貯蔵された情報のポテンシャルと比較される基準電圧を発生させる複数の基準セルが配列された基準セルアレイ部と、前記メモリーセルの中の望みのメモリーセル及び前記基準セルの中の望みの基準セルを選択するためのローアドレス信号及びカラムアドレス信号を各々出力させるローデコーダ及びカラムデコーダと、前記選択されたメモリーセル及び前記選択された基準セルの情報を相互比較して選択されたメモリーセルの情報を出力させる感知増幅器部と、前記感知増幅器部から出力される信号を外部へ出力させる入出力回路部と、前記基準セルのビットライン及び接地端子の間に接続され前記基準セルの線形キャパシタを放電させるためのスイッチング素子、例えばMOSトランジスターを具備する。
【０００７】
ここで、一つの感知増幅器は2つの入力端を具備し、この2つの入力端の中一つは一つの基準セルのビットラインと連結され、他の一つは複数個のメモリーセルが共有する一つのビットラインと連結される。そして、前記各々のメモリーセルはすべて一つのアクセストランジスター及び一つの強誘電体キャパシタで構成される反面、前記各々の基準セルはすべて一つのアクセストランジスター及び一つの線形キャパシタで構成されることを特徴とする。前記線形キャパシタは2つの電極の間にヒステリシス特性を持つ強誘電体膜でない一般的な誘電体膜が介在されたキャパシタを意味する。
【０００８】
一方、前記各々のメモリーセル及び基準セルの構造は一つのアクセストランジスター及び一つの線形キャパシタで構成された通常のDRAM構造と同一である。但し、メモリーセルのキャパシタが強誘電体キャパシタで構成された点が異なる。したがって、アクセストランジスターのゲート電極はワードラインと連結され、アクセストランジスターのソース領域(またはドレーン領域）はビットラインと連結される。また、メモリーセルのアクセストランジスターのドレーン領域(またはソース領域）は強誘電体キャパシタの一つの電極、すなわちストレージ電極と連結され、強誘電体キャパシタの他の一つの電極、すなわちプレート電極はプレートラインに連結される。同じく、基準セルのアクセストランジスターのゲート電極及びソース領域(またはドレーン領域）は各々ワードライン及びビットラインに連結され、基準セルのアクセストランジスターのドレーン領域(またはソース領域）は線形キャパシタの一つの電極、すなわちストレージ電極と連結される。そして、線形キャパシタの他の一つの電極、すなわちプレート電極はプレートラインと連結される。ここで、前記ワードライン及びプレートラインはローデコーダにより制御され、前記ビットラインはカラムデコーダにより制御される。
【０００９】
また、前述した本発明の強誘電体メモリー素子を動作させる方法、特にメモリーセルに貯蔵された情報を読出す方法は、まず、選択されたメモリーセル及びこれに対応する基準セル、すなわち選択された基準セルに各々連結されたメモリーセルのビットライン及び基準セルのビットラインをすべて所定の電圧でプリチャージさせる。次に、ローデコーダ及びカラムデコーダを利用して選択されたメモリーセルのワードライン及び選択された基準セルのワードラインに、第1幅（第１のパルス幅）を持つ第1パルス信号を印加することで、選択されたメモリーセルのアクセストランジスター及び選択された基準セルのアクセストランジスターをターンオンさせる。そして、前記選択されたメモリーセルのプレートライン及び選択された基準セルのプレートラインに前記第1幅より小さい第2幅（第２のオアルス幅）を持つ第2パルス信号を印加する。この時、第1パルス信号及び第2パルス信号を同時に印加したり第2パルス信号を第1パルス信号より遅く印加することが望ましい。そして、前記選択されたメモリーセルは強誘電体メモリー素子のビット構成によって1つ、または2n個の場合もある。
【００１０】
ここで、nは、正の定数である。このように各々のワードライン及び各々のプレートラインに各々第1パルス信号及び第2パルス信号を印加すれば、選択されたメモリーセルのビットライン及び選択された基準セルのビットラインに各々相互他の電圧が誘起される。さらに具体的に説明すれば、前記選択されたメモリーセルの初期状態が論理”1”である場合、すなわち強誘電体キャパシタのストレージ電極及びプレート電極に各々正(+）の電荷及び負(-）の電荷が帯電された場合には強誘電体膜内の双極子が回転することによって強誘電体キャパシタに変位電流が流れる。このような変位電流は、選択されたメモリーセルのビットライン電圧を第1電圧へ上昇させる。もしも、前記選択されたメモリーセルの初期状態が論理”0”である場合、すなわち強誘電体キャパシタのストレージ電極及びプレート電極に各々負(-）の電荷及び正(+）の電荷が帯電された場合には強誘電体膜内の双極子がほとんど回転しない。
【００１１】
したがって、論理”0”である強誘電体キャパシタに流れる変位電流は論理”1”である強誘電体キャパシタに流れる変位電流に比べて少ない電流が流れる。結果的に、初期状態が論理”0”であるメモリーセルのビットラインは前記第1電圧より低い第2電圧を持つ。この時、前記選択された基準セルのビットラインに誘起される電圧は選択された基準セルの線形キャパシタンス及び選択された基準セルビットラインの寄生キャパシタンスにより決定される。したがって、基準セルの線形キャパシタンスは選択された基準セルビットラインの電圧が前記第1電圧及び第2電圧の間の値を持つように設定すべきである。
【００１２】
前述したように選択されたメモリーセルのビットライン及び選択された基準セルのビットラインに誘起された電圧は感知増幅器に入力され、感知増幅器はこのビットライン電圧の差異を増幅させた後に、選択されたメモリーセルの増幅された情報を出力させる。
【００１３】
一方、選択されたメモリーセルに貯蔵された初期情報が、論理”0”である場合には初期情報が読出し動作の中に元の状態を維持する反面、選択されたメモリーセルに貯蔵された初期情報が、論理”1”である場合には、初期情報が読出し動作の中にフリップされ選択されたメモリーセルの情報が論理"0"に変わる。しかし、第2パルス信号が終わる時点で前記選択されたメモリーセルのプレートライン及びビットラインに各々0V及び正(+）の第2電圧が印加されるので選択されたメモリーセルが元の状態、すなわち論理”1”状態に変わる自己再貯蔵動作が自動的に施される。この時、選択された基準セルのビットラインは次の動作のために接地させる。選択された基準セルのビットラインを接地させる段階は選択された基準セルビットラインに接続されたスイッチ素子をターンオンさせることによって施される。スイッチング素子、すなわちスイッチングMOSトランジスターをターンオンさせるためにはスイッチングMOSトランジスターのゲート電極にレストアパルスを印加する。
【００１４】
前述したように本発明の強誘電体メモリー素子及びその駆動方法によれば、基準セルのキャパシタが線形キャパシタであるから強誘電体膜の劣化に起因した残留分極の減少現象が発生しない。したがって、基準セルの寿命を改善させ得る。
【００１５】
前記他の技術的課題を達成するため、本発明は、まず半導体基板の上に前記半導体基板の所定領域を露出させる第1及び第2ストレージコンタクトホールを持つ下部層間絶縁膜パターンを形成する。ここで、前記第1及び第2ストレージコンタクトホールは各々強誘電体メモリー素子のメモリーセルアレイ部及び基準セルアレイ部に形成される。次に、前記第1及び第2ストレージコンタクトホール、すなわちメモリーセルのストレージコンタクトホール及び基準セルのストレージコンタクトホールを各々充填するメモリーセルプラグパターン及び基準セルプラグパターンを形成して、前記メモリーセルプラグパターン及び基準セルプラグパターンが形成された結果物全面に第1導電膜、例えば耐酸化性が優秀な白金膜を形成する。
【００１６】
続いて、前記第1導電膜の上に強誘電体膜、例えばPZT膜を形成して、これをパターニングしてメモリーセルプラグパターン上部に強誘電体膜パターンを形成する。次に、前記強誘電体膜パターンを覆う第1フォトレジストパターン及び基準セルプラグパターンの上部に第2フォトレジストパターンを形成する。引続き、前記第1及び第2フォトレジストパターンを蝕刻マスクとして第1導電膜を蝕刻することによって、強誘電体膜パターン及びメモリーセルプラグパターンの間にメモリーセルストレージ電極を形成すると同時に基準セルプラグパターンを覆う基準セルストレージ電極を形成する。続いて、前記第1及び第2フォトレジストパターンを除いて、その結果物全面に前記強誘電体膜パターンを露出させる拡散障壁膜パターンを形成する。前記拡散障壁膜パターンは基準セルのキャパシタの誘電体膜役割をし、チタン酸化膜(TiO2)のような物質膜で形成することが望ましい。
【００１７】
次に、拡散障壁膜パターンが形成された結果物全面に耐酸化性に優れた第2導電膜、例えば白金膜を形成し、これをパターニングして前記露出された強誘電体膜パターンを覆うメモリーセルプレート電極及び前記基準セルストレージ電極の上の拡散障壁膜パターンを覆う基準セルプレート電極を形成する。続いて、前記メモリーセルプレート電極及び基準セルプレート電極が形成された結果物全面に上部層間絶縁膜を形成した後、これをパターニングして前記メモリーセルプレート電極及び基準セルプレート電極を露出させる上部層間絶縁膜パターンを形成する。引続き、前記露出されたメモリーセルプレート電極及び基準セルプレート電極の上に各々メモリーセルのプレートライン及び基準セルのプレートラインを形成する。ここで、前記強誘電体膜パターンと前記上部層間絶縁膜パターンの間に介在された拡散障壁膜パターンは強誘電体膜パターンと上部層間絶縁膜が相互反応することを防止して強誘電体膜パターンの膜質が低下されることを防止する。
【００１８】
前述したように本発明にともなう強誘電体メモリー素子の製造方法によれば、メモリーセルアレイ部及び基準セルアレイ部に各々強誘電体キャパシタ及び線形キャパシタを形成する事ができる。これに伴い、メモリーセルの情報を読出すための読出し動作の時基準セルの動作回数が増えても、基準セルの線形キャパシタは強誘電体キャパシタと共に残留分極の減少に起因する誤動作を防止することができる。結果的に、強誘電体メモリー素子の寿命を改善させ得る。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の一実施の形態について詳細に説明する。
図2は本発明及び従来技術にすべて適用される一般的な強誘電体メモリー素子の概略的なブロックダイアグラムである。
図2を参照すれば、一般的な強誘電体メモリー素子は、複数個のメモリーセルがマトリックス形態で配列されたメモリーセルアレイ部1と、前記メモリーセルに貯蔵された情報と比較するための情報を発生させる複数個の基準セルが配列された基準セルアレイ部9と、前記メモリーセルの中、望みのメモリーセル及び前記基準セルの中、望みの基準セルを選択するためのローアドレス信号及びカラムアドレス信号を各々発生させるローデコーダ3及びカラムデコーダを含む。ここで、ローデコーダ3はメモリーセルのワードラインW/L1,...,W/Ln及び基準セルのワードラインW/Lrを制御して、カラムデコーダはメモリーセルのビットラインB/L1,...,B/Lm及び基準セルのビットラインB/Lr1,...,B/Lrmを制御することによって、望みのメモリーセル及び望みの基準セルを選択する。また、ローデコーダ3はメモリーセルのプレートラインP/L1,...,P/Ln及び基準セルのプレートラインP/Lrを制御する。この時、選択されるメモリーセルの個数及び基準セルの個数は、強誘電体メモリー素子のビット構成によって1つまたは2n個の場合もある。ここで、nは正の定数である。
【００２０】
一方、メモリーセルのビットライン及び基準セルのビットラインは感知増幅器（センスアンプ）部に連結される。ここで、一つの感知増幅器（センスアンプ）の入力端は2つであり、これら2つの入力端の中一つの入力端は一つのメモリーセルのビットラインに連結され他の一つの入力端は一つの基準セルのビットラインに連結される。そして、感知増幅器は2つの入力端の電圧差異を増幅させ、メモリーセルに貯蔵された情報のみを入出力回路部11へ出力させる。ここで、カラムデコーダ及び感知増幅器部はすべてメモリーセルのビットラインB/L1,...,B/Lm及び基準セルのビットラインB/Lr1,...,B/Lrmに接続され、カラムデコーダ/感知増幅器部7を構成する。
【００２１】
図3は本発明にともなうメモリーセルアレイ部1、基準セルアレイ部9、及び感知増幅器部の一部分を示した回路図であり、図4は図3の回路図を参照して本発明にともなう読出し動作を説明するための波形図である。
まず図3を参照すれば、本発明にともなうメモリーセルアレイ部1の各々のメモリーセルは一つのアクセストランジスターTa及び一つの強誘電体キャパシタCFEで構成される。そして、前記アクセストランジスターTaのドレーン領域(またはソース領域）は強誘電体キャパシタCFEのストレージ電極と連結される。また、アクセストランジスターTaのゲート電極及びソース領域(またはドレーン領域）は各々メモリーセルワードラインW/L1,...,W/Ln及びメモリーセルビットラインB/L1,...,B/Lmに連結され、強誘電体キャパシタCFEのプレート電極はメモリーセルプレートラインP/L1,...,P/Lnに連結される。
【００２２】
一方、基準セルアレイ部9の各々の基準セルは、一つのアクセストランジスターTar及び一つの線形キャパシタCLで構成される。そして、基準セルのアクセストランジスターTarのドレーン領域(またはソース領域）は線形キャパシタCLのストレージ電極に連結される。また、アクセストランジスターTarのゲート電極及びソース領域(またはドレーン領域）は、各々基準セルワードラインW/Lr及び基準セルビットラインB/Lr1,...,B/Lrmに連結され、線形キャパシタCLのプレート電極は基準セルプレート電極P/Lrに連結される。ここで、線形キャパシタとは、強誘電体膜でない一般的な誘電体膜を使用するキャパシタを意味する。
【００２３】
引続き、カラムデコーダ/感知増幅器部7の感知増幅器部は、複数個の感知増幅器で構成される。そして、第1感知増幅器71の入力端は、第1メモリーセルビットラインB/L1及び第1基準セルビットラインB/Lr1と連結される。同じく、第2感知増幅器72の入力端は、第2メモリーセルビットラインB/L2及び第2基準セルビットラインB/Lr2と連結される。また、前記各々の基準セルビットライン及び接地端子の間にスイッチング素子、望ましくはスイッチングMOSトランジスターが接続される。すなわち、第1基準セルビットラインB/Lr1には、第1スイッチングMOSトランジスターT1が連結され、第2基準セルビットラインB/Lr2には、第2スイッチングMOSトランジスターT2が連結される。
【００２４】
そして、各々のスイッチング素子の制御端子、すなわちスイッチングMOSトランジスターのゲート電極には、レストアパルス信号が印加される。言い換えれば、第1スイッチングMOSトランジスターT1のゲート電極には第1レストアパルス信号ΦRST1が印加され、第2スイッチングMOSトランジスターT2のゲート電極には、第2レストアパルス信号ΦRST2が印加される。ここで、前記スイッチング素子は、基準セルビットラインを接地させて基準セルの線形キャパシタを放電させるための素子である。図3で参照符号Cbl1で示したした素子は、第1メモリーセルビットラインB/L1の寄生キャパシタ、すなわち第1寄生キャパシタを示し、参照符号Cblr1で示した素子は、第1基準セルビットラインB/Lr1の寄生キャパシタ、すなわち第2寄生キャパシタを示す。また、参照符号Cbl2で表示した素子は、第2メモリーセルビットラインB/L2の寄生キャパシタ、すなわち第3寄生キャパシタを示し、参照符号Cblr2で示した素子は、第2基準セルビットラインB/Lr2の寄生キャパシタ、すなわち第4寄生キャパシタを示す。このような第1ないし第4寄生キャパシタCbl1、Cblr1、Cbl2、Cblr2は、全てのメモリーセルビットライン及び全ての基準セルビットラインに存在するキャパシタである。
【００２５】
図4は、図3の所定のメモリーセルに貯蔵された情報を読出すための波形図である。
図3及び図4を参照して本発明にともなう読出し方法を説明する。
前記複数のメモリーセルの中、第1メモリーセルワードラインW/L1及び第1メモリーセルビットラインB/L1が交差する部分に位置する第1メモリーセルC11に貯蔵された情報を読出すための方法はまず、第1メモリーセルビットラインB/L1及びこれに対応する第1基準セルビットラインB/Lr1を所定の電圧、例えば0Vでプリチャージさせる。次に、前記第1メモリーセルワードラインW/L1及び前記基準セルワードラインW/Lrに第1幅TD1を持つ第1パルス信号ΦWLを印加して第1メモリーセルC11のアクセストランジスター及び第1基準セルCr1のアクセストランジスターをターンオンさせる。
【００２６】
このように第1メモリーセルビットラインB/L1及び第1基準セルビットラインB/Lr1をプリチャージさせ、第1メモリーセルワードラインW/L1及び基準セルワードラインW/Lrに第1パルス信号ΦWLを印加すれば、第1メモリーセルC11及びこれに対応する第1基準セルCr1が選択される。また、前記選択された第1メモリーセルC11のプレートライン、すなわち第1メモリーセルプレートラインP/L1及び前記選択された第1基準セルCr1のプレートライン、すなわち基準セルプレートラインP/Lrに、前記第1幅TD1より小さい第2幅TD2を持つ第2パルス信号ΦPLを印加する。ここで、第1及び第2パルス信号ΦWL、ΦPLは、同時に印加されることが望ましい。この時、前記第1メモリーセルC11の初期情報が論理”１”である場合、すなわち強誘電体キャパシタCFEのストレージ電極及びプレート電極に、各々正(+）の電荷及び負(-）の電荷が帯電された場合には、前記強誘電体キャパシタCFEの双極子が回転する。
【００２７】
これに伴い、強誘電体キャパシタCFEに変位電流が流れるようになって、前記第1寄生キャパシタCbl1が充電電される。結果的に、第1メモリーセルビットラインB/L1に初期のプリチャージされた電圧が上昇して第1電圧V1が誘起される。これに反して、前記第1メモリーセルC11の初期情報が論理”0”である場合、すなわち強誘電体キャパシタCFEのストレージ電極及びプレート電極に各々負(-）の電荷及び正(+）の電荷が帯電された場合には、前記強誘電体キャパシタCFEの双極子がほとんど回転しない。これに伴い、前記第1メモリーセルビットラインB/L1に前記第1電圧V1より低い第2電圧V2が誘起される。
【００２８】
一方、第1基準セルビットラインB/Lr1に誘起される電圧VBLr1は、第1基準セルCr1のキャパシタが線形キャパシタであるから前記線形キャパシタンスCL及び前記第2寄生キャパシタンスCblr1によって決定される。これを数式で表現すれば次の通りである。
【００２９】
VBLr1=(Vcc×CL)／(CL＋Cblr1)
【００３０】
ここで、Vccは基準セルプレートラインP/Lrに印加される第2パルス信号の電圧を示しており、一般的な電源電圧を使用することが望ましい。そして、第2寄生キャパシタンスCblr1は、工程パラメータによって決定される値である。結果的に、前記第1基準セルビットラインに誘起される電圧VBLr1が、前記第1電圧V1及び第2電圧V2の間の値を持つように線形キャパシタンスCLが適切に設計されるべきである。
【００３１】
このように第1メモリーセルビットラインB/L1及び第1基準セルビットラインB/Lr1に誘起される電圧は図3の第1感知増幅器71によって増幅されて第1メモリーセルC11の情報のみを出力させる。このような出力信号に対する波形図Φ1、Φ0が図4に示されてある。ここで、波形図Φ1は、第1メモリーセルの初期情報が論理"1"である場合に該当して、波形図Φ0は、第1メモリーセルの初期情報が論理”0”である場合に該当する。そして、各々の波形図Φ0、Φ1において、点線で示した波形は第1基準セルの出力波形であり、実線で示した波形は第1メモリーセルの出力波形である。
【００３２】
一方、前記第1メモリーセルC11の初期情報が論理”1”である場合に強誘電体キャパシタCFEは、前記第2パルス信号ΦPLが印加される間双極子が回転されて論理”0”に該当する状態にフリップされる。反面、前記第1メモリーセルC11の初期情報が論理”0”である場合に強誘電体キャパシタCFEは初期情報をそのまま維持する。しかし、第1パルス信号ΦWLが持続される状態で、第2パルス信号ΦPLが0Vに降下されれば、前記第1メモリーセルC11の強誘電体キャパシタCFEは初期の状態、すなわち論理”1”である状態に回復される自己再貯蔵動作が自動的に遂行される。
【００３３】
この時、前記第1基準セルビットラインB/Lr1は次の動作のために接地させるべきである。第1基準セルビットラインB/Lr1を接地させるために第1スイッチング素子、すなわち第1スイッチングMOSトランジスターT1をターンオンさせるべきである。第1スイッチングMOSトランジスターT1をターンオンさせるためにそのゲート電極に第1レストアパルス信号ΦRST1を印加する。
【００３４】
前述したように本発明にともなう強誘電体メモリー素子及びその駆動方法によれば、メモリーセルが強誘電体キャパシタを具備する反面、基準セルは線形キャパシタを具備する。したがって、基準セルの読出し動作回数が増えても、強誘電体膜のヒステリシス特性劣化に起因する残留分極の減少現象を避けることができる。結果的に、基準セルの寿命を改善させ得る。
図5ないし図8は、本発明にともなう強誘電体メモリー素子の製造方法を説明するための断面図である。ここで、参照符号m及びrで示した部分は各々メモリーセルアレイ部及び基準セルアレイ部を示す。
【００３５】
図5は、第1導電膜107及び強誘電体膜パターン109を形成する段階を説明するための断面図である。まず、半導体基板101の上に下部層間絶縁膜を形成して、これをパターニングして半導体基板101の所定領域を露出させる第1ストレージコンタクトホール及び第2ストレージコンタクトホールを持つ下部層間絶縁膜パターン103を形成する。第1ストレージコンタクトホールはメモリーセルアレイ部mに形成されて、第2ストレージコンタクトホールは基準セルアレイ部rに形成される。前記第1ストレージコンタクトホールにより露出された半導体基板101の所定領域はメモリーセルのアクセストランジスター(図示せず）のドレーン領域に該当して、前記第2ストレージコンタクトホールにより露出された半導体基板101の所定領域は基準セルのアクセストランジスター(図示せず）のドレーン領域に該当する。
【００３６】
次に、第1ストレージコンタクトホールを充填するメモリーセルプラグパターン105a及び第2ストレージコンタクトホールを充填する基準セルプラグパターン105bを形成する。前記プラグパターン105a、105bはタングステン膜またはドーピングされたポリシリコン膜で形成する。続いて、前記プラグパターン105a、105bが形成された結果物全面に第1導電膜107、例えば耐酸化性が優秀な白金膜を形成する。引続き、前記第1導電膜107の上に強誘電体膜、例えばPZT膜を形成して、これをパターニングして前記メモリーセルプラグパターン105aの上部に強誘電体膜パターン109を形成する。そして、前記強誘電体膜パターン109を覆う第1フォトレジスターパターン111a及び前記基準セルプラグパターン105bの上の第1導電膜107を覆う第2フォトレジストパターン111bを形成する。
【００３７】
図6は、メモリーセルストレージ電極107a、基準セルストレージ電極107b及び拡散障壁膜パターン113を形成する段階を説明するための断面図である。具体的に説明すれば、前記第1及び第2フォトレジストパターン111a、111bを蝕刻マスクとして前記第1導電膜107を蝕刻することによって、前記メモリーセルプラグパターン105a及び前記強誘電体膜パターン109の間に介在されたメモリーセルストレージ電極107aを形成すると同時に、前記基準セルプラグパターン105bの上に基準セルストレージ電極107bを形成する。続いて、前記第1及び第2フォトレジストパターン111a、111bを除いた後に、その結果物全面に拡散障壁膜、例えばチタン酸化膜を形成する。
【００３８】
次に、前記拡散障壁膜をパターニングして前記強誘電体膜パターン109を露出させる拡散障壁膜パターン113を形成する。前記拡散障壁膜パターン113は基準セルキャパシタの誘電体膜として使われる。また、拡散障壁膜パターン113はメモリーセルキャパシタの強誘電体膜パターン109が後続工程で形成される上部層間絶縁膜と相互接触されることを防止する。したがって、拡散障壁膜パターン113を形成することによって、強誘電体膜パターン109が上部層間絶縁膜と相互反応する現象を抑制させ得る。結果的に、強誘電体膜パターン109の膜質が低下されることを防止できる。
【００３９】
図7は、メモリーセルプレート電極115a及び基準セルプレート電極115bを形成する段階を説明するための断面図である。詳細に説明すれば、前記拡散障壁膜パターン113が形成された結果物全面に耐酸化性が優秀な第2導電膜、例えば白金膜を形成して、これをパターニングして前記露出された強誘電体膜パターン109を覆うメモリーセルプレート電極115a及び前記基準セルストレージ電極107bの上の拡散障壁膜パターン113を覆う基準セルプレート電極115bを形成する。このようにメモリーセルプレート電極115a及び基準セルプレート電極115bを形成すれば、メモリーセルアレイ部mに強誘電体キャパシタが形成され、基準セルアレイ部rに線形キャパシタが形成される。
【００４０】
図8は、メモリーセルプレートライン119a及び基準セルプレートライン119bを形成する段階を説明するための断面図である。さらに詳細に説明すれば、前記プレート電極115a、115bが形成された結果物全面に上部層間絶縁膜を形成し、これをパターニングして前記メモリーセルプレート電極115a及び前記基準セルプレート電極115bを露出させる上部層間絶縁膜パターン117を形成する。次に、上部層間絶縁膜パターン117が形成された結果物全面に金属膜のような導電膜を形成して、これをパターニングして前記メモリーセルプレート電極115aと連結されたメモリーセルプレートライン119a及び基準セルプレート電極115bと連結された基準セルプレートライン119bを形成する。
【００４１】
【発明の効果】
前述した本発明の望ましい実施の形態によれば、基準セルのキャパシタがヒステリシス特性を持たない誘電体膜で構成される。したがって、基準セルの動作回数が増加されても、強誘電体膜のヒステリシス特性劣化、すなわち残留分極の減少に起因する誤動作が発生する現象を防止することができる。結果的に、基準セルの寿命を改善させることによって、読出し動作の信頼性が改善された強誘電体メモリー素子を実現することができる。
本発明は、前記実施の形態に限定されることなく、当業者の水準でその変形及び改良が可能なのは明白である。
【図面の簡単な説明】
【図１】  強誘電体膜の一般的な特性を見せるヒステリシスループ曲線である。
【図２】  本発明及び従来技術にすべて適用される一般的な強誘電体メモリー素子の概略的であるブロックダイアグラムである。
【図３】  本発明の一実施の形態として示した強誘電体メモリー素子の動作を説明するための回路図である。
【図４】  図3の各々の制御端子に印加される信号の波形図及び出力端字の波形図である。
【図５】  本発明の強誘電体メモリー素子の製造方法を説明するための断面図である。
【図６】  本発明の強誘電体メモリー素子の製造方法を説明するための断面図である。
【図７】  本発明の強誘電体メモリー素子の製造方法を説明するための断面図である。
【図８】 本発明の強誘電体メモリー素子の製造方法を説明するための断面図である。
【符号の説明】
１  メモリセルアレー部
３  ローデコーダ
７  カラムデコーダ
９  基準セルアレー部
Ta  アクセストランジスター
CFE  誘電体キャパシタ
７１，７２  感知増幅器（センスアンプ）
１０１  半導体基板
１０３  下部層間絶縁膜パターン
１０７  第１導電膜
１０７a  メモリーセルストレージ電極
１０７b  基準セルストレージ電極
１０９  誘電体膜パターン
１１５a  メモリセルプレート電極
１１５b  基準セルプレート電極
１１７  上部層間絶縁膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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