(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、第１のマスク材（２２）を成膜する工程と、
前記第１のマスク材の所定領域に第１の開口部（２２ａ）を形成する工程と、
前記第１のマスク材をマスクとして前記第１の開口部よりイオン注入を行い、前記半導体層の表層部に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記第１の開口部を含む前記第１のマスク材の上に第２のマスク材（２３）を堆積する工程と、
前記第１のマスク材が露出するまで前記第２のマスク材を除去して、前記第２のマスク材に前記第１の開口部よりも小さい第２の開口部（２３ａ）を形成する工程と、
前記第１、第２のマスク材をマスクとして前記第２の開口部よりイオン注入を行い、前記ベース領域の中に該ベース領域よりも接合深さの浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記第１のマスク材と前記第２のマスクとを除去する工程と、
少なくも前記ソース領域と前記半導体層とに挟まれた前記ベース領域の表層部の上にゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に電気的に接続されるソース電極（１０）を形成する工程と、
前記半導体基板のうち、前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第２のマスク材の膜厚を制御することにより、前記ソース領域の大きさを制御することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、マスク材（２５）を成膜する工程と、
前記マスク材の所定領域に開口部（２５ａ）を形成する工程と、
前記マスク材をマスクとして、前記半導体層表面に対して所定角度を成す斜めイオン注入を行い、第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記マスク材をマスクとして前記開口部よりイオン注入を行い、前記ベース領域の中に該ベース領域よりも接合深さの浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記マスク材を除去する工程と、
少なくも前記ソース領域と前記半導体層とに挟まれた前記ベース領域の表層部の上にゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に電気的に接続されるソース電極（１０）を形成する工程と、
前記半導体基板のうち、前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
前記ベース領域を形成する工程では、前記斜めイオン注入の加速電圧及び角度を制御することにより、前記ベース領域の大きさを制御していることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、第１、第２のマスク材（４１、５１、４２、５２）を順に積層する工程と、
前記第２のマスク材（４２、５２）に、第１の開口部（４２ａ、５２ａ）を設ける工程と、
前記第１の開口部より前記第１のマスク材（４１、５１）をエッチングし、前記第１の開口部よりも大きな第２の開口部（４１ａ、５１ａ）を形成する工程と、
前記第２のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記第２のマスク材とを除去する工程と、
前記第１のマスク材をマスクとして、前記第２の開口部からイオン注入を行い、前記ソース領域を含む前記半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
少なくも前記ソース領域と前記半導体層とに挟まれた前記ベース領域の表層部の上にゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に電気的に接続されるソース電極（１０）を形成する工程と、
前記半導体基板のうち、前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記第１のマスク材をシリコン窒化膜で構成し、前記第２のマスク材をシリコン酸化膜で構成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層上に、第１、第２のマスク材（４５、６２、４６、６３）を順に積層する工程と、
前記第１及び第２のマスク材を貫通する第１の開口部（４８、７０）を設ける工程と、
前記第１及び第２のマスク材を用いて、第１の開口部からイオン注入を行い、第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記第２のマスク材をマスクとして、前記第１のマスク材をＬＯＣＯＳ酸化したのち、前記第２のマスク材及び前記第１のマスク材の酸化部分（４５ａ、６２ａ）を除去して、前記第１のマスク材に前記第１の開口部よりも大きな第２の開口部（４９、７１）を設ける工程と、
前記第１のマスク材をマスクとして、前記第２の開口部からイオン注入を行い、前記ソース領域を含む前記半導体層の所定領域に第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
少なくも前記ソース領域と前記半導体層とに挟まれた前記ベース領域の表層部の上にゲート電極（８）を形成すると共に、前記ベース領域及び前記ソース領域に電気的に接続されるソース電極（１０）を形成する工程と、
前記半導体基板のうち、前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記第１のマスク材をポリシリコンで構成し、前記第２のマスク材をシリコン窒化膜で構成していることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ベース領域を形成する工程および前記ソース領域を形成する工程を共に行った後、前記ソース領域と前記半導体層とを繋ぐように、前記ベース領域上にチャネル領域となる表面チャネル層（５）を形成する工程を有し、前記ゲート電極を形成する工程では、前記表面チャネル層の上に前記ゲート電極を形成することを特徴とする請求項１乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素を用いたＭＯＳＦＥＴの製造に関する従来の技術として、セルフアラインによりチャネルを形成するための二重拡散技術が使えないという欠点を回避する製造方法が、特開平６−１５１８６０号公報に提案されている。
図２４（ａ）〜（ｆ）にその製造工程を示す。この製造工程は、ｎ型炭化珪素基板１０１の表面を熱酸化してゲート酸化膜１０２を形成した後、多結晶シリコン又は金属よりなる傾斜面１０４を有するゲート電極１０３を形成する。その後、ゲート電極１０３をマスクの一部としてｐ型、ｎ型の不純物イオンを注入してｐベース領域１０６及びｎ+ 型ソース領域１０７を形成するというものである。
【０００３】
この方法は、注入の際のマスクとしてゲート電極１０３を用いるセルフアライン技術を適用しているため高性能化が可能である。
また、本出願人は、縦型ＭＯＳＦＥＴのチャネル移動度を向上させてオン抵抗を低減させる構造として、特願平９−２５９０７６号で出願している。
この縦型ＭＯＳＦＥＴのうち、プレーナ型ＭＯＳＦＥＴを例として、その断面図を図２０に示し、この図に基づいてプレーナ型縦型ＭＯＳＦＥＴの構造について説明する。
【０００４】
ｎ+ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型炭化珪素半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ- 型炭化珪素エピタキシャル層（以下、ｎ- 型炭化珪素エピ層という）２が積層されている。
このとき、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ+ 型炭化珪素半導体基板１およびｎ- 型炭化珪素エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ完全にらせん転位の無い結晶が得られるためである。なお、３°〜１０°程度の傾斜を設けたオフ基板を用いることもできる。
【０００５】
ｎ- 型炭化珪素エピ層２の表層部における所定領域には、所定深さを有するｐ- 型炭化珪素ベース領域３ａおよびｐ- 型炭化珪素ベース領域３ｂが離間して形成されている。また、ｐ- 型炭化珪素ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ+ 型ソース領域４ａが、また、ｐ- 型炭化珪素ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ+ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部には、ｎ+ 型ソース領域４ａ、４ｂと概ね重ならない位置に形成されたディープベース層３０ａ、３０ｂが備えられている。このディープベース層３０ａ、３０ｂによりｐ- 型炭化珪素ベース領域３ａ、３ｂが部分的に深くなっており、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２を薄くして、ｐ- 型炭化珪素ベース領域３ａ、３ｂとｎ+ 型炭化珪素半導体基板１との距離が短くなるようにしている。
【０００７】
このディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂとｎ- 型炭化珪素エピ層２との接合部における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０ａ、３０ｂを形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。このような位置にディープベース層３０ａ、３０ｂを形成しているため、寄生バイポーラトランジスタを動作させにくい経路でサージエネルギーを引く抜けるようにできる。
【０００８】
さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソース領域４ｂとの間におけるｎ- 型炭化珪素エピ層２およびｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ- 型炭化珪素ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ- 型炭化珪素エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。
【０００９】
このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。このｎ- 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ- 型ＳｉＣ層５を表面チャネル層という。
【００１０】
表面チャネル層５のドーパント濃度は、１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型炭化珪素エピ層２及びｐ- 型炭化珪素ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
また、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【００１１】
表面チャネル層５の上面およびｎ+ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されており、このポリシリコンゲート電極８はＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂおよびｐ- 型炭化珪素ベース領域３ａ、３ｂと接している。また、ｎ+ 型炭化珪素半導体基板１の裏面１ｂには、ドレイン電極１１が形成されている。
【００１２】
次に、図２０に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を、図２１〜図２３を用いて説明する。
〔図２１（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型炭化珪素半導体基板１を用意する。ここで、ｎ+ 型炭化珪素半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型炭化珪素エピ層２をエピタキシャル成長する。本例では、ｎ- 型炭化珪素エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００１３】
〔図２１（ｂ）に示す工程〕
ｎ- 型炭化珪素エピ層２の表面の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入して、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、ボロン（Ｂ+ ）を注入する場合には、温度が７００〜１０００℃で、ドーズ量が略１×１０15ｃｍ-2としている。
【００１４】
〔図２１（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、エピタキシャル成長法によって、ｎ- 型炭化珪素エピ層２の表層部及びｐ- 型炭化珪素ベース領域３ａ、３ｂの上部に表面チャネル層５を成長させる。このエピタキシャル成長のの際に実行する熱処理の温度は１２００〜１５００℃で行っている。
【００１５】
なお、このとき、プレーナ型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は所望の厚みとしている。
〔図２２（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてｎ型不純物（例えば窒素（Ｎ+ ））をイオン注入し、ｎ+ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００１６】
〔図２２（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトリソグラフィ法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ- 型炭化珪素ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００１７】
〔図２２（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなり、ディープベース層３０ａ、３０ｂの下のｎ- 型炭化珪素エピ層２における厚さが薄くなる。
【００１８】
このディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００１９】
〔図２３（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化によりゲート絶縁膜（ゲート酸化膜）７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００２０】
〔図２３（ｂ）に示す工程〕
引き続き、ポリシリコンゲート電極８の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。このとき、アニール雰囲気ガスはＨ2 、Ｎ2 若しくはＡｒのいずれかとする。その後、ゲート絶縁膜７と絶縁膜９の不要部分を除去し、コンタクトホールを形成する。
【００２１】
〔図２３（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図２０に示す縦型パワーＭＯＳＦＥＴが完成する。
【００２２】
【発明が解決しようとする課題】
上述したように、特開平６−１５１８６０号公報に示される方法によると、セルフアラインが可能となり素子の高性能化を図ることが可能となる。しかし、傾斜面１０４を有するゲート電極１０３をイオン注入マスクとして用い、イオンの加速エネルギーを制御することにより不純物のプロファイルを制御しているため、原理的にその下部に位置するゲート絶縁膜１０２にも直接イオン種が注入され、そのダメージによりゲート絶縁膜１０２の樹目用が低下するといった問題点があった。
【００２３】
また、本出願人が先に出願した縦型パワーＭＯＳＦＥＴでは、ｐ- 型炭化珪素ベース領域３ａ、３ｂとｎ+ 型ソース領域４ａ、４ｂとを別々のマスクで形成していたため、アライメントずれが発生することが判った。
このアライメントずれはチャネル長のバラツキとなるため、素子間の電気特性（しきい値電圧、耐圧、オン抵抗等）のバラツキを大きくするという問題を発生させてしまう。この問題は、特に微細パターンの素子を形成する際に顕著に発生し、素子の微細化を困難にさせる。
【００２４】
本発明は上記点に鑑みて成され、ソース領域とベース領域とを正確な位置関係で形成できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、第１のマスク材（２２）の所定領域に形成した第１の開口部（２２ａ）よりイオン注入してベース領域（３ａ、３ｂ）を形成したのち、第１の開口部を含む第１のマスク材の上に第２のマスク材（２３）を成膜すると共に、該第２のマスク材を反応性イオンエッチングで第１のマスク材が露出するまで除去して第２の開口部（２３ａ）を形成し、さらにこの第２の開口部よりイオン注入を行ってソース領域（４ａ、４ｂ）を形成することを特徴としている。
【００２８】
このように、第１の開口部を含む第１のマスク材の上に第２のマスク材を形成し、この第２のマスク材を反応性イオンエッチングによってエッチングバックすれば、第２のマスク材に第１の開口部より等間隔分だけ小さくなった第２の開口部を形成することができる。このため、第２の開口部よりイオン注入を行ってソース領域を形成すれば、ベース領域及びソース領域を自己整合的に形成することができ、これらを正確な位置関係で形成することができる。
【００２９】
なお、請求項２に示すように、第２のマスク材の膜厚を制御することにより、ソース領域の大きさを制御することをができる。つまり、第２のマスク材の膜厚によって第２の開口部と第１の開口部との間の間隔が設定されるため、第２のマスク材の膜厚に応じてソース領域の大きさを変更できる。
請求項３に記載の発明においては、マスク材の所定領域に形成した開口部より、斜めイオン注入を行ってベース領域（３ａ、３ｂ）を形成し、さらに該開口部よりイオン注入を行ってベース領域の中に該ベース領域よりも接合深さの浅いソース領域（４ａ、４ｂ）を形成することを特徴としている。
【００３０】
このように、開口部より斜めイオン注入を行った場合には、開口部の開口端よりも所定距離深い位置まで不純物が注入される。そして、ベース領域を斜めイオン注入で形成し、ソース領域を通常のイオン注入（若しくはイオン注入であってもベース領域を形成するときより小エネルギーのイオン注入）で形成するようにすれば、ソース領域をベース領域の表層部に形成することができる。これにより、ソース領域とベース領域を同一マスクで形成できるため、ベース領域及びソース領域を自己整合的に形成することができ、請求項１と同様の効果が得られる。
【００３１】
なお、請求項４に示すように、斜めイオン注入の加速電圧及び角度を制御することにより、ベース領域の大きさを制御することができる。
請求項５に記載の発明においては、半導体層（２）上に、第１、第２のマスク材（４１、５１、４２、５２）を順に積層し、第２のマスク材（４２、５２）に第１の開口部（５２ａ）を設け、第１の開口部より第１のマスク材（４１、５１）をエッチングして第１の開口部よりも大きな第２の開口部（５１ａ）を設け、第１の開口部からイオン注入を行ってソース領域（４ａ、４ｂ）を形成し、第２のマスク材を除去したのち、第２の開口部からイオン注入を行ってベース領域（３ａ、３ｂ）を形成することを特徴としている。
【００３２】
このように、第２のマスク材に形成された第１の開口部より、第１のマスク材のエッチングを行い第１の開口部よりも大きな第２の開口部を形成すれば、第２の開口部の開口端と第１の開口部の開口端との間隔が一定で形成される。このため、第１の開口部よりイオン注入を行ってソース領域を形成したのち、第２のマスク材を除去して第２の開口部よりイオン注入を行いベース領域を形成すれば、ソース領域とベース領域とを自己整合的に形成することができる。これにより、請求項１と同様の効果が得られる。
【００３３】
なお、請求項６に示されるように、第１のマスク材としてはシリコン窒化膜を用いることができ、第２のマスク材としてはシリコン酸化膜を用いることができる。
請求項７に記載の発明においては、半導体層（２）上に積層した第１、第２のマスク材（４５、６１、４６、６２）を貫通する第１の開口部（４８、７０）を設け、この第１の開口部からイオン注入を行ってソース領域（４ａ、４ｂ）を形成したのち、さらに第２のマスク材をマスクにして第１のマスク材をＬＯＣＯＳ酸化すると共に第２のマスク材及び第１のマスク材の酸化部分（４５ａ）を除去して、第１のマスク材に前記第１の開口部よりも大きな第２の開口部（４９、７１）を設け、この第２の開口部からイオン注入を行ってベース領域（３ａ、３ｂ）を形成することを特徴としている。
【００３４】
このように、第２のマスク材をマスクとして第１のマスク材をＬＯＣＯＳ酸化した場合には、第１のマスク材には第１の開口部から所定距離の部分まで酸化され、この酸化部分を除去すれば第１の開口部よりも大きな第２の開口部を形成することができる。このため、第１の開口部よりイオン注入を行ってソース領域を形成し、第２の開口部よりイオン注入を行ってベース領域を形成すれば、これらが自己整合的に形成され、請求項１と同様の効果が得られる。
【００３５】
なお、請求項８に示すように、第１のマスク材をポリシリコンで構成し、第２のマスク材をシリコン窒化膜で構成することができる。
請求項９に記載の発明においては、ベース領域を形成する工程およびソース領域を形成する工程を共に行った後、ソース領域と半導体層とを繋ぐように、ベース領域上にチャネル領域となる表面チャネル層（５）を形成することを特徴としている。
【００３６】
このように、表面チャネル層をチャネル領域とする蓄積型の炭化珪素半導体装置に適用することも可能である。
【００３７】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図１に示される縦型パワーＭＯＳＦＥＴは、図２０に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。
【００３８】
図１に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂの側面及びｎ+ 型ソース領域４ａ、４ｂの側面は、共に基板表面（ｎ- 型炭化珪素エピ層２の表面）に対してテーパ形状を成しており、それぞれが略平行な関係となっている。
また、ｐ- 型炭化珪素ベース領域３ａ、３ｂの底面及びｎ+ 型ソース領域４ａ、４ｂの底面は、基板表面（ｎ- 型炭化珪素エピ層２の表面）と略平行となっている。
【００３９】
また、表面チャネル層５がｎ+ 型ソース領域４ａ、４ｂの表面より上部に配置されている。これは、ｎ+ 型ソース領域４ａ、４ｂを形成するよりも後で表面チャネル層５を形成しているためである。
ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部には、ｎ+ 型ソース領域４ａ、４ｂを貫通し、ｐ- 型炭化珪素ベース領域３ａ、３ｂに達するコンタクトホールが形成されており、このコンタクトホールを介してソース電極１０がｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型炭化珪素ベース領域３ａ、３ｂに電気的に接触している。
【００４０】
本実施形態における縦型パワーＭＯＳＦＥＴは、上記点において図２０に示す縦型パワーＭＯＳＦＥＴと異なっている。
次に、図１に示された縦型パワーＭＯＳＦＥＴの製造工程を図２、図３に基づいて説明する。但し、これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
【００４１】
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
〔図２（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜等によってマスク材２０を成膜する。そして、このマスク材２０の所定領域、具体的にはｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する予定領域に対応する位置に、側面が略テーパ形状を成す開口部２０ａを形成する。このように略テーパ形状の開口部２０ａを形成するのは、等方性エッチング等を行うことによって実現できる。なお、この側面の角度によって、後の工程で形成されるｎ+ 型ソース領域４ａ、４ｂの大きさ（幅）を制御することができる。
【００４２】
〔図２（ｂ）に示す工程〕
次に、マスク材２０をマスクとして、基板法線方向からｐ型不純物（例えばボロンやアルミニウム等）のイオン注入を行う。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される。このときｐ型不純物が注入される深さは、概ね決定されているため、マスク材２０の表面から所定の深さ分だけ注入される。このため、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、開口部２０ａと同様の形状で形成される。
【００４３】
〔図２（ｃ）に示す工程〕
さらに、先程用いたマスク材２０をマスクとして、基板法線方向からｎ型不純物（例えば窒素）のイオン注入を行う。このときのイオン注入は、図２（ｂ）で行ったｐ型不純物のイオン注入時よりも小さなエネルギーで行う。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂよりも浅い位置にｎ型不純物が注入され、その部分におけるｐ型不純物が補償されてｎ+ 型ソース領域４ａ、４ｂが形成される。このとき、上述したようにｎ型不純物の注入深さは概ね決定されているため、ｎ+ 型ソース領域４ａ、４ｂは開口部２０ａと同様の形状で注入される。
【００４４】
このとき、ｎ+ 型ソース領域４ａ、４ｂを形成するためのマスクをｐ- 型炭化珪素ベース領域３ａ、３ｂを形成するためのマスクと同一のマスクを用いて形成しているため、ｐ- 型ベース領域３ａ、３ｂとｎ+ 型ソース領域４ａ、４ｂとが自己整合的（セルフアライン）に形成される。
このため、ｐ- 型炭化珪素ベース領域３ａ、３ｂの形成位置とｎ+ 型ソース領域４ａ、４ｂの形成位置とが正確な位置関係となる。
【００４５】
〔図３（ａ）に示す工程〕
マスク材２０を除去して、ｎ- 型炭化珪素エピ層２を露出させる。
〔図３（ｂ）に示す工程〕
フォト・エッチングによって、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部に、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂまで達するコンタクトホールを形成する。
【００４６】
この後、表面チャネル層５をエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、図１に示した縦型パワーＭＯＳＦＥＴが完成する。
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成されているため、ｎ- 型炭化珪素エピ層２の表面におけるｐ- 型炭化珪素ベース領域３ａ、３ｂの終端部からｎ+ 型ソース領域４ａ、４ｂの終端部までの距離が正確に形成でき、この上部に形成されるチャネル領域の長さ（チャネル長）を正確に設定することができる。従って、素子の特性変動が少ない良好な特性を有する縦型パワーＭＯＳＦＥＴを製造することができる。
【００４７】
なお、本実施形態では、図２０に示す本出願人が先に出願したもののように、ディープベース層３０ａ、３０ｂを形成していないものを示しているが、例えばコンタクトホールからｐ型不純物をイオン注入する等によって別途形成することもできる。
（第２実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図４に示す。この図４に示される縦型パワーＭＯＳＦＥＴも図１に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。
【００４８】
図４に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂの側面及びｎ+ 型ソース領域４ａ、４ｂの側面は、共に基板表面（ｎ- 型炭化珪素エピ層２の表面）に対して略垂直な形状を成しており、それぞれが略平行な関係となっている。なお、ｐ- 型炭化珪素ベース領域３ａ、３ｂの底面及びｎ+ 型ソース領域４ａ、４ｂの底面は、基板表面（ｎ- 型炭化珪素エピ層２の表面）と略平行となっている。本実施形態における縦型パワーＭＯＳＦＥＴは、この点において図１に示す縦型パワーＭＯＳＦＥＴと異なっている。
【００４９】
次に、図１に示された縦型パワーＭＯＳＦＥＴの製造工程を図５、図６に基づいて説明する。但し、これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００５０】
〔図５（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜等によってマスク材２２を成膜する。そして、このマスク材２２の所定領域、具体的にはｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する予定領域に対応する領域に側面が略垂直となる開口部２２ａを形成する。
【００５１】
〔図５（ｂ）に示す工程〕
次に、マスク材２２をマスクとして、基板法線方向からｐ型不純物（例えばボロンやアルミニウム等）のイオン注入を行う。これにより、ｐ型不純物が所定深さ分注入されて、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される。このとき、マスク材２２の開口部の側面を基板表面に対して略垂直としているため、ｐ- 型炭化珪素ベース領域３ａ、３ｂは、その側面が基板表面に対して略垂直となって形成される。
【００５２】
〔図５（ｃ）に示す工程〕
次に、開口部２２ａを含むマスク材２２上の全面（ウェハ全面）に、ＴＥＯＳ酸化膜２３を形成する。これにより、開口部２２ａ内もＴＥＯＳ酸化膜２３で満たされる。このとき、ＴＥＯＳ酸化膜２３のうち、開口部２２ａ内に入り込んだ部分は、開口部２２ａの中央部分ではマスク材２２上のものと同等の厚みで形成され、開口部２２ａの開口端近傍においては他の中央部分よりも厚く形成される。また、このとき、開口部２２ａに入り込んだＴＥＯＳ酸化膜２３における開口部２２ａの開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００５３】
〔図６（ａ）に示す工程〕
マスク材２２上のＴＥＯＳ酸化膜２３が無くなる程度まで、ＴＥＯＳ酸化膜２３をエッチバックする。これにより、ＴＥＯＳ酸化膜２３は、開口部２２ａ内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留して中央部分が開口するため、開口部２２ａの開口面積が縮小される。また、このとき、残留したＴＥＯＳ酸化膜２３における開口部２３ａの開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００５４】
〔図６（ｂ）に示す工程〕
さらに、マスク材２２及びＴＥＯＳ酸化膜２３をマスクとして、基板法線方向からｎ型不純物（例えば窒素）のイオン注入を行う。このときのイオン注入は、図５（ｂ）で行ったｐ型不純物のイオン注入時よりも小さなエネルギーで行う。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂよりも浅い位置にｎ型不純物が注入され、その部分におけるｐ型不純物が補償されてｎ+ 型ソース領域４ａ、４ｂが形成される。
【００５５】
このとき、ＴＥＯＳ酸化膜２３の開口部２３ａの開口端から、マスク材２２の開口部２２ａの開口端までの間隔がいずれの位置においても一定となっているため、ｎ+ 型ソース領域４ａ、４ｂはｐ- 型炭化珪素ベース領域３ａ、３ｂに対して、正確な位置関係で形成される。
〔図６（ｃ）に示す工程〕
マスク材２２及びＴＥＯＳ酸化膜２３を除去してｎ- 型炭化珪素エピ層２を露出させる。そして、さらにフォト・エッチングによって、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部に、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂまで達するコンタクトホールを形成する。
【００５６】
この後、表面チャネル層５をエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、図４に示した縦型パワーＭＯＳＦＥＴが完成する。
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域とｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成されるため、第１実施形態と同様の効果を得ることができる。
【００５７】
（第３実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図７に示す。この図７に示される縦型パワーＭＯＳＦＥＴも図１に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。
【００５８】
図７に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂの側面は、共に基板表面（ｎ- 型炭化珪素エピ層２の表面）に対して略テーパ形状を成している。一方、ｎ+ 型ソース領域４ａ、４ｂの側面は、基板表面に対して略垂直な形状を成している。このため、ｐ- 型炭化珪素ベース領域３ａ、３ｂの側面とｎ+ 型ソース領域４ａ、４ｂの側面が平行になっていない。なお、ｐ- 型炭化珪素ベース領域３ａ、３ｂの底面及びｎ+ 型ソース領域４ａ、４ｂの底面は基板表面に対して略平行となっており、互いに略平行な関係となっている。本実施形態における縦型パワーＭＯＳＦＥＴは、この点において図１に示す縦型パワーＭＯＳＦＥＴと異なっている。
【００５９】
次に、図７に示された縦型パワーＭＯＳＦＥＴの製造工程を図８に基づいて説明する。但し、この図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００６０】
〔図８（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜等によってマスク材２５を成膜する。そして、このマスク材２５の所定領域、具体的にはｎ+ 型ソース領域４ａ、４ｂ及びｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する予定領域に対応する領域に側面が略垂直となる開口部２５ａを形成する。
【００６１】
この後、基板を回転させながらｐ型不純物（例えばボロンやアルミニウム等）を斜めイオン注入し、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成する。このように、斜めイオン注入によってｐ- 型炭化珪素ベース領域３ａ、３ｂを形成しているため、ｐ- 型炭化珪素ベース領域３ａ、３ｂの側面は基板表面に対して略テーパ形状となる。
【００６２】
また、このとき、斜めイオン注入によって注入されるｐ型不純物の深さは、イオン注入時のエネルギーによって概ね決定されているため、マスク材２５の開口部２５ａの開口端から等間隔の深さまでｐ型不純物が注入される。このため、ｐ- 型炭化珪素ベース領域３ａ、３ｂの終端部と開口部２５ａの開口端との間隔は一定となる。
【００６３】
〔図８（ｂ）に示す工程〕
次に、先程用いたマスク材２５をマスクとして、基板法線方向からｎ型不純物（例えば窒素）のイオン注入を行う。このときのイオン注入は、図８（ａ）で行ったｐ型不純物のイオン注入時よりも小さなエネルギーで行う。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂよりも浅くｎ型不純物が注入され、その部分におけるｐ型不純物が補償されてｎ+ 型ソース領域４ａ、４ｂが形成される。
【００６４】
このとき、ｎ+ 型ソース領域４ａ、４ｂは、終端部が開口部２５ａの開口端とほぼ一致して形成されるため、ｐ- 型炭化珪素ベース領域３ａ、３ｂの終端部からｎ+ 型ソース領域４ａ、４ｂの終端部までの間隔が一定となり、ｎ+ 型ソース領域とｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成される。なお、このように、基板表面の法線方向からのイオン注入によってｎ+ 型ソース領域４ａ、４ｂを形成しているため、ｎ+ 型ソース領域４ａ、４ｂの側面は基板表面に対して略垂直な形状となる。
【００６５】
〔図８（ｃ）に示す工程〕
マスク材２５を除去してｎ- 型炭化珪素エピ層２を露出させる。そして、さらにフォト・エッチングによって、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部に、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂまで達するコンタクトホールを形成する。
【００６６】
この後、表面チャネル層５をエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、図７に示した縦型パワーＭＯＳＦＥＴが完成する。
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成されるため、第１実施形態と同様の効果が得られる。
【００６７】
（第４実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴは、第２実施形態における縦型パワーＭＯＳＦＥＴ（図４参照）と同様の構成であり製造方法が異なるため、構成についての説明は省略し、製造工程についてのみ説明を行う。
本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図９、図１０に基づいて説明する。但し、これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
【００６８】
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
〔図９（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）４１を所望の厚さで成膜し、さらにシリコン酸化膜（ＳｉＯ2 膜）４２を所望の厚さで成膜する。そして、フォトレジスト４３を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００６９】
〔図９（ｂ）に示す工程〕
ＣＦ4 ＋Ｈ2 ガスを用い、ＲＩＥ（リアクティブ・イオン・エッチング）によってシリコン酸化膜４２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部４２ａを設ける。このとき、ＣＦ4 ＋Ｈ2 ガスを用いてエッチングを行っているため、シリコン酸化膜のみが選択エッチングされ、シリコン窒化膜４１はエッチングされないで残る。
【００７０】
〔図９（ｃ）に示す工程〕
次に、ドライエッチングによってシリコン窒化膜４１の一部を除去し、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される予定の領域に開口部４１ａを設ける。具体的には、シリコン窒化膜４１を横方向にエッチングすることで上記領域を開口させる。このドライエッチングのエッチング量の制御は、エッチングガスの選択やエッチング時間の制御等によって行うようにしている。このときのドライエッチングによる横方向のエッチング量はいずれの方向に対しても同等となるため、開口部４２ａの開口端から開口部４１ａの開口端までの間隔がいずれの方向においても同等になる。
【００７１】
〔図１０（ａ）に示す工程〕
フォトレジスト４３を除去したのち、シリコン酸化膜４２をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
〔図１０（ｂ）に示す工程〕
そして、シリコン酸化膜４２を除去したのち、シリコン窒化膜４１をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される。
【００７２】
このとき、開口部４１ａの開口端が開口部４２ａの開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜４２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、シリコン窒化膜４１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、シリコン窒化膜４１を除去し、フォト・エッチングによって、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部に、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂまで達するコンタクトホールを形成する。さらに表面チャネル層５をエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００７３】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成されるため、第１実施形態と同様の効果が得られる。
（第５実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴは、第２実施形態における縦型パワーＭＯＳＦＥＴ（図４参照）と同様の構成であり製造方法が異なるため、構成についての説明は省略し、製造工程についてのみ説明を行う。
【００７４】
本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図１１、図１２に基づいて説明する。但し、これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００７５】
〔図１１（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にポリシリコン膜４５を所望の厚さで成膜し、さらにシリコン窒化膜（Ｓｉ3 Ｎ4 膜）４６を所望の厚さで成膜する。そして、フォトレジスト４７を堆積したのち、フォトレジスト４７のうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００７６】
〔図１１（ｂ）に示す工程〕
ＲＩＥ（リアクティブ・イオン・エッチング）によってシリコン窒化膜４６及びポリシリコン膜４５のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部４８を設ける。
〔図１１（ｃ）に示す工程〕
フォトレジスト４７を除去したのち、シリコン窒化膜４６をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
【００７７】
〔図１２（ａ）に示す工程〕
シリコン窒化膜４６をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化を行い、ポリシリコン膜４５を部分的に酸化する。これにより、ポリシリコン膜４５のうち、開口部４８の近傍の部分４５ａは酸化シリコンとなる。このとき、ポリシリコン膜４５は、開口部４８の開口端からいずれの方向にも同等な距離だけ酸化される。
【００７８】
そして、フッ酸等を用いて、シリコン窒化膜４６とポリシリコン膜４５の酸化部分４５ａをエッチング除去する。これにより、ポリシリコン膜４５には、ｎ+ 型ソース領域４ａ、４ｂを形成したときの開口部４８に比して、いずれの方向にも所定量大きくなった開口部４９が形成される。
〔図１２（ｂ）に示す工程〕
そして、シリコン窒化膜４６及びポリシリコン４５の酸化部分４５ａを除去したのち、ポリシリコン膜４５をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される。
【００７９】
このとき、開口部４９の開口端が開口部４２ａの開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン窒化膜４６をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜４５をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜４５を除去し、フォト・エッチングによって、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂの中央部に、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂまで達するコンタクトホールを形成する。さらに表面チャネル層５をエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【００８０】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが正確な位置関係で形成されるため、第１実施形態と同様の効果が得られる。
（第６実施形態）
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１３に示す。本実施形態では、ｎ+ 型ソース領域４ａ、４ｂやｐ- 型炭化珪素ベース領域３ａ、３ｂに加えて、ディープベース層３０ａ、３０ｂも自己整合的に形成できるようにする。なお、図１３に示される縦型パワーＭＯＳＦＥＴは、図１に示す縦型パワーＭＯＳＦＥＴとほぼ同様の構成であるため、異なる部分のみ説明し、同様の部分は同じ部号を付して説明を省略する。
【００８１】
図１３に示すように、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂが形成されたｎ- 型炭化珪素エピ層２の表面は、ｐ- 型炭化珪素ベース領域３ａ、３ｂの中央部において凹部５０を成している。この凹部５０は、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されており、いわゆるバスタブ形状を成している。
【００８２】
この凹部５０は、ｎ+ 型ソース領域４ａ、４ｂを貫通してｐ- 型炭化珪素ベース領域３ａ、３ｂに達するようになっている。この凹部５０の下部において、ｐ- 型炭化珪素ベース領域３ａ、３ｂは部分的に深く形成されており、この部分がディープベース層３０ａ、３０ｂを構成している。このｐ- 型炭化珪素ベース領域３ａ、３ｂを部分的に深くしたディープベース層３０ａ、３０ｂは、基板表面に水平方向を成す底面５０ａと、基板表面に対して略テーパ形状を成す側面５０ｂより構成されて、凹部５０と略平行な形状となっている。また、ディープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４ａ、４ｂとほぼオーバラップしない位置に形成されている。
【００８３】
ここで、仮に、凹部５０の側面５０ｂを基板表面に対して垂直にした場合には、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離、つまり凹部５０のコーナー近傍におけるｐ- 型炭化珪素ベース領域３ａ、３ｂの幅が非常に小さくなるため、この部分における抵抗値が高くなってしまう。しかしながら、ｎ- 型炭化珪素エピ層２、ｐ- 型炭化珪素ベース領域３ａ、３ｂ及びｎ+ 型ソース領域４ａ、４ｂで構成される寄生トランジスタを動作させにくくするためには、よりｐ- 型炭化形成ベース領域３ａ、３ｂの内部抵抗を小さくするのが好ましい。このため、凹部５０のコーナーからｎ- 型炭化珪素エピ層２までの最短距離をできるだけ長くできるように、凹部５０及びディープベース層３０ａ、３０ｂの側面５０ｂをテーパ形状としている。
【００８４】
また、表面チャネル層５ａがｎ+ 型ソース領域４ａ、４ｂの表面より上部に配置されている。これは、ｎ+ 型ベース領域４ａ、４ｂを形成するよりも後で表面チャネル層５ａを形成しているためである。
本実施形態における縦型パワーＭＯＳＦＥＴは、上記点において図２０に示す従来のものと異なっている。
【００８５】
次に、図１３に示された縦型パワーＭＯＳＦＥＴの製造工程を図１４〜図１６に基づいて説明する。但し、これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
まず、図２１（ａ）に示すように、ｎ+ 型炭化珪素半導体基板１の上にｎ- 型炭化珪素エピ層２を成膜したものを用意する。そして、以下に示す工程を順に実施する。
【００８６】
〔図１４（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にポリシリコン膜５１を所望の厚さで成膜し、さらにシリコン酸化膜（ＳｉＯ2 膜）５２を所望の厚さで成膜する。そして、フォトレジスト５３を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００８７】
〔図１４（ｂ）に示す工程〕
ＣＦ4 ＋Ｈ2 ガスを用い、ＲＩＥ（リアクティブ・イオン・エッチング）によってシリコン酸化膜５２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部５２ａを設ける。このとき、ＣＦ4 ＋Ｈ2 ガスを用いてエッチングを行っているため、シリコン酸化膜のみが選択エッチングされ、ポリシリコン膜５１はエッチングされないで残る。
【００８８】
〔図１４（ｃ）に示す工程〕
次に、ドライエッチングによってポリシリコン膜５１の一部を除去し、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成される予定の領域に開口部５１ａを設ける。具体的には、ポリシリコン膜５１を横方向にエッチングすることで上記領域を開口させる。このドライエッチングのエッチング量の制御は、エッチングガスの選択やエッチング時間の制御等によって行うようにしている。このときのドライエッチングによる横方向のエッチング量はいずれの方向に対しても同等となるため、開口部５２ａの開口端から開口部５１ａの開口端までの間隔がいずれの方向においても同等になる。
【００８９】
〔図１５（ａ）に示す工程〕
フォトレジスト５３を除去したのち、シリコン酸化膜５２をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
〔図１５（ｂ）に示す工程〕
開口部５２ａを含むシリコン酸化膜５２上の全面（ウェハ全面）に、ＴＥＯＳ酸化膜５４をデポシションする。これにより、開口部５２ａ内もＴＥＯＳ酸化膜５４で満たされる。このとき、ＴＥＯＳ酸化膜５４のうち、開口部５２内に入り込んだ部分は、開口部５２の中央部分ではシリコン酸化膜５２上のものと同等の厚みで形成され、開口部５２の開口端近傍においては他の中央部分よりも厚く形成される。また、このとき、開口部５２に入り込んだＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００９０】
〔図１５（ｃ）に示す工程〕
シリコン酸化膜５２上のＴＥＯＳ酸化膜５４が無くなる程度まで、ＴＥＯＳ酸化膜５４をエッチバックする。これにより、ＴＥＯＳ酸化膜５４は、開口部５２ａ内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留して中央部分が開口するため、開口部５２ａの開口面積が縮小される。また、このとき、残留したＴＥＯＳ酸化膜５４における開口部５２の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００９１】
〔図１６（ａ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４をマスクとして等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面５０ａが基板表面に対して略平行を成し、側面５０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部５０が形成される。この凹部５０は開口部５２や開口部５１のほぼ中央部に形成される。
【００９２】
〔図１６（ｂ）に示す工程〕
シリコン酸化膜５２及びＴＥＯＳ酸化膜５４を除去し、ポリシリコン膜５４を露出させる。
〔図１６（ｃ）に示す工程〕
そして、ポリシリコン膜５４をマスクとしてｐ型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部５０が形成されているため、凹部５０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部５０の表面から所定深さだけｐ型不純物が注入されるため、凹部５０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部５０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【００９３】
また、開口部５１ａの開口端から開口部５２ａの開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜５２をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜５１をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜５１を除去し、さらに表面チャネル層５ａをエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、図１３に示した縦型パワーＭＯＳＦＥＴが完成する。
【００９４】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域とｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（第７実施形態）
本実施形態では、第１実施形態とは別の方法を用いて縦型パワーＭＯＳＦＥＴを製造する場合を説明する。なお、縦型パワーＭＯＳＦＥＴの構造については、図１３に示すものと同様であるため、構造についての説明は省略する。
【００９５】
以下、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を図１７〜図１８に基づいて説明する。これらの図では、上述した図２１〜図２３に示した従来の製造工程と異なる部分についてのみ示してあり、同様の部分については説明を省略する。
〔図１７（ａ）に示す工程〕
ｎ- 型炭化珪素エピ層２の上にシリコン酸化膜６１、ポリシリコン膜６２、シリコン（Ｓｉ3 Ｎ4 ）窒化膜６３、シリコン酸化膜６４をそれぞれ所望の厚さで順に成膜する。そして、フォトレジスト６５を堆積したのち、フォトレジストのうちｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域を開口させる。
【００９６】
〔図１７（ｂ）に示す工程〕
ＲＩＥ（リアクティブ・イオン・エッチング）によって、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２のうち、ｎ+ 型ソース領域４ａ、４ｂを形成する予定の領域に開口部７０を設ける。
〔図１７（ｃ）に示す工程〕
フォトレジスト６５を除去したのち、シリコン酸化膜６４、シリコン窒化膜６３、ポリシリコン膜６２、及びシリコン酸化膜６１をマスクとしてイオン注入を行い、ｎ+ 型ソース領域４ａ、４ｂを形成する。
【００９７】
〔図１８（ａ）に示す工程〕
開口部７０を含むシリコン酸化膜６４の表面全面に、ＴＥＯＳ酸化膜６６をデポジションする。これにより、開口部７０内もＴＥＯＳ酸化膜６６で満たされる。このとき、ＴＥＯＳ酸化膜６６のうち、開口部７０内に入り込んだ部分は、開口部７０の中央部分ではシリコン酸化膜６４上のものと同等の厚みで形成され、開口部７０の開口端近傍においては他の中央部分よりも厚く形成される。また、開口部７０に入り込んだＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さは、いずれの位置においても全てほぼ同等となる。
【００９８】
なお、シリコン酸化膜６４を高くすることにより、ＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚みを稼ぐことができる。
〔図１８（ｂ）に示す工程〕
シリコン酸化膜６４上にＴＥＯＳ酸化膜６６が無くなる程度まで、ＴＥＯＳ酸化膜６６をエッチバックする。これにより、ＴＥＯＳ酸化膜６６は、開口部７０内に入り込んだもののうち、厚く形成された部分（中央部分以外）が残留し、中央部分が開口する。これにより開口部７０の開口面積が小さくなる。このとき、残留したＴＥＯＳ酸化膜６６における開口部７０の開口端からの厚さはいずれの位置においても全てほぼ同等となる。
【００９９】
〔図１８（ｃ）に示す工程〕
シリコン酸化膜６４及びＴＥＯＳ酸化膜６６をマスクとして等方性のドライエッチングを行う。これにより、ｎ- 型炭化珪素エピ層２には、底面６０ａが基板表面に対して略平行を成し、側面６０ｂが基板表面に対してテーパ形状を成すような、ｎ+ 型ソース領域４ａ、４ｂを貫通する凹部６０が形成される。この凹部６０は開口部７０のほぼ中央部に形成される。
【０１００】
〔図１９（ａ）に示す工程〕
シリコン酸化膜６３及びＴＥＯＳ酸化膜６６を除去し、シリコン窒化膜６３を露出させる。
〔図１９（ｂ）に示す工程〕
シリコン窒化膜６２をマスクとしてＬＯＣＯＳ酸化を行い、ポリシリコン膜６２を部分的に酸化する。これにより、ポリシリコン膜６２のうち、開口部７０の近傍の部分６２ａは酸化シリコンとなる。このとき、ポリシリコン膜６２は、開口部７０の開口端からいずれの方向にも同等な距離だけ酸化される。
【０１０１】
そして、フッ酸等を用いて、シリコン窒化膜６３とポリシリコン膜６２の酸化部分６２ａをエッチング除去する。これにより、ポリシリコン膜６２には、ｎ+ 型ソース領域４ａ、４ｂを形成したときの開口部７０に比して、いずれの方向にも所定量大きくなった開口部７１が形成される。
〔図１９（ｃ）に示す工程〕
そして、ポリシリコン膜６２をマスクとしてｐ- 型不純物（例えば、ボロンやアルミニウム）をイオン注入する。このとき、イオン注入深さが一定となるが、ｎ- 型炭化珪素エピ層２には凹部６０が形成されているため、凹部６０が形成されている分だけｐ型不純物が深くまでイオン注入される。具体的には、凹部６０の表面から所定深さだけｐ型不純物が注入されるため、凹部６０が形成されている部分ではその分だけ部分的に深くまでｐ型不純物が注入され、凹部６０該凹部６０と略平行を成すようにｐ型不純物が注入される。これにより、ｐ- 型炭化珪素ベース領域３ａ、３ｂが形成され、部分的に深くなった部分がディープベース層３０ａ、３０ｂとなる。
【０１０２】
また、開口部７１の開口端から開口部７０の開口端までの距離がいずれの位置においてもほぼ等しくなっているため、シリコン酸化膜６４をマスクにして形成したｎ+ 型ソース領域４ａ、４ｂと、ポリシリコン膜６２をマスクにして形成したｐ- 型炭化珪素ベース領域３ａ、３ｂとが自己整合的に形成される。
この後、ポリシリコン膜６２、シリコン酸化膜６１を除去し、さらに表面チャネル層５ａをエピタキシャル成長させる等、図２１〜図２３に示す工程を経て、本実施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１０３】
このように完成した縦型パワーＭＯＳＦＥＴは、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ａとが自己整合的に形成されているため、素子の特性変動が少ないものとなる。
（他の実施形態）
第１〜第４実施形態では、ディープベース層３０ａ、３０ｂを形成していないものを示しているが、コンタクトホールを介してｐ型不純物をイオン注入を行うこと等により別途形成することもできる。このとき、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分よりも高濃度にすることもできる。
【０１０４】
上記実施形態では、ｎ+ 型ソース領域４ａ、４ｂとｐ- 型炭化珪素ベース領域３ａ、３ｂとを自己整合的に形成するために、複数の膜を積層したものをマスクとして用いているが、ｐ- 型炭化珪素ベース領域３ａ、３ｂを形成するときにｎ- 型炭化珪素エピ層２に凹部５０、６０を設けておき、この凹部５０、６０が形成された部分にイオン注入を行うようにすれば、少ないエネルギーでディープベース層３０ａ、３０ｂを形成することができる。
【０１０５】
また、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分と別工程で形成することもできる。このとき、ディープベース層３０ａ、３０ｂをｐ- 型炭化珪素ベース領域３ａ、３ｂの他の部分よりも高濃度で形成することもできる。
なお、上記実施形態では、ｐ- 型炭化珪素ベース領域３ａ、３ｂ、ｎ+ 型ソース領域４ａ、４ｂを形成した後、ゲート絶縁膜７を形成するため、特開平６−１５１８６０号公報に示される方法で発生するゲート絶縁膜寿命が低下するという問題点は発生しない。
【０１０６】
なお、上記実施形態では、炭化珪素の結晶形を示す場合、所要の数字の上にバーを付した表現を取るべきであるが、表現手段に制約があるため、本明細書においては所要の数字の上にバーを付す代わりに、所要の数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】第２実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】第３実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】第４実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】図９に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１１】第５実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図１２】図１１に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１３】第６実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図１４】図１３に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１６】図１５に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１７】第７実施形態におけるプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１８】図１７に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１９】図１８に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【図２１】図２０に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２２】図２１に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２３】図２２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図２４】従来におけるセルフアライン技術を用いたＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ+ 型炭化珪素半導体基板、２…ｎ- 型炭化珪素エピタキシャル層、
３ａ、３ｂ…ｐ- 型炭化珪素ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０、２２、２３、２５…マスク材、３０ａ、３０ｂ…ディープベース層、
４１…シリコン窒化膜、４２…シリコン酸化膜、４５…ポリシリコン膜、
４６…シリコン窒化膜、５０、６０…凹部、５０ａ、６０ａ…底面、
５０ｂ、６０ｂ…側面、５１、６２…ポリシリコン膜、
５２、６１、６４…シリコン酸化膜、６３…シリコン窒化膜、
５４、６６…ＴＥＯＳ酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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