(57)【特許請求の範囲】
【請求項１】
第１導電タイプの半導体ベースと、第２導電タイプのディープイオンウェルと、第１導電タイプのシャロイオンウェルと、少なくとも１以上のＮＡＮＤメモリセルブロックと、ビットラインとを含んでなり、ランダム書き込み可能な不揮発性半導体メモリであって、
該第１導電タイプの半導体ベースはメモリ領域を具え、
該第２導電タイプのディープイオンウェルは該メモリ領域内の半導体ベース内に形成され、
該第１導電タイプのシャロイオンウェルは絶縁層によって隔離されて第２導電タイプのディープイオンウェル内に形成され、
該ＮＡＮＤメモリセルブロックは該第１導電タイプのシャロイオンウェル内の半導体ベース上に形成され、
該ビットラインは該半導体ベース上方に形成され、該第１導電タイプのシャロイオンウェルに至るまで延伸するプラグに電気的に接続し、
書き込みモードにおいて、該第１導電タイプのシャロイオンウェルに第１の所定電圧を印加し、消去モードにおいては、該第１導電タイプのシャロイオンウェルに第２の所定電圧を印加することを特徴とするランダム書き込み可能な不揮発性半導体メモリ。
【請求項２】
前記シャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して浅いことを特徴とする請求項１に記載のランダム書き込み可能な不揮発性半導体メモリ。
【請求項３】
前記不揮発性半導体メモリにおいて、該第１導電タイプがｐ型であって、該第２導電タイプがｎ型であることを特徴とする請求項１に記載のランダム書き込み可能な不揮発性半導体メモリ。
【請求項４】
前記ＮＡＮＤメモリセルブロックは繰り返し書き込みできる複数のメモリセルを直列に接続し、且つ該直列されたメモリセルの一端にセレクティングトランジスタを設け、他端はプラグに電気的に接続することを特徴とする請求項１に記載のランダム書き込み可能な不揮発性半導体メモリ。
【請求項５】
前記セレクティングトランジスタがソースラインと電気的に接続することを特徴とする請求項４に記載のランダム書き込み可能な不揮発性半導体メモリ。
【請求項６】
前記メモリセルはスタック構造ゲートを含んでなることを特徴としてなる請求項４に記載のランダム書き込み可能な不揮発性半導体メモリ。
【請求項７】
前記メモリセルがＳＯＮＯＳメモリセルであることを特徴とする請求項４に記載のランダムアクセスが可能な不揮発性半導体メモリ。
【請求項８】
半導体ベースと、シャロイオンウェルと、ディープイオンウェルと複数のＮＡＮＤメモリセルブロックと、少なくとも１以上のビットラインとを具えてなる電気的消去型プログラマブル・リードオンリーメモリ（ＥＥＰＲＯＭ）であって、
該半導体ベースはメモリ領域を具え、
該シャロイオンウェルは該メモリ領域内に絶縁層で隔離されて形成され、
該ディープイオンウェルは該メモリ領域内の該シャロイオンウェル下方に設けられ、
該複数のＮＡＮＤメモリセルブロックは該シャロイオンウェル内の該半導体ベース上に形成され、
該ビットラインは該半導体ベース上方に設けられ該シャロイオンウェルに至るまで延伸するプラグに電気的に接続し、該プラグを介して該シャロイオンウェルに電気的に接続することを特徴とする電気的消去型プログラマブル・リードオンリーメモリ。
【請求項９】
前記シャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して薄いことを特徴とする請求項８に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１０】
前記電気的消去型プログラマブル・リードオンリーメモリは書き込みモードにおいて該シャロイオンウェルに第１の所定電圧を印加し、消去モードにおいて該シャロイオンウェルに第２の所定電圧を印加することを特徴とする請求項８に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１１】
前記書き込みモードがファウラーノードハイムのトンネル電流現象を利用して行われることを特徴とする請求項８に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１２】
前記第１の所定電圧が５Ｖであって、該第２の所定電圧が-１０Ｖであることを特徴とする請求項１０に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１３】
前記ＮＡＮＤメモリセルブロックは複数の繰り返し書き込み可能なメモリセルとセレクティングトランジスタを含んでなり、該複数のメモリセルは直列方式で互いに接続され、一端に該セレクティングトランジスタを設けることを特徴とする請求項８に記載の電気的消去型リードオンリーメモリ。
【請求項１４】
前記セレクティングトランジスタがソースラインに電気的に接続することを特徴とする請求項１３に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１５】
前記メモリセルは、スタック構造ゲートを含んでなることを特徴とする請求項１３に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【請求項１６】
前記メモリセルがＳＯＮＯＳメモリセルであることを特徴とする請求項１３に記載の電気的消去型プログラマブル・リードオンリーメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一種の不揮発性半導体メモリに関し、特にランダム書き込み可能なＮＡＮＤタイプの不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
いわゆるフラッシュメモリと呼ばれる記憶媒体の内、特に電気的消去型プログラマブル・リードオンリーメモリ（以下ＥＥＰＲＯＭと称する）は高密度等の長所を具える不揮発性メモリであって、繰り返し書き込みを行うことが出来るので幅広く応用されている。
【０００３】
フラッシュメモリの製造工程は、主にＮＯＲタイプと、ＮＡＮＤタイプの二種類に分けることが出来る。前者はプログラムの変換を主な目的とするコードフラッシュであって、後者はデータの保存を主な目的とするデータフラッシュである。コードフラッシュはプログラムの変換、読み取りを高速で実行できるため、例えば携帯電話機等に応用されている。データフラッシュは密度が高いため例えばデジタルカメラ、若しくはデータ保存機能を有する家電製品のメモリカードなどに応用されている。又フラッシュＥＥＰＲＯＭは複数の異なる形式を具える。そのうちの一つに対向チャネルを利用したＥＥＰＰＯＭが挙げられる。
【０００４】
図１に従来のＮＡＮＤタイプＥＥＰＲＯＭの断面構造を開示する。図示によればＮＡＮＤタイプＥＥＰＲＯＭ１０は、メモリ領域を具える半導体ベース１２と、該メモリ領域内に位置する半導体ベース１２に設けられる半導体ウェル１４と、半導体ベース１２に設けられる半導体ウェル１４上に形成される複数のＮＡＮＤメモリセルブロックＢと、半導体ベース１２の上に設けられるビットラインＢＬ１とを含んでなり、メモリセルブロックＢは繰り返し書き込みが出来る複数のメモリセルＭを含み、これらメモリセルＭはビットラインＢＬ１の方向に沿って形成され互いに直列方式で電気的に接続される。又ビットラインＢＬ１下方のメモリセルＭはその下方に形成されるドーピング領域をソース及びドレインとして共用し、ＮＡＮＤタイプのメモリセルを形成する。例えばメモリセルＭ１１４はドーピング領域１６をソースとしドーピング領域１８をドレインとする。但しドーピング領域１８は、同時にメモリセルＭ１１５のソースとなる。メモリセルＭは、さらにスタック構造ゲ−トを具える。例えばメモリセルＭ１４は上層がコントロールゲート２０であって下層が電荷を保存するフローティングゲート２２であってコントロールゲート２０とフローティングゲート２２との間は絶縁層２４を形成して分離させる。
【０００５】
直列されたメモリセルＭの一端はプラグ２６によってビットラインＢＬ１に電気的に接続し、他端にはセレクティングトランジスタＳＴを設けることによって、ソースラインＳＬに電気的に接続する。さらにメモリセルＭのコントロールゲートはビットラインＢＬ１に直交するワードライン(図示せず)に電気的に接続する。かかる構成によって同一のビットラインによって起動する全ての直列されたメモリセルをＮＡＮＤセルブロックと定義する。
【０００６】
上述の従来の技術によるＮＡＮＤタイプのＥＥＰＲＯＭ１０は、書き込みを実行するモードにおいて高電圧(例えば２０Ｖ)を選択したワードラインに印加して初めてメモリセルを起動する。また、選択されていないワードラインについても、チャネルを形成するためにある程度の高電圧（例えば１２Ｖ）を必要とする。よって従来のＮＡＮＤタイプＥＰＲＯＭ１０は消費電力が非常に高い、さらに、すべてのワードラインに電圧を印加しなければならないので、速度が明らかに遅い。また高電圧が印加されていることによって、例えば接合面にブレークダウン等が発生する可能性もあり、信頼性は高くはない。
【０００７】
【発明が解決しようとする課題】
本発明は大幅な消費電力削減を可能とし、アクセスタイムを短縮し、機能を高めることの出来るランダム書き込み可能な不揮発性半導体メモリを提供することを課題とする。
【０００８】
【課題を解決するための手段】
そこで本発明者は、従来のＮＡＮＤタイプＥＥＰＲＯＭの構造と、その欠点に鑑み鋭意研究を重ねた結果、メモリ領域を具える第１導電タイプ半導体ベースと、該メモリ領域内の半導体ベースに形成される第２導電タイプイオンディープウェルと、該イオンディープウェル内に形成され、且つ絶縁層によって隔離される第１導電タイプイオンシャロウェル（Shallow well）と、該シャロイオンウエル内の半導体ベースに設けられる少なくとも一以上のＮＡＮＤセルブロックと、該半導体ベース上方に設けられ、且つ該イオンシャロウェルに至るまで延伸するプラグを介して該イオンシャロウェルに所定の電圧を供給するビットラインとを含んでなる構造によって、課題を解決出来ることに着目し、かかる知見に基づいて本発明を完成させた。
【０００９】
即ち、書き込みモードを実行する場合、該シャロイオンウェルに第１の所定電圧を印加し、消去モードにおいては該シャロイオンウェルに第２の所定電圧を印加する。該シャロイオンウェルは、ディープイオンウェル内に形成され、且つシャロイオンウェルに至るまで延伸するプラグを挿入してコモン電極とするため、従来の技術のように全てのワードラインに電圧を印加する必要がない。即ち、本発明の構造は不揮発性半導体メモリに対して書き込みを実行する場合、選択したワードラインに適宜な高さの電圧を印加するだけでよい。本発明の課題である大幅な節電とアクセスタイムの短縮を可能とし、機能が高められた不揮発性半導体メモリを得ることが出来る。
【００１０】
請求項１に記載するランダム書き込み可能な不揮発性半導体メモリは、第１導電タイプの半導体ベースと、第２導電タイプのディープイオンウェルと、第１導電タイプのシャロイオンウェルと、少なくとも１以上のＮＡＮＤメモリセルブロックと、ビットラインとを含んでなり、ランダム書き込みの実行が可能な不揮発性半導体メモリであって、該第１導電タイプの半導体ベースはメモリ領域を具え、該第２導電タイプのディープイオンウェルは該メモリ領域内の半導体ベース内に形成され、該第１導電タイプのシャロイオンウェルは絶縁層によって隔離されて第２導電タイプのディープイオンウェル内に形成され、該ＮＡＮＤメモリセルブロックは該第１導電タイプのシャロイオンウェル内の半導体ベース上に形成され、該ビットラインは該半導体ベース情報に形成され、該第１導電タイプのシャロイオンウェルに至るまで延伸するプラグに電気的に接続し、書き込みモードにおいて該第１導電タイプのシャロイオンウェルに第１の所定電圧を印加し、消去モードにおいては該第１導電タイプのシャロイオンウェルに第２の所定電圧を印加する。
【００１１】
請求項２に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項１におけるシャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して浅い。
【００１２】
請求項３に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項２における不揮発性半導体メモリにおいて、該第１導電タイプがｐ型であって、該第２導電タイプがｎ型である。
【００１３】
請求項４に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項３におけるＮＡＮＤメモリセルブロックは繰り返し書き込みできる複数のメモリセルを直列に接続し、且つ該直列されたメモリセルの一端にセレクティングトランジスタを設け、他端はプラグに電気的に接続する。
【００１４】
請求項５に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項４におけるセレクティングトランジスタがソースラインと電気的に接続する。
【００１５】
請求項６に記載するランダム書き込み可能な不揮発性半導体メモリは、請求項５におけるメモリセルはスタック構造ゲートを含んでなる。
【００１６】
請求項７に記載するランダムアクセスが可能な不揮発性半導体メモリは、請求項６におけるメモリセルがＳＯＮＯＳメモリセルである。
【００１７】
請求項８に記載するランダムアクセスが可能な不揮発性半導体メモリは、半導体ベースと、シャロイオンウェルと、ディープイオンウェルと複数のＮＡＮＤメモリセルブロックと、少なくとも１以上のビットラインとを具えてなる電気的消去型プログラマブル・リードオンリーメモリ（ＥＥＰＲＯＭ）であって、該半導体ベースはメモリ領域を具え、該シャロイオンウェルは該メモリ領域内に絶縁層で隔離されて形成され、該ディープイオンウェルは該メモリ領域内の該シャロイオンウェル下方に設けられ、該複数のＮＡＮＤメモリセルブロックは該シャロイオンウェル内の該半導体ベース上に形成され、該ビットラインは該半導体ベース上方に設けられ該シャロイオンウェルに至るまで延伸するプラグに電気的に接続し、該プラグを介して該シャロイオンウェルに電気的に接続する。
【００１８】
請求項９に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項８におけるシャロイオンウェルのウェルの深さが、該絶縁層の厚さに比して薄い。
【００１９】
請求項１０に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項９における電気的消去型プログラマブル・リードオンリーメモリであって、且つ書き込みモードを実行する場合該ビットラインから該シャロイオンウェルに第１の所定電圧を印加し、消去モードにおいて該ビットラインから該シャロイオンウェルに第２の所定電圧を印加する。
【００２０】
請求項１１に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１０における書き込みモードがファウラーノードハイムのトンネル現象を利用して行われる。
【００２１】
請求項１２に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１１における第１の所定電圧が５Ｖであって、該第２の所定電圧が-１０Ｖである。
【００２２】
請求項１３に記載する電気的消去型リードオンリーメモリは、請求項１２におけるＮＡＮＤメモリセルブロックが複数の繰り返し書き込み可能なメモリセルとセレクティングトランジスタを含んでなり、該複数のメモリセルは直列方式で互いに接続され、一端に該セレクティングトランジスタを設ける。
【００２３】
請求項１４に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１３におけるセレクティングトランジスタがソースラインに電気的に接続する。
【００２４】
請求項１５に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１４におけるメモリセルは、スタック構造ゲートを含んでなる。
【００２５】
請求項１６に記載する電気的消去型プログラマブル・リードオンリーメモリは、請求項１５におけるメモリセルがＳＯＮＯＳメモリセルである。
【００２６】
【発明の実施の形態】
本発明は、ランダム書き込み可能なＮＡＮＤタイプの不揮発性半導体メモリに関し、第１導電タイプの半導体ベースと、第２導電タイプのディープイオンウェルと、第１導電タイプのシャロイオンウェルと、少なくとも１以上のＮＡＮＤメモリセルブロックと、ビットラインとを含んでなる。
【００２７】
かかる不揮発性半導体メモリの構造と特徴を詳述するために具体的な実施例を挙げ、図示を参考にして以下に説明する。
【００２８】
【実施例】
図２に本発明によるＮＡＮＤタイプ不揮発性半導体メモリ３０の回路図を開示する。図示によればＮＡＮＤメモリセルブロックＥは繰り返し書き込みできる複数のメモリセルＭを含んでなり、複数のメモリセルＭはビットラインＢＬ１の方向に沿って直列方式で互いに接続される。また該直列された複数のメモリセルＭの一端はビットラインＢＬ１に電気的に接続し、他端にセレクティングトランジスタＳＴを設けることによってソースラインＳＬに接続する。
【００２９】
図３に本発明によるＮＡＮＤタイプの不揮発性半導体メモリ３０のレイアウトを開示し、図４には図３におけるＮＡＮＤタイプの不揮発性半導体メモリ３０のビットラインＢＬ１に沿った断面図を開示する。図示によればＮＡＮＤタイプの半導体メモリ３０は、メモリ領域を具える第１導電タイプ半導体ベース３２と、メモリ領域における半導体ベース３２内に形成される第２導電タイプディープイオンウェル３４と、該ディープイオンウェル内において絶縁層３８によって該ディープイオンウェルと隔離されて形成される第１導電タイプシャロイオンウェル３６と、シャロイオンウェル３６における半導体ベース３２上に形成される複数のＮＡＮＤメモリセルブロックＢと半導体ベース３２上方に設けられシャロイオンウェル３６に至るまで延伸するプラグ４０とによってなり書き込みモードにおいてはシャロイオンウェル３６に第１の所定電圧を印加し、消去モードにおいてシャロイオンウェル３６に第２の所定電圧を印加する。
【００３０】
本発明の好ましい実施例において半導体ベース３２はｐ型半導体ベースであって、ディープイオンウェル３４はｎ型導電タイプである。又シャロイオンウェル３６はｐｅ型導電タイプである。当然のことながら本発明は半導体ベース３２をｎ型導電タイプとしても良い。この場合ディープイオンウェル３４はｐ型導電タイプとなり、シャロイオンウェル３６はｎ型導電タイプとなる。
【００３１】
またシャロイオンウェル３６のウェルの深さは絶縁層３８の厚さよりも浅くする。本発明による実施例では絶縁層３８の厚さを約３０００〜Å４０００Åとする。同時にディープイオンウェルのドーピング剤用量は約１Ｅ１２〜１Ｅ１１３ａｔｏｍｓ／ｍ２であって該シャロイオンウェルのドーピング剤用量は約１Ｅ１３〜１Ｅ１４ａｔｏｍｓ／ｍ２とする。
【００３２】
ＮＡＮＤメモリセルブロックＢは繰り返し書き込み出来る複数のメモリセルＭを具え複数のメモリセルＭはビットラインＢＬの方向に沿って互いに直列方式で接続される。また同一ビットラインＢＬ下方の隣り合うメモリセルＭはその下方のドーピング領域を共用してソース及びドレインとしてＮＡＮＤタイプメモリセルを形成する。例えばメモリセルＭ１４はドーピング領域４２をソースとし、ドーピング領域４４をドレインとする。但しドーピング領域４４は同時にメモリセルＭ１１５のソースでもある。
【００３３】
本発明の好ましい実施例においてはメモリセルＭはスタック構造ゲートを具える。例えばメモリセルＭ１１４の上層をポリシリコンによってコントロールゲート４６を形成し、下層は電荷を保存するフローティングゲート４８とすると共に絶縁フィルム５０をコントロールゲート４６と、フローティングゲート４８とを隔離する絶縁フィルム５０はＯＮＯ（oxide-nitride-oxide）フィルムであっても良い。但し本発明におけるゲート構造はＳＯＮＯＳ構造のゲートであっても良い。即ち、シャロイオンウェル３６上に直接ＯＮＯ層を沈降させて形成しさらにポリシリコン層を沈降させて形成しコントールゲート４６とする。ビットラインＢＬ下方に設けられる複数のメモリセルＭのコントロールゲートは、それぞれ対応するワードラインＷＬに電気的に接続する。よって１ビットラインによって起動される全ての直列されるメモリセルをＮＡＮＤメモリセルブロックと定義する。
【００３４】
直列する該複数のメモリセルの一端はプラグ４０を介してビットラインＢＬに電気的に接続する。プラグ４０をシャロイオンウェル３６に至るまで延伸させる為にはエッチングによってコンタクトホールを形成する。即ちシャロイオンウェル３６の表面にエッチングを施し、さらに下方へ垂直にエッチングし、メモリセルＭのドレインとなるドーピング領域からシャロイオンウェル３６内に至るまでエッチングする。
【００３５】
また、図５に開示するように、ソースラインＳＬの形式は、不揮発性半導体メモリ３０内に開示する埋め込み式ドーピング領域ＳＬ１以外に、メタルリードを利用してプラグ５２とドーピング領域５４を接続する。
【００３６】
図６にスタック構造ゲートを具える不揮発性半導体メモリの操作条件を開示する。図６の開示に基づき、且つ前記の不揮発性半導体メモリ３０を例にして説明する。不揮発性半導体メモリ３０に対して書き込みモードを実行する場合、ビットラインＢＬに５Ｖの電圧を印加する。ビットラインＢＬはシャロイオンウェル３６に至るまで延伸するプラグ４０を介してシャロイオンウェル３６と電気的に接続する。よって、ビットラインＢＬはシャロイオンウェル３６に５Ｖの電圧を供給することが出来る。このため、シャロイオンウエル３６は、コモン電極となる。従って、１メモリセルＭを選択して書き込みを行う場合、選択したワードラインＷＬに適宜な高さの電圧を印加すればよく、全てのワードラインＷＬに印加する必要なく、ファウラーノルトハイムのトンネル電流現象を利用して電子を移動させ、書き込みを行うことが出来る。本発明の実施例においては、選択したワードラインＷＬに印加する電圧は、約−１０Ｖであって、ソースラインはフローティングとなり、セレクティングトランジスタＳＴのゲートは、いずれも０Ｖである。
【００３７】
また、不揮発性半導体メモリ３０の消去モードを実行する場合には、−１０Ｖの電圧をソースラインＳＬに印加する。消去モードは、全てのメモリセルＭに対して一括して消去を行うため、全てのワードラインＷＬはいずれも１０Ｖの電圧を印加する。この場合、同様にビットラインＢＬはフローティングとなり、セレクティングトランジスタＳＴはいずれも０Ｖであって、且つ同様にファウラーノルトハイムのトンネル電流現象を利用して消去を行う。即ち、不揮発性半導体メモリ３０は、両方向のファウラーノルトハイムのトンネル電流現象を利用して操作する。
【００３８】
また、不揮発性半導体メモリ３０の読み取りモードを行う場合は、ビットラインの電圧を０Ｖとし、選択されたセレクティングトランジスタＳＴのゲートに５Ｖの電流を印加し、選択されないセレクティングトランジスタＳＴｘのゲートは０Ｖを維持する。同時に選択されないワードラインＷＬｘにも５Ｖの電圧を印加し、選択されたワードラインＷＬを０Ｖに設定して、読み取りを実行する。また、１〜５Ｖの電圧をソースラインＳＬに印加する。
【００３９】
本発明による不揮発性半導体メモリは、上述のスタック構造ゲート以外に、ＳＯＮＯＳメモリセルによって構成してもよい。ＳＯＮＯＳメモリセルを具える不揮発性記憶媒体の操作条件を図７に開示する。図示によれば、書き込み及び消去モードにおいて、ＳＯＮＯＳメモリセルを具える不揮発性半導体メモリが必要とする電圧は、スタック構造ゲートの場合に比して低い。即ち、該ＳＯＮＯＳメモリセルによってなる不揮発性半導体メモリは、製造工程が簡易であるのみならず、同時に節電の効果も具える。
【００４０】
以上は、本発明の好ましい実施例であって本発明の実施の範囲を限定するものではない。よって当業者のなしえる変更若しくは修正であって、本発明の精神の下においてなされ、且つ本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に含まれるものとする。
【００４１】
【発明の効果】
本発明による不揮発性半導体メモリは、ディープイオンウェル内にシャロイオンウェルを形成し、ビットラインに接続するプラグを該シャロイオンウエル内に挿設してコモン電極とする。このような構造は、従来の技術において全てのビットラインに電圧を印加しなければならない欠点を改善することが出来る。また、本発明による不揮発性半導体メモリの構造は、従来の技術において高い駆動電圧を必要とする欠点を改善することが出来る。言い換えれば、本発明による構造は、不揮発性半導体メモリに対して書き込みモードを実行する場合、選択したワードラインに適宜な電圧を印加するだけでよい。よって、大幅に消費電力を削減することができ、アクセスタイムを短縮し、メモリの機能を高める。
【図面の簡単な説明】
【図１】  従来のＮＡＮＤタイプＥＥＰＲＯＭの構造を表わす断面図である。
【図２】  本発明によるＮＡＮＤタイプの不揮発性半導体メモリと均等の効果を有する電気回路の説明図である。
【図３】  本発明によるＮＡＮＤタイプの不揮発性半導体メモリのレイアウトを表わす説明図である。
【図４】  図３に開示するＮＡＮＤタイプの不揮発性半導体メモリのビットラインに沿った断面図である。
【図５】  本発明によるＮＡＮＤタイプの不揮発性半導体メモリの第２の実施例の構造を表わす断面図である。
【図６】  本発明におけるスタック構造ゲートを具えた不揮発性半導体メモリの操作条件表である。
【図７】  本発明におけるＳＯＮＯＳメモリセルを具えた不揮発性半導体メモリの操作条件表である。
【符号の説明】
３２  半導体ベース
４２、４４、５４  ドーピング領域
４６  コントロールゲート
４８  フローティングゲート
３８  絶縁層
４０、５２  プラグ
３０  ＮＡＮＤタイプ不揮発性半導体メモリ
３４  ディープイオンウェル
３６  シャロイオンウェル
５０  絶縁フィルム
Ｂ    メモリセルブロック
ＢＬ、ＢＬ１  ビットライン
Ｍ、Ｍ１４、Ｍ１１４、Ｍ１１５  メモリセル
ＳＬ  ソースライン
ＳＴ  セレクティングトランジスタ
【図１】
0003923822.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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