(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル信号にＡ／Ｄ変換する副Ａ／Ｄコンバータと、そのＡ／Ｄ変換されたデジタル信号をアナログ信号にＤ／Ａ変換するＤ／Ａコンバータと、前記アナログ入力信号から前記Ｄ／Ａコンバータの出力アナログ信号を減算する減算器と、この減算器の出力を増幅する増幅器とを単位ブロックとし、この単位ブロックが１つまたは複数個縦続接続され、かつ、前記単位ブロックの最終段から出力されるアナログ信号をデジタル信号にＡ／Ｄ変換するＡ／Ｄコンバータを備え、全体でＮビットのデジタル出力が得られるようになっているパイプライン型Ａ／Ｄコンバータの試験方法において、
前記初段の単位ブロックのＤ／Ａコンバータの入力として、その単位ブロックの副Ａ／Ｄコンバータの出力がとりうるコードのうちの所定コードを入力し、前記アナログ入力信号をその所定コードに対応するテスト範囲内で変化させ、その変化に対するパイプライン型Ａ／Ｄコンバータの出力コードを測定する第１のステップと、
前記初段の単位ブロックの副Ａ／Ｄコンバータの出力がとりうるコードを順に入力する一方、このときに、前記アナログ入力信号としてその各コードに対応する値を順に入力するようにし、前記コードの変化に対するパイプライン型Ａ／Ｄコンバータの出力コードを測定する第２のステップと、
を有することを特徴とするパイプライン型Ａ／Ｄコンバータの試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号にＡ／Ｄ変換するパイプライン型Ａ／Ｄコンバータの試験方法に関するものである。
【０００２】
【従来の技術】
従来、パイプライン型Ａ／Ｄコンバータとしては、例えば図６に示すようなものが知られている。
このパイプライン型Ａ／Ｄコンバータは、図６に示すように、１段目から４段目までの単位ブロック１−１〜１−４と、５段目のＡ／Ｄコンバータ２とを備え、これらが全体で５段縦続接続されている。
【０００３】
また、このパイプライン型Ａ／Ｄコンバータは、単位ブロック１−１〜１−４とＡ／Ｄコンバータ２が、エンコーダ３から出力される１４ビットのデジタル信号のうち、ｍ1 ＝３ビット、ｍ2 ＝３ビット、ｍ3 ＝３ビット、ｍ4 ＝３ビット、ｍ5 ＝２ビットをそれぞれ担当するようになっている。
このため、エンコーダ３からは、ｍ1 ＋ｍ2 ＋ｍ3 ＋ｍ4 ＋ｍ5 ＝１４ビットのデジタル出力信号が得られるようになっている。ここで、ｍ1 が最上位側であり、ｍ5 が最下位側である。
【０００４】
単位ブロック１−１〜１−４は同一の構成からなるので、単位ブロック１−１の構成について説明する。
すなわち、単位ブロック１−１は、図６に示すように、副Ａ／Ｄコンバータ４と、Ｄ／Ａコンバータ５と、減算器６と、増幅器７とから構成されている。
副Ａ／Ｄコンバータ４は、アナログ入力信号Ｖｉｎを（２m1+1−１）値のデジタル信号にＡ／Ｄ変換するものである。すなわち、ｍ1 ＝３ビットであるので、１５値のデジタル信号に変換するようになっている。そのデジタル信号は、エンコーダ３とＤ／Ａコンバータ５とにそれぞれ出力されるようになっている。
【０００５】
Ｄ／Ａコンバータ５は、副Ａ／Ｄコンバータ４からの１５値のデジタル信号を対応するアナログ信号ＶａにＤ／Ａ変換して減算器６に出力するようになっている。減算器６は、アナログ入力信号Ｖｉｎからアナログ信号Ｖａを減算し、その減算された出力信号（Ｖｉｎ−Ｖａ）を増幅器７に出力するようになっている。増幅器７は、減算器６からの出力信号を所定倍に増幅して次段の単位ブロック１−２に出力するようになっている。
【０００６】
次に、１段目の単位ブロック１−１の副Ａ／Ｄコンバータ４と、２段目の単位ブロック１−２の副Ａ／Ｄコンバータ（図示せず）の動作について、図７を参照して説明する。
図７において、各縦軸は１段目の単位ブロック１−１の副Ａ／Ｄコンバータ４と、２段目の単位ブロック１−２の副Ａ／Ｄコンバータのアナログ入力信号の入力レンジをそれぞれ表している。
【０００７】
いま、図示のように、アナログ入力信号Ｖｉｎとして図示の値であったとすると、１段目の副Ａ／Ｄコンバータ４のＡ／Ｄ変換の変換値（デジタルコード）は「５」となる。２段目の副Ａ／Ｄコンバータは、その「５」の範囲の中をさらにＡ／Ｄ変換するために、この部分を拡大（増幅）することになる。この増幅の目的のために増幅器７がある。
ところが、その増幅器７がアナログ入力信号Ｖｉｎを単純に増幅するだけでは、増幅器７の出力信号が２段目の副Ａ／Ｄコンバータの入力レンジを越えてしまう。このため、その入力レンジに合わすために、副Ａ／Ｄコンバータ４のＡ／Ｄ変換の結果に応じて、あるアナログ値を減算器６で引く必要がある。この例では、デジタル値「４」に相当するアナログ値を引くと、増幅器７の出力が２段目の副Ａ／Ｄコンバータの入力レンジ内となる。この目的のために、Ｄ／Ａコンバータ５が必要となる。
【０００８】
【発明が解決しようとする課題】
ところで、上記のように動作する従来のパイプライン型Ａ／Ｄコンバータでは、１段目から４段目までの各単位ブロック１−１〜１−４の入力信号に対する出力信号の特性は、図８に示すような特性となって、不連続点を持っている。すなわち、図８に示すように、単位ブロックの副Ａ／Ｄコンバータ４の出力コードの切り変わり目が不連続点になる。
【０００９】
ここで、図８中の数値１、２、３・・・・は、副Ａ／Ｄコンバータ４とＤ／Ａコンバータ５のデジタルコードを示す。
このように、単位ブロックの入出力特性が上記のように不連続点を持つので、その不連続点においてコード欠けが起きて不良品となる可能性があるため、そのコード欠けが起こらないことを良品選別試験で試験する必要がある。
ここで、コード欠けとは、パイプライン型Ａ／Ｄコンバータ全体としての出力コードの中で、特定のデジタルコードが出力されずに欠けることをいう。
【００１０】
いま、アナログ入力信号が丁度、不連続点の電圧だった場合には、１段目の単位ブロック１−１の出力信号Ｖｏｕｔが図８に示す鋸波の上極点になるか下極点になるかは不明である。しかし、Ａ／Ｄコンバータ全体の出力コードとしては、同じコードが出力されなければならない（入力が同じであるので、回路不良がなければ同じコードが出力される。）
このため、１段目の単位ブロック１−１の出力信号Ｖｏｕｔが上極点の場合でも下極点の場合でも、Ａ／Ｄコンバータ全体としてのデジタル出力コードが同一になるように、不連続点の幅（鋸波の歯の部分の高さ）は設計されている。
【００１１】
しかし、回路不良により、その不連続点の幅が設計値とずれると、Ａ／Ｄコンバータ全体としてのデジタル出力コードが上極点と下極点で変わってしまい、その変化量の分だけデジタル出力コードが出なくなったり、または出すぎたりするという不都合が発生することになる。
また、コード欠けが起こり得る不連続点の出現する場所が、副Ａ／ＤコンバータやＤ／Ａコンバータのランダムなオフセットによって製品毎にばらつき、不連続点がどこに出力するのか予想が難しい。
【００１２】
このため、従来のＡ／Ｄコンバータの良品選別試験では、Ａ／Ｄコンバータの入力の全範囲をカバーするために、アナログ入力信号をその全範囲で変化させ、それに応じて全コードが出力されるかどうかを確認する必要があった。この結果、従来は、Ａ／Ｄコンバータの試験に長時間を必要とした。
そこで、本発明の目的は、上記の点に鑑み、単位ブロックの入出力特性が持つ不連続点の前後のみを選んで動作試験ができるようにし、動作試験時間を短縮して生産性の向上を図るようにしたパイプライン型Ａ／Ｄコンバータの試験方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、アナログ入力信号をデジタル信号にＡ／Ｄ変換する副Ａ／Ｄコンバータと、そのＡ／Ｄ変換されたデジタル信号をアナログ信号にＤ／Ａ変換するＤ／Ａコンバータと、前記アナログ入力信号から前記Ｄ／Ａコンバータの出力アナログ信号を減算する減算器と、この減算器の出力を増幅する増幅器とを単位ブロックとし、この単位ブロックが１つまたは複数個縦続接続され、かつ、前記単位ブロックの最終段から出力されるアナログ信号をデジタル信号にＡ／Ｄ変換するＡ／Ｄコンバータを備え、全体でＮビットのデジタル出力が得られるようになっているパイプライン型Ａ／Ｄコンバータの試験方法において、前記初段の単位ブロックのＤ／Ａコンバータの入力として、その単位ブロックの副Ａ／Ｄコンバータの出力がとりうるコードのうちの所定コードを入力し、前記アナログ入力信号をその所定コードに対応するテスト範囲内で変化させ、その変化に対するパイプライン型Ａ／Ｄコンバータの出力コードを測定する第１のステップと、前記初段の単位ブロックの副Ａ／Ｄコンバータの出力がとりうるコードを順に入力する一方、このときに、前記アナログ入力信号としてその各コードに対応する値を順に入力するようにし、前記コードの変化に対するパイプライン型Ａ／Ｄコンバータの出力コードを測定する第２のステップと、を有することを特徴とするものである。
【００１６】
このような構成からなる本発明によれば、パイプライン型Ａ／Ｄコンバータの試験時間を短縮して生産性の向上を図ることができる。
【００１７】
【発明の実施の形態】
以下、本発明のパイプライン型Ａ／Ｄコンバータの第１実施形態の構成について、図１を参照して説明する。
この第１実施形態は、図１に示すように、１段目から４段目までの単位ブロック１１−１〜１１−４と、５段目のＡ／Ｄコンバータ１２とを備え、これらが全体で５段縦続接続されている。
【００１８】
また、このパイプライン型Ａ／Ｄコンバータは、単位ブロック１１−１〜１１−４とＡ／Ｄコンバータ１２は、エンコーダ１３から出力される１４ビットのデジタル信号のうち、ｍ1 ＝３ビット、ｍ2 ＝３ビット、ｍ3 ビット＝３、ｍ4 ＝３ビット、ｍ5 ビット＝２をそれぞれ担当するようになっている。このため、エンコーダ１３からは、ｍ1 ＋ｍ2 ＋ｍ3 ＋ｍ4 ＋ｍ5 ＝１４ビットのデジタル出力信号が得られるようになっている。ここで、ｍ1 が最上位側であり、ｍ5 が最下位側である。
【００１９】
単位ブロック１１−１は、図１に示すように、副Ａ／Ｄコンバータ１４と、Ｄ／Ａコンバータ１５と、減算器１６と、増幅器１７と、切り換えスイッチ１８とから構成されている。
副Ａ／Ｄコンバータ１４は、アナログ入力信号Ｖｉを（２m1+1＋１）値のデジタル信号（デジタルコード）にＡ／Ｄ変換するものである。すなわち、ｍ1 ＝３ビットであるので、１７値のデジタル信号に変換するようになっている（図２参照）。
【００２０】
この副Ａ／Ｄコンバータ１４は、例えば、その入力の範囲を２m1+1＝１６個に等分割する抵抗（図示せず）と、その分割された範囲のそれぞれの中心を判別する１６個のコンパレータ（図示せず）を含み、「０〜１６」の１７値のデジタルコードを出力するようになっている。
また、副Ａ／Ｄコンバータ１４とＤ／Ａコンバータ１５との間には、切り換えスイッチ１８が配置されている。この切り換えスイッチ１８は、副Ａ／Ｄコンバータ１４の出力デジタルコードＤ１と、後述のように試験時に外部から入力される試験用デジタルコードＤ２とを選択的にＤ／Ａコンバータ１５に入力するものである。
【００２１】
さらに、その切り換えスイッチ１８で選択的にＤ／Ａコンバータ１５に入力される、副Ａ／Ｄコンバータ１４の出力デジタルコードＤ１と試験用デジタルコードＤ２とは、エンコーダ１３に供給されるようになっている。
Ｄ／Ａコンバータ１５は、副Ａ／Ｄコンバータ１４からの１７値のデジタルコードＤ１、または外部から入力される試験用デジタルコードＤ２をアナログ信号Ｖａに変換して減算器１６に出力するようになっている。
【００２２】
減算器１６は、アナログ入力信号Ｖｉｎからアナログ信号Ｖａを減算し、その減算された出力信号（Ｖｉｎ−Ｖａ）を増幅器１７に出力するようになっている。増幅器１７は、減算器１６からの出力信号を所定倍（８倍）に増幅して次段の単位ブロック１１−２に出力するようになっている。
単位ブロック１１−２〜１１−４は同様に構成されるので、単位ブロック１１−２について説明する。
【００２３】
単位ブロック１１−２は、図１に示すように、副Ａ／Ｄコンバータ２４と、Ｄ／Ａコンバータ２５と、減算器２６と、増幅器２７とから構成され、この構成は図６の単位ブロック１−２と同様である。
すなわち、副Ａ／Ｄコンバータ２４は、アナログ入力信号Ｖｉを（２m2+1−１）値のデジタル信号にＡ／Ｄ変換するものである。すなわち、ｍ2 ＝３ビットであるので、１５値のデジタル信号に変換するようになっている。そのデジタル信号は、エンコーダ１３とＤ／Ａコンバータ２５とにそれぞれ出力されるようになっている。
【００２４】
Ｄ／Ａコンバータ２５は、副Ａ／Ｄコンバータ２４からの１５値のデジタル信号を対応するアナログ信号にＤ／Ａ変換して減算器２６に出力するようになっている。減算器２６は、増幅器１７の出力信号からＤ／Ａコンバータ２５の出力アナログ信号を減算し、その減算された出力信号を増幅器２７に出力するようになっている。増幅器２７は、減算器２６からの出力信号を８倍に増幅して次段の単位ブロック１１−３に出力するようになっている。
【００２５】
次に、このような構成からなる第１実施形態において、１段目の単位ブロック１１−１と、２段目の単位ブロック１１−２の通常の動作について、図１〜図３を参照して説明する。この通常の動作時には、切り換えスイッチ１８の切り換え接点は図１の位置となる。
図２において、各縦軸は１段目の単位ブロック１１−１の副Ａ／Ｄコンバータ１４と、２段目の単位ブロック１１−２の副Ａ／Ｄコンバータ２４のアナログ入力信号の入力レンジをそれぞれ表している。
【００２６】
いま、図１に示す単位ブロック１１−１の副Ａ／Ｄコンバータ１４にアナログ入力信号Ｖｉｎが入力されると、副Ａ／Ｄコンバータ１４は、そのアナログ入力信号Ｖｉｎの大きさに応じて「０〜１６」のデジタルコードＤ１に変換する。例えば、アナログ入力信号Ｖｉｎが図２に示すような値の場合には、それに対応するデジタルコードＤ１は「５」となる。
Ｄ／Ａコンバータ１５は、そのデジタルコードＤ１に応じて次の（１）式のようなアナログ信号Ｖａに変換する。
【００２７】
Ｖａ＝Ｄ１×（Ｖｒｅｆ／８）・・・・（１）
ここで、（１）式中のＶｒｅｆはＤ／Ａコンバータ１５のゲインを決める基準電圧である。
減算器１６は、アナログ入力信号Ｖｉｎからアナログ信号Ｖａを差し引き、その差し引かれた出力信号（Ｖｉｎ−Ｖａ）を増幅器１７に出力する。増幅器１７は、減算器１６からの出力信号を８倍に増幅する。従って、単位ブロック１１−１の出力信号Ｖｏｕｔは、次の（２）式のようになる。
【００２８】
Ｖｏｕｔ＝８×〔Ｖｉｎ−Ｄ１×（Ｖｒｅｆ／８）〕＝８×Ｖｉｎ−Ｄ１×Ｖｒｅｆ・・・・（２）
以上のように動作するこの実施形態では、１段目の単位ブロック１１−１の出力信号Ｖｏｕｔは、アナログ入力信号Ｖｉｎに対して図３に示すような特性となる。ここで、図中の数値０、１、２、３・・・・は、副Ａ／Ｄコンバータ１４とＤ／Ａコンバータ１５のデジタルコードを示し、従来に比べて「０」と「１６」とが追加されている（図８参照）。
【００２９】
図３からわかるように、増幅器１７の出力信号範囲はＢに示すようになり、従来の場合の出力信号範囲Ａに比べて半分にすることができるので、増幅器１７に必要な出力振幅を従来の半分にできる。
従って、この実施形態によれば、増幅器１７の電源電圧を大幅に下げることができるので、低消費電力化の実現が可能となる。
次に、この実施形態において、動作が正常であるか否かの動作試験の試験方法について、図１および図４を参照して説明する。
【００３０】
図４は、上記の（２）式の関係を表したものであり、副Ａ／Ｄコンバータ１４の出力デジタルコードＤ１（０〜１６）が変化する点において、出力信号Ｖｏｕｔの不連続点が存在する。この不連続点の前後で、１４ビットのＡ／Ｄコンバータとしての出力コードに差があるとコード欠けが起こる。
そこで、動作試験時は、切り換えスイッチ１８の切り換え接点を図１とは反対側に切り換え、試験用デジタルコードＤ２を切り換えスイッチ１８を介してＤ／Ａコンバータ１５に対して入力する。
【００３１】
そして、この第１実施形態の動作試験では、不連続点を任意に発生させ、その不連続点の前後で１４ビットのＡ／Ｄコンバータとしての出力コードに変化がないことを確認することによりコード欠けがないことを確認する。
次に、具体的な試験手順について、以下に説明する。
（１）切り換えスイッチ１８の切り換え接点を図１とは反対側に切り換える。
（２）下位側の１１ビットが正常に動作しているか否かを確認する。
【００３２】
試験用デジタルコードＤ2 の値をＤ２＝８とし、アナログ入力信号Ｖｉｎを図４に示すテスト範囲Ｖｔｅｓｔの範囲（試験用デジタルコードＤ２の範囲）で変化させる。そして、その変化に対応して下位１１ビットのすべての出力デジタルコードがエンコーダ１３から出力されるか否かを確認する。
この結果、下位１１ビットのすべてのコードがエンコーダ１３から出力される場合には、２段目から４段目の単位ブロック１１−２〜１１−４、およびＡ／Ｄコンバータ１２の動作は正常である。
【００３３】
なお、上記のテスト範囲Ｖｔｅｓｔのみならず、他の範囲のアナログ入力信号Ｖｉｎに対しても下位１１ビットは同一の回路が使用されるので、テスト範囲Ｖｔｅｓｔで試験をすれば、他の範囲での試験は必要がない。
（３）試験用コードＤ２が、Ｄ２＝０からＤ２＝１に変化する点において、エンコーダ１３の出力デジタルコードが同一か否を確認する。
このときには、アナログ入力信号ＶｉｎをＶｉｎ≒Ｖ１とし（図４参照）、Ｄ２＝０とＤ２＝１のときに、エンコーダ１３から出力される１４ビットとしての出力デジタルコードをそれぞれ測定し、その両出力デジタルコードが同一であるか否かを確認する。
【００３４】
この場合に、両出力デジタルコードが一致しないときには不良となる。
（４）さらに、試験用コードＤ２が、Ｄ２＝１からＤ２＝２、Ｄ２＝２からＤ２＝３、・・・・Ｄ２＝１５からＤ２＝１６に変化する点についても、（３）と同様に、その変化点においてエンコーダ１３の出力デジタルコードが同一か否かを確認する。
このときには、Ｄ２＝１からＤ２＝２ではＶｉｎ≒Ｖ２とし、Ｄ２＝２からＤ２＝３ではＶｉｎ≒Ｖ３というように、アナログ入力信号Ｖｉｎを変化させなければならない。
【００３５】
以上のような（１）〜（４）の試験により、アナログ入力信号Ｖｉｎに応じてエンコーダ１３から出力すべき１４ビットの出力デジタルコードが全て出力されるか否かを確認することができる。この場合に、試験時間の大半は（２）における下位１１ビットの動作試験にかかる時間である。
これに対して、従来の試験方法では、（１）、（３）、および（４）の各試験は不要である。しかし、（２）において、アナログ入力信号Ｖｉｎのテスト範囲Ｖｔｅｓｔを副Ａ／Ｄコンバータ１４の全範囲に広げ、１４ビットのすべての出力コードがエンコーダ１３から出力されることを確認することと等価であるので、テスト範囲Ｖｔｅｓｔが約８倍広いことになる。
【００３６】
従って、この第１実施形態に係る動作試験によれば、その動作試験の時間が従来に比べて１／８に短縮可能となる。
次に、本発明のパイプライン型Ａ／Ｄコンバータの第２実施形態の構成について、図５を参照して説明する。
この第２実施形態は、図１に示す第１実施形態の単位ブロック１１−１を、図５に示すような単位ブロック１１−１Ａに置き換えたものである。
【００３７】
すなわち、第２実施形態の単位ブロック１１−１Ａは、図５に示すように、副Ａ／Ｄコンバータ１４Ａと、Ｄ／Ａコンバータ１５Ａと、減算器１６と、増幅器１７と、切り換えスイッチ１８とから構成されている。
副Ａ／Ｄコンバータ１４は、アナログ入力信号Ｖｉｎを（２m1+1−１）値のデジタル信号（デジタルコード）にＡ／Ｄ変換するものである。すなわち、ｍ1 ＝３ビットであるので、１５値のデジタル信号に変換するようになっている。
【００３８】
また、副Ａ／Ｄコンバータ１４ＡとＤ／Ａコンバータ１５Ａとの間には、切り換えスイッチ１８が配置されている。この切り換えスイッチ１８は、副Ａ／Ｄコンバータ１４Ａの出力デジタルコードＤ１と、試験時に外部から入力される試験用デジタルコードＤ２とを選択的にＤ／Ａコンバータ１５Ａに入力するものである。
さらに、その切り換えスイッチ１８で選択的にＤ／Ａコンバータ１５Ａに入力される副Ａ／Ｄコンバータ１４Ａの出力デジタルコードＤ１と試験用デジタルコードＤ２とは、エンコーダ１３Ａに供給されるようになっている。
【００３９】
Ｄ／Ａコンバータ１５Ａは、副Ａ／Ｄコンバータ１４Ａからの１５値のデジタルコードＤ１、または外部から入力される試験用デジタルコードＤ２をアナログ信号Ｖａに変換して減算器１６に出力するようになっている。
減算器１６は、アナログ入力信号Ｖｉｎからアナログ信号Ｖａを減算し、その減算された出力信号（Ｖｉｎ−Ｖａ）を増幅器１７に出力するようになっている。増幅器１７は、減算器１６からの出力信号を８倍に増幅して次段の単位ブロック１１−２に出力するようになっている。
【００４０】
なお、この第２実施形態の他の部分の構成は、図１の第１実施形態の構成と同様であるので、その説明は省略する。
以上のような構成からなる第２実施形態では、第１実施形態の場合と同様の手順によりに動作試験を行うことができる。このため、その動作試験の時間を従来に比べてほぼ１／８に短縮可能となる。
【００４２】
以上説明したように、本発明の試験方法によれば、パイプライン型Ａ／Ｄコンバータの動作試験時間を短縮して生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明のパイプライン型Ａ／Ｄコンバータの第１実施形態の構成を示すブロック図である。
【図２】図１の初段の単位ブロックの副Ａ／Ｄコンバータなどの動作を説明する説明図である。
【図３】図１の初段の単位ブロックの入力と出力の関係を示す特性図である。
【図４】第１実施形態の動作試験の方法を説明するための図である。
【図５】本発明のパイプライン型Ａ／Ｄコンバータの第２実施形態の構成を示すブロック図である。
【図６】従来のパイプライン型Ａ／Ｄコンバータの構成を示すブロック図である。
【図７】図６の初段の単位ブロックの副Ａ／Ｄコンバータなどの動作を説明する説明図である。
【図８】図６の初段の単位ブロックの入力と出力の関係を示す特性図である。
【符号の説明】
１１−１〜１１−４  単位ブロック
１２  Ａ／Ｄコンバータ
１３，１３Ａ  エンコーダ
１４、２４  副Ａ／Ｄコンバータ
１５、２５  Ｄ／Ａコンバータ
１６、２６  減算器
１７、１８  増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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