(57)【特許請求の範囲】
【請求項１】
被試験信号をデジタル・データ・ワードに変換するアナログ・デジタル変換器と、
上記デジタル・データ・ワードを蓄積する少なくとも第１及び第２メモリ・モジュールと、
上記アナログ・デジタル変換器からの上記デジタル・データ・ワードを上記第１メモリ・モジュールに供給する信号路とを具え、
上記第１及び第２メモリ・モジュールの各々は、
上記デジタル・データ・ワードのストリームを受ける入力端、上記デジタル・データ・ワードのストリームを次段のメモリ・モジュールに供給する第１出力端、及び上記デジタル・データ・ワードのストリームを出力する第２出力端を有するストリーム・スプリッタと、
該ストリーム・スプリッタの上記第２出力端からの上記デジタル・データ・ワードのストリームを受け、アドレス・ワードを発生すると共に、上記デジタル・データ・ワードを表すデータ・ワードを発生するデマルチプレクサと、
上記アドレス・ワードによりアドレス指定され、上記データ・ワードを蓄積する取り込みメモリと、
個別の入力トリガを受け、上記デマルチプレクサに上記入力トリガを供給して、上記取り込みメモリに蓄積された上記データ・ワードが重ね書きされないようにするトリガ入力セクションとを具え、
上記第１メモリ・モジュールの上記取り込みメモリの上記データ・ワードの蓄積がそのデータ容量に達すると、上記第１メモリ・モジュールが上記第２メモリ・モジュールの上記トリガ入力セクションに個別のトリガを供給することを特徴とするデジタル・ストレージ・オシロスコープ。
【請求項２】
上記トリガ入力セクションが複数のチャネルを有し、
上記トリガ入力セクションがアーミング状態及び禁止状態を有し、
上記アーミング状態おいて、上記トリガ入力セクションが１つのチャネルによる個別の入力トリガの受信に応答して上記個別の入力トリガを上記デマルチプレクサに供給し、
上記禁止状態において、上記トリガ入力セクションがいかなるチャネルの上記個別の入力トリガの受信に応答して上記個別の入力トリガを上記デマルチプレクサに供給せず、
上記トリガ入力セクションが１つのチャネルによる個別の入力トリガの受信に応答して、そのアーミング状態からその禁止状態に変化する
ことを特徴とする請求項１のデジタル・ストレージ・オシロスコープ。
【請求項３】
上記デマルチプレクサへの個別の入力トリガの供給を選択的に遅延させる制御可能な遅延手段を更に有することを特徴とする請求項１のデジタル・ストレージ・オシロスコープ。
【請求項４】
上記メモリ・モジュールの各々は、上記デマルチプレクサの動作を制御するローカル・マイクロコントローラを有することを特徴とする請求項１のデジタル・ストレージ・オシロスコープ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル・ストレージ・オシロスコープに関する。
【０００２】
【従来の技術】
従来のデジタル・ストレージ・オシロスコープの取り込みセクションは、比較的高価であり、その使用環境に高度に適合したいくつかの構成要素を含んでいる。これら構成要素の特殊な機能により、特に開発コストを考慮すると、取り込みセクションの機能を拡張することが困難となる。例えば、１ＧＳ／ｓ（ギガサンプル／秒）で高速で動作するアナログ・デジタル変換器が発生したデジタル・データ・ワードのストリームは、その高速サンプリング速度（レート）のために、単一のストリームとして取り込みメモリの連続したアドレスにロードすることができないので、デマルチプレクサを介してメモリに供給しなければならない。デマルチプレクサは、データ・ワードのブロックを取り込みレジスタにロードし、いわゆるインターリーブ動作により、このデータ・ワードのブロックを単一書き込み動作にて取り込みメモリにロードする。この方法にて処理を進めることにより、サンプリング速度よりも充分に遅い周波数で書き込み動作を行う。なお、デマルチプレクサ自体は、メモリにデータ・ワードを書き込むのに用いるアドレス・ワードも発生する。
【０００３】
デマルチプレクサがトリガを受けて、取り込みの終了を起こすまで、データ・ワードのブロックを循環方法で取り込みメモリに書き込む。デマルチプレクサがトリガを受けた後、指示された量のポスト・トリガ・データ（トリガの後のデータ）が取り込まれるまで、デマルチプレクサが取り込みメモリへのデータ・ワードの書き込みを持続する。指示された量のポスト・トリガ・データが取り込まれた時点で、デマルチプレクサは、取り込みメモリへのデータの書き込みを停止する。次の波形表示を行う動作ステップとして、外部プロセッサが取り込みメモリから波形データを読み出す。
【０００４】
データが読み出された後、取り込みメモリが再びアーミング（能動状態）されると、次のトリガを受けるまで、データをメモリに書き込む。
【０００５】
【発明が解決しようとする課題】
取り込むことができる波形記録の長さは、デマルチプレクサが制御できるアドレス・ラインの数で決まる。この結果、最大記録長が、いくつかのアプリケーションでは望ましい記録長よりも短くなってしまう。従来のアーキテクチャでは、デマルチプレクサを再設計しなければ、最大記録長を伸ばすことができなかった。また、デマルチプレクサを再設計することは、困難でコストのかかる提案である。なお、ここでは、上述の如く、取り込みメモリのアドレス・ワード・シーケンスを発生する機能も含んでいる。もし、デマルチプレクサとアドレス発生器とが別々になっていても、アドレスに関しても同じ問題が生じる。
【０００６】
したがって、本発明は、取り込みメモリへの波形記録の最大記録長を簡単に伸ばすことができるデジタル・ストレージ・オシロスコープの提供にある。
【０００７】
【課題を解決するための手段】
本発明のデジタル・ストレージ・オシロスコープは、被試験信号をデジタル・データ・ワードに変換するアナログ・デジタル変換器（１８）と；デジタル・データ・ワードを蓄積する少なくとも第１及び第２メモリ・モジュール（２２Ｐ，２２Ｑ）と；アナログ・デジタル変換器からのデジタル・データ・ワードを第１メモリ・モジュールに供給する信号路とを具え；第１及び第２メモリ・モジュールの各々は、デジタル・データ・ワードのストリームを受ける入力端、デジタル・データ・ワードのストリームを次段のメモリ・モジュールに供給する第１出力端、及びデジタル・データ・ワードのストリームを出力する第２出力端を有するストリーム・スプリッタ（３０）と；このストリーム・スプリッタの第２出力端からのデジタル・データ・ワードのストリームを受け、アドレス・ワードを発生すると共に、デジタル・データ・ワードを表すデータ・ワードを発生するデマルチプレクサ（３４）と；アドレス・ワードによりアドレス指定されデータ・ワードを蓄積する取り込みメモリ（３８）と；個別の入力トリガを受け、デマルチプレクサに入力トリガを供給して、取り込みメモリに蓄積されたデータ・ワードが重ね書きされないようにするトリガ入力セクション（４０）とを具え；第１メモリ・モジュールの取り込みメモリのデータ・ワードの蓄積がそのデータ容量に達すると、第１メモリ・モジュールが第２メモリ・モジュールのトリガ入力セクションに個別のトリガを供給することを特徴とする。
【０００８】
かかるデジタル・ストレージ・オシロスコープでは、トリガ入力セクションが複数のチャネルを有し；トリガ入力セクションがアーミング状態及び禁止状態を有し；アーミング状態おいて、トリガ入力セクションが１つのチャネルによる個別の入力トリガの受信に応答して個別の入力トリガをデマルチプレクサに供給し；禁止状態において、トリガ入力セクションがいかなるチャネルの個別の入力トリガの受信に応答して個別の入力トリガをデマルチプレクサに供給せず；トリガ入力セクションが１つのチャネルによる個別の入力トリガの受信に応答して、そのアーミング状態からその禁止状態に変化することを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図を参照して、本発明の好適実施例を説明する。図１は、本発明によるオシロスコープのブロック図である。各チャネルは、前置増幅器１０を含み、この前置増幅器１０は、被試験装置のテスト・ポイントに接続された入力端子を有する。前置増幅器１０の出力信号は、従来と同様に、トラック・アンド・ホールド回路１４に供給され、このトラック・アンド・ホールド回路１４の出力信号は、アナログ・デジタル（Ａ／Ｄ）変換器１８に供給される。各Ａ／Ｄ変換器１８は、サンプリング・クロックＣＬＫの制御により、並列デジタル・データ・ワードのストリームを発生する。４個のＡ／Ｄ変換器１８が発生するデジタル・データ・ワードの４つのストリームは、第１メモリ・モジュール２２Ｐの各データ入力端に夫々供給される。このメモリ・モジュール２２Ｐは、４個の第１データ出力端を有し、これら第１データ出力端は、第２メモリ・モジュール２２Ｑのデータ入力端に夫々接続される。これら２個のメモリ・モジュールは、同じ構造である。
【００１０】
システム・プロセッサ２４は、メモリ・モジュール２２Ｐ、２２Ｑと、ユーザ制御器（図示せず）と、表示器（図示せず）との間のインタフェースを行う。
【００１１】
このオシロスコープは、トリガ発生器２６も含んでいる。図示の如く、トリガ発生器２６は、４個の前置増幅器１０の出力端に夫々接続された４個の入力端を有する４チャネルである。後述の如く、トリガ発生器２６は、４チャネル以上であってもよく、このトリガ発生器２６のチャネルに供給される入力信号は、前置増幅器１０のアナログ出力信号である必要はない。
【００１２】
トリガ発生器２６の各チャネルは、その入力信号をトリガ事象（各チャネルとも同じであってもよいし、異なっていてもよい）を比較し、このトリガ事象が入力信号内に生じると、個別のトリガ信号（信号エッジ）を発生する。このトリガ信号は、メモリ・モジュール２２Ｐに供給される。
【００１３】
図２は、図１に示すオシロスコープの一部を形成するメモリ・モジュールのより詳細なブロック図である。なお、単に参照番号２２というときは、参照番号２２Ｐ及び２２Ｑを総称している。各メモリ・モジュール２２は、ストリーム・スプリッタ３０を含んでおり、このストリーム・スプリッタ３０の４つのデータ入力は、このメモリ・モジュールのデータ入力である。このストリーム・スプリッタ３０の４つの第１データ出力端は、メモリ・モジュールのデータ出力端であり、また、ストリーム・スプリッタ３０の第２データ出力端は、デマルチプレクサ３４の入力端に夫々接続される。ストリーム・スプリッタ３０の所定データ入力端に供給されるデータ・ストリームは、対応する第１及び第２データ出力端に供給される。これらストリーム・スプリッタ３０及びデマルチプレクサ３４がデータ入力セクションとして作用する。
【００１４】
ローカル・マイクロコントローラ３６も含むメモリ・モジュール２２には、イネーブル（付勢）状態であるアーミング状態と、ディスエーブル（非付勢又は無能化）状態である禁止状態とがある。メモリ・モジュール２２が付勢状態であると、デマルチプレクサ３４は、ストリーム・スプリッタ３０からの第２データ出力端からの出力信号の１つ以上を選択し、ローカル・マイクロコントローラ３６からのコマンドに応答する。デマルチプレクサ３４は、選択した出力信号により供給されたストリームのデータ・ワードのブロックをデマルチプレクサ内のレジスタにロードし、これらデータ・ワードのブロックを単一の書き込み動作で取り込みメモリ３８に書き込む。なお、この際、デマルチプレクサ３４は、取り込みメモリをアドレス指定するのに用いるアドレス・ワードも発生する。
【００１５】
メモリ・モジュール２２は、トリガ受信器（トリガ入力セクション）４０も含んでいる。このトリガ受信器４０は、４個の１次チャネルの各々にフリップ・フロップ（ＦＦ）４２と、遅延手段である遅延カウンタ（ＣＮＴ）４４とを含んでいる。後述の如く、フリップ・フロップ４２は、トリガ・エッジに応答してトリガ・パルスを発生し、遅延カウンタ４４は、所定量（時間）だけトリガ・パルスを遅延させる。トリガ受信器４０は、フリップ・フロップ４６及び遅延カウンタ４８を含んだ予備チャネルも有する。遅延カウンタ４４、４８の出力端は、オア・ゲート５０に接続され、遅延されたトリガ・パルスをデマルチプレクサ３４に供給する。
【００１６】
オア・ゲート５０の出力端は、フリップ・フロップ４２にも接続される（この接続は、図示せず）。オア・ゲート５０が遅延されたトリガ信号をデマルチプレクサ３４に供給すると、フリップ・フロップ４２がマイクロコントローラ３６によりアーミングされるまで、これらフリップ・フロップ４２が他のトリガ・エッジに応答するのを禁止する。
【００１７】
デマルチプレクサ３４は、制御ロジック３２を含んでいる。この制御ロジック３２は、ローカル・マイクロコントローラ３６からのコマンドを受け、取り込みメモリ３８の状態を制御する。デマルチプレクサ３４は、トリガ出力端５４を有するトリガ発生器（トリガ出力セクション）５２も含んでいる。
【００１８】
フリップ・フロップ４２及び４６の出力端をマイクロコントローラ３６のデータ・バスに接続する。よって、これらフリップ・フロップは、マイクロコントローラ３６にトリガ事象の発生時点及びトリガ事象のソース（信号源）に関する情報を提供する。
【００１９】
以下の説明において、メモリ・モジュールの要素を表す番号に接尾文字Ｐ及びＱを付加して、メモリ・モジュール２２Ｐ及び２２Ｑの対応する構成要素を表す。
【００２０】
再び、図１を参照する。ストリーム・スプリッタ３０Ｐの第１データ出力信号をストリーム・スプリッタ３０Ｑの各データ入力端に接続し、トリガ出力端５４Ｐをトリガ受信器４０Ｑの補助チャネルに接続する。トリガ受信器４０Ｑの第１チャネル（フリップ・フロップ４２及び遅延カウンタ４４で構成される）は、使用しない。
【００２１】
オシロスコープのチャネルＡのみを用いて、データ・ワードの単一ストリームをメモリ・モジュール２２Ｐに供給すると仮定する。オシロスコープのチャネルＡのみがアクティブなので、チャネルＢ〜Ｄの前置増幅器１０が信号を出力せず、これらからトリガ信号も発生しない。さらに、ユーザが特定したプリトリガ（トリガの前）のデータ量と、ユーザが特定したポスト・トリガ（トリガの後）のデータ量との和が、メモリ・モジュールの取り込みメモリの容量よりも小さいと仮定する。
【００２２】
システム・プロセッサ２４は、コマンドをメモリ・モジュール２２に供給し、ローカル・マイクロコントローラ３６は、各メモリ・モジュールの制御ロジック３２及び取り込みメモリ３８を初期化して、取り込みを実行する。制御ロジック３２Ｐは、メモリ・モジュール２２Ｐをイネーブルし、制御ロジック３２Ｑは、メモリ・モジュール２２Ｑをイネーブルする。ストリーム・スプリッタ３０は、データ・ワードのストリームをデマルチプレクサ３４に供給し、このデマルチプレクサ３４は、データ・ワードのブロックを取り込みメモリ３８の連続したアドレスにロードする。特定量のプリトリガ・データを受けた後、マイクロコントローラ３６Ｐは、トリガ受信器４０Ｐをアーミングする。このトリガ受信器４０Ｐは、トリガ事象の発生を待ち受ける。データ・ワードのブロックが循環形式でメモリ３８に書き込まれるので、取り込みメモリ３８が一杯になる前にトリガ信号を受けないと、メモリ３８のアドレス範囲の初めにアドレスが戻り、重ね書きを行う。
【００２３】
トリガ事象が生じると、トリガ発生器２６がトリガ・エッジをフリップ・フロップ４２Ｐの１つに供給する。このフリップ・フロップがトリガ・パルスを発生する。適切な遅延カウンタ４４Ｐがトリガ・パルスを遅延して、この遅延されたトリガ・パルスをデマルチプレクサ３４Ｐに供給する。フリップ・フロップ４２Ｐが禁止状態となる。デマルチプレクサのレジスタ状態がセーブされ、マイクロコントローラ３６Ｐに供給される。このマイクロコントローラ３６Ｐは、トリガ事象を含んだデータ・ブロックの取り込みメモリ３８Ｐにおけるアドレスを計算できる。デマルチプレクサ３４Ｐが発生したアドレスが取り込みメモリ３８Ｐのアドレス範囲の終わりに達するまで、メモリ・モジュール２２Ｐは、データ・ワードを取り込み、蓄積する。その後、アドレス範囲の初めに戻る代わりに、制御ロジック３２Ｐは、メモリ・モジュール２２Ｐをディスエーブルして、トリガ発生器５２Ｐは、トリガ・エッジを発生する。このトリガ・エッジは、メモリ・モジュール２２Ｑのトリガ受信器４０Ｑの補助チャネル（フリップ・フロップ４６Ｑ及び遅延カウンタ４８Ｑ）に供給される。制御ロジック３２Ｑは、メモリ・モジュール２２Ｑをディスエーブルしない。一方、ポスト・トリガの所定量のデータが蓄積されるまで、デマルチプレクサ３４Ｑは、データ・ワードを取り込み続け、これらデータ・ワードを取り込みメモリ３８Ｑにロードする。ポスト・トリガの所定量のデータが蓄積された時点で、取り込みが終了し、制御ロジック３２Ｑがメモリ・モジュール２２Ｑをディスエーブルする。
【００２４】
取り込みが終了すると、２個の取り込みメモリ３８Ｐ及び３８Ｑは、トリガ事象を含んだ取り込み期間中の波形の対応するセグメントを表すデータを蓄積している。ローカル・マイクロコントローラ３６は、取り込みメモリからデータ・ワードのブロックを読み出し、これらデータ・ワードをシステム・プロセッサ２４に供給する。このシステム・プロセッサ２４は、データ・ワードを組み合わせて、表示用に、単一の波形記録を作成する。取り込みメモリからデータ・ワードのブロックを読み出した後、システム・プロセッサ２４は、次の取り込みのために、メモリ・モジュール２２Ｐ及び２２Ｑをイネーブルする。
【００２５】
トリガ発生器２６の４チャネルの入力端までのケーブル長は、これら４チャネルにおける信号伝搬時間差がサンプリング・クロックの１周期を超えないものである。特定のソースから得たトリガ・パルスを選択的に遅延するするために、各フリップ・フロップ４２への信号伝搬時間に配慮して、遅延カウンタ４４をプログラムする。よって、メモリ・モジュールが受けたトリガ・パルスは、このトリガ・パルスに関連したデータ・ワードと適切に並べられる。さらに、メモリ・モジュール２２Ｐの第１データ出力端からメモリ・モジュール２２Ｑのデータ入力端までの伝搬時間は、データのサンプリング周期を超えるかもしれない。波形の異なるセグメントが、隙間や重なりがなく、時間的に適切に配置されるのを確実にするために、遅延カウンタ４８を調整して、デマルチプレクサ３４Ｑが受信したトリガ・パルスを、メモリ・モジュール２２Ｑに蓄積されるセグメントのデータ・ワードに対して、時間的に適切に配置する。
【００２６】
メモリ・モジュールのアーキテクチャにより、上述の動作モードには多く改善ができる。例えば、ポスト・トリガのデータ量が１個のメモリ・モジュールの容量を超えるが、プリトリガのデータ量及びポスト・トリガのデータ量の組合せが２個のメモリ・モジュールの組合せ容量を超えなければ、メモリ３８Ｑが一杯になったときにトリガ発生器５２Ｑがトリガ・エッジを発生する。このトリガ・エッジは、メモリ・モジュール２２Ｐの補助トリガ・チャネルに帰還され、ポスト・トリガの所定データ量が蓄積されるまで、取り込みメモリ３８Ｐにロードして、デマルチプレクサ３４Ｐが取り込みを完了させる。プリトリガ及びポスト・トリガのデータ量の組合せが２個のメモリ・モジュールの組合せ容量を超えないので、ポスト・トリガのデータがプリトリガのデータを重ね書きする危険性がない。
【００２７】
上述の如く、２個のメモリ・モジュール２２Ｐ及び２２Ｑは、デイジー・チェーン形式で互いに接続されている。図１に示すオシロスコープは、わずか２つのモジュールを含んでいるが、メモリ・モジュールのアーキテクチャにより、デマルチプレクサ３４又は取り込みメモリ３８の機能的能力に制限されることなく、無限の数のモジュールを互いに接続することができる。オシロスコープが２個のメモリ・モジュールを用いるか、２２個のメモリ・モジュールを用いるかに関係なく、デマルチプレクサの能力及び取り込みメモリの能力は同じである。
【００２８】
各メモリ・モジュールは、プリント回路基板上に組み立てられ、このプリント回路基板を標準ラック・マウント・ユニットの背面に挿入できる。図１に示すように、２個のみのメモリ・モジュールを含んでいるオシロスコープの場合、これら２個のプリント回路基板を同じラック・マウント・ユニットの背面に挿入でき、このラック・マウント・ユニット内でこれらメモリ・モジュールの間を適切に接続する。メモリ・モジュールの数が単一のラック・マウント・ユニットの能力を超えた場合、追加のメモリ・モジュールを別のラック・マウント・ユニットに挿入でき、所定ラック・マウント・ユニット内の最終メモリ・モジュールのトリガ出力を、他のラック・マウント・ユニットの第１メモリ・モジュールの補助トリガ・チャネルに供給できる。
【００２９】
説明を簡略化するために、１つの入力データ・ストリームを受ける実施例を参照して、メモリ・モジュールのアーキテクチャを上述した。１つよりも多い入力データ・ストリームを受信し、これらデータ・ストリームをインターリーブするならば、取り込みメモリにロードするブロック内の連続データ・ワードを、異なる夫々のデータ・ストリームから得る。取り込みが完了後、システム・プロセッサは、取り込みメモリからの読み出したデータを分解して、適切な数の波形記録を形成する。
【００３０】
上述の如く、トリガ発生器の各チャネルがオシロスコープの対応チャネル内の前置増幅器のアナログ出力信号をモニタするように、トリガ発生器を構成する必要がない。例えば、アクティブになっているオシロスコープがチャネルＡのみの場合、トリガ発生器２６の４チャネルが、夫々異なるトリガ事象を定義し、これらトリガ発生器の総てのチャネルをチャネルＡの前置増幅器の出力端に接続してもよい。代わりに、１個以上のトリガ発生器が、被試験信号のチャネルにおけるＡ／Ｄ変換器１８の下流にて、デジタル次元で信号をモニタしてもよい。１個以上のメモリ・モジュール２２の下流位置で、デジタル信号をモニタしてもよい。モニタされる信号は、前置増幅器の出力信号のレプリカ（アナログ形式又はデジタル形式の複製）である必要はなく、関心のある特性を強調するために、アナログ次元又はデジタル次元で処理された信号であってもよい。例えば、オシロスコープのチャネルＡの他にチャネルＢもアクティブになった場合、トリガ発生器の１個以上のチャネルは、チャネルＢのＡ／Ｄ変換器の上流又は下流のいずれかの信号もモニタできる。１個以上のトリガ・チャネルは、オシロスコープで観察されない変数の展開に影響する信号をモニタしてもよい。
【００３１】
本発明は、上述の特定実施例に限定されるものではなく、本発明の要旨を逸脱することなく種々の変形変更が可能なことが理解できよう。なお、特許請求の範囲における各構成要素の数は、請求項で記載の数そのものだけに限定されるものではない。
【００３２】
【発明の効果】
上述の如く、本発明のデジタル・ストレージ・オシロスコープによれば、単にメモリ・モジュールを接続することにより、取り込みメモリへの波形記録の最大記録長を簡単に伸ばすことができる。
【図面の簡単な説明】
【図１】本発明によるオシロスコープのブロック図である。
【図２】図１に示すオシロスコープの一部を形成するメモリ・モジュールのより詳細なブロック図である。
【符号の説明】
１０  前置増幅器
１４  トラック・アンド・ホールド回路
１８  Ａ／Ｄ変換器
２２  メモリ・モジュール
２４  システム・プロセッサ
２６  トリガ発生器
３０  ストリーム・スプリッタ（データ入力セクション）
３２  制御ロジック
３４  デマルチプレクサ（データ入力セクション）
３６  ローカル・マイクロコントローラ
３８  取り込みメモリ
４０  トリガ受信器（トリガ入力セクション）
４２、４６  フリップ・フロップ
４４、４８  遅延カウンタ（遅延手段）
５２  トリガ発生器（トリガ入力セクション）
【図１】
0004021160.tif 000002
【図２】
0004021160.tif 000003