(57)【特許請求の範囲】
【請求項１】
それぞれが複数のサブブロックを有する第１乃至第３のブロックに分割されたメモリセルアレイと、
前記第１乃至第３のブロックをそれぞれ選択するための第１乃至第３のコマンドおよびアドレス信号に基づいて、前記第１乃至第３のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、
前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第１乃至第３のブロックを選択する選択回路と、
前記制御回路は、前記第１のコマンドが入力されたときには、前記修正されたアドレス信号は全て活性化状態にされるとともに前記第１のブロックの全てのサブブロックを選択する制御信号を出力し、
前記制御回路は、前記第２および第３のブロックを選択するための第４のコマンドが入力された後に前記第２のコマンドが入力されたときに前記第２のブロックを選択する制御信号を出力し、前記第４のコマンドが入力された後に前記第３のコマンドが入力されたときに前記第３のブロックを選択する制御信号を出力し、
前記制御回路は、前記第１のコマンドが入力された後に第５のコマンドが入力された場合には、前記第１のブロックを全非選択にする制御信号を出力し、前記第１、第５、第４、および第２のコマンドが入力された場合には、前記第２のブロック全体のみを選択する制御信号を出力し、前記第１、第５、第４、および第３のコマンドが入力された場合には、前記第３のブロック全体のみを選択する制御信号を出力し、
前記第１のブロックは、製品出荷後にユーザが情報を書き込むメモリ領域であり、前記第２のブロックは、製品固有のＩＤ情報が記憶されているメモリ領域であり、前記第３のブロックは、回路動作上のパラメータセットが記憶されているメモリ領域であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第１、第４および第２のコマンドが入力されたときには前記第１および第２のブロック全体を選択する制御信号を出力し、前記第１、第４および第３のコマンドが入力されたときには前記第１および第３のブロック全体を選択する制御信号を出力することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電源投入時には、最初に、前記第２のブロックに記憶されている製品固有のＩＤ情報が読み出されることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
それぞれの試験条件が異なりかつそれぞれが複数のサブブロックを有する第１乃至第３のブロックに分割されたメモリセルアレイと、
前記第１乃至第３のブロックをそれぞれ選択するための第１乃至第３のコマンドおよびアドレス信号に基づいて、前記第１乃至第３のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、
前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第１乃至第３のブロックを選択する選択回路と、
前記制御回路は、前記第１のコマンドが入力されたときには、前記修正されたアドレス信号は全て活性化状態にされるとともに前記第１のブロックの全てのサブブロックを選択する制御信号を出力し、
前記制御回路は、前記第２および第３のブロックを選択するための第４のコマンドが入力された後に前記第２のコマンドが入力されたときに前記第２のブロックを選択する制御信号を出力し、前記第４のコマンドが入力された後に前記第３のコマンドが入力されたときに前記第３のブロックを選択する制御信号を出力し、
前記制御回路は、前記第１のコマンドが入力された後に第５のコマンドが入力された場合には、前記第１のブロックを全非選択にする制御信号を出力し、前記第１、第５、第４、および第２のコマンドが入力された場合には、前記第２のブロック全体のみを選択する制御信号を出力し、前記第１、第５、第４、および第３のコマンドが入力された場合には、前記第３のブロック全体のみを選択する制御信号を出力することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第１、第４および第２のコマンドが入力されたときには前記第１および第２のブロック全体を選択する制御信号を出力し、前記第１、第４および第３のコマンドが入力されたときには前記第１および第３のブロック全体を選択する制御信号を出力することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、半導体記憶装置を製造し、出荷する場合には、半導体記憶装置のメモリセルにデータの書き込み、消去、読み出しが正常に行われるかどうかの動作試験が行われる。動作試験では、チップ全体を試験するため、一括動作モードで書き込み、消去のテストが行われる。以下、半導体記憶装置として、不揮発性半導体記憶装置とりわけフラッシュメモリを例にとって説明する。
【０００３】
フラッシュメモリの動作試験では、書き換え回数(例えば100万回)を保証するために、
（ａ）全メモリセルを一括で、書き込み/消去を保証回数程度あるいはそれ以上行い、正常に書き換え動作が行えるかどうかの試験を行う（耐久性試験)、
（ｂ）一度記録された情報が、保障期間(例えば室温で１０年)の間保持できるか否かを試験するために、仕様での温度より高い(あるいは低い)条件下で加速試験を行う(保持試験)、
（ｃ）仕様動作電圧よりも高い(あるいは低い)電圧をバイアスしても正常にメモリ動作が行えるか否かの電圧加速試験等が行われる。
【０００４】
従来、フラッシュメモリのメモリ領域は、製品出荷後にユーザがデータ等の書き込みに使用するメモリ領域(以下、ノーマルブロックとも云う)、および出荷製品固有のＩＤ（識別）情報などが記録されるメモリ領域(以下、ユーザＲＯＭブロックとも云う)に分類されている。そして、一括動作テストモードでは、ノーマルブロックのみを一括選択して動作試験を行うモード、ノーマルブロック、ユーザＲＯＭブロック両者すべてを一括選択して動作試験を行うモードを備えている。ここで、ブロックとは、少なくとも１個のサブブロックを備えていて、サブブロックは、１つ以上の行（ロウ）の纏まりから構成されるメモリセルの単位(情報単位)である。
【０００５】
新たなフラッシュメモリ領域として、フラッシュメモリの回路動作上のパラメータセット(レファレンス電圧設定、読み出し/書き込み/消去電圧初期値、不良ブロックアドレス情報、不良カラムアドレス情報など)を記憶するメモリ領域(以下、ＲＯＭフューズブロックとも云う)を備えた不揮発性半導体記憶装置も開発されている。
【０００６】
ＲＯＭフューズブロックは、製造されたフラッシュメモリチップの製造起因による回路動作ばらつきに応じて、チップの初期回路設定を最適化したり、不良カラムや不良ブロックが生じた場合、良品のカラムやサブブロック(リダンダンシ)に置換する情報が記録されている。ＲＯＭフューズブロックは、フラッシュメモリのメモリセルアレイの一部として構成され、ＲＯＭフューズブロックに記録されている情報は、電源投入時に、ＲＯＭフューズブロックのメモリセルから読み出され、制御回路のレジスタ(不図示)に読み込まれ、フラッシュメモリチップの動作を最適化する。以降、ユーザＲＯＭブロックと、ＲＯＭフューズブロックをあわせたメモリ領域を以下ＲＯＭブロックと云う。
【０００７】
ＲＯＭブロックは、一般にメモリを生産した段階で1回だけ、その製品固有の情報をメモリセルにデータとして書き込み、製品出荷後はデータの内容が変更されない。したがって、ＲＯＭブロックはノーマルブロックと比べて、保持試験は同等のレベルが要求されるが、耐久試験、電圧・温度加速試験に関しては、それほど高い性能は要求されない。したがって、耐久試験(繰り返し書き込み、消去を行う試験)は別条件で行う場合が生じる。
【０００８】
ＲＯＭブロックは、ここではＲＯＭフューズブロックおよびユーザＲＯＭブロックの領域を示しているが、ＲＯＭフューズブロックのメモリセルは、メモリ製品の電源投入毎にデータが読み出されるのに対して、ユーザＲＯＭブロックは、メモリ製品開発者、メモリを実装するシステム開発者、メモリコントローラ設計者等にはアクセスを許可する場合があるが、通常、製品使用者(一般ユーザ)には、アクセスを許可しない。その結果、メモリセルのアクセス回数は、ＲＯＭフューズ(ノーマルブロックと同等)よりも、ユーザＲＯＭブロックの方が少ない。電圧・温度加速試験を別条件で行う場合が生じる。
【０００９】
【発明が解決しようとする課題】
以上のように、用途の異なるメモリセルアレイブロックに対して、高速に試験を行うためにブロック全選択を行っている。しかし、耐久試験、電圧・温度加速試験の条件を異なる条件で高速に行うために、ノーマルブロック、ユーザＲＯＭブロック、ＲＯＭフューズブロックをそれぞれ区別して試験する必要がある。しかし、従来はノーマルブロック、ユーザＲＯＭブロック、ＲＯＭフューズブロックをそれぞれ区別して試験してはいなかった。
【００１０】
本発明は、上記事情を考慮してなされたものであって、それぞれが異なる機能を有するブロックをそれぞれ区別して試験することのできる不揮発性半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、第１乃至第３のブロックに分割されたメモリセルアレイと、前記第１乃至第３のブロックをそれぞれ選択するための第１乃至第３のコマンドおよびアドレス信号に基づいて、前記第１乃至第３のブロックを選択する制御信号および修正されたアドレス信号を出力する制御回路と、前記制御信号に基づいて前記修正されたアドレス信号をデコードし前記第１乃至第３のブロックを選択する選択回路と、を備えたことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。
【００１３】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置の構成を図１に示す。この実施形態による不揮発性半導体記憶装置は、制御回路１０と、行選択回路５０と、メモリセルアレイ７０とを備えている。メモリセルアレイ７０は、製品出荷後にユーザがデータ等の書き込みに使用するメモリ領域（以下、ノーマルブロックとも云う）７０ａと、出荷製品固有のＩＤ情報が記憶されるメモリ領域（以下、ユーザＲＯＭブロックとも云う）７０ｂと、メモリの回路動作上のパラメータを記憶するメモリ領域（以下、ＲＯＭフューズブロックとも云う）７０ｃとに分けられている。
【００１４】
行選択回路５０はメモリセルアレイの行（ロウ）を選択するものであって、ロウ・デコーダ５０ａと、ロウ・デコーダ５０ｂと、ロウ・デコーダ５０ｃとを備えている。ロウ・デコーダ５０ａは、制御回路１０から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENに基づいてノーマルブロック７０ａ内の行を選択し、ロウ・デコーダ５０ｂは、制御回路１０から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENに基づいてユーザＲＯＭブロック７０ｂ内の行を選択し、ロウ・デコーダ５０ｃは、制御回路１０から送られてくるロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENに基づいてＲＯＭフューズブロック７０ｃ内の行を選択する。
【００１５】
本実施形態に係る制御回路１０の一具体例の構成を図２に示す。この制御回路１０は、Ｉ／Ｏ・制御端子１１と、端子駆動回路１３と、コマンドラッチ制御回路１５と、コマンドラッチ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｆと、ロウ・アドレス制御回路２３ａ、２３ｂとを備えている。
【００１６】
次に、この制御回路１０の構成と作用を説明する。
【００１７】
メモリのＩ／Ｏ・制御端子１１から入力された信号は、制御回路１０に入力される。Ｉ／Ｏ・制御端子１１に入力された信号は、制御回路１０内の端子駆動回路１３に送られ、上記入力された信号がコマンド、アドレス、およびデータの内のいずれの形態かが認識される。
【００１８】
上記Ｉ／Ｏ・制御端子１１に入力された信号がデータの場合は、データ制御回路(図示せず)に入力される。上記入力された信号がアドレスの場合は、アドレス制御回路(図示しているのはロウ・アドレス制御回路２３ａ，２３ｂのみ)に入力される。ロウ・アドレス制御回路２３ａ、２３ｂには、ロウ・アドレスが入力され、ｎ本のロウ・アドレス信号ROWADD<1>〜 ROWADD<n> およびノーマルブロック７０ａを選択する制御信号NORMALBAENが出力され、行選択回路５０に入力される。
【００１９】
上記Ｉ／Ｏ・制御端子１１に入力された信号がコマンドの場合、コマンドラッチ制御回路１５に送られる。コマンドラッチ制御回路１５は、入力されたコマンドに該当するコマンドラッチ２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｆに対して、コマンドをラッチする制御信号を出力し、該当するコマンドラッチに上記入力されたコマンドが保持される。コマンドラッチは、本実施形態で必要なものだけを図示している。
【００２０】
本明細書中においては、ＲＯＭブロック領域７０ｂ、７０ｃにアクセスするコマンドをコマンド(Ｂ) 、ユーザＲＯＭブロック領域７０ｂにアクセスするコマンドをコマンド(Ｃ)、ＲＯＭフューズブロック領域７０ｃにアクセスするコマンドをコマンド(Ｄ)、指定されるメモリ領域すなわち、ノーマルブロック７０ａのすべてのサブブロックを選択状態にするコマンドをコマンド(Ａ)とする。
【００２１】
入力されたコマンドに応じて、ノーマルブロック、ユーザＲＯＭブロック、ＲＯＭフューズブロックのメモリ領域(ブロック)を選択することができる。
【００２２】
制御信号UROMBAENは、ユーザＲＯＭブロック７０ｂを選択するための制御信号であって、コマンドラッチ２１ｃからユーザＲＯＭブロック７０ｂの行を選択するロウ・デコーダ５０ｂに送られる。制御信号ROMFBAENは、ＲＯＭフューズブロック７０ｃを選択するための制御信号であって、コマンドラッチ２１ｄからＲＯＭフューズブロック７０ｃの行を選択するロウ・デコーダ５０ｃに送られる。制御信号ALLBAENは、指定ブロックを全選択する制御信号であって、コマンドラッチ２１ａからロウ・アドレス制御回路２３ａ、２３ｂに送られる。なお、制御信号UROMBAEN、ROMFBAEN、およびALLBAEN信号のレベルは、初期設定では”Ｌ”である。
【００２３】
ロウ・デコーダ５０ａには、ｎ本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENが入力され、ロウ・デコーダ５０ａによってノーマルブロック７０ａの全行が選択されるのは、この(ｎ＋１)本の行選択信号がすべて”Ｈ”レベルの信号になったときである。ノーマルブロック７０ａのサブブロック数をｍ１個とすると、ロウ・デコーダ５０ａは、ｍ１個のサブブロック選択回路から構成される。各々のサブブロック選択回路には、該当するサブブロックを選択するロウ・アドレス信号(ロウ・アドレス信号ROWADD<1>〜ROWADD<n>の内のいくつか)および制御信号NORMALBAENが入力されている。制御信号NORMALBAENは、ロウ・デコーダ５０ａ内すべてのサブブロック選択回路に入力されておりNORMALBAEN＝”Ｌ”の場合は、ノーマルブロック７０ａは、全非選択状態になる。
【００２４】
ロウ・デコーダ５０ｂには、ｎ本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENが入力され、ロウ・デコーダ５０ｂによってユーザＲＯＭブロック７０ｂの全行が選択されるのは、ロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号UROMBAENの合わせて(ｎ＋１)本の行選択信号がすべて”Ｈ”になったときである。ユーザＲＯＭブロック７０ｂのサブブロック数をｍ２個とすると、ロウ・デコーダ５０ｂは、ｍ２個のサブブロック選択回路から構成される。各々のブロック選択回路には、該当するサブブロックを選択するアドレス信号(ロウ・アドレス信号ROWADD<1>〜ROWADD <n>の内のいくつか)および制御信号UROMBAENが入力されている。制御信号UROMBAENは、ロウ・デコーダ５０ｂ内すべてのサブブロック選択回路に入力されておりUROMBAEN＝”Ｌ”の場合は、ユーザＲＯＭブロック７０ｂは全非選択状態になる。
【００２５】
ロウ・デコーダ５０ｃには、ｎ本のロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENが入力され、ロウ・デコーダ５０ｃによってＲＯＭフューズブロック７０ｃの全行が選択されるのは、ロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号ROMFBAENの合わせて（ｎ＋１)本の信号がすべて”Ｈ”になったときである。ＲＯＭフューズブロックのサブブロック数をｍ３個とすると、ロウ・デコーダ５０ｃは、ｍ３個のサブブロック選択回路から構成される。各々のサブブロック選択回路には、該当するサブブロックを選択するアドレス信号(ロウ・アドレスROWADD<1>〜ROWADD <n>のいくつか)および制御信号ROMFBAENが入力されている。制御信号ROMFBAENは、ロウ・デコーダ５０ｃ内すべてのサブブロック選択回路に入力されておりROMFBAEN＝”Ｌ”の場合は、ＲＯＭフューズブロック７０ｃは全非選択状態になる。
【００２６】
コマンド(Ａ)が入力された場合、コマンドラッチ２１ａがコマンド(Ａ)を保持し、ノーマルブロックを全選択する制御信号ALLBAEN＝”Ｈ”を出力する。
【００２７】
コマンド(Ｂ)、コマンド(Ｃ)の順に入力された場合、コマンド(Ｂ)が入力されたことにより、コマンドラッチ２１ｂがコマンド(Ｂ)を保持し、コマンドラッチ２１ｃ，２１ｄを活性化状態にする。その結果、コマンド(Ｃ)が入力されると、コマンドラッチ２１ｃがコマンド(Ｃ)を保持し、制御信号UROMBAENが”Ｌ”から”Ｈ”に切り替わる。その結果、ロウ・デコーダ５０ｂを介して、入力された行アドレスによりロウ・アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のユーザＲＯＭブロック７０ｂが選択される。まお、本実施形態においては、コマンド(Ｂ)がコマンド(Ｃ)の前に入力されなければ、コマンド(Ｃ)だけが入力されてもコマンドラッチに保持されない。
【００２８】
また、コマンド(Ｂ)、コマンド(Ｄ)の順に入力された場合、コマンド(Ｂ)が入力されたことにより、コマンドラッチ２１ｂがコマンド(Ｂ)を保持し、コマンドラッチ２１ｃ，２１ｄを活性化状態にする。その結果、コマンド(Ｄ)が入力されると、コマンドラッチ２１ｄがコマンド(Ｄ)を保持し、制御信号ROMFBAENが”Ｌ”から”Ｈ”に切り替わる。その結果、ロウ・デコーダ５０ｃを介して、入力された行アドレスによりロウ・アドレス信号ROWADD<1>〜ROWADD<n>で指定される行のＲＯＭフューズブロック７０ｃが選択される。また、本実施形態においては、コマンド(Ｂ)がコマンド(Ｄ)の前に入力されなければ、コマンド(Ｄ)だけが入力されてもコマンドラッチに保持されない。
【００２９】
ロウ・アドレス制御回路２３ａの入力は、制御信号ALLBAENおよび端子駆動回路１３の出力である。ロウ・アドレス制御回路２３ａは、制御信号ALLBAENが”Ｌ”レベルの時には、入力アドレスのロウ・アドレス信号をROWADD<1>〜ROWADD <n>として出力するが、制御信号ALLBAENが”Ｈ”レベルの場合は、入力アドレスによらずロウ・アドレス信号ROWADD<1>〜ROWADD<n>をすべて”Ｈ”レベル（活性化状態）にして出力する。ロウ・アドレス制御回路２３ｂの入力は、制御信号ALLBAEN、UROMBAEN、ROMBAENおよび端子駆動回路１３の出力である。なお、実際には、ロウ・アドレス制御回路２３ａには、ロウ・アドレスの内の下位ビットが入力され、ロウ・アドレス制御回路２３ｂには、ロウ・アドレスの内の上位ビットが入力される。また、これらのロウ・アドレス信号ROWADD<1>〜ROWADD<n>はプリデコードされていても良い。
【００３０】
制御信号ALLBAEN＝”Ｌ”のときは、制御信号UROMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”のときに制御信号NORMALBAEN＝”Ｈ”を出力する。制御信号UROMBAENおよび制御信号ROMFBAENの少なくとも一方が”Ｈ”レベルのときは、ロウ・アドレス信号の値によらず制御信号NORMALBAEN＝”Ｌ”を出力する。
【００３１】
制御信号ALLBAENが”Ｈ”レベルのときは、制御信号UROMBAENおよび制御信号ROMBAENの値によらず制御信号NORMALBAEN＝”Ｈ”を出力する。
【００３２】
上述のコマンドラッチからの制御信号は、リセットコマンド(Ｆ)の入力乃至電源オフ状態になるまで保持される。リセットコマンド(Ｆ)が入力されると、コマンドラッチ２１ｆからリセット信号RSTn(初期状態”Ｈ”)に”Ｈ”→”Ｌ”→”Ｈ”のパルス信号が出力され、コマンドラッチの情報がすべて初期化(リセット)される。
【００３３】
本実施形態において、コマンド(Ａ)が入力された場合について説明する。
【００３４】
コマンド（Ａ）が入力されると、ロウ・デコーダ５０ａを介して、ノーマルブロックの全行が選択される。コマンド(Ａ)が入力されると、コマンド（Ａ）はコマンドラッチ２１ａにラッチされて、制御信号ALLBAENが”Ｈ”レベルの信号となり、その結果、ロウ・アドレス制御回路２３ａおよびロウ・アドレス制御回路２３ｂによってロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENがすべて”Ｈ”レベル（活性化状態）になる。したがって、ロウ・デコーダ５０ａを介して、ノーマルブロック７０ａの全行が選択状態になる。
【００３５】
次に、コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)が入力された場合について説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)が入力された場合は、ノーマルブロック７０ａおよびユーザＲＯＭブロック７０ｂの全行が選択される。このときＲＯＭフューズブロック７０ｃは全非選択状態である。
【００３６】
上述のように、コマンド(Ａ)が入力されると、制御信号ALLBAENが”Ｈ”レベルになる。その結果、ノーマルブロック７０ａの全行が選択状態になる。続いてコマンド(Ｂ)、コマンド(Ｃ)が順次入力されると、制御信号UROMBAENが”Ｈ”レベルになる。その結果、ユーザＲＯＭブロック７０ｂも全選択状態になる。
【００３７】
以上説明したように、ＲＯＭフューズブロック７０ｃ以外のブロック７０ａ、７０ｂを全選択することができ、ＲＯＭフューズブロック７０ｃとそれ以外のブロック領域の動作試験条件を制御できる。特にＲＯＭフューズブロック７０ｃが他のブロックよりも要求される性能が低い場合に有効である。
【００３８】
次に、コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)が順次入力された場合について説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)が順次入力された場合は、ノーマルブロック７０ａおよびＲＯＭフューズブロック７０ｃの全行が選択される。このときユーザＲＯＭブロック７０ｂは全非選択状態である。
【００３９】
上述のように、コマンド(Ａ)が入力されると、制御信号ALLBAENが”Ｈ”レベルになる。その結果、ノーマルブロック７０ａの全行が選択状態になる。コマンド(Ｂ)、コマンド(Ｄ)が順次入力されると、制御信号ROMFBAENが”Ｈ”レベルになる。その結果、ＲＯＭフューズブロック７０ｃも全選択状態になる。
【００４０】
以上説明したように、ユーザＲＯＭブロック７０ｂ以外のブロックを全選択することができ、ＲＯＭフューズブロック７０ｃとそれ以外のブロック領域の動作試験条件を制御できる。
【００４１】
上述のように、一般的に、ユーザＲＯＭブロック７０ｂは、メモリ製造段階で１回データを書き込み、その後はデータ内容が変更されず、特定の用途を除きデータをアクセスされる場合がほとんどないため、要求される性能が他のブロックに比べて低い。したがって、ユーザＲＯＭブロック７０ｂの試験条件を緩和させることが可能である。
【００４２】
次に、コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コマンド(Ｄ)が順次入力された場合について説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コマンド(Ｄ)が順次入力された場合は、ノーマルブロック７０ａ、ユーザＲＯＭブロック７０ｂ、およびＲＯＭフューズブロック７０ｃの全ブロックが選択される。上述のように、コマンド(Ａ)が入力されると、制御信号ALLBAENが”Ｈ”レベルになる。その結果、ノーマルブロック７０ａの全行が選択状態になる。コマンド(Ｂ)、コマンド(Ｃ)が順次入力されると、制御信号UROMBAENが”Ｈ”レベルになる。その結果、ユーザＲＯＭブロック７０ｂも全選択状態になる。また、コマンド(Ｂ)、コマンド(Ｄ)が入力されているので、制御信号ROMFBAENが”Ｈ”レベルになる。その結果、ＲＯＭフューズブロック７０ｃも全選択状態になる。
【００４３】
以上説明したように、ノーマルブロック７０ａ、ユーザＲＯＭブロック７０ｂ、およびＲＯＭフューズブロック７０ｃからなるメモリセルアレイブロック７０を全選択して一括試験をすることで、すべてのメモリセルに対して、同一条件で性能試験を行うこともできる。
【００４４】
以上説明したように、本実施形態によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【００４５】
この結果、用途の異なるメモリ領域に対して、最適な加速試験を行うことができる。たとえば、データ書き換えの少ない、あるいは多くの書き換え回数を保証する必要のない製品固有の情報を記憶させているメモリ領域に関しては、過酷な加速試験を行わずに出荷することができ、不揮発性半導体記憶装置の歩留まりの向上が可能である。
【００４６】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置の構成を図３に示す。この実施形態の不揮発性半導体記憶装置は、図１に示す第１実施形態において、制御回路１０を制御回路１０Ａに置き換えた構成となっている。この実施形態に係る制御回路１０Ａの構成を図４に示す。この実施形態に係る制御回路１０Ａは、図２に示す第１実施形態に係る制御回路１０において、コマンドラッチ２１ｅを新たに設けた構成となっている。
【００４７】
このようなコマンドラッチ回路２１ｅを設けた構成としたことにより、ＲＯＭブロック(ユーザＲＯＭブロック７０ｂあるいはＲＯＭフューズブロック７０ｃ)のみを全選択するための制御信号ALLROMBAENの導入(初期状態は”Ｌ”)、および制御信号ALLROMBAENを活性化状態（”Ｈ”レベル）にすることが可能である。コマンドラッチ２１ｅの動作は、他のコマンドラッチと同様で、コマンド(Ｂ)の後にコマンド(Ｅ)が入力された場合に、制御信号ALLROMBAEN＝”Ｈ”を出力し、電源オフ時あるいはコマンド(Ｆ)が入力されるとコマンドラッチ２１ｅに保持されている情報は初期化される。制御信号ALLROMBAENは、ロウ・アドレス制御回路２３ｂに入力される。ロウ・アドレス制御回路２３ｂは、制御信号ALLROMBAENが”Ｈ”レベルの場合は、他の入力信号がいかなる状態でも制御信号NORMALBAEN＝”Ｌ”を出力する。制御信号ALLROMBAENが”Ｌ”レベルの場合は、制御信号UROMBAEN＝”Ｌ”かつ制御信号ROMFBAEN＝”Ｌ”のときに制御信号NORMALBAEN＝”Ｈ”を出力する。制御信号UROMBAENおよび制御信号ROMFBAENの少なくとも一方が”Ｈ”レベルのときは、ロウ・アドレス信号の値によらず制御信号NORMALBAEN＝”Ｌ”を出力する。制御信号ALLBAENが”Ｈ”レベルのときは、制御信号UROMBAENおよび制御信号ROMBAENの値によらず制御信号NORMALBAEN＝”Ｈ”を出力する。
【００４８】
次に、コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コマンド(Ｅ)が入力された場合について説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｃ)、コマンド(Ｅ)が入力される場合は、ユーザＲＯＭブロック７０ｂの全行が選択される。
【００４９】
上述した通り、コマンド(Ｅ)が入力されれば、コマンド(Ａ)が入力されてもノーマルブロック７０ａは選択されない。コマンド(Ａ)が入力されるとロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENは全て”Ｈ”レベルが出力される。コマンド(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号UROMBAEN＝”Ｈ”が出力される。さらにコマンド(Ｅ)が入力されることで、制御信号NORMALBAENが”Ｈ”レベルから”Ｌ”レベルに変化する。従って、ノーマルブロック７０ａは全非選択状態になり、ユーザＲＯＭブロック７０ｂの全行が選択される状態になる。
【００５０】
以上説明したように、ユーザＲＯＭブロック７０ｂのみを全選択できることで、ユーザＲＯＭブロックのみを独立に動作試験を行うことができる。
【００５１】
次に、コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)、コマンド(Ｅ)が入力された場合について説明する。コマンド(Ａ)、コマンド(Ｂ)、コマンド(Ｄ)、コマンド(Ｅ)が入力される場合は、ＲＯＭフューズブロック７０ｃの全行が選択される。
【００５２】
上述したように、コマンド(Ｅ)が入力されれば、コマンド(Ａ)が入力されてもノーマルブロック７０ａは選択されない。コマンド(Ａ)が入力されるとロウ・アドレス信号ROWADD<1>〜ROWADD<n>および制御信号NORMALBAENは全て”Ｈ”レベルとして出力される。コマンド(Ｂ)、コマンド(Ｃ)が順次入力されると制御信号ROMFBAEN＝”Ｈ”レベルが出力される。さらにコマンド(Ｅ)が入力されることで、制御信号NORMALBAENが”Ｈ”レベルから”Ｌ”レベルに変化する。したがって、ノーマルブロック７０ａは全非選択状態になり、ＲＯＭフューズブロック７０ｃの全行が選択される状態になる。
【００５３】
以上説明したように、ＲＯＭフューズブロック７０ｃのみを全選択できることで、ＲＯＭフューズブロック７０ｃのみを独立に動作試験を行うことができる。
【００５４】
以上説明したように、本実施形態によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【００５５】
この結果、用途の異なるメモリ領域に対して、最適な加速試験を行うことができる。たとえば、データ書き換えの少ない、あるいは多くの書き換え回数を保証する必要のない製品固有の情報を記憶させているメモリ領域に関しては、過酷な加速試験を行わずに出荷することができ、不揮発性半導体記憶装置の歩留まりの向上が可能である。
【００５６】
なお、上記第１および第２実施形態の回路構成は、一例であり、本発明の範囲内において、回路構成は変更可能である。例えば、ＲＯＭブロックのブロック数によって制御信号の本数および信号レベルが変化しうる。また、ロウ・アドレス信号のデコード方法によって、ロウ選択信号の構成も変化しうる。
【００５７】
【発明の効果】
以上、述べたように、本発明によれば、それぞれが異なる機能を有するブロックをそれぞれ分けて試験することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図２】第１実施形態に係る制御回路の構成を示すブロック図。
【図３】本発明の第２実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図４】第２実施形態に係る制御回路の構成を示すブロック図。
【符号の説明】
１０  制御回路
１０Ａ  制御回路
１１  Ｉ／Ｏ・制御端子
１３  端子駆動回路
１５  コマンド制御回路
２１ａ〜２１ｆ  コマンドラッチ
２３ａ、２３ｂ  ロウ・アドレス制御回路
５０  行選択回路
５０ａ  ロウ・デコーダ
５０ｂ  ロウ・デコーダ
５０ｃ  ロウ・デコーダ
７０  メモリセルアレイ
７０ａ  ノーマルブロック
７０ｂ  ユーザＲＯＭブロック
７０ｃ  ＲＯＭフューズブロック
【図１】
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【図２】
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【図３】
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【図４】
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