(57)【特許請求の範囲】
【請求項１】
複数のワードラインと、
ワードライン各々は複数のメモリセルと連結され、
所定サイクル数の第１リフレッシュモードとこのモードより小さいサイクル数の第２リフレッシュモードの周期中に前記ワードラインを選択するための、前記第１リフレッシュモード及び第２リフレッシュモードに対する各内部アドレスを発生する手段及び、
前記第１リフレッシュモードの間のアドレスシーケンスと前記第２リフレッシュの間のアドレスシーケンスが相違するように前記内部アドレスを発生する手段を制御する手段を含むが、
前記制御手段は、前記第１リフレッシュモードの間に前記内部アドレスの最上位ビットが最下位ビットとして使われるように前記内部アドレスを発生する手段を制御し、
前記制御手段は前記第２リフレッシュモードの１リフレッシュ周期の間に前記第２リフレッシュモードの初めサイクルのアドレスを少なくとも二回発生するように前記内部アドレスを発生する手段を制御する半導体メモリ装置。
【請求項２】
ローとカラムに配列された複数のメモリセルを持つ半導体メモリ装置を動作させる方法において、
第１サイクル数の第１リフレッシュモードの間に第１シーケンスの内部アドレスを発生するが、前記内部アドレスの最上位ビットをトグルさせる段階及び、
前記第１サイクル数より小さい第２サイクル数の第２リフレッシュモードの間に前記第１シーケンスと異なる第２シーケンスの内部アドレスを発生し、
前記第２シーケンスの前記内部アドレスを発生する段階は、与えられたリフレッシュ周期の間に前記第２リフレッシュモードの初めアドレスを少なくとも二回発生する段階を含む方法。
【請求項３】
複数のワードラインと、
リフレッシュ動作を制御するためのリフレッシュ制御器と、
複数の単位カウンターを具備し、前記リフレッシュ制御回路の制御により定められたシーケンスのリフレッシュアドレスを発生するリフレッシュアドレス発生器と、
複数の単位バッファーを具備し、前記リフレッシュアドレスを次第に受け入れるためのローアドレスバッファー及び、
前記ローアドレスバッファーの出力をデコーディングして前記ワードライン中の少なくとも一つを選ぶためのローデコーダを含むが、
前記単位カウンター中、最下位ビット位置のカウンターが前記単位バッファー中の最上位ビット位置のバッファーと連結され、前記単位カウンター中の余りのビットは、前記単位バッファー中の余りのビットに、ビットの昇順／降順を同じくして各々連結され、
前記リフレッシュ制御器はセルフリフレッシュモードの１周期の間に初めアドレスを少なくとも二回反復して発生するように前記リフレッシュアドレス発生器を制御する半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、特にセルフリフレッシュモードを持つダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＤＲＡＭ）をリフレッシング（ｒｅｆｒｅｓｈｉｎｇ）する方法及びその回路に関するものである。
【０００２】
【従来の技術】
本発明が属する技術分野の背景的理解に役立たせるために、ＤＲＡＭの全般的な構成を示す図１を参照する。図面に図示されたように、ＤＲＡＭはデータを貯蔵するためのメモリセル（図示されていない）のアレイ１０と、ｍビットローアドレスを受け入れるためのローアドレスバッファー回路１１，ｎビットカラムアドレスを受け入れるためのカラムアドレスバッファー回路１２，メモリセルアレイのワードライン（図示されない）を選ぶためのローアドレスデコーダ回路１３，アクセスされるあるカラムのメモリセルを選ぶためのカラムアドレスデコーダ回路１４，データを受け入れるためのデータ入力バッファー回路１５，そして、データを供給するためのデータ出力バッファー回路１６を具備している。
【０００３】
その上、ＤＲＡＭはメモリセルアレイ内のビットライン（図示されない）に連結され、選ばれたセルからデータ信号を読みとり、増幅する感知増幅器回路１７と、カラムデコーダの出力に応じてメモりセルアレイ内のビットラインをデータ入力及び出力バッファー１５，１６と選択的に連結するＩ／Ｏゲート回路１８，そして、メモリセルアレイの周辺回路の動作を制御するためのチップ制御回路２０を具備している。
【０００４】
よく知られているように、ＤＲＡＭの一つのメモリセルは一つの選択トランジスター（ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と一つのデータ貯蔵キャパシター（ｄａｔａ  ｓｔｏｒｉｎｇ  ｃａｐａｃｉｔｏｒ）から構成されるので、半導体基板内からの集積密度（ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）を高めるに適合な半導体メモリ素子としてＤＲＡＭが広く使われている。しかし、ＤＲＡＭからは貯蔵キャパシター及び選択トランジスターを通じて電荷が漏洩されるので、ＤＲＡＭセルに電荷を再充電（ｒｅｃｈａｒｇｅ）するリフレッシュを周期的に遂行することが必要である。
【０００５】
従って、図１に図示されたように、ＤＲＡＭは、ＳＲＡＭと不揮発性半導体メモリとは別に、メモリセルに貯蔵されたデータ信号が感知増幅器回路１７により周期的に増幅され、メモリセルに再記入されることができるように制御するリフレッシュ回路３０をより具備している。リフレッシュ回路３０は周期的なリフレッシュの遂行のためのタイミング信号を発生するリフレッシュタイマー回路３１と、タイミング信号により、メモリ装置のリフレッシュと関連した諸動作を制御するためのリフレッシュ制御回路３２及び、このリフレッシュ制御回路３２により制御され、内部リフレッシュアドレス（ｉｎｔｅｒｎａｌ  ｒｅｆｒｅｓｈ  ａｄｄｒｅｓｓｅｓ）を発生するリフレッシュアドレス発生器３３から構成される。
【０００６】
ＤＲＡＭセルをリフレッシングすることに広く使われている幾つかの方法がある。次には、主要リフレッシュ方法に対して簡略に説明する。
【０００７】
まず、ラスオンリリフレッシュ（ｔｈｅ  −ＲＡＳ Ｏｎｌｙ  Ｒｅｆｒｅｓｈ）すなわち、”ＲＯＲ”方法では−ＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号がプリチャージレベルに維持している間に−ＲＡＳ （ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号だけを活性化させることにより、セルに対するリフレッシュが遂行される。このＲＯＲ方法では、各リフレッシュ動作のために外部からリフレッシュアドレスがメモリ装置に提供されなければならないし、各リフレッシュ動作の間にはメモリ装置と連結されているアドレスバスが他の目的のために使われることができない。
【０００８】
他のリフレッシュ方法としては”ＣＢＲ”すなわち、キャスビフォーラス（ｔｈｅ  −ＣＡＳ Ｂｅｆｏｒｅ  −ＲＡＳ）リフレッシュ方法がある。一般動作（ｎｏｒｍａｌ  ｏｐｅｒａｔｉｏｎｓ）の間にメモリセルがアクセスされる場合には、一般的に、外部的に印加される−ＲＡＳ信号も外部的に印加される−ＣＡＳ信号の前で活性化される。しかし、このＣＢＲリフレッシュ方法では、リフレッシュモードの認識のために、図４に図示されたように、−ＣＡＳ信号が−ＲＡＳ信号の前で活性化される。すなわち、−ＲＡＳ信号がローレベルに落ちる前に−ＣＡＳ信号がまず落ちる。これがリフレッシュ動作が遂行されることができるようにする。この方法ではリフレッシュアドレスがＤＲＡＭに内蔵されたリフレッシュアドレス発生器３３により内部的に発生され、リフレッシュアドレス発生器３３に対する外部的な制御は不可である。
【０００９】
また、現在、大部分のＤＲＡＭはできるだけリフレッシュ動作で消耗される電流の量を減少させるためのセルフリフレッシュ（ｔｈｅ  Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）モードを提供している。このモードの始めのサイクルはＣＢＲリフレッシュモードのそれと同一である。しかし、図４に図示されたように、−ＣＡＳ及び−ＲＡＳ信号が同時に所定の長さの時間（例えば、１００μｓ）以上の間、活性化状態（つまり、ローレベル）に維持される場合には、リフレッシュタイマー３１を使って、与えられたリフレッシュ周期の間に全体メモリセルに貯蔵されたデータを読みとって、増幅した後、そこに再貯蔵するセルフリフレッシュ動作が実行される。
【００１０】
この動作の間には一般的な動作（つまり、読出及び書込動作）がインタラプトされる。このセルフリフレッシュ方法で、ＤＲＡＭに内蔵されたリフレッシュタイマー３１とリフレッシュアドレス発生器３３は外部から提供されるクロック信号の助けなしに自動的に自身のクロック信号を使って、要求されたリフレッシュ動作を遂行する。一般的に、セルフリフレッシュモードのリフレッシュ時間は他のリフレッシュモードのそれよりもっと長く設定されるので、（例えば、ＣＢＲリフレッシュ時間が１６ｍｓで設定される時、セルフリフレッシュ時間は通常的に１２８ｍｓあるいはそれ以上で設定される）、リフレッシュ動作の間に消費される電流の量が相対的に少なくなる。このようなタイプのリフレッシュ技術がＵ．Ｓ．Ｐａｔ．Ｎｏｓ．4,809,233、4,939,695、4,943,960、そして5,315,557に開示されている。
【００１１】
セルアレイのすべてのローをリフレッシュするのに必要な時間間隔、すなわち、メモリセルアレイの、あるローのリフレッシュ動作からそのローの次のリフレッシュ動作までの時間長さを通常的にリフレッシュ周期（ｒｅｆｒｅｓｈ  ｐｅｒｉｏｄ）と呼ぶ。例えば、２０４８ロー×５１２ロー×１６ビットのセルアレイの構成を持ち、そして、周期当たり２Ｋ（＝２０４８）リフレッシュサイクル（Ｒｅｆｒｅｓｈ  ｃｙｃｌｅｓ）を遂行する１６メガビット（ｍｅｇａｂｉｔ）ＤＲＡＭに対して、一つのローに連結された５１２メモリセルのリフレッシュ上に必要な最大時間間隔（ｍａｘｉｍｕｍ  ｔｉｍｅ  ｉｎｔｅｒｖａｌ）（すなわち、リフレッシュ周期）が１２８ｍｓというと、この時間間隔内に２０４８ローを順次、リフレッシュすることが必要である。
【００１２】
この場合、サイクル間時間間隔（ｉｎｔｅｒ−ｃｙｃｌｅ  ｔｉｍｅ  ｉｎｔｅｒｖａｌ）すなわち、リフレッシュクロック周期（ｒｅｆｒｅｓｈ  ｃｌｏｃｋ  ｐｅｒｉｏｄ）は約６２．５μｓ（＝１２８ｍｓ÷２０４８ｒｏｗｓ）になり、毎与えられた時間間隔６２．５μｓ毎に一つのリフレッシュサイクル（つまり、８０〜２００ｎｓ）が実行される。
【００１３】
図２はリフレッシュアドレス発生器３３及びローアドレスバッファー回路１１の構成を示している。図２を参照すると、リフレッシュアドレス発生器３３は直列に連結されるｍ個のトグルフリップフロップＦＦ０〜ＦＦｍ−１から構成されるｍビット２進リプルカウンター（ｍ−ｂｉｔ  ｂｉｎａｒｙ  ｒｉｐｐｌｅ  ｃｏｕｎｔｅｒ）を具備する。このリフレッシュアドレス発生器３３はｍビットリフレッシュアドレスＣ０〜Ｃｍ−１を発生する。
【００１４】
最下位ビット位置のフリップフロップＦＦ０はリフレッシュ制御回路３２からのＬＳＢ制御パルス信号ＣＮＴＰを供給してもらって、最下位ビットアドレス信号Ｃ０とそれの相補信号ＣＴ０を発生する。次に、ビット位置のフリップフロップＦＦ１は信号ＣＴ０を供給してもらって、次のビットアドレス信号Ｃ１及びそれの相補信号ＣＴ１を発生する。このように、余りのフリップフロップＦＦ２，ＦＦ３，…、そして、ＦＦｍ−１各々はそれのすぐ下位ビット位置のフリップフロップからアドレス信号の相補信号を受け入れ、該当ビットアドレス信号及びそれの相補信号を発生する。
【００１５】
リフレッシュ制御回路３２はアドレス出力制御信号ＰＲＣＮＴを使って、フリップフロップＦＦ０〜ＦＦｍ−１からｍビットリフレッシュアドレスＣ０〜Ｃｍ−１がローアドレスバッファー回路１１に出力されることを制御する。フリップフロップＦＦ０〜ＦＦｍ−１から出力されたアドレスビット信号Ｃ０〜Ｃｍ−１はローアドレスバッファー回路１１内の対応するバッファーＡＢ０〜ＡＢｍ−１に各々提供される。
【００１６】
一般的に、一つのＤＲＡＭのリフレッシュモードは、たとえそれら各々のリフレッシュ時間（要すると、４〜２５６ｍｓ）は別に設定されても、同一なリフレッシュサイクルを持つ。しかし、最近、より低い電力消耗型メモリ装置の具現のために、セルフリフレッシュモードのサイクルを他のリフレッシュモード、つまり、ＣＢＲモードのそれより小さく設定することにより、セルフリフレッシュ電流を、より減少させることが試みられている。
【００１７】
図３はＣＢＲモードのリフレッシュ周期当たりサイクル数が２Ｋに設定され、セルフリフレッシュモードのそれが１Ｋに設定された場合において、二つのモードで発生されるリフレッシュアドレス信号とこれらアドレスにより選ばれるワードラインを例示している。説明の便宜上、図示されたように、メモリセルアレイ１０は二つのメモリブロックＢＬＫ１及びＢＬＫ２で構成され、各ブロック当たり１０４個のロー（すなわち、ワードライン）、総数２０４８のワードラインが提供されていることと仮定する。この場合、リフレッシュのためには少なくとも１１ビットのローアドレスＲＡ０〜ＲＡ１０が必要である。
【００１８】
２Ｋ  ＣＢＲリフレッシュモードでは、図３の上部に図示されているように、リフレッシュアドレス発生器３３が内部リフレッシュアドレス０００ｈ（＝００００００００００2）ないし７ＦＦｈ（＝１１１１１１１１１2）を順次、発生する。これで、二つのメモリブロック（ＢＬＫ１及びＢＬＫ２）上のワードラインＷＬ０ないしＷＬ２０４７が順次、選択される。
【００１９】
反面に、１Ｋセルフリフレッシュモードでは、図３の下部に図示されているように、リフレッシュアドレス発生器３３がアドレス０００ｈ（＝００００００００００2）ないし３ＦＦｈ（＝１１１１１１１１１2）を順次、発生することにより、各対のワードラインＷＬ０とＷＬ１０２４、ＷＬ１とＷＬ１０２５、…、ＷＬ１０２３とＷＬ２０４７が順次、選ばれる。すなわち、このモードからは毎リフレッシュサイクル毎に一対のワードラインが同時に選ばれる。
【００２０】
しかし、一つの半導体メモリ装置で、１）ＣＢＲリフレッシュモード（つまり、２ＫＣＢＲモード）より小さいリフレッシュサイクル（つまり、１Ｋサイクル）のセルフリフレッシュモードが遂行される場合には、又、このような同一な条件で、２）少なくとも１サイクルのＣＢＲリフレッシュが遂行された後、セルフリフレッシュが遂行される場合、そして、３）セルフリフレッシュが遂行された後、少なくとも１サイクルＣＢＲリフレッシュが遂行され、続けて再びセルフリフレッシュが遂行される場合には、与えられたセルフリフレッシュ周期の間に少なくとも一つのロー（すなわち、ワードライン）が選ばれないでリフレッシュされないセルが存在するようになるが、その理由は次のようである。
【００２１】
説明の便宜上、図３に図示されたように２Ｋ  ＣＢＲリフレッシュと１Ｋリフレッシュが遂行され、リフレッシュアドレス発生器３３の初期アドレスが０００ｈであることと仮定する。前に、記述したように、ある半導体メモリ装置のリフレッシュモードがセルフモードに変更されるためには、少なくとも一つのＣＢＲリフレッシュサイクルが遂行されることが必要である。すなわち、まず、ＣＢＲリフレッシュモードの遂行が開示されなければならないし、そのモードの間に−ＣＡＳ及び−ＲＡＳ信号が与えられた時間長さ（つまり、１００μｓ）以上の間にローレベルに維持される時、セルフモードへの進入が行われる。
【００２２】
従って、１Ｋセルフリフレッシュモードの始めサイクルは２Ｋ  ＣＢＲモードのそれと同一なので、リフレッシュアドレス発生器３３の初期アドレス０００ｈにより図３に図示されたメモリブロックＢＬＫ１の一番目ワードラインＷＬ０が選ばれる。続けて、連続的なセルフリフレッシュサイクルが遂行され、リフレッシュアドレス発生器３３はアドレスを００１ｈ、００２ｈ、…、３ＦＦｈを順次に発生する。
【００２３】
従って、ワードライン対ＷＬ１及びＷＬ１０２５、ＷＬ２及びＷＬ１０２６，…，ＷＬ１０２３及びＷＬ２０４７が次第に選ばれる。結局、１Ｋセルフリフレッシュ区間（ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｔｅｒｍ）の間にブロックＢＬＫ２の一番目ワードラインＷＬ１０２４が選ばれない。このワードラインＷＬ１０２４は次のセルフリフレッシュ区間で選ばれる。
【００２４】
図４に図示されたように、２Ｋ  ＣＢＲリフレッシュ１サイクルが遂行された以後、１Ｋセルフリフレッシュが遂行される場合には、ブロックＢＬＫ２の一番目及び二番目ワードラインＷＬ１０２４及びＷＬ１０２５が選ばれない。
【００２５】
又、図５に図示されたように、１Ｋセルフリフレッシュが遂行された後、２ＫＣＢＲリフレッシュの１サイクルが遂行され、続けて、再び１Ｋリフレッシュが遂行される場合において、一番目セルフリフレッシュではブロックＢＬＫ２のワードラインＷＬ１０２４、ＣＢＲリフレッシュではブロックＢＬＫ１のワードラインＷＬ１０２１（ただし、ＢＬＫ２のＷＬ２０４５が選ばれた場合）そして、二番目セルフリフレッシュではブロックＢＬＫ１のワードラインＷＬ１０２２が選ばれない。
【００２６】
以上のように、ＣＢＲリフレッシュモードとこのモードより小さいリフレッシュサイクルを持つセルフリフレッシュモードが一つの半導体メモリで遂行されると、与えられたリフレッシュ周期の間に少なくとも一つのロー、すなわち、ワードラインが選ばれないでリフレッシュされないセルが存在するようになる。
【００２７】
【発明が解決しようとする課題】
従って、本発明の一つの目的は、一つの半導体メモリ装置で、異なるリフレッシュサイクルのリフレッシュモードを共に遂行させる方法及びその回路を提供することである。
【００２８】
本発明の他の目的は、一つの半導体メモリ装置で互いに異なるサイクルのリフレッシュモードが連続的に遂行されるにもかかわらず、該当モードでメモリ装置の全てのセルをリフレッシュさせる方法及びその回路を提供することである。
【００２９】
本発明の他の目的は、一つの半導体メモリ装置で、ＣＢＲリフレッシュモードとこのＣＢＲモードより小さいリフレッシュサイクルのセルフリフレッシュモードを共に遂行させるリフレッシュ制御方法及びその回路を提供することである。
【００３０】
【課題を解決するための手段】
前記した目的を達成するために、本発明の一つの特徴によると、半導体メモリ装置は、ローとカラムから配列された複数のメモリセルのアレイと、互いに別のリフレッシュサイクルを持つ少なくとも二つのリフレッシュモードの間にローが選ばれるための内部アドレスを発生する手段及び、リフレッシュモード変化に関係なく、リフレッシュモードを各々の与えられたリフレッシュ周期の間にロー全てが選ばれるようにアドレス発生手段を制御する手段を含む。
【００３１】
他の特徴によると、半導体メモリ装置は、複数のワードラインと、所定サイクル数の第１リフレッシュモードとこのモードより小さいサイクル数の第２リフレッシュモードの間にワードラインを選択するための内部アドレスを発生する手段及び、第１リフレッシュモードの間のアドレスシーケンスと第２リフレッシュの間のアドレスシーケンスが相違するようにアドレス発生手段を制御する手段を含む。
【００３２】
他の特徴によると、ローとカラムから配列された複数のメモリセルを持つ半導体メモリ装置を動作させる方法は、第１リフレッシュモードの間に第１シーケンスの内部アドレスを発生する段階及び、第２リフレッシュモードの間に第１シーケンスと異なる第２シーケンスの内部アドレスを発生する段階を含む。
【００３３】
他の特徴によると、ローとカラムで配列された複数のメモリセルを持つ半導体装置を動作させる方法は、第１サイクル数の第１リフレッシュモードの間に第１シーケンスの内部アドレスを発生する段階及び、第１サイクル数より小さい第２サイクル数の第２リフレッシュモードの間に第１シーケンスと異なる第２シーケンスの内部アドレスを発生する段階を含む。
【００３４】
以上のような、本発明のリフレッシュ方法及び回路はＤＲＡＭ及びＰＳＲＡＭ（ｐｓｅｕｄｏ−ｓｔａｔｉｃ  ｒａｎｄｏｍａｃｃｅｓｓ  ｍｅｍｏｒｙ）で具現することができる。
【００３５】
【発明の実施の形態】
次に、本発明の好ましい実施形態に対して詳細に説明する。次に説明する実施形態は、本発明に対する理解に役立たせるためだけであり、本発明がそれに限定されるものではない。
【００３６】
図６には、本発明によるリフレッシュ回路の好ましい実施形態が図示されている。図６を参照すると、この実施形態の半導体メモリ装置は、互いに別のリフレッシュサイクルの少なくとも二つのリフレッシュモードが順次遂行される時、リフレッシュモード各々の与えられたリフレッシュ周期の間に全てのメモリセルがリフレッシュされるように、リフレッシュモードでリフレッシュアドレスを互いに別の順序で各々発生するリフレッシュ回路を具備する。このリフレッシュ回路はセルフリフレッシュタイマー１００とリフレッシュ制御回路２００及び、リフレッシュアドレス発生器３００を具備している。
【００３７】
セルフリフレッシュタイマー１００は２進カウンターで構成され、セルフリフレッシュ制御回路２００からのセルフモード進入制御信号ＳＭＴＲに応じて動作する。このタイマー１００は与えられたセルフリフレッシュ周期に該当するセルフリフレッシュ周期パルス信号Ｑ２を発生する。
【００３８】
リフレッシュ制御回路２００は−ＲＡＳ信号及び−ＣＡＳ信号を各々受け入れるバッファー２０１及び２０２と、このバッファーの出力ＰＲ及びＰＣを受け入れてＣＢＲリフレッシュモードを検出し、ＣＢＲリフレッシュモードである時、リフレッシュイネーブル信号ＰＲＦＨＢを発生するＣＢＲマスター２０３を具備している。又、制御回路２００はＣＢＲマスター２０３からリフレッシュイネーブル信号ＰＲＦＨＢが所定の時間間隔の間に活性化される時、半導体メモリのリフレッシュモードをＣＢＲモードからセルフモードに転換させるためのセルフモード進入制御信号ＳＭＴＲを発生するセルフリフレッシュ進入制御器２０４と、周期パルス信号Ｑ２とセルフモード進入制御信号ＳＭＴＲに応じてセルフリフレッシュ周期パルス信号Ｑ２の遅延信号ＳＲＦＨＰ及びセルフリフレッシュイネーブル信号ＰＳＲＡＳを発生するセルフリフレッシュマスター２０５を具備している。
【００３９】
又、制御回路２００はセルフリフレッシュイネーブル信号ＰＳＲＡＳと遅延されたセルフリフレッシュ周期パルス信号ＳＲＦＨＰに応じてセルフリフレッシュ周期制御信号ＳＲＳＰを発生するセルフリフレッシュ周期制御器２０６とバッファー２０１の出力信号ＰＲとセルフリフレッシュ周期制御信号ＳＲＳＰに応じてリフレッシュ駆動パルスＰＲＤを発生するパルス発生器２０７，そして、セルフリフレッシュタイマー１００からセルフリフレッシュ周期パルス信号Ｑ２及びそれの分周信号Ｑ３、ＣＢＲマスター２０３からのリフレッシュイネーブル信号ＰＳＲＡＳ及びパルス発生器２０７からのリフレッシュ駆動パルスＰＲＤを調合することにより、ＣＢＲモードあるいはセルフモードに適合したリフレッシュアドレスを発生するようにリフレッシュアドレス発生器３００の動作を制御するアドレシングモード制御器２０８を、その上、具備している。
【００４０】
リフレッシュアドレス発生器３００はｍビット２進リプルカウンターを具備する。カウンターは直列に連結されるｍの単位カウンター（ｕｎｉｔ  ｃｏｕｎｔｅｒｓ）すなわち、トグルフリップフロップＦＦＡ０〜ＦＦＡｍ−１から構成される。このリフレッシュアドレス発生器３００はｍビットリフレッシュアドレスＣ０〜Ｃｍ−１を発生する。図示されたように、最下位ビット位置のフリップフロップＦＦＡ０はリフレッシュ制御回路２００からのＬＳＢ制御パルス信号ＣＮＴＰを供給され、最下位ビットアドレス信号Ｃ０とそれの情報信号ＣＴ０を発生する。
【００４１】
次に、ビット位置のフリップフロップＦＦＡ１は信号ＣＴ０を供給され、次のビットアドレス信号Ｃ１及びそれの情報信号ＣＴ１を発生する。このように、余りのフリップフロップＦＦＡ２、ＦＦＡ３、…、そしてＦＦＡｍ−１各々はそれの直前の下位ビット位置のフリップフロップからアドレス信号の情報信号を受け入れ、該当ビットアドレス信号及びそれの相補信号を発生する。各フリップフロップＦＦＡ０〜ＦＦＡｍ−１の出力Ｃ０，Ｃ１，Ｃ２、…そしてＣｍ−１はアドレスバッファー回路１１内のバッファーＡＢｍ−１、ＡＢ０、ＡＢ１、…、そしてＡＢｍ−２に各々順番に提供される。
【００４２】
すなわち、リフレッシュアドレス発生器３００で、最下位ビット位置のフリップフロップＦＦＡ０はローアドレスバッファー回路１１の最上位ビット位置のバッファーＡＢｍ−１と連結され、次の下位ビット位置のフリップフロップＦＦＡ１はローアドレスバッファー回路１１の最下位ビット位置のバッファーＡＢ０と連結され、次の余りのフリップフロップＦＦＡ２〜ＦＦＡｍ−１は余りのバッファーＡＢ１〜ＡＢｍ−２と各々連結される。又、各フリップフロップＦＦＡ０、ＦＦＡ１、…、あるいはＦＦＡｍ−２の出力Ｃ０、Ｃ１、Ｃ２、…、あるいはＣｍ−２の相補出力ＣＴ０，ＣＴ１，ＣＴ２，…、あるいはＣＴｍ−２はそれの次のビット位置のフリップフロップの入力として提供される。
【００４３】
フリップフロップＦＦＡ０〜ＦＦＡｍ−１からｍビットリフレッシュアドレスＣ０〜Ｃｍ−１がローアドレスバッファー回路１１に供給される際、リフレッシュ制御回路２００からのアドレス出力制御信号ＰＲＣＮＴにより制御される。フリップフロップＦＦＡ０〜ＦＦＡｍ−１から出力されたアドレスビット信号Ｃ０、Ｃ１、…、そしてＣｍ−１は、従来技術（図３参照）とは別に、ローアドレスバッファー回路１１内の対応するバッファーＡＢｍ−１、ＡＢ０、…、そして、ＡＢｍ−２に各々提供される。ローアドレスバッファー回路１１はｍビットローアドレスＲＡ０〜ＲＡｍ−１をローアドレスデコーダ１３に提供することにより、ワードラインが選ばれるようにする。
【００４４】
図７は図６のアドレシングモード制御器２０８の詳細な回路構成を示している。図７を参照すると、アドレシングモード制御器２０８はリフレッシュ駆動パルスＰＲＤ、セルフリフレッシュイネーブル信号ＰＳＲＡＳ及びリフレッシュイネーブル信号ＰＲＦＨＢを受け入れ、アドレス出力制御信号ＰＲＣＮＴを発生する回路２１０を具備している。
【００４５】
回路２１０は図示されたようにＮＡＮＤゲート５１及び５４と、ＮＯＲゲート５２及びインバーター５３，５５及び５６から構成される。又、アドレシングモード制御器２０８はセルフリフレッシュタイマー１００の出力Ｑ２及びＱ３，セルフリフレッシュイネーブル信号ＰＳＲＡＳ及びアドレス出力制御信号ＰＲＣＮＴを受け入れ、ＬＳＢ制御パルス信号ＣＮＴＰを発生する回路２２０を具備している。
【００４６】
回路２２０はＮＡＮＤゲート６１及び６５，伝達ゲート６２、トランジスター６４，インバーター６３，６６，６７，６８，７０，７２及び７３そしてＮＯＲゲート６９及び７１から構成される。又、アドレシングモード制御器２０８はセルフリフレッシュイネーブル信号ＰＳＲＡＳを使って、リセット信号ＲＳＴを発生する回路２３０をより具備している。回路２３０は遅延回路８１とＸＯＲゲート８２から構成される。この回路２１０，２２０及び２３０に対しては後で詳細に説明する。
【００４７】
図８は図６に図示されたリフレッシュアドレス発生器３００の最下位ビット位置のフリップフロップＦＦＡ０の詳細回路図である。図８を参照すると、フリップフロップＦＦＡ０はマスタースレーブトグルフリップフロップ回路３１０と、スイッチ回路３２０及び、リセット回路３３０を具備している。フリップフロップ回路３１０はインバーター８０１，８０３，８０４，８０６，８０８，８０９，８１３，８１４及び８１６，伝達ゲート８０２，８０５，８０７，８１２，８１５及び８１６から構成される。スイッチ回路３２０はインバーター８１７及び８１８、トランジスター８１９及び８２０から構成される。リセット回路３４０はトランジスター８２１及び８２２から構成される。
【００４８】
このフリップフロップＦＦＡ０のマスタースレーブトグルフリップフロップ回路３１０で、ＬＳＢ制御パルス信号ＣＮＴＰがハイレベル（あるいは論理“１”）である時、伝達ゲート８０２及び８１０が開けられてノードＮ１上の信号（’信号Ｓ＿Ｎ１’という）はトグルされると同時にノードＮ２上の信号（’信号Ｓ＿Ｎ２’という）はインバーター８０８及び８０９によりラッチされる。パルス信号ＣＮＴＰがローレベル（あるいは論理“０”）である時には、伝達ゲート８０５及び８０７が開けられて信号Ｓ＿Ｎ１がインバーター８０３及び８０４によりラッチされ、これと同時に信号Ｓ＿Ｎ１はノードＮ２を通じてノードＮ３上で伝達される。
【００４９】
一方、アドレス出力制御信号ＰＲＣＮＴがローレベルである時には、伝達ゲート８１２が開けられてノードＮ４上にはノードＮ３上の信号（’信号Ｓ＿Ｎ３’という）の反転された信号（’信号ＩＳ＿Ｎ３’という）がノードＮ４上にラッチされる。アドレス出力制御信号ＰＲＣＮＴがハイレベルである時には伝達ゲート８１５が開けられてノードＮ４上の信号（’信号Ｓ＿Ｎ４’という）がリフレッシュアドレスの最下位ビット信号Ｃ０として出力される。この信号Ｃ０はローアドレスバッファー回路１１内の最上位ビット位置のバッファーＡＰｍ−１として伝達される。
【００５０】
スイッチ回路３２０で、セルフリフレッシュイネーブル信号ＰＳＲＡＳがローレベルである時、トランジスター８１９が導通される。これで、ノードＮ３上の信号Ｓ＿Ｎ３はノードＮ６を通じて信号ＣＴ０として出力される。反面、セルフリフレッシュイネーブル信号ＰＳＲＡＳがハイレベルである時には、トランジスター８１９が不導通となり、トランジスター８２０が導通される。これで、ＬＳＢ制御パルス信号ＣＮＴＰがノードＮ５及びＮ６を通じて信号ＣＴ０として出力される。前に記述したように、この信号ＣＴ０は次のビット位置のフリップフロップＦＦＡ１に伝達される。
【００５１】
リセット回路３３０で、アドレシングモード制御器２０８内の制御回路２３０から印加されるリセット信号ＲＳＴがハイレベルである時、トランジスター８２１及び８２２が導通される。これで、ノードＮ２上の信号Ｓ＿Ｎ２はローレベルに、そして、ノードＮ４上の信号Ｓ＿Ｎ４はハイレベルに各々リセットされる。このようなリセット動作はセルフリフレッシュモードから抜ける時まで必要なことで、これに対しては後で詳細に説明する。
【００５２】
図９は図６に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップＦＦＡ０を除いた余りのフリップフロップＦＦＡ１、ＦＦＡ２、…、そしてＦＦＡｍ−１各々の詳細回路図である。図示されたように、各フリップフロップＦＦＡ１、ＦＦＡ２、…、あるいはＦＦＡｍ−１はマスタースレーブトグルフリップフロップ回路だけで構成される。各フリップフロップＦＦＡｉ（ここで、ｉ＝１、２、…、あるいは、ｍ−１）入力ノードＮ１５上ではそれのすぐに下位ビット位置のフリップフロップＦＦＡｉ−１の出力信号ＣＴｉ−１が印加される。例えば、フリップフロップＦＦＡ１の入力ノードＮ１５からはフリップフロップＦＦＡ０の出力ＣＴ０が印加される。
【００５３】
各フリップフロップＦＦＡｉで、直前の下位ビット位置のフリップフロップＦＦＡｉ−１の出力信号ＣＴｉ−１がハイレベルである時、伝達ゲート９０２及び９１０が開けられてノードＮ１１上の信号（’Ｓ＿Ｎ１１’という）はトグルされると同時にノードＮ１２上の信号（’Ｓ＿Ｎ１２’という）はインバーター９０８及び９０９によりラッチされる。反面に、信号ＣＴｉ−１がローレベルである時には伝達ゲート９０５と９０７が開けられて信号Ｓ＿Ｎ１がインバーター９０３と９０４によりラッチされると同時に信号Ｓ＿Ｎ１１はノードＮ１２を通じてノードＮ１３上に伝達される。
【００５４】
一方、アドレス出力制御信号ＰＲＣＮＴがローレベルである時には伝達ゲート９１２が開けられ、ノードＮ１４上には信号Ｓ＿Ｎ１３の反転された信号（’ＩＳ＿Ｎ１３’という）がラッチされる。しかし、この時、伝達ゲート９１５は閉まっているので、信号ＩＳ＿Ｎ１３はローアドレスバッファー回路１１内の対応するアドレスバッファーＡＢｉ−１に伝達されない。反面、アドレス出力制御信号ＰＲＣＮＴがハイレベルである時には伝達ゲート９１５が開けられノードＮ１４上の信号ＩＳ＿Ｎ１３が対応するバッファーＡＢｉ−１に伝達される。
【００５５】
説明の便宜上、メモリセルアレイ１０が、図３に図示されたように、二つのメモリブロックＢＬＫ１及びＢＬＫ２で構成され、各ブロック当１０２４のワードライン（すなわち、総２０４８のワードライン）が提供されている場合を考える。この場合、メモリのリフレッシュのためには少なくとも１１ビットのローアドレスＲＡ０〜ＲＡ１０及びそれと関連された回路が必要であることがよく理解できる。
【００５６】
＜ＣＢＲリフレッシュモード＞
図１０は上のような条件下での図６のリフレッシュ回路の２Ｋ  ＣＢＲリフレッシュ動作を概略的に示すタイミング図である。次に、図６ないし図１０を参照してこのリフレッシュモードからの本実施形態のリフレッシュ回路の動作について説明する。説明の便宜上、１１のフリップフロップＦＦＡ０、ＦＦＡ１、…そしてＦＦＡ１０のノードＮ１ないしＮ３、そしてＮ１１ないしＮ１３がハイレベルにプリセットされていると仮定する。
【００５７】
まず、−ＣＡＳと−ＲＡＳ信号がハイレベルに維持される区間の間に、図１０に図示されたように、リフレッシュイネーブル信号ＰＲＦＨＢとＬＳＢ制御パルス信号ＣＮＴＰはハイレベルに維持される反面、セルフリフレッシュイネーブル信号ＰＳＲＡＳ及びアドレス出力制御信号ＰＲＣＮＴはローレベルに維持される。この時、スイッチ回路３２０はローレベルのセルフリフレッシュイネーブル信号ＰＳＲＡＳに応じてノードＮ３とノードＮ６を電気的に連結する。従って、ノードＮ６を通じてハイレベルの信号Ｓ＿Ｎ３が信号ＣＴ０として出力される。又、この時、アドレス出力制御信号ＰＲＣＮＴに応じて伝達ゲート８１２が開けられるので、ノードＮ４上には信号Ｓ＿Ｎ３の相補信号（すなわち、ローレベルの信号ＩＳ＿Ｎ３）がラッチされる。
【００５８】
しかし、この時、伝達ゲート８１５は閉まった状態にあって、ノードＮ４上にラッチされたローレベルの信号Ｓ＿Ｎ４はアドレスバッファーＡＢ１０に提供されない。一方、この時、ＬＳＢ制御パルス信号ＣＮＴＰがハイレベルであるので、伝達ゲート８０２と８１０が開けられ、伝達ゲート８０５と８０７は閉まる。その結果、ノードＮ１上の信号Ｓ＿Ｎ１がトグルされ、ローレベルになると同時に、ノードＮ２上のハイレベルの信号Ｓ＿Ｎ２はインバーター８０８及び８０９によりラッチされる。
【００５９】
続けて、−ＣＡＳ信号が−ＲＡＳ信号の前で活性化されると、リフレッシュイネーブル信号ＰＲＦＨＢはローレベルに落ちる。この時、セルフリフレッシュイネーブル信号ＰＳＲＡＳは依然ローレベルに維持される。従って、ノードＮ３とノードＮ６はスイッチ回路３２０により相互電気的に連結される。又、アドレシングモード制御器２０８内の制御回路２１０はハイレベルのアドレス出力制御信号ＰＲＣＮＴをリフレッシュアドレス発生器３００に供給する。従って、伝達ゲート８１２は閉まり、伝達ゲート８１５が開き、ノードＮ４上のローレベルの信号Ｓ＿Ｎ４（すなわち、Ｃ０）がローアドレスバッファー回路１１内の最上位ビット位置のバッファーＡＢ１０に提供される。
【００６０】
一方、この時、制御回路２２０内のＮＡＮＤゲート６５の出力がハイレベルであるので、ＮＯＲゲート７１の出力はローレベルに落ちる。従って、制御回路２２０はローレベルのＬＳＢ制御パルス信号ＣＮＴＰを供給する。その結果、伝達ゲート８０１と８１０が閉まる反面、伝達ゲート８０５と８０７は開き、ノードＮ１上の信号Ｓ＿Ｎ１はインバーター８０３と８０６によりラッチされＲと同時にノードＮ３及びＮ６上に伝達される。
【００６１】
余りのフリップフロップＦＦＡ１、ＦＦＡ２、…、そしてＦＦＡ１０各々もＬＳＢ制御パルス信号ＣＮＴＰの代わりに自身の直前の下位ビット位置のフリップフロップの出力Ｃｉ−１（ここで、ｉ＝１，２，…、あるいは１０）に応じて動作することを除いては上で記述したような方式で動作することがよく理解できる。従って、説明の簡略化のために、各フリップフロップの動作に対した説明を省略する。
【００６２】
結局、この２Ｋ  ＣＢＲモードでは、リフレッシュアドレス発生器３００が、リフレッシュアドレス０００ｈ、４００ｈ、００１ｈ、４０１ｈ、…、３ＦＦｈ、そして７ＦＦｈをこの順番に発生する。従って、図１０に図示されたように、ワードラインＷＬ０、ＷＬ１０２、ＷＬ１、ＷＬ１０２５、ＷＬ２、ＷＬ１０２６、…、ＷＬ１０２３そしてＷＬ２０４７がこの順番に選ばれる。すなわち、二つのメモリブロックＢＬＫ１、ＢＬＫ２で交代に一つのワードラインが選ばれる。これはフリップフロップＦＦＡ０の出力Ｃ０が最上位ビット位置のアドレスバッファーＡＢ１０で提供されるからである。
【００６３】
＜セルフリフレッシュモード＞
図１１は図６のリフレッシュ回路の１Ｋセルフリフレッシュ動作を概略的に示すタイミング図である。次には図６ないし９，そして、図１１を参照してこのリフレッシュモードからの本実施形態のリフレッシュ回路の動作に対して説明する。説明の便宜上、各フリップフロップＦＦＡ０、ＦＦＡ１、…、あるいはＦＦＡ１０のノードＮ１ないしＮ３、そして、Ｎ１ないしＮ１３がハイレベルにプリセットされていると仮定する。このモードのためには少なくとも１０ビットのローアドレスＲＡ０〜ＲＡ９及びそれと関連された回路が必要とすることが理解される。
【００６４】
まず、図１１を参照すると、−ＣＡＳと−ＲＡＳ信号がハイレベルに維持される区間の間には、リフレッシュイネーブル信号ＰＲＦＨＢとＬＳＢ制御パルス信号ＣＮＴＰはハイレベルに維持される反面、リフレッシュ駆動パルス信号ＰＲＤ、セルフモード進入制御信号ＳＭＴＲ、セルフリフレッシュイネーブル信号ＰＳＲＡＳ、セルフリフレッシュ周期制御信号ＳＲＳＰ及びアドレス出力制御信号ＰＲＣＮＴはローレベルに維持される。
【００６５】
この時、図８のスイッチ回路３２０は、ＣＢＲモードからと同じように、セルフリフレッシュイネーブル信号ＰＳＲＡＳに応じてノードＮ３をノードＮ６と電気的に連結する。従って、ノードＮ６を通じてハイレベルの信号Ｓ＿Ｎ３が信号ＣＴ０として出力される。又、この時、アドレス出力制御信号ＰＲＣＮＴに応じて、伝達ゲート８１２が開くので、ノードＮ４上には信号Ｓ＿Ｎ３の相補信号（すなわち、ローレベルの信号ＩＳ＿Ｎ３）がラッチされる。
【００６６】
しかし、この時、伝達ゲート８１５は閉まった状態において、ノードＮ４上にラッチされたローレベルの信号Ｓ＿Ｎ４はアドレスバッファーＡＢ１０に提供されない。一方、この時、ＬＳＢ制御パルス信号ＣＮＴＰがハイレベルので、伝達ゲート８０２と８１０が開けられ、伝達ゲート８０５と８０７は閉まる。その結果、ノードＮ１上の信号Ｓ＿Ｎ１がトグルされ、ローレベルに落ちると同時にノードＮ２上のハイレベルの信号Ｓ＿Ｎ２はインバーター８０８及び８０９によりラッチされる。
【００６７】
続けて、ＣＡＳ信号がＲＡＳ信号の前で、活性化されると、ＣＢＲモードからと同じように、リフレッシュイネーブル信号ＰＲＦＨＢはローレベルに落ちる。この時、セルフリフレッシュイネーブル信号ＰＳＲＡＳは続けてローレベルに維持されるが、リフレッシュ駆動パルス信号ＰＲＤとアドレス出力制御信号ＰＲＣＮＴはハイレベルに変わる。従って、伝達ゲート８１２は閉まり、伝達ゲート８１５が開き、ノードＮ４上のローレベルの信号Ｓ＿Ｎ４（すなわち、Ｃ０）がローアドレスバッファー回路１１内の最上位ビット位置のバッファーＡＢ１０に提供される。この時、他のフリップフロップＦＦＡ１〜ＦＦＡ１０の出力ＣＴ１〜ＣＴ１０全てがローレベルに維持されるので、リフレッシュアドレス発生器３００は、０００ｈのローアドレスを発生する。従って、ワードラインＷＬ０が選ばれる。
【００６８】
この後、所定の時間（つまり、１００μｓ）が経過すると、再び図６を参照して、セルフリフレッシュ進入制御器２０４はハイレベルのセルフモード進入制御信号ＳＭＴＲを発生する。この信号ＳＭＴＲに応じてリフレッシュタイマー１００が動作し始めるからセルフモードへの進入が行われる。このリフレッシュタイマー１００は前で説明したように、所定の周波数のセルフリフレッシュ周期パルス信号Ｑ２とそれの１／２分周信号Ｑ３を発生する。
【００６９】
従って、セルフリフレッシュマスター２０５はセルフリフレッシュ周期パルス信号Ｑ２に応じてセルフリフレッシュ周期パルス信号Ｑ２の遅延された信号ＳＲＦＨＰとハイレベルのセルフリフレッシュイネーブル信号ＰＳＲＡＳを発生することにより、メーンセルフモードが遂行され始まる。この時、図８のスイッチ回路３２０はハイレベルのセルフリフレッシュイネーブル信号ＰＳＲＡＳに応じてノードＮ５をノードＮ６と電気的に連結する。
【００７０】
これで、ＬＳＢ制御パルス信号ＣＮＴＰがＬＳＢバッファーＡＢ０に対応するフリップフロップＦＦＡ１に提供されると共に、フリップフロップＦＡ０からのローレベル（すなわち、論理“０”）のリフレッシュアドレス信号Ｃ０がＭＳＢバッファーＡＢ１０に供給される。この時、他のフリップフロップＦＦＡ１〜ＦＦＡ１０の出力ＣＴ１〜ＣＴ１０全ては、続いて、ローレベルに維持されるので、リフレッシュアドレス発生器３００からは０００ｈのローアドレスが出力される。従って、この時にもワードラインＷＬ０が選ばれる。
【００７１】
このように、メーンセルフモードの始めサイクルの間には、セルフモード進入サイクル（すなわち、ＣＢＲモードの最終始めサイクル）で選ばれたワードライン（例えば、ＷＬ０）がもう一回選ばれる。言い換えれば、この区間の間、リフレッシュアドレス発生器３００はセルフ進入サイクルのアドレスを再発生する。一方、この初期アドレスは一つの与えられたセルフリフレッシュの周期の間に、少なくとも二回あるいはそれ以上発生されることもできる。
【００７２】
しかし、この時まで、セルフリフレッシュ周期制御器２０６の出力信号ＳＲＳＰは、図１１に図示されたように、続いてローレベルに維持される。これがリフレッシュ駆動パルス信号ＰＲＤがローレベルに落ちるようにする。その結果、再び図７を参照して、アドレシングモード制御器２０８内の制御回路２１０から出力されるアドレス出力制御信号ＰＲＣＮＴがローレベルに落ちる。従って、伝達ゲート８１２は開き、伝達ゲート８１５が閉まり、ノードＮ３上のローレベルの信号Ｓ＿Ｎ３がノードＮ４に伝達される。
【００７３】
この時、セルフリフレッシュ周期パルス信号Ｑ２がハイレベルにあるとしても、信号Ｑ２の分周信号Ｑ３とアドレス出力制御信号ＰＲＣＮＴがローレベルに維持されるので、制御回路２２０の出力信号、すなわち、ＬＳＢ制御パルス信号ＣＮＴＰは続いてローレベルに維持される。その結果、伝達ゲート８０１と８１０が閉まる反面、伝達ゲート８０５と８０７は開き、ノードＮ１上の信号Ｓ＿Ｎ１はインバーター８０３と８０６によりラッチされることと同時にノードＮ３に伝達される。
【００７４】
以後、セルフリフレッシュ周期制御器２０６はセルフリフレッシュマスター２０５の出力信号ＳＲＦＨＰの毎下降エッジ毎にあらかじめ定められた幅のパルス信号すなわち、オートパルス信号ＳＲＳＰを発生する。パルス発生器２０７はオートパルスＳＲＳＰに応じてそれに同期した駆動パルスＰＲＤを発生する。この駆動パルスＰＲＤに応じてアドレシングモード制御器２０８内の回路２１０は駆動パルスＰＲＤと同一な波形を持つアドレス出力制御信号ＰＲＣＮＴを発生する。又、この時、制御回路２２０はそれのＮＯＲゲート７１そして、インバーター７２と７３によりアドレス出力制御信号ＰＲＣＮＴの相補信号と同一な波形を持つＬＳＢ制御パルス信号ＣＮＴＰを発生する。
【００７５】
余りのフリップフロップＦＦＡ１、ＦＦＡ２、…、そしてＦＦＡ１０各々もＬＳＢ制御パルス信号ＣＮＴＰの代わりに自身の直前の下位ビット位置のフリップフロップの出力Ｃｉ−１（ここで、ｉ＝１，２，…、あるいは１０）に応じて動作することを除いては上で記述したような方式で動作することがよく理解できるであろう。従って、説明の簡略化のため、各フリップフロップの動作に対する説明を省略する。
【００７６】
結局、この１Ｋセルフリフレッシュモードでは、リフレッシュアドレス発生器３００がリフレッシュアドレス０００ｈ（セルフ進入サイクル）、０００ｈ（メインセルフループの初めのサイクル）、００１ｈ、００２ｈ、００３ｈ、…、３ＦＥｈをこの順番に発生する。従って、図１１に図示されたように、セルフ進入サイクルでワードラインＷＬ０が選ばれた後、次に続けるメインセルフループでワードライン対ＷＬ０及びＷＬ１０２４、ＷＬ１及びＷＬ１０２５、ＷＬ２及びＷＬ１０２６、…、そしてＷＬ１０２３及びＷＬ２０４７がこの順番に選ばれる。これで、少なくとも一つのサイクルのＣＢＲモードが遂行された後、ＣＢＲモードより小さいサイクルのセルフモードが遂行されても、セルフ進入のためのアドレスがメインセルフループの一番目アドレスとして再発行されるので、セルフモードの間に選ばれないワードラインが存在しない。
【００７７】
次に、上のように、リフレッシュアドレスの発生が完了された後、−ＣＡＳと−ＲＡＳ信号が非活性化されることにより、セルフリフレッシュモードから抜ける場合に対して説明する。図１２は本実施形態のリフレッシュアドレス発生器のセルフリフレッシュ終了条件を概略的に示すタイミング図である。図１２を参照すると、−ＣＡＳと−ＲＡＳ信号がハイレベルに変わると、リフレッシュイネーブル信号ＰＲＦＨＢとセルフモード進入制御信号ＳＭＴＲ及びセルフリフレッシュイネーブル信号ＰＳＲＡＳが次第に非活性化される。この時、図７の制御回路２３０はリセット信号ＲＳＴを発生する。これで、フリップフロップＦＦＡ０のリセット回路３３０内トランジスター８２１及び８２２が導通する。その結果、ノードＮ３はハイレベルに、そして、ノードＮ４はローレベルに各々リセットされる。
【００７８】
続いて、−ＣＡＳ信号が−ＲＡＳ信号の前で、活性化され、ＣＢＲモードに進入すると、ノードＮ４上ローレベルの信号Ｃ０がローアドレスバッファー回路１１内の最上位ビット位置のバッファーＡＢ１０に提供される。従って、セルフリフレッシュモードの最終サイクルのアドレスが３ＦＤｈであると、次のＣＢＲモードの一番目サイクルでリフレッシュアドレス発生器３００はローアドレスが７ＦＥｈではない３ＦＥｈを発生する。
【００７９】
次に、続けるＣＢＲサイクルで、アドレス発生器３００は、前で記述したような方式で、アドレス７ＦＥｈ、３ＦＦｈ、７ＦＦｈ、０００ｈ、４００ｈ、００１ｈ、…、７ＦＤｈをこの順番に発生することである。万一、ＣＢＲモードの一番目サイクルでローアドレス７ＦＥｈが発生すると、一つの周期のＣＢＲモードの間にアドレス３ＦＥｈは発生されので、一つのワードラインが選ばれない。
【００８０】
以上のように、セルフモードの終了区間で、ローアドレスの最上位ビットをリセットさせることにより、セルフモードの後のＣＢＲモードの間に比選択されるワードラインが存在しない。
【００８１】
最後に、メモリセルアレイが二つのメモリブロックＢＬＫ１及びＢＬＫ２で構成され、各ブロック当たり１０２４ワードラインが提供される場合において、お互いに相違したサイクルのＣＢＲ及びセルフリフレッシュモード各々がそして、それらが連続的に遂行される時、本発明のリフレッシュ回路により発生されるリフレッシングのためのアドレスシーケンスを例示すると次のようである。
【００８２】
＜ＣＢＲリフレッシュモードの間のローアドレスシーケンスの例＞
第１例
０００ｈ、４００ｈ、００１ｈ、４０１ｈ、００２ｈ、４０２ｈ、…、３ＦＦｈ、７ＦＦｈ
第２例
２ＦＤｈ、６ＦＤｈ、２ＦＥｈ、６ＦＥｈ、２ＦＦｈ、６ＦＦｈ、…、３ＦＦｈ、７ＦＦｈ、０００ｈ、４００ｈ、…、２ＦＣｈ、６ＦＣｈ
【００８３】
＜セルフリフレッシュモードの間のローアドレスシーケンスの例＞
第１例
０００ｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、０００ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ
第２例
２００ｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、２００ｈ、２０１ｈ、２０２ｈ、…、３ＦＦｈ、０００ｈ、００１ｈ、…、１ＦＦｈ
【００８４】
＜一つのＣＢＲサイクル後で遂行されるセルフモードの間のローアドレスシーケンスの例＞
第１例
０００ｈ（１ＣＢＲ  ｃｙｃｌｅ）、４００ｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、０００ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ、
第２例
２ＦＦｈ（１ＣＢＲ  ｃｙｃｌｅ）、６ＦＦｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、３ＦＦｈ、００１ｈ、００２ｈ、…、３ＦＥｈ、
【００８５】
＜セルフリフレッシュが遂行された後、１サイクルのＣＢＲリフレッシュが遂行され、続けて、再びセルフリフレッシュが遂行される時、ローアドレスシーケンスの例＞
第１例
０００ｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、０００ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ、０００ｈ（１ＣＢＲ  ｃｙｃｌｅ）、４００（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、０００ｈ、００１ｈ、００２ｈ、…、３ＦＦｈ
第２例
３ＦＥｈ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、３ＦＥｈ、３ＦＦｈ、０００ｈ、…、３ＦＤｈ、３ＦＦｈ（１ＣＢＲ  ｃｙｃｌｅ）、７ＦＦ（ｓｅｌｆ  ｅｎｔｒｙ  ｃｙｃｌｅ）、３００、３０１、３０２、…、３ＦＦｈ、３ＦＦｈ、０００ｈ、００１ｈ、…、３ＦＥｈ
【００８６】
【発明の効果】
以上のような本発明によると、一つの半導体メモリ装置で、相違したリフレッシュサイクルのリフレッシュモードが共に遂行された場合でも、該当モードでメモリ装置の全てのセルがリフレッシュされることができる。これで、本発明のリフレッシュ回路が半導体メモリ装置に適用されると、そのメモリ装置の消費電力をより減少させることができる。
【図面の簡単な説明】
【図１】  本発明の技術的な背景を示すブロック図である。
【図２】  典型的なリフレッシュアドレス発生器及びローアドレスバッファーの詳細な構成を示す図面である。
【図３】  異なるリフレッシュサイクルのリフレッシュモードから発生されるリフレッシュアドレス信号とこれにより選択されるワードラインを示す図面である。
【図４】  異なるリフレッシュサイクルのリフレッシュ動作が遂行される混合リフレッシュモードの一例のタイミング図である。
【図５】  異なるリフレッシュサイクルのリフレッシュ動作が遂行される混合リフレッシュモードの他の例のタイミング図である。
【図６】  本発明によるリフレッシュ回路の好ましい実施形態を示すブロック図である。
【図７】  図６のアドレシングモード制御器の詳細回路図である。
【図８】  図６に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップの詳細な回路図である。
【図９】  図６に図示されたリフレッシュアドレス発生器の最下位ビット位置のフリップフロップを除いた余りのフリップフロップ各々の詳細回路図である。
【図１０】  図６のリフレッシュ回路の例示的なＣＢＲリフレッシュ動作を概略的に示すタイミング図である。
【図１１】  図６のリフレッシュ回路の例示的なセルフリフレッシュ動作を概略的に示すタイミング図である。
【図１２】  図６に図示されたリフレッシュアドレス発生器のセルフリフレッシュ終了条件を概略的に示すタイミング図である。
【符号の説明】
１０：メモリセルアレイ
１１：ローアドレスバッファー
３０：リフレッシュ回路
１００：セルフリフレッシュ（ＳＲ）周期発生器
２００：リフレッシュ制御回路
２０３：ＣＢＲマスター
２０４：ＳＲ進入制御器
２０５：ＳＲマスター
２０６：ＳＲ周期制御器
２０７：パルス発生器
２０８：アドレシングモード制御器
３００：リフレッシュアドレス発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003936087.tif 000011
【図１１】
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【図１２】
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