(57)【特許請求の範囲】
【請求項１】
ＭＩＳ電界効果型トランジスタの作製方法であって、
（イ）シリコン半導体基板にトレンチ構造を有する素子分離領域を形成し、次いで、
（ロ）ゲート領域を形成し、その後、
（ハ）ソース／ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成し、次いで、シリコン層表面を熱酸化して酸化膜を形成し、その後、
（ニ）該シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料で充填し、次いで、
（ホ）少なくとも該シリコン層の少なくとも表面領域を選択的にシリサイド化する、
工程から成り、
前記工程（ニ）における凹部を半導体材料で充填する工程は、半導体材料を堆積させて半導体材料層を形成した後、該半導体材料層をエッチバックする工程から成ることを特徴とするＭＩＳ電界効果型トランジスタの作製方法。
【請求項２】
シリコン層の形成は、選択エピタキシャル成長法に基づくことを特徴とする請求項１に記載のＭＩＳ電界効果型トランジスタの作製方法。
【請求項３】
半導体材料は、ポリシリコン又はアモルファスシリコンであることを特徴とする請求項１に記載のＭＩＳ電界効果型トランジスタの作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積み上げ拡散層（Elevated Source and Drain）構造及びトレンチ構造を有するＭＩＳ電界効果型トランジスタの作製方法に関する。
【０００２】
【従来の技術】
ソース／ドレイン領域の抵抗を低減させるために、ソース／ドレイン領域の表面にシリサイド層を形成するサリサイド技術が公知である。半導体集積回路の高速化及び高集積化を図るためには浅い接合の形成が要求される。そして、このような浅い接合を形成すべきＭＩＳ電界効果型トランジスタ（ＭＩＳ−ＦＥＴ）に対してこのようなサリサイド技術を適用する場合、積み上げ拡散層構造を形成することが好ましい。一方、ＭＩＳ−ＦＥＴの微細化に伴い、素子分離領域をトレンチ構造、特にシャロートレンチ構造とする技術の開発が進められている。以下、シャロートレンチ構造及び積み上げ拡散層構造を有するＭＯＳ−ＦＥＴの製造方法の概要を、図１〜図２並びに図９〜図１０のシリコン半導体基板等の模式的な一部断面図を参照して説明する。
【０００３】
［工程−１０］
先ず、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。具体的には、シリコン半導体基板１０の表面にパッド酸化膜１１を熱酸化法に基づき形成した後、パッド酸化膜１１上にＣＶＤ法にて厚さ１５０ｎｍ程度のＳｉＮから成るマスク層１２を形成する（図１の（Ａ）参照）。その後、リソグラフィ技術及びドライエッチング技術に基づき、マスク層１２及びパッド酸化膜１１に開口部を形成し、更には、シリコン半導体基板１０に溝部１３を形成する（図１の（Ｂ）参照）。
【０００４】
［工程−２０］
その後、ＣＶＤ法にて溝部１３を含む全面にＳｉＯ2層１４を堆積させ、溝部１３をＳｉＯ2層１４によって埋め込む。次に、エッチバック法あるいは化学的機械的研磨法（ＣＭＰ法）によって、マスク層１２上のＳｉＯ2層１４を除去し、平坦化する（図１の（Ｃ）参照）。この際、マスク層１２はストッパ層として機能する。そして、ウエットエッチング法によってマスク層１２を除去し、溝部１３がＳｉＯ2層１４によって埋め込まれたシャロートレンチ構造を有する素子分離領域１５を形成する（図２の（Ａ）参照）。ウエットエッチングは等方的なエッチングであるが故に、素子分離領域１５とシリコン半導体基板１０の表面の境界領域における素子分離領域１５の肩部１５Ａに凹部１５Ｂが形成されてしまう。
【０００５】
［工程−３０］
その後、シリコン半導体基板１０の表面を熱酸化することによってゲート絶縁膜２０を形成した後、公知の方法でゲート領域２３を形成し、更に、イオン注入を行うことによって低濃度不純物領域２４を形成する。尚、ゲート領域２３は、例えば、不純物が含有されたポリシリコン層２１、及びその上に形成されたオフセット酸化膜２２から構成されている。その後、全面にＳｉＮ層をＣＶＤ法にて堆積させ、エッチバックを行うことによって、ゲート領域２３の側壁にゲートサイドウオール２５を形成する（図２の（Ｂ）参照）。
【０００６】
［工程−４０］
その後、ソース／ドレイン領域を形成すべきシリコン半導体基板１０の上にシリコン層（積み上げシリコン層とも呼ばれる）２６を選択エピタキシャル成長法によって形成する（図９の（Ａ）参照）。尚、ＳｉＨ4等を用いたＣＶＤ法にてシリコン層２６を形成するとき、インキュベーション時間の差に起因して、シリコン層２６の成長初期には、シリコン半導体基板１０の表面にのみシリコン層２６が成長する。シリコン層２６の成長を更に続けると、素子分離領域１５の表面にもシリコン核の形成が始まり、選択性が破れる。選択エピタキシャル成長法においては、このような選択性が破れる前にシリコン層２６の形成を完了する。
【０００７】
［工程−５０］
次に、イオン注入法によってシリコン層２６及びシリコン半導体基板１０の表面に高濃度不純物領域を形成し、イオン注入された不純物の活性化処理を行い、ソース／ドレイン領域２８を形成する（図９の（Ｂ）参照）。
【０００８】
［工程−６０］
その後、例えばコバルト（Ｃｏ）から成る金属反応層３０及びＴｉＮ層（図示せず）を順次、スパッタ法にて全面に成膜し（図１０の（Ａ）参照）、窒素ガス雰囲気下、５５０゜Ｃ、３０秒の熱処理を施し、シリコン層２６を構成するＳｉ原子と金属反応層３０を構成するＣｏ原子とを反応させ、コバルトシリサイド層３１を形成する。次に、素子分離領域１５上、ゲートサイドウオール２５上及びオフセット酸化膜２２上に残された未反応の金属反応層及びＴｉＮ層を除去し（図１０の（Ｂ）参照）、窒素ガス雰囲気下、７００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイド層３１の低抵抗化を図る。
【０００９】
［工程−７０］
次に、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成し、かかる開口部４１内を含む層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２を形成する（図１１参照）。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００１０】
一般に、金属反応層３０を構成する金属原子と反応するソース／ドレイン領域の厚さは、最終的に形成されるシリサイド層の厚さ程度である。従って、積み上げシリコン層を形成しない、通常のＭＯＳ−ＦＥＴの製造方法では、厚さ方向のソース／ドレイン領域の相当の部分（便宜上、シリコン反応層と呼ぶ）が金属反応層と反応する結果、浅い接合を形成することが困難となる。
【００１１】
これに対して、積み上げ拡散層構造においては、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上に積み上げシリコン層２６を形成し、その後、シリコン半導体基板１０にソース／ドレイン領域２８を形成し、更に、形成された積み上げシリコン層２６に対してサリサイド技術を適用する。このように、積み上げシリコン層２６を形成するので、接合深さを変えることなくシリコン反応層を確保することができる。従って、ソース／ドレイン領域２８の低抵抗化に必要なシリコン反応層の層厚の確保と、浅い接合形成の両立が可能となる。
【００１２】
【発明が解決しようとする課題】
ところで、［工程−４０］において、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上に積み上げシリコン層２６を選択エピタキシャル成長法によって形成するとき、素子分離領域１５近傍のシリコン半導体基板１０の表面におけるシリコン層２６の成長レートが遅いため、素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなる。尚、このシリコン層２６の薄い部分をシリコン層の凹部２６Ａと呼ぶ。このような状態でシリサイド層３１を形成すると、素子分離領域１５近傍のシリサイド層３１（図１０の（Ｂ）において、円形の領域「Ａ」にて示す）がソース／ドレイン領域２８を突き抜け、接合リークの原因となる。
【００１３】
また、［工程−７０］において、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、図１１において、円形の領域「Ｂ」にて示すように、合わせずれによって開口部４１が素子分離領域１５上に形成されると、開口部４１の形成の際、素子分離領域１５の凹部１５Ｂが抉られ、この部分に金属配線材料層が堆積する結果、やはり、接合リークの原因となる。
【００１４】
従って、本発明の目的は、積み上げ拡散層構造及びトレンチ構造を有し、積み上げシリコン層やトレンチ構造素子分離領域に形成される凹部に起因した接合リークの発生を防ぐことを可能とするＭＩＳ電界効果型トランジスタの作製方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るＭＩＳ電界効果型トランジスタの作製方法は、
（イ）シリコン半導体基板にトレンチ構造を有する素子分離領域を形成する工程と、
（ロ）ゲート領域を形成する工程と、
（ハ）ソース／ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成する工程と、
（ニ）該シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料で充填する工程と、
（ホ）少なくとも該シリコン層の少なくとも表面領域を選択的にシリサイド化する工程、
から成ることを特徴とする。
【００１６】
本発明の第１の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、半導体材料をポリシリコン又はアモルファスシリコン、シリコンとゲルマニウムとの混晶材料、ゲルマニウムとすることができる。また、凹部を半導体材料で埋め込む際、シリコン層がエッチングされることを防ぐために、工程（ハ）と工程（ニ）の間に、シリコン層表面を熱酸化する工程を含むことが望ましい。尚、シリコン層の表面領域をシリサイド化し、また、シリコン層全体をシリサイド化し、あるいは又、場合によっては、シリコン層全体及びシリコン半導体基板表面をシリサイド化すればよい。シリコン層の少なくとも表面領域をシリサイド化する際、凹部を充填した半導体材料をシリサイド化してもよい。
【００１７】
上記の目的を達成するための本発明の第５の態様に係るＭＩＳ電界効果型トランジスタの作製方法は、
（イ）シリコン半導体基板にトレンチ構造を有する素子分離領域を形成する工程と、
（ロ）ゲート領域を形成する工程と、
（ハ）ソース／ドレイン領域を形成すべきシリコン半導体基板上にシリコン層を形成する工程と、
（ニ）該シリコン層と素子分離領域との境界領域の表面に形成された凹部を絶縁材料で充填する工程と、
（ホ）該シリコン層の少なくとも表面領域を選択的にシリサイド化する工程、から成ることを特徴とする。
【００１８】
本発明の第２の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、絶縁材料として、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）、酸化シリコン（ＳｉＯ2）を挙げることができるが、窒化シリコン又は窒化酸化シリコンであることが望ましい。尚、シリコン層の表面領域をシリサイド化し、また、シリコン層全体をシリサイド化し、あるいは又、シリコン層全体及びシリコン半導体基板表面をシリサイド化すればよい。
【００１９】
本発明の第１若しくは第２の態様に係るＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層の形成は、選択エピタキシャル成長法に基づくことが望ましい。また、シリサイド化のための材料として、コバルト、チタン、モリブデンを例示することができる。シリコン層の少なくとも表面領域を選択的にシリサイド化することによって、例えば、コバルトシリサイド、チタンシリサイドあるいはモリブデンシリサイドが形成される。尚、本発明におけるシリコン層には、シリコンとゲルマニウムの混晶系も包含される。
【００２０】
本発明においては、積み上げシリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料若しくは絶縁材料で充填するので、凹部が存在しなくなる。その結果、かかる凹部に起因した接合リークの発生を確実に防ぐことができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００２２】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係るＭＩＳ電界効果型トランジスタ、より詳しくはＭＯＳ−ＦＥＴの作製方法に関する。以下、半導体基板等の模式的な一部断面図である図１〜図６を参照して、実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明する。
【００２３】
［工程−１００］
先ず、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。具体的には、シリコン半導体基板１０の表面に厚さ８ｎｍ程度のパッド酸化膜１１を熱酸化法に基づき形成した後、パッド酸化膜１１上にＣＶＤ法にて厚さ１５０ｎｍ程度のＳｉＮから成るマスク層１２を形成する（図１の（Ａ）参照）。シリコン半導体基板１０とマスク層１２との間の応力の緩和を図ることを目的として、パッド酸化膜１１を形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、マスク層１２及びパッド酸化膜１１に開口部を形成し、更には、シリコン半導体基板１０に溝部１３を形成する（図１の（Ｂ）参照）。溝部１３によって囲まれたシリコン半導体基板１０の領域は、ＭＯＳ−ＦＥＴを作製するための領域である。ここで、溝部１３の深さを約３００ｎｍとした。
【００２４】
［工程−１１０］
その後、ＣＶＤ法にて溝部１３を含む全面にＳｉＯ2層１４を堆積させ、溝部１３をＳｉＯ2層１４によって埋め込む。次に、エッチバック法あるいは化学的機械的研磨法によって、マスク層１２上のＳｉＯ2層１４を除去し、平坦化する（図１の（Ｃ）参照）。この際、マスク層１２はストッパ層として機能する。そして、ウエットエッチング法によってマスク層１２を除去し、溝部１３がＳｉＯ2層１４によって埋め込まれたシャロートレンチ構造を有する素子分離領域１５を形成する（図２の（Ａ）参照）。ウエットエッチングは等方的なエッチングであるが故に、素子分離領域１５とシリコン半導体基板１０の表面の境界領域における素子分離領域１５の肩部１５Ａに凹部１５Ｂが形成される。シリコン半導体基板１０の表面から素子分離領域１５の頂面までの高さは、約５０〜１００ｎｍである。
【００２５】
［工程−１２０］
次に、ゲート領域２３を形成する。即ち、シリコン半導体基板１０の表面を熱酸化することによってゲート絶縁膜２０を形成した後、公知の方法でゲート領域２３を形成し、更に、イオン注入を行うことによって低濃度不純物領域２４を形成する。尚、ゲート領域２３は、不純物が含有された厚さ約２００ｎｍのポリシリコン層２１、及びその上に形成された厚さ約１５０ｎｍのＳｉＯ2から成るオフセット酸化膜２２から構成されている。ゲート絶縁膜２０は、場合によっては、上からシリコン窒化膜、シリコン酸化膜の２層構成とすることもできる。その後、全面にＳｉＮ層をＣＶＤ法にて堆積させ、エッチバックを行うことによって、ゲート領域２３の側壁にゲートサイドウオール２５を形成する（図２の（Ｂ）参照）。ゲートサイドウオール２５の底部における厚さは約８０ｎｍである。
【００２６】
［工程−１３０］
次いで、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上にシリコン層を形成する。即ち、ソース／ドレイン領域２８を形成すべきシリコン半導体基板１０の上にシリコン層（積み上げシリコン層）２６を、Ｓｉ2Ｈ6ガスを用い、シリコン半導体基板温度を６４０゜Ｃとした選択エピタキシャル成長法によって形成する（図３の（Ａ）参照）。シリコン層２６の厚さを約４０ｎｍとした。素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン層２６の成長レートが遅いため、素子分離領域１５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなり、シリコン層２６には凹部２６Ａが形成される。以上の［工程−１００］〜［工程−１３０］までは、従来の方法と同様の工程である。
【００２７】
［工程−１４０］
その後、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部を半導体材料で充填する。即ち、シリコン層２６の表面を酸素ガス雰囲気中で熱酸化し、厚さ２ｎｍの酸化膜（図示せず）を形成する。尚、この酸化膜は、場合によっては形成しなくともよい。そして、ＳｉＨ4ガスを用い、シリコン半導体基板温度を６００゜Ｃとして、厚さ約１００ｎｍのポリシリコン層を堆積させた後、ポリシリコン層をエッチバックする。ここで、図示しない酸化膜は、このエッチバックにおけるエッチングストップ層として機能し、シリコン層２６がエッチングされることを防止する。尚、シリコン層２６と半導体材料２７との間にはこの酸化膜が残るが、シリコン層２６の表面に露出したこの薄い酸化膜は後の工程で除去される。こうして、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部、具体的には、素子分離領域１５の肩部１５Ａに形成された凹部１５Ｂ、及びシリコン層２６に形成された凹部２６Ａが、半導体材料２７（実施の形態１においてはポリシリコン）によって充填される（図３の（Ｂ）参照）。尚、ポリシリコン層の代わりにアモルファスシリコン層を形成してもよく、この場合には、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａは、アモルファスシリコンから成る半導体材料によって充填される。
【００２８】
［工程−１５０］
次に、エッチング用レジスト（図示せず）を形成する。そして、このエッチング用レジストを用いて、ウエットエッチングにより、ゲート領域２３におけるオフセット酸化膜２２を除去し、次いで、エッチング用レジストを除去する（図４の（Ａ）参照）。その後、イオン注入工程におけるチャネリング防止のために、厚さ約１０ｎｍのＳｉＯ2膜（図示せず）をＣＶＤ法にて全面に成膜した後、例えば、イオン種としてＡｓを使用し、加速エネルギー５０ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件のイオン注入法によってシリコン層２６及びシリコン半導体基板１０に高濃度不純物領域を形成し、あるいは又、イオン種としてＢＦ2を使用し、加速エネルギー４０ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件のイオン注入法によってシリコン層２６及びシリコン半導体基板１０に高濃度不純物領域を形成する。その後、イオン注入された不純物の活性化処理（例えば、１０００゜Ｃ、１０秒の急速アニール処理）を行い、ソース／ドレイン領域２８を形成する（図４の（Ｂ）参照）。尚、ＳｉＯ2膜の形成は必須ではなく、場合によっては省略することができる。
【００２９】
［工程−１６０］
その後、少なくともシリコン層２６の少なくとも表面領域を選択的にシリサイド化する。実施の形態１においては、シリコン層２６のみならず、凹部１５Ｂ，２６Ａを充填した半導体材料２７もシリサイド化する。即ち、図示しないＳｉＯ2膜を除去し、例えば、イオン種としてＳｉを使用し、加速エネルギー１０ｋｅＶ、ドーズ量３×１０15／ｃｍ2の条件のイオン注入をシリコン層２６に行うことによって、シリコン層２６をアモルファス化する。これによって、シリコン層２６のシリサイド化の促進を図ることができる。尚、このＳｉのイオン注入は必須の工程ではない。次いで、例えばコバルト（Ｃｏ）から成る厚さ約１０ｎｍの金属反応層３０及びＴｉＮ層（図示せず）を順次、スパッタ法にて全面に成膜する（図５の（Ａ）参照）。ＴｉＮ層は、金属反応層３０の表面が酸化されることを防止するために形成する。そして、窒素ガス雰囲気下、５５０゜Ｃ、３０秒の熱処理を施し、シリコン層２６を構成するＳｉ原子と金属反応層３０を構成するＣｏ原子とを反応させ、コバルトシリサイド層３１を形成する。次に、素子分離領域１５上及びゲートサイドウオール２５上に残された未反応の金属反応層及びＴｉＮ層をアンモニア過水（ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ）を用いて除去した後（図５の（Ｂ）参照）、窒素ガス雰囲気下、７００゜Ｃ、３０秒の熱処理を施し、コバルトシリサイド層３１の低抵抗化を図る。こうして、シリコン層２６がシリサイド化され、同時に、ゲート領域２３を構成するポリシリコン層２１の上部もシリサイド化される。尚、場合によっては、ＴｉＮ層を形成しなくともよい。
【００３０】
［工程−１７０］
次に、全面に層間絶縁層４０を堆積させ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成し、かかる開口部４１内を含む層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２Ａ，４２Ｂを形成する（図６参照）。配線４２Ａ，４２Ｂは開口部４１内を延び、ソース／ドレイン領域２８と接続されている。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００３１】
以上のとおり、実施の形態１のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａが半導体材料２７によって充填される。その結果、巨視的に見た場合、シリコン層２６に薄い部分が無くなる。従って、［工程−１６０］においてシリサイド層３１を形成したとき、素子分離領域１５近傍のシリサイド層３１がソース／ドレイン領域２８を突き抜けることを防止でき、接合リークが発生することがない。また、たとえ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、合わせずれによって開口部４１が素子分離領域１５上に形成されたとしても（図６の右側の配線４２Ｂを参照）、素子分離領域１５の凹部１５Ｂが半導体材料２７によって埋め込まれているので、素子分離領域１５の表面が大きく抉られることを防止できる結果、接合リークが発生することがない。
【００３２】
（実施の形態２）
実施の形態２は、本発明の第２の態様に係るＭＩＳ電界効果型トランジスタ、より詳しくはＭＯＳ−ＦＥＴの作製方法に関する。以下、半導体基板等の模式的な一部断面図である図７を参照して、実施の形態２のＭＩＳ電界効果型トランジスタの作製方法を説明する。
【００３３】
［工程−２００］
先ず、実施の形態１の［工程−１００］〜［工程−１１０］と同様に、シリコン半導体基板１０にシャロートレンチ構造を有する素子分離領域１５を形成する。次いで、実施の形態１の［工程−１２０］と同様に、ゲート絶縁膜２０、ゲート領域２３、低濃度不純物領域２４、ゲートサイドウオール２５を形成する。その後、実施の形態１の［工程−１３０］と同様に、ソース／ドレイン領域を形成すべきシリコン半導体基板１０の上にシリコン層２６を形成する。尚、シリコン層２６と素子分離領域１５との境界領域の表面には、凹部１５Ｂ，２６Ａが形成される。この状態は、図３の（Ａ）に示したとおりである。
【００３４】
［工程−２１０］
次に、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａを絶縁材料で充填する。具体的には、厚さ約１００ｎｍの窒化シリコン（ＳｉＮ）から成る絶縁材料を堆積させた後、かかる絶縁材料をエッチバックする。これによって、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部、具体的には、素子分離領域１５の肩部１５Ａに形成された凹部１５Ｂ、及び、シリコン層２６に形成された凹部２６Ａが、絶縁材料２９（実施の形態２においてはＳｉＮ）によって充填される。（図７の（Ａ）参照）。尚、絶縁材料としては、その他、ＳｉＯＮを用いることもできる。更には、ＳｉＯ2を用いることも可能であるが、後の工程でＳｉＯ2から成る層間絶縁層４０を形成した場合、かかるＳｉＯ2から成る層間絶縁層４０に開口部４１を形成するときのエッチング選択比を大きくするといった観点からは、絶縁材料としてＳｉＮ又はＳｉＯＮを用いることが好ましい。
【００３５】
［工程−２２０］
その後、実施の形態１の［工程−１５０］と同様に、ソース／ドレイン領域２８を形成した後、シリコン層２６の少なくとも表面領域を選択的にシリサイド化する。即ち、実施の形態１の［工程−１６０］と同様に、コバルトシリサイド層３１を形成する。次いで、実施の形態１の［工程−１７０］と同様に、層間絶縁層４０、開口部４１を形成し、更に、配線４２Ａ，４２Ｂを形成する（図７の（Ｂ）参照）。以上によって、ＭＯＳ−ＦＥＴを得ることができる。
【００３６】
以上のとおり、実施の形態２のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層２６と素子分離領域１５との境界領域の表面に形成された凹部１５Ｂ，２６Ａが絶縁材料２９によって充填される。その結果、巨視的に見た場合、シリコン層２６に薄い部分が無くなる。従って、［工程−２２０］においてシリサイド層３１を形成したとき、素子分離領域１５近傍のシリサイド層３１がソース／ドレイン領域２８を突き抜けることを防止でき、接合リークが発生することがない。また、たとえ、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成したとき、合わせずれによって開口部４１が素子分離領域１５上に形成されたとしても、素子分離領域１５の凹部１５Ｂが絶縁材料２９によって埋め込まれているので、接合リークが発生することがない。
【００３７】
以上、本発明を、発明の実施の形態及び好ましい実施例に基づき説明したが、本発明はこれらに限定されるものではない。例えば、［工程−１２０］において、不純物を含有するポリシリコン層と、タングステンシリサイド層等が積層されたポリサイド構造を有するゲート領域を形成することもできるし、不純物を含有するポリシリコン層と、タングステン層等が積層された構造を有するゲート領域を形成することもできる。また、［工程−１５０］において、ゲート領域２３におけるオフセット酸化膜２２を除去しなくともよい。
【００３８】
実施の形態１の［工程−１３０］において、シリコン層２６の成膜条件に依っては、ゲートサイドウオール２５とシリコン半導体基板１０の表面の境界領域におけるシリコン層２６の成長レートが遅くなり、ゲートサイドウオール２５とシリコン半導体基板１０の表面の境界領域におけるシリコン半導体基板１０上のシリコン層２６の厚さが薄くなり、シリコン層２６に凹部２６Ｂが形成される場合がある（図８参照）。このような場合には、実施の形態１の［工程−１４０］において、シリコン層２６とゲート領域２３との境界領域におけるシリコン層２６の表面に形成された凹部２６Ｂを半導体材料２７で充填すればよい。あるいは又、実施の形態２の［工程−２１０］において、シリコン層２６とゲート領域２３との境界領域におけるシリコン層２６の表面に形成された凹部２６Ｂを絶縁材料２９で充填すればよい。
【００３９】
場合によっては、［工程−１７０］において、ソース／ドレイン領域２８の上方の層間絶縁層４０に開口部４１を形成した後、例えばブランケットタングステンＣＶＤ法に基づき開口部４１内をタングステンで埋め込み、コンタクトプラグを形成し、次いで、層間絶縁層４０の上に金属配線材料層をスパッタ法にて成膜し、金属配線材料層をパターニングすることによって配線４２Ａ，４２Ｂを形成してもよい。
【００４０】
【発明の効果】
本発明のＭＩＳ電界効果型トランジスタの作製方法においては、シリコン層と素子分離領域との境界領域の表面に形成された凹部を半導体材料若しくは絶縁材料によって充填するので、シリサイド層を形成したとき、素子分離領域近傍のシリサイド層がソース／ドレイン領域を突き抜けることを防止でき、接合リークが発生することがない。また、合わせずれによって開口部が素子分離領域上の層間絶縁層に形成されたとしても、素子分離領域の凹部が半導体材料若しくは絶縁材料によって埋め込まれているので、接合リークが発生することがないし、合わせマージンを拡大することができる。以上の結果として、ＭＩＳ電界効果型トランジスタの信頼性の向上、製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図２】図１に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図７】発明の実施の形態２のＭＩＳ電界効果型トランジスタの作製方法を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図８】発明の実施の形態１及び発明の実施の形態２のＭＩＳ電界効果型トランジスタの作製方法の変形例を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図９】図２に引き続き、シャロートレンチ構造及び積み上げ拡散層構造を有する従来のＭＩＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図１０】図９に引き続き、従来のＭＯＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、従来のＭＯＳ−ＦＥＴの製造方法の概要を説明するためのシリコン半導体基板等の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・パッド酸化膜、１２・・・ＳｉＮ層、１３・・・溝部、１４・・・ＳｉＯ2層、１５・・・素子分離領域、１５Ａ・・・素子分離領域の肩部、１５Ｂ・・・素子分離領域の凹部、２０・・・ゲート絶縁膜、２１・・・ポリシリコン層、２２・・・オフセット酸化膜、２３・・・ゲート領域、２４・・・低濃度不純物領域、２５・・・ゲートサイドウオール、２６・・・シリコン層（積み上げシリコン層）、２６Ａ，２６Ｂ・・・シリコン層の凹部、２７・・・半導体材料、２８・・・ソース／ドレイン領域、２９・・・絶縁材料、３０・・・金属反応層、３１・・・シリサイド層、４０・・・層間絶縁層、４１・・・開口部、４２，４２Ａ，４２Ｂ・・・配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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