(57)【特許請求の範囲】
【請求項１】
画像を光電変換するＣＣＤイメージセンサの出力信号を所定タイミングで１回以上サンプリングを行って画像信号を取り出すＣＣＤイメージセンサの出力信号処理回路であって、
前記ＣＣＤイメージセンサを駆動する駆動パルスを入力とし、前記駆動パルスに基づいて前記ＣＣＤイメージセンサの出力信号をサンプリングするためのタイミングパルスを発生するタイミングパルス発生手段を備え、
前記駆動パルスは、前記ＣＣＤイメージセンサにおける電荷転送部の最終段ゲートを駆動するパルスである
ことを特徴とするＣＣＤイメージセンサの出力信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤイメージセンサの出力信号処理回路に関し、特に複写機等の画像信号処理装置の画像入力部に用いて好適なＣＣＤイメージセンサの出力信号処理回路に関する。
【０００２】
【従来の技術】
近年、複写機等の画像信号処理装置としては、切り貼り、色補正等の各種の画像処理や編集等が自由に行えるという優れた特長を持つデジタル式のものが急速に普及している。その基本的な構成は、図１６に示すように、原稿を読み取ってその画像情報を入力する画像入力部１５１と、この画像入力部１５１からの画像データに対して種々の処理を行う画像データ処理部１５２と、この画像データ処理部１５２からの画像データに応じた画像を形成して出力する画像出力部１５３とからなっている。
【０００３】
そして、このデジタル式画像信号処理装置は、複写機能、ファックス機能、プリント機能といった複数の機能を複合しながら、より高速でかつ高画質な画像信号処理装置に移行しつつある。それに伴って画像入力部１５１も高速化され、原稿の読み取り速度は、従来は１分当たりＡ４で２０〜３０枚程度であったものから、近年では５０〜６０枚の機能を持つものが開発されつつある。
【０００４】
画像入力部１５１を構成するＣＣＤイメージセンサおよびその出力信号処理回路の動作周波数ｆは、ＣＣＤイメージセンサの総画素数をＮとした場合、読み取り速度ｖ、読み取り密度ｍとの間には次式の関係が成り立つ。
ｆ＝ｖ×ｍ×Ｎ
よって、画像入力部１５１を構成するＣＣＤイメージセンサの出力信号処理回路の動作周波数ｆは、原稿の読み取り速度ｖに対しては比例、また読み取り密度ｍに対しては縦横方向の要素があるため２乗に比例する。
【０００５】
したがって、例えば、原稿の読み取り速度ｖを１分当たりＡ４で３０枚から６０枚に上げるためには、画像処理の動作周波数ｆを２倍に、また読み取り密度ｍを１インチ当たり４００画素から６００画素に高精細化するには画像処理の動作周波数を２．２５倍にする必要がある。このように、画像信号処理装置におけるＣＣＤイメージセンサの出力信号処理回路には動作周波数ｆの高速化が今後ますます求められる。
【０００６】
以下、画像信号処理装置の画像入力部１５１を構成する一般的なＣＣＤイメージセンサの出力信号処理回路について説明する。図１７は、ＣＣＤイメージセンサの出力信号処理回路の従来例を示すブロック図である。図１７において、ＣＣＤイメージセンサ２０１、その駆動信号発生回路２０２および出力バッファアンプ２０３等を含むＣＣＤ駆動部２００は、センサの傾き、スキュー、ＭＴＦ(Modulation Transfer Function)等の光学的な位置調整が必要なために、その出力信号処理回路部３００とは基板が分離された構成を採る場合が一般的である。
【０００７】
通常、ＣＣＤイメージセンサ２０１を駆動するためには、転送クロックφ１，φ２、リセットパルスφＲＳ、シフトパルスφＳＨ、最終段転送パルスφ２Ｂを駆動信号発生回路２０２から供給する。光源４０１の照射光に基づく原稿４０２からの反射光は、ＣＣＤイメージセンサ２０１の撮像エリアに入射することにより、このＣＣＤイメージセンサ２０１で電気信号に変換され、出力バッファ２０２および伝送線路４０３を経て出力信号処理回路部３００に送られる。
【０００８】
出力信号処理回路部３００は、ＣＤＳ（相関二重サンプリング）回路３０１、Ｓ／Ｈ（サンプルホールド）回路３０２、ゲイン調整回路３０３、ＤＣ調整回路３０４、ＡＤＣ（アナログ／デジタル変換）回路３０５、明時補正回路３０６、ギャップ補正回路３０７、クロック発生回路３０８、ＤＡＣ（デジタル／アナログ変換）回路３０９およびラインメモリ３１０によって構成されている。
【０００９】
次に、上記構成の出力信号処理回路部３００の回路動作について説明する。出力信号処理回路部３００において、ＣＣＤイメージセンサ２０１の出力信号（以下、単にＣＣＤ出力信号と称する）を、ＣＤＳ回路３０１によってそのフィードスルー期間をクランプした後に出力することで、ＣＣＤ出力信号に重畳した１／ｆノイズやｋＴＣノイズ（リセットノイズ）が低減される。その後、Ｓ／Ｈ回路３０２において、信号出力期間をサンプリングすることによってリセット・フィードスルー成分を除き、信号成分だけを取り出す。
【００１０】
そして、ゲイン調整回路３０３でＲ（赤），Ｇ（緑），Ｂ（青）それぞれの入力信号の大きさを合わせ、ＤＣ調整回路３０４でＤＣレベルを合わせた後ＡＤＣ回路３０５でデジタル値に変換する。このデジタル信号に対して明時補正回路３０６でシェーディング補正処理が行われる。原稿読み取り部（図示せず）には標準白色板が設けられており、シェーディング補正ではこの標準白色板の読み取り情報を用いて処理が行われる。標準白色板は光学濃度０．０７の白色板であり、これを読み取ったときの値Ａを各画素ごとに記憶する。
【００１１】
ここで、原稿４０２を読み取ったときの値をＸ、ＤＣオフセットレベルをＢとすると、この明時補正回路３０６では、次式に基づく演算処理が行われる。
Ｘ′＝２５５（Ｘ−Ｂ）／（Ａ−Ｂ）
ただし、デジタル信号は８ビットであり、最大値は２５５である。このようにシェーディング補正されたＲ，Ｇ，Ｂ信号は、ギャップ補正回路３０７でＲ，Ｇ，Ｂのレジストレーション補正された後、図１６の画像データ処理部１５２へ送られる。
【００１２】
【発明が解決しようとする課題】
これらの回路動作に必要なＣＤＳやサンプルホールドなどのデータのサンプルパルスは、すべてクロック発生回路３０８で発振器（図示せず）の発振クロックやＣＣＤ出力信号から検出したリセットパルスを基準にして分周、反転、遅延、論理演算することによって生成されていた（例えば、特開平５−８３６４５号公報参照）。したがって、高速動作時にはその際に使用する演算素子の遅延ばらつきのため、その遅延ばらつきがサンプルパルスのタイミング要求仕様を上回ってしまい、製品出荷時に個別に調整するなどの作業が必要であった。
【００１３】
５０ＭＨｚでの動作を例に採ると、並列２出力タイプのＣＣＤイメージセンサ２０１の場合は、１出力当たり２５ＭＨｚの動作周波数となり、１クロック期間は４０ｎｓとなる。このうちの信号出力期間は５０％デューティのクロックでドライブすると仮定すると半分の２０ｎｓ、さらにこの期間のうちデータ確定期間はさらに半分の１０ｎｓ程度となる。このデータをサンプリングするためには、サンプルパルスの位相精度は±５ｎｓ以上が要求される。さらに、ＣＤＳ回路３０１では、リセット後のフィードスルー期間は５ｎｓ程度となるため、サンプルパルスの位相精度は±２．５ｎｓ以上が要求される。
【００１４】
このように、データのサンプルパルスを、発振器の発振クロックあるいはＣＣＤ出力信号から検出したリセットパルスを基に、分周、反転、遅延、論理演算あるいは信号伝送のためのバッファ素子の組み合わせで生成した場合には、各々の半導体素子のもつ遅延時間のばらつきが原因となり、高速動作時での位相要求精度の実現が困難であった。
【００１５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度の実現を可能としたＣＣＤイメージセンサの出力信号処理回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明によるＣＣＤイメージセンサの出力信号処理回路は、ＣＣＤイメージセンサを駆動する駆動パルスを入力とし、この駆動パルスに基づいてＣＣＤイメージセンサの出力信号をサンプリングするためのタイミングパルスを発生するタイミングパルス発生手段を備え、前記駆動パルスがＣＣＤイメージセンサにおける電荷転送部の最終段ゲートを駆動するパルスである構成となっている。
【００１７】
上記構成のＣＣＤイメージセンサの出力信号処理回路において、タイミングパルス発生手段は、ＣＣＤイメージセンサを駆動する駆動パルス、具体的には電荷転送部の最終段ゲートを駆動するパルスに基づいてＣＣＤイメージセンサの出力信号をサンプリングするためのタイミングパルスを発生する。そして、このタイミングパルスに基づいてＣＣＤイメージセンサの出力信号に対する信号処理を行う。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、本発明の第１実施形態を示すブロック図である。
【００２１】
図１において、ＣＣＤ駆動部１０は、ＣＣＤイメージセンサ１１と、その駆動信号を発生する駆動信号発生回路１２と、出力バッファ１３と、ＣＣＤイメージセンサ１１と出力バッファ１３との間に接続されたカップリングコンデンサ１４とを有し、センサの傾き、スキュー、ＭＴＦ等の光学的な位置調整を可能とするために、出力信号処理回路部２０とは基板が分離された構成となっている。駆動信号発生回路１２は、発振器３１の発振クロックに基づいてＣＣＤイメージセンサ１１を駆動するための各種のタイミング信号を発生する。ＣＣＤ駆動部１０の出力信号は、伝送線路３２によって出力信号処理回路部２０に伝送される。
【００２２】
出力信号処理回路部２０は、入力バッファ２１、ラインクランプ回路２２、ＣＤＳ回路２３、Ｓ／Ｈ回路２４、ＡＧＣ（オート・ゲイン・コントロール）回路２５、ＡＯＣ（オート・オフセット・コントロール）回路２６、Ａ／Ｄ（アナログ／デジタル）変換回路２７およびシェーディング補正回路２８から構成されている。ラインクランプ回路２２には、ラインクランプパルス発生回路３３で発生されるラインクランプパルスが与えられる。ラインクランプパルス発生回路３３は、発振器３１から与えられる基準クロックに基づいてラインクランプパルスを発生する。
【００２３】
ラインクランプ回路２２の出力信号は、リセットパルス再生回路３４に供給される。リセットパルス再生回路３４は、ＣＣＤイメージセンサ１１の出力信号中に含まれるリセットパルスを検出（再生）する。ＣＤＳ回路２３およびＳ／Ｈ回路２４には、パルス発生回路３５で発生されるＣＤＳクランプパルスおよびサンプルパルスがそれぞれ与えられる。パルス発生回路３５は、遅延時間切替え回路３６で所定の遅延時間だけ遅延されて与えられる発振器３１の基準クロックに基づいてＣＤＳクランプパルスおよびサンプルパルスとともに、ＣＣＤイメージセンサ１１の出力信号のリセット期間に対応した基準パルスを発生する。
【００２４】
リセットパルス再生回路３４で検出されたリセットパルスおよびパルス発生回路３５で発生された基準パルスは、位相差検出回路３７の２入力となる。この位相差検出回路３７は、リセットパルスと基準パルスとの位相差を検出し、その位相差に比例した直流成分を持つ電圧を出力する。この位相差検出回路３７から出力される直流電圧は、Ａ／Ｄ（アナログ／デジタル）変換回路３８で量子化されてＣＰＵ（中央演算装置）３９に供給される。ＣＰＵ３９は、ＬＵＰ（ルック・アップ・テーブル）４０に格納された位相差検出回路３７の検出電圧対位相差のテーブルを参照しつつ遅延時間切替え回路３６を切替え制御する。
【００２５】
なお、上述した発振器３１、ラインクランプパルス発生回路３３、リセットパルス再生回路３４、パルス発生回路３５、遅延時間切替え回路３６、位相差検出回路３７、Ａ／Ｄ変換回路３８、ＣＰＵ３９およびＬＵＴ４０は、出力信号処理回路部２０と同一の基板上に搭載されるものとする。ただし、発振器３１については、ＣＣＤ駆動部１０および出力信号処理回路部２０の双方の基板に独立に搭載するようにしても良い。これによれば、ＣＣＤ駆動部１０と出力信号処理回路部２０との間でクロックを伝送する伝送線路が不要となるため、放射ノイズ対策上有利となる。
【００２６】
上記構成の出力信号処理回路部２０において、ＣＤＳ回路２３としては、クランプ方式のものや、サンプルホールドによる減算方式のものが知られている。一例として、図２に示すクランプ方式のＣＤＳ回路を例に採って説明する。図２において、ＣＣＤ出力信号は抵抗Ｒ１の一端に印加される。抵抗Ｒ１の他端はバイポーラトランジスタＱ１のベースに接続されている。バイポーラトランジスタＱ１のコレクタは正電源Ｖｃｃに接続され、そのエミッタは抵抗Ｒ２を介して接地されている。
【００２７】
バイポーラトランジスタＱ１のエミッタにはコンデンサＣ１の一端が接続されており、その他端はＦＥＴＱ２のゲートに接続されている。コンデンサＣ１の他端（ＦＥＴＱ２のゲート）とグランドとの間には、スイッチＳＷおよびコンデンサＣ２が直列に接続されている。スイッチＳＷおよびコンデンサＣ２の共通接続点Ｐには、抵抗Ｒ３，Ｒ４による分圧電圧が印加されている。この抵抗Ｒ３，Ｒ４は、正電源Ｖｃｃとグランドとの間に直列に接続されている。
【００２８】
ＦＥＴＱ２のドレインは正電源Ｖｃｃに接続され、そのソースは抵抗Ｒ５を介して負電源Ｖｅｅに接続されている。ＦＥＴＱ２のソースには、バイポーラトランジスタＱ３のベースが接続されている。バイポーラトランジスタＱ３のコレクタは正電源Ｖｃｃに接続され、そのエミッタは抵抗Ｒ６を介して負電源Ｖｅｅに接続されている。そして、バイポーラトランジスタＱ３のエミッタから、ＣＤＳ出力が導出される。
【００２９】
図３に、ＣＤＳ回路２３の入力信号であるＣＣＤ出力信号、ＣＤＳ回路２３のクランプパルスおよびＣＣＤイメージセンサ１１に与えられるリセットパルスφＲＳのタイミング関係を示す。ＣＤＳ回路２３のクランプパルスは、ＣＣＤ出力信号のフィードスルー期間に発生される。
【００３０】
遅延時間切替え回路３６は、図４に示すように、例えば所定の単位遅延時間を持つ遅延素子を複数段直列に接続してなる遅延線４１と、この遅延線４１の各段から得られる単位遅延時間だけ順に遅れた複数の遅延クロックを入力とし、ＣＰＵ３９による切替え制御によって任意の遅延時間を持った遅延クロックを出力するスイッチ群４２とから構成されている。なお、この遅延時間切替え回路３６の構成は一例に過ぎず、これに限定されるものではない。すなわち、本例では、スイッチングによって遅延時間を段階的に制御するとしたが、例えば、正弦波出力の発振器を用いて遅延時間を連続的に制御する構成のものであっても良い。
【００３１】
図５は、パルス発生回路３５の構成の一例を示すブロック図である。図５において、遅延時間切替え回路３６からの遅延クロックを入力クロックφ１とし、この入力クロックφ１を一定の遅延時間だけ順に遅らせて得られる例えば４つの遅延出力φ２，φ３，φ４，φ５を生成する遅延回路４３が設けられている。そして、入力クロックφ１と遅延出力φ３との論理積がＡＮＤゲート４４でとられることで基準パルスが生成されるとともに、遅延出力φ３がそのままＡ／Ｄパルスとなる。
【００３２】
また、遅延出力φ２と遅延出力φ４との論理積がＡＮＤゲート４５でとられることでクランプパルスが生成され、遅延出力φ４と遅延出力φ５との論理積がＡＮＤゲート４６でとられることでＳ／Ｈパルスが生成される。ＡＮＤゲート４４〜４６は、外部からイネーブル（ＥＮ）パルスが与えられることによってゲート開状態となる。基準パルスは位相差検出回路３７に、Ａ／ＤパルスはＡ／Ｄ変換回路２７に、クランプパルスはＣＤＳ回路２３に、Ｓ／ＨパルスはＳ／Ｈ回路２４にそれぞれ供給される。
【００３３】
上記構成のパルス発生回路３５は、遅延回路４３および少数のＡＮＤゲート４４〜４６の組み合わせ回路であるため、同一集積回路内に構成することで、各タイミングパルス間の位相関係をほぼ一定に設定できる。図６に、入力クロックφ１、遅延出力φ２〜φ５、基準パルス、クランプパルス、Ｓ／ＨパルスおよびＡ／Ｄパルスのタイミング関係を示す。
【００３４】
図６のタイミングチャートから明らかなように、入力クロックφ１に対して遅延出力φ２，φ３，φ４，φ５がある一定の遅延時間τだけ順に遅延され、また基準パルスは遅延出力φ１と遅延出力φ３が共に“Ｈ”レベルの期間で、クランプパルスは遅延出力φ２と遅延出力φ４が共に“Ｈ”レベルの期間で、Ｓ／Ｈパルスは遅延出力φ４と遅延出力φ５が共に“Ｈ”レベルの期間でそれぞれ発生される。
【００３５】
図７は、位相差検出回路３７の一例を示す回路図である。図７において、エミッタが共通接続された差動対トランジスタＱ１１，Ｑ１２、同様にエミッタが共通接続された差動対トランジスタＱ１３，Ｑ１４が設けられている。これら差動対トランジスタＱ１１〜Ｑ１４のうち、トランジスタＱ１１，Ｑ１３の各ベースが（＋）入力端子ＩＮ１１に共通に接続され、トランジスタＱ１２，Ｑ１４の各ベースが（−）入力端子ＩＮ１２に接続されている。
【００３６】
これら入力端子ＩＮ１１，ＩＮ１２間には、リセットパルス再生回路３４で検出されたリセットパルスが与えられる。トランジスタＱ１１，Ｑ１３の各コレクタは抵抗Ｒ１１，Ｒ１２を介して正電源Ｖｃｃに接続されるとともに、出力端子ＯＵＴ１，ＯＵＴ２に接続されている。これら出力端子ＯＵＴ１，ＯＵＴ２からは、検出した位相差に応じた出力電圧Ｖｏｕｔが導出される。
【００３７】
さらに、エミッタが共通接続された差動対トランジスタＱ１５，Ｑ１６が設けられており、トランジスタＱ１５のコレクタは差動対トランジスタＱ１１，Ｑ１２のエミッタ共通接続点に、トランジスタＱ１６のコレクタは差動対トランジスタＱ１３，Ｑ１４のエミッタ共通接続点にそれぞれ接続されている。そして、トランジスタＱ１５のベースは（＋）入力端子ＩＮ２１に、トランジスタＱ１６のベースは（−）入力端子ＩＮ２２にそれぞれ接続されている。
【００３８】
これら入力端子ＩＮ２１，ＩＮ２２間には、パルス発生回路３５から供給される基準パルスが与えられる。差動対トランジスタＱ１５，Ｑ１６のエミッタ共通接続点と負電源Ｖｅｅとの間には電流源Ｉが接続されている。
【００３９】
次に、上記構成の第１実施形態に係る出力信号処理回路の回路動作について、図８のタイミングチャートを参照しつつ説明する。
【００４０】
先ず、ＣＣＤ駆動部１０において、駆動信号発生回路１２では、発振器３１の発振クロックに基づいてＣＣＤイメージセンサ１１を駆動するためのＣＣＤクロック（転送クロック）φ１，φ２等の各種のタイミング信号が生成される。そして、これらのタイミング信号に基づいてＣＣＤイメージセンサ１１が駆動されることで、このＣＣＤイメージセンサ１１から画像信号が出力される。この画像信号は、カップリングコンデンサ１４、出力バッファ１３および伝送線路３２を介して出力信号処理回路部２０に送られる。
【００４１】
出力信号処理回路部２０において、ラインクランプ回路２２では、ＣＣＤ駆動部１０から供給される画像信号の１ライン出力ごとに、遮蔽画素期間（黒基準）の直流電位を所定のクランプ電位Ｖｃｌｍｐに固定するラインクランプ動作が行われる。クランプ後の信号はＣＤＳ回路２３およびリセットパルス再生回路３４に供給される。リセットパルス再生回路３４では、ラインクランプ回路２２のクランプ出力を所定の基準電圧Ｖｒｅｆと比較することで、画像信号中に含まれるリセットパルスの検出が行われる。
【００４２】
ここで、画像出力波形に重畳するリセットパルスのノイズ成分は約５００ｍＶ程度であるので、リセットパルス再生回路３４では、その基準電位Ｖｒｅｆをクランプ電位Ｖｃｌｍｐよりも２５０ｍＶ程度高い電圧に設定し、この基準電位Ｖｒｅｆと画像出力を比較することで、リセットパルスをその比較出力波形として検出することができる。このリセットパルスは、位相差検出回路３７の一方の入力となる。位相差検出回路３７は、基準パルス発生回路３５から出力される基準パルスを他方の入力とする。
【００４３】
図９に、位相差検出回路３７の２入力および検出出力の拡大波形を示す。この位相差検出回路３７は、リセットパルスと基準パルスとの位相差を検出し、その位相差に比例した直流成分を持つ電圧を出力する。このリセットパルスと基準パルスとの位相差に応じた直流電圧はＡ／Ｄ変換回路３８で量子化される。その量子化された位相差データはＣＰＵ３９に与えられる。ＣＰＵ３９は、ＬＵＰ４０に格納された位相差検出回路３７の検出電圧対位相差のテーブルを参照し、リセットパルスと基準パルスとの位相差を打ち消すのに最適な遅延時間を設定すべく遅延時間切替え回路３６を制御する。
【００４４】
遅延時間切替え回路３６では、図４において、ＣＰＵ３９によってスイッチ群４２中の任意のスイッチが選択されることで、遅延線４１でその選択されたスイッチに対応する遅延時間だけ遅延された基準クロックが得られる。この基準クロックに基づいて各種のタイミングパルスを発生するパルス発生回路３５では、基準クロックの遅延時間、即ち位相が制御されることで、各タイミングパルス間のスキューばらつきは最小のまま画像信号と各サンプリングパルスとの相対的な位相を調整することができる。
【００４５】
上述したように、ＣＣＤイメージセンサ１１の出力信号中に含まれるリセットパルスをリセットパルス再生回路３４で検出するとともに、そのリセットパルスと基準パルスとの位相差を位相差検出回路３７で検出し、その検出結果に基づいて当該位相差がゼロになるようにパルス発生回路３５に与えられる基準クロックの位相を制御することで、ＣＣＤイメージセンサ１１から出力される画像信号とＣＤＳやサンプルホールドなどのデータのサンプルパルスとの位相関係を一定に維持できる。
【００４６】
これにより、正確なサンプリングを実現できるとともに、高速読み取りあるいは高精細読み取りへの移行に伴って信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度を実現できる。なお、このタイミングパルスの位相調整は、パワーオン後の特定の動作モードにおいて定期的に行われる。その結果、ＣＣＤイメージセンサ１１から出力される画像信号とサンプルパルスとの位相関係を、経年変化の影響を受けることなく常に一定に維持できる。
【００４７】
図１０は、本発明の第２実施形態を示すブロック図である。図１０において、ＣＣＤ駆動部５０は、ＣＣＤイメージセンサ５１と、その駆動信号を発生する駆動信号発生回路５２と、出力バッファ５３と、ＣＣＤイメージセンサ５１と出力バッファ５３との間に接続されたカップリングコンデンサ５４とを有し、センサの傾き、スキュー、ＭＴＦ等の光学的な位置調整を可能とするために、出力信号処理回路部６０とは基板が分離された構成となっている。駆動信号発生回路５２は、発振器７１の発振クロックに基づいてＣＣＤイメージセンサ５１を駆動するための各種のタイミング信号を発生する。ＣＣＤ駆動部５０の出力信号は、伝送線路７２によって出力信号処理回路部６０に伝送される。
【００４８】
出力信号処理回路部６０は、入力バッファ６１、ラインクランプ回路６２、ＣＤＳ回路６３、Ｓ／Ｈ回路６４、ＡＧＣ回路６５、ＡＯＣ回路６６、Ａ／Ｄ変換回路６７およびシェーディング補正回路６８から構成されている。ラインクランプ回路６２には、ラインクランプパルス発生回路７３で発生されるラインクランプパルスが与えられる。ラインクランプパルス発生回路７３は、発振器７１から与えられる基準クロックに基づいてラインクランプパルスを発生する。
【００４９】
ＣＤＳ回路６３、Ｓ／Ｈ回路６４およびＡ／Ｄ変換回路６７には、パルス発生回路７５で発生されるＣＤＳクランプパルス、サンプルパルスおよびＡ／Ｄパルスがそれぞれ与えられる。パルス発生回路７５は、遅延時間切替え回路７６で所定の遅延時間だけ遅延されて与えられる発振器７１の基準クロックに基づいてＣＤＳクランプパルス、サンプルパルスおよびＡ／Ｄパルスとともに、ＣＣＤイメージセンサ５１の出力信号のリセット期間に対応した基準パルスを発生する。このパルス発生回路７５としては、第１実施形態の場合と同様に、図５に示す如き構成のものが用いられる。
【００５０】
ＡＧＣ回路６５はラインクランプ回路６２と共に、タイミングパルスの位相調整のための特定の動作モードにおいて、画像信号からリセットパルスを検出するリセットパルス検出手段を構成している。このＡＧＣ回路６５で検出されたリセットパルスおよびパルス発生回路７５で発生された基準パルスは、位相差検出回路７７の２入力となる。位相差検出回路７７は、リセットパルスと基準パルスとの位相差を検出し、その位相差に比例した直流成分を持つ電圧を出力する。この位相差検出回路７７としては、第１実施形態の場合と同様に、図７に示す如き構成のものが用いられる。
【００５１】
この位相差検出回路７７から出力される直流電圧は、ＡＯＣ回路６６を経由してＡ／Ｄ変換回路６７に供給され、このＡ／Ｄ変換回路６７で量子化される。その量子化された位相差データは、シェーディング補正回路６８を経由してＣＰＵ７８に供給される。ＣＰＵ７８は、ＬＵＰ７９に格納された位相差検出回路７７の検出電圧対位相差のテーブルを参照しつつ遅延時間切替え回路７６を切替え制御する。遅延時間切替え回路７６としては、第１実施形態の場合と同様に、図４に示す如き構成のものが用いられる。
【００５２】
なお、上述した発振器７１、ラインクランプパルス発生回路７３、パルス発生回路７５、遅延時間切替え回路７６、位相差検出回路７７、ＣＰＵ７８およびＬＵＴ７９は、出力信号処理回路部６０と同一の基板上に搭載されるものとする。ただし、発振器７１については、ＣＣＤ駆動部５０および出力信号処理回路部６０の双方の基板に独立に搭載するようにしても良い。これによれば、ＣＣＤ駆動部５０と出力信号処理回路部６０との間でクロックを伝送する伝送線路が不要となるため、放射ノイズ対策上有利となる。
【００５３】
次に、上記構成の第２実施形態に係る出力信号処理回路において、タイミングパルスの位相調整を行い手順について、図１１のフローチャートにしたがって図１２のタイミングチャートを参照しつつ説明する。
【００５４】
このタイミングパルスの位相調整のための動作は、パワーオン後の特定の動作モードで実行される。このとき、光源は点灯状態であっても消灯状態であっても良いが、本実施形態では消灯状態とする（ステップＳ１）。そして、ラインクランプ回路６２のクランプ電位Ｖｃｌｍｐをグランドレベル（０Ｖ）に切り替える（ステップＳ２）。次に、パルス発生回路７５に与えるイネーブル（ＥＮ）パルス（図５を参照）を“Ｌ”レベルに設定し（ステップＳ３）、ＣＤＳ回路６３のクランプパルスおよびＳ／Ｈ回路６４のサンプルパルスの発生を停止させる。
【００５５】
次に、リセットパルスのフィードスルー成分は通常５００ｍＶ程度であることから、これを約５Ｖ程度まで増幅するためにＡＧＣ回路６５のゲインを１０に設定する（ステップＳ４）。次いで、ＡＯＣ回路６６の電圧をＡ／Ｄリファレンス電圧の下限である最低値に設定する（ステップＳ５）。以上のステップＳ１〜Ｓ５の作業の終了後、発振器７１からＣＣＤイメージセンサ５１を駆動するための駆動信号発生回路５２に発振クロックを供給する（ステップＳ６）。以下、タイミングパルスの位相調整を行うための実際の処理が行われる。
【００５６】
発振器７１から発振クロックが供給されると、駆動信号発生回路５２では、その発振クロックに基づいてＣＣＤイメージセンサ５１を駆動するためのＣＣＤクロック（転送クロック）φ１，φ２等の各種のタイミング信号が生成される。そして、これらのタイミング信号に基づいてＣＣＤイメージセンサ５１が駆動されることで、このＣＣＤイメージセンサ５１から画像信号が出力される。この画像信号は、カップリングコンデンサ５４、出力バッファ５３および伝送線路７２を介して出力信号処理回路部６０に送られる。
【００５７】
出力信号処理回路部６０において、ラインクランプ回路６２では、ＣＣＤ駆動部５０から供給される画像信号の１ライン出力ごとに、遮蔽画素期間（黒基準）の直流電位を所定のクランプ電位Ｖｃｌｍｐに固定するラインクランプ動作が行われる。このときのクランプ電位Ｖｃｌｍｐはグランドレベルに固定されているため、クランプ動作によって画像信号成分がカットされ、リセットパルスおよびフィードスルー成分だけが取り出される。
【００５８】
その後、ＣＤＳ回路６３およびＳ／Ｈ回路６４を動作させると、リセットノイズがキャンセルされてしまうため、ＣＤＳ回路６３のクランプパルスおよびＳ／Ｈ回路６４のサンプルパルスの発生を停止させた状態を維持し、信号を処理せずにそのまま通過させる。そして、Ｓ／Ｈ回路６４の出力をＡＧＣ回路６５で規定のレベルまで増幅させた後、位相差検出回路７７に入力する。ＡＧＣ回路６５のＡＧＣ出力は、ラインクランプ回路６２でのクランプ動作によって取り出されたリセットパルスが増幅されたものとなる。
【００５９】
図１３に、位相差検出回路７７の２入力および検出出力の拡大波形を示す。この位相差検出回路７７は、リセットパルスと基準パルスとの位相差を検出し、その位相差に比例した直流成分を持つ電圧を出力する。このリセットパルスと基準パルスとの位相差に応じた位相差検出回路７７の出力電圧は、ＡＯＣ回路６６を経由してＡ／Ｄ変換回路６７に供給され、このＡ／Ｄ変換回路６７で量子化される。その量子化された位相差データは、シェーディング補正回路６８内のメモリ（シェーディングメモリ）に格納される（ステップＳ７）。
【００６０】
ＣＰＵ７９は、シェーディングメモリに格納された位相差データを参照することで、位相差検出回路７７の出力電圧が許容値以下であるか否かを判断し（ステップＳ８）、許容値以下でなければ、ＬＵＰ７９に格納された位相差検出回路７７の検出電圧対位相差のテーブルを参照し、リセットパルスと基準パルスとの位相差を打ち消すのに最適な遅延時間を設定すべく遅延時間切替え回路７６を制御する（ステップＳ９）。
【００６１】
遅延時間切替え回路７６では、図４において、ＣＰＵ７８によってスイッチ群４２中の任意のスイッチが選択されることで、遅延線４１でその選択されたスイッチに対応する遅延時間だけ遅延された基準クロックが得られる。この基準クロックに基づいて各種のタイミングパルスを発生するパルス発生回路７５では、基準クロックの遅延時間、即ち位相が制御されることで、各タイミングパルス間のスキューばらつきは最小のまま画像信号と各サンプリングパルスとの位相を調整することができる。
【００６２】
上述したように、ＣＣＤイメージセンサ５１の出力信号中に含まれるリセットパルスと基準パルスとの位相差を検出し、その検出結果に基づいて当該位相差がゼロになるように基準クロックの位相を制御するようにしたことで、ＣＣＤイメージセンサ５１から出力される画像信号とＣＤＳやサンプルホールドなどのデータのサンプルパルスとの位相関係を一定に維持できるので、正確なサンプリングを実現できるとともに、高速読み取りあるいは高精細読み取りへの移行に伴って信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度を実現できる。
【００６３】
これに加え、本実施形態では、リセットパルスを検出するに当たり、特定の動作モードにおいて、ラインクランプ回路６２のクランプ電位Ｖｃｌｍｐをグランドレベルに切り替えるとともに、ＣＤＳ回路６３へのクランプパルスの供給およびＳ／Ｈ回路６４へのサンプルパルスの供給を停止させ、リセットパルスをＡＧＣ回路６５のＡＧＣ出力として導出し、ＡＧＣ回路６５をリセットパルスの検出に兼用するようにしたことで、第１実施形態の場合のように、リセットパルスを検出するための専用のリセットパルス再生回路３４を設ける必要がないため、回路構成を簡略化できる。
【００６４】
さらに、リセットパルスと基準パルスとの位相差に応じた位相差検出回路７７の出力電圧を、ＡＯＣ回路６６を経由してＡ／Ｄ変換回路６７に供給し、このＡ／Ｄ変換回路６７を当該出力電圧の量子化に兼用するようにしたことで、第１実施形態の場合のように、リセットパルスと基準パルスとの位相差に応じた電圧を量子化するための専用のＡ／Ｄ変換回路３８を設ける必要がないため、回路構成をさらに簡略化できる。
【００６５】
図１４は、本発明の第３実施形態を示すブロック図である。先述した第１，第２実施形態では、ＣＣＤイメージセンサから出力される画像信号中に含まれるリセットパルスと基準パルスとの位相差に基づいて、各種のタイミングパルスを発生するパルス発生回路３７，７５に与えられる基準クロックの位相を制御することで、画像信号とサンプルパルスとの位相関係を一定に維持するのに対して、第３実施形態においては、リセットパルスと基準パルスとの位相差に基づいて画像信号の位相を制御することで、画像信号とサンプルパルスとの位相関係を一定に維持するようにしている。
【００６６】
図１４において、ＣＣＤ駆動部８０は、ＣＣＤイメージセンサ８１と、その駆動信号を発生する駆動信号発生回路８２と、出力バッファ８３と、ＣＣＤイメージセンサ８１と出力バッファ８３との間に接続されたカップリングコンデンサ８４とを有し、センサの傾き、スキュー、ＭＴＦ等の光学的な位置調整を可能とするために、出力信号処理回路部９０とは基板が分離された構成となっている。
【００６７】
駆動信号発生回路８２は、遅延時間切替え回路１０６を介して供給される発振器１０１の発振クロックに基づいてＣＣＤイメージセンサ８１を駆動するための各種のタイミング信号を発生する。遅延時間切替え回路１０６としては、第１，第２実施形態の場合と同様に、図４に示す如き構成のものが用いられる。ＣＣＤ駆動部８０の出力信号は、伝送線路１０２によって出力信号処理回路部９０に伝送される。
【００６８】
出力信号処理回路部９０は、入力バッファ９１、ラインクランプ回路９２、ＣＤＳ回路９３、Ｓ／Ｈ回路９４、ＡＧＣ回路９５、ＡＯＣ回路９６、Ａ／Ｄ変換回路９７およびシェーディング補正回路９８から構成されている。ラインクランプ回路９２には、ラインクランプパルス発生回路１０３で発生されるラインクランプパルスが与えられる。ラインクランプパルス発生回路１０３は、発振器１０１から与えられる基準クロックに基づいてラインクランプパルスを発生する。
【００６９】
ラインクランプ回路９２の出力信号は、リセットパルス再生回路１０４に供給される。リセットパルス再生回路１０４は、ＣＣＤイメージセンサ８１の出力信号中に含まれるリセットパルスを検出（再生）する。ＣＤＳ回路９３およびＳ／Ｈ回路９４には、パルス発生回路１０５で発生されるＣＤＳクランプパルスおよびサンプルパルスがそれぞれ与えられる。パルス発生回路１０５は、発振器１０１から与えられる基準クロックに基づいてＣＤＳクランプパルスおよびサンプルパルスとともに、ＣＣＤイメージセンサ８１の出力信号のリセット期間に対応した基準パルスを発生する。このパルス発生回路１０５としては、第１，第２実施形態の場合と同様に、図５に示す如き構成のものが用いられる。
【００７０】
リセットパルス再生回路１０４で検出されたリセットパルスおよびパルス発生回路１０５で発生された基準パルスは、位相差検出回路１０７の２入力となる。位相差検出回路１０７は、リセットパルスと基準パルスとの位相差を検出し、その位相差に比例した直流成分を持つ電圧を出力する。この位相差検出回路１０７としては、第１，第２実施形態の場合と同様に、図７に示す如き構成のものが用いられる。位相差検出回路１０７から出力される直流電圧は、Ａ／Ｄ変換回路１０８で量子化されてＣＰＵ１０９に供給される。ＣＰＵ１０９は、ＬＵＰ１１０に格納された位相差検出回路１０７の検出電圧対位相差のテーブルを参照しつつ遅延時間切替え回路１０６を切替え制御する。
【００７１】
なお、上述した発振器１０１、ラインクランプパルス発生回路１０３、リセットパルス再生回路１０４、パルス発生回路１０５、遅延時間切替え回路１０６、位相差検出回路１０７、ＣＰＵ１０８およびＬＵＴ１０９は、出力信号処理回路部９０と同一の基板上に搭載されるものとする。ただし、発振器１０１については、ＣＣＤ駆動部８０および出力信号処理回路部９０の双方の基板に独立に搭載するようにしても良い。これによれば、ＣＣＤ駆動部８０と出力信号処理回路部９０との間でクロックを伝送する伝送線路が不要となるため、放射ノイズ対策上有利となる。
【００７２】
上記構成の第３実施形態に係る出力信号処理回路において、ＣＣＤイメージセンサ８１から出力される画像信号中に含まれるリセットパルスを検出し、そのリセットパルスと基準パルスとの位相を比較し、その位相差を検出するまでの基本的な回路動作は第１実施形態の場合のそれと同じである。異なるのは、ＣＣＤ駆動部８０と発振器１０１との間に遅延時間切替え回路１０６を設け、これをリセットパルスと基準パルスとの位相差に基づいて制御することで、ＣＣＤ駆動部８０中の駆動信号発生回路８２に発振器１０１から与えられる基準クロックの位相を制御するようにした点である。
【００７３】
このように、ＣＣＤイメージセンサ８１から出力される画像信号中に含まれるリセットパルスと基準パルスとの位相差を検出し、その検出結果に基づいて当該位相差がゼロになるように駆動信号発生回路８２に与えられる基準クロックの位相を制御することによっても、画像信号とＣＤＳやサンプルホールドなどのデータのサンプルパルスとの位相関係を一定に維持できるため、第１，第２実施形態の場合と同様に、正確なサンプリングができるとともに、高速読み取りあるいは高精細読み取りへの移行に伴って信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度を実現できる。
【００７４】
図１５は、本発明の第４実施形態を示すブロック図である。図１５において、ＣＣＤ駆動部１２０は、ＣＣＤイメージセンサ１２１、その駆動信号を発生する駆動信号発生回路１２２、ＣＣＤイメージセンサ１２１から出力される画像信号を外部に導出する出力バッファ１２３などを有し、センサの傾き、スキュー、ＭＴＦ等の光学的な位置調整を可能とするために、出力信号処理回路部１３０とは基板が分離された構成となっている。ＣＣＤ駆動部１２０から出力される画像信号は、伝送線路１４１によって出力信号処理回路部１３０に伝送される。
【００７５】
ＣＣＤ駆動部１２０において、駆動信号発生回路１２２からは、例えば、電荷転送部を駆動するための転送クロックφ１，φ２、撮像部で光電変換された信号電荷を電荷転送部へシフトするためのシフトパルスφＳＨ、信号電荷を信号電圧に変換する電荷電圧変換部をリセットするためのリセットパルスφＲＳ、電荷転送部の最終段ゲートを駆動するための最終段転送パルスφ２Ｂなどの各駆動パルスが出力される。
【００７６】
これら駆動パルスのうち、転送クロックφ１，φ２はバッファ１２４，１２５を介して、シフトパルスφＳＨはバッファ１２６を介して、リセットパルスφＲＳはバッファ１２７を介して、最終段転送パルスφ２Ｂはバッファ１２８を介してＣＣＤイメージセンサ１２１の各駆動対象部分に与えられる。最終段転送パルスφ２Ｂはさらに、バッファ１２９を介して外部にも出力される。
【００７７】
出力信号処理回路部１３０は、入力バッファ１３１、ＣＤＳ回路１３２、Ｓ／Ｈ回路１３３、ＡＧＣ回路１３４、ＡＯＣ１３５、Ａ／Ｄ変換回路１３６、シェーディング補正回路１３７、バッファ１３８、パルス発生回路１３９および発振器１４０から構成されている。ＣＤＳ回路１３２、Ｓ／Ｈ回路１３３およびＡ／Ｄ変換回路１３６には、パルス発生回路１３９で発生される各タイミングパルスが与えられる。
【００７８】
パルス発生回路１３９は、ＣＣＤ駆動部１２０から伝送線路１４２によって伝送され、バッファ１３８を介して供給される最終段転送パルスφ２Ｂに基づいてＣＤＳ回路１３２、Ｓ／Ｈ回路１３３およびＡ／Ｄ変換回路１３６に与えるためのタイミングパルスを生成する。このパルス発生回路１３９としては、第１〜第３実施形態の場合と同様に、図５に示す如き構成のものが用いられる。図５において、入力クロックφ１として最終段転送パルスφ２Ｂが用いられる。ただし、基準パルスの生成は行われない。
【００７９】
この出力信号処理回路部１３０において、上述した信号処理系では最終段転送パルスφ２Ｂに基づいてパルス発生回路１３９で生成されたタイミングパルスに基づいて処理動作が行われるのに対して、他の信号処理系では発振器１４０の発振クロックに基づいて処理動作が行われる。発振器１４０の発振クロックはさらに、伝送線路１４３によってＣＣＤ駆動部１２０に伝送され、駆動信号発生回路１２２の基準クロックとしても用いられる。
【００８０】
なお、本例では、発振器１４０を出力信号処理回路部１３０の基板上に搭載するとしたが、ＣＣＤ駆動部１２０の基板上、又は双方の基板上に搭載するようにしても良い。これによれば、ＣＣＤ駆動部１２０と出力信号処理回路部１３０との間でクロックを伝送する伝送線路が不要となるため、放射ノイズ対策上有利となる。
【００８１】
上記の構成において、ＣＣＤイメージセンサ１２１からは、原稿からの反射光に比例した画像信号が最終段転送パルスφ２Ｂに同期して出力される。この画像信号は、出力バッファ１２３および伝送線路１４１を介して出力信号処理回路部１３０に送られる。この出力信号処理回路部１３にはさらに、画像信号に同期した最終段転送パルスφ２Ｂが伝送線路１４２によって伝送され、パルス発生回路１３９にその基準パルスとして与えられる。
【００８２】
パルス発生回路１３９は、この最終段転送パルスφ２Ｂに基づいて各種のタイミングパルスを発生する。このパルス発生回路１３９から出力される各種のタイミングパルスのうち、クランプパルスはＣＤＳ回路１３２に、Ｓ／ＨパルスはＳ／Ｈ回路１３３に、Ａ／ＤパルスはＡＤ変換回路１３６にそれぞれ供給される。ＣＣＤ駆動部１２０から伝送された画像信号は、ＣＤＳ回路１３２で相関二重サンプリングされ、Ｓ／Ｈ回路１３３でサンプルホールドされ、ＡＧＣ回路１３４およびＡＯＣ回路１３５を経た後、Ａ／Ｄ変換回路１３６でデジタル化されてシェーディング補正回路１３７に供給される。
【００８３】
なお、本例では、パルス発生回路１３９の基準パルスとして最終段転送パルスφ２Ｂを用いるとしたが、通常、最終段転送パルスφ２Ｂと２相目の転送クロックφ２とは同相パルスであるので、この転送クロックφ２をパルス発生回路１３９の基準パルスとして用いることも可能である。ただし、転送クロックφ２が与えられる端子入力容量は、最終段転送パルスφ２Ｂの場合よりも１０倍以上大きな値となるため、転送クロックφ２のパルス波形は最終段転送パルスφ２Ｂのパルス波形に比較して歪みが大きくなる。
【００８４】
したがって、この転送クロックφ２を容量成分の大きな伝送線路を経由して出力信号処理回路部１３０へ伝送すると、パルス波形の歪みがさらに大きくなるだけでなく、バッファ１２５の消費電力が大きくなり、信頼性が低下する懸念があるため、パルス発生回路１３９の基準パルスとして最終段転送パルスφ２Ｂを用いる方が好ましい。
【００８５】
上述したように、第４実施形態に係るＣＣＤイメージセンサの出力信号処理回路では、パルス発生回路１３９において、ＣＣＤイメージセンサ１２１から出力される画像信号に同期した最終段転送パルスφ２Ｂを基準パルスとして用い、この基準パルスに基づいて各種タイミングパルスを生成するようにしたことで、画像信号とデータのサンプルパルスとの位相関係を常に一定に維持できるため、第１〜第３実施形態の場合と同様に、正確なサンプリングができるとともに、高速読み取りあるいは高精細読み取りへの移行に伴って信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度を実現できる。
【００８６】
しかも、パルス発生回路１３９の基準パルスとして、ＣＣＤイメージセンサ１２１の電荷転送部の最終段転送パルスφ２Ｂを用いたことで、発振器１４０と駆動信号発生回路１２２との間の転送線路１４３、ＣＣＤ駆動部１２０と出力信号処理回路部１３０との間の伝送線路１４１の遅延時間およびそのばらつきを容易にキャンセルすることが可能となる。
【００８７】
なお、本実施形態では、パルス発生回路３５において最終段転送パルスφ２Ｂに基づいて各種のタイミングパルスを発生する構成としたが、パルス発生回路３５から各種のタイミングパルスに加え、最終段転送パルスφ２Ｂに対応した基準パルスをも発生するようし、第１〜第３実施形態の場合のように、最終段転送パルスφ２Ｂと基準パルスとの位相差を検出し、その検出結果に基づいて最終段転送パルスφ２Ｂと基準パルスとの相対的な位相を制御するように構成することも可能である。
【００８８】
【発明の効果】
以上説明したように、本発明によるＣＣＤイメージセンサの出力信号処理回路においては、ＣＣＤイメージセンサを駆動する駆動パルス、具体的には電荷転送部の最終段ゲートを駆動するパルスに基づいてＣＣＤイメージセンサの出力信号をサンプリングするためのタイミングパルスを生成し、このタイミングパルスに基づいてＣＣＤイメージセンサの出力信号に対する信号処理を行う構成としたことにより、ＣＣＤイメージセンサから出力される画像信号とデータのサンプルパルスとの位相関係を一定に維持できるため、正確なサンプリングを実現できるとともに、高速読み取りあるいは高精細読み取りへの移行に伴って信号処理の動作周波数が高くなっても、温度特性や半導体のばらつきに起因する遅延時間のばらつきに対してサンプルパルスの位相要求精度を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態を示すブロック図である。
【図２】  クランプ方式ＣＤＳ回路の一例を示す回路図である。
【図３】  クランプ方式ＣＤＳ回路のタイミングチャートである。
【図４】  遅延時間切替え回路の一例を示すブロック図である。
【図５】  パルス発生回路の一例を示すブロック図である。
【図６】  パルス発生回路のタイミングチャートである。
【図７】  位相差検出回路の一例を示す回路図である。
【図８】  第１実施形態の動作説明のためのタイミングチャートである。
【図９】  第１実施形態における位相差検出の際のタイミングチャートである。
【図１０】  本発明の第２実施形態を示すブロック図である。
【図１１】  第２実施形態に係る処理手順を示すフローチャートである。
【図１２】  第２実施形態の動作説明のためのタイミングチャートである。
【図１３】  第２実施形態における位相差検出の際のタイミングチャートである。
【図１４】  本発明の第３実施形態を示すブロック図である。
【図１５】  本発明の第４実施形態を示すブロック図である。
【図１６】  画像信号処理装置の構成を示すブロック図である。
【図１７】  従来例を示すブロック図である。
【符号の説明】
１０，５０，８０，１２０  ＣＣＤ駆動部
１１，５１，８１，１２１  ＣＣＤイメージセンサ
１２，５２，８２，１２２  駆動信号発生回路
２０，６０，９０，１３０  出力信号処理回路部
２２，６２，９２  ラインクランプ回路
２３，６３，９３，１３２  ＣＤＳ回路
２４，６４，９４，１３３  Ｓ／Ｈ回路
２５，６５，９５，１３４  ＡＧＣ回路
３１，７１，１０１，１４０  発振器
３３，７３，１０３  ラインクランプパルス発生回路
３４，１０４  リセットパルス再生回路
３５，７５，１０５，１３９  パルス発生回路
３６，７６，１０６  遅延時間切替え回路
３７，７７，１０７  位相差検出回路
【図１】
0003968805.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003968805.tif 000007
【図７】
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【図８】
0003968805.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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