(57)【特許請求の範囲】
【請求項１】
複数のリダンダントワードラインが、それぞれ所定個数ずつ同様に配置された複数のセルアレイブロックと、前記複数のリダンダントワードラインと同数で、前記各セルアレイブロック毎に同数ずつ分割配置された複数のローリペアヒューズボックスと、前記複数のローリペアヒューズボックスと前記複数のリダンダントワードラインを一対一に対応させ、欠陥のあるワードラインをリペアするリペア手段を備えたローリペア回路を有する半導体メモリ装置であって、
前記リペア手段が、
前記複数のローリペアヒューズボックスから発生したヒューズデコーディング信号を論理和し、複数のサメーション信号及びリペア情報信号を出力するヒューズサメーション手段と、
前記複数のサメーション信号、前記リペア情報信号、プリデコーディングされた複数のブロックアドレス及びブロック選択イネーブル信号を受信し、ブロック選択信号を出力する複数のブロック選択手段と、
前記ブロック選択信号を受信し、サブワードラインドライバーイネーブル信号を生成する複数のサブワードラインドライバーイネーブル手段と、
前記サブワードラインドライバーイネーブル信号、前記プリデコーディングされた複数のローアドレスの中の一部、前記ヒューズデコーディング信号及び前記リペア情報信号を受信し、サブワードライン駆動信号を生成する複数のサブワードラインドライバーと、
前記リペア情報信号及び前記ブロック選択信号を受信し、リダンダントメインワードラインイネーブル信号及びノーマルメインワードラインイネーブル信号を生成する複数のワードラインイネーブル信号発生手段と、
前記複数のサメーション信号、前記リダンダントメインワードラインイネーブル信号及びドライバープリチャージ信号を受信し、リダンダントメインワードライン駆動信号を生成する複数のリダンダントメインワードラインドライバーで構成され、
前記複数のリダンダントワードラインが、前記サブワードラインドライバーからの前記サブワードライン駆動信号と、前記リダンダントメインワードラインドライバーからの前記リダンダントメインワードライン駆動信号のデコーディングにより生成されることを特徴とするローリペア回路を有する半導体メモリ装置。
【請求項２】
前記複数のローリペアヒューズボックスが、プリデコーディングされた複数のローアドレス、ブロックアドレス及びヒューズデコーダプリチャージ信号を受信し、ヒューズデコーディング信号を生成することを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項３】
前記複数のローリペアヒューズボックスのそれぞれが、
前記プリデコーディングされた複数のローアドレス及びブロックアドレスを受信し、ヒューズデコーディングするヒューズデコーディング回路と、
電源と前記ヒューズデコーディング回路との間に接続され、ゲートに前記ドライバープリチャージ信号が入力される第１スイッチング素子と、
前記ヒューズデコーディング回路の出力信号を反転させる反転素子と、
電源と前記ヒューズデコーディング回路との間に接続され、ゲートに前記反転素子の出力信号が入力される第２スイッチング素子で構成されていることを特徴とする請求項２に記載のローリペア回路を有する半導体メモリ装置。
【請求項４】
前記ヒューズデコーディング回路が、
前記第１及び第２スイッチング素子と前記反転素子の共通接点に接続された複数のヒューズと、
前記複数のヒューズと接地電圧との間に接続され、ゲートに前記プリデコーディングされたローアドレス及びブロックアドレスが入力される複数の第３スイッチング素子とで構成されていることを特徴とする請求項３に記載のローリペア回路を有する半導体メモリ装置。
【請求項５】
前記ヒューズサメーション手段が、
前記複数のヒューズデコーディング信号を受信し論理和する複数の第１論理素子と、
前記複数の第１論理素子の出力信号を受信し論理和する複数の第２論理素子と、
前記複数の第２論理素子の出力信号を受信し論理和する複数の第３論理素子と、
前記複数の第３論理素子の出力信号を受け論理和する複数の第４論理素子と、
前記第４論理素子の出力信号を受信し論理和する第５論理素子と、
前記複数の第２論理素子の出力信号を反転させ、複数のサメーション信号を出力する複数の第１反転素子と、
前記第５論理素子の出力信号を反転させ、リペア情報信号を出力する第２反転素子で構成されていることを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項６】
前記複数のブロック選択手段のそれぞれが、
リペアされたか否かを先ず判断し、リペアされたと判断された場合には、アドレスを受信することなく強制的にリダンダントワードラインのあるブロックをイネーブルさせ、リペアされていないと判断された場合には、それぞれに該当するアドレスを受信することを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項７】
前記複数のブロック選択手段のそれぞれが、
ブロック選択イネーブル信号を受信し反転させる第３反転素子と、
電源と第１ノードとの間に接続され、ゲートに前記第３反転素子の出力信号が入力される第４スイッチング素子と、
前記第１ノードと第２ノードとの間に接続され、ゲートに前記第３反転素子の出力信号が入力される第５スイッチング素子と、
前記第１ノードと第３ノードとの間に接続されたラッチ回路と、
前記ラッチ回路の出力信号を反転させ、ブロック選択信号を出力する第４反転素子と、
前記第２ノードと接地電圧との間に接続され、ゲートにリペア情報信号が入力される第６スイッチング素子と、
前記プリデコーディングされた複数のブロックアドレスを受信し論理和する論理素子と、
前記論理素子の出力信号を受信し反転させる第５反転素子と、
前記第６スイッチング素子と前記接地電圧との間に接続され、ゲートに前記第５反転素子の出力信号が入力される第７スイッチング素子と、
前記第２ノードと接地電圧との間に接続され、ゲートに前記サメーション信号が入力される第８スイッチング素子とで構成されていることを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項８】
前記複数のサブワードラインドライバーイネーブル手段のそれぞれが、前記ブロック選択信号を受信し、論理和してサブワードラインドライバーイネーブル信号を生成する論理素子で構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記複数のサブワードラインドライバーのそれぞれが、
前記プリデコーディングされた複数のローアドレスの中の１つ及び前記リペア情報信号を受信し論理和する第６論理素子と、
前記ヒューズデコーディング信号を受信し論理和する第７論理素子と、
前記第７論理素子の出力信号を受信し反転させる第６反転素子と、
前記第６論理素子及び前記第６反転素子の出力信号を受信し論理和する第８論理素子と、
前記第８論理素子の出力信号及び前記サブワードラインドライバーイネーブル信号を受信し論理和する第９論理素子と、
前記第９論理素子の出力信号を受信しレベルシフトさせるレベルシフト回路と、
前記レベルシフト回路の出力信号を受信して反転させ、サブワードライン駆動信号を出力する第７反転素子とで構成されていることを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項１０】
前記複数のワードラインイネーブル信号発生手段のそれぞれが、
前記リペア情報信号を受信し反転させる第８反転素子と、
前記ブロック選択信号及び前記第８反転素子の出力信号を受信し論理和する第１０論理素子と、
前記第１０論理素子の出力信号を連続して反転させ、ノーマルメインワードラインイネーブル信号を出力する複数の第９反転素子と、
前記第９反転素子の出力信号を反転させる第１０反転素子と、
前記ブロック選択信号及び前記第１０反転素子の出力信号を受信し論理和する第１１論理素子と、
前記第１１論理素子の出力信号を連続して反転させ、リダンダントメインワードラインイネーブル信号を出力する複数の第１１反転素子とで構成されていることを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【請求項１１】
前記複数のリダンダントメインワードラインドライバーのそれぞれが、
高電圧電源と第１ノードとの間に接続され、ゲートに前記ドライバープリチャージ信号が入力される第９スイッチング素子と、
第１ノードと接地電圧との間に接続され、ゲートに前記サメーション信号が入力される第１０スイッチング素子と、
前記第１０スイッチング素子と接地電圧との間に接続され、ゲートに前記リダンダントメインワードラインイネーブル信号が入力される第１１スイッチング素子と、
前記第１ノードと第２ノードとの間に接続された第１２反転素子と、
高電圧電源と前記第１ノードとの間に接続され、ゲートに前記第１２反転素子の出力信号が入力される第１２スイッチング素子と、
前記第１２反転素子の出力信号を反転させ、リダンダントメインワードライン駆動信号を出力する第１３反転素子とで構成されていることを特徴とする請求項１に記載のローリペア回路を有する半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はローリペア（row repair）回路を有する半導体メモリ装置に関し、特に、複数個のリダンダントワードラインをセルアレイブロックごとに所定個数ずつ同様に配置し、欠陥のあるワードラインをリペアするとき、セルアレイブロックに係わりなくリペアすることができるローリペア回路を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、ダイナミックラム（ＤＲＡＭ）を構成している多くの微細なセルの中で、例え何れか１つにでも欠陥が発生すると、そのＤＲＡＭはＤＲＡＭとしての機能を発揮することができなくなる。したがって、このような場合には、予めＤＲＡＭ内に設けておいた予備メモリセルを利用して不良セルを取り替えることにより、良品率を高めるリダンダンシー方式（冗長方式）が採用されている。
【０００３】
このようなリダンダンシー方式は、メモリセルが不良と確認されると、この不良セルをロー（row）／カラム（column）単位で、予め用意されていたリダンダンシーセル（redundancy cell）に取り替える方式であり、チップを不良品とすることなく、良品として用いることができるようにするためのものである。
【０００４】
以下、従来のローリペアに関する問題点を、図１を参照して説明する。図１は６４Ｍ ＳＤＲＡＭのフロープランを示すブロック図であり、この例の場合には、１６Ｍセルアレイブロックが１つのバンクを形成し、このような４つのバンクにより６４Ｍセルアレイが構成されている。
【０００５】
図１に示したＬＳＭ（Long Size Middle）ＵＰブロックには、入出力パッドが配置されており、そのパッドを介した入力を受けるＩＯバッファ及びＩＯマルチプレクサが設けられている。ＬＳＭ ＤＮブロックには、アドレス及び制御パッドが配置されており、そのパッドを介した入力を受ける制御バッファ、制御ロジック、及び指令マシーン（command state machine）が設けられている。
【０００６】
カラム制御ロジックブロックには、Ｙ−デコーダ、セルにデータを書き込むか、セルからデータを読み取ることができる書き込みドライバー、及びデータバスセンスアンプ（Data Bus Sense Amp）ロジック等が設けられている。そして、ロー制御ロジックブロックには、Ｘ−デコーダ及びワードラインを駆動するロー制御ロジック等が設けられており、その他ローリペアヒューズ等が配置されている。
【０００７】
前述のように、１つのバンクを形成する１６Ｍセルアレイブロックのそれぞれには、リダンダントワードラインがそれぞれ配置されているため、セルアレイブロックに入っているリダンダントワードライン数分だけのリペアが可能である。したがって、欠陥のあることが確実なワードラインが入っているセルアレイブロックにあるリダンダントワードラインに対してのみリペアするので、リペア効率が不良であるという問題点がある。
【０００８】
【発明が解決しようとする課題】
本発明は、前述のような従来の問題点に鑑みなされたもので、本発明の目的は、複数個のリダンダントワードラインを、複数のセルアレイブロックのそれぞれに所定個数ずつ同様に配置し、どのセルアレイブロックであっても、欠陥のあるワードラインをリペア可能にすることにより、リペア効率を向上させることができるようにした、ローリペア回路を有する半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係るローリペア回路を有する半導体メモリ装置は、複数のリダンダントワードラインが、それぞれに所定個数ずつ同様に配置された複数のセルアレイブロックと、前記複数のリダンダントワードラインと同数で、前記各セルアレイブロック毎に同数ずつ分割配置された複数のローリペアヒューズボックスと、前記複数のローリペアヒューズボックスと前記複数のリダンダントワードラインを一対一に対応させ、欠陥のあるワードラインをリペアするリペア手段を備えたローリペア回路を有する半導体メモリ装置であって、前記リペア手段が、前記複数のローリペアヒューズボックスから発生したヒューズデコーディング信号を論理和し、複数のサメーション信号及びリペア情報信号を出力するヒューズサメーション手段と、前記複数のサメーション信号、前記リペア情報信号、プリデコーディングされた複数のブロックアドレス及びブロック選択イネーブル信号を受信し、ブロック選択信号を出力する複数のブロック選択手段と、前記ブロック選択信号を受信し、サブワードラインドライバーイネーブル信号を生成する複数のサブワードラインドライバーイネーブル手段と、前記サブワードラインドライバーイネーブル信号、前記プリデコーディングされた複数のローアドレスの中の一部、前記ヒューズデコーディング信号及び前記リペア情報信号を受信し、サブワードライン駆動信号を生成する複数のサブワードラインドライバーと、前記リペア情報信号及び前記ブロック選択信号を受信し、リダンダントメインワードラインイネーブル信号及びノーマルメインワードラインイネーブル信号を生成する複数のワードラインイネーブル信号発生手段と、前記複数のサメーション信号、前記リダンダントメインワードラインイネーブル信号及びドライバープリチャージ信号を受信し、リダンダントメインワードライン駆動信号を生成する複数のリダンダントメインワードラインドライバーで構成され、前記複数のリダンダントワードラインが、前記サブワードラインドライバーからの前記サブワードライン駆動信号と、前記リダンダントメインワードラインドライバーからの前記リダンダントメインワードライン駆動信号のデコーディングにより生成されることを特徴とする。
【００１０】
前述の目的及びその他の目的と本発明の特徴及び利点ならびに本発明に係るローリペア回路を有する半導体装置の構成については、添付する図面を用いて、以下に詳細に説明する。
【００１１】
【発明の実施の形態】
以下、本発明の好ましい実施の形態に係るローリペア回路を有する半導体メモリ装置を、図面を参照しながら説明する。
【００１２】
本発明に係る半導体メモリ装置に適用されるローリペア回路は、ロー制御ロジックブロックに入っているローリペアロジック部分に係るものであり、４つのバンクの中の１つのバンクに対してのみ説明する。残りの３つのバンクについては、全ての動作は以下に説明する１つのバンクと同様であり、ローアドレスにおけるバンク選択のみが異なる。
【００１３】
図２は、本発明の実施の形態に係る１つのバンク（１６Ｍ）内のロー制御ロジックブロックにおけるローリペアヒューズボックスの配置を示す配置図である。さらに詳しく説明すると、図２は、１６Ｍセルアレイブロックにおいて、５１２ロー（Row）×４Ｋカラム（Column）で構成された２Ｍセルアレイブロック（符号０−７）が、８つ配置されていることを示す図である。
【００１４】
それぞれの２Ｍセルアレイブロック（符号０−７）に該当するブロックアドレスは、ａｘ９、ａｘＡ、ａｘＢの３つのアドレスに区分され、右側から０番〜７番のセルアレイブロックに割り当てられる。各２Ｍセルアレイブロック（符号０−７）には、そのブロックを制御するロー制御ロジックブロック等があり、このそれぞれのロー制御ロジックブロックには、それぞれ４つのローリペアヒューズボックス（row repair fuse box）が内蔵されている。本実施の形態では、０番から７番までのセルアレイブロックにそれぞれ４つずつ、合計３２個のリダンダントワードライン（ＲＷＬ）が配置されている。
【００１５】
図２に示したそれぞれのリダンダントワードライン（ＲＷＬ）は、それぞれのローリペアヒューズボックスと一対一で対応しており、ローリペアヒューズボックス３２個が、３２個のリダンダントワードライン（ＲＷＬ）をリペアすることができる。そして、３２個のリダンダントワードライン（ＲＷＬ）は、図２内の右側に示した３２個のローリペアヒューズボックスに対応している。
【００１６】
例えば、３２個のローリペアヒューズボックスの中で、第一のローリペアヒューズボックスを利用してある特定のワードラインに対しリペアを行なえば、リダンダントワードライン（ＲＷＬ）の中で右から一番目の第一のワードラインがイネーブルされる。
【００１７】
図２に示されているように、１つのバンク内で最大３２個まで、欠陥のあるワードラインに対してリペアを行うことができ、リペアする順に係わりなく、どのローリペアヒューズボックスであってもリペアに用いることができる。
【００１８】
本実施の形態の場合には、１６Ｍのセルアレイブロック（１つのバンク）内をフレキシブルに構成した。すなわち、図２に示した構成の場合には、０番セルアレイブロックにある４つのリダンダントワードライン（ＲＷＬ）は、０番のセルアレイブロックに入っている４つのローリペアヒューズボックスを用いてリペアすることができ、１番セルアレイブロックにある４つのリダンダントワードラインは、１番セルアレイブロックに入っている４つのローリペアヒューズボックスを用いてリペアすることができる。このような方式で、７番セルアレイブロックにあるリダンダントワードライン（ＲＷＬ）まで、全てリペアすることができる。
【００１９】
図３Ａ及び図３Ｂは、本発明の好ましい実施の形態に係るローリペア回路を有する半導体メモリ装置の全体構成を示すブロック図である。
【００２０】
図３Ａ及び図３Ｂに示したローリペア回路を有する半導体メモリ装置は、プリデコーディングした複数のローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）からの信号を受信し、ヒューズデコーディング信号を発生する複数のローリペアヒューズボックスで構成されたローリペアヒューズボックス部１００と、前記ローリペアヒューズボックス部１００から出力されたヒューズデコーディング信号を論理和（サメーション）し、サメーション信号（ＸＳＵＭ＜０＞−＜７＞）とリペア情報信号（ＸＳＵＭｂ）を生成するヒューズサメーション部２００と、リペア情報信号（ＸＳＵＭｂ）、プリデコーディングされたブロックアドレス（ＢＡＸ９ｉ、ＢＡＸＡＢｉ）及びブロック選択イネーブル信号（ＢＳＥＮｂ）を受信し、ブロック選択信号（ＢＳｂ＜０＞−＜７＞）を生成するブロック選択部３００と、ブロック選択信号（ＢＳｂ＜０＞−＜７＞）を受信し、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜０＞−＜３＞）を生成するサブワードラインドライバーイネーブル部４００とを備えている。さらに、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜０＞−＜３＞）、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）、リペア情報信号（ＸＳＵＭｂ）及びヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）を受信し、サブワードライン駆動信号（ＰＸｂ＜００＞〜ＰＸｂ＜０３＞、ＰＸｂ＜１０＞〜ＰＸｂ＜１３＞、ＰＸｂ＜２０＞〜ＰＸｂ＜２３＞、ＰＸｂ＜３０＞〜ＰＸｂ＜３３＞）を生成する複数のサブワードラインドライバーで構成されたサブワードラインドライバー部５００と、
ブロック選択信号（ＢＳｂ＜０＞−＜７＞）とリペア情報信号（ＸＳＵＭｂ）を受信し、ノーマルメインワードラインイネーブル信号（ＢＳ＜０＞−＜７＞）とリダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜０＞−＜７＞）を生成するワードラインネーブル信号発生部６００と、
ドライバープリチャージ信号（ＷＬＣ＿ＸＤＥＣ）、サメーション信号（ＸＳＵＭ＜０＞−＜７＞）及びリダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜０＞−＜７＞）を受信し、リダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜０＞−＜７＞）を生成する複数のリダンダントメインワードラインドライバーで構成されたリダンダントメインワードラインドライバー部７００と、
３２個のリダンダントワードライン（ＲＷＬ）がそれぞれに４つずつ配置された８つのセルアレイブロック（ブロック（０）−ブロック（７））とを備えている。
【００２１】
ここで、３２個のリダンダントワードライン（ＲＷＬ）は、サブワードライン駆動信号（ＰＸｂ＜００＞〜ＰＸｂ＜０３＞、ＰＸｂ＜１０＞〜ＰＸｂ＜１３＞、ＰＸｂ＜２０＞〜ＰＸｂ＜２３＞、ＰＸｂ＜３０＞〜ＰＸｂ＜３３＞）とリダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜０＞−＜７＞）をデコーディングすることにより生成される。
【００２２】
以下、図３Ａ及び図３Ｂに示したローリペア回路を有する半導体メモリ装置の各構成と動作を説明する。
【００２３】
図４は、３２個のローリペアヒューズボックスで構成されたローリペアヒューズボックス部１００における個々のローリペアヒューズボックスを示す回路図である。これらの個々のローリペアヒューズボックスは、プリデコーディングされた複数のローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）からの信号を受信し、ヒューズデコーディングを行うヒューズデコーダ１１０と、電源とヒューズデコーダ１１０との間に接続され、ゲートにヒューズデコーダプリチャージ信号（ＷＬＣｂ）が入力されるＰＭＯＳトランジスタ（Ｐ０：第１スイッチング素子）と、ヒューズデコーダ１１０の出力信号を反転させるインバーター（Ｉ０）と、電源とヒューズデコーダ１１０との間に接続され、ゲートにインバーター（Ｉ０）の出力信号が入力されるＰＭＯＳトランジスタ（Ｐ１：第２スイッチング素子）とで構成されている。
【００２４】
なお、前述のヒューズデコーダ１１０は、一端がＰＭＯＳトランジスタ（Ｐ０、Ｐ１）及びインバーター（Ｉ０）に接続された複数のヒューズ（Ｆ０〜Ｆ２３）と、複数のヒューズ（Ｆ０〜Ｆ２３）と接地電圧との間に接続され、ゲートにプリデコーディングされた複数のローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）が入力される複数のＮＭＯＳトランジスタ（Ｎ０−Ｎ２３：第３スイッチング素子）で構成されている。
【００２５】
前述のような構成を有するローリペアヒューズボックスにおいて、ヒューズデコーダプリチャージ信号（ＷＬＣｂ）は、ローアクティブ（row active）状態になればハイレベルになり、プリチャージ状態になればローレベルになる信号である。なお、ローリペアヒューズボックスの出力信号であるヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞）は、リペアが行われればローレベルになり、リペアが行われなければハイレベルになる信号である。前述のプリデコーディングされたローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）信号は、ローアクティブ時にパッドに入ってくるアドレスを内部で用いることができるアドレスに変換された信号である。
【００２６】
以下、図４に示したローリペアヒューズボックスの動作をより詳しく説明する。図４に示したローリペアヒューズボックスは、プリテスト（pre-test）を行った後、欠陥のあるワードラインのアドレスに合せて、（Ｆ０−Ｆ２３）のうち該当するヒューズを切るように動作する。このようなローリペアヒューズボックスは、プリチャージ状態のときには、ヒューズデコーダプリチャージ信号（ＷＬＣｂ）がローレベル（low level）であるため、ＰＭＯＳトランジスタ（Ｐ０）をターンオンさせて共通ノードをハイレベル（high level）にプリチャージし、インバーター（Ｉ０）とＰＭＯＳトランジスタ（Ｐ１）により、共通ノードをハイレベルにラッチさせる。一方、アクティブ状態のときには、ヒューズデコーディングプリチャージ信号（ＷＬＣｂ）がハイレベルになり、ＰＭＯＳトランジスタ（Ｐ０）をターンオフさせる。
【００２７】
その後、ローアクティブ（row active）時に受信しプリデコーディングされた複数のローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）のうちのいずれかが、欠陥のあるワードラインと同じアドレスであれば、共通ノードを引続きハイレベルに維持して、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞）をローレベルにする。
【００２８】
一方、プリデコーディングされたローアドレス（ＢＡＸ０１＜０：３＞、ＢＡＸ２３＜０：３＞、ＢＡＸ４５＜０：３＞、ＢＡＸ６７＜０：３＞、ＢＡＸ８＜０：１＞）及びブロックアドレス（ＢＡＸ９＜０：１＞、ＢＡＸＡＢ＜０：３＞）が、欠陥のあるワードラインと異なるアドレスであれば、共通ノードをローレベルとし、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞）をハイレベルにする。
【００２９】
次に、図５を参照し、図３Ａに示したヒューズサメーション部２００の構成と動作を説明する。図５は、ヒューズサメーション部２００を示す回路図であり、ローリペアヒューズボックスから出力されたヒューズデコーディング信号（ＮＲＤｂ＜００＞〜ＮＲＤｂ＜０７＞、ＮＲＤｂ＜１０＞〜ＮＲＤｂ＜１７＞、ＮＲＤｂ＜２０＞〜ＮＲＤｂ＜２７＞、ＮＲＤｂ＜３０＞〜ＮＲＤｂ＜３７＞）を論理和（サメーション）して、出力する回路である。
【００３０】
このヒューズサメーション部２００は、ローリペアヒューズボックスから出力されたヒューズデコーディング信号（ＮＲＤｂ＜００＞〜ＮＲＤｂ＜０７＞、ＮＲＤｂ＜１０＞〜ＮＲＤｂ＜１７＞、ＮＲＤｂ＜２０＞〜ＮＲＤｂ＜２７＞、ＮＲＤｂ＜３０＞〜ＮＲＤｂ＜３７＞）を論理和するナンドゲート（ＮＤ０〜ＮＤ１５：第１論理素子）と、前記ナンドゲート（ＮＤ０〜ＮＤ１５）の出力信号を論理和して出力するノアゲート（ＮＲ０〜ＮＲ７：第２論理素子）と、ノアゲート（ＮＲ０〜ＮＲ７）の出力信号を論理和して出力するナンドゲート（ＮＤ１６〜ＮＤ１９：第３論理素子）と、ナンドゲート（ＮＤ１６〜ＮＤ１９）の出力信号を論理和して出力するノアゲート（ＮＲ８、ＮＲ９：第４論理素子）と、ノアゲート（ＮＲ８、ＮＲ９）の出力信号を論理和して出力するナンドゲート（ＮＤ２０：第５論理素子）と、ノアゲート（ＮＲ０〜ＮＲ７）の出力信号を反転させて、リペア情報を有するサメーション信号（ＸＳＵＭ０〜ＸＳＵＭ７）を出力するインバーター（Ｉ１〜Ｉ８：第１反転素子）と、ナンドゲート（ＮＤ２０）の出力信号を反転させてリペア情報信号（ＸＳＵＭｂ）を出力するインバーター（Ｉ９：第２反転素子）を含む。
【００３１】
図５に示したヒューズサメーション部２００で、サメーション信号（ＸＳＵＭ０〜ＸＳＵＭ７）は、３２個のローリペアヒューズボックスのうちの４つずつを束ねて、８つの束から出力される信号であり、リペア情報信号（ＸＳＵＭｂ）は、ローリペアヒューズボックスを１６個ずつ束ねて、束ねられた２つの束から出力される信号である。このような信号（ＸＳＵＭ０〜ＸＳＵＭ７、ＸＳＵＭｂ）を利用して、ブロック選択信号（後で説明）を生成する。
【００３２】
次に、図６を参照し、図３Ａに示した複数のブロック選択部で構成されたブロック選択部３００の構成と動作を説明する。図６は、ブロック選択部３００を構成する個々のブロック選択部の回路を示す図である。個々の回路は、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞）の論理和（サメーション）をモニターした後、プリデコーディングされたブロックアドレス（ＢＡＸ９ｉ、ＢＡＸＡＢｉ）を受信するか否かを判断し、決定する回路である。すなわち、このブロック選択部は、セルアレイブロックにおけるローリペアヒューズボックスの中の１つがリペアされた場合に、強制的にこのセルアレイブロックをイネーブルさせる回路である。
【００３３】
このような図６に示したブロック選択部は、ブロック選択イネーブル信号（ＢＳＥＮｂ）を反転させるインバーター（Ｉ１０：第３反転素子）と、電源及びノードＮＯＤ１に接続され、ゲートにインバーター（Ｉ１０）の出力信号が入力されるＰＭＯＭＳトランジスタ（Ｐ２：第４スイッチング素子）と、ノードＮＯＤ１とノードＮＯＤ２との間に接続され、ゲートにインバーター（Ｉ１０）の出力信号が入力されるＮＭＯＳトランジスタ（Ｎ２４：第５スイッチング素子）と、ノードＮＯＤ２と接地電圧との間に接続され、ゲートにリペア情報信号（ＸＳＵＭｂ）が入力されるＮＭＯＳトランジスタ（Ｎ２５：第６スイッチング素子）と、プリデコーディングされたブロックアドレス（ＢＡＸ９ｉ、ＢＡＸＡＢｉ）を受信し、論理和するナンドゲート（ＮＤ２１）と、ナンドゲート（ＮＤ２１）の出力信号を反転させるインバーター（Ｉ１１：第５反転素子）と、ＮＭＯＳトランジスタ（Ｎ２５）と接地電圧との間に接続され、ゲートにインバーター（Ｉ１１）の出力信号が入力されるＮＭＯＳトランジスタ（Ｎ２６：第７スイッチング素子）と、ノードＮＯＤ２と接地電圧との間に接続され、ゲートにリペア情報信号（ＸＳＵＭ＜ｉ＞）が入力されるＮＭＯＳトランジスタ（Ｎ２７：第８スイッチング素子）と、ノードＮＯＤ１とノードＮＯＤ３との間に接続されたラッチ回路（Ｉ１２、Ｉ１３）と、ラッチ回路（Ｉ１２、Ｉ１３）の出力信号を反転させ、ブロック選択信号（ＢＳｂ＜ｉ＞）を出力するインバーター（Ｉ１４：第４反転素子）とで構成されている。
【００３４】
以下、図６を参照し、前記のような構成を有するブロック選択部の動作を説明する。図６に示したブロック選択イネーブル信号（ＢＳＥＮｂ）は、バンクがイネーブルされると常にローレベルになる信号である。したがって、プリチャージ時にはブロック選択イネーブル信号（ＢＳＥＮｂ）がハイレベルになり、ブロック選択信号（ＢＳｂ＜０＞）がハイレベルにプリチャージされる。
【００３５】
ノーマル動作時には、ブロック選択イネーブル信号（ＢＳＥＮｂ）がローレベルになり、ＮＭＯＳトランジスタ（Ｎ２４）をターンオンさせ、リペア情報信号（ＸＳＵＭｂ）はハイレベルになる。プリデコーディングされたブロックアドレス（ＢＡＸ９ｉ、ＢＡＸＡＢｉ）はハイレベルになり、ＮＭＯＳトランジスタ（Ｎ２５、Ｎ２６）をターンオンさせて、ブロック選択信号（ＢＳｂ＜０＞）をローレベルにする。このとき、サメーション信号（ＸＳＵＭ＜ｉ＞）はローレベルになり、ＮＭＯＳトランジスタ（Ｎ２７）をターンオフさせる。
【００３６】
次に、リペア時にはリペア情報信号（ＸＳＵＭｂ）がローレベルになり、プリデコーディングされたブロックアドレス（ＢＡＸ９ｉ、ＢＡＸＡＢｉ）を受信することなく、サメーション信号（ＸＳＵＭ＜ｉ＞）がハイレベルになると、強制的にブロック選択信号（ＢＳｂ＜ｉ＞）をローレベルにする。
【００３７】
次に、図７を参照し、図３Ａに示したサブワードラインドライバーイネーブル部４００の構成と動作を説明する。図７は、サブワードラインドライバーイネーブル部４００を構成する個々のサブワードラインドライバーイネーブル部の回路図である。この回路は、サブワードラインドライバー（後で説明）をイネーブルさせるためのサブワードラインドライバーイネーブル信号（ＰＸＥＮ０〜ＰＸＥＮ３）を発生させるための回路である。  サブワードラインドライバーイネーブル部４００は、２つのブロック内で４つのサブワードラインドライバーを共有しており、個々のサブワードラインドライバーイネーブルは、２つのブロックに対応する２つのブロック選択信号（ＢＳｂ＜ｉ＞、ＢＳｂ＜ｊ＞）を受信し、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）を生成するナンドゲート（ＮＤ２２）で構成されている。
【００３８】
ここで、２つのブロック選択信号（ＢＳｂ＜ｉ＞、ＢＳｂ＜ｊ＞）の中で何れか１つでもイネーブルされると、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）がハイレベルにイネーブルされ、サブワードラインドライバー（後に説明）をイネーブルさせることになる。
【００３９】
次に、図８を参照し、図３Ｂに示したサブワードラインドライバー部５００の構成と動作を説明する。図８は、サブワードラインドライバー５００を構成する個々のサブワードラインドライバーの回路図である。この回路では、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）を利用して、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）が生成される。
【００４０】
このようなサブワードラインドライバーは、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）及びリペア情報信号（ＸＳＵＭｂ）を受信し、論理和するナンドゲート（ＮＤ２３：第６論理素子）と、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）を受信し、論理和するナンドゲート（ＮＤ２４：第７論理素子）と、ナンドゲート（ＮＤ２４）の出力信号を受信し、反転させるインバーター（Ｉ１５：第６反転素子）と、ナンドゲート（ＮＤ２３）の出力信号及びインバーター（Ｉ１５）の出力信号を受信し、論理和するナンドゲート（ＮＤ２５：第８論理素子）と、ナンドゲート（ＮＤ２５）の出力信号及びサブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）を受信し、論理和するナンドゲート（ＮＤ２６：第９論理素子）と、ナンドゲート（ＮＤ２６）の出力信号を受信し、レベルシフトさせるレベルシフト回路５１０と、レベルシフト回路５１０の出力信号を反転させ、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を出力するインバーター（Ｉ１７：第７反転素子）とで構成されている。
【００４１】
本実施の形態においては、２つのブロックを共有する方法を用いることにより、１つのブロック内で２つのサブワードライン駆動信号を生成するように構成した。具体的には、０番及び１番のセルアレイブロックでは、４つのサブワードライン駆動信号（ＰＸｂ００、ＰＸｂ０１、ＰＸｂ０２、ＰＸｂ０３）を生成し、６番及び７番セルアレイブロックでは、４つのサブワードライン駆動信号（ＰＸｂ３０、ＰＸｂ３１、ＰＸｂ３２、ＰＸｂ３３）を生成する。
【００４２】
このようなサブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）は、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）によりデコーディングされる。
【００４３】
例えば、ノーマル動作時にはプリデコーディングされたローアドレス（ＢＡＸ０１ｉ）を受信して、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を発生させ、リペア時にはローリペアヒューズボックスから出力されたヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）を受信して、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を生成する。
【００４４】
本実施の形態においては、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）は、図３Ａに示したローリペアヒューズボックスと１：１に対応しており、次のようなコーディングにより生成する。
【００４５】
ＮＲＤｂ００／ＮＲＤｂ０４→ＰＸｂ００、 ＮＲＤｂ０１／ＮＲＤｂ０５→ＰＸｂ０１、
ＮＲＤｂ０２／ＮＲＤ０６→ＰＸｂ０２、ＮＲＤｂ０３／ＮＲＤｂ０７→ＰＸｂ０３
ＮＲＤｂ１０／ＮＲＤｂ１４→ＰＸｂ１０、ＮＲＤｂ１１／ＮＲＤｂ１５→ＰＸｂ１１、
ＮＲＤｂ１２／ＮＲＤｂ１６→ＰＸｂ１２、ＮＲＤｂ１３／ＮＲＤｂ１７→ＰＸｂ１３
ＮＲＤｂ２０／ＮＲＤｂ２４→ＰＸｂ２０、ＮＲＤｂ２１／ＮＲＤｂ２５→ＰＸｂ２１、
ＮＲＤｂ２２／ＮＲＤ２６→ＰＸｂ２２、ＮＲＤｂ２３／ＮＲＤｂ２７→ＰＸｂ２３
ＮＲＤｂ３０／ＮＲＤｂ３４→ＰＸｂ３０、ＮＲＤｂ３１／ＮＲＤｂ３５→+ＰＸｂ３１、
ＮＲＤｂ３２／ＮＲＤ３６→ＰＸｂ３２、ＮＲＤｂ３３／ＮＲＤｂ３７→ＰＸｂ３３
以下、前述のサブワードラインドライバーの動作を説明する。
【００４６】
サブワードラインドライバーは、ノーマル動作時にはプリデコーディングされたローアドレス（ＢＡＸ０１＜ｉ＞）を受信し、それぞれサブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を生成する。リペア時にはリペア情報信号（ＸＳＵＭｂ）がローレベルになり、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）を受信しないようにされ、前記のようにコーディングされたヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）を受信し、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を生成する。
【００４７】
なお、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）は、サブワードラインドライバーをイネーブルさせる信号であり、セルアレイブロックに対応するブロック選択信号（ＢＳｂ＜ｉ＞）がイネーブルされるとハイレベルになる信号である。
【００４８】
次に、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を生成する動作を簡単に説明する。
【００４９】
前記のように動作するサブワードラインドライバーは、ノーマル動作時にはリペア情報信号（ＸＳＵＭｂ）がハイレベルになり、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）を受信し、ナンドゲート（ＮＤ２３）の出力信号をローレベルにする。このとき、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）はハイレベルになり、インバーター（Ｉ１５）の出力信号をハイレベルとし、ノードＮＯＤ６に係わりなく、ノードＮＯＤ４の経路を常に動作させる。
【００５０】
次に、サブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）がハイレベルになると、ノードＮＯＤ７のハイレベルとサブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）のハイレベルをナンドゲート（ＮＤ２５）を介して処理した後、レベルシフト回路５１０を介して、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）を、高電圧電源（Ｖｐｐ）レベルからローレベルにイネーブルさせる。
【００５１】
リペア時には、リペア情報信号（ＸＳＵＭｂ）がローレベルになり、ノードＮＯＤ４を常にハイレベルに維持して、プリデコーディングされたローアドレス（ＢＡＸ０１ｉ）に係らず、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）に従って動作する。このとき、ヒューズデコーディング信号（ＮＲＤｂ＜ｉ＞、ＮＲＤｂ＜ｊ＞）の中で何れか１つがローレベルにイネーブルされると、ノードＮＯＤ５がハイレベル、ノードＮＯＤ６がローレベルになり、ノードＮＯＤ７がハイレベルになる。この場合は、ノーマル動作の場合と同様に、ノードＮＯＤ７がハイレベルになると、ハイレベルのノードＮＯＤ７とハイレベルのサブワードラインドライバーイネーブル信号（ＰＸＥＮ＜ｉ＞）により、ナンドゲート（ＮＤ２５）がターンオンされ、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）がローレベルにイネーブルさせる。
【００５２】
なお、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）については後で説明するが、リダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜ｉ＞）と共にデコーディングされ３２個のリダンダントワードライン（ＲＷＬ）が生成される。
【００５３】
次に、図９を参照し、図３Ｂに示したリダンダントメインワードラインイネーブル信号発生部６００を説明する。図９は、リダンダントメインワードラインイネーブル信号発生部６００を構成する個々のリダンダントメインワードラインイネーブル信号発生部の回路図である。
【００５４】
図９に示したリダンダントメインワードラインイネーブル信号発生部は、リペア情報信号（ＸＳＵＭｂ）を反転させるインバーター（Ｉ１８：第８反転素子）と、インバーター（Ｉ１８）の出力信号を反転させるインバーター（Ｉ１９）と、ブロック選択信号（ＢＳｂ＜ｉ＞）及びインバーター（Ｉ１８）の出力信号を受信し、論理和するノアゲート（ＮＲ１０：第１０論理素子）と、ブロック選択信号（ＢＳｂ＜ｉ＞）及びインバーター（Ｉ１９）の出力信号を受信し、論理和するノアゲート（ＮＲ１１：第１１論理素子）と、ノアゲート（ＮＲ１０）の出力信号を連続して反転させ、ノーマルメインワードラインイネーブル信号（ＢＳ＜ｉ＞）を出力する複数のインバーター（Ｉ２０、Ｉ２１：第９反転素子）と、ノアゲート（ＮＲ１１）の出力信号を連続して反転させ、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）を出力する複数のインバーター（Ｉ２２、Ｉ２３、Ｉ２４、Ｉ２５：第１０、第１１反転素子）とで構成されている。
【００５５】
このような構成を有するリダンダントメインワードラインイネーブル信号発生部は、リペア情報信号（ＸＳＵＭｂ）とブロック選択信号（ＢＳｂ＜ｉ＞）を受信し、ノーマル動作時にメインＸデコーダ（図示省略）をイネーブルさせるノーマルメインワードラインイネーブル信号（ＢＳ＜ｉ＞）と、リダンダントメインワードラインドライバー（後で説明）をイネーブルさせるリダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）とを生成する。
【００５６】
以下、前述のような構成を有するリダンダントメインワードラインイネーブル信号発生部の動作を説明する。図９に示したリダンダントメインワードラインイネーブル信号発生部は、ブロック選択信号（ＢＳｂ＜ｉ＞）とリペア情報信号（ＸＳＵＭｂ）が同時にイネーブルされると、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）をハイレベルにする。
【００５７】
例えば、ノーマル動作時（リペアされていない場合）には、ブロック選択信号（ＢＳｂ＜ｉ＞）がローレベル、リペア情報信号（ＸＳＵＭｂ）がハイレベルになり、ノーマルメインワードラインイネーブル信号（ＢＳ＜ｉ＞）（ここでは、ノーマルメインワードラインイネーブル信号に対する詳細な説明は省略する）がハイレベルにイネーブルされて、メインＸ−デコーダ（本発明と関係がないため、詳細な説明は省略する）がイネーブルされ、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）がローレベルにディセーブルされる。
【００５８】
リペア時にはリペア情報信号（ＸＳＵＭｂ）がローレベルになり、ノーマルメインワードラインイネーブル信号（ＢＳ＜ｉ＞）がローレベルにディセーブルされ、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）がハイレベルにイネーブルされる。
【００５９】
次に、図１０を参照し、図３Ｂに示したリダンダントメインワードラインドライバー７００を説明する。図１０は、リダンダントメインワードラインドライバー７００を構成する個々のリダンダントメインワードラインドライバーの回路図である。リペアが行われると、リダンダントワードライン（ＲＷＬ）がイネーブルされるが、このイネーブルは、前述のリダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）と、サブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）をデコーディングすることにより行われる。
【００６０】
このようなリダンダントメインワードラインドライバーは、高電圧電源（Ｖｐｐ）とノードＸＸ０との間に接続され、ゲートにドライバープリチャージ信号（ＷＬＣ＿ＸＤＥＣ）が入力されるＰＭＯＳトランジスタ（Ｐ５：第９スイッチング素子）と、ノードＸＸ０と接地電圧との間に接続され、ゲートにサメーション信号（ＸＳＵＭ＜ｉ＞）が入力されるＮＭＯＳトランジスタ（Ｎ３０：第１０スイッチング素子）と、ＮＭＯＳトランジスタ（Ｎ３０）と接地電圧との間に接続され、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）がゲートに入力されるＮＭＯＳトランジスタ（Ｎ３１：第１１スイッチング素子）と、ノードＸＸ０とノードＸＸ１との間に接続されたインバーター（Ｉ２６：第１２反転素子）と、高電圧電源（Ｖｐｐ）とノードＸＸ０との間に接続され、ゲートにインバーター（Ｉ２６）の出力信号が入力されるＰＭＯＳトランジスタ（Ｐ６：第１２スイッチング素子）と、インバーター（Ｉ２６）の出力信号を反転させ、リダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜ｉ＞）を出力するインバーター（Ｉ２７：第１３反転素子）とで構成されている。
【００６１】
以下、前記のような構成を有するリダンダントメインワードラインドライバーの動作を説明する。図１０において、ドライバープリチャージ信号（ＷＬＣ＿ＸＤＥＣ）は、ノーマルメインＸ−デコーダ（図示省略）と、リダンダントメインワードラインドライバーをプリチャージする信号であり、メインＸ−デコーダにも入力される。このようなドライバープリチャージ信号（ＷＬＣ＿ＸＤＥＣ）は、プリチャージ状態ではローレベルになり、ノードＸＸ０をハイレベルにプリチャージし、リダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜ｉ＞）をハイレベルにプリチャージする。
【００６２】
次に、リペアが行われると、リダンダントメインワードラインイネーブル信号（ＲＭＷＬＥＮ＜ｉ＞）がハイレベルになり、ＮＭＯＳトランジスタ（Ｎ３１）をターンオンさせ、サメーション信号（ＸＳＵＭ＜ｉ＞）に従って、リダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜ｉ＞）をイネーブルさせる。
【００６３】
このようなリダンダントメインワードライン駆動信号（ＲＭＷＬｂ＜ｉ＞）は、前述のサブワードライン駆動信号（ＰＸｂ＜ｉｊ＞）と共にデコーディングされ、０番から７番までのセルアレイブロックにそれぞれ４つずつ、合計３２個のリダンダントワードライン（ＲＷＬ＜０：３１＞）を生成する。
【００６４】
本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものである。当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能であり、このような改良・変更等も、本発明の技術的範囲に属することは言うまでもない。
【００６５】
【発明の効果】
前述のように、本発明に係るローリペア回路を有する半導体メモリ装置は、４つのリダンダントワードラインがセルアレイブロックごとに配置され、欠陥のあるワードラインをリペアする際に、どのようなセルアレイブロックであっても欠陥のあるワードラインをリペアすることができるようにフレキシブルにローリペア回路が構成されている。そのため、リペア効率が高く、収率を高めることができ、またチップの単価を安くし、価格競争力を高くすることができるという効果が得られる。
【図面の簡単な説明】
【図１】一般的な６４Ｍ ＳＤＲＡＭのフロープランを示すブロック図である。
【図２】本発明の好ましい実施の形態に係る１つのバンク内のロー制御ロジックにおけるローリペアヒューズボックスの配置を示す配置図である。
【図３Ａ】本発明の好ましい実施の形態に係るローリペア回路を有する半導体メモリ装置を示すブロック図であり、全体の内、ローリペアヒューズボックス部１００からサブワードドライバーイネーブル部４００の範囲を示す図である。
【図３Ｂ】本発明の好ましい実施の形態に係るローリペア回路を有する半導体メモリ装置を示すブロック図であり、全体の内、サブワードドライバー部５００メインワードドライバー部７００の範囲を示す図である。
【図４】図３Ａに示した３２個のローリペアヒューズボックスで構成されたローリペアヒューズボックス部１００における個々のローリペアヒューズボックスを示す回路図である。
【図５】図３Ａに示したヒューズサメーション部２００を示す回路図である。
【図６】図３Ａに示したブロック選択部３００を構成する個々のブロック選択部を示す回路図である。
【図７】図３Ａに示したサブワードラインドライバーイネーブル部４００を構成する個々のサブワードラインドライバーイネーブル部を示す回路図である。
【図８】図３Ｂに示したサブワードラインドライバー部５００を構成する個々のサブワードラインドライバーを示す回路図である。
【図９】図３Ｂに示したワードラインイネーブル信号発生部６００を構成する個々のワードラインイネーブル信号発生部を示す回路図である。
【図１０】図３Ｂに示したリダンダントメインワードラインドライバー部７００を構成する個々のリダンダントメインワードラインドライバーを示す回路図である。
【符号の説明】
１００   ローリペアヒューズボックス部
２００   ヒューズサメーション部
３００   ブロック選択部
４００   サブワードラインドライバーイネーブル部
５００   サブワードラインドライバー部
６００   ワードラインイネーブル信号発生部
７００   リダンダントメインワードラインドライバー部
【図１】
0003952141.tif 000002
【図２】
0003952141.tif 000003
【図３Ａ】
0003952141.tif 000004
【図３Ｂ】
0003952141.tif 000005
【図４】
0003952141.tif 000006
【図５】
0003952141.tif 000007
【図６】
0003952141.tif 000008
【図７】
0003952141.tif 000009
【図８】
0003952141.tif 000010
【図９】
0003952141.tif 000011
【図１０】
0003952141.tif 000012