(57)【特許請求の範囲】
【請求項１】
表示データに基づき、電流が供給されて点灯表示する発光素子が複数個分岐接続された出力ノードと、
前記表示データに基づき、前記出力ノードに接続された前記発光素子に対する点灯表示個数をカウントするカウント手段と、
前記カウント手段のカウント値に応じた制御信号を出力する制御手段と、
電源電位レベルが与えられた電源ノードと前記出力ノードとの間に接続され、前記制御信号に基づき、前記カウント値が０のときにはオン状態、前記カウント値が１以上のときにはオフ状態になる第１のＭＯＳトランジスタと、
接地電位レベルが与えられた接地ノードと前記出力ノードとの間に並列に接続され、前記制御信号によりゲート制御される所定のオン抵抗値の複数個の第２のＭＯＳトランジスタを有し、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した第２のＭＯＳトランジスタがオン状態になって該カウント値に対応したオン抵抗値に設定される抵抗値設定手段と、
を有することを特徴とする駆動回路。
【請求項２】
複数個の発光素子のカソードが分岐接続された出力ノードと、
前記発光素子を点灯表示させるための表示データに基づき、点灯表示の対象となっている前記発光素子のアノードに対しては、一定電流を供給し、非点灯表示の対象となっている前記発光素子に対しては、接地電位レベルが与えられた接地ノードに該発光素子のアノードを接続する陽極駆動手段と、
前記表示データに基づき、前記出力ノードに接続された前記発光素子に対する点灯表示個数をカウントするカウント手段と、
前記カウント手段のカウント値に応じた制御信号を出力する制御手段と、
電源電位レベルが与えられた電源ノードと前記出力ノードとの間に接続され、前記制御信号に基づき、前記カウント値が０のときにはオン状態、前記カウント値が１以上のときにはオフ状態になる第１のＭＯＳトランジスタと、
前記出力ノードと前記接地ノードとの間に並列に接続され、前記制御信号によりゲート制御される所定のオン抵抗値の複数個の第２のＭＯＳトランジスタを有し、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した第２のＭＯＳトランジスタがオン状態になって該カウント値に対応したオン抵抗値に設定される抵抗値設定手段と、
を有することを特徴とする駆動回路。
【請求項３】
前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタとは逆導電型のＭＯＳトランジスタで構成され、
前記複数個の第２のＭＯＳトランジスタは、異なるオン抵抗値を有し、前記制御信号に基づき、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応したオン抵抗値の第２のＭＯＳトランジスタのみがオン状態になることを特徴とする請求項１又は２記載の駆動回路。
【請求項４】
前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタとは逆導電型のＭＯＳトランジスタで構成され、
前記複数個の第２のＭＯＳトランジスタは、それぞれ同一のオン抵抗値を有し、前記制御信号に基づき、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した個数の第２のＭＯＳトランジスタがオン状態になることを特徴とする請求項１又は２記載の駆動回路。
【請求項５】
前記制御手段は、前記カウント値を格納し、表示データ切替え用アドレスに基づき格納データが読み出されるメモリを用いて構成されていることを特徴とする請求項３又は４記載の駆動回路。
【請求項６】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１〜５のいずれか１項に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流が供給されることによって発光する有機エレクトロルミネセンス素子（以下「ＥＬ素子」という。）や発光ダイオード（以下「ＬＥＤ」という。）等を使用した電流駆動型表示装置を駆動するための駆動回路、特にマトリクス型表示装置の輝度を安定させるための駆動回路に関するものである。
【０００２】
【従来の技術】
従来、有機ＥＬ素子に関する文献としては、例えば、特開平６−３０１３５５号公報がある。この文献に記載されているように、有機ＥＬ素子は、直流低電圧で駆動可能な自光発光型の表示素子であり、視野角が広く、表示面が明るく、薄くて軽い等といった液晶ディスプレイを凌ぐ利点を有しているので、大容量の表示素子として種々の用途に大きく期待されている。
【０００３】
有機ＥＬ素子の電気特性は、前記文献の図７に記載されているように、順バイアスの駆動電圧ＶＢをアノード（陽極）とカソード（陰極）との間に印加すると、強い非線形性を有する電圧−輝度、及び電圧−電流特性が観測される。即ち、駆動電圧ＶＢが大きくなると、電流及び輝度が放物線状に大きくなるという特性を有している。
【０００４】
このような有機ＥＬ素子（以下、単に「ＥＬ素子」という。）を使用した従来の一般的なマトリクス型表示装置の概略の構成図を図２に示す。
このマトリクス型表示装置は、表示パネル１と、この表示パネル１を駆動するための表示ドライバである駆動回路とで、主に構成されている。表示パネル１は、複数本のデータ線ＳＥＧ１〜ＳＥＧｎと、これと直交する複数本の走査線ＣＯＭ１〜ＣＯＭｎとを有し、これらのデータ線ＳＥＧ１〜ＳＥＧｎ及び走査線ＣＯＭ１〜ＣＯＭｎの交差箇所に、ＥＬ素子ＥＬ１１〜ＥＬｎｎがそれぞれ接続されている。
【０００５】
表示ドライバである駆動回路は、データ線駆動回路である複数個の陽極出力回路１０−１〜１０−ｎと、走査線駆動回路である複数個の陰極出力回路２０−１〜２０−ｎとを備えている。
【０００６】
各陽極出力回路１０−１〜１０−ｎは、表示データ切替え用アドレスＡＤによってランダム・アクセス・メモリ（以下「ＲＡＭ」という。）等から読み出された表示データＤＡをデータ線ＳＥＧ１〜ＳＥＧｎへ出力するための回路であり、定電流回路で構成されている。即ち、各陽極出力回路１０−１〜１０−ｎは、定電流素子１１と、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１２及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１３からなるＣＭＯＳ出力回路とを有し、これらがデータ線用電源電位Ｖｓ（例えば、２０Ｖ）と接地電位ＧＮＤとの間に、直列に接続されている。ＰＭＯＳ１２及びＮＭＯＳ１３のゲート側の入力ノードＮ１２には、表示データＤＡが入力され、このＰＭＯＳ１２のドレイン及びＮＭＯＳ１３のドレイン側の出力ノードＮ１３が、各データ線ＳＥＧ１〜ＳＥＧｎにそれぞれ接続されている。
【０００７】
各陰極出力回路２０−１〜２０−ｎは、ＰＭＯＳ２１及びＮＭＯＳ２２からなるＣＭＯＳ出力回路で構成され、これらが走査線用電源電位Ｖｃ（例えば、２０Ｖ）と接地電位ＧＮＤとの間に直列接続されている。ＰＭＯＳ２１及びＮＭＯＳ２２のゲート側の入力ノードＮ２１には、表示データ切替え用アドレスＡＤが入力され、このＰＭＯＳ２１及びＮＭＯＳ２２のドレイン側出力ノードＮ２２に、各走査線ＣＯＭ１〜ＣＯＭｎがそれぞれ接続されている。
【０００８】
図２には、例えば、ＥＬ素子ＥＬ１１のみが発光状態である場合における、陽極出力回路１０−１及び陰極出力回路２０−１の信号状態が破線で示されている。又、図３は、図２の信号状態を示す動作図である。
【０００９】
以下、図２及び図３を参照しつつ、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光状態及び非発光状態の動作を説明する。
例えば、陰極出力回路２０−１において、表示データ切替え用アドレスＡＤの“Ｈ”レベルが入力ノードＮ２１に入力され、ＮＭＯＳ２２がオン状態、ＰＭＯＳ２１がオフ状態になっている。ＥＬ素子１１のカソードに接続された走査線ＣＯＭ１には、陰極出力回路２０−１内のＮＭＯＳ２２により、接地電位ＧＮＤが供給されている。なお、接地電位ＧＮＤが走査線ＣＯＭ１〜ＣＯＭｎに供給されている場合は、この走査線ＣＯＭ１〜ＣＯＭｎが選択状態であると定義され、ＰＭＯＳ２１がオン状態になって走査線用電源電位Ｖｃが供給されている場合は、非選択状態であると定義される。よって、走査線ＣＯＭ１は現在、選択状態である。
【００１０】
一方、陽極出力回路１０−１において、表示データＤＡの“Ｌ”レベルは入力ノードＮ１２に入力され、ＰＭＯＳ１２がオン状態、ＮＭＯＳ１３がオフ状態になっている。ＥＬ素子ＥＬ１１のアノードに接続されたデータ線ＳＥＧ１には、陽極出力回路１０−１内のオン状態のＰＭＯＳ１２及び定電流素子１１を介して、データ線用電源電位Ｖｓが供給されている。この状態において、ＥＬ素子ＥＬ１１は、順方向にバイアスされているので、データ線用電源電位Ｖｓから定電流素子１１、ＰＭＯＳ１２、データ線ＳＥＧ１、ＥＬ素子ＥＬ１１、走査線ＣＯＭ１、及びＮＭＯＳ２２を介して接地電位ＧＮＤへ至る電流経路が形成され、該ＥＬ素子ＥＬ１１に電流Ｉ１が流れる。このように電流Ｉ１がＥＬ素子ＥＬ１１を流れることにより、該ＥＬ素子ＥＬ１１が発光状態に遷移する。
【００１１】
又、ＥＬ素子ＥＬ２２のカソードに接続された走査線ＣＯＭ２には、陰極出力回路２０−２内のオン状態のＰＭＯＳ２１によって、走査線用電源電位Ｖｃが供給されているとする。さらに、ＥＬ素子ＥＬ２２のアノードに接続されたデータ線ＳＥＧ２には、陽極出力回路１０−２内のオン状態のＰＭＯＳ１２及び定電流素子１１を介して、データ線用電源電位Ｖｓが供給されているとする。この状態においては、ＥＬ素子ＥＬ２２のアノードとカソードとの間には電位差が生じないため、データ線用電源電位Ｖｓから接地電位ＧＮＤへ至る電流経路が形成されない。よって、ＥＬ素子ＥＬ２２には電流Ｉ１が流れないため、該ＥＬ素子ＥＬ２２は発光状態に遷移しない。
【００１２】
以上のように、ＥＬ素子ＥＬ１１〜ＥＬｎｎは、電流がこのＥＬ素子ＥＬ１１〜ＥＬｎｎに供給されることによって発光状態に遷移するが、この発光量（輝度）は、アノードからカソードに流れる電流値に依存する。このため、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量が予め決められた設計値（誤差を考慮した設定値）から外れると、意図した表示が実現できない。従って、各データ線ＳＥＧ１〜ＳＥＧｎに供給される電流値は、互いに等しい一定値であることが要求される。各データ線ＳＥＧ１〜ＳＥＧｎに供給される電流値を一定に保つために、各陽極出力回路１０−１〜１０−ｎには、定電流素子１１が設けられている。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来の駆動回路では、次のような課題があった。
ＥＬ素子ＥＬ１１〜ＥＬｎｎは、前記文献の図７にも記載されているように、電流Ｉ１が供給されることによって発光状態に遷移するが、この発光量（輝度）は、アノードからカソードに流れる電流値に依存すると共に、該アノード・カソード間の順方向の電位差にも依存する。アノード側の電源電位Ｖｓはほぼ一定であるから、カソード側の出力電圧値が変動すると、アノード・カソード間の順方向の電位差が変化し、発光量が変化する。
【００１４】
例えば、図３において、ＥＬ素子ＥＬ１１及びＥＬ２１に電流Ｉ１がそれぞれ流れて共に発光した場合、走査線ＣＯＭ１に流れるトータル電流値は２×Ｉ１となる。陰極出力回路２０−１内のＮＭＯＳ２２のオン抵抗は、ほぼ一定のため、走査線ＣＯＭ１に流れる電流量が２倍になると、ＥＬ素子ＥＬ１１のみの発光時のときに比べて陰極出力回路２０−１の出力ノードＮ２２の出力電圧値が大きくなる。このように、走査線ＣＯＭ１にカソードが接続されたＥＬ素子ＥＬ１１，…の発光する数（即ち、点灯表示個数）が変わると、陰極出力回路２０−１の出力電圧値が変動する。つまり、ＥＬ素子ＥＬ１１，…の発光量は、アノードからカソードに流れる電流値の他に、陰極出力回路２０−１の出力電圧値に依存することになる。これにより、陰極出力回路２０−１の出力電圧値が変動すると、結果として、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量が走査線ＣＯＭ１〜ＣＯＭｎ毎にばらついてしまうという課題があった。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、駆動回路において、表示データに基づき、電流が供給されて点灯表示するＥＬ素子等の発光素子が複数個分岐接続された出力ノードと、前記表示データに基づき、前記出力ノードに接続された前記発光素子に対する点灯表示個数をカウントするカウント手段と、前記カウント手段のカウント値に応じた制御信号を出力する第１のＭＯＳトランジスタと、抵抗値設定手段とを有している。
前記抵抗値設定手段は、接地電位レベルが与えられた接地ノードと前記出力ノードとの間に並列に接続され、前記制御信号によりゲート制御される所定のオン抵抗値の複数個の第２のＭＯＳトランジスタを有し、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した第２のＭＯＳトランジスタがオン状態になって該カウント値に対応したオン抵抗値に設定されるものである。
【００１６】
このような構成を採用したことにより、表示データが与えられると、カウント手段によって発光素子の点灯表示個数がカウントされ、このカウント値に応じた制御信号が制御手段から出力される。カウント値が０のときには、第１のＭＯＳトランジスタがオン状態になると共に、抵抗値設定手段がオフ状態となり、出力ノードが該第１のＭＯＳトランジスタを介して電源ノードに接続される。このため、出力ノードに接続された発光素子に電流が流れず、該発光素子が点灯しない。カウント値が１以上のときには、第１のＭＯＳトランジスタがオフ状態になると共に、抵抗値設定手段が該カウント値に対応したオン抵抗値に設定される。このため、発光素子に供給された電流は、出力ノード、及び抵抗値設定手段を介して接地ノードへ流れ、該発光素子が発光する。この発光素子に流れる電流量のトータル電流値に応じて、抵抗値設定手段のオン抵抗値が設定されるので、出力ノードの出力電圧が一定となり、この出力電圧の変動が抑制される。よって、発光素子の発光量のばらつきが防止される。
【００１７】
第２の発明は、駆動回路において、複数個のＥＬ素子等の発光素子のカソードが分岐接続された出力ノードと、前記発光素子を点灯表示させるための表示データに基づき、点灯表示の対象となっている前記発光素子のアノードに対しては、一定電流を供給し、非点灯表示の対象となっている前記発光素子に対しては、接地電位レベルが与えられた接地ノードに該発光素子のアノードを接続する陽極駆動手段と、第１の発明と同様のカウント手段、制御手段、第１のＭＯＳトランジスタ、及び抵抗値設定手段とを有している。
【００１８】
このような構成を採用したことにより、表示データが与えられると、陽極駆動手段により、点灯表示の対象となっている発光素子のアノードに対しては、一定電流が供給され、非点灯表示の対象となっている発光素子に対しては、この発光素子のアノードが第１のＭＯＳトランジスタに接続される。このため、第１の発明とほぼ同様に、カウント手段のカウント値が１以上のときには、発光素子に電流が流れてこの発光素子が発光し、この発光素子の点灯表示個数に応じて抵抗値設定手段のオン抵抗値が設定されるので、出力ノードの出力電圧が一定になり、点灯表示個数の変化によって該出力ノードの電圧の変動が抑制される。
【００１９】
第３の発明は、第１又は第２の発明の駆動回路において、前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタとは逆導電型のＭＯＳトランジスタで構成されている。さらに、前記複数個の第２のＭＯＳトランジスタは、異なるオン抵抗値を有し、前記制御信号に基づき、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応したオン抵抗値の第２のＭＯＳトランジスタのみがオン状態になる構成になっている。
【００２０】
このような構成を採用したことにより、カウント手段のカウント値が０のときには、複数個の第２のＭＯＳトランジスタが全てオフ状態になり、発光素子に電流が流れず、発光しない。カウント値が１以上のときには、このカウント値に対応したオン抵抗値の第２のＭＯＳトランジスタのみがオン状態になるので、発光素子の点灯表示個数にかかわらず、出力ノードの出力電圧が一定になる。よって、例えば、走査線毎の発光素子の発光量のばらつきが防止される。
【００２１】
第４の発明は、第１又は第２の発明の駆動回路において、前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタとは逆導電型のＭＯＳトランジスタで構成されている。さらに、前記複数個の第２のＭＯＳトランジスタは、それぞれ同一のオン抵抗値を有し、前記制御信号に基づき、前記カウント値が０のときには該複数個の第２のＭＯＳトランジスタが全てオフ状態、前記カウント値が１以上のときには該複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した個数の第２のＭＯＳトランジスタがオン状態になる構成になっている。
【００２２】
このような構成を採用したことにより、カウント手段のカウント値が０のときには、複数個の第２のＭＯＳトランジスタが全てオフ状態になって発光素子には電流が流れず、点灯しない。カウント手段のカウント値が１以上のときには、複数個の第２のＭＯＳトランジスタの内の該カウント値に対応した個数の第２のＭＯＳトランジスタがオン状態になる。このため、第２のＭＯＳトランジスタのオン抵抗により、カウント値に対応したオン抵抗値に設定され、出力ノードの出力電圧が一定になる。
【００２３】
第５の発明は、第３又は第４の発明の駆動回路において、前記制御手段は、前記カウント値を格納し、表示データ切替え用アドレスに基づき格納データが読み出されるメモリを用いて構成されている。これにより、簡単な構成で、制御信号の生成が行える。
【００３０】
第６の発明は、第１〜第５の発明のいずれか１つの駆動回路において、前記発光素子は、ＥＬ素子である。
【００３１】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態の駆動回路を有するマトリクス型表示装置の構成図であり、従来の図２中の要素と共通の要素には共通の符号が付されている。
このマトリクス型表示装置は、従来の図２と同様のＥＬ素子ＥＬ１１〜ＥＬｎｎを用いた表示パネル１（例えば、データ線ＳＥＧ１〜ＳＥＧｎが１２８ビット、走査線ＣＯＭ１〜ＣＯＭｎが１２８ビット）と、この表示パネル１を駆動する表示ドライバである駆動回路とで構成されている。駆動回路は、表示データＤＡを書き込むためのシリアル／パラレル変換用のシフトレジスタ３１（例えば、出力が１２８＝２7 ビット）と、表示データＤＡとクロック信号ＣＫの論理積を求める２入力ＡＮＤゲート３２と、このＡＮＤゲート３２の出力信号を入力してＥＬ素子の点灯表示数（点灯命令“１”）をカウントするカウント手段（例えば、７ビットの表示数用カウンタ）３３と、表示データＤＡを切替えるためのアドレスデコーダ３４（例えば、出力が６４＝２6 ビット）とを備えている。
【００３２】
シフトレジスタ３１の出力側には、このシフトレジスタ３１から出力されたパラレルな表示データを格納するためのメモリ（例えば、出力が１２８＝２7 ビットの表示用ＲＡＭ）３５が接続され、アドレスデコーダ３４から出力された６４ビットのアドレスＡ３４に基づき、格納された表示データＤ３５を出力するようになっている。カウンタ３３の出力側には、このカウンタ３３のカウント数を格納するためのメモリ（例えば、カウント数の上位３ビットのデータを格納する陰極制御用ＲＡＭ）３６が接続されている。ＲＡＭ３６は、アドレスデコーダ３４から出力されたアドレスＡ３４を入力し、格納されたカウント数のデータに相当する制御信号Ｓ３４を含む表示データ切替え用信号を出力する回路である。制御信号Ｓ３４は、上位ビットＳ３４Ｍ及び下位ビットＳ３４Ｌを有する３ビットの信号である。
【００３３】
ＲＡＭ３５の１２８ビットの出力端子には、データ線駆動回路である１２８個の陽極出力回路４０−１〜４０−ｎが接続されている。各陽極出力回路４０−１〜４０−ｎは、各データ線ＳＥＧ１〜ＳＥＧｎに対して表示データを出力するために定電流回路で構成されており、定電流素子４１と、スイッチ手段（例えば、ＰＭＯＳ４２及びＮＭＯＳ４３からなるＣＭＯＳ出力回路）とを有し、これらがデータ線用電源電位Ｖｓ（例えば、２０Ｖ）と接地電位ＧＮＤとの間に直列に接続されている。定電流素子４１は、電源電位ＶｓとＰＭＯＳ４２との間に接続され、例えば、ゲートに一定の電圧が与えらえるＭＯＳトランジスタ等で構成されている。ＰＭＯＳ４２及びＮＭＯＳ４３のゲートは、入力ノードＮ４２に接続され、この入力ノードＮ４２がＲＡＭ３５の出力端子に接続されている。ＰＭＯＳ４２及びＮＭＯＳ４３のドレインは、出力ノードＮ４３に接続され、この出力ノードＮ４３が各データ線ＳＥＧ１〜ＳＥＧｎに接続されている。
【００３４】
ＲＡＭ３６の出力端子には、走査線駆動回路である１２８個の陰極出力回路５０−１〜５０−ｎが接続されている。各陰極出力回路５０−１〜５０−ｎは、前記表示データ切替え用信号中から３ビットの制御信号Ｓ３４を入力して論理和を求める３入力ＯＲゲート５１を有し、この出力端子にスイッチ手段（例えば、第１のＭＯＳトランジスタであるＰＭＯＳ）５２のゲートが接続されている。ＰＭＯＳ５２のソースは走査線用電源電位Ｖｃ（例えば、２０Ｖ）に接続され、このドレインが出力ノードＮ５３に接続されている。出力ノードＮ５３と接地電位ＧＮＤとの間には、抵抗値設定手段（例えば、３個の並列接続された第２のＭＯＳトランジスタであるＮＭＯＳ５３−１〜５３−３）が接続されている。各ＮＭＯＳ５３−１〜５３−３は、例えば、ゲート幅が１：２：４（即ち、オン抵抗比が４：２：１）に設定され、このＮＭＯＳ５３−１のゲートが制御信号Ｓ３４の下位ビットＳ３４Ｌに接続され、ＮＭＯＳ５３−３のゲートが該制御信号Ｓ３４の上位ビットＳ３４Ｍに接続されている。各陰極出力回路５０−１〜５０−ｎの出力ノードＮ５３は、各走査線ＣＯＭ１〜ＣＯＭｎにそれぞれ接続されている。
【００３５】
図４は、図１の信号状態を示す等価回路図である。以下、図１及び図４を参照しつつ、マトリクス型表示装置の動作を説明する。
液晶パネル１のＥＬ素子ＥＬ１１〜ＥＬｎｎを点灯表示させるために、シリアルな表示データＤＡとクロック信号ＣＫが与えらえると、シフトレジスタ３１では、クロック信号ＣＫに同期してシリアルな表示データＤＡを順次取り込み、１２８ビットのパラレルデータを出力する。このデータは、アドレスデコーダ３４から出力されるアドレスＡ３４で指定されたＲＡＭ３５の所定箇所に格納される。この際、表示データＤＡとクロック信号ＣＫとが、ＡＮＤゲート３２で論理積がとられ、この出力信号によって７ビットのカウンタ３３で点灯表示数（表示命令“１”）がカウントされる。このカウント値の例えば上位３ビットが、アドレスデコーダ３４から出力されるアドレスＡ３４で指定されたＲＡＭ３６の所定箇所に格納される。
【００３６】
表示を実行する際は、アドレスデコーダ３４から出力されたアドレスＡ３４により、ＲＡＭ３５に格納された１２８ビットの表示データＤ３５が読み出されて陽極出力回路４０−１〜４０−ｎへ与えられる。さらに、アドレスＡ３４により、ＲＡＭ３６に格納された３ビットのカウント値が読み出され、これに対応する表示データ切替え用信号中の各３ビットの制御信号Ｓ３４が各陰極出力回路５０−１〜５０−ｎへそれぞれ与えられる。各陽極出力回路４０−１〜４０−ｎにおいて、入力ノードＮ４２に入力されるＲＡＭ３５からの表示データＤ３５が“Ｌ”レベルのときに、ＰＭＯＳ４２がオン状態、ＮＭＯＳ４３がオフ状態になり、該表示データＤ３５が“Ｈ”レベルのときに、ＰＭＯＳ４２がオフ状態、ＮＭＯＳ４３がオン状態になる。
【００３７】
一方、各陰極出力回路５０−１〜５０−ｎでは、各３ビットの制御信号Ｓ３４の論理和がＯＲゲート５１でとられ、このＯＲゲート５１の出力信号が“Ｌ”レベルのときに、ＰＭＯＳ５２がオン状態になり、“Ｈ”レベルのときにＰＭＯＳ５２がオフ状態になる。３ビットの制御信号Ｓ３４が“Ｈ”レベルのときに、ＮＭＯＳ５３−１〜５３−３がオン状態、“Ｌ”レベルのときにＮＭＯＳ５３−１〜５３−３がオフ状態になる。
【００３８】
例えば、ＥＬ素子ＥＬ１１において、陽極出力回路４０−１内のＰＭＯＳ４２がオン状態、ＮＭＯＳ４３がオフ状態、陰極出力回路５０−１内のＰＭＯＳ５２がオフ状態、ＮＭＯＳ５３−１がオン状態、ＮＭＯＳ５３−２，５３−３がオフ状態のとき、電源電位Ｖｓ→定電流素子４１→ＰＭＯＳ４２→出力ノードＮ４３→データ線ＳＥＧ１→ＥＬ素子ＥＬ１１→走査線ＣＯＭ１→出力ノードＮ５３→ＮＭＯＳ５３−１→接地電位ＧＮＤ、という経路で電流が流れ、ＥＬ素子１１が発光する。陽極出力回路４０−１内のＰＭＯＳ４２がオフ状態、ＮＭＯＳ４３がオン状態のとき、データ線ＳＥＧ１が接地電位ＧＮＤになるので、ＥＬ素子ＥＬ１１には電流が流れず、点灯しない。又、陽極出力回路４０−１内のＰＭＯＳ４２がオン状態、ＮＭＯＳ４３がオフ状態、陰極出力回路５０−１内のＰＭＯＳ５２がオン状態、ＮＭＯＳ５３−１〜５３−３がオフ状態のとき、ＥＬ素子ＥＬ１１に電位差が生じないので、このＥＬ素子ＥＬ１１が点灯しない。
【００３９】
点灯時において、例えば、走査線ＣＯＭ１に接続されたＥＬ素子ＥＬ１１〜ＥＬｎ１の内、点灯表示数が３２個以下の場合には、ＮＭＯＳ５３−１〜５３−３の内のオン抵抗の小さなＮＭＯＳ５３−１のみがオン状態となる。ＥＬ素子ＥＬ１１〜ＥＬｎ１の内、点灯表示数が増えて該点灯表示数が６４個以下の場合には、オン抵抗の少し大きなＮＭＯＳ５３−２のみがオン状態となる。ＥＬ素子ＥＬ１１〜ＥＬｎ１の内の点灯表示数が６５個以上の場合には、オン抵抗の最も大きなＮＭＯＳ５３−３のみがオン状態になる。
【００４０】
ＥＬ素子ＥＬ１１〜ＥＬｎ１において、発光するＥＬ素子に同一電流値の電流が流れるので、発光数によって陰極出力回路５０−１の出力ノードＮ５３へ流れ込むトータル電流値が変動する。しかし、この電流値に対応して、オン抵抗の異なるＮＭＯＳ５３−１〜５３−ｎのいずれか１つがオン状態となって抵抗値が変わるので、出力ノードＮ５３の出力電圧がほぼ一定に保たれる。
【００４１】
以上のように、この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
（ａ）走査線ＣＯＭ１〜ＣＯＭｎから出力されるトータル電流値に合わせて、ＲＡＭ３６に格納されたカウント値によってＮＭＯＳ５３−１〜５３−３が切替えられ、このオン抵抗が制御されるので、点灯表示数の変化にもかかわらず、出力ノードＮ５３の出力電圧がほぼ一定に保たれ、発光量（輝度）を一定に安定して保持することが可能となる。よって、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量が走査線ＣＯＭ１〜ＣＯＭｎ毎にばらつくことを防止できる。
【００４２】
（ｂ）ＲＡＭ３６に格納されたカウント値を制御信号Ｓ３４の形で出力し、直接ＮＭＯＳ５３−１〜５３−３をゲート制御するようにしたので、回路構成が簡単になる。
【００４３】
（ｃ）さらに緻密な制御が必要な場合は、ＲＡＭ３６のビット数とＮＭＯＳ５３−１〜５３−３の数を増加すれば、より緻密な制御を簡単に実現できる。
【００４４】
（第２の実施形態）
図５は、本発明の第２の実施形態の駆動回路を有するマトリクス型表示装置の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
このマトリクス型表示装置は、図１の陰極出力回路５０−１〜５０−ｎに代えて、例えば３ビットのデコーダ５５と、走査線駆動回路である陰極出力回路６０−１〜６０−ｎとが設けらている。その他の構成は、図１のマトリクス型表示装置と同様である。
【００４６】
３ビットのデコーダ５５は、３ビットのカウント値を格納する陰極制御用ＲＡＭ３６に接続され、このＲＡＭ３６から読み出された３ビットのカウンタ値を含む表示データ切替え用信号をデコードして、例えば８ビットの制御信号Ｓ５５を含む表示データ切替え用信号を出力する回路である。ＲＡＭ３６とデコーダ５５により、制御手段が構成されている。デコーダ５３の出力側には、例えば１２８個の陰極出力回路６０−１〜６０−ｎが接続されている。
【００４７】
各陰極出力回路６０−１〜６０−ｎは、デコーダ５５から出力される表示データ切替え用信号中の各８ビットの制御信号Ｓ５５をそれぞれ入力する８入力ＯＲゲート６１を有し、この出力端子がスイッチ手段（例えば、第１のＭＯＳトランジスタであるＰＭＯＳ）６２のゲートに接続されている。ＰＭＯＳ６２は、ソースが走査線用電源電位Ｖｃ（例えば、２０Ｖ）に接続され、このドレインが出力ノードＮ６３に接続されている。出力ノードＮ６３と接地電位ＧＮＤとの間には、抵抗値設定手段（例えば、並列に接続された同一のオン抵抗の８個の第２のＭＯＳトランジスタであるＮＭＯＳ６３−１〜６３−８）が接続されている。各ＮＭＯＳ６３−１〜６３−８は、デコーダ５５から出力される表示データ切替え用信号中の各８ビットの制御信号Ｓ５５によりそれぞれゲート制御されるようになっている。各陰極出力回路６０−１の出力ノードＮ６３は、液晶パネル１の走査線ＣＯＭ１〜ＣＯＭｎにそれぞれ接続されている。
【００４８】
次に、図５の動作を説明する。
表示データＤＡ及びクロック信号ＣＫが与えられると、第１の実施形態と同様に、クロック信号ＣＫによって表示データＤＡがシフトレジスタ３１に取り込まれ、パラレルな表示データに変換されて表示データ用ＲＡＭ３５に格納される。この際、表示データＤＡとクロック信号ＣＫは、ＡＮＤゲート３２で論理積がとられ、この出力信号によって点灯表示数（表示命令“１”）が７ビットの表示数用カウンタ３３によってカウントされ、このカウント値の例えば上位３ビットが陰極制御用ＲＡＭ３６に格納される。
【００４９】
表示を実行する際は、アドレスデコーダ３４から出力されたアドレスＡ３４により、表示データ用ＲＡＭ３５に格納された表示データＤ３５が読み出され、この表示データＤ３５によって各陽極出力回路４０−１〜４０−ｎ内のＰＭＯＳ４２及びＮＭＯＳ４３がオン／オフ制御される。さらに、アドレスデコーダ３４のアドレスＡ３４により、陰極制御用ＲＡＭ３６に格納された３ビットのカウント値が読み出され、このカウント値を含む表示データ切替え用信号が出力される。
【００５０】
この３ビットのカウント値を含む表示データ切替え用信号は、３ビットのデコーダ５５でデコードされ、８ビットの制御信号Ｓ５５を含む表示データ切替え用信号が出力される。表示データ切替え用信号中の各８ビットの制御信号Ｓ５５は、ＯＲゲート６１で論理和がとられ、この出力信号によってＰＭＯＳ６２がオン／オフ制御される。同時に、各８ビットの制御信号Ｓ５５により、ＮＭＯＳ６３−１〜６３−８のゲートがオン／オフ制御される。デコーダ５５は３ビット構成であるため、ＥＬ素子ＥＬ１１〜ＥＬｎｎの点灯表示数が３２（＝２3 ）個以下のときは、ＮＭＯＳ６３−１〜６３−８の内の１個のＮＭＯＳのみがオンし、点灯表示数が６４（＝２4 ）個以下のときは、２個のＮＭＯＳがオン状態になる。
【００５１】
ＥＬ素子ＥＬ１１〜ＥＬｎｎの点灯表示数が少ないときには、各陰極出力回路６０−１〜６０−ｎの出力ノードＮ６３に流れ込むトータル電流値が小さいので、これに対応してＮＭＯＳ６３−１〜６３−８内のオン状態となるＮＭＯＳの数が少なくなって並列合成抵抗値が大きくなる。表示点灯数が多くなると、出力ノードＮ６３に流れ込むトータル電流値が大きくなり、これに対応してＮＭＯＳ６３−１〜６３−８内のオン状態となるＮＭＯＳの数が多くなって並列合成抵抗が小さくなる。よって、各走査線ＣＯＭ１〜ＣＯＭｎに接続されたＥＬ素子ＥＬ１１〜ＥＬｎｎの点灯表示数の変化にかかわらず、各出力ノードＮ６３の出力電圧がほぼ一定の値に保たれる。
【００５２】
以上のように、本実施形態では、次の（ｉ）、（ii）のような効果がある。
（ｉ）各走査線ＣＯＭ１〜ＣＯＭｎから出力されるトータル電流値に合せて、ＲＡＭ３６から読み出された表示数のカウント値に基づき、レコーダ５５を介して、ＮＭＯＳ６３−１〜６３−８がゲート制御されてオン／オフ動作し、このＮＭＯＳ６３−１〜６３−８のオン抵抗の並列合成抵抗値が制御される。このため、各陰極出力回路６０−１〜６０−ｎの出力ノードＮ６３の出力電圧をほぼ一定にすることができ、これによってＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量を一定に安定して保持することが可能となる。よって、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量が走査線ＣＯＭ１〜ＣＯＭｎ毎にばらつくことを防止できる。
【００５３】
（ii）さらに緻密な制御が必要な場合は、ＲＡＭ３６のビット数、デコーダ５５のデコード数、及びＮＭＯＳ６３−１〜６３−８の数を増加すれば、より緻密な制御を簡単に実現できる。
【００５４】
（第３の実施形態）
図６は、本発明の第３の実施形態の駆動回路を有するマトリクス型表示装置の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このマトリクス型表示装置は、図１の陰極出力回路５０−１〜５０−ｎに代えて、例えば３入力ＯＲゲート６５、Ｄ／Ａコンバータ６６、及び走査線駆動回路である１２８個の陰極出力回路７０−１〜７０−ｎが設けられている。その他の構成は、図１と同様である。
【００５５】
３入力ＯＲゲート６５は、陰極制御用ＲＡＭ３６から出力された表示データ切替え用信号中の上位３ビットのカウント値を入力して論理和を求める回路である。Ｄ／Ａコンバータ６６は、陰極制御用ＲＡＭ３６の出力側に接続され、このＲＡＭ３６から出力された表示データ切替え用信号中の上位３ビットのカウント値のデジタルデータを、アナログ電圧値である制御信号Ｓ６６に変換する回路である。ＲＡＭ３６及びＤ／Ａコンバータ６６により、制御手段が構成されている。
【００５６】
ＯＲゲート６５及びＤ／Ａコンバータ６６の出力側には、１２８個の陰極出力回路７０−１〜７０−ｎが接続されている。各陰極出力回路７０−１〜７０−ｎは、ＯＲゲート６５の出力信号によりゲート制御されるスイッチ手段（例えば、第１のＭＯＳトランジスタであるＰＭＯＳ）７１と、Ｄ／Ａコンバータ６６の出力制御信号Ｓ６６によりゲート制御される抵抗値設定手段（例えば、ゲート電圧によってオン抵抗値が制御される第２のＭＯＳトランジスタであるＮＭＯＳ）７２とを有し、これらが走査線用電源電位Ｖｃ（例えば２０Ｖ）と接地電位ＧＮＤとの間に直列に接続されている。
【００５７】
ＰＭＯＳ７１のゲートは、ＯＲゲート６５の出力端子に接続されている。ＮＭＯＳ７２のゲートは、Ｄ／Ａコンバータ６６の出力端子に接続されている。ＰＭＯＳ７１のドレイン及びＮＭＯＳ７２のドレインは、出力ノードＮ７２に接続されている。各陰極出力回路７０−１〜７０−ｎの出力ノードＮ７２は、各走査線ＣＯＭ１〜ＣＯＭｎにそれぞれ接続されている。
【００５８】
次に、図６の動作を説明する。
表示データＤＡ及びクロック信号ＣＫが与えらえると、第１の実施形態例と同様に、クロック信号ＣＫに同期して表示データＤＡがシフトレジスタ３１に取り込まれ、このシフトレジスタ３１で１２８ビットのパラレルデータに変換され、表示データ用ＲＡＭ３５に格納される。この際、表示データＤＡとクロック信号ＣＫが、ＡＮＤゲート３２で論理積がとられ、この出力信号により点灯表示数（点灯命令“１”）が７ビットの表示数用カウンタ３３でカウントされ、このカウント値の上位３ビットが陰極制御用ＲＡＭ３６に格納される。
【００５９】
表示を実行する際は、アドレスデコーダ３４から出力されたアドレスＡ３４により、表示用ＲＡＭ３５に格納された１２８ビットの表示データＤ３５が読み出され、各陽極出力回路４０−１〜４０−ｎ内のＰＭＯＳ４２及びＮＭＯＳ４３がオン／オフ制御される。さらに、アドレスデコーダ３４のアドレスＡ３４により、陰極制御用ＲＡＭ３６に格納された上位３ビットのカウント値を含む表示データ切替え用信号が出力される。
【００６０】
出力された表示データ切替え用信号中の上位３ビットのカウント値は、ＯＲゲート６５で論理和がとられ、この出力信号により、各陰極出力回路７０−１〜７０−ｎ内のＰＭＯＳ７１のゲートがオン／オフ制御される。同時に、ＲＡＭ３６から出力された表示データ切替え用信号中の上位３ビットのカウント値は、Ｄ／Ａコンバータ６６でアナログ電圧値である制御信号Ｓ６６に変換され、この制御信号Ｓ６６により、各陰極出力回路５０−１内のＮＭＯＳ７２のゲートがオン／オフ制御される。
【００６１】
ＲＡＭ３６から出力された表示データ切替え用信号中のカウント値は３ビットであるため、ＥＬ素子ＥＬ１１〜ＥＬｎｎの点灯表示数が３２個以下のときは、ＮＭＯＳ７２のゲートに印加される制御信号Ｓ６６の電圧が１．５Ｖ、点灯表示数が６４個以下のときには、制御信号Ｓ６６の電圧が２．０Ｖになる。
【００６２】
点灯表示数が少ないときには、各陰極出力回路７０−１〜７０−ｎの出力ノードＮ７２に流れ込むトータル電流値が小さく、これに対応して制御信号Ｓ６６の電圧が低くなってＮＭＯＳ７２がゲート制御されるので、このＮＭＯＳ７２のオン抵抗が大きくなる。点灯表示数が多くなると、出力ノードＮ７２に流れ込むトータル電流値が大きくなり、これに対応して制御信号Ｓ６６の電圧が高くなってＮＭＯＳ７２がゲート制御されるので、このＮＭＯＳ７２のオン抵抗が小さくなる。これにより、各走査線ＣＯＭ１〜ＣＯＭｎの点灯表示数の変化にかかわらず、各陰極出力回路７０−１〜７０−ｎの出力ノードＮ７２の出力電圧がほぼ一定に保たれる。
【００６３】
以上のように、本実施形態では、次の（Ｉ）〜（III）のような効果がある。
（Ｉ）各走査線ＣＯＭ１〜ＣＯＭｎから出力されるトータル電流値に合せて、ＲＡＭ３６から読み出されたカウント値に基づき、Ｄ／Ａコンバータ６６を介して、各陰極出力回路７０−１〜７０−ｎ内のＮＭＯＳ７２のゲート電圧が制御され、このＮＭＯＳ７２のオン抵抗が変わるので、出力ノードＮ７２の出力電圧を一定に抑えることができる。これにより、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量を一定に安定して保持することが可能となる。よって、ＥＬ素子ＥＬ１１〜ＥＬｎｎの発光量が走査線ＣＯＭ１〜ＣＯＭｎ毎にばらつくことを防止できる。
【００６４】
（II）１つのＮＭＯＳ７２でオン抵抗を変えるようにしているので、他の実施形態に比べて素子数を少なくでき、回路構成が簡単になる。
【００６５】
（III）緻密な制御が必要な場合は、ＲＡＭ３６のビット数と、Ｄ／Ａコンバ ータ６６の分解能を増加することにより、より緻密な制御を簡単に実現できる。
【００６６】
（利用形態）
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（イ）〜（ハ）のようなものがある。
【００６７】
（イ）表示パネル１のＥＬ素子数は任意の数でよいが、このＥＬ素子数が多くなるほど、上記実施形態の効果が大きい。
【００６８】
（ロ）陽極出力回路４０−１〜４０−ｎ、及び陰極出力回路５０−１〜５０−ｎ，６０−１〜６０−ｎ，７０−１〜７０−ｎは、他のＭＯＳトランジスタ構成や、パイポーラトランジスタ等で構成することも可能である。
【００６９】
（ハ）実施形態では、有機ＥＬ素子でのドットマトリクス型表示装置に適用した例を説明したが、駆動する発光素子は有機ＥＬ素子に限定されるものではなく、駆動回路が駆動する対象は、電流が供給されることによって表示状態に遷移する発光素子であれば、ＬＥＤ等の種々の発光素子を用いたドットマトリクス型表示装置等に適用できる。
【００７０】
【発明の効果】
以上詳細に説明したように、第１及び第２の発明によれば、発光素子の点灯表示個数をカウント手段でカウントし、このカウント値に対応してゲート制御により、並列接続された複数個の第２のＭＯＳトランジスタを有する抵抗値設定手段のオン抵抗値を変えるようにしたので、点灯表示個数の変化によって出力ノードに流れ込むトータル電流値が変化しても、これに対応して抵抗値設定手段のオン抵抗値がゲート制御され、該出力ノードの出力電圧値がほぼ一定の値に保持される。よって、点灯表示個数の変化によって発光素子の発光量（輝度）が出力ノード毎にばらつくことを防止でき、発光素子の発光量を安定させることができる。
【００７１】
第３の発明によれば、発光素子の点灯表示個数をカウントするカウント手段のカウント値に対応したオン抵抗値の第２のＭＯＳトランジスタのみがオン状態になり、抵抗値設定手段のオン抵抗値がゲート制御されるので、比較的簡単な回路構成で、各出力ノードの出力電圧値の変動を抑制でき、各出力ノード毎の発光量のばらつきを防止できる。
【００７２】
第４の発明によれば、点灯表示個数のカウント値に対応した個数の第２のＭＯＳトランジスタがオン状態になって、抵抗値設定手段のオン抵抗値がゲート制御されるので、デジタル的に抵抗値を変えることができ、ノイズ等に対して安定した動作が得られる。
【００７３】
第５の発明によれば、制御手段をメモリを用いて構成したので、制御手段の回路構成が簡単になる。
【００７７】
第６の発明によれば、発光素子としてＥＬ素子を用いたので、高信頼性や大容量の表示装置等の種々の用途に適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すマトリクス型表示装置の構成図である。
【図２】従来の一般的なマトリクス型表示装置を示す概略の構成図である。
【図３】図２の信号状態を示す動作図である。
【図４】図１の信号状態を示す等価回路図である。
【図５】本発明の第２の実施形態を示すマトリクス型表示装置の構成図である。
【図６】本発明の第３の実施形態を示すマトリクス型表示装置の構成図である。
【符号の説明】
１    表示パネル
３１    シフトレジスタ
３３    表示数用カウンタ
３４    アドレスデコーダ
３５    表示データ用ＲＡＭ
３６    陰極制御用ＲＡＭ
４０−１〜４０−ｎ    陽極出力回路
４１    定電流素子
４２，５２，６２，７１    ＰＭＯＳ
４３，５３−１〜５３−３，６３−１〜６３−８，７２    ＮＭＯＳ
５０−１〜５０−ｎ，６０−１〜６０−ｎ，７０−１〜７０−ｎ    陰極出力回路
５１，６１，６５    ＯＲゲート
５５    デコーダ
６６    Ｄ／Ａコンバータ
【図１】
0003904450.tif 000002
【図２】
0003904450.tif 000003
【図３】
0003904450.tif 000004
【図４】
0003904450.tif 000005
【図５】
0003904450.tif 000006
【図６】
0003904450.tif 000007