(57)【特許請求の範囲】
【請求項１】
各々複数個のメモリセルを含む第１及び第２ブロックに両分され、前記第１ブロックを担当する第１ローカル入出力ライン／第１グローバル入出力ライン及び前記第２ブロックを担当する第２ローカル入出力ライン／第２グローバル入出力ラインを別途に含む複数個の入出力ブロックを備え、
前記第１ローカル入出力ライン／第１グローバル入出力ラインを介して前記第１ブロック内のメモリセルにデータが入出力され、前記第２ローカル入出力ライン／第２グローバル入出力ラインを介して前記第２ブロック内のメモリセルにデータが入出力されるとともに、
前記第１ブロック及び第２ブロックの各々は正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを備え、
所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン、及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられることを特徴とする半導体メモリ装置。
【請求項２】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン、及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインが前記隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する他の入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記入出力ブロックの各々を担当する複数個の入出力感知増幅器と、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させるスイッチング制御部とをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記スイッチング制御部は、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記所定の入出力ブロックの第１グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記スイッチング制御部は、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記所定の入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記スイッチング制御部は、
第１制御信号の活性化に応答して前記隣接する入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第１スイッチと、
第２制御信号の活性化に応答して前記所定の入出力ブロックの第１グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第２スイッチと、
第３制御信号の活性化に応答して前記所定の入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第３スイッチと、
前記第１ないし第３制御信号を生じる制御信号発生回路とを備え、
前記第１制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる時に活性化され、前記第２制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる時に活性化され、前記第３制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる時に活性化されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
各々複数個のメモリセルと正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを含む第１及び第２ブロックに両分され、前記第１ブロックを担当する第１ローカル入出力ライン／第１グローバル入出力ライン及び前記第２ブロックを担当する第２ローカル入出力ライン／第２グローバル入出力ラインを別途に含む複数個の入出力ブロックを備え、
所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン、及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられることを特徴とする半導体メモリ装置。
【請求項１０】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインが前記隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する他の入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記入出力ブロックの各々を担当する複数個の入出力感知増幅器と、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させるスイッチング制御部とをさらに備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１４】
前記スイッチング制御部は、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記所定の入出力ブロックの第１グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記スイッチング制御部は、
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記所定の入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記スイッチング制御部は、
第１制御信号の活性化に応答して前記隣接する入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第１スイッチと、
第２制御信号の活性化に応答して前記所定の入出力ブロックの第１グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第２スイッチと、
第３制御信号の活性化に応答して前記所定の入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる第３スイッチと、
前記第１ないし第３制御信号を生じる制御信号発生回路とを備え、
前記第１制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる時に活性化され、前記第２制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる時に活性化され、前記第３制御信号は前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる時に活性化されることを特徴とする請求項１５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリ装置、半導体メモリ装置及びその動作方法に係り、特に、半導体メモリ装置のカラム冗長スキームに関する。
【０００２】
【従来の技術】
半導体メモリ装置は、正常メモリセルに不良がある時にこれを取り替えるためにスペアメモリセル、すなわち冗長メモリセルを備える。一般に、カラム冗長スキームでは、カラム選択ライン（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＣＳＬ）に接続されている少なくとも一つの正常メモリセルが不良である場合に前記カラム選択ラインがスペアカラム選択ライン（Ｓｐａｒｅ Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＳＣＳＬ）に取り替えられる。すなわち、一つのメモリセルだけ不良であってもカラム選択ラインに接続された全てのメモリセルがスペアカラム選択ラインに接続されているスペアメモリセルに取り替えられる。
【０００３】
図１は、従来の１対１カラム冗長スキームを示した図である。
図１を参照すれば、入出力ブロック１１，１３の各々は複数個のメモリセルとこれらに接続されるカラム選択ラインＣＳＬ及びスペアカラム選択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動作のためのものであり、これらには正常メモリセルが接続される。スペアカラム選択ラインＳＣＳＬはリペアのためのものであり、これらにはスペアメモリセル、すなわち冗長メモリセルが接続される。
【０００４】
また、入出力ブロック１１は一本のローカル入出力ラインＬＩＯ１及び一本のグローバル入出力ラインＧＩＯ１を含み、入出力ブロック１３も一本のローカル入出力ラインＬＩＯ２及び一本のグローバル入出力ラインＧＩＯ２を含む。ローカル入出力ラインＬＩＯ１及びグローバル入出力ラインＧＩＯ１を介して入出力ブロック１１内のメモリセルにデータが入出力され、入出力ラインＬＩＯ２及びグローバル入出力ラインＧＩＯ２を介して入出力ブロック１３内のメモリセルにデータが入出力される。
【０００５】
図１に示されたような１対１カラム冗長スキームでは、例えば入出力ブロック１１内のカラム選択ラインＣＳＬ１１が不良である場合、すなわちカラム選択ラインＣＳＬ１１に接続される少なくとも一つのメモリセルＭ１が不良である場合、カラム選択ラインＣＳＬ１１はスペアカラム選択ラインＳＣＳＬ１１に取り替えられる。これと同様に、入出力ブロック１３内のカラム選択ラインＣＳＬ２１が不良である場合、すなわちカラム選択ラインＣＳＬ２１に接続される少なくとも一つのメモリセルが不良である場合、カラム選択ラインＣＳＬ２１はスペアカラム選択ラインＣＳＬ２１に取り替えられる。
【０００６】
【発明が解決しようとする課題】
ところで、図１に示されたような１対１カラム冗長スキームでは、所定の入出力ブロック内の不良カラム選択ラインは自分の入出力ブロック内のスペアカラム選択ラインだけに取り替えられ、これによりリペア効率及び融通性が落ちるという短所がある。
【０００７】
図２は、従来のデータラインカラム冗長スキームを示した図である。
図２を参照すれば、データラインカラム冗長スキームでは、入出力ブロック２１，２３がスペアカラム選択ラインＳＣＳＬを含まず、スペアカラム選択ラインＳＣＳＬを含む別途の冗長入出力ブロック２５が与えられる。
【０００８】
また、入出力ブロック２１は一本のローカル入出力ラインＬＩＯ１を含み、入出力ブロック２３も一本のローカル入出力ラインＬＩＯ２を含む。また、冗長入出力ブロック２５も一本のローカル入出力ラインＬＩＯ３を含む。一方、グローバル入出力ラインＧＩＯは入出力ブロック２１，２３及び冗長入出力ブロック２５により共有される。
【０００９】
ローカル入出力ラインＬＩＯ１及び共有されたグローバル入出力ラインＧＩＯを介して入出力ブロック２１内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ２及び共有されたグローバル入出力ラインＧＩＯを介して入出力ブロック２３内のメモリセルにデータが入出力される。また、ローカル入出力ラインＬＩＯ３及び共有されたグローバル入出力ラインＧＩＯを介して冗長入出力ブロック２５内のメモリセルにデータが入出力される。
【００１０】
図２に示されたようなデータラインカラム冗長スキームでは、入出力ブロック２１内のカラム選択ラインＣＳＬ１１，ＣＳＬ１２が不良である場合、カラム選択ラインＣＳＬ１１，ＣＳＬ１２は冗長入出力ブロック２５内のスペアカラム選択ラインＳＣＳＬ１，ＳＣＳＬ２に取り替えられる。また、入出力ブロック２３内のカラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２３が不良である場合、カラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２３は冗長入出力ブロック２５内のスペアカラム選択ラインＳＣＳＬ３，ＳＣＳＬ４，ＳＣＳＬ５に取り替えられる。
【００１１】
従って、図２に示されたようなデータラインカラム冗長スキームでは、入出力ブロック内の不良カラム選択ラインが別途に備わった冗長入出力ブロック内のスペアカラム選択ラインに取り替えられるので、リペア効率及び融通性が向上するという長所がある。しかし、構造が不均一であり、冗長入出力ブロックに対するデータパスの負荷が大きくなるために、データアクセス速度が遅くなるという短所がある。さらに、二つ以上の入出力ブロックにおいて同一のカラムアドレスに該当する二本以上のカラム選択ラインが不良である場合、リペアが不可能であるという短所もある。
【００１２】
そこで、本発明は、リペア効率及び融通性を向上させ、構造が均一であるほか、データアクセス速度の速いカラム冗長スキームを有する集積回路メモリ装置および半導体メモリ装置を提供することを目的とする。
【００１３】
さらに、本発明は、前述した従来の技術の短所を解決してリペア効率及び融通性を向上させるメモリ装置の動作方法を提供することを他の目的とする。
【００１８】
【課題を解決するための手段】
本発明の一面による半導体メモリ装置は、複数個の入出力ブロックを備え、この入出力ブロックは各々複数個のメモリセルと正常動作のためのカラム選択ライン及びリペアのためのカラム選択ラインを含む第１及び第２ブロックに両分され、前記第１ブロックを担当する第１ローカル入出力ライン／第１グローバル入出力ライン及び前記第２ブロックを担当する第２ローカル入出力ライン／第２グローバル入出力ラインを別途に含み、前記第１ローカル入出力ライン／第１グローバル入出力ラインを介して前記第１ブロック内のメモリセルにデータが入出力され、前記第２ローカル入出力ライン／第２グローバル入出力ラインを介して前記第２ブロック内のメモリセルにデータが入出力されるとともに、前記第１ブロック及び第２ブロックの各々は正常動作のためのカラム選択ライン及びリペアのためのスペアカラム選択ラインを備え、前記入出力ブロックのうち所定の入出力ブロックの第１ブロック内の不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられることを特徴とする。
【００２１】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインは前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ライン、前記所定の入出力ブロックの第２ブロック内のスペアカラム選択ライン及び前記所定の入出力ブロックに隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインのうちいずれか一本に取り替えられる。
【００２２】
前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化される。
【００２３】
前記所定の入出力ブロックの第２ブロック内の不良カラム選択ラインが前記隣接する他の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する他の入出力ブロック内において一つのカラムアドレスによりカラム選択ラインのうちいずれか一本及びスペアカラム選択ラインのうちいずれか一本が同時に活性化される。
【００２４】
一方、前記半導体メモリ装置は、前記入出力ブロックの各々を担当する複数個の入出力感知増幅器、及びスイッチング制御部をさらに備える。
【００２５】
前記スイッチング制御部は、前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記隣接する入出力ブロックの第２ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記隣接する入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる。
【００２６】
また、前記スイッチング制御部は、前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第１ブロック内のスペアカラム選択ラインに取り替えられる場合には、前記所定の入出力ブロックの第１グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる。
【００２７】
また、前記スイッチング制御部は、前記所定の入出力ブロックの第１ブロック内の不良カラム選択ラインが前記所定の入出力ブロックの第２ブロック内のスペアカラムラインに取り替えられる場合には、前記所定の入出力ブロックの第２グローバル入出力ラインを前記所定の入出力ブロックを担当する入出力感知増幅器に接続させる。
【００３２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。なお、下記の実施形態では特定の用語が使用されるが、これは単に本発明を説明するために使用されるものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されるものではない。従って、この技術分野の通常の知識を有した者であれば、下記の実施形態より各種の変形及び均等な他の実施形態が可能であるという点を理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００３３】
図３を参照すれば、本発明による半導体メモリ装置において、入出力ブロック３１，３２，３３の各々は第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，３２Ｒ，３３Ｒに両分される。第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，３２Ｒ，３３Ｒの各々は複数個のメモリセルとこれらに接続されるカラム選択ラインＣＳＬ及びスペアカラム選択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動作のためのものであり、これらには正常メモリセルが接続される。スペアカラム選択ラインＳＣＳＬはリペアのためのものであり、これらにはスペアメモリセル、すなわち冗長メモリセルが接続される。
【００３４】
また、入出力ブロック３１，３２，３３の各々は二本のローカル入出力ライン及び二本のグローバル入出力ラインを含む。すなわち、入出力ブロック３１は第１ブロック３１Ｌを担当するローカル入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌ及び第２ブロック３１Ｒを担当するローカル入出力ラインＬＩＯ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを別途に含む。入出力ブロック３２は第１ブロック３２Ｌを担当するローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力ラインＧＩＯ２Ｌ及び第２ブロック３２Ｒを担当するローカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧＩＯ２Ｒを別途に含む。また、入出力ブロック３３は第１ブロック３３Ｌを担当するローカル入出力ラインＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌ及び第２ブロック３３Ｒを担当するローカル入出力ラインＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを別途に含む。
【００３５】
従って、入出力ブロック３１ではローカル入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌを介して第１ブロック３１Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを介して第２ブロック３１Ｒ内のメモリセルにデータが入出力される。入出力ブロック３２ではローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力ラインＧＩＯ２Ｌを介して第１ブロック３２Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧＩＯ２Ｒを介して第２ブロック３２Ｒ内のメモリセルにデータが入出力される。これと同様に、入出力ブロック３３ではローカル入出力ラインＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌを介して第１ブロック３３Ｌ内のメモリセルにデータが入出力され、ローカル入出力ラインＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを介して第２ブロック３３Ｒ内のメモリセルにデータが入出力される。
【００３６】
特に、所定の入出力ブロック、例えば入出力ブロック３２の第１ブロック３２Ｌ内のカラム選択ラインＣＳＬ２Ｌが不良である場合、すなわちカラム選択ラインＣＳＬ２Ｌに接続される少なくとも一つのメモリセルが不良である場合、不良カラム選択ラインＣＳＬ２Ｌは自分の入出力ブロック、すなわち入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌ、入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒ及び入出力ブロック３２に隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒのうちいずれか一本に取り替えられる。
【００３７】
また、入出力ブロック３２の第２ブロック３２Ｒ内のカラム選択ラインＣＳＬ２Ｒが不良である場合には、不良カラム選択ラインＣＳＬ２Ｒは自分の入出力ブロック、すなわち入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌ、入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒ及び入出力ブロック３２に隣接する他の入出力ブロック３３の第１ブロック３３Ｌ内のスペアカラム選択ラインＳＣＳＬ３Ｌのうちいずれか一本に取り替えられる。
【００３８】
入出力ブロック３１，３３に不良カラム選択ラインが存在する場合にも以上のような方法により不良カラム選択ラインがスペアカラム選択ラインに取り替えられる。
【００３９】
一方、入出力ブロック３２の第１ブロック３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合、隣接する入出力ブロック３１内では一つのカラムアドレスにより正常アクセスのために使用されるカラム選択ラインＣＳＬ１Ｌ及びリペアのために使用されるスペアカラム選択ラインＳＣＳＬ１Ｒが同時に活性化される。
【００４０】
また、入出力ブロック３２の第２ブロック３２Ｒ内の不良カラム選択ラインＣＳＬ２Ｒが隣接する他の入出力ブロック３３の第１ブロック３３Ｌ内のスペアカラム選択ラインＳＣＳＬ３Ｌに取り替えられる場合、隣接する他の入出力ブロック３３内では一つのカラムアドレスにより正常アクセスのために使用されるカラム選択ライン（図示せず）及びリペアのために使用されるスペアカラム選択ラインＳＣＳＬ３Ｌが同時に活性化される。
【００４１】
一方、本発明による半導体メモリ装置は、スイッチＳ１１ないしＳ３４及びスイッチ制御信号を生じる制御信号発生回路（図４の４１）を含むスイッチング制御部及び入出力ブロック３１，３２，３３の各々を担当する入出力感知増幅器３４，３５，３６をさらに備える。この入出力感知増幅器３４，３５，３６は各々所定のパスを介して該当入出力ピンＤＱ１，ＤＱ２，ＤＱ３に接続される。
【００４２】
スイッチング制御部はグローバル入出力ラインＧＩＯと入出力感知増幅器３４，３５，３６との間の接続を制御する。より詳細に説明すれば、所定の入出力ブロック、例えば入出力ブロック３２の第１ブロック３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合には、スイッチＳ２１がターンオンされて隣接する入出力ブロック３１のグローバル入出力ラインＧＩＯ１Ｒが入出力ブロック３２を担当する入出力感知増幅器３５に接続される。
【００４３】
入出力ブロック３２の第１ブロック３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌに取り替えられる場合には、スイッチＳ２２がターンオンされて入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌが入出力感知増幅器３５に接続される。入出力ブロック３２の第１ブロック３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒに取り替えられる場合には、スイッチＳ２３がターンオンされて入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｒが入出力感知増幅器３５に接続される。
【００４４】
図４は、スイッチング制御部の詳細回路図である。以下、これを参照してスイッチング制御部の構成及び動作についてより詳細に説明する。
図４を参照すれば、スイッチング制御部はスイッチＳ２１ないしＳ２４及びスイッチ制御信号Ｃ１，Ｃ１Ｂ，Ｃ２，Ｃ２Ｂ，Ｃ１′，Ｃ１′Ｂ，Ｃ２′，Ｃ２′Ｂを生じる制御信号発生回路４１を備える。ここでは説明の便宜のために、図３に示されたようなスイッチのうちスイッチＳ２１ないしＳ２４だけが示されており、入出力感知増幅器３５も共に示されている。
【００４５】
ＧＩＯ１Ｒは図３に示されたような入出力ブロック３１のグローバル入出力ラインＧＩＯ１Ｒを表わし、ＧＩＯ２Ｌ及びＧＩＯ２Ｒは図３に示されたような入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌ，ＧＩＯ２Ｒを表わし、ＧＩＯ３Ｌは図３に示されたような入出力ブロック３３のグローバル入出力ラインＧＩＯ３Ｌを表わす。入出力感知増幅器３５は、図３に示されたような入出力ブロック３２を担当する入出力感知増幅器３５を表わす。
【００４６】
スイッチＳ２１は第１スイッチ制御信号Ｃ１の活性化に応答して入出力ブロック３１のグローバル入出力ラインＧＩＯ１Ｒを入出力感知増幅器３５に接続させる。スイッチＳ２２は第２スイッチ制御信号Ｃ２の活性化に応答して入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌを入出力感知増幅器３５に接続させる。スイッチＳ２４はさらに他の第１スイッチ制御信号Ｃ１′の活性化に応答して入出力ブロック３３のグローバル入出力ラインＧＩＯ３Ｌを入出力感知増幅器３５に接続させる。スイッチＳ２３はさらに他の第２スイッチ制御信号Ｃ２′の活性化に応答して入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｒを入出力感知増幅器３５に接続させる。
【００４７】
制御信号発生回路４１はＡＮＤゲートＡＮＤ１，ＡＮＤ２，ＡＮＤ３、ＯＲゲートＯＲ及びインバータＩ１，Ｉ２を含んでなる。ここで、Ｆ０及びＦ０′は不良カラム選択ラインから取り替えられたスペアカラム選択ラインが存在する入出力ブロックの位置を表わす信号であり、Ｆ１及びＦ１′は半導体メモリ装置の外部から印加されるカラムアドレスが不良カラム選択ラインに対するアドレスであるかどうかを表わす信号である。この信号Ｆ０，Ｆ０′，Ｆ１，Ｆ１′は冗長ヒューズブロック（図示せず）においてヒューズが切れることにより生じる。ＣＭＳＢはカラムアドレスの最上位ビットであり、所定の入出力ブロックの内部の第１ブロックまたは第２ブロックの位置を表わす信号である。
【００４８】
より詳細に説明すれば、信号Ｆ０（またはＦ０′）は所定の入出力ブロックに不良カラム選択ラインから取り替えられたスペアカラム選択ラインが存在する場合に論理“ロー”となり、前記所定の入出力ブロックに隣接する入出力ブロックに不良カラム選択ラインから取り替えられたスペアカラム選択ラインが存在する場合には論理“ハイ”となる。信号Ｆ１（またはＦ１′）はカラムアドレスが不良カラム選択ラインに対するアドレスである場合には論理“ハイ”となり、そうでない場合には論理“ロー”となる。信号ＣＭＳＢは所定の入出力ブロックの内部の第１ブロックの位置を表わす場合には論理“ハイ”となり、所定の入出力ブロックの内部の第２ブロックの位置を表わす場合には論理“ロー”となる。
【００４９】
以下、図４を参照してスイッチング制御部の全体的な動作について詳細に説明する。
第１に、所定の入出力ブロック、例えば図３において入出力ブロック３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在するものの、外部から印加されるカラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対するアドレスではない場合には、信号Ｆ０は論理“ロー”となり、信号Ｆ１も論理“ロー”となり、信号ＣＭＳＢは論理“ハイ”となる。これにより、第１スイッチ制御信号Ｃ１が論理“ロー”となり、第１スイッチ制御信号の反転信号Ｃ１Ｂが論理“ハイ”となる。また、第２スイッチ制御信号Ｃ２は論理“ハイ”となり、第２スイッチ制御信号の反転信号Ｃ２Ｂは論理“ロー”となる。
【００５０】
従って、スイッチＳ２２はターンオンされ、スイッチＳ２１はターンオフされる。その結果、入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌが入出力感知増幅器３５に接続される。この場合、感知増幅器３５はグローバル入出力ラインＧＩＯ２Ｌを介して入出力ブロック３２の第１ブロック３２Ｌ内の正常カラム選択ラインに接続されたメモリセルをアクセスする。
【００５１】
第２に、入出力ブロック３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌに取り替えられ、外部から印加されるカラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対するアドレスである場合には、信号Ｆ０は論理“ロー”となり、信号Ｆ１は論理“ハイ”となり、信号ＣＭＳＢは論理“ハイ”となる。これにより、第１スイッチ制御信号Ｃ１が論理“ロー”となり、第１スイッチ制御信号の反転信号Ｃ１Ｂが論理“ハイ”となる。また、第２スイッチ制御信号Ｃ２は論理“ハイ”となり、第２スイッチ制御信号の反転信号Ｃ２Ｂは論理“ロー”となる。
【００５２】
従って、前記第１の場合と同様に、スイッチＳ２２はターンオンされ、スイッチＳ２１はターンオフされる。その結果、入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌが入出力感知増幅器３５に接続される。この場合には、感知増幅器３５はグローバル入出力ラインＧＩＯ２Ｌを介して入出力ブロック３２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌに接続されたメモリセルをアクセスする。
【００５３】
第３に、入出力ブロック３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、不良カラム選択ラインＣＳＬ２Ｌが隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに取り替えられ、外部から印加されるカラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対するアドレスである場合には、信号Ｆ０は論理“ハイ”となり、信号Ｆ１も論理“ハイ”となり、信号ＣＭＳＢは論理“ハイ”となる。これにより、第１スイッチ制御信号Ｃ１が論理“ハイ”となり、第１スイッチ制御信号の反転信号Ｃ１Ｂが論理“ロー”となる。また、第２スイッチ制御信号Ｃ２は論理“ロー”となり、第２スイッチ制御信号の反転信号Ｃ２Ｂは論理“ハイ”となる。
【００５４】
従って、スイッチＳ２２はターンオフされ、スイッチＳ２１はターンオンされる。その結果、隣接する入出力ブロック３１のグローバル入出力ラインＧＩＯ１Ｒが感知増幅器３５に接続される。この場合には、感知増幅器３５はグローバル入出力ラインＧＩＯ１Ｒを介して隣接する入出力ブロック３１の第２ブロック３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに接続されたメモリセルをアクセスする。
【００５５】
第４に、入出力ブロック３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒに取り替えられ、外部から印加されるカラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対するアドレスである場合には、信号Ｆ０′は論理“ロー”となり、信号Ｆ１′は論理“ハイ”となり、信号ＣＭＳＢは論理“ハイ”となる。これにより、第１スイッチ制御信号Ｃ１′が論理“ロー”となり、第１スイッチ制御信号の反転信号Ｃ１′Ｂが論理“ハイ”となる。また、第２スイッチ制御信号Ｃ２′は論理“ハイ”となり、第２スイッチ制御信号の反転信号Ｃ２′Ｂは論理“ロー”となる。
【００５６】
従って、スイッチＳ２３はターンオンされ、スイッチＳ２４はターンオフされる。その結果、入出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｒが入出力感知増幅器３５に接続される。この場合には、感知増幅器３５はグローバル入出力ラインＧＩＯ２Ｒを介して入出力ブロック３２の第２ブロック３２Ｒ内のスペアカラム選択ラインＳＣＳＬ２Ｒに接続されたメモリセルをアクセスする。
【００５７】
【発明の効果】
以上述べたように、本発明では、所定の入出力ブロック内の不良カラム選択ラインが自分の入出力ブロック内のスペアカラム選択ラインだけではなく、隣り合う入出力ブロック内のスペアカラム選択ラインにも取り替えられることから、リペア効率及び融通性が大きく向上するという長所がある。また、構造が均一であり、ローカル入出力ラインが半分に短くなって負荷が減ることから、データアクセス速度が速くなるという長所がある。
【図面の簡単な説明】
【図１】従来の１対１カラム冗長スキームを示した図である。
【図２】従来のデータラインカラム冗長スキームを示した図である。
【図３】本発明による半導体メモリ装置の概略的なブロック図である。
【図４】スイッチング制御部の詳細回路図である。
【符号の説明】
３１，３２，３３  入出力ブロック
３１Ｌ，３２Ｌ，３３Ｌ  第１ブロック
３１Ｒ，３２Ｒ，３３Ｒ  第２ブロック
ＣＳＬ  カラム選択ライン
ＳＣＳＬ  スペアカラム選択ライン
３４，３５，３６  入出力感知増幅器
Ｓ１１〜Ｓ３４  スイッチ
【図１】
0003980367.tif 000002
【図２】
0003980367.tif 000003
【図３】
0003980367.tif 000004
【図４】
0003980367.tif 000005