(57)【特許請求の範囲】
【請求項１】
パルス信号をカウントするカウンタ装置であって、
独立して駆動可能な複数のカウンタと、
前記複数のカウンタを選択的に組み合わせて連結駆動させる切替手段と、
（ｍ＋ｎ）ビットのデータであるライトデータに基づいて、ｍビットの第１のカウンタとｎビットの第２のカウンタとを、（ｍ＋ｎ）ビットの１チャンネルのカウンタとして連結して使用する場合に初期値が設定されるマルチプレクサと、
を有することを特徴とするカウンタ装置。
【請求項２】
パルス信号をカウントするカウンタ装置であって、
独立して駆動可能、かつ、異なるクロック信号で動作可能な複数のカウンタと、
同一のクロック信号をカウントするために、前記複数のカウンタを選択的に組み合わせて連結駆動させる切替手段と、
を有することを特徴とするカウンタ装置。
【請求項３】
前記複数のカウンタのカウント値をそれぞれ独立してリセットするリセット手段を更に有する、
ことを特徴とする請求項１又は請求項２に記載のカウンタ装置。
【請求項４】
前記切替手段によって連結駆動してカウントしたカウント値をリセットする連結リセット手段を更に有する、
ことを特徴とする請求項１又は請求項３の何れか１項に記載のカウンタ装置。
【請求項５】
前記複数のカウンタのカウント初期値をそれぞれ独立して設定する独立初期値設定手段を更に有する、
ことを特徴とする請求項１から請求項４の何れか１項に記載のカウンタ装置。
【請求項６】
前記切替手段によって連結駆動する際のカウント初期値を設定する連結初期値設定手段を更に有する、
ことを特徴とする請求項１から請求項５の何れか１項に記載のカウンタ装置。
【請求項７】
前記カウンタが、フリップ・フロップで構成されており、前記カウンタのカウント値が、当該カウンタがカウントすることができる最大値を越えた場合に自動的にリセットされる、
ことを特徴とする請求項１から請求項６の何れか１項に記載のカウンタ装置。
【請求項８】
前記切替手段が、前記複数のカウンタのうちの所定のカウンタに前記パルス信号をカウントさせるとともに、
前記所定のカウンタのカウンタ値が、当該所定のカウンタによるカウント可能な最大値を越えてリセットされた場合に、前記複数のカウンタのうちの前記所定のカウンタと異なるカウンタをカウントアップさせる、
ことを特徴とする請求項７に記載のカウンタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カウンタ装置に係り、特にパルス信号をカウントするカウンタ装置に関する。
【０００２】
【従来の技術】
従来より、電子計算機や分周器等の様々な機器において、入力されたパルス信号のパルス数をカウントし、その結果を出力するカウンタ装置（回路）が用いられている。カウンタ回路は、一般に、子カウンタを複数段接続して構成され、各段の子カウンタは所定数を計数すると後段の子カウンタに繰り上げ信号を送信し、当該子カウンタは初期状態（ゼロ）に戻るようになっている。
【０００３】
また、子カウンタにはフリップ・フロップ等の２進カウンタが用いられ、例えば、２進カウンタをｎ段接続して構成されたカウンタ回路では、０〜２n−１、すなわちｎビットの数をカウントすることができる（以下、ｎビットの数をカウントできるカウンタのことを「ｎビットのカウンタ」という）。
【０００４】
このように、カウンタ回路は、子カウンタの接続段数によって、ビット数、すなわちカウント可能な最大数が固定されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、例えば、カウント可能な最大数までカウントするのは稀であり、通常のカウント数が小さい場合には、ほとんど使われない子カウンタが存在する。特に、複数チャンネルのパルス信号をカウントするカウンタ回路の場合、各チャンネル毎に、最大カウント数をカウントできるカウンタ回路を設ける必要があり、未使用の子カウンタの発生がより顕著になる。このため、通常のカウント数の割には、大型で高価なカウンタ回路になってしまうという問題があった。
【０００６】
本発明は上記問題点を解消するためになされたもので、複数チャンネルのパルス信号をカウントでき、且つ小型で低コストで実現できるカウンタ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、パルス信号をカウントするカウンタ装置であって、独立して駆動可能な複数のカウンタと、前記複数のカウンタを選択的に組み合わせて連結駆動させる切替手段と、（ｍ＋ｎ）ビットのデータであるライトデータに基づいて、ｍビットの第１のカウンタとｎビットの第２のカウンタとを、（ｍ＋ｎ）ビットの１チャンネルのカウンタとして連結して使用する場合に初期値が設定されるマルチプレクサと、を有することを特徴としている。
【０００８】
請求項１に記載の発明によれば、カウンタ装置は、複数のカウンタを備えており、各カウンタは独立して駆動させることができる。すなわち、カウンタ装置では、複数のチャンネルのパルス信号をカウントすることができる。
【０００９】
また、このカウンタ装置には、切替手段が設けられている。切替手段は、複数のカウンタを選択的に組み合わせて、１チャンネルのカウンタとして連結駆動させる。これにより、例えば、１つのカウンタでカウント可能な最大値よりも大きい値までカウントする必要が生じた場合には、切替手段によって、複数のカウンタを組み合わせて連結駆動させることにより、より大きい値までカウントすることができる。詳細には、（ｍ＋ｎ）ビットのデータであるライトデータに基づいて、ｍビットの第１のカウンタとｎビットの第２のカウンタとを、（ｍ＋ｎ）ビットの１チャンネルのカウンタとして連結して使用する場合に初期値が設定されるマルチプレクサが設けられている。従って、マルチプレクサの挿入によって、第１のカウンタと第２のカウンタを連結使用／分割使用することができるとともに、連結使用の場合と分割使用の場合とで別々の初期値を設定することができる。これにより、より柔軟性の富んだ回路構成が可能となる。
【００１０】
すなわち、状況に応じて、切替手段によってビット数やチャンネル数を変更することができるので、各チャンネル毎に、最大カウント数をカウントできるカウンタを用意する必要がなくなり、小型化、低コスト化を図ることができる。
請求項２に記載の発明は、パルス信号をカウントするカウンタ装置であって、
独立して駆動可能、かつ、異なるクロック信号で動作可能な複数のカウンタと、同一のクロック信号をカウントするために、前記複数のカウンタを選択的に組み合わせて連結駆動させる切替手段と、を有することを特徴としている。
請求項２に記載の発明によれば、カウンタ装置は、複数のカウンタを備えており、各カウンタは独立して駆動させ、かつ、異なるクロック信号で動作させることができる。すなわち、カウンタ装置では、複数のチャンネルの異なるパルス信号をカウントすることができる。
また、このカウンタ装置には、切替手段が設けられている。切替手段は、複数のカウンタを選択的に組み合わせて、同一のクロック信号を１チャンネルのカウンタとして連結駆動させる。これにより、例えば、１つのカウンタでカウント可能な最大値よりも大きい値まで同一のクロック信号をカウントする必要が生じた場合には、切替手段によって、複数のカウンタを組み合わせて連結駆動させることにより、より大きい値までカウントすることができる。
すなわち、状況に応じて、切替手段によってビット数やチャンネル数を変更することができるので、各チャンネル毎に、最大カウント数をカウントできるカウンタを用意する必要がなくなり、小型化、低コスト化を図ることができる。
【００１１】
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記複数のカウンタのカウント値をそれぞれ独立してリセットする独立リセット手段を更に有する、ことを特徴としている。
【００１２】
請求項３に記載の発明によれば、独立リセット手段によって、複数のカウンタのカウント値をそれぞれ独立して、０等のカウント初期値にリセットすることができる。これにより、例えば、各カウンタを独立して駆動させる場合に、カウンタ毎に任意のタイミングでリセットすることができる。
【００１３】
請求項４に記載の発明は、請求項１又は請求項３の何れか１項に記載の発明において、前記切替手段によって連結駆動してカウントしたカウント値をリセットする連結リセット手段を更に有する、ことを特徴としている。
【００１４】
請求項４に記載の発明によれば、連結リセット手段によって、切替手段により複数のカウンタを連結駆動する場合に、そのカウント値を任意のタイミングでリセットすることができる。これにより、例えば、切替手段により複数のカウンタを連結駆動させるとともに、他のカウンタを独立して駆動させる場合、独立して駆動しているカウンタの動作に係らず、連結駆動によるカウント値をリセットすることができる。また、独立して駆動しているカウンタのカウント値が所定値になった場合に、連結駆動によるカウント値をリセットすることもできる。
【００１５】
請求項５に記載の発明は、請求項１乃至請求項４の何れか１項に記載の発明において、前記複数のカウンタのカウント初期値をそれぞれ独立して設定する独立初期値設定手段を更に有する、ことを特徴としている。
【００１６】
請求項５に記載の発明によれば、独立初期値設定手段によって、複数のカウンタのカウントを開始するカウント初期値をそれぞれ独立して設定することができる。これにより、例えば、各カウンタを独立して駆動させる場合に、カウンタ毎に任意にカウント初期値を設定することができる。
【００１７】
請求項６に記載の発明は、請求項１乃至請求項５の何れか１項に記載の発明において、前記切替手段によって連結駆動する際のカウント初期値を設定する連結初期値設定手段を更に有する、ことを特徴としている。
【００１８】
請求項６に記載の発明によれば、連結初期値設定手段によって、切替手段により複数のカウンタを連結駆動する場合に、カウントを開始するカウント初期値を設定することができる。これにより、例えば、カウンタを独立して駆動させる場合とは異なるカウント初期値を設定することができる。
【００１９】
請求項７に記載の発明は、請求項１乃至請求項６の何れか１項に記載の発明において、前記カウンタが、フリップ・フロップで構成されており、前記カウンタのカウント値が、当該カウンタがカウントすることができる最大値を越えた場合に自動的にリセットされる、ことを特徴としている。
【００２０】
請求項７に記載の発明によれば、フリップ・フロップによりカウンタが構成されており、例えばフリップ・フロップをｎ段接続することで、ｎビットのカウンタを構成することができる。また、このカウンタは、当該カウント値がカウントすることができる最大値を越えた場合（以下、「カウントフル」という）に、自動的にリセットされ、パルス信号のカウントを継続するようになっている。
【００２１】
これにより、前記切替手段は、例えば、請求項８に記載されているように、前記複数のカウンタのうちの所定のカウンタに前記パルス信号をカウントさせるとともに、前記所定のカウンタのカウンタ値が、当該所定のカウンタによるカウント可能な最大値を越えてリセットされた場合に、前記複数のカウンタのうちの前記所定のカウンタと異なるカウンタをカウントアップさせることにより、複数のカウンタを連結駆動させることができる。
【００２２】
詳しく説明すると、切替手段では、複数のカウンタのうちの所定のカウンタ（以下、「第１のカウンタ」という）にパルス信号をカウントさせ、他のカウンタ（以下、「第２のカウンタ」という）に、第１のカウンタがカウントフルになってリセットされた回数を計数させる。これにより、第１のカウンタのビット数と第２のカウンタのビット数との和のビット数分のカウンタとして、第１のカウンタと第２のカウンタを連結駆動させることができる。
【００２３】
【発明の実施の形態】
次に、図面を参照して本発明に係る実施形態を詳細に説明する。
【００２４】
（第１の実施の形態）
図１には、本発明が適用されたカウンタ回路の一例が示されている。図１に示すように、本発明のカウント装置としてのカウンタ回路１０には、本発明のカウンタとして、第１のカウンタ１２と第２のカウンタ１４の２つのカウンタが備えられている。
【００２５】
第１のカウンタ１２は、Ｄ型フリップ・フロップ（以下、「Ｆ／Ｆ」と略す）をｍ段接続して構成されたｍビットのカウンタである。また、第２のカウンタ１４は、Ｄ型Ｆ／Ｆをｎ段接続して構成されたｎビットのカウンタである。なお、第１のカウンタ１２、第２のカウンタ１４は、Ｄ型Ｆ／Ｆ以外のＦ／Ｆ（例えば、Ｊ−Ｋ型Ｆ／Ｆ、Ｔ型Ｆ／Ｆ等）を用いて構成してもよい。
【００２６】
この第１のカウンタ１２と第２のカウンタ１４は、マルチプレクサ１８、ＡＮＤ回路２０、ＯＲ回路２２で構成された制御回路１６を介して接続されている。制御回路１６では、後述するように、第１のカウンタ１２と第２のカウンタ１４の連結／分割の切替え制御を行うようになっている。すなわち、制御回路１６が、本発明の切替手段に対応する。
【００２７】
また、カウンタ回路１０には、リセット信号ＲＳＴ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、制御信号ＣＴＬがそれぞれ入力されるように配線されている。クロック信号ＣＬＫ１、ＣＬＫ２はパルス信号であり、リセット信号ＲＳＴ、制御信号ＣＴＬは「１」又は「０」の値を示す信号である。
【００２８】
リセット信号ＲＳＴは、第１のカウンタ１２及び第２のカウンタ１４に設けられているクリア端子ＣＬＲ１、ＣＬＲ２にそれぞれ入力されるようになっている。第１のカウンタ１２及び第２のカウンタ１４は、クリア端子ＣＬＲ１、ＣＬＲ２に「１」の値を示すリセット信号ＲＳＴが入力されると、カウント値を初期値（０）にリセットするようになっている。すなわちクリア端子ＣＬＲ１、ＣＬＲ２が、本発明の独立リセット手段及び連結リセット手段に対応する。
【００２９】
また、第１のカウンタ１２及び第２のカウンタ１４は、カウント値がカウント可能な最大数を越えた場合もリセットされるようになっている。
【００３０】
クロック信号ＣＬＫ１は、第１のカウンタ１２に設けられているクロック入力端子ＣＫ１に入力されるようになっている。第１のカウンタ１２は、入力されたクロック信号ＣＬＫ１のパルス数をカウントし、そのカウント結果をｍビットのカウント信号ｑ１として出力端子Ｑ１から出力するようになっている。
【００３１】
また、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２は、それぞれマルチプレクサ１８に入力されるようになっている。このマルチプレクサ１８には、制御信号ＣＴＬも入力されるようになっている。マルチプレクサ１８は、制御信号ＣＴＬの値に従って、クロック信号ＣＬＫ１とクロック信号ＣＬＫ２のうちの何れか一方を選択して出力するようになっている。
【００３２】
マルチプレクサ１８の出力は、第２のカウンタ１４に設けられているクロック入力端子ＣＫ２と接続されている。すなわち、第２のカウンタ１４では、マルチプレクサ１８によって選択されたクロック信号のパルス数をカウントするようになっている。出力端子Ｑ２からは、このカウント結果がｎビットのカウント信号ｑ２として出力される。
【００３３】
なお、カウンタ回路１０では、前述のｍビットのカウント信号ｑ１と、ｎビットのカウント信号ｑ２とを合成し、ｎ＋ｍビットのカウント信号ｑｏを出力するようになっている。詳しくは、カウント信号ｑ１のｍ−１ビット目から０ビット目（以下、αビット目からβビット目までのことを［α：β］と表し、例えば、この場合は［ｍ−１：０］と表される）をカウント信号ｑｏの［ｍ−１：０］とし、カウント信号ｑ２の［ｎ−１：０］をカウント信号ｑｏの［ｎ＋ｍ−１：ｍ］として出力されるようになっている。なお、ここでは、各カウント信号ｑ１、ｑ２、ｑｏの最下位ビットを０ビット目を、最上位ビットをそれぞれｍ−１、ｎ−１、ｎ＋ｍ−１ビット目として示している。
【００３４】
また、第２のカウンタ１４には、ライトイネーブル端子ＷＥが設けられている。このライトイネーブル端子ＷＥには、制御回路１６からカウントアップ動作を許容するイネーブル信号ＥＮが入力されるようになっている。第２のカウンタ１４では、このイネーブル信号ＥＮに従って、カウントアップ動作を行うか否かが制御されるようになっている。なお、制御回路１６では、ＡＮＤ回路２０及びＯＲ回路２２によってイネーブル信号ＥＮを生成し、第２のカウンタ１４へと出力するようになっている。
【００３５】
詳しくは、ＡＮＤ回路２０には、第１のカウンタ１２の出力端子Ｑ１から出力されたｍビットの信号が入力されるようになっており、ＡＮＤ回路２０では、ｍビットの信号のＡＮＤ演算を行い、その演算結果を出力するようになっている。すなわち、ＡＮＤ回路２０からは、全ビットの値が「１」のｍビットの信号が入力されたときのみ「１」、その他のときは「０」の値を示す信号が出力される。
【００３６】
ＡＮＤ回路から出力された信号は、ＯＲ回路２２に入力されるようになっている。このＯＲ回路２２には制御信号ＣＴＬも入力されるようになっている。すなわち、ＯＲ回路２２では、ＡＮＤ回路の出力信号と、制御信号ＣＴＬとのＯＲ演算を行い、その演算結果をイネーブル信号ＥＮとして出力するようになっている。第２のカウンタ１４は、イネーブル信号ＥＮの値が「１」の場合にカウントアップ動作を行い、イネーブル信号ＥＮの値が「０」の場合はカウントアップ動作を中止するようになっている。
【００３７】
次に、第１の実施の形態の作用を説明する。
【００３８】
まず、制御信号ＣＴＬが「０」の場合について説明する。制御信号ＣＴＬが「０」の場合、カウンタ回路１０では、第１のカウンタ１２には第１のクロック信号ＣＬＫ１が入力され、第２のカウンタ１４にも、マルチプレクサ１８によってクロック信号ＣＬＫ１が選択されて入力される。
【００３９】
第１のカウンタ回路１０は、クロック信号ＣＬＫ１に従ってカウントアップ動作を行い、出力端子Ｑ１からｍビットのカウント信号ｑ１を出力する。このカウント信号ｑ１は制御回路１６に入力される。
【００４０】
制御回路１６では、カウント信号ｑ１の全ビットの値が「１」になるまで、すなわち第１のカウンタ回路１０がカウント可能な最大数をカウントするまで、ＡＮＤ回路２０の出力値が「０」であり、制御信号ＣＴＬの値も「０」であるため、ＯＲ回路２２の出力値は「０」となっている。すなわちイネーブル信号ＥＮの値が「０」であるため、第２のカウンタ１４では、クロック信号ＣＬＫ１が入力されていても、カウントアップ動作は行われない。
【００４１】
第１のカウンタ回路１０がカウント可能な最大数までカウントし、カウント信号ｑ１の全ビットの値が「１」になると、ＡＮＤ回路２０の出力値が「１」となり、イネーブル信号ＥＮの値が、第２のカウンタ１４のカウントアップ動作を許容する「１」に切り替わる。
【００４２】
これにより、第２のカウンタ１４がカウントアップ動作可能状態となる。このとき、クロック信号ＣＬＫ１の次のパルス信号が入力されると、第２のカウンタ１４では、当該パルス信号をカウントする。また、第１のカウンタ１２では、カウント可能な最大数を越えるのでカウント値がリセットされる。これに伴ってイネーブル信号ＥＮの値が「０」に戻り、再び、第１のカウンタ１２だけがクロック信号ＣＬＫ１に従ってカウントアップ動作を行うようになる。
【００４３】
すなわち、第２のカウンタ１４は、カウント信号ｑ１の全ビットの値が「１」になった次のパルス信号のみをカウントアップし、出力端子Ｑ２からｎビットのカウント信号ｑ２を出力する。
【００４４】
カウンタ回路１０からは、カウント信号ｑ１とカウント信号ｑ２が合成され、（ｎ＋ｍ）ビットのカウント信号ｑｏが出力される。このカウント信号ｑｏの受信側では、１チャネルのカウント値として、カウント信号ｑｏの［ｎ＋ｍ−１：０］で示される数値を読み取る。
【００４５】
次に、制御信号ＣＴＬの値が「１」の場合について説明する。制御信号ＣＴＬの値が「１」の場合、カウンタ回路１０では、第１のカウンタ１２には第１のクロック信号ＣＬＫ１が入力され、第２のカウンタ１４には、マルチプレクサ１８によってクロック信号ＣＬＫ２が選択されて入力される。
【００４６】
第１のカウンタ回路１０は、クロック信号ＣＬＫ１に従ってカウントアップ動作を行い、出力端子Ｑ１からｍビットのカウント信号ｑ１を出力する。このカウント信号ｑ１は制御回路１６に入力される。
【００４７】
制御回路１６では、制御信号ＣＴＬの値が「１」であるため、カウント信号ｑ１に値に関係なく、ＯＲ回路２２の出力値が「１」になる。すなわち、イネーブル信号ＥＮの値が「１」となり、第２のカウンタ１４では、クロック信号ＣＬＫ２に従ってカウントアップ動作を行い、出力端子Ｑ２からｎビットのカウント信号ｑ２を出力する。
【００４８】
カウンタ回路１０からは、カウント信号ｑ１とカウント信号ｑ２が合成され、（ｎ＋ｍ）ビットのカウント信号ｑｏが出力される。このカウント信号ｑｏの受信側では、カウント信号ｑｏの［ｎ＋ｍ−１：０］のうち、０ビット目から（ｍ−１）ビット目までを第１のカウンタ１２のカウント値、ｍビット目から（ｎ＋ｍ−１）ビット目までを第２のカウンタ１４のカウント値として読み取る。
【００４９】
次に、具体的に、第１のカウンタ１２及び第２のカウンタ１４を、共に２ビットのカウンタとした場合（ｍ＝２、ｎ＝２）について説明する。なお、当然ながら、この場合の各カウンタ単体でのカウント可能な最大数は３である。また、第１のカウンタ１２及び第２のカウンタ１４は、入力されたクロック信号ＣＬＫ１又はＣＬＫ２の立上がり時にカウントアップ動作を行って、カウント値を更新するようになっている。
【００５０】
図２には、制御信号ＣＴＬの値が「０」の場合の各信号（クロック信号ＣＬＫ１、カウント信号ｑ１、カウント信号ｑ２、及びイネーブル信号ＥＮ）のタイミングチャートが示されている。カウンタ回路１０では、初め、第１のカウンタ１２、第２のカウンタ１４が初期値（０）にセットされており、イネーブル信号ＥＮの値も「０」となっている。
【００５１】
カウンタ回路１０では、クロック信号ＣＬＫ１の１つ目のパルス信号が入力されると（矢印Ａ参照）、当該パルス信号の立上がり時に第１のカウンタ１２においてカウントアップ動作が行われ、カウント信号ｑ１は、０ビット目の値が「１」、１ビット目の値が「０」となる。なお、以下では、各カウント信号の値を（）内に上位のビットから順に並べて表し、例えば、この場合のカウント信号ｑ１の値は（０１）表す。このとき、第２のカウンタ１４では、イネーブル信号ＥＮの値が「０」であり、カウントアップ動作が行われないので、カウント信号ｑ２は（００）のままである。したがって、カウンタ回路１０からは、（０００１）のカウント信号ｑｏが出力される。
【００５２】
クロック信号ＣＬＫ１の２つ目のパルス信号が入力されると（矢印Ｂ参照）、当該パルス信号の立上がり時に、第１のカウンタにおいてカウントアップ動作が行われて、カウンタ信号ｑ１が（１０）となる。カウント信号ｑ２は（００）のままであるので、カウンタ回路１０からは、（００１０）のカウント信号ｑｏが出力される。
【００５３】
クロック信号ＣＬＫ１の３つ目のパルス信号が入力されると（矢印Ｃ参照）、当該パルス信号の立上がり時に、第１のカウンタにおいてカウントアップ動作が行われて、カウンタ信号ｑ１が（１１）となる。カウント信号ｑ２は（００）のままであるので、カウンタ回路１０からは、（００１１）のカウント信号ｑｏが出力される。また、カウンタ信号ｑ１の全ビットの値が「１」となったので、イネーブル信号ＥＮの値が「０」から「１」に変わる。なお、イネーブル信号ＥＮは、カウンタ信号ｑ１の全ビットの値が「１」になった時点から、制御回路１６の遅延分（短時間）だけ遅れて「１」に変わるようになっている。
【００５４】
クロック信号ＣＬＫ１の４つ目のパルス信号が入力されると（矢印Ｄ参照）、当該パルス信号の立上がり時に、第１のカウンタでは、カウント可能な最大数を越えるので、カウント値がリセットされ、カウンタ信号ｑ１が（００）となる。また、第２のカウンタ１４では、イネーブル信号ＥＮの値が「１」であるので、カウントアップ動作が行われ、カウント信号ｑ２が（０１）となるので、カウンタ回路１０からは、（０１００）のカウント信号ｑｏが出力される。また、カウンタ信号ｑ１の全ビットの値が「１」ではなくなったので、制御回路１６の遅延分（短時間）だけ遅れて、イネーブル信号ＥＮの値が「１」から「０」に変わる。
【００５５】
以降、同様にカウントアップ動作が繰り返される。例えば、クロック信号ＣＬＫ１の９つ目のパルス信号が入力され（矢印Ｅ参照）、当該パルス信号に対するカウントアップ動作が行われると、カウント信号ｑ１が（０１）、カウント信号ｑ２が（１０）となり、（１００１）のカウント信号ｑｏが出力される。この２進数で表された数値（１００１）を１０進数で表すと「９」である。すなわち、カウンタ回路１０では、カウント値として「９」が得られ、クロック信号ＣＬＫ１のパルス数を正しくカウントできることが分かる。
【００５６】
このように、カウンタ回路１０では、第１のカウンタ１２と第２のカウンタ１４を連結して、ビット数を増やすことができ、第１のカウンタ１２或いは第２のカウンタ１４のみでカウントするよりも大きい数までカウント可能となる。
【００５７】
また、図３には、制御信号ＣＴＬの値が「１」の場合の各信号（クロック信号ＣＬＫ１、カウント信号ｑ１、カウント信号ｑ２、及びイネーブル信号ＥＮ）のタイミングチャートが示されている。
【００５８】
カウンタ回路１０では、初め、第１のカウンタ１２、第２のカウンタ１４が初期値（０）にセットされており、制御信号ＣＴＬの値が「１」になると、イネーブル信号ＥＮの値が「１」に変わる（矢印Ｆ参照）。
【００５９】
カウンタ回路１０では、第１のカウンタ１２ではクロック信号ＣＬＫ１、第２のカウンタ１４ではクロック信号ＣＬＫ２のパルス信号に従って、当該パルス信号の立上がり時にカウントアップ動作が行われる。すなわち、第１のカウンタ１２と第２のカウンタ１４では、互いに独立にカウントアップ動作を行い、カウント信号ｑ１、ｑ２が出力される。
【００６０】
例えば、クロック信号ＣＬＫ１の１つ目のパルス信号が入力されると（矢印Ｇ参照）、当該パルス信号の立上がり時に、第１のカウンタにおいてカウントアップ動作が行われて、カウンタ信号ｑ１が（０１）となる。このとき、クロック信号ＣＬＫ２では３つ目のパルス信号が入力されるので、第２のカウンタ１４でも、当該パルス信号の立上がり時にカウントアップ動作が行われ、カウント信号ｑ２が（１１）となる。これにより、カウンタ回路１０からは、（１１０１）のカウント信号ｑｏが出力される。
【００６１】
したがって、カウント信号ｑｏの０ビット目から１ビット目の（０１）を第１のカウンタ１２のカウント値、２ビット目から３ビット目の（１１）を第２のカウンタのカウント値として読み取ることにより、カウンタ回路１０では、クロック信号ＣＬＫ１、ＣＬＫ２のパルス数をそれぞれ独立してカウントできることが分かる。
【００６２】
このように、カウンタ回路１０では、ｍビットの第１のカウンタ１２とｎビットの第２のカウンタ１４を、（ｎ＋ｍ）ビットの１チャンネルのカウンタとして連結して使用する（以下、「連結使用」という）こともできるし、ｍビットとｎビットの２チャンネルのカウンタとして各々独立して使用する（以下、「分割使用」という）こともできる。すなわち、（ｎ＋ｍ）ビットの１チャンネルのカウンタを、必要に応じて、ｍビットの第１のカウンタと、ｎビットの第２のカウンタの２チャンネルのカウンタに分割することができる。
【００６３】
また、この連結使用／分割使用の切替えは、第１のカウンタ１２と第２のカウンタ１４間に、上記で一例として示した制御回路１６のような、簡単な構成の切替回路を挿入するだけで実現することができる。また、制御信号の値の「０」／「１」の切替えにより、連結使用／分割使用を設定することができる。
【００６４】
なお、上記では、説明の簡便さのために、第１のカウンタ１２と第２のカウンタ１４の２つのカウンタを連結使用／分割使用する例を示したが、当然ながら、切替回路を複数個挿入することによって、３つ以上のカウンタを連結使用／分割使用することも可能である。なお、切替回路は、（カウンタ回路の全ビット数−１）個まで、例えば上記のカウンタ回路１０では（ｎ＋ｍ−１）個まで挿入可能である。
【００６５】
以上をまとめると、状況に応じて、ビット数やチャンネル数を変更することができるので、常に最大カウント数をカウントできるカウンタ回路をチャンネル数分用意する必要がなくなる。これにより、従来よりも、複数のチャンネルでパルス数をカウントするカウンタ回路の小型化、低コスト化を図ることができる。
【００６６】
（第２の実施の形態）
次に、より現実的な例として、第１のカウンタ１２及び第２のカウンタ１４として、リード・ライト可能なレジスタを用いて、各カウンタの初期値を任意に設定可能とした場合について説明する。
【００６７】
図４には、この場合の、第１のカウンタ１２及び第２のカウンタ１４を連結使用／分割使用するカウンタ回路の一例が示されている。なお、ここでは、図１と同様の部材及び信号に対しては、図１と同一の符号を付与して、詳細な説明を省略する。
【００６８】
図４に示されるように、カウンタ回路５０では、第１のカウンタ１２と第２のカウンタ１４が切替回路５２を介して接続されている。この切替回路５２は、前述の制御回路１６に対応している。詳しくは、切替回路５２の各入力端子ｃｔｌ、ｃｋ１、ｃｋ２、ｑには、それぞれ制御信号ＣＴＬ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、カウント信号ｑ１が入力されるようになっている。
【００６９】
切替回路５２では、前述の制御回路１６と同様に、制御信号ＣＴＬに基づいて、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２のうちの一方を選択し、出力端子ｃｋ２ｏから出力するようになっている。出力端子ｃｋ２ｏから出力されたクロック信号ＣＬＫ１又はクロック信号ＣＬＫ２は、第２のカウンタ１４のクロック入力端子ＣＫ２に入力される。
【００７０】
また、切替回路５２では、前述の制御回路１６と同様に、制御信号ＣＴＬとカウント信号ｑ１に基づいて、イネーブル信号ＥＮを生成し、出力端子ｗｅから第２のカウンタ１４のライトイネーブル端子ＷＥへと出力するようになっている。
【００７１】
また、カウンタ回路５０は、制御信号ＣＴＬ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２の他に、アドレス信号ＡＤ、ライト信号ＷＲ、ライトデータＷＤがそれぞれ入力されるように配線されている。なお、アドレス信号ＡＤ、ライト信号ＷＲは、「１」又は「０」の値を示す信号であり、ライトデータＷＤは（ｎ＋ｍ）ビットのデータである。
【００７２】
また、第１のカウンタ１２の入力端子Ｄ１には、マルチプレクサ５４が接続されている。このマルチプレクサ５４には、出力端子Ｑ１からの出力信号とライトデータＷＤの［ｍ−１：０］が入力されるようになっている。マルチプレクサ５４では、選択信号Ｓ１に基づいて、出力端子Ｑ１からの出力信号とライトデータＷＤの［ｍ−１：０］のうちの何れか一方を選択して出力するようになっている。
【００７３】
すなわち、マルチプレクサ５４では、第１のカウンタ１２において、カウントアップ動作を行うか、或いはライトデータＷＤの［ｍ−１：０］を書き込むかを選択できるようになっている。具体的には、選択信号Ｓ１の値が「０」の場合はカウントアップ動作、選択信号Ｓ１の値が「１」の場合はライトデータＷＤの書き込みが選択されるようになっている。
【００７４】
なお、選択信号Ｓ１は、インバータ回路５６、ＡＮＤ回路５８によって生成されるようになっている。詳しくは、インバータ回路５６にはアドレス信号ＡＤが入力されるようになっており、インバータ回路５６では、入力されたアドレス信号ＡＤを反転して出力する。ＡＮＤ回路５８には、インバータ回路５６の出力信号と、ライト信号ＷＲとが入力されるようになっている。ＡＮＤ回路５８では、インバータ回路５６の出力信号とライト信号ＷＲのＡＮＤ演算を行い、その演算結果を選択信号Ｓ１として出力するようになっている。
【００７５】
また、第２のカウンタ１４の入力端子Ｄ２にも、同様に、マルチプレクサ６０が接続されており、選択信号Ｓ２に基づいて、第２のカウンタ１４において、カウントアップ動作を行うか、或いはライトデータＷＤを書き込むかを選択できるようになっている。具体的には、マルチプレクサ６０では、選択信号Ｓ２の値が「０」の場合はカウントアップ動作、選択信号Ｓ２の値が「１」の場合はライトデータＷＤの書き込みが選択されるようになっている。なお、マルチプレクサ５４、６０が、本発明の独立初期値設定手段及び連結初期値設定手段に対応する。
【００７６】
なお、選択信号Ｓ２はインバータ回路５６、ＮＡＮＤ回路６２、ＡＮＤ回路６４によって生成されるようになっている。詳しくは、ＮＡＮＤ回路６２において、インバータ回路５６によって反転されたアドレス信号ＡＤと制御信号ＣＴＬのＮＡＮＤ演算を行い、その演算結果をＡＮＤ回路６４へ出力する。ＡＮＤ回路６４では、ＮＡＮＤ回路６２の出力信号と、ライト信号ＷＲのＡＮＤ演算を行い、その演算結果を選択信号Ｓ２として出力するようになっている。
【００７７】
また、第２のカウンタ１４に書き込むライトデータＷＤは、マルチプレクサ６６によって、ライトデータＷＤの［ｎ＋ｍ−１：ｍ］、又は［ｎ−１：０］が選択されるようになっている。この選択は、制御信号ＣＴＬに基づいて行われる。具体的には、（ｎ＋ｍ）ビットのライトデータＷＤの中から、制御信号ＣＴＬの値が「０」の場合は［ｎ＋ｍ−１：ｍ］、制御信号ＣＴＬの値が「１」の場合は［ｎ−１：０］が選択されるようになっている。
【００７８】
また、カウンタ回路５０には、マルチプレクサ６８が設けられている。マルチプレクサ６８には、（ｎ＋ｍ）ビットのカウント信号ｑｏ１、ｑｏ２が入力されるようになっている。マルチプレクサ６８は、アドレス信号ＡＤに基づいて、カウント信号ｑｏ１、ｑｏ２の何れか一方を選択して、リードデータＲＤとして出力するようになっている。
【００７９】
なお、カウント信号ｑｏ１は、第１のカウンタ１２の出力端子Ｑ１から出力されるｍビットのカウント信号ｑ１と、マルチプレクサ７０によって選択されたｎビットの信号を合成して生成されるようになっている。マルチプレクサ７０では、制御信号ＣＴＬに基づいて、第２のカウンタ１４の出力端子Ｑ２から出力されるｎビットのカウント信号ｑ２と、ｎビットの「０」信号の何れか一方が選択されるようになっている。
【００８０】
また、カウント信号ｑｏ２は、第２のカウンタ１４の出力端子Ｑ２から出力されるｎビットのカウント信号ｑ２とｍビットの「０」信号を合成して生成されるようになっている。
【００８１】
次に、第２の実施の形態の作用を説明する。なお、ここでは、第１のカウンタ１２と第２のカウンタ１４を連結使用／分割使用する際のリード／ライト動作について説明する。
【００８２】
＜連結使用＞（ＣＴＬ＝０）
カウント回路５０において、第１のカウンタ１２と第２のカウンタ１４を連結使用する場合について説明する。なお、前述の第１の実施の形態で説明したように、制御信号ＣＴＬの値を「０」に設定することにより、第１のカウンタ１２と第２のカウンタ１４を（ｎ＋ｍ）ビットの１チャンネルのカウンタとして連結使用することができる。
【００８３】
ここで、ライト信号ＷＲの値を「１」に設定し、アドレス信号ＡＤの値を「０」に設定すると、ＡＮＤ回路５８、ＡＮＤ回路６４のＡＮＤ演算結果が共に「１」、すなわち選択信号Ｓ１、Ｓ２の値が共に「１」になる。
【００８４】
詳しくは、インバータ回路５６によって、アドレス信号ＡＤを反転し、ＡＮＤ回路５８では、インバータ回路５６からの出力信号とライト信号ＷＲのＡＮＤ演算を行われる。アドレス信号ＡＤの値「０」を反転すると「１」であり、ライト信号ＷＲの値も「１」であるので、ＡＮＤ回路５８のＡＮＤ演算結果は「１」となる。これにより、選択信号Ｓ１として、「１」の値の信号が出力される。
【００８５】
また、ＮＡＮＤ回路６２によって、インバータ回路５６からの出力信号と制御信号ＣＴＬのＮＡＮＤ演算を行って、ＡＮＤ回路６４によって、ＮＡＮＤ回路６２からの出力信号とライト信号ＷＲのＡＮＤ演算を行われる。インバータ回路５６からの出力信号の値は「１」、制御信号ＣＴＬの値は「０」であるので、ＮＡＮＤ回路６２のＮＡＮＤ演算結果は「１」となり、ライト信号ＷＲの値は「１」であるので、ＡＮＤ回路６４によるＡＮＤ演算結果は「１」となる。これにより、選択信号Ｓ２として、「１」の値の信号が出力される。
【００８６】
選択信号Ｓ１、Ｓ２の値が共に「１」であるので、第１のカウンタ１２、第２のカウンタ１４では、カウントアップ動作ではなく、ライトデータＷＤの書込み（ライト）が行われる。
【００８７】
詳しくは、マルチプレクサ５４では、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｍ−１：０］が選択され、第１のカウンタ１２に、ライトデータＷＤの［ｍ−１：０］が書き込まれる。一方、マルチプレクサ６０では、マルチプレクサ６６によって選択されたライトデータＷＤが選択される。マルチプレクサ６６では、制御信号ＣＴＬの値が「０」であるので、ライトデータＷＤの［ｎ＋ｍ−１：ｍ］が選択される。したがって、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｎ＋ｍ−１：ｍ］が第２のカウンタ１４に書き込まれる。
【００８８】
このように、連結使用する（制御信号ＣＴＬの値が「０」）場合に、ライト信号ＷＤの値を「１」、アドレス信号ＡＤの値を「０」に設定すると、第１のカウンタ１２のカウント値がライトデータＷＤの［ｍ−１：０］、第２のカウンタ１４カウント値がライトデータＷＤの［ｎ＋ｍ−１：ｍ］にセットされる。言換えると、第１のカウンタ１２と第２のカウンタ１４を（ｎ＋ｍ）ビットの１チャンネルのカウンタとして連結使用する場合の初期値として、（ｎ＋ｍ）ビットのライトデータＷＤで示される値を設定することができる。
【００８９】
次に、ライト信号ＷＲの値が「０」に設定されると、ＡＮＤ回路５８、ＡＮＤ回路６４のＡＮＤ演算結果が共に「０」、すなわち選択信号Ｓ１、Ｓ２の値が共に「０」になる。これにより、第１のカウンタ１２、第２のカウンタ１４において、カウントアップ動作が実施される。すなわち、前述の第１の実施の形態と同様に、第１のカウンタ１２と第２のカウンタ１４を（ｎ＋ｍ）ビットの１チャンネルのカウンタとして連結使用されて、クロック信号ＣＬＫ１に従ってカウントアップ動作が行われる。
【００９０】
ここで、連結使用時は、制御信号ＣＴＬの値が「０」であるので、マルチプレクサ６８には、カウント信号ｑｏ１として、ｍビットのカウント信号ｑ１とｎビットのカウント信号ｑ２が合成されて生成された（ｎ＋ｍ）ビットの信号が入力される。すなわち、カウント信号ｑｏ１は、第１のカウンタ１２と第２のカウンタ１４を（ｎ＋ｍ）ビットの１チャンネルのカウンタとして連結使用したカウント値を示している。なお、マルチプレクサ６８に入力されるもう一方のカウント信号ｑｏ２は、制御信号ＣＴＬに依らず、カウント信号ｑ２とｍビットの「０」信号を合成して生成された（ｎ＋ｍ）ビットの信号、すなわち第２のカウンタ１４のカウント値を示す信号である。
【００９１】
このとき、アドレス信号ＡＤの値が「０」に設定されると、マルチプレクサ６８によってカウント信号ｑｏ１が選択されて、リードデータＲＤとして出力される。すなわち、カウンタ回路５０から、第１のカウンタ１２と第２のカウンタ１４を連結使用した（ｎ＋ｍ）ビットのカウント値を読み出す（リードする）ことができる。
【００９２】
なお、カウンタ回路５０では、連結使用時（制御信号ＣＴＬの値が「０」のとき）に、アドレス信号ＡＤの値を「１」に設定した場合については、その動作を保証しない。
【００９３】
＜分割使用＞（ＣＴＬ＝１）
次に、カウント回路５０において、第１のカウンタ１２と第２のカウンタ１４を分割使用する場合について説明する。なお、前述の第１の実施の形態で説明したように、制御信号ＣＴＬの値を「１」に設定することにより、第１のカウンタ１２をｍビットのカウンタ、第２のカウンタ１４をｎビットのカウンタと、２チャンネルのカウンタとして分割使用することができる。
【００９４】
ここで、ライト信号ＷＲの値を「１」に設定し、アドレス信号ＡＤの値を「０」に設定すると、ＡＮＤ回路５８のＡＮＤ演算結果が「１」、ＡＮＤ回路６４のＡＮＤ演算結果が「０」になる。すなわち選択信号Ｓ１の値が「１」、選択信号Ｓ２の値が「０」になる。
【００９５】
したがって、第１のカウンタ１２では、カウントアップ動作ではなく、ライトデータＷＤの書込み（ライト）が行われる。詳しくは、マルチプレクサ５４では、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｍ−１：０］が選択され、第１のカウンタ１２に、ライトデータＷＤの［ｍ−１：０］が書き込まれる。一方、第２のカウンタ１４では、ライトデータＷＤの書込み（ライト）は行われずに、クロック信号ＣＬＫ２に従ったカウントアップ動作が行われる。
【００９６】
また、ライト信号ＷＲの値を「１」に設定し、アドレス信号ＡＤの値を「１」に設定すると、ＡＮＤ回路５８のＡＮＤ演算結果が「０」、ＡＮＤ回路６４のＡＮＤ演算結果が「１」になる。すなわち、選択信号Ｓ１の値が「０」、選択信号Ｓ２の値が「１」となり、アドレス信号ＡＤの値が「０」の場合と反対になる。
【００９７】
これにより、第１のカウンタ１２では、ライトデータＷＤの書込み（ライト）は行われずに、クロック信号ＣＬＫ１に従ったカウントアップ動作が行われる。一方、第２のカウンタ１４では、カウントアップ動作ではなく、ライトデータＷＤの書込み（ライト）が行われる。このとき、第２のカウンタ１４には、マルチプレクサ６６で選択されたライトデータＷＤが選択されて書き込まれる。マルチプレクサ６６では、制御信号ＣＴＬの値が「１」であるので、ライトデータＷＤの［ｎ−１：０］が選択される。したがって、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｎ−１：０］が第２のカウンタ１４に書き込まれる。
【００９８】
このように、分割使用する（制御信号ＣＴＬの値が「１」）場合に、ライト信号ＷＤの値を「１」に設定し、アドレス信号の値を「０」にすることで、第１のカウンタ１２のカウント値をライトデータＷＤの［ｍ−１：０］にセットすることができる。またアドレス信号の値を「１」にすることで、第２のカウンタ１４のカウント値をライトデータＷＤの［ｎ−１：０］にセットすることができる。
【００９９】
言換えると、第１のカウンタ１２を独立したｍビットのカウンタとして使用する場合の初期値として、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｍ−１：０］で示される値を設定することができる。また、第２のカウンタ１４を独立したｎビットのカウンタとして使用する場合の初期値として、（ｎ＋ｍ）ビットのライトデータＷＤのうちの［ｎ−１：０］で示される値を設定することができる。
【０１００】
次に、ライト信号ＷＲの値が「０」の設定されると、ＡＮＤ回路５８、ＡＮＤ回路６４のＡＮＤ演算結果が共に「０」、すなわち選択信号Ｓ１、Ｓ２の値が共に「０」になる。これにより、第１のカウンタ１２、第２のカウンタ１４では、カウントアップ動作が実施される。すなわち、前述の第１の実施の形態と同様に、第１のカウンタ１２をｍビットのカウンタ、第２のカウンタ１４をｎビットのカウンタと、２チャンネルのカウンタとして分割使用されて、第１のカウンタ１２ではクロック信号ＣＬＫ１に従って、第２のカウンタ１４ではクロック信号ＣＬＫ２に従ってカウントアップ動作が行われる。
【０１０１】
ここで、分割使用時は、制御信号ＣＴＬの値が「１」であるので、マルチプレクサ６８には、カウント信号ｑｏ１として、ｍビットのカウント信号ｑ１とｎビットの「０」信号を合成して生成された（ｎ＋ｍ）ビットの信号が入力される。すなわち、カウント信号ｑｏ１は、第１のカウンタ１２をｍビットのカウンタとして分割使用したカウント値を示している。また、マルチプレクサ６８に入力されるもう一方のカウント信号ｑｏ２は、前述のように、カウント信号ｑ２とｍビットの「０」信号を合成して生成された（ｎ＋ｍ）ビットの信号であり、第２のカウンタ１４をｎビットのカウンタとして分割使用したカウント値を示している。
【０１０２】
すなわち、マルチプレクサ６８では、第１のカウンタ１２をｍビットのカウンタ、第２のカウンタ１４をｎビットのカウンタに分割使用したときの、第１のカウンタ１２のカウント値と、第２のカウンタ１４のカウント値とが選択可能となっている。
【０１０３】
このとき、アドレス信号ＡＤの値が「０」に設定されると、マルチプレクサ６８によってカウント信号ｑｏ１が選択されて、リードデータＲＤとして出力される。すなわち、カウンタ回路５０から、第１のカウンタ１２をｍビットのカウンタとして分割使用したときのカウント値を読み出す（リードする）ことができる。
【０１０４】
アドレス信号ＡＤの値が「１」に設定されると、マルチプレクサ６８によってカウント信号ｑｏ２が選択されて、リードデータＲＤとして出力される。すなわち、カウンタ回路５０から、第２のカウンタ１４をｎビットのカウンタとして分割使用したときのカウント値を読み出す（リードする）ことができる。
【０１０５】
このように、分割使用する（制御信号ＣＴＬの値が「１」）場合は、ライト信号ＷＤの値を「０」に設定し、アドレス信号の値を「０」／「１」に切替えることにより、第１のカウンタ１２のカウント値と、第２のカウンタ１４のカウント値とで切替えて読み出すことができる。
【０１０６】
上記のカウント回路５０におけるリード／ライト動作についてまとめると、表１のようになる。
【０１０７】
【表１】
0004028147.tif 000002
【０１０８】
このように、第２の実施の形態では、切替回路の挿入によって、第１のカウンタ１２と第２のカウンタ１４を連結使用／分割使用することができるとともに、連結使用の場合と分割使用の場合とで別々の初期値を設定することができる。これにより、より柔軟性の富んだ回路構成が可能となる。
【０１０９】
なお、上記では、説明の簡便さのために、第１のカウンタ１２と第２のカウンタ１４の２つのカウンタを連結使用／分割使用する例を示したが、当然ながら、切替回路を複数個挿入することによって、３つ以上のカウンタを連結使用／分割使用することも可能である。なお、切替回路は、（カウンタ回路の全ビット数−１）個まで挿入可能である。
【０１１０】
また、上記では、本発明の切替え手段を実現するための回路の一例として、制御回路１６、切替回路５２を示したものであり、本発明はこれに限定されるものではない。
【０１１１】
【発明の効果】
上記に示したように、本発明は、複数チャンネルのパルス数をカウントでき、且つ小型で低コストで実現できるという優れた効果を有する。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係るカウンタ回路の構成を示す回路図である。
【図２】  連結使用時のカウンタ回路における各種信号のタイミングチャートである。
【図３】  分割使用時のカウンタ回路における各種信号のタイミングチャートである。
【図４】  本発明の第２の実施の形態に係るカウンタ回路の構成を示す回路図である。
【符号の説明】
１０      カウンタ回路
１２      第１のカウンタ
１４      第２のカウンタ
１６      制御回路
１８      マルチプレクサ
２０      ＡＮＤ回路
２２      ＯＲ回路
５０      カウンタ回路
５２      切替回路
５４      マルチプレクサ
５６      インバータ回路
５８      ＡＮＤ回路
６０      マルチプレクサ
６２      ＮＡＮＤ回路
６４      ＡＮＤ回路
６６      マルチプレクサ
６８      マルチプレクサ
７０      マルチプレクサ
【図１】
0004028147.tif 000003
【図２】
0004028147.tif 000004
【図３】
0004028147.tif 000005
【図４】
0004028147.tif 000006