(57)【特許請求の範囲】
【請求項１】
複数の容量センサ電極を備えた容量検出型センサにおいて、
半導体基板と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、
前記第１の静電気放電電極膜上に形成された導電性の第２の静電気放電電極膜と、
前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する静電気放電ホールが設けられたカバー膜とを有し、
前記静電気放電ホールは、複数の開口部の集合により構成されていることを特徴とする容量検出型センサ。
【請求項２】
複数の容量センサ電極を備えた容量検出型センサにおいて、
半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、
前記第１の絶縁膜及び前記第１の放電電極膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の静電気放電電極膜と電気的に接続された第２の静電気放電電極膜と、
前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする容量検出型センサ。
【請求項３】
複数の容量センサ電極を備えた容量検出型センサにおいて、
半導体基板と、
前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、
前記第１の絶縁膜及び前記第１の放電電極膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の開口部内に形成されて前記第１の静電気放電電極膜と電気的に接続された導電体プラグと、
前記導電体プラグの上に形成されて前記導電体プラグと電気的に接続された第２の静電気放電電極膜と、
前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする容量検出型センサ。
【請求項４】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記半導体基板及び前記トランジスタに通じるコンタクトホールをそれぞれ形成する工程と、
前記第１の層間絶縁膜の上に、前記第１の層間絶縁膜のコンタクトホールを介して前記半導体基板に電気的に接続する第１の配線と前記トランジスタに電気的に接続する第２の配線とを形成する工程と、
前記第１の層間絶縁膜の上に、前記第１及び第２の配線を覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１及び第２の配線に通じるコンタクトホールをそれぞれ形成する工程と、
前記第２の層間絶縁膜の上に、前記第２の層間絶縁膜のコンタクトホールを介して前記第１の配線に電気的に接続する第１の静電気放電電極膜と前記第２の配線に電気的に接続する第３の配線とを形成する工程と、
前記第２の層間絶縁膜の上に、前記第１の静電気放電電極膜及び前記第３の配線を覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記第１の静電気放電電極膜が露出する開口部と前記第３の配線に通じるコンタクトホールとを形成する工程と、
前記１の静電気放電電極膜の上に、第２の静電気放電電極膜を形成する工程と、
前記第３の層間絶縁膜の上に前記第３の層間絶縁膜のコンタクトホールを介して前記第３の配線に電気的に接続する容量センサ電極を形成する工程と、
前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、
前記第２の静電気放電電極膜の上方に、前記カバー膜の表面から前記第２の静電気放電電極膜に通じる複数の孔を形成する工程と
を有することを特徴とする容量検出型センサの製造方法。
【請求項５】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に前記半導体基板及び前記トランジスタに通じるコンタクトホールをそれぞれ形成する工程と、
前記第１の層間絶縁膜の上に、前記第１の層間絶縁膜のコンタクトホールを介して前記半導体基板に電気的に接続する第１の配線と前記トランジスタに電気的に接続する第２の配線とを形成する工程と、
前記第１の層間絶縁膜の上に、前記第１及び第２の配線を覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１及び第２の配線に通じるコンタクトホールをそれぞれ形成する工程と、
前記第２の層間絶縁膜の上に、前記第２の層間絶縁膜のコンタクトホールを介して前記第１の配線に電気的に接続する第１の静電気放電電極膜と前記第２の配線に電気的に接続する第３の配線とを形成する工程と、
前記第２の層間絶縁膜の上に、前記第１の静電気放電電極膜及び前記第３の配線を覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記第１の静電気放電電極膜に通じる複数のコンタクトホールと前記第３の配線に通じるコンタクトホールとを形成する工程と、
前記第３の層間絶縁膜の上に、前記第１の静電気放電電極膜に通じるコンタクトホールを介して前記第１の静電気放電電極膜に電気的に接続する第２の静電気放電電極膜を形成する工程と、
前記第３の層間絶縁膜の上に、前記第３の配線に通じるコンタクトホールを介して前記第３の配線に電気的に接続する容量センサ電極を形成する工程と、
前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、
前記第２の静電気放電電極膜の上方に、前記カバー膜の表面から前記第２の静電気放電電極膜に通じる孔を形成する工程と
を有することを特徴とする容量検出型センサの製造方法。
【請求項６】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に、前記半導体基板及び前記トランジスタに通じるコンタクトホールをそれぞれ形成する工程と、
前記第１の層間絶縁膜の上に、前記第１の層間絶縁膜のコンタクトホールを介して前記半導体基板に電気的に接続する第１の配線と前記トランジスタに接続する第２の配線とを形成する工程と、
前記第１の層間絶縁膜の上に、前記第１及び第２の配線を覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１及び第２の配線に通じるコンタクトホールをそれぞれ形成する工程と、
前記第２の層間絶縁膜の上に、前記第２の層間絶縁膜のコンタクトホールを介して前記第１の配線に電気的に接続する第１の静電気放電電極膜と前記第２の配線に電気的に接続する第３の配線とを形成する工程と、
前記第２の層間絶縁膜の上に、前記第１の静電気放電電極膜及び前記第３の配線を覆う第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜に、前記第１の静電気放電電極膜が露出する開口部と前記第３の配線に通じるコンタクトホールとを形成する工程と、
前記第３の層間絶縁膜の開口部に導電体を埋め込んでプラグを形成する工程と、
前記第３の層間絶縁膜の上に、前記プラグを介して前記第１の静電気放電電極膜に電気的に接続する第２の静電気放電電極膜を形成する工程と、
前記第３の層間絶縁膜の上に、前記第３の層間絶縁膜のコンタクトホールを介して前記第３の配線に電気的に接続する容量センサ電極を形成する工程と、
前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、
前記第２の静電気放電電極膜の上方に、前記カバー膜の表面から前記第２の静電気放電電極膜に通じる孔を形成する工程と
を有することを特徴とする容量検出型センサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気による破損を防止するための静電気放電（ElectroStatic Discharge ：以下、ＥＳＤという）ホールを備えた容量検出型センサに関し、特に指紋の検出に好適な容量検出型センサに関する。
【０００２】
【従来の技術】
近時、高度情報化社会の到来により、資産だけでなく情報のセキュリティーを確保する必要性が高まっており、これに伴って個人を識別するシステムが要求されるようになった。このようなシステムの一つに、指紋の紋様を認識して個人を識別する指紋検出装置がある。
【０００３】
指紋検出装置では、一般的に光学検出型指紋センサが使用されている。しかし、光学検出型指紋センサではシステムが比較的大規模になるため、低コスト化が難しいという欠点がある。そこで、システムが比較的簡単で低コスト化が可能な容量検出型指紋センサの需要が高まっている。
【０００４】
図２０は従来の容量検出型指紋センサの構成を示す平面図、図２１は同じくその模式断面図である。
【０００５】
半導体基板５０上には、多数の微小な容量センサ電極５３がマトリクス状に配列して形成されている。これらの容量センサ電極５３は、半導体基板５０に形成された駆動回路５１に接続されている。また、これらの容量センサ電極５３の上には、絶縁材料からなるカバー膜５５が形成されている。
【０００６】
カバー膜５５にはＥＳＤホール５４が選択的に形成されている。これらのＥＳＤホール５４は容量センサ電極５３の角部近傍に形成されており、ＥＳＤホール５４の底部にはＥＳＤ電極５６が配置されている。このＥＳＤ電極５６は半導体基板５０に電気的に接続しており、半導体基板５０を介して接地される。
【０００７】
このように構成された容量検出型指紋センサにおいて、指紋を検出するときには、まず、駆動回路５１から容量センサ電極５３に一定の電荷を充填する。その後、図２２に示すように、カバー膜５５の上に被験者の指を接触させると、指と容量センサ電極５３との間の容量により、容量センサ電極５３の電位が変化する。このとき、指の凹凸（指紋）のために指と容量センサ電極５３との間隔が場所によって異なり、各容量センサ電極５３の電位にばらつきが発生する。一定の時間が経過したら、駆動回路５１は各容量センサ電極５３の電位を検出し、その検出結果を基に電位の分布を示す画像が生成される。前述したように、容量センサ電極５３の電位は指の凹凸（指紋）に関係するので、容量センサ電極５３の電位の分布を示す画像が指紋の紋様を表わしている。
【０００８】
ところで、容量検出型指紋センサでは、被験者の指をカバー膜５５の上に直接接触させる必要がある。このとき、人体に帯電している静電気（数千Ｖ）が容量センサ電極５３に放電して、カバー膜５５を破壊してしまうおそれがある。
【０００９】
このような放電による指紋センサの破損を防止するために、ＥＳＤホール５４が設けられている。従来、ＥＳＤホール５４は直径が５μｍ又はそれ以上であり、図２０に示すように、容量センサ電極５３の角部近傍に配置されている。人体に帯電した静電気は、容量センサ電極５３よりもＥＳＤホール５４内のＥＳＤ電極５６に優先的に放電するので、放電によるカバー膜５５の破壊が回避される。
【００１０】
【発明が解決しようとする課題】
本願発明者は、上述した従来の容量検出型指紋センサには以下に示す問題点があると考える。すなわち、人間の指の表面には、水分や塩分が付着している。指紋を検出するときには、指の表面を指紋センサの表面に接触させる必要があるが、このとき、指に付着していた水分や塩分がＥＳＤホール５４内に進入する。通常、ＥＳＤ電極５６は、導電性が優れているアルミニウム膜と、耐食性が優れているＴｉＮ膜との積層構造を有している。しかし、ＴｉＮ膜に亀裂が発生していると、そこから水分や塩分がアルミニウム膜に進入し、アルミニウム膜が腐食してしまう。
【００１１】
図２３は、ＥＳＤホールの顕微鏡写真を示す図である。この図２３に示すように、従来の容量検出型指紋センサでは、アルミニウム膜を被覆するＴｉＮ膜に亀裂（図中、円で囲んだ部分）が発生することが多い。このような容量検出型指紋センサに対し塩水噴霧（１２時間）による加速試験を行うと、ＴｉＮ膜の亀裂から進入した水分及び塩分によってアルミニウム膜が激しく腐食される。その結果、配線や素子にダメージを与えて、センサとしての機能が失われてしまう。
【００１２】
ＴｉＮ膜に亀裂が発生する原因は明らかでないものの、アルミニウムの熱膨張係数とＴｉＮの熱膨張係数との差が比較的大きいため成膜時やチップ切断時の熱によりアルミニウム膜とＴｉＮ膜との界面に大きな応力が発生することや、熱によりアルミニウム膜中のグレインが移動してＴｉＮ膜に応力が発生することなどが考えられる。
【００１３】
ＥＳＤ電極を、アルミニウムよりも耐腐食性が高い金属により形成することも考えられる。しかし、ＥＳＤ電極は駆動回路の配線と同時に形成するので、配線材料と異なる金属でＥＳＤ電極を形成すると、製造工程数が増加して、製品コストが上昇するという新たな問題が発生する。
【００１４】
以上から、本発明の目的は、放電によるカバー膜の破損を防止できるとともに、ＥＳＤ電極が腐食しにくく、長期間にわたって高い信頼性を確保できる容量検出型センサ及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の容量検出型センサは、複数の容量センサ電極を備えた容量検出型センサにおいて、半導体基板と、前記半導体基板の上に形成された絶縁膜と、前記絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、前記第１の静電気放電電極膜上に形成された導電性の第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する静電気放電ホールが設けられたカバー膜とを有し、前記静電気放電ホールは、複数の開口部の集合により構成されていることを特徴とする。
【００１６】
従来の容量検出型指紋センサでは１つの静電気放電電極に対し１つの開口部が設けられていたのに対し、本発明においては、１つの静電気放電電極に対し複数の開口部が設けられている。これにより、温度変化等により第１の静電気放電電極膜と第２の静電気放電電極膜との間に発生する応力が複数の開口部により分散され、第２の静電気放電電極膜に亀裂が発生することが防止される。
【００１７】
本発明の他の容量検出型センサは、複数の容量センサ電極を備えた容量検出型センサにおいて、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、前記第１の絶縁膜及び前記第１の放電電極膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の静電気放電電極膜と電気的に接続された第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする。
【００１８】
本発明においては、第１の静電気放電電極膜の上に第２の絶縁膜が形成されており、この第２の絶縁膜の上に第２の静電気放電電極膜が形成されている。そして、第２の放電電極膜は、第２の絶縁膜に形成されたコンタクトホールを介して第１の静電気放電電極膜と電気的に接続されている。これにより、温度変化等により第１の静電気放電電極膜と第２の静電気放電電極膜との間の温度変化によるずれ量が小さくなり、第２の静電気放電電極膜に亀裂が発生することが防止される。
【００１９】
本発明の更に他の容量検出型センサは、複数の容量センサ電極を備えた容量検出型センサにおいて、半導体基板と、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記半導体基板と電気的に接続された導電性の第１の静電気放電電極膜と、前記第１の絶縁膜及び前記第１の放電電極膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜の開口部内に形成されて前記第１の静電気放電電極膜と電気的に接続された導電体プラグと、前記導電体プラグの上に形成されて前記導電体プラグと電気的に接続された第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする。
【００２０】
本発明においては、第１の静電気放電電極膜の上に導電体プラグが形成されており、この導電体プラグの上に第２の静電気放電電極膜が形成されている。従って、導電体プラグを例えばタングステンのように腐食しにくい材料で形成することにより、第２の静電気放電電極膜に亀裂が発生しても、第１の静電気放電電極膜の腐食が回避される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２２】
（第１の実施の形態）
図１は本発明の第１の実施の形態の容量検出型センサ（指紋センサ）の構成を示す平面図、図２は同じくその模式断面図である。
【００２３】
シリコン半導体基板１０上には、一辺が約１００μｍのほぼ正方形の多数の微小な容量センサ電極２２がマトリクス状に配列して形成されている。これらの容量センサ電極２２は、半導体基板１０に形成された駆動回路１１に接続されている。また、これらの容量センサ電極２２の上には、ＳｉＯ2 及びＳｉＮ等の絶縁物からなるカバー膜２３が約８００ｎｍの厚さに形成されている。
【００２４】
カバー膜２３にはＥＳＤホール部１８が設けられており、このＥＳＤホール部１８には複数のＥＳＤホールが形成されている。１個のＥＳＤホールは直径が５μｍ以下であることが好ましく、本実施の形態ではＥＳＤホールは一辺が０．８５μｍのほぼ矩形の形状を有している。これらのＥＳＤホールの底部には、半導体基板１０と電気的に接続したＥＳＤ電極２１が配置されている。本実施の形態の容量検出型センサでは、図１に示すように、相互に隣接する４個の容量センサ電極２２により１個の電極ブロックが構成され、ＥＳＤホール部１８は各電極ブロックの角部近傍にそれぞれ配置されている。また、ＥＳＤ電極２１は、半導体基板１０を介して接地される。
【００２５】
図３はＥＳＤホール部１８の断面図であり、図４は同じくそのＥＳＤホール部１８の平面図、図５は容量センサ電極２２の形成部における断面図である。これらの図を参照して、本実施の形態の容量検出型センサの構成をより詳細に説明する。なお、実際には駆動回路１１は複数のトランジスタにより形成されるが、図５では容量センサ電極２２と電気的に接続されたトランジスタのみを図示している。
【００２６】
半導体基板１０には、ＥＳＤ電極２１と接続される高濃度不純物領域１０ａと、駆動回路１１を構成するトランジスタのソース／ドレイン領域１０ｂとが形成されており、一対のソース／ドレイン領域１０ｂ間の領域の上にはゲート絶縁膜（図示せず）を介してゲート電極１２が形成されている。
【００２７】
半導体基板１０及びゲート電極１２の上には、例えばＳｉＯ2 からなる第１の層間絶縁膜１３が形成されている。この第１の層間絶縁膜１３上には、アルミニウムを主成分とする材料により第１層配線（パッド）１５ａ，１５ｂが形成されている。配線１５ａは第１の層間絶縁膜１３内に埋め込まれたタングステン（Ｗ）プラグ１４を介して高濃度不純物領域１０ａに電気的に接続され、配線１５ｂは他のタングステンプラグ１４を介してゲート電極１２に電気的に接続されている。
【００２８】
第１の層間絶縁膜１３及び第１層配線１５ａ，１５ｂの上には、例えばＳｉＯ2 からなる第２の層間絶縁膜１６が形成されている。この第２の層間絶縁膜１６の上には第１の静電気放電電極膜１８ａと、第２層配線（パッド）１８ｂとが形成されている。これらの第１の静電気放電電極１８ａ及び第２層配線１８ｂは、アルミニウムを主成分とする材料により形成されている。第１の静電気放電電極膜１８ａは、第２の層間絶縁膜１６内に埋め込まれたタングステンプラグ１７を介して第１層配線１５ａに電気的に接続されている。また、第２層配線１８ｂは、他のタングステンプラグ１７を介して第１層配線１５ｂに電気的に接続されている。
【００２９】
なお、第１層配線１５ａ，１５ｂと同一の配線層、及び第２層配線１８ｂと同じ配線層にはそれぞれ駆動回路１１を構成するための配線が形成されている。
【００３０】
第２層間絶縁膜１６の上には、例えばＳｉＯ2 からなる第３の層間絶縁膜１９が形成されている。但し、ＥＳＤホール部１８では第１の静電気放電電極膜１８ａの上方の第３の層間絶縁膜１９が開口されており、第１の静電気放電電極膜１８ａの上には厚さが約２００ｎｍのＴｉＮ膜からなる第２の静電気放電電極膜２０が形成されている。第２の静電気放電電極膜２０の縁部は、第１の静電気放電電極膜１８ａの上から第３の層間絶縁膜１９の上に延出している。これらの第１の静電気放電電極膜１８ａ及び第２の静電気放電電極膜２０により、ＥＳＤ電極２１が構成される。
【００３１】
また、第２層配線１８ｂの上にも第３の層間絶縁膜１９の開口部が設けられており、第３の層間絶縁膜１９の上には、この開口部を介して第２層配線１８ｂに電気的に接続された容量センサ電極２２が形成されている。この容量センサ電極２２も、アルミニウムを主成分とする材料により形成されている。
【００３２】
第３の層間絶縁膜１９、第２の静電気放電電極膜２０及び容量センサ電極膜２２の上には、ＳｉＮ及びＳｉＯ2 等の絶縁物からなるカバー膜２３が形成されている。但し、ＥＳＤホール部１８では、カバー膜２３に第２の静電気放電電極膜２０に到達する複数のＥＳＤホール２４が形成されている。本実施の形態では、図４に示すように、ＥＳＤホール２４が３行４列に並んで配置されている。なお、ＴｉＮからなる第２の静電気放電電極膜２０に亀裂が発生することを防止するためには、ＥＳＤホール２４のサイズは５μｍ以下とすることが好ましい、本実施の形態では、ＥＳＤホール２４のサイズは、０．８５μｍ×０．８５μｍとする。
【００３３】
このように構成された本実施の形態の容量検出型センサにおいて、指紋を検出するときには、まず、駆動回路１１から容量センサ電極２２に一定の電荷を充填する。その後、カバー膜２３の上に被験者の指を接触させると、指と容量センサ電極２２との間の容量により、容量センサ電極２２の電位が変化する。このとき、指の凹凸（指紋）のために、指と容量センサ電極２２との間隔が場所によって異なり、各容量センサ電極２２の電位にばらつきが発生する。一定の時間が経過したら、駆動回路１１は各容量センサ電極２２の電位を検出し、その検出結果を基に電位の分布を示す画像が生成される。前述したように、容量センサ電極２２の電位は指の凹凸（指紋）に関係するので、容量センサ電極２２の電位の分布を示す画像が指紋の紋様を表わしている。
【００３４】
人体の静電気は、容量センサ電極２２よりもＥＳＤホール２４内のＥＳＤ電極２１に優先的に放電するので、放電によるカバー膜２３の破壊が回避される。
【００３５】
本実施の形態では、ＥＳＤ電極２１の上に多数のＥＳＤホール２４が形成されており、且つ、個々のＥＳＤホール２４の面積が小さいので、温度変化等により第１の静電気放電電極膜（アルミニウム膜）１８ａと第２の静電気放電電極膜（ＴｉＮ膜）２０との間に応力が発生しても広い範囲に分散され、第２の静電気放電電極膜２０に亀裂が発生することが防止される。これにより、長期間使用してＥＳＤホール２４内に水分や塩分が進入しても、第１の静電気放電電極膜１８ａの腐食が回避される。従って、本実施の形態の容量検出型センサは、長期間にわたって高い信頼性を維持することができる。
【００３６】
また、本実施の形態では、ＥＳＤ電極２１を容量センサ電極２２よりも下方の配線層に形成している。ＥＳＤ電極２１と容量センサ電極２２とを同じ配線層に形成した場合、カバー膜２３の表面を指で押したときにＥＳＤ電極２１及び容量センサ電極２２の縁部に応力が集中して、カバー膜２３又は層間絶縁膜１９等にクラックが発生することが考えられる。しかしながら、本実施の形態のようにＥＳＤ電極２１と容量センサ電極２２とを異なる配線層に形成することにより、ＥＳＤ電極２１及び容量センサ電極２２の縁部に応力が集中することが抑制され、カバー膜２３及び層間絶縁膜１９等のクラックの発生が回避される。
【００３７】
更に、本実施の形態のように複数のＥＳＤホール２４をＥＳＤホール部１８に均一に配置することにより、ＥＳＤホール部１８にかかる応力がＥＳＤホール部１８全体にほぼ均一に分散されるので、ＥＳＤホール部１８のカバー膜２３にクラックが発生する可能性を低くすることができる。
【００３８】
なお、ＥＳＤホールは、図６に示すように幅が５μｍ以下（例えば、０．８５μｍ）のストライプ状に形成してもよく、図７に示すように、幅が５μｍ以下（例えば、０．８５μｍ）の同心円状に形成してもよい。図６ではＥＳＤホールを符号２４ａで示し、図７ではＥＳＤホールを符号２４ｂ示している。この場合も、上記の実施の形態と同様の効果を得ることができる。
【００３９】
以下、本実施の形態の容量検出型センサの製造方法について、図３，図５を参照して説明する。
【００４０】
まず、ＬＯＣＯＳ（Local Oxidation of Silicon）法又はＳＴＩ（Shallow Trench Isolation）法により絶縁膜又は絶縁溝（図示せず）を形成し、この絶縁膜又は絶縁溝により半導体基板１０を複数の素子領域に分割する。
【００４１】
その後、半導体基板１０の上にゲート絶縁膜を介して厚さが例えば３００ｎｍのゲート電極１２を選択的に形成する。そして、このゲート電極１２をマスクとして半導体基板１０に不純物を導入し、ソース／ドレイン領域１０ｂを形成する。また、ＥＳＤ電極形成領域の半導体基板１０の表面にも不純物を導入して、高濃度不純物領域１０ａを形成する。なお、ゲート電極１２はアルミニウム等の金属により形成してもよく、Ｂ（ボロン）等の不純物が高濃度に導入されたポリシリコンにより形成してもよい。
【００４２】
次に、ＣＶＤ（Chemical Vapor Deposition ）法により、基板１０の上側全面に厚さが約７００ｎｍの第１の層間絶縁膜１３を形成する。この第１の層間絶縁膜は、ＳｉＯ2 膜、ＳｉＯＮ膜及びＳｉＮ膜のいずれか一種の膜、又は２種以上の膜を積層して形成する。その後、第１の層間絶縁膜１３に、高濃度不純物領域１０ａ及びゲート電極１２に到達するコンタクトホールを形成する。
【００４３】
次に、スパッタ法により、基板１０の上側全面にＴｉ膜を約５ｎｍ及びＴｉＮ膜を約１５ｎｍの厚さに形成し、更にタングステン（Ｗ）を約８００ｎｍの厚さに形成し、コンタクトホール内にタングステンを埋め込む。その後、第１の層間絶縁膜１３上のタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ（Chemical Mechanical Polishing ）研磨して、コンタクトホール以外の部分のタングステン膜、ＴｉＮ膜及びＴｉ膜を除去する。これにより、タングステンプラグ１４が形成される。
【００４４】
その後、ＴｉＮ膜を１５ｎｍ、ＡｌＣｕ合金膜を５００ｎｍ、ＴｉＮ膜を１５ｎｍの厚さに順次形成し、これらをフォトリソグラフィ法によりパターニングして、第１層配線１５ａ，１５ｂを形成する。
【００４５】
次に、基板１０の上側全面にＳｉＯ2 からなる第２の層間絶縁膜１６を約１μｍの厚さに形成する。そして、この第２の層間絶縁膜１６に、第１層配線１５ａ，１５ｂに到達するコンタクトホールを形成する。
【００４６】
その後、スパッタ法により、基板１０の上側全面にＴｉ膜を５ｎｍ、ＴｉＮ膜を１５ｎｍの厚さに形成し、更にタングステン膜を形成して、コンタクトホール内にタングステンを埋め込む。その後、第２の層間絶縁膜１６上のタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ研磨して、コンタクトホール外部の部分のタングステン膜、ＴｉＮ膜及びＴｉ膜を除去する。これによりタングステンプラグ１７が形成される。
【００４７】
次に、基板１０の上側全面にＴｉＮ膜を１５ｎｍ、ＡｌＣｕ合金膜を５００ｎｍ、ＴｉＮ膜を１５ｎｍの厚さに順次形成し、これらをフォトリソグラフィ法によりパターニングして、第１の静電気放電電極膜１８ａ及び第２層配線１８ｂを形成する。
【００４８】
次に、基板１０の上側全面に例えばＳｉＯ2 からなる第３の層間絶縁膜１９を約１．３μｍの厚さに形成する。そして、フォトリソグラフィ法により、第３の絶縁膜１９に、第１の静電気放電電極１８ａ及び第２層配線１８ｂに到達する開口部を形成する。
【００４９】
次に、基板上にＴｉＮ膜を約２００μｍの厚さに形成し、このＴｉＮ膜をパターニングして、第２の静電気放電電極膜１８ａを形成する。また、基板１０の上側全面にＴｉＮ膜を１５ｎｍ、ＡｌＣｕ合金膜を５００ｎｍ、ＴｉＮ膜を１５ｎｍの厚さに順次形成し、これらをフォトリソグラフィ法によりパターニングして、容量センサ電極２２を形成する。
【００５０】
次いで、基板１０の上側全面にＳｉＯ2 膜を１００ｎｍ、ＳｉＮ膜を約７００ｎｍの厚さに順次形成してカバー膜２３とする。そして、フォトリソグラフィ法により、ＥＳＤホール部１８のカバー膜２３に、一辺が約０．８５μｍのほぼ矩形の複数のＥＳＤホール２４を形成する。
【００５１】
このようにして、本実施の形態の容量検出型センサを製造することができる。
【００５２】
本実施の形態によれば、ＥＳＤ電極２１を駆動回路１１を構成する配線と同時に形成するので、少ない工程数で容量検出型センサを製造することができる。
【００５３】
（第２の実施の形態）
以下、本発明の第２の実施の形態の容量検出型センサ（指紋センサ）について、図８に示すＥＳＤホール部の断面図、図９に示すＥＳＤホール部の平面図を参照して説明する。
【００５４】
本実施の形態の容量検出型センサが第１の実施の形態と異なる点はＥＤＳホール部の構造が異なることにあり、その他の構造は基本的に第１の実施の形態と同様であるので、図８において図３と同一物には同一符号を付して、重複する部分の説明は省略する。また、容量センサ電極部の構成は基本的に第１の実施の形態と同様であるので、ここでは容量センサ電極部の説明を省略する。
【００５５】
本実施の形態では、第２の静電気放電電極膜（ＴｉＮ膜）２０ａが第３の絶縁膜１９の上に形成されており、カバー膜２３には第２の静電気放電電極２０ａが露出するように、例えば８μｍ×８μｍのＥＳＤホール２６が開口されている。また、第２の静電気放電電極膜２０ａは、第３の層間絶縁膜１９に形成されたコンタクトホール１９ａを介して第１の静電気放電電極膜１８ａに電気的に接続している。コンタクトホール１９ａは、例えば０．８５μｍ×０．８５μｍの大きさであり、図９に示すように、ＥＳＤホール部に３行４列に並んで配置されている。
【００５６】
本実施の形態においては、第２の静電気放電電極膜２０ａが第３の層間絶縁膜１９上に形成されており、コンタクトホール１９ａを介して第１の静電気放電電極膜１８ａに接続されているので、温度変化により第１の静電気放電電極膜１８ａと第２の静電気放電電極膜２０ａとの間に発生する応力が小さく、第２の静電気放電電極膜２０ａに亀裂が発生することが抑制される。また、仮に第３の層間絶縁膜１９上の部分で第２の静電気放電電極膜２０ａに亀裂が発生しても、第１の静電気放電電極膜１８ａの腐食がより確実に防止される。これにより、長期間使用してＥＳＤホール内２６に水分や塩分が進入しても、第１の静電気放電電極膜１８ａが腐食される可能性が低く、長期間にわたって高い信頼性を維持することができる。
【００５７】
なお、第２の層間絶縁膜１９に形成するコンタクトホール１９ａの形状は、図１０に示すようにストライプ状としてもよく、図１１に示すように同心円状にしてもよい。
【００５８】
以下、本実施の形態の容量検出型センサの製造方法について、図８を参照して説明する。
【００５９】
第１の実施の形態と同様の方法により基板１０上に、トランジスタ、第１の層間絶縁膜１３、第１層配線１５ａ、第２の層間絶縁膜１６、タングステンプラグ１４，１７等を形成する。そして、第２の層間絶縁膜１６上にＴｉ膜、アルミニウム膜及びＴｉ膜を順次形成し、これらの積層膜をパターニングして、第１の静電気放電電極１８ａを形成する。
【００６０】
次に、基板１０の上側全面にＳｉＯ2 からなる厚さが約１．３μｍの第３の層間絶縁膜１９を形成する。そして、フォトリソグラフィ法により、この第３の層間絶縁膜１９に、第１の静電気放電電極膜１８ａに到達するコンタクトホール１９ａを形成する。
【００６１】
次に、ＰＶＤ（Physical Vapor Deposition ）法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により、基板１０の上側全面にＴｉＮ膜を約２００ｎｍの厚さに形成する。そして、このＴｉＮ膜をパターニングして、第２の静電気放電電極膜２０ａを形成する。ＥＳＤ電極２１は、第１の静電気放電電極膜１８ａ及び第２の静電気放電電極膜２０ａにより構成される。
【００６２】
一般に、ＰＶＤ法では安定なＴｉＮ膜を安価に形成することができるという利点がある。しかし、ＰＶＤ法によりコンタクトホール内にＴｉＮ膜を形成すると、膜厚が薄い部分ができやすいという難点がある。一方、ＴｉＮ膜をＭＯＣＶＤ法で形成する場合は、コンタクトホール内にも比較的均一な厚さでＴｉＮ膜を形成することができる。
【００６３】
次いで、第１の実施の形態と同様に、基板１０の上側全面に厚さが１００ｎｍのＳｉＯ2 膜と厚さが７００ｎｍのＳｉＮ膜との積層構造のカバー膜２３を形成し、このカバー膜２３に、ＥＳＤ電極２１に到達する開口部２６を形成する。これにより、本実施の形態の容量検出型センサが完成する。
【００６４】
（第３の実施の形態）
以下、本発明の第３の実施の形態の容量検出型センサ（指紋センサ）について、図１２に示すＥＳＤホール部の断面図、図１３に示すＥＳＤホール部の平面図を参照して説明する。
【００６５】
本実施の形態の容量検出型センサが第１の実施の形態と異なる点はＥＳＤホール部の構造が異なることにあり、その他の構造は基本的に第１の実施の形態と同様であるので、図１２において図３と同一物には同一符号を付して、重複する部分の説明は省略する。また、容量センサ電極部の構成は基本的に第１の実施の形態と同様であるので、ここでは容量センサ電極部の説明を省略する。
【００６６】
本実施の形態では、ＴｉＮからなる第２の静電気放電電極膜２０ｂが第３の層間絶縁膜１９の上に形成されており、この第２の静電気放電電極膜２０ｂは第３の層間絶縁膜１９に設けられたコンタクトホール２７を介して第１の静電気放電電極膜１８ａに電気的に接続している。
【００６７】
第３の層間絶縁膜１９及び第２の静電気放電電極膜２０ｂの上にはカバー膜２３が形成されている。そして、ＥＳＤホール２８は、コンタクトホール２７から離れた位置に設けられている。ＥＳＤホール２８の大きさは、例えば約５μｍ×５μｍである。
【００６８】
本実施の形態においては、ＥＳＤホール２８が第１の静電気放電電極膜１８ａと第２の静電気放電電極膜２０ｂとの接続部から離れた位置に形成されているので、仮にＥＳＤホール２８内の第２の静電気放電電極膜２０ｂに亀裂が発生したとしても、第１の静電気放電電極膜１８ａに水分や塩分が進入するおそれはない。これにより、本実施の形態の容量検出型センサにおいても、長期間にわたって高い信頼性を維持することができるという効果が得られる。
【００６９】
なお、ＥＳＤホール２８は、図１４に示すようにコンタクトホール２７を囲むリング状に形成してもよく、図１５に示すようにコンタクトホール２７の周囲に分散して複数個形成してもよい。
【００７０】
以下、本実施の形態の容量検出型センサの製造方法について、図１２を参照して説明する。
【００７１】
第１の実施の形態と同様にして基板１０上に第１の静電気放電電極膜１８ａまで形成した後、基板１０の上側全面に第３の層間絶縁膜１９を形成する。そして、この層間絶縁膜１９に第１の静電気放電電極膜１８ａに到達するコンタクトホール２７を形成した後、基板１０の上側全面にＴｉＮ膜を約２００ｎｍの厚さに形成し、このＴｉＮ膜をパターニングして第２の静電気放電電極膜２０ｂを形成する。このとき、第１の実施の形態と同様に、第３の層間絶縁膜１９の上に容量センサ電極（図示せず）を形成する。
【００７２】
次いで、基板１０の上側全面に厚さが１００ｎｍのＳｉＯ2 膜と厚さが７００ｎｍのＳｉＮ膜とからなるカバー膜２３を形成する。その後、このカバー膜２３に、第２の静電気放電電極２０ｂが露出するＥＳＤホール２８を形成する。この場合に、ＥＳＤホール２８はコンタクトホール２７から離れた位置に形成する。これにより、本実施の形態の容量検出型センサが完成する。
【００７３】
（第４の実施の形態）
図１６は本発明の第４の実施の形態の容量検出型センサ（指紋センサ）の構成を示す平面図、図１７は同じくその容量検出型センサの容量センサ電極間の部分における断面図である。
【００７４】
本実施の形態の容量検出型センサが第１の実施の形態と異なる点はＥＳＤホール部の構造が異なることにあり、その他の構造は基本的に第１の実施の形態と同様であるので、図１６，図１７において図１，図３と同一物には同一符号を付して、重複する部分の説明は省略する。また、図１７では、第１の層間絶縁膜から第２層配線までの図示を省略している。
【００７５】
本実施の形態においては、容量センサ電極２２の角部近傍の第２の層間絶縁膜１９上に、タングステンプラグ１７を介して半導体基板１０に電気的に接続された第１の静電気放電電極膜１８ａが形成されている。また、第３の層間絶縁膜１９の上にはＴｉＮ膜からなる第２の静電気放電電極膜２０ｂが形成されている。この第２の静電気放電電極膜２０ｂは、第３の層間絶縁膜１９に形成されたコンタクトホール２７を介して第１の静電気放電電極膜１８ａに電気的に接続されている。また、第２の静電気放電電極膜２０ｂは容量センサ電極２２間の隙間を覆うように、網目状に形成されている。
【００７６】
ＥＳＤホール２８は、容量センサ電極２２のそれぞれの辺に沿って配列されており、ＥＳＤホール２８の底部には第２の静電気放電電極膜２０ｂが露出している。
【００７７】
本実施の形態の容量検出型センサにおいても、第３の実施の形態と同様に、ＥＳＤホール２８が第１の静電気放電電極膜１８ａと第２の静電気放電電極膜２０ｂとの接続部から離れた位置に形成されているので、ＥＳＤホール２８内に水分や塩分が進入しても、第１の静電気放電電極膜１８ａが腐食されるおそれがなく、長期間にわたって高い信頼性を維持することができる。
【００７８】
また、本実施の形態においては、ＥＳＤホールが高密度に配置され、且つＥＳＤホールの総面積が大きいので、他の実施の形態に比べて放電によるセンサの破損をより確実に防止できるという利点がある。
【００７９】
（第５の実施の形態）
以下、本発明の第５の実施の形態の容量検出型センサ（指紋センサ）について、図１８に示すＥＳＤホール部の断面図、図１９に示すＥＳＤホール部の平面図を参照して説明する。
【００８０】
本実施の形態の容量検出型センサが第１の実施の形態と異なる点はＥＳＤホール部の構造が異なることにあり、その他の構造は基本的に第１の実施の形態と同様であるので、図１８において図３と同一物には同一符号を付して、重複する部分の説明は省略する。また、容量センサ電極部の構成は基本的に第１の実施の形態と同様であるので、ここでは容量センサ電極部の説明を省略する。
【００８１】
本実施の形態では、第３の層間絶縁膜１９にタングステンプラグ（導電体部）２０ｄが埋め込まれており、このタングステンプラグ２０ｄを介して第１の静電気放電電極１８ａとＴｉＮ膜からなる第２の静電気放電電極２０ｃとが電気的に接続されている。ＥＳＤ電極２１は、これらの第１の静電気放電電極膜１８ａ、タングステンプラグ２０ｄ及び第２の静電気放電電極膜２０ｃとにより構成される。
【００８２】
すなわち、本実施の形態では、第１の実施の形態と同様にして第２の層間絶縁膜１６上に第１の静電気放電電極膜１８ａを形成した後、基板１０の上側全面に第３の層間絶縁膜１９を形成する。その後、フォトリソグラフィ法により第３の層間絶縁膜１９に開口部を形成する。そして、基板１０の上側全面に、Ｔｉ膜及びＴｉＮ膜を形成し、更にその上にタングステン膜を形成して、第３の層間絶縁膜１９の開口部にタングステンを埋め込む。その後、ＣＭＰ研磨により第３の層間絶縁膜１９上のタングステン膜、ＴｉＮ膜及びＴｉ膜を除去する。このようにして、タングステンプラグ２０ｄが形成される。
【００８３】
次いで、基板１０の上側全面にＴｉＮ膜を約２００ｎｍの厚さに形成し、このＴｉＮ膜をパターニングして、第２の静電気放電電極膜２０ｃを形成する。その後、厚さが約１００ｎｍのＳｉＯ2 膜及び厚さが約７００ｎｍのＳｉＮ膜を順次形成して、カバー膜２３とする。このようにして、本実施の形態の容量検出型センサが完成する。
【００８４】
なお、プラグ２０ｄの材料はタングステンに限定するものではないが、プラグ２０ｄは第１の静電気放電電極膜１８ａよりも耐食性が高い材料により形成することが必要である。
【００８５】
本実施の形態では、第１の静電気放電電極膜１８ａと第２の静電気放電電極膜２０ｃとの間にタングステンプラグ２０ｄが形成されているため、温度の変化によって第２の静電気放電電極膜（ＴｉＮ膜）２０ｃに亀裂が発生するおそれが少ない。また、仮に第２の静電気放電電極膜２０ｃに亀裂が発生し、更にＥＳＤホール２９内に水分や塩分が進入したとしても、第２の静電気放電電極膜２０ｃと第１の静電気放電電極膜１８ａとの間にタングステンプラグ２０ｄが介在しているため、アルミニウムを主成分とする第１の静電気放電電極膜１８ａが腐食されるおそれがない。従って、本実施の形態の容量検出型センサにおいても、長期間にわたって高い信頼性を維持することができる。
【００８６】
なお、上記第１〜第５の実施の形態ではいずれもＥＳＤ電極がアルミニウムを主成分とする膜とＴｉＮ膜とにより形成されている場合について説明したが、ＥＳＤ電極はこれに限定されるものではない。例えば、駆動回路の配線を銅（Ｃｕ）又は銅合金により形成する場合は、ＥＳＤ電極も銅又は銅合金膜とＴｉＮ膜とにより形成することができる。また、ＴｉＮ膜に替えて、Ｔｉ膜、Ｍｏ（モリブデン）膜及びＷ（タングステン）膜等の高融点金属膜、並びにＭｏＮ膜及びＷＮ膜等の高融点金属窒化膜を使用することができる。
【００８７】
更に、上記実施の形態においてはいずれも本発明を指紋センサに適用した場合について説明したが、これにより本発明が指紋センサに限定されるものではなく、本発明は微細な部分の容量分布を検出するセンサに適用できる。
【００８８】
（付記１）複数の容量センサ電極を備えた容量検出型センサにおいて、基板と、前記基板の上に形成された絶縁膜と、前記絶縁膜上に形成された導電性の第１の静電気放電電極膜と、前記第１の静電気放電電極膜上に形成された導電性の第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する複数の開口部が設けられたカバー膜とを有することを特徴とする容量検出型センサ。
【００８９】
（付記２）前記カバー膜に設けられた開口部は、いずれも直径又は幅が５μｍ以下であることを特徴とする付記１に記載の容量検出型センサ。
【００９０】
（付記３）前記第２の静電気放電電極膜の上に、前記複数の開口部が均一に配置されていることを特徴とする付記１に記載の容量検出型センサ。
【００９１】
（付記４）前記第１の静電気放電電極膜及び前記第２の静電気放電電極膜が前記容量センサ電極よりも、前記基板に近い位置に形成されていることを特徴とする付記１に記載の容量検出型センサ。
【００９２】
（付記５）前記容量センサ電極と前記基板との間に形成されて前記容量センサ電極に電気的に接続された配線を有し、前記第２の静電気放電電極膜が前記配線と同じ配線層に形成されていることを特徴とする付記１に記載の容量検出型センサ。
【００９３】
（付記６）前記カバー膜には、前記開口部がストライプ状に形成されていることを特徴とする付記１に記載の容量検出型センサ。
【００９４】
（付記７）前記カバー膜には、前記開口部が同心円状に形成されていることを特徴とする付記１に記載の容量検出型センサ。
【００９５】
（付記８）前記第１の静電気放電電極膜はアルミニウムを主成分とする金属からなり、前記第２の静電気放電電極膜はＴｉＮからなることを特徴とする付記１に記載の容量検出型センサ。
【００９６】
（付記９）前記第１及び第２の静電気放電電極膜は、前記基板を介して接地されることを特徴とする付記１に記載の容量検出型センサ。
【００９７】
（付記１０）複数の容量センサ電極を備えた容量検出型センサにおいて、基板と、前記基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された導電性の第１の静電気放電電極膜と、前記第１の絶縁膜及び前記第１の静電気放電電極膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第２の絶縁膜に形成されたコンタクトホールを介して前記第１の静電気放電電極膜と電気的に接続された第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする容量検出型センサ。
【００９８】
（付記１１）前記容量センサ電極は、前記第２の絶縁膜上に形成されていることを特徴とする付記１０に記載の容量検出型センサ。
【００９９】
（付記１２）前記第１の静電気放電電極膜はアルミニウムを主成分とする金属からなり、前記第２の静電気放電電極膜はＴｉＮからなることを特徴とする付記１０に記載の容量検出型センサ。
【０１００】
（付記１３）前記カバー膜の開口部は、前記第１の静電気放電電極膜と前記第２の静電気放電電極膜との接続部の上方に形成されていることを特徴とする付記１０に記載の容量型検出センサ。
【０１０１】
（付記１４）前記カバー膜の開口部は、前記第１の静電気放電電極膜と前記第２の静電気放電電極膜との接続部と異なる位置に形成されていることを特徴とする付記１０に記載の容量検出型センサ。
【０１０２】
（付記１５）前記カバー膜の開口部は、前記容量センサ電極の辺に沿って形成されていることを特徴とする付記１４に記載の容量検出型センサ。
【０１０３】
（付記１６）前記第１及び第２の静電気放電電極は、前記基板を介して接地されることを特徴とする付記１０に記載の容量検出型センサ。
【０１０４】
（付記１７）複数の容量センサ電極を備えた容量検出型センサにおいて、基板と、前記基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された導電性の第１の静電気放電電極膜と、前記第１の絶縁膜及び前記第１の静電気放電電極膜の上に形成された第２の絶縁膜と、前記第２の絶縁膜の開口部内に形成されて前記第１の静電気放電電極膜と電気的に接続された導電体プラグと、前記導電体プラグの上に形成されて前記導電体プラグと電気的に接続された第２の静電気放電電極膜と、前記複数の容量センサ電極の上を覆い、且つ、前記第２の静電気放電電極膜に到達する開口部が設けられたカバー膜とを有することを特徴とする容量検出型センサ。
【０１０５】
（付記１８）前記第１の静電気放電電極膜はアルミニウムを主成分とする金属からなり、前記導電体部はタングステンを主成分とする金属からなり、前記第２の静電気放電電極膜はＴｉＮからなることを特徴とする付記１７に記載の容量検出型センサ。
【０１０６】
（付記１９）前記容量センサ電極が前記第２の絶縁膜の上に形成されていることを特徴とする付記１７に記載の容量検出型センサ。
【０１０７】
（付記２０）前記導電体プラグが前記第１の静電気放電電極膜に比して腐食しにくい材料により形成されていることを特徴とする付記１７に記載の容量検出型センサ。
【０１０８】
（付記２１）前記第１及び第２の静電気放電電極は、前記基板を介して接地されることを特徴とする付記１７に記載の容量検出型センサ。
【０１０９】
（付記２２）半導体基板にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に第１のコンタクトホールを形成する工程と、前記第１の層間絶縁膜上に第１層配線を形成する工程と、前記第１の層間絶縁膜の上に前記第１層配線を覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に第２のコンタクトホールを形成する工程と、前記第２の層間絶縁膜の上に、第２層配線と、前記第１のコンタクトホール、前記第１層配線及び前記第２のコンタクトホールを介して前記トランジスタに電気的に接続する第１の静電気放電電極膜とを形成する工程と、前記第２の層間絶縁膜の上に前記第２層配線及び前記第１の静電気放電電極膜を覆う第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜に前記第１の静電気放電電極膜が露出する開口部及び前記第２層配線の一部が露出する第３のコンタクトホールを形成する工程と、前記１の静電気放電電極膜の上に第２の静電気放電電極膜を形成する工程と、前記第３の層間絶縁膜の上に前記第３のコンタクトホールを介して前記第２層配線に電気的に接続した容量センサ電極を形成する工程と、前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、前記第２の静電気放電電極膜の上方に前記カバー膜の表面から前記第２の静電気放電電極膜に到達する複数の孔を形成する工程とを有することを特徴とする容量検出型センサの製造方法。
【０１１０】
（付記２３）半導体基板にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に第１のコンタクトホールを形成する工程と、前記第１の層間絶縁膜上に第１層配線を形成する工程と、前記第１の層間絶縁膜の上に前記第１層配線を覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に第２のコンタクトホールを形成する工程と、前記第２の層間絶縁膜の上に、第２層配線と、前記第１のコンタクトホール、前記第１層配線及び前記第２のコンタクトホールを介して前記トランジスタに電気的に接続する第１の静電気放電電極膜とを形成する工程と、前記第２の層間絶縁膜の上に前記第２層配線及び前記第１の静電気放電電極膜を覆う第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜に前記第１の静電気放電電極膜に到達する複数の第３のコンタクトホール及び前記第２層配線の一部が露出する第４のコンタクトホールを形成する工程と、前記第３の層間絶縁膜の上に前記第３のコンタクトホールを介して前記第１の静電気放電電極膜に接続する第２の静電気放電電極膜を形成する工程と、前記第３の層間絶縁膜の上に前記第４のコンタクトホールを介して前記第２層配線に電気的に接続した容量センサ電極を形成する工程と、前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、前記第２の静電気放電電極膜の上方に前記カバー膜の表面から前記第２の静電気放電電極膜に到達する孔を形成する工程とを有することを特徴とする容量検出型センサの製造方法。
【０１１１】
（付記２４）前記第２の静電気放電電極膜をＭＯＣＶＤ法により形成することを特徴とする付記２３に記載の容量検出型センサの製造方法。
【０１１２】
（付記２５）半導体基板にトランジスタを形成する工程と、前記半導体基板上に前記トランジスタを被覆する第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に第１のコンタクトホールを形成する工程と、前記第１の層間絶縁膜上に第１層配線を形成する工程と、前記第１の層間絶縁膜の上に前記第１層配線を覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に第２のコンタクトホールを形成する工程と、前記第２の層間絶縁膜の上に、第２層配線と、前記第１のコンタクトホール、前記第１層配線及び前記第２のコンタクトホールを介して前記トランジスタに電気的に接続する第１の静電気放電電極膜とを形成する工程と、前記第２の層間絶縁膜の上に前記第２層配線及び前記第１の静電気放電電極膜を覆う第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜に前記第１の静電気放電電極膜に到達する開口部及び前記第２層配線の一部が露出する第３のコンタクトホールを形成する工程と、前記第３の層間絶縁膜の開口部に導電体を埋め込んでプラグを形成する工程と、前記第３の層間絶縁膜の上に前記プラグを介して前記第１の静電気放電電極膜に接続する第２の静電気放電電極膜を形成する工程と、前記第３の層間絶縁膜の上に前記第３のコンタクトホールを介して前記第２層配線に電気的に接続した容量センサ電極を形成する工程と、前記第３の層間絶縁膜の上に、前記第２の静電気放電電極膜及び前記容量センサ電極を覆うカバー膜を形成する工程と、前記第２の静電気放電電極膜の上方に前記カバー膜の表面から前記第２の静電気放電電極膜に到達する孔を形成する工程とを有することを特徴とする容量検出型センサの製造方法。
【０１１３】
【発明の効果】
以上説明したように、本発明によれば、放電によるカバー膜の破損が防止でき、電極が腐食しにくく、長期間にわたって高い信頼性を確保できる容量検出型センサを提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施の形態の容量検出型センサ（指紋センサ）の構成を示す平面図である。
【図２】図２は第１の実施の形態の容量検出型センサの模式断面図である。
【図３】図３は第１の実施の形態の容量検出型センサのＥＳＤホール部の断面図である。
【図４】図４は第１の実施の形態の容量検出型センサのＥＳＤホール部の平面図である。
【図５】図５は第１の実施の形態の容量検出型センサの容量センサ電極の形成部における断面図である。
【図６】図６は第１の実施の形態の容量検出型センサのＥＳＤホールの変形例（その１）を示す平面図である。
【図７】図７は第１の実施の形態の容量検出型センサのＥＳＤホールの変形例（その２）を示す平面図である。
【図８】図８は本発明の第２の実施の形態の容量検出型センサ（指紋センサ）のＥＳＤホール部の断面図である。
【図９】図９は第２の実施の形態の容量検出型センサのＥＳＤホール部の平面図である。
【図１０】図１０は第２の実施の形態の容量検出型センサのコンタクトホールの変形例（その１）を示す平面図である。
【図１１】図１１は第２の実施の形態の容量検出型センサのコンタクトホールの変形例（その２）を示す平面図である。
【図１２】図１２は本発明の第３の実施の形態の容量検出型センサ（指紋センサ）のＥＳＤホール部の断面図である。
【図１３】図１３は第３の実施の形態の容量検出型センサのＥＳＤホール部の平面図である。
【図１４】図１４は第３の実施の形態の容量検出型センサのＥＳＤホールの変形例（その１）を示す平面図である。
【図１５】図１５は第３の実施の形態の容量検出型センサのＥＳＤホールの変形例（その２）を示す平面図である。
【図１６】図１６は本発明の第４の実施の形態の容量検出型センサ（指紋センサ）の構成を示す平面図である。
【図１７】図１７は第４の実施の形態の容量検出型センサの容量センサ電極間の部分における断面図である。
【図１８】図１８は本発明の第５の実施の形態の容量検出型センサ（指紋センサ）のＥＳＤホール部の断面図である。
【図１９】図１９は第５の実施の形態の容量検出型センサのＥＳＤホール部の平面図である。
【図２０】図２０は従来の容量検出型指紋センサの構成を示す平面図である。
【図２１】図２１は従来の容量検出型指紋センサの模式断面図である。
【図２２】図２２は容量検出型指紋センサの指紋検出時の状態を示す模式図である。
【図２３】図２３はＥＳＤホールの顕微鏡写真を示す図であり、ＴｉＮ膜に亀裂が発生した状態を示す。
【符号の説明】
１０…半導体基板、
１１…駆動回路、
１２…ゲート電極、
１３…第１の層間絶縁膜、
１４，１７，２０ｄ…プラグ、
１５ａ，１５ｂ…第１層配線
１６…第２の層間絶縁膜、
１８…ＥＳＤホール部、
１８ａ…第１の静電気放電電極膜、
１８ｂ…第２層配線、
１９…第３の層間絶縁膜、
１９ａ，２７…コンタクトホール、
２０，２０ａ，２０ｂ，２０ｃ…第２の静電気放電電極膜、
２１…ＥＳＤ電極、
２２…容量センサ電極、
２３…カバー膜、
２４，２４ａ，２４ｂ，２６，２８…ＥＤＳホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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