(57)【特許請求の範囲】
【請求項１】
第１定電流部（２３）と第２定電流部（２４）との間に、該第１定電流部（２３）に一端が接続される第１ダイオード（Ｄ１）と該第２定電流部（２４）に一端が接続される第２ダイオード（Ｄ２）との夫々の他端を第１端子（１）で接続し、且つ該第１定電流部（２３）に一端が接続される第３ダイオード（Ｄ３）と該第２定電流部（２４）に一端が接続される第４ダイオード（Ｄ４）との夫々の他端を第２端子（２）で接続して構成され、且つ第２端子（２）は被試験デバイス（ＤＵＴ）に接続される出力端子（ＯＵＴ）に接続されるダイオードブリッジ回路、
入力端子（ＩＮ）と、該入力端子にベースが接続され且つ第１の電源ラインＶｃｃにエミッタが接続された第１トランジスタ（Ｑ１）と、該入力端子にベースが接続され且つ第２の電源ラインＶｅｅにエミッタが接続された第２トランジスタ（Ｑ２）とで構成される入力段プッシュプル回路、
前記第１トランジスタ（Ｑ１）のエミッタ側にベースが接続され且つ前記第１の電源ラインＶｃｃからの電流をオン／オフする第３トランジスタ（Ｑ３）と、そのベースで該第３トランジスタ（Ｑ３）とダーリントン接続され且つ該ベースは該第１の電源ラインＶｃｃに接続され且つ該第１の電源ラインＶｃｃから前記ダイオードブリッジ回路の前記第１端子（１）への電流をオン／オフする第４トランジスタ（Ｑ５）とで構成される第１の負荷電流出力回路用出力段バッファアンプ、
前記第２トランジスタ（Ｑ２）のエミッタ側にベースが接続され且つ前記第２の電源ラインＶｅｅへの電流をオン／オフする第５トランジスタ（Ｑ４）と、そのベースで該第５トランジスタ（Ｑ４）とダーリントン接続され且つ該ベースは該第２の電源ラインＶｅｅに接続され且つ前記ダイオードブリッジ回路の前記第１端子（１）から該第２の電源ラインＶｅｅへの電流をオン／オフする第６トランジスタ（Ｑ６）とで構成される第２の負荷電流出力回路用出力段バッファアンプ、
前記第３トランジスタ（Ｑ３）と、そのベースが該第３トランジスタ（Ｑ３）の前記第１の電源ラインＶｃｃ側で該第１の電源ラインＶｃｃに接続され且つ該第１の電源ラインＶｃｃから前記出力端子（ＯＵＴ）への電流をオン／オフする第７トランジスタ（Ｑ７）とで構成される第１のドライバ回路用出力段バッファアンプ、及び
前記第５トランジスタ（Ｑ４）と、そのベースが該第５トランジスタ（Ｑ４）の前記第２の電源ラインＶｅｅ側で該第２の電源ラインＶｅｅに接続され且つ前記出力端子（ＯＵＴ）から該第２の電源ラインＶｅｅへの電流をオン／オフする第８トランジスタ（Ｑ８）とで構成される第２のドライバ回路用出力段バッファアンプ、
を備えた負荷電流出力回路一体型ドライバ回路であって、
前記第１の電源ラインＶｃｃと前記第７トランジスタ（Ｑ７）のベースの間には該第７トランジスタ（Ｑ７）をカットオフさせる第１スイッチ（Ｓ５）が、前記第２の電源ラインＶｅｅと前記第８トランジスタ（Ｑ８）のベースの間には該第８トランジスタ（Ｑ８）をカットオフさせる第２スイッチ（Ｓ６）が夫々設けられ、
前記負荷電流出力回路一体型ドライバ回路の前記出力端子（ＯＵＴ）から前記被試験デバイス（ＤＵＴ）へ試験波形を出力するときは、前記第１スイッチ及び前記第２スイッチにより前記第７トランジスタ（Ｑ７）及び前記第８トランジスタ（Ｑ８）の一方がオフされ且つ他方がオンされた状態で、前記出力端子（ＯＵＴ）には、前記第１の電源ラインＶｃｃが前記第７トランジスタ（Ｑ７）を介して且つ前記第１定電流部（２３）が前記第３ダイオード（Ｄ３）を介して夫々接続され、又は前記第２の電源ラインＶｅｅが前記第８トランジスタ（Ｑ８）を介して且つ前記第２定電流部（２４）が前記第４ダイオード（Ｄ４）を介して夫々接続され、
前記被試験デバイス（ＤＵＴ）からの応答波形を前記出力端子（ＯＵＴ）で受けて該応答波形の状態を前記負荷電流出力回路一体型ドライバ回路で判定するときは、前記第１スイッチ及び前記第２スイッチにより前記第７トランジスタ（Ｑ７）及び前記第８トランジスタ（Ｑ８）の双方がオフされた状態で、前記第１及び第２の負荷電流出力回路用出力段バッファアンプの一方が動作され且つ他方が非動作にされることで、前記出力端子（ＯＵＴ）には、前記第１定電流部（２３）が前記第３ダイオード（Ｄ３）を介して接続され、又は前記第２定電流部（２４）が前記第４ダイオード（Ｄ４）を介して接続されることを特徴とする負荷電流出力回路一体型ドライバ回路。
【請求項２】
前記負荷電流出力回路一体型ドライバ回路の前記出力端子（ＯＵＴ）から前記被試験デバイス（ＤＵＴ）へ出力される前記試験波形が“Ｈ”のとき、前記第１の負荷電流出力回路用出力段バッファアンプ及び前記第１のドライバ回路用出力段バッファアンプが動作され且つ前記第２の負荷電流出力回路用出力段バッファアンプ及び前記第２のドライバ回路用出力段バッファアンプは非動作状態にあり、
該試験波形が“Ｌ”のとき、該第２の負荷電流出力回路用出力段バッファアンプ及び該第２のドライバ回路用出力段バッファアンプが動作され且つ該第１の負荷電流出力回路用出力段バッファアンプ及び該第１のドライバ回路用出力段バッファアンプは非動作状態にあることを特徴とする請求項１に記載の負荷電流出力回路一体型ドライバ回路。
【請求項３】
前記第１の電源ラインＶｃｃと前記第４トランジスタ（Ｑ５）のベースの間には該第４トランジスタ（Ｑ５）をカットオフさせる第３スイッチ（Ｓ３）が、前記第２の電源ラインＶｅｅと前記第６トランジスタ（Ｑ６）のベースの間には該第６トランジスタ（Ｑ６）をカットオフさせる第４スイッチ（Ｓ４）が夫々設けられ、
前記第１の負荷電流出力回路用出力段バッファアンプが非動作状態にあるときには前記第３スイッチ（Ｓ３）がオンされ、且つ前記第２の負荷電流出力回路用出力段バッファアンプが非動作状態にあるときには前記第４スイッチ（Ｓ４）がオンされることを特徴とする請求項１に記載の負荷電流出力回路一体型ドライバ回路。
【請求項４】
前記第１の電源ラインＶｃｃと前記第４トランジスタ（Ｑ５）のベースの間には該第４トランジスタ（Ｑ５）をカットオフさせる第３スイッチ（Ｓ３）が、前記第２の電源ラインＶｅｅと前記第６トランジスタ（Ｑ６）のベースの間には該第６トランジスタ（Ｑ６）をカットオフさせる第４スイッチ（Ｓ４）が夫々設けられ、
前記第１の負荷電流出力回路用出力段バッファアンプが非動作状態にあるときには前記第３スイッチ（Ｓ３）がオンされ、且つ前記第２の負荷電流出力回路用出力段バッファアンプが非動作状態にあるときには前記第４スイッチ（Ｓ４）がオンされることを特徴とする請求項１に記載の負荷電流出力回路一体型ドライバ回路。
【請求項５】
請求項１乃至請求項４のいずれか一つに記載の負荷電流出力回路一体形ドライバ回路を備えることを特徴とするピンエレクトロニクスＩＣ。
【請求項６】
請求項１乃至請求項４のいずれか一つに記載の負荷電流出力回路一体形ドライバ回路を備えることを特徴とするＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電子デバイスへの負荷電流出力機能を備えるドライバ回路およびＩＣテスタに係り、特に、負荷電流出力回路とドライバ回路の両方の機能を備えながら、回路規模およびチップ面積は両者を合わせた規模および面積より低減でき、さらに、消費電力は両者を合わせた消費電力よりも低減することが可能な負荷電流出力回路一体形ドライバ回路、それを備えたピンエレクトロニクスＩＣ及びＩＣテスタおよびＩＣテスタに関する。
【０００２】
【従来の技術】
ＩＣテスタでは、所定の端子に試験波形を印加し、所定の時間後に半導体等の被試験デバイス（以下ＤＵＴ）の出力端子（あるいは入出力端子、以下同じ）から出力された応答波形について、ＨＩＧＨレベル（以下“Ｈ”）か、ＬＯＷレベル（以下“Ｌ”）かを、所定のタイミングで発生するストローブ信号に応じて判定回路で判定し（以下判定モード）、期待値と比較することでＤＵＴの動作試験あるいは性能試験等を行う。この様に応答波形の状態を判定するとき、非終端デバイスに対しては、特定の出力端子に“Ｈ”、“Ｌ”の出力波形に応じてあらかじめ決められた電流値、例えば、数ｍＡから数十ｍＡの程度の負荷電流を供給して判定が行われる。そのためにＩＣテスタには、判定モード時にＤＵＴの出力端子に負荷電流を供給する負荷電流出力回路が設けられている。
この負荷電流出力回路は、通常、内部のダイオードスイッチ回路を介して出力端子に接続状態にされている。この負荷電流出力回路は、判定モード時にのみ動作するもので、出力端子に接続されたドライバが動作し、電圧を印可している最中に、負荷電流を出力することはない。
【０００３】
図９は従来のＩＣテスタのピンエレクトロニクスの回路構成図である。ピンエレクトロニクス２は、被試験デバイス（以下ＤＵＴ）２５の所定の端子に、あらかじめ設定された電圧を印加するためのドライバ２０、出力抵抗２３、ＤＵＴ２５から出力された応答波形の状態を判定するコンパレータ２１、ＤＵＴ２５からの応答波形を得るときに、その端子に所定の負荷電流を供給し、あるいは負荷電流を受ける（または、引出す）負荷電流出力回路２８等とで構成される。ＤＵＴ２５は伝送線路２４を介して、ドライバ２０とコンパレータ２１と負荷電流出力回路２８とに接続されている。このようなピンエレクトロニクス回路がそれぞれデバイスのＩ／Ｏピン数×測定デバイス数だけ用意され、複数のＤＵＴに対してそれぞれの応答波形（出力端子からの出力波形）を同時にレベル判定している。
【０００４】
図１０は従来のドライバの出力バッファ回路である。出力バッファ回路は、トランジスタＱ１、Ｑ２で構成される入力段プッシュプル回路と、このプッシュプル回路の位相出力を受けるトランジスタＱ３、Ｑ５で構成される第１の出力段バッファアンプ、トランジスタＱ４、Ｑ６で構成される第２の出力段バッファアンプから成る。ドライバの最大出力電流は６０ｍＡであり、トランジスタＱ５、Ｑ６には、最大で６０ｍＡの電流が流れる。
【０００５】
図１１は従来の負荷電流出力回路の電流バッファ回路である。電流バッファ回路は、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４、トランジスタＱ１、Ｑ２から構成される入力段プッシュプル回路、このプッシュプル回路の位相出力を受けるトランジスタＱ３、Ｑ４から構成される出力段バッファアンプ、ダイオードＤ５、Ｄ６、Ｄ７、Ｄ８のブリッジ回路から構成されるダイオードスイッチ回路から成る。負荷電流の最大出力は２５ｍＡであり、トランジスタＱ３、Ｑ４およびダイオードＤ５、Ｄ６、Ｄ７、Ｄ８には、最大で２５ｍＡの電流が流れる。なお、この実施例ではダイオードＤ５〜Ｄ８から構成されるダイオードブリッジ回路はディスクリートで構成されている。
【０００６】
このように、従来技術ではドライバの出力バッファ回路と、従来の負荷電流出力回路の電流バッファ回路では、出力段バッファ部に多くの共通点がある。また、この両回路がドライバの動作時と負荷電流出力回路の動作時に重複して動作することはない。
【０００７】
【発明が解決しようとする課題】
上記従来技術では、負荷電流出力回路とドライバ回路は、別チップで構成されているか、または、１チップ上にあっても別回路として構成されていた。しかし、このような構成では、近年のＤＲＡＭの大容量化や、高スループット化によるテスティングの効率向上へ向けたＩＣテスタの多ピン化により、多数のピンエレクトロニクス回路を使用する関係で、ＩＣテスタが大型化する問題がある。また、多ピン化による消費電力の増加が問題となる。
【０００８】
従来技術では、ドライバの出力バッファ回路と、従来の負荷電流出力回路の電流バッファ回路では、出力段バッファ部に多くの共通点があり、また、この両回路がドライバの動作時と負荷電流出力回路の動作時に重複して動作することはない。
【０００９】
本発明はこの点に着目してなされたものであり、その目的とするところは、電子デバイスへの負荷電流出力回路とドライバ回路とを１チップに集積化する場合に、回路規模およびチップ面積を低減でき、低消費電力化することができる負荷電流出力回路一体形ドライバ回路、それを備えたピンエレクトロニクスＩＣ及びＩＣテスタを提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するため、この発明の負荷電流出力回路一体形ドライバ回路、それを備えたピンエレクトロニクスＩＣ及びＩＣテスタは、電子デバイスへの負荷電流出力回路の機能とドライバ回路の機能を備え、前者の電流バッファ回路と後者の出力バッファ回路を共通回路とした共通バッファ回路でドライバ回路を構成するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を、幾つかの実施例を用い、図を参照して説明する。
図１は本発明によるＩＣテスタのピンエレクトロニクスの一実施例を示す回路構成図である。ピンエレクトロニクス２００は、ＤＵＴ２５から出力された応答波形の状態を判定するコンパレータ２１と、ＤＵＴ２５からの応答波形を得るときに、その端子に所定の負荷電流を供給し、あるいは負荷電流のシンク電流を受ける負荷電流出力回路の機能を備え、ＤＵＴ２５の所定の端子に、あらかじめ設定された電圧を印加するための負荷電流出力回路一体形ドライバ２９等とで構成される。ＤＵＴ２５は伝送線路２４を介して、負荷電流出力回路一体形ドライバ２９とコンパレータ２１とが接続されている。端子２７にはコンパレータ２１での比較結果が出力される。
【００１２】
このピンエレクトロニクス２００を用いて、ＤＵＴ２５をテストする場合の例について説明する。ＤＵＴ２５の入力電圧にドライバ２９から定電圧を供給し、ＤＵＴ２５の出力端子から電流を引きながら、即ち出力させながら、コンパレータ２１により出力端子の電圧を基準電圧と比較することによってＤＵＴ２５の良否を判定する。書き込み機能を持つＤＵＴ２５については、第１のテストで、ＤＵＴ２５の入力端子にドライバ２９から定電圧を供給して書き込みを行う。第２のテストで、ＤＵＴ２５の所定の端子にドライバ２９から定電圧を供給し、読み出し命令を実行し、ＤＵＴ２５の出力端子から電流を引きながら、出力端子の電圧を基準の電圧と比較し、ＤＵＴ２５の良否を判定する。このように、ＤＵＴ２５から所定の電流を引き出すのは、このＤＵＴ２５に接続される負荷回路を擬似的に作るためである。
【００１３】
次に、図１に示したピンエレクトロニクスの具体的な回路について、図２を用いて説明する。
図２は本発明による負荷電流出力回路一体形ドライバ回路の一実施例を示す回路図である。図に示す負荷電流出力回路一体形ドライバ回路は、トランジスタＱ１、Ｑ２で構成される入力段プッシュプル回路と、このプッシュプル回路の位相出力を受けるトランジスタＱ３、Ｑ５で構成される第１の負荷電流出力回路用出力段バッファアンプと、トランジスタＱ４、Ｑ６で構成される第２の負荷電流出力回路用出力段バッファアンプと、入力段プッシュプル回路の位相出力を受けるトランジスタＱ３、Ｑ７で構成される第１のドライバ回路用出力段バッファアンプと、トランジスタＱ４、Ｑ８で構成される第２のドライバ回路用出力段バッファアンプと、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４をブリッジ接続したダイオードスイッチ回路とを備えている。入力段プッシュプル回路のトランジスタＱ１、Ｑ２のエミッタ側にそれぞれ設けられたスイッチＳ１、Ｓ２は、それぞれバイアス電流を遮断する回路である。負荷電流出力回路用出力段バッファアンプのトランジスタＱ５、Ｑ６のベースと電源ラインＶｃｃ、Ｖｅｅとの間にそれぞれ設けられたスイッチＳ３、Ｓ４は、それぞれの出力段トランジスタＱ５、Ｑ６をカットオフさせる回路である。また、ドライバ回路用出力段バッファアンプのトランジスタＱ７、Ｑ８のベースと電源ラインＶｃｃ、Ｖｅｅとの間にそれぞれ設けられたスイッチＳ５、Ｓ６は、それぞれの出力段トランジスタＱ７、Ｑ８をカットオフさせる回路である。これらのスイッチＳ１〜Ｓ６路は、制御信号によりオン／オフされて、負荷電流出力回路およびドライバ回路の入力と出力を切断する。なお、本実施例において、トランジスタＱ３とＱ３、トランジスタＱ４とＱ６はダーリントン接続されている。
【００１４】
本構成において、スイッチＳ１及びＳ２はこのピンエレクトロニクスを備えるＩＣテスタを用いてＤＵＴを試験する場合にオンにし、試験をしない場合には、電流の漏洩を防止するために、オフにしておく。
【００１５】
ここで、スイッチＳ３をオンにすると、負荷電流出力回路用トランジスタＱ５は、カットオフ状態になり、前段のトランジスタＱ３との接続が切断される。また、スイッチＳ３をオフにすると、バイアス抵抗Ｒ１からベース電流が供給されてトランジスタＱ５はオンになる。
スイッチＳ４をオンにすると、負荷電流出力回路用トランジスタＱ６は、カットオフ状態になり、前段のトランジスタＱ４との接続が切断される。また、スイッチＳ４をオンにすると、バイアス抵抗Ｒ２からベース電流が供給されてトランジスタＱ６はオンになる。なお、抵抗Ｒ３はトランジスタＱ６のベースと電源Ｖｅｅ間に接続されている。バイアス抵抗である。
同様に、スイッチＳ５、Ｓ６をオンにすると、ドライバ回路用トランジスタＱ７、Ｑ８は、カットオフ状態になり、前段のトランジスタＱ３、Ｑ４との接続が切断される。一方、これらのスイッチがオフになれば、それぞれ、トランジスタＱ７、Ｑ８にバイアス抵抗Ｒ４、Ｒ５からベース電流が供給されるため、トランジスタＱ７、Ｑ８はオンになり、この回路は、バッファ動作を行う。なお、抵抗Ｒ６はトランジスタＱ８と電源Ｖｅｅ間に接続されているバイアス抵抗である。
【００１６】
図２の回路をドライバ回路用出力段バッファとして使用する場合には、スイッチＳ３及びＳ５、またはスイッチＳ４及びＳ６がオフされる。即ち、出力端子ＯＵＴに“Ｈ”を発生する場合には、入力端子ＩＮに“Ｈ”の電圧が供給される。この場合、スイッチＳ３及びＳ５をオフ、スイッチＳ４、Ｓ６をオンにして、トランジスタＱ３、Ｑ５及びＱ７をオンにし、トランジスタＱ４、Ｑ６及びＱ８をオフにする。逆に、出力端子ＯＵＴに電圧“Ｌ”を発生させる場合には、入力端子ＩＮに電圧“Ｌ”を供給し、スイッチＳ３及びＳ５をオンにし、スイッチＳ４、Ｓ６をオフにして、トランジスタＱ３、Ｑ５及びＱ７をオフにし、トランジスタＱ４、Ｑ６及びＱ８をオンにする。
トランジスタＱ３、Ｑ５、Ｑ７をオンにすると、電源ＶｃｃからトランジスタＱ７を通してＤＵＴに電流が流れ、定電流部２３からダイオードＤ３を通してＤＵＴに電流が流れ、更に電源ＶｃｃからトランジスタＱ５、ダイオードＤ２を通して定電流部２４に電流が流れ、出力端子ＯＵＴの電圧は“Ｌ”になる。なお、出力端子ＯＵＴから出力する電圧値に応じて定電流部の電流値を変えてもよい。このようにして、出力端子ＯＵＴは定電圧に保たれる。
トランジスタＱ４、Ｑ６、Ｑ８をオンにすると、ＤＵＴからトランジスタＱ８を通して電源Ｖｅｅに電流が流れ、ＤＵＴからダイオードＤ４を通して定電流部２４に電流が流れ、更に定電流２３からダイオードＤ１、トランジスタＱ６を通して電源Ｖｅｅに電流が流れ、出力端子ＯＵＴは“Ｌ”になる。なお、出力端子ＯＵＴから出力する電圧値に応じて定電流部の電流値を変えてもよい。このようにして、出力端子ＯＵＴは定電圧に保たれる。
【００１７】
負荷電流出力回路として使用する場合には、スイッチＱ５、Ｑ６をオンして、トランジスタＱ７、Ｑ８をオフさせる。また、ＤＵＴに電流を供給する場合には、トランジスタＱ３、Ｑ５をオンさせ、トランジスタＱ４、Ｑ６をオフさせる。逆に、ＤＵＴからこの負荷電流出力回路に電流を流入させる場合には、トランジスタＱ３、Ｑ５をオフさせ、トランジスタＱ４、Ｑ６をオンさせる。
出力端子ＯＵＴ、すなわち、ＤＵＴの端子電圧が、負荷電流出力回路一体形ドライバ回路の入力端子ＩＮの設定電圧より低いときには、言い換えれば、ＤＵＴが、“Ｌ”の出力信号を発生したときには、ダイオードスイッチ回路の第１の端子１が第２の端子２よりも高いので、ダイオードＤ１とＤ４がオフになり、ダイオードＤ２とＤ３がオンになる。その結果、出力バッファアンプのトランジスタＱ５の出力電流がダイオードＤ２を介して、外部からの制御信号により所望の電流値に制御される定電流部２４へと流れる。さらに、所望の電流値に制御される定電流部２３からの電流がダイオードＤ３を介し、出力端子ＯＵＴを経由してＤＵＴへと流れ、負荷電流を出力する働きをする。
【００１８】
負荷電流出力回路一体形ドライバ回路の出力端子ＯＵＴ、すなわち、ＤＵＴの端子電圧が、負荷電流出力回路一体形ドライバ回路の第１の端子Ｉの設定電圧より高いときには、言い換えれば、ＤＵＴが、“Ｈ”の出力信号を発生したときには、ダイオードスイッチ回路の第１の端子１が第２の端子２よりも低くなるので、ダイオードＤ１とＤ４がオンになり、ダイオードＤ２とＤ３がオフになる。その結果、前記定電流部２３の電流は、ダイオードＤ１を通して出力バッファアンプＱ６へと流れる。さらに、ＤＵＴから電流が出力端子ＯＵＴを経由し、ダイオードＤ４を介して前記定電流部２４へと流れ、負荷電流を引き込む働きをする。
【００１９】
この回路を評価するため、ＳＰＩＣＥシミュレーションを行った。その結果を、図３を用いて説明する。
図３は本発明を適用した負荷電流一体形ドライバ回路のドライバ出力波形と負荷電流出力回路のオン／オフ波形を示す図であり、図３（ａ）は負荷電流出力回路のオン／オフ波形図、図３（ｂ）はドライバ波形図である。図４は従来のドライバ回路のドライバ出力波形と負荷電流出力回路のオン／オフ波形を示す図であり、図４（ａ）は負荷電流出力回路のオン／オフ波形図、図４（ｂ）はドライバ波形図である。いずれの波形図においても、横軸に時間（ｎｓ）を示し、縦軸に電圧（Ｖ）を示す。
負荷電流出力回路は、主に、負荷電流出力のオン／オフ切替時間と任意に設定した電流値を正しく出力する出力電流精度とで評価を行う。図３（ａ）および図４（ｂ）において、オン／オフ波形は、設定電流を±２５ｍＡ、±１６ｍＡ、±１０ｍＡに設定して出力の波形を重ね書きしたものである。図３（ａ）において、３１ａ、３１ｂはそれぞれ設定電流が＋２５ｍＡ、−２５ｍＡの場合の電圧特性曲線を、３２ａ、３２ｂはそれぞれ設定電流が＋１６ｍＡ、−１６ｍＡの場合の電圧特性曲線を、３３ａ、３３ｂはそれぞれ設定電流が＋１０ｍＡ、−１０ｍＡの場合の電圧特性曲線を示す。同様に、図４（ａ）において、４１ａ、４１ｂはそれぞれ設定電流が＋２５ｍＡ、−２５ｍＡの場合の電圧特性曲線を、４２ａ、４２ｂはそれぞれ設定電流が＋１６ｍＡ、−１６ｍＡの場合の電圧特性曲線を、４３ａ、４３ｂはそれぞれ設定電流が＋１０ｍＡ、−１０ｍＡの場合の電圧特性曲線を示す。
図３（ａ）と図４（ａ）から明らかなように、負荷電流出力回路に関しては従来と同等の性能を得ることができる。
【００２０】
ドライバ波形は、設定振幅を０．８Ｖ、１．２Ｖ、１．６Ｖに設定して、出力の波形を重ね書きしたものである。図３（ａ）において、３４は設定振幅を０．８Ｖの場合の電圧特性曲線を、３５は設定振幅を１．２Ｖの場合の電圧特性曲線を、３６は設定振幅を１．６Ｖの場合の電圧特性曲線を示す。同様に、図４（ｂ）において、４４は設定振幅を０．８Ｖの場合の電圧特性曲線を、４５は設定振幅を１．２Ｖの場合の電圧特性曲線を、４６は設定振幅を１．６Ｖの場合の電圧特性曲線を示す。
図３のドライバの特性曲線３４〜３６において、波形が立ち上がる時のオーバーシュートは、伝送線路の損失により波形が欠けるのを防止するために設けたオーバーシュート発生回路によるものである。また、波形の立ち上がり時間は、高速化する被試験デバイスに向けて、約２倍に高速化している。ドライバ回路に関してもＬＳＩテスタに適用可能な性能を得ることができる。
【００２１】
図５は負荷電流一体形ドライバ回路と従来のドライバ回路及び負荷電流出力回路のシミュレーション結果をまとめテーブルである。消費電力は、従来のドライバ回路と負荷電流出力回路の消費電力の合計が７．１Ｗであるのに対し、負荷電流一体形ドライバ回路では４．５Ｗである。さらに、チップ面積では、従来のドライバ回路が３．７×３．７ｍｍ2、負荷電流出力回路が３．０×３．０ｍｍ2であり、面積の総計が２２．６９ｍｍ2となるのに対し、負荷電流一体形ドライバ回路では４．０×４．０ｍｍ2である。また、実装面積も従来のドライバ回路と負荷電流出力回路の合計が６９０ｍｍ2となるのに対して、本実施例の負荷電流一体形ドライバ回路では４６０ｍｍ2となり、大きく異なる。
この様に、回路の性能は従来と同等で、消費電力およびチップ面積を低減できる。チップ面積の低減は、小形パッケージへの搭載が可能となり、実装面積の低減にもつながる。
【００２２】
図２の実施例において、ドライバ出力時の出力電流供給方法は、スイッチＳ３、Ｓ４、Ｓ５、Ｓ６をオフにして、ドライバ出力電流をトランジスタＱ７、Ｑ８と、ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４の両方から供給しても良いし、スイッチＳ５，Ｓ６をオフにしてＱ７，Ｑ８からのみ出力電流を供給しても良い。大きなドライバ出力電流を得るためには、後者の方式では、トランジスタＱ７、Ｑ８のトランジスタサイズが大きくなることから、出力電流を分けて供給できる前者の方式が有利であるが、いずれの実施例をも利用することができる。
【００２３】
図６は本発明による負荷電流出力回路一体形ドライバ回路の他の実施例を示す回路図である。この実施例では、負荷電流出力回路とドライバ回路の出力段バッファアンプを共通のトランジスタＱ５、Ｑ６で構成している。また、スイッチＳ３、Ｓ４をオフすることによって、トランジスタＱ５、Ｑ６はオンとなることは図２の実施例の場合と同様であり、第１の端子１の電圧が第２の端子２より低い場合にはダイオードＤ１、Ｄ４がオンになり、第１の端子１の電圧が第２の端子２の電圧より高い場合には、ダイオードＤ２、Ｄ３がオンすることも図２の実施例と同様である。
本実施例では、負荷電流出力回路として動作する場合も、ドライバ回路として動作する場合にもトランジスタＱ３〜Ｑ６、ダイオードＤ１〜Ｄ４の動作は同じである。出力端子ＯＵＴを“Ｌ”に設定する場合には、スイッチＳ３をオフにし、スイッチＳ４をオンにすることによって、トランジスタＱ３、Ｑ５をオンにし、トランジスタＱ４、Ｑ６をオフにする。この場合、ダイオードＤ２、Ｄ３がはオンになり、電源ＶｃｃからトランジスタＱ５、ダイオードＤ２を通して電流がながれ、更に、定電流部２３から出力端子ＯＵＴを通してＤＵＴに電流が流れる。出力端子ＯＵＴを“Ｈ”に設定する場合には、スイッチＳ３をオンにし、スイッチＳ４をオフにすることによって、トランジスタＱ４、Ｑ６をオンにし、トランジスタＱ３、Ｑ５をオフにする。この場合、ダイオードＤ１、Ｄ４がはオンになり、定電流部２３からダイオードＤ１、トランジスタＱ６を通って電源Ｖｅｅに電流が流れ、更に、ＤＵＴからダイオードＤ４を通って定電流部２４に電流が流れる。この実施例では、ドライバ回路として使用する場合には、定電流部２３、２４の電流値を、例えば０〜６５ｍＡの間で変化させて出力端子ＯＵＴに必要な電圧を発生させるようにし、負荷電流出力回路として使用する場合には、定電流部２３、２４を例えば０〜±２５ｍＡの間で変化させて、必要な電流をＤＵＴに流出し、または、ＤＵＴからこの一体形ドライバ回路に電流を流入する。
【００２４】
図７は図２と図６の回路方式における最終段出力バッファ回路のみのシミュレーション結果を示すテーブルである。図に示すように、図６の回路方式の場合、図２の回路方式より部品点数が減る。しかし、図２の回路方式のダイオードブリッジに流す電流は、負荷電流出力の最大電流であり、消費電力は７００ｍＷであるのに対し、図６の回路方式では、それよりも大きいドライバの最大電流をダイオードに流す必要があるため、消費電力は１５００ｍＷとなるため、ダイオードサイズが大きくなり、チップ面積、即ち部品の占有面積はほとんど同じになる。さらに、サイズの大きいダイオードを用いるため、図２の実施例では立ち上がり時間が２００ｐｓであるのに対して、図６の実施例では、ドライバ出力波形の立ち上がり時間が３００ｐｓと遅くなる。また、消費電力は、ドライバ動作時にもダイオードに電流を流すため図２の回路方式より大きくなり、最終段出力バッファ回路のみで比較すると約２倍の消費電力が必要となる。
【００２５】
図８は本発明による負荷電流出力回路一体形ドライバ回路を備えたＩＣテスタの一部構成を示すブロック図である。図８において、ＩＣテスタは制御コンピュータ１１、モニタ１２、プリンタ１３、基準信号発生器１４、タイミング発生器１５、パターン発生器１６、比較した結果を記憶するフェイルメモリ１７、デジタルコンパレータ１８、波形フォーマッタ１９、負荷電流出力回路一体形ドライバ２９、アナログコンパレータ２１、リファレンス電圧発生器２２、により構成される。基準信号発生器１４は、試験波形の時間基準となる基準クロック１４ａを発生する。タイミング発生器１５は基準クロック１４ａを、テスタバス２６を介して設定されるタイミング設定信号２６ｂにしたがい基準クロック１４ａを計数し、所望の周期、時間遅れをもつフェーズ信号１５ａ、１５ｂ、１５ｃを生成する。パターン発生器１６はタイミング発生器１５からの、フェーズ信号１５ｂのタイミングでパターンデータ信号１６ａを発生する。波形フォーマッタ１９はタイミング信号１５ａのタイミングでパターンデータ信号１６ａを論理合成して被試験デバイスを試験するためのテスト波形１９ａを生成する。負荷電流出力回路一体形ドライバ２９はテスト波形１９ａをリファレンス電圧発生器２２から入力される波形設定レベル信号２２ａにしたがったハイレベル、ローレベルのテスト波形２９ａに波形整形し、伝送線路２４を介して、ＤＵＴ２５に印加する。アナログコンパレータ２１はＤＵＴ２５の応答波形２５ａを、伝送線路２４を介して入力し、フェーズ信号１５ｃのタイミングで、リファレンス電圧発生器２２で発生した比較電圧２２ａと比較し、比較結果２１ａを出力する。このとき、負荷電流出力回路一体形ドライバ２９は、ＤＵＴ２５の出力端子に所定の負荷電流を供給、あるいは負荷電流としてシンク電流を受ける負荷電流出力回路となる。また、デジタルコンパレータ１８はアナログコンパレータ２１で比較したＤＵＴ２５の応答波形２１ａと良品の応答である期待値信号１６ｂをフェーズ信号１５ｃのタイミングで比較し、良否判定を行う。フェイルメモリ１７はＤＵＴ２５の良否判定した判定結果１８ａを格納し、試験終了後にテスタバス２６を介して判定結果２６ｄを制御コンピュータ１に出力する。上記の動作をＤＵＴ２５の各ピン毎同時に行い、ＤＵＴ２５の良否判定が完了する。
【００２６】
上記構成において、本発明における負荷電流出力回路一体形ドライバ回路を備えたピンエレクトロニクスを適用することによって、低消費電力で小形かつ低価格なＩＣテスタを実現できる。
【００２７】
以上説明してきたが、実施例のダイオードブリッジは、トランジスタにより形成されるダイオードであってもよい。また、実施例の出力段バッファアンプは、ＰＮＰトランジスタとＮＰＮトランジスタで構成されるインバーテッドダーリントンに限定されない。
【００２８】
以上述べたように、本発明による、負荷電流出力回路一体形ドライバ回路は、被試験デバイスに所定の試験波形を印加するドライバの機能と、前記被試験デバイスからの応答波形を受けて応答波形の状態を判定するために被試験デバイスへの負荷電流を受給し実使用状態を再現する負荷電流出力機能とを有し、両者の機能を共通回路で構成し、試験波形印可時にはドライバ回路として動作し、応答波形判定時には負荷電流出力回路として動作する。
【００２９】
この負荷電流出力回路一体形ドライバ回路では、プッシュプル動作をするバッファ回路と、定電流部と、前記バッファ回路の出力端子及び前記定電流部に接続され、被試験デバイスに対して一方向またはそれとは逆の方向の電流を供給することができる一方向導通素子で構成された電流制御部とを供え、前記定電流部の電流を制御してドライバ機能と負荷電流出力機能を持たせる。この電流制御部は例えば、ダイオードブリッジ回路で構成され、一対の端子の一方がバッファ回路に接続され、他方が被試験デバイスと接続される出力端子として構成され、他の一対の端子に定電流部が接続される。
【００３０】
このように、本発明では、電子デバイスへの負荷電流出力回路の機能とドライバ回路の機能を備え、前者の電流バッファ回路と後者の出力バッファ回路を共通回路とすることで、電子デバイスへの負荷電流出力回路とドライバ回路の両方の機能を備えながら、回路規模およびチップ面積は両者を合わせた規模および面積より低減することができる。その結果、ドライバと負荷電流出力回路を含むピンエレクトロニクス回路の実装面積を低減することができる。消費電力は両者を合わせた消費電力よりも低減することができ、発熱量を低減することができる。
【００３１】
さらに、小形かつ低価格なピンエレクトロニクス回路となり、多数のピンエレクトロニクス回路を使用するＩＣテスタの小形化、低消費電力化が実現でき、低消費電力化による発熱量の低減ができる。
【００３２】
【発明の効果】
以上述べたように、この発明によれば、電子デバイスへの負荷電流出力回路とドライバ回路の両方の機能を備えながら、回路規模およびチップ面積は両者を合わせた規模および面積より低減でき、消費電力は両者を合わせた消費電力よりも低減することができる。その結果、実装面積を低減することができ、発熱量を低減することができる。
【００３３】
【図面の簡単な説明】
【図１】本発明によるＩＣテスタのピンエレクトロニクスの一実施例を示す回路構成図である。
【図２】本発明による負荷電流出力回路一体形ドライバ回路の一実施例を示す回路図である。
【図３】本発明を適用した負荷電流一体形ドライバ回路のドライバ出力波形と負荷電流出力回路のオン／オフ波形を示す図である。
【図４】従来のドライバ回路のドライバ出力波形と負荷電流出力回路のオン／オフ波形を示す図である。
【図５】負荷電流一体形ドライバ回路と従来のドライバ回路及び負荷電流出力回路のシミュレーション結果をまとめテーブルである。
【図６】本発明による負荷電流出力回路一体形ドライバ回路の他の実施例を示す回路図である。
【図７】図２と図６の回路方式における最終段出力バッファ回路のみのシミュレーション結果を示すテーブルである。
【図８】本発明による負荷電流出力回路一体形ドライバ回路を備えたＩＣテスタの一部構成を示すブロック図である。
【図９】従来のＩＣテスタのピンエレクトロニクスの回路構成図である。
【図１０】従来のドライバの出力バッファ回路である。
【図１１】従来の負荷電流出力回路の電流バッファ回路である。
【符号の説明】
２…ピンエレクトロニクス、１１…コンピュータ、１２…モニタ、１３…プリンタ、１４…基準信号発生器、１５…タイミング発生器、１６…パターン発生器、１７…フェイルメモリ、１８…デジタルコンパレータ、１９…波形フォーマッタ、２０…ドライバ、２１…アナログコンパレータ、２２…リファレンス電圧発生器、２４…伝送線路、２５…被試験デバイス、２９…負荷電流出力回路一体形ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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