(57)【特許請求の範囲】
【請求項１】
集積回路を含む電子回路への電源供給開始時にリセット信号を生成するリセット回路において、
少なくとも、電源供給開始後に作動して基準の電圧を生成する基準電圧生成手段と、
前記基準電圧生成手段に制御されて論理回路用の電源電圧を生成する電源電圧生成手段と、
前記基準電圧生成手段により生成された電圧と、前記電源電圧生成手段により生成された電圧とを比較する電圧比較手段とからなり、
前記基準電圧は論理回路用電源電圧より小さく、電圧上昇速度は前記基準電圧の方が論理回路用電源電圧より早く設定が成され、
前記基準電圧と論理回路用電源電圧の上昇過程で前記基準電圧は論理回路用電源電圧よりも電圧の高い期間が生じ、これら２つの電圧を比較している前記電圧比較手段からこの期間に「Ｈ」が出力され、該電圧比較手段の出力をリセット信号として用いることを特徴とするリセット回路。
【請求項２】
集積回路を含む電子回路への電源供給開始時にリセット信号を生成するリセット回路において、
少なくとも、電源供給開始後に作動して基準の電圧を生成する基準電圧生成手段と、
前記基準電圧生成手段に制御されて論理回路用の電源電圧を生成する電源電圧生成手段と、
前記基準電圧生成手段により生成された電圧と、前記電源電圧生成手段により生成された電圧とを比較する電圧比較手段と、
クロックを発生するクロック発生手段と、
前記電圧比較手段からの出力によりリセットされ、その後、前記クロック発生手段からのクロックを、設定された数にしたがって計数し、出力する計数手段とからなり、
前記論理回路用電源電圧から出力される電源電圧がクロック発生手段を動作させる電圧になったとき、前記クロック発生手段からクロックが出力され計数手段に入力され、該計数手段ではｎ個のクロックが入力されると計数手段からの出力状態が変化するように、予めカウント数が設定されてなり、
前記基準電圧は論理回路用電源電圧より小さく、電圧上昇速度は前記基準電圧ほうが論理回路用電源電圧より早く設定が成され、
前記基準電圧と論理回路用電源電圧の上昇過程で前記基準電圧は論理回路用電源電圧よりも電圧の高い期間が生じ、これら２つの電圧を比較している前記電圧比較手段からこの期間に「Ｈ」が出力され、該電圧比較手段の出力により計数手段がリセットされ、計数手段からは「Ｈ」が出力され、ｎ個のクロックの入力後、「Ｌ」が出力され、
前記計数手段からの出力をリセット信号として用いることを特徴とするリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路を含む電子回路への電源供給開始時にリセット信号を発生するリセット回路に関する。
【０００２】
【従来の技術】
従来のリセット回路の技術について図５および図６を参照して説明する。図５は従来のリセット回路の構成を示すブロック図であり、図６はその動作を説明するためのタイムチャートである。
【０００３】
論理回路を含む電子回路において、電子回路を正常に動作開始させるためには電源の供給開始時に、論理回路の論理状態を初期値に設定する必要がある。このため電源供給開始時にリセット回路でリセット信号を生成して各論理回路に供給し、論理状態を初期値に設定している。
【０００４】
そのリセット信号を生成する回路例として図５に示すように、基準電圧Ｖref を発生するＶref 回路１と、電源電圧Ｖccを抵抗Ｒ1 および抵抗Ｒ2 で所定の電圧ＶR2に分圧する回路と、基準電圧Ｖref と電圧ＶR2とを比較するコンパレータ３から構成されたものがある。
【０００５】
つぎに、上述した回路によるリセット信号の発生について説明する。図６（ａ）に示すように、電子回路に時刻ｔ0 で電源の供給が開始され、時間ｔ4 後に所定の電源電圧Ｖccに到達するものとする。従って、電源電圧Ｖccを抵抗Ｒ1 、Ｒ2 で分圧した電圧ＶR2も電源電圧ＶccとＶR2＝〔（Ｒ2 ／（Ｒ1 ＋Ｒ2 ）〕×Ｖccの関係を有して上昇する。一方、Ｖref 回路１は電源が供給開始された後、時刻ｔ1 で動作を開始し電圧を上昇させて基準電圧Ｖref に達する。
【０００６】
ここで、Ｖref はＶR2よりも小さく、電圧上昇速度はＶref のほうがＶR2よりも早く設定され、また、時間ｔ4 は時刻ｔ1 よりも十分に長い状態（例えば、３００μｓｅｃ）になっている。このような状態において、Ｖref とＶR2の電圧上昇過程ではＶref がＶR2よりも電圧の高い期間が生じ、これら２つの電圧を比較しているコンパレータ３からこの期間に「Ｈ」が出力され、これがリセット信号として用いられることになる。図６（ａ）では時刻ｔ2 と時刻ｔ3 の間がこれにあたる。
【０００７】
しかしながら、図６（ｂ）に示すように、電源電圧Ｖccの立ち上がりが極めて早い場合（例えば、１０μｓｅｃ）、電圧ＶR2が基準電圧Ｖref よりもつねに高い状態になることがあり、コンパレータ３からは「Ｌ」のみが出力され、リセット信号が生成されない。従ってこの場合は論理回路を初期値化することができず、回路が誤動作するという問題があった。また、この問題に対する対策として立ち上がりを調整するためにＶcc入力端子と接地間に所定の容量のコンデンサーを挿入する方法がとられてきたが、大きなスペースを必要とする上、十分な効果が得られていないのが実情であった。
【０００８】
【発明が解決しようとする課題】
従って本発明は、集積回路等による論理回路を含む電子回路において、電源供給開始時の急激な電圧の立ち上がりによってリセット信号が生成されず、論理回路を初期値化することができないために生じる論理回路の誤動作防止を目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記課題に鑑みなされたものであって、請求項１に記載の発明では、集積回路を含む電子回路への電源供給開始時にリセット信号を生成するリセット回路において、電源供給開始により作動して一定の基準電圧を生成する基準電圧生成手段と、前記基準電圧生成手段からの前記一定の基準電圧の入力で作動を開始して、前記集積回路が備える論理回路用の電源電圧を生成する論理回路用電源電圧生成手段と、前記論理回路用基準電圧生成手段により生成された基準電圧と、前記電源電圧生成手段により生成された論理回路用の電源電圧とを比較する電圧比較手段とからなり、前記基準電圧は論理回路用電源電圧より小さく、電圧上昇速度は前記基準電圧の方が論理回路用電源電圧より早く設定が成され、前記基準電圧と論理回路用電源電圧の上昇過程で前記基準電圧は論理回路用電源電圧よりも電圧の高い期間が生じ、これら２つの電圧を比較している前記電圧比較手段からこの期間に「Ｈ」が出力され、該電圧比較手段の出力をリセット信号として用いることを特徴とするリセット回路として構成する。
【００１０】
また、請求項２に記載の発明では、集積回路を含む電子回路への電源供給開始時にリセット信号を生成するリセット回路において、電源供給開始により作動して一定の基準電圧を生成する基準電圧生成手段と、前記基準電圧生成手段からの前記一定の基準電圧の入力で作動を開始して、前記集積回路が備える論理回路用の電源電圧を生成する論理回路用電源電圧生成手段と、前記基準電圧生成手段により生成された基準電圧と、前記電源電圧生成手段により生成された論理回路用の電源電圧とを比較する電圧比較手段と、クロックを発生し、前記論理回路用電源電圧生成手段からの電源で作動するクロック発生手段と、前記電圧比較手段からの出力によりリセットされ、その後、前記クロック発生手段からのクロックを、設定された数にしたがって計数し、出力し、前記論理回路用電源電圧生成手段からの電源で作動する計数手段とからなり、前記論理回路用電源電圧から出力される電源電圧がクロック発生手段を動作させる電圧になったとき、前記クロック発生手段からクロックが出力され計数手段に入力され、該計数手段ではｎ個のクロックが入力されると計数手段からの出力状態が変化するように、予めカウント数が設定されてなり、前記基準電圧は論理回路用電源電圧より小さく、電圧上昇速度は前記基準電圧ほうが論理回路用電源電圧より早く設定が成され、前記基準電圧と論理回路用電源電圧の上昇過程で前記基準電圧は論理回路用電源電圧よりも電圧の高い期間が生じ、これら２つの電圧を比較している前記電圧比較手段からこの期間に「Ｈ」が出力され、該電圧比較手段の出力により計数手段がリセットされ、計数手段からは「Ｈ」が出力され、ｎ個のクロックの入力後、「Ｌ」が出力され、該電圧比較手段の出力をリセット信号として用いる構成として上記課題を解決する。
【００１１】
請求項１に記載のリセット回路によれば、電子回路への電源供給開始時における電源電圧の急激な立ち上がりに対して、電圧比較手段から安定したリセット信号が生成される。
【００１２】
請求項２に記載のリセット回路によれば、電子回路への電源供給開始時における電源電圧の急激な立ち上がりに対して、電圧比較手段から安定したリセット信号が生成されると共に、論理回路および電子回路の特性に合致したリセット時間を自由に設定できる。
【００１３】
【発明の実施の形態】
つぎに、本発明の実施の形態について図１ないし図４を参照して説明する。ここで図１は本発明にかかわるリセット回路の第１の実施の形態の構成を示すブロック図であり、図２はその動作を説明するためのタイムチャートである。また、図３は本発明にかかわるリセット回路の第２の実施の形態の構成を示すブロック図であり、図４はその動作を説明するためのタイムチャートである。
【００１４】
＜第１の実施の形態＞
まず、第１の実施の形態の回路構成は図１に示すように、基準電圧Ｖref を発生するＶref 回路１と、基準電圧Ｖref が入力されることにより動作を開始し、論理回路用の電源電圧ＶRCを生成するＶRC回路２と、基準電圧Ｖref と電源電圧ＶRCを比較してリセット信号を生成するコンパレータ３で構成されている。
【００１５】
つぎに、上述した回路によるリセット信号の発生について説明する。図２に示すように、電子回路に時刻ｔ0 で電源が供給開始され、時間ｔ4 後に所定の電源電圧Ｖccに到達するものとする。また、Ｖref 回路１は電源が供給開始された後、時刻ｔ1 で動作を開始し、出力電圧を上昇させて基準電圧Ｖref に達する。一方、ＶRC回路２はＶref 回路１からの出力を受けて動作を開始し、所定の電源電圧ＶRCに向けて上昇をする。ここでＶref はＶRCよりも小さく、電圧上昇速度はＶref のほうがＶRCよりも早く設定されている。また、Ｖref 回路１の動作開始時刻ｔ1 において、コンパレータ３の電源電圧は作動するのに十分な電圧値であるとする。
【００１６】
上述した動作状態において、Ｖref とＶRCの上昇過程でＶref はＶRCよりも電圧の高い期間が生じ、これら２つの電圧を比較しているコンパレータ３からこの期間に「Ｈ」が出力され、これがリセット信号として用いられることになる。図２では時刻ｔ1 と時刻ｔ3 の間がこれにあたる。
【００１７】
上述した第１の実施の形態の回路構成によるリセット回路では、電子回路への電源供給開始後の電源電圧の上昇が極めて急峻であっても、論理回路へのリセット信号を確実に生成することが可能となる。
【００１８】
＜第２の実施の形態＞
つぎに第２の実施の形態について説明する。第２の実施の形態の回路構成は図３に示すように第１の実施の形態で示した回路にクロック発生器４と、クロック発生器４からのクロックを計数するカウンター５が付加された構成となっている。クロック発生器４とカウンター５はＶRC回路２で生成される論理回路用の電源電圧が印加され、また、カウンター５はコンパレータ３からの「Ｈ」信号によりリセットされる構成である。
尚、第１の実施の形態で示した回路と同一の部位の構成と働きについては＜第１の実施の形態＞における説明を参照することとし、ここでの説明は省略する。
【００１９】
第２の実施形態例の動作は図４に示すように、ＶRC回路２から出力される電源電圧ＶRCがクロック発生器４を動作させる電圧になったとき、クロック発生器４からクロックが出力されカウンター５に入力される。カウンター５ではｎ個のクロックが入力されるとカウンター５からの出力状態が変化するように、予めカウント数が設定されている。従って、コンパレータ３からの「Ｈ」信号によりカウンター５がリセットされるとカウンター５からは「Ｈ」が出力され、ｎ個のクロックの入力後、「Ｌ」が出力される。この出力をリセット信号として各論理回路に供給するものである。
【００２０】
上述した第２の実施の形態の回路構成によるリセット回路によると、電子回路への電源供給開始後の電源電圧の上昇が極めて急峻であっても、論理回路へのリセット信号を確実に生成することが可能となると共に、カウンター５のカウント数を論理回路、電子回路の特性に適合させて設定することが可能となり、電子回路の信頼性の向上、動作の安定化が図れることになる。また、カウンター５のカウント数の設定を自由に変更することを可能にすることで、多くの種類の電子回路に対応することができると共に、最適なリセット信号を探索し設定することが可能となる。
【００２１】
尚、各実施の形態で説明した回路構成はこれに限ることなく、本発明の技術的思想を実現する回路構成であればどのような構成でもとりえることは当然である。
【００２２】
【発明の効果】
以上の説明から明らかなように、請求項１のリセット回路によれば、集積回路を含む電子回路への電源供給開始時の急激な立ち上がりに対しても、リセット信号を生成することが可能となり、論理回路を初期値化して誤動作を防止する。
【００２３】
また、請求項２のリセット回路によれば、集積回路を含む電子回路への電源供給開始時の急激な立ち上がりに対しても、リセット信号を生成することが可能となり、論理回路を初期値化して誤動作を防止すると共に、論理回路、電子回路の特性に合致したリセット時間を自由に設定できるので、電子回路の信頼性の向上、動作の安定化が図れる。
【図面の簡単な説明】
【図１】  本発明にかかわるリセット回路の第１の実施の形態の構成を示すブロック図である。
【図２】  本発明にかかわるリセット回路の第１の実施の形態の動作を説明するためのタイムチャートである。
【図３】  本発明にかかわるリセット回路の第２の実施の形態の構成を示すブロック図である。
【図４】  本発明にかかわるリセット回路の第２の実施の形態の動作を説明するためのタイムチャートである。
【図５】  従来のリセット回路の構成を示すブロック図である。
【図６】  従来のリセット回路の動作を説明するためのタイムチャートである。
【符号の説明】
１…Ｖref 回路、２…ＶRC回路、３…コンパレータ、４…クロック発生器、５…カウンター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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