(57)【特許請求の範囲】
【請求項１】
ＹＴＯを有し、入力信号を受信し、その入力信号と前記ＹＴＯの発振周波数をミキシングして中間周波数信号を取り出して、前記入力信号を所望の周波数範囲に渡って解析するためのＹＴＯを備えた信号解析装置において、
ＹＴＯの発振周波数に対応した電流を供給する電流駆動回路と、
前記所望の周波数範囲として１掃引で解析するために指定された前記ＹＴＯの発振周波数における第１の範囲と次の１掃引で解析するため指定され、前記第１の範囲よりも高い周波数範囲の第２の範囲に対応する周波数を前記ＹＴＯに発振させるように電流を前記電流駆動回路から前記ＹＴＯに供給させると共に、
前記第１の範囲の終了周波数と前記第２の範囲の開始周波数との差が所定の周波数差よりも大きいことを検出した場合には、前記第１の範囲の終了して前記第２の範囲が開始するまでの期間を短縮するために、前記第１の範囲の終了して前記第２の範囲が開始するまでの期間の一部分に亘り、前記ＹＴＯに流れる電流を増加させる指令信号を発生する掃引制御手段と、
前記掃引制御手段からの指令信号を受けて、前記電流駆動回路からの電流を増加させるためのバイアスを形成するバイアス回路と、
を備えたことを特徴とするＹＴＯを備えた信号解析装置。
【請求項２】
前記電流駆動回路は、
入力端子に印加される電圧のみに対応する所定の電流を出力端子から出力するもので、前記出力端子側の電圧変動に影響されず上記所定の電流を出力できる定電流回路として動作するものであることを特徴とする請求の範囲１に記載のＹＴＯを備えた信号解析装置。
【請求項３】
前記電流駆動回路は、
掃引部から掃引周波数に対応した電圧の掃引信号が入力される入力端子と、
前記入力端子に第１の抵抗Ｒ１ａを介して逆相（−）入力端子が接続されるとともに、正相（＋）入力端子が第２の抵抗Ｒ１ｄを介して接地されている演算増幅器と、
前記演算増幅器の出力端にベースが接続され、エミッタがそれぞれ、同一抵抗値の第１及び第２の帰還抵抗Ｒ１ｂ，Ｒ１ｃを介して前記演算増幅器の逆相（−）入力端子及び正相（＋）入力端子に接続されると共に、コレクタに負電圧−Ｖａが印加されていることにより、エミッタフォロワとなされたトランジスタと、
前記第２の帰還抵抗Ｒ１ｃと前記トランジスタ３１のエミッタとの間に、一端及び他端が接続されている内部負荷抵抗Ｒ２と、
前記内部負荷抵抗Ｒ２の他端に接続されている出力端子と、
を備えたことを特徴とする請求の範囲２に記載のＹＴＯを備えた信号解析装置。
【請求項４】
上記抵抗Ｒ１ａ，Ｒ１ｂＲ１ｃ，Ｒ１ｄの抵抗値は、前記内部負荷抵抗Ｒ２の抵抗値に比していずれも１ｋΩを含む十分に高い値であると共に、
前記内部負荷抵抗Ｒ２の抵抗値は、上記抵抗Ｒ１ａ，Ｒ１ｂＲ１ｃ，Ｒ１ｄの抵抗値に比して１０Ωを含む十分に低いい値であることを特徴とする請求の範囲３に記載のＹＴＯを備えた信号解析装置。
【請求項５】
前記電流駆動回路は、
前記入力端子に印加される電圧Ｖｉｎと前記内部負荷抵抗Ｒ２の抵抗値のみに対応する電流Ｉ＝−（Ｖｉｎ）／１０（Ω）を前記出力端子から出力することを特徴とする請求の範囲４に記載のＹＴＯを備えた信号解析装置。
【請求項６】
前記掃引制御手段は、
前記電流駆動回路にノコギリ状の掃引信号を入力することにより、前記ＹＴＯの発振周波数を所定の周波数範囲で掃引するようＹＴＯに対する電流を制御する掃引部と、
掃引開始周波数ｆｓの入力時に、前記電流駆動回路からの電流が掃引開始周波数ｆｓに対応する電流となるよう電流制御する制御部と、
を備えたことを特徴とする請求の範囲１に記載のＹＴＯを備えた信号解析装置。
【請求項７】
前記バイアス回路は、
ドレインが前記ＹＴＯの接地側に接続されると共に、ソースに＋１２Ｖの電圧が印加されているＦＥＴと、カソードが前記ＹＴＯに接続されると共に、アノードが接地されたダイオードとで構成され、
前記ＦＥＴのゲートには、前記制御部からの掃引間制御信号が入力されることを特徴とする請求の範囲６に記載のＹＴＯを備えた信号解析装置。
【請求項８】
前記制御部は、１回目の掃引が終了した際の周波数ｆ２と、次回の掃引開始周波数ｆ３との差を検出し、このｆ２とｆ３との差分が所定値以上である場合には、前記ＦＥＴ２５をＯＮさせる制御信号を出力することにより、
前記バイアス回路のＦＥＴがＯＮして、＋１２Ｖのバイアス電圧がソース−ドレインを介して前記ＹＴＯに印加されるようになされていることを特徴とする請求の範囲７に記載のＹＴＯを備えた信号解析装置。
【請求項９】
前記バイアス回路は、
前記制御部からの掃引間制御信号の論理を反転させて前記ＦＥＴを駆動する手段が設けられていることを特徴とする請求の範囲７に記載のＹＴＯを備えた信号解析装置。
【請求項１０】
前記バイアス回路は、
エミッタが接地され、前記制御部からの掃引間制御信号がベースに入力されていると共に、コレクタが前記ＦＥＴのゲートに接続されているトランジスタをさらに備えていることにより、
前記制御部の掃引間制御信号がＯＮ（＋Ｖ）して前記トランジスタがＯＮすると、前記ＦＥＴのゲートがＯＦＦするため、＋１２Ｖの電圧が前記ＹＴＯに印加されないと共に、
前記制御部からの掃引間制御信号がＯＦＦのとき、前記ＦＥＴ２５のゲートがＯＮして＋１２Ｖの電圧が前記ＹＴＯに印加されるようになされていることを特徴とする請求の範囲９に記載のＹＴＯを備えた信号解析装置。
【発明の詳細な説明】
技術分野
本発明は、ＹＴＯ（ＹＩＧ＜Ｙｔｔｒｉｕｍ−Ｉｒｏｎ−Ｇａｒｎｅｔ−ｄｅｖｉｃｅ＞−Ｔｕｎｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を備えた信号解析装置に係り、特に、ＹＴＯの応答速度を高速化することができるＹＴＯを備えた信号解析装置に関する。
背景技術
一般に、スペクトラムアナライザ等の信号解析装置には、周波数変換部に局部発振器としてのＹＴＯが設けられる。
このＹＴＯは、ＹＩＧなどの磁気素子を用いて高周波の信号を発振出力する発振器である。
図６は、従来のＹＴＯの駆動回路部分を示すブロック図である。
図６において、ＹＴＯ駆動回路５０は、制御回路５１、掃引回路５２、定電流回路５３を有している。
ここで、定電流回路５３は、掃引回路５２から出力されるノコギリ状の掃引信号、及び制御回路５１から出力される掃引開始周波数をオフセットとする制御信号に基づき、ＹＴＯ５５に対する電流値を制御することにより、ＹＴＯ５５の発振周波数を、例えば、３乃至８ＧＨｚの周波数範囲で掃引して可変制御する。
なお、ダイオード５６は、ＹＴＯ５５の端子Ａの電圧が０Ｖ以上になることを防止する。
そして、図示しないスペクトラムアナライザ等の信号解析装置では、このようなＹＴＯ５５に対する発振周波数の可変制御によるＹＴＯ５５からの高周波信号出力を使用して、信号の解析処理（例えば、所定周波数範囲のスペクトルから変調精度、変調歪、高調波検出、隣接チャンネルの漏洩など）を実行し、解析結果を表示器の画面上などに出力する。
この場合、上記スペクトラムアナライザ等の信号解析装置に対しては、上述したような信号の解析処理を含む信号解析装置での測定作業時間の短縮化を図るために、１秒当たりのＹＴＯの掃引回数をできるだけ増大させたいという要求がある。
これは、ＹＴＯが所定周波数範囲（例えば、上記３乃至８ＧＨｚ）で１回目の掃引を行った後、ＹＴＯが次回の掃引を行うために、できるだけ速やかに次回の掃引の開始周波数まで変化させるようにすることによって達成される。
しかしながら、従来のＹＴＯ駆動回路５０では、次のような理由で掃引回数の増大化を図ることができなかった。
それは、従来のＹＴＯ駆動回路５０では、ＹＴＯが、１回目の掃引終了から次回の掃引開始に移行するまでの間の時間（裏時間）をある程度以下には短くすることができないということによっている。
これは、従来のＹＴＯ駆動回路５０における定電流回路５３では、裏時間における制御電流の変化を高速に行うことができず、必要とする電流値に至るまでの応答に時間（約８ｍｓｅｃ）がかかっていたためである。
この裏時間は、信号解析装置に設けられる周波数変換部、ＩＦ部、ＣＰＵ等の性能にも影響されるが、上記定電流回路５３における電流制御の応答速度の影響を最も大きく受けるため、この裏時間を短くするための解決が望まれていた。
発明の開示
本発明の目的は、上記課題を解決するためになされたものであり、ＹＴＯに対する電流制御の応答性を向上させて発振周波数を短時間で変化可能とするＹＴＯを備えた信号解析装置を提供することにある。
本発明の一態様によると、
ＹＴＯ（５ａ）を有し、入力信号を受信し、その入力信号と前記ＹＴＯの発振周波数をミキシングして中間周波数信号を取り出して、前記入力信号を所望の周波数範囲に渡って解析するためのＹＴＯを備えた信号解析装置において、
ＹＴＯの発振周波数に対応した電流を供給する電流駆動回路（２１）と、
前記所望の周波数範囲として１掃引で解析するために指定された前記ＹＴＯの発振周波数における第１の範囲と次の１掃引で解析するため指定され、前記第１の範囲よりも高い周波数範囲の第２の範囲に対応する周波数を前記ＹＴＯに発振させるように電流を前記電流駆動回路から前記ＹＴＯに供給させると共に、
前記第１の範囲の終了周波数と前記第２の範囲の開始周波数との差が所定の周波数差よりも大きいことを検出した場合には、前記第１の範囲の終了して前記第２の範囲が開始するまでの期間を短縮するために、前記第１の範囲の終了して前記第２の範囲が開始するまでの期間の一部分に亘り、前記ＹＴＯに流れる電流を増加させる指令信号を発生する掃引制御手段（９）と、
前記掃引制御手段からの指令信号を受けて、前記電流駆動回路からの電流を増加させるためのバイアスを形成するバイアス回路（２０）と、
を備えたことを特徴とするＹＴＯを備えた信号解析装置が提供される。
前記バイアス回路（２０）は、
前記ＹＴＯ（５ａ）の端子の一端に設けられ接地させるダイオード（２６）と、
前記ＹＴＯの端子の一端に対しＹＴＯの動作電圧の電源の供給を切り換えるスイッチ手段（２５）とを備え、
前記掃引制御手段（９）の掃引間制御信号がＯＮの時には前記スイッチ手段を介して前記電源をＹＴＯの端子の一端に供給し、制御信号がＯＦＦの時には前記ダイオードを介してＹＴＯの端子の一端を接地する構成としてもよい。
また、前記スイッチ手段（２５）の切換え動作の論理を反転させる論理反転手段（３３）を備え、
前記スイッチ手段のＯＮ／ＯＦＦを論理反転の掃引間制御信号ＯＦＦ／ＯＮで動作させることもできる。
以上のような構成において、電流回路駆動２１は、ＹＴＯ５ａの発振周波数を掃引信号に対応して電流制御する。
掃引制御手段９は、１回目の掃引終了時の周波数と次回の掃引開始の周波数の差分が大きい場合には、ＹＴＯバイアス回路２０にＯＮの掃引間制御信号を出力する。
ＹＴＯバイアス回路２０は、掃引間制御信号がＯＮのとき、ＦＥＴ２５をＯＮさせてＹＴＯ５ａの動作電圧に対応した電圧を供給する。
このバイアス電圧により電流駆動回路２１が流すＹＴＯ５ａへの電流値の立上がりを急峻にできることにより、裏時間の短縮化を図って、電流制御の応答速度を高速化することができる。
１回目の掃引期間中や、掃引終了時の周波数と次回の掃引開始の周波数の差分が小さい場合には、ＹＴＯバイアス回路２０がＯＦＦで消費電力を浪費しない。
発明を実施するための最良の形態
以下、本発明の各実施の形態を図面を用いて説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態によるＹＴＯバイアス装置が設けられる信号解析装置の全体構成を示すブロック図である。
この信号解析装置としては、送信機テスタやスペクトラムアナライザがある。
図１の例での信号解析装置は、スペクトラムアナライザであり、入力信号の所定周波数範囲のスペクトルから変調精度、変調歪、高調波検出、隣接チャンネルの漏洩などを解析し、表示器上などに出力する解析処理を行う。
入力端子１を介して入力された高周波の被試験信号ａは減衰器２で予め定められた規定レベルに調整されて、周波数変換部３へ入力される。
周波数変換部３へ入力された高周波の被試験信号ａは、信号混合器４で後述するＹＴＯが用いられている局部発振器５からの局部発振信号ｂと混合されて、中間周波数を有する中間周波数信号に変換される。
この中間周波数信号は、ＢＰＦ（ハンドパスフィルタ）６で帯域制限された後、再度、別の信号混合器７で局部発振器８からの局部発振信号ｂ１と混合されて最終の中間周波数信号ｃとしてこの周波数変換部３から出力される。
周波数変換部３の局部発振器５の発振周波数は掃引制御手段９によって、パネル等から設定された所定の周波数範囲に亘って掃引される。
その結果、周波数変換部３から出力される中間周波数信号ｃの周波数ｆＩも掃引動作に同期して変化する。
この周波数変換部３から出力された周波数が低減された中間周波数信号ｃは、次の分解能バンド幅（ＲＢＷ）フィルタ１０へ入力される。
このＲＢＷフィルタ１０は、不要な周波数成分を除き、必要な中間周波数信号のみを選択するバンドパスフィルタ（帯域可変フィルタ）を有している。
このバンドパスフィルタの周波数特性の通過中心周波数ｆＣにおけるピークレベルから３ｄＢ低下した時点におけるバンド幅（ＲＢＷ）は、このスペクトラムアナライザにおける周波数分解能を表すことになる。
また、周波数変換部３から出力される中間周波数信号ｃの周波数ｆＩが、掃引動作に同期して変化するので、ＲＢＷフィルタ１０から１掃引期間（掃引周期）内において時間経過と共に出力される出力信号は、掃引受信して中間周波数信号ｃに変換された被試験信号の各周波数成分における時系列波形となる。
そして、ＲＢＷフィルタ１０からの出力信号は、増幅器１１でゲイン調整された後に、対数（ＬＯＧ）変換器１２で対数変換される。
このＬＯＧ変換器１２で信号レベルがｄＢ単位に変換された出力信号は、次の検波器１３で検波される。
その結果、掃引期間内に検波された信号は、掃引された周波数における時系列波形の大きさを示す。
したがって、この検波器１３からの掃引周波数における時系列波形の大きさを示す検波信号は、横軸を周波数、縦軸を振幅として表現すれば、周波数スペクトラム波形となる。
この検波器１３から出力された周波数スペクトラム波形を示す信号は、次のビデオバンド幅（ＶＢＷ）フィルタ１４へ入力される。
このＶＢＷフィルタ１４は、スペクトラムアナライザの前面パネルに取付けられた表示器１７に最終的に表示される周波数スペクトラム波形の高周波成分（雑音成分）を除去するＬＰＦ（ローパスフィルタ）で構成されている。
このＶＢＷフィルタ１４から出力されたアナログの周波数スペクトラム波形は、図示しないピーク検出器にて各時間軸位置におけるピーク値が検出され、包絡線検波された状態の最終的な周波数スペクトラム波形が得られる。
この最終的な周波数スペクトラム波形を示す信号は、次のＡ／Ｄ変換器１６でデジタルデータに変換される。
デジタルデータに変換された周波数スペクトラム波形は、前述した表示器１７に表示される。
これによって、被測定信号ａの周波数スペクトラム波形が表示器１７に表示出力される。
なお、掃引周波数範囲及び表示器１７上における周波数の表示範囲を変更することによって、広い周波数範囲に亘って、かつ任意の周波数範囲内の周波数スペクトラムを測定可能である。
図２は、本発明の要部であるＹＴＯバイアス回路２０を備えたＹＴＯ駆動回路を示すブロック図である。
ＹＴＯ５ａは、図１の周波数変換部３の局部発振器５の一部を構成している。
また、掃引部９ａと制御部９ｂとは、掃引制御手段９を構成している。
定電流回路としての電流駆動回路２１は、ＹＴＯ５ａの端子Ａの一端に接続され、ＹＴＯ５ａに対する制御電流を可変制御する。
この定電流回路としての電流駆動回路２１には、掃引部９ａからノコギリ状の掃引信号が入力され、ＹＴＯ５ａの発振周波数を所定の周波数範囲で掃引するようＹＴＯ５ａに対する電流を制御する。
また、制御部（ＣＰＵ）９ｂから掃引開始周波数ｆｓの入力時には、対応する電流となるよう電流制御する。
ＹＴＯバイアス回路２０は、ＹＴＯ５ａのＢ端子（接地側）に接続され、金属酸化膜シリコン（ＭＯＳ）電界効果型トランジスタ（ＦＥＴ）２５と、ダイオード２６とで構成されている。
ここで、ＦＥＴ２５のソースには、電源からの＋１２Ｖの電圧が印加される。
また、ＦＥＴ２５のドレインは、ダイオード２６のカソードを介して並列にＹＴＯ５ａに接続されている。
なお、ダイオード２６のアノードは接地されている。
また、ＦＥＴ２５のゲートには、制御部９ｂからの掃引間制御信号（ＯＮ／ＯＦＦ）が入力される。
そして、制御部９ｂは、１回目の掃引が終了した際の周波数ｆ２と、次回の掃引開始周波数ｆ３との差を検出し、このｆ２とｆ３との差分が所定値以上である場合には、ＦＥＴ２５をＯＮさせる制御信号を出力する。
これにより、ＦＥＴ２５がＯＮしたとすると、＋１２Ｖの電圧がソース−ドレインを介してＹＴＯ５ａのＢ端子に印加されるようになっている。
図３は、図２の定電流回路としての電流駆動回路２１の内部構成を示す回路図である。
入力端子Ｖｉｎには、掃引部９ａからの掃引信号が入力される。
この掃引信号は、掃引周波数に対応した電圧である。
入力端子Ｖｉｎは、抵抗Ｒ１ａを介して演算増幅器（以下、オペアンプと記す）３０の逆相（−）入力端子３０ａに接続される。
このオペアンプ３０の出力には、トランジスタ３１のベースが接続されている。
このトランジスタ３１のコレクタには、負電圧−Ｖａが印加されている。
このトランジスタ３１のエミッタは、それぞれ、同一抵抗値の帰還抵抗Ｒ１ｂ，Ｒ１ｃを介してオペアンプ３０の逆相（−）入力端子３０ａ及び正相（＋）入力端子３０ｂに接続されている。
すなわち、このトランジスタ３１は、いわゆるエミッタフォロワとして接続されている。
＋側の帰還経路でトランジスタ３１の後段（エミッタ）には、内部負荷抵抗Ｒ２の一端が接続されている。
この内部負荷抵抗Ｒ２の他端は、前記帰還抵抗Ｒ１ｃと出力端子Ｉｏｕｔに接続されている。
そして、オペアンプ３０の正相（＋）入力端子３０ａは、抵抗Ｒ１ｄを介して接地されている。
前記出力端子Ｉｏｕｔは、ＹＴＯ５ａの一方の端子Ａに接続される。
上記抵抗Ｒ１ａ，Ｒ１ｂＲ１ｃ，Ｒ１ｄの抵抗値は、内部負荷抵抗Ｒ２の抵抗値に比していずれも十分に高い値で、例えば、１ｋΩである。
また、内部負荷抵抗Ｒ２の抵抗値は、上記抵抗Ｒ１ａ，Ｒ１ｂＲ１ｃ，Ｒ１ｄの抵抗値に比して十分に低い値で、例えば、１０Ωである。
また、ＹＴＯ５ａは、図示のようにコイルＬと、抵抗Ｒの直接接続体からなる等価回路で表され、ＲＬによる所定の時定数を有する。
上記定電流回路としての電流駆動回路２１は、入力端子Ｖｉｎに印加される電圧のみに対応する電流電流Ｉ＝−（Ｖｉｎ）／１０（Ω）を出力端子Ｉｏｕｔから出力する。
そして、定電流回路としての電流駆動回路２１は、出力端子Ｉｏｕｔ側の電圧変動に影響されず上記所定の電流値を出力できる定電流回路としての電流駆動回路として動作するものである。
図４は、ＹＴＯ５ａの掃引周波数の変化を示すタイムチャートである。
図４に示すように、第１の範囲をｆ１乃至ｆ２、第２の範囲をｆ３乃至ｆ４を掃引で解析するため指定した場合、例えば、１回目の掃引で３ＧＨｚ（ｆ１）乃至３．５ＧＨｚ（ｆ２）まで行った後、次回の掃引開始周波数ｆ３が４ＧＨｚであったとする。
掃引時に、ＹＴＯ５ａを流れる電流は、端子Ｂ−Ａに流れ、電流値は定電流回路としての電流駆動回路２１で制御されている。
この際、ＹＴＯバイアス回路２０（ＦＥＴ２５）はＯＦＦであり、ダイオード２６を介して接地端ＧＮＤからＹＴＯ５ａに電流が流れる。
１回目の掃引終了時、掃引制御手段９の制御部９ｂは、終了時の周波数ｆ２と次回の掃引開始周波数ｆ３の差分を検出して、この差分が所定値以上であると判断すると、ＦＥＴ２５をＯＮさせる掃引間制御信号（＋Ｖ）を出力する。
この掃引間制御信号の出力時間は、前記ｆ２とｆ３との差分によって異なる。
これにより、ＦＥＴ２５がＯＮすると、ＹＴＯ５ａのＢ端子は＋１２Ｖの電圧でバイアスされる。
この＋１２Ｖの電圧は、ＹＴＯ５ａの動作電圧に対応した電圧である。
この状態で定電流回路としての電流駆動回路２１が電流値を増加させると、ＹＴＯ５ａの端子ＡＢ間の電圧が高い状態にあるため、電流値の立ち上がりを急峻（図中実線に示す）にすることができ、短時間で即座にＹＴＯ５ａの発振周波数を次の掃引開始周波数ｆ３に引き上げることができる。
なお、図４中の点線は、上記ＹＴＯバイアス回路２０を設けない場合の状態（図６に示す従来技術に相当）である。
本発明によれば、従来技術に比して掃引周波数を変化させる応答速度を向上できることが判る。
すなわち、従来では、掃引周波数を変化させる応答速度として最大８ｍｓｅｃ程度かかっていたのに対して、本発明ではそれを最大１ｍｓｅｃに時間を短縮することができることが示されている。
（第２の実施の形態）
次に、図５は、本発明の第２の実施の形態に用いられる本発明の要部であるＹＴＯバイアス回路２０を備えたＹＴＯ駆動回路を示すブロック図である。
この図５に示すＹＴＯバイアス回路２０は、図２に示した制御部９ｂからの掃引間制御信号の論理を反転させて図２に示したＦＥＴ２５を駆動する手段が設けられている以外は、図２に示したＹＴＯバイアス回路２０と同様である。
すなわち、図５に示すように、制御部９ｂからの掃引間制御信号は、トランジスタ３３のベースに入力されている。
このトランジスタ３３は、そのエミッタが接地されると共に、コレクタがＦＥＴ２５のゲートに接続されている。
これにより、制御部９ｂの掃引間制御信号がＯＮ（＋Ｖ）してトランジスタ３３がＯＮすると、ＦＥＴ２５のゲートがＯＦＦするため、＋１２Ｖの電圧はＹＴＯ５ａに印加されない。
一方、制御部９ｂの掃引間制御信号がＯＦＦのとき、ＦＥＴ２５のゲートがＯＮして＋１２Ｖの電圧がＹＴＯ５ａに印加される。
このように、制御部９ｂ内部の論理に対応して上記構成により掃引間制御信号の論理を反転させることができる。
掃引終了後の周波数に対して次の掃引開始の周波数が低い場合（繰返し掃引時等）、すなわち、ＹＴＯ５ａに流れる電流の立ち下がり時は、定電流回路２１の特性により立ち上がりよりも早く、最大１ｍｓｅｃ程度で立ち下がることが確認されている。
なお、ｆ１とｆ３に対応する各掃引開始周波数制御信号は、制御部９ｂが定電流回路２１のオペアンプ３０に与えるオフセット電圧となる。
上記実施形態で説明したＹＴＯバイアス回路２０は、ＹＴＯ５ａの発振周波数を移行させる際に短時間だけ一時的に動作するものであり、掃引時間中は動作しないため、消費電力を浪費しない。
本発明によれば、掃引終了時の周波数と次の掃引開始の周波数の差分が大きい場合には、ＹＴＯにバイアス電圧を供給する構成であるため、ＹＴＯに対する電流値の立上がりを急峻にして裏時間を短縮化でき応答速度を高速化することができる。
また、スイッチ手段を設けてバイアス電圧の印加を切り換えるよう構成することにより、バイアス電圧の印加を短時間で行え、掃引期間中はスイッチ手段を非動作させて消費電力の浪費を抑えることができる。
また、掃引制御手段の掃引間制御信号の論理に合わせて論理反転手段を設けるだけでスイッチ手段を制御手段の論理に合わせて動作できるようになる。
したがって、以上詳述したように、本発明によれば、ＹＴＯに対する電流制御の応答性を向上させて発振周波数を短時間で変化可能とするＹＴＯを備えた信号解析装置を提供することができる。
【図面の簡単な説明】
図１は、本発明のＹＴＯを備えた信号解析装置の全体構成を示すブロック図である。
図２は、図１の局部発振器５に用いられるＹＴＯのバイアス回路２０を備えたＹＴＯ駆動回路の内部構成を示すブロック図である。
図３は、図２の電流駆動回路２１の内部構成を示す回路図である。
図４は、図２のバイアス回路２０によるＹＴＯへのバイアス電圧印加の作用を説明するためのタイミングチャートである。
図５は、図１の局部発振器５に用いられるＹＴＯのバイアス回路２０を備えたＹＴＯ駆動回路の他の内部構成を示すブロック図である。
図６は、従来技術によるＹＴＯ駆動回路を示すブロック図である。
【図１】
0003936190.tif 000002
【図２】
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【図３】
0003936190.tif 000004
【図４】
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【図５】
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【図６】
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