(57)【特許請求の範囲】
【請求項１】
上部に第１層間絶縁膜の形成された半導体基板の上にチタン膜及び第１白金膜を順次形成する段階；
前記基板を窒素または不活性ガス雰囲気下で第１熱処理し、前記チタン膜と第１白金膜を反応させて白金チタン合金膜（ＰｔｘＴｉｙ）を形成する段階；
前記基板を酸素雰囲気下で第２熱処理し、前記第１熱処理時反応させたチタンの拡散を防止する段階；
前記白金チタン合金膜の上に強誘電体薄膜を形成する段階；
前記強誘電体薄膜及び白金チタン合金膜をエッチングし、強誘電体薄膜パターン及び下部電極を形成する段階；
前記基板上全面にキャッピング層（ｃａｐｐｉｎｇｌａｙｅｒ）を形成し、該キャッピング層を強誘電体薄膜パターンが露出するようにエッチングする段階；
及び、前記露出した強誘電体薄膜パターンの上に上部電極を形成しキャパシタを形成する段階を含むことを特徴とする強誘電体メモリ素子の製造方法。
【請求項２】
前記第１白金膜は前記チタン膜の形成後にインシチュ（ｉｎ−ｓｉｔｕ）で形成されることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項３】
前記チタン膜は膜厚５０乃至５００Åで形成されることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項４】
前記第１白金膜は膜厚１，０００乃至３，０００Åで形成されることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項５】
前記第１熱処理は、４００乃至６００℃の温度で、１０分乃至２時間炉で行われることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項６】
前記第２熱処理は、６００乃至８００℃の温度で、１０分乃至２時間行われることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項７】
前記キャッピング層はシリコン酸化膜で形成されることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項８】
前記キャッピング層を形成する段階と、前記上部電極を形成する段階との間に、熱処理段階をさらに含むことを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【請求項９】
前記熱処理は、１００乃至３００℃の温度で、１０分乃至２時間真空状態で行われることを特徴とする請求項８記載の強誘電体メモリ素子の製造方法。
【請求項１０】
前記上部電極は前記熱処理の後にインシチュ（ｉｎ−ｓｉｔｕ）で形成されることを特徴とする請求項９記載の強誘電体メモリ素子の製造方法。
【請求項１１】
前記基板全面に第２層間絶縁膜を形成する段階；
前記第２層間絶縁膜、キャッピング層及び第１層間絶縁膜をエッチングして前記基板の一部を露出させる第１コンタクトホールを形成し、前記第２層間絶縁膜をエッチングして前記上部電極を露出させる第２コンタクトホールを形成する段階；
前記第１及び第２コンタクトホールの表面及び第２層間絶縁膜の上に拡散バリア層及び配線用金属膜を順次形成する段階；
及び、前記金属膜及び拡散バリア層をエッチングして、前記露出した基板とキャパシタの上部電極を連結させる配線を形成する段階をさらに含むことを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の製造方法に関し、特にキャパシタの誘電膜として強誘電体薄膜（ferroelectric thin film）を用いる強誘電体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性メモリ素子の強誘電体メモリ素子では、キャパシタの誘電膜としてＳｒＢｉ2Ｔａ2Ｏ9 （ＳＢＴ）とＰｂ（ＺｒＴｉ1-X）Ｏ3の様な強誘電体薄膜を主に用いている。この様な強誘電体薄膜の特性は、キャパシタの上部及び下部電極物質、特に下部電極物質により影響を受ける。よって、強誘電体薄膜の優れた特性を得るために、下部電極を、耐酸化性の優れる白金（Ｐｔ；platinum）、ＩｒＯ2及びＲｕＯ2の様な電導性酸化膜、またはイリジウム（Ｉｒ；iridium）、及びルテニウム（Ｒｕ；ruthenium）の様な金属で形成する。このうち、Ｐｔ膜を上部電極及び下部電極物質として主に用いている。
【０００３】
前記強誘電体メモリ素子において、キャパシタは酸化膜の様な層間絶縁膜の上に下部電極、強誘電体薄膜及び上部電極を形成することによって形成される。また、下部電極物質として用いるＰｔ膜は酸化膜との接着力が劣るので、これら間の接着力を向上させるため、Ｐｔ膜と酸化膜の間に接着層（glue layer）としてチタン（Ｔｉ）膜を挟持させる。
【０００４】
【発明が解決しようとする課題】
しかし、下部電極物質のＰｔ膜の形成後、後続で進行される酸素雰囲気での熱処理工程時、ＴｉがＰｔ膜に広がってＴｉ膜と層間絶縁膜の間の接着力が低下する。また、Ｐｔ膜内でＴｉが酸化してチタン酸化膜を形成してＰｔ膜の体積膨脹が引き起こされて下部電極の表面粗さが低下する。その結果、素子の信頼性及び歩留まりが低下する。
【０００５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、層間絶縁膜と下部電極の間の接着力を増加させ、下部電極の表面粗さを向上させる強誘電体メモリ素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による強誘電体メモリ素子の製造方法は、上部に第１層間絶縁膜の形成された半導体基板の上にチタン膜及び第１白金膜を順次形成する段階；前記基板を窒素または不活性ガス雰囲気下で第１熱処理し、前記チタン膜と第１白金膜を反応させて白金チタン合金膜（ＰｔｘＴｉｙ）を形成する段階；前記基板を酸素雰囲気下で第２熱処理し、前記第１熱処理時反応させたチタンの拡散を防止する段階；前記白金チタン合金膜の上に強誘電体薄膜を形成する段階；前記強誘電体薄膜及び白金チタン合金膜をエッチングし、強誘電体薄膜パターン及び下部電極を形成する段階；前記基板上全面にキャッピング層（ｃａｐｐｉｎｇｌａｙｅｒ）を形成し、該キャッピング層を強誘電体薄膜パターンが露出するようにエッチングする段階；及び、前記露出した強誘電体薄膜パターンの上に上部電極を形成しキャパシタを形成する段階を含むことを特徴とする。
【０００７】
前記第１白金膜は前記チタン膜の形成後にインシチュ（ｉｎ−ｓｉｔｕ）で形成されることを特徴とする。
前記チタン膜は膜厚５０乃至５００Åで形成されることを特徴とする。
前記第１白金膜は膜厚１，０００乃至３，０００Åで形成されることを特徴とする。
前記第１熱処理は、４００乃至６００℃の温度で、１０分乃至２時間炉で行われることを特徴とする。
前記第２熱処理は、６００乃至８００℃の温度で、１０分乃至２時間行われることを特徴とする。
【０００８】
前記キャッピング層はシリコン酸化膜で形成されることを特徴とする。
前記キャッピング層を形成する段階と、前記上部電極を形成する段階との間に、熱処理段階をさらに含むことを特徴とする。
前記熱処理は、１００乃至３００℃の温度で、１０分乃至２時間真空状態で行われることを特徴とする。
前記上部電極は前記熱処理の後にインシチュ（ｉｎ−ｓｉｔｕ）で形成されることを特徴とする。
【０００９】
前記基板全面に第２層間絶縁膜を形成する段階；前記第２層間絶縁膜、キャッピング層及び第１層間絶縁膜をエッチングして前記基板の一部を露出させる第１コンタクトホールを形成し、前記第２層間絶縁膜をエッチングして前記上部電極を露出させる第２コンタクトホールを形成する段階；前記第１及び第２コンタクトホールの表面及び第２層間絶縁膜の上に拡散バリア層及び配線用金属膜を順次形成する段階；及び、前記金属膜及び拡散バリア層をエッチングして、前記露出した基板とキャパシタの上部電極を連結させる配線を形成する段階をさらに含むことを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。
図１乃至図８は本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【００１１】
図１を参照すれば、上部に酸化膜からなる第１層間絶縁膜１２が形成された半導体基板１１の上に、接着層としてチタン（Ｔｉ）膜１３をスパッタリング法で形成し、その上に第１白金（Ｐｔ）膜１４を形成する。このとき、Ｔｉ膜１３と第１Ｐｔ膜１４はそれらの総厚が１００乃至３００Åとなるように形成する。望ましくは、第１Ｐｔ膜１４はＴｉ膜１３厚の１/４乃至同厚で形成する。次に、６５０乃至８００℃の温度で、１分間、酸素雰囲気下で急速熱処理を行い、Ｔｉ膜１３を酸化させ、ＰｔとＴｉを相互拡散させ、図２に示すように、Ｐｔ含みのチタン酸化膜１５を形成する。
【００１２】
図３を参照すれば、Ｐｔ含みのチタン酸化膜１５の上に、下部電極物質として第２Ｐｔ膜１６を膜厚１,０００乃至３,０００Åで形成し、第２Ｐｔ膜１６の結晶化のために、６５０乃至８００℃の温度で３０分間、酸素雰囲気下で電気炉で熱処理する。このとき、接着層としてのＴｉ膜１３をＰｔ含みのチタン酸化膜１５に変換した後、熱処理を行うため、第２Ｐｔ膜１６内にＴｉが拡散することが防止される。
【００１３】
図４を参照すれば、第２Ｐｔ膜１６の上にＳｒＢｉ2 Ｔａ2Ｏ9（ＳＢＴ）の様な強誘電体薄膜１７を形成し、その上に上部電極物質として第３Ｐｔ膜を膜厚１,０００乃至２,０００Åで蒸着し、エッチングし、上部電極１８を形成する。
図５を参照すれば、強誘電体薄膜１７、第２Ｐｔ膜１６及びＰｔ含みのチタン酸化膜１５をエッチングし、Ｐｔ含みのチタン酸化膜パターン１５ａ、下部電極１６ａ及び強誘電体薄膜パターン１７ａを形成し、キャパシタ１００を完成する。次に、エッチングによる損傷を補償するために、８００℃の温度で１時間、酸素雰囲気下で電気炉で熱処理を行う。
【００１４】
図６を参照すれば、強誘電体薄膜パターン１７ａからＢｉの揮発を防止するために、図６の構造表面上に第１拡散バリア層１９を形成し、第１拡散バリア層１９の上に第２層間絶縁膜２０を形成する。ここで、第１拡散バリア層１９はチタン酸化膜として膜厚１,０００乃至２,０００Åで形成し、第２層間絶縁膜２０はシリコン酸化膜で形成する。
【００１５】
図７を参照すれば、第２層間絶縁膜２０、第１拡散バリア層１９及び第１層間絶縁膜１２をエッチングして反動体基板１１の一部を露出させる第１コンタクトホールＣ１を形成し、第２層間絶縁膜２０及び第１拡散バリア層１９をエッチングして上部電極１８を露出させる第２コンタクトホールＣ２を形成する。
【００１６】
図８を参照すれば、第１及び第２コンタクトホールＣ１、Ｃ２の表面及び第２層間絶縁膜２０の上に第２拡散バリア層２１を形成する。ここで、第２拡散バリア層２１は２００Åのチタン膜と５００Åのチタン窒化膜の積層膜で形成する。次に、第２拡散バリア層２１の特性を向上させるために、４５０℃の温度で、３０分間、窒素雰囲気下で電気炉で熱処理する。次に、第２拡散バリア層２１の上に配線用金属膜２２を蒸着する。ここで、配線用金属膜２２はタングステン膜、アルミニウム膜または銅膜で蒸着する。その後、配線用金属膜２２及び第２拡散バリア層２１をエッチングして、半導体基板１１とキャパシタ１００の上部電極１８を連結させる配線２００を形成する。
【００１７】
前述した実施例によれば、接着層としてのＴｉ膜１３をＰｔ含みのチタン酸化膜１５に変換することで、次工程の酸素雰囲気下での熱処理工程の際、Ｔｉの拡散が防止されて接着力を向上させる。また、第２Ｐｔ膜１６内でのＴｉの酸化が防止されるので、下部電極１６ａの表面粗さを向上させる。
【００１８】
図９乃至図１５は本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
図９を参照すれば、半導体基板３１の上に、第１層間絶縁膜３００としてＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜３２及び中温酸化（ｍｅｄｉｕｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ；ＭＴＯ）膜３３を順次形成する。
次に、中温酸化膜２７の上に接着層としてＴｉ膜３４を膜厚５０乃至５００Åで形成し、その上に第１Ｐｔ膜３５をインシチュ（ｉｎ−ｓｉｔｕ）で、膜厚１，０００乃至３，０００Åで形成する。
【００１９】
しかる後、Ｎ２ガスまたはＨｅ、Ａｒ、Ｋｒ、Ｘｅ及びＲｎの様な不活性ガス雰囲気下で、４００乃至６００℃の温度で、１０分乃至２時間炉で第１熱処理を行ってＰｔとＴｉを反応させ、図１０に示すように、白金チタン（ＰｔｘＴｉｙ）合金膜３６を形成する。続いて、前記Ｐｔと反応したＴｉの拡散を防止するために、６００乃至８００℃の温度で、１０分乃至２時間、酸素雰囲気下で第２熱処理を行う。
【００２０】
図１１を参照すれば、ＰｔｘＴｉｙ合金膜３６の上にＳＢＴの様な強誘電体薄膜を形成し、前記強誘電体薄膜及びＰｔｘＴｉｙ合金膜３６をエッチングし、強誘電体薄膜パターン３７及び下部電極３６ａを形成する。
図１２を参照すれば、図１１の構造表面上にシリコン酸化膜としてキャッピング層（capping layer）３８を形成する。次に、キャッピング層３８を強誘電体薄膜パターン３７が露出するようにエッチングする。
【００２１】
しかる後、露出した強誘電体薄膜パターン３７と、以後に形成される上部電極との接着力を向上させるために、比較的低温、望ましくは１００乃至３００℃の温度で１０分乃至２時間、真空状態で熱処理を行った後、図１３に示すように、インシチュで露出した強誘電体薄膜パターン３７及びキャッピング層３８の上に上部電極用物質として第２Ｐｔ膜３９を蒸着する。
【００２２】
図１４を参照すれば、第２Ｐｔ膜３９をキャッピング層３８の表面が露出するようにエッチングし、上部電極３９ａを形成し、キャパシタ４００を完成する。図１５を参照すれば、図１４の構造上に第２層間絶縁膜４０を形成し、第２層間絶縁膜４０、キャッピング層３８及び第１層間絶縁膜３００をエッチングし、反動体基板３１の一部を露出させる第１コンタクトホールＣ１を形成し、第２層間絶縁膜４０をエッチングし、上部電極３９ａを露出させる第２コンタクトホールＣ２を形成する。次に、第１及び第２コンタクトホールＣ１、Ｃ２の表面及び第２層間絶縁膜４０の上に拡散バリア層４１を形成し、拡散バリア層４１の上に配線用金属膜４２を形成する。ここで、配線用金属膜４２はタングステン膜、アルミニウム膜または銅膜で形成する。次に、配線用金属膜４２及び第２拡散バリア層４１をエッチングし、半導体基板３１とキャパシタ４００の上部電極３９ａを連結させる配線５００を形成する。
【００２３】
尚、本発明は、前記実施例に限定されず、本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２４】
【発明の効果】
前述した第２実施例によれば、下部電極物質の第１Ｐｔ膜３５の形成後、酸素雰囲気下で結晶化させる代わりに、窒素または不活性ガス雰囲気下で熱処理を行い、Ｔｉ膜３４と反応させてＰｔｘＴｉｙ合金膜３６を形成することで、次工程の酸素雰囲気での熱処理工程の際、Ｔｉ膜の酸化が防止されることから、接着力が向上し、下部電極の表面粗さを向上させる。また、強誘電体薄膜パターン３７を比較的低温で、熱処理を行った後、第２Ｐｔ膜３９を形成するため、強誘電体薄膜パターン３７と上部電極３９ａの接着力を向上させる。
【００２５】
上記の本発明によれば、次に行われる酸素雰囲気での熱処理工程の際、下部電極物質のＰｔ膜内でのＴｉの酸化が防止されることで、接着力及び下部電極の表面粗さを向上させる。
【図面の簡単な説明】
【図１】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図５】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図６】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図７】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図８】本発明の第１実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図９】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１１】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１４】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１５】本発明の第２実施例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
１１、３１ 半導体基板
１２、３００ 第１層間絶縁膜
１３、３４ チタン膜
１４、３５、１６、３９ 白金膜
１５ 白金含みのチタン酸化膜
３６ 白金含みのチタン合金膜
１５ａ 白金含みのチタン酸化膜パターン
１６ａ、３６ａ 下部電極
１７ａ、３７ 強誘電体薄膜パターン
１８、３９ａ 上部電極
１９、２１、４１ 拡散バリア層
２０、４０ 第２層間絶縁膜
２２、４２ 配線用金属膜
１００、４００ キャパシタ
２００、５００ 配線
３２ ＢＰＳＧ膜
３３ ＭＴＯ膜
【図１】
0004016545.tif 000002
【図２】
0004016545.tif 000003
【図３】
0004016545.tif 000004
【図４】
0004016545.tif 000005
【図５】
0004016545.tif 000006
【図６】
0004016545.tif 000007
【図７】
0004016545.tif 000008
【図８】
0004016545.tif 000009
【図９】
0004016545.tif 000010
【図１０】
0004016545.tif 000011
【図１１】
0004016545.tif 000012
【図１２】
0004016545.tif 000013
【図１３】
0004016545.tif 000014
【図１４】
0004016545.tif 000015
【図１５】
0004016545.tif 000016