(57)【特許請求の範囲】
【請求項１】
一導電型三族−五族化合物半導体ベース層に積層された反対導電型三族−五族化合物半導体ガード・リング層上にＰｄ層及びＴｉ層及びＰｔ層及びＡｕ層の順に積層された積層体からなるべース電極を形成してから熱処理を行ってＰｄ層と一導電型三族−五族化合物半導体ベース層とを合金化する工程
が含まれてなることを特徴とする三族−五族化合物半導体装置の製造方法。
【請求項２】
反対導電型三族−五族化合物半導体エミッタ層をメサ状に加工した際に一部がベース電極形成予定部分を覆う薄膜となって残った前記エミッタ層上にＰｄ層及びＴｉ層及びＰｔ層及びＡｕ層の順に積層された積層体からなるベース電極を形成してから熱処理を行ってＰｄ層と一導電型三族−五族化合物半導体ベース層とを合金化する工程
が含まれてなることを特徴とする三族−五族化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンタクト抵抗が低い電極をもつ三族−五族化合物半導体装置を製造する方法に関する。
【０００２】
現在、光通信システムの高速且つ大情報量化や高速コンピュータの高性能化を促進させる為、化合物半導体装置を高性能化することが要求され、その一環として、電極コンタクト抵抗の低減が問題になっているので、本発明では、その問題を解消する為の一手段を開示する。
【０００３】
【従来の技術】
従来の化合物半導体装置、特にヘテロ接合バイポーラ・トランジスタ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）に於いては、ｐ型化合物半導体層に対する合金型オーミック・コンタクト電極として、ＡｕＺｎ、ＡｕＭｎ、ＡｕＢｅなどｐ型不純物を構成元素とする合金膜やｐ型不純物元素を含む多層膜を真空蒸着法で半導体層表面に堆積し、その後の熱処理で電極と半導体界面とを合金化することに依って、良好なオーミック・コンタクトをもつ電極を形成している。尚、ｐ型不純物元素を含む多層膜としては、例えば、Ｐｄ／Ｚｎ／Ｐｔ／ＡｕやＰｄ／Ｚｎ／Ｐｄ／Ａｕを挙げることができ、この場合、ｐ型不純物元素はＺｎである。
【０００４】
然しながら、前記電極をＨＢＴに於けるベース電極のようにｐ型薄層構造に適用した場合、Ａｕがベース層からコレクタ層に至る各結晶層に拡散し、コンタクト抵抗の低下や素子の信頼性低下を招来する場合がある。
【０００５】
また、最近、低いコンタクト抵抗と長寿命が得られる電極として、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなる積層体構造をＨＢＴのｐ型ベース層に適用する技術が開示されている（要すれば、「Ｊａｐａｎｅａｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌ．Ｐｈｙｓ．Ｌ５５８−５６０（１９９１）岡田ら」、参照）。
【０００６】
このＰｔ／Ｔｉ／Ｐｔ／Ａｕからなる積層体構造の電極では、半導体層との第一の反応層がＰｔ層であり、半導体層とＰｔ層との間に自然酸化膜が存在した場合、半導体層とＰｔ層との合金化が充分に行なわれず、低いコンタクト抵抗を再現性良く実現することが困難である。
【０００７】
更にまた、Ｐｄ／Ｚｎ／Ｐｔ／Ａｕからなる積層体構造がＨＢＴのベース電極に用いられている（要すれば、「特開平５−２５９４３５号公報」、「特開平６−３１０７０６号公報」などを参照）。
【０００８】
このＰｄ／Ｚｎ／Ｐｔ／Ａｕからなる積層体構造の電極では、半導体層と電極とを合金化する熱処理工程で、Ｚｎが半導体層側と表面側に拡散すると共にＰｔがＰｄ層中に侵入し、Ａｕがバリヤ層であるＰｔ層を貫通して拡散し、電極の信頼性を確保することが困難である。
【０００９】
【発明が解決しようとする課題】
本発明では、既知の電極材料の積層順序に簡単な改変を施すのみで、半導体層の表面に在る自然酸化膜やベース層上に在るガード・リングである半導体層の影響を受けることなく低いコンタクト抵抗を再現性良く実現し、また、金属層間に形成したバリヤ層の効果を充分に発揮できるようにする。
【００１０】
【課題を解決するための手段】
本発明に於いては、三族−五族系化合物半導体を用いる半導体装置の電極材料として既知であるＰｄ、Ｔｉ、Ｐｔ、Ａｕを用い、また、Ｐｄを半導体層側にして前記の順に積層し、半導体層と反応、即ち、合金化する金属にＰｄを用いることで低いコンタクト抵抗を維持し、そして、Ｐｄ層とＰｔ層との間にはＰｔに対する有効なバリヤ層となるＴｉ層を介在させ、電極形成時の熱処理に依ってＰｔがＰｄ層に過剰に侵入するのを防ぐことが基本になっている。
【００１１】
図１は本発明の原理を解説する為のコンタクト抵抗率の合金化時間依存性を表す線図であり、縦軸にはコンタクト抵抗率を、また、横軸には合金化時間をそれぞれ採ってある。
【００１２】
このデータを得た試料は、ｐ−ＧａＡｓベース層上に厚さが５〔ｎｍ〕であるｎ−ＧａＡｓガード・リング層と厚さが２５〔ｎｍ〕であるｎ−ＩｎＧａＰエミッタ層の一部を介してＰｄ／Ｔｉ／Ｐｔ／Ａｕを順に積層成膜し、オーミック・コンタクト電極としたものであって、積層成膜には真空蒸着法を適用した。
【００１３】
試料のｐ−ＧａＡｓベース層に於けるキャリヤ濃度は３×１０19〔cm-3〕であり、また、オーミック・コンタクト電極に於ける各金属膜の膜厚は、Ｐｄ：３０〔ｎｍ〕、Ｔｉ：４０〔ｎｍ〕、Ｐｔ：４０〔ｎｍ〕、Ａｕ：２００〔ｎｍ〕である。
【００１４】
電極形成時の熱処理温度は４００〔℃〕、雰囲気はＮ2 雰囲気、コンタクト抵抗率の測定はＴＬＭ（ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ  ｍｏｄｅ）法に依った。
【００１５】
本発明に於いて、熱処理に依ってコンタクト抵抗率が低下した理由は、半導体層と電極の最下層であるＰｄ層との合金化反応が進行した為である。
【００１６】
即ち、Ｐｄ層がｎ−ＩｎＧａＰエミッタ層及びｎ−ＧａＡｓガード・リング層を介してｐ−ＧａＡｓベース層と合金化反応が行なわれた為であり、これについては、Ｐｄ層をｐ−ＧａＡｓベース層に直接蒸着した場合にも図１に見られる傾向と同じ傾向を示すことが判っている。
【００１８】
前記したところから、本発明に依る三族−五族化合物半導体装置の製造方法に於いては、
（１）
一導電型三族−五族化合物半導体ベース層（例えばｐ−ＧａＡｓベース層５）に積層された反対導電型三族−五族化合物半導体ガード・リング層（例えばｎ−ＧａＡｓ第一エミッタ層６）上にＰｄ層及びＴｉ層及びＰｔ層及びＡｕ層の順に積層された積層体からなるべース電極（例えばベース電極１１）を形成してから熱処理を行ってＰｄ層と一導電型三族−五族化合物半導体ベース層とを合金化する工程が含まれてなることを特徴とするか、或いは、
【００１９】
（２）
反対導電型三族−五族化合物半導体エミッタ層（例えばｎ−ＩｎＧａＰ第二エミッタ層７）をメサ状に加工した際に一部がベース電極形成予定部分を覆う薄膜となって残った前記エミッタ層上にＰｄ層及びＴｉ層及びＰｔ層及びＡｕ層の順に積層された積層体からなるベース電極（例えばベース電極１１）を形成してから熱処理を行ってＰｄ層と一導電型三族−五族化合物半導体ベース層（例えばｐ−ＧａＡｓベース層５）とを合金化する工程が含まれてなることを特徴とする。
【００２０】
前記手段を採ることに依り、電極と一導電型高濃度不純物含有半導体ベース層とは、良好なオーミック・コンタクトを生成することができ、また、導電型が反対導電型であるガード・リング層上からであっても、熱処理を行なうことで、一導電型高濃度不純物含有半導体ベース層と良好且つ安定にオーミック・コンタクトをとることが可能であって、高速動作する半導体装置に不可欠な低い電極コンタクト抵抗を実現することができる。
【００２１】
【発明の実施の形態】
図２は本発明に於ける一実施の形態に依って製造されたＨＢＴを表す要部切断側面図であって、次に、このＨＢＴを製造する方法について説明する。
【００２２】
（１）
例えば、ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、基板１上にバッファ層２、サブ・コレクタ層３、コレクタ層４、ベース層５、第一のガード・リングである第一エミッタ層６、第二のガード・リングである第二エミッタ層７、第三エミッタ層８、エミッタ・キャップ層９を成長させる。
【００２３】
ここで、各半導体部分に関する主要なデータを例示すると以下の通りである。
（ａ）  基板１について
材料：半絶縁性ＧａＡｓ
（ｂ）  バッファ層２について
材料：ノンドープＧａＡｓ
厚さ：５００〔ｎｍ〕
（ｃ）  サブ・コレクタ層３について
材料：ｎ−ＧａＡｓ
不純物濃度：５×１０18〔cm-3〕
厚さ：５００〔ｎｍ〕
（ｄ）  コレクタ層４
材料：ｎ−ＧａＡｓ
不純物濃度：３×１０16〔cm-3〕
厚さ：３００〔ｎｍ〕
（ｅ）  ベース層５について
材料：ｐ−ＧａＡｓ
不純物濃度：２×１０19〔cm-3〕
厚さ：８０〔ｎｍ〕
（ｆ）  第一のガード・リングである第一エミッタ層６について
材料：ｎ−ＩｎＧａＰ
不純物濃度：３×１０17〔cm-3〕
厚さ：３０〔ｎｍ〕
（ｇ）  第二のガード・リングである第二エミッタ層７について
材料：ｎ−ＧａＡｓ
不純物濃度：３×１０17〔cm-3〕
厚さ：１０〔ｎｍ〕
（ｈ）  第三エミッタ層８について
材料：ｎ−ＧａＡｓ
不純物濃度：３×１０17〔cm-3〕（下層）→５×１０18〔cm-3〕（上層）のグレーデッド
厚さ：３００〔ｎｍ〕
（ｉ）  エミッタ・キャップ層９について
材料：ｎ−Ｉｎx Ｇａ1-x Ａｓ（ｘ＝０〜０．６）
不純物濃度：５×１０18〔cm-3〕〜４×１０19〔cm-3〕
厚さ：１００〔ｎｍ〕
【００２４】
（２）
スパッタリング法を適用することに依り、エミッタ・キャップ層９上に厚さが例えば３００〔ｎｍ〕であるＷＳｉ膜を堆積してから、リソグラフィ技術に於けるレジスト・プロセスを適用することに依って、エミッタ電極パターンのレジスト膜を形成し、その後、ハロゲン系エッチング・ガスを用いるドライ・エッチング法を適用してＷＳｉ膜のエッチングを行なってエミッタ電極１０を形成する。
【００２５】
（３）
エッチャントをリン酸と水の混合液とするウエット・エッチング法を適用することに依り、エミッタ電極１０をマスクとしてエミッタ・キャップ層９のエッチングを行ない、ハロゲン系ガスをエッチング・ガスとするドライ・エッチング法を適用することに依り、第三エミッタ層８のエッチングを行ない、第二のガード・リングである第二エミッタ層７が表出された時点でエッチングを停止し、第一段メサ部分形成を終了する。
【００２６】
（４）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、表出されている第二エミッタ層７に於けるベース電極形成予定部分に開口をもつレジスト膜を形成する。
【００２７】
（５）
真空蒸着法及びリフト・オフ法を適用することに依り、厚さが３０〔ｎｍ〕／４０〔ｎｍ〕／４０〔ｎｍ〕／２００〔ｎｍ〕であるＰｄ／Ｔｉ／Ｐｔ／Ａｕ
からなるベース電極１１を形成する。
【００２８】
熱処理を実施することで、ベース電極１１は、第二エミッタ層７の一部及び第一エミッタ層６を介し、ベース層５と良好にオーミック・コンタクトさせることができる。尚、この熱処理は、他の工程タイミングで実施しても良い。
【００２９】
（６）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、サブ・コレクタ層３に於けるコレクタ電極形成予定部分を表出させる為の開口をもつレジスト膜を形成する。
【００３０】
（７）
エッチャントをリン酸と水の混合液とするウエット・エッチング法を適用することに依り、前記工程（６）で形成したレジスト膜をマスクとして第二のガード・リングである第二エミッタ層７のエッチングを行ない、更に、エッチャントを塩酸と水の混合液とするウエット・エッチング法を適用することに依り、第一のガード・リングである第一エミッタ層６のエッチングを行ない、その後、ハロゲン系ガスをエッチング・ガスとするドライ・エッチング法を適用することに依って、ベース層５、コレクタ層４のエッチングを行ない、サブ・コレクタ層３が表出されたところでエッチングを停止し、第二段メサ部分形成を終了する。
【００３１】
（８）
リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法を適用することに依り、厚さが２０〔ｎｍ〕／１００〔ｎｍ〕であるＡｕＧｅ／Ａｕからなるコレクタ電極１２を形成する。
【００３２】
以上のようにして製造したＨＢＴでは、ベース電極１１の最下層のＰｄ層が高濃度ｐ型ベース層５と良好にオーミック・コンタクトする。
【００３３】
本発明に於いては、前記実施の形態に限られることなく、他に多くの改変を実現でき、例えば、前記実施の形態では、ＧａＡｓ／ＩｎＧａＰ系ＨＢＴについて説明したが、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴに適用しても有効である。
【００３４】
また、前記実施の形態では、ｐ−ＧａＡｓベース層５上に第一のガード・リングであるｎ−ＩｎＧａＰ第一エミッタ層６並びに第二のガード・リングであるｎ−ＧａＡｓ第二エミッタ層７を形成し、また、第一段メサ部分を形成したことに依って表出される第二段メサ部分の頂面には、ｎ−ＧａＡｓ第二エミッタ層７を薄く残して覆うように構成してあるが、必要に応じ、第二のガード・リングであるｎ−ＧａＡｓ第二エミッタ層７を残さない構成にしたり、或いは、第二のガード・リングであるｎ−ＧａＡｓ第二エミッタ層７及び第一のガード・リングであるｎ−ＩｎＧａＰ第一エミッタ層６を省略することもできる。
【００３５】
【発明の効果】
本発明に依る三族−五族化合物半導体装置の製造方法に於いては、一導電型三族−五族化合物半導体ベース層上にＰｄ層及びＴｉ層及びＰｔ層及びＡｕ層の順に積層された積層体からなるベース電極を形成してから熱処理を行なってＰｄ層と一導電型三族−五族化合物半導体ベース層とを合金化している。
【００３６】
前記構成を採ることに依り、ベース電極と一導電型高濃度不純物含有半導体ベース層とは、良好なオーミック・コンタクトを生成することができ、また、導電型が反対導電型であるガード・リング層上からであっても、熱処理を行なうことで、一導電型高濃度不純物含有半導体ベース層と良好且つ安定にオーミック・コンタクトをとることが可能であって、高速動作する半導体装置に不可欠な低い電極コンタクト抵抗を実現することができる。
【図面の簡単な説明】
【図１】本発明の原理を解説する為のコンタクト抵抗率の合金化時間依存性を表す線図である。
【図２】本発明に於ける一実施の形態であるＨＢＴを表す要部切断側面図である。
【符号の説明】
１  基板
２  バッファ層
３  サブ・コレクタ層
４  コレクタ層
５  ベース層
６  第一エミッタ層（第一のガード・リング）
７  第二エミッタ層（第二のガード・リング）
８  第三エミッタ層
９  エミッタ・キャップ層
１０  エミッタ電極
１１  ベース電極
１２  コレクタ電極
【図１】
0003876397.tif 000002
【図２】
0003876397.tif 000003