(57)【特許請求の範囲】
【請求項１】
電源電圧より高い昇圧電圧を使用して動作する所定の回路を共有する複数個のメモリセルアレイブロックを含むセルアレイと、
前記セルアレイの１つのエッジにあるメモリセルアレイブロックを選択するか否かを示す信号が活性化される時、選択されていない他のエッジにあるメモリセルアレイブロックに関連する前記所定の回路を負荷として仮想駆動させる昇圧電圧レベル安定化回路とを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記昇圧電圧レベル安定化回路は、
ロウアドレスストローブ信号が活性化される時、前記１つのエッジにあるメモリセルアレイブロックとワードラインとを選択するための選択信号が活性化される場合、該選択信号によって、選択された前記１つのエッジにあるメモリセルアレイブロックのワードライン駆動回路を駆動させると同時に、選択されていない他のエッジにあるメモリセルアレイブロックのワードライン駆動回路を負荷として駆動させる第１昇圧電圧レベル安定化部を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１昇圧電圧レベル安定化部は、
前記ロウアドレスストローブ信号が活性化される時、１つのエッジにあるメモリセルアレイブロックとワードラインとを選択するための選択信号と、他のエッジにあるメモリセルアレイブロックとワードラインとを選択するための選択信号とのオアをとって、その結果を前記１つのエッジにあるメモリセルアレイブロックのワードライン駆動回路に出力する第１オアゲート手段と、
前記２つの選択信号のオアをとって、その結果を前記他のエッジにあるメモリセルアレイブロックのワードライン駆動回路に出力する第２オアゲート手段とを具備することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記昇圧電圧レベル安定化回路は、
選択された１つのエッジのメモリセルアレイブロックと隣接する共有感知増幅器の、前記メモリセルアレイブロックと反対側にあるアイソレーショントランジスタ部に印加されるブロック遮断信号を使用して、前記アイソレーショントランジスタ部のトランジスタとともに、選択されていない他のエッジのメモリセルアレイブロックと隣接する共有感知増幅器の、前記他のエッジのメモリセルアレイブロックと反対側にあるアイソレーショントランジスタ部のトランジスタをオフさせる第２昇圧電圧レベル安定化部を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２昇圧電圧レベル安定化部は、
１つのエッジのメモリセルアレイブロックと隣接する共有感知増幅器の、前記メモリセルアレイブロックと反対側にあるアイソレーショントランジスタ部に印加されるブロック遮断信号と、他のエッジのメモリセルアレイブロックと隣接する共有感知増幅器の、前記他のエッジのメモリセルアレイブロックと反対側にあるアイソレーショントランジスタ部に印加されるブロック遮断信号とをアンド演算して前記２つのアイソレーショントランジスタ部に各々出力する第１及び第２アンドゲート手段を具備することを特徴とする請求項４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に昇圧電圧のレベルを安定化させうる昇圧電圧レベル安定化回路を備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
DRAM(Dynamic Random Access Memory)回路でセルキャパシタに貯蔵された電荷をビットラインに伝達するセルトランジスタを制御する電圧として一般の電源電圧より臨界電圧以上に昇圧された電圧が使われる。なぜなら、データの貯蔵時、ビットラインの電圧が十分にセルキャパシタに伝えられてデータの持続時間を延ばす必要があるからである。昇圧電圧Vppは前述したような目的で使われる電圧であって、DRAM回路において必須な回路の１つである。
【０００３】
シリコン基板に具現されたメモリにおいて、動作時の昇圧電圧Vppは昇圧電圧Vppを使用する回路の数、各回路が使用する電荷量、そして使われた電荷量を補償する回路の能力などにより決定される。この際、昇圧電圧Vppのレベルを保つために使われる回路が昇圧電圧Vppポンプとアクティブキッカ(active kicker)である。しかし、ポンプ及びアクティブキッカの補償能力を一定にする場合、昇圧電圧Vppのレベルが変動する。すなわち、昇圧電圧Vppの使用量が少ない場合、昇圧電圧Vppの使用量に比べて補償する電荷量がさらに多ければ昇圧電圧Vppのレベルは上昇し、逆に昇圧電圧Vppの使用量が多い場合に昇圧電圧Vppの使用量に比べて補償する電荷量が少なければ昇圧電圧Vppのレベルが下降する。
【０００４】
一方、DRAMのメモリセルアレイをブロック単位で構成して活性化させる場合、選択されるセルアレイブロックの位置によって、すなわち、外側に位置するブロックなのか、そうでければ内側に位置するブロックなのかによって昇圧電圧Vppを使用する負荷が変わる。例えば、４つのセルアレイブロックよりなるメモリから１/４のみを活性化させるスキームの場合には、活性化させるセルアレイブロックの位置によって昇圧電圧Vppの使用量、すなわち消耗電荷量が２倍程度の激しい差を示す。
【０００５】
図１は従来のDRAMにおいてロウアドレスストローブ(Row Address Strobe:RAS)のアクティブ時に昇圧電圧Vppが印加される主要経路を示す。図１において、部材番号１０，１１は第１セルアレイブロック及び第２セルアレイブロックで、１４，１６はセルアレイブロックを選択するための選択制御信号Pxiドライバであり、１５，１７，１８はサブワードラインドライバである。
点線で表した１２は選択制御信号Pxiドライバ１４の出力ラインで、太線で表した１３は選択制御信号Pxiドライバ１６の出力ラインである。
選択制御信号Pxiドライバ１４，１６はアドレスにより生じる各信号Px０a，Px２aにより選択され、選択されれば昇圧電圧Vppを選択されるサブワードラインドライバを介してワードラインに出力する。このような選択制御信号Pxiドライバ１４，１６及びサブワードラインドライバ１５，１７，１８の構成及び動作は周知の事実なので、ここではその詳細な説明は省略する。
【０００６】
図１に示されたように、DRAMではセルアレイの大きさを減少させるために選択制御信号Pxiドライバとその出力ラインが隣接した２つのセルアレイブロックにより共有されるように形成される。例えば、選択制御信号Pxiドライバ１６とその出力ライン１３は隣接した２つのセルアレイブロック、すなわち第１セルアレイブロック１０と第２セルアレイブロック１１により共有されるように形成される。しかし、メモリセルアレイのエッジ部に位置する選択制御信号Pxiドライバ１４とその出力ライン１２は１つのセルアレイブロック、すなわち外側に位置する第１セルアレイブロック１０によってのみ使われるように形成される。これにより、選択制御信号Pxiドライバ１４の出力ライン１２の長さ、すなわち負荷は選択制御信号Pxiドライバ１６の出力ライン１３の長さ、すなわち負荷のほぼ半分である。
【０００７】
したがって、DRAMの動作時、メモリセルアレイのエッジ部に位置する選択制御信号Pxiドライバ１４とその出力ライン１２は隣接した２つのセルアレイブロックにより共有される選択制御信号Pxiドライバ１６とその出力ライン１３に比べて昇圧電圧Vppの使用量がほぼ半分に減る。これにより、DRAMの動作時、昇圧電圧Vppのレベルに変動が生じる問題点がある。
【０００８】
図２は従来のDRAMでプリチャージ時の昇圧電圧Vppの使用量の差を説明するための図面であって、２０，２１，２２，２３は各々第１ないし第４セルアレイブロックを、２４，２５，２６は隣接した２つのセルアレイブロックにより共有される共有感知増幅器を、２７，２８，２９，３０，３１，３２はアイソレーショントランジスタ部を各々示す。
【０００９】
図２に示されたように共有感知増幅器を使用する構造のメモリ装置では、内側に位置するセルアレイブロック、例えば第２セルアレイブロック２１のビットラインは両側の２つの共有感知増幅器２４，２５により感知される。外側に位置するセルアレイブロック、例えば第１セルアレイブロック２０のビットラインは１つの共有感知増幅器２４により感知される。
【００１０】
また、一方のセルアレイブロックのビットラインを感知する時、隣接した他方のセルアレイブロックのビットラインは対応するアイソレーショントランジスタ部をオフさせることによって共有感知増幅器から遮断させる。具体的に、外側のセルアレイブロック、例えば第１セルアレイブロック２０のビットラインを感知しようとする場合にはアイソレーショントランジスタ部２８をオフさせて第２セルアレイブロック２１のビットラインを共有感知増幅器２４から遮断する。一方、内側セルアレイブロック、例えば第２セルアレイブロック２１のビットラインを感知しようとする場合にはアイソレーショントランジスタ部２７をオフさせて第１セルアレイブロック２０のビットラインを遮断し、かつアイソレーショントランジスタ部３０をオフさせて第３セルアレイブロック２２のビットラインを遮断する。
【００１１】
RASアクティブが終わってプリチャージ動作時、遮断したセルアレイブロックのビットラインを再び共有感知増幅器に連結させるが、この時、昇圧電圧Vppが使われる。ところが、外側のセルアレイブロックの場合にはプリチャージ動作時、隣接した１つのセルアレイブロックのビットラインのみを再び共有感知増幅器に連結し、内側セルアレイブロックの場合にはプリチャージ動作時、隣接した２つのセルアレイブロックのビットラインを再びそれぞれの共有感知増幅器に連結する。したがって、プリチャージ時、内側セルアレイブロックに比べて外側セルアレイブロックで昇圧電圧Vppの使用量がほぼ半分に減る。
【００１２】
【発明が解決しようとする課題】
前述したようにセルアレイブロックの大きさを縮めるために所定の回路を共有する従来の半導体メモリ装置では、活性化されるセルアレイブロックの位置によって昇圧電圧Vppの使用量が変わり、これによって昇圧電圧Vppが上昇/下降されて昇圧電圧Vppのレベルが変動する。したがって、従来の半導体メモリ装置では、昇圧電圧Vppのレベルの変動により素子の寿命が短縮されたり、全体回路の動作特性が劣化する問題点がある。
【００１３】
本発明は上記の点に鑑みなされたもので、その目的は、昇圧電圧のレベルを安定化させうる昇圧電圧レベル安定化回路を備えた半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の一形態に係る半導体メモリ装置は、電源電圧より高い昇圧電圧を使用して動作する所定の回路を共有する複数個のメモリセルアレイブロックを含むセルアレイ及び追加負荷を含む昇圧電圧レベル安定化回路を具備し、前記追加負荷は前記セルアレイのエッジにあるメモリセルアレイブロックが選択される時、前記昇圧電圧を充電するために前記昇圧電圧に連結されることを特徴とする。
【００１５】
前記追加負荷は、前記セルアレイの内側にあるメモリセルアレイブロックで使われる昇圧電圧値と前記セルアレイのエッジにあるメモリセルアレイブロックで使われる昇圧電圧値との差に該当する昇圧電圧電荷量を充電しうる大きさを有することが望ましい。前記追加負荷は、ロウアドレスストローブ信号が活性化される時、前記エッジにあるメモリセルアレイブロックが選択される場合に前記昇圧電圧を充電するための第１負荷、及びプリチャージ時、前記エッジにあるメモリセルアレイブロックが選択される場合に前記昇圧電圧を充電するための第２負荷とを具備することが望ましい。
【００１６】
前記昇圧電圧レベル安定化回路は、前記昇圧電圧が印加され、前記エッジにあるメモリセルアレイブロックが選択される場合、前記昇圧電圧を前記追加負荷に伝達するための第１スイッチング部、及び前記追加負荷の一端と接地との間に備えられて前記エッジにあるメモリセルアレイブロックが選択されない場合、前記追加負荷に充電された電圧を放電させるための第２スイッチング部をさらに具備する。
【００１７】
前記昇圧電圧レベル安定化回路は、前記ロウアドレスストローブ信号が活性化される時、前記エッジにあるメモリセルアレイブロックを選択するか否かを示す第１信号によって前記昇圧電圧を前記第１負荷に充電するための第１昇圧電圧レベル安定化部、及び前記プリチャージ時、前記エッジにあるメモリセルアレイブロックを選択するか否かを示す第２信号によって前記昇圧電圧を前記第２負荷に充電するための第２昇圧電圧レベル安定化部を具備する。
【００１８】
本発明の他の形態に係る半導体メモリ装置は、電源電圧より高い昇圧電圧を使用して動作する所定回路を共有する複数個のメモリセルアレイブロックを含むセルアレイ、及び前記セルアレイの１つのエッジにあるメモリセルアレイブロックを選択するか否かを示す信号が活性化される時、選択されていない他のエッジにあるメモリセルアレイブロックの所定回路を負荷として仮想駆動させる昇圧電圧レベル安定化回路を具備することを特徴とする。
【００１９】
前記昇圧電圧レベル安定化回路は、ロウアドレスストローブ信号が活性化される時、前記１つのエッジにあるメモリセルアレイブロックとワードラインとを選択するための第１信号及び前記他のエッジにあるメモリセルアレイブロックとワードラインとを選択するための第２信号のうち何れか１つが活性化される場合、選択されたエッジにあるメモリセルアレイブロックのワードライン駆動回路を駆動させ、選択されていないエッジにあるメモリセルアレイブロックのワードライン駆動回路を負荷として駆動させるための第１昇圧電圧レベル安定化部を具備する。
【００２０】
また、前記昇圧電圧レベル安定化回路は、選択されたエッジのメモリセルアレイブロックの反対側にあるアイソレーショントランジスタ部に印加されるブロック遮断信号と選択されていない他のエッジのメモリセルアレイブロックの反対側にあるアイソレーショントランジスタ部に印加されるブロック遮断信号のうち何れか１つがローレベルである場合、前記選択されたエッジのメモリセルアレイブロックの反対側にあるアイソレーショントランジスタ部のトランジスタと前記選択されていないエッジのメモリセルアレイブロックの反対側にあるアイソレーショントランジスタ部のトランジスタをオフさせる第２昇圧電圧レベル安定化部をさらに具備する。
【００２１】
本発明のさらに他の形態に係る半導体メモリ装置は、１つ以上のメモリセルアレイブロックを含むセルアレイ、前記セルアレイに連結され、前記セルアレイのエッジにあるメモリセルアレイブロックを選択するか否かを示す信号を伝達する選択ライン、前記セルアレイに連結され、昇圧電圧を伝達する昇圧電圧ライン、及び前記選択ラインに連結され、追加負荷を含む昇圧電圧レベル安定化回路を具備し、前記追加負荷は前記選択ライン上の前記信号に応答して前記昇圧電圧ラインに連結することを特徴とする。
【００２２】
本発明のさらに他の形態に係る半導体メモリ装置は、昇圧電圧に連結される昇圧電圧ライン、及び追加負荷を含み、第１状態では前記追加負荷を前記昇圧電圧ラインにカップルさせ、第２状態では前記追加負荷を前記昇圧電圧ラインからデカップルさせる放電回路(discharge circuit)を具備することを特徴とする。
前記放電回路は前記第２状態で前記追加負荷を放電させる。
【００２３】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置について詳しく説明する。
【００２４】
半導体メモリ装置において、昇圧電圧Vppを使用する回路は活性化されるセルアレイブロックの位置によって変わる。また、セルアレイを小さくするためにセルアレイブロックの間で所定の回路が共有される場合が多い。したがって、外側に位置したセルアレイブロックを活性化させる場合と内側に位置したセルアレイブロックを活性化させる場合に、昇圧電圧Vppの使用量が変わることがある。昇圧電圧Vppの使用量が小さく、補償する電荷量が多い場合、昇圧電圧Vppのレベルが過度に高まることがあるので、昇圧電圧Vppの使用量が小さい場合に備えて付加的な負荷であるダミーキャパシタを追加して常に同一の昇圧電圧Vppレベルを保たせることができる。
【００２５】
一般に外側(エッジ)に位置したセルアレイブロックを活性化させる場合、昇圧電圧Vppの使用量が小さいために、外側セルアレイブロックが活性化される時、昇圧電圧Vppを付加的な負荷に充電することによって外側セルアレイブロックの活性化時、昇圧電圧Vpp使用量を内側セルアレイブロックの活性化時の昇圧電圧Vpp使用量と同一にしうる。この際、外側セルアレイブロックが活性化されるという情報を有する信号はDRAM回路内で容易に探せるので、前記信号を用いて付け加えられた負荷を充電するか否かを決定しうる。
【００２６】
図３は本発明に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置で使われる昇圧電圧レベル安定化回路の概念図である。図３に示された昇圧電圧レベル安定化回路は、エッジにあるセルアレイブロックが選択される場合昇圧電源３４から発生された昇圧電圧Vppを充電するための追加負荷のダミーキャパシタCdummyと、昇圧電源３４から発生された昇圧電圧Vppをエッジブロック選択情報によってダミーキャパシタCdummyに伝達するための第１スイッチング部SW１及びダミーキャパシタCdummyの一端と接地との間に備えられてエッジブロック選択情報によってダミーキャパシタCdummyに充電された電圧を接地に放電させるための第２スイッチング部SW２を具備する。
【００２７】
前述したように構成された本発明に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置において使われる昇圧電圧レベル安定化回路は、エッジにあるメモリセルアレイブロックが選択されて駆動される場合、昇圧電源３４から生じた昇圧電圧Vppがエッジブロック選択情報により制御される第１スイッチング部SW１により追加負荷のダミーキャパシタCdummyに充電される。また、エッジにあるメモリセルアレイブロックが選択されていない場合、第１スイッチング部SW１は開放され、第２スイッチング部SW２は短絡されてエッジブロック選択情報により制御される第２スイッチング部SW２を通じてダミーキャパシタCdummyに充電された電圧が接地に放電される。ここで、ダミーキャパシタCdummyは内側に位置するセルアレイブロックの昇圧電圧Vpp使用量とエッジにあるセルアレイブロックの昇圧電圧Vpp使用量との差だけ昇圧電圧電荷量を充電しうる充電容量を有することが望ましい。
【００２８】
一方、昇圧電圧Vppはロウアドレスストローブ活性化時とプリチャージ時に主に使われる。したがって、追加負荷のダミーキャパシタCdummyは、ロウアドレスストローブ活性化時、エッジにあるメモリセルアレイブロックが選択される場合、昇圧電圧Vppを充電するための第１負荷、すなわち第１ダミーキャパシタと、プリチャージ時エッジにあるメモリセルアレイブロックが選択される場合、昇圧電圧Vppを充電するための第２負荷、すなわち第２ダミーキャパシタで構成されうる。
【００２９】
図５は本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図面であり、図４は図５に示された本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を説明するための図面である。図４において、４４，４５，４６，４７は第１セルアレイブロックないし第４セルアレイブロックである。図４において、PMOSトランジスタ４２は図３に示された第１スイッチング部SW１の役割を、NMOSトランジスタ４３は図３の第２スイッチング部SW２の役割を各々行う。一方、図３のエッジブロック選択情報として、エッジにある第１セルアレイブロック４４の選択のための選択制御信号Pxiドライバ４０に印加される、ロウアドレスデコーディング信号のうち何れか１つである第１信号Px０aを使用する。
【００３０】
図４において、第１セルアレイブロック４４の選択のために第１信号Px０aがハイレベルになると、インバータ４１からローレベルが出力され、PMOSトランジスタ４２がターンオンされて昇圧電圧VppがダミーキャパシタCdummyに充電される。したがって、エッジにあるセルアレイブロックの第１セルアレイブロック４４が選択されて駆動される場合、第１セルアレイブロック４４で使われる昇圧電圧Vppの使用量が、内側のセルアレイブロック４５，４６が選択されて駆動される時に使われる昇圧電源Vppの使用量と同一に制御される。したがって、昇圧電圧Vppの使用量の差によって昇圧電圧Vppが上昇することを防止しうる。そして、エッジにあるセルアレイブロックが選択されていない場合には、NMOSトランジスタ４３がターンオンされてダミーキャパシタCdummyに充電された電圧が接地に放電されてダミーキャパシタCdummyが初期状態に復帰する。
【００３１】
図５に示された本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置は、第１セルアレイブロックないし第４セルアレイブロック５１，５２，５３，５４及び第１昇圧電圧レベル安定化部５５a，５５bと第２昇圧電圧レベル安定化部５６a，５６bを具備する昇圧電圧レベル安定化回路を含む。
【００３２】
第１昇圧電圧レベル安定化部５５aは、エッジにある第１セルアレイブロック５１とワードラインを選択するための２つの信号Px０a，Px１aを入力して２つの信号のうち少なくとも何れか１つがハイレベルである場合にローレベルを出力する論理回路部５７aと、ゲートに論理回路部５７aの出力が印加され、ソースに昇圧電圧Vppが印加され、ドレインが第１ダミーキャパシタCa１の一端に連結されたPMOSトランジスタ６０と、ゲートに論理回路部５７aの出力が印加され、ドレインが第１ダミーキャパシタCa１の一端に連結され、ソースが接地されたNMOSトランジスタ６１を具備し、論理回路部５７aはインバータ６２，６４，６５とNANDゲート６３を具備する。一方、第１昇圧電圧レベル安定化部５５bは、エッジにある第４セルアレイブロック５４とワードラインを選択するための２つの信号Px０c，Px１cを入力し、２つの信号のうち少なくとも何れか１つがハイレベルである場合にローレベルを出力する論理回路部５７bと、ゲートに論理回路部５７bの出力が印加され、ソースに昇圧電圧Vppが印加され、ドレインが第２ダミーキャパシタCa２の一端に連結されたPMOSトランジスタ７２と、ゲートに論理回路部５７bの出力が印加され、ドレインが第２ダミーキャパシタCa２の一端に連結され、ソースが接地されたNMOSトランジスタ７３を具備し、論理回路部５７bはインバータ７４，７６，７７とNANDゲート７５を具備する。
【００３３】
第２昇圧電圧レベル安定化部５６aは、プリチャージ時、エッジにある第１セルアレイブロック５１の反対側にあるアイソレーショントランジスタ部(図示せず)に印加されるブロック遮断信号PISO１aを入力して反転させるためのインバータ６８と、ゲートにインバータ６８の出力が印加され、ソースに昇圧電圧Vppが印加され、ドレインが第３ダミーキャパシタCp１の一端に連結されたPMOSトランジスタ６６と、ゲートにインバータ６８の出力が印加され、ドレインが第３ダミーキャパシタCp１の一端に連結され、ソースが接地されたNMOSトランジスタ６７を具備する。第２昇圧電圧レベル安定化部５６bは、プリチャージ時、エッジにある第４セルアレイブロック５４の反対側にあるアイソレーショントランジスタ部(図示せず)に印加されるブロック遮断信号PISO２bを入力して反転させるためのインバータ７１と、ゲートにインバータ７１の出力が印加され、ソースに昇圧電圧Vppが印加され、ドレインが第４ダミーキャパシタCp２の一端に連結されたPMOSトランジスタ６９と、ゲートにインバータ７１の出力が印加され、ドレインが第４ダミーキャパシタCp２の一端に連結され、ソースが接地されたNMOSトランジスタ７０を具備する。
【００３４】
前述したように構成された本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置では、ロウアドレスストローブ信号が活性化される時、エッジにある第１セルアレイブロック５１を選択するか否かを示す信号Px０a，Px１aのうち何れか１つがハイレバルである場合、PMOSトランジスタ６０がターンオンされ、昇圧電圧Vppが第１ダミーキャパシタCa１に充電される。そして、２つの信号Px０a，Px１aが両方共にローレベルである場合、NMOSトランジスタ６１がターンオンされて第１ダミーキャパシタCa１に充電された電圧が接地に放電される。同様に、ロウアドレスストローブ信号が活性化される時、エッジにある第４セルアレイブロック５４を選択するか否かを示す信号Px０c，Px１cのうち何れか１つがハイレバルである場合、PMOSトランジスタ７２がターンオンされて昇圧電圧Vppが第２ダミーキャパシタCa２に充電される。そして、２つの信号Px０c，Px１cが両方共にローレベルである場合、NMOSトランジスタ７３がターンオンされて第２ダミーキャパシタCa２に充電された電圧が接地に放電される。したがって、外側(エッジ)に位置したセルアレイブロック５１，５４を活性化させる場合の昇圧電圧Vppの使用量を内側セルアレイブロック５２，５３の活性化時の昇圧電圧Vpp使用量と同一にして昇圧電圧Vppのレベルを安定化させうる。
【００３５】
一方、共有感知増幅器を使用する構造の半導体メモリ装置では一側のセルアレイブロックのビットラインを感知する時、他側のセルアレイブロックのビットラインは共有感知増幅器から遮断させる。ロウアドレスストローブ活性化が終わってプリチャージ命令を受けると、遮断した他側セルアレイブロックのビットラインを再び連結させることになるが、この時昇圧電圧Vppが使われる。図５において、第１セルアレイブロック５１が選択されて駆動された後、ロウアドレスストローブ活性化が終わってプリチャージ命令によりブロック遮断信号PISO１aがハイレバルになる場合、PMOSトランジスタ６６がターンオンされて第３ダミーキャパシタCp１に昇圧電圧Vppが充電される。そして、ブロック遮断信号PISO１aがローレベルになる場合にはNMOSトランジスタ６７がターンオンされて第３ダミーキャパシタCp１に充電された電圧が接地に放電される。同様に、第４セルアレイブロック５４が選択されて駆動された後、ロウアドレスストローブ活性化が終わってプリチャージ命令によりブロック遮断信号PISO２bがハイレバルになる場合で、PMOSトランジスタ６９がターンオンされて第４ダミーキャパシタCp２に昇圧電圧Vppが充電される。そして、ブロック遮断信号PISO２bがローレベルになる場合にはNMOSトランジスタ７０がターンオンされて第４ダミーキャパシタCp２に充電された電圧が接地に放電される。したがって、外側(エッジ)に位置したセルアレイブロック５１，５４を活性化させる場合と内側セルアレイブロック５２，５３を活性化させる場合で、プリチャージ時に消耗される昇圧電圧Vppの使用量を同一にして昇圧電圧Vppのレベルを安定化させうる。
【００３６】
図６は本発明の第２実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図面であり、図７は本発明の第３実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図面である。図６及び図７に示された本発明の第２実施形態及び第３実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置は、エッジにあるセルアレイブロックを選択するか否かを示す信号が活性化される場合、選択されていない他のエッジにあるセルアレイブロックの所定回路を負荷として駆動させる半導体メモリ装置である。
【００３７】
図６に示された半導体メモリ装置は、第１ないし第４セルアレイブロック８０，８１，８２，８３とORゲート８８，８９，９０，９１を備え、ORゲート８８，８９，９０，９１は昇圧電圧レベル安定化回路、特に第１昇圧電圧レベル安定化部として動作する。各ORゲート８８，８９，９０，９１の出力は各々選択制御信号Pxiドライバ８４，８５，８６，８７に印加される。図６に示された半導体メモリ装置において各ORゲート８８，８９，９０，９１は、アドレスストローブ信号が活性化される時、エッジにある第１セルアレイブロック８０とワードラインとを選択するための信号Px０a，Px１aと他のエッジにある第４セルアレイブロック８３とワードラインとを選択するための信号Px０c，Px１cのうち何れか１つが活性化される場合、選択されたエッジにあるセルアレイブロックの選択制御信号Pxiドライバを駆動させ、同時に選択されていないエッジにあるセルアレイブロックの選択制御信号Pxiドライバを負荷として仮想駆動させる。例えば、第１セルアレイブロック８０とワードラインとを選択するための信号Px０aがハイレベルになって選択制御信号Pxiドライバ８４を駆動させる場合、ORゲート９０でもハイレベルが出力されて選択制御信号Pxiドライバ８６が駆動される。このとき、選択制御信号Pxiドライバ８６が駆動されても第４セルアレイブロック８３に該当するノーマルワードラインイネーブル信号を活性化させなければ第４セルアレイブロック８３を駆動させないので、動作上何らの問題も生じない。
【００３８】
したがって、外側(エッジ)に位置したセルアレイブロック８０，８３を活性化させる場合の昇圧電圧Vppの使用量を中間のセルアレイブロック８１，８２の活性化時の昇圧電圧Vpp使用量と同一にして昇圧電圧Vppのレベルを安定化させうる。
【００３９】
図７に示された半導体メモリ装置は、第１ないし第４セルアレイブロック１００，１０１，１０２，１０３と共有感知増幅器１０４，１０５，１０６とアイソレーショントランジスタ部１０７，１０８，１０９，１１０，１１１，１１２及びANDゲート１１３，１１４を備え、ANDゲート１１３，１１４は昇圧電圧レベル安定化回路、特に第２昇圧電圧レベル安定化部として動作する。そして、各ANDゲート１１３，１１４の出力は各々アイソレーショントランジスタ部１０８，１１１に印加される。
【００４０】
図７に示された半導体メモリ装置においてANDゲート１１４は第１セルアレイブロック１００が選択されてブロック遮断信号PISO１aがローレベルになる場合、すなわち、第１セルアレイブロック１００が選択されて第２セルアレイブロック１０１のビットラインを共有感知増幅器１０４から遮断させる場合、アイソレーショントランジスタ部１１１にローレベルの信号を印加してアイソレーショントランジスタ部１１１のトランジスタをオフさせる。したがって、内側に位置したセルアレイブロック１０１が選択される場合に２つのアイソレーショントランジスタ部１０７，１１０にあるトランジスタがオフされるように、エッジにある第１セルアレイブロック１００が選択される場合にも２つのアイソレーショントランジスタ部１０８，１１１にあるトランジスタをオフさせる。したがって、プリチャージ時、２つのアイソレーショントランジスタ部１０８，１１１にあるオフされたトランジスタをオンさせることによって、内側のセルアレイブロックが選択される場合と同一の昇圧電圧Vppを使用させることができ、選択されるセルアレイブロックの位置に関係なく昇圧電圧Vppのレベルを一定に保てる。
【００４１】
同様に、ANDゲート１１３は第４セルアレイブロック１０３が選択されてブロック遮断信号PISO２bがローレベルになる場合、すなわち、第４セルアレイブロック１０３が選択されて第３セルアレイブロック１０２のビットラインを共有感知増幅器１０６から遮断させる場合、アイソレーショントランジスタ部１０８にローレベルの信号を印加してアイソレーショントランジスタ部１０８のトランジスタをオフさせる。したがって、内側に位置したセルアレイブロック１０１が選択される場合に２つのアイソレーショントランジスタ部１０７，１１０にあるトランジスタらがオフされるように、エッジにある第４セルアレイブロック１０３が選択される場合にも２つのアイソレーショントランジスタ部１０８，１１１にあるトランジスタをオフさせる。したがって、プリチャージ時に２つのアイソレーショントランジスタ部１０８，１１１にあるオフされたトランジスタをオンさせることによって、内側のセルアレイブロックが選択される場合と同一の昇圧電圧Vppを使用させることができ、選択されるセルアレイブロックの位置に関係なく昇圧電圧Vppのレベルを一定に保てる。
【００４２】
図８は従来の技術と本発明に係る半導体メモリ装置における昇圧電圧のレベルを示す図面であって、図８に示されたように、従来は選択されるセルアレイブロックの位置によって昇圧電圧Vppのロードが変動されて昇圧電圧Vppのレベルが変動するが、本発明に係る半導体メモリ装置では選択されるセルアレイブロックの位置に関係なく昇圧電圧Vppのレベルが常に一定していることがわかる。
【００４３】
本発明は図面に示された実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であることを理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想により決まるべきである。
【００４４】
【発明の効果】
前述のように本発明に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置は、選択されたセルアレイブロックの位置に関係なく昇圧電圧のレベルを一定に保てるので、昇圧電圧の過度な上昇による素子の寿命短縮や特性の低下を防止しうる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置においてロウアドレスストローブアクティブ時に昇圧電圧が印加される主要経路を示す図である。
【図２】従来の半導体メモリ装置においてプリチャージ時の昇圧電圧の使用量の差を説明するための図である。
【図３】本発明に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置において使われる昇圧電圧レベル安定化回路の概念図である。
【図４】本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を説明するための図である。
【図５】本発明の第１実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図である。
【図６】本発明の第２実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図である。
【図７】本発明の第３実施形態に係る昇圧電圧レベル安定化回路を備えた半導体メモリ装置を示す図である。
【図８】従来の技術と本発明に係る半導体メモリ装置における昇圧電圧のレベルを示す図である。
【符号の説明】
５１，５２，５３，５４    第１ないし第４セルアレイブロック
５５a，５５b    第１昇圧電圧レベル安定化部
５６a，５６b    第２昇圧電圧レベル安定化部
５７ａ，５７ｂ    論理回路部
６０，６６，６９，７２    PMOSトランジスタ
６１，６７，７０，７３    NMOSトランジスタ
６２，６４，６５，６８    インバータ
６３，７５    NANDゲート
７１，７４，７６，７７    インバータ
Ca１，Cａ２，Cp1，Ｃp２    第１ないし第４ダミーキャパシタ
【図１】
0003952133.tif 000002
【図２】
0003952133.tif 000003
【図３】
0003952133.tif 000004
【図４】
0003952133.tif 000005
【図５】
0003952133.tif 000006
【図６】
0003952133.tif 000007
【図７】
0003952133.tif 000008
【図８】
0003952133.tif 000009