(57)【特許請求の範囲】
【請求項１】
単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつＮ／Ｓｉ比が１．２４以下のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。
【請求項２】
単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつ塩素濃度が４×１０20ｃｍ-3以上のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。
【請求項３】
単結晶シリコン基板と、
前記単結晶シリコン基板上に形成された多結晶シリコン膜と、
前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつＮ／Ｓｉ比が１．２４以下、かつ塩素濃度が４×１０20ｃｍ-3以上のシリコン窒化層からなる導電性を有する界面層とを備え、
前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする半導体装置。
【請求項４】
単結晶半導体基板の構成材料とは異なる物質を原料として用いたＣＶＤ法によって、前記単結晶半導体基板上に導電性を有する界面層を堆積する工程と、
前記界面層の構成材料とは異なる物質からなり、かつ前記界面層を介して前記単結晶半導体基板と接続する多結晶半導体膜を形成する工程と
を有し、前記原料はＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を有する化合物を含むもの、前記ＣＶＤ法はＬＰＣＶＤ法、前記界面層はシリコン窒化層であることを特徴とする半導体装置の製造方法。
【請求項５】
前記化合物としてＳｉn Ｃｌ2n+2（ｎは２以上の整数）またはＳｉm Ｃｌ2m+2-xＨx （ｍは２以上の整数、ｘは２ｍ＋２より小さい整数）を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記原料としてＳｉ2 Ｃｌ2 とＮＨ3 を用い、前記シリコン窒化層の成膜温度を６５０℃以下に設定することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記単結晶半導体基板として単結晶シリコン基板、前記多結晶半導体膜として多結晶シリコン膜を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
単結晶シリコン基板の表面にＳｉＣｌ4 を吸着させる工程と、前記単結晶シリコン基板の表面を窒化する工程とを繰り返すことによって、前記単結晶半導体基板上に窒化シリコンからなる導電性を有する界面層を形成する工程と、
前記界面層を介して前記単結晶シリコン基板と接続する多結晶シリコン膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
単結晶半導体基板の表面に溝を形成する工程と、
前記溝の側面の前記溝の開口面よりも下の部分を絶縁膜で被覆するとともに、前記絶縁膜を介して前記溝の前記開口面よりも下の部分までを導電体で埋め込む工程と、
前記溝の前記導電体で埋め込まれていない部分の側面に、前記単結晶半導体基板の構成材料とは異なる物質からなる導電性の界面層を形成する工程と、
前記界面層の構成材料とは異なる物質からなる多結晶半導体膜で前記溝内を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
単結晶半導体基板の構成材料とは異なる物質のガスと前記単結晶半導体基板とを反応させることによって、前記界面層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
単結晶半導体基板の構成材料とは異なる物質を原料として用いたＣＶＤ法によって、前記界面層を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に単結晶半導体基板と多結晶半導体膜とが接続した構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭに代表される半導体集積回路の高集積化・微細化に伴い、素子面積は世代毎に縮小されている。メモリセルが１つのトランジスタと１つのキャパシタで構成されたＤＲＡＭにおいて、素子面積の縮小化は、情報を記憶するキャパシタの面積の縮小を招き、情報の記憶機能を損なうことになる。
【０００３】
そこで、ＤＲＡＭでは、高集積化・微細化によって情報記憶機能が損なわれないように、十分なキャパシタ容量を確保するための様々な工夫がなされている。その一つとして、キャパシタを立体構造にすること、すなわちトレンチキャパシタやスタックトキャパシタの採用があげられる。
【０００４】
トレンチキャパシタとしては、基板プレート型と呼ばれる構造のものが６４ＭＤＲＡＭ以降の主流になっている。基板プレート型のトレンチキャパシタを用いたメモリセルにおいて重要なことは、キャパシタのストレージノード電極（トレンチに埋め込まれた電極）とトランジスタのソース／ドレイン拡散層との接続部をどのような構造にするかということである。
【０００５】
その一つとして、埋込みストラップ（Buried Strap）構造が知られている。図１１に、埋込みストラップ構造を有するＤＲＡＭメモリセルの断面図を示す。図中、８０は単結晶シリコン基板、８１はプレート電極、８２はキャパシタ絶縁膜、８３はカラー酸化膜、８４1 ，８４2 はストレージノード電極、８５は埋込みストラップ（多結晶シリコン膜）、８６，８７はソース／ドレイン拡散層、８８はゲート絶縁膜、８９はゲート電極、９０はＳＴＩ（Shallow Trench Isolation）のための素子分離絶縁膜をそれぞれ示している。
【０００６】
この種のメモリセルでは、ソース／ドレイン拡散層８６とストレージノード電極８４との電気的接続を埋込みストラップ８５によって行う。この埋込みストラップ８５は、マスクを用いたフォトリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋込みストラップ８５の形成による面積増加が無いという利点もある。
【０００７】
ところで、この種のメモリセルにおいては、以下のようなプロセス上の問題があった。
【０００８】
ソース／ドレイン拡散層８６となる領域の単結晶シリコン基板８０と埋込みストラップ８５との界面に自然酸化膜等の酸化膜が無い場合、すなわち界面が非常にきれいな場合には、高温を伴う後工程で、例えば素子分離絶縁膜９０の形成工程で、トレンチの側面から埋込みストラップ８５に向かってエピタキシャル成長が起きる。
【０００９】
具体的には、図１２に示すように、楔状のエピタキシャル領域９１が埋込みストラップ８５中に形成される。その結果、局所的な機械的ストレスが発生し、転移９２が基板中に発生する。転移９２は、接合リーク電流の増大を招き、ＤＲＡＭのデータ保持特性を劣化させる。
【００１０】
本発明者らは、上述した問題を解決するには、図１３に示すように、界面に酸化膜または窒化膜９３を形成することによって、エピタキシャル成長を抑制することを考えた。
【００１１】
酸化膜または窒化膜９３は絶縁体であるため、その膜厚を非常に薄くなるように正確に制御する必要がある。しかし、このような制御は困難であるため、界面に酸化膜または窒化膜９３を形成すると、埋込みストラップ８５とソース／ドレイン拡散層８６との間のコンタクト抵抗が大きくなったり、あるいはメモリセル間のコンタクト抵抗のばらつきが大きくなる。これはデータの読出し特性のばらつきとしてデバイスに悪影響を与える。
【００１２】
【発明が解決しようとする課題】
上述の如く、従来の埋込みストラップ構造を有するメモリセルは、トレンチの側面と埋込みストラップとの間の界面に自然酸化膜が無く非常にきれいな場合には、埋込みストラップ形成後の高温を伴う後工程で、トレンチの側面から埋込みストラップに向かってエピタキシャル成長が生じ、基板中に転移が発生するために、データ保持特性が悪化するという問題があった。
【００１３】
また、このような問題を解決するために、界面に薄い酸化膜を形成することが考えられるが、膜厚を薄く制御することは困難であるため、界面に形成した酸化膜によって、埋込みストラップとソース／ドレイン拡散層との間のコンタクト抵抗が大きくなったり、メモリセル間のコンタクト抵抗のばらつきが大きくなるという問題があった。
【００１４】
本発明は、以上述べたプロセス中における転移の発生およびコンタクト抵抗の増加を防止できる、単結晶半導体基板上に多結晶半導体膜が形成された構造を有する半導体装置およびその製造法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る半導体装置は、単結晶シリコン基板と、前記単結晶シリコン基板上に形成された多結晶シリコン膜と、前記単結晶シリコン基板と前記多結晶シリコン膜との間に形成され、かつＮ／Ｓｉ比が１．２４以下のシリコン窒化層からなる導電性を有する界面層とを備え、前記単結晶シリコン基板の表面には溝が形成され、前記多結晶シリコン膜は前記溝内に形成され、前記界面層は前記溝の側面と前記多結晶シリコン膜との間に形成されていることを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法は、単結晶半導体基板の構成材料とは異なる物質を原料として用いたＣＶＤ法によって、前記単結晶半導体基板上に導電性を有する界面層を堆積する工程と、前記界面層の構成材料とは異なる物質からなり、かつ前記界面層を介して前記単結晶半導体基板と接続する多結晶半導体膜を形成する工程とを有し、前記原料はＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を有する化合物を含むもの、前記ＣＶＤ法はＬＰＣＶＤ法、前記界面層はシリコン窒化層であることを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法の好ましい形態は以下の通りである。単結晶半導体基板として単結晶シリコン基板、多結晶半導体膜として多結晶シリコン膜を用いた場合には、界面層としてシリコンカーバイト膜を用いる。このシリコンカーバイト層の膜厚は１０ｎｍ以下とする。
【００１８】
また、多結晶半導体層を溝内に形成する場合には、最初にアモルファス半導体層を溝内に形成し、次に熱処理によってアモルファス半導体層を多結晶シリコン膜に変える方法を採用しても良い。また、熱処理は後工程で行う熱処理で併用できるので、多結晶化のための熱処理工程を新たに追加する必要はなく、したがって工程数の増大はない。
【００１９】
本発明によれば、単結晶半導体基板と多結晶半導体膜との間に界面層を設けることにより、多結晶半導体膜の形成後の高温を伴う後工程で、単結晶半導体基板から多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。また、界面層は導電性を有するものなので、単結晶半導体基板と多結晶半導体膜との間のコンタクト抵抗の増加を抑制できる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭメモリセルを示す断面図である。
【００２２】
このメモリセルは埋込みストラップ構造のキャパシタを有し、その特徴は、ソース／ドレイン拡散層１７と埋込みストラップ１１との間に界面層としてのＳｉＣ層１０が形成されていることにある。
【００２３】
なお、埋込みストラップ１１と第２ストレージノード電極８2 との界面にもＳｉＣ層３が形成されているが、これはプロセス上形成されたものであって、無くても良い。
【００２４】
このような構成であれば、ＳｉＣ層１０によって、埋込みストラップ１１の形成後の高温を伴う後工程で、トレンチ３の側面（単結晶シリコン）から埋込みストラップ１１としての多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化するという問題は起こらない。
【００２５】
また、ＳｉＣ層１０は導電性を有するものなので、トレンチ３の側壁と第２ストレージノード電極８2 との間のコンタクト抵抗の増加を抑制できる。コンタクト抵抗の増加を効果的に抑制する観点からは、ＳｉＣ層１０の厚さは１０ｎｍ以下であることが好ましい。
【００２６】
次に本実施形態のメモリセルの形成方法について説明する。図２〜図４に、その工程断面図を示す。
【００２７】
まず、図２（ａ）に示すように、単結晶シリコン基板１上にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造のマスクパターン２を形成し、これをマスクにして単結晶シリコン基板１をＲＩＥ法にてエッチングすることによって、深いトレンチ３を形成する。
【００２８】
次に図２（ｂ）に示すように、トレンチ３の側面および底面を被覆するように不純物ドープ膜４を形成した後、トレンチ３内をその途中の深さまでフォトレジスト層５で埋め込む。
【００２９】
不純物ドープ膜４としては、例えば砒素ガラス膜を用いる。また、フォトレジスト層５は以下のようにして形成する。すなわち、ポジ型のフォトレジストを全面に塗布し、次にトレンチ４の中央部よりも上の部分のフォトレジストだけを全面露光し、最後にフォトレジストを現像して、その上部だけを除去することによって形成することができる。
【００３０】
次に図２（ｃ）に示すように、フォトレジスト層５をマスクにして不純物ドープ膜４をエッチングして、フォトレジスト層５よりも上の部分のトレンチ３の側面を露出させる。この後、フォトレジスト層５を剥離する。
【００３１】
次に図２（ｄ）に示すように、不純物ドープ膜４中の不純物を基板中に拡散させて、不純物ドープ膜４の周囲の基板中にプレート電極６を形成する。この後、不純物ドープ膜４を除去する。
【００３２】
次に図３（ｅ）に示すように、非常に薄いシリコン窒化膜／シリコン酸化膜からなるキャパシタ絶縁膜７をトレンチ３の側面および底面を被覆するように全面に形成する。
【００３３】
次に同図（ｅ）に示すように、トレンチ３の内部を充填するように、第１ストレージノード電極となる高不純物濃度の第１ｎ型多結晶シリコン膜８1 を全面に堆積する。
【００３４】
次に図３（ｆ）に示すように、第１ｎ型多結晶シリコン膜８1 をＲＩＥによってエッチバックして第１ストレージノード電極８1 を形成した後、これをマスクにしてキャパシタ絶縁膜７をエッチングすることによって、第１ストレージノード電極８1 より上の部分のトレンチ３の側面を露出させる。
【００３５】
次に同図（ｆ）に示すように、第１ストレージノード電極８1 よりも上の部分のトレンチ３の側壁にカラー酸化膜（ＳｉＯ2 膜）９をいわゆる側壁残しによって形成する。
【００３６】
次に図３（ｇ）に示すように、トレンチ３の内部を埋め込むように高不純物濃度の第２ｎ型多結晶シリコン膜をＬＰＣＶＤ法によって堆積した後、これをエッチバックして第２ｎ型多結晶シリコン膜からなる第２ストレージノード電極８2 を形成する。このとき、トレンチ３の上部に未充填部分が残るようにエッチバックを行う。
【００３７】
次に図３（ｈ）に示すように、第２ストレージノード電極８2 をマスクにしてカラー酸化膜９をエッチングすることによって、第２ストレージノード電極８2 よりも上の部分のトレンチ３の側面を露出させる。
【００３８】
次に図４（ｉ）に示すように、ＬＰＣＶＤ装置内でトレンチ３の側面および第２ストレージノード電極８2 の表面にＳｉＣ層１０を形成する。成膜条件は温度が７５０℃の高温、原料ガスが炭素を含んだガス例えばＣ2 Ｈ4 ガスである。このようにＣ2 Ｈ4 ガスをトレンチ３の側壁のシリコンと反応させることによって、トレンチ３の側壁にＳｉＣ層１０を容易に形成することができる。
【００３９】
次に図４（ｊ）に示すように、同ＬＰＣＶＤ装置内で埋込みストラップ１１となる多結晶シリコン膜をトレンチ３の内部を埋め込むように全面に形成した後、トレンチ３の外部の余剰な多結晶シリコン膜をエッチバックにより除去することによって埋込みストラップ１１を形成する。このとき、トレンチ３の開口面の少し下まで多結晶シリコン膜およびＳｉＣ層１０を除去し、トレンチ３の上部に浅い未充填部分を残す。
【００４０】
ここでは、同一のＬＰＣＶＤ装置によって、ＳｉＣ層１０と埋込みストラップ１１を真空を破らずに連続的に形成したが、それぞれ別のＬＰＣＶＤ装置で形成しても良い。この場合、ＬＰＣＶＤ装置間の移動は大気に晒さないで行うことが好ましい。
【００４１】
また、埋込みストラップ１１は、ＬＰＣＶＤ装置を用いてアモルファスシリコン膜をトレンチ３の内部に埋込み形成し、このアモルファスシリコン膜を後工程の熱処理で多結晶シリコン膜に変えることによって形成しても良い。
【００４２】
ここで、アモルファスシリコン膜は、５００℃の成膜温度で形成することができるので、多結晶シリコン膜の場合（成膜温度６５０℃）に比べて、プロセス温度の低温化が可能となる。
【００４３】
次に図４（ｋ）に示すように、素子分離溝形成用のレジストパターン１２を形成した後、これをマスクにして埋込みストラップ１１、ＳｉＣ層１０、第２ストレージノード電極８2 、カラー酸化膜９および単結晶シリコン基板１をＲＩＥにてエッチングして、浅いトレンチ（素子分離溝）１３を形成する。この後、レジストパターン１１、マスクパターン２を除去する。
【００４４】
次に図４（ｌ）に示すように、絶縁膜の堆積およびＣＭＰによる平坦化によって、素子分離溝１３の内部に素子分離絶縁膜１４を埋め込み形成する。
【００４５】
素子分離絶縁膜１４の形成には高温の工程が伴うが、ＳｉＣ層１０によって、トレンチ３の側面（単結晶シリコン）から埋込みストラップ（多結晶シリコン膜）１１へのエピタキシャル成長が抑制され、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化することを防止できる。
【００４６】
最後に、周知の方法に従って、ゲート絶縁膜１５、ゲート電極１６、ソース／ドレイン拡散層１７，１８を形成して、図１に示したＤＲＡＭメモリセルが完成する。図には示していないが、ショートチャネル効果を抑制するために、浅く低不純物濃度の拡散層（エクステンション）を形成することが好ましい。
【００４７】
ゲート電極１６およびソース／ドレイン拡散層１７，１８の形成には高温の工程が伴うが、素子分離絶縁膜１４の形成工程の場合と同様に、ＳｉＣ層１０によって基板中に転移が発生することを防止できるので、接合リーク電流の増大によるデータ保持特性の劣化を防止できる。
【００４８】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＤＲＡＭメモリセルを示す断面図である。
【００４９】
このメモリセルは埋込みストラップ構造のキャパシタを有し、その特徴は、埋込みストラップ２８とソース／ドレイン拡散層３４との間に界面層としてのＳｉ過剰なシリコン窒化層２８、すなわちＳｉ／Ｎ比が１．２４以下のシリコン窒化層２８が形成されていることにある。
【００５０】
なお、埋込みストラップ２８と第２ストレージノード電極２６2 との界面、および埋込みストラップ２８とカラー酸化膜２７との界面にもＳｉ過剰なシリコン窒化膜層２８が形成されているが、これはプロセス上形成されたものであって、無くても良い。
【００５１】
このような構成であれば、Ｓｉ過剰なシリコン窒化層２８によって、埋込みストラップ２８の形成後の高温を伴う後工程で、トレンチ２３の側面（単結晶シリコン）から埋込みストラップ２８としての多結晶半導体膜へのエピタキシャル成長を抑制でき、基板中に転移が発生することを防止できる。したがって、転移の発生による接合リーク電流の増大によって、データ保持特性が劣化するという問題は起こらない。
【００５２】
また、Ｓｉ過剰なシリコン窒化層２８は通常のシリコン窒化層（Ｓｉ3 Ｎ4 層）に比べて抵抗が低いので、トレンチ２３の側壁と第２ストレージノード電極２６2 との間のコンタクト抵抗の増加を抑制できる。
【００５３】
次に本実施形態のＤＲＡＭメモリセルの製造方法について説明する。図６および図７に、その工程断面図を示す。本実施形態のＤＲＡＭメモリセルの製造方法の特徴は、制御性および被覆性に優れた成膜方法を用いて、７００℃以下の低温で、Ｓｉ過剰なシリコン窒化層を形成することにある。
【００５４】
まず、図６（ａ）に示すように、第１の実施形態と同様に、単結晶シリコン基板２１にマスクパターン２２、トレンチ２３、プレート電極２４、キャパシタ絶縁膜２５、第１ストレージノード電極（第１ｎ型多結晶シリコン膜）２６1 、第１ストレージノード電極（第１ｎ型多結晶シリコン膜）２６2 、カラー酸化膜２７を形成する。
【００５５】
次に図６（ｂ）に示すように、制御性および被覆性に優れた成膜法であるＬＰＣＶＤ法によって、シリコン過剰なシリコン窒化層２８を全面に形成する。
【００５６】
ここで、成膜温度は４５０℃、原料はヘキサクロロジシラン（Ｓｉ2 Ｃｌ6 ）およびアンモニア、ガス流量比ＮＨ3 ／ＨＣＤは１０００／１０ＳＣＣＭ、成膜圧力は１．４Ｔｏｒｒである。
【００５７】
本条件での成膜速度は０．６ｎｍ／ｍｉｎ．である。また、Ｓｉ過剰なシリコン窒化層２８の厚さはその電気伝導度にもよるが、３ｎｍ程度以下が望ましい。シリコン窒化層２８の伝導度を上げるためには、Ｓｉ2 Ｃｌ6 （以下、ＨＣＤという）流量を増加させ、先述のガス流量比をより小さくすれば良い。
【００５８】
上記方法により、単結晶シリコン基板２１のトレンチ２３の側壁および第２ストレージノード電極２６2 の表面にＳｉ過剰なシリコン窒化層２８を容易に制御性および被覆性良く形成することができる。シリコン窒化層２８の塩素濃度を調べたところ、４×１０20ｃｍ-3以上であった。すなわち、シリコン窒化層２８の塩素濃度は従来のシリコン窒化層のそれよりも高かった。また、成膜温度が６５０℃以下であれば、塩素濃度は４×１０20ｃｍ-3以上となることを確認した。
【００５９】
なお、第２ストレージノード電極２６2 の表面のＳｉ過剰なシリコン窒化層２８は、本成膜方法とは別の成膜方法で形成しても良い。また、シリコン過剰なシリコン窒化層２８の成膜温度を４５０℃とした理由は、トレンチ２３の側壁とＳｉ過剰なシリコン窒化層２８との界面、およびトレンチ２３の側壁と第２ストレージノード電極２６2 との界面に形成される自然酸化膜の膜厚をなるべく薄くするためである。Ａｓの拡散を抑制するという目的のためだけなら、７００℃以下の成膜温度で十分である。
【００６０】
図８に、ＨＣＤを用いて成膜したシリコン窒化膜（本発明）のＮ／Ｓｉ比と成膜温度との関係を示す。ガス流量比ＮＨ3 ／ＨＣＤは全てのシリコン窒化膜で１００である。参考のために、ＤＣＳ（ジクロロシラン：ＳｉＨ2 Ｃｌ2 ）を用いて７００℃で成膜したシリコン窒化膜（従来）のＮ／Ｓｉ比も示してある。ガス流量比ＮＨ3 ／ＨＣＤは１０である。Ｎ／Ｓｉ比は、湿式の化学分析により求めた値である。
【００６１】
シリコン窒化膜（Ｓｉ3 Ｎ4 膜）の化学量論組成（Ｎ／Ｓｉ比）は１．３３である。図から、ＨＣＤを用いることによって、化学量論組成が１．３３よりも小さいシリコン窒化膜、すなわちＳｉ過剰なシリコン窒化膜を形成できることが分かる。また、図から、成膜温度を下げるに従い、同一の流量比で、よりＳｉ過剰なシリコン窒化膜を形成できることが分かる。さらに、図から、ＨＣＤを用いた場合には７００℃でもＳｉリッチなシリコン窒化膜を形成できるが、ＤＣＳを用いた場合には、Ｓｉリッチなシリコン窒化膜を形成できないことが分かる。
【００６２】
図９に、ＨＣＤを用いて成膜したシリコン窒化膜のリーク電流を調べた結果を示す。なお、図には、ＳｉＨ2 Ｃｌ2 を用いて成膜したシリコン窒化膜のリーク電流を調べた結果も示してある。試料にはシリコン基板／シリコン窒化膜／タングステン電極を用い、この試料に電界Ｅをかけ、シリコン基板・タングステン電極間に流れる電流を測定することによってリーク電流を評価した。
【００６３】
図から、ＨＣＤを用いた場合、成膜温度を下げることにより、リーク電流が２桁程度増加することが分かる。以上よりＨＣＤでより容易にシリコン過剰で抵抗の小さいシリコン窒化膜を成膜することが可能である。
【００６４】
次に図６（ｃ）に示すように、通常のＬＰＣＶＤ法によって、トレンチ２３の内部を埋め込むように、埋込みストラップとしての多結晶シリコン膜２９を全面に形成する。ここで、ＨＣＤを用いて同一炉内でガスを切り替えることにより、シリコン窒化層２８および多結晶シリコン膜２９を連続で形成しても良い。
【００６５】
次に図６（ｄ）に示すように、トレンチ２３の外部の余剰の多結晶シリコン膜２９およびＳｉ過剰なシリコン窒化層２８をＲＩＥにより除去することによって埋込みストラップを形成する。
【００６６】
このとき、トレンチ２３の上部に浅く未充填部分が残るように、多結晶シリコン膜２９およびＳｉ過剰なシリコン窒化層を除去する。ここでは、最初から多結晶シリコン膜（埋込みストラップ）を形成したが、ＬＰＣＶＤ法によってアモルファスシリコン膜を形成し、その後アモルファスシリコン膜に熱熱処理を施すことによって、多結晶シリコン膜を形成しても良い。
【００６７】
次に図７（ｅ）に示すように、素子分離用のレジストパターン３５を形成した後、これをマスクにしてＳｉ過剰なシリコン窒化層２８、埋込みストラップ２９、第２ストレージノード電極２６2 、カラー酸化膜２７および単結晶シリコン基板１をＲＩＥにて加工して浅いトレンチ（素子分離溝）３０を形成する。その後、マスクパターン２２およびレジストパターン３５を除去する。
【００６８】
次に、図７（ｆ）に示すように、絶縁膜の堆積およびＣＭＰによる平坦化によって、浅い素子分離溝内に素子分離絶縁膜３１を埋め込み形成する。
【００６９】
素子分離絶縁膜３１の形成には高温の工程が伴うが、Ｓｉ過剰なシリコン窒化層２８によって、トレンチの側壁（単結晶シリコン）から埋込みストラップ（多結晶シリコン膜）へのエピタキシャル成長が抑制され、基板中に転位が発生することを防止できる。したがって、転位の発生による接合リーク電流の増加によって、データ保持特性が劣化することを防ぐことができる。
【００７０】
最後に、周知の方法によって、ゲート絶縁膜３２、ゲート電極３３、ソース／ドレイン拡散層３４を形成して、図５に示したＤＲＡＭメモリセルが完成する。図には示していないが、ショートチャネル効果を抑制するために、浅く低不純物濃度の拡散層（エクステンション）を形成することが好ましい。
【００７１】
本実施形態では、シリコン窒化層２８の原料としてＨＣＤを用いたが、Ｓｉn Ｃｌ2n+2（ｎは２以上の整数）またはＳｉm Ｃｌ2m+2-xＨx （ｍは２以上の整数、ｘは２ｍ＋２より小さい整数）で表される原料を用い、かつ成膜温度を６５０℃以下にすれば、シリコン過剰で塩素濃度が高いシリコン窒化層を形成することはできる。
【００７２】
（第３の実施形態）
図１０は、本発明の第３の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図である。なお、図６および図７と対応する部分には図６および図７と同一符号を付してあり、詳細な説明は省略する。本実施形態が第２の実施形態と異なる点は、界面層（シリコン窒化層）の形成方法にある。
【００７３】
まず、図１０（ａ）に示すように、単結晶シリコン基板、マスクパターン、トレンチ、プレート電極、キャパシタ絶縁膜，第１および第２ストレージノード電極、カラー酸化膜を形成する。
【００７４】
次に自然酸化膜を希ＨＦ処理にて除去した後、炉内にウェハを導入し、そこで６００℃、０．３Ｔｏｒｒ、１分間、ＳｉＣｌ4 雰囲気での熱処理をウェハに施し、Ｓｉ表面にＳｉＣｌ4 を吸着させる。
【００７５】
次に炉内のＳｉＣｌ4 を排気した後、６００℃、０．３Ｔｏｒｒ、１分間のＮＨ3 雰囲気下にてＳｉ表面に吸着したＳｉＣｌ4 を窒化する。その後、炉内のＮＨ3 を排気する。
【００７６】
以上述べたＳｉＣｌ4 の吸着とＮＨ3 による窒化を５回繰り返し、図１０（ｂ）に示すように、界面層としての厚さ０．４ｎｍのシリコン窒化層２８’を形成する。
【００７７】
次に図１０（ｃ）に示すように、トレンチの内部を充填するように、厚さ２５０ｎｍの非晶質シリコン膜を堆積する。この後の工程は第２の実施形態の図６（ｄ）の工程以降と同じである。
【００７８】
このシリコン窒化層２８’はそれと同じ膜厚の熱窒化（アンモニアによる窒化）で形成したシリコン窒化層よりも低抵抗である。その理由は、以下の通りである。
【００７９】
熱窒化の場合、シリコン窒化層中に抵抗増加の原因となる酸素が混入する。これに対してシリコン窒化層２８’の形成方法では、酸素の混入を容易に防止できるので、シリコン窒化層２８’の抵抗増加を十分に防止できる。また、シリコン窒化層２８’の形成方法では、成膜温度を低くできるので、酸化膜の成長を十分に抑制できる。これもシリコン窒化層２８’の抵抗増加を十分に防止できる理由である。したがって、トレンチ２３の側壁と第２ストレージノード電極２６2 との間のコンタクト抵抗の増加を抑制できる。
【００８０】
さらに、シリコン窒化層２８’の形成方法は、シリコン窒化層２８’の厚さの制御性が良いので、薄いシリコン窒化層２８’を容易に形成でき、かつシリコン窒化層２８’の厚さのばらつきを十分に小さくできる。シリコン窒化層２８’の抵抗を小さくするために、シリコン窒化層２８’を薄くすることは重要である。
【００８１】
ここで、シリコン窒化層２８’の成膜温度を６００℃としているが。この成膜温度はできるだけ低い方が良い。何故なら、７００℃より高温だと、第２ストレージノード電極２６2 である多結晶シリコン膜中の不純物が外方拡散し、埋込みストラップ２９の表面に不純物が吸着し、この吸着した不純物が後工程でトランジスタ側へ拡散し、トランジスタ特性を劣化させるからである。他の理由は、成膜温度が高いと、シリコン窒化層２８’を形成する前に炉内の残留水分等により基板表面が酸化され、コンタクト抵抗が高くなるからである。以上のことから、シリコン窒化層２８’の成膜温度は、７００℃以下、好ましくは６００℃以下にした方が良い。
【００８２】
また、炉内にウェハを導入する際、炉内に大気を巻き込むこと、基板表面が酸化されてしまう。したがって、炉内にウェハを導入する際に雰囲気を制御し、炉内の酸素、水の分圧を極力減らすことが好ましい。具体的には、炉内にウェハを導入する際に、炉のウェハ導入部の雰囲気を窒素で置換するか、あるいはウェハ導入部を真空排気する。
【００８３】
また、炉内にウェハを導入する際の温度を低温化することも埋込みストラップ２９の表面の酸化を抑制するのに有効であり、ウェハ導入温度は４００℃以下が好ましい。
【００８４】
また、シリコン窒化層２８’は、シリコン酸化層に比べて、Ａｓ、Ｐ等の不純物の拡散を防ぐバリアとしての機能が高い。したがって、シリコン窒化層２８’は、シリコン酸化層に比べて、ストレージノード電極２６2 に高濃度に拡散された不純物がトランジスタに拡散することを防ぐバリアとしての機能が高い。
【００８５】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、トレンチキャパシタのトレンチ側面から埋込みストラップ１１へのエピタキシャル成長を抑制する場合について説明したが、本発明は溝の側面（単結晶半導体）と多結晶半導体膜とが接触し、後工程で高温に晒される構造であれば、素子の種類に関係なく有効である。
【００８６】
また、上記実施形態では、埋込みストラップとして多結晶シリコン膜を用いる場合について説明したが、その代わりに多結晶Ｇｅ膜または多結晶ＳｉＧｅ膜を用いても良い。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００８７】
【発明の効果】
以上詳説したように本発明によれば、溝の側壁と多結晶半導体膜との界面に導電性を有する界面層を設けることにより、溝の側壁と多結晶半導体膜との間のコンタクト抵抗の増加を招かずに、多結晶半導体膜の形成後の高温を伴う後工程の際に基板中に転移が発生することを防止できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＲＡＭのメモリセルを示す断面図
【図２】本発明の第１の実施形態に係るＤＲＡＭのメモリセルの製造方法を示す工程断面図
【図３】図２に続く同ＤＲＡＭのメモリセルの製造方法を示工程断面図
【図４】図３に続く同ＤＲＡＭのメモリセルの製造方法を示す工程断面図
【図５】本発明の第２の実施形態に係るＤＲＡＭメモリセルを示す断面図
【図６】本発明の第２の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図
【図７】図６に続く同ＤＲＡＭメモリセルの製造方法を示す工程断面図
【図８】ＨＣＤを用いて成膜したシリコン窒化膜のＮ／Ｓｉ比と成膜温度との関係を示す図
【図９】ＨＣＤを用いて成膜したシリコン窒化膜のリーク電流を調べた結果を示す図
【図１０】本発明の第３の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図
【図１１】従来のストラップ構造のキャパシタを有するＤＲＡＭメモリセルを示す断面図
【図１２】図１１のＤＲＡＭメモリセルの問題点を説明するための図
【図１３】エピタキシャル成長を抑制できるＤＲＡＭメモリセルを示す断面図
【符号の説明】
１…単結晶シリコン基板
２…マスクパターン
３…トレンチ
４…不純物ドープ膜
５…フォトレジスト層
６…プレート電極
７…キャパシタ絶縁膜
８1 …第１ストレージノード電極（第１ｎ型多結晶シリコン膜）
８2 …第２ストレージノード電極（第２ｎ型多結晶シリコン膜）
９…カラー酸化膜
１０…ＳｉＣ層（界面層）
１１…埋込みストラップ
１２…レジストパターン
１３…素子分離溝
１４…素子分離絶縁膜
１５…ゲート絶縁膜
１６…ゲート電極
１７，１８…ソース／ドレイン拡散層
２１…単結晶シリコン基板
２２…マスクパターン
２３…トレンチ
２４…プレート電極
２５…キャパシタ絶縁膜
２６1 …第１ストレージノード電極（第１ｎ型多結晶シリコン膜）
２６2 …第１ストレージノード電極（第１ｎ型多結晶シリコン膜）
２７…カラー酸化膜
２８，２８’…シリコン過剰なシリコン窒化層（界面層）
２９…埋込みストラップ
３０…素子分離溝
３１…素子分離絶縁膜
３２…ゲート絶縁膜
３３…ゲート電極
３４…ソース／ドレイン拡散層
３５…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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