(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して外部コマンドと外部アドレスとを同時に取り込む半導体記憶装置の試験方法において、
リフレッシュカウンタが生成するカウント値をアドレスラッチ回路にラッチし内部ロウアドレス信号として出力するカウンタ試験方法であって、
ライトコマンドの入力によって前記リフレッシュカウンタをカウントアップさせ、全てのセルにテスト用データを書き込んだ後、最初のリードコマンドの入力によって、前記リフレッシュカウンタのカウント値を最初のライトコマンドを入力した際のカウント値に戻し、
その後のリードコマンドの入力によって前記リフレッシュカウンタをカウントアップさせて、全てのセルからテスト用データを読み出すこと
を特徴とする半導体記憶装置の試験方法。
【請求項２】
前記アドレスラッチ回路は、外部ロウアドレスをラッチするラッチ回路であること
を特徴とする請求項１に記載の半導体記憶装置の試験方法。
【請求項３】
クロック信号に同期してライトコマンドやリードコマンド等の外部コマンド及び外部アドレスを一括して取り込む半導体記憶装置であって、
カウンタ試験を外部コマンドに基づいて行う時及びリフレッシュ動作を行う時、前記ライトコマンド及びリードコマンドに基づいて発生するパルス信号から第１の制御用パルス信号を生成し、カウンタ試験及びリフレッシュ動作以外の動作を行う時、前記ライトコマンド及びリードコマンドに基づいて発生する前記パルス信号から第２の制御用パルス信号を生成するモード設定回路と、
前記第１の制御用パルス信号にてカウント動作するリフレッシュカウンタと、
前記第１の制御用パルス信号が出力された時、前記リフレッシュカウンタのカウント値をその第１の制御用パルス信号に基づいてラッチしロウアドレスとして出力し、前記第２の制御用パルス信号が出力された時、前記ライトコマンド又はリードコマンドとともに取り込まれる外部アドレスをその第２の制御用パルス信号に基づいてラッチしロウアドレスとして出力するアドレスラッチ回路と、を備えたことを特徴とする半導体記憶装置。
【請求項４】
クロック信号に同期してコマンド及びアドレスを一括して取り込むとともに、制御信号のタイミング試験を行える半導体記憶装置であって、
前記制御信号が出力される信号線に対して容量とスイッチとからなる遅延回路を複数接続してなる遅延時間調整回路と、
前記コマンドにより設定されるテスト信号を入力し、前記テスト信号に基づいて前記タイミング試験を行う旨の第１のモード信号を出力する第１のテストモード回路と、
入力される信号に基づいて前記スイッチを選択する選択信号を生成し、前記テストモード回路からの前記第１のモード信号が出力されている時、該選択信号を対応するスイッチに出力する選択回路と、
前記コマンドに基づいてリード動作及びライト動作後に一定期間、ビット線をプリチャージするプリチャージ回路を駆動させるためのオートプリチャージ信号を生成するリード・ライト制御回路と、
前記オートプリチャージ信号を入力し前記プリチャージ回路にプリチャージ信号を出力するプリチャージ制御回路と、
半導体記憶装置の試験を前記コマンドに基づいて行う時、前記オートプリチャージ信号を無効にする第２のモード信号を出力する第２のテストモード設定回路とを備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及び半導体記憶装置の試験方法に係り、詳しくは高周波数のクロックに同期して一括してコマンド及びアドレスを取り込み動作する半導体記憶装置及び半導体記憶装置の試験方法に関するものである。
【０００２】
近年、同期式ＤＲＡＭ（ＳＤＲＡＭ）のクロックの周波数は、外部コマンドの入力サイクルタイムが益々短くなるに伴って、高周波数化に向かっている。このクロック信号の高周波数化に伴い、ＳＤＲＡＭ内の各種の動作信号や制御信号（以下、これらを総称して制御信号という）の伝送タイミング等の調整はより精度が要求され、そのための試験も高周波数化に対応した精度の高い試験が要求される。
【０００３】
【従来の技術】
近年、同期式ＤＲＡＭの外部コマンドを取り込む入力サイクルタイム（ＲＡＳサイクルタイム）は、６０ナノ秒とさらに短くなっている。これに伴って、同期式ＤＲＡＭにおいても、クロック信号に同期して外部コマンドを取り込み高速動作する同期式ＤＲＡＭが提案されている。
【０００４】
従って、ビット線ショート信号、ワード線のラッチ信号、センスアンプのラッチ信号等の制御信号も短くなることから、そのタイミングも精度よく行なう必要が生じている。
【０００５】
そこで、同期式ＤＲＡＭでは、制御信号のタイミング調整は、ＥＢ（エレクトロンビーム）テスタでその動きを見てそれからＦＩＢ（フォーカスインビーム）加工を施すことによって行なわれる。
【０００６】
又、一般的な同期式ＤＲＡＭの内部リフレッシュカウンタテストは以下の手順で行なわれる。まず、テストコマンドでエントリした時、内部リフレッシュカウンタがカウントアップされる。次にライトコマンドでカウントアップされたカウンタの値（コラムアドレス）に所定のデータが書き込まれる。再び、テストコマンドでエントリして、内部リフレッシュカウンタをカウントアップした後に、次のライトコマンドでカウントアップされたコラムアドレスに所定のデータを書き込む。
【０００７】
以後、この動作を繰り返し、内部リフレッシュカウンタのカウント値が一周したところで、ライトコマンドからリードコマンドに切り換えてデータチェックを行うようにしている。このライトコマンドからリードコマンドへの切り換えは、テストモードを一旦抜けて、再びテストモードを再エントリすることによって行われる。
【０００８】
又、一般的な同期式ＤＲＡＭにおいて、テストモードにおいて、テスト用データを書き込みその書き込んだデータを直ちに読み出す、ライト・リード動作を行って全セルをテストする試験も行われている。
【０００９】
【発明が解決しようとする課題】
ところで、本出願人は、６０ナノ秒という入力サイクルタイムよりさらに２０ナノ秒と非常に短い入力サイクルに対応した同期式ＤＲＡＭを提案している。
【００１０】
この非常に短いサイクルタイムに対応した同期式ＤＲＡＭは、クロック信号に同期して外部コマンド及び外部アドレスを一括に取り込むことにより高速化に対応するようにした構成であって、その制御信号がさらに短くなる。又、この同期式ＤＲＡＭにおいては、リード動作やライト動作の最後にプリチャージを自動的に行うオート・プリチャージ機能を備え高速化に対応させている。
【００１１】
その結果、非常に短いサイクルタイムに対応した同期式ＤＲＡＭは、高速動作するが上に以下の問題が生じる。
（１）制御信号が短くなることにより、制御信号のタイミング調整は、前記した従来の同期式ＤＲＡＭと同様な調整では精度の高い調整ができない。詳述すると、前記した同期式ＤＲＡＭの調整で行なわれるＦＩＢ（フォーカスインビーム）加工は、ポリイミド等の保護膜が形成されていないむきだしの状態でなければタイミング調整ができない。ところで、保護膜は配線容量に大きな影響を与え、その配線容量は制御信号の遅延に大きく影響を与える。従って、配線容量に大きな影響を与える保護膜が形成されていない状態でタイミングの調整を行なっても、非常に精度の高いタイミングを要求される調整はできない。つまり、実際に使用される状態である保護膜が形成された状態でタイミング調整を行なうことができない。
【００１２】
（２）外部コマンド及び外部アドレスを一括に取り込む同期式ＤＲＡＭは、ロウアドレスとコラムアドレスを同時に取り込み、ＲＡＳ系回路及びＣＡＳ系回路を同時活性する構成になっている。
【００１３】
従って、従来の同期式ＤＲＡＭと同様な上記のカウンタテストを行なう場合、テストコマンドでエントリするたびに、リフレッシュカウンタがカウントアップされることから、従来の同期式ＤＲＡＭのようにライト・リード動作が行えない。その結果、何らかの方法で効率のよいカウンタテストができるようにする必要がある。
【００１４】
（３）外部コマンド及び外部アドレスを一括に取り込む同期式ＤＲＡＭにおいても、デバイスの初期不良を効果的に排除する目的でバーンイン試験がなされる。バーンイン試験は、定格条件より高い周囲温度と電源電圧を与えた状態で動作させて初期不良を検出する試験である。
【００１５】
ところで、このバーンイン試験においては、デバイスの動作サイクルを数百マイクロ秒と非常に長いクロックサイクルで通常動作を行う場合がある。この非常に長いクロックサイクルでのバーンイン試験を行うと、前記したオート・プリチャージ機能を備えた同期式ＤＲＡＭでは、クロックサイクルに関係なくプリーチャージに入ってしまうことから、試験時間のほとんどがプリチャージの状態となり、効果的な試験を行うことができない。
【００１６】
又、前記したカウンタテストを行う場合、リフレッシュカウンタを動作させる毎にオート・プリチャージが行われる。従って、リフレッシュカウンタのみの動作試験の場合には、このプリチャージ動作は不必要であり好ましいものではなかった。
【００１７】
本発明は上記問題点を解決するためになされたものであって、クロック信号に同期して外部コマンド及び外部アドレスを一括して取り込む半導体記憶装置において、より効率よく制御信号のタイミング調整試験を精度よく行うことができる半導体記憶装置を提供することにある。
【００１８】
又、本発明の目的は、クロック信号に同期して外部コマンド及び外部アドレスを一括して取り込む半導体記憶装置において、リフレッシュカウンタを制御して効率のよいカウンタテストを精度よく行うことができる半導体記憶装置を提供することにある。
【００１９】
さらに、本発明の目的は、クロック信号にて外部コマンド及び外部アドレスを一括して取り込むとともに、リード動作及びライト動作の最後にプリチャージを自動的に行う半導体記憶装置において、リード動作及びライト動作等を実行しながら各種の試験を行う際にプリチャージ動作を停止させることによってより効率のよい試験を精度よく行うことができる半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
【００２３】
請求項１に記載の発明によれば、リフレッシュカウンタが生成するカウント値をアドレスラッチ回路にラッチし内部ロウアドレス信号として出力するカウンタ試験方法であって、ライトコマンドの入力によって前記リフレッシュカウンタをカウントアップさせ、全てのセルにテスト用データを書き込んだ後、最初のリードコマンドの入力によって、前記リフレッシュカウンタのカウント値を最初のライトコマンドを入力した際のカウント値に戻し、その後のリードコマンドの入力によって前記リフレッシュカウンタをカウントアップさせて、全てのセルからテスト用データを読み出すようにした。
【００２４】
カウンタ試験において、リフレッシュカウンタがそのカウント値（内部ロウアドレス）が一周するまでライトコマンドでリフレッシュカウンタをカウントアップさせながらライト動作を行う。リフレッシュカウンタのカウント値（内部ロウアドレス）が一周した時、リードコマンドでリフレッシュカウンタを再びカウントアップさせながら先に書き込んだデータのリード動作を行う。
【００２５】
従って、外部コマンドと外部アドレスとを同時に取り込む半導体記憶装置においても、効率よくしかも精度の高いカウンタ試験を行うことができる。
請求項２に記載の発明によれば、前記アドレスラッチ回路は、外部ロウアドレスをラッチするラッチ回路である。
従って、外部コマンドと外部アドレスとを同時に取り込む半導体記憶装置においても、効率よくしかも精度の高いカウンタ試験を行うことができる。
請求項３に記載の発明によれば、モード設定回路は、カウンタ試験を外部コマンドに基づいて行う時及びリフレッシュ動作を行う時、リフレッシュカウンタを第１の制御用パルス信号にてカウント動作させるとともに、アドレスラッチ回路に対して第１の制御用パルス信号に基づいて前記リフレッシュカウンタのカウント値をラッチさせロウアドレスとして出力させる。
【００２６】
又、モード設定回路は、カウンタ試験及びリフレッシュ動作以外の動作を行う時、リフレッシュカウンタのカウント動作を停止させるとともに、アドレスラッチ回路に対して第２の制御用パルス信号に基づいてライトコマンド又はリードコマンドとともに取り込まれる外部アドレスをラッチさせロウアドレスとして出力させる。
【００２７】
従って、半導体記憶装置のカウンタ試験は、効率よくしかも精度の高い試験を行うことができる。
【００２８】
請求項４に記載の発明によれば、モード設定回路によって半導体記憶装置の試験をコマンドに基づいて行う時、前記オートプリチャージ信号を無効にするようにした。従って、例えば、バーンイン試験のときに生ずる試験時間のほとんどがプリチャージの状態となって効果的な試験ができないといった問題はなくなり、半導体記憶装置の試験は、効率よくしかも精度の高い試験を行うことができる。
【００２９】
【発明の実施の形態】
（第１実施形態）
以下、本発明を外部コマンド及び外部アドレスを一括に取り込む同期式ＤＲＡＭに具体化した第１実施形態を図面に従って説明する。
【００３０】
図１は同期式ＤＲＡＭの内部に設けたタイミング調整回路の回路図を示す。図１において、タイミング調整回路１０は、第１及び第２インバータ回路INV1，INV2間の信号線LIに設けられている。第１インバータ回路INV1は、図示しない内部回路からの制御信号SXを入力し、信号線LIを介して第２インバータ回路INV2に出力する。第２インバータ回路INV2は、第１インバータ回路INV1を介して入力された制御信号SXを図示しない次段の内部回路に出力する。前記信号線LIには抵抗Ｒと容量Ｃとからなる遅延回路が接続されている。
【００３１】
信号線LIに接続されたタイミング調整回路１０は、遅延時間調整回路１１、選択回路１２及びテストモード回路としてのテストモード設定回路１３を有している。
【００３２】
遅延時間調整回路１１は複数個（本実施形態では４個）の第１〜第４の遅延回路１５，１６，１７，１８を備えている。各遅延回路１５〜１８は、それぞれスイッチ回路SW1 ，SW2 ，SW3 ，SW4 と容量C1，C2，C3，C4が直列に接続され、その各直列回路が信号線LIとグランドとの間に接続されている。各スイッチ回路SW1 〜SW4 は、図２に示すように、ＰチャネルＭＯＳトランジスタT1、ＮチャネルＭＯＳトランジスタT2及びインバータ回路INV3とからなるトランスファーゲート回路にて構成されている。
【００３３】
各スイッチ回路SW1 〜SW4 のＰチャネルＭＯＳトランジスタT1のゲートにそれぞれ第１〜第４ゲート信号SG1 ，SG2 ，SG3 ，SG4 が入力され、ＮチャネルＭＯＳトランジスタT2のゲートにはそれぞれインバータ回路INV3を介して第１〜第４ゲート信号SG1 〜SG4 が入力されるようになっている。
【００３４】
そして、第１〜第４ゲート信号SG1 〜SG4 がＬレベルの時、各スイッチ回路SW1 〜SW4 はオンし信号線LIと容量C1〜C4が接続される。又、第１〜第４ゲート信号SG1 〜SG4 がＨレベルの時、各スイッチ回路SW1 〜SW4 はオフし信号線LIと容量C1〜C4との接続が非接続となる。
【００３５】
従って、第１〜第４ゲート信号SG1 〜SG4 のレベルを制御することにより、信号線LIに接続される容量C1〜C4の数が制御される。つまり、信号線LIの配線容量が調整され第１インバータ回路INV1から第２インバータ回路INV2に信号線LIを介して出力される制御信号SXの伝送タイミングが調整される。ちなみに、信号線LIに接続される容量C1〜C4の数が多いほど伝送タイミングは遅くなる。
【００３６】
選択回路１２は、第１及び第２の入力バッファ２１，２２を備えている。それぞれ第１及び第２指定信号A1，A2を入力する。第１及び第２指定信号A1，A2は、前記信号線LIに接続させる第１〜第４の遅延回路１５〜１８の容量C1〜C4を選択するための信号である。
【００３７】
第１入力バッファ２１に入力された第１指定信号A1は、キャパシタ選択回路２３に対して直接出力されるとともにインバータ回路２４を介して出力される。又、第２入力バッファ２２に入力された第２指定信号A2は、キャパシタ選択回路２３に対して直接出力されるとともにインバータ回路２５を介して出力される。従って、キャパシタ選択回路２３は、第１指定信号A1と同第１指定信号A1の相補信号である第３指定信号/A1 が入力される。又、キャパシタ選択回路２３は、第２指定信号A2と同第２指定信号A2の相補信号である第４指定信号/A2 が入力される。
【００３８】
図３はキャパシタ選択回路２３の回路図を示す。キャパシタ選択回路２３は、７個の第１〜第４ナンド回路２５〜３１、及び、インバータ回路３２を備えている。
【００３９】
第１ナンド回路２５は第３指定信号/A1 及び第４指定信号/A2 を入力し、第２ナンド回路２６は第１指定信号A1及び第４指定信号/A2 を入力する。又、第３ナンド回路２７は第３指定信号/A1 及び第２指定信号A2を入力し、第４ナンド回路２８は第１指定信号A1及び第２指定信号A2を入力する。
【００４０】
第５ナンド回路２９は第１〜第４ナンド回路２５〜２８からの出力信号を入力し、同第５ナンド回路２９の出力信号は第１選択信号SEL1として出力する。第６ナンド回路３０は第２〜第４ナンド回路２６〜２８からの出力信号を入力し、同第６ナンド回路３０の出力信号は第２選択信号SEL2として出力される。第７ナンド回路３１は第３及び第４ナンド回路２７，２８からの出力信号を入力し、同第７ナンド回路３１の出力信号は第３選択信号SEL3として出力される。インバータ回路３２は第４ナンド回路２８の出力信号を入力し、同インバータ回路３２の出力信号は第４選択信号SEL4として出力される。
【００４１】
そして、第１指定信号A1及び第２指定信号A2の各レベルに対して第１〜第４選択信号SEL1〜SEL4の各レベルは以下のようになる。  第１指定信号A1及び第２指定信号A2が「Ｌ，Ｌ」のレベルの時、第１〜第４選択信号SEL1〜SEL4は「Ｈ，Ｌ，Ｌ，Ｌ」のレベルとなる。  第１指定信号A1及び第２指定信号A2が「Ｈ，Ｌ」のレベルの時、第１〜第４選択信号SEL1〜SEL4は「Ｈ，Ｈ，Ｌ，Ｌ」のレベルとなる。
【００４２】
第１指定信号A1及び第２指定信号A2が「Ｌ，Ｈ」のレベルの時、第１〜第４選択信号SEL1〜SEL4は「Ｈ，Ｈ，Ｈ，Ｌ」のレベルとなる。  第１指定信号A1及び第２指定信号A2が「Ｈ，Ｈ」のレベルの時、第１〜第４選択信号SEL1〜SEL4は「Ｈ，Ｈ，Ｈ，Ｈ」のレベルとなる。
【００４３】
第１〜第４選択信号SEL1〜SEL4は、図１に示すように、それぞれ対応する第１〜第４ゲート回路３５〜３８に出力される。第１〜第４ゲート回路３５〜３８は、それぞれ２入力端子のナンド回路で構成されている。
【００４４】
第１ゲート回路３５は第１選択信号SEL1を入力するとともに、テストモード設定回路１３からのモード信号MS1 を入力する。第１ゲート回路３５は、その出力信号を第１ゲート信号SG1 として第１の遅延回路１５のスイッチ回路SW1 に出力する。第２ゲート回路３６は第２選択信号SEL2及びモード信号MS1 を入力する。第２ゲート回路３６は、その出力信号を第２ゲート信号SG2 として第２の遅延回路１６のスイッチ回路SW2 に出力する。
【００４５】
又、第３ゲート回路３７は第３選択信号SEL3及びモード信号MS1 を入力する。第３ゲート回路３７は、その出力信号を第３ゲート信号SG3 として第３の遅延回路１７のスイッチ回路SW3 に出力する。第４ゲート回路３８は第４選択信号SEL4及びモード信号MS1 を入力する。第４ゲート回路３８は、その出力信号を第４ゲート信号SG4 として第４の遅延回路１8 のスイッチ回路SW4 に出力する。
【００４６】
従って、モード信号MS1 がＨレベルの時、第１〜第４ゲート回路３５〜３８はそれぞれ第１〜第４選択信号SEL1〜SEL4のレベルを反転させたレベルの第１〜第４ゲート信号SG1 〜SG4 が対応するスイッチ回路SW1 〜SW4 に出力される。
【００４７】
ちなみに、第１指定信号A1及び第２指定信号A2が「Ｌ，Ｌ」のレベルの時、第１ゲート信号SG1 のみがＬレベルとなり第１の遅延回路１５のスイッチ回路SW1 がオンされる。その結果、第１の遅延回路１５の容量C1が信号線LIと接続されることになる。
【００４８】
又、第１指定信号A1及び第２指定信号A2が「Ｈ，Ｌ」のレベルの時、第１及び第２ゲート信号SG1 ，SG2 のみがＬレベルとなり第１及び第２の遅延回路１５，１６のスイッチ回路SW1 ，SW2 がオンされる。その結果、第１及び第２の遅延回路１５，１６の容量C1，C2が信号線LIと接続されることになる。
【００４９】
さらに、第１指定信号A1及び第２指定信号A2が「Ｌ，Ｈ」のレベルの時、第１〜第３ゲート信号SG1 〜SG3 がＬレベルとなり第１〜第３の遅延回路１５〜１７のスイッチ回路SW1 〜SW3 がオンされる。その結果、第１〜第３の遅延回路１５〜１７の容量C1〜C3が信号線LIと接続されることになる。
【００５０】
さらに又、第１指定信号A1及び第２指定信号A2が「Ｈ，Ｈ」のレベルの時、第１〜第４ゲート信号SG1 〜SG4 がＬレベルとなり第１〜第４の遅延回路１５〜１８のスイッチ回路SW1 〜SW4 がオンされる。その結果、第１〜第４の遅延回路１５〜１８の容量C1〜C4が信号線LIと接続されることになる。
【００５１】
テストモード設定回路１３は、試験装置からのテストコマンドに基づいてテスト信号TSを入力する。そして、テストモードを実行するテスト信号TSを入力すると、テストモード設定回路１３はＨレベルのモード信号MS1 を各第１〜第４ゲート回路３５〜３８に出力する。従って、第１指定信号A1及び第２指定信号A2に基づいて容量C1〜C4が信号線LIと接続される。
【００５２】
反対に、テストモードを実行するテスト信号TSが出力されていない場合、テストモード設定回路１３はＬレベルのモード信号MS1 を各第１〜第４ゲート回路３５〜３８に出力する。従って、第１指定信号A1及び第２指定信号A2に関係なく第１〜第４ゲート信号SG1 〜SG4 はＨレベルとなり第１〜第４の遅延回路１５〜１８の容量C1〜C4が信号線LIと接続されることはない。
【００５３】
次に、同期式ＤＲＡＭの内部に設けたタイミング調整回路１０の作用について説明する。
今、試験装置を使って第１及び第２インバータ回路INV1，INV2間を出力される制御信号SXの伝送タイミングの試験を行なうべくテストモード設定回路１３にテスト信号TSが出力される。Ｈレベルのモード信号MS1 が各第１〜第４ゲート回路３５〜３８に出力される。
【００５４】
次に、試験装置から第１指定信号A1及び第２指定信号A2のレベルを「Ｌ，Ｌ」にするコマンドが出力されて第１の遅延回路１５の容量C1を信号線LIと接続させる。この状態で、テスト用制御信号を第１インバータ回路INV1に出力し、該テスト用制御信号が第２インバータ回路INV2に到達する伝送時間（伝送タイミング）を計測する。
【００５５】
計測後、試験装置から第１指定信号A1及び第２指定信号A2のレベルを「Ｈ，Ｌ」にするコマンドが出力されて第１及び第２の遅延回路１５，１６の容量C1，C2を信号線LIと接続させる。この状態で、テスト用制御信号を第１インバータ回路INV1に出力し、該テスト用制御信号が第２インバータ回路INV2に到達する伝送時間を計測する。
【００５６】
次に、試験装置から第１指定信号A1及び第２指定信号A2のレベルを「Ｌ，Ｈ」にするコマンドが出力されて第１〜第３の遅延回路１５〜１７の容量C1〜C3を信号線LIと接続させる。この状態で、テスト用制御信号を第１インバータ回路INV1に出力し、該テスト用制御信号が第２インバータ回路INV2に到達する伝送時間を計測する。
【００５７】
最後に、試験装置から第１指定信号A1及び第２指定信号A2のレベルを「Ｈ，Ｈ」にするコマンドが出力されて第１〜第４の遅延回路１５〜１８の容量C1〜C4を信号線LIと接続させる。この状態で、テスト用制御信号を第１インバータ回路INV1に出力し、該テスト用制御信号が第２インバータ回路INV2に到達する伝送時間を計測する。
【００５８】
そして、この４種類の容量を信号線LIに接続させてのテスト用制御信号の伝送時間の計測が終了する。
次に、上記のように構成された同期式ＤＲＡＭの内部に設けたタイミング調整回路１０の特徴を以下に記載する。
【００５９】
（１）本実施形態では、信号線LIにそれぞれ接続した第１〜第４の遅延回路１５〜１８からなる遅延時間調整回路１１を設けるとともに、テストモード設定回路１３を設けた。そして、テストモード設定回路１３がＨレベルのモード信号MS1 を出力している時、第１〜第４の遅延回路１５〜１８のスイッチ回路SW1 〜SW4 を第１及び第２指定信号A1，A2に基づいてオンオフさせて、信号線LIに接続される第１〜第４の遅延回路１５〜１８の容量C1〜C4の数を変更させることができるようにした。
【００６０】
従って、信号線LIに接続される第１〜第４の遅延回路１５〜１８の容量C1〜C4の数を変更させながら、この計測結果に基づいて、制御信号の最適なタイミングを調整するための制御信号の伝送時間の計測を簡単に行うことができる。
【００６１】
（２）しかも、本実施形態では、従来のＥＢテスタで試験を行うのと相違して、ＦＩＢ加工する必要がなく信号線LIの配線容量に大きな影響を与えるポリイミド等の保護膜を形成したままの状態、即ち実際に製品となって使用される状態で試験が行われるため、効率よくかつ精度の高い試験を行うことができる。
【００６２】
尚、本実施形態の信号線LIは、特に限定されるものではなく、ビット線ショート信号、ワード線のラッチ信号、センスアンプのラッチ信号、その他ＤＲＡＭ内で出力される制御信号等を含む制御信号が流れる全ての信号線に具体化することができるものである。
【００６３】
（第２実施形態）
本発明を具体化した第２実施形態について図面に従って説明する。本実施形態も第１実施形態と同様に外部コマンド及び外部アドレスを一括に取り込みを行なう同期式ＤＲＡＭに具体化した。
【００６４】
図４は同期式ＤＲＡＭに設けられたリフレッシュカウンタのカウンタテスト回路を説明するための回路図を示す。図４において、リフレッシュカウンタ４０は、複数（ｎ個）のカウンタ部４０ａが直列に接続された、いわゆるｎ進カウンタにて構成されている。そして、各カウンタ部４０ａの出力信号AD1 〜ADn がアドレス値となる。従って、初段のカウンタ部４０ａにパルス信号が入力される毎に、アドレス値が「１」カウントアップされる。
【００６５】
図５は、リフレッシュカウンタ４０を構成するカウンタ部４０ａの回路図を示す。図５は２個（前段と後段）のカウンタ部４０ａを示す。図５において、カウンタ部４０ａは、第１の制御用パルス信号としての第１制御パルス信号SP1 と、同制御パルス信号SP1 をインバータ回路INV4を介して同制御パルス信号SP1 と相補関係となる第２制御パルス信号SP2 を入力する。
【００６６】
前段のカウンタ部４０ａは３個の第１〜第３のＣＭＯＳインバータ回路４１，４２，４３とを有している。第１のＣＭＯＳインバータ回路４１は、そのＣＭＯＳインバータ回路を構成するＰ及びＮチャネルＭＯＳトランジスタ４１ａ，４１ｂの間に第２制御パルス信号SP2 に基づいてオン・オフするＰチャネルＭＯＳトランジスタT3と第１制御パルス信号SP1 に基づいてオン・オフするＮチャネルＭＯＳトランジスタT4が接続されている。従って、第１制御パルス信号SP1 がＨレベルの時、第１のＣＭＯＳインバータ回路４１は活性する。又、第１制御パルス信号SP1 がＬレベルの時、第１のＣＭＯＳインバータ回路４１は非活性となる。
【００６７】
第１のＣＭＯＳインバータ回路４１の入力端子は、前段のカウンタ部４０ａの出力端子に接続されている。第１のＣＭＯＳインバータ回路４１の出力端子は、第２のＣＭＯＳインバータ回路４２の出力端子及び第３のＣＭＯＳインバータ回路４３の入力端子に接続されている。
【００６８】
第２のＣＭＯＳインバータ回路４２は、その入力端子が第３のＣＭＯＳインバータ回路４３の出力端子に接続されている。従って、第２のＣＭＯＳインバータ回路４２と第３のＣＭＯＳインバータ回路４３とでラッチ回路が構成されている。
【００６９】
第２のＣＭＯＳインバータ回路４２を構成するＰチャネルＭＯＳトランジスタ４２ａは第１制御パルス信号SP1 に基づいてオン・オフするＰチャネルＭＯＳトランジスタT5と接続され、同ＣＭＯＳインバータ回路４２を構成するＮチャネルＭＯＳトランジスタ４２ｂは、第２制御パルス信号SP2 に基づいてオン・オフするＮチャネルＭＯＳトランジスタT6が接続されている。従って、第１制御パルス信号SP1 がＬレベルの時、第２のＣＭＯＳインバータ回路４２は活性する。又、第１制御パルス信号SP1 がＨレベルの時、第２のＣＭＯＳインバータ回路４２は非活性となる。
【００７０】
つまり、第１のＣＭＯＳインバータ回路４１が活性すると第２のＣＭＯＳインバータ回路４２は非活性となり、第１のＣＭＯＳインバータ回路４１が非活性になると第２のＣＭＯＳインバータ回路４２は活性する。
【００７１】
後段のカウンタ部４０ａは、前記した前段のカウンタ部４０ａと同一構成であるため符号を同じにしてその詳細な説明は省略し、相違する部分について説明する。
【００７２】
つまり、後段のカウンタ部４０ａは、第１制御パルス信号SP1 が第１のＣＭＯＳインバータ回路４１のＰチャネルＭＯＳトランジスタT3のゲートと第２のＣＭＯＳインバータ回路４２のＮチャネルＭＯＳトランジスタT6のゲートに出力される。又、後段のカウンタ部４０ａは、第２制御パルス信号SP2 が第１のＣＭＯＳインバータ回路４１のＮチャネルＭＯＳトランジスタT4のゲートと第２のＣＭＯＳインバータ回路４２のＰチャネルＭＯＳトランジスタT5のゲートに出力される。
【００７３】
従って、前段と後段のカウンタ部４０ａの関係は以下の通りとなる。
前段のカウンタ部４０ａが第１のＣＭＯＳインバータ回路４１が活性して図示しない１つ前のカウンタ部の出力信号を取り込んでいるとき、後段のカウンタ部４０ａは第１のＣＭＯＳインバータ回路４１が非活性となっているため、その前段のカウンタ部４０ａがその時取り込んだ出力信号を取り込まない。従って、この時点では、後段のカウンタ部４０ａは、第２及び第３のＣＭＯＳインバータ回路４２，４３が１つ先にラッチした出力信号を次段の図示しないカウンタ部に出力する。
【００７４】
続いて、前段のカウンタ部４０ａが第１のＣＭＯＳインバータ回路４１が非活性になるとともに、後段のカウンタ部４０ａの第１のＣＭＯＳインバータ回路４１が活性すると、後段のカウンタ部４０ａは前段のカウンタ部４０ａがラッチしている出力信号を取り込みラッチする。この後段のカウンタ部４０ａがラッチした出力信号は、次段の図示しないカウンタ部は同カウンタ部の第１のＣＭＯＳインバータ回路４１が非活性なので取り込まない。
【００７５】
このように、リフレッシュカウンタ４０は、第１制御パルス信号SP1 が入力される毎に、各カウンタ部４０ａの内部ロウアドレスとしての出力信号AD1 〜ADn から構成されるアドレス値を「１」づつカウントアップする。
【００７６】
各カウンタ部４０ａの出力信号AD1 〜ADn は、アドレスラッチ回路４４に出力される。アドレスラッチ回路４４は出力信号AD1 〜ADn の他に外部ロウアドレスとしての外部アドレス信号BD1 〜BDn を入力し、出力信号AD1 〜ADn 及び外部アドレス信号BD1 〜BDn のいずれか一方を選択してロウアドレス信号CA1 〜CAn として出力する。
【００７７】
アドレスラッチ回路４４は、リフレッシュカウンタ４０の各カウンタ部４０ａに対応した数のラッチ回路部４４ａから構成されている。図６はそのラッチ回路部の回路図を示す。図６において、ラッチ回路部４４ａは、外部アドレス信号BD1 〜BDn を入力しラッチする第１ラッチ部４５、出力信号AD1 〜ADn を入力しラッチする第２ラッチ部４６、及び、第１ラッチ部４５又は第１ラッチ部４６からの信号を入力しラッチするとともにラッチした信号をロウアドレス信号CA1 〜CAn として出力する第３ラッチ部４７とから構成されている。
【００７８】
第１ラッチ部４５は、２個のトランスファーゲート回路４５ａ，４５ｂ及び４個のインバータ回路４５ｃ，４５ｄ，４５ｅ，４５ｆとを備えている。そして、２個のインバータ回路４５ｃ，４５ｄにてラッチ回路が構成され、そのラッチ回路の入力端子にはトランスファーゲート回路４５ａが接続され、出力端子にはトランスファーゲート回路４５ｂが接続されている。
【００７９】
トランスファーゲート回路４５ａを構成するＰチャネルＭＯＳトランジスタT7のゲートには、インバータ回路４５ｅ，４５ｆを介して第２の制御用パルス信号としての第３制御パルス信号SP3 と同相の制御パルス信号（これは第３制御パルス信号SP3 と同相の信号なので、説明の便宜上、第３制御パルス信号SP3 という）を入力する。又、トランスファーゲート回路４５ａを構成するＮチャネルＭＯＳトランジスタT8のゲートには、インバータ回路４５ｅを介して第３制御パルス信号SP3 と相補関係となる第４制御パルス信号SP4 を入力する。
【００８０】
トランスファーゲート回路４５ｂを構成するＰチャネルＭＯＳトランジスタT9のゲートには、インバータ回路４５ｅを介して第３制御パルス信号SP3 と相補関係となる第４制御パルス信号SP4 を入力する。又、トランスファーゲート回路４５ｂを構成するＮチャネルＭＯＳトランジスタT10 のゲートには、インバータ回路４５ｅ，４５ｆを介して第３制御パルス信号SP3 を入力する。
【００８１】
従って、第３制御パルス信号SP3 がＬレベルの時、トランスファーゲート回路４５ａがオンし、次段のトランスファーゲート回路４５ｂがオフする。反対に、第３制御パルス信号SP3 がＨレベルの時、トランスファーゲート回路４５ａがオフし、次段のトランスファーゲート回路４５ｂがオンする。
【００８２】
従って、第３制御パルス信号SP3 のＬレベルの立ち下がりで、各ラッチ回路部４４ａはそれぞれ外部アドレス信号BD1 〜BDn を入力し、インバータ回路４５ｃ，４５ｄのラッチ回路でラッチする。そして、第３制御パルス信号SP3 がＬレベルからＨレベルに立ち上がると、各ラッチ回路部４４ａはそれぞれそのラッチした外部アドレス信号BD1 〜BDn を第３ラッチ部４７に出力する。
【００８３】
第２ラッチ部４６は、２個のトランスファーゲート回路４６ａ，４６ｂ及び４個のインバータ回路４６ｃ，４６ｄ，４６ｅ，４６ｆとを備えている。そして、２個のインバータ回路４６ｃ，４６ｄにてラッチ回路が構成され、そのラッチ回路の入力端子にはトランスファーゲート回路４６ａが接続され、出力端子にはトランスファーゲート回路４６ｂが接続されている。
トランスファーゲート回路４６ａを構成するＰチャネルＭＯＳトランジスタT11 のゲートには、インバータ回路４６ｅ，４６ｆを介して第１制御パルス信号SP1 を入力する。又、トランスファーゲート回路４６ａを構成するＮチャネルＭＯＳトランジスタT12 のゲートには、インバータ回路４６ｅを介して第１制御パルス信号SP1 と相補関係となる制御パルス信号（これは前記した第２制御パルス信号SP2 と同相の信号なので、説明の便宜上、第２制御パルス信号SP2 という）を入力する。
【００８４】
トランスファーゲート回路４６ｂを構成するＰチャネルＭＯＳトランジスタT13 のゲートには、インバータ回路４６ｅを介して第１制御パルス信号SP1 と相補関係となる第２制御パルス信号SP2 を入力する。又、トランスファーゲート回路４６ｂを構成するＮチャネルＭＯＳトランジスタT14 のゲートには、インバータ回路４６ｅ，４６ｆを介して第１制御パルス信号SP1 を入力する。
【００８５】
従って、第１制御パルス信号SP1 がＬレベルの時、トランスファーゲート回路４６ａがオンし、次段のトランスファーゲート回路４６ｂがオフする。反対に、第１制御パルス信号SP1 がＨレベルの時、トランスファーゲート回路４６ａがオフし、次段のトランスファーゲート回路４６ｂがオンする。
【００８６】
従って、第１制御パルス信号SP1 のＬレベルの立ち下がりで、各ラッチ回路部４４ａはそれぞれ出力信号AD1 〜ADn を入力し、インバータ回路４６ｃ，４６ｄのラッチ回路でラッチする。そして、第１制御パルス信号SP1 がＬレベルからＨレベルに立ち上がると、各ラッチ回路部４４ａはそれぞれそのラッチした出力信号AD1 〜ADn を第３ラッチ部４７に出力する。
【００８７】
第３ラッチ部４７は２個のインバータ回路４７ａ，４７ｂとからラッチ回路を構成している。そして、各ラッチ回路部４４ａの第３ラッチ部４７は、それぞれ第１ラッチ部４５からの外部アドレス信号BD1 〜BDn を入力した時には同外部アドレス信号BD1 〜BDn をロウアドレス信号CA1 〜CAn として出力する。又、各ラッチ回路部４４ａの第３ラッチ部４７は、それぞれ第２ラッチ部４６からの出力信号AD1 〜ADn を入力した時には同出力信号AD1 〜ADn をロウアドレス信号CA1 〜CAn として出力する。
【００８８】
次に、このアドレスラッチ回路４４の選択動作を制御するモード設定回路４８について説明する。図４において、モード設定回路４８は第１ナンド回路４９を備えている。第１ナンド回路４９の出力はインバータ回路５０に出力される。そして、そのインバータ回路５０から出力される信号は前記した第１制御パルス信号SP1 としてリフレッシュカウンタ４０及びアドレスラッチ回路４４に出力される。
【００８９】
前記第１ナンド回路４９は２入力端子のナンド回路であって、それぞれアドレス制御入力端子とカウンタテスト制御入力端子に接続されている。アドレス制御入力端子には、ＤＲＡＭにライトコマンドやリードコマンドが入力されたときに発生するパルス信号PSが入力される。又、カウンタテスト制御入力端子には、通常動作モード時にはＬレベル、カウンタテスト動作時とリフレッシュ動作時の時にはＨレベルとなるモード信号MSが入力される。
【００９０】
従って、モード信号MSがＬレベルの時（カウンタテスト動作、リフレッシュ動作以外の時）には、パルス信号PSに関係なく第１制御パルス信号SP1 はＬレベルのままとなる。又、モード信号MSがＨレベルの時（カウンタテスト動作又はリフレッシュ動作の時）には、パルス信号PSが入力されるごとに、同パルス信号と同相の第１制御パルス信号SP1 が生成される。
【００９１】
又、モード設定回路４８は第２ナンド回路５１を備えている。第２ナンド回路５１の出力はインバータ回路５２に出力される。そして、そのインバータ回路５２から出力される信号は前記した第３制御パルス信号SP3 としてアドレスラッチ回路４４に出力される。
【００９２】
前記第２ナンド回路５１は２入力端子のナンド回路であって、アドレス制御入力端子に接続されているとともに、インバータ回路５３を介してカウンタテスト制御入力端子に接続されている。
【００９３】
従って、モード信号MSがＬレベルの時（カウンタテスト動作、リフレッシュ動作以外の時）には、パルス信号PSが入力されるごとに、同パルス信号と同相の第３制御パルス信号SP3 が生成される。又、モード信号MSがＨレベルの時（カウンタテスト動作又はリフレッシュ動作の時）には、パルス信号PSに関係なく第３制御パルス信号SP3 はＬレベルのままとなる。
【００９４】
次に、同期式ＤＲＡＭの内部に設けたカウンタテスト回路の作用について説明する。
今、試験装置を使ってリフレッシュカウンタ４０のカウンタテストを行う場合について説明する。試験装置からの外部コマンドに基づいて、モード設定回路４８にＨレベルのモード信号MSが入力される。
【００９５】
そして、試験装置からライトコマンドが入力され、同ライトコマンドに基づいてカウンタテスト制御入力端子からパルス信号PS（ＬレベルからＨレベルに立ち上がり、再びＬレベルに立ち下がるパルス信号）が入力されると、インバータ回路５０からパルス信号PSと同相の第１制御パルス信号SP1 が出力される。一方、インバータ回路５２から出力される第３制御パルス信号SP3 は、パルス信号PSに関係なくＬレベルのままとなる。
【００９６】
この第１制御パルス信号SP1 に応答してリフレッシュカウンタ４０の各カウンタ部４０ａは動作し出力信号AD1 〜ADn 、即ちアドレス値を１つカウントアップする。
【００９７】
一方、アドレスラッチ回路４４の各第１ラッチ部４５は、第３制御パルス信号SP3 がＬレベルのままでトランスファーゲート回路４５ｂが常にオフ状態になるため、外部アドレス信号BD1 〜BDn を仮に入力しても第３ラッチ部４７に出力しない。
【００９８】
又、アドレスラッチ回路４４の各第２ラッチ部４６は、第１制御パルス信号SP1 に応答してそれぞれカウントアップされた出力信号AD1 〜ADn 、即ちアドレス値を入力しラッチする。そして、各第２ラッチ部４６はそれぞれこのラッチした出力信号AD1 〜ADn を第３ラッチ部４７に出力するとともに、次の第１制御パルス信号SP1 が発生するまでリフレッシュカウンタ４０の出力信号AD1 〜ADn を取り込まない。
【００９９】
続いて、新たなライトコマンドが入力され、同ライトコマンドに基づいてカウンタテスト制御入力端子からパルス信号PSが入力されると、リフレッシュカウンタ４０の各カウンタ部４０ａは第１制御パルス信号SP1 に応答して出力信号AD1 〜ADn 、即ちアドレス値を１つカウントアップする。又、アドレスラッチ回路４４の各第２ラッチ部４６は、第１制御パルス信号SP1 に応答してそれぞれカウントアップされた出力信号AD1 〜ADn を入力しラッチするとともに、出力信号AD1 〜ADn を第３ラッチ部４７に出力する。
【０１００】
以後、同様に、新たなライトコマンドを入力すると、リフレッシュカウンタ４０の各カウンタ部４０ａは出力信号AD1 〜ADn （アドレス値）を１つカウントアップし、出力信号AD1 〜ADn （アドレス値）をそのアドレスラッチ回路４４の第２及び第３ラッチ部４６，４７を介してロウアドレス信号CA1 〜CAn として出力する。
【０１０１】
そして、リフレッシュカウンタ４０の出力信号AD1 〜ADn （アドレス値）が一周した時（即ち、全てのアドレスに対応するセルにテスト用データの書き込みが終了した時）、試験装置からリードコマンドが入力される。つまり、先のライトコマンドで書き込んだデータを全てのセルに対して読み出して間違いなくテスト用データが書き込まれたかの検証を行う。
【０１０２】
試験装置からリードコマンドが入力されると、同リードコマンドに基づいてカウンタテスト制御入力端子からパルス信号PSが入力され、インバータ回路５０から第１制御パルス信号SP1 が出力される。この時、この第１制御パルス信号SP1 に応答してリフレッシュカウンタ４０の各カウンタ部４０ａは、最初のライトコマンドに基づいてカウント動作し出力した時のアドレス値（出力信号AD1 〜ADn ）に戻る。そして、この最初のライトコマンドで出力した同じ値の出力信号AD1 〜ADn は、アドレスラッチ回路４４の各第２ラッチ部４６にラッチされ、第３ラッチ部４７に出力される。つまり、最初のライトコマンドで最初に書き込まれたセルのロウアドレスが指定されてそのセルのデータが読み出されることになる。
【０１０３】
以後、同様に、新たなリードコマンドが試験装置から入力されると、そのリードコマンドに基づくパルス信号PSが生成されてリフレッシュカウンタ４０の各カウンタ部４０ａは出力信号AD1 〜ADn （アドレス値）を１つカウントアップし、出力信号AD1 〜ADn （アドレス値）をそのアドレスラッチ回路４４の第２及び第３ラッチ部４６，４７を介してロウアドレス信号CA1 〜CAn として出力する。
【０１０４】
そして、リフレッシュカウンタ４０の出力信号AD1 〜ADn （アドレス値）が一周した時（即ち、全てのアドレスに対応するセルに書き込んだテスト用データの読み出しが終了した時）、試験装置はカウンタテストを終了する。
【０１０５】
尚、リフレッシュ動作の時も、Ｈレベルのモード信号MS及びパルス信号PSが試験装置のコマンドで生成されない点が相違するだけで同様に動作するので説明は省略する。
【０１０６】
次に、通常動作（リフレッシュ動作及びテストモード以外の動作）の場合について説明する。外部装置としてのＤＲＡＭコントローラからの通常の外部コマンドに基づいて、モード設定回路４８の第１及び第２ナンド回路４９，５０にＬレベルのモード信号MSが入力される。
【０１０７】
ＤＲＡＭコントローラからライトコマンドが入力され、同ライトコマンドに基づいてカウンタテスト制御入力端子からパルス信号PSが入力されると、インバータ回路５２からパルス信号PSと同相の第３制御パルス信号SP3 が出力される。一方、インバータ回路５０から出力される第１制御パルス信号SP1 は、パルス信号PSに関係なくＬレベルのままとなる。
【０１０８】
リフレッシュカウンタ４０の各カウンタ部４０ａは第１制御パルス信号SP1 がＬレベルのままなのでカウント動作は行わない。又、アドレスラッチ回路４４の各第２ラッチ部４６は、第１制御パルス信号SP1 がＬレベルのままなのでリフレッシュカウンタ４０の各カウンタ部４０ａの出力信号AD1 〜ADn （アドレス値）をラッチするとともに、第３ラッチ部４７に出力することはない。
【０１０９】
一方、アドレスラッチ回路４４の各第１ラッチ部４５は、第３制御パルス信号SP3 に応答して前記ライトコマンドとともに一括して取り込んだアドレスデータに基づく外部アドレス信号BD1 〜BDn を入力しラッチする。そして、各第１ラッチ部４５はそれぞれこのラッチした外部アドレス信号BD1 〜BDn を各第３ラッチ部４７に出力する。そして、各第３ラッチ部４７は外部アドレス信号BD1 〜BDn をロウアドレス信号CA1 〜CAn として出力する。
【０１１０】
次に、上記のように構成された同期式ＤＲＡＭの内部に設けたカウンタテスト回路の特徴を以下に記載する。
（１）本実施形態では、カウンタテストを行う場合、ライトコマンドでカウントアップするリフレッシュカウンタ４０の出力信号AD1 〜ADn （アドレス値）をアドレスラッチ回路４４にてラッチさせロウアドレスとして出力させるようにした。そして、ライトコマンドに基づいて出力信号AD1 〜ADn （アドレス値）が一周した時、試験装置からリードコマンドを入力させて、リフレッシュカウンタ４０を再度カウントアップさせて先のライトコマンドで書き込んだデータを全てのセルに対してリードすることができるようにした。
【０１１１】
従って、本実施形態の同期式ＤＲＡＭのカウンタテストは非常に効率よくしかも精度よく行うことができる。
（２）しかも、本実施形態では、全てのセルに対してテスト用データを書き終えた時、即ちリフレッシュカウンタが一周した時、直ちにリードコマンドでリフレッシュカウンタをカウントアップさせてリード動作が行える。その結果、カウンタテストはより効率よく行われる。
【０１１２】
（第３実施形態）
本発明を具体化した第３実施形態について図面に従って説明する。本実施形態も第１実施形態と同様に外部コマンド及び外部アドレスを一括に取り込む同期式ＤＲＡＭに具体化した。又、第１及び第２実施形態では特に限定しなかったが、本実施形態では、オート・プリチャージ機能を備えた同期式ＤＲＡＭである。
【０１１３】
図７は同期式ＤＲＡＭに設けられたオートプリチャージ停止回路の回路図を示す。
図７において、リード・ライト制御回路６１は、Ｌレベルのオートプリチャージ信号OPRSを一定期間の間だけ出力する回路である。詳述すると、リード・ライト制御回路６１は、リード動作又はライト動作時にセンスアンプが動作しその動作終了後に一定期間の間だけＬレベルのオートプリチャージ信号OPRSを出力する。リード・ライト制御回路６１は、センスアンプがその増幅動作終了したことを示す信号（例えばコラム選択信号）を入力しその信号に応答してＬレベルのオートプリチャージ信号OPRSを出力するようになっている。
【０１１４】
テストモード設定回路６２は、モード信号MS3 を出力する。詳述すると、テストモード設定回路６２は、図示しない試験装置を用いてＤＲＡＭの試験を行う場合に同試験装置から出力されるコマンドに基づいてＤＲＡＭ内で生成される内部テストコマンド信号を入力する。そして、テストモード設定回路６２は、内部テストコマンド信号を入力した時、Ｈレベルのモード信号MS3 を出力する。反対に、試験装置を用いて試験を行わない場合には内部テストコマンド信号を入力しないため、テストモード設定回路６２は、Ｌレベルのモード信号MS3 を出力する。
【０１１５】
オートプリチャージ信号OPRSとモード信号MS3 は、ノア回路６３に出力される。ノア回路６３の出力はインバータ回路６４に出力される。そして、そのインバータ回路６４から出力される信号はプリチャージ制御信号CPR としてプリチャージ制御回路６５に出力される。
【０１１６】
従って、モード信号MS3 がＬレベルの時（テストモードでない時）には、プリチャージ制御信号CPR はオートプリチャージ信号OPRSと同相の信号となる。つまり、一定期間、Ｌレベルのオートプリチャージ信号OPRSが出力されると、プリチャージ制御信号CPR も一定期間Ｌレベルとなる。又、モード信号MS3 がＨレベルの時（テストモードの時）には、プリチャージ制御信号CPR はオートプリチャージ信号OPRSに関係なくＨレベルのままとなる。
【０１１７】
プリチャージ制御回路６５は、前記プリチャージ制御信号CPR に応答して図示しないプリチャージ回路に対してプリチャージ信号PRを出力する。プリチャージ制御回路６５は、前記プリチャージ制御信号CPR を反転させたプリチャージ信号PRを出力する。そして、プリチャージ信号PRがＨレベルの時（オートプリチャージ信号OPRSがＬレベルの時）、プリチャージ回路は駆動してビット線をプリチャージする。
【０１１８】
次に、同期式ＤＲＡＭの内部に設けたプリチャージ制御回路の作用について説明する。
まず、バーンイン試験を行う場合について説明する。今、試験装置からの外部コマンドに基づいて、テストモード設定回路６２はＨレベルのモード信号MS3 を出力する。
【０１１９】
そして、バーイン試験において、数百マイクロ秒程度の通常より長いクロックサイクルでライト動作やリード動作等の通常動作をさせる。この動作において、リード・ライト制御回路６１は、通常の動作を実行しセンスアンプが動作しその動作終了するたび毎に一定期間の間だけＬレベルのオートプリチャージ信号OPRSを出力する。このオートプリチャージ信号OPRSはノア回路６３に出力される。
【０１２０】
この時、ノア回路６３はテストモード設定回路６２からＨレベルのモード信号MS3 を入力しているため、Ｌレベルのオートプリチャージ信号OPRSに関係なくプリチャージ制御信号CPR はＨレベルのままとなる。つまり、このバーイン試験においては、オート・プリチャージを行わない。
【０１２１】
次に、試験ではない通常使用の場合について説明する。テストモード設定回路６２はＬレベルのモード信号MS3 を出力する。そして、リード・ライト制御回路６１は通常の動作を実行しセンスアンプが動作しその動作終了するたび毎に一定期間の間だけＬレベルのオートプリチャージ信号OPRSを出力する。従って、プリチャージ制御回路６５は、オートプリチャージ信号OPRSと同相のプリチャージ制御信号CPR が入力され、そのプリチャージ制御信号CPR に応答してＨレベルのプリチャージ信号PRをプリチャージ回路に出力する。つまり、プリチャージがリード動作やライト動作をする毎に自動的に行われる。
【０１２２】
次に、上記のように構成された同期式ＤＲＡＭの内部に設けたプリチャージ制御回路の特徴を以下に記載する。
（１）本実施形態において、テストモード設定回路６２を設けた。そして、バーンイン試験を行う時、テストモード設定回路６２は、リード・ライト制御回路６１から出力されるオートプリチャージ信号OPRSを無効にするためのＨレベルのモード信号MS3 を出力した。
【０１２３】
従って、この非常に長いクロックサイクルでのバーンイン試験を行う際、プリチャージが行われないことから、試験時間のほとんどがプリチャージ状態となって効果的な試験ができなくなるといったことはなくなる。その結果、バーンイン試験は、非常に効率よくしかも精度よく行われる。
【０１２４】
尚、実施の形態は、上記第１〜第３実施形態に限定されるものではなく、以下のように実施してもよい。
（１）第１実施形態では、第１〜第４の遅延回路１５〜１８（容量C1〜C4）を信号線LIに対して非接続した状態で各スイッチ回路SW1 〜SW4 をオンして試験を行ったが、これを第１〜第４の遅延回路１５〜１８（容量C1〜C4）を信号線LIに対して接続した状態で各スイッチ回路SW1 〜SW4 をオフさせて試験を行ってもよい。
【０１２５】
（２）第３実施形態では、バーンイン試験においてオート・プリチャージを行わないようにしたがこれに限定されるものではない。例えば、カウンタテストであってリフレッシュカウンタのみの動作試験の場合にプリチャージ動作を行わないようにする等、オート・プリチャージが特に不要な試験であるならば応用して実施してもよい。
【０１２６】
（３）第１実施形態と第２実施形態を組み合わせたり、第１実施形態と第３実施形態を組み合わせたり、第２実施形態と第３実施形態を組み合わせたり、及び、第１〜第３実施形態を組み合わせたりして実施してもよい。
【０１２７】
【発明の効果】
請求項１〜４の発明によれば、クロック信号に同期してコマンド及びアドレスを一括して取り込む半導体記憶装置について、非常に効率よくしかも精度の高い試験を行うことができる。
【図面の簡単な説明】
【図１】同期式ＤＲＡＭのタイミング調整回路の回路図
【図２】スイッチ回路の回路図
【図３】キャパシタ選択回路の回路図
【図４】リフレッシュカウンタのカウンタテスト回路の回路図
【図５】リフレッシュカウンタを構成するカウンタ部の回路図
【図６】アドレスラッチ回路を構成するラッチ回路部の回路図
【図７】プリチャージ制御回路にテストモードを実行させるための回路図
【符号の説明】
１０  タイミング調整回路
１１  遅延時間調整回路
１２  選択回路
１３  テストモード設定回路
１５，１６，１７，１８  第１〜第４の遅延回路
２３  キャパシタ選択回路
４０  リフレッシュカウンタ
４０ａ  カウンタ部
４４  アドレスラッチ回路
４４ａ  ラッチ回路部
４８  モード設定回路
６１  リード・ライト制御回路
６２  テストモード設定回路
６５  プリチャージ制御回路
LI  信号線
SW1 ，SW2 ，SW3 ，SW4 スイッチ回路
C1，C2，C3，C4  容量
A1，A2  第１及び第２指定信号
SEL1〜SEL4  第１〜第４選択信号
SP1 〜SP3 第１〜第３制御パルス信号
AD1 〜ADn 出力信号
BD1 〜BDn 外部アドレス信号
CA1 〜CAn ロウアドレス信号
OPRS  オートプリチャージ信号
PR  プリチャージ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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