(57)【特許請求の範囲】
【請求項１】
信号処理部から差動の出力信号が出力される際、前記出力信号間における直流オフセット成分をキャンセルするＤＣオフセットキャンセル回路であって、
前記出力信号のうち一方の信号が一方の入力端子に入力される第１差動増幅器と、
前記出力信号のうち他方の信号が一方の入力端子に入力される第２差動増幅器と、
前記第１および第２差動増幅器の各々の他方の入力端子に基準電圧を入力する基準電圧発生部と、
前記第１および第２差動増幅器から出力される第１および第２出力信号を差動増幅する第３差動増幅器とを備えることを特徴とするＤＣオフセットキャンセル回路。
【請求項２】
前記第１および第２差動増幅器は、差動出力端子を備えており、
前記第１および第２出力信号は、前記各差動出力端子から出力される差動信号のうち同相信号の組み合わせであることを特徴とする請求項１に記載のＤＣオフセットキャンセル回路。
【請求項３】
前記出力信号は共に、前記第１および第２差動増幅器の非反転入力端子あるいは反転入力端子に入力され、
前記第１および第２出力信号は、前記第１差動増幅器の非反転出力端子および前記第２差動増幅器の反転出力端子、または前記第１差動増幅器の反転出力端子および前記第２差動増幅器の非反転出力端子から出力されることを特徴とする付記請求項２に記載のＤＣオフセットキャンセル回路。
【請求項４】
前記出力信号は、前記第１差動増幅器の非反転入力端子および前記第２差動増幅器の反転入力端子、または前記第１差動増幅器の反転入力端子および前記第２差動増幅器の非反転入力端子に入力され、
前記第１および第２出力信号は共に、前記第１および第２差動増幅器の非反転出力端子あるいは反転出力端子から出力されることを特徴とする付記請求項２に記載のＤＣオフセットキャンセル回路。
【請求項５】
前記基準電圧は、前記出力信号が有する直流電圧レベルの間の電圧レベルのうち、平均電圧レベル以外の中間電圧レベルに設定されていることを特徴とする請求項１に記載のＤＣオフセットキャンセル回路。
【請求項６】
前記基準電圧発生部は、
前記出力信号のうち一方の信号が一端に入力される第１抵抗部と、
前記出力信号のうち他方の信号が一端に入力され、前記第１抵抗部とは異なる抵抗値を有する第２抵抗部とを備え、
前記第１および第２抵抗部の他端は相互に接続されていることを特徴とする請求項１に記載のＤＣオフセットキャンセル回路。
【請求項７】
前記基準電圧発生部は、
前記第１および第２抵抗部の他端に容量部を備えることを特徴とする請求項６に記載のＤＣオフセットキャンセル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力信号に混入するＤＣオフセット成分のキャンセルに関するものであり、
特に、携帯電話等の移動体通信に用いられる受信機に関するものである。
【０００２】
【従来の技術】
近年、普及の著しい携帯電話に代表される移動体無線通信機は、その小型・軽量化、多機能化への要求に対応するため、従来より無線処理部に用いられてきたスーパーヘテロダイン方式に代えて、中間周波数信号（ＩＦ信号）が不要で無線信号（ＲＦ信号）を直接ベースバンド信号に変換するダイレクトコンバージョン方式が採用されてきている。中間周波数信号（ＩＦ信号）の処理部分が不要になる分、スーパーヘテロダイン方式に比して回路規模を圧縮することができ、機器の小型・軽量化、多機能化に寄与することができる。
【０００３】
ただし、ダイレクトコンバージョン方式では、無線信号（ＲＦ信号）を直接ベースバンド信号に変換するため、従来のように中間周波数信号（ＩＦ信号）において帯域通過フィルタ等で除去されていた不要なＤＣオフセット成分を除去することができず、別途、ＤＣオフセットをキャンセルする回路が必要となる。
【０００４】
図４乃至７に、従来より用いられているＤＣオフセットキャンセル回路を例示する。このうち図４乃至６の回路構成は、ＦＤＭＡ（周波数分割多重接続）やＣＤＭＡ（符号分割多重接続）等の時間的に連続した無線信号を受信する通信方式に適用して好適な回路構成である。これに対して、図７の回路構成は、ＴＤＭＡ（時分割多重接続）等の時間的に不連続な無線信号を受信する通信方式に適用して好適な回路構成である。以下の説明では、時間的に連続した無線信号を受信する通信方式を、ＴＤＭＡ方式に対して非ＴＤＭＡ方式と記す。
【０００５】
ここで、ＦＤＭＡ（周波数分割多重接続）とは、チャネルごとに異なる周波数を割り当てる通信方式であり、またＣＤＭＡ（符号分割多重接続）とは、チャネルごとに異なる符号を割り当てる通信方式であり、何れの通信方式も受信信号は時間的に連続している。これに対して、ＴＤＭＡ（時分割多重接続）方式では、所定長の時間スロットごとにチャネルを割り当て、各チャネルを巡回して通信を行なう通信方式である。従って、受信動作は所定時間スロット内でのみ行なわれる。
【０００６】
図４に示す第１従来技術の回路構成１１０では、差動入力信号ＩＮ、ＸＩＮから増幅器（ＡＭＰ）１０を介して差動出力信号ＯＵＴ、ＸＯＵＴに至る信号経路上に、ハイパスフィルタ（ＨＰＦ）１０１、１０２が備えられることにより、ＤＣオフセットがキャンセルされる回路構成である。図４では、増幅器（ＡＭＰ）１０の入力側と出力側との双方に、各々ハイパスフィルタ（ＨＰＦ）１０１とハイパスフィルタ（ＨＰＦ）１０２とが備えられる構成であり、２段階でＤＣオフセット成分がカットされる場合である。これ以外にも、何れか一方のハイパスフィルタ（ＨＰＦ）を備えて構成することもできる。ハイパスフィルタ（ＨＰＦ）１０１、１０２は信号経路上に容量素子を備えて構成されており、必要に応じて容量素子の出力側と基準電圧との間に抵抗素子を備えて構成される。回路構成１１０は、ＤＣオフセットがアナログ信号のままフィルタリングされることによりキャンセルされる。時間的に連続している非ＴＤＭＡ方式に適用して好適な回路例である。
【０００７】
図５に示す第２従来技術の回路構成１２０では、差動出力信号ＯＵＴ、ＸＯＵＴが積分回路１０３により積分されて、差動入力信号ＩＮ、ＸＩＮにフィードバックされることによりＤＣオフセットがキャンセルされる。積分回路１０３は、差動増幅器１５の差動入出力間に抵抗素子及び容量素子（Ｒ１０１とＣ１０１、及びＲ１０２とＣ１０２）で構成される時定数回路が接続されて構成される。抵抗素子Ｒ１０１、Ｒ１０２を介して入力される差動出力信号ＯＵＴ、ＸＯＵＴは、ＡＣ成分である交流信号成分とＤＣ成分であるＤＣオフセット成分とが含まれるが、抵抗素子及び容量素子（Ｒ１０１とＣ１０１、及びＲ１０２とＣ１０２）で決定される時定数に応じて積分回路１０３により積分されることにより、所定のＤＣオフセット成分のみが増幅器（ＡＭＰ）１０にフィードバックされる。図５では、フィードバック信号が直接、差動入力信号ＩＮ、ＸＩＮにフィードバックされる構成を示しているが、増幅器（ＡＭＰ）１０のＤＣオフセット成分を調整することができるポイントであれば、これ以外のポイントにフィードバックすることも可能である。例えば、増幅器（ＡＭＰ）１０の入力段差動対へのバイアス電流源にフィードバックすることもできる。回路構成１２０は、アナログ信号を積分してＤＣオフセット成分の補正値を算出する。時間的に連続している非ＴＤＭＡ方式に適用して好適な回路例である。
【０００８】
ここで、差動増幅器１５とは、所定ゲインを有しており、入力される差動出力信号ＯＵＴ、ＸＯＵＴの差分信号に応じた信号を出力する機能を有する回路である。
【０００９】
図６に示す第３従来技術の回路構成１３０では、差動出力信号ＯＵＴ、ＸＯＵＴが差動増幅器１５で差動増幅され、結果として得られる差動出力信号が抵抗素子及び容量素子（Ｒ１０３とＣ１０３、及びＲ１０４とＣ１０４）で構成されるローパスフィルタ１０４を介して増幅器（ＡＭＰ）１０にフィードバックされることによりＤＣオフセットがキャンセルされる。差動出力信号ＯＵＴ、ＸＯＵＴ及びその差動増幅結果は、ＡＣ成分である交流信号成分とＤＣ成分であるＤＣオフセット成分とを含んでいるが、ローパスフィルタ１０４により所定のＤＣオフセット成分のみが抽出され、増幅器（ＡＭＰ）１０にフィードバックされる。図５とは異なり、フィードバック信号は、増幅器（ＡＭＰ）１０の入力段差動対へのバイアス電流源等の内部回路にフィードバックされる構成である。回路構成１３０は、アナログ信号をローパスフィルタでフィルタリングしてＤＣオフセット成分の補正値を算出する。時間的に連続している非ＴＤＭＡ方式に適用して好適な回路例である。
【００１０】
図７に示す第４実施形態の回路構成１４０では、差動出力信号ＯＵＴ、ＸＯＵＴは差動増幅器１５で差動増幅された後、ＡＤ変換器１０７によりディジタル信号に変換される。このディジタル信号は、信号処理回路（ＤＳＰ）１０８において信号処理されることによりＤＣオフセット成分に対する補正信号を出力する。この補正信号はディジタル信号であるのでＤＡ変換器１０９でアナログ信号に変換された後、増幅器（ＡＭＰ）１０にフィードバックされる。ＴＤＭＡ方式のように、所定通信時間サイクル中の所定時間スロットがオフセット量検出時間として設定されている場合に、信号処理され算出された補正値が、信号処理回路（ＤＳＰ）１０８あるいはＤＡ変換器１０９に保持されてＤＣオフセットのキャンセルが行なわれる。回路構成１４０は、アナログ信号をディジタル信号に変換して信号処理をすることによりＤＣオフセット成分の補正値を算出する。所定通信時間サイクル中の所定時間スロットを信号成分が受信されないオフセット量検出時間として設け、この所定時間スロットに次の通信時間サイクルにおけるＤＣオフセット成分の補正値を決定するＴＤＭＡ方式に適用して好適な回路例である。
【００１１】
更に、移動体無線通信機の通信方式としては、日本ではＦＤＭＡ方式であるＰＤＣが普及しており、欧州ではＴＤＭＡ方式であるＧＳＭが普及しているというように地域ごとに異なる通信方式が普及しているのが現状である。また、次世代の通信方式としてはＷ−ＣＤＭＡ方式が検討されており、次世代通信方式への移行過渡期間においては更に異なる通信方式が混在する可能性もある。そこで、１つの通信機器が複数の通信方式に対応するように構成されていれば便利である。このような要請から、ＴＤＭＡ方式と非ＴＤＭＡ方式との何れの通信方式にも対応できるデュアルモード構成の受信機が提案されている。図８に示すようにＤＣオフセットキャンセル回路の切り換えを可能とした回路構成である。選択回路１０５、１０６により、ＤＣオフセットキャンセル回路を、ＴＤＭＡ方式の場合には回路構成１４０を使用し、非ＴＤＭＡ方式の場合には回路構成１１０、１２０、または１３０を使用するように切り換える機能を有するものである。
【００１２】
【発明が解決しようとする課題】
しかしながら、第１乃至第３従来技術における非ＴＤＭＡ方式に好適な回路構成１１０乃至１３０では、低周波数帯域に存する有意な信号成分がカットされないようにするために、キャンセルすべきオフセットの周波数帯域を充分低い周波数に設定する必要がある。そのため、第１従来技術では、ハイパスフィルタ（ＨＰＦ）を構成する容量素子の容量値を大きく設定して有意な信号成分を確実に通過させる必要がある。また、第２、第３従来技術では、積分回路１０３またはローパスフィルタ１０４を構成する容量素子の容量値を大きく設定してオフセット成分のみを補正値としてフィードバックさせる必要がある。何れの回路構成１１０乃至１３０においても、大容量の容量素子が必要となる場合があり、
コンパクトな回路規模でＤＣオフセットキャンセル回路を構成することができなくなるおそれがある。受信機の小型・軽量化、多機能化を実現することができなくなるおそれがあり問題である。
【００１３】
また、第４従来技術におけるＴＤＭＡ方式に好適な回路構成１４０では、通信は行なわれずオフセット量の検出のみが行なわれる時間として、所定通信時間サイクル中の所定時間スロットがオフセット量検出時間として割り当てられており、この時間に検出したオフセット量に基づきオフセットのキャンセルが行なわれる。そのため、通信動作、オフセット検出動作は共に連続的には行なうことはできない。次のオフセット量検出時間までの間のオフセット量の過渡的な変化に追従できないおそれもあり問題である。
【００１４】
また、デュアルモード構成の受信機を構成する場合には、図８に示すように、ＴＤＭＡ方式に好適なＤＣオフセットキャンセル回路１４０と、非ＴＤＭＡ方式に好適なＤＣオフセットキャンセル回路１１０、１２０、または１３０との両回路構成を共に備えておき、両回路を通信方式に応じて切り換えて使用しなければならない。このため、何れのＤＣオフセットキャンセル回路を選択するかを制御する選択回路１０５、１０５、１０６、１０６や、制御信号を出力する制御回路（不図示）が必要であることとも相俟って、小型・軽量化が要請されている携帯電話等の移動体無線通信機器においては、回路規模が大きくなってしまい問題である。
【００１５】
ここで、デュアルモード構成の受信機に対応する場合、非ＴＤＭＡ方式に好適な第１乃至第３従来技術における回路構成１１０乃至１３０をＴＤＭＡ方式においても使用することも考えられなくはない。しかしながら、回路構成１１０乃至１３０では前述したように大容量の容量素子を備える必要がある。そのため、チャネルごとに所定通信時間サイクル中の所定時間スロットが割り当てられこの時間にのみ信号を受信するＴＤＭＡ方式においてこれらの回路構成１１０乃至１３０を使用すると、所定時間スロットにおいて受信信号の立ち上り時間が長くなってしまい高速動作に追従できないおそれもあり問題である。
【００１６】
更に、デュアルモード構成の受信機に対応する場合として、ＴＤＭＡ方式に好適な第４従来技術における回路構成１４０を非ＴＤＭＡ方式においても使用することは、回路構成１４０が、オフセット量検出時間として割り当てられている所定時間スロットにおいてオフセット量を検出する構成であるため、オフセット量の検出のために通信を停止して特別の時間を確保することができず連続的な通信が必要とされる非ＴＤＭＡ方式で使用することはできず問題である。
【００１７】
本発明は前記従来技術の問題点を解消するためになされたものであり、簡単な回路構成でＴＤＭＡ方式および非ＴＤＭＡ方式の何れの通信方式においてもＤＣオフセットをキャンセルすることができ、デュアルモード構成の受信機に適用して好適な、ＤＣオフセットキャンセル回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＤＣオフセットキャンセル回路は、信号処理部から差動の出力信号が出力される際、出力信号間における直流オフセット成分をキャンセルするＤＣオフセットキャンセル回路であって、出力信号のうち一方の信号が一方の入力端子に入力される第１差動増幅器と、出力信号のうち他方の信号が一方の入力端子に入力される第２差動増幅器と、第１および第２差動増幅器の各々の他方の入力端子に基準電圧を入力する基準電圧発生部と、第１および第２差動増幅器から出力される第１および第２出力信号を差動増幅する第３差動増幅器とを備えることを特徴とする。
【００１９】
請求項１のＤＣオフセットキャンセル回路では、第１差動増幅器は、信号処理部から出力される差動の出力信号のうち一方の信号と基準電圧発生部から出力される基準電圧との各々が一方および他方の入力端子に入力されて、出力信号のうち一方の信号が基準信号に対して差動増幅されて第１出力信号を出力する。また、第２差動増幅器は、信号処理部から出力される差動の出力信号のうち他方の信号と基準電圧発生部から出力される基準電圧との各々が一方および他方の入力端子に入力されて、出力信号のうち他方の信号が基準信号に対して差動増幅されて第２出力信号を出力する。第３差動増幅器により第１および第２出力信号が差動増幅されて、結果が信号処理部に帰還される。
【００２０】
これにより、第１および第２差動増幅器は、入力される信号の位相を基準電圧に対して正転または反転して出力させることができる。そのため、第１または第２出力信号の何れか一方の信号を基準電圧に対して位相反転させることにより、出力信号が１８０°の位相差を有する差動の信号である場合には、第１および第２出力信号を同位相の信号とすることができる。容量素子や所定の信号処理回路を使用することなく第１及び第２差動増幅器を備えることで、出力信号間の位相成分を相殺して直流成分であるＤＣオフセット成分を抽出することができ、このＤＣオフセット成分を差動増幅して差動増幅結果を信号処理部に帰還して、ＤＣオフセットをキャンセルすることができる。
【００２１】
ＤＣオフセットキャンセル回路を、容量素子を使用することなく第１および第２差動増幅器を備えて構成することができる。従って、容量素子を使用するＤＣオフセットキャンセル回路では、有意な信号成分がカットされてしまわないようにＤＣオフセット成分の周波数帯域を充分低い周波数帯域に設定する必要から大容量の容量素子を使用する場合があるのに対して、コンパクトな回路規模でＤＣオフセットキャンセル回路を構成することができ、受信機の小型・軽量化、多機能化を実現することができる。
【００２２】
また、所定時間スロットがオフセット量検出時間として設定される場合に、この所定時間スロットにおいてのみオフセット量の検出動作を行なう信号処理回路とは異なり、常時、オフセット量の検出動作を行なうことができる。オフセット量の検出時間としては設定されていない所定時間スロット間においても検出を継続することができ、オフセット量の過渡的な変化にも追従できて好都合である。
【００２３】
また、容量素子を備えないために、所定時間スロットにおいてのみオフセット量の検出動作を行なう際にも高速な信号に追従することができる。また、信号処理回路を備えないために、時間的に連続してオフセット量の検出動作を行なう場合にも対応することができる。従って、ＴＤＭＡ／非ＴＤＭＡ方式の何れの通信方式にも適用することができ、両通信方式に対応するデュアルモード構成の受信機に適用して、コンパクトな回路規模で構成することができる。
【００２４】
また、請求項２に係るＤＣオフセットキャンセル回路は、請求項１に記載のＤＣオフセットキャンセル回路において、第１および第２差動増幅器は、差動出力端子を備えており、第１および第２出力信号は、各差動出力端子から出力される差動信号のうち同相信号の組み合わせであることを特徴とする。
【００２５】
請求項２のＤＣオフセットキャンセル回路では、第１および第２差動増幅器の各々の差動出力端子から出力される差動信号のうち、同相信号となる信号を組み合わせて第１および第２出力信号とすることにより、直流成分が差動増幅されて差動増幅結果が信号処理部に帰還される。
【００２６】
この場合、出力信号が共に、第１および第２差動増幅器の非反転入力端子あるいは反転入力端子に入力されれば、第１および第２出力信号は、第１差動増幅器の非反転出力端子および第２差動増幅器の反転出力端子、または第１差動増幅器の反転出力端子および第２差動増幅器の非反転出力端子から出力されるものとする。
【００２７】
また、出力信号が、第１差動増幅器の非反転入力端子および第２差動増幅器の反転入力端子、または第１差動増幅器の反転入力端子および第２差動増幅器の非反転入力端子に入力されれば、第１および第２出力信号は共に、第１および第２差動増幅器の非反転出力端子あるいは反転出力端子から出力されるものとする。
【００２８】
これにより、第１および第２差動増幅器の差動出力端子からは、１８０°の位相を有する２組の差動信号が出力される。更に、この２組の差動信号は、出力信号の各々の信号に対して、同相および逆相の信号となる。そこで、２組の差動信号から同位相となる信号を適宜に組み合わせることにより、第１および第２出力信号とすることができる。
【００２９】
また、請求項５に係るＤＣオフセットキャンセル回路は、請求項１に記載のＤＣオフセットキャンセル回路において、基準電圧は、出力信号が有する直流電圧レベルの間の電圧レベルのうち、平均電圧レベル以外の中間電圧レベルに設定されていることを特徴とする。
【００３０】
請求項５のＤＣオフセットキャンセル回路では、出力信号の直流電圧レベル間の電圧レベルのうち、平均電圧レベル以外の中間電圧レベルを基準電圧として、第１および第２差動増幅器において差動出力信号が差動増幅される。
【００３１】
これにより、基準電圧が出力信号間の平均電圧レベルからずれた中間電圧レベルであるので、基準電圧に対して差動増幅された上で出力される第１および第２出力信号の電圧レベルは、基準電圧と各々の出力信号の直流電圧レベルとの差電圧に応じた電圧レベルとなる。従って、第１および第２出力信号の電圧レベル差は、ＤＣオフセット成分がある限り有限の値となり、ＤＣオフセット量を確実に反映して電圧レベル差を抽出することができる。
【００３２】
また、請求項６に係るＤＣオフセットキャンセル回路は、請求項１に記載のＤＣオフセットキャンセル回路において、基準電圧発生部は、出力信号のうち一方の信号が一端に入力される第１抵抗部と、出力信号のうち他方の信号が一端に入力され、第１抵抗部とは異なる抵抗値を有する第２抵抗部とを備え、第１および第２抵抗部の他端は相互に接続されていることが好ましい。これにより、基準電圧発生部は、異なる抵抗値を有し他端が相互に接続されている第１および第２抵抗部の一端に、差動の出力信号が入力されて、他端から出力信号の電圧レベルに対して重み付けの異なる相加平均電圧レベルが基準電圧として出力される。基準電圧を、平均電圧レベルを除く中間電圧レベルとすることができる。
【００３３】
また、請求項７に係るＤＣオフセットキャンセル回路は、請求項６に記載のＤＣオフセットキャンセル回路において、基準電圧発生部は、他端に容量部を備えることが好ましい。これにより、第１および第２抵抗部と容量部とによりローパスフィルタが構成され、相加平均電圧レベルがローパスフィルタで交流成分を除去された上で基準電圧として出力され、安定した直流電圧レベルを有する基準電圧を供給することができる。
【００３４】
【発明の実施の形態】
以下、本発明のＤＣオフセットキャンセル回路について具体化した実施形態を図１乃至図３に基づき図面を参照しつつ詳細に説明する。
図１は、本発明の実施形態のＤＣオフセットキャンセル回路を示す回路ブロック図である。図２は、実施形態のＤＣオフセットキャンセル回路の動作を示す動作波形図である。
図３は、実施形態の基準電圧発生回路の具体例を示す回路図である。
【００３５】
図１に示す本発明の実施形態のＤＣオフセットキャンセル回路では、差動入力信号ＩＮ、ＸＩＮが可変利得増幅器（ＶＧＡ）１１で増幅されて差動出力信号ＯＵＴ、ＸＯＵＴを出力する場合を例にとり説明する。差動出力信号ＯＵＴ、ＸＯＵＴは、各々、差動増幅器１３、１４の非反転入力端子に入力されると共に、基準電圧発生回路１２に入力されている。差動増幅器１３、１４の反転入力端子には、基準電圧発生回路１２から出力される基準電圧ＶＲＥＦが入力されている。また、差動増幅器１３、１４は、共に、差動出力端子＋Ｏと−Ｏ、＋ＸＯと−ＸＯを有しており、このうち差動増幅器１３の非反転出力端子＋Ｏと差動増幅器１４の反転出力端子−ＸＯが差動増幅器１５の差動入力端子に接続されている。更に、差動増幅器１５の差動出力端子ＩＣＡＮ、ＸＩＣＡＮが可変利得増幅器（ＶＧＡ）１１に帰還信号をフィードバックするために接続されている。
【００３６】
差動増幅器１３、１４では、差動入力端子に入力される信号間の差信号が差動増幅されて出力される。従って、基準電圧ＶＲＥＦに対して折り返された差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯが差動出力端子＋Ｏと−Ｏ、＋ＸＯと−ＸＯに出力されることとなる。図１の実施形態では反転入力端子に基準電圧ＶＲＥＦが入力されているので、差動出力端子＋Ｏと−Ｏ、＋ＸＯと−ＸＯのうち非反転出力端子＋Ｏ、＋ＸＯに出力される信号＋Ｏ、＋ＸＯが差動出力信号ＯＵＴ、ＸＯＵＴと同相の信号となり、反転出力端子−Ｏ、−ＸＯに出力される信号−Ｏ、−ＸＯが差動出力信号ＯＵＴ、ＸＯＵＴとは逆相の信号となる。差動出力信号ＯＵＴ、ＸＯＵＴ間の位相差が１８０°であるので、差動増幅器１５に入力される非反転出力端子＋Ｏと反転出力端子−ＸＯとから出力される信号＋Ｏ、−ＸＯ間の位相差は同位相となる。
【００３７】
同位相の信号＋Ｏ、−ＸＯが差動入力端子に入力される差動増幅器１５では、入力される信号＋Ｏ、−ＸＯ間の差分信号を所定ゲインで差動増幅することにより、差分信号に応じた差動の信号ＩＣＡＮ、ＸＩＣＡＮを出力する。入力される信号＋Ｏ、−ＸＯが同位相であるため差動増幅される差分信号は直流成分となり、ＤＣオフセット成分に応じた信号が差動増幅される。
【００３８】
ここで、差動増幅器１３、１４を同様な回路構成としておけば、ゲイン等の入出力信号間の特性を差動増幅器１３、１４間で同等としておくことができ、差動増幅器１５において信号＋Ｏ、−ＸＯの交流信号成分が相殺されＤＣオフセット成分を差動増幅することができる。
【００３９】
図１の実施形態における動作について図２に動作波形を示す。可変利得増幅器（ＶＧＡ）１１から出力される差動出力信号ＯＵＴ、ＸＯＵＴは、１８０°の位相差を有しており、ＤＣオフセット電圧ＶＯＳを有しているものとする。この差動出力信号ＯＵＴ、ＸＯＵＴが、各々、差動増幅器１３、１４の非反転入力端子に入力されている。差動増幅器１３、１４の反転入力端子に入力されている基準電圧ＶＲＥＦは、差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベル間の中間電圧レベルであり、平均電圧レベルから出力信号ＯＵＴに近い電圧レベルに設定されている。
【００４０】
差動増幅器１３、１４は、差動出力信号ＯＵＴ、ＸＯＵＴを、基準電圧ＶＲＥＦとの差分信号に応じて所定ゲインで差動増幅し、差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯを出力する。差動増幅器１３、１４は同様の回路構成であるので、出力される差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯは同等のゲインを有していると共に、差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯ間で１８０°の位相差を有している。更に、差動出力信号ＯＵＴ、ＸＯＵＴが、各々、差動増幅器１３、１４の非反転入力端子に入力されているため、出力信号ＯＵＴと信号＋Ｏ、および出力信号ＸＯＵＴと信号−ＸＯとは同位相の信号である。従って、信号＋Ｏと−ＸＯ、および信号−Ｏと＋ＸＯとは同位相の信号となる。
【００４１】
また、信号＋Ｏと−ＸＯ、および−Ｏと＋ＸＯとの直流電圧レベル差ＶＭＯＳは、基準電圧ＶＲＥＦが差動出力信号ＯＵＴ、ＸＯＵＴ間の中間電圧レベルであり、平均電圧レベルからずれた中間電圧レベルにあるため、基準電圧ＶＲＥＦから差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベルまでの電圧レベル差の差電圧となる。
【００４２】
尚、差動増幅器１３、１４の入出力端子の接続関係は、図１の実施形態の場合に限定されることはない。他の接続関係として、出力信号ＯＵＴおよびＸＯＵＴの入力先を、差動増幅器１３の非反転入力端子および差動増幅器１４の反転出力端子、または差動増幅器１３の反転入力端子および差動増幅器１４の非反転出力端子とし、差動増幅器１３および１４の非反転出力端子＋Ｏおよび＋ＸＯ、または差動増幅器１３および１４の反転出力端子−Ｏおよび−ＸＯから出力を取り出す構成としても同様な作用・効果を奏することは言うまでもない。
【００４３】
次に、基準電圧発生回路１２の具体例を図３に示す。出力信号ＯＵＴ、ＸＯＵＴは、抵抗素子Ｒ１、Ｒ２の一端に入力されている。抵抗素子Ｒ１、Ｒ２の他端は、他端が接地電圧に接続されている容量素子Ｃ１に接続されると共に、ボルテージフォロアを構成する増幅器１６の非反転入力端子に接続され、増幅器１６の出力端子から基準電圧ＶＲＥＦが出力されている。
【００４４】
ここで、差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベルを、ＶＯ、ＶＸＯとし、抵抗素子Ｒ１、Ｒ２の抵抗値をＲ１、Ｒ２と仮定すると、増幅器１６の非反転入力端子に現われる電圧値は増幅器１６のイマジナリーショート特性から略基準電圧ＶＲＥＦに等しくなるので、抵抗素子Ｒ１、Ｒ２を介して流れる電流の関係式は、
（ＶＲＥＦ−ＶＯ）／Ｒ１＝（ＶＸＯ−ＶＲＥＦ）／Ｒ２
となる。この式を基準電圧ＶＲＥＦについて解けば、
ＶＲＥＦ＝（Ｒ２／（Ｒ１＋Ｒ２））×ＶＯ＋（Ｒ１／（Ｒ１＋Ｒ２））×ＶＸＯ
となる。即ち、基準電圧ＶＲＥＦは、差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベルＶＯ、ＶＸＯを抵抗値Ｒ１、Ｒ２で按分して加算された相加平均電圧レベルとなる。従って、抵抗素子Ｒ１、Ｒ２を異なる抵抗値とすれば、基準電圧ＶＲＥＦは抵抗値Ｒ１、Ｒ２により重み付けされて按分された電圧となるため、差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベルＶＯ、ＶＸＯの平均電圧レベルとは異なる重み付けがされた相加平均電圧レベルとなる（基準電圧ＶＲＥＦが平均電圧レベルとなるのは、抵抗値Ｒ１とＲ２とが等しい場合である。）。
【００４５】
容量素子Ｃ１は、抵抗素子Ｒ１、Ｒ２との間でローパスフィルタを構成しており、増幅器１６の非反転入力端子の電圧レベルから交流信号成分を除去する作用を有している。
【００４６】
以上に説明したように、本実施形態のＤＣオフセットキャンセル回路によれば、第１および第２差動増幅器である差動増幅器１３、１４は、出力信号である差動出力信号ＯＵＴ、ＸＯＵＴの位相を基準電圧ＶＲＥＦに対して正転または反転して出力させることができる。そのため、第１および第２出力信号である信号＋Ｏ、−ＸＯのうち信号−ＸＯを基準電圧ＶＲＥＦに対して位相反転させることにより、１８０°の位相差を有する差動出力信号ＯＵＴ、ＸＯＵＴを、信号＋Ｏ、−ＸＯにおいて同位相の信号とすることができる。容量素子や所定の信号処理回路を使用することなく差動増幅器１３、１４を備えることで、差動出力信号ＯＵＴ、ＸＯＵＴ間の位相成分を相殺して直流成分であるＤＣオフセット成分を抽出することができ、このＤＣオフセット成分を差動増幅して差動増幅結果を信号処理部である可変利得増幅器（ＶＧＡ）１１に帰還してＤＣオフセットをキャンセルすることができる。
【００４７】
また、差動増幅器１３は、位相が反転される信号−ＸＯを生成する差動増幅器１４と同様の回路構成を有しているので、差動増幅器１３から出力される信号＋Ｏと位相が反転されて出力される信号−ＸＯとは、位相が同位相であることに加えてその他の交流信号成分も同等となり、信号間の交流信号成分を相殺することができ、直流成分を差動増幅することができる。
【００４８】
差動増幅器１３、１４の差動出力端子＋Ｏと−Ｏ、＋ＸＯと−ＸＯからは、各々、１８０°の位相を有する２組の差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯが出力される。そして、この２組の差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯは、差動出力信号ＯＵＴ、ＸＯＵＴに対して同相および逆相の信号となる。そこで、２組の差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯの各々から同位相となる信号を適宜に組み合わせることにより、差動増幅器１５で交流信号成分を相殺してＤＣオフセット成分を差動増幅することができる。また、差動増幅器１３、１４への差動出力信号ＯＵＴ、ＸＯＵＴの入力を変えても差動増幅器１３、１４からの差動出力信号＋Ｏと−Ｏ、＋ＸＯと−ＸＯを適宜に組み合わせれば同位相の信号を選択することができる。
【００４９】
また、基準電圧ＶＲＥＦが差動出力信号ＯＵＴ、ＸＯＵＴ間の平均電圧レベルからずれた中間電圧レベルとなるので、基準電圧ＶＲＥＦに対して差動増幅された上で出力される信号＋Ｏ、−ＸＯの電圧レベルは基準電圧と各々の差動出力信号ＯＵＴ、ＸＯＵＴの直流電圧レベルとの差電圧に応じた電圧レベルとなる。従って、信号＋Ｏ、−ＸＯの電圧レベル差は、ＤＣオフセット成分がある限り有限の値となり、ＤＣオフセット量を確実に反映して電圧レベル差を抽出することができる。
【００５０】
また、基準電圧発生部である基準電圧発生回路１２は、異なる抵抗値Ｒ１、Ｒ２を有する第１および第２抵抗部である抵抗素子Ｒ１、Ｒ２により、差動出力信号ＯＵＴ、ＸＯＵＴの電圧レベルに対して重み付けの異なる相加平均電圧レベルが基準電圧ＶＲＥＦとして出力される。基準電圧ＶＲＥＦを平均電圧レベル以外の中間電圧レベルとすることができる。更に、抵抗素子Ｒ１、Ｒ２に加えて容量部として容量素子Ｃ１を備えることによりローパスフィルタを構成しており、相加平均電圧レベルがローパスフィルタで交流成分を除去された上で基準電圧ＶＲＥＦとして出力され、安定した直流電圧レベルを有する基準電圧ＶＲＥＦを供給することができる。
【００５１】
ＤＣオフセットキャンセル回路を、容量素子を使用することなく差動増幅器１３、１４を備えて構成することができる。従って、容量素子を使用するＤＣオフセットキャンセル回路では、有意な信号成分がカットされてしまわないようにＤＣオフセット成分の周波数帯域を充分低い周波数帯域に設定する必要から大容量の容量素子を使用する場合があるのに対して、コンパクトな回路規模でＤＣオフセットキャンセル回路を構成することができ、受信機の小型・軽量化、多機能化を実現することができる。
【００５２】
また、所定時間スロットがオフセット量検出時間として設定される場合に、この所定時間スロットにおいてのみオフセット量の検出動作を行なう信号処理回路とは異なり、常時、オフセット量の検出動作を行なうことができる。オフセット量の検出時間としては設定されていない所定時間スロット間においても検出を継続することができ、オフセット量の過渡的な変化にも追従できて好都合である。
【００５３】
また、容量素子を備えないために、所定時間スロットにおいてのみオフセット量の検出動作を行なう際にも、高速な信号である入力信号ＩＮ、ＸＩＮに追従することができ、信号処理回路を備えないために時間的に連続してオフセット量の検出動作を行なう際にも対応することができる。従って、ＴＤＭＡ／非ＴＤＭＡ方式の何れの通信方式にも適用することができ、両通信方式に対応するデュアルモード構成の受信機に適用して、コンパクトな回路規模で構成することができる。
【００５４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、可変利得増幅器（ＶＧＡ）１１から出力される差動出力信号ＯＵＴ、ＸＯＵＴに混入するＤＣオフセットをキャンセルする場合を例に説明したが、本発明はこれに限定されるものではなく、３相以上の信号が出力される信号処理部に対しても適用することができる。出力信号が２対以上の差動信号で構成される場合には、差動信号ごとに本実施形態を構成してやれば、交流信号成分が相殺された上で直流成分を差動増幅することができる。
また、信号処理部についても、可変利得増幅器（ＶＧＡ）１１に限定されるものではなく、その他の増幅器や能動フィルタ等、可変利得増幅器（ＶＧＡ）１１以外の信号処理部についても適用することができる。
【００５５】
（付記１）  信号処理部から互いに位相の異なる少なくとも２相の出力信号が出力される際、前記出力信号を構成する信号間における直流オフセット成分をキャンセルするＤＣオフセットキャンセル回路であって、
前記出力信号のうち少なくとも何れか１つの信号の位相を、前記出力信号のうち少なくとも何れか１つの他の信号と同位相の位相変換信号に位相変換した上で、前記他の信号と前記位相変換信号とを比較し、比較結果を前記信号処理部に帰還することを特徴とするＤＣオフセットキャンセル回路。
（付記２）  前記出力信号には、１８０°の位相差を有してなる信号対を少なくとも１組含み、
前記位相変換信号とは、前記信号対の一方の信号を位相反転した信号であり、
前記他の信号とは、前記信号対の他方の信号であることを特徴とする付記１に記載のＤＣオフセットキャンセル回路。
（付記３）  前記他の信号の交流信号成分と前記位相変換信号の交流信号成分とは、同等であることを特徴とする付記１に記載のＤＣオフセットキャンセル回路。
（付記４）  前記位相変換信号では、位相以外の源信号の交流信号成分がそのまま維持されることを特徴とする付記３に記載のＤＣオフセットキャンセル回路。
（付記５）  前記他の信号は、前記位相変換信号の前記交流信号成分と同等な交流信号成分に変換された上で、前記位相変換信号と比較されることを特徴とする付記３に記載のＤＣオフセットキャンセル回路。
（付記６）  信号処理部から差動の出力信号が出力される際、前記出力信号間における直流オフセット成分をキャンセルするＤＣオフセットキャンセル回路であって、
前記出力信号のうち一方の信号が入力される第１差動増幅器と、
前記出力信号のうち他方の信号が入力される第２差動増幅器と、
前記第１および第２差動増幅器に基準電圧を入力する基準電圧発生部と、
前記第１および第２差動増幅器から出力される第１および第２出力信号を比較する比較器とを備えることを特徴とするＤＣオフセットキャンセル回路。
（付記７）  前記第１および第２差動増幅器は、差動出力端子を備えており、
前記第１および第２出力信号は、前記各差動出力端子から出力される差動信号のうち同相信号の組み合わせであることを特徴とする付記６に記載のＤＣオフセットキャンセル回路。
（付記８）  前記出力信号は共に、前記第１および第２差動増幅器の非反転入力端子あるいは反転入力端子に入力され、
前記第１および第２出力信号は、前記第１差動増幅器の非反転出力端子および前記第２差動増幅器の反転出力端子、または前記第１差動増幅器の反転出力端子および前記第２差動増幅器の非反転出力端子から出力されることを特徴とする付記７に記載のＤＣオフセットキャンセル回路。
（付記９）  前記出力信号は、前記第１差動増幅器の非反転入力端子および前記第２差動増幅器の反転入力端子、または前記第１差動増幅器の反転入力端子および前記第２差動増幅器の非反転入力端子に入力され、
前記第１および第２出力信号は共に、前記第１および第２差動増幅器の非反転出力端子あるいは反転出力端子から出力されることを特徴とする付記７に記載のＤＣオフセットキャンセル回路。
（付記１０）  前記基準電圧は、前記出力信号が有する直流電圧レベルの間の電圧レベルのうち、平均電圧レベル以外の中間電圧レベルに設定されていることを特徴とする付記６に記載のＤＣオフセットキャンセル回路。
（付記１１）  前記基準電圧発生部は、
前記出力信号のうち一方の信号が一端に入力される第１抵抗部と、
前記出力信号のうち他方の信号が一端に入力され、前記第１抵抗部とは異なる抵抗値を有する第２抵抗部とを備え、
前記第１および第２抵抗部の他端は相互に接続されていることを特徴とする付記６に記載のＤＣオフセットキャンセル回路。
（付記１２）  前記基準電圧発生部は、
前記第１および第２抵抗部の他端に容量部を備えることを特徴とする付記１１に記載のＤＣオフセットキャンセル回路。
（付記１３）  前記信号処理部は、増幅器を備えることを特徴とする付記１または６に記載のＤＣオフセットキャンセル回路。
（付記１４）  前記信号処理部は、能動フィルタを備えることを特徴とする付記１または６に記載のＤＣオフセットキャンセル回路。
【００５６】
【発明の効果】
本発明によれば、簡単な回路構成でＴＤＭＡ方式および非ＴＤＭＡ方式の何れの通信方式においてもＤＣオフセットをキャンセルすることができ、デュアルモード構成の受信機に適用して好適な、ＤＣオフセットキャンセル回路を提供するが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態のＤＣオフセットキャンセル回路を示す回路ブロック図である。
【図２】  実施形態のＤＣオフセットキャンセル回路の動作を示す動作波形図である。
【図３】  実施形態の基準電圧発生回路の具体例を示す回路図である。
【図４】  第１従来技術としてハイパスフィルタによる補正を行なう回路ブロック図である。
【図５】  第２従来技術として積分器による補正を行なう回路ブロック図である。
【図６】  第３従来技術としてローパスフィルタによる補正を行なう回路ブロック図である。
【図７】  第４従来技術としてディジタル調整による補正を行なう回路ブロック図である。
【図８】  従来技術におけるデュアルモード構成の回路ブロック図である。
【符号の説明】
１１            可変利得増幅器（ＶＧＡ）
１２            基準電圧発生回路
１３、１４、１５      差動増幅器
１６            増幅器
Ｃ１            容量素子
Ｒ１、Ｒ２      抵抗素子
【図１】
0003968250.tif 000002
【図２】
0003968250.tif 000003
【図３】
0003968250.tif 000004
【図４】
0003968250.tif 000005
【図５】
0003968250.tif 000006
【図６】
0003968250.tif 000007
【図７】
0003968250.tif 000008
【図８】
0003968250.tif 000009