(57)【特許請求の範囲】
【請求項１】
複数の処理回路間で通信可能に構成された信号処理装置であって、
クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、
前記制御部は、他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を非通信時よりも抑制する制御を行う、ことを特徴とする信号処理装置。
【請求項２】
複数の処理回路間で通信可能に構成された信号処理装置であって、
クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、
前記制御部は、他の処理回路との通信状態および通信相手先を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先との通信速度に応じて決定する、ことを特徴とする信号処理装置。
【請求項３】
複数の処理回路間で通信可能に構成された信号処理装置であって、
クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、
前記制御部は、他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先と同期させつつ制御する、ことを特徴とする信号処理装置。
【請求項４】
複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、
他の処理回路との通信状態を監視し、通信時にはクロックの時間間隔の分散の程度を非通信時よりも抑制するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、
ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法。
【請求項５】
複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、
他の処理回路との通信状態および通信相手先を監視し、通信時には前記クロックの時間間隔の分散の程度を、通信相手先との通信速度に応じて決定するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、
ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法。
【請求項６】
複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、
他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先と同期させつつ制御するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、
基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、
ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は複数の処理回路間で通信を行う信号処理装置およびその信号処理方法に関し、さらに詳しくは、周波数帯域が拡散された状態のディザリング・クロックを使用する信号処理装置および信号処理方法に関する。
【０００２】
【従来の技術】
各種ディジタル回路において、回路動作のためにクロックを必要としている。このクロックは、各種方式のクロック発生回路によって生成されている。
【０００３】
従来から存在している一般的なクロック発生回路（発振器）では、クロックの周期（周波数）は一定であり、立ち上がり・立ち下がりの位置は固定された状態になっていた。
【０００４】
このため、このクロック発生回路およびクロックの供給を受ける各種の処理回路からは、クロックの周波数の整数倍の高調波が放射電磁雑音として装置外部に輻射される。
【０００５】
この放射電磁雑音が問題となっており、これを減らすべく、ＥＭＩ（Electro-Magnetic Interference）対策が各種提案されている。
【０００６】
【発明が解決しようとする課題】
このため、クロックを周波数変調すること（クロック・ディザリング）で、放射される電磁波の周波数帯域を広げ、ピークとなる部分のレベルを低下させる技術が開発されている。
【０００７】
このような技術を実現するものとして、入力されるクロックをＰＬＬ回路によって周波数変調して、クロック周期を分散させた状態のディザリング・クロックとして出力するＩＣが市販されている。
【０００８】
このように、入力されるクロックをＰＬＬ回路によって周波数変調してディザリング・クロックとして出力する市販のＩＣなどでは、不連続なクロックに対して正常動作が保証されていなかったり、内部にフィードバックループを有するためセットアップタイムがかかるといった問題を有していた。
【０００９】
また、このディザリング・クロックを出力するＩＣは単体のデバイスであり、また、ＰＬＬは基本的にアナログの回路であるため、ディジタル回路と一体的に形成することができないという問題がある。
【００１０】
さらに、処理回路間で通信を行う場合に、各処理回路で上述したディザリング・クロックを独自に用いていると、それぞれのディザリング・クロックが別個に生成されており、その各処理回路のディザリング・クロック同士では状態が揃っていないことになる。
【００１１】
図１１は複数の処理回路を備えた信号処理装置として、画像形成装置の場合を例に示している。ここでは、自動原稿搬送装置Ａ、原稿画像読取部Ｂ、画像処理・エンジン制御基板Ｃ、読取制御部ＣＲ、書き込み制御部ＣＷ、書込部Ｄ、エンジン部Ｅ、操作部Ｕ、全体制御基板Ｚ、Ｉ／Ｆ部Ｖを備えた画像形成装置を示している。ここでは、上記各処理回路に、発振器を備えており、上述したディザリング・クロックを出力するＩＣなどを用いることが可能である。
【００１２】
そして、このような信号処理装置の各処理回路間のそれぞれでディザリング・クロックを用いつつ通信を行う場合には、処理回路間の通信時に通信データの各ビットのタイミングが微妙にずれることになり、高速な非同期通信においては支障がでることがある。
【００１３】
なお、上述した市販のＩＣでは、アナログ方式のデバイスであり、フリーランを前提としており、外部から制御することが困難である。従って、通信信頼性を犠牲にしてＥＭＩ対策を施すか、あるいは、通信に関する回路を除外して使用するか、といった信頼性あるいは汎用性に関する問題がある。
【００１４】
本発明は、上記の課題を解決するためになされたものであって、通信の信頼性や汎用性を低下させることなく、放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題は以下の構成により解決することができる。
【００１９】
（１）請求項１記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置であって、クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、前記制御部は、他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を非通信時よりも抑制する制御を行う、ことを特徴とする信号処理装置である。
【００２０】
また、請求項４記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、他の処理回路との通信状態を監視し、通信時にはクロックの時間間隔の分散の程度を非通信時よりも抑制するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法である。
【００２１】
これらの発明では、複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には前記クロックの時間間隔の分散の程度を抑制する制御を行う。
【００２２】
これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００２７】
（２）請求項２記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置であって、クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、前記制御部は、他の処理回路との通信状態および通信相手先を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先との通信速度に応じて決定する、ことを特徴とする信号処理装置である。
【００２８】
また、請求項５記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、他の処理回路との通信状態および通信相手先を監視し、通信時には前記クロックの時間間隔の分散の程度を、通信相手先との通信速度に応じて決定するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法である。
【００２９】
これらの発明では、複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には通信相手先との通信速度に応じてクロックの時間間隔の分散の程度を決定する制御を行う。
【００３０】
この場合、通信速度が遅い場合には分散を大きくし、通信速度が速い場合には分散を小さくすることが望ましい。
これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００３１】
（３）請求項３記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置であって、クロックの時間間隔の分散の程度を定めるシフト情報を生成する制御部と、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させるクロック変調手段と、を各処理回路に備え、前記制御部は、他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先と同期させつつ制御する、ことを特徴とする信号処理装置である。
【００３２】
また、請求項６記載の発明は、複数の処理回路間で通信可能に構成された信号処理装置の信号処理方法であって、他の処理回路との通信状態を監視し、通信時には前記クロック変調手段におけるクロックの時間間隔の分散の程度を、通信相手先と同期させつつ制御するように、クロックの時間間隔の分散の程度を定めるシフト情報を生成し、基準クロックをチェーン状に接続されたディレイ素子により遅延させて複数の遅延クロックを生成し、基準クロックに同期した複数の前記遅延クロックの遅延段数から同期情報を検出し、該同期情報と前記シフト情報とから、所望の立ち上がりと立ち下がりのタイミングの前記遅延クロックを選択してディザリング・クロックを生成することで、処理回路内の各部に供給するクロックの時間間隔を分散させる、ことを特徴とする複数の処理回路間で通信を行う信号処理装置の信号処理方法である。
【００３３】
これらの発明では、複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には通信相手先と同期させた状態でクロックの時間間隔の分散を制御する。
【００３４】
この場合、通信に用いる何らかの信号をきっかけとして分散を同期させる制御を行うようにすることが望ましい。
これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００３９】
【発明の実施の形態】
以下、図面を参照して、本発明の信号処理装置および信号処理方法の実施の形態例を詳細に説明する。
【００４０】
〈信号処理装置の全体構成〉
以下、本発明の複数の処理回路を備えた処理発生装置および信号処理方法の実施の形態例を詳細に説明する。
【００４１】
図１は複数の処理回路を備えた信号処理装置の基本的な最小限の構成を示すブロック図である。この図１において、１０は通信路、１００と２００とはそれぞれ通信路１０を介して通信可能に構成された処理回路である。
【００４２】
１０１は基準となるクロック（基準クロック）を生成する発振器（基準クロック発生部）、１１０はクロック変調や処理のための各部を備えた回路部、１１１は基準クロックを遅延させて複数の遅延クロックを生成し、基準クロックに同期した同期遅延クロックもしくは前記同期基準クロックに対して所定の時間を加減した遅延クロックを適宜選択することで、処理回路内の各部に供給するクロックの時間間隔を分散させた状態のディザリング・クロックを生成するクロック変調手段としての変調部、１１２は通信を行うための通信部である。１１３は処理回路内の各部を制御すると共に、他の処理回路との通信状態を監視し、通信時には前記クロック変調部におけるクロックの時間間隔の分散を制御する制御部である。１１４は処理回路毎に定められた処理（読取画像処理、書込画像処理、画像処理、など）を行うための処理部である。た、処理回路２００における２０１〜２１４は、処理回路１００における１０１〜１１４と同様なものであるため、説明を省略する。
【００４３】
〈装置各部へのディザリング・クロックの供給〉
また、基準クロックを遅延させて複数の遅延クロックを生成し、基準クロックに同期した同期遅延クロックもしくは前記同期基準クロックに対して所定の時間を加減した遅延クロックを適宜選択することで、処理回路内の各部に供給するクロックの時間間隔を分散させた状態のディザリング・クロックを生成する変調部１１１の内部構成を図２に示す。なお、この図２に関する以下の説明において、図１の制御部１１３が、クロックの１周期以内に、何れのクロックを選択するかを判断する手段を構成している。
【００４４】
この図２において、発振器１０１は、基準となるクロック（基準クロック：図２▲１▼）を生成している。複数の遅延クロックを生成するクロック生成部としてのディレイチェーン部１１１ａは、入力信号（発振器１０１からの基準クロック）を遅延させて位相が少しずつ異なる複数の遅延クロック（複数のクロック：図２▲２▼、図３参照）を得るためのディレイ素子群である。ここで、ディレイチェーン部１１１ａは、位相が少しずつ異なる遅延クロックについて、基準クロックの２周期分にわたって生成できる段数になるようにチェーン状にディレイ素子が縦続接続されていることが好ましい。なお、ここではディレイ素子を用いて遅延クロックを生成したが、ディレイ素子を用いずに位相の異なる複数のクロックを生成できるクロック生成部を設けるようにしてもよい。
【００４５】
同期信号検出部１１１ｂは、複数のクロック（図２▲２▼）の中で基準クロック（または、何らかの基準となるクロック）に同期している遅延クロックの段数（同期ポイント）を検出する同期検出手段であり、同期情報（図２▲３▼）を出力する。なお、この同期情報を位相差状態と呼ぶこともでき、この同期情報（位相差状態）は、後述する同期ポイント情報や位相差そのものの状態（位相差状態）を含む。
【００４６】
ここで、同期信号検出部１１１ｂは、複数のクロック（図２▲２▼）の中で、最初に基準クロックに同期している第１同期ポイント情報Ｖ1stと、２番目に基準クロックに同期している第２同期ポイント情報Ｖ2ndと、それらの間の遅延段数Ｖprdを出力できることが好ましい。図３に示すタイムチャートの例では、第１同期ポイント情報Ｖ1st＝２０，第２同期ポイント情報Ｖ2nd＝５０，遅延段数Ｖprd＝３０，となっている。
【００４７】
切替制御部１１１ｃは、発振器１０１からの基準クロック（図２▲１▼）と、同期信号検出部１１１ｂからの同期ポイント情報（図２▲３▼）と、制御部１１３からのシフト情報（「出力クロック情報」：図２▲４▼）とをもとにして、所望のタイミング（所定の時刻もしくは所定の時間）にクロックの立ち上がりと立ち下がりを生じさせてクロック周期を分散させるために、複数のクロック（図２▲２▼）の中からどの位相のクロックを選択すべきかのセレクト段数情報（「選択信号」：図２▲５▼）を出力する。
【００４８】
なお、ここで切替制御部１１１ｃに対して制御部１１３から与えられる「シフト情報」としては、
・シフト量情報ＦＲＥＱdata（セレクト段数の間隔の情報）、
・シフト回数情報ＴＩＭＥＳdata（動作を繰り返す情報）、
・シフトモード情報ＭＯＤＥdata（周期を増加（減少）させるための情報）、
などが存在する。
【００４９】
なお、この切替制御部１１１ｃの構成は図４のようになっている。すなわち、基準クロックや有効期間信号（Ｈ_VALD、Ｖ_VALID）を受けてカウンタデータを生成する切り替えカウンタ部１１１１と、このカウンタデータ，制御部１１３からのシフト情報，同期信号検出部１１１ｂからの同期ポイント情報（Ｖ1st，Ｖ2nd，Ｖprd）を受けてセレクト段数情報（Ｆsync）を生成するセレクト信号演算部１１１とから構成されている。
【００５０】
セレクト部１１１ｄは、切替制御部１１１ｃからのセレクト段数情報（図２▲５▼）を受け、複数のクロック（図２▲２▼）の中から、時間間隔が分散された状態になるようにクロックを選択し、ディザリング・クロック（図２▲６▼）として出力する選択手段である。ここで、時間間隔（周期）が分散された状態は、所望のタイミング（所定の時刻もしくは所定の時間）にクロックの立ち上がりと立ち下がりを生じさせることにより実現する。
【００５１】
なお、本願明細書において、出力するクロックの立ち上がり，立ち下がりまたは周期を変更することで、周波数変調と同様な効果を得ることを「クロック・ディザリング」と呼ぶ。また、このクロック・ディザリングによって得られたクロックを、「ディザリング・クロック」と呼ぶことにする。これが変調部１１１では「変調」という用語を用いている。
【００５２】
なお、以上の変調部１１１は、出力されるクロックの１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックを選択・合成して出力する、あるいは、選択・合成するために判断することを特徴としている。この選択・合成については、以下の(a)〜(j)のような態様が考えられる。
【００５３】
(a)複数のクロックのうちから何れかのクロックを選択して出力するとともに、出力されるクロックの１周期以内に、異なるクロックへ切り換えて出力する。
(b)出力されるクロックの１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックを合成して出力する。
【００５４】
(c)複数のクロックのうちから何れかのクロックを選択して出力する際に、出力されるクロックの１周期以内に、何れのクロックを選択するかを判断する。
(d)選択信号に基づいて複数のクロックのうちから何れかのクロックを選択して出力するとともに、出力されるクロックの１周期内の立ち上がり部に相当するクロックと立ち下がり部に相当するクロックとは異なるクロックを選択する。
【００５５】
(e)選択信号に基づいて複数のクロックのうちから何れかのクロックを選択して出力する際に、出力されるクロックの１周期以内に、セレクト部へ選択信号を出力する。
【００５６】
(f)予め設定されている出力クロック情報に基づいて、複数のクロックのうち何れのクロックを選択するかを示す選択信号を生成してセレクト部へ出力する。
(g)予め設定されている出力クロック情報と、同期信号検出部により検出された位相差状態とに基づいて、複数のクロックのうち何れのクロックを選択するかを示す選択信号を生成してセレクト部へ出力する。
【００５７】
(h)以上の(f)、(g)の出力クロック情報は、予め記憶部に記憶されている、または、演算回路により設定されている。
(i)出力されるクロックが、複数のクロックのうち１つのクロックから、他のクロックへと切り換える際には、該１つのクロックと該他のクロックの論理が同じである。
【００５８】
(j)基準クロックを遅延させて位相の異なる複数の遅延クロックを生成し、基準クロックと複数の遅延クロックとのうちから何れかのクロックを選択する。
なお、従来の変調部１１１で生成されるクロックは図５（ａ）に示すように、周期ｔ１は一定、かつｔ２＝ｔ３（または、ｔ２とｔ３の比が一定）であった。これに対し、本実施の形態例の変調部１１１で生成されるクロックは図５（ｂ）に示すように、周期ｔ１は可変（ｔ１’≠ｔ１”）とすることが可能であり、さらに、ｔ２’≠ｔ３’（または、ｔ２’とｔ３’の比（デューティ）が可変）とすることが可能である。
【００５９】
なお、以上の選択・合成に関して、異なる位相のクロックを選択するだけでなく、結果として同じ位相のクロックを選択することもありうる。すなわち、選択するに際して、判断を加えることも本実施の形態例の特徴である。
【００６０】
図６は本実施の形態例の特徴部分である動作、すなわち、出力されるクロックの１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックを選択・合成して出力する様子を模式的に簡略化して示すタイムチャートである。
【００６１】
ここでは、基準クロックＣＬＫ（図６（ａ））、複数のクロックとしての遅延クロックＤＬn-1（図６（ｂ））、複数のクロックとしての遅延クロックＤＬｎ（図６（ｃ））、複数のクロックとしての遅延クロックＤＬｎ+1（図６（ｄ））、および、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックが選択・合成された出力クロック（図６（ｅ））を示している。
【００６２】
この図６では説明を簡単にするため、複数のクロックとしてＤＬn-1〜ＤＬn+1の３クロックを示している。そして、出力されるクロック（出力クロック）の１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックの立ち上がりと立ち下がりとから選択し、選択結果を合成することで、図６（ｅ）に示す出力クロックＣＬＫ’を生成している。
【００６３】
この結果、図５（ｂ）に示したような状態、すなわち、クロック周期ｔ１を可変にして、さらに、クロックのデューティを可変にすることが可能になる。
また、この実施の形態例では、出力クロックの１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックを選択・合成しているため、クロックの立ち上がりや立ち下がりに関して、少なくとも１クロックごとに任意の位置に制御することが可能になる。
【００６４】
以上のように複数のクロックの選択によって所望の立ち上がりや立ち下がりの出力クロックを生成するため、制御部１１３からのシフト情報として、シフト量情報（セレクト段数の間隔の情報）、シフト回数情報（動作を繰り返す情報）、シフトモード情報（周期を増加（減少）させるための情報）などが、切替制御部１１１ｃに与えられる。なお、制御部１１３は、内蔵あるいは外付けのＲＯＭやテーブルといった記憶部、または、演算回路などを参照して、以上のシフト情報（出力クロック情報）を生成する。
【００６５】
そして、切替制御部１１１ｃは、以上のシフト情報に従って、複数のクロック（図２▲２▼）の中からどの位相のクロックを選択すべきかのセレクト段数情報（図２▲５▼）をセレクト部１１１ｄに対して出力する。そして、セレクト部１１１ｄは、切替制御部１１１ｃからのセレクト段数情報を受け、複数のクロックの中から、時間間隔が分散された状態になるようにクロックを選択し、出力クロック（ディザリング・クロック）を出力する。
【００６６】
なお、図６において、具体的には、選択される双方のクロック間で論理が同じ（ＨとＨ（図６▲１▼）、あるいは、ＬとＬ（図６▲２▼））のように、ディザリング・クロックを生成するための複数のクロックの選択は、基準クロックの１／４付近のタイミング（図６▲１▼）あるいは基準クロックの３／４付近のタイミング（図６▲２▼）で行う。このようにすると、ノイズが発生せず安定した動作が実現できる。図６の場合には、ＨとＨである▲１▼付近で複数のクロックの選択を行った場合の例を示している。すなわち、セレクト部１１１ｄで、出力されるクロックが、複数のクロックのうち１つのクロックから、他のクロックへと切り換える際には、該１つのクロックと該他のクロックの論理が同じであることを特徴としている。
【００６７】
また、この図６で示したものでは３種類のクロックから出力クロックの立ち上がりと立ち下がりとを決定するようにしているが、実際にはディレイチェーン部１１１ａからの多数のクロックから選択するので、出力クロックの立ち上がりや立ち下がりに関して、少なくとも１クロックごとに任意の位置に制御することが可能になる。
【００６８】
また、この図７では、第１同期ポイント情報Ｖ1st＝８，第２同期ポイント情報Ｖ2nd＝１９，遅延段数Ｖprd＝１１，の場合におけるシフト情報の各種の状態を示したタイムチャートである。なお、ＲＥＶＩＣＥdata＝ＦＲＥＱdata＊Ｖprdとであるとする。
【００６９】
ここでは、
▲１▼信号制御が行われない場合のＦsync（図７（ｄ））：ＲＥＶＩＣＥdata＝０。
【００７０】
▲２▼信号制御が＋方向（周波数を下げる方向）に１回行われる場合のＦsync（図７（ｅ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝００。
【００７１】
▲３▼信号制御が−方向（周波数を上げる方向）に１回行われる場合のＦsync（図７（ｆ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝１１。
【００７２】
▲４▼信号制御が±方向（交互方向）に１回行われる場合のＦsync（図７（ｇ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝０１。
▲５▼信号制御が＋方向（周波数を下げる方向）に２回行われる場合のＦsync（図７（ｈ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝２，ＭＯＤＥdata＝００。
【００７３】
▲６▼信号制御が−方向（周波数を上げる方向）に２回行われる場合のＦsync（図７（ｉ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝２，ＭＯＤＥdata＝１１。
【００７４】
▲７▼信号制御がランダム方向（不規則方向）に１回行われる場合のＦsync（図７（ｊ））：ＲＥＶＩＣＥdata＝１，ＴＩＭＥＳdata＝１，ＭＯＤＥdata＝１０。の様子を示している。
【００７５】
以上のようにして、出力されるクロックの１周期以内に、複数のクロックのうち少なくとも２つの互いに位相の異なるクロックを選択・合成して出力することにより、出力クロック（ディザリング・クロック）の周波数をある程度変更することが可能である。
【００７６】
この場合に、図８（ａ）のように、出力クロックの周波数を正弦波の形に変化させ、周波数変調と同様な結果を得ることが可能である。なお、実際には、ディジタル回路で実行するため、細かくみると図８（ｂ）のような状態で周波数偏差が変化している。なお、ここでは正弦波の例を示したが、三角波，矩形波，その他の任意の形状であってもよい。このような制御のため、制御部１１３は、内蔵あるいは外付けのＲＯＭやテーブルといった記憶部あるいは演算回路等を参照して、以上の正弦波や三角波、あるいは、矩形波やその他の任意の波形を生成するためのシフト情報（出力クロック情報）を生成する。
【００７７】
以上の場合に、周波数変調の場合と同様に周波数偏差が生じているため、出力クロックの周波数帯域が広がることになる。この結果、クロックもしくはその高調波によって生じる電磁放射のスペクトルが広がると共に、ピークの電界強度が低下することになる（図９参照）。これにより、本実施の形態例の変調部１１１を、各種の機器のクロック発生部にＥＭＩ対策として用いると良好な結果が得られる。
【００７８】
なお、以上のシフト情報に応じて周波数偏差が異なり、また、周波数偏差＝０にとどまる時間が異なるため、電磁放射のスペクトルは異なった状態になるため、電磁放射のピークを低減させる必要に応じてシフト情報を定めるようにすればよい。
【００７９】
そして、本実施の形態例の変調部１１１、および変調部１１１を備えた回路基板は、全体がディジタル回路で構成されているため、精度の管理が容易である。また、ディジタル回路であるため、扱いが容易になるという利点もある。
【００８０】
また、以上の構成で、基準クロック発生部だけ、ディレイチェーン部だけ、各制御部だけ、セレクト部だけ、あるいはＣＰＵだけというように、それぞれを独立して配置してもよいが、それぞれを組み合わせて１チップの集積回路として配置することができる。この場合には、集積回路としたことで小型化が実現でき、取り扱いも容易になるという利点がある。さらに、以上のそれぞれの構成要素の一部を兼用したデバイスにより配置することも可能である。また、本実施の形態例の変調部１１１を、他のディジタル回路と同一基板上に配置することも可能である。
【００８１】
なお、入力されるクロックをＰＬＬ回路によって周波数変調してディザリング・クロックとして出力する市販のＩＣなどでは、不連続なクロックに対して正常動作が保証されていなかったり、内部にフィードバックループを有するためセットアップタイムがかかるといった問題を有していたが、全体がディジタル回路で構成されている本実施の形態例では、そのような問題は解消される。すなわち、本実施の形態例のクロック発生では、不連続なクロックに対しても正常動作が期待でき、各種の変動に対してリアルタイムで演算して瞬時に結果を得ることが可能になっている。
【００８２】
なお、図８のようなプロファイル以外に、図１０に示すような所定の変調プロファイルに基づいて、所定の周期Ｔ間隔で周波数を変調してもよい。なお、この周波数偏差の幅（すなわち、帯域幅）変調幅（図９における左右方向の幅であり、図１０においては上下方向の幅）は、拡散されたディザリング・クロックの周波数の中心（基準クロック信号の周波数Ｎｒを中心に周波数偏差を生じさせた場合は、Ｎｒ）に対して、±１０％（好ましくは、±５％以内、さらに好ましくは、±２．５％以内）である（図１０における実線）。
【００８３】
なお、変調幅は、基準クロック信号の周波数を中心に行う必要はなく、基準クロック信号の周波数を、変調幅の最大周波数としてもよく（図１０における一点鎖線）、逆に、変調幅の最小周波数としてもよい（図１０における鎖線）。
【００８４】
また、変調プロファイルとして正弦波などでもよいが、図１０に示すような変調プロファイルの方が、一定の周波数にとどまる時間が小さくなるため、スペクトラムを均一に拡散でき、ＥＭＩ成分のピークを低減するうえで望ましい。
【００８５】
〈通信時のディザリング・クロックの制御〉
なお、図１において、制御部１１３（または制御部２１３）は、通信相手方となる他の処理回路２００（または１００）との通信状態を監視し、以下の▲１▼〜▲６▼のような制御を行うものとする。
【００８６】
▲１▼複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には前記クロックの時間間隔の分散を禁止する制御を行う。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００８７】
▲２▼複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には前記クロックの時間間隔の分散の程度を通信に悪影響が生じない程度に抑制する制御を行う。たとえば、周波数偏差を半分程度に抑制する。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００８８】
▲３▼複数の処理回路間で同期方式の通信が可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておき、通信時には前記通信部に対して基準クロックを供給すると共に、非通信時には前記通信部に対して基準クロックを供給しない制御を行う。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００８９】
▲４▼複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には通信相手先との通信速度に応じてクロックの時間間隔の分散の程度を決定する制御を行う。この場合、通信速度が遅い場合には分散を大きくし、通信速度が速い場合には分散を小さくすることが望ましい。この場合、連続して分散の程度を制御するか、段階的に制御するか、いずれでもよい。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００９０】
▲５▼複数の処理回路間で通信可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には通信相手先と同期させた状態でクロックの時間間隔の分散を制御する。この場合、通信に用いる何らかの信号（通信要求など。たとえば、非同期通信であれば、ＲＥＣあるいはＡＣＫ）をきっかけとして分散を同期させる制御を行うようにすることが望ましい。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００９１】
▲６▼複数の処理回路間で同期方式の通信が可能に構成された信号処理装置において、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておき、通信時には通信部に対して通信に必要な速度であって時間間隔が分散していないクロックを供給すると共に、非通信時には通信に必要な速度よりは低速のクロックを供給する制御を行う。これにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００９２】
〈その他の実施の形態例〉
以上の実施の形態例の説明では、本発明の信号処理装置を画像形成装置に適用した具体例を示したが、これに限定されず、各種の信号やデータを処理する処理装置に適用することが可能である。その場合も、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【００９３】
【発明の効果】
以上詳細に説明したように、本発明では、基準クロックを遅延させて作成した複数の遅延クロックを適宜選択して各部に供給するクロックの時間間隔を分散させておくと共に、通信時には前記クロックの時間間隔の分散を禁止あるいは抑制といった制御を行うことにより、通信時の信頼性や使用場所の汎用性を低下させることなく、全体については放射電磁雑音のレベルを低減させることが可能な信号処理装置および信号処理方法を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態例の信号処理装置の全体の電気的構成を示す構成図である。
【図２】本発明の一実施の形態例の信号処理装置の全体の電気的構成を示す構成図である。
【図３】本発明の一実施の形態例の信号処理装置の動作を説明するタイムチャートである。
【図４】本発明の一実施の形態例の信号処理装置の主要部の電気的構成を示す構成図である。
【図５】本発明の一実施の形態例の信号処理装置の動作を説明するタイムチャートである。
【図６】本発明の一実施の形態例の信号処理装置の動作を説明するタイムチャートである。
【図７】本発明の一実施の形態例の信号処理装置の動作を説明するタイムチャートである。
【図８】本発明の一実施の形態例の信号処理装置の動作を説明するタイムチャートである。
【図９】本発明の一実施の形態例の信号処理装置が発生するディザリング・クロックの周波数帯域を示す特性図である。
【図１０】信号処理装置の変調プロファイルを示す説明図である。
【図１１】従来の画像形成装置の制御系の概略構成を示すブロック図である。
【符号の説明】
１０  通信路
１００  処理回路
１０１  発振器
１１１  変調部
１１２  通信部
１１３  制御部
１１４  処理部
２００  処理回路
２０１  発振器
２１１  変調部
２１２  通信部
２１３  制御部
２１４  処理部
【図１】
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【図２】
0003968996.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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