(57)【特許請求の範囲】
【請求項１】
仮想データ発生手段と、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しｋ・ｍ本（ｋは２以上の整数、ｍは１以上の整数）の同時選択駆動行およびｋ・ｎ本（ｎは１以上の整数）の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する（ｍ＋ｎ）行の行列Ａもしくは行列Ａの全ての要素を反転させた行列Ａ￣を行列Ａの数を奇数として行方向および列方向で同数になるように４つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Ｂを用い、Ａ単位で列出力電圧を演算することを特徴とする駆動装置。
【請求項２】
行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しｋ・ｍ本（ｋは２以上の整数、ｍは１以上の整数）の同時選択駆動行と、ｋ行の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する（ｍ行＋１仮想行）の行列Ａもしくは行列Ａの全ての要素を反転させた行列Ａ￣を行列Ａの数を奇数として行方向および列方向で同数になるように４つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Ｂを用い、Ａ単位で列出力電圧を演算することを特徴とする駆動装置。
【請求項３】
式（１）の行ベクトルが互いに直交する行列Ｂを用いる請求項１または２に記載の駆動装置。
ただし、式（１）において、ｐ１、ｐ２、ｐ３、ｐ４はそれぞれ１または−１であり、かつ、ｐ１・ｐ２・ｐ３・ｐ４＝−１である。
【数１】
0003927736.tif 000004
【請求項４】
式（２）の行ベクトルが互いに直交する行列Ｃを用いる請求項３に記載の駆動装置。
ただし、式（２）において、ｐ５、ｐ６、ｐ７、ｐ８はそれぞれ１または−１であり、かつ、ｐ５・ｐ６・ｐ７・ｐ８＝−１である。
【数２】
0003927736.tif 000005
【請求項５】
１チップのＬＳＩとした請求項１、２、３または４記載の駆動装置。
【請求項６】
請求項１、２、３、４または５に記載の駆動装置と液晶表示素子とが備えられた液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ライン同時選択駆動法によって駆動される単純マトリックス型液晶表示素子に適した駆動装置および液晶表示装置に関する。
【０００２】
【従来の技術】
従来、単純マトリックス液晶表示装置の駆動法としては、いわゆる線順次駆動方式を基本とする駆動法（従来例１）と、行電極を同時に選択する複数ライン同時選択駆動法、または、マルチラインアドレッシング駆動法（以下、ＭＬＡ駆動法と呼ぶ）と呼ばれる駆動法とがある（従来例２）。
【０００３】
従来例１は、１つの行電極毎に順次走査電圧を印加するとともに、複数の列電極に対しても、それと同時にカラム電圧を印加することで各行電極毎に輝度制御電圧を印加する駆動法である。そして、表示ドットは、全ての行電極に対して１度ずつ電圧を印加し終わるまでの時間（以下、１フレーム周期と呼ぶ）における平均的な実効値電圧に応じた透過率に制御され、この１フレーム周期毎に所定の画像を表示できる。
【０００４】
従来例２は、表示画面を構成する全ての行電極を複数本ずつの同時選択グループに分割したうえで、当該同時選択グループの行電極毎に走査電圧を同時に印加する。また、この走査電圧の印加とともに、複数の列電極に対してもそれと同時にカラム電圧を印加することで、同一のカラム電圧が印加される複数の液晶画素に対して同時に選択電圧を印加し、これを少なくとも上記同時選択行電極数と同数回以上繰り返す駆動法である。
【０００５】
これにより、表示ドットは、上記繰り返しが完了するまでの時間（１フレーム周期）当たりに印加された平均的な実効値電圧に応じた透過率に制御され、この１フレーム周期毎に１つの表示画像が形成される。
【０００６】
この従来例２では、各列電極に印加されるカラム電圧は、同時選択される複数の行電極に対応する表示データと、当該同時選択の際に印加する走査電圧とを行列演算し、それにより決定された値を「単位カラム電圧」に乗じた電圧が印加される。
【０００７】
そして、当該行列演算により決まる倍率の最大値は、当該行列演算の際に使用する走査電圧の行列式により制限される。最大でも当該行列式の行数または列数のいずれか大きい方の数以下となる。この従来例２の例としては、特開平６−２７９０７号公報、ＵＳ５２６２８８１号、特開平８−２３４１６４号公報などがあげられる。
【０００８】
ところで、このような液晶表示装置は、高度情報化社会の発達に伴いマンマシンインタフェース用の表示デバイスとして利用されている。また、近年においては、デスクトップ型パソコンへの利用にとどまらず、その軽量薄型の特徴を活かして、携帯用に適したいわゆるノート型パソコン、ＰＤＡ（携帯情報端末）や携帯電話などにも広く利用されている。その結果、液晶表示装置の開発においては、大画面化への改良が進む一方で、軽量化や低消費電力化への改良も進められている。
【０００９】
そのため、このような液晶表示装置では、低消費電力化を図るために各種の工夫が取り入れられている。具体例をあげれば、液晶表示素子を低実効値電圧にて応答できるようにする工夫や、バックライトを必要としない反射型液晶表示素子を採用したりする工夫がある。
【００１０】
また、従来例３として、このＭＬＡ駆動法と消費電力との関係を報告した文献「実効値応答液晶表示装置の汎用アドレッシング技術、１９８８年、ＳＩＤ会議報告、８０〜８５頁」がある。この従来例３が示す条件は、「Ｌ＝√Ｍ（ただし、Ｍは表示画面の総行電極数、Ｌは同時選択行数）」であって、かつ、オン表示時の実効値電圧とオフ表示時の実効値電圧との比が最大となる最適バイアス比（Ｂｂｅｓｔ＝最大カラム電圧／走査電圧＝ＶＣ／ＶＲ）である。この条件下で、ＭＬＡ駆動すれば、線順次駆動法よりも液晶表示装置全体の駆動電圧を低減できることが報告された。
【００１１】
さらに、特願平９−２７７６５０では、Ｌ≠√Ｍで、最適バイアス比以外の条件でＭＬＡ駆動した場合には、オン表示時の実効値電圧とオフ表示時の実効値電圧との比は最大にはならない。しかし、供給電圧をより低く設けることができる。そして、１／８０デューティ比程度までのマルチプレックス駆動においては、半導体プロセスとしては５Ｖ標準ロジックＩＣ用のプロセスで駆動回路の集積化が可能となり、低消費電力化だけでなく、コストダウンもできることが示された（従来例４）。一方、回路構成による低消費電力化の工夫としては、クロック周波数を低くして、並列処理を基本とした方法がある。
【００１２】
次に、図７、図１１を用いて、従来例１の動作を説明する。図７は「６４行×１３２列」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置２０１のブロック図である。
【００１３】
メモリー２は表示データＲＡＭを内蔵し、液晶パネル１０の１ドットに内蔵ＲＡＭの１ドットが一対一に対応している。このメモリー２はコントローラー１からの行アドレス信号をデコードし、アドレスに相当する１行分のデータを並列に出力し、クロックに同期してラインバッファー３でラッチする。
【００１４】
列電圧発生回路１１はラインバッファー３からの表示データおよびコントローラー１から送られる液晶を交流化するための信号、すなわち極性反転信号をデコードし、レベルシフターを通して、「Ｖ０、Ｖ２、Ｖ３、Ｖ５」のレベルの中から適当な列電圧をクロックに同期して液晶パネル１０に出力する。
【００１５】
行電圧発生回路９はクロックに同期してシフトレジスター形式に順次選択行が選択され、極性反転信号と選択または非選択を示すレジスターの値をデコードし、レベルシフターを通して、「Ｖ０、Ｖ１、Ｖ４、Ｖ５」の中から適当な行電圧を液晶パネル１０に出力する。ここで、行電圧発生回路９がｎ行目を選択しているとき、列電圧発生回路１１は表示ＲＡＭのｎ行目に相当するデータを列電圧から出力するように同期がとられる。
【００１６】
このように駆動されたときの駆動波形の一例を図１１に示す。極性反転信号変化後、クロックに同期して行出力、列出力ともに「Ｖ２、Ｖ３」のレベルの中央を境にして交流化が行われる。このように、マルチプレックス駆動で低デューティ比の条件下では、列信号データの全てを並列に処理する方法が用いられている。
【００１７】
次に、図８、図１０を用いて、従来例２の動作を説明する。図８は、「６４行×１３２列」ドットのマトリックス型液晶表示素子で、同時選択駆動行ａ本および仮想行ｂ本とした、コントローラー付き駆動装置２０２のブロック図である。また、図１０は各回路の動作のタイミングを示している。メモリー２は線順次駆動法と同様に、コントローラー１からの行アドレス信号をデコードし、１行分のデータを並列に出力し、クロックＣＬ１に同期してラインバッファー３でラッチする。
【００１８】
コントローラー１からのアドレス値はＣＬ１に同期してインクリメントされ、同様な操作をａ回繰り返してａ行分のデータをラインバッファー３に保持する。図１０に示したＤ１、Ｄ２、・・・Ｄａが各々１行目、２行目、・・・ａ行目の各行のラインバッファー３にラッチされたデータを示している。ａ行分のデータがたまると同時に行選択パターン発生回路７から送られた行選択パターン信号との所定の演算が行われ、クロックＣＬ２に同期して演算結果がラッチ回路６にラッチされる。演算期間、ラッチデータおよびＣＬ１、ＣＬ２のタイミング関係は図１０に示すとおりである。
【００１９】
ここで、演算回路はラインバッファー３から出力されたａ行分のデータおよび仮想データ発生回路８から出力されたｂ行分の仮想データと（ａ＋ｂ）行の行選択パターンを、図６に示すように各ビットの排他的論理和をとり、その（ａ＋ｂ）出力を加算する演算を行う。
【００２０】
この演算は、１３２個の列信号に対して並列に行われる。ラッチ回路６から出力された演算結果は列電圧発生回路１１に送られる。列電圧発生回路１１に送られたｃビットのデータはデコーダーおよびレベルシフターを介して、列電圧として出力される。ここで、演算結果のｃビットは通常（ａ＋ｂ）入力加算回路の場合、出力値は０、１、２・・・、（ａ＋ｂ）の（ａ＋ｂ＋１）通りの値が考えられ、それに対応するビットとなる。
【００２１】
しかし、仮想データを適当に選ぶことによって、その出力値の数を低減できる。以下、仮想データによる演算ビットの調整方法、および仮想データ発生回路８について同時選択行数５、仮想行数３の場合を例にとって説明する。
【００２２】
図５は「８×８」のアダマール行列である。この上位５ビットを実選択行用の行列、下位３ビットを仮想行用の行列とする。ここで、仮想行がない５行同時選択駆動法を考える。たとえば、図１２に示すデータの場合、「５×８」行列との各ビットの排他的論理和をとり、加算した値は列毎に「０、２、２、２、１、３、３、３」となる。
【００２３】
また、図１３に示すデータの場合は「４、２、２、２、５、３、３、３」となり、その他のデータ全てを考えても、とり得る値は「０、１、２、３、４、５」の６とおりである。すなわち、列出力レベルは６つ存在することに相当する。
【００２４】
ここで、図１２のデータの６行目に１、７行目に０、８行目に０を仮に想定して図５の「８×８」行列との同様の演算を行う。すると、各列についてその出力は「２、４、２、４、２、４、６、４」となる。また、図１３の場合に６行目に０、７行目に０、８行目に１を想定して、同様な演算を行うと、出力値は「６、４、４、２、６、４、４、６」となる。
【００２５】
これらを６ビットのデータ全てに対して適当な仮想データを想定すると、出力値は「２、４、６」の３とおりに集約できることがわかる。これは、以下のように考えることもできる。
【００２６】
上述したように仮想行のない場合の出力値は「０、１、２、３、４、５」の６つである。しかし、仮想行の３行のデータによって、出力値を「０、＋１、＋２または＋３」のいずれかの値で可変可能である。そのため、仮想行のない場合の出力値が０の場合は「２」に、１の場合は「２」または「４」に、２の場合は「２」または「４」に、３の場合は「４」または「６」に、４の場合は「４」または「６」に、５の場合は「６」に可変可能となる。結果として「２、４、６」の３とおりに集約される。
【００２７】
これらの法則を元に、仮想データ発生回路８はａビットのデコーダーまたはルックアップテーブル等により、仮想データを適当に決めることができる。このようにして、仮想データ発生回路８から出力されたデータにより、加算回路５出力は有効ビット数を減らせる。行電圧発生回路９は、行選択信号発生回路から出力された行選択信号をデコードし、シフトレジスター形式に順次選択されたａ本の選択行に行電圧を印加する。行電圧、列電圧の出力タイミングは図１０に示すとおりである。
【００２８】
【発明が解決しようとする課題】
しかし、従来例２の技術で、仮想行を設定し駆動を行う駆動装置は上述した回路ブロックで構成されるため、以下のような問題点があった。つまり、列信号を並列に処理する場合、従来例１の線順次駆動法の駆動装置に比べ、列電圧演算回路、ラインバッファー、および仮想データ発生回路が必要となり、回路規模が増加し、チップ面積が増加した。ワンチップＬＳＩ化して製造しようとしても、半導体プロセスとして、５Ｖ標準ロジックＩＣ用のプロセスを使用できるにもかかわらず、結果的にはコストアップとなっていた。
【００２９】
また、回路規模の増加を抑えるために、クロックスピードを増加すると、消費電流が増加するため、回路規模と消費電流がトレードオフの関係にあった。本発明は、ＭＬＡ駆動法を行う駆動装置であって、その回路構成を最適化し、消費電流の増加を抑えたままで、集積回路化した場合の回路規模の増加を抑える駆動装置を提案する。
【００３０】
【課題を解決するための手段】
すなわち、請求項１は、仮想データ発生手段と、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しｋ・ｍ本（ｋは２以上の整数、ｍは１以上の整数）の同時選択駆動行およびｋ・ｎ本（ｎは１以上の整数）の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する（ｍ＋ｎ）行の行列Ａもしくは行列Ａの全ての要素を反転させた行列Ａ￣（￣は、行列の全ての要素が反転（例えば「１」が「−１」になり、「−１」が「１」になること）していることを示す）を行列Ａの数を奇数として行方向および列方向で同数になるように４つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Ｂを用い、Ａ単位で列出力電圧を演算することを特徴とする駆動装置を提供する。
【００３１】
また、請求項２は、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しｋ・ｍ本（ｋは２以上の整数、ｍは１以上の整数）の同時選択駆動行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する（ｍ行＋１仮想行）の行列Ａもしくは行列Ａの全ての要素を反転させた行列Ａ￣を行列Ａの数を奇数として行方向および列方向で同数になるように４つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Ｂを用い、Ａ単位で列出力電圧を演算することを特徴とする駆動装置を提供する。
【００３２】
また、請求項３は、式（１）の行ベクトルが互いに直交する行列Ｂを用いる請求項１または２に記載の駆動装置を提供する。ただし、式（１）において、ｐ１、ｐ２、ｐ３、ｐ４はそれぞれ１または−１であり、かつ、ｐ１・ｐ２・ｐ３・ｐ４＝−１である。
【００３３】
【数３】
0003927736.tif 000002
【００３４】
また、請求項４は、式（２）の行ベクトルが互いに直交する行列Ｃを用いる請求項３に記載の駆動装置を提供する。ただし、式（２）において、ｐ５、ｐ６、ｐ７、ｐ８はそれぞれ１または−１であり、かつ、ｐ５・ｐ６・ｐ７・ｐ８＝−１である。
【００３５】
【数４】
0003927736.tif 000003
【００３６】
また、行列Ｂまたは行列Ｃの行または列のいずれか一方を入れ替えて用いる上記駆動装置を提供する。また、行列Ｂまたは行列Ｃの列の符号を逆転して用いる上記駆動装置を提供する。また、ｋ＝２かつｍ＝３とした上記駆動装置を提供する。また、Ｋ＝２かつｍ＝３かつｎ＝１とした上記駆動装置を提供する。
また、請求項５は１チップのＬＳＩとした請求項１、２、３または４に記載の駆動装置を提供する。この際、発振回路および電源回路を内蔵することが好ましい。
また、請求項６は、請求項１、２、３、４または５に記載の駆動装置と液晶表示素子とが備えられた液晶表示装置を提供する。
【００３７】
【発明の実施の形態】
以下、各例について図面を参照しながら説明する。例１および例２が本発明であり、例Ａが比較例である。
【００３８】
（例１）
図１は例１の構成を示すブロック図である。単純マトリックス駆動で、「６４行×１３２列」ドットの単純マトリックス液晶表示素子を有する液晶パネル１０を用いる。本例では同時に選択される行電極数が６（ｋ＝２、ｍ＝３）、仮想行電極数が２（ｋ＝２、ｎ＝１）とした。
【００３９】
液晶パネル１０の駆動装置３０１はＭＰＵとのインターフェースおよび内部の各タイミングを制御するコントローラー１、表示データが書き込まれるメモリー２、列電極に印加する電圧を決めるための演算回路５１、表示データとの演算により列電圧を決めるためのパターン、すなわち、行電極に印加する行選択パターンを発生する行選択パターン発生回路７、行選択パターンに従った行電圧を発生する行電圧発生回路９、演算回路５１の出力に応じた列電圧を発生する列電圧発生回路１１が備えられている。
【００４０】
演算回路５１には、ラインバッファー３、仮想データ発生回路８、コンパレータ回路４、加算回路５Ａ、ラッチ回路６Ａ、加算回路５Ｂが設けられた。さらに、加算回路５Ｂの出力がラッチ回路６Ｂに接続され、さらに、ラッチ回路６Ｂの出力が列電圧発生回路１１に接続される。
【００４１】
次に、各ブロックの動作について詳述する。コントローラー１は８０系パラレル、６８系パラレル、シリアル系ＭＰＵインターフェースに対応し、 インタフェースから送られるデータをメモリー２に格納する。メモリー２は表示ＲＡＭ６４×１３２ビットを内蔵し、液晶パネル１０の画素１ドットに内蔵ＲＡＭの１ドットが一対一に対応している。
【００４２】
メモリー２はコントローラー１から送られるラインアドレス信号の値をデコードし、対応する１行分、１３２個のデータをラインバッファー３に送る。コントローラー１のラインアドレス値はＣＬ１に同期してインクリメントされる。ラインバッファー３には順次１行分のデータが連続行データとして送られＣＬ１に同期してラインバッファー３にラッチされる。ラインバッファー３は３行分のラッチ機能をもち、シフトレジスター形式で連続した３行分のデータを保持する。
【００４３】
なお、本例では３行分のラッチ機能を持たせているが、同期をうまくとれば２行分のラッチ機能でよく、３行目のデータはメモリー２からの信号を直接コンパレーター回路４および仮想データ発生回路８に入力すればよい。
【００４４】
一方、行選択パターン発生回路７は、コントローラー１から送られたＣＬ２に同期して４ビットの行選択パターンを発生する。ＣＬ２は図２に示すようにＣＬ１を３分周した信号であり、ラインバッファー３の３行分のデータがすべて更新される毎に、行選択パターンを更新するようになっている。
【００４５】
行選択パターンは、図４に示す「８×８」の直交行列Ｂを使用した。この直交行列Ｂは図３に示す「４×４」の直交行列Ａを、図４に示すように拡張した直交行列である。図３の直行行列Ａの４行目に当たる行を仮想行電極とした。このように拡張しても直交性は保たれる。この「８×８」の直交行列ＢはＣＬ２に同期させて、列内の上位４ビット、下位４ビットの順に出力され、順次列方向にシフトして出力される。
【００４６】
ここで、直交行列の要素「１」および「−１」はロジック信号としては各々「１」「０」に対応する信号となっており、最終的に液晶パネル１０に出力される電圧としては、「１」が正の選択電圧、「−１」が負の選択電圧に相当する。
【００４７】
行選択パターン発生回路７から出力された４ビットの行選択パターンは、行電圧発生回路９およびコンパレーター回路４に送られるとともに、４ビットの内、実選択行に対応する３ビットが行電圧発生回路９に送られる。
行電圧発生回路９に送られた信号は、６ビット分、すなわち３ビットデータ２回分をデコーダーとレベルシフターにより、行電圧に変換され、ＣＬ２に同期させて６行の選択行から出力される。
【００４８】
ここで、行電圧発生回路９が選択している６行と、その６行に対応するデータから演算した列電圧出力との同期がとれるように、図２に示すようなタイミングで出力して、列信号とのタイミングを合わせている。選択行はシフトレジスターによって６行単位のブロック毎に順次選択され、１１ブロック目、すなわち、「６１、６２、６３、６４、６５、６６行目」が選択された後、１ブロック目、すなわち、「１、２、３、４、５、６行目」の選択を行うことを繰り返す。
【００４９】
ここで、６５、６６行目は実際には表示されず、メモリー２内にも存在しないが、演算上は必要とされるため、本例では、メモリー２のアドレスのインクリメントを停止し、６４ライン目のデータをそのまま、６５、６６ライン目に当てた。全てのブロックが８列分の直交行列Ｂを１度ずつ選択し終えて１フレームとなる。
【００５０】
一方、コンパレーター回路４に送られた行選択パターンは、先に示したラインバッファー３の３行分と仮想データ発生回路８から送られた１行分の計４行分のデータとの演算が１３２列分、すなわち、４×１３２ビットのデータとの演算が行われる。
【００５１】
仮想データ発生回路８は３行のデータから１行の仮想データを発生する装置で、３ビットのデコーダーからなっている。この仮想データ発生回路８は上述のように、列電圧レベルを減らす役割を果たす。たとえば、３行同時選択の場合には、０、１、２、３の４つの列電圧レベルから、１、３のみしかとらないように、仮想データを決める。
【００５２】
コンパレーター回路４は４×１３２個の排他的論理和回路からなり、４ビットの行選択パターンと４行のデータの各ビット毎の排他的論理和を１３２列のデータに対して並列に処理する。この演算結果は加算回路５Ａに送られる。加算回路５Ａは４入力の加算器１３２個からなっており、コンパレーター回路４の４ビットの出力値を加算する。
【００５３】
加算値は「０、１、２、３、４」の５とおりが考えられるが、上述したように、出力値は「１」と「３」しかとらないように仮想データを決めている。このため、実際には２とおりの場合しかなく、加算出力の下位２ビット目の１ビットのみ有効となる。加算回路５Ａの出力はラッチ回路６ＡによりＣＬ２に同期してラッチされる。このようにして、まず、６行分の内、３行分のデータを処理する。
【００５４】
残りの３行に関しても、同様にして計算できる。加算回路５Ａから１ビットの出力を得る。この出力と既にラッチ回路６Ａに保持していた１ビットデータとを加算回路５Ｂで加算し、その結果「０、１、２」の３とおり２ビットのデータがラッチ回路６Ｂにラッチされる。ラッチ回路６Ｂの出力は列電圧発生回路１１に送られデコーダーとレベルシフター回路を通して、先に示した行電圧発生回路９との同期をとって、ＣＬ２に同期して液晶パネル１０に出力される。
【００５５】
以上、本例のように、「４×４」の直交行列Ａを拡張して「８×８」の直交行列Ｂを作成した場合、以下の例Ａで示すように、６ライン全てを並列に演算する必要はない。３ライン毎に２回に分けて演算可能となる。そして、回路として、ラインバッファーを含むラッチ回路の数は８×１３２個から６×１３２個に減少する。コンパレーター回路４の数は８×１３２個の排他的論理輪回路が４×１３２個に半減し、８ビットの加算回路は４ビットの加算回路と２ビットの加算回路に置き換えでき、６ビットデコーダーは３ビットデコーダーに削減できる。このため、駆動装置全体としては飛躍的な回路削減を達成できる。
【００５６】
また、拡張した行列の列を入れ替えた場合や、列符号を変えた場合でも同様に演算できる。行を入れ替えた場合には、行入れ替えしていない行列をそのまま使えるように、メモリーからデータを呼び出すときのアドレス値を入れ替え、行に合わせれば同様に演算できる。
【００５７】
（例２）
図９は本例の駆動装置４０１のブロック図である。本例においても例１と同様に同時選択行数６、仮想行数２を採用した。例１と異なる構成は次のとおりである。まず第１点は、メモリー２から出力された信号が直接ラインバッファー３に入力されず、コンパレーター回路４を通して入力されることである。第２点は、仮想データ発生回路８が削除されていることである。また、動作タイミング等に関しては、図１４に示すとおりである。まず、本例の機構と動作について説明する。
【００５８】
上述したように、同時選択数６の場合、列電圧を決める演算後の出力値は「０、１、２、３、４、５、６」の７つであり、２つの仮想データを加えることにより、「２、４、６」に集約できる。本例では、同時選択数３の２ブロックに分けたため、同時選択数３の場合の出力値「０、１、２、３」の４つに対して１つの仮想データを加えて「１、３」に集約できる。
【００５９】
ここで、同時選択数６の場合で、演算後の出力値が２の場合に２つの仮想データの設定によって出力値を集約した場合に考えられる出力値は仮想データにより出力が不変の場合の「２」と＋２される場合の「４」の２つがあり、仮想データを加えないときのデータからは一意的には決まらない。
【００６０】
一方同時選択数が３の場合で１つの仮想データを加える場合を考えると、１つの仮想データで変化可能な出力値は「０」または「＋１」であるため、同時選択数３の場合の出力値が０、１の場合は「１」に、２、３の場合は「３」に集約されることが一意的に決まる。
【００６１】
このことより、同時選択数３の場合には、仮想データ発生回路は不要となり、図９の加算回路５Ａの出力の下位２ビット目のみ有効なデータとして取り出せばよいことになる。また、仮想データ発生回路８が不要なため、ラインバッファー３に一旦データをためてから演算する必要はなく、コンパレーター回路４を通してからラッチすることが可能となり、コンパレーター回路の削減ができる。
【００６２】
この場合、１ライン毎にコンパレートするため、行選択パターン発生回路７は直交行列の各列の上から１ビットずつをクロックＣＬ１に同期してコンパレーター回路４および行電圧発生回路９に送る。行電圧発生回路９は５ビット分のシフトレジスターによって、シリアルに送られてくる行選択パターン５行分をため、行選択パターン発生回路７から直接送られるてくる信号１行の計６行分をＣＬ２に同期してラッチし、列電圧発生回路１１とのタイミングを合わせて、次のＣＬ２に同期して出力する。
【００６３】
出力同期のタイミングは図１４に示すとおりである。また、例１でも述べたように演算部のラインバッファーに関しては適当にタイミングを調整すれば、本例に示すように２ライン分のラインバッファーでも可能であり、コンパレーター出力を直接加算回路５Ａに入力する方法もある。この場合のタイミングも図１４に示すとおりである。
【００６４】
以上のように同時選択数３、仮想行数１の特徴をうまく利用すれば、仮想データ発生回路８を削除できる。また、コンパレーター部も例１の１／３の回路規模ですむため、大幅な回路規模の削減が可能となる。また、上記のような回路構成となるので、１チップのＬＳＩに集積化することが容易となる。
【００６５】
たとえば、昇圧回路等を含む電源回路や発振回路を内蔵した場合でも、本発明の回路削減効果により、チップサイズは出力のパッドサイズによって決まる大きさとなり、チップコストの増加はほとんどなく、むしろ５Ｖ標準ロジックＩＣ用の半導体プロセスを用いて集積化できるので、製造が容易になり、低コスト化を達成できる。
【００６６】
なお、上記の実施の形態では、行ベクトルが互いに直交する行列Ａ，Ｂとして正方行列を用いたが、本発明は、正方行列を用いる場合に限られるものではない。
【００６７】
（例Ａ）
「６４行×１３２列」ドットの液晶パネル１０について、同時選択駆動行６本、仮想行２本とし、図５に示す「８×８」のアダマール行列を行選択パターンとして用い、上位６行を実選択行、下位２行を仮想行に当てたＭＬＡ駆動法を用いた。
【００６８】
コントローラー付き駆動装置３０２のブロック図を図１５に示す。これは、従来例２で説明したＭＬＡ駆動法のａ＝６、ｂ＝２に相当する。基本的な動作は従来例２で示したものと同様である。この方式の場合、ラインバッファーを含むラッチ回路は８×１３２個、コンパレーター回路４は８×１３２個、加算回路５は８ビットの回路、仮想データ発生回路８は６ビットデコーダーが必要となる。そのため、回路規模の増加が大きく、１チップＩＣ化した場合に、出力のパッドサイズで決まるチップ面積よりも大きくなった。
【００６９】
【発明の効果】
以上のように、本発明の駆動装置および液晶表示装置は、仮想行を持つ複数ライン同時選択駆動法を用いても、演算回路規模の増加を抑制でき、さらに同時選択数３、仮想行数１を拡張した行列を用いることにより、従来必要とされた仮想行用のデータ発生回路の削除が可能となった。
その結果、１チップのＬＳＩに集積化された場合であっても、消費電流の増加を最小限に抑えた状態で、チップサイズはパッドサイズで決まる大きさにでき、チップコストの低減が達成可能となった。
【図面の簡単な説明】
【図１】  例１の駆動装置のブロック図。
【図２】  例１の動作を説明するタイミング図。
【図３】  「４×４」の直交行列を示す説明図。
【図４】  例１の行選択パターン発生回路で使用する拡張して得た直交行列を示す説明図。
【図５】  「８×８」アダマール行列を示す説明図。
【図６】  コンパレーター１列分の回路構成例を示す回路図。
【図７】  従来例１（線順次駆動法）を用いた駆動装置のブロック図。
【図８】  従来例２（ＭＬＡ駆動法）を用いた駆動装置のブロック図。
【図９】  例２の駆動装置のブロック図。
【図１０】  従来例２の動作を説明するタイミング図。
【図１１】  従来例１の駆動波形例を示す波形図。
【図１２】  表示データ例を示す説明図。
【図１３】  表示データ例を示す説明図。
【図１４】  例２の動作を説明するタイミング図。
【図１５】  例Ａで使用した駆動装置のブロック図。
【符号の説明】
１：コントローラー
２：メモリー
３：ラインバッファー
４：コンパレーター回路
５、５Ａ、５Ｂ：加算回路
６、６Ａ、６Ｂ：ラッチ回路
７：行選択パターン発生回路
８：仮想データ発生回路
９：行電圧発生回路
１０：液晶パネル
１１：列電圧発生回路
１０１、２０１、２０２、３０１、４０１：駆動装置
５１、５２、６１：演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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