(57)【特許請求の範囲】
【請求項１】
Ｎタイプの半導体材料からなり、Ｐタイプの半導体材料の少なくとも一つの領域２、４に隣接され、または、それらと重ね合わされた、少なくとも一つのエピタキシャルウエル３を備える半導体集積回路のエピタキシャルウエルのバイアス回路において、
第１端子Ｅ１、第２端子Ｃ１と制御端子Ｂ１を有する少なくとも一つの電気スイッチＴ１であって、上記第１端子Ｅ１は第１電圧基準Ｖｃｃに接続され、上記第２端子Ｃ１は上記エピタキシャルウエル３に接続されるとともに、第１抵抗素子Ｒ２を介して第２電圧基準ＧＮＤに接続され、上記制御端子Ｂ１は第２抵抗素子Ｒ１を介して、上記第２電圧基準ＧＮＤに接続される上記電気スイッチを備え、
上記電気スイッチは、ＰＮＰタイプのバイポーラトランジスタまたはＭＯＳタイプのトランジスタから構成され、
上記エピタキシャルウエル３と領域２、４との間に形成される寄生ダイオードＤ１、Ｄ２が逆バイアスとなるように、上記エピタキシャルウエル３に電圧が印加される
ことを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項２】
請求項１の半導体集積回路のエピタキシャルウエルのバイアス回路において、上記電気スイッチＴ１はＰＮＰタイプのバイポーラトランジスタであり、上記第１端子Ｅ１はエミッタ端子であり、上記第２端子はコレクタ端子であり、上記制御端子Ｂ１はベース端子であることを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項３】
Ｎタイプの半導体材料からなり、Ｐタイプの半導体材料の少なくとも一つの領域２、４に隣接され、または、それらと重ね合わされた、少なくとも一つのエピタキシャルウエル３を備える半導体集積回路のエピタキシャルウエルのバイアス回路において、
第１端子Ｅ１、第２端子Ｃ１と制御端子Ｂ１を有する第１電気スイッチＴ１であって、上記第１端子Ｅ１は第１電圧基準Ｖｃｃに接続され、上記第２端子Ｃ１は上記エピタキシャルウエル３に接続されるとともに、第１抵抗素子Ｒ２を介して第２電圧基準ＧＮＤに接続され、上記制御端子Ｂ１は第２抵抗素子Ｒ１を介して、上記第２電圧基準ＧＮＤに接続される上記第１電気スイッチと、
第１端子Ｅ２と第２端子Ｃ２と制御端子Ｂ２を有する少なくとも一つの第２電気スイッチＴ２であって、上記第２電気スイッチＴ２の上記第１端子Ｅ２は、上記エピタキシャルウエルに接続され、上記第２端子Ｃ２は上記第２電圧基準ＧＮＤに接続され、上記制御端子Ｂ２は第３抵抗素子Ｒ３を介して上記第１電圧基準Ｖｃｃに接続される上記第２電気スイッチＴ２と、
を備え、
上記第１電気スイッチ及び上記第２電気スイッチは、ＰＮＰタイプのバイポーラトランジスタまたはＭＯＳタイプのトランジスタから構成され、
上記エピタキシャルウエル３と領域２、４との間に形成される寄生ダイオードＤ１、Ｄ２が逆バイアスとなるように、上記エピタキシャルウエル３に電圧が印加される
ことを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項４】
請求項３の半導体集積回路のエピタキシャルウエルのバイアス回路において、上記第１電気スイッチＴ１、上記第２電気スイッチＴ２はＰＮＰタイプのバイポーラトランジスタであり、上記第１端子Ｅ１，Ｅ２はエミッタ端子であり、上記第２端子Ｃ１，Ｃ２はコレクタ端子であり、上記制御端子Ｂ１，Ｂ２はベース端子であることを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項５】
Ｎタイプの半導体材料からなり、Ｐタイプの半導体材料の少なくとも一つの領域２、４に隣接され、または、それらと重ね合わされた、少なくとも一つのエピタキシャルウエル３を備える半導体集積回路のエピタキシャルウエルのバイアス回路において、
それぞれが制御端子Ｂ１，Ｂ２を有する、第１電気スイッチＴ１と第２電気スイッチＴ２と、３つの抵抗素子Ｒ１、Ｒ２、Ｒ３とを備え、上記第１電気スイッチＴ１は、上記エピタキシャルウエル３と第１電圧基準Ｖｃｃとの間に接続されて、上記制御端子Ｂ１が第２電圧基準ＧＮＤに接続され、上記第２電気スイッチＴ２は、上記エピタキシャルウエル３と第２電圧基準ＧＮＤとの間に接続され、制御端子Ｂ２が上記第１電圧基準Ｖｃｃに接続され、
上記第１電気スイッチ及び上記第２電気スイッチは、ＰＮＰタイプのバイポーラトランジスタまたはＭＯＳタイプのトランジスタから構成され、
上記エピタキシャルウエル３と領域２、４との間に形成される寄生ダイオードＤ１、Ｄ２が逆バイアスとなるように、上記エピタキシャルウエル３に電圧が印加され、
上記抵抗素子Ｒ１は、上記制御端子Ｂ１と上記第２電圧基準ＧＮＤとの間に接続され、
上記抵抗素子Ｒ２は、上記エピタキシャルウエル３と上記第２電圧基準ＧＮＤとの間に接続され、
上記抵抗素子Ｒ３は、上記制御端子Ｂ２と上記第１電圧基準Ｖｃｃとの間に接続されている
ことを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項６】
請求項５の半導体集積回路のエピタキシャルウエルのバイアス回路において、上記抵抗素子Ｒ２は、上記エピタキシャルウエル３と上記第２電圧基準との間に接続される集積化された抵抗素子であることを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項７】
請求項５または請求項６の半導体集積回路のエピタキシャルウエルのバイアス回路において、上記第１電気スイッチＴ１と上記第２電気スイッチＴ２は、ＰＮＰタイプのバイポーラトランジスタであり、上記制御端子Ｂ１，Ｂ２はベース端子であることを特徴とする半導体集積回路のエピタキシャルウエルのバイアス回路。
【請求項８】
Ｎタイプの半導体材料からなり、Ｐタイプの半導体材料の少なくとも一つの領域２、４に隣接され、または、それらと重ね合わされた少なくとも一つのエピタキシャルウエル３を備える半導体集積回路において、請求項１、３、５のいずれかのバイアス回路を備え、
上記エピタキシャルウエル３と領域２、４との間に形成される寄生ダイオードＤ１、Ｄ２が逆バイアスとなるように、上記エピタキシャルウエル３に電圧が印加される
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体材料の基板上の集積回路のエピタキシャルウエルをバイアスするための回路、およびそれを用いた集積回路に関する。
この発明は、特に抵抗、コンデンサの受動素子を含むウエルをバイアスするための回路に関し、また、電源電圧がその性質により、または誘発された撹乱により、グランド基準以下に低下した場合に、同一のウエル間、または異なるウエル間に安全な絶縁を提供するための回路に関する。
【０００２】
理解を容易とするべく図１が参照される。図１は半導体材料の断面図である。図において、１で示される半導体材料は、Ｐタイプの基板２と、２つの受動素子、特に抵抗６とコンデンサ７をその内部に備えたＮタイプの２つのエピタキシャルウエル３、５とを備える。このエピタキシャルウエル３、５は、隣のＰタイプの領域より高い電位に維持されると、基板２と受動素子６、７および受動素子６、７間を絶縁する。２つのエピタキシャルウエル３、５に印加されるこのバイアス電圧は、図１にＶｂで示され、実際、エピタキシャルウエル３、５を形成するＮタイプの領域とＰタイプの隣接領域間の接合部に現れる寄生ダイオードＤ１，Ｄ２に逆バイアスを供給する。これら逆バイアスされたダイオードＤ１，Ｄ２を得るために、絶縁されたウエルは普通電源電圧Ｖｃｃに接続される。これは通常集積デバイスにおいて利用できる最も高い電圧だからである。
【０００３】
しかしながら、蛍光灯用や電気変圧器用の駆動回路のような、ある特定の応用において、サイン波形である電源電圧は周期的にグランド基準以下に低下する。また、モータカーのような電気的に雑音の多い環境下で動作する回路において、電源電圧は急激な正または負の変化、または、ほんの短い期間とはいえ、グランド電位より低い電位に低下することすらあり得る。
【０００４】
電源電圧が負になるような場合、寄生ダイオードＤ１，Ｄ２は順方向バイアスされ始め、電流の急激な流れが生じ、電力の大きな浪費が生じる。このファクタはしばしば集積回路に取り返しのつかない程度の害を及ぼすことがある。
【０００５】
【従来の技術】
上述した問題を解決するための第１の技術的解法は、順方向バイアスダイオードを通してバイアスされるべき領域に電源電圧を供給することである。この方法において、グランドから電源に帰還する電流が防止され得る。
【０００６】
この解法は、手段として大変簡単ではあるが、いくつかの欠点を有する。実際、ダイオードにおいて０．６Ｖ〜０．７Ｖの電圧降下が生じると、絶縁ウエルに印加される電位はもはや回路における最も高い電圧ではなくなる。したがって、ウエル構成領域と電源電圧ＶｃｃにバイアスされたＰタイプの隣接領域からなる接合部の逆バイアスが保証され得なくなる。０．２Ｖ〜０．３Ｖのレンジ内のスレッショルド電圧、すなわち、標準ダイオードのスレッショルド電圧以下の電圧を有するショットキータイプのダイオードの使用によって、電源電圧に近いバイアス電圧が供給され得る。しかしながら、集積回路上にショットキーダイオードを備えることは、技術的なステップを必要とする。これは現在使用されている製造プロセスに常に適合するとは限らない。そのプロセスへの組み込みは複雑化を生じ、コストの徹底的な修正が必要となる。
【０００７】
エピタキシャルの絶縁ウエルをバイアスするための特定の回路が、９２８３０３３８．７号で発行されたヨーロッパ特許出願に記述されている。この出願は、寄生ダイオードをオフ状態に維持する課題について述べている。この寄生ダイオードは、ウエルと内部にウエルを含む領域との間の接合部で、この領域または部分が絶縁ウエルの電圧より高い電圧に接続されるときに生じる。ここで提案された回路は２つのＰＮＰタイプのトランジスタを備え、その動作は次のように要約され得る。通常動作の間、第１のトランジスタはＮウエルを電源電圧Ｖｃｃに接続した状態に保持している。一方第２のトランジスタはカットオフとなる。このウエル内のＰ領域が電源電圧Ｖｃｃより高い電位になるとき、第２トランジスタは飽和し、絶縁ウエルをＰ領域に接続する。
【０００８】
このような状態下において、この回路は、わずかの時間でも、グランド基準電位より低い電位に電源電圧Ｖｃｃが低下した場合に、寄生ダイオードがオンされるのを防ぐ。Ｎウエルに含まれるＰ領域は、トランジスタのような受動素子を備えるために使用され、グランドに接続される端子を有するので、このような絶縁ウエルのバイアスは、オンされた絶縁ＮウエルとＰ領域の間のＰ−Ｎ接合によって形成される寄生ダイオードを生じる。
【０００９】
この発明の基礎となる技術課題は、エピタキシャルウエル用のバイアス回路を供給することである。この発明は、Ｎタイプのウエルと、それに隣接するＰタイプの領域との間に形成される寄生ダイオードに、瞬間的でもデバイスへの供給電圧がグランド基準に対して負に低下したような場合でも、逆バイアスがかかることを保証できるような構造、機能を有する。
【００１０】
【課題を解決するための手段】
この発明の解決手段は、電源とエピタキシャルウエル間に接続され、電源電圧が正の間閉じられる第１の電気スイッチを使用する。この状態において、上記エピタキシャルウエルとグランド基準の間に接続され、第１のスイッチと反対位相において駆動されて第２の電気スイッチが開かれる。他方、電源電圧が負となったとき、第２スイッチはエピタキシャルウエルをグランド電位に保持するために閉じる。これとは反対に第１スイッチは開く。この電位は、実際こうして電源電圧より高くなる。こうして、寄生ダイオードの逆バイアスが常に確立される。
【００１１】
この発明の特徴と効果が、図面を参照して、以下の説明より明らかになる。
【００１２】
【発明の実施の形態】
実施の形態１．
図２において、２０はこの発明に従うバイアス回路の第１実施形態に関する回路を示している。回路２０はＰＮＰタイプのバイポーラトランジスタＴ１によって構成される電気スイッチと、２つの抵抗Ｒ１，Ｒ２を備える。詳細には、トランジスタＴ１は電源電圧Ｖｃｃに接続されたエミッタ端子Ｅ１と、他端がグランド電圧基準ＧＮＤに接続された抵抗Ｒ１の第１端に接続されたベース端子Ｂ１と、エピタキシャルウエル３のバイアスコンタクト８に接続されたコレクタ端子Ｃ１を備える。第２抵抗Ｒ２は、エピタキシャルウエル３のバイアスコンタクト８に接続された第１端と、グランドＧＮＤに接続された第２端を有する。電気スイッチＴ１は、回路における特定の変更を行う事なく、ＭＯＳタイプのトランジスタによって構成されることもできる。
【００１３】
回路２０の動作原理について説明する。電源電圧Ｖｃｃに対応するノード１０の電圧が、トランジスタＴ１のエミッタＥ１とベースＢ１の間に現れる電圧Ｖｂｅ１の値を越えると、抵抗Ｒ１を介してグランドに接続されたベース端子Ｂ１を有するトランジスタＴ１は、導通状態になり、ウエルのバイアスコンタクトに接続されたノード８は、トランジスタＴ１の飽和電圧ではない、ノード１０と同じ電圧となる。この電圧は、数十ミリボルトの程度であり、大変低い値である。
【００１４】
電源電圧、それゆえノード１０の電圧が、カットオフしているトランジスタＴ１の導通スレッショルド以下に低下し、エピタキシャルウエルが抵抗Ｒ２を介してグランドにバイアスされていると、グランド電圧は利用できる最も高い電圧となり、このバイアスは寄生ダイオードをオフ状態に保持する。
【００１５】
実施の形態２．
図３はこの発明の第２の実施の形態を示す。３０はこの発明のバイアス回路を示す。バイアス回路３０は、それぞれがＰＮＰタイプのバイポーラトランジスタＴ１，Ｔ２によって構成された２つの電気スイッチと、３つの抵抗Ｒ１，Ｒ２，Ｒ３備える。詳細には、トランジスタＴ１は、電源電圧Ｖｃｃに接続されたエミッタ端子Ｅ１と、他端がグランド電圧基準ＧＮＤに接続された第１抵抗Ｒ１の一端に接続されたベース端子Ｂ１と、エピタキシャルウエル３のバイアスコンタクト８に接続されたコレクタ端子Ｃ１とを備える。
【００１６】
第２トランジスタＴ２はエピタキシャルウエル３のバイアスコンタクト８に接続されたエミッタ端子Ｅ２と、他端が電源電圧Ｖｃｃに接続された第２抵抗Ｒ３の一端に接続されたベース端子Ｂ２と、グランド電源電圧基準ＧＮＤに接続されたコレクタ端子Ｃ２とを備える。第３抵抗Ｒ３は、その一端がエピタキシャルウエル３のバイアスコンタクト８に接続され、その他端がグランドＧＮＤに接続されている。両方の電気スイッチはまた、回路に対して特別の修正を行わなくても、２つのＭＯＳタイプのトランジスタによって構成され得る。
【００１７】
図３の回路の動作は、実施の形態１で説明した動作と類似している。実際、ノード１０に印加される電源電圧Ｖｃｃが第１トランジスタＴ１のスレッショルド電圧Ｖｂｅ１の値より高い場合、抵抗Ｒ１を介してグランドに接続されているベース端子Ｂ１を有するトランジスタＴ１は導通し、ウエルのバイアスコンタクトに接続されたノード８は、トランジスタＴ１の飽和電圧ではない、ノード１０と同じ電圧となる。
【００１８】
この状態において、第２トランジスタＴ２は、ベース端子Ｂ２とエミッタ端子Ｅ２との間に印加される電圧が導通スレッショルド以下なので、カットオフされている。電源電圧Ｖｃｃが、トランジスタＴ１の導通スレッショルドである、０．７Ｖより低く、−０．７Ｖより大きくはい場合、両方のトランジスタＴ１，Ｔ２はカットオフされ、エピタキシャルウエルは、抵抗Ｒ２を介してグランドにバイアスされる。
【００１９】
他方、電源電圧Ｖｃｃが−０．７Ｖ以下に落ちると、第１トランジスタＴ１はカットオフするが、第２トランジスタＴ２は、飽和状態となり、エピタキシャルウエル３のバイアスコンタクト８をグランド電圧基準ＧＮＤに接続する。こうして、寄生ダイオードの逆バイアスが再度確立される。実際、電源電圧が十分減少して負になった場合は、グランド電位がデバイスにおいて利用できる最も高い電圧となる。
【００２０】
次のテーブルは、電源電圧Ｖｃｃが変化したとき、図３の回路の３つの異なる動作状態を要約したものである。特に、２つのトランジスタＴ１、Ｔ２の状態、バイアスされるウエルに印加される回路の出力電圧Ｖｂの値が示されている。
【００２１】
0004020269.tif 000002
【００２２】
結論において、この発明の回路は、構成が簡単であり、デバイスへの電源電圧がグランド基準に対して負になったとき、寄生ダイオードがターンオンするという問題を解決する。
【図面の簡単な説明】
【図１】  ２つのエピタキシャル絶縁ウエルを含む従来の集積回路の部分を示す垂直断面図である。
【図２】  この発明の第１エピタキシャルウエルバイアス回路の回路図である。
【図３】  この発明の第２エピタキシャルウエルバイアス回路の回路図である。
【符号の説明】
２、４  Ｐ領域（第２タイプの半導体材料領域）、３  エピタキシャルウエル、Ｔ１  ＰＮＰトランジスタ（電気スイッチ）、Ｅ１、Ｅ２  エミッタ端子、Ｂ１、Ｂ２  ベース端子、Ｃ１、Ｃ２  コレクタ端子、Ｒ１、Ｒ２、Ｒ３  抵抗素子、Ｄ１、Ｄ２  寄生ダイオード。
【図１】
0004020269.tif 000003
【図２】
0004020269.tif 000004
【図３】
0004020269.tif 000005