(57)【特許請求の範囲】
【請求項１】
入力された画像データに基づいてＬＣＤパネルの複数のラインに階調信号を供給するための階調駆動回路であって、
階調信号の階調数に対応する複数の基準電圧を発生する基準電圧発生回路と、
前記ＬＣＤパネルの各ラインの容量に対応する容量値を有するキャパシタに供給するための電流を出力するキャパシタ電流出力回路と、
前記ＬＣＤパネルの複数のラインを駆動するための複数の電流をそれぞれ出力する複数の駆動電流出力回路と、
前記キャパシタの電圧を前記基準電圧発生回路が発生する複数の基準電圧と比較して複数の比較信号を出力する比較回路と、
画像データと複数の比較信号とに基づいて、前記ＬＣＤパネルの複数のラインを駆動するための複数の電圧をそれぞれ出力する複数の駆動電圧出力回路と、
画像データと複数の比較信号とに基づいて、前記複数の駆動電流出力回路から出力される複数の電流と前記複数の駆動電圧出力回路から出力される複数の電圧との内の一方を前記ＬＣＤパネルの複数のラインにそれぞれ供給する複数の切換回路と、を具備する階調駆動回路。
【請求項２】
前記ＬＣＤパネルが、複数の画素の発光を制御する複数のＴＦＴ（薄膜トランジスタ）にそれぞれ接続された複数のラインと、各ラインの容量に対応する容量値を有する前記キャパシタとを含む、請求項１記載の階調駆動回路。
【請求項３】
前記複数の切換回路が、前記キャパシタの電圧が前記画像データによって表される電圧よりも低いときに前記複数の駆動電流出力回路から出力される電流を前記ＬＣＤパネルの複数のラインにそれぞれ供給し、前記キャパシタの電圧が前記画像データによって表される電圧よりも高いときに前記複数の駆動電圧出力回路から出力される電圧を前記ＬＣＤパネルの複数のラインにそれぞれ供給する、請求項１又は２記載の階調駆動回路。
【請求項４】
前記比較回路が、複数の比較信号をエンコードして前記キャパシタの電圧を表すエンコード信号を出力するエンコード回路を含み、前記複数の駆動電圧出力回路の各々が、
エンコード信号によって表される電圧が画像データによって表される電圧と一致したときに一致検出信号を出力する一致検出回路と、
複数の比較信号の内の２つずつの信号の排他的論理和を求める複数の論理回路と、
前記一致検出回路から出力される一致検出信号に応答して前記複数の論理回路の出力信号を保持して出力するフリップフロップと、
前記フリップフロップの出力信号に応じて、前記基準電圧発生回路が発生する複数の基準電圧の内の１つを選択して出力する選択回路と、を含む、請求項１〜３記載の階調駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＣＤ（液晶表示装置）の表示パネルに階調信号を供給する階調駆動回路に関し、特に、ＬＣＤパネルに設けられたＴＦＴ（薄膜トランジスタ）に階調信号を供給する階調駆動回路（階調ドライバ）に関する。
【０００２】
【従来の技術】
一般に、ＰＣ（パーソナルコンピュータ）、ＰＤＡ（携帯情報端末）、携帯電話機等において、画素の発光制御にＴＦＴを用いたＬＣＤパネルが用いられている。このようなＬＣＤパネルにおいては、ＴＦＴのソースに供給される階調信号に基づいて、画素の階調が制御される。
【０００３】
従来、このようなＬＣＤパネルに階調信号を供給する階調駆動回路としては、入力された画像データを複数のＤＡＣ（ディジタル／アナログ変換器）を用いてアナログ信号に変換することにより画素の列に対応した階調信号を作成し、それらの階調信号を複数のボルテージフォロワを介してＬＣＤパネルに供給するタイプのものが使用されていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような階調駆動回路においては、多数のＤＡＣやボルテージフォロワを内蔵するため、回路規模や消費電力が大きくなってしまうという問題があった。
【０００５】
そこで、上記の点に鑑み、本発明は、ＬＣＤパネルにアナログの階調信号を供給する階調駆動回路において、回路規模を小さくすると共に消費電力を低減することを目的とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る階調駆動回路は、入力された画像データに基づいてＬＣＤパネルの複数のラインに階調信号を供給するための階調駆動回路であって、階調信号の階調数に対応する複数の基準電圧を発生する基準電圧発生回路と、ＬＣＤパネルの各ラインの容量に対応する容量値を有するキャパシタに供給するための電流を出力するキャパシタ電流出力回路と、ＬＣＤパネルの複数のラインを駆動するための複数の電流をそれぞれ出力する複数の駆動電流出力回路と、キャパシタの電圧を基準電圧発生回路が発生する複数の基準電圧と比較して複数の比較信号を出力する比較回路と、画像データと複数の比較信号とに基づいて、ＬＣＤパネルの複数のラインを駆動するための複数の電圧をそれぞれ出力する複数の駆動電圧出力回路と、画像データと複数の比較信号とに基づいて、複数の駆動電流出力回路から出力される複数の電流と複数の駆動電圧出力回路から出力される複数の電圧との内の一方をＬＣＤパネルの複数のラインにそれぞれ供給する複数の切換回路とを具備する。
【０００７】
ここで、ＬＣＤパネルの各ラインの容量に対応する容量値を有するキャパシタは、半導体集積回路に内蔵することもできるが、正確な容量値を得るためには、ＬＣＤパネルにダミーのキャパシタを設けることが望ましい。その場合には、ＬＣＤパネルが、複数の画素の発光を制御する複数のＴＦＴ（薄膜トランジスタ）にそれぞれ接続された複数のラインと、各ラインの容量に対応する容量値を有するキャパシタとを含むことになる。
【０００８】
また、複数の切換回路は、キャパシタの電圧が画像データによって表される電圧よりも低いときに複数の駆動電流出力回路から出力される電流をＬＣＤパネルの複数のラインにそれぞれ供給し、キャパシタの電圧が画像データによって表される電圧よりも高いときに複数の駆動電圧出力回路から出力される電圧をＬＣＤパネルの複数のラインにそれぞれ供給するように構成しても良い。
【０００９】
さらに、比較回路が、複数の比較信号をエンコードしてキャパシタの電圧を表すエンコード信号を出力するエンコード回路を含み、複数の駆動電圧出力回路の各々が、エンコード信号によって表される電圧が画像データによって表される電圧と一致したときに一致検出信号を出力する一致検出回路と、複数の比較信号の内の２つずつの信号の排他的論理和を求める複数の論理回路と、一致検出回路から出力される一致検出信号に応答して複数の論理回路の出力信号を保持して出力するフリップフロップと、フリップフロップの出力信号に応じて、基準電圧発生回路が発生する複数の基準電圧の内の１つを選択して出力する選択回路とを含むようにしても良い。
【００１０】
このように構成した本発明に係る階調駆動回路によれば、ＤＡＣやボルテージフォロワを必要としないので、回路規模を小さくすると共に、消費電力を低減することができる。
【００１１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る階調駆動回路（階調ドライバ）の構成を示す図である。本実施形態は、ＴＦＴを用いたＬＣＤパネルを駆動するための階調ドライバに本発明を適用したものである。
図１において、階調ドライバ３０は、ラダー抵抗回路３１と、コンパレータアレイ３２と、エンコード回路３３と、ダミーキャパシタ駆動回路３４と、データバッファＤＢ１〜ＤＢｎと、一致検出回路ＣＤ１〜ＣＤｎと、電圧ラッチ回路ＶＬ１〜ＶＬｎと、駆動回路ＤＲ１〜ＤＲｎとを含んでいる。本実施形態において、階調ドライバ３０は、６ビットの画像データに基づいて６４階調の階調信号をＬＣＤパネルに供給するものとする。
【００１２】
図２は、階調ドライバ３０とＬＣＤパネルとの接続例を示す図である。図２において、ＬＣＤパネル１０は、画像表示部１１と、ダミーキャパシタ１２とを含んでいる。画像表示部１１は、主走査線方向（セグメント方向）において複数のソースラインＳ１、Ｓ２、・・・、Ｓｎを有し、副走査線方向（コモン方向）においても複数のゲートラインＣ１、Ｃ２、・・・、Ｃｍを有している。ここで、セグメント方向の１つのソースラインとコモン方向の１つのゲートラインを特定することにより、１つの画素（ドット）に対応するＴＦＴが特定される。この例においては、画像表示部１１は、（ｍ×ｎ）個の画素と、それに対応する（ｍ×ｎ）個のＴＦＴを有することになる。ダミーキャパシタ１２は、画像表示部１１内の各ソースラインの容量とほぼ同じ容量値を有している。
【００１３】
画像表示部１１に形成されたｍ行のＴＦＴのゲートには、ゲートドライバ２０からゲート駆動信号ＷＣ１〜ＷＣｍが供給され、画像表示部１１に形成されたｎ列のＴＦＴのソースには、階調ドライバ（ソースドライバ）３０から階調信号（ソース駆動信号）ＷＳ１〜ＷＳｎが供給される。ＴＦＴは、これらのゲート駆動信号及び階調信号に基づいて、画素の発光を制御する。
【００１４】
図３に、図１のラダー抵抗回路の構成を原理的に示す。ラダー抵抗回路３１は、第１の電源電位ＶDDと第２の電源電位ＶSS（本実施形態においては接地電位とする）との間に直列に接続された６３個の抵抗Ｒ1〜Ｒ63を有しており、第１の電源電位ＶDDと第２の電源電位ＶSSとの間の電位差を抵抗Ｒ1〜Ｒ63によって分圧して求めた電圧Ｖ0〜Ｖ63を、コンパレータアレイ３２及び電圧ラッチ回路ＶＬ１〜ＶＬｎに出力する。
【００１５】
図４に、図１のダミーキャパシタ駆動回路の構成を示す。ダミーキャパシタ駆動回路３４は、ＬＣＤパネルのダミーキャパシタに定電流を供給するための回路である。図４に示すように、ダミーキャパシタ駆動回路３４は、ダミーキャパシタに電流を供給するＰチャネルトランジスタＱＰ１と、ダミーキャパシタに充電された電荷をリセット信号に応答して放電させるＮチャネルトランジスタＱＮ１と、トランジスタＱＰ１の動作を制御するＳＲフリップフロップ（ラッチ）３５とを含んでいる。
【００１６】
トランジスタＱＰ１は、ソースが第１の電源電位ＶDDに接続され、ゲートがＳＲフリップフロップ３５の出力に接続されている。また、トランジスタＱＮ１は、ソースが第２の電源電位ＶSSに接続され、ゲートにリセット信号が入力される。トランジスタＱＰ１とＱＮ１のドレインは、ダミーキャパシタ用の端子及びコンパレータアレイに接続されている。
【００１７】
ＳＲフリップフロップ３５のＲ入力には充電開始信号が入力され、ＳＲフリップフロップ３５のＳ入力には充電終了信号が入力される。従って、ＳＲフリップフロップ３５は、充電開始信号がハイレベルとなったときにローレベルの信号を出力してトランジスタＱＰ１の動作を開始させ、充電終了信号がハイレベルとなったときにハイレベルの信号を出力してトランジスタＱＰ１の動作を停止させる。
【００１８】
従って、ダミーキャパシタ駆動回路３４は、充電開始信号がハイレベルとなったときにダミーキャパシタに電流を供給してダミーキャパシタの充電を開始し、充電終了信号がハイレベルとなったときにダミーキャパシタの充電を終了し、リセット信号がハイレベルとなったときにダミーキャパシタの電荷を放電させる。ダミーキャパシタに発生する電圧は、コンパレータアレイに入力される。
【００１９】
再び図１を参照すると、コンパレータアレイ３２は、６４個のコンパレータを含んでいる。これらのコンパレータの非反転入力には、ラダー抵抗回路３１が出力する電圧Ｖ0〜Ｖ63がそれぞれ入力され、これらのコンパレータの反転入力には、ダミーキャパシタの電圧が入力される。これにより、コンパレータアレイ３２は、ダミーキャパシタの電圧をラダー抵抗回路３１が出力する電圧Ｖ0〜Ｖ63と比較し、比較結果としてダミーキャパシタの電圧を表す６４個の比較信号を出力する。
【００２０】
エンコード回路３３は、コンパレータアレイ３２から出力される６４個の比較信号を低電圧にシフトして６４個の非エンコード出力を生成し、電圧ラッチ回路ＶＬ１〜ＶＬｎに供給する。さらに、エンコード回路３３は、６４個の比較信号をエンコードすることによって６ビットのエンコード出力を生成し、一致検出回路ＣＤ１〜ＣＤｎに供給する。このエンコード出力は、コンパレータアレイ３２によって検出されたダミーキャパシタの電圧を６ビットで表したものである。
【００２１】
データバッファＤＢ１〜ＤＢｎは、それぞれの画素の列に対応して６４階調を表す６ビットの画像データを一時的に保持している。
一致検出回路ＣＤ１〜ＣＤｎは、エンコード回路３３のエンコード出力をデータバッファＤＢ１〜ＤＢｎに保持されている画像データと比較し、両者が一致したときに、一致検出信号を電圧ラッチ回路ＶＬ１〜ＶＬｎ及び駆動回路ＤＲ１〜ＤＲｎにそれぞれ供給する。
電圧ラッチ回路ＶＬ１〜ＶＬｎは、一致検出信号に応答して、エンコード回路３３の非エンコード出力によって表される電圧をラッチする。
【００２２】
次に、駆動回路ＤＲ１〜ＤＲｎについて、図５を参照しながら説明する。図５に示すように、駆動回路ＤＲ１〜ＤＲｎの各々は、ＰチャネルトランジスタＱＰ２と、ＮチャネルトランジスタＱＮ２と、ラッチ回路３８と、反転回路３９と、スイッチ４０とを含んでいる。
【００２３】
ラッチ回路３８は、一致検出回路ＣＤ１〜ＣＤｎから供給される一致検出信号をラッチする。ラッチ回路３８の出力は、トランジスタＱＰ２のゲート及び反転回路３９の入力に接続されており、さらに、反転回路３９の出力は、スイッチ４０の制御入力に接続されている。スイッチ４０は、Ｐチャネルトランジスタ等によって構成され、制御入力がローレベルのときにオンし、制御入力がハイレベルのときにオフする。従って、ラッチ回路３８の出力がローレベルのときには、トランジスタＱＰ２がオンでスイッチ４０がオフとなり、ラッチ回路３８の出力がハイレベルのときには、トランジスタＱＰ２がオフでスイッチ４０がオンとなる。
【００２４】
トランジスタＱＰ２は、ソースが第１の電源電位ＶDDに接続され、ゲートがラッチ回路３８の出力に接続されている。また、トランジスタＱＮ２は、ソースが第２の電源電位ＶSSに接続され、ゲートにリセット信号が入力される。トランジスタＱＰ２とＱＮ２のドレインは、ＬＣＤパネル１０内のＴＦＴのソースラインに接続される。
【００２５】
従って、駆動回路ＤＲ１〜ＤＲｎの各々は、ラッチ回路３８がリセットされたときにトランジスタＱＰ２のドレイン電流をＴＦＴのソースラインに供給してソースラインの充電を開始し、一致検出信号がハイレベルとなったときに電圧ラッチ回路から供給されるラッチ電圧をソースラインに供給し、リセット信号がハイレベルとなったときにソースラインの電荷を放電させる。
【００２６】
次に、階調ドライバ３０の動作について、図１を参照しながら詳しく説明する。
まず、ダミーキャパシタ駆動回路３４が、ダミーキャパシタに対する定電流の供給を開始する。ダミーキャパシタの電圧は、チャージされた電荷量に応じて上昇する。これと並行して、駆動回路ＤＲ１〜ＤＲｎが、ＬＣＤパネル１０内のそれぞれのソースラインに対する定電流の供給を開始する。ソースラインの電圧は、ダミーキャパシタの電圧と同様に、チャージされた電荷量に応じて上昇する。従って、ダミーキャパシタの電圧を測定することにより、それぞれのソースラインの電圧を推定することができる。
【００２７】
ダミーキャパシタの電圧は、コンパレータアレイ３２に入力される。コンパレータアレイ３２は、ダミーキャパシタの電圧を、ラダー抵抗回路３１が出力する電圧Ｖ0〜Ｖ63と比較し、比較結果としてダミーキャパシタの電圧を表す６４個の比較信号をエンコード回路３３に出力する。
【００２８】
エンコード回路３３は、６４個の比較信号をレベルシフトした非エンコード出力を電圧ラッチ回路ＶＬ１〜ＶＬｎに出力すると共に、６４個の比較信号をエンコードして得られた６ビットのエンコード出力を一致検出回路ＣＤ１〜ＣＤｎに出力する。
【００２９】
一致検出回路ＣＤ１〜ＣＤｎは、エンコード回路３３のエンコード出力をデータバッファＤＢ１〜ＤＢｎに保持されている画像データと比較し、両者が一致したときに一致検出信号を電圧ラッチ回路ＶＬ１〜ＶＬｎ及び駆動回路ＤＲ１〜ＤＲｎに出力する。
【００３０】
電圧ラッチ回路ＶＬ１〜ＶＬｎは、一致検出信号に応答して、エンコード回路３３の非エンコード出力によって表されるダミーキャパシタの電圧をラッチし、ラッチ電圧を駆動回路ＤＲ１〜ＤＲｎに出力する。
駆動回路ＤＲ１〜ＤＲｎは、一致検出信号に応答して、トランジスタＱＰ２をオフにし、電圧ラッチ回路ＶＬ１〜ＶＬｎの出力をＬＣＤパネルのそれぞれのソースラインに供給する。
【００３１】
また、リセット信号が入力された場合には、ダミーキャパシタ駆動回路３４は、ダミーキャパシタをディスチャージする。同様に、駆動回路ＤＲ１〜ＤＲｎは、ＬＣＤパネルのそれぞれのソースラインをディスチャージする。
【００３２】
このように、階調ドライバ３０は、ダミーキャパシタの電圧がデータバッファＤＢ１〜ＤＢｎに保持されている画像データによって表される電圧よりも低い場合に、駆動能力の高いトランジスタＱＰ２のドレインから出力される電流をＬＣＤパネルのそれぞれのソースラインに供給して電圧を上昇させ、ソースラインの電圧が高くなったら、駆動能力は低いが正確な電圧を出力することができる電圧ラッチ回路ＶＬ１〜ＶＬｎの出力電圧をＬＣＤパネルのそれぞれのソースラインに供給する。
【００３３】
このように、本実施形態に係る階調駆動回路においては、ＬＣＤパネルのソースライン毎にＤＡＣやボルテージフォロアを必要としないので、回路規模を小さくすると共に、消費電力を低減することができる。特に、ＬＣＤパネルのソースライン数が多く、階調数が少ないほど、効果が顕著である。
【００３４】
なお、本実施形態においては、ダミーキャパシタ駆動回路３４が、ＬＣＤパネル内のダミーキャパシタを駆動するようにしているが、ＬＣＤパネルとは別個にキャパシタを接続するようにしても良い。あるいは、階調ドライバ３０内にキャパシタを内蔵しても良い。
【００３５】
次に、本実施形態に係る階調ドライバにおいて使用することができる電圧ラッチ回路の具体的な構成例について詳しく説明する。図６に、この電圧ラッチ回路の構成を示す。図６において、電圧ラッチ回路ＶＬ１〜ＶＬｎの各々は、２入力のＸＯＲ（排他的論理和）ゲートＥＸ０〜ＥＸ６３と、ＤフリップフロップＤＦ０〜ＤＦ６３と、レベルシフタＬＳ０〜ＬＳ６３と、スイッチＳＷ０〜ＳＷ６３とを含んでいる。
【００３６】
ＸＯＲゲートＥＸ０〜ＥＸ６３の第１の入力端子には、エンコード回路３３の非エンコード出力が入力される。また、ＸＯＲゲートＥＸ０の第２の入力端子は、第１の電源電位ＶDDに接続され、ＸＯＲゲートＥＸ１〜ＥＸ６３の第２の入力端子は、ＸＯＲゲートＥＸ０〜ＥＸ６２の第１の入力端子にそれぞれ接続されている。従って、ダミーキャパシタの電圧に応じた１つのＸＯＲゲートがハイレベルの信号を出力し、その他のＸＯＲゲートはローレベルの信号を出力する。
【００３７】
ＤフリップフロップＤＦ０〜ＤＦ６３は、Ｄ入力がＸＯＲゲートＥＸ０〜ＥＸ６３の出力にそれぞれ接続されており、クロック入力には一致検出回路ＣＤ１〜ＣＤｎの一致検出信号がそれぞれ入力される。従って、ＤフリップフロップＤＦ０〜ＤＦ６３は、一致検出回路ＣＤ１〜ＣＤｎがハイレベルの一致検出信号を出力したときに、ＸＯＲゲートＥＸ０〜ＥＸ６３の出力をそれぞれラッチする。
【００３８】
レベルシフタＬＳ０〜ＬＳ６３は、低電圧レベルで動作するＤフリップフロップＤＦ０〜ＤＦ６３の信号レベルを、高電圧レベルに変換する。
スイッチＳＷ０〜ＳＷ６３は、高耐圧スイッチであり、制御入力としてレベルシフタＬＳ０〜ＬＳ６３の出力信号がそれぞれ供給され、レベルシフタＬＳ０〜ＬＳ６３の出力信号がハイレベルの場合に、ラダー抵抗回路の出力電圧Ｖ0〜Ｖ63をそれぞれ出力する。
【００３９】
従って、電圧ラッチ回路ＶＬ１〜ＶＬｎは、ダミーキャパシタの電圧が画像データによって表される電圧と一致したことを示す一致検出信号に応答して、非エンコード出力によって表される電圧（ダミーキャパシタの電圧に相当する）をラッチし、この電圧を出力し続けることになる。このように、上記のような電圧ラッチ回路によれば、大きなデコード回路を用いる必要がなく、回路を小型化することが出来る。
【００４０】
【発明の効果】
以上述べた様に、本発明によれば、ＬＣＤパネルにアナログの階調信号を供給する階調駆動回路において、回路規模を小さくすると共に、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る階調ドライバの構成を示す図である。
【図２】本発明の一実施形態に係る階調ドライバとＬＣＤパネルとの接続例を示す図である。
【図３】図１のラダー抵抗回路の構成を原理的に示す図である。
【図４】図１のダミーキャパシタ駆動回路の構成を示す回路図である。
【図５】図１の駆動回路の構成を示す回路図である。
【図６】本発明の一実施形態に係る階調ドライバにおいて使用することができる電圧ラッチ回路の具体的な構成例を示す回路図である。
【符号の説明】
１０  ＬＣＤパネル
１１  画像表示部
１２  ダミーキャパシタ
２０  ゲートドライバ
３０  階調ドライバ
３１  ラダー抵抗回路
３２  コンパレータアレイ
３３  エンコード回路
３４  ダミーキャパシタ駆動回路
３６  ＳＲフリップフロップ
３８  ラッチ回路
３９  反転回路
４０、ＳＷ０、ＳＷ１、・・・  スイッチ
Ｓ１、Ｓ２、・・・  ＬＣＤパネルのソースライン
Ｃ１、Ｃ２、・・・  ＬＣＤパネルのゲートライン
ＤＢ１、ＤＢ２、・・・  データバッファ
ＣＤ１、ＣＤ２、・・・  一致検出回路
ＶＬ１、ＶＬ２、・・・  電圧ラッチ回路
ＤＲ１、ＤＲ２、・・・  駆動回路
Ｒ１、Ｒ２、・・・  抵抗
ＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２  トランジスタ
ＥＸ０、ＥＸ１、・・・  ＸＯＲゲート
ＤＦ０、ＤＦ１、・・・  Ｄフリップフロップ
ＬＳ０、ＬＳ１、・・・  レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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