(57)【特許請求の範囲】
【請求項１】
複数ｍビットのディジタル信号を１ビットディジタル信号に変調するデルタシグマ変調装置において、
複数ｎ個の積分手段と、
上記複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰手段と、
上記減衰手段からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパとを有する局部帰還ループ手段と
を備えることを特徴とするデルタシグマ変調装置。
【請求項２】
上記局部帰還ループ手段は、複数ｎ個の積分手段の内の２番目以降の積分手段の出力を前の積分手段に帰還することを特徴とする請求項１記載のデルタシグマ変調装置。
【請求項３】
上記複数ｎ個の各積分手段の前で、各積分手段にｍビットのディジタル信号を入力する演算手段と、
上記複数ｎ個の積分手段の１番目から（ｎ−１）番目の各積分手段の後ろにそれぞれ接続される（ｎ−１）個の減衰手段と、
上記ｎ個の積分手段の内のｎ番目の積分手段に接続される１ビット量子化手段と、
上記１ビット量子化手段からの１ビットディジタル信号のビット長をｍビットに変換し、上記各積分手段の入力となるように上記演算手段に供給するビット長変換手段と
を備えることを特徴とする請求項１記載のデルタシグマ変調装置。
【請求項４】
複数ｍビットのディジタル信号を１ビットディジタル信号に変調するためのデルタシグマ変調方法において、
複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰工程と、
上記減衰工程からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパ工程とを有する局部帰還ループ工程と
を備えることを特徴とするデルタシグマ変調方法。
【請求項５】
デルタシグマ変調により得られた１ビットディジタル信号に所定の演算を施してｍビットの演算処理信号を得る演算処理手段と、
この演算処理手段からの演算処理信号に再デルタシグマ変調処理を施して１ビットディジタル信号を得るデルタシグマ変調手段とを備え、
上記デルタシグマ変調手段は、複数ｎ個の積分手段と、上記複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰手段と、上記減衰手段からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパとを有する局部帰還ループ手段とを備える
ことを特徴とするディジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ビットのディジタル信号にデルタシグマ（ΔΣ）変調処理を施して１ビットディジタル信号を得るデルタシグマ変調装置及び方法、並びにディジタル信号処理装置に関する。
【０００２】
【従来の技術】
ΔΣ変調された高速１ビット・オーディオ信号は、従来のデジタルオーディオに使われてきたデータのフォーマット（例えばサンプリング周波数44.1kHz、データ語長１６ビット）に比べて、非常に高いサンプリング周波数と短いデータ語長（例えばサンプリング周波数が44.1kHzの６４倍でデータ語長が１ビット）といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域であるオーディオ帯域において、高いダイナミックレンジをも確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
ΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡＤ変換の精度を得ることができることから従来からＡＤコンバータの内部などではよく用いられている回路である。
【０００４】
ΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００５】
ところで、ΔΣ変調された１ビット信号に何らかの信号処理を行った場合、処理過程で信号のビット長が拡張されるために、このビット拡張された信号をΔΣ変調器によって再び１ビットに再量子化する必要がある。
【０００６】
ここで再量子化を行うΔΣ変調器としては、可聴帯域での量子化ノイズレベルを抑えた特性を得るために、一般的に局部帰還ループを持つΔΣ変調器がよく用いられる。
【０００７】
【発明が解決しようとする課題】
しかし、局部帰還ループを用いた場合、同ループ内の演算処理によってデータの語長が拡張し、またループによってこの語長は無限に拡大する。このため、有限語長のアキュムレータでこの処理を行う場合、桁落ちによるデータの切り捨てが生じてしまう。
【０００８】
本発明は、上記実情に鑑みてなされたものであり、局部帰還ループでのデータの切り捨てによって生じる信号劣化を抑えながらも複数ｍビットのディジタル信号を１ビットディジタル信号に変調するデルタシグマ変調装置及び方法、並びにディジタル信号処理装置の提供を目的とする。
【０００９】
本発明に係るデルタシグマ変調装置は、上記課題を解決するために、複数ｍビットのディジタル信号を１ビットディジタル信号に変調するデルタシグマ変調装置において、複数ｎ個の積分手段と、上記複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰手段と、上記減衰手段からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパとを有する局部帰還ループ手段とを備える。
【００１０】
ここで、上記局部帰還ループ手段は、複数ｎ個の積分手段の内の２番目以降の積分手段の出力を前段の積分手段に帰還する。また、上記局部帰還ループ手段は、局部減衰手段とノイズシェーピング手段とを備える。
【００１１】
さらに、本発明に係るデルタシグマ変調装置は、上記複数ｎ個の積分手段と、上記局部帰還ループ手段の他に、上記複数ｎ個の各積分手段の前で、各積分手段にｍビットのディジタル信号を入力する演算手段と、上記複数ｎ個の積分手段の１番目から（ｎ−１）番目の各積分手段の後ろにそれぞれ接続される（ｎ−１）個の減衰手段と、上記ｎ個の積分手段の内のｎ番目の積分手段に接続される１ビット量子化手段と、上記１ビット量子化手段からの１ビットディジタル信号のビット長をｍビットに変換し、上記各積分手段の入力となるように上記演算手段に供給するビット長変換手段とを備える。
【００１２】
また、本発明に係るデルタシグマ変調方法は、上記課題を解決するために、複数ｍビットのディジタル信号を１ビットディジタル信号に変調するデルタシグマ変調装置により実行されるデルタシグマ変調方法において、複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰工程と、上記減衰工程からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパ工程とを有する局部帰還ループ工程とを備える。
【００１３】
したがって、上記デルタシグマ変調装置及び方法によれば、局部帰還ループの一巡によって生じるデータ長の拡張分を、ループ内にノイズシェーパーを用いて再量子化することにより、一切データの切り捨て過程の存在しないΔΣ変調処理を実現する。
【００１４】
本発明に係るディジタル信号処理装置は、上記課題を解決するために、デルタシグマ変調により得られた１ビットディジタル信号に所定の演算を施してｍビットの演算処理信号を得る演算処理手段と、この演算処理手段からの演算処理信号に再デルタシグマ変調処理を施して１ビットディジタル信号を得るデルタシグマ変調手段とを備え、上記デルタシグマ変調手段は、複数ｎ個の積分手段と、上記複数ｎ個の積分手段のうちの所定番目の積分手段の積分出力を減衰する減衰手段と上記減衰手段からの減衰出力を再量子化して上記所定番目の積分手段よりも前の積分手段に帰還するノイズシェーパとを有する局部帰還ループ手段とを備える。
【００１５】
このため、ΔΣ変調された１ビット信号に対する各種高音質なディジタル信号処理が可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。この実施の形態は、デルタシグマ（ΔΣ）変調された高速１ビット・オーディオ信号に対する１ビット信号処理装置の一例である。
【００１７】
図１に示すように、１ビット信号処理装置１は、演算処理装置３とΔΣ変調装置５とを備えている。演算処理装置３の内部には乗算器４が設けられており、図示しない係数発生器からの所定の係数を上記１ビット信号に乗算することで例えばフェード処理のような何らかのレベル変更処理を行うことができる。このとき１ビットのディジタル信号はｍビットにビット拡張される。このｍビットに拡張された信号はΔΣ変調装置５によって再び元の１ビット信号に再変調される。従ってここで用いられるΔΣ変調装置５は、１ビット信号処理装置１からの出力信号の音質に大きく影響を与える。
【００１８】
なお、入力端子２から１ビット信号処理装置１に供給される１ビット信号は、図２に示すΔΣ変調器により生成されている。図２において、入力端子７からの入力オーディオ信号は加算器８を通じて積分器９に供給される。この積分器９からの信号は比較器１０に供給され、入力オーディオ信号の中点電位と比較されて１サンプル期間ごとに１ビット量子化される。なおサンプル期間の周波数（サンプリング周波数）は、従来の４８ｋＨｚ、４４．１ｋＨｚに対して、その６４倍あるいは１２８倍となる。この量子化データが１サンプル遅延器１２に供給されて１サンプル期間分遅延される。この遅延データが例えば１ビットのＤ／Ａ変換器１３でアナログ信号に変換されて加算器８に供給され、入力端子７からの入力オーディオ信号に加算される。そして比較器１０から量子化データが出力端子１１を介して取り出される。
【００１９】
図３には上記ΔΣ変調装置５の第１具体例を示す。このΔΣ変調装置５の第１具体例は３個の積分器２３，２８及び３３を備えた３次のΔΣ変調装置である。また、このΔΣ変調装置５は、３個の積分器２３，２８及び３３の出力を減衰してから再量子化して前の積分器の入力に帰還する局部帰還ループ部４４を備える。特に、局部帰還ループ部４４は、３個の積分器２３，２８及び３３の内の３番目の積分器３３の出力を２番目の積分器２８の入力に帰還する。局部帰還ループ部４４は、局部帰還減衰器３８と、ノイジシェーパ３９とを備えている。
【００２０】
また、このデルタシグマ変調装置５は、上記３個の各積分器２３，２８及び３３の前で、各積分器２３，２８及び３３にｍビットのディジタル信号を入力する演算手段となる加算器２２，２７及び３２と、上記３個の積分器の１番目と２番目の積分器２８及び３３の後ろにそれぞれ接続される２個の減衰器２６及び３１と、上記３個の積分器の内の３番目の積分器に接続される１ビット量子化器３６と、この１ビット量子化器３６からの１ビットディジタル信号のビット長をｍビットに変換し、上記各積分器２３，２８及び３３の入力となるように加算器２２，２７及び３２に供給するビット長変換器３７とを備える。
【００２１】
１番目の積分器２３は、入力端子２１及び加算器２２を介して供給されたｍビットのディジタル信号を積分する。このため、加算器２４からの加算出力をシフト演算器２５でシフトし、加算器２４に戻す構成をとる。
【００２２】
２番目の積分器２８も同様に、加算器２９からの加算出力をシフト演算器３０でシフトし、加算器２９に戻す構成をとる。また、３番目の積分器３３も加算器３４からの加算出力をシフト演算器３５でシフトし、加算器３４に戻す構成をとる。
【００２３】
３番目の積分器３３からの積分出力は１ビット量子化器３６及び局部帰還ループ部４４の局部帰還減衰器３８に供給される。１ビット量子化器３６は、上記積分出力を１ビット量子化し、出力端子６から導出すると共に、ビット長変換器３７に供給する。
【００２４】
ビット長変換器３７は、上記１ビット量子化器３６からの１ビット信号をｍビットのディジタル信号に変換し、上記各加算器２２，２７及び３２に負符号を付して帰還する。したがって、各加算器２２，２７及び３２は、入力端子２１又は前段の積分器２３，２８から減衰器２６及び３１を介して供給されるｍビットのディジタル信号からビット長変換器３７の変換出力であるｍビット信号を減算する。
【００２５】
減衰器２６及び３１は１番目の積分器２３及び２番目の積分器２８の積分出力を減衰し、加算器２７及び加算器３２に供給する。
【００２６】
局部帰還ループ部４４の局部帰還減衰器３８は、３番目の積分器３３からの積分出力を減衰し、ノイズシェーパ３９に供給する。
【００２７】
ノイズシェーパ３９は、加算器４０とシフト演算器４１と加算器４２とマルチビット量子化器４３とを備えてなり、局部帰還減衰器３８からの減衰出力をデータ語長の切り捨てを発生することなく再量子化する。具体的には、再量子化誤差を可聴帯域外へシフトする。
【００２８】
このΔΣ変調装置５は、局部帰還ループ部４４にノイズシェーパ３９を備えるので、データ語長の切り捨て工程を発生させず、高音質な１ビットオーディオ信号を出力することができる。また、１ビット信号処理装置１としても高音質の各種信号処理の実現が可能となる。
【００２９】
以下、上記ΔΣ変調装置５の詳細な動作について説明するが、ここでは従来のΔΣ変調装置と比較しその差を明確にしながら説明を進めていく。従来のΔΣ変調装置としては図４に示すΔΣ変調装置５０と、図６に示すΔΣ変調装置５１を挙げることができる。
【００３０】
図４のΔΣ変調装置５０は、図３に示したΔΣ変調装置５から局部帰還ループ部４４を取り除いた構成である。すなわち、ΔΣ変調装置５から局部帰還ループ部４４を除くとΔΣ変調装置５０となる。
【００３１】
このΔΣ変調装置５０における、図４のａ，ｂ，ｃの各点での演算語長を時間経過にしたがって図５に示す。ａ点での語長は、入力信号（ｍビットディジタル信号）が１番目の積分器２３に累積するため、桁上げ方向に語長が拡大する。なおフィードバック信号は入力信号と同じ語長のため、フィードバック信号の累積による語長の拡張は入力信号と同じく桁上げ方向への拡大であり、ネガティブフィードバックによって桁上げ方向に発散することはない。
【００３２】
ｂ点での語長は、ａ点の信号に減衰器２６によって係数Ｋ１（１＞ｋ＞０）が乗算された信号が累積するため、桁下げ方向に語長が拡大する。同様にｃ点では減衰器３１によって係数Ｋ２が乗算されるため、さらに桁下げ方向に語長が拡大する。この演算語長の拡大したデータは、１ビット量子化器３６によって１ビットに変換されるが、ここでの量子化誤差成分はフィードバックされることにより、ノイズシェーピングされるために、データ語長の切り捨ては発生しない。
【００３３】
次に、図６に示したΔΣ変調装置５１は、図３に示したΔΣ変調装置５の局部帰還ループ部４４からノイズシェーパ３９を取り除き、局部帰還減衰器５２のみとした構成である。
【００３４】
このΔΣ変調装置５１における、ａ，ｂ，ｃの各点での演算語長を時間経過にしたがって図７に示す。図７のａ，ｂ（１），ｃ（１）各点での語長は図５の場合と同じである。ここで（  ）の数字は、各点での時間的経過を示す。ｃ（１）点での語長は、局部帰還ループ部を通ると、局部帰還減衰器５２によって係数Ｋｆが乗算されるために、さらに桁下げ方向に語長が拡大する。ｂ（２）点には、この信号がそのまま逆相帰還し、累積するため、ｂ（１）点での語長からｂ（２）点の語長へと拡大する。ｃ（２）点ではさらに係数Ｋ２によって、桁下げ方向に語長が拡大し、その後も局部帰還ループによって巡回し続けるために語長は、ｂ（３）、ｃ（３）、ｂ（４）．．．と無限に拡大していく。
【００３５】
局部帰還減衰器５２からなる局部帰還ループ部を備えるΔΣ変調装置５１では、可聴帯域内での量子化誤差成分を図８の（ｂ）に示すように、局部帰還ループ部を設けないときの図８の（ａ）に示す量子化誤差成分より低く抑えることができるため、ΔΣ変調装置としてはこの構成のものが一般的によく用いられる。しかしこの局部帰還ループを持つことにより、図７を用いて説明したように、桁下げ方向に語長が拡張されていく。
【００３６】
現実には積分器内レジスタは有限なために、どこかでデータ長を一定にすべく、常にデータ語長の切り捨てが行われる。このデータ語長の切り捨てのために、局部帰還ループ部を持つΔΣ変調装置５１は、これまで音質の劣化を伴った。
【００３７】
これに対し上記図３に示したΔΣ変調装置５では、上述したように、局部帰還ループ部４４内にノイズシェーパ３９を持たせ、ループの一巡によって拡張する語長を、順次ノイズシェーピングすることにより、データの切り捨て過程の存在しないΔΣ変調を実現している。
【００３８】
図３のａ，ｂ，ｃの各点での演算語長の時間経過を図９に示す。ａ、ｂ（１）、ｃ（１）の各点での語長は図７に示した場合と同じである。局部帰還ループ部４４内のｄ（１）点での語長は、局部帰還減衰器３８によって係数Ｋｆが乗算されるために、ｃ（１）より桁下げ方向に語長が拡大する。ここで図６に示したΔΣ変調装置５１では、この値をそのまま逆相帰還し、第２積分器２８で累積するため、ｂ点での語長が拡張してしまった。そこで図３のΔΣ変調装置５では帰還ループ部一巡内に存在する第２減衰器３１及び局部帰還減衰器３８の乗算係数Ｋ２、Ｋｆによって生じる演算語長の拡張分を事前にノイズシェーパ３９によって再量子化処理した後に逆相帰還して、第２積分器２８に累積するようにしている。これにより、ｂ（２）点での語長はｂ（１）点での語長と変わらず、さらに以降の、ｂ点、ｃ点でも桁下げ方向への語長拡張は生じず、一定の語長を保つこととなる。  したがって、演算の途中過程において、データの切り捨ての生じないΔΣ変調を行うことが可能となり、データの切り捨てによって生じる音質への影響を抑えたΔΣ変調が可能となる。
【００３９】
以上より、図３に示すΔΣ変調装置を図１における１ビット演算処理装置１内部のΔΣ変調装置５として用いることにより、高音質な高速１ビット・オーディオ信号に対する各種信号処理が可能となる。
【００４０】
なおここでは３次のΔΣ変調装置の場合の例について示したが、さらに高次のΔΣ変調装置や、複数局部帰還ループを持つΔΣ変調装置についても同様の構成により実現できる。
【００４１】
図１０には従来の５次のΔΣ変調装置６０を示す。このΔΣ変調装置６０は、局部帰還減衰器７０及び７７からなる二つの局部帰還ループ部を備え、可聴帯域内での量子化誤差成分を図１１の（ｂ）に示すように、局部帰還ループ部を設けないときの図１１の（ａ）に示す量子化誤差成分より低く抑えることができるため、５次のΔΣ変調装置としては一般的によく用いられる。しかし二つの局部帰還ループを持つことにより、処理過程においてデータ語長の切り捨てが発生する。
【００４２】
１番目の積分器６３の後ろに接続される減衰器６４，２番目の積分器６６の後ろに接続される減衰器６７，３番目の積分器６９の後ろに接続される局部帰還減衰器７０により、データ語調は桁下げ方向に拡大し続け、さらに４番目の積分器の後ろに接続される減衰器７４、５番目の積分器７６の後ろに接続される局部帰還減衰器７７により、語長はさらに無限に拡大していく。現実には積分器内レジスタは有限なために、どこかでデータ長を一定にすべく、常にデータ語長の切り捨てが行われる。このデータ語長の切り捨てのために、局部帰還ループ部を二つ持つΔΣ変調装置６０でも音質の劣化を伴ってしまう。
【００４３】
そこで、図１２に示すように、局部帰還減衰器７０の他に局部帰還ループ部にノイズシェーパ８１を設け、また局部帰還減衰器７７の他に局部帰還ループ部にノイズシェーパ８２を設けた、ΔΣ変調装置８０を構成して用いる。
【００４４】
二つのノイズシェーパ８１及び８２は、上記図３に示したノイズシェーパ３９と同様の構成である。
【００４５】
したがって、このΔΣ変調装置８０により、演算の途中過程において、データの切り捨ての生じないΔΣ変調を行うことが可能となり、データの切り捨てによって生じる音質への影響を抑えたΔΣ変調が可能となる。
【００４６】
また、ΔΣ変調装置８０を、図１における、１ビット演算処理装置１内部のΔΣ変調装置５として用いることにより、高音質な高速１ビット・オーディオ信号に対する各種信号処理が可能となる。
【００４７】
【発明の効果】
本発明によれば、局部帰還ループを持つΔΣ変調装置において、データの切り捨て過程の存在しない構成を実現でき、これにより、高音質なΔΣ変調器が実現され、ΔΣ変調された高速１ビット・オーディオ信号に対して、高音質な各種信号処理が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態となる１ビット信号処理装置の構成を示すブロック図である。
【図２】上記１ビット信号処理装置に入力される１ビット信号を生成するΔΣ変調器の構成を示すブロック図である。
【図３】上記１ビット信号処理装置を構成するΔΣ変調装置の具体例の構成を示すブロック図である。
【図４】従来のΔΣ変調装置の第１の具体例の構成を示すブロック図である。
【図５】上記図４に示したΔΣ変調装置における量子化誤差の蓄積を説明するための図である。
【図６】従来のΔΣ変調装置の第２の具体例の構成を示すブロック図である。
【図７】上記図６に示したΔΣ変調装置における量子化誤差の蓄積を説明するための図である。
【図８】上記図４及び図６に示したΔΣ変調装置により発生する、量子化誤差の特性を示す図である。
【図９】上記図３に示したΔΣ変調装置における量子化誤差の蓄積を説明するための図である。
【図１０】従来の５次のΔΣ変調装置の具体例の構成を示すブロック図である。
【図１１】上記図１０に示したΔΣ変調装置により発生する、量子化誤差の特性を示す図である。
【図１２】本発明で用いられる５次のΔΣ変調装置の構成を示すブロック図である。
【符号の説明】
１  １ビット信号処理装置、３  演算処理装置、５  ΔΣ変調装置、２３，２８及び３３  積分器、２６，３１  減衰器、３６  １ビット量子化器、３７  ビット長変換器、３８  局部帰還減衰器、３９  ノイズシェーパ、４４  局部帰還ループ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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