(57)【特許請求の範囲】
【請求項１】
電気的にデータの消去及び書き込みが可能である不揮発性半導体記憶装置において、
半導体基板（１）の一領域に形成されたデータの書き込み及び消去を行う為の書き換え用トランジスタ（２００）と、前記半導体基板の前記一領域を除く領域に形成されたデータの読み出しを行う為の読み出し用トランジスタ（１００）とを備え、
前記書き換え用トランジスタ（２００）は、前記半導体基板（１）上のトンネル絶縁膜（１５、７３）と、前記トンネル絶縁膜（１５、７３）上に形成されたフローティングゲート（９、７１）と、前記半導体基板（１）の表層部のうち、前記フローティングゲート（９、７１）の両側に形成されたソース領域（１６）及びドレイン領域（１７）とを有して構成され、
前記読み出し用トランジスタは、前記半導体基板（１）上のゲート絶縁膜（３、７２）と、前記ゲート絶縁膜（３、７２）上に前記書き換え用トランジスタから延びて形成されたフローティングゲート（９、７１）と、前記半導体基板（１）の表層部のうち、前記フローティングゲート（９、７１）の両側に形成されたソース領域（１０）及びドレイン領域（１１）とを有して構成されており、
前記ゲート絶縁膜（３、７２）は、前記トンネル絶縁膜（１５、７３）よりも厚いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き換え用トランジスタ（２００）における前記フローティングゲート（９、７１）のゲート長は、前記読み出し用トランジスタ（１００）における前記フローティングゲート（９、７１）のゲート長よりも短いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記書き換え用トランジスタ（２００）において、前記フローティングゲート（９、７１）の下で、前記ソース領域（１６）と、前記ドレイン領域（１７）とがつながっている構造であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート絶縁膜（３、７２）の膜厚は、書き換え時に印加される電圧にて前記ゲート絶縁膜（３、７２）に発生する電界強度が７．５ＭＶ／ｃｍ以下となる膜厚であることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート絶縁膜（３、７２）の膜厚は、書き換え時に印加される電圧が１２．５Ｖ以下の場合において、１６．７ｎｍ以上であることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記読み出し用トランジスタ（１００）は、前記半導体基板（１）上に前記ゲート絶縁膜（３）を介して形成されたコントロールゲート（５）と、前記半導体基板（１）の表層部のうち、前記フローティングゲート（９）の下のチャネル領域（１２）とを有しており、
前記フローティングゲート（９）及び前記コントロールゲート（５）は並列に前記チャネル領域（１２）と容量結合していることを特徴とする請求項１乃至５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
電気的にデータの消去及び書き込みが可能である不揮発性半導体記憶装置において、
半導体基板（１）の一領域に形成されたデータの書き込み及び消去を行う為の書き換え用トランジスタ（２００）と、前記半導体基板（１）のうち、前記一領域を除く領域に形成されたデータの読み出しを行う為の読み出し用トランジスタ（１００）とを備え、
前記書き換え用トランジスタ（２００）は、前記半導体基板（１）上のトンネル絶縁膜（６５）と、前記トンネル絶縁膜（６５）上に形成されたフローティングゲート（６０）と、前記半導体基板（１）の表層部のうち、前記フローティングゲート（６０）の両側に形成されたソース領域（１６）及びドレイン領域（１７）とを有して構成され、
前記読み出し用トランジスタ（１００）は、前記半導体基板（１）上の第１のゲート絶縁膜（６４）及び第２のゲート絶縁膜（６３）と、前記第１のゲート絶縁膜（６４）上に前記書き換え用トランジスタから延びて形成されたフローティングゲート（６０）と、前記第２のゲート絶縁膜（６３）上に形成されたコントロールゲート（６１）とを有して構成されており、
前記第１のゲート絶縁膜（６４）の膜厚は前記トンネル絶縁膜（６５）の膜厚と等しくなっていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第２のゲート絶縁膜（６３）の膜厚は、前記第１のゲート絶縁膜（６４）よりも厚いことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記読み出し用トランジスタ（１００）は、前記半導体基板（１）の表層部のうち、前記フローティングゲート（６０）の下側のチャネル領域（１２）を有し、
前記フローティングゲート（６０）と前記コントロールゲート（６１）とは並列に前記チャネル領域（１２）と容量結合していることを特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２のゲート絶縁膜（６３）の膜厚は、書き換え時に印加される電圧にて前記第２のゲート絶縁膜（６３）に発生する電界強度が７．５ＭＶ／ｃｍ以下となる膜厚であることを特徴とする請求項７乃至９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
前記第２のゲート絶縁膜（６３）の膜厚は、書き換え時に印加される電圧が１２．５Ｖ以下の場合において、１６．７ｎｍ以上であることを特徴とする請求項７乃至９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１２】
前記書き換え用トランジスタ（２００）は、前記フローティングゲート（６０）の下で、前記ソース領域（１６）と、前記ドレイン領域（１７）とがつながっている構造であることを特徴とする請求項７乃至１１のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１３】
前記半導体基板（１）の表層部には、フィールド絶縁膜（２）が形成されており、前記書き換え用トランジスタ（２００）と前記読み出し用トランジスタ（１００）とは、前記フィールド絶縁膜（２）にて分離されていることを特徴とする請求項１乃至１２のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１４】
前記書き換え用トランジスタ（２００）の前記トンネル絶縁膜（１５、６５、７３）の膜厚は１０ｎｍ以上１２ｎｍ以下であることを特徴とする請求項１乃至１３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１５】
半導体基板（１）を用意し、前記半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、
前記第２の領域（Ｙ）上にトンネル絶縁膜（１５、７３）を形成する工程と、
前記第１の領域（Ｘ）上に、前記トンネル絶縁膜（１５、７３）よりも厚いゲート絶縁膜（３、７２）を形成する工程と、
前記トンネル絶縁膜（１５、７３）と、前記ゲート絶縁膜（３、７２）との上にフローティングゲート（９、７１）を形成する工程と、
前記半導体基板上で、前記フローティングゲート（９、７１）に隣接してコントロールゲート（５、７０）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記半導体基板（１）のうち、前記第１の領域（Ｘ）と前記第２の領域（Ｙ）とを除く領域上に前記コントロールゲート（７０）を形成し、前記コントロールゲート（７０）の上に前記フローティングゲート（７１）を形成することを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
半導体基板（１）を用意し、前記半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、
前記第１の領域（Ｘ）上にゲート絶縁膜（３）を形成する工程と、
前記第２の領域（Ｙ）上にトンネル絶縁膜（１５）を形成する工程と、
前記ゲート絶縁膜（３）の一領域上にコントロールゲート（５）を形成する工程と、
前記トンネル絶縁膜（１５）上から前記ゲート絶縁膜（３）のうち前記一領域を除く領域と、前記コントロールゲート（５）との上に至ってフローティングゲート（９）を形成する工程と、
前記第１の領域（Ｘ）に、ソース領域（１０）とドレイン領域（１１）とを形成すると共に、前記フローティングゲート（９）と前記コントロールゲート（５）との下側にチャネル領域（１２）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
半導体基板（１）を用意し、前記半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、
前記第１の領域（Ｘ）上に第１及び第２のゲート絶縁膜（６３、６４）を形成する工程と、
前記第２の領域（Ｙ）上にトンネル絶縁膜（６５）を形成する工程と、
前記トンネル絶縁膜（６５）上から前記第１のゲート絶縁膜（６４）上に至ってフローティングゲート（６０）を形成する工程と、
前記第１の領域（Ｘ）にて、前記第２のゲート絶縁膜（６３）と前記フローティングゲート（６０）との上に、コントロールゲート（６１）を形成する工程と、
前記第１の領域（Ｘ）において、ソース領域（１０）とドレイン領域（１１）とを形成すると共に、前記フローティングゲート（６０）と、前記コントロールゲート（６１）との下側にチャネル領域（３）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記第２の領域にて、前記半導体基板（１）の表層部のうち、前記フローティングゲート（９、７１）の両側にソース領域（１６）と、ドレイン領域（１７）とを形成する工程を有し、
前記フローティングゲート（９、７１）を形成する工程では、前記第２の領域（Ｙ）における前記フローティングゲートのゲート長が、前記第１の領域（Ｘ）における前記フローティングゲートのゲート長よりも短くなるように、前記フローティングゲートを形成することを特徴とする請求項１５乃至１７のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記第２の領域（Ｙ）にて、前記半導体基板（１）の表層部のうち、前記フローティングゲート（９、６０、７１）の両側にソース領域（１６）と、ドレイン領域（１７）とを形成する工程を有し、
前記第２の領域（Ｙ）にて、ソース領域（１６）と、ドレイン領域（１７）とを形成する工程で、前記フローティングゲート（９、６０、７１）の下で、前記ソース領域（１６）と、前記ドレイン領域（１７）とがつながるように形成することを特徴とする請求項１５乃至１８のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項２１】
電気的に書き換えが可能であるフローティングゲート及びコントロールゲートを有する２層ゲート構造の不揮発性メモリと、第１及び第２の１層ゲート構造の電界効果型トランジスタとを同一の半導体基板上に備えてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）のうち、前記不揮発性メモリを形成するメモリ領域と、前記第１の電界効果型トランジスタを形成する第１のトランジスタ領域と、前記第２の電界効果型トランジスタを形成する第２のトランジスタ領域とを素子分離すると共に、前記メモリ領域のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、
前記半導体基板（１）上に第１の絶縁膜を形成することにより、前記メモリ領域の第１の領域（Ｘ）上に第１のゲート絶縁膜（３、６３、７２）を形成すると共に、前記第１のトランジスタ領域上に第２のゲート絶縁膜（４０、６３、７８）を形成する工程と、
前記半導体基板（１）上に第２の絶縁膜を形成することにより、前記メモリ領域の第２の領域（Ｙ）上にトンネル絶縁膜（１５、６５、７３）を形成すると共に、前記第２のトランジスタ領域上に第３のゲート絶縁膜（３０、６６、７５）を形成する工程と、
前記メモリ領域にコントロールゲート（５、６１、７０）を形成する工程と、
前記メモリ領域にフローティングゲート（９、６０、７１）を形成する程と、
前記第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、
前記第２のトランジスタ領域に第２のゲート電極を（３１、３２）形成する工程と、
前記メモリ領域の第１の領域（Ｘ）及び前記第２の領域（Ｙ）と、前記第１及び第２のトランジスタ領域とにソース、ドレイン領域（１０、１１、１６、１７、３６、３７、４７、４８）を同一の工程で形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
電気的に書き換えが可能であるフローティングゲート及びコントロールゲートを有する２層ゲート構造の不揮発性メモリと、上部電極及び下部電極を有する２層構造のキャパシタと、第１及び第２の１層ゲート構造の電界効果型トランジスタとを同一の半導体基板上に備えてなる不揮発性半導体記憶装置の製造方法において、
半導体基板（１）のうち、前記不揮発性メモリを形成するメモリ領域と、前記キャパシタを形成するキャパシタ領域と、前記第１の電界効果型トランジスタを形成する第１のトランジスタ領域と、前記第２の電界効果型トランジスタを形成する第２のトランジスタ領域とを素子分離すると共に、前記メモリ領域のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、
前記半導体基板（１）上に第１の絶縁膜を形成することにより、前記メモリ領域の第１の領域（Ｘ）上に第１のゲート絶縁膜（３、６３、７２）を形成すると共に、前記第１のトランジスタ領域上に第２のゲート絶縁膜（４０、６３、７８）を形成する工程と、
前記半導体基板上に第２の絶縁膜を形成することにより、前記メモリ領域の第２の領域（Ｙ）上にトンネル絶縁膜（１５、６５、７３）を形成すると共に、前記第２のトランジスタ領域上に第３のゲート絶縁膜（３０、６６、７５）を形成する工程と、
前記半導体基板（１）上に第１の電極層をパターニングすることにより、メモリ領域においてコントロールゲート（５、６１、７０）を形成すると共に、前記キャパシタ領域において前記下部電極（５０）を形成する工程と、
前記半導体基板（１）上に第２の電極層をパターニングすることにより、メモリ領域においてフローティングゲート（９、６０、７１）を形成すると共に、前記キャパシタ領域において前記上部電極（５１）を形成する工程と、
前記第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、
前記第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程と、
前記メモリ領域の第１の領域（Ｘ）及び前記第２の領域（Ｙ）と、前記第１及び第２のトランジスタ領域とにソース、ドレイン領域（１０、１１、１６、１７、３６、３７、４７、４８）を同一の工程で形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２３】
前記メモリ領域にコントロールゲート（５、６１、７０）を形成する工程と、前記第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程とを同一工程で行い、
かつ、前記メモリ領域にフローティングゲート（９、６０、７１）を形成する工程と、前記第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程とを同一工程で行うことを特徴とする請求項２１又は２２に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】
前記メモリ領域においてフローティングゲート（９、６０、７１）を形成する工程と、前記第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、前記第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程とを同一工程で行うことを特徴とする請求項２１又は２２に記載の不揮発性半導体記憶装置の製造方法。
【請求項２５】
前記半導体基板に前記不揮発性メモリの書き換えを行う為の周辺回路を構成するトランジスタを形成する工程を有し、
前記周辺回路を形成するトランジスタを形成する工程を、前記第１のトランジスタを形成する工程と兼用することを特徴とする請求項２１乃至２４のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き込み及び消去が可能である不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、半導体基板の表層部にＮ+型層が形成されており、このＮ+型層上にトンネル酸化膜を介してフローティングゲートが形成されている。そして、このフローティングゲートとＮ+型層との間にトンネル電流を流し、フローティングゲートに電子を注入、又は流出させることにより、書き込み、又は消去を行う。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記したＮ+型層は、ソース領域やドレイン領域に高電圧を印加したときに、ソース・ドレイン領域から発生する空乏層端の高電界部で生じるバンド間トンネルによるホットホール注入を回避するために、通常、トンネル酸化膜と完全に重なるように形成される。
【０００４】
したがって、ＥＥＰＲＯＭの製造工程では、フローティングゲートをマスクとしたイオン注入により、ソース・ドレイン領域を自己整合的に形成する工程と、この工程とは別にトンネル酸化膜の下側にＮ+型層を形成する工程が必要である。
【０００５】
また、読み出し時には、書き換えでダメージを受けたトンネル酸化膜下を電子が通過するために、チャネルホットエレクトロン現象で誤って、フローティングゲートに電子が注入されることがある。また、トンネル酸化膜中のトラップ準位に電子が捕獲されることもある。このため、読み出し時において、しきい値（Ｖｔ）が変動することによるリードディスターブが起きてしまうという問題がある。
【０００６】
この対策方法として、書き換え時と読み出し時において、ソース・ドレインを反転させる方法や、特開平２−２９２８７０号公報のように３層のゲート構造として、消去時は消去専用ゲートと浮遊ゲート間でのトンネル電流によって行い、ゲート膜へのダメージを回避する方法とがある。
【０００７】
しかしながら、前者では、周辺の回路構造が複雑となり、また、後者では、素子の構造が複雑化し、専用工程も必要となる。したがって、どちらの場合においても、製造工程が煩雑となってしまう。
【０００８】
本発明は上記点に鑑みて、リードディスターブの発生を抑制することができる新規な構造の不揮発性半導体記憶装置を提供することを目的とする。また、不揮発性半導体記憶装置の製造工程の削減を図ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の一領域に形成されたデータの書き込み及び消去を行う為の書き換え用トランジスタ（２００）と、半導体基板の一領域を除く領域に形成されたデータの読み出しを行う為の読み出し用トランジスタ（１００）とを備え、書き換え用トランジスタ（２００）は、半導体基板（１）上のトンネル絶縁膜（１５、７３）と、トンネル絶縁膜（１５、７３）上に形成されたフローティングゲート（９、７１）と、半導体基板（１）の表層部のうち、フローティングゲート（９、７１）の両側に形成されたソース領域（１６）及びドレイン領域（１７）とを有して構成され、読み出し用トランジスタは、半導体基板（１）上のゲート絶縁膜（３、７２）と、ゲート絶縁膜（３、７２）上に書き換え用トランジスタから延びて形成されたフローティングゲート（９、７１）と、半導体基板（１）の表層部のうち、フローティングゲート（９、７１）の両側に形成されたソース領域（１０）及びドレイン領域（１１）とを有して構成されており、ゲート絶縁膜（３、７２）は、トンネル絶縁膜（１５、７３）よりも厚いことを特徴としている。
【００１０】
このように、書き換え用トランジスタと、読み出し用トランジスタとを備える構造とすることで、従来の構造において、書き換え時と読み出し時とに使用されていたトンネル絶縁膜を、書き換え用のトンネル絶縁膜と、読み出し用のゲート絶縁膜とに分けることができる。これにより、読み出し時において、書き換え時にダメージを受けたトンネル絶縁膜を使用しないようにすることができる。このことから、読み出し時でのＶｔ変動などによるリードディスターブの発生を抑制することができる。
【００１１】
請求項２に記載の発明では、書き換え用トランジスタ（２００）におけるフローティングゲート（９、７１）のゲート長は、読み出し用トランジスタ（１００）におけるフローティングゲート（９、７１）のゲート長よりも短いことを特徴としている。
【００１２】
請求項３に記載の発明では、書き換え用トランジスタ（２００）において、フローティングゲート（９、７１）の下で、ソース領域（１６）と、ドレイン領域（１７）とがつながっていることを特徴としている。
【００１３】
これによっても、データを消去する際において、トンネル絶縁膜の下側に空乏層の端部が存在しないので、空乏層端の高電界部で生じるバンド間トンネル現象を回避することができる。
【００１４】
なお、フローティングゲート（９、６０）の下側でソース領域（１６）とドレイン領域（１７）とが直接つながっている構造でなくても、ソース領域（１６）及びドレイン領域（１７）と半導体基板（１）の表層部との間に電界緩和層（８２、８５）を形成している場合、この電界緩和層（８２、８５）がつながった構造とすることもできる。
【００１６】
ゲート絶縁膜（３、７２）の膜厚は、書き込み時にてトンネル電流が流れないように、例えば、書き込み電圧が印加されたとき、ゲート絶縁膜の電界強度が７．５ＭＶ／ｃｍとなる膜厚にするのが好ましい。具体的には、書き込み電圧が１２．５Ｖ以下の場合では、膜厚を１６．７ｎｍ以上とすることができる。
【００１７】
また、請求項６に記載の発明では、読み出し用トランジスタ（１００）は、半導体基板（１）上にゲート絶縁膜（３）を介して形成されたコントロールゲート（５）と、半導体基板（１）の表層部のうち、フローティングゲート（９）の下のチャネル領域（１２）とを有しており、フローティングゲート（９）及びコントロールゲート（５）は並列にチャネル領域（１２）と容量結合していることを特徴としている。
【００１８】
これにより、読み出し時における読み出し用トランジスタ（１００）でのＶｔはコントロールゲート（５）下のチャネル不純物量で固定される。このことから、消去時にフローティングゲート（９）が過剰消去されても、読み出し時に読み出しを行わないセルがオン状態になることを防ぐことができる。
【００１９】
また、請求項７のように、半導体基板（１）の一領域に形成されたデータの書き込み及び消去を行う為の書き換え用トランジスタ（２００）と、半導体基板（１）のうち、一領域を除く領域に形成されたデータの読み出しを行う為の読み出し用トランジスタ（１００）とを備え、書き換え用トランジスタ（２００）は、半導体基板（１）上のトンネル絶縁膜（６５）と、トンネル絶縁膜（６５）上に形成されたフローティングゲート（６０）と、半導体基板（１）の表層部のうち、フローティングゲート（６０）の両側に形成されたソース領域（１６）及びドレイン領域（１７）とを有して構成され、読み出し用トランジスタ（１００）は、半導体基板（１）上の第１のゲート絶縁膜（６４）及び第２のゲート絶縁膜（６３）と、第１のゲート絶縁膜（６４）上に書き換え用トランジスタから延びて形成されたフローティングゲート（６０）と、第２のゲート絶縁膜（６３）上に形成されたコントロールゲート（６１）とを有して構成されており、第１のゲート絶縁膜（６４）の膜厚はトンネル絶縁膜（６５）の膜厚と等しくなっており、第２のゲート絶縁膜（６３）の膜厚は書き換え時に印加される電圧で第２の絶縁膜（６３）にてトンネル電流が流れない膜厚となっている構造とすることもできる。
【００２０】
これにより、読み出し時において、書き換え時にダメージを受けたトンネル絶縁膜を使用しないようにすることができる。このことから、読み出し時でのＶｔ変動などによるリードディスターブの発生を抑制することができる。
【００２１】
また、請求項７においては、第２のゲート絶縁膜（６３）の膜厚を、第１のゲート絶縁膜（６４）よりも厚くすることができる。さらに、フローティングゲート（６０）とコントロールゲート（６１）とを並列にチャネル領域（１２）と容量結合させた構造とすることもできる。
【００２２】
これにより、読み出し時における読み出し用トランジスタでのＶｔはコントロールゲート下のチャネル不純物量で固定される。このことから、消去時にフローティングゲートが過剰消去されても、読み出し時に読み出しを行わないセルがオン状態になることを防ぐことができる。
【００２３】
第２のゲート絶縁膜（６３）の膜厚は、例えば、書き込み時にてトンネル電流が流れないように、例えば、書き込み電圧が印加されたとき、第２のゲート絶縁膜の電界強度が７．５ＭＶ／ｃｍとなる膜厚にするのが好ましい。具体的には、書き込み電圧が１２．５Ｖ以下の場合では、膜厚を１６．７ｎｍ以上とすることができる。
【００２６】
請求項１２に記載の発明では、書き換え用トランジスタ（２００）において、フローティングゲート（６０）の下で、ソース領域（１６）と、ドレイン領域（１７）とがつながっていることを特徴としている。
【００２７】
これによっても、データを消去する際において、トンネル絶縁膜の下側に空乏層の端部が存在しないので、空乏層端の高電界部で生じるバンド間トンネル現象を回避することができる。
【００２８】
なお、フローティングゲート（９、６０）の下側でソース領域（１６）とドレイン領域（１７）とが直接つながっている構造でなくても、ソース領域（１６）及びドレイン領域（１７）と半導体基板（１）の表層部との間に形成されている電界緩和層（８２、８５）がつながった構造とすることもできる。
【００２９】
また、請求項１３のように、記書き換え用トランジスタ（２００）と読み出し用トランジスタ（１００）とがフィールド絶縁膜（２）にて分離されている構造とすることができる。
【００３０】
また、請求項１４のように、トンネル絶縁膜（１５、６５、７３）の膜厚は例えば１０ｎｍ以上１２ｎｍ以下とすることが好ましい。
【００３１】
また、請求項１５に記載の発明では、半導体基板（１）を用意し、半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、第２の領域（Ｙ）上にトンネル絶縁膜（１５、７３）を形成する工程と、第１の領域（Ｘ）上に、トンネル絶縁膜（１５、７３）よりも厚いゲート絶縁膜（３、７２）を形成する工程と、トンネル絶縁膜（１５、７３）と、ゲート絶縁膜（３、７２）との上にフローティングゲート（９、７１）を形成する工程と、半導体基板上で、フローティングゲート（９、７１）に隣接してコントロールゲート（５、７０）を形成する工程とを有することを特徴としている。
【００３２】
これにより、リードディスターブを向上させるために特別な構造にする必要が無く、特別な構造を形成するための工程を追加する必要がない。したがって、従来よりも製造工程を削減することができ、コストを低下させることができる。
【００３３】
また、請求項１６のように、第１の領域（Ｘ）と第２の領域（Ｙ）とを除く領域上にコントロールゲート（７０）を形成し、コントロールゲート（７０）の上にフローティングゲート（７１）を形成することもできる。
【００３４】
請求項１７に記載の発明では、半導体基板（１）を用意し、半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、第１の領域（Ｘ）上にゲート絶縁膜（３）を形成する工程と、第２の領域（Ｙ）上にトンネル絶縁膜（１５）を形成する工程と、ゲート絶縁膜（３）の一領域上にコントロールゲート（５）を形成する工程と、トンネル絶縁膜（１５）上からゲート絶縁膜（３）のうち一領域を除く領域と、コントロールゲート（５）との上に至ってフローティングゲート（９）を形成する工程と、第１の領域（Ｘ）に、ソース領域（１０）とドレイン領域（１１）とを形成すると共に、フローティングゲート（９）とコントロールゲート（５）との下側にチャネル領域（１２）を形成する工程とを有することを特徴としている。
【００３５】
これによっても、リードディスターブを向上させるために特別な構造にする必要が無く、特別な構造を形成するための工程を追加する必要がない。また、さらに、コントロールゲートの下側にもチャネル領域を形成することで、コントロールゲートをチャネル領域と容量結合させていることから、消去時にフローティングゲートが過剰消去されても、読み出し時に読み出しを行わないセルがオン状態になることを防ぐことができる。
【００３６】
請求項１８に記載の発明では、半導体基板（１）を用意し、半導体基板（１）のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、第１の領域（Ｘ）上に第１及び第２のゲート絶縁膜（６３、６４）を形成する工程と、第２の領域（Ｙ）上にトンネル絶縁膜（６５）を形成する工程と、トンネル絶縁膜（６５）上から第１のゲート絶縁膜（６４）上に至ってフローティングゲート（６０）を形成する工程と、第１の領域（Ｘ）にて、第２のゲート絶縁膜（６３）とフローティングゲート（６０）との上に、コントロールゲート（６１）を形成する工程と、第１の領域（Ｘ）において、ソース領域（１０）とドレイン領域（１１）とを形成すると共に、フローティングゲート（６０）と、コントロールゲート（６１）との下側にチャネル領域（３）を形成する工程とを有することを特徴としている。
【００３７】
これにより、リードディスターブを向上させるために特別な構造にする必要が無く、特別な構造を形成するための工程を追加する必要がない。また、さらに、コントロールゲートの下側にもチャネル領域を形成することでコントロールゲートをチャネル領域と容量結合させていることから、消去時にフローティングゲートが過剰消去されても、読み出し時に読み出しを行わないセルがオン状態になることを防ぐことができる。
【００３８】
請求項１９に記載の発明では、フローティングゲート（９、７１）を形成する工程では、第２の領域（Ｙ）におけるフローティングゲートのゲート長が、第１の領域（Ｘ）におけるフローティングゲートのゲート長よりも短くなるように、フローティングゲートを形成することを特徴としている。
【００４０】
また、請求項２０に記載の発明では、第２の領域（Ｙ）にて、半導体基板（１）の表層部のうち、フローティングゲート（９、６０、７１）の両側にソース領域（１６）と、ドレイン領域（１７）とを形成する工程を有し、第２の領域（Ｙ）にて、ソース領域（１６）と、ドレイン領域（１７）とを形成する工程で、フローティングゲート（９、６０、７１）の下で、ソース領域（１６）と、ドレイン領域（１７）とがつながるように形成することを特徴としている。
【００４１】
これにより、従来では、ソース領域、ドレイン領域の形成工程と別にトンネル絶縁膜の下側に形成していたＮ+型層を形成する工程を削除することができる。
【００４２】
請求項２１に記載の発明では、半導体基板（１）のうち、不揮発性メモリを形成するメモリ領域と、第１の電界効果型トランジスタを形成する第１のトランジスタ領域と、第２の電界効果型トランジスタを形成する第２のトランジスタ領域とを素子分離すると共に、メモリ領域のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、半導体基板（１）上に第１の絶縁膜を形成することにより、メモリ領域の第１の領域（Ｘ）上に第１のゲート絶縁膜（３、６３、７２）を形成すると共に、第１のトランジスタ領域上に第２のゲート絶縁膜（４０、６３、７８）を形成する工程と、半導体基板（１）上に第２の絶縁膜を形成することにより、メモリ領域の第２の領域（Ｙ）上にトンネル絶縁膜（１５、６５、７３）を形成すると共に、第２のトランジスタ領域上に第３のゲート絶縁膜（３０、６６、７５）を形成する工程と、メモリ領域にコントロールゲート（５、６１、７０）を形成する工程と、メモリ領域にフローティングゲート（９、６０、７１）を形成する程と、第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、第２のトランジスタ領域に第２のゲート電極を（３１、３２）形成する工程と、メモリ領域の第１の領域（Ｘ）及び第２の領域（Ｙ）と、第１及び第２のトランジスタ領域とにソース、ドレイン領域（１０、１１、１６、１７、３６、３７、４７、４８）を同一の工程で形成する工程とを有することを特徴としている。
【００４３】
これにより、メモリ領域でのトンネル絶縁膜の形成工程と、第２のトランジスタ領域での第３のゲート絶縁膜の形成工程とを兼用できる。また、メモリ領域の第１の領域及び第２の領域でのソース、ドレイン領域の形成工程と、第１及び第２のトランジスタ領域でのソース、ドレイン領域の形成工程とを兼用することができる。
【００４４】
このように、不揮発性メモリにのみに行う特別な工程を削減できるので、このように、他の回路素子の製造工程と兼用して不揮発性半導体記憶装置を形成することができる。これにより、不揮発性半導体記憶装置の製造工程を削減できる。
【００４５】
なお、第１のトランジスタとして、例えば、５Ｖ以上の電源電圧に対応するアナログ回路の一部のトランジスタを用い、第２のトランジスタとして、例えば、３．３Ｖ以下の電源電圧に対応するデジタル回路の一部のトランジスタを用いることができる。
【００４６】
また、請求項２２に記載の発明では、半導体基板（１）のうち、不揮発性メモリを形成するメモリ領域と、キャパシタを形成するキャパシタ領域と、第１の電界効果型トランジスタを形成する第１のトランジスタ領域と、第２の電界効果型トランジスタを形成する第２のトランジスタ領域とを素子分離すると共に、メモリ領域のうち、データの読み出しを行う為の読み出し用トランジスタを形成する第１の領域（Ｘ）と、データの書き込み及び消去を行う為の書き換え用トランジスタを形成する第２の領域（Ｙ）とを素子分離する工程と、半導体基板（１）上に第１の絶縁膜を形成することにより、メモリ領域の第１の領域（Ｘ）上に第１のゲート絶縁膜（３、６３、７２）を形成すると共に、第１のトランジスタ領域上に第２のゲート絶縁膜（４０、６３、７８）を形成する工程と、半導体基板上に第２の絶縁膜を形成することにより、メモリ領域の第２の領域（Ｙ）上にトンネル絶縁膜（１５、６５、７３）を形成すると共に、第２のトランジスタ領域上に第３のゲート絶縁膜（３０、６６、７５）を形成する工程と、半導体基板（１）上に第１の電極層をパターニングすることにより、メモリ領域においてコントロールゲート（５、６１、７０）を形成すると共に、キャパシタ領域において下部電極（５０）を形成する工程と、半導体基板（１）上に第２の電極層をパターニングすることにより、メモリ領域においてフローティングゲート（９、６０、７１）を形成すると共に、キャパシタ領域において上部電極（５１）を形成する工程と、第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程と、メモリ領域の第１の領域（Ｘ）及び第２の領域（Ｙ）と、第１及び第２のトランジスタ領域とにソース、ドレイン領域（１０、１１、１６、１７、３６、３７、４７、４８）を同一の工程で形成する工程とを有することを特徴としている。
【００４７】
これにより、メモリ領域でのコントロールゲートの形成工程と、キャパシタ領域での下部電極の形成工程とを兼用することができると共に、メモリ領域でのフローティングゲートの形成工程と、キャパシタ領域での上部電極の形成工程とを兼用することができる。
【００４８】
さらに、請求項２３に示すように、メモリ領域にコントロールゲート（５、６１、７０）を形成する工程と、第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程とを同一工程で行い、かつ、メモリ領域にフローティングゲート（９、６０、７１）を形成する工程と、第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程とを同一工程で行うことでさらに、不揮発性半導体記憶装置の製造工程を削減することができる。
【００４９】
また、請求項２４に示すように、メモリ領域においてフローティングゲート（９、６０、７１）を形成する工程と、第１のトランジスタ領域に第１のゲート電極（４１、４２、６８、６９）を形成する工程と、第２のトランジスタ領域に第２のゲート電極（３１、３２）を形成する工程とを同一工程で行うことでも、さらに、不揮発性半導体記憶装置の製造工程を削減することができる。
【００５０】
請求項２５に記載の発明では、半導体基板に不揮発性メモリの書き換えを行う為の周辺回路を構成するトランジスタを形成する工程を有し、周辺回路を形成するトランジスタを形成する工程を、第１のトランジスタを形成する工程と兼用することを特徴としている。
【００５１】
これにより、さらに、不揮発性半導体記憶装置の製造工程を削減することができる。
【００５２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００５３】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態を適用したＥＥＰＲＯＭの平面図を図１（ａ）に示す。また、図１（ａ）中のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面をそれぞれ図１（ｂ）、図２（ａ）、図２（ｂ）に示す。
【００５４】
図１（ａ）に示すように、このＥＥＰＲＯＭは、読み出しを行う為の読み出し用トランジスタ１００を構成する領域Ｘと、書き込み及び消去を行う為の書き換え用トランジスタ２００を構成する領域Ｙとが半導体基板１上に形成されている。
【００５５】
そして、これらの領域Ｘ、領域Ｙは図１（ｂ）に示すように、半導体基板１の表層部に形成されたフィールド絶縁膜としてのＳＴＩ（Shallow Trench Isolation）膜２により分離されている。また、半導体基板１上にコントロールゲート５とフローティングゲート９とが形成されている。
【００５６】
領域Ｘでは、Ｐ型Ｓｉ基板１ａ上にＰ型ウェル１ｂが形成されている半導体基板１上にゲート絶縁膜としてのゲート酸化膜３が形成されている。このゲート酸化膜３は後に説明する書き換え時の電圧にてトンネル現象が起きないように膜厚が設定されており、本実施形態では、膜厚は例えば約２０ｎｍとしている。そして、このゲート酸化膜３上に１層目のポリシリコン膜４で構成されたコントロールゲート５が形成されている。さらに、このコントロールゲート５上に絶縁膜６及び酸化膜７を介して、２層目のポリシリコン膜８で構成されたフローティングゲート９が形成されている。
【００５７】
また、図２（ａ）に示すように、フローティングゲート９はコントロールゲート５の上側だけでなく、ゲート酸化膜３に接した状態となるように、例えば、コントロールゲート５の図中の左側にも形成されている。そして、Ｐ型ウェル１ｂの表層のうち、ゲート酸化膜３の下側は、Ｎ+型層に占有されておらず、チャネル領域１２となっている。このとき、コントロールゲート５とフローティングゲート９とは並列に、このチャネル領域１２と容量結合している。言い換えると、コントロールゲート５とフローティングゲート９とのそれぞれの下側にチャネル領域１２が形成されている。
【００５８】
また、これらのゲート電極の両側に位置するＰ型ウェル１ｂの表層には、Ｎ+型層からなるソース・ドレイン領域１０、１１が形成されており、そして、これらのソース・ドレイン領域１０、１１上にはコンタクトとして、例えばタングステンプラグ１３、１４が形成されている。
【００５９】
一方、領域Ｙは、図１（ｂ）に示すように、半導体基板１上にゲート酸化膜３よりも膜厚が薄いトンネル絶縁膜としてのトンネル酸化膜１５が形成されている。なお、このトンネル酸化膜１５はトンネル現象が起きるように設定されている膜である。ここでは、膜厚を例えば約１０ｎｍとしている。トンネル酸化膜１５の膜厚は、本発明者の行った実験結果から、電荷保持の観点からでは、１０ｎｍ以上必要であり、書き換え速度の観点からでは、１２ｎｍ以下とすることが望ましい。
【００６０】
そして、このトンネル酸化膜１５上に領域Ｘから延びて形成されているフローティングゲート９を有している。また、図２（ｂ）に示すように、このフローティングゲート９の両側に位置するＰ型ウェル１ｂの表層には、Ｎ+型層からなるソース・ドレイン領域１６、１７が形成されており、トンネル酸化膜１５の下側をチャネル領域１８としている。そして、ソース・ドレイン領域１６、１７の上には、コンタクトして例えばタングステンプラグ１９、２０が形成されている。
【００６１】
なお、半導体基板１上に形成されているフローティングゲート９のゲート長（ソース領域１６とドレイン領域１７とを結ぶ方向の長さ）９ａは、領域Ｘのフローティングゲート９のゲート長９ｂよりも短くなっている。そして、フローティングゲート９のゲート長９ａは、ソース・ドレイン領域１６、１７に書き換え用の電圧が印加されたとき、ソース領域１６端部若しくはドレイン領域１７端部から紙面左右方向に延びる空乏層幅の２倍以下となるように設定されている。
【００６２】
また、チャネル領域１８のチャネル幅は後に説明する消去が行えるように適当に設定している。
【００６３】
このＥＥＰＲＯＭは上記の構造を単一セルとしており、この単一セルを複数併用して使用することができる。
【００６４】
そして、このＥＥＰＲＯＭの書き込み、消去、読み出しは次のようにして行う。
【００６５】
書き込みを行うには、例えば、読み出し用トランジスタ１００領域の領域Ｘのソース・ドレイン領域１０、１１の電位をオープンとし、書き込み用トランジスタ領域の領域Ｙのソース・ドレイン領域１６、１７及び半導体基板１の電位をＧＮＤとする。そして、コントロールゲート５に１２Ｖの高電圧を印加する。すると領域Ｙでは、トンネル酸化膜１５に高電圧がかかるので、チャネル領域１８からフローティングゲート９に電子が注入され、スレッショールド電圧（Ｖｔ）が上がる。なお、書き込み電圧は１０〜１３Ｖの間とすることが好ましい。
【００６６】
一方、消去では、書き込み動作を次のように変更する。コントロールゲート５をＧＮＤとし、領域Ｙのソース・ドレイン領域１６、１７に１２Ｖの高電圧を印加する。このとき、領域Ｙでのフローティングゲート９のゲート長９ａは、ドレイン領域１７端部から延びる空乏層幅の２倍以下であることから、フローティングゲート９下のチャネル領域１８では、パンチスルーが起きる。つまり、これらの空乏層がフローティングゲート９下でつながった状態となる。このため、このチャネル領域１８もソース・ドレイン領域１６、１７と同様に高電圧が印加された状態となる。したがって、フローティングゲート９からチャネル領域１８に電子が注入され、Ｖｔが下がる。
【００６７】
また、読み出しでは、コントロールゲート５に低電圧を印加し、領域Ｙのソース・ドレイン領域をオープンとし、半導体基板１をＧＮＤとする。そして、領域Ｘのソース領域をＧＮＤ、ドレイン領域に約１Ｖの電圧を印加する。このとき、領域Ｘにて電流が流れるかどうかで「１」「０」を区別する。
【００６８】
また、上記した書き込み方法において、領域Ｙのソース領域に５Ｖより高い電圧を印加するように変更することで、チャネルホットエレクトロン（ＣＨＥ）による書き込みを行うことも可能である。
【００６９】
なお、上記した書き込み動作と消去動作とを入れ替えても良い。すなわち、上記での書き込みを行ってフローティングゲート９に電子が注入された状態を消去の状態とし、上記での消去時のフローティングゲート９から電子が引き抜かれた状態を書き込み時の状態としても良い。
【００７０】
このように、読み出し用トランジスタ１００を構成する領域Ｘと、書き換え用トランジスタ２００を構成する領域Ｙとを形成し、領域Ｘと領域ＹとをＳＴＩ膜２により完全に分離する構造とすることで、従来の構造において、書き換え時と読み出し時とに使用されていたトンネル絶縁膜を、書き換え用のトンネル絶縁膜１５と、読み出し用のゲート絶縁膜３とに分けることができる。これにより、読み出し時において、トンネル酸化膜１５に一切の電荷の作用を無くすことができる。したがって、書き換え時にダメージを受けたトンネル絶縁膜を使用することがないので、リードディスターブ耐性を向上させることができる。
【００７１】
このことから、リードディスターブ対策のための専用の構造、及び製造工程を不要とすることができる。
【００７２】
また、複数のセルを一体で消去を行った場合、消去時に、セルによっては、フローティングゲートが過剰消去されることがある。しかしながら、領域Ｘでは、コントロールゲート５とフローティングゲート９とのそれぞれの下側にチャネル領域１２が形成されていることから、領域ＸでのＶｔはコントロールゲート５下のチャネル不純物量で固定されている。このため、過剰消去が発生しても、読み出し時に読み出しを行わないセルがオン状態になることを防ぐことができる。
【００７３】
なお、領域Ｘの構造は、本実施形態の構造に限定されず、上記したように過剰消去対策のために、領域Ｘのコントロールゲート５下にチャネル領域１２が形成されていれば他の構造とすることもできる。
【００７４】
また、領域Ｙでのフローティングゲート９のゲート長９ａは、ソース領域１６端部若しくはドレイン領域１７端部から延びる空乏層幅の２倍以下に設定していることから、消去する際において、領域Ｙのソース領域１６とドレイン領域１７とに同時に書き換え電圧を印加したとき、チャネル領域１８全体を空乏化させることができる。したがって、空乏層端部を存在させないことから、空乏層端の高電界部で生じるバンド間トンネル現象を回避することができ、ホットホール注入によるトンネル絶縁膜のダメージを軽減させることができる。
【００７５】
このことから、ＥＥＰＲＯＭの製造工程において、トンネル絶縁膜の下にＮ+型層を形成するための工程が不要となり、このＮ+型層を形成する工程を削除することができる。
【００７６】
次にこのように構成されるＥＥＰＲＯＭの製造工程を説明する。但し、ここでは、アナログ回路とデジタル回路とが混載された半導体基板にこのＥＥＰＲＯＭを搭載した場合を例に挙げて説明する。
【００７７】
図３（ａ）〜（ｃ）、図４（ａ）、（ｂ）、図５（ａ）、（ｂ）に製造工程を示す。これらの図には、中央よりやや左側の領域から右に向かって、ＥＥＰＲＯＭが形成されるＥＥＰＲＯＭ領域のＡ−Ａ’断面（図１（ａ）参照）と、例えば３．３Ｖ以下の電源電圧に対応するデジタル回路のＭＯＳトランジスタが形成されるＬＶ領域と、例えば５Ｖ以上の電源電圧に対応するアナログ回路の一部のＭＯＳトランジスタが形成されるＨＶ領域と、キャパシタが形成されるキャパシタ領域とを示す。また、図の左側に、ＥＥＰＲＯＭ領域のＢ−Ｂ’断面（領域Ｘ）と、Ｃ−Ｃ’断面（領域Ｙ）とについても示す（図１（ａ）参照）。
【００７８】
〔図３（ａ）、（ｂ）に示す工程〕
Ｐ型Ｓｉ基板１ａを用意し、このＰ型Ｓｉ基板１ａの表層部に一般的な工程により、所定領域にＳＴＩ膜２を形成する。そして、Ｐ型Ｓｉ基板１ａの表層部にＰ型ウェル１ｂ層及びＮ型ウェル層１ｃを形成する。また、図示しないが、後の工程にて形成されるＨＶ領域のＮ型チャネルトランジスタでのチャネル領域４４の不純物濃度の調整を行うと共に、領域Ｘにおいてもチャネル領域の不純物濃度を調整する。
【００７９】
〔図３（ｃ）に示す工程〕
次にＰ型Ｓｉ基板１ａ、Ｐ型ウェル１ｂ層及びＮ型ウェル層１ｃからなる半導体基板１上に例えば熱酸化により酸化膜２１を形成し、さらにこの酸化膜２１上に１層目のポリシリコン膜４を成膜する。なお、この酸化膜２１は、ＥＥＰＲＯＭ領域の領域Ｘでのゲート酸化膜３及び、後の工程にて形成されるＨＶ領域のゲート酸化膜４０として用いるので、読み出し時に例えば１２Ｖの電圧を印加した場合、領域Ｘにてトンネル現象が起きないように、膜厚を例えば２０ｎｍとする。続いて、ポリシリコン膜４の上にＳｉＯ2膜、ＳｉＮ膜、ＳｉＯ2膜の順に誘電膜２２を堆積する。なお、以下では、この誘電膜２２をＯＮＯ膜２２と呼ぶ。このＯＮＯ膜２２は、後の工程にて形成されるキャパシタの下部電極５０と上部電極５１との間の誘電膜５２と、ＥＥＰＲＯＭのフローティングゲート９とコントロールゲート５との絶縁分離用の絶縁膜６となる。
【００８０】
〔図４（ａ）に示す工程〕
そして、ポリシリコン膜４下の酸化膜２１をストッパーとして、ＯＮＯ膜２２及び１層目のポリシリコン膜４のドライエッチング等を行い、ＥＥＰＲＯＭのコントロールゲート５及び絶縁膜６と、ＨＶ領域のゲート電極４１、４２と、キャパシタ領域の下部電極５０及び誘電膜５２を形成する。
【００８１】
〔図４（ｂ）に示す工程〕
次に、ＥＥＰＲＯＭの領域Ｙ及びＬＶ領域において、半導体基板１上のゲート酸化膜３を除去する。そして、ゲート酸化膜３を除去した半導体基板１上に、熱酸化等により、膜厚が例えば１０ｎｍの酸化膜を成膜することで、領域Ｙではトンネル酸化膜１５を、ＬＶ領域では、ＬＶ用のゲート酸化膜３０を形成する。このとき、ＯＮＯ膜２２上では、ＳｉＮの酸化速度が十分遅いため、酸化膜はほとんど成長しないが、ＥＥＰＲＯＭ領域のコントロールゲート５の側面にも同時に膜厚が例えば２０ｎｍの酸化膜７を形成する。なお、この酸化膜７もコントロールゲート５とフローティングゲート９との絶縁に用いる。
【００８２】
その後、半導体基板１上に２層目のポリシリコン膜８を成膜する。
【００８３】
〔図５（ａ）に示す工程〕
２層目のポリシリコン膜８を成膜した後、ホトリソグラフィー及びエッチング工程にて、このポリシリコン膜８を選択的にエッチングすることで、ＥＥＰＲＯＭ領域のフローティングゲート９と、ＬＶ領域のゲート電極３１、３２と、キャパシタ領域の上部電極５１とを形成する。このとき、領域Ｘでは、フローティングゲート９がゲート酸化膜３と接するように、コントロールゲート５の側面側にも位置するようにパターニングする。また、領域Ｙでは、後の工程にて形成されるソース・ドレイン領域１６、１７に書き換え電圧を印加したとき、パンチスルーが起きて、チャネル領域１８全体が空乏化するように、ゲート長９ａをソース領域１６端部若しくはドレイン領域１７端部から発生する空乏層幅の２倍以下となるように設定する。なお、本実施形態では、フローティングゲート９のゲート長を例えば、０．３６ｎｍよりも小さくしている。
【００８４】
〔図５（ｂ）に示す工程〕
続いて、ホトリソグラフィー工程及びイオン注入により、ＬＶ領域及びＨＶ領域のそれぞれのチャネル領域３３、３４、４３のチャネル領域の不純物濃度を調整する。このとき、ＬＶ領域のＮチャネルトランジスタでは、後の工程にて形成するソース・ドレイン領域のパンチスルー耐圧を確保するために、パンチスルーストップ層としてのＰ型注入領域３５を形成する。一方、領域Ｙ上では、マスクを形成し、後の工程にて形成されるソース・ドレイン領域１６、１７に書き換え電圧を印加したとき、パンチスルーが起きるように、Ｐ型注入領域３５を形成しない。
【００８５】
その後、図示しないが、膜厚が例えば１０ｎｍのチャネリング防止用の酸化膜をＰ型Ｓｉ基板表面に形成する。続いて、それぞれの領域のゲート構造をマスクとして、例えば、Ａｓイオンを１×１０15ｃｍ-2より多いドーズ量にて注入し、例えば、Ｎ2雰囲気中で８００〜１０００℃で熱処理することで、ＥＥＰＲＯＭの領域Ｘでのソース・ドレイン領域１０、１１と、領域Ｙでのソース・ドレイン領域１６、１７と、ＬＶ領域のＮ型チャネルトランジスタでのソース・ドレイン領域３６、３７と、ＨＶ領域でのＮ型チャネルトランジスタでのソース・ドレイン領域４７、４８とを形成する。また、同様にイオン注入により、Ｐ+型層を半導体基板１の表層部に形成することで、ＬＶ領域及びＨＶ領域のＰ型チャネルトランジスタのそれぞれに、ソース・ドレイン領域３８、３９、４５、４６を形成する。なお、このとき、ＨＶ領域のオン耐圧（スナップバック耐圧）がＥＥＰＲＯＭの書き込み電圧以上となるように、ＨＶ領域のソース・ドレイン領域４５、４６、４７、４８の不純物濃度プロファイルを調整する。
【００８６】
そして、図示しないが、一般的な工程により、ゲート保護膜、層間膜、タングステンプラグ等のコンタクト、配線、及び保護膜を形成することで、図１（ａ）、（ｂ）、図２（ａ）、（ｂ）に示される構造のＥＥＰＲＯＭを含む半導体装置が完成する。
【００８７】
このように、本実施形態では、ＥＥＰＲＯＭにのみに行う特別な工程を行うことなく、不揮発性半導体記憶装置を形成することができる。
【００８８】
また、ＨＶ領域とＬＶ領域とでは、ＨＶ領域の方が高電圧であり、ＬＶ領域の方が低電圧である。したがって、ＨＶ領域のゲート酸化膜は厚く、ＬＶ領域のゲート酸化膜は薄く形成される。このことから、図３（ｃ）、図４（ａ）、（ｂ）に示すように領域Ｘのゲート酸化膜３は、ＨＶ領域のゲート酸化膜４０と同一の形成工程にて形成することができる。また、図４（ｂ）に示すように、領域Ｙのトンネル酸化膜１５は、ＬＶ領域のゲート酸化膜３０と同一の工程にて形成することができる。
【００８９】
さらにコントロールゲート５を１層目のポリシリコン膜４で形成し、フローティングゲート９を２層目のポリシリコン膜８で形成することから、コントロールゲート５の形成工程と、ＨＶ領域のゲート電極４１、４２の形成工程と、キャパシタの下部電極５０の形成工程とを兼用することができる。また、図４（ｂ）、図５（ａ）に示すように、フローティングゲート９の形成工程と、ＬＶ領域のゲート電極３１、３２の形成工程と、キャパシタの上部電極５１の形成工程とを兼用することができる。
【００９０】
また、図５（ｂ）に示すように、領域Ｘ、領域Ｙのそれぞれの領域でのソース・ドレイン領域１０、１１、１６、１７もＬＶ領域、ＨＶ領域でのソース・ドレイン領域３６、３７、４７、４８の形成工程と兼用することができる。
【００９１】
また、図示しないが、半導体基板１には、上記したセルだけでなく、書き換え等を行う為にセルの周辺に形成される周辺回路を構成するトランジスタも形成されている。この周辺回路を構成するトランジスタにおいても、ＨＶ領域の製造工程と兼用することもできる。
【００９２】
このように、本実施形態のＥＥＰＲＯＭは、トンネル絶縁膜の下にＮ+型層を形成するための工程が不要となり、このＮ+型層を形成する工程を削除することができる。また、ＥＥＰＲＯＭを形成するためのみに必要な製造工程を削減できるので、他の回路素子を構成する製造工程と兼用して製造することができる。したがって、ＥＥＰＲＯＭのコストを低下させることができる。
【００９３】
なお、ＥＥＰＲＯＭは電気的に書き換えが可能であることから、例えば、ＩＣチップの組み付け後、パッケージ過程における応力によるダイオード特性の変動によってアナログ回路特性が変動してしまったときの調整手段として用いるのに適している。また、近年では、マルチチップモジュールと呼ばれる従来１チップ化していたＩＣの回路ブロックを各ブロック毎に別チップとし、パッケージ上で組み合わせシステムを構成している。そのため、システム組み付け後の調整手段として用いるのにも適している。
【００９４】
したがって、本実施形態を適用した半導体装置の製造方法により得られたＥＥＰＲＯＭを、これらのような補正手段として、何度でも調整可能な調整用メモリとして混載することができる。
【００９５】
なお、本実施形態では、ゲート絶縁膜としてのゲート酸化膜３の膜厚を約２０ｎｍとしているが、書き替え電圧が印加されたとき、ゲート酸化膜３がトンネル電流を流さない膜厚であれば、他の膜厚にすることもできる。
【００９６】
ここで、ゲート酸化膜に印加された電界強度とゲート電流の大きさとの関係を調べた結果を図２０に示す。なお、ゲート電流値は、ゲート面積が２８０００μｍ2のときの値である。この結果より、電界強度が７．５ＭＶ／ｃｍ以下であれば、トンネル電流が流れないことがわかる。したがって、ゲート酸化膜３の膜厚は、書き換え電圧が印加されたとき、電界強度が７．５ＭＶ／ｃｍ以下となる膜厚にすれば良い。
【００９７】
また、本発明者は、例えば、書き換え電圧が１２．５Ｖのとき、電界強度が７．５ＭＶ／ｃｍ以下となるのは、膜厚が１６．７ｎｍ以上のときであることを実験より確認している。膜厚が１６．７ｎｍ以上のとき、書き換え電圧が１２．５Ｖよりも低い場合でも、電界強度が７．５ＭＶ／ｃｍ以下となる。したがって、書き換え電圧が１２．５Ｖ以下の場合であれば、ゲート酸化膜３の膜厚を１６．７ｎｍ以上とすることができる。
【００９８】
（第２実施形態）
本発明の第２実施形態を適用したＥＥＰＲＯＭの平面図を図６（ａ）に示す。また、図６（ａ）中のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面をそれぞれ図６（ｂ）、図７（ａ）、図７（ｂ）に示す。
【００９９】
本実施形態では、第１実施形態と異なり、図６（ｂ）に示すように、フローティングゲート６０を１層目のポリシリコン膜４にて構成し、コントロールゲート６１を２層目のポリシリコン膜８にて構成する。
【０１００】
また、領域Ｘにおいて、フローティングゲート６０下の第１のゲート絶縁膜としてのゲート酸化膜６４は、領域Ｙのトンネル酸化膜６５と同一の酸化膜６２により形成されている。そして、図７（ａ）に示すように、コントロールゲート６１は絶縁膜を介してフローティングゲート６０の上面及び側面を覆っている。また、コントロールゲート６１下の第２のゲート絶縁膜としてのゲート酸化膜６３はゲート酸化膜６４よりも膜厚は厚い。
【０１０１】
なお、コントロールゲート６１とフローティングゲート６０との間の絶縁膜は、絶縁膜６と、コントロールゲート６１下のゲート酸化膜６３がフローティングゲート６０の側面にまで延びるように形成されたものとにより構成されている。
【０１０２】
そして、領域Ｘでは、フローティングゲート６０とコントロールゲート６１とは並列にチャネル領域１２と容量結合している。言い換えると、フローティングゲート６０とコントロールゲート６１とのそれぞれの下側にチャネル領域１２が形成されている。
【０１０３】
なお、本実施形態では、このようにフローティングゲート６０の上面と側面とをコントロールゲート６１が覆っていたが、必ずしもこの構造に限定されない。フローティングゲート６０とコントロールゲート６１とが絶縁膜を介して接しており、これらが並列にチャネル領域１２と容量結合している構造であれば、他の構造とすることもできる。
【０１０４】
領域Ｙにおいては、第１実施形態と同様にコントロールゲートは形成されず、フローティングゲート６０が形成された構造であり、また、その他の構造についても第１実施形態と同様である。
【０１０５】
なお、本実施形態での書き込み、消去、及び読み出しは、第１実施形態と同様に行う。ただし、チャネルホットエレクトロンによる書き込みはできない。
【０１０６】
このような構造とすることで、第１実施形態と同様の効果が得られる。
【０１０７】
次に本実施形態の製造工程を図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）に示す。なお、第１実施形態と同様に、ＥＥＰＲＯＭが形成されるＥＥＰＲＯＭ領域のＡ−Ａ’断面（図６（ａ）参照）と、ＬＶ領域及びＨＶ領域と、キャパシタが形成されるキャパシタ領域とを示す。また、図の左側に、ＥＥＰＲＯＭ領域のＢ−Ｂ’断面（領域Ｘ）、Ｃ−Ｃ’断面（領域Ｙ）についても示す（図６（ａ）参照）。
【０１０８】
〔図８（ａ）、（ｂ）に示す工程〕
図３（ａ）、（ｂ）と同様に、Ｐ型Ｓｉ基板１ａの表層部にＳＴＩ膜２、Ｐ型ウェル１ｂ層及びＮ型ウェル層１ｃを形成する。
【０１０９】
〔図８（ｃ）に示す工程〕
次にＰ型Ｓｉ基板１ａ、Ｐ型ウェル１ｂ層及びＮ型ウェル層１ｃからなる半導体基板１上に例えば熱酸化により領域Ｘの第１のゲート絶縁膜としてのゲート酸化膜６４と、領域Ｙのトンネル酸化膜６５とに用いるための酸化膜６２を形成する。このとき、この酸化膜６２の膜厚は、第１実施形態と同様に、１０ｎｍ以上１２ｎｍ以下とする。さらに、この酸化膜６２の上に、図３（ｃ）と同様に、１層目のポリシリコン膜４とＯＮＯ膜２２とを成膜する。
【０１１０】
〔図８（ｄ）に示す工程〕
その後、１層目のポリシリコン膜４とＯＮＯ膜２２とのドライエッチング等を行い、ＥＥＰＲＯＭ領域のフローティングゲート６０及び絶縁膜６と、キャパシタ領域の下部電極５０及び誘電膜５２とを形成する。
【０１１１】
〔図９（ａ）に示す工程〕
続いて、半導体基板１上の酸化膜６２を除去する。
【０１１２】
〔図９（ｂ）に示す工程〕
そして、半導体基板１上に例えば、熱酸化により、約２０ｎｍの膜厚の酸化膜６３を形成する。なお、この酸化膜６３はＨＶ領域のゲート酸化膜として用いる。本実施形態においても、酸化膜６３の膜厚は、２０ｎｍでなくても、書き換え電圧が印加されたとき、電界強度が７．５ＭＶ／ｃｍ以下となる膜厚であれば良い。例えば、書き換え電圧が１２．５Ｖ以下の場合では、膜厚を１６．７ｎｍ以上となるように設定することができる。
【０１１３】
このとき、ＥＥＰＲＯＭ領域においてもフローティングゲート６０とコントロールゲート６１とを絶縁するために、フローティングゲート６０の側面に酸化膜６３を形成する。
【０１１４】
〔図９（ｃ）に示す工程〕
次に、ＬＶ領域における図９（ｂ）に示す工程にて形成した酸化膜６３を除去し、酸化膜６３を除去した半導体基板１上に、この酸化膜６３よりも膜厚が薄いゲート酸化膜６６を例えば熱酸化により形成する。
【０１１５】
〔図１０（ａ）に示す工程〕
さらに、ＬＶ領域のＮチャネルトランジスタにて、図５（ｂ）と同様に、パンチスルーストップ層としてのＰ型注入領域３５を形成する。
【０１１６】
〔図１０（ｂ）に示す工程〕
そして、半導体基板１上に２層目のポリシリコン膜８を成膜する。
【０１１７】
〔図１０（ｃ）に示す工程〕
続いて、図１０（ｂ）に示す工程にて形成したポリシリコン膜８を選択除去することで、ＥＥＰＲＯＭ領域のコントロールゲート６１と、ＬＶ領域のゲート電極３１、３２と、ＨＶ領域のゲート電極６８、６９と、キャパシタ領域の上部電極５１とを形成する。その後、図５（ｂ）と同様に、各領域のソース・ドレイン領域を形成し、図示しないが層間膜、タングステンプラグ等のコンタクト、必要な電極、及び保護膜を形成することで、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）に示されるＥＥＰＲＯＭを含む半導体装置が完成する。
【０１１８】
このように、本実施形態でも、ＥＥＰＲＯＭにのみに行う特別な工程を行うことなく、不揮発性半導体記憶装置を形成することができる。
【０１１９】
また、本実施形態では、領域Ｘ及び領域Ｙのフローティングゲート６０を１層目のポリシリコン膜４で形成し、領域Ｘのコントロールゲート６１を２層目のポリシリコン膜８で形成することから、図８（ｄ）に示すように、フローティングゲート６０の形成工程と、キャパシタの下部電極５０の形成工程とを兼用することができる。また、図１０（ｃ）に示すように、コントロールゲート６１の形成工程と、ＬＶ領域のゲート電極３１、３２と、ＨＶ領域のゲート電極６８、６９の形成工程と、キャパシタの上部電極５１の形成工程とを兼用することができる。  また、図１０（ｃ）に示す工程では、図５（ｂ）に示す工程と同様に、領域Ｘ、領域Ｙのそれぞれの領域でのソース・ドレイン領域１０、１１、１６、１７もＬＶ領域、ＨＶ領域でのソース・ドレイン領域３６、３７、４７、４８の形成工程と兼用することができる。
【０１２０】
本実施形態のＥＥＰＲＯＭは、ＥＥＰＲＯＭを形成するためのみに必要な製造工程を削減できるので、このように、他の回路素子を構成する製造工程と兼用して製造することができる。したがって、ＥＥＰＲＯＭのコストを低下させることができる。
【０１２１】
（第３実施形態）
本発明の第３実施形態を適用したＥＥＰＲＯＭの平面図を図１１（ａ）に示す。また、図１１（ａ）中のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面をそれぞれ図１１（ｂ）、図１２（ａ）、図１２（ｂ）に示す。
【０１２２】
本実施形態のＥＥＰＲＯＭは、第１実施形態と同様に、コントロールゲート７０を１層目のポリシリコン膜４にて構成し、フローティングゲート７１を２層目のポリシリコン膜８にて構成している。
【０１２３】
しかしながら、第１実施形態とは異なり、領域Ｘにはコントロールゲート７０は配置されていない構造となっている。
【０１２４】
具体的には、図１１（ｂ）に示すように、コントロールゲート７０は領域Ｘ及び領域Ｙから離れて、ＳＴＩ膜２上に形成されている。そして、このコントロールゲート７０上から、領域Ｘ及び領域Ｙの半導体基板１上まで延びるようにフローティングゲート７１が形成されている。そして、領域Ｙでは、図１２（ｂ）に示すように、フローティングゲート７１の下側に形成されたトンネル酸化膜７３を備え、領域Ｘでは、図１２（ａ）に示すように、フローティングゲート７１の下側に形成されたトンネル酸化膜７３よりも膜厚が厚いゲート酸化膜７２を備えている。その他の構成については、第１実施形態と同様であるので、説明を省略する。
【０１２５】
なお、本実施形態での書き込み、消去、及び読み出しは、第１実施形態と同様に行う。ただし、チャネルホットエレクトロンによる書き込みはできない。
【０１２６】
このような構造とすることで、第１実施形態と同様の効果が得られる。
【０１２７】
なお、本実施形態では、図１２（ａ）に示すように、第１及び第２実施形態と異なり、ゲート酸化膜７２上にフローティングゲート７１が形成されており、コントロールゲート７０が形成されていない。このため、データ消去時にフローティングゲート７１の電子が過剰に引き抜かれないように、ビット毎でＶｔ調整を行う。
【０１２８】
次に本実施形態の製造工程を図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）に示す。なお、第１実施形態と同様に、ＥＥＰＲＯＭが形成されるＥＥＰＲＯＭ領域のＡ−Ａ’断面（図１１（ａ）参照）と、ＬＶ領域及びＨＶ領域と、キャパシタが形成されるキャパシタ領域とを示す。また、図の左側に、ＥＥＰＲＯＭ領域のＢ−Ｂ’断面（領域Ｘ）、Ｃ−Ｃ’断面（領域Ｙ）についても示す（図１１（ａ）参照）。
【０１２９】
〔図１３（ａ）、（ｂ）に示す工程〕
図３（ａ）、（ｂ）と同様に、Ｐ型Ｓｉ基板１ａの表層部にＳＴＩ膜２、Ｐ型ウェル１ｂ層及びＮ型ウェル層１ｃを形成する。
【０１３０】
〔図１３（ｃ）に示す工程〕
次にＰ型Ｓｉ基板１ａ、Ｐ型ウェル１ｂ層及びＮ型ウェル層１ｃからなる半導体基板１上に、後の工程での１層目のポリシリコン膜４のドライエッチング時のストッパー膜となる酸化膜７６を形成する。続いて、この酸化膜７６上に、図３（ｃ）と同様に、１層目のポリシリコン膜４とＯＮＯ膜２２とを成膜する。
【０１３１】
〔図１３（ｄ）に示す工程〕
その後、酸化膜７６をストッパーとして、１層目のポリシリコン膜４とＯＮＯ膜２２とのドライエッチング等を行い、ＥＥＰＲＯＭ領域のコントロールゲート７０及び絶縁膜６と、キャパシタ領域の下部電極５０及び誘電膜５２とを形成する。
【０１３２】
〔図１４（ａ）に示す工程〕
続いて、半導体基板１上で露出しているストッパー膜の酸化膜７６を除去する。
【０１３３】
〔図１４（ｂ）に示す工程〕
そして、図１４（ａ）の工程にて酸化膜７６を除去した半導体基板１上に、例えば、熱酸化により、約２０ｎｍの膜厚の酸化膜７７を形成する。なお、この酸化膜７７は、領域Ｘでのゲート酸化膜７２及びＨＶ領域のゲート酸化膜７８として用いる。酸化膜７７の膜厚は、第１実施形態と同様に、書き換え電圧が印加されたとき、電界強度が７．５ＭＶ／ｃｍ以下となる膜厚であれば良い。例えば、書き換え電圧が１２．５Ｖ以下の場合では、膜厚を１６．７ｎｍ以上となるように設定することができる。
【０１３４】
また、このとき、ＥＥＰＲＯＭ領域において、コントロールゲート７０とフローティングゲート７１とを絶縁するために、コントロールゲート７０の側面にも酸化膜７３を形成する。
【０１３５】
〔図１４（ｃ）に示す工程〕
次に、ＬＶ領域と領域Ｙにおける図１４（ｃ）の工程にて形成した酸化膜７７を除去する。
【０１３６】
〔図１５（ａ）に示す工程〕
続いて、酸化膜７７を除去した半導体基板１上に、酸化膜７７よりも膜厚が薄いＬＶ領域のゲート酸化膜７５と、領域Ｙのトンネル酸化膜７３とを例えば熱酸化により形成する。なお、膜厚は１０ｎｍ以上１２ｎｍ以下となるように設定する。
【０１３７】
〔図１５（ｂ）に示す工程〕
そして、ＬＶ領域のＮチャネルトランジスタにて、図５（ｂ）と同様に、パンチスルーストップ層としてのＰ型注入領域３５を形成する。その後、半導体基板１上に２層目のポリシリコン膜８を成膜する。
【０１３８】
〔図１５（ｃ）に示す工程〕
次に、２層目のポリシリコン膜８を選択除去することで、ＥＥＰＲＯＭ領域のフローティングゲート７１と、ＬＶ領域のゲート電極３１、３２と、ＨＶ領域のゲート電極６８、６９と、キャパシタ領域の上部電極５１とを形成する。その後、図５（ｂ）と同様に、各領域のソース・ドレイン領域を形成する。続いて、図示しないが、ゲート保護膜、層間膜、タングステンプラグ等のコンタクト、配線及び保護膜を形成することで、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）に示されるＥＥＰＲＯＭを含む半導体装置が完成する。
【０１３９】
このように、本実施形態でも、第１実施形態と同様に、ＥＥＰＲＯＭにのみに行う特別な工程を行うことなく、不揮発性半導体記憶装置を形成することができる。
【０１４０】
また、本実施形態では、本実施形態と同様に、コントロールゲート７０を１層目のポリシリコン膜４で形成し、領域Ｘ及び領域Ｙのフローティングゲート７１を２層目のポリシリコン膜８で形成することから、図１３（ｄ）に示すように、コントロールゲート７０の形成工程と、キャパシタの下部電極５０の形成工程とを兼用することができる。また、図１５（ｃ）に示すように、フローティングゲート７１の形成工程と、ＬＶ領域のゲート電極３１、３２と、ＨＶ領域のゲート電極６８、６９の形成工程と、キャパシタの上部電極５１の形成工程とを兼用することができる。また、図１０（ｃ）に示す工程では、図５（ｂ）に示す工程と同様に、領域Ｘ、領域Ｙのそれぞれの領域でのソース・ドレイン領域１０、１１、１６、１７もＬＶ領域、ＨＶ領域でのソース・ドレイン領域３６、３７、４７、４８の形成工程と兼用することができる。
【０１４１】
このように、本実施形態のＥＥＰＲＯＭを他の回路素子を構成する製造工程と兼用して製造することができる。したがって、ＥＥＰＲＯＭのコストを低下させることができる。
【０１４２】
なお、本実施形態では、第１実施形態の工程で、フローティングゲート５とコントロールゲート９とのパターニングを変更しても形成することができる。
【０１４３】
（他の実施形態）
上記した各実施形態では、領域ＹのＣ−Ｃ’断面（図２（ｂ）、図７（ｂ）、図１２（ｂ）参照）は、フローティングゲート９、６０、７１の下側のＰ型のウェル層１ｂにチャネル領域１８が形成された構造であったが、図１６に示すように、半導体基板１の表層部のうち、フローティングゲート９、６０、７１の下側でソース・ドレイン領域１６、１７がつながっている構造とすることもできる。
【０１４４】
なお、このような構造とするためには、領域Ｙでのフローティングゲート９、６０、７１のゲート長を適当に設定する。本実施形態では、フローティングゲート９、６０、７１のゲート長を例えば、ソース・ドレイン領域１６、１７としてのＮ+型層の深さ（Ｘｊ）の１．６倍とする。また、ソース・ドレイン領域１７としてのＮ+型層を形成するとき、斜め注入を行ったり、イオン注入後に行う熱処理条件を適当に設定することでも、Ｎ+型層をフローティングゲート９、６０、７１下で連結させることができる。
【０１４５】
これによっても、領域Ｙのソース・ドレイン領域１６、１７に電圧が印加されたとき、ゲート下では、空乏層の端部が存在しないので、空乏層端の高電界部で生じるバンド間トンネル現象によるホットホールが発生するのを回避することができる。このため、ホットホール注入によるトンネル絶縁膜のダメージを軽減させることができる。また、これによりソース・ドレイン領域とは別の工程にて、Ｎ+型層を形成する工程を省略することができる。
【０１４６】
なお、第１実施形態や第２実施形態の構造をこのような構造に変更した場合、第１、第２実施形態と同様に、過剰消去対策として、図示しないが、コントロールゲートとフローティングゲートとが並列にチャネル領域と容量結合するように形成することもできる。言い換えると、ソース・ドレイン領域としてのＮ+型層がコントロールゲート５の下側を占有しないようにＮ+型層を配置する。つまり、Ｐ型ウェルのうち、コントロールゲートの下側にチャネル領域が形成されるようにすることもできる。
【０１４７】
また、上記した各実施形態において、コントロールゲート及びフローティングゲートの側壁にサイドウォールを形成することもできる。また、Ｎ+型層により構成されたソース領域及びドレイン領域とＰ型ウェル層との間に電界緩和層としてのＮ-型層を形成することもできる。
【０１４８】
このとき、領域Ｙでは、フローティングゲートのゲート長をソース・ドレイン領域に書き換え用の電圧が印加されたとき、Ｎ-型層から延びる空乏層がフローティングゲートの下でパンチスルーするように設定する。
【０１４９】
これにより、上記した各実施形態と同様の効果を有する。
【０１５０】
また、上記したように電界緩和層を備える場合、領域Ｙは、ソース・ドレイン領域に書き換え用の電圧が印加されたとき、Ｎ-型層から延びる空乏層がフローティングゲートの下でパンチスルーする構造とする代わりに、フローティングゲートの下側でＮ-型層がつながっている構造とすることも可能である。
【０１５１】
例えば、第１実施形態の構造を、電界緩和層がフローティングゲート下にてつながっている構造に変更したときの断面構成図を図１７（ａ）、（ｂ）、（ｃ）に示す。図１７（ａ）、（ｂ）、（ｃ）は、それぞれ、図１（ａ）でのＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面である。なお、第１実施形態と同じ構造の部分は図１、図２と同じ符号を記している。また、第１実施形態と異なり、サイドウォール８０と電界緩和層８１、８２とを備えている。
【０１５２】
図１７（ｂ）に示すように、領域Ｘは、半導体基板１の表層部において、Ｎ+型層１０、１１とＰ型ウェル１ｂとの間にＮ-型層８１を有している。そして、この場合においても、第１実施形態と同様に、過剰消去対策として、コントロールゲート５の下側にチャネル領域１２が形成されるように、Ｎ-型層８１はＰ型ウェル１ｂのうち、コントロールゲート５の下を占有しないように配置することができる。
【０１５３】
そして、図１７（ｃ）に示すように、領域Ｙにおいて、半導体基板１の表層部のうち、電界緩和層８２がフローティングゲート９の下で連結した構造となっている。
【０１５４】
このようにすることで、領域Ｙのソース・ドレイン領域に電圧が印加されたとき、フローティングゲートの下では、空乏層の端部が存在しないので、空乏層端の高電界部で生じるバンド間トンネル現象によるホットホールが発生するのを回避することができる。これにより、ホットホール注入によるトンネル絶縁膜のダメージを軽減させることができる。
【０１５５】
また、例えば、同様に第２実施形態の構造を、電界緩和層がフローティングゲート下にてつながっている構造に変更したときの断面図を図１８（ａ）、（ｂ）、（ｃ）に示す。なお、図１８（ａ）、（ｂ）、（ｃ）は、それぞれ図６（ａ）でのＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面である。
【０１５６】
この場合においても同様に、図１８（ｂ）に示すように、領域Ｘでは、コントロールゲート６１の下側のチャネル領域１２を占有しないように、電界緩和層８４が配置されている。また、図１８（ｃ）に示すように、領域Ｙにおいて電界緩和層８５がフローティングゲート６０の下でつながった構造としている。これにより、トンネル絶縁膜のダメージを軽減させることができる。
【０１５７】
次に、図１７に示す構造のＥＥＰＲＯＭの製造工程の一部を図１９（ａ）〜（ｃ）に示す。なお、この図ではＥＥＰＲＯＭ形成領域のみを示す。電界緩和層を形成する工程までは、図３〜図５（ａ）に示す第１実施形態での製造工程と同じである。ただし、後の工程にて、電界緩和層が上記のように連結するように、ゲート長の長さを設定する。本実施形態では、フローティングゲート９のゲート長９ａを例えば、電界緩和層としてのＮ-型層の深さ（Ｘｊ）の１．６倍とする。
【０１５８】
図５（ａ）に示す工程の後、ゲート保護膜８６を形成し、図１９（ａ）に示すように、ＨＶ領域でのＮ型トランジスタ領域とＥＥＰＲＯＭ領域とに、電界緩和層を形成するために、例えばＰイオンをドーズ量が１．０×１０14ｃｍ-2よりも少ないドーズ量にてイオン注入を行う。ただし、後の工程での熱処理条件では、電界緩和層がゲート電極下で連結しない場合、半導体基板と垂直な方向に対して例えば４５〜６０°の角度にてイオン注入を行う。
【０１５９】
その後、図１９（ｂ）に示すように、ＨＴＯ又は、ＳｉＮにて、ＥＥＰＲＯＭ領域及び図示しないがＨＶ領域、ＬＶ領域のゲート電極の側壁にサイドウォール８０を形成する。
【０１６０】
続いて、図１９（ｃ）に示すように、半導体基板１上にチャネリング防止の為に例えば、膜厚が約１０ｎｍの酸化膜８７を形成する。そして、ＨＶ領域及びＬＶ領域のＮ型トランジスタ領域とＥＥＰＲＯＭ領域に、ソース・ドレイン領域を形成するために、例えばＡｓイオンを１．０×１０15ｃｍ-2よりも多いドーズ量にてイオン注入を行う。その後、例えば、Ｎ２雰囲気で８００〜１０００℃にて熱処理をすることで、図１７に示されるように、Ｎ-型層８２及びＮ+型層１０、１１、１６、１７を形成する。
【０１６１】
このように条件を適当に設定することで図１７に示す構造のＥＥＰＲＯＭを形成することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１実施形態を適用したＥＥＰＲＯＭの平面図であり、（ｂ）は（ａ）中のＡ−Ａ’断面を示す図である。
【図２】（ａ）は図１（ａ）中のＢ−Ｂ’断面を示す図であり、（ｂ）は図１（ａ）中のＣ−Ｃ’断面を示す図である。
【図３】本発明の第１実施形態を適用したＥＥＰＲＯＭの製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４に続く製造工程を示す図である。
【図６】（ａ）は本発明の第２実施形態を適用したＥＥＰＲＯＭの平面図であり、（ｂ）は（ａ）中のＡ−Ａ’断面を示す図である。
【図７】（ａ）は図６（ａ）中のＢ−Ｂ’断面を示す図であり、（ｂ）は図６（ａ）中のＣ−Ｃ’断面を示す図である。
【図８】本発明の第２実施形態を適用したＥＥＰＲＯＭの製造工程を示す図である。
【図９】図８に続く製造工程を示す図である。
【図１０】図９に続く製造工程を示す図である。
【図１１】（ａ）は本発明の第３実施形態を適用したＥＥＰＲＯＭの平面図であり、（ｂ）は（ａ）中のＡ−Ａ’断面を示す図である。
【図１２】（ａ）は図１１（ａ）中のＢ−Ｂ’断面を示す図であり、（ｂ）は図６（ａ）中のＣ−Ｃ’断面を示す図である。
【図１３】本発明の第３実施形態を適用したＥＥＰＲＯＭの製造工程を示す図である。
【図１４】図１３に続く製造工程を示す図である。
【図１５】図１４に続く製造工程を示す図である。
【図１６】図１（ａ）、図６（ａ）、図１１（ａ）中のＣ−Ｃ’断面について、他の実施形態を適用した図である。
【図１７】第１実施形態を適用したＥＥＰＲＯＭについて、領域Ｙでの電界緩和層をフローティングゲート下にて、つながっている状態としたときの図である。
【図１８】第２実施形態を適用したＥＥＰＲＯＭについて、領域Ｙでの電界緩和層をフローティングゲート下にて、つながっている状態としたときの図である。
【図１９】図１７のＥＥＰＲＯＭの製造工程を示す図である。
【図２０】ゲート絶縁膜に印加された電界強度とゲート電流値との関係を示す図である。
【符号の説明】
１…半導体基板、１ａ…Ｐ型Ｓｉ基板、１ｂ…Ｐ型ウェル層、２…ＳＴＩ膜、
３、６３、６４、７２…ゲート酸化膜、５、６１、７０…コントロールゲート、
９、６０、７１…フローティングゲート、１０、１６…ソース領域、
１１、１７…ドレイン領域、１２、１８…チャネル領域、
１５、６５、７３…トンネル酸化膜、８１、８２、８４、８５…電界緩和層、
１００…読み出し用トランジスタ、２００…書き換え用トランジスタ。
【図１】
0004016679.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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