(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続する第１のインバータと前記第１のインバータの出力を入力に接続する第２のインバータとからなる第１のリピート回路と、
入力にソース線を接続する第３のインバータと前記第３のインバータの出力を入力に接続する第４のインバータとからなる第２のリピート回路とを備え、
前記第１のリピート回路において、前記第２のインバータの出力は前記第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、前記第１のインバータの入力に接続するワード線と同一行のワード線に接続し、
前記第２のリピート回路において、前記第４のインバータの出力は前記第３のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第３のインバータの入力に接続するソース線と同一行のソース線に接続し、
前記第１のリピート回路と前記第２のリピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続する第１のインバータと前記第１のインバータの出力を入力に接続する第２のインバータからなるリピート回路とを備え、
前記リピート回路において、前記第２のインバータの出力は前記第１のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、前記第１のインバータの入力に接続するソース線と同一行のソース線に接続し、
前記リピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続し出力に前記ソース線を接続する第１のインバータと、入力に前記ソース線を接続し出力に前記ワード線を接続する第２のインバータとからなるリピート回路とを備え、
前記第１のインバータの出力は、前記第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第１のインバータに接続するワード線と同一行のソース線に接続し、
前記第２のインバータの出力は、前記第２のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第２のインバータに接続するソース線と同一行のワード線に接続し、
前記第１のインバータと前記第２のインバータを、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とする半導体記憶装置。
【請求項４】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力の前記ワード線と同一行のソース線を接続するインバータからなるリピート回路を備え、
前記インバータの入力は、該インバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
前記インバータの出力は、前記インバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記リピート回路を設けたことを特徴とする半導体記憶装置。
【請求項５】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続し出力に入力の前記ソース線と同一行のワード線を接続するインバータからなるリピート回路を備え、
前記インバータの入力は、該インバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
前記インバータの出力は、前記インバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記リピート回路を設けたことを特徴とする半導体記憶装置。
【請求項６】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力に前記ワード線を接続し出力に入力のワード線と同一行のソース線を接続する第１のインバータからなる第１のリピート回路と、
入力にソース線を接続し出力に入力と同一行のワード線を接続する第２のインバータからなる第２のリピート回路とを備え、
前記第１のインバータの入力は、該第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第１のインバータに接続するワード線と同一行のワード線に接続し、
前記第１のインバータの出力は、前記第１のインバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第１のインバータに接続するソース線と同一行のソース線に接続し、
前記第２のインバータの入力は、該第２のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第２のインバータに接続するソース線と同一行のソース線に接続し、
前記第２のインバータの出力は、前記第２のインバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第２のインバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、前記第１のリピート回路と第２のリピート回路を設けたことを特徴とする半導体記憶装置。
【請求項７】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、前記メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
前記ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
前記ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
前記ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続したことを特徴とする半導体記憶装置。
【請求項８】
複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのゲートに接続され、ビット線が列方向に配置された前記複数のメモリセルに含まれる前記トランジスタのドレインに接続され、ソース線が行方向に配置された前記複数のメモリセルに含まれる前記トランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、前記ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、前記ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、前記メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
前記ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
前記ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
前記ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続し、
前記各メモリセルアレイ毎のソース電位制御回路は、ワード線に一方の入力端が接続され、他方の入力端に前記メモリセルアレイ選択信号が入力され、出力端がソース線に接続されるＮＡＮＤ回路からなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、メモリセルアレイの大規模化を実現する回路技術に関するものである。
【０００２】
【従来の技術】
図１７は従来の半導体記憶装置として、コンタクト方式のマスクＲＯＭの構成を示す回路図である。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線に接続しているか、接続していないか、を記憶データの“０”及び“１”に対応させるものである。
【０００３】
図１７において従来の半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９から構成されている。
【０００４】
メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタのメモリセルＭ１（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ１（ｉ，ｊ）のゲートは行方向（ｉの数値が同一のメモリセル）に共通に接続し、ソースはソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に接続し、ドレインはメモリセルの記憶データが“０”の場合にビット線ＢＬ１ｊ（ｊ＝１〜ｎ）に接続し、メモリセルの記憶データが“１”の場合には浮遊状態にされる。従来例においては、行方向に共通に接続したゲートは行選択信号線であるワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、ソース線ＧＬ１ｉ（ｉ＝１〜ｍ）は接地電位としている。
【０００５】
メモリセルアレイ２は、Ｎ型ＭＯＳトランジスタのメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。各メモリセルＭ２（ｉ，ｊ）のゲートは行方向（ｉの数値が同一のメモリセル）に共通に接続し、ソースはソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に接続し、ドレインはメモリセルの記憶データが“０”の場合にビット線ＢＬ２ｊ（ｊ＝１〜ｎ）に接続し、メモリセルの記憶データが“１”の場合には浮遊状態にされる。従来例において、行方向に共通に接続したゲートはワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、ソース線ＧＬ２ｉ（ｉ＝１〜ｍ）は接地電位としている。
【０００６】
カラムデコーダ３は、Ｐ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）とＮ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）から構成される。Ｐ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のドレインは全て共通に接続し、Ｐ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）に各々接続し、ドレインはビット線ＢＬ１ｊ（ｊ＝１〜ｎ）に各々接続し、Ｎ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＮｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビット線ＢＬ１ｊ（ｊ＝１〜ｎ）に各々接続している。
【０００７】
カラムデコーダ４は、Ｐ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）とＮ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）から構成される。Ｐ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のドレインは全て共通に接続し、Ｐ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）に各々接続し、ドレインはビット線ＢＬ２ｊ（ｊ＝１〜ｎ）に各々接続し、Ｎ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のゲートはカラム選択信号線ＣＬＮｊ（ｊ＝１〜ｎ）に各々接続し、ソースはビット線ＢＬ２ｊ（ｊ＝１〜ｎ）に各々接続している。
【０００８】
プリチャージ用トランジスタ５は、Ｐ型ＭＯＳトランジスタで構成され、ゲートをプリチャージ制御信号線ＰＣＬＫ１に接続し、ソースを電源電位とし、ドレインをカラムデコーダ３を構成するＰ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のドレインに接続している。
【０００９】
プリチャージ用トランジスタ６は、Ｐ型ＭＯＳトランジスタで構成され、ゲートをプリチャージ制御信号線ＰＣＬＫ２に接続し、ソースを電源電位とし、ドレインはカラムデコーダ４を構成するＰ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のドレインに接続している。
【００１０】
読み出し回路７は、入力をプリチャージ用トランジスタ５のドレインとカラムデコーダ３を構成するＰ型ＭＯＳトランジスタＱ１Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ１Ｎｊ（ｊ＝１〜ｎ）のドレインに接続し、読み出しデータ線ＳＯＵＴ１にデータを出力する。従来例ではメモリセルの記憶データが「０」の場合、ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルの記憶データが「１」の場合、ＳＯＵＴ１は「Ｈ」レベルになるものとする。
【００１１】
読み出し回路８は、入力をプリチャージ用トランジスタ６のドレインとカラムデコーダ４を構成するＰ型ＭＯＳトランジスタＱ２Ｐｊ（ｊ＝１〜ｎ）のソース及びＮ型ＭＯＳトランジスタＱ２Ｎｊ（ｊ＝１〜ｎ）のドレインに接続し、読み出しデータ線ＳＯＵＴ２にデータを出力する。従来例ではメモリセルの記憶データが「０」の場合はＳＯＵＴ２は「Ｌ」レベルとなり、メモリセルの記憶データが「１」の場合、ＳＯＵＴ２は「Ｈ」レベルになるものとする。
【００１２】
出力選択回路９は、読み出しデータ線ＳＯＵＴ１,ＳＯＵＴ２及び読み出しデータ選択線ＳＥＬを入力とし、出力端子ＤＯＵＴにデータを出力する。従来例では読み出しデータ選択線ＳＥＬが「Ｌ」レベルの場合、出力端子ＤＯＵＴは読み出しデータ線ＳＯＵＴ１のデータを出力し、読み出しデータ選択線ＳＥＬが“Ｈ”レベルの場合、出力端子ＤＯＵＴは読み出しデータ線ＳＯＵＴ２のデータを出力するものとする。
【００１３】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図１８を用いて説明する。
【００１４】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【００１５】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【００１６】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに遷移させる。これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００１７】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【００１８】
【発明が解決しようとする課題】
従来の半導体記憶装置では以下の問題を有している。
【００１９】
半導体記憶装置において、一本のビット線にドレインを接続しソースを接地電位とした複数のメモリセルが接続されるため、ビット線にメモリセルのオフリーク電流による定常電流が生じる。このため、ビット線に接続するメモリセルの数は、オフリーク電流による定常電流が生じても所望の電位にまでプリチャージすることが可能な数に制限されていた。
【００２０】
特に近年、機器の高機能化による記憶容量の大規模化に伴い一本のビット線に接続されるメモリセルの数を増加させる必要がある中で、微細化によるトランジスタのオフリーク電流は加速的に増加して来ており、上記した問題は半導体記憶装置を実現する上で大きな課題となって来ている。
【００２１】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、読み出しを行うビット線に接続されるメモリセルのオフリーク電流を低減することにより、ビット線に接続するメモリセルの数を増加させることによって記憶容量の大規模化が可能な半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続する第１のインバータと第１のインバータの出力を入力に接続する第２のインバータとからなる第１のリピート回路と、
入力にソース線を接続する第３のインバータと第３のインバータの出力を入力に接続する第４のインバータとからなる第２のリピート回路とを備え、
第１のリピート回路において、第２のインバータの出力は第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第１のインバータの入力に接続するワード線と同一行のワード線に接続し、
第２のリピート回路において、第４のインバータの出力は第３のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第３のインバータの入力に接続するソース線と同一行のソース線に接続し、
第１のリピート回路と第２のリピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【００２４】
請求項１記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を電源電位に制御することで、トランジスタのオフリーク電流値により一本のビット線に接続するメモリセル数を削減すること無く、多数のメモリセルを接続した場合もビット線を所望の電位までプリチャージすることが可能となるので、多数のメモリセルを接続でき、容易に半導体記憶装置の記憶容量の大規模化を実現することができる。
【００２５】
請求項２記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続する第１のインバータと第１のインバータの出力を入力に接続する第２のインバータからなるリピート回路とを備え、
リピート回路において、第２のインバータの出力は第１のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第１のインバータの入力に接続するソース線と同一行のソース線に接続し、
リピート回路を、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【００２６】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００２７】
請求項３記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力にソース線を接続する第１のインバータと、入力にソース線を接続し出力にワード線を接続する第２のインバータとからなるリピート回路とを備え、
第１のインバータの出力は、第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、第１のインバータに接続するワード線と同一行のソース線に接続し、
第２のインバータの出力は、第２のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、第２のインバータに接続するソース線と同一行のワード線に接続し、
第１のインバータと第２のインバータを、全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に設けたことを特徴とするものである。
【００２８】
請求項３記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００２９】
請求項４記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力のワード線と同一行のソース線を接続するインバータからなるリピート回路を備え、
インバータの入力は、該インバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
インバータの出力は、インバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、リピート回路を設けたことを特徴とするものである。
【００３０】
請求項４記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００３１】
請求項５記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にソース線を接続し出力に入力のソース線と同一行のワード線を接続するインバータからなるリピート回路を備え、
インバータの入力は、該インバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するソース線と同一行のソース線に接続し、
インバータの出力は、インバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該インバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、リピート回路を設けたことを特徴とするものである。
【００３２】
請求項５記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００３３】
請求項６記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路と、
入力にワード線を接続し出力に入力のワード線と同一行のソース線を接続する第１のインバータからなる第１のリピート回路と、
入力にソース線を接続し出力に入力と同一行のワード線を接続する第２のインバータからなる第２のリピート回路とを備え、
第１のインバータの入力は、該第１のインバータの入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第１のインバータに接続するワード線と同一行のワード線に接続し、
第１のインバータの出力は、第１のインバータの出力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第１のインバータに接続するソース線と同一行のソース線に接続し、
第２のインバータの入力は、該第２のインバータの入力に接続するソース線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第２のインバータに接続するソース線と同一行のソース線に接続し、
第２のインバータの出力は、第２のインバータの出力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該第２のインバータに接続するワード線と同一行のワード線に接続し、
全てのメモリセルアレイの間あるいは一部のメモリセルアレイの間に、第１のリピート回路と第２のリピート回路を設けたことを特徴とするものである。
【００３４】
請求項６記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００３５】
請求項７記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続したことを特徴とするものである。
【００３６】
請求項７記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００３７】
請求項８記載の半導体記憶装置は、複数のメモリセルを構成するトランジスタがマトリクス状に配置され、ワード線が行方向に配置された複数のメモリセルに含まれるトランジスタのゲートに接続され、ビット線が列方向に配置された複数のメモリセルに含まれるトランジスタのドレインに接続され、ソース線が行方向に配置された複数のメモリセルに含まれるトランジスタのソースに接続された複数のメモリセルアレイと、
メモリセルアレイ選択信号によって選択とされたメモリセルアレイについては、ワード線により選択されたメモリセルを構成するトランジスタのソース電位を接地電位にし、ワード線により非選択とされたメモリセルを構成するトランジスタのソース電位を電源電位に制御し、メモリセルアレイ選択信号によって非選択とされたメモリアレイについては、全てのメモリセルを構成するトランジスタのソース電位を電源電位に制御するソース電位制御回路とを備え、
ソース電位制御回路が各々のメモリセルアレイに設けられ、
各メモリセルアレイ毎のソース電位制御回路が、
ソース電位制御回路の入力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のワード線に接続し、
ソース電位制御回路の出力は、該ソース電位制御回路の入力に接続するワード線が存在するメモリセルアレイとは異なるメモリセルアレイで、該ソース電位制御回路に接続するワード線と同一行のソース線に接続し、
各メモリセルアレイ毎のソース電位制御回路は、ワード線に一方の入力端が接続され、他方の入力端にメモリセルアレイ選択信号が入力され、出力端がソース線に接続されるＮＡＮＤ回路からなることを特徴とするものである。
【００３８】
請求項８記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００５７】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００５８】
図１において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１０から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００５９】
ソース電位制御回路１０はインバータＩＮＶＳｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。
【００６０】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図２を用いて説明する。
【００６１】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【００６２】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【００６３】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルにすることにより、ソース電位制御回路１０を構成するインバータＩＮＶＳｉ（ｉ＝１〜ｍ）のうち、ＩＮＶＳ１の出力に接続されたソース線ＧＬ１１は「Ｌ」レベルにＩＮＶＳ２〜ＩＮＶＳｍの出力に接続されたソース線ＧＬ１２〜ＧＬ１ｍは「Ｈ」レベルとなる。これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００６４】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【００６５】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線を「Ｈ」レベルとし、ビット線のプリチャージ電位と同等にすることにより、非選択のメモリセルのソースとドレインの間の電位差を縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とする。
【００６６】
（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００６７】
図３において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１１から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００６８】
ソース電位制御回路１１はＮ型ＭＯＳトランジスタＱＷｉ（ｉ＝１〜ｍ）から構成され、ゲートは各々ワード線端子ＷＬｉ（ｉ＝１〜ｍ）に接続し、ドレインはソース線ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続し、ソースは接地電位としている。
【００６９】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図４を用いて説明する。
【００７０】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【００７１】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【００７２】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルにすることにより、ソース電位制御回路１１を構成するＮ型ＭＯＳトランジスタＱＷｉ（ｉ＝１〜ｍ）のうち、トランジスタＱＷ１はオン状態となりそのドレインに接続されたソース線ＧＬ１１は「Ｌ」レベルに、トランジスタＱＷ２〜ＱＷｍはオフ状態となりそのドレインに接続されたソース線ＧＬ１２〜ＧＬ１ｍは浮遊状態となる。これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００７３】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【００７４】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線は浮遊状態であるため、ビット線のプリチャージの際にソース線はオフリーク電流により一定時間充電された後、ビット線のプリチャージ電位と同等にすることにより、非選択メモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とする。
【００７５】
更に、ソース電位制御を一つのトランジスタで構成できるためソース電位制御回路の小面積化が可能となる。
【００７６】
（第３の実施形態）
図５は本発明の第３の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００７７】
図５において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１２から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００７８】
ソース電位制御回路１２はインバータＩＮＶＧｉ（ｉ＝１〜ｍ）、Ｎ型ＭＯＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）、Ｎ型ＭＯＳトランジスタＱＷＧｉ（ｉ＝１〜ｍ）から構成される。インバータＩＮＶＧｉ（ｉ＝１〜ｍ）の入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はＮ型ＭＯＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）のゲートに各々接続している。Ｎ型ＭＯＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）のゲートはインバータＩＮＶＧｉ（ｉ＝１〜ｍ）の出力に各々接続し、ドレインは電源電位とし、ソースはソース線ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。Ｎ型ＭＯＳトランジスタＱＷＧｉ（ｉ＝１〜ｍ）のゲートはワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、ドレインはソース線ＧＬ１ｉ（ｉ＝１〜ｍ）とソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続し、ソースは接地電位としている。
【００７９】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図６を用いて説明する。
【００８０】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【００８１】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【００８２】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに遷移させることにより、ソース電位制御回路１２を構成するＮ型ＭＯＳトランジスタＱＷＶｉ（ｉ＝１〜ｍ）及びＱＷＧｉ（ｉ＝１〜ｍ）のうち、トランジスタＱＷＶ１はオフ状態に、トランジスタＱＷＧ１はオン状態となりソース線ＧＬ１１は「Ｌ」レベルとなり、トランジスタＱＷＶ２〜ＱＷＶｍはオン状態に、ＱＷＧ２〜ＱＷＧｍはオフ状態となり、そのドレインに接続されたソース線ＧＬ１２〜ＧＬ１ｍは[（電源電圧）−（Ｎ型ＭＯＳトランジスタＱＷＶｉの閾値電圧）]の電位となる。これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００８３】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【００８４】
上記のように、本実施の形態によれば非選択のワード線端子に接続されたメモリセルのソース線は中間電位となり、非選択メモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位にプリチャージすることを可能とする。
【００８５】
更にソース線を非選択から選択にする際、「Ｈ」レベルからの遷移ではなく中間電位から「Ｌ」レベルに遷移するため遷移時間が短縮でき、読み出しの高速化が可能となる。
【００８６】
（第４の実施形態）
図７は本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００８７】
図７において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１３、リピート回路１４から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【００８８】
ソース電位制御回路１３はインバータＩＮＶＳＲｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続している。
【００８９】
リピート回路１４はインバータＩＮＶＷＦｉ（ｉ＝１〜ｍ）、インバータＩＮＶＷＳｉ（ｉ＝１〜ｍ）、インバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）、インバータＩＮＶＳＳｉ（ｉ＝１〜ｍ）から構成される。インバータＩＮＶＷＦｉ（ｉ＝１〜ｍ）の入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はインバータＩＮＶＷＳｉ（ｉ＝１〜ｍ）の入力に各々接続し、インバータＩＮＶＷＳｉ（ｉ＝１〜ｍ）の出力はメモリセルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々接続している。インバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）の入力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続し、出力はインバータＩＮＶＳＳｉ（ｉ＝１〜ｍ）の入力に各々接続し、インバータＩＮＶＳＳｉ（ｉ＝１〜ｍ）の出力はメモリセルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のソースに各々接続している。
【００９０】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図８を用いて説明する。
【００９１】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【００９２】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【００９３】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに遷移させることにより、ソース電位制御回路１３においてインバータＩＮＶＳＲ１の出力に接続されたソース線ＧＬ１１は「Ｌ」レベルにＩＮＶＳＲ２〜ＩＮＶＳＲｍの出力に接続されたソース線ＧＬ１２〜ＧＬ１ｍは「Ｈ」レベルとなる。
【００９４】
また、リピート回路１４においてワード端子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＷＦｉ（ｉ＝１〜ｍ）とＩＮＶＷＳｉ（ｉ＝１〜ｍ）により、同位相でメモリセルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々入力され、ソース線ＧＬ１ｉ（ｉ＝１〜ｍ）の遷移はインバータＩＮＶＳＦｉ（ｉ＝１〜ｍ）とＩＮＶＳＳｉ（ｉ＝１〜ｍ）により、同位相でメモリセルアレイ２を構成するソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力される。
【００９５】
これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【００９６】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【００９７】
上記のように、本実施の形態によればメモリセルアレイ間にワード線の信号及びソース線の信号をバッファする回路を各々挿入することでワード線とソース線の駆動力を高められ、更に第１の実施の形態の効果に加えて、ワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることが可能となる。
【００９８】
（第５の実施形態）
図９は本発明の第５の実施形態に係る半導体記憶装置の構成を示す回路図である。
【００９９】
図９において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１３、リピート回路１５から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【０１００】
リピート回路１５はインバータＩＮＶＣＰｉ（ｉ＝１〜ｍ）、インバータＩＮＶＣＮｉ（ｉ＝１〜ｍ）から構成される。インバータＩＮＶＣＰｉ（ｉ＝１〜ｍ）の入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。インバータＩＮＶＣＮｉ（ｉ＝１〜ｍ）の入力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に接続し、出力はメモリセルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）のゲートに各々接続している。
【０１０１】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作について第５の実施形態と同様にタイミング図８を用いて説明する。
【０１０２】
リピート回路１５以外の構成は、第４の実施形態と同様であるので同一の符号を付してその説明を省略する。
【０１０３】
リピート回路１５においてワード端子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＣＰｉ（ｉ＝１〜ｍ）により、逆位相でメモリセルアレイ２を構成するソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力され、ソース線ＧＬ１ｉ（ｉ＝１〜ｍ）の遷移はインバータＩＮＶＣＮｉ（ｉ＝１〜ｍ）により、逆位相でメモリセルアレイ２を構成するメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々入力される。
【０１０４】
上記のように、本実施の形態によればメモリセルアレイ間にワード線及びソース線に一つのインバータ回路で構成されるバッファを各々挿入することで、ワード線とソース線の駆動力が高められ、更に第１の実施の形態の効果に加え、第４の実施の形態よりも少ない素子数でワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【０１０５】
（第６の実施形態）
図１０は本発明の第６の実施形態に係る半導体記憶装置の構成を示す回路図である。
【０１０６】
図１０において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１３、リピート回路１６から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【０１０７】
リピート回路１６はインバータＩＮＶＬｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）及びＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。
【０１０８】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図１１を用いて説明する。
【０１０９】
リピート回路１６以外の構成は、第５の実施形態と同様であるので同一の符号を付してその説明を省略する。
【０１１０】
リピート回路１６においてワード端子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＬｉ（ｉ＝１〜ｍ）により、逆位相でソース線ＧＬ１ｉ（ｉ＝１〜ｍ）及びソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々入力される。
【０１１１】
上記のように、本実施の形態によればメモリセルアレイ間においてワード線とソース線の間にバッファを各々挿入することでソース線の駆動力を高められ、更に第１の実施の形態の効果に加え、第５の実施の形態より少ない素子数でソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【０１１２】
尚、本実施の形態ではメモリセルアレイ間にワード線を入力とし出力をソース線に接続したバッファを設けソース配線の遷移を高速化した例を記したが、ワード線の遷移を高速に行う場合は、ソース線を入力とし出力をワード線に接続することで読み出しの高速化を図ることができる。
【０１１３】
（第７の実施形態）
図１２は本発明の第７の実施形態に係る半導体記憶装置の構成を示す回路図である。
【０１１４】
図１２において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１３、リピート回路１７,１８から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【０１１５】
リピート回路１７はインバータＩＮＶＬＮｉ（ｉ＝１〜ｍ）から構成され、入力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）及び線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続し、出力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続している。
【０１１６】
リピート回路１８はインバータＩＮＶＬＰｉ（ｉ＝１〜ｍ）から構成され、入力はワード線端子ＷＬｉ（ｉ＝１〜ｍ）に各々接続し、出力はソース線ＧＬ１ｉ（ｉ＝１〜ｍ）及びＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。
【０１１７】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作について第５の実施形態と同様にタイミング図８を用いて説明する。
【０１１８】
リピート回路１７及びリピート回路１８以外の構成は、第５の実施形態と同様であるので同一の符号を付してその説明を省略する。
【０１１９】
リピート回路１７においてソース線ＧＬ１ｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＬＮｉ（ｉ＝１〜ｍ）により、逆位相でメモリセルＭ１（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）及びメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のゲートに各々入力される。
【０１２０】
また、リピート回路１８においてワード線端子ＷＬｉ（ｉ＝１〜ｍ）の遷移は、インバータＩＮＶＬＰｉ（ｉ＝１〜ｍ）により、逆位相でメモリセルＭ１（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）及びメモリセルＭ２（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）のソースに各々入力される。
【０１２１】
上記のように、本実施の形態によればメモリセルアレイ間においてワード線とソース線の間にバッファを各々挿入し、ソース配線を入力とし出力をワード線に接続したバッファと、ワード線を入力とし出力をソース配線に接続したバッファを一定メモリアレイ間隔で挿入することでソース線及びワード線の駆動力を高められ、更に第１の実施の形態の効果に加え、第５の実施の形態よりも少ない素子数でワード線及びソース線を高速に所望の電位に遷移させることが可能となり、読み出しの高速化を図ることができる。
【０１２２】
（第８の実施形態）
図１３は本発明の第８の実施形態に係る半導体記憶装置の構成を示す回路図である。
【０１２３】
図１３において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路１９,２０から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【０１２４】
ソース電位制御回路１９はＮＡＮＤ回路ＮＲＦｉ（ｉ＝１〜ｍ）から構成され、一方の入力はソース電位制御回路選択信号線ＳＥＬＦを接続し、もう一方の入力にワード線端子ＷＬｉ（ｉ＝１〜ｍ）を各々接続し、出力をソース線ＧＬ１ｉ（ｉ＝１〜ｍ）に各々接続している。
【０１２５】
ソース電位制御回路２０はＮＡＮＤ回路ＮＲＳｉ（ｉ＝１〜ｍ）から構成され、一方の入力はソース電位制御回路選択信号線ＳＥＬＳを接続し、もう一方の入力にワード線端子ＷＬｉ（ｉ＝１〜ｍ）を各々接続し、出力をソース線ＧＬ２ｉ（ｉ＝１〜ｍ）に各々接続している。
【０１２６】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図１４を用いて説明する。
【０１２７】
カラム選択信号線ＣＬＰｊ（ｊ＝１〜ｎ）、ＣＬＮｊ（ｊ＝１〜ｎ）のうち、ＣＬＰ１を「Ｌ」レベルにＣＬＰ２〜ＣＬＰｎを「Ｈ」レベルに遷移し、更にＣＬＮ１を「Ｈ」レベルにＣＬＮ２〜ＣＬＮｎを「Ｌ」レベルに遷移することにより、カラムデコーダ３を構成するトランジスタのうち、トランジスタＱ１Ｐ１とＱ１Ｎ１をオン状態にし、その他のトランジスタＱ１Ｐ２〜Ｑ１ＰｎとＱ１Ｎ２〜Ｑ１Ｎｎをオフ状態にする。また全てのワード線端子ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させる。
【０１２８】
次にプリチャージ制御信号線ＰＣＬＫ１をｔ期間「Ｌ」レベルとし、プリチャージ用トランジスタ５を一定時間オン状態にすることで、ビット線ＢＬ１１を充電し「Ｈ」レベルにする。
【０１２９】
ビット線ＢＬ１１が「Ｈ」レベルになった後、ワード線端子ＷＬ１を非選択の状態である「Ｌ」レベルから選択の状態である「Ｈ」レベルに、更にソース電位制御回路選択信号ＳＥＬＦを「Ｈ」レベルに、ＳＥＬＳを「Ｌ」レベルにすることにより、ソース電位制御回路１９においてＮＡＮＤ回路ＮＲＦｉ（ｉ＝１〜ｍ）のうち、ＮＲＦ１の出力に接続されたソース線ＧＬ１１は「Ｌ」レベルにＮＲＦ２〜ＮＲＦｍの出力に接続されたソース線ＧＬ１２〜ＧＬ１ｍは「Ｈ」レベルとなる。また、ソース電位制御回路２０においてＮＡＮＤ回路ＮＲＳｉ（ｉ＝１〜ｍ）の出力に接続されたソース線ＧＬ２ｉ（ｉ＝１〜ｍ）は「Ｈ」レベルとなる。
【０１３０】
これによって、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されている場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されビット線ＢＬ１１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）のドレインがビット線ＢＬ１１に接続されてない場合はビット線ＢＬ１１に充電された電荷はメモリセルＭ１（１,１）により放電されることなくビット線ＢＬ１１は「Ｈ」レベルを保持する。
【０１３１】
この結果、読み出し回路７はメモリセルＭ１（１,１）のドレインに接続されている場合、読み出しデータ線ＳＯＵＴ１は「Ｌ」レベルとなり、メモリセルＭ１（１,１）がドレインに接続されてない場合、読み出しデータ線ＳＯＵＴ１は「Ｈ」レベルとなる。この時、読み出しデータ選択線ＳＥＬを「Ｌ」レベルにすることにより、出力選択回路９は出力端子ＤＯＵＴに読み出しデータ線ＳＯＵＴ１と同一レベルのデータを出力する。
【０１３２】
上記のように、本実施の形態によれば選択されたメモリセルが配置されているメモリセルアレイで非選択のワード線端子に接続されたメモリセルのソース線を「Ｈ」レベルとし、ビット線のプリチャージ電位と同等にすることにより、非選択メモリセルソースとドレインの間の電位差を縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とすることに加え、更に選択されたメモリセルが配置されていないメモリセルアレイではソース線を「Ｈ」レベルとすることでメモリセルのソースからドレインであるビット線へ流れるオフリーク電流が削減でき低消費電力化が可能となる。
【０１３４】
（第９の実施形態）
図１５は本発明の第９の実施形態に係る半導体記憶装置の構成を示す回路図である。
【０１３５】
図１５において半導体記憶装置は、メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９、ソース電位制御回路２１から構成されている。メモリセルアレイ１,２、カラムデコーダ３,４、プリチャージ用トランジスタ５,６、読み出し回路７,８、出力選択回路９は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【０１３６】
ソース電位制御回路２１は、インバータＩＮＶＳＢ１及びインバータＩＮＶＳＢ２から構成される。インバータＩＮＶＳＢ１の入力はソース電位制御信号ＷＳＥＬ１に接続し、出力をソース線ＧＬ１１〜ＧＬ１（ｍ／２）及びソース線ＧＬ２１〜ＧＬ２（ｍ／２）に接続している。インバータＩＮＶＳＢ２の入力はソース電位制御信号ＷＳＥＬ２に接続し、出力をソース線ＧＬ１（ｍ／２＋１）〜ＧＬ１ｍ及びソース線ＧＬ２（ｍ／２＋１）〜ＧＬ２ｍに接続している。
【０１３７】
以上のように構成された半導体記憶装置について、メモリセルＭ１（１,１）のデータを読み出す動作についてタイミング図１６を用いて説明する。
【０１３８】
ソース電位制御回路２１以外の構成及び動作は第１の実施形態と同様であるので同一の符号を付してその説明を省略する。
【０１３９】
ソース電位制御信号ＷＳＥＬ１はワード線端子ＷＬ１〜ＷＬ（ｍ/２）のいずれかが選択状態である「Ｈ」レベルの場合に「Ｈ」レベルを入力し、ＷＬ１〜ＷＬ（ｍ/２）の全てが非選択状態である「Ｌ」レベルの場合に「Ｌ」レベルを入力する。ソース電位制御信号ＷＳＥＬ２はワード線端子ＷＬ（ｍ/２＋１）〜ＷＬｍのいずれかが「Ｈ」レベルの場合に「Ｈ」レベルを入力し、ＷＬ（ｍ/２＋１）〜ＷＬｍの全てが「Ｌ」レベルの場合に「Ｌ」レベルを入力するものとする。
【０１４０】
従って全てのワード線端子ＷＬｉ（ｉ＝１〜ｍ）が「Ｌ」レベルから、ワード線端子ＷＬ１を選択状態である「Ｈ」レベルにし、ソース電位制御信号ＷＳＥＬ１に「Ｈ」レベルを入力し、ＷＳＥＬ２に「Ｌ」レベルを入力することによって、ソース電位制御回路２１を構成するインバータＩＮＶＳＢ１の出力に接続されたソース線ＧＬ１１〜ＧＬ１（ｍ/２）は「Ｌ」レベルとなり、ＩＮＶＳＢ２の出力に接続されたソース線ＧＬ１（ｍ/２＋１）〜ＧＬ１ｍは「Ｈ」レベルとなる。
【０１４１】
上記のように、本実施の形態によれば非選択のワード線に接続された複数のメモリセルのソース線を「Ｈ」レベルとすることで、ビット線にドレインを接続し、ゲートに非選択状態のワード線を接続した複数のメモリセルのソースとドレインの間の電位差が縮小し、オフリーク電流を大幅に削減して、ビット線を所望の電位まで充電することを可能とすることに加え、更に複数のソース線の電位を一つのインバータ回路で制御するためソース電位制御回路が少ない素子数で構成でき、小面積化が可能となる。
【０１４２】
【発明の効果】
請求項１記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位を任意の電位に制御することで、トランジスタのオフリーク電流値により一本のビット線に接続するメモリセル数を削減すること無く、多数のメモリセルを接続した場合もビット線を所望の電位までプリチャージすることが可能となるので、多数のメモリセルを接続でき、容易に半導体記憶装置の記憶容量の大規模化を実現することができる。
【０１４３】
請求項２から請求項１７記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図５】本発明の第３の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図６】本発明の第３の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図７】本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図８】本発明の第４の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図９】本発明の第５の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１０】本発明の第６の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１１】本発明の第６の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図１２】本発明の第７の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１３】本発明の第８の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１４】本発明の第８の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図１５】本発明の第９の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図１６】本発明の第９の実施形態に係る半導体記憶装置の動作を示すタイミング図である。
【図１７】従来の半導体記憶装置の構成を示す回路図である。
【図１８】従来の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１、２  メモリセルアレイ
３、４  カラムデコーダ
５、６  プリチャージ用トランジスタ
７、８  読み出し回路
９      出力選択回路
１０、１１、１２、１３、１９、２０、２１  ソース電位制御回路
１４、１５、１６、１７、１８  リピート回路
Ｍ１、Ｍ２  メモリセルトランジスタ
ＷＬｉ      ワード線
ＧＬ１、ＧＬ２  ソース線
ＢＬ１ｊ、ＢＬ２ｊ  ビット線
【図１】
0003904970.tif 000002
【図２】
0003904970.tif 000003
【図３】
0003904970.tif 000004
【図４】
0003904970.tif 000005
【図５】
0003904970.tif 000006
【図６】
0003904970.tif 000007
【図７】
0003904970.tif 000008
【図８】
0003904970.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003904970.tif 000014
【図１４】
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【図１５】
0003904970.tif 000016
【図１６】
0003904970.tif 000017
【図１７】
0003904970.tif 000018
【図１８】
0003904970.tif 000019