(57)【特許請求の範囲】
【請求項１】
アナログ入力信号の極性を切換える極性切換器と、
該切換器の出力を増幅する増幅器と、
前記切換器の極性切換えに同期して、極性非反転時における前記増幅器の出力電圧を保持する第一のサンプル・ホールド回路と、
前記切換器の極性切換えに同期して、極性反転時における前記増幅器の出力電圧を保持する第二のサンプル・ホールド回路と、
前記第一のサンプル・ホールド回路に保持された電圧をディジタル信号に変換する第一のアナログ・ディジタル変換素子と、
前記第一のアナログ・ディジタル変換素子のアナログ・ディジタル変換に同期して前記第二のサンプル・ホールド回路に保持された電圧をディジタル信号に変換する第二のアナログ・ディジタル変換素子と、
前記第二のアナログ・ディジタル変換素子が出力するディジタル信号を反転するディジタル反転器と、
前記第一のアナログ・ディジタル変換素子が出力するディジタル信号と前記ディジタル反転器が出力するディジタル信号とを加算するディジタル加算器とを有し、
前記ディジタル反転器の出力ディジタル信号は、前記第一のアナログ・ディジタル変換素子が出力するディジタル信号に対し、前記第二のアナログ・ディジタル変換素子の一アナログ・ディジタル変換周期前にアナログ・ディジタル変換され出力されたディジタル信号の反転出力であり、
前記切換器の極性切換え周期を前記第一及び第二のアナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短くし、
前記ディジタル加算器が、時間軸上で常に隣接する前記アナログ・ディジタル変換周期内において前記第一及び第二のアナログ・ディジタル変換された２つのディジタル信号出力を加算することで、前記２つのディジタル信号出力の加算の際に生じるアナログ・ディジタル変換データの前記アナログ入力信号に対する時間遅れを軽減することを
を特徴とするアナログ・ディジタル変換器。
【請求項２】
アナログ入力信号の極性を切換える極性切換器と、
該切換器の出力を増幅する増幅器と、
前記切換器の極性切換えに同期して、前記増幅器のアナログ出力をディジタル信号に変換するアナログ・ディジタル変換素子と、
前記アナログ・ディジタル変換素子が出力したディジタル信号を反転し出力するディジタル反転器と、
前記アナログ・ディジタル変換素子が出力したディジタル信号と前記ディジタル反転器が出力するディジタル信号とを加算するディジタル加算器とを有し、
前記ディジタル反転器の出力ディジタル信号が、前記アナログ・ディジタル変換素子が出力するディジタル信号に対し、前記アナログ・ディジタル変換素子の一アナログ・ディジタル変換周期前にアナログ・ディジタル変換され出力されたディジタル信号の反転出力であり、
前記切換器の極性切換え周期を前記アナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短くし、
前記ディジタル加算器が、時間軸上で常に隣接する前記アナログ・ディジタル変換周期内において前記アナログ・ディジタル変換素子でアナログ・ディジタル変換された２つのディジタル信号出力を加算することで、前記２つのディジタル信号出力の加算の際に生じるアナログ・ディジタル変換データの前記アナログ入力信号に対する時間遅れを軽減すること、
を特徴とするアナログ・ディジタル変換器。
【請求項３】
アナログ入力信号の極性を切換える極性切換器と、
該切換器の出力を増幅する増幅器と、
前記切換器の極性切換えに同期して、極性非反転時における前記増幅器の出力電圧を保持する第一のサンプル・ホールド回路と、
前記切換器の極性切換えに同期して、極性反転時における前記増幅器の出力電圧を保持する第二のサンプル・ホールド回路と、
前記第一のサンプル・ホールド回路に保持された電圧と、前記第二のサンプル・ホールド回路に保持された電圧との差を求めるアナログ減算手段と、
該アナログ減算手段の出力電圧をアナログ・ディジタル変換するアナログ・ディジタル変換素子とを有し、
前記切換器の極性切換え周期を前記アナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短くし、
時間軸上で常に隣接する前記アナログ・ディジタル変換周期内において、前記第一のサンプル・ホールド回路で保持された電圧と、前記第二のサンプル・ホールド回路で保持された電圧とを、前記アナログ減算手段が減算して得た電圧を前記アナログ・ディジタル変換素子でアナログ・ディジタル変換することで、前記アナログ減算手段による減算で生じるアナログ・ディジタル変換データの前記アナログ入力信号に対する時間遅れを軽減すること、
を特徴とするアナログ・ディジタル変換器。
【請求項４】
被制御対象の被制御物理量を検出するセンサ素子の出力をアナログ入力信号とし、該入力信号をディジタル信号に変換するアナログ・ディジタル変換器と、
前記被制御物理量の制御目標値を設定する手段と、
前記アナログ・ディジタル変換器が出力したアナログ・ディジタル変換データと前記制御目標値との差を演算する演算手段と、
該演算手段の演算結果に基づき被制御対象の物理量を制御する制御手段を駆動する出力回路とを有する制御装置において、
前記アナログ・ディジタル変換器が請求項１ないし３の何れかに記載のアナログ・ディジタル変換器であって、前記アナログ入力信号に対するアナログ・ディジタル変換データの時間遅れを軽減することができることを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力信号の変化に対する追従性に優れ、アナログ・ディジタル変換精度の向上を図ったアナログ・ディジタル変換器と、アナログ・ディジタル変換器を有し追従性と安定性に優れ高精度の制御が可能な制御装置に関する。
【０００２】
【従来の技術】
微小アナログ入力信号をディジタル信号に変換するアナログ・ディジタル変換器は、アナログ入力信号を直流増幅器で増幅し、その直流出力電圧をアナログ・ディジタル変換素子によってディジタル信号に変換して、微小アナログ入力信号のアナログ・ディジタル変換データを得ている。
【０００３】
しかし直流増幅器の入力側には直流オフセット電圧が存在し、且つ直流オフセット電圧はドリフトする。この直流オフセット電圧は、直流増幅器の入力側でアナログ入力信号に加算され、アナログ入力信号と共に直流増幅器で増幅される。従って、上述のアナログ・ディジタル変換素子のディジタル信号出力は直流オフセット電圧による誤差を含むことになる。
【０００４】
図１０は、直流オフセット電圧による誤差をキャンセルできる従来のアナログ・ディジタル変換器（以下、「ＡＤ変換器」と称する）の例を示す。
このＡＤ変換器では、アナログ入力信号（以下、「入力信号」と略す）は入力端１、２に入力され、入力端１はスイッチ７２に接続されている。スイッチ７２は、ＣＰＵ７８の制御によって入力信号と内部回路の基準電位（以下、「ＧＮＤ」と称する）とを選択的に切換えて直流増幅器（以下、「ＤＣアンプ」と称する）１３へ出力する。ＤＣアンプ１３の直流出力電圧（以下、「ＤＣ出力」と称する）はアナログ・ディジタル変換素子（以下、「ＡＤ変換素子」と称する）７６に入力される。
【０００５】
以上のように構成される従来のＡＤ変換器７０は以下のように動作する。
ＣＰＵ７８の制御によって、スイッチ７２が入力信号をＤＣアンプ１３に出力すると、ＡＤ変換素子７６はＤＣアンプ１３のＤＣ出力をＡＤ変換する。このときＤＣアンプ１３のＤＣ出力は入力信号と直流オフセット電圧（以下「オフセット」と略す）とを加算して増幅した電圧であり、ＡＤ変換素子７６のディジタル信号出力は、入力信号をＡＤ変換したディジタル信号とオフセットをＡＤ変換したディジタル信号とを加算したものである。
【０００６】
スイッチ７２がＧＮＤをＤＣアンプ１３に出力したときには、ＤＣアンプ１３のＤＣ出力はオフセットのみを増幅した電圧となり、このときのＤＣ出力がＡＤ変換素子７６でＡＤ変換されると、オフセットのみをＡＤ変換したディジタル信号が得られる。
従って前者のディジタル信号から後者のディジタル信号を減算すれば、オフセットがキャンセルされ、入力信号のみをＡＤ変換したディジタル信号が得られる。ＣＰＵ７８は、この減算を行うと共に、減算結果をＡＤ変換器７０のＡＤ変換データとしてバスライン７２に出力する。
【０００７】
【発明が解決しようとする課題】
前述のように、従来のＡＤ変換器は、オフセットをキャンセルし、それに伴いドリフトをもキャンセルすることができる。しかしＧＮＤがＤＣアンプに入力されている間、ＡＤ変換器は入力信号をＡＤ変換することができない。従って単位時間内に入力信号をＡＤ変換できる回数が減少し、この結果、入力信号のＡＤ変換周期が長くなる。
【０００８】
入力信号のＡＤ変換周期が長くなると、入力信号の変化に対するＡＤ変換データの追従に遅れが生じると共に、この遅れに起因して、入力信号とＡＤ変換データとの間のＡＤ変換に伴う誤差（遅れに伴う誤差については後述する）が大きくなるという問題がある。
またＡＤ変換器には、ノイズの影響による誤差を軽減してＡＤ変換データの確からしさを向上し、高精度のＡＤ変換を行うことが要請される。
【０００９】
一般に、微小アナログ信号の伝送線路には、伝送線路の周辺に配置された機器等からの電磁誘導および静電誘導によってノイズ電圧が誘起される。従って、ＡＤ変換器に入力される入力信号にはノイズ電圧が重畳されている。ノイズを含む入力信号が高分解能（より多くのビット数のディジタル信号に変換すること）でＡＤ変換されても、ＡＤ変換データにはノイズ成分が含まれているため、ＡＤ変換データの確からしさ（入力信号に対応して正しくＡＤ変換を行うこと）がノイズの影響で阻害され、従って高分解能化によるＡＤ変換精度の向上が望めない。
【００１０】
通常、このノイズはホワイトノイズである。ホワイトノイズの影響は、連続する複数の時刻において入力信号をＡＤ変換して得た複数のディジタル信号（複数のサンプル）の平均値を求めることで軽減される。ノイズの影響が軽減されると、高分解能のＡＤ変換素子で得られたＡＤ変換データの確からしさが向上し、高分解能化によるＡＤ変換精度の向上が達成される。
【００１１】
即ちＡＤ変換データの確からしさと精度とを向上させるためには、入力信号をＡＤ変換して得たディジタル信号のサンプル数増加が求められる。しかし従来のＡＤ変換器では、前述のようなサンプル数が減少するという問題があった。
また、ある制御対象の物理量を制御する制御装置は、該物理量と制御目標値とを比較して制御対象の物理量をフィードバック制御する。一般に物理量を検出するセンサは微小出力であり（例えば温度センサである熱電対の起電力は数十μＶ／℃）、センサ出力は、制御目標値との比較手段に直接入力されることはなく、何らかの増幅手段を用いて比較手段に伝達され、この手段としてＡＤ変換器が用いられている。そして、ＡＤ変換器は該物理量を比較手段に伝達すると共に表示手段にもＡＤ変換データを伝達し、表示手段が該物理量を表示する（例えば温度を表示する）。
【００１２】
しかしＡＤ変換においてオフセットによる誤差が生じると制御精度が損なわれ、またＡＤ変換における追従の遅れは、制御対象の制御に遅れを生じるだけでなく、制御系のフィードバックループに遅れを生じさせるので制御装置を不安定な状態にする。ＡＤ変換における追従の遅れは、ＡＤ変換の誤差をも生じさせ、この誤差が擾乱となってフィードバック制御系を更に不安定にする。加えてノイズの影響から、ＡＤ変換データの確からしさが望めず、制御の高精度化を阻害するという問題がある。
【００１３】
本発明は、上記問題に鑑みてなされたもので、ＡＤ変換におけるオフセット及びドリフトをキャンセルすると共に、アナログ入力信号の変化に対する追従性に優れ、ＡＤ変換データの確からしさとＡＤ変換精度の向上を図ったＡＤ変換器と、ＡＤ変換器を有し追従性に優れ、制御装置の安定性及び高精度の制御が可能な制御装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明によれば、請求項１では、アナログ入力信号の極性を切換える極性切換器と、切換器の出力を増幅する増幅器と、切換器の極性切換えに同期して、極性非反転時における増幅器の出力電圧を保持する第一のサンプル・ホールド回路と、切換器の極性切換えに同期して、極性反転時における増幅器の出力電圧を保持する第二のサンプル・ホールド回路と、第一のサンプル・ホールド回路に保持された電圧をディジタル信号に変換する第一のアナログ・ディジタル変換素子と、第一のアナログ・ディジタル変換素子のアナログ・ディジタル変換に同期して第二のサンプル・ホールド回路に保持された電圧をディジタル信号に変換する第二のアナログ・ディジタル変換素子と、第二のアナログ・ディジタル変換素子が出力するディジタル信号を反転するディジタル反転器と、第一のアナログ・ディジタル変換素子が出力するディジタル信号とディジタル反転器が出力するディジタル信号とを加算するディジタル加算器とを有し、ディジタル反転器の出力ディジタル信号が、第一のアナログ・ディジタル変換素子が出力するディジタル信号に対し、第二のアナログ・ディジタル変換素子の一アナログ・ディジタル変換周期前にアナログ・ディジタル変換され出力されたディジタル信号の反転出力であり、切換器の極性切換え周期が第一及び第二のアナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短く、ディジタル加算器が、時間軸上で常に隣接するアナログ・ディジタル変換周期内においてアナログ・ディジタル変換素子でアナログ・ディジタル変換された２つのディジタル信号出力を加算することで、２つのディジタル信号出力の加算の際に生じるアナログ・ディジタル変換データのアナログ入力信号に対する時間遅れを軽減することができるＡＤ変換器が提供される。
【００１５】
このような構成であれば、第一のサンプル・ホールド回路の保持電圧は、極性が反転されないアナログ入力信号とオフセットとを加算したものに対応し、一方、第二のサンプル・ホールド回路の保持電圧は、極性反転されたアナログ入力信号とオフセットとを加算したものに対応している。
従って、第一のアナログ・ディジタル変換素子のディジタル信号出力から第二のアナログ・ディジタル変換素子のディジタル信号出力を減算することで、または、第二のアナログ・ディジタル変換素子のディジタル信号出力から第一のアナログ・ディジタル変換素子のディジタル信号出力を減算することで、両ディジタル信号出力に含まれているオフセット成分をキャンセルすることができる。
【００１６】
また、両ディジタル信号出力は常にアナログ入力信号に対応しているので、アナログ入力信号の変化に対する追従性に優れたＡＤ変換が行い得ると共に、アナログ入力信号に対応したディジタル信号のサンプル数が減少しない。
従って、オフセットをキャンセルしアナログ入力信号に良好に追従すると共に、多くのサンプルから平均値を算出してノイズの影響の軽減してＡＤ変換データの確からしさとＡＤ変換精度を向上することができるＡＤ変換器が提供される。
【００１７】
請求項２では、アナログ入力信号の極性を切換える極性切換器と、切換器の出力を増幅する増幅器と、切換器の極性切換えに同期して、増幅器のアナログ出力をディジタル信号に変換するアナログ・ディジタル変換素子と、アナログ・ディジタル変換素子が出力したディジタル信号を反転し出力するディジタル反転器と、アナログ・ディジタル変換素子が出力したディジタル信号とディジタル反転器が出力するディジタル信号とを加算するディジタル加算器とを有し、ディジタル反転器の出力ディジタル信号が、アナログ・ディジタル変換素子が出力するディジタル信号に対し、アナログ・ディジタル変換素子の一アナログ・ディジタル変換周期前にアナログ・ディジタル変換され出力されたディジタル信号の反転出力であり、切換器の極性切換え周期をアナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短くし、ディジタル加算器が、時間軸上で常に隣接するアナログ・ディジタル変換周期内においてアナログ・ディジタル変換素子でアナログ・ディジタル変換された２つのディジタル信号出力を加算することで、２つのディジタル信号出力の加算の際に生じるアナログ・ディジタル変換データのアナログ入力信号に対する時間遅れを軽減することができるＡＤ変換器が提供される。
【００１８】
このような構成であれば、第一のディジタル信号は、極性が反転されないアナログ入力信号にオフセットが加算されたものに対応し、一方、第二のディジタル信号は、極性反転されたアナログ入力信号にオフセットが加算されたものに対応している。従って第一、第二のディジタル信号間の減算によって、ＤＣオフセットをキャンセルすることができる。
【００１９】
また、第一及び第二のディジタル信号は常にアナログ入力信号に対応しているので、アナログ入力信号の変化に対する追従性に優れたＡＤ変換が行い得ると共に、アナログ入力信号に対応したディジタル信号のサンプル数が減少しない。
従って、オフセットをキャンセルしアナログ入力信号に良好に追従すると共に、多くのサンプルから平均値を算出してノイズの影響の軽減してＡＤ変換データの確からしさとＡＤ変換精度を向上することができるＡＤ変換器が提供される。
【００２０】
請求項３では、アナログ入力信号の極性を切換える極性切換器と、切換器の出力を増幅する増幅器と、切換器の極性切換えに同期して、極性非反転時における増幅器の出力電圧を保持する第一のサンプル・ホールド回路と、切換器の極性切換えに同期して、極性反転時における前記増幅器の出力電圧を保持する第二のサンプル・ホールド回路と、第一のサンプル・ホールド回路に保持された電圧と、第二のサンプル・ホールド回路に保持された電圧との差を求めるアナログ減算手段と、アナログ減算手段の出力電圧をアナログ・ディジタル変換するアナログ・ディジタル変換素子とを有し、切換器の極性切換え周期がアナログ・ディジタル変換素子のアナログ・ディジタル変換周期より短く、時間軸上で常に隣接するアナログ・ディジタル変換周期内において、第一のサンプル・ホールド回路で保持された電圧と、第二のサンプル・ホールド回路で保持された電圧とを、アナログ減算手段が減算して得た電圧をアナログ・ディジタル変換素子でアナログ・ディジタル変換することで、アナログ減算手段による減算で生じるアナログ・ディジタル変換データのアナログ入力信号に対する時間遅れを軽減することができるＡＤ変換器が提供される。
【００２１】
このような構成であれば、第一のサンプル・ホールド回路の保持電圧は、極性が反転されないアナログ入力信号にＤＣオフセットを加算したものに対応し、第二のサンプル・ホールド回路の保持電圧は、極性反転されたアナログ入力信号にオフセットを加算したものに対応している。
従って、第二のサンプル・ホールド回路の保持電圧の極性を反転した電圧と第一のサンプル・ホールド回路の保持電圧とをアナログ加算器で加算して前記減算手段を実現することで、オフセットをキャンセルすることができる。
【００２２】
また、第一及び第二のサンプル・ホールド回路の保持電圧は常にアナログ入力信号に対応しているので、アナログ入力信号の変化に対する追従性に優れたＡＤ変換が行い得ると共に、アナログ入力信号に対応したディジタル信号のサンプル数が減少しない。
従って、オフセットをキャンセルしアナログ入力信号に良好に追従すると共に、多くのサンプルから平均値を算出してノイズの影響の軽減してＡＤ変換データの確からしさとＡＤ変換精度を向上することができるＡＤ変換器が提供される。
【００２３】
請求項４では、被制御対象の被制御物理量を検出するセンサ素子の出力をアナログ入力信号とし、入力信号をディジタル信号に変換するＡＤ変換器と、被制御物理量の制御目標値を設定する手段と、ＡＤ変換器が出力したＡＤ変換データと制御目標値との差を演算する演算手段と、演算手段の演算結果に基づき被制御対象の物理量を制御する制御手段を駆動する出力回路とを有する制御装置において、ＡＤ変換器のオフセットをキャンセルすると共に、入力信号に良好に追従するＡＤ変換を行い、アナログ入力信号に対応したディジタル信号のサンプル数を減少させずにＡＤ変換の精度と確からしさを向上させるＡＤ変換器によって、アナログ入力信号に対するアナログ・ディジタル変換データの時間遅れを軽減して制御装置の追従性、安定性、制御の精度の向上を図った制御装置が提供される。
【００２４】
【発明の実施の形態】
以下本発明の実施の形態を図面により詳細に説明する。
図１は本発明に係るＡＤ変換器の第一の実施形態を示す概略構成図で、図２はその動作を示す。
図１に示すＡＤ変換器１０は、熱電対ＴＣ１からの微小アナログ信号をＡＤ変換するＡＤ変換器であり、極性切換器（以下、「切換器」と略す）１２、ＤＣアンプ１３、スイッチ１４及び１５、ＡＤ変換素子１６及び１７、演算・制御・記憶・通信機能を有するＣＰＵ１８、ディジタル加算器１９、ディジタル反転器２０を有している。
【００２５】
アナログ信号である熱電対ＴＣ１からの入力信号１１は入力端１、２を介して切換器１２に入力される。
切換器１２は入力信号の極性を切換える。具体的には、制御端１２ｃへ入力される制御信号３が「ハイレベル」のとき、切換器１２は、入力信号１１の極性を反転せずＤＣアンプ１３へ出力し、一方、制御信号３が「ローレベル」のときには、入力信号１１の極性を反転して、ＤＣアンプ１３へ出力する。
【００２６】
ＤＣアンプ１３の電圧利得Ａｖは、反転入力端に接続された抵抗Ｒ１３ａとＲ１３ｂで設定される。なお、熱電対ＴＣ１の出力電圧（起電力）を入力信号とする場合、熱電対の出力電圧は熱電対の種類により異なるが約２０〜７０ｍＶであり、一般に、電圧利得Ａｖは３０〜７０倍程度に設定される。
更に、ＤＣアンプ１３のＤＣ出力は２つサンプル・ホールド回路で保持される。第一のサンプル・ホールド回路は、スイッチ１４、キャパシタＣ１４及び抵抗Ｒ１４からなり、第二のサンプル・ホールド回路は、スイッチ１５、キャパシタＣ１５及び抵抗Ｒ１５からなる。
【００２７】
具体的には、ＤＣアンプ１３のＤＣ出力端はスイッチ１４の入力端１４ａとスイッチ１５の入力端１５ａとに接続されている。スイッチ１４の出力端１４ｂは抵抗Ｒ１４を介してＡＤ変換素子１６の入力端１６ａへ接続され、入力端１６ａとＧＮＤとの間にはキャパシタＣ１４が接続されている。スイッチ１５の出力端１５ｂは抵抗Ｒ１５を介してＡＤ変換素子１７の入力端１７ａへ接続され、入力端１７ａの入力とＧＮＤとの間にはキャパシタＣ１５が接続されている。
【００２８】
スイッチ１４は、その制御端１４ｃに入力されるパルス４が、「ハイレベル」のときオンとなり、「ローレベル」のときオフとなる。従って、スイッチ１４がオンのとき、ＤＣアンプ１３のＤＣ出力は抵抗Ｒ１４を介してキャパシタＣ１４を充電する。抵抗Ｒ１４とキャパシタＣ１４の時定数（単位は秒）は後述するパルス４の幅（単位は秒）より小さいので、スイッチ１４がオンされると、キャパシタＣ１４の充電電圧は、直ぐにＤＣアンプ１３のＤＣ出力と等しくなる。スイッチ１４がオフされると、キャパシタＣ１４は、スイッチ１４がオフされた直前のＤＣアンプ１３のＤＣ出力を保持する。
【００２９】
従ってキャパシタＣ１４は、ＤＣアンプ１３が非反転の入力信号１１を増幅している時のＤＣ出力を保持する。この保持を実現するため、パルス４の前縁（立ち上がり）の位相は制御信号３の前縁から僅かに遅れており、パルス４の後縁（立ち下がり）の位相は制御信号３の後縁より僅かに進んでいる。
なお抵抗Ｒ１４とキャパシタＣ１４はその時定数に応じた低域フィルタとして作用する。
【００３０】
一方スイッチ１５も、その制御端１５ｃに入力されるパルス５で、同様にオン・オフの制御が行われる。スイッチ１５がオンのとき、ＤＣアンプ１３のＤＣ出力は抵抗Ｒ１５を介してキャパシタＣ１５を充電し、スイッチ１５がオフとなっても、キャパシタＣ１５の電圧は保持される。
キャパシタＣ１５は、ＤＣアンプ１３が反転の入力信号１１を増幅している時のＤＣ出力を保持する。この保持を実現するため、パルス５の前縁の位相は制御信号３の後縁の位相から僅かに遅れており、パルス５の後縁の位相は制御信号３の前縁より僅かに進んでいる。
【００３１】
ＡＤ変換素子１６はキャパシタＣ１４で保持された電圧をＡＤ変換する。ＡＤ変換は、制御端１６ｃに入力される制御信号６が「ローレベル」から「ハイレベル」に移行したタイミングで行われる。ＣＰＵ１８は、制御信号６をＡＤ変換素子１６へ伝達することでＡＤ変換を制御する。ＡＤ変換素子１７も同様にＡＤ変換を行う。制御端１６ｃ、１７ｃには、同一の制御信号６が入力されている。
【００３２】
ＡＤ変換素子１６がＡＤ変換で得たディジタル信号出力はバスライン２５ａを介してディジタル加算器１９に伝達される。一方、ＡＤ変換素子１７のディジタル信号出力はバスライン２５ｂを介してディジタル反転器２０に伝達され、更に、ディジタル反転器２０の出力はバスライン２５ｃを介してディジタル加算器１９へ伝達される。
【００３３】
ディジタル反転器２０は、入力された２進符号を表す数値に（−１）を乗算して出力する。
ディジタル加算器１９は、ＡＤ変換素子１６のディジタル信号出力とディジタル反転器２０との出力を加算する。従って、ディジタル加算器１９は、ＡＤ変換素子１６のディジタル信号出力からＡＤ変換素子１７のディジタル信号出力を減算することとなる。ディジタル加算器１９は、この減算で得たディジタル信号をバスライン２５ｄを介してＣＰＵ１８に伝達する。
【００３４】
ＡＤ変換素子１６、１７のＡＤ変換は、切換器１２の切換えと同期して行われる必要はない。また、切換器１２による入力信号１１の極性の切換え周期はＡＤ変換周期よりも短い周期であり、好ましくは、切換器１２の切換え周期はＡＤ変換周期の１／１０程度、又は、それ以下の周期である。
次に、上述のように構成されるＡＤ変換器１０の動作を図１及び図２を用いて説明する。
【００３５】
図２に示すように、入力信号１１は、その直流電圧が時刻Ｔ１において電圧Ｍ１、時刻Ｔ２において電圧Ｍ２、時刻Ｔ３において電圧Ｍ３及び時刻Ｔ４において電圧Ｍ４と変化しているものとする。そしてＡＤ変換は時刻Ｔ１、Ｔ２、Ｔ３及びＴ４で行われるものとする。
ＤＣアンプ１３のＤＣ出力では、図２に示すように、切換器１２で極性を切換えられた入力信号を増幅した成分とオフセットを増幅した成分（ＤＣ出力のオフセット成分）とが加算されている。ＤＣアンプ１３の入力側でのオフセットがｅｒであるとすると、ＤＣ出力のオフセット成分は（Ａｖ×ｅｒ）である。図２で示すＤＣ出力の一点鎖線はＤＣ出力のオフセット成分を示し、実線は０Ｖを示している。
【００３６】
キャパシタＣ１４の保持電圧をＥａとし、キャパシタＣ１５の保持電圧をＥｂとし、ＥａとＥｂを図２に示す。
切換器１２の切換周期が十分短く、この切換周期内において入力信号１１の変化が十分少ない場合には、時刻Ｔ１において、キャパシタＣ１４が保持する電圧（Ｅａ１とする）は、非反転の入力信号１１の電圧Ｍ１にオフセットｅｒが加算されてＤＣアンプ１３で増幅された電圧であり、キャパシタＣ１５が保持する電圧（Ｅｂ１とする）は、反転された入力信号１１の電圧Ｍ１にオフセットｅｒが加算されてＤＣアンプ１３で増幅された電圧である。
【００３７】
従って、
0003966450.tif 000002
である。
【００３８】
以上から、
（Ｅａ１−Ｅｂ１）／２＝Ａｖ×Ｍ１・・（３）
を得る。
時刻Ｔ１において、ＡＤ変換素子１６はＥａ１をＡＤ変換し、ＡＤ変換素子１７もＥｂ１をＡＤ変換する。図２において、Ｄａ１はＥａ１をＡＤ変換したＡＤ変換素子１６のディジタル信号出力であり、Ｄｂ１はＥｂ１をＡＤ変換したＡＤ変換素子１７のディジタル信号出力であるとする。
【００３９】
そして、Ｄａ１とＤｂ１から下記（４）式でＤｓ１を得る。
（Ｄａ１−Ｄｂ１）／２＝Ｄｓ１・・（４）
（３）（４）式から、Ｄｓ１は、ＤＣアンプ１３で電圧Ｍ１を増幅して得られる電圧（Ａｖ×Ｍ１）をＡＤ変換したものである（ＤＣ出力のオフセット成分はキャンセルされている）。
【００４０】
即ち、時刻Ｔ１におけるＡＤ変換素子１６のディジタル信号出力Ｄａ１から時刻Ｔ１におけるＡＤ変換素子１７のディジタル信号出力Ｄｂ１を減算して、１／２を乗じれば、ＡＤ変換におけるオフセットの影響はキャンセルされ、入力信号の電圧Ｍ１に対応したＡＤ変換データＤｓ１が得られる。
そしてＤａ１とＤｂ１との減算は、ディジタル反転器２０によって得られた（−Ｄｂ１）とＤａ１をディジタル加算器１９で加算することによって行われる。従って、ＣＰＵ１８は、ディジタル加算器１９から伝達されたディジタル信号に１／２を乗じることで、ＡＤ変換データＤｓ１を得ることができる。ＡＤ変換データＤｓ１は、バスライン２９を介してＡＤ変換器１０の外部へ伝達される。
【００４１】
ここで、ディジタル加算器１９、ディジタル反転器２０及びＣＰＵ１８の演算時間がＡＤ変換周期（ＡＤ変換周期はＴ１−Ｔ２に等しい）に比べ十分短いので（４）式の演算による遅れ（Ｄａ１、Ｄｂ１に対するＤｓ１の遅れ）を無視できる。
以下、ＡＤ変換素子１６のディジタル信号出力は、時刻Ｔ２でＤａ２、時刻Ｔ３でＤａ３、そして時刻Ｔ４でＤａ４となり、ＡＤ変換素子１７のディジタル信号出力は、時刻Ｔ２でＤｂ２、時刻Ｔ３でＤｂ３、そして時刻Ｔ４でＤｂ４となる。従って、ＣＰＵ１８は、時刻Ｔ２における電圧Ｍ２に対応するＡＤ変換データＤｓ２を得、以下同様に、ＡＤ変換データＤｓ３、Ｄｓ４を得る。
【００４２】
以上説明したＡＤ変換器１０は、２つのＡＤ変換素子１６，１７が、サンプル・ホールド回路で保持された極性反転されない入力信号と極性反転された入力信号とを、同時にＡＤ変換するので、２つのＡＤ変換素子のディジタル信号出力は常に入力信号に対応している。従って、ＡＤ変換器１０は、入力信号に良好に追従したＡＤ変換データを得ることができると共に、入力信号に対応したＡＤ変換データのサンプル数を減少させない。
【００４３】
このようなＡＤ変換器１０は、ＡＤ変換素子１６及び１７で得られたディジタル信号間の差を求めてオフセットをキャンセルすると共に、入力信号の変化に対する追従性に優れ、多くのサンプルから平均値を算出してノイズの影響の軽減し、ＡＤ変換データの確からしさとＡＤ変換精度を向上させることができる。
なお、上記の実施形態では、ＡＤ変換器１０は、ＡＤ変換素子１６のディジタル信号出力からＡＤ変換素子１７のディジタル信号出力を減算するが、ＡＤ変換素子１７のディジタル信号出力からＡＤ変換素子１６のディジタル信号出力を減算しても同様の効果が得られる。
【００４４】
この場合、ＣＰＵ１８は、時刻Ｔ１における（４）式を、
（Ｄｂ１−Ｄａ１）（−１／２）＝Ｄｓ１
として、ディジタル加算器１９から伝達されたディジタル信号に（−１／２）を乗ずる。
また、第一の実施形態では、ＣＰＵは、ディジタル加算器１９から伝達されたディジタル信号に１／２を乗じたが、この乗算を行わなくてもよい。このとき時刻Ｔ１における（４）式は、
（Ｄｂ１−Ｄａ１）＝２Ｄｓ１
となるが、２Ｄｓ１が時刻Ｔ１における入力信号Ｍ１をＡＤ変換したＡＤ変換データであるとすればよい。即ち、ディジタル加算器１９から伝達されたディジタル信号に乗ずる係数は適宜設定される。
【００４５】
なお、ＡＤ変換器１０は、ディジタル加算器１９、ディジタル反転器２０を使用せず、ＣＰＵ１８による演算でＡＤ変換素子１７のディジタル信号を符号反転させると共にこれを、ＡＤ変換素子１６のディジタル信号と加算してもよい。
なお、切換器１２の切換え周波数（切換え周期の逆数）はＡＤ変換周波数（ＡＤ変換周期の逆数）の１０倍程度、又はそれ以上として説明したが、切換器１２の切換え周波数はＡＤ変換周波数の２倍以上であればよい。切換器１２によって極性が切り替えられた入力信号１１は、ＤＣアンプ１３で増幅され後、切換器１２に同期したサンプル・ホールド回路で保持されてＡＤ変換素子１６及び１７でＡＤ変換されるが、ＡＤ変換素子１６及び１７が、それぞれ１回のＡＤ変換を行う間に、スイッチ１４及び１５は各々最低１回はオンする必要があるため、切換器１２の切換えが最低限２回以上行われる必要があるからである。
【００４６】
図３は、本発明に係るＡＤ変換器の第二の実施形態を示す。
なお第一の実施形態と同じ機能を有する構成要素については、同じ符号を付して図示し、その動作説明を省略する。
図３に示すＡＤ変換器３０は、切換器１２、ＤＣアンプ１３、ＡＤ変換素子１６’、ＣＰＵ１８’、ディジタル加算器１９’及びディジタル信号の遅延機能を有するディジタル反転器２０’を有している。このＡＤ変換器３０は熱電対ＴＣ１からの微小アナログ信号をＡＤ変換する。ＡＤ変換器３０では、ＡＤ変換と入力信号１１の極性の切換とが同期している。
【００４７】
次に、上述のように構成されるＡＤ変換器３０の動作を図３及び図４を用いて説明する。
熱電対ＴＣ１からの入力信号１１は、入力端１、２に入力され、切換器１２で極性が切換えられる。切換器１２の出力は、ＤＣアンプ１３で増幅され、ＡＤ変換素子１６’の入力端１６ａ’に入力される。ＡＤ変換は制御端１６ｃ’に入力される制御信号６’によって行われる。ＣＰＵ１８’は、制御信号６’をＡＤ変換素子１６’へ伝達することでＡＤ変換を制御する。
【００４８】
ＡＤ変換素子１６’のディジタル信号出力は、バスライン２５ａ’を介してディジタル加算器１９’及びディジタル反転器２０’に伝達される。
ディジタル反転器２０’は、ＡＤ変換素子１６’のディジタル信号出力を読み込み、ＡＤ変換の周期だけ遅延し、且つ入力された２進符号を表す数値に（−１）を乗算してバスライン２５ｂ’を介しディジタル加算器１９’へ伝達する。
【００４９】
次に、上述のように構成されるＡＤ変換器３０の動作を図３及び図４を用いて説明する。
制御信号３’は入力信号の極性を切換える切換器１２を制御する。制御信号３’は、時刻Ｔ１からＴ２の間及び時刻Ｔ３からＴ４の間、「ハイレベル」であり、時刻Ｔ２からＴ３の間及び時刻Ｔ４からＴ５の間、「ローレベル」であるとする。
【００５０】
時刻Ｔ１において、入力信号が切換器１２で極性を反転されていないとき、ＤＣアンプ１３のＤＣ出力は、入力信号１１の電圧Ｍ１とオフセットｅｒとが加算されて増幅されたものとなる（Ｅｃ１とする）。時刻Ｔ２において、入力信号が切換器１２で極性反転されているとき、ＤＣ出力は、入力信号１１の電圧Ｍ２が極性反転されオフセットｅｒと加算されて増幅されたものとなる（Ｅｄ２とする）。
【００５１】
従って、
0003966450.tif 000003
である。
【００５２】
なお、ＤＣアンプ１３のＤＣ出力は、以下同様に、時刻Ｔ３で電圧Ｅｃ３、Ｔ４でＥｄ４、Ｔ５でＥｃ５とする。
時刻Ｔ１における制御信号６’の立上がりのタイミングで、ＡＤ変換素子１６’は、Ｅｃ１をＡＤ変換し、ＡＤ変換の直後にディジタル信号Ｄｃ１を出力する。ディジタル信号Ｄｃ１はディジタル加算器１９’とディジタル反転器２０’に伝達される。ディジタル反転器２０’は制御信号６’の立下りの（時刻Ｔ１より制御信号６’の幅だけ遅れた）タイミングでディジタル信号Ｄｃ１を読み込む（図４「ディジタル反転器２０’の読み込みタイミング」参照）。
【００５３】
次に時刻Ｔ２における制御信号６’の立上がりのタイミングで、ＡＤ変換素子１６’は、Ｅｄ２をＡＤ変換し、ディジタル信号Ｄｄ２を出力する。ディジタル信号Ｄｄ２はディジタル加算器１９’とディジタル反転器２０’に伝達される。ディジタル反転器２０’は、先に読み込んであったディジタル信号Ｄｃ１を、制御信号６’の立上がりのタイミングで（−Ｄｃ１）としてバスライン２５ｂ’に出力する。その後、ディジタル反転器２０’は制御信号６’の立下りのタイミングでディジタル信号Ｄｃ２読み込む。
【００５４】
従って、時刻Ｔ２において、ディジタル加算器１９’は、ＡＤ変換素子１６’のディジタル信号出力Ｄｄ２にディジタル反転器２０’のディジタル信号出力（−Ｄｃ１）を加算し（Ｄｄ２−Ｄｃ１）を出力する。そして時刻Ｔ２からＴ３までの間、ディジタル加算器１９’は、（Ｄｄ２−Ｄｃ１）を出力する。
ところで（Ｄｄ２−Ｄｃ１）は（Ｅｄ２−Ｅｃ１）の減算に対応している。そして、（５）（６）式から
（Ｅｄ２−Ｅｃ１）＝−Ａｖ（Ｍ１＋Ｍ２）  ・・（７）
である。
【００５５】
即ち、（Ｄｄ２−Ｄｃ１）は、−（Ｍ１＋Ｍ２）をＤＣアンプ１３で増幅したＤＣ出力をＡＤ変換したディジタル信号に相当し、オフセットｅｒはキャンセルされている。
ＣＰＵ１８’は、（Ｄｄ２−Ｄｃ１）を読み込むと、これに（−１／２）を乗じてＤｓ１２得る（下記）。
【００５６】
−（Ｄｄ２−Ｄｃ１）／２＝（Ｄｃ１−Ｄｄ２）／２＝Ｄｓ１２  ・・（８）
即ち、Ｄｓ１２は、（Ｍ１＋Ｍ２）／２のＡＤ変換データに相当する。時刻Ｔ２の直後、ＣＰＵ１８’は、上記演算を行いＡＤ変換データＤｓ１２をバスライン２９に出力する。
時刻Ｔ３において、ＡＤ変換素子１６’はＥｃ３をＡＤ変換してディジタル信号Ｄｃ３を得る。このときディジタル反転器１９’はバスライン２５ｂ’に（−Ｄｄ２）を出力するので、時刻Ｔ３からＴ４までの時間、ディジタル加算器１９’は（Ｄｃ３−Ｄｄ２）を出力する。この（Ｄｃ３−Ｄｄ２）は（Ｅｃ３−Ｅｄ２）に対応している。
【００５７】
そして、（５）式においてＥｃ１をＥｃ３、Ｍ１をＭ３とし、
Ｅｃ３＝Ａｖ（Ｍ３＋ｅｒ）
を得る。
これと（６）式から、
（Ｅｃ３−Ｅｄ２）＝Ａｖ（Ｍ２＋Ｍ３）  ・・（９）
を得る。
【００５８】
即ち、（Ｄｃ３−Ｄｄ２）は、（Ｍ２＋Ｍ３）をＤＣアンプ１３で増幅したＤＣ出力をＡＤ変換したディジタル信号に相当し、オフセットｅｒはキャンセルされている。
ＣＰＵ１８’は（Ｄｃ３−Ｄｄ２）を読み込むと、これに（１／２）を乗じてＤｓ２３を得る（下記）。
（Ｄｃ３−Ｄｄ２）／２＝Ｄｓ２３  ・・（１０）
Ｄｓ２３は、（Ｍ２＋Ｍ３）／２のＡＤ変換データに相当する。
【００５９】
ＣＰＵ１８’は、極性が反転された入力信号１１に対応するディジタル信号から極性が反転されない入力信号１１に対応するディジタル信号を減算したディジタル信号を、ディジタル加算器１９’から得たときには、この信号に負の定数（−１／２）を乗じる（例えば（８）式の場合）。一方、ＣＰＵ１８’は、極性が反転されない入力信号１１に対応するディジタル信号から極性が反転された入力信号１１に対応するディジタル信号を減算したディジタル信号を、ディジタル加算器１９’から得たときには、この信号に正の定数（１／２）を乗じる（例えば（１０）式の場合）。
【００６０】
以下、同様にして、ＡＤ変換器３０はディジタル信号Ｄｄ４、ＡＤ変換データＤｓ３４、ディジタル信号Ｄｃ５及びＡＤ変換データＤｓ４５を得る。ＡＤ変換器３０のＡＤ変換データは、時刻Ｔ２からＡＤ変換データＤｓ１２となり、時刻Ｔ３でＡＤ変換データＤｓＳ２３、Ｔ４でＤｓ３４及びＴ５でＤｓ４５となる。
このように構成されるＡＤ変換器３０と従来のＡＤ変換器７０との追従性、及び追従性の相違によって生ずる誤差について比較する（図５、６）。
【００６１】
図５は、従来のＡＤ変換器７０と第２の実施形態のＡＤ変換器３０との追従性を比較したものであり、縦軸は入力電圧を示し（単位はｍＶ）、横軸は時間軸である。図５の実線Ｅ１は入力信号１１’を示している。入力信号１１’は時刻ｔ２までは０ｍＶであるが、その後増加し、時刻ｔ１４では１００ｍＶまで増加して、その後は１００ｍＶで一定であるとする。時刻ｔｎにおける入力信号１１’の電圧をＥｎとする（ｎは１、２・・１５とする）。
【００６２】
図５の実線（細い実線）ＥａｎはＡＤ変換器７０のＡＤ変換データのアナログ換算電圧を示し、図５の一点鎖線ＥｓｎはＡＤ変換器３０のＡＤ変換データのアナログ換算電圧を示し、図５の破線ＥｄｎはＡＤ変換器７０のＡＤ変換データの１次遅れ（以下、「ＡＤ変換器７０の１次遅れ」と略する。１次遅れについては後述する）のアナログ換算電圧を示している。
【００６３】
図６は、従来のＡＤ変換器７０と第二の実施形態のＡＤ変換器３０との追従性の遅れによって生じる誤差をアナログ電圧に換算して比較したものであり、縦軸は誤差電圧を示し（単位はｍＶ）、横軸は時間軸である。
図６の実線Ｅ１’は入力信号１１’の変化分を示している。例えば時刻ｔ７における入力信号１１’の変化分は、時刻ｔ７における入力信号１１’の電圧Ｅ７から時刻ｔ６における入力信号１１’の電圧Ｅ６を減じたものである。
【００６４】
図６の実線Ｅａｎ’（細い実線で略三角波状の変化を示している）は、ＡＤ変換器７０の追従性の遅れによって生じる誤差であり、入力信号１１’に対するＡＤ変換データのアナログ換算電圧の誤差である。図６の一点鎖線Ｅｓｎ’は、入力信号１１’に対するＡＤ変換器３０の追従性の遅れによって生じる誤差である。図６の破線Ｅｄｎ’は、入力信号１１’に対するＡＤ変換器７０の１次遅れの場合の追従性の遅れによって生じる誤差である。
【００６５】
ここで、ＡＤ変換器７０のＡＤ変換データのアナログ換算電圧Ｅａｎ（以下、「アナログ電圧Ｅａｎ」とする）は、時刻ｔ２、ｔ４・・ｔ１４において入力信号１１’に一致しているが、しかし時刻ｔ３、ｔ５・・ｔ１３において入力信号１１’に対し大きな追従性の遅れと誤差を生じている。そして図５から、アナログ電圧Ｅａｎは、略階段状に変化し、入力信号１１’に対して不自然な追従をしていることがわかる。アナログ電圧Ｅａｎの誤差Ｅａｎ’についても、極性が逆だが、その最大値は、入力信号１１’の変化分Ｅ１’に一致し、且つ時間軸上で略三角波状に激しく変化している。
【００６６】
ここで、アナログ電圧Ｅａｎが、時刻ｔ２、ｔ４・・ｔ１４で入力信号１１’において入力信号１１’と一致するのは、例えば時刻ｔ４において、ＡＤ変換器７０が、時刻ｔ４おける入力信号１１’の電圧Ｅ４をＡＤ変換したディジタル信号から、時刻ｔ３におけるオフセットｅｒをＡＤ変換したディジタル信号を減算し、オフセットをキャンセルしたＡＤ変換データとして出力するからである。
【００６７】
アナログ電圧Ｅａｎが、時刻ｔ３、ｔ５、ｔ７・・ｔ１３で入力信号１１’ に対し大きな誤差を生じているのは、例えば時刻ｔ７において、ＡＤ変換器７０はオフセットｅｒをＡＤ変換しており、従って時刻ｔ７おける入力信号１１’の電圧Ｅ７はＡＤ変換されず、その代わりにＡＤ変換器７０は時刻ｔ６におけるＡＤ変換データを出力するからである。
【００６８】
他の時刻についても同様である。
即ち、ＡＤ変換器７０のＡＤ変換データは、ＡＤ変換を行った時刻の入力信号１１’のすべての成分を含む場合と全く含まない場合の２つの場合があるため、図５のような追従性を示し、図６のような略三角波状の誤差を生じてしまう。
一方、ＡＤ変換器３０のＡＤ変換データのアナログ換算電圧Ｅｓｎ（以下、「アナログ電圧Ｅｓｎ」とする）は、時刻ｔ３、ｔ４・・ｔ１５において、入力信号１１’に対して若干遅れているが、入力信号１１’の変化に近似して変化していることがわかる。また、誤差Ｅｓｎ’についても、極性は逆だが、入力信号１１’の変化分Ｅ１’に対して略１／２である。
【００６９】
上記アナログ電圧Ｅｓｎの追従性と誤差Ｅｓｎ’は以下のようにして理解できる。
ここでＡＤ変換器３０のＡＤ変換データをＤｓｍｎとする（但しｍ＝ｎ−１である）。
例えば（７）（８）式から、時刻ｔ２におけるＡＤ変換データＤｓ１２は時刻Ｔ１における入力信号１１の電圧Ｍ１と時刻Ｔ２における電圧Ｍ２の平均値に対応している。この関係を図５、６に当てはめると、例えば、時刻ｔ７におけるＡＤ変換データＤｓ６７は、時刻ｔ６における入力信号１１’の電圧Ｅ６と時刻ｔ７における入力信号１１’の電圧Ｅ７の平均値に対応することになる。
【００７０】
このようにＡＤ変換器３０のＡＤ変換データＤｓｎｍは、常にＡＤ変換を行った時刻の入力信号１１’の成分の１／２を含んでいるため、追従性が良好で誤差の発生も少ない。
一方、従来のＡＤ変換器７０の１次遅れのアナログ換算電圧（以下、「アナログ電圧Ｅｄｎ」とする）を求めた場合には、アナログ電圧Ｅｄｎは時刻ｔ３、ｔ４・・ｔ１５において、入力信号１１’の変化に近似して変化しているが、入力信号１１’に対して大きく遅れていることがわかる。そして、アナログ電圧Ｅｄｎの誤差Ｅｄｎ’を示す曲線は、アナログ電圧Ｅａｎの誤差Ｅａｎ’の略包絡線となっており、図６のなかで最も大きな誤差を生じている。
【００７１】
上記のようなアナログ電圧Ｅｄｎの追従性と誤差Ｅｄｎ’は以下のようにして理解できる。
ＡＤ変換器７０が時刻ｔｎにおいて出力する「１次遅れのＡＤ変換データ」をＤＬｎとし、時刻ｔ（ｎ−１）におけるＡＤ変換データをＤ（ｎ−１）、時刻ｔｎにおけるＡＤ変換データをＤｎとすると、
ＤＬｎ＝（Ｄｎ＋Ｄ（ｎ−１））／２
である。
【００７２】
従来のＡＤ変換器７０では、例えば、時刻ｔ７における「１次遅れのＡＤ変換データ」ＤＬ７は、時刻ｔ６におけるＡＤ変換データＤ６と時刻ｔ７におけるＡＤ変換データＤ７との平均値になる。しかし、前述したように、時刻ｔ７において、ＡＤ変換素子７６はオフセットｅｒをＡＤ変換しており、時刻ｔ７おける入力信号１１’の電圧Ｅ７はＡＤ変換されず、代わりにＡＤ変換器７０は時刻ｔ６におけるＡＤ変換データＤ６をＤ７としている。
【００７３】
従って、
ＤＬ７＝（Ｄ６＋Ｄ７）／２＝（Ｄ６＋Ｄ６）／２＝Ｄ６
となる。
このように時刻ｔ７におけるアナログ電圧Ｅｄ７は、時刻ｔ７における入力信号１１’の電圧Ｅ７の成分を全く含んでおらず、代わりに時刻ｔ６における入力信号１１’の電圧Ｅ６の成分（１回前のＡＤ変換でＡＤ変換された成分）だけであるため追従性が悪く、大きい誤差を生じる。
【００７４】
次に、時刻ｔ８では、時刻ｔ７において、Ｄ７＝Ｄ６としたので、「１次遅れのＡＤ変換データ」ＤＬ８は、
ＤＬ８＝（Ｄ７＋Ｄ８）／２＝（Ｄ６＋Ｄ８）／２
となる。
従って、時刻ｔ８におけるアナログ電圧Ｅｄ８は、時刻ｔ６における入力信号１１’の電圧Ｅ６と時刻ｔ８における入力信号１１’の電圧Ｅ８に対応している。即ち、時刻ｔ８において、時刻ｔ６における入力信号１１’の電圧Ｅ６の成分（２回前のＡＤ変換でＡＤ変換された成分）を含んでいるため追従性が悪く、大きい誤差を含んでいる。
【００７５】
以上説明したＡＤ変換器３０では、ＡＤ変換素子１６’が極性反転されない入力信号と極性反転された入力信号とを交互にＡＤ変換するので、各時刻におけるＡＤ変換データはＡＤ変換が行われた時刻の入力信号に対応した成分を含んでいる。従って、ＡＤ変換器３０は、入力信号に良好に追従したＡＤ変換データを得ることができると共に、入力信号に対応したＡＤ変換データのサンプル数を減少させない。
【００７６】
このようなＡＤ変換器３０は、ＡＤ変換素子１６’で得られたディジタル信号の減算からオフセットをキャンセルすると共に、入力信号の変化に対する追従性に優れ、多くのサンプルから平均値を算出してノイズの影響の軽減し、ＡＤ変換データの確からしさとＡＤ変換精度を向上させることができる。
なお、ディジタル加算器１９’、ディジタル反転器２０’を使用せず、ＣＰＵ１８’の記憶回路で、ＡＤ変換素子１６’のディジタル信号をＡＤ変換周期だけ遅延させ（−１）を乗算し、これを遅延していないＡＤ変換素子１６’のディジタル信号と加算してもよい。
【００７７】
図７は、本発明に係るＡＤ変換器の第３の実施形態を示す。
なお第一の実施形態と同じ機能を有する構成要素については、同じ符号を付して図示し、その動作説明を省略する。
このＡＤ変換器４０は、切換器１２、ＤＣアンプ１３、スイッチ１４、スイッチ１５、反転アンプ２０''、アナログ加算器１９''、ＡＤ変換素子１６''及びＣＰＵ１８''を有している。このＡＤ変換器４０のＡＤ変換は、入力信号の極性切換えに同期する必要はない。
【００７８】
キャパシタＣ１４はアナログ加算器１９''の第一の入力端１９''ａとＧＮＤとの間に接続されている。キャパシタＣ１５は反転アンプ２０''の入力端２０ａ''とＧＮＤとの間に接続されている。入力端１９''ａと入力端２０ａ''とは共に高入力インピーダンスである。反転アンプ２０''の電圧利得は（−１）であり、その出力端は、アナログ加算器１９''の第二の入力端１９ｂ''に接続されている。アナログ加算器１９''は、第一の入力端１９ａ''の入力電圧と第二の入力端１９ｂ''の入力電圧との加算電圧を出力し、その出力電圧はＡＤ変換素子１６''の入力端１６ａ''へ入力される。
【００７９】
次に、上述のように構成されるＡＤ変換器４０の動作を図７及び図８を用いて説明する。
入力信号１１は、時刻Ｔ１で電圧がＭ１、時刻Ｔ２で電圧がＭ２、以下、時刻Ｔ４で電圧がＭ４と変化するものとする。
第一の実施形態の場合と同様に、切換器１２は、制御信号３（図８参照）によって入力信号１１の極性を切換えてＤＣアンプ１３へ出力する。
【００８０】
更に、ＤＣアンプ１３のＤＣ出力は、キャパシタＣ１４等からなる第一のサンプル・ホールド回路と、キャパシタＣ１５等からなる第二のサンプル・ホールド回路で保持される。
キャパシタＣ１４は、ＤＣアンプ１３が非反転の入力信号１１を増幅している時のＤＣ出力を保持する。一方、キャパシタＣ１５は、ＤＣアンプ１３が反転の入力信号１１を増幅している時のＤＣ出力を保持する。
【００８１】
キャパシタＣ１５の保持電圧は、反転アンプ２０''で極性反転される。そして、アナログ加算器２０''で、キャパシタＣ１４の保持電圧と加算される。アナログ加算器２０''の出力電圧はＡＤ変換素子１６''の入力端１６ａ''へ入力される。
第一の実施形態と同様に、キャパシタＣ１４の保持電圧をＥａとし、キャパシタＣ１５の保持電圧をＥｂとする。
【００８２】
ここで、切換器１２の切換周期が十分短く、切換周期内において、入力信号１１の変化が少なくなるように切換周期を設定すると、時刻Ｔ１において、キャパシタＣ１４が保持する電圧（Ｅａ１とする）は、（Ｍ１＋ｅｒ）をＤＣアンプ１３で増幅した電圧である。そしてキャパシタＣ１５が保持する電圧（Ｅｂ１とする）は、（−Ｍ１＋ｅｒ）をＤＣアンプ１３で増幅した電圧である。
【００８３】
従って、
0003966450.tif 000004
である。
【００８４】
そしてアナログ加算器１９''は反転アンプ２０''で極性反転されて（−Ｅｂ１）となった電圧にＥａ１を加算するので、アナログ加算器１９''の出力電圧は、（Ｅａ１−Ｅｂ１）＝２Ａｖ×Ｍ１  ・・（１３）
である。
即ち、アナログ加算器１９''の出力電圧は、電圧Ｍ１に対応しているが、オフセットの成分ｅｒを含んでいない。
【００８５】
そして時刻Ｔ１において、ＡＤ変換素子１６''は、（２Ａｖ×Ｍ１）をＡＤ変換し、直ちに電圧Ｍ１に対応したディジタル信号Ｄｅ１をバスライン２５ａ''へ出力する。以下同様に、時刻Ｔ２においてディジタル信号Ｄｅ２を、時刻Ｔ３においてディジタル信号Ｄｅ３を、時刻Ｔ４においてディジタル信号Ｄｅ４を出力する。
【００８６】
ＣＰＵ１８''は、ディジタル信号Ｄｅ１〜Ｄｅ４を電圧Ｍ１〜Ｍ４に対応するように演算して（例えば、１／２を乗じてＭ１を算出する）、ＡＤ変換データＤｓ１''〜Ｄｓ４''としてバスライン２９へ出力する。
ここで、ＡＤ変換は切換器１２によるＤＣ信号の極性切換えに同期せずに行われており、好ましくは、極性の切換え周波数は、第一の実施形態の場合と同様にＡＤ変換周波数の１０倍程度、又はそれ以上に設定される。
【００８７】
なお、反転アンプ２０''及びアナログ加算器１９''の入力においても、それぞれのオフセットが存在するが、これらのオフセットはＤＣアンプ１３の入力側に換算されて評価される。ＤＣアンプ１３の電圧利得は、前述のように３０〜７０倍と比較的高利得であり、反転アンプ２０''及びアナログ加算器１９''のオフセットがＤＣアンプ１３の入力側に換算されると、これらオフセットは３０〜７０分の一となり（１／（ＤＣアンプ１３の電圧利得））、ＤＣアンプ１３のオフセットに比較して極めて小さいものとなる。従って、反転アンプ２０''及びアナログ加算器１９''のオフセットを無視することができる。
【００８８】
なお、電圧利得は３０〜７０倍に限定されるものではなく、反転アンプ２０''及びアナログ加算器１９''のオフセットが、ＤＣアンプ１３の入力側において、ＤＣアンプ１３のオフセットに対し、無視できる程度に小さくなることが実現される電圧利得であればよい。
以上説明したＡＤ変換器４０においては、２つのサンプル・ホールド回路が保持する極性が非反転の入力信号と極性反転された入力信号とを、反転アンプ２０''で入力信号の極性を一致させたうえで、アナログ加算器１９''で加算するので、オフセット成分がキャンセルされる。従ってＡＤ変換器素子１６のディジタル信号出力は常に入力信号に対応しているので、ＡＤ変換器４０は、入力信号に良好に追従したＡＤ変換データを得ることができると共に、入力信号に対応したＡＤ変換データのサンプル数を減少させない。
【００８９】
このようなＡＤ変換器４０は、オフセットがキャンセルされ且つ入力信号に良好に追従したＡＤ変換データを得ることができる。また入力信号に対応したＡＤ変換データのサンプル数を減少させることがなく、多くのサンプルから平均値を算出してノイズの影響の軽減し、ＡＤ変換データの確からしさとＡＤ変換精度を向上させることができる。
【００９０】
なお、反転アンプ２０''が第一のサンプル・ホールド回路の電圧を反転し、アナログ加算器１９''が、第二のサンプル・ホールド回路の電圧と反転アンプ２０''の出力電圧を加算する構成であってもよい。
図９は、本発明に係る追従性に優れ、高精度で制御対象を制御することができる制御装置の一つの実施形態を示す。
【００９１】
図９の制御装置６０は制御対象６５の温度を制御する。この制御装置６０はＡＤ変換器５０、演算回路６１、出力回路６２及び温度設定回路６３を有し、制御装置６０と制御対象６５とはフィードバック制御系を形成している。
ＡＤ変換器５０には、制御対象６５に設置されたセンサ素子である温度センサＴＣ６６からのアナログ信号が入力される。ＡＤ変換器５０には、ＡＤ変換器１０、３０または４０の何れかのＡＤ変換器が使用される。
【００９２】
演算回路６１は、温度設定回路６３から入力された制御対象６５の設定温度データとＡＤ変換器５０から得られた温度センサＴＣ６６が検出した制御対象６５の温度データとを比較し、制御対象６５の温度制御を行うために必要な演算を行い、制御データを出力回路６２に伝達する。
即ち演算回路６１は、制御対象６５の設定温度データを基準とし、ＡＤ変換器５０のＡＤ変換データがこの基準値と等しくなるように制御対象６５の温度を制御する。
【００９３】
例えば、センサＴＣ６６の検出温度が設定温度よりも低いとき、演算回路６１は、出力回路６２を介してヒータ６７に電力を供給し又は供給電力を増やして、制御対象６５の温度を上昇させる。検出温度が設定温度よりも高いときには、演算回路６１は、出力回路６２を介してヒータ６７への電力を遮断し又は供給電力を減らして、制御対象６５の温度を低下させる。
【００９４】
出力回路６２は、演算回路６１から伝達された制御データによって、ヒータ６７へ供給される電流を制御したり、オン／オフしたりする。
ここで、ＡＤ変換器５０は、制御対象６５の温度を検出して演算回路６１へフィードバックするフィードバックループの一部を形成している。フィードバックループの信号伝達の遅れは、フィードバック制御系を不安定にするが、入力信号に対し良好に追従するＡＤ変換器１０、３０及び４０は、従来のＡＤ変換器７０に比べ良好な追従性を有しており、フィードバック制御系の安定度向上に寄与する。
【００９５】
またＡＤ変換器５０の追従の遅れで生じる誤差は、擾乱としてフィードバック制御系を不安定にする。更にＡＤ変換器５０のＡＤ変換データに含まれるノイズも擾乱となってフィードバック制御系を不安定にする。
即ち、上述のように構成された制御装置６０は、制御系のフィードバックループを形成するＡＤ変換器の遅れを改善し、ＡＤ変換器の追従性に起因して生じる誤差を軽減し、ノイズを軽減し、もって制御系の安定度を改善することができる。
【００９６】
また、ＡＤ変換データの確からしさを向上させることができるＡＤ変換器は、制御系の高精度な制御を可能とする。
なお、制御装置は、センサ素子に温度センサを使用した温度制御の場合を例示したが、他の物理量を制御するものであってもよい。
【００９７】
【発明の効果】
以上説明したように、本発明のＡＤ変換器によれば、ＡＤ変換におけるオフセット及びドリフトがキャンセルされると共に、アナログ入力信号に対して良好な追従性を確保したＡＤ変換が可能となり、ＡＤ変換データの精度と確からしさとが向上し、また本発明の制御装置によれば、制御装置の追従性、安定性、制御の精度の向上が実現できるという効果が得られる。
【図面の簡単な説明】
【図１】本発明に係るＡＤ変換器の第一の実施形態の概略構成を示す図である。
【図２】第一の実施形態のＡＤ変換器の動作を示す図である。
【図３】本発明に係るＡＤ変換器の第二の実施形態の概略構成を示す図である。
【図４】第二の実施形態のＡＤ変換器の動作を示す図である。
【図５】第二の実施形態のＡＤ変換器と従来のＡＤ変換器との入力信号に対するＡＤ変換データの追従性の相違を比較する図である。
【図６】第二の実施形態のＡＤ変換器と従来のＡＤ変換器との入力信号に対するＡＤ変換データの追従性の相違で生ずる誤差を比較する図である。
【図７】本発明に係るＡＤ変換器の第三の実施形態の概略構成を示す図である。
【図８】第三の実施形態のＡＤ変換器の動作を示す図である。
【図９】本発明に係る制御装置の一実施形態の概略構成を示す図である。
【図１０】従来のＡＤ変換器の概略構成の一例を示す図である。
【符号の説明】
１０、３０、４０、５０  ＡＤ変換器
１２  切換器
１３  ＤＣアンプ
１４、１５  スイッチ
Ｃ１４、１５キャパシタ
１６、１６’、１６''  ＡＤ変換回路
１８、１８’、１８''  ＣＰＵ
１９、１９’ディジタル加算器
１９''  アナログ加算器
２０、２０’ディジタル反転器
２０''  反転アンプ
６０  制御装置
６１  演算回路
６２  出力回路
６３  温度設定回路
６５  制御対象
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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