(57)【特許請求の範囲】
【請求項１】
メモリ・アレイを有するメモリを含む集積回路であって、
前記メモリ・アレイが、真のビットラインに結合されるメモリ・セルと、基準ビットラインと、前記真のビットライン及び前記基準ビットラインに結合されるセンス増幅器を含み、
前記センス増幅器が、前記真のビットラインと前記基準ビットラインとの間の小電圧差分を、前記メモリ・セルへの及び前記メモリ・セルからの転送のために、所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、前記所定のハイ電圧と前記所定のロー電圧との差分が、前記小電圧差分よりも遙かに大きく、
前記集積回路が、書込み操作の間に、前記センス増幅器による増幅以前に、前記小電圧差分を有する選択された第１及び第２の書込み電圧を、それぞれ前記真のビットライン及び前記基準ビットラインに印加するように適応化される第１及び第２のビットスイッチを含み、
前記センス増幅器が前記小電圧差分を前記所定のハイ電圧及び前記所定のロー電圧に増幅し、異なる電圧を前記真のビットライン及び前記基準ビットラインの各々に印加し、データを前記メモリ・セルに書込み、
前記集積回路はさらに、真のファンノード及び相補ファンノードを含むバッファを有し、前記書込み操作の間に、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第１のビットスイッチ及び前記第２のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合される前に、前記メモリ・セルに書込まれるデータを記憶し、前記真のビットライン及び前記基準ビットラインへの選択的な結合により、前記第１及び第２の書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加され、
前記バッファは、さらに前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、小電圧を前記真のファンノード及び前記相補ファンノードの選択された方に印加し、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値に基づき選択される、集積回路。
【請求項２】
読出し操作の間、前記センス増幅器による増幅以前に、前記第１及び第２のビットスイッチが、前記真のビットライン及び前記基準ビットラインを分離するように適応化される、請求項１記載の集積回路。
【請求項３】
書込み操作に先立ち、プリチャージ操作の間に、前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する１対のプリチャージ・スイッチを含む、請求項１記載の集積回路。
【請求項４】
前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記小電圧が前記選択ファンノード上にゲートされるのを防止する、請求項１記載の集積回路。
【請求項５】
前記真のファンノード及び前記相補ファンノードに接続される１対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間に応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、請求項１記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリに関し、特に、記憶内容がビットライン上に存在する小電圧信号からセンスされる集積回路メモリ、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
既存のＤＲＡＭは一般に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）または読出し専用メモリ（ＲＯＭ）に比較して、アクセスが遅い。従来、ＤＲＡＭは、大容量のデータを記憶するが、磁気ディスク媒体または比較ディスク媒体よりも高速なアクセスを有し、比較的安価で低消費電力のスタンドアロンの独立集積回路チップとして生産された。それに対して、ＳＲＡＭ及びＲＯＭは通常、ＤＲＡＭよりも高速なアクセスを有するが、しばしばコストが高く、消費電力も大きい。なぜなら、これらのメモリタイプは１記憶データ・ビット当たり、より多くの素子数を要求するために、コスト及び密度を押し上げるからである。
【０００３】
最近、ＤＲＡＭを、論理回路若しくはリニア回路、または他の回路タイプを含む集積回路、例えば"システム・オン・チップ"の幾つかの素子の１つとして使用することに注目が集まっている。こうしたＤＲＡＭ素子は、埋め込みＤＲＡＭまたは"ＥＤＲＡＭ"と呼ばれる。埋め込みＤＲＡＭを使用する目的には、高速アクセスを有するが、ＳＲＡＭよりも低コスト及び低消費電力を有する、潜在的に大容量の容易に再書込み可能な記憶を獲得することが含まれる。既存のＤＲＡＭの１つの問題は、メモリ・セルからデータを読出したり、リフレッシュすることに比べて、そのメモリ・セルに新たなデータを書込むのに時間がかかることである。この問題は、図１及び図２を参照することにより理解できる。図１は、従来のＤＲＡＭメモリ・セルが読出されているときのアクティブ信号を示す。読出し操作は、ワードライン電圧１０が静止値（この場合約−０．４Ｖ）から、メモリ・セルのアクセス・トランジスタが導通するための活動値に立ち上がることで開始する。次に、メモリ・セル内のキャパシタにより蓄積される電荷が、ビットライン上のトランジスタを通じて、センス増幅器に流れ始める。センス増幅器では、小電圧差分信号１１が、ビットラインＢＴ上の電圧１２と、基準ビットラインＢＣ上の電圧１４との間で発生する。尚、基準ビットラインＢＣは、読出されるメモリ・セルには結合されていない。センス増幅器は、小スイング、例えばビットラインＢＴと基準ビットラインＢＣとの間のアナログ信号を、メモリ・セルに記憶するために、或いはメモリ・セルからデータを転送するために、フルスイング論理レベル信号に変換する。小電圧差分信号１１が出現した後、センス増幅器がセットされ、すなわち、信号ＳＥＴＰ１６を通じてトリガされ、小電圧差分信号１１をフルスイング論理レベルに増幅する。この結果、ビットラン電圧１２及び基準ビットライン電圧１４が、それらの初期小電圧差分から、それぞれの所定の高論理レベル及び低論理レベルに、この場合、それぞれ約１．２Ｖ及び０．０Ｖに分けられる。メモリ・セルに蓄積される電圧が、図１に曲線１８により示されている。
【０００４】
それに対して、従来のＤＲＡＭでの書込み操作は、読出し操作よりも長い時間を要する。図２を参照すると、現在ロー論理レベルすなわち"０"を記憶するメモリ・セルに、ハイ論理レベルすなわち"１"を書込む操作は、"リード０モディファイ・ライト１"として知られる。この書込み操作は、"０"を含むメモリ・セルを読出し、次にメモリ・セルに反対の値"１"を記憶させることにより開始する。この初期読出しステップは、隣接ビットライン上のメモリ・セルの記憶内容が破壊されるのを防ぐために必要となる。１メモリ・セルが"０"状態から"１"を再書込みされる間、同一のワードラインによりアクセスされる他のビットライン上のメモリ・セルが読出され、それらが既に記憶する同一データにより、ライトバックすなわち書戻しされる。
【０００５】
図２に示されるように、リード・モディファイ・ライト操作は読出し操作と同様に、ワードライン電圧１０が静止値から活動値に立ち上がることにより開始する。次に、メモリ・セル内のキャパシタにより蓄積される電荷が、ビットライン上のトランジスタを通じて、センス増幅器に流れ始める。センス増幅器では、小電圧差分信号２１が、ビットラインＢＴ上の電圧２２と、基準ビットラインＢＣ上の電圧２０との間で発生する。尚、基準ビットラインＢＣは、書込まれるメモリ・セルには結合されていない。小電圧差分信号２１が現れた後、信号ＳＥＴＰ１６がセンス増幅器をセットし、その結果、小電圧差分信号２１が、それぞれ基準ビットラインＢＣ及びビットラインＢＴ上で、所定のハイ論理レベル及びロー論理レベルに増幅され、これらが、メモリ・セルに記憶されるオリジナル"０"値データを反映する。
【０００６】
図２に示される従来のＤＲＡＭ操作では、ビットラインＢＴ及び基準ビットラインＢＣ上のそれぞれの電圧２２、２０が、センス増幅器がセットされた後にだけ、新たなレベルに強制される。センス増幅器がセットされた後、電圧２０及び２２はほぼ完全に、それぞれハイ論理レベル及びロー論理レベルに向けて推移する。次に、ビットライン電圧及び基準ビットライン電圧は、書込み操作により要求されるように進路を反転させ、反対のレベルに達する。書込み前の初期読出しに要する時間は、読出し操作において、メモリ・セル内の電圧２４が立ち上がるのに長い時間をとらせる。図１に示される読出し操作に比較して、リード・モディファイ・ライト操作では、メモリ・セル電圧が最終値の９０％に達するのに、約３０％長い時間を要する。これは図１のｔ０−ｔ１を、図２のｔ０'−ｔ１'と比較することにより明らかである。
【０００７】
従来、リード・モディファイ・ライト操作を実行するためのより長い時間は、受け入れ可能とみなされてきた。これはビットライン信号レベルを新たなレベルに余りに直ちに変化させると、書込まれるビットラインと隣接ビットラインとの間のライン間ノイズ結合により、他のメモリ・セル内のデータを潜在的に破壊し得るからである。従来、隣接ビットラインによりアクセスされるメモリ・セル内のデータを破壊するリスク無しに、メモリ・セルに新たな値を即時書込む方法が存在しなかった。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、メモリ・セルへの書込み操作を読出し操作程度の短い時間で実行することである。
【０００９】
本発明の別の目的は、隣接ビットラインによりアクセスされるメモリ・セル内のデータを破壊するリスク無しに、メモリ・セルへの書込み操作を迅速に実行することである。
【００１０】
更に本発明の別の目的は、小電圧信号をビットライン及び基準ビットラインに注入し、センス増幅器をセットすることにより、信号を所定のハイ論理レベル及びロー論理レベルに増幅し、メモリ・セルに記憶するように、書込み操作を実行することである。
【００１１】
【課題を解決するための手段】
従って、本発明の１態様では、データをローカル・ビットスイッチによりメモリ・セルに書込むように適応化される、メモリを含む集積回路が提供される。このローカル・ビットスイッチは、センス増幅器がセットされる前に、小電圧差分を有する第１及び第２の書込み電圧を、真のビットライン及び基準ビットラインに印加する。センス増幅器は、小電圧差分を所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、真のビットラインが所定のハイ電圧及び所定のロー電圧の一方を有し、これが次にメモリ・セルに書込まれる。
【００１２】
本発明のより好適な態様では、書込まれるメモリ・セル及び他のメモリ・セルが、ワードラインによりアクセスされる。現在書込まれていないこうした他のメモリ・セル上のローカル・ビットスイッチは、それらのビットラインに結合されるセンス増幅器の設定以前に、それらのメモリ・セルに結合される真のビットライン及び基準ビットラインを分離するように適応化され、それにより、書込まれていないこうしたメモリ・セルの記憶内容が、選択メモリ・セルが書込まれるときに、リフレッシュされる。
【００１３】
【発明の実施の形態】
本発明は、センス増幅器をセットする前に、小電圧差分書込み信号を真のビットライン及び基準ビットライン、すなわち相補ビットラインに同時に印加し、続いて、真のビットライン及び基準ビットライン上の小電圧差分をフルスイング信号に増幅するように、センス増幅器をセットすることにより、データをメモリ・セルに書込むシステム及び方法を提供する。尚、フルスイング電圧は、真のビットライン及び基準ビットラインの一方上の所定のハイ電圧、及び他方のライン上の所定のロー電圧を指し示す。次に、メモリ・セルに、真ビットライン上に存在するハイ電圧またはロー電圧が書込まれる。
【００１４】
それに対して、メモリ・セルの読出しは、次のように実行される。すなわち、ワードラインを活動化し、メモリ・セル内に記憶される電荷から、小電圧差分信号を真のビットライン及び基準ビットライン上に生成し、次に小電圧差分信号をフルスイング信号に増幅するように、センス増幅器がセットされる。尚、前述のように、フルスイング電圧は、真のビットライン及び基準ビットラインの一方上の所定のハイ電圧、及び他方のライン上の所定のロー電圧を指し示す。
【００１５】
後述の実施例では、ビットスイッチを用いて、小電圧差分書込み信号が真のビットライン及び基準ビットラインに印加される。尚、書込み操作では、ビットスイッチは読出し操作の場合と異なるタイミングで制御される。図３は、メモリ・アレイに関連付けられるセンシング回路のブロック図である。図３を参照すると、各グループ５０内のローカル・ビットスイッチ（好適にはＮＦＥＴとして実現される）が、センス増幅器５０とローカル・バッファ６０との間の、真のビットライン及び基準ビットライン上の信号フローを制御する。各ローカル・バッファ６０は、１つの真のファンノード及び１つの相補ファンノードを有し、これらは８対のローカル・ビットスイッチにより、８つのセンス増幅器のグループ５０内の８つの真のビットラインの１つ、及び８つの基準ビットラインの１つにそれぞれ結合される。８対のローカル・ビットスイッチの各グループ内において、１対が信号ＬＢＸＰ＜０：７＞により同時にオンされ、真のビットラインとファンノードとの間、及び基準ビットラインと相補ファンノードとの間で、信号を伝搬する。
【００１６】
本発明によれば、書込み操作において、センス増幅器をセットする前に、所望の極性を有する小電圧差分信号が、真のファンノード及び相補ファンノードに印加され、ローカル・ビットスイッチ対がオンされる。この結果、小電圧差分信号が真のビットライン及び基準ビットラインに印加される。次にセンス増幅器がセットされ、小電圧差分信号を所定のハイ電圧論理レベル及びロー電圧論理レベルに増幅し、これらの異なるレベルが、真のビットライン及び基準ビットラインの各々に印加される。真ビットライン上に存在するハイ論理レベルまたはロー論理レベルが、データをメモリ・セルに記憶し、次にローカル・ビットスイッチが再度オフされる。
【００１７】
図４は、真のファンノードＦＴ及び相補ファンノードＦＣを含むローカル・バッファ６０の回路図である。ローカル・バッファ６０は、小電圧差分書込み信号を真のファンノード及び相補ファンノードそれぞれＦＴ及びＦＣに印加する。"０"か"１"かにより決定される信号の極性が、メモリ・セルに書込まれる。ローカル・ビットスイッチ対が、読出し操作及び書込み操作において、異なるタイミングでオン及びオフされるように、以下で詳述する図６の論理回路が、ビットスイッチ・タイミングを制御する。
【００１８】
ローカル・バッファ６０は、端子ＰＤＯＴにおいて読出しデータ出力を、また端子ＰＤＩＴにおいて、書込みデータ入力を提供する。グローバル読出し信号ＬＢＲＥＡＤＰ及び関連回路が、ＰＤＯＴを通じて、信号出力を管理する。グローバル書込み信号ＬＢＷＲＩＴＥＰは、書込み操作の間だけアクティブとなり、小電圧差分書込み信号を真のファンノードＦＴ及び相補ファンノードＦＣに印加する。信号ＰＤＩＴ及びＬＢＷＲＩＴＥＰは、真のファンノードＦＴ及び相補ファンノードＦＣの一方に、小電圧ＶＷＲＩＴＥを印加する論理回路への入力であり、これはＰＤＩＴのバイナリ論理により制御される。一方、真のファンノードＦＴ及び相補ファンノードＦＣの他方は、グラウンドに放電される。ＶＷＲＩＴＥは、真のビットライン及び基準ビットラインから読出されるデータを出力するために、フルスイング論理レベルとして使用されるハイ電圧及びロー電圧に関連する小電圧信号である。ＶＷＲＩＴＥ電圧はグラウンドを基準とし、メモリ・セルからグループ５０内のセンス増幅器に入力される真のビットラインと基準ビットラインとの間の小電圧差分信号に比較的近く、センス増幅器はこの差分信号を読出しのためにフルスイング論理レベルに増幅する。フルスイング論理レベルとして、０．０Ｖ及び１．２Ｖが真のビットライン及び基準ビットライン上で使用される典型的なシステムでは、約２５０ｍＶのＶＷＲＩＴＥ電圧を真のビットライン及び基準ビットラインの一方に印加し、他方をグラウンドに接続することにより、小電圧差分信号が真のビットライン及び基準ビットラインに印加される。
【００１９】
図５は、小電圧源ＶＷＲＩＴＥを生成及び維持するために使用される典型的な回路を示す。この回路は、２つの分圧器７０及び７２を含む。分圧器７０は低インピーダンス分圧器であり、インバータ及び関連スイッチング論理を通じて入力されるＲＥＡＤ信号により制御され、書込み操作の間にだけ作用する。低インピーダンス分圧器７０は、書込み操作の間に電流を供給する。分圧器７２は高インピーダンスを有し、書込み操作以外において、ＶＷＲＩＴＥ電圧レベルを維持するために使用される。キャパシタ７４は更に、電圧レベルを維持し、必要に応じて電流を供給する支援をする。
【００２０】
図４を再度参照すると、ローカル・バッファ６０は、上部アレイ及び下部アレイのために、グローバル・センス増幅器セット信号、それぞれＵＰＳＥＴＰ及びＬＰＳＥＴＰを受信し、これらはローカル・セット・センス増幅器信号ＵＳＥＴＰ及びＬＳＥＴＰとして、それぞれ再生成される。これらのローカル・セット・センス増幅器信号は、グローバル等価信号ＵＰＳＥＴＥＱＰ及びＬＥＳＥＴＥＱＰにより、それぞれリセットされる。図４から明らかなように、ローカル・セット・センス増幅器信号ＵＳＥＴＰまたはＬＳＥＴＰの活動化は、トランジスタ６２をオフさせ、従って、真のファンノードＦＴまたはその相補ファンノードＦＣへのＶＷＲＩＴＥ電圧の印加を阻止する。
【００２１】
書込みプリチャージ素子６４は、読出しプリチャージ素子６６とは別々に設けられ、制御される。書込み操作では、ファンノードＦＴ及びＦＣが、書込みプリチャージ信号ＷＲＰＲＥＣのタイミングに従い、素子６４によりプリチャージされる、すなわち、グラウンドに放電される。他方、読出し操作では、ファンノードＦＴ及びＦＣが、読出しプリチャージ信号ＬＢＲＥＳＴＮのタイミングに従い、読出しプリチャージ素子６６により、所定のハイ電圧論理レベルにプリチャージされる。ＰＦＥＴ素子６８はファンノードＦＴ及びＦＣ間に相互結合され、ＳＲＥＡＤＰ信号により読出し操作の間にだけ活動化される。読出し操作の間、相互結合素子６８が、真のファンノードＦＴ及び相補ファンノードＦＣ上の、所定のハイ論理レベル及びロー論理レベルの各々を再生成及び維持することを支援する。相互結合素子６８は書込み操作の間にはディセーブルされる。なぜなら、ローカル・グループ５０の基本センス増幅器内でのみ、信号の差異化が実行されることが望ましいからである。
【００２２】
グローバル・ビットスイッチ・オン／オフ信号を生成する典型的な回路が、図６に示される。この回路は、読出し操作及び書込み操作のために、グローバル・ビットスイッチ信号の活動化のタイミングをそれぞれに制御する。再度図３を参照すると、グローバル・ビットスイッチ・オン／オフ信号ＢＸＰ＜０：７＞は、図７に示される論理回路により生成されるローカル・ビットスイッチ信号ＬＢＸＰ＜０：７＞として、ローカル・ビットスイッチに転送される。前述のように、読出し操作では、センス増幅器がセットされるとき、ローカル・ビットスイッチ対がオンされ、ワードラインが非活動化されるとき、オフされる。それに対して、書込み操作では、ワードラインが活動化されるときに、ローカル・ビットスイッチ対がより早くオンされ、ワードラインが非活動化されるよりずっと前に、センス増幅器がセットされるときに、再度オフされる。
【００２３】
図６を参照すると、８個のグローバル・ビットスイッチＢＸＰ０乃至ＢＸＰ７の１つが、デコード・ゲートＡへのバイナリ入力により選択される。尚、デコード・ゲートＡは、適正な入力組み合わせを受信すると、ハイに遷移する。書込み操作の間、ワードラインが活動化されるとき、選択グローバル・ビットスイッチがハイに遷移し、センス増幅器がセットされるとき、再度ローに遷移する。書込み操作を通じて、ＲＥＡＤ信号はローのまま維持され、それによりゲートＤ出力はハイ状態のままである。ワードラインが活動化されてから（"ダミー・ワードライン（ＷＬ）デコード"入力のハイへの遷移により表される）、センス増幅器がセットされるまで、ゲートＢへの両方の入力はハイであり、従ってゲートＢ出力がローとなり、それによりゲートＣ出力がローとなる。その結果、ゲートＥの出力がハイとなり、最終的にＢＸＰがハイとなる。このとき、グローバル・ビットスイッチがオンする。センス増幅器セット信号が受信されると、Ｂゲート出力がハイになり、それによりゲートＣ出力がハイになり、ゲートＥ出力及びＢＸＰ出力が再度ローになる。
【００２４】
読出し操作の間、センス増幅器がセットされるとき、選択グローバル・ビットスイッチがハイに遷移し、センス増幅器がリセットされるとき、再度ローになる。この操作では、ＲＥＡＤ信号がハイである。ワードラインが活動化されてから（"ダミー・ワードライン（ＷＬ）デコード"入力により表される）、センス増幅器がセットされるまで、ゲートＢへの両方の入力はハイであり、従ってゲートＢ出力がローとなる。ゲートＣ出力は、ＲＥＡＤ信号がハイであるのでハイとなり、ゲートＤ出力は、センス増幅器セット信号がまだローであるので、ハイとなる。従って、ゲートＥ出力はローとなり、その結果ＢＸＰがローとなる。センス増幅器セット信号が受信されると、ゲートＢがハイに遷移するが、ゲートＣはハイに留まる。なぜなら、ＲＥＡＤがハイであるからである。一方、ゲートＤは、センス増幅器セット信号がハイであるので、ローに遷移する。従って、ゲートＥ出力がハイに遷移し、グローバル・ビットスイッチ信号ＢＸＰがハイに駆動される。センス増幅器セット信号がローに落ちるとき、ＢＸＰは再度ローに落ち、ゲートＤをハイに、またゲートＥをローに駆動する。
【００２５】
図７は、特定のブロックすなわちセンス増幅器グループ５０が、ブロック書込み信号ＢＷにより選択されているか否かに従い、グローバル・ビットスイッチ信号をローカル・ビットスイッチ信号に転送する論理回路を示す。図３に示されるように、ブロック書込み信号ＢＷ０乃至ＢＷ２５５が、それぞれのグループに提供される。例えば、グループ５０内で"１"と番号付けされる真のビットライン及び基準ビットライン対に対応するローカル・ビットスイッチ対は、ブロック書込み信号ＢＷ及びグローバル・ビットスイッチ信号ＢＸＰ１の両方がイネーブルされるとき、ローカル・ビットスイッチ信号ＬＢＸＰ１によりオンされる。読出し操作の間、全てのブロック書込み信号ＢＷはイネーブルされたままである。
【００２６】
本発明によれば、書込みが行われるビットラインに隣接するビットラインによりアクセスされるメモリ・セルに記憶されるデータを破壊することなく、書込み操作が読出し操作とほぼ同じ時間で実行される。図４を参照すると、書込み操作は次の初期条件、すなわち、ＬＳＥＴＰ、ＵＳＥＴＰ、ＳＲＥＡＤＰ、ＬＢＲＥＥＡＤＰの全てがローで、ＬＢＲＥＳＴＮがハイで開始する。書込みに備え、信号ＷＲＰＲＥＣが素子６４に作用し、真のファンノードＦＴ及び相補ファンノードＦＣをグラウンドに放電させる。続いて、プリチャージ、書込み入力ＰＤＩＴ、及び書込み制御信号ＬＢＷＲＩＴＥＰが、ローカル・バッファ６０に提供される。ＰＤＩＴがハイかローかに応じて、ＶＷＲＩＴＥが低インピーダンス分圧器７０（図５）から、真のファンノードＦＴ及び相補ファンノードＦＣの一方に印加され、他方のファンノードはグラウンドに保持される。例えば、ＰＤＩＴがハイの場合、真のファンノードＦＴがＶＷＲＩＴＥ電圧に充電され、相補ファンノードＦＣはグラウンドに保持される。逆に、ＰＤＩＴがローの場合、相補ファンノードＦＣがＶＷＲＩＴＥ電圧に充電され、真のファンノードＦＴはグラウンドに保持される。
【００２７】
やがて、グローバル・ビットスイッチ信号が図６の回路により準備される。デコードがゲートＡにおいて発生する。ワードラインが活動化されるとき、ゲートＢにおいてダミー・ワードライン・デコード信号が受信され、ＢＸＰ＜０：７＞の８つの信号の内の１つのＢＸＰがイネーブルされる。図７に示されるように、グループ５０のためのブロック書込みＢＷがイネーブルされる度に、そのＢＸＰ、例えばＢＸＰ１がローカル・ビットスイッチ信号ＬＢＸＰ１として、ローカル・ビットスイッチ対に転送される。ＬＢＸＰ１が、"１"と番号付けされる真のビットライン及び基準ビットラインのローカル・ビットスイッチをオンし、真のビットライン及び基準ビットラインが、それぞれ真のファンノードＦＴ及び相補ファンノードＦＣに接続される。
【００２８】
メモリ・アレイ内で活動化されるワードラインが、そのワードラインに接続されるメモリ・セルから、真のビットライン上に電荷が移動することを可能にする。少なくとも１つの真のビットラインがその導通により、書込みのために、真のファンノードＦＴをメモリ・セルに接続する。導通した真のビットライン及び基準ビットライン上の電圧は、それぞれのファンノードに存在する電圧に近づく。従って、グラウンドを基準とする略ＶＷＲＩＴＥの小電圧差分書込み信号が、真のビットライン及び基準ビットライン間に印加される。次に、セット信号がグループ５０のセンス増幅器をセットし、これが小電圧差分書込み信号をフルスイング論理レベルに増幅し、真のビットライン及び基準ビットライン上に、それぞれ所定のハイ電圧（例えば１．２Ｖ）及び所定のロー電圧（例えば０．０Ｖ）が印加される。セット信号はまた、グローバル・ビットスイッチ信号をディセーブルすることにより、ローカル・ビットスイッチ（図６）をオフし、それによりグループ５０の基本センス増幅器をファンノードＦＴ及びＦＣから分離し、小電圧差分信号がフルスイング論理レベルに増幅されることを可能にする。
【００２９】
ワードラインが活動化されている間、メモリ・セルの電圧は、現在真のビットライン上に存在する所定のハイ電圧論理レベルまたはロー電圧論理レベルに近いレベルまで、立ち上がるかまたは立ち下がる。その後、ワードラインが非活動化され、それにより書込み操作が終了する。
【００３０】
図８乃至図１１は、全て同じ電圧スケール及び時間スケールで示されており、書込み操作の間の信号を示す。ワードライン活動化信号１００、ローカル・ビットスイッチ信号１０２、及びセンス増幅器セット信号１０４のタイミングが、図８に示される。図９は、真のビットライン１０６、基準ビットライン１０８、及び真のファンノード１１０のそれぞれの電圧を示す。ＶＷＲＩＴＥ電圧１１２が図１０に示され、書込まれるメモリ・セルの電圧１１４が図１１に示される。
【００３１】
図３乃至図７を参照して、グループ５０内で"１"と番号付けされるメモリ・セルに対する読出し操作は、次の初期状態の信号で開始する。すなわち、ＢＷがハイ、ＢＸＰ１及びＬＢＸＰ１を含む全てのＢＸＰ及びＬＢＸＰがロー、ＬＢＷＲＩＴＥＰがロー、ＷＲＰＲＥＣがロー、ＬＢＲＥＳＴＮがハイ、ＬＢＲＥＡＤＰがロー、及びＳＲＥＡＤＰがローである。読出し操作は、ＬＢＲＥＳＴＮ信号がローに遷移して、読出しプリチャージ素子６６をオンし、それによりファンノードＦＴ及びＦＣをＶddにプリチャージすることにより開始される。ＲＥＡＤ信号はＶＷＲＩＴＥのために、低インピーダンス分圧器７０をディセーブルする。プリチャージの後、ＬＢＲＥＳＴＮが再度ハイに遷移する。
【００３２】
ワードラインが活動化され、グループ５０内の基本センス増幅器において、小電圧差分信号が真のビットライン及び基準ビットライン間で発生する。ローカル・ビットスイッチはローのままである。なぜなら、グローバル・ビットスイッチ信号発生器（図６）の出力が、ＲＥＡＤ信号及びディセーブルされたセンス増幅器セット信号により、ディセーブルされたままであるからである。次に、センス増幅器セット信号がイネーブルされ、活動化されるワードラインに接続される各グループ５０内の全てのビットラン上において、真のビットライン及び基準ビットライン間の小電圧信号が所定のハイ電圧及びロー電圧に増幅される。グループ内のローカル・ビットスイッチ対、例えばＬＢＸＰ２が、グローバル・ビットスイッチＢＸＰ２のイネーブルと共に、このときオンし、真のビットライン及び基準ビットライン上の増幅された論理レベルが、真のファンノードＦＴ及び相補ファンノードＦＣに転送されることを可能にする。ローカル・バッファ６０の信号ＳＲＥＡＤＰにより、相互結合素子６８がファンノードＦＴ及びＦＣ上で、所定のハイ電圧論理レベル及びロー電圧論理レベルを再生成し、それらを維持する。最後に、適当なタイミングで、ＬＢＲＥＡＤＰがメモリ・セルから読出されたデータを、出力バスＰＤＯＴ上にゲートする。
【００３３】
図１２乃至図１４は、全て同じ電圧スケール及び時間スケールで示されており、読出し操作の間の信号を示す。ワードライン活動化信号１２０、ローカル・ビットスイッチ信号１２２、及びセンス増幅器セット信号１２４のタイミングが、図１２に示される。図１３は、真のビットライン１２６、基準ビットライン１２８、及び真のファンノード１３０のそれぞれの電圧を示す。また、読出されるメモリ・セルの電圧１３２が図１４に示される。
【００３４】
本発明は特定の好適な実施例に関して述べられてきたが、当業者であれば、多くの変更及び改良が本発明の範囲及び趣旨から逸れることなく可能であることが理解できよう。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３６】
（１）メモリ・アレイを有するメモリを含むタイプの集積回路であって、前記メモリ・アレイが、真のビットラインに結合されるメモリ・セルと、基準ビットラインとを含み、更に前記真のビットライン及び前記基準ビットラインに結合されるセンス増幅器を含み、前記センス増幅器が、前記真のビットラインと前記基準ビットラインとの間の小電圧差分を、前記メモリ・セルへの及び前記メモリ・セルからの転送のために、所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、前記所定のハイ電圧と前記所定のロー電圧との差分が、前記小電圧差分よりも遙かに大きく、前記集積回路が、
書込み操作の間に、前記センス増幅器による増幅以前に、前記小電圧差分を有する選択された第１及び第２の書込み電圧を、それぞれ前記真のビットライン及び前記基準ビットラインに印加するように適応化される第１及び第２のビットスイッチを含み、
前記センス増幅器が前記小電圧差分を前記所定のハイ電圧及び前記所定のロー電圧に増幅し、異なる電圧を前記真のビットライン及び前記基準ビットラインの各々に印加し、データを前記メモリ・セルに書込む集積回路。
（２）読出し操作の間、前記センス増幅器による増幅以前に、前記第１及び第２のビットスイッチが、前記真のビットライン及び前記基準ビットラインを分離するように適応化される、前記（１）記載の集積回路。
（３）真のファンノード及び相補ファンノードを更に含み、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第１のビットスイッチ及び前記第２のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合されて、前記メモリ・セルから読出される、または前記メモリ・セルに書込まれるデータを記憶し、前記第１及び第２の書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記（２）記載の集積回路。
（４）書込み操作に先立ち、プリチャージ操作の間に、前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する１対のプリチャージ・スイッチを含む、前記（３）記載の集積回路。
（５）前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、固定の非ゼロ電圧を前記真のファンノード及び前記相補ファンノードの選択された方にゲートし、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値にもとづき選択される、前記（３）記載の集積回路。
（６）前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記固定の非ゼロ電圧が前記選択ファンノード上にゲートされるのを防止する、前記（５）記載の集積回路。
（７）前記真のファンノード及び前記相補ファンノードに接続される１対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間にだけ応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、前記（３）記載の集積回路。
（８）ビットスイッチ制御論理を含み、前記ビットスイッチ制御論理が読出し信号、ビットスイッチ・アドレス信号、センス増幅器セット信号、及び基準ワードライン信号に応答して、前記第１のビットスイッチ及び前記第２のビットスイッチを、前記書込み操作及び前記読出し操作の間に、それぞれ異なるタイミングで開閉する、前記（３）記載の集積回路。
（９）前記メモリ・セルが第１のメモリ・セルであり、前記センス増幅器が第１のセンス増幅器であり、前記真のビットラインが第１の真のビットラインであり、前記基準ビットラインが第１の基準ビットラインであり、前記メモリ・アレイが更に、第２のメモリ・セルと、前記第1及び第２のメモリ・セルに結合されるワードラインと、前記第２のメモリ・セルに結合される第２の真のビットラインと、第２の基準ビットラインと、前記第２の真のビットライン及び前記第２の基準ビットラインに結合される第２のセンス増幅器と、前記第２の真のビットライン及び前記第２の基準ビットラインにそれぞれ結合される第３及び第４のビットスイッチとを含み、書込み操作の間、前記第１のセンス増幅器による増幅以前に、前記第３及び第４のビットスイッチが、前記第２の真のビットライン及び前記第２の基準ビットラインを分離するのと同時に、前記第１及び第２のビットスイッチが前記第１及び第２の書込み電圧を、それぞれ前記第１の真のビットライン及び前記第１の基準ビットラインに印加し、それにより、前記第２のメモリ・セルに記憶される記憶データがリフレッシュされるのと同一の操作において、前記書込みデータが前記第１のメモリ・セルに書込まれる、前記（２）記載の集積回路。
（１０）真のファンノード及び相補ファンノードを含み、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第１のビットスイッチ及び前記第２のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合されて、前記メモリ・セルから読出される、または前記メモリ・セルに書込まれるデータを記憶し、前記第１及び第２書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記（９）記載の集積回路。
（１１）前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する、１対のプリチャージ・スイッチを含み、プリチャージ操作の間、前記真のファンノード及び前記相補ファンノードが接地される、前記（１０）記載の集積回路。
（１２）前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、固定の非ゼロ電圧を前記真のファンノード及び前記相補ファンノードの選択された方にゲートし、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値にもとづき選択される、前記（１１）記載の集積回路。
（１３）前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記固定の非ゼロ電圧が前記真のファンノード及び前記相補ファンノードの前記選択ファンノード上にゲートされるのを防止する、前記（１２）記載の集積回路。
（１４）前記真のファンノード及び前記相補ファンノードに接続される１対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間にだけ応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、前記（１３）記載の集積回路。
（１５）ビットスイッチ制御論理を含み、前記ビットスイッチ制御論理が読出し信号、ビットスイッチ・アドレス信号、センス増幅器セット信号、及び基準ワードライン信号に応答して、前記第１のビットスイッチ及び前記第２のビットスイッチを、前記書込み操作及び前記読出し操作の間に、それぞれ異なるタイミングで開閉する、前記（１０）記載の集積回路。
（１６）集積回路において、データをメモリ・アレイのメモリ・セルに書込む方法であって、前記メモリ・セルがワードラインと、該メモリ・セルに結合される真のビットラインとによりアクセスされるデータを記憶し、前記メモリ・セルが前記真のビットラインによりセンス増幅器に結合され、前記センス増幅器が前記真のビットラインと基準ビットラインとの間の小電圧信号をフルスイング信号に差異化するように適応化され、前記フルスイング信号が、前記真のビットライン及び前記基準ビットラインの一方上の所定のハイ電圧、及び前記真のビットライン及び前記基準ビットラインの他方上の所定のロー電圧であり、前記小電圧信号が前記フルスイング信号よりも遙かに小さな信号を有し、前記方法が、
前記小電圧信号が前記真のビットライン及び前記基準ビットライン上に現れるように、前記ワードラインを活動化するステップと、
前記小電圧信号を差異化するために、前記センス増幅器をセットする以前に、書込み入力に応答して、前記真のビットライン及び前記基準ビットライン上に、非ゼロの小電圧書込み信号を注入するステップと、
その後、前記センス増幅器をセットし、前記小電圧書込み信号の極性に従う値を有するデータを前記メモリ・セルに書込むステップと
を含む方法。
（１７）前記ワードラインを活動化後、読出し入力に応答して、前記真のビットライン及び前記基準ビットラインを分離し、その後、前記センス増幅器をセットし、前記センス増幅器がセットされた後に、記憶データが前記真のビットライン及び前記基準ビットラインから読出される、前記（１６）記載の方法。
（１８）前記真のビットライン及び前記基準ビットラインを、それぞれ第１及び第２のビットスイッチにより、真のファンノード及び相補ファンノードに結合するステップを含み、前記小電圧書込み信号が、前記真のファンノード及び前記相補ファンノードから、それぞれ前記第１及び第２のビットスイッチを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記（１７）記載の方法。
（１９）前記データが書込まれるとき、前記ワードラインを活動化する前に、前記真のファンノード及び前記相補ファンノードをグラウンドにプリチャージするステップを含む、前記（１８）記載の方法。
（２０）前記センス増幅器をセット後、前記小電圧書込み信号が前記真のファンノード及び前記基準ファンノード上に注入されるのを防止するステップを含む、前記（１９）記載の方法。
（２１）前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持するステップを含む、前記（２０）記載の方法。
（２２）前記メモリ・アレイが第２のメモリ・セルを含み、前記第２のメモリ・セルが前記ワードラインと、前記第２のメモリ・セルに結合される第２の真のビットラインとによりアクセスされるデータを記憶し、前記第２のメモリ・セルが、前記第２の真のビットラインにより第２のセンス増幅器に結合され、前記第２のセンス増幅器が、前記第２の真のビットラインと第２の基準ビットラインとの間の小電圧信号をフルスイング信号に差異化するように適応化され、前記フルスイング信号が、前記第２の真のビットライン及び前記第２の基準ビットラインの一方上の所定のハイ電圧、及び前記第２の真のビットライン及び前記第２の基準ビットラインの他方上の所定のロー電圧であり、前記小電圧信号が前記フルスイング信号よりも遙かに小さな信号を有し、前記方法が、
前記ワードラインを活動化後、前記第２の真のビットライン及び前記第２の基準ビットラインを分離し、その後、前記第２のセンス増幅器を前記第１のセンス増幅器と同時にセットし、前記データが前記第１のメモリ・セルに書込まれる間に、前記第２のメモリ・セルに記憶される記憶データをリフレッシュするステップを含む、前記（１６）記載の方法。
【図面の簡単な説明】
【図１】読出し操作を示すタイミング図である。
【図２】リード・モディファイ・ライト操作を示すタイミング図である。
【図３】本発明の実施例に従う、メモリ・アレイに関連付けられるセンシング回路のブロック図である。
【図４】本発明の実施例に従う、真のファンノードＦＴ及び相補ファンノードＦＣを含むローカル・バッファの回路図である。
【図５】本発明の実施例に従い、小電圧源ＶＷＲＩＴＥを生成及び保持するために使用される典型的な回路を示す図である。
【図６】本発明の実施例に従い、グローバル・ビットスイッチ・オン／オフ信号を生成する典型的な回路を示す図である。
【図７】本発明の実施例に従い、グローバル・ビットスイッチ信号をローカル・ビットスイッチ信号に転送する論理回路を示す図である。
【図８】本発明の書込み操作における、ワードライン活動化信号、ローカル・ビットスイッチ信号、及びセンス増幅器セット信号のタイミングを示す図である。
【図９】本発明の書込み操作における、真のビットライン、基準ビットライン、及び真のファンノードの電圧を示す図である。
【図１０】本発明の書込み操作における、ＶＷＲＩＴＥ電圧を示す図である。
【図１１】本発明の書込み操作において、書込まれるメモリ・セルの電圧を示す図である。
【図１２】本発明の読出し操作における、ワードライン活動化信号、ローカル・ビットスイッチ信号、及びセンス増幅器セット信号のタイミングを示す図である。
【図１３】本発明の読出し操作における、真のビットライン、基準ビットライン、及び真のファンノードの電圧を示す図である。
【図１４】本発明の読出し操作において、読出されるメモリ・セルの電圧を示す図である。
【符号の説明】
１０、１００、１２０  ワードライン電圧
１１、２１  差分信号
１２、２２  ビットライン電圧
１４、２０  基準ビットライン電圧
１６、１０４、１２４  センス増幅器セット信号
１８、２４、１１４、１３２  メモリ・セル電圧
１０２、１２２  ローカル・ビットスイッチ信号
１０６、１２６  真ビットライン電圧
１０８、１２８  基準ビットライン電圧
１１０、１３０  真ファンノード電圧
１１２  ＶＷＲＩＴＥ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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