(57)【特許請求の範囲】
【請求項１】
ノード上へ信号を駆動するよう構成された出力ドライバ回路の出力インピーダンスを、出力ドライバ制御回路を用いて可変に調整する方法であって、該出力ドライバ制御回路は、複数の抵抗性デバイスを備えており、該抵抗性デバイスのそれぞれは、第１の電源（ＶＤＤ）および前記ノード（１０４）の間にプログラム可能なように電気的に並列接続可能であり、該方法は、
前記第１の電源と前記ノードとの間の第１の組の抵抗性デバイス（１２１）の電気的接続を、２進増分的な方法でプログラムするステップと、
前記第１の組における前記抵抗性デバイスのすべてがイネーブルされた時だけ、前記第１の電源と前記ノードとの間の第２の組の抵抗性デバイス（１２２）の電気的接続を、２進増分的な方法でプログラムするステップと、
を含む方法。
【請求項２】
先にプログラムされた前記第１および第２の組（１２１，１２２）における抵抗性デバイスのすべてがイネーブルされたときだけ、前記第１の電源と前記ノードとの間に、抵抗性デバイスの１以上の追加の組（１２３）の電気的な接続を、２進増分的な方法でプログラムするステップを含む、
請求項１に記載の方法。
【請求項３】
前記第１の電源と前記ノードとの間に、前記複数の抵抗性デバイスのうちの少なくとも１つ（１２０，２３６，２３８）を、常時電気的に接続するステップをさらに含む、
請求項１または２に記載の方法。
【請求項４】
信号をノード上へ駆動するよう構成された可変インピーダンス出力ドライバ回路のための制御回路であって、
第１の電源（ＶＤＤ）と前記ノードとの間に、プログラム可能なように電気的に接続可能な第１の組の抵抗性デバイスと、
前記第１の電源と前記ノードとの間に、プログラム可能なように電気的に接続可能な第２の組の抵抗性デバイスと、
前記第１の電源と前記ノードとの間の前記第１の組の抵抗性デバイスの電気的接続を、２進増分的な方法でプログラムし、前記第１組の前記抵抗性デバイスのすべてが前記第１の電源と前記ノードとの間に電気的に接続された時だけ、前記第１の電源と前記ノードとの間の前記第２の組の抵抗性デバイスの電気的接続を、２進増分的な方法でプログラムするコントローラと、
を備える、制御回路。
【請求項５】
前記第１の電源と前記ノードとの間に、プログラム可能なように電気的に接続可能な抵抗性デバイスの１以上の追加の組をさらに備え、
先にプログラムされた前記第１および第２の組の前記抵抗性デバイスのすべてが、前記第１の電源と前記ノードとの間に電気的に接続された時だけ、前記コントローラは、前記第１の電源と前記ノードとの間の前記抵抗性デバイスの１以上の追加の組のうちの少なくとも１つの電気的な接続を、２進増分的な方法でプログラムする、
請求項４に記載の制御回路。
【請求項６】
少なくとも１つの抵抗性デバイスは、前記第１の電源と前記ノードとの間に常時電気的に接続される、
請求項４または５に記載の制御回路。
【請求項７】
前記第１の組における抵抗性デバイスは、抵抗のバイナリ加重された符号を実現する、
請求項４から６のいずれかに記載された制御回路。
【請求項８】
前記第２の組における抵抗性デバイスは、抵抗のバイナリ加重された符号を実現する、
請求項４から７のいずれかに記載された制御回路。
【請求項９】
前記１以上の追加の組の少なくとも１つにおける抵抗性デバイスは、抵抗のバイナリ加重された符号を実現する、
請求項５から８のいずれかに記載された制御回路。
【請求項１０】
前記第１の組、前記第２の組、前記１以上の追加の組のそれぞれにおける前記抵抗性デバイスは、電界効果トランジスタを含む、
請求項５から９のいずれかに記載された制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路の可変インピーダンス出力ドライバに関し、より具体的には、製造のプロセス、電圧および温度における変動に起因する集積回路出力ドライバの出力インピーダンスを制御するバイナリ加重温度符号に関する。
【０００２】
【従来の技術】
集積回路は、一般にチップとしてパッケージ化される。チップ内の集積回路は、信号パッドとして知られているチップの外側にあるメタライゼーション層を介してチップの外界と通信する。チップパッケージ内の集積回路がチップ外に信号を送るため、「ドライバ回路」は、チップの外側にある信号パッド上に信号を駆動する。様々なチップの信号パッドが、信号線として知られる伝送線によって一緒に接続され、これにより、異なるチップ間の通信が可能になる。
【０００３】
チップ上の信号パッドは、チップのパッケージ（例えば、ピン）に接続されており、該チップのパッケージは、別の集積回路または電子デバイスに通ずる印刷回路基板上の信号トレースに接続される。チップパッケージを介した信号トレースへの信号パッドの電気的な接続は、信号パッドからの信号伝送を妨げる寄生抵抗、寄生インダクタンス、および寄生容量により特徴付けられる。寄生抵抗、寄生インダクタンス、および寄生容量を含む印刷回路基板の信号トレース自体の伝送線路特性もまた、信号パッドからの信号伝送品質を妨げる。前述のすべてが、出力ドライバ回路によって駆動されなければならない負荷インピーダンスに加わる。
【０００４】
チップ間の信号相互接続に現れる寄生抵抗、寄生容量、および寄生インダクタンスに起因して、これらの信号相互接続を駆動するドライバ回路は、（特に高速、または低消費電力Ｉ／Ｏのために）切り換えを行なったとき、過大な電圧振幅（voltage swing）を避けるよう設計されるのが望ましい。過大な電圧振幅は、リンギング（ringing）として知られている。現代の集積回路の高速な性能要件を満たすため、できる限り高速に切り換えつつ、リンギングを避けなければならない。
【０００５】
当業者には知られていることであるが、パッド上の電圧レベル切り換えに起因する信号反射、およびそれによる不所望な信号劣化を回避するため、所与の信号ドライバの出力インピーダンスを、それが駆動する伝送線路の特性インピーダンスに整合させることが重要である。
【０００６】
出力ドライバのインピーダンスを信号伝送線路の特性インピーダンスに整合させることには、いくつかの理由で問題がある。先ず、トランジスタの注入ドーピングレベル、電界効果トランジスタ（ＦＥＴ）のチャネルの実効長、トランジスタのゲート酸化物の厚み、および拡散抵抗のような、製造プロセスに固有のプロセス変量が、２つの同一であるべき回路の出力インピーダンスを異なるものとさせることがある。特に、上記のプロセスパラメータのいくつか、またはすべてにおける変動により、同一機能を実行するよう意図された異なる集積回路を、「低速」、「公称」、または「高速」に分類することができる。換言すれば、２つの同一であるべき集積回路は、プロセスパラメータのいくつか、またはすべてにおいて変動するおそれがある。これらのパラメータが上記の高速ケースに近づくと、チップ内の多数のコンポーネントの抵抗が低下する。それとは反対に、プロセスパラメータが理想的なケースから逸脱すればするほど、チップ性能は劣化し、特にチップ内の多数のコンポーネントの抵抗は増大する。この状況は、「低速」ケースと呼ばれる。
【０００７】
さらに、電圧および温度の変動により、所与のチップの出力インピーダンスに変動が生じることがある。具体的には、ドライバの出力インピーダンスは、小さい動作電圧の許容範囲内でさえ、動作電圧における変動間で著しく変化することがある。他の例では、集積回路の温度がその最大動作温度に近づくと、該集積回路のコンポーネントの抵抗が増加する。
【０００８】
上記を考慮して、可変インピーダンス出力ドライバが開発され、製造プロセス、電圧、および温度における変動に起因するドライバ出力インピーダンスの調整が可能となった。
【０００９】
集積回路のための出力パッドのインピーダンス整合を達成する一つの従来技術が、Ｅｓｃｈ，Ｊｒ．に対するもので、本譲受人に譲渡された「ディジタル的に制御された出力ドライバとインピーダンス整合方法（Digitally Controlled Output Driver and Method for Impedance Matching）」と題する米国特許第６，１１８，３１０号に記載されており、これを、ここで参照のために取り入れる。ここに記載された技術では、出力ドライバのインピーダンス整合は、その合成インピーダンスが伝送線路の特性インピーダンスに密接に整合するよう並列に配置されたＦＥＴの組み合わせを、プログラム可能なようにイネーブルすることによって達成される。
【００１０】
このような従来技術の可変インピーダンス出力ドライバは、ＰＶＴ制御符号が更新される時に出力インピーダンスの変化を制限するため、ＰＶＴインピーダンス整合制御のための純温度符号（pure thermometer code）を一般に使用する。特に、インピーダンス回路は「温度（thermometer）」符号を実現し、これにより、第ｎ位の信号Ｗｎが起動された（「１」にセットされた）時に、すべての低位の信号Ｗ１〜Ｗｎ−１もまた起動される。純温度符号インピーダンス整合回路では、第１のＦＥＴの脚（leg）が起動され、所望の出力インピーダンスが達成されるまで、後続のそれぞれのＦＥＴの脚が起動される。従って、少なくとも１つの脚が常時起動され、ＦＥＴの脚のオンオフの切り換え期間中、出力インピーダンスにスパイクをもたらすようなＦＥＴの脚の全導通状態から全非導通状態への切り換え、またはその逆を招かぬよう保証している。表１は、１１ビットの純温度符号を例示しており、ここで、符号語Ｗの各ビット０：：１０は、１０％のインクリメンタルなアドミタンス・ステップを表わしている。
【００１１】
【表１】
0004008776.tif 000002
【００１２】
表１の温度符号の例に示したように、出力インピーダンスの感度の制御可能範囲は、インピーダンスが１から０．５２６の間に制限されている。ここで、各ステップごとにアドミタンスが０．１すなわち１０％だけ変化する。また、表１に例示したように、純温度符号は、各ステップごとに１ビットを必要とする。従って、純温度符号の一つの欠点は、出力インピーダンスの大きい範囲を可能とするのに多数のビット（よって、制御線）が必要とされることである。必要なステップ感度の程度の増加に伴い、制御線の数は指数的に増加する。例えば、各ステップの感度を増やすために、アドミタンスを１％ずつステップさせるのが望ましい場合、ＰＶＴ制御回路は、１０１本の制御線、すなわちそれを１０％に調整するのに必要なライン数の１０倍を必要とするであろう。代替的に、調整可能な出力インピーダンスの範囲を、１から０．２５に増大させることが望まれる場合、各ステップが１０％だけアドミタンスを変更する表１の例では、２０ビット（制御線）を追加する必要があるであろう。
【００１３】
従って、ＰＶＴ出力インピーダンスを調整するためには感度範囲を増やすのが望ましいが、純温度符号を用いて何らかの大きな感度範囲を実現するのに必要なビット数は、それを実現するのに必要な追加される複雑な設計およびチップ実面積によってさらに問題となる。
【００１４】
純温度符号に固有の課題に対する代替的な解決策は、純バイナリ加重符号（pure binary weighted code）の使用であり、これにより、ＰＶＴ制御回路のそれぞれの脚は、そのバイナリ加重ビット位置の組合せに対応するアドミタンスを有する抵抗性デバイス（resistive device）を備える。換言すれば、それぞれの脚は２（ビット位置）Ｙのアドミタンスを有し、ここでＹは、設計に適した予め定義された最小アドミタンスを表わす。バイナリ加重符号によれば、ビット０の較正ワードがアドミタンスＹを有するＦＥＴを制御するならば、ビット１の較正ワードはアドミタンス２＊Ｙを有するＦＥＴを制御し、ビット２の較正ワードはアドミタンス４＊Ｙを有するＦＥＴを制御し、、、等々となる。実際、較正ワードのバイナリカウントがインクリメントするにつれ、より多くの抵抗がドライバＦＥＴアレイ内に並列に加えられ、出力インピーダンスＺＯＵＴは低下する。表２は、バイナリ加重符号の一例を例示する。
【００１５】
【表２】
0004008776.tif 000003
【００１６】
表２に示されるように、バイナリ加重符号を使用する利点は、より少ないビット（すなわちＰＶＴ制御線）を用いてより大きな出力インピーダンス範囲を獲得するその能力である。しかしながら、純バイナリ加重符号において、ステップ状のインクリメントは、現在起動されているすべての脚が次のステップで起動されたままであることを保証しない。例えば、現在のバイナリ加重較正符号が二進１１１０（０．７のアドミタンスに対応）であり、該符号が、二進０００１（０．８のアドミタンス値に対応）にインクリメントされることになっていると仮定する。電気的接続を１１１０から０００１に切り替えたとき、非常に短い時間間隔にわたり、（ＰＶＴ符号の１１１１または００００にそれぞれ対応して）すべてのＦＥＴが非導通であるか、またはすべてのＦＥＴが導通するような状態にスイッチが陥ることがある。これにより、信号パッド上に見られる出力インピーダンスに、不所望なスパイクを招くことがある。（本例では、表２によれば、出力インピーダンスが一時的にＺＯＵＴ＝１．４２９（アドミタンス０．７に対応）からＺＯＵＴ＝０．６６７（アドミタンス１．５（すべて「１」）に対応）へ、またはＺＯＵＴ＝１．４２９（アドミタンス０．７に対応）からＺＯＵＴ＝無限（アドミタンス１．５（すべて「０」）に対応）へ変化することが起こり得る。
【００１７】
【発明が解決しようとする課題】
従って、信号パッド上の出力インピーダンスにおけるスパイクを防止しつつ、より少ない制御線でより高い出力インピーダンス範囲を可能にするＰＶＴ制御符号化技術の必要性が存在する。
【００１８】
【課題を解決するための手段】
本発明は、出力ドライバの出力インピーダンスを調整する時に、バイナリ加重温度符号を使用して、機能的に同一の複数のチップにわたり、プロセス、電圧、および温度を考慮する新規な可変インピーダンス出力ドライバ制御回路および該回路のプログラミングする方法である。本発明の符号化体系は、信号パッド上の出力インピーダンスにおけるスパイクを防止しつつ、最小数のＰＶＴ制御線で広範囲の感度を達成する。
【００１９】
本発明の一実施形態によれば、バイナリ加重温度符号は、出力ドライバ回路の出力インピーダンスを可変に調整するために、可変インピーダンス出力ドライバ制御回路において使用される。可変インピーダンス出力ドライバ制御回路は、複数の抵抗性デバイスで構成され、それぞれのデバイスは、第１の電源と信号パッドとの間に、プログラム可能なように電気的に並列接続されることができる。複数の抵抗性デバイスは、複数の組に区分され、それにより、第１の電源と信号パッドとの間に第１の組における１つ以上の抵抗性デバイスを電気的に接続するように、該第１の組の抵抗性デバイスを２進増分的なやり方（binary incremental manner）でプログラムすることができる。第１の組における抵抗性デバイスのすべてが、第１の電源と信号パッドとの間に電気的に接続された後でのみ、第１の電源と信号パッドとの間に第２の組における１つ以上の抵抗性デバイスを電気的に接続するよう、該第２の組の抵抗性デバイスを２進増分的なやり方でプログラムすることができる。抵抗性デバイスの追加の組を同様にプログラムすることができ、これにより、先にプログラムされた組における抵抗性デバイスのすべてが、第１の電源と信号パッドとの間に電気的に接続された後でのみ、第１の電源および信号パッドの間に追加の組における１以上の抵抗性デバイスが電気的に接続されるよう、該追加の組の抵抗性デバイスを２進増分的なやり方でプログラムすることができる。抵抗性デバイスのうちの少なくとも１つを、第１の電源と信号パッドとの間に常時電気的に接続し、信号パッド上の出力インピーダンスのスパイクを防ぐことが好ましい。さらに、抵抗性デバイスのそれぞれの組が純バイナリ加重符号を実現し、それぞれの組内において出力インピーダンス範囲を増大させるのが好ましい。
【００２０】
本発明の他の実施形態によれば、可変インピーダンス出力ドライバ回路のための制御回路は、第１の電源と信号パッドとの間でプログラム可能なように電気的に接続可能な第１の組の抵抗性デバイスと、第１の電源と信号パッドとの間でプログラム可能なように電気的に接続可能な第２の組の抵抗性デバイスと、コントローラとを含む。該コントローラは、第１の電源と信号パッドとの間における第１の組の抵抗性デバイスの電気的接続を、２進増分的なやり方でプログラムし、該第１の組における抵抗性デバイスのすべてが、第１の電源と信号パッドとの間に電気的に接続された時にのみ、第１の電源と信号パッドとの間における第２の組の抵抗性デバイスの電気的接続を、２進増分的なやり方でプログラムする。制御回路は、第１の電源と信号パッドとの間でプログラム可能なように電気的に接続可能な抵抗性デバイスの１つ以上の追加の組を含むことができる。それにより、先にプログラムされた組のすべてにおける抵抗性デバイスのすべてが、第１の電源と信号パッドとの間で電気的に接続された場合にだけ、コントローラは、第１の電源と信号パッドとの間の抵抗性デバイスの追加の組のそれぞれを、２進増分的なやり方でプログラムすることができる。制御回路は、第１の電源と信号パッドとの間に電気的に常時接続される少なくとも１つの抵抗性デバイスを含むのが好ましい。好ましい実施形態では、抵抗性デバイスは、電界効果トランジスタ（ＦＥＴ）によって実現され、抵抗性デバイスのそれぞれの組は、抵抗のバイナリ加重された符号を実現する。
【００２１】
【発明の実施の形態】
本発明は、図面と併せ以下の詳細な説明を通読することで、より良く理解されよう。図面中、同一の参照符号は同一要素を表わすのに用いられる。
【００２２】
可変インピーダンス出力ドライバ制御回路の感度範囲を増やす新規な方法およびシステムを、以下に詳述する。本発明は特定の例示実施形態について説明するが、例示の実施形態は例として示しただけであり、本発明の範囲がそれにより制限されることを目的としないことは理解されたい。
【００２３】
図１を参照すると、制御可能な可変出力インピーダンスを有するドライバ回路を例示するブロック図が示されている。より具体的には、ドライバ回路は、プルアッ・プリドライバ回路１３２およびプルダウン・プリドライバ回路１３４を含む。知られているように、プルアップ・プリドライバ回路１３２は、出力値をロー状態からハイ状態に（例えば論理ゼロから論理１に）駆動するよう動作し、プルダウン・プリドライバ回路１３４は、出力値をハイ状態からロー状態まで駆動するよう動作する。ＮＦＥＴ１１４，１１５は、プルアップ・プリドライバ回路１３２およびプルダウン・プリドライバ回路１３４の出力によってそれぞれ駆動される。ドライバ回路の出力は、ＮＥＥＴ１１４のドレインおよびＮＦＥＴ１１５のソースの間の電気的接点である線１０２上に現われる値である。図２と関連してさらに説明されるように、インピーダンス回路１００は、信号線１０２およびドライバパッド１０６の間に介在する。インピーダンス回路１００は、制御可能な可変インピーダンスを提供し、これが、基板トレースのインピーダンスを整合させるよう、ドライバ回路の出力インピーダンスを変更する役割を果たす。インピーダンス回路１００によって提供されるインピーダンスは、制御回路１１０によって制御される。インピーダンス回路１００の出力は、導線１０４を介してドライバパッド１０６へ転送される。
【００２４】
ここで、インピーダンス回路１００の構造および動作をより詳しく説明するため、図２を参照すると、この回路がより詳細に示されている。具体的には、インピーダンス回路１００は、信号線１０２，１０４および制御回路１１０に関して示されている。インピーダンス回路は、線１０２と線１０４との間に電気的に並列に接続される複数の抵抗性デバイス１１１〜１２０を含む。好ましい実施形態において、抵抗性デバイス１１１〜１２０は、電界効果トランジスタ（ＦＥＴ）で実現されるが、スイッチと直列の抵抗器のような他のコンポーネントを用いて実現されることもできる。好ましい実施形態において、ＦＥＴ１１１〜１２０のそれぞれは、そのＦＥＴデバイスのアドミタンスを規定するチャネル幅によって規定される。起動された時（すなわち、導通されて通電した時）、それぞれのＦＥＴは、線１０２と線１０４との間に電気的接続を提供し、それによって電流が流れることを可能にし、インピーダンス回路の合成並列抵抗の一因となるようにする。ＦＥＴデバイス１１１〜１２０のうちの一つ以上が導通すると、それらは抵抗器のように動作し、並列に組み合わさって、より低い抵抗をもたらす。このようにして、ドライバ回路の出力インピーダンスを変化させることができる。
【００２５】
本発明によれば、抵抗性デバイス１１１〜１１９は、複数の組１２１，１２２，１２３に区分される。図２の実施形態において、組１２１は、抵抗性デバイス１１１，１１２，１１３を含み、組１２２は、抵抗性デバイス１１４，１１５，１１６を含み、組１２３は、抵抗性デバイス１１７，１１８，１１９を含む。好ましくは、それぞれの組１２１，１２２，１２３内の第１の抵抗性デバイス１１１，１１４，１１７は、それぞれ、先の脚（leg）のすべての合成アドミタンスの１０％のアドミタンスにより特徴付けられており、それぞれの組内の抵抗性デバイスは、２倍に増加したアドミタンス値を有するようにバイナリ加重される。したがって、制御ブロック１１０の総体的な出力は、デジタル較正ワードＷ１：：９として動作し、抵抗性デバイス１１１〜１１９のうちの選択されたものを起動し、後で図３にて説明する方法に従って、ドライバ回路の出力インピーダンスを正確に制御する。好ましい実施形態では、較正ワードＷのビット１：：９が、対応するＦＥＴデバイス１１１〜１１９のゲート上に駆動される値に対応する。回路すなわち制御ブロック１１０の論理は、プロセス、電圧、および温度（ＰＶＴ）に依存するが、ここでは記述する必要はない。インピーダンス回路１００は、ＦＥＴデバイスの切り換えの結果として一時的に発生することのある信号パッド１０６上に見られる出力インピーダンスのスパイクを防止するため、信号線１０２から信号線１０４に信号が通過することができるように少なくとも一つの経路（すなわち、図２の抵抗性デバイス１２０）が常時起動されるように設計される。
【００２６】
表３は、９ビットの出力インピーダンス較正ワードＷの本発明に従う典型的なバイナリ加重温度符号を例示する。表３におけるそれぞれのビット位置は、それぞれの抵抗性デバイス１１１〜１１９に対応する。表３においてビット位置が「０」として示されるときは、対応する抵抗性デバイスは接続されず、したがって回路の並列抵抗に含まれなくなる。表３においてビット位置が「１」として示されるときは、対応する抵抗性デバイスが接続され、したがって回路１００の合成並列抵抗の一因となる。
【００２７】
【表３】
0004008776.tif 000004
【００２８】
図２に示され、また表３にも例示される本発明の典型的な実施形態は、抵抗性デバイス１２０を表わすビットＷ０が常時起動されている（すなわち、線１０２と線１０４との間の電気的接続を提供するよう常時イネーブルされる）。この脚は、低速ＰＶＴケースにおける最も高いインピーダンスを規定する。
【００２９】
また、図２に示される本発明の典型的な実施形態によれば、第１の区分された組１２１は、ビットＷ１，Ｗ２，Ｗ３により表わされる抵抗性デバイス１１１，１１２，１１３を含む。第１の抵抗性デバイス１１１は、アドミタンスＹ１によって特徴付けられ、該アドミタンスＹ１は、ビットＷ０により表される抵抗性デバイス１２０のアドミタンスＹ０の値の１０％である。（換言すれば、第１の抵抗性デバイス１１１は、ＦＥＴ１２０のインピーダンスＺ０の１０倍であるインピーダンスＺ１により特徴付けられる。）第１の組１２１における抵抗性デバイス１１１，１１２，１１３のアドミタンスＹ１，Ｙ２，Ｙ３は、バイナリ符号を実現すべく加重され、ここで、抵抗性デバイスＦＥＴ１１１は、アドミタンスＹ１を有する大きさとされ、抵抗性デバイスＦＥＴ１１２は、アドミタンスＹ２＝２＊Ｙ１を有する大きさとされ、抵抗性デバイスＦＥＴ１１３は、アドミタンスＹ３＝４＊Ｙ１を有する大きさとされる。
【００３０】
第２の区分された組１２２は、ビットＷ４，Ｗ５，Ｗ６で表される抵抗性デバイス１１４，１１５，１１６を含む。組１２２における第１の抵抗性デバイス１１４は、前述のビット位置Ｗ０，Ｗ１，Ｗ２，Ｗ３により表わされる抵抗性デバイス１２０，１１１，１１２，１１３の合成アドミタンスＹ０，Ｙ１，Ｙ２，Ｙ３の値の１０％であるアドミタンスＹ４によって特徴付けられる。第２の組１２２における抵抗性デバイス１１４，１１５，１１６のアドミタンスＹ４，Ｙ５，Ｙ６もまた、バイナリ符号を実現するよう加重され、ここで、抵抗性デバイスＦＥＴ１１４は、アドミタンスＹ４を有する大きさとされ、抵抗性デバイスＦＥＴ１１５は、アドミタンスＹ５＝２＊Ｙ４を有する大きさとされ、抵抗性デバイスＦＥＴ１１６は、アドミタンスＹ６＝４＊Ｙ４を有する大きさとされる。第１の組１２１におけるすべての抵抗性デバイス１１１，１１２，１１３が起動された時、かつこの時だけ、第２の組１２２における抵抗性デバイス１１４，１１５，１１６のうち任意のものを起動できるようになる。
【００３１】
第３の区分された組１２３は、ビットＷ７，Ｗ８，Ｗ９により表される抵抗性デバイス１１７，１１８，１１９を含む。組１２３における第１の抵抗性デバイス１１７は、アドミタンスＹ７によって特徴付けられており、該アドミタンスＹ７は、先のビット位置Ｗ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６により表される抵抗性デバイス１２０，１１１，１１２，１１３，１１４，１１５，１１６の合成アドミタンスＹ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６の値の１０％である。第３の組１２３の抵抗性デバイス１１７，１１８，１１９のアドミタンスＹ７，Ｙ８，Ｙ９もまた、バイナリ符号を実現するよう加重され、ここで、抵抗性デバイスＦＥＴ１１７は、アドミタンスＹ７を有する大きさとされ、抵抗性デバイスＦＥＴ１１８は、アドミタンスＹ８＝２＊Ｙ７を有する大きさとされ、抵抗性デバイスＦＥＴ１１９は、アドミタンスＹ９＝４＊Ｙ７を有する大きさとされる。第１の組１２１のすべての抵抗性デバイス１１１，１１２，１１３と第２の組１２２のすべての抵抗性デバイス１１４，１１５，１１６が起動された時、かつこの時だけ、第３の組１２３の抵抗性デバイス１１７，１１８，１１９のうち任意のものを起動できるようになる。
【００３２】
組の数、区分された各組における抵抗性デバイスの数、各組における抵抗性デバイスのそれぞれに与えられる加重が、所与の設計またはアプリケーションに従って変化させることができるということは、当業者には理解されよう。しかしながら、本発明は、抵抗性デバイスの各組が温度符号アルゴリズムに従って起動され、かつ各組内の抵抗性デバイスは純バイナリ符号アルゴリズムにより起動されるすべての変形形態に適用され、かつ該変形形態のすべてをカバーするよう意図されている。
【００３３】
ＰＶＴ可変出力駆動制御に対する新規なハイブリッド型バイナリ加重温度符号のアプローチは、より少ない制御線を用いて、可変出力インピーダンス範囲内の感度の範囲および程度を増大させることにより、従来技術を著しく改善する。例えば、表３に規定された実現において、制御可能な出力インピーダンスは、常時起動の抵抗性デバイス１２０のインピーダンス（すなわち、低速ＰＶＴケースの最大インピーダンス）の１倍から０．２０４倍にわたって変化する。制御可能な出力インピーダンス範囲内の感度の程度もまた、非常に高いものとなる。
【００３４】
図３は、本発明の方法を例示するフローチャートである。図に示されるように、ドライバ出力と信号パッドとの間にプログラム可能なように接続可能な複数の抵抗性デバイスは、相互に排他的な複数の組へ区分される（ステップ３０）。第１の組の抵抗性デバイスは、第１の組におけるゼロ個以上の抵抗性デバイスがドライバ出力と信号パッドとの間に電気的に接続されるようにプログラムされる（ステップ３２）。伝送線路インピーダンス値に最も近い出力インピーダンス値を得るため、第１の組を二回以上プログラムすることができる。好ましくは、第１の組の抵抗性デバイスが、所与の較正セッション（calibration session）において二回以上プログラムされる場合、出力パッド上に見られる出力インピーダンスの変化量を減らすように、再プログラミングが、ステップごとに（逐次的に）実行される。
【００３５】
第１の組における抵抗性デバイスのすべてが、ドライバ出力と信号パットとの間で電気的に接続された場合にのみ、抵抗性デバイスの次の一組が、抵抗性デバイスのまだプログラムされずに残っている組から選択され、プログラムされる（ステップ３４）。再び、伝送線路インピーダンス値に最も近い出力インピーダンス値を得るため、抵抗性デバイスの選択された該次の一組を二回以上プログラムすることができ、好ましくは、抵抗性デバイスの該選択された次の一組が、所与の較正セッションにおいて二回以上プログラムされる場合、出力パッド上に見られる出力インピーダンスの変化量を減らすように、再プログラミングが、ステップごとに（逐次的に）実行される。
【００３６】
出力ドライバの出力インピーダンスが、該出力ドライバが駆動する伝送線路インピーダンスに最も接近して整合するまで、ステップ３４を、抵抗性デバイスのまだプログラムされていない残っている組のそれぞれについて繰り返すことができる。
【００３７】
図４は、図２のインピーダンス回路１００をプログラムするためのコントローラ１１０の概略的なブロック図である。図に示されるように、コントローラ１１０は３つの３ビットカウンタ１７２，１７４，１７６を含む。カウンタ１７２，１７４，１７６は、最高の出力から最低の出力へ、または最低の出力から最高の出力へ反転しないような、飽和型カウンタが好ましい。カウンタ１７２，１７４，１７６は、クロック入力ＣＬＫがストローブ（strobe）であるときの入力ＤＩＲの方向状態に従い、それぞれの出力上のバイナリ値をインクリメントし、またはデクリメントする。カウンタ１７２，１７４，１７６の出力のそれぞれは、信号Ｗ［１：３］，Ｗ［４：６］，Ｗ［７：９］をそれぞれ生成し、該信号のそれぞれは、インピーダンス回路１００におけるそれぞれの組１２１，１２２，１２３のＦＥＴのうちの１つのゲートを駆動するのに用いられる。
【００３８】
それぞれのカウンタ１７２，１７４，１７６は、イネーブル入力ＥＮを有しており、これがアサートされると、クロック入力ＣＬＫのパルスのそれぞれについて１回、（方向入力ＤＩＲの状態に従い）カウンタは、インクリメントまたはデクリメントすることができる。組ごとに温度符号を実現することにより、次の下位のオーダー（桁）の組をプログラムする前に、それよりも高位のオーダー（桁）の組のＦＥＴのすべてをまず起動するために、それぞれのカウンタを、プログラミング処理の所定部分の間だけイネーブルすることができる。本例では、第１のカウンタ１７２をイネーブルすることができるのは、他のカウンタに対応する組に属するＦＥＴのいずれもが起動されない時のみである。換言すれば、カウンタ１７４および１７６によって出力されるビットＷ［４：：９］はすべて、値“０”を有さなければならない。これに応じて、反転入力ＡＮＤゲート１８２および１８４は、ビットＷ［４：６］およびＷ［７：９］を、カウンタ１７４および１７６からそれぞれ受け取る。反転入力ＡＮＤゲート１８２および１８４の出力は、ＡＮＤゲート１８６の入力を駆動する。ＡＮＤゲート１８６の出力は、カウンタ１７２のイネーブル入力ＥＮを駆動する。これに応じて、カウンタ１７２は、ビットＷ［４：：９］がすべて“０”であるとき、イネーブルされる。
【００３９】
また、本例では、ビットＷ［１：３］により制御される第１の組１２１のすべてのＦＥＴが起動され、ビットＷ［７：９］により制御される第３の組に属するＦＥＴのいずれもが起動されないとき、カウンタ１７４を起動することができる。換言すれば、カウンタ１７２によって出力されるビットＷ［１：３］は、すべて「１」をもたねばならず、カウンタ１７６によって出力されるビットＷ［７：：９］は、すべて「０」をもたねばならない。これに応じて、ＡＮＤゲート１７８は、カウンタ１７２によって出力されるビットＷ［１：３］を受け取る。ＡＮＤゲート１７８および反転入力ＡＮＤゲート１８４の出力は、ＡＮＤゲート１８８の入力を駆動する。こうして、カウンタ１７２によって出力されるビットＷ［１：３］がすべて「１」で、かつカウンタ１７６によって出力されるビットＷ［７：：９］がすべて「０」である時だけ、カウンタ１７４はイネーブルされる。
【００４０】
また、この例では、ビットＷ［１：３］およびＷ［４：６］により制御される第１の組および第２の組１２１および１２２の両方におけるすべてのＦＥＴがそれぞれ起動された時にだけ、カウンタ１７６をイネーブルすることができる。換言すれば、カウンタ１７２および１７４によって出力されるビットＷ［１：：６］は、すべて値「１」をもたねばならない。これに応じて、ＡＮＤゲート１８０は、カウンタ１７４によって出力されるビットＷ［４：６］を受け取る。ＡＮＤゲート１７８および１８０の出力は、ＡＮＤゲート１９０の入力を駆動する。こうして、カウンタ１７６は、ビットＷ［１：：６］がすべて「１」である時だけ、イネーブルされる。
【００４１】
方向入力ＤＩＲは、比較回路１９８により制御される。インピーダンス回路１００出力における線１０４は、アナログ比較器１９２の反転端子に対する入力となる。アナログ比較器１９２の非反転入力は、抵抗器１９４および１９６から形成される分圧器に接続される。抵抗器１９４および１９６は、オンチップ抵抗器でよく、正電源と負電源の間に直列に接続されており、該正電源と負電源の中間ノードは、アナログ比較器１９２の非反転入力に接続されている。一実施形態では、抵抗器１９４および１９６は同じ値を有しており、これにより、アナログ比較器１９２の非反転入力における電圧がＶＤＤ／２となる。アナログ比較器１９２の出力は、カウンタ１７２，１７４，１７６のそれぞれのＤＩＲ入力に接続されており、該ＤＩＲ入力は、これらのカウンタがイネーブルされたとき、該カウンタがカウントする方向を制御する。
【００４２】
比較器１９２の反転入力が、アナログ比較器１９２の非反転入力よりも低いとき、カウンタ１７２，１７４，１７６は、（イネーブルされた時）カウントアップし、インピーダンス回路１００のより多くのトランジスタを導通させ、インピーダンス回路１００のインピーダンスを減らす。このフィードバックシステムは、インピーダンス回路１００のインピーダンスが、パッド１０６により駆動される負荷のインピーダンスとほぼ整合する時に安定する。比較器１９２の反転入力が、アナログ比較器１９２の非反転入力よりも高いとき、カウンタ１７２，１７４，１７６はカウントダウンする。これは、インピーダンス回路１００のより多くのトランジスタを非導通とし、インピーダンス回路１００のインピーダンスを増やす。
【００４３】
図４の回路には、インピーダンス回路１００の制御入力が生成される方法を例示するものとして示されている。これらの信号の特定の生成方法は、本発明を限定するものではない。しかしながら、図４の回路により、該システムは、（比較回路およびアップ−ダウンカウンタを介して）較正制御ワードを連続的に更新し、出力ドライバの出力インピーダンスを更新することを可能にすることは、理解されるであろう。
【００４４】
可変インピーダンス出力ドライバの代替実施形態のブロック図が、図５に示されている。本実施形態では、本発明のドライバ回路は、プルアップ・プリドライバ回路２０２およびプルダウン・プリドライバ回路２３２を有するドライバ回路環境において動作する。これらの回路は、出力信号をロー状態からハイ状態へ、およびハイ状態からロー状態へ（またはトライステート（tri-state）状態へ）駆動するようそれぞれ動作する。インピーダンス制御回路２５０は、較正ワードＰＵ［１：：９］およびＰＤ［１：：９］の形で制御信号２０８および２３８を生成する。これらの制御信号は、プリドライバ回路２０２，２３２によってそれぞれデータ修飾され、修飾された較正ワードＰＵ＊［１：：９］，ＰＤ＊［１：：９］をそれぞれ生成する。修飾された較正ワードＰＵ＊［１：：９］２０４およびＰＤ＊［１：：９］２３４を用い、下記に説明するようなやり方で、本発明に従って構成された出力インピーダンス回路２００を制御する。図５に示されるように、出力インピーダンス回路２００の出力２０９は、信号パッド２０６に向けられる。
【００４５】
ここで図６を参照すると、本発明に従って構成された出力インピーダンス回路２００の好ましい実施形態が詳細に例示されている。手短に言えば、インピーダンス回路２００は、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）２３６、２１１〜２１９のアレイ２１０を含む。アレイ２１０において、これらのＰＦＥＴは電気的に並列接続されており、それぞれのＰＦＥＴのソースノードが、それぞれの他のＰＦＥＴのソースノードに電気的に接続され、それぞれのＰＦＥＴのドレインノードが、それぞれの他のＰＦＥＴのドレインノードに電気的に接続されている。回路２００はさらに、Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）のアレイ２２０を含む。ＮＦＥＴは、それらのソースノードが、一緒に接続されると共にさらにＰＦＥＴのアレイ２１０のドレインノードに接続され、それらのドレインノードが電気的に一緒に接続されるように、電気的に接続されている。
【００４６】
好ましい実施形態によれば、ＰＦＥＴアレイ２１０は、１０個のＰＦＥＴデバイス２３６，２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８，および２１９を含む。これらのＰＦＥＴデバイスのそれぞれのソースノードは、電位がＤＶＤＤにある共通信号線２０１上に一緒に電気的に接続される。同様に、ＮＦＥＴデバイスのアレイ２２０は、１０個のＮＦＥＴデバイス２３８，２２１，２２２，２２３，２２４，２２５，２２６，２２７，２２８，および２２９を含む。さらに、ＮＦＥＴデバイス２３０を出力の所に設けて、さもなくば駆動されない出力を、それがフロート（浮動）しないように少しプルダウンすることができる（ＣＭＯＳデバイスではフローティング入力は望ましくないため）。複数のＮＦＥＴデバイスのそれぞれのドレインノードは、電位がＤＶＧＮＤにある線２０３に一緒に電気的に接続される。
【００４７】
ＰＦＥＴアレイ２１０は、プルアップ・プリドライバ回路２０２の出力２０４によって直接駆動される第１のＰＦＥＴ２３６を含む。同様に、ＮＦＥＴアレイ２２０は、プルダウン・プリドライバ回路２０４の出力２３４によって駆動される第１のＮＦＥＴデバイス２３８を含む。２つのアレイにおけるＰＦＥＴおよびＮＦＥＴの残りは、ラベルＰＵ＊［９：：１］およびＰＤ＊［９：：１］によって示されるバス２０４および２３４上に供給される制御信号によって駆動される。図７と関連して図示され記述されるように、線２０４および２３４上に供給され、デジタルのデータ修飾された較正ワードＰＵ＊［９：：１］（負論理）およびＰＤ＊［９：：１］（正論理）を備える制御信号は、アレイ２１０および２２０の様々なＰＦＥＴおよびＮＦＥＴデバイスを選択的にオン／オフするのに用いられ、ドライバ回路の出力インピーダンスを効果的に変化させる。
【００４８】
好ましい実施形態によれば、ＰＦＥＴおよびＮＦＥＴアレイ２１０および２２０のそれぞれにおけるＰＦＥＴおよびＮＦＥＴデバイス２１１〜２１９，２２１〜２２９は、複数の組２４１，２４２，２４３および２４４，２４５，２４６にそれぞれ区分される。好ましくは、それぞれのアレイ２１０および２２０は、表３に示されるバイナリ加重温度符号を実現する。
【００４９】
特に、ＰＦＥＴアレイ２１０は、ビットＰＵ＊［１］，ＰＵ＊［２］，ＰＵ＊［３］により表わされる抵抗性デバイス２１１，２１２，２１３を備える第１の区分された組２４１を含む。第１の抵抗性デバイス２１１は、抵抗性デバイス２３６のアドミタンスＹ０の値の１０％であるアドミタンスＹ１により特徴付けられる。第１の組２４１における抵抗性デバイス２１１，２１２，２１３のアドミタンスＹ１，Ｙ２，Ｙ３は加重され、バイナリ符号を実現する。ここで、抵抗性デバイスＦＥＴ２１１は、アドミタンスＹ１を有する大きさとされ、抵抗性デバイスＦＥＴ２１２は、アドミタンスＹ２＝２＊Ｙ１を有する大きさとされ、抵抗性デバイスＦＥＴ２１３は、アドミタンスＹ３＝４＊Ｙ１を有する大きさとされる。
【００５０】
第２の区分された組２４２は、ＰＵ＊［４］，ＰＵ＊［５］，ＰＵ＊［６］で表わされる抵抗性デバイス２１４，２１５，２１６を含む。第２の組２４２における抵抗性デバイス２１４，２１５，２１６の抵抗も加重され、バイナリ符号を実現する抵抗性デバイスＦＥＴ２１４は、アドミタンスＹ４を有する大きさとされ、抵抗性デバイスＦＥＴ２１５は、アドミタンスＹ５＝２＊Ｙ４を有する大きさとされ、抵抗性デバイスＦＥＴ２１６は、アドミタンスＹ６＝４＊Ｙ４を有する大きさとされる。ビットＰＵ［４］により表される抵抗性デバイスＦＥＴ２１４は、起動された抵抗性デバイス２３６，２１１、２１２，２１３の合成アドミタンスの１０％のアドミタンスを有する大きさとされる。第１の組２４１におけるすべての抵抗性デバイス２１１，２１２，２１３が起動されたとき、かつその時のみ、第２の組２４２における抵抗性デバイス２１４，２１５，２１６を、２進増分に（binary increment）に従って起動することができる。
【００５１】
第３の区分された組２４３は、ビットＰＵ＊［７］，ＰＵ＊［８］，ＰＵ＊［９］により表される抵抗性デバイス２１７，２１８，２１９を含む。第３の組２４３における抵抗性デバイス２１７，２１８，２１９のアドミタンスも加重され、バイナリ符号を実現する。抵抗性デバイスＦＥＴ２１７は、アドミタンスＹ７を有する大きさとされ、抵抗性デバイスＦＥＴ２１８は、アドミタンス２＊Ｙ７を有する大きさとされ、抵抗性デバイスＦＥＴ２１９は、アドミタンス４＊Ｙ７を有する大きさとされる。ビットＰＵ＊［７］により表される抵抗性デバイスＦＥＴ２１７は、起動された抵抗性デバイス２１１，２１２，２１３，２１４，２１５，２１６の合成アドミタンスの１０％のアドミタンスを有する大きさとされる。第１の組２４１におけるすべての抵抗性デバイス２１１，２１２，２１３および第２の組２４２におけるすべての抵抗性デバイス２１４，２１５，２１６が起動されたとき、かつその時のみ、第３の組２４３の抵抗性デバイス２１７，２１８，２１９が、２進増分に従って起動される。
【００５２】
ＮＦＥＴアレイ２２０は、ＰＦＥＴアレイ２１０と同じ原理に従って動作し、表３のバイナリ加重温度符号を実現するが、ＤＶＧＮＤに連結されたＮＦＥＴを用いて出力パッドをプルダウンする。
【００５３】
組の数、それぞれの区分された組における抵抗性デバイスの数、およびそれぞれの組における抵抗性デバイスのそれぞれに与えられる加重が、所与の設計またはアプリケーションに従って変化することがあるということは、当業者には理解されよう。しかしながら、本発明は、それぞれの組内の抵抗性デバイスが、純バイナリ符号アルゴリズムに従って起動され、各組の抵抗性デバイスが温度符号アルゴリズムに従って起動される、様々な変形形態に適用されることができ、また該変形形態をカバーするよう意図されている。
【００５４】
本発明の好ましい実施形態に従って図６に例示される様々なトランジスタの物理的サイズ（図示のように）を規定する、下記の表４が提供される。しかしながら、本発明は、表に示された値に限定されず、該表が、本発明の好ましい実施形態を余すところなく開示する目的にだけ単に提供されることは、理解されるべきである。
【００５５】
【表４】
0004008776.tif 000005
【００５６】
本発明の概念および教示に従い、制御回路２５０（図７）を、様々な方法で実現することができる。本発明の概念の目的に重要なことは、制御回路２５０が、ＦＥＴアレイ２００における様々なＰＦＥＴの状態を制御し、ドライバ回路の出力インピーダンスを変更し、これにより出力抵抗が、プロセス、電圧、および温度の様々な範囲にわたる負荷インピーダンスに実質的に等しいままでいるようにすることである。様々な構成および回路を、この広範囲の目標を達成するよう実現することができるが、図７は、そのような回路の一例を示す。
【００５７】
図７を参照すると、一群の出力ドライバのインピーダンスが整合するよう、または外部抵抗器の何らかの倍数になるようプログラムするのに使用することのできる、２組（一方は、プルアップ・トランジスタ用であり、他方は、プルダウン・トランジスタ用）の制御信号が生成される。通常動作の間、較正ドライバＰＦＥＴアレイ２１０は、そこを流れる電流を有する。電流は、正電源ＤＶＤＤから流れ、ＰＦＥＴアレイ２１０を通り、静電放電（ＥＳＤ）保護抵抗器２０７および出力パッド２０６を通り、外部抵抗（図示せず）を通って接地へ流れる。
【００５８】
制御回路２５０は、プルアップ制御回路２５２およびプルダウン制御回路２５４を含み、これらのそれぞれが、ＰＦＥＴアレイ２１０およびＮＦＥＴアレイ２２０をそれぞれ制御するプルアップ制御ワードＰＵ［１：９］およびプルダウン制御ワードＰＤ［１：９］を生成する。
【００５９】
プルアップ制御回路２５２は、ＰＦＥＴアレイ２１０におけるＰＦＥＴのそれぞれの組２４１，２４２，２４３について、カウンタ２７２，２７４，２７６を含む。カウンタ２７２，２７４，２７６は、最高の出力から最低の出力へ、または最低の出力から最高の出力へ反転しない飽和型カウンタである。カウンタ２７２，２７４，２７６は、クロック入力ＣＬＫがストローブであるとき、入力ＤＩＲＰＵの方向状態に従って、それらのそれぞれの出力についてバイナリ値をインクリメントし、またはデクリメントする。カウンタ２７２，２７４，２７６のそれぞれの出力は、信号ＰＵ［１：３］，ＰＵ［４：６］，ＰＵ［７：９］をそれぞれ生成し、これらのそれぞれは、ＰＦＥＴアレイ２１０におけるそれぞれの組２４１，２４２，２４３のＦＥＴのうちの１つのゲートを駆動するのに用いられる。
【００６０】
それぞれのカウンタ２７２，２７４，２７６は、イネーブル入力ＥＮを有しており、該イネーブル入力ＥＮがアサートされたとき、カウンタは、クロック入力ＣＬＫのそれぞれのパルスについて１回、（方向入力ＤＩＲＰＵの状態に従い）インクリメントまたはデクリメントすることができる。組ごとに温度符号を実現することによって、次の下位の組をプログラミングする前に、第１の組におけるすべてのＰＦＥＴをまず起動するために、それぞれのカウンタを、プログラミング処理の所定部分の間だけイネーブルすることができる。本例では、他のカウンタ２７４，２７６に対応する組２４２，２４３に属するＰＦＥＴのいずれもが起動されないとき、カウンタ２７２はイネーブルされる。換言すれば、カウンタ２７４，２７６によって出力されるビットＰＵ［４：：９］のすべては、値「０」をもたねばならない。これに応じて、反転入力ＡＮＤゲート２６８および２６９は、カウンタ２７４および２７６からビットＰＵ［４：６］，ＰＵ［７：９］をそれぞれ受け取る。反転入力ＡＮＤゲート２６８，２６９の出力は、ＡＮＤゲート２６３の入力を駆動する。ＡＮＤゲート２６３の出力は、カウンタ２７２のイネーブル入力ＥＮを駆動する。それに応じて、ＰＵ［４：：９］がすべて「０」であるときにのみ、カウンタ２７２はイネーブルとされる。
【００６１】
カウンタ２７４は、ビットＰＵ［１：３］により制御される組２４１においてＰＦＥＴのすべてが起動され、ビットＰＵ［７：９］により制御される組２４３に属するＰＦＥＴのいずれもが起動されていないときにのみ、イネーブルされる。換言すれば、カウンタ２７２により出力されるビットＰＵ［１：３］はすべて値「１」をもち、カウンタ２７６により出力されるビットＰＵ［７：：９］はすべて値「０」をもたねばならない。こうして、ＡＮＤゲート２６６は、カウンタ２７２により出力されるビットＰＵ［１：３］を受け取る。ＡＮＤゲート２６６および反転入力ＡＮＤゲート２６９の出力は、ＡＮＤゲート２６４の入力を駆動する。こうして、カウンタ２７２により出力されるビットＰＵ［１：３］がすべて「１」であり、カウンタ２７６により出力されるＰＵ［７：：９］がすべて「０」であるときにだけ、カウンタ２７４はイネーブルされる。
【００６２】
ビットＰＵ［１：３］およびＰＵ［４：６］により制御される組２４１，２４２におけるＦＥＴのすべてが起動されたときにだけ、カウンタ２７６はイネーブルされる。換言すれば、カウンタ２７２および２７４によって出力されるビットＰＵ［１：：６］は、すべて値「１」をもたねばならない。それに応じて、ＡＮＤゲート２６７は、カウンタ２７４により出力されるビットＰＵ［４：６］を受け取る。ＡＮＤゲート２６６および２６７の出力は、ＡＮＤゲート２６５の入力を駆動する。こうして、カウンタ２７６は、ビットＰＵ［１：：６］がすべて「１」であるときにだけイネーブルされる。
【００６３】
それぞれのカウンタ２７２，２７４，２７６の方向入力ＤＩＲＰＵは、比較回路２７８によって制御される。ＰＦＥＴアレイ２１０およびＥＳＤ保護抵抗器２０７のインピーダンスは、外部抵抗（図示せず）とともに分圧器を形成し、パッド２０６ノードにおいて正電源電圧を分圧する。このノードは、アナログ比較器２６０の反転端子に対する入力となる。アナログ比較器２６０の非反転入力は、抵抗器２６１および２６２で形成される分圧器に接続される。抵抗器２６１および２６２は、オンチップ抵抗器でもよく、正電源と負電源との間に直列に接続される。ここで、正電源および負電源の中間ノードは、アナログ比較器２６０の非反転入力に接続される。一実施形態では、抵抗器２６１および２６２は、同じ値を有しており、これにより、アナログ比較器２６０の非反転入力における電圧は、ＶＤＤ／２となる。アナログ比較器２６０の出力は、デジタルのアップ／ダウンカウンタ２７２，２７４，２７６のＤＩＲＰＵ入力に接続される。アップ／ダウンカウンタ２７２，２７４，２７６がＰＦＥＴアレイ２１０においてイネーブルされたとき、ＤＩＲＰＵ入力は、該カウンタがカウントする方向を制御する。
【００６４】
比較器２６０の反転入力が、アナログ比較器２６０の非反転入力よりも低いとき、カウンタ２７２，２７４，２７６は、（イネーブルされた時に）カウントアップし、ＰＦＥＴアレイ２１０のより多くのトランジスタを導通させ、プルアップインピーダンス回路（ＰＦＥＴアレイ２１０）のインピーダンスを減らす。ＰＦＥＴアレイ２１０のインピーダンスが、パッド２０６によって駆動される負荷のインピーダンスにほぼ整合するとき、このフィードバックシステムは安定する。比較器２６０の反転入力が、アナログ比較器２６０の非反転入力よりも高いとき、カウンタ２７２，２７４，２７６は、カウントダウンする。これにより、ＰＦＥＴアレイ２１０のより多くのトランジスタが非導通とされ、プルアップ・インピーダンス回路のインピーダンスを増やす。
【００６５】
プルダウン制御回路２５４は、ＮＦＥＴアレイ２２０におけるＮＦＥＴのそれぞれの組２４４，２４５，２４６についてのカウンタ２９２，２９４，２９６を含む。カウンタ２９２，２９４，２９６は、最高の出力から最低の出力へ反転したり、最低の出力から最高の出力へ反転することのない飽和型カウンタである。カウンタ２９２，２９４，２９６は、クロック入力ＣＬＫがストローブであるとき、入力ＤＩＲＰＤの方向状態に従って、それらのそれぞれの出力についてバイナリ値をインクリメントし、またはデクリメントする。カウンタ２７２，２７４，２７６の出力のそれぞれは、信号ＰＤ［１：３］，ＰＤ［４：６］，ＰＤ［７：９］をそれぞれ生成し、これらの信号のそれぞれが、ＮＦＥＴアレイ２２０におけるそれぞれの組２４４，２４５，２４６のＦＥＴのうちの１つのゲートを駆動するのに用いられる。
【００６６】
プルダウン制御回路２５４の動作は、プルアップ制御回路２５２の動作と同様であり、それによって、ＡＮＤゲート２８３，２８４，２８５，２８６，２８７，２８８，２８９により実現される制御ロジックが、それぞれのカウンタ２９２，２９４，２９６のイネーブル入力を制御し、比較回路２９８（比較回路２８０の非反転入力を駆動する分圧器を形成する抵抗器２８１，２８２を備える）が、それぞれのカウンタ２９２，２９４，２９６の方向入力ＤＩＲＰＤを制御する。プルダウン制御回路２５４は、プルダウンＮＦＥＴアレイ２２０のインピーダンスを制御し、プルダウン・インピーダンス制御ワードＰＤ［１：：９］を生成する。
【００６７】
繰り返しになるが、先に述べたように、図７の回路は、インピーダンス回路ＰＦＥＴおよびＮＦＥＴアレイ２１０および２２０についての制御入力を生成する方法を例示するためだけに提供されるものであり、これらの信号の生成の特定のやり方が本発明を限定することはない。しかしながら、図７の回路により、（比較器およびアップ−ダウンカウンタを介して）システムが連続的に較正制御ワードを更新し、出力ドライバの出力インピーダンスを更新することが可能となることは理解されたい。
【００６８】
前述の説明は、例示および説明を目的に提示した。これは、本発明を開示された形態に排他的にまたは限定するように意図するものではない。明確な修正または変形が、上記の教示を考慮して可能である。例えば、組２４１〜２４６の数および／または各組におけるＦＥＴの数を、アプリケーション（応用例）のニーズに従って増減できることは理解されよう。
【００６９】
較正ワード２０４および２３４（本願明細書において、９ビットのワードとして例示される）は、異なるサイズであってもよく、９ビットよりも大きくてもよいし、小さくてもよいこともまた理解されたい。
【００７０】
プルアップＦＥＴおよびプルダウンＦＥＴに対する別個の独立した較正ワードを有することで、出力ドライバが、様々なプロセス、電圧、および温度の範囲にわたって正確なインピーダンス整合を提供することができるようになることもまた理解されたい。
【００７１】
本発明は例示実施形態に関して記載したにも拘わらず、本発明の趣旨または範囲から逸脱することなく、例示の実施形態に対し様々な変更および修正が可能であることは当業者には理解されよう。本発明の範囲は、図示および説明した例示の実施形態に決して限定されず、本発明は、特許請求の範囲によってのみ限定されることを意図するものである。
【００７２】
本発明は、以下の実施態様を含む。
（１）ノード（１０４，２０９）上へ信号を駆動するよう構成された出力ドライバ回路の出力インピーダンスを、出力ドライバ制御回路を用いて可変に調整する方法であって、出力ドライバ制御回路は、複数の抵抗性デバイス（１１１〜１２０，２１１〜２１９，２３６，２２１〜２２９，２３８）を備えており、該抵抗性デバイスのそれぞれは、第１の電源（ＶＤＤ）と前記ノード（１０４）との間にプログラム可能なように電気的に並列接続可能であり、該方法は、
前記第１の電源と前記ノードとの間の第１の組（１２１）の抵抗性デバイスの電気的な接続を、２進増分的な方法でプログラムするステップ（３２）と、
前記第１の組における前記抵抗性デバイスのすべてがイネーブルされたときだけ、前記第１の電源と前記ノードとの間に、第２の組（１２２）の抵抗性デバイスの電気的な接続を、２進増分的な方法でプログラムするステップ（３４）と、を含む方法。
（２）先にプログラムされた組（１２１，１２２）における前記抵抗性デバイスのすべてがイネーブルされたときだけ、前記第１の電源と前記ノードとの間に、抵抗性デバイスの１以上の追加の組（１２３）の電気的な接続を、２進増分的な方法でプログラムするステップを含む、上記（１）に記載の方法。
（３）前記第１の電源と前記ノードとの間に、前記複数の抵抗性デバイスのうちの少なくとも１つ（１２０，２３６，２３８）を、常時電気的に接続するステップをさらに含む、上記（１）または（２）に記載の方法。
【００７３】
（４）信号をノード（１０４，２０９）上へ駆動するよう構成された可変インピーダンス出力ドライバ回路のための制御回路であって、
第１の電源（ＶＤＤ）と前記ノード（１０４，２０９）との間に、プログラム可能なように電気的に接続可能な第１の組の抵抗性デバイス（１１１，１１２，１１３，２１１，２１２，２１３，２２１，２２２，２２３）と、
前記第１の電源と前記ノードとの間に、プログラム可能なように電気的に接続可能な第２の組の抵抗性デバイス（１１４，１１５，１１６，２１４，２１５，２１６，２２４，２２５，２２６）と、
前記第１の電源と前記ノードとの間の前記第１の組（１２１）の抵抗性デバイスの電気的接続を、２進増分的な方法でプログラムし、前記第１組（１２１）の前記抵抗性デバイスのすべてが前記第１の電源と前記ノードとの間に電気的に接続された時だけ、前記第１の電源と前記ノードとの間の前記第２の組（１２２）の抵抗性デバイスの電気的接続を、２進増分的な方法でプログラムするコントローラ（１１０，２５０）と、
を備える、制御回路。
（５）前記第１の電源と前記ノードとの間に、プログラム可能なように電気的に接続可能な抵抗性デバイス（１１７，１１８，１１９と２１７，２１８，２１９と２２７，２２８，２２９）の１以上の追加の組（１２３）を備え、
前記先にプログラムされた組（１２１，１２２）の前記抵抗性デバイスのすべてが、前記第１の電源と前記ノードとの間に電気的に接続された時だけ、前記コントローラ（１１０，２５０）が、前記第１の電源と前記ノードとの間の前記抵抗性デバイスの１以上の追加の組（１２３）のうちの少なくとも１つの電気的な接続を、２進増分的な方法でプログラムする、上記（４）に記載の制御回路。
（６）少なくとも１つの抵抗性デバイス（１２０，２３６，２３８）は、前記第１の電源と前記ノードとの間に常時電気的に接続される、上記（４）または（５）に記載の制御回路。
（７）前記第１の組（１２１）における前記抵抗性デバイス（１１１，１１２，１１３と２１１，２１２，２１３と２２１，２２２，２２３）は、抵抗のバイナリ加重された符号を実現する、上記（４）、（５）または（６）のいずれかに記載された制御回路。
（８）前記第２の組（１２２）における前記抵抗性デバイス（１１４，１１５，１１６と２１４，２１５，２１６と２２４，２２５，２２６）は、抵抗のバイナリ加重された符号を実現する、上記（４）、（５）、（６）または（７）のいずれかに記載された制御回路。
【００７４】
（９）前記１以上の追加の組（１２３）の少なくとも１つにおける抵抗性デバイス（１１７，１１８，１１９と２１７，２１８，２１９と２２７，２２８，２２９）は、抵抗のバイナリ加重された符号を実現する、上記（５）、（６）、（７）または（８）のいずれかに記載された制御回路。
【００７５】
（１０）前記第１の組（１２１）、前記第２の組（１２２）、前記１以上の追加の組（１２３）のそれぞれにおける前記抵抗性デバイスが、電界効果トランジスタを含む、上記（５）、（６）、（７）、（８）または（９）のいずれかに記載された制御回路。
【図面の簡単な説明】
【図１】可変インピーダンス出力ドライバ回路の概略的なブロック図。
【図２】図１の可変インピーダンス出力ドライバについて、本発明に従って実現されるインピーダンス回路の回路図。
【図３】本発明に従う方法のフローチャート。
【図４】本発明に従って実現されるインピーダンス回路コントローラの概略的なブロック図。
【図５】可変インピーダンス出力ドライバの代替的な実施形態のブロック図。
【図６】図５の可変インピーダンス出力ドライバの概略図。
【図７】図６の可変インピーダンス出力ドライバのインピーダンスを制御するインピーダンス回路コントローラの概略的なブロック図。
【符号の説明】
１００  インピーダンス回路
１０６  信号パッド
１１０  制御回路
１１１〜１２０  抵抗性デバイス
１２１  第１の組
１２２  第２の組
１２３  第３の組
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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