(57)【特許請求の範囲】
【請求項１】
２つのＮＰＮトランジスタ（Ｔ１、Ｔ２）及び２つのダイオード（Ｄ１、Ｄ２）を具備しており、該２つのダイオードのカソード及び該２つのトランジスタのコレクタが共通のグランド端子に接続され、一方のダイオードのアノード及び一方のトランジスタのエミッタが第１の端子に接続され、他方のダイオードのアノード及び他方のトランジスタのエミッタが第２端子に接続され、かつ該２つのトランジスタのベースがリファレンス電圧に接続されている高速モノリシック半導体保護部品であって、
底面が第１のメタライゼーション（２１）で覆われた高くドープされた層（４）を含んでいる低くドープされたＮ型半導体基板（３）と、
該基板の上面の側に、
・高くドープされたＰ型の第１の領域（５）及び第２の領域（６）、
・Ｎ型の第３の領域（８）及び第４の領域（９）並びにＰ型の第５の領域（１１）が中に形成されている低くドープされたＰ型のウェル（７）、
・前記第１及び第３の領域を接続している第２のメタライゼーション（２４）、
・前記第２及び第４の領域を接続している第３のメタライゼーション（２５）、及び
・前記第５の領域（１１）と一体となる第４のメタライゼーション（２６）、
を含んでいることを特徴とする部品。
【請求項２】
前記ウェルが、Ｎ型のリング（１４）で囲まれていることを特徴とする請求項１に記載の部品。
【請求項３】
該基板の上面の周囲が、Ｎ型のリング（１４）で囲まれていることを特徴とする請求項２に記載の部品。
【請求項４】
Ｐ型のリング（１２）が、前記ウェルの内側周辺に形成され、
第３、第４及び第５の領域は該Ｐ型のリングの内側に位置することを特徴とする請求項１に記載の部品。
【請求項５】
前記Ｐ型のリング（１２）と、前記第５の領域（１１）が連続した領域として形成されていることを特徴とする請求項４に記載の部品。
【請求項６】
前記基板が、高くドープされたＮ型のウェハ（３１）上にエピタキシャル形成された低くドープされたＮ型の層（３３）を含んでいることを特徴とする請求項１に記載の部品。
【請求項７】
前記ウェル（７）が、１〜５×１０１５ａｔｏｍｓ／ｃｍ３の範囲の表面濃度及び３０〜４０μｍの範囲の接合の深さを有することを特徴とする請求項１に記載の部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、加入者線インタフェース回路（ＳＬＩＣ）用の保護装置に関する。種々のスプリアス現象によって損傷を受けるかもしれない、電話線に接続されている加入者線インタフェース回路には、特別な保護が必要となる。例えば、雷、又は電話線と電源との短絡のようないくつかの現象は、特にダメージとなる。
【０００２】
【従来の技術】
図１に表わされているように、通常は負の電圧（例えば−５０Ｖ及び−４Ｖのそれぞれ）にバイアスされている電話線のラインＴ及びＲが、ラインピックアップリレー２を介してＳＬＩＣの入力に一般に接続されている。ＳＬＩＣは、種々の集積回路を含んでおり、電気的な過負荷の発生に特に感度を有する。従って、従来の技術において、いくつかのＳＬＩＣ用の保護回路が開発されている。
【０００３】
一般に、図１のブロックＩ、ＩＩ及びＩＩＩにおいて説明されている保護装置は、別々に又は組み合わせて用いられている。
【０００４】
保護装置Ｉは、ラインピックアップリレー２の上流側に配置されている。装置Ｉは、ラインピックアップリレーがリンギングモード中であるとき動作し始め、比較的高いリンギング電流が流れることを考慮しなければならない。このために、この装置は、およそ２５０Ｖの値に調整された双方向保護部品を備えている。保護部品は、１０／１０００μｓの標準過負荷波について３０Ａより高い過負荷に耐える。
【０００５】
保護装置ＩＩは、ラインピックアップリレーとＳＬＩＣとの間に配置されている。装置ＩＩは、一度ラインが接続されると、即ちこれらリレーが話中モードにあるときだけ動作することができる。装置ＩＩの保護レベルは、通常５０〜８０Ｖで調整されている。従って、この部品は、雷によって又は電源ラインに接触するラインによって生じるこのような高い過負荷に耐えるように適応されなければならない。
【０００６】
ブロックＩ及びＩＩ内には、従来の保護装置が表されている。多くの種類のこれら保護装置を用いることができる。また、ブロックＩ及びＩＩの装置を集合化することも、従来の技術において公知である。しかしながら、非常に高い過負荷に耐えるべき装置Ｉ及びＩＩは、現在のところこのＳＬＩＣ集積回路のための高速性の要求を、適当なコストで満たすことができない。
【０００７】
結果として、装置Ｉ及びＩＩに加えて、近接保護の高速な第３のレベル、即ち図１の装置ＩＩＩが一般に提供されている。装置ＩＩＩは、ＳＬＩＣの入力に近接して配置されている。装置ＩＩＩは、高い過負荷に耐えるようになされていないので、高速性の要求を満足させることができる。この装置ＩＩＩは過負荷の早い立ち上がりの最初の部分についてだけ耐える。実際に、装置ＩＩＩが動作を始めると直ちに、装置ＩＩＩの上流側のラインに直列に接続されている抵抗によりライン電圧が増加し、装置Ｉ及びＩＩの一つがトリガされる。一般に、装置ＩＩＩは２０μｓよりも短い期間について数十Ａに耐えさえすればよいと考えられている。
【０００８】
図１の装置ＩＩＩは、ラインの導体に接続されているアノード及び両方ともグランドに接続されているカソードを有する２つのダイオードと、ラインの導体に接続されているカソード及びＳＬＩＣから利用できるバッテリ電圧に接続されている共通のアノードを有する２つのダイオードとを含んでいる。これらダイオードの各々は、順方向に動作するように設計されている。従って、低いピークオン過電圧を有する非常に高速なダイオードが所望されている。正の過電圧が（通常負にバイアスされている）１つのラインＴ又はＲに発生すると、過電圧はグランドに接続されているダイオードによって吸収される。バッテリ電圧よりも低い電圧がラインの一方において発生すると、（通常およそ−４８Ｖの負の電圧の）バッテリ電圧ＶBAT まで放電して低下する。
【０００９】
【発明が解決しようとする課題】
従来の技術においては、図１のブロックＩＩＩに説明され、かつ単一の半導体基板上にモノリシックの形で設けられた保護装置と等価的な装置は、得ることができない。この回路はアノードによって接続された２つのダイオード及びカソードによって接続された２つの追加のダイオードを含んでいることが、理解できる。これは、横方向ダイオードと縦方向ダイオードとを組み合わせたモノリシック回路を必然的に作り出すこととなり、これは装置の応答時間を遅らせる。
【００１０】
本発明の目的は、速度及び低いピークオン特性を害することなしに、モノリシック回路の形態の保護部品を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、より特に、２つのＮＰＮトランジスタ及び２つのダイオードを有する高速なモノリシック保護半導体部品を提供する。ダイオードのカソード及びトランジスタのコレクタは、共通のグランド端子に接続されている。ダイオードのアノード及びトランジスタのエミッタは、第１の端子に接続されている。もう一方のダイオードのアノード及びもう一方のトランジスタのエミッタは、第２の端子に接続されている。トランジスタのベースは、リファレンス電圧に接続されている。この部品は、低くドープされたＮ型の半導体基板の底面に、第１のメタライゼーションで覆われた高くドープされた層と、基板の上面の側に、第１及び第２の高くドープされたＰ型の領域と、第３及び第４のＮ型の領域並びに第５のＰ型の領域が中に形成されている低くドープされたＰ型のウェルとを含んでいる。第２のメタライゼーションは、第１及び第３の領域を接続する。第３のメタライゼーションは、第２及び第４の領域を接続する。第４のメタライゼーションは、第５の領域と一体となる。
【００１２】
本発明の他の態様においては、モノリシック半導体保護部品は、２つのダイオード及び２つのトランジスタを含んでいる。２つのダイオードのカソード及び２つのトランジスタのコレクタは、共通の端子につながっている。一方のトランジスタのエミッタ及び一方のダイオードのアノードは、第１の端子につながっている。他方のトランジスタのエミッタ及び他方のダイオードのアノードは、第２の端子につながっている。
【００１３】
本発明の他の態様においては、過電圧及び不足電圧から回路を保護する方法が、開示されている。本方法は、回路からリファレンス電圧を受け取ることを含んでいる。過電圧が入力において発生したとき、第１の低い抵抗性接続が、回路の入力とグランドとの間に提供される。リファレンス電圧以下の不足電圧が入力において発生したとき、第２の抵抗性接続が、回路の入力とグランドとの間に提供される。
【００１４】
本発明の一つの実施形態によれば、ウェルは、Ｎ型のリングで囲まれている。
【００１５】
本発明の一つの実施形態によれば、部品の周辺は、Ｎ型のリングで囲まれている。
【００１６】
本発明の一つの実施形態によれば、Ｐ型のリングは、ウェルの内側周辺において形成され、第３、第４及び第５の領域はＰ型のリングの内側に位置している。このＰ型のリングは、第５の領域と連続した領域として形成することができる。
【００１７】
本発明の一つの実施形態によれば、基板は、高くドープされたＮ型のウェハ上にエピタキシャル形成された低くドープされたＮ型の層を含んでいる。
【００１８】
本発明の一つの実施形態によれば、ウェルは、１〜５×１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度及び３０〜４０μｍの範囲の接合の深さを有している。
【００１９】
本発明の前述した及び他の目的、特徴、態様並びに効果は、添付図面に関連した本発明の以下の発明の実施の形態から明確となるであろう。
【００２０】
【発明の実施の形態】
図２の実施形態に表されているように、ＳＬＩＣに対して近接保護を提供するために、本発明は、２つのダイオードＤ１及びＤ２並びに２つのトランジスタＴ１及びＴ２を含む装置を用いている。ダイオードＤ１及びＤ２のアノードはラインＴ及びＲにそれぞれ接続されており、かつこれらダイオードのカソードは共にグランドに接続されている。ＮＰＮ型トランジスタＴ１及びＴ２のエミッタは、それぞれ、ラインＴ及びＲに接続されている。トランジスタのコレクタは、両方ともグランドに接続されている。トランジスタのベースは、両方とも電圧ＶBAT に接続されている。
【００２１】
図２に表わされている実施形態の構造は、エミッタの電圧が負の電圧ＶBAT よりも低くなるときに、トランジスタの各々がトリガされるという点で特に効果がある。これが発生したとき、過負荷電流は電圧ＶBAT からでなくグランドから抽出される。従って電圧源ＶBAT への電流サージは、過負荷の度合をトランジスタの利得で割ったものに対応している。これは、ＳＬＩＣから得られる電圧ＶBAT がキャパシタ間で発生する電圧であり、かつ現在の基準が、ＶBAT からの電流サージが最小となることを要求するので効果的である。
【００２２】
図２に説明されている回路の選択に基づく本発明の実施形態は、次の通りの効果を維持すると共に、モノリシック部品の形で実現されるのが好ましい。
・ダイオードＤ１及びＤ２が高速で、低ピークオンであること。
・トランジスタＴ１及びＴ２が高速スイッチングオンであること。
・トランジスタＴ１及びＴ２が電圧源ＶBAT から取り出された電流を制限するための高い利得（５０〜１５０）であること。
・トランジスタＴ１及びＴ２が逆基準電圧に耐えるように適合した高エミッタ−ベース降伏電圧（およそ１００Ｖ）を有していること。
・トランジスタＴ１及びＴ２が過電圧によって加熱及び破壊されることから部品を防ぐように適合した導通状態において低い抵抗を有すること。
【００２３】
図３は、本発明によるモノリシック部品としての図２の概略的な断面図である。従来の集積回路表現のように、種々の半導体の層及び領域の厚さ及び横方向のサイズは、実尺で表されていないことに注意すべきである。
【００２４】
部品は、底面が高くドープされた（Ｎ+ ）Ｎ型の層４を含むＮ型の基板３に設けられている。第１及び第２の比較的高くドープされたＰ型の領域５及び６並びに低くドープされた（Ｐ- ）Ｐ型のウェル７は、基板の上面に形成されている。ウェル７内には、Ｎ+ の領域８及び９と、Ｐ+ 領域１１と、周辺のＰ+ 領域１２とが形成されている。Ｎ+ 型リング１４は、ウェル７の外側の周辺において、かつ部品の周辺において基板に形成されている。
【００２５】
基板のより底面は、第１のメタライゼーション２１で覆われている。基板の上面は、メタライゼーションに接触すべき場所を除いて、薄い酸化層２２で覆われている。上面において、第２のメタライゼーション２４は領域５及び８に接触し、第３のメタライゼーション２５は領域６及び９に接触し、第４のメタライゼーション２６は領域１１に接触している。
【００２６】
メタライゼーション２１はグランドへ、メタライゼーション２４はラインＴへ、メタライゼーション２５はラインＲへ、メタライゼーション２６は負の電圧ＶBAT へそれぞれ接続されるべく設計されている。メタライゼーション２４及び２１は、アノードがウェル５に対応しており、かつカソードが基板に対応しているダイオードＤ１と、エミッタが領域８に対応し、ベースがウェル７に対応し、かつコレクタが基板３に対応しているＮＰＮトランジスタＴ１とが配置されている。同様に、ダイオードＤ２及びトランジスタＴ２は、メタライゼーション２５と底面のメタライゼーション２１との間で形成されている。メタライゼーション２６は、トランジスタＴ１及びＴ２の共通のベースに対応している。
【００２７】
図３のモノリシック部品においては、接合５−３及び６−３から形成されているダイオードＤ１及びＤ２のピークオン過電圧を最小にするために、その抵抗率ができるかぎり低くなるように、基板３が選ばれる。これは、低くドープされたＰ- ウェル７の拡散（又は注入／拡散）を介して、高い利得のＮＰＮトランジスタＴ１及びＴ２の実現を可能としている。
【００２８】
ウェル７のドーピングは、例えば１〜５×１０15ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びおよそ３０〜４０μｍの範囲の接合の深さが選択される。およそ８０〜１５０Ｖのエミッタ／ベース降伏電圧（ＢVBE ）が、高い利得（５０〜１５０）を維持しつつ得られる。
【００２９】
Ｐ+ 領域５、６、１１及び１２は、同時に形成され、かつ例えば１〜５×１０18ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びおよそ２０〜２５μｍの接合の深さを有する。表面濃度は、メタライゼーションで適切なオーム接触を提供するために、十分に高くなるように選ばれる。Ｐ+ 型の周辺リング１２の目的は、ウェル７の高く低いドーピングレベルにより発生しそうな、表面逆チャネルの発生により生じる漏れ電流を避けるためである。擬似横方向トランジスタ又はサイリスタをトリガするリスクも、リング１２によって最小にされる。
【００３０】
Ｎ+ 領域８、９及び１４並びに底層４は、同時に形成されており、かつ例えば５×１０20〜３×１０21ａｔｏｍｓ／ｃｍ3 の範囲の表面濃度Ｃｓ及びおよそ７〜１５μｍの接合の深さを有する。接合の深さは、トランジスタ利得を調整するために調整することができる。リング１４は、ストップチャネル機能を有する。
【００３１】
基板１４は、例えば、２〜５ｏｈｍｓ／ｃｍの範囲の抵抗率を有する。
【００３２】
当業者によれば明らかであるように、種々の修正は、前述で開示された実施形態にすることができる。例えば、図３は底面が拡散されたＮ+ 層を含んでいるＮ基板から得られた構造を記述しているけれども、一方でＮ層がエピタキシャル成長された上にＮ+ 基板を用いることもできる。
【００３３】
図４は、Ｎ+ 基板が３１で参照され、かつエピタキシャル層が３３で参照された構造の断面図である。この構造は、層３３の厚さが最小にされ、これによってトランジスタの利得を増加するのと同様に、トランジスタの導通状態（Ｒon）におけるダイオード及び抵抗のピークオン電圧を減らす点において効果がある。実際に、図３に表されているようなＮ- 基板内で拡散された構造の場合、ウェハの最小の厚さ（およそ２００μｍ）に対して、残りの層３はおよそ１５０μｍの厚さを有しており、エピタキシャル層の場合に反して、層３３の厚さは供給電圧に耐える最小値即ちおよそ７５μｍに選択することができる。層の厚さを２分割することは、ダイオードのピークオン電圧及びトランジスタの導通状態（Ｒon）における抵抗に同様の低下を与える。
【００３４】
図５は、図３又は図４の機能的な断面図に表されているような、２つの同じ構造を組み合わせた模範的な部品の平面図（メタライゼーションなしの）である。この部品は、ＳＬＩＣに接続された２つのラインを保護するために用いることができる。第１の保護セットは図５の右部分に対応し、第２の保護セットは図５の左部分に対応している。この２つのセットは、ＶBAT に接続された共通のベースの領域７を有する。リング１４は、連続である。
【００３５】
本発明の少なくとも一つの説明上の実施形態についてこのように説明したが、種々の変更、修正及び改良は、当業者によれば容易に行うことができる。このような変更、修正及び改良は、本発明の技術思想及び見地の範囲においてしようとするものである。従って、前述したところは、例としてのみであり、限定しようとするものではない。本発明は、請求の範囲及びその均等物において規定するものにのみ限定される。
【図面の簡単な説明】
【図１】ＳＬＩＣ用の従来の技術の保護スキームを表している。
【図２】本発明によるＳＬＩＣ用の特別の閉保護装置の１つの実施形態の回路を表している。
【図３】ＳＬＩＣの閉保護機能を達成する本発明によるモノリシック半導体部品の２つの実施形態の断面図である。
【図４】ＳＬＩＣの閉保護機能を達成する本発明によるモノリシック半導体部品の２つの実施形態の断面図である。
【図５】図３又は図４のように２つの部品を含んでいる実例の二重構造回路の平面図である。
【符号の説明】
１  ＳＬＩＣ
２  ラインピックアップリレー
３  低くドープされたＮ型半導体基板
４  高くドープされた（Ｎ+ ）Ｎ型の層
５、５’  高くドープされた（Ｐ+ ）Ｐ型の第１の領域
６、６’  高くドープされた（Ｐ+ ）Ｐ型の第２の領域
７  低くドープされたＰ- 型のウェル
８、８’  Ｎ+ 型の第３の領域
９、９’  Ｎ+ 型の第４の領域
１１  Ｐ型の第５の領域
１２  Ｐ+ 型のリング
１４  Ｎ+ 型のリング
２１  第１のメタライゼーション
２２  酸化層
２４  第２のメタライゼーション
２５  第３のメタライゼーション
２６  第４のメタライゼーション
３１  高くドープされたＮ+ 型のウェハ
３３  低くドープされたＮ型の層
【図１】
0003968796.tif 000002
【図２】
0003968796.tif 000003
【図３】
0003968796.tif 000004
【図４】
0003968796.tif 000005
【図５】
0003968796.tif 000006