(57)【特許請求の範囲】
【請求項１】
第１の基準電位に基づく入力信号を、少なくとも２つの電位の間で周期的に変化する第２の基準電位に応じた信号に変換して出力素子へ伝達する信号伝達回路を有し、
前記信号伝達回路は、
所定の電源電圧および前記第２の基準電位を基に、前記第２の基準電位の電位変化に対応して変化するレベルシフト用電位を供給するレベルシフト用電源回路と、
前記入力信号を基に、前記レベルシフト用電源回路から出力される前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、
前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路とを有することを特徴とするプリドライブ回路。
【請求項２】
前記レベルシフト用電源回路は、
前記所定の電源電圧を供給する定電圧源に接続される第１の端子と、前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える電位供給端子に接続される第２の端子とを備えるレベルシフト用スイッチと、
前記レベルシフト用スイッチと前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える前記電位供給端子との相互接続点に一方の端子が接続され、前記第２の基準電位を供給する基準電位線に他方の端子が接続されるレベルシフト用コンデンサと
を有することを特徴とする請求項１記載のプリドライブ回路。
【請求項３】
入力信号の第１の基準電位とは異なり、少なくとも２つの電位の間で周期的に変化する第２の基準電位を有する出力素子と、
前記第１の基準電位である入力信号を前記第２の基準電位に応じた信号に変換して前記出力素子へ伝達する信号伝達回路とを有し、
前記信号伝達回路は、
所定の電源電圧および前記第２の基準電位を基に、前記第２の基準電位の電位変化に対応して変化するレベルシフト用電位を供給するレベルシフト用電源回路と、
前記入力信号を基に、前記レベルシフト用電源回路から出力される前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、
前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路とを有することを特徴とするドライブ回路。
【請求項４】
表示セル中において電圧を印加して放電を行う複数の電極と、
前記複数の電極別に変化する電圧を供給する複数の出力素子と、
前記出力素子を制御するための制御信号を出力する駆動制御回路と、
前記制御信号の第１の基準電位と前記出力素子の少なくとも２つの電位の間で周期的に変化する第２の基準電位とが異なる場合に、前記駆動制御回路が出力する前記制御信号を基に、前記第２の基準電位に応じた伝達信号を複数の前記出力素子へそれぞれ出力する複数のプリドライブ回路とを有し、
前記プリドライブ回路の各々は、
所定の電源電圧および前記第２の基準電位を基に、前記第２の基準電位の電位変化に対応して変化するレベルシフト用電位を供給するレベルシフト用電源回路と、
前記入力信号を基に、前記レベルシフト用電源回路から出力される前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、
前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路とを有することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の出力素子を駆動するためのプリドライブ回路およびプリドライブ回路を用いた表示装置に関するものである。
【０００２】
【従来の技術】
従来、平面表示装置の１つであるプラズマディスプレイ装置の回路コストを低減する方法として、“ＳＩＤ  ０１  ＤＩＧＥＳＴ”の１２３６頁から１２３９頁に、表題「Ａ  Ｎｅｗ  Ｄｒｉｖｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＰＤＰｓ  ｗｉｔｈ  Ｃｏｓｔ  Ｅｆｆｅｃｔｉｖｅ  Ｓｕｓｔａｉｎ  Ｃｉｒｃｕｉｔ」が開示されている。また、上記文献に対応する特許公報として、特開２００２−０６２８８４４（特許第３２０１６０３号）にも同様の内容が開示されている。
また、例えば、プラズマディスプレイ装置の１つである交流駆動型プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）には、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、上記３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に当該第３の電極を形成する場合とがあった。
【０００３】
上記した各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１および第２の電極を第１の基板に設けるとともに、これとは別に、当該第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。
【０００４】
図１２は、交流駆動型ＰＤＰ装置の全体構成を示す図である。図１２において、交流駆動型ＰＤＰ装置１は、各セルが表示画像の１画素であるマトリックス状に配置された複数のセルを備える。それは、図１２に示すような、ｍ行ｎ列のマトリックスに配置されたセルＣｍｎである。また、交流駆動型ＰＤＰ装置１には、第１の基板に互いに平行な走査電極Ｙ１〜Ｙｎおよび共通電極Ｘが設けられるとともに、上記第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。
【０００５】
上記共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。また、アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は、表示すべき列を選択する回路から成る。
【０００６】
これらのＸ側回路２、Ｙ側回路３およびアドレス側回路４は、駆動制御回路５から供給される制御信号により制御される。すなわち、アドレス側回路４とＹ側回路３内の線順次走査する回路によりどこのセルを点灯させるかを決め、Ｘ側回路２およびＹ側回路３の放電を繰り返すことによって、ＰＤＰ装置の表示動作を行う。
【０００７】
制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳに基づいて上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３およびアドレス側回路４に供給する。
【０００８】
図１３（ａ）は、１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。図１３（ａ）において、共通電極Ｘおよび走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。
【０００９】
一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００１０】
図１３（ｂ）は、交流駆動型ＰＤＰ装置の容量Ｃｐについて説明するための図である。図１３（ｂ）に示すように、交流駆動型ＰＤＰ装置には、放電空間１７、共通電極Ｘと走査電極Ｙとの間、および前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当りの容量Ｃｐcellが決まる（Ｃｐcell＝Ｃａ＋Ｃｂ＋Ｃｃ）。全てのセルの容量Ｃｐcellの合計がパネル容量Ｃｐである。
【００１１】
また、図１３（ｃ）は、交流駆動型ＰＤＰ装置の発光について説明するための図である。図１３（ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗付されており、共通電極Ｘおよび走査電極Ｙの間の放電によって蛍光体１８を励起して発光するようになっている。
【００１２】
また、交流駆動型ＰＤＰ装置の駆動方法の１つとして、図１４に示すような駆動装置を用い、一方の電極には正の電圧を印加し、他方の電極には負の電圧を印加することにより、電極間の電位差を利用して電極間の放電を行う駆動方法が提案されている。
【００１３】
図１４は、交流駆動型ＰＤＰ装置の駆動装置の回路構成例を示す図である。
図１４において、容量負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、上記走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００１４】
まず、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。
【００１５】
また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して中間から負荷２０の共通電極Ｘに接続されるとともに、電力回収回路２１に接続されている。さらに、第２の信号ラインＯＵＴＢと、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１を含むスイッチＳＷ６が接続される。
【００１６】
電力回収回路２１は、負荷２０に接続された２つのコイルＬ１、Ｌ２と、一方のコイルＬ１に直列に接続されるダイオードＤ２およびトランジスタＴｒ１と、もう一方のコイルＬ２に直列に接続されるダイオードＤ３およびトランジスタＴｒ２とを備える。さらに、電力回収回路２１は上記２つのトランジスタＴｒ１、Ｔｒ２の相互接続点と第２の信号ラインＯＵＴＢとの間に接続されるコンデンサＣ２を備える。
【００１７】
そして、上記容量負荷２０とそれに接続されるそれぞれのコイルＬ１、Ｌ２により、２系統の直列共振回路が構成される。すなわち、この電力回収回路２１は、２系統のＬ−Ｃ共振回路を持つものであり、コイルＬ１と負荷２０との共振によってパネルに供給した電荷を、コイルＬ２と負荷２０との共振によって回収するものである。
【００１８】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ２’は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１’、ＳＷ２’の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３’が接続される。
【００１９】
また、コンデンサＣ４の上記一方の端子に接続されたスイッチＳＷ４’は、ダイオードＤ７のカソードに接続され、ダイオードＤ７のアノードとコンデンサＣ４の上記他方の端子が接続される。コンデンサＣ４の上記他方の端子に接続されたスイッチＳＷ５’は、ダイオードＤ６のアノードに接続され、ダイオードＤ６のカソードとコンデンサＣ４の上記一方の端子が接続される。
【００２０】
そして、ダイオードＤ７のカソードに接続されるスイッチＳＷ４’、ダイオードＤ６のアノードに接続されるスイッチＳＷ５’のそれぞれの一端からスキャンドライバ２２を介して負荷２０が接続されるとともに、電力回収回路２１’が接続されている。さらに、第４の信号ラインＯＵＴＢ’と、書き込み電圧Ｖｗを発生する電源ラインとの間には、抵抗Ｒ１’を含むスイッチＳＷ６’が接続される。
【００２１】
電力回収回路２１’は、負荷２０から上記スキャンドライバ２２を介して接続される２つのコイルＬ３、Ｌ４と、一方のコイルＬ３に直列に接続されるダイオードＤ４およびトランジスタＴｒ３と、もう一方のコイルＬ４に直列に接続されるダイオードＤ５およびトランジスタＴｒ４とを備える。さらに、電力回収回路２１’は上記２つのトランジスタＴｒ３、Ｔｒ４の共通端子と第４の信号ラインＯＵＴＢ’との間に接続されるコンデンサＣ３を備える。
【００２２】
この電力回収回路２１’も、２系統のＬ−Ｃ共振回路を持ち、コイルＬ４と容量負荷２０との共振によって負荷２０に供給した電荷を、コイルＬ３と負荷２０との共振によって回収するものである。
【００２３】
さらに、走査電極Ｙ側においては、以上の構成の他に、３つのトランジスタＴｒ５、Ｔｒ６、Ｔｒ７と、２つのダイオードＤ６、Ｄ７とを更に備えている。トランジスタＴｒ５は、これがＯＮとなることにより、これに接続された抵抗Ｒ２の作用によって、走査電極Ｙに印加するパルス電圧の波形を鈍らせるためのものである。このトランジスタＴｒ５と抵抗Ｒ２は、スイッチＳＷ５’と並列に接続されている。
【００２４】
また、トランジスタＴｒ６、Ｔｒ７は、後述するアドレス期間中にスキャンドライバ２２の両端に（Ｖｓ／２）の電位差を与えるためのものである。すなわち、アドレス期間中に、スイッチＳＷ２’およびトランジスタＴｒ６がＯＮとなることによりスキャンドライバ２２の上側の電圧がグランドレベルになる。さらに、トランジスタＴｒ７がＯＮとなることにより、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ’に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、スキャンパルス出力時には、スキャンドライバ２２により走査電極Ｙに負の電圧（−Ｖｓ／２）を印加することが可能となる。
【００２５】
上述したスイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７は、駆動制御回路３１からそれぞれ供給される制御信号により制御される。上記駆動制御回路３１は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳ等に基づいて上記制御信号を生成し、スイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７に供給する。
【００２６】
なお、図１４においては、駆動制御回路３１からの制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４’、ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ４にそれぞれ接続された制御線のみ図示しているが、スイッチＳＷ１〜ＳＷ６、ＳＷ１’〜ＳＷ６’およびトランジスタＴｒ１〜Ｔｒ７のそれぞれに駆動制御回路３１からの制御線が接続されている。
【００２７】
図１５は、上記図１４のように構成した交流駆動型ＰＤＰ装置の駆動装置による駆動波形を示すタイムチャートであり、１フレームを構成する複数のサブフィールドのうちの１サブフィールド分を示している。１つのサブフィールドは、全面書き込み期間および全面消去期間から成るリセット期間と、アドレス期間と、維持放電期間とに区分される。
【００２８】
図１５において、リセット期間においては、まず、共通電極Ｘ側のスイッチＳＷ２、ＳＷ５がＯＮとなり、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６がＯＦＦとなる。これにより、第２の信号ラインＯＵＴＢの電圧が、コンデンサＣ１に蓄積されている電荷に応じて（−Ｖｓ／２）に引き下げられる。そして、その電圧（−Ｖｓ／２）がスイッチＳＷ５を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。
【００２９】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ４’、ＳＷ６’がＯＮとなり、スイッチＳＷ２’、ＳＷ３’、ＳＷ５’はＯＦＦとなる。これにより、出力ラインＯＵＴＣ’に電圧ＶｗとコンデンサＣ４に蓄積された電荷による電圧（Ｖｓ／２）とを加算した電圧が印加される。そして、その電圧（Ｖｓ／２＋Ｖｗ）が負荷２０の走査電極Ｙに印加される。このとき、スイッチＳＷ６’内の抵抗Ｒ１’の作用により、電圧は時間経過とともに徐々に上昇していく。
【００３０】
これにより、共通電極Ｘと走査電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００３１】
次に、各スイッチを適宜制御することにより、共通電極Ｘおよび走査電極Ｙの電圧をグランドレベルに戻した後、共通電極Ｘ側と走査電極Ｙ側とで上述した状態とは逆の状態を作り出す。すなわち、共通電極Ｘ側のスイッチＳＷ１、ＳＷ４、ＳＷ６をＯＮ、スイッチＳＷ２、ＳＷ３、ＳＷ５をＯＦＦとするとともに、走査電極Ｙ側のスイッチＳＷ２’、ＳＷ５’をＯＮ、スイッチＳＷ１’、ＳＷ３’、ＳＷ４’、ＳＷ６’をＯＦＦとする。
【００３２】
これにより、共通電極Ｘに対する印加電圧がグランドレベルから（Ｖｓ／２＋Ｖｗ）まで時間経過にともない連続的に上昇していくとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ／２）に落とされる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始される。このとき、上述のように共通電極Ｘに対する印加電圧を、時間経過とともに連続的に上昇させることにより、微弱放電が行われ、蓄積されていた壁電荷が一部を除いて消去される（全面消去）。
【００３３】
次に、アドレス期間においては、表示データに応じて各セルのＯＮ／ＯＦＦを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ３、ＳＷ４がＯＮとなり、スイッチＳＷ２、ＳＷ５、ＳＷ６がＯＦＦとなることにより、第１の信号ラインＯＵＴＡの電圧が、スイッチＳＷ１を介して与えられる電圧（Ｖｓ／２）まで引き上げられる。そして、その電圧（Ｖｓ／２）がスイッチＳＷ４を介して出力ラインＯＵＴＣに出力され、負荷２０の共通電極Ｘに印加される。
【００３４】
また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときは、スイッチＳＷ２’およびトランジスタＴｒ６がＯＮとなることによってスキャンドライバ２２の上側の電圧がグランドレベルとされる。また、このときトランジスタＴｒ７がＯＮとなることによって、コンデンサＣ４に蓄積されていた電荷に応じて第４の信号ラインＯＵＴＢ’に出力された負の電圧（−Ｖｓ／２）がスキャンドライバ２２の下側に印加される。これにより、線順次により選択された走査電極Ｙには（−Ｖｓ／２）レベル、非選択の走査電極Ｙにはグランドレベルの電圧が負荷２０の走査電極Ｙに印加される。
【００３５】
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘと走査電極Ｙとの放電に即移行する。これにより、選択セルの共通電極Ｘおよび走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
【００３６】
その後、維持放電期間になると、共通電極Ｘ側では、最初に２つのスイッチＳＷ１、ＳＷ３をＯＮにし、残りのスイッチＳＷ２、ＳＷ４〜ＳＷ６はＯＦＦにする。このとき、第１の信号ラインＯＵＴＡの電圧は（＋Ｖｓ／２）となり、第２の信号ラインＯＵＴＢの電圧はグランドレベルとなる。このとき、電力回収回路２１内のトランジスタＴｒ１をＯＮにすることにより、コイルＬ１と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷がトランジスタＴｒ１、ダイオードＤ２、コイルＬ１を介して負荷２０に供給される。
【００３７】
このとき、走査電極Ｙ側では、スイッチＳＷ２’がＯＮとなっていることにより、共通電極Ｘ側のスイッチＳＷ３を介してコンデンサＣ２から共通電極Ｘに供給された電流は、走査電極Ｙ側のスキャンドライバ２２内のダイオード、およびダイオードＤ６を通り、第３の信号ラインＯＵＴＡ’、スイッチＳＷ２’を介してＧＮＤに供給される。このような電流の流れにより、共通電極Ｘの電圧は図１５のように徐々に上昇していく。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をＯＮとすることにより、共通電極Ｘの電圧を（Ｖｓ／２）にクランプする。
【００３８】
次に、走査電極Ｙ側において、電力回収回路２１’内のトランジスタＴｒ３が更にＯＮとされる。これにより、コイルＬ３と負荷２０の容量にてＬ−Ｃ共振が行われ、共通電極Ｘ側のスイッチＳＷ３、コンデンサＣ１から第１の信号ラインＯＵＴＡを介してスイッチＳＷ４を通して共通電極Ｘに供給された電流が、走査電極Ｙ側のスキャンドライバ２２内のダイオードおよび電力回収回路２１’内のダイオードＤ４を通り、更にトランジスタＴｒ３、コンデンサＣ３、コンデンサＣ４、スイッチＳＷ２’を介してＧＮＤに供給される。このような電流の流れによって、走査電極Ｙの電圧は図１５のように徐々に下降していく。このとき、その一部の電荷をコンデンサＣ３に回収することができる。そして、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ５’を更にＯＮとすることにより、走査電極Ｙの電圧を（−Ｖｓ／２）にクランプする。
【００３９】
同様にして、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（−Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、電力回収回路２１、２１’内のコンデンサＣ２、Ｃ３に回収されていた電荷を供給することにより、印加電圧を徐々に上昇させていく。
【００４０】
また、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、負荷２０に蓄積されていた電荷がＧＮＤに供給されることで、印加電圧を徐々に下降させるとともに、負荷２０に蓄積されていた電荷の一部を電力回収回路２１、２１’内のコンデンサＣ２、Ｃ３に回収する。
【００４１】
このようにして維持放電期間には、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。
【００４２】
【発明が解決しようとする課題】
しかしながら、上述した交流駆動型ＰＤＰの駆動装置では、論理回路等で構成される駆動制御回路３１はＧＮＤレベルを基準電位としているが、上記駆動制御回路３１から制御信号が供給され、共通電極Ｘおよび走査電極Ｙに電圧を印加する出力素子、すなわちスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'および電源回収回路２１、２１'内のトランジスタＴｒ１〜Ｔｒ４は駆動動作において基準電位が変化する。そのため、例えば、駆動制御回路３１により生成した信号を上記出力素子に供給する際、出力素子の電圧変動が駆動制御回路３１に逆流することにより、駆動制御回路３１に高電圧がかかる可能性があった。
【００４３】
この問題を解決する方法の一つとして、制御回路から出力される制御信号をレベルシフト回路によってレベルシフトすることにより、基準電位の変換を行う方法が考えられる。しかしながら、一般的に用いられているレベルシフト回路では、出力素子側に発生する基準電位が高電圧となった場合、制御信号が十分に伝達できない可能性があるという問題があった。
【００４４】
この発明は、上述した事情を考慮してなされたもので、出力素子側に発生する基準電位が高電圧となった場合でも、制御信号が安定に伝達できるよう上記出力素子を駆動するプリドライブ回路、ドライブ回路および表示装置を提供することを目的とする。
【００４５】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるプリドライブ回路においては、第１の基準電位に基づく入力信号を、少なくとも２つの電位の間で周期的に変化する第２の基準電位に応じた信号に変換して出力素子へ伝達する信号伝達回路を有し、前記信号伝達回路は、所定の電源電圧および前記第２の基準電位を基に、前記第２の基準電位の電位変化に対応して変化するレベルシフト用電位を供給するレベルシフト用電源回路と、前記入力信号を基に、前記レベルシフト用電源回路から出力される前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路とを有することを特徴とする。
【００４６】
上記のように構成した本発明のプリドライブ回路によれば、入力信号の基準電位と、駆動する対象である出力素子の基準電位とが異なる場合でも、信号伝達回路で処理することで、入力信号を基に、出力素子の基準電位である第２の基準電位に応じた信号を出力することができる。
【００４７】
【発明の実施の形態】
次に、本発明の一実施形態であるプリドライブ回路を用いた表示装置の一例として、プラズマディスプレイパネルの実施形態について図を用いて説明する。
（第１の実施形態）
図１は、第１の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。なお、この図１に示す本実施形態の駆動装置は、例えば図１２、図１３に全体構成および１画素を構成する１つのセルの構成を示した交流駆動型ＰＤＰ装置に適用することが可能である。また、この図１において、図１４に示した符号と同一の符号を付したものは、同一の機能を有するものである。
【００４８】
図１において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。また、負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。
【００４９】
共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とＧＮＤとの間には、スイッチＳＷ３が接続される。
【００５０】
また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続され、上記ＳＷ４は第１の信号ラインＯＵＴＡを介して、コンデンサＣ１の上記一方の端子に接続され、上記ＳＷ５は第２の信号ラインＯＵＴＢを介して、コンデンサＣ１の上記他方の端子に接続される。そして、これら２つのスイッチＳＷ４およびＳＷ５の相互接続点には、出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘが接続されている。
【００５１】
一方、走査電極Ｙ側では、スイッチＳＷ１'、ＳＷ２'は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとＧＮＤとの間に直列に接続される。これら２つのスイッチＳＷ１'、ＳＷ２'の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とＧＮＤとの間には、スイッチＳＷ３'が接続される。
【００５２】
また、コンデンサＣ４の上記一方の端子に第３の信号ラインＯＵＴＡ'を介して接続されたスイッチＳＷ４'は、ダイオードＤ１４のカソードに接続され、ダイオードＤ１４のアノードとコンデンサＣ４の上記他方の端子が接続される。また、コンデンサＣ４の上記他方の端子に第４の信号ラインＯＵＴＢ'を介して接続されたスイッチＳＷ５'は、ダイオードＤ１５のアノードに接続され、ダイオードＤ１５のカソードとコンデンサＣ４の上記一方の端子が接続される。そして、ダイオードＤ１４のカソードに接続されるスイッチＳＷ４'、ダイオードＤ１５のアノードに接続されるスイッチＳＷ５'のそれぞれの一端からスキャンドライバ２２を介して負荷２０の走査電極Ｙが接続されている。
【００５３】
なお、図１ではスキャンドライバ２２を１つのみ示しているが、実際には、ＰＤＰが備える複数の表示ラインに対してそれぞれ備えられている。その他の回路は、複数の表示ラインに共通に設けられる共通回路である。
【００５４】
駆動制御回路３１は、論理回路等を用いて構成され、本駆動装置を構成する上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'を制御するための回路である。すなわち、駆動制御回路３１は、外部から供給される表示データ、クロック、水平同期信号および垂直同期信号等に基づいて、上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'を制御するための制御信号を生成する。そして、駆動制御回路３１は、生成した制御信号を上記スイッチＳＷ１〜ＳＷ５、ＳＷ１'〜ＳＷ５'にそれぞれ供給する。
【００５５】
なお、図１においては、駆動制御回路３１から制御信号を供給する制御線は、スイッチＳＷ４、ＳＷ５、ＳＷ４'およびＳＷ５'にそれぞれ接続されたプリドライブ回路３２−１、３２−２、３２−３、３３−３に制御信号を供給する制御線ＣＴＬ１〜ＣＴＬ４のみ図示しているが、スイッチＳＷ１〜ＳＷ３、ＳＷ１'〜ＳＷ３'のそれぞれに駆動制御回路３１から制御信号を供給する制御線が接続されている。
【００５６】
プリドライブ回路３２−１〜３２−４は、上記駆動制御回路３１から制御線ＣＴＬ１〜ＣＴＬ４を介してそれぞれ供給される駆動制御回路３１の基準電位（例えば、ＧＮＤ）を基準とする制御信号を、上記スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。なお、このプリドライブ回路３２−１〜３２−４の詳細については後述する。
【００５７】
次に、図２を用いて上述した駆動装置の動作について説明する。
図２は、上記図１に示した交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。なお、この図２において、図１に示した符号と同じ符号を付したものは、同一の機能を有するものであり、重複する説明は省略する。
【００５８】
図２において、共通電極Ｘ側の２つのスイッチＳＷ１、ＳＷ３がＯＮとなり、残りのスイッチＳＷ２、ＳＷ４、ＳＷ５はＯＦＦとなると、第１の信号ラインＯＵＴＡの電圧は、図示しない電源よりスイッチＳＷ１を介して与えられる電圧レベル（＋Ｖｓ／２）となる。その後、スイッチＳＷ４がＯＮとなるとともに、走査電極Ｙ側のスイッチＳＷ４'、ＳＷ２'がＯＮとなることにより、第１の信号ラインＯＵＴＡの電圧（＋Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに印加され、共通電極Ｘと走査電極Ｙとの間に（Ｖｓ／２）の電圧が印加される。
【００５９】
また、この段階では、スイッチＳＷ１、ＳＷ３がＯＮとなってコンデンサＣ１が電源に接続されることとなるので、当該コンデンサＣ１には、図示しない電源からスイッチＳＷ１、ＳＷ３によって与えられる電圧（Ｖｓ／２）に応じた電荷が蓄積される。
【００６０】
次に、スイッチＳＷ４がＯＦＦとなって、電圧を印加する際の電流経路が遮断された後、スイッチＳＷ５がパルス状にＯＮとなることにより、出力ラインＯＵＴＣの電圧がグランドレベルまで下げられる。次に、スイッチＳＷ２がＯＮ、残り４つのスイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ５がＯＦＦとされた後、スイッチＳＷ４がパルス的にＯＮとなる。このスイッチＳＷ４がＯＮとなることにより、共通電極Ｘ（グランド）に対し、走査電極Ｙ側に電圧を印加するときの電流経路となる。
【００６１】
次に、スイッチＳＷ２をＯＮに維持したまま、スイッチＳＷ５がＯＮとなる。このとき、第１の信号ラインＯＵＴＡには図示しない電源からスイッチＳＷ１を介して電源電圧が供給されないので、その電圧はグランドレベルとなる。一方、第２の信号ラインＯＵＴＢに関しては、スイッチＳＷ２がＯＮとなって第１の信号ラインＯＵＴＡが接地されることにより、第２の信号ラインＯＵＴＢの電圧は、コンデンサＣ１に蓄積されている電荷に応じた電圧（Ｖｓ／２）分だけグランドレベルから下がった電位（−Ｖｓ／２）となる。
【００６２】
このとき、スイッチＳＷ５がＯＮとなっているので、第２の信号ラインＯＵＴＢの電圧（−Ｖｓ／２）が出力ラインＯＵＴＣを介して負荷２０に印加される。その際、走査電極Ｙ側のスイッチＳＷ３'、ＳＷ４'をＯＮとし、走査電極Ｙ（電圧Ｖｓ／２）に対し、共通電極Ｘ側に電圧（−Ｖｓ／２）を印加することとなる。
【００６３】
次に、スイッチＳＷ２、ＳＷ４がＯＮとなり、残りのスイッチＳＷ１、ＳＷ３、ＳＷ５はＯＦＦとなる。これにより、出力ラインＯＵＴＣの電圧がグランドレベルに持ち上げられる。その後、最初の段階と同様に３つのスイッチＳＷ１、ＳＷ３、ＳＷ４がＯＮ、残り２つのスイッチＳＷ２、ＳＷ５がＯＦＦとなり、以降同様に繰り返されていく。
【００６４】
このようにして、負荷２０の共通電極Ｘに対して正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。一方、負荷２０の走査電極Ｙに対しても、共通電極Ｘ側と同様のスイッチング制御を行うことにより、正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加していく。
【００６５】
このとき、共通電極Ｘおよび走査電極Ｙのそれぞれに印加する電圧（±Ｖｓ／２）は、互いに位相が反転するように印加する。つまり、共通電極Ｘに正の電圧（＋Ｖｓ／２）が印加されているときには、走査電極Ｙには負の電圧（−Ｖｓ／２）を印加するようにする。このようにすることにより、共通電極Ｘと走査電極Ｙ間の電位差を、共通電極Ｘと走査電極Ｙ間での維持放電が可能な電位差にすることができる。
【００６６】
次に、図１に示したプリドライブ回路３２−２の概略構成について図を用いて説明する。
図３（ａ）、（ｂ）は、図１に示したプリドライブ回路３２−２の概略構成および入出力信号例を示すブロック図である。図３（ａ）に示すプリドライブ回路３２−２は、図１に示した駆動制御回路３１が出力する基準電位がＧＮＤの制御信号であるＣＴＬ２を受信して、駆動制御回路３１の基準電位のＧＮＤと異なる基準電位Ｖｓｓ（第２の基準電位）を有するＳＷ５（出力素子）を駆動するための駆動信号Ｖｇを出力する。以下に、プリドライブ回路３２−２の概略構成について説明する。
【００６７】
ここで、上記のＳＷ５について説明する。出力素子であるＳＷ５は、負荷２０へ電圧を印加するｎチャネルパワーＭＯＳＦＥＴである。このｎチャネルパワーＭＯＳＦＥＴのゲート端子には、信号増幅回路４２の出力線が接続され、信号増幅回路４２が出力する駆動信号Ｖｇを入力する。また、ＳＷ５のドレイン端子は、出力端子Ｃに接続され、負荷２０へ印加する電圧を出力する。また、ＳＷ５のソース端子は、入力端子Ｄに接続され、基準電位Ｖｓｓを入力する。
【００６８】
図３（ａ）において、入力端子Ａには、駆動制御回路３１より制御信号ＣＴＬ２を入力する。入力端子Ｂには、制御信号ＣＴＬ２の基準電位のＧＮＤ（第１の基準電位）を入力する。入力端子Ｄには、上述した第２の信号ラインＯＵＴＢからＳＷ５の基準電位Ｖｓｓを入力する。出力端子Ｃは、図１に示した負荷２０に印加する電圧を出力する。信号伝達回路４１は、入力端子Ａに接続される入力端子を具備し、その入力端子には制御信号ＣＴＬ２を入力する。また、信号伝達回路４１は、入力端子Ｂに接続される基準端子を具備し、その基準端子にはＧＮＤ（０Ｖ）が制御信号ＣＴＬ２の基準電位として入力される。更に、信号伝達回路４１は、入力端子ＤおよびＳＷ５のソース端子が接続されるＶｓｓ入力端子を具備し、そのＶｓｓ入力端子にはＳＷ５の基準電位Ｖｓｓを入力する。以上の構成により、信号伝達回路４１は、入力端子Ａに入力される制御信号ＣＴＬ２を基に、入力端子Ｄから入力されるＳＷ５の基準電位Ｖｓｓに応じた電圧までレベルシフトした伝達信号ＶＣＴ２を出力線より出力する。
【００６９】
次に、信号増幅回路４２は、信号伝達回路４１の出力線に接続される入力端子を具備し、この入力端子には信号伝達回路４１が出力する伝達信号ＶＣＴ２を入力する。また、信号増幅回路４２は、入力端子Ｄに接続される基準端子を具備し、その基準端子にはＳＷ５の基準電位Ｖｓｓを入力する。また、信号増幅回路４２の出力線はＳＷ５のゲート端子へ接続される。以上の構成により、信号増幅回路４２は、信号伝達回路４１が出力する伝達信号ＶＣＴ２を増幅して駆動信号ＶｇをｎチャネルパワーＭＯＳＦＥＴ（ＳＷ５）のゲート端子へ出力する。
尚、信号伝達回路４１の出力する伝達信号ＶＣＴ２の振幅が、ＳＷ５を駆動するのに十分な振幅であれば、信号増幅回路４２を省いてもよい。
【００７０】
次に、図３（ｂ）に示した、プリドライブ回路３２−２の入出力信号例について説明する。図３（ｂ）に示すように、入力端子Ａに入力される制御信号ＣＴＬ２は、入力端子Ｂに入力されるＧＮＤ（０Ｖ）を基準電位とする信号（振幅は３〜５Ｖ）である。また、基準電位Ｖｓｓは、ＧＮＤ（０Ｖ）と電圧−Ｖ１（負電圧）と電圧Ｖ２（正電圧）の３値のいずれかの値をとる。更に基準電位Ｖｓｓは、図３（ｂ）に示すように３値のいずれかの値に周期的に変化する。これは、図１に示した出力素子（ＳＷ４、ＳＷ５）の出力が、図１５に示した波形になるようにするためである。すなわち、図１に示した信号ラインＯＵＴＢに印加される基準電位Ｖｓｓは（−Ｖｓ／２）＝−Ｖ１から（Ｖｓ／２）＝Ｖ２まで変化する。
【００７１】
以上により、プリドライブ回路３２−２は、図３（ｂ）に示すように、入力される制御信号ＣＴＬ２に応じて、基準電位の異なる駆動信号Ｖｇを出力する。すなわち、ＣＴＬ２＝０Ｖが入力端子Ａに入力されている間は、駆動信号Ｖｇは基準電位Ｖｓｓと同じ電位を出力する。また、ＣＴＬ２が所定の電位、所定のタイミング、所定のパルス幅のパルスとして入力端子Ａに入力された場合は、駆動信号Ｖｇは、基準電位Ｖｓｓの電位より所定の値分高い電位であって、ＣＴＬ２と同じパルス幅のパルスとなる。
【００７２】
次に、上述したプリドライブ回路３２−２の具備する信号伝達回路４１の概略構成について説明する。
図４は、図３（ａ）の信号伝達回路４１の概略構成を示すブロック図である。図に示すように、レベルシフト用電源回路４１ａは、ダイオードＤＡ（レベルシフト用スイッチ）およびコンデンサＣＡ（レベルシフト用コンデンサ）を具備する。ダイオードＤＡのアノード端子（第１の端子）は、定電圧源４０に接続され、定電圧源４０が出力する所定の電位Ｖｃｃを入力する。また、コンデンサＣＡの一方の端子は、ダイオードＤＡのカソード端子（第２の端子）に接続される。また、コンデンサＣＡの他方の端子は、入力端子Ｄに接続されており、基準電位Ｖｓｓを入力する。尚、レベルシフト用電源回路４１ａは、ダイオードＤＡとコンデンサＣＡの相互接続点よりレベルシフト用電位ＶＡ１を出力する。
【００７３】
次に、第１のレベルシフト回路４１ｂの電位供給端子は、レベルシフト用電源回路４１ａの具備するダイオードＤＡのカソード端子とコンデンサＣＡの上記一方の端子との相互接続点に接続され、レベルシフト用電位ＶＡ１を入力する。また、第１のレベルシフト回路４１ｂの入力端子は、入力端子Ａに接続され、制御信号ＣＴＬ２を入力する。また、第１のレベルシフト回路４１ｂの基準電位端子は、入力端子Ｂに接続され、制御信号ＣＴＬ２の基準電位のＧＮＤを入力する。以上により、第１のレベルシフト回路４１ｂは、レベルシフト用電源回路４１ａが出力するレベルシフト用電位ＶＡ１に応じて制御信号ＣＴＬ２をレベルシフトした伝達信号ＶＣＴ１（第１の伝達信号）を出力する。
【００７４】
次に、第２のレベルシフト回路４１ｃの電位供給端子は、レベルシフト用電源回路４１ａの具備するダイオードＤＡのカソード端子とコンデンサＣＡの上記一方の端子との相互接続点に接続され、レベルシフト用電位ＶＡ１を入力する。また、第２のレベルシフト回路４１ｃの基準電位端子は、入力端子Ｄに接続され、基準電位Ｖｓｓを入力する。また、第２のレベルシフト回路４１ｃの入力端子は、第１のレベルシフト回路４１ｂの出力端子が接続され、伝達信号ＶＣＴ１を入力する。以上により、第２のレベルシフト回路４１ｃは、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１を基に、基準電位Ｖｓｓに応じてレベルシフトした伝達信号ＶＣＴ２（第２の伝達信号）を出力する。
【００７５】
以上に示すように、信号伝達回路４１は、第１のレベルシフト回路４１ｂと第２のレベルシフト回路４１ｃを具備することで、基準電位がＧＮＤである制御信号ＣＴL２の変化に応じて、基準電位がＶｓｓである伝達信号ＶＣＴ２を生成することができる。また、信号増幅回路４２および出力素子であるＳＷ５の構成は図３（ａ）に示した通りである。これにより、信号増幅回路４２は、入力される伝達信号ＶＣＴ２を基に、ＳＷ５を駆動可能な振幅まで増幅した駆動信号Ｖｇを出力する。次に、ＳＷ５は、出力端子Ｃより負荷２０に印加する電圧を出力する。
【００７６】
図５は、図４に示した信号伝達回路４１の回路構成を示すブロック図である。まず、第１のレベルシフト回路４１ｂの回路構成について説明する。ｎｐｎトランジスタＱＡ１のベース端子は、制御信号ＣＴＬ２を入力する入力端子Ａに抵抗ＲＡ１を介して接続される。また、ｎｐｎトランジスタＱＡ１のエミッタ端子は、入力端子Ｂに接続され、基準電位ＧＮＤを入力する。また、ｎｐｎトランジスタＱＡ１のコレクタ端子は、抵抗ＲＡ２と抵抗ＲＡ３の直列接続を介してレベルシフト用電源回路４１ａがレベルシフト用電位を出力する出力線に接続される。この時、直列接続において抵抗ＲＡ２はｎｐｎトランジスタＱＡ１のコレクタ端子に接続され、抵抗ＲＡ３側よりレベルシフト用電位ＶＡ１を入力する。また、第１のレベルシフト回路４１ｂは、抵抗ＲＡ２と抵抗ＲＡ３の相互接続点より伝達信号ＶＣＴ１を出力する。
【００７７】
次に、第２のレベルシフト回路４１ｃの回路構成について説明する。ｐｎｐトランジスタＱＡ２のベース端子は、上記の抵抗ＲＡ２と抵抗ＲＡ３の相互接続点に接続され、伝達信号ＶＣＴ１を入力する。また、ｐｎｐトランジスタＱＡ２のエミッタ端子は、レベルシフト用電源回路４１ａの出力線に接続され、レベルシフト用電位ＶＡ１を入力する。また、ｐｎｐトランジスタＱＡ２のコレクタ端子は、抵抗ＲＡ４と抵抗ＲＡ５の直列接続を介して入力端子Ｄに接続される。この時、直列接続において、抵抗ＲＡ４は、ｐｎｐトランジスタＱＡ２のコレクタ端子に接続される。また、抵抗ＲＡ５は、入力端子Ｄに接続され、基準電位Ｖｓｓを入力する。尚、第２のレベルシフト回路４１ｃは、抵抗ＲＡ４と抵抗ＲＡ５の相互接続点より伝達信号ＶＣＴ２を出力する。尚、図５に示すようにｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差をＶＱＡとする。
【００７８】
次に、上述したプリドライブ回路３２−２の動作を説明する。
図６は、プリドライブ回路３２−２への入力信号例と出力信号例を示す図である。図に示すように、基準電位がＧＮＤである制御信号ＣＴＬ２として、パルスＶＡとパルスＶＢ（振幅は３〜５Ｖ）が、プリドライブ回路３２−２へ供給される。また、基準電位ＶｓｓがＧＮＤ（０Ｖ）から−Ｖ１（−８０Ｖ）またはＶ２（８０Ｖ）まで変化してプリドライブ回路３２−２へ供給される。
【００７９】
ここで基準電位Ｖｓｓが図６に示す変化を行う目的を説明する。上述した図１に示した表示装置において、維持放電期間に、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行う必要がある。このため、負荷２０の共通電極Ｘに対して正の電圧（＋Ｖｓ／２）＝Ｖ２と負の電圧（−Ｖｓ／２）＝−Ｖ１とを交互に印加する。すなわち、出力素子であるＳＷ５の基準電位Ｖｓｓを−Ｖ１からＶ２まで変化させる。一方、負荷２０の走査電極Ｙに対しても、正の電圧（＋Ｖｓ／２）と負の電圧（−Ｖｓ／２）とを交互に印加するよう、出力素子ＳＷ５’やスキャンドライバ２２の基準電圧を−Ｖ１からＶ２まで変化させる。
【００８０】
このとき、ＳＷ５およびＳＷ５’それぞれに印加する基準電位Ｖｓｓ（−Ｖ１、Ｖ２）は、互いに位相が反転するように印加する。つまり、ＳＷ５に正の基準電位（Ｖ２）が印加されているときには、ＳＷ５’には負の基準電位（−Ｖ１）を印加するようにする。これにより、ＳＷ５およびＳＷ５’の出力は、共通電極Ｘと走査電極Ｙ間の電位差を、共通電極Ｘと走査電極Ｙ間での維持放電が可能な電位差にすることができる。以上の目的により基準電位Ｖｓｓが図６のタイミングで変化させられる。
【００８１】
次に、図６において、基準電位Ｖｓｓ以下に示すＶＡ１、ＶＣＴ１、ＶＱＡ、ＶＣＴ２、Ｖｇの変化を時刻ｔ１〜ｔ７まで順に説明する。
まず、時刻ｔ１でＶｓｓ＝０Ｖの時は、レベルシフト用電源回路４１ａのコンデンサＣＡには電圧Ｖｃｃの充電が完了している。これにより、レベルシフト用電源回路４１ａが出力するレベルシフト用電位ＶＡ１≒Ｖｃｃとなる。また、ｎｐｎトランジスタＱＡ１は、制御信号ＣＴＬ２＝０ＶなのでＯＦＦしたままである。以上により、第１のレベルシフト回路４１ｂは、伝達信号ＶＣＴ１≒Ｖｃｃを出力し続け、出力された伝達信号ＶＣＴ１は、ｐｎｐトランジスタＱＡ２のベース端子に入力される。
【００８２】
この時、ｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差ＶＱＡ≒０Ｖのままであり、ｐｎｐトランジスタＱＡ２はＯＦＦしている。また、抵抗ＲＡ４および抵抗ＲＡ５を介してｐｎｐトランジスタＱＡ２のコレクタ端子に接続される入力端子Ｄに入力する基準電位Ｖｓｓの値も０Ｖである。以上により、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は０Ｖである。次に、信号増幅回路４２の基準端子に基準電位Ｖｓｓが、入力端子に入力信号ＶＣＴ２が共に０Ｖで入力される。これにより、信号増幅回路４２は、駆動信号Ｖｇとして０Ｖを出力する。
【００８３】
次に、時刻ｔ２でＶｓｓ＝−Ｖ１の時は、コンデンサＣＡには電圧Ｖｃｃ＋Ｖ１が充電される。また、レベルシフト用電源回路４１ａの出力は、レベルシフト用電位ＶＡ１≒Ｖｃｃのままである。また、ｎｐｎトランジスタＱＡ１は、制御信号ＣＴＬ２＝０ＶなのでＯＦＦしたままである。以上により、第１のレベルシフト回路４１ｂは、伝達信号ＶＣＴ１≒Ｖｃｃを出力し続け、出力された伝達信号ＶＣＴ１は、ｐｎｐトランジスタＱＡ２のベース端子に入力される。
【００８４】
この時、ｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差ＶＱＡ≒０Ｖのままであり、ｐｎｐトランジスタＱＡ２はＯＦＦしている。また、抵抗ＲＡ４および抵抗ＲＡ５を介してｐｎｐトランジスタＱＡ２のコレクタ端子に接続される入力端子Ｄに入力する基準電位Ｖｓｓの値が−Ｖ１に変化している。以上により、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓに応じて−Ｖ１に低下する。これにより、信号増幅回路４２において、基準端子には基準電位Ｖｓｓ＝−Ｖ１が、入力端子には入力信号ＶＣＴ２＝−Ｖ１が同じ電位で入力される。これにより、信号増幅回路４２は、駆動信号Ｖｇとして電位−Ｖ１を出力する。
【００８５】
次に、時刻ｔ３で、ＣＴＬ２がパルスＶＡにより立ち上がると、第１のレベルシフト回路４１ｂにおいて、抵抗ＲＡ１を介してｐｎｐトランジスタＱＡ１のベース端子へパルスＶＡが入力された期間、ｐｎｐトランジスタＱＡ１がＯＮする。これにより、直列接続されている抵抗ＲＡ２と抵抗ＲＡ３の抵抗値比によりレベルシフト用電位ＶＡ１とＧＮＤの電位差（≒Ｖｃｃ）が分圧される。つまり、分圧された分だけ第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１の電圧が降下して、図６に示すパルスＶＡ−１を形成する。尚、パルスＶＡが終了する（ＣＴＬ２が０Ｖになる）とＰＮＰトランジスタＱＡ１はＯＦＦする。これにより、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１の電位はＶｃｃに戻り、パルスＶＡ−１が終了する。
【００８６】
次に、第２のレベルシフト回路４１ｃにおいて、上述したパルスＶＡ−１の期間は、伝達信号ＶＣＴ１の電圧が降下した分だけｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間に電位差ＶＱＡが生じパルスＶＡ−２を形成する。この電位差ＶＱＡによりｎｐｎトランジスタＱＡ２がパルスＶＡ−２の期間ＯＮする。これにより、直列接続される抵抗ＲＡ４および抵抗ＲＡ５の抵抗値比により、レベルシフト用電位ＶＡ１が抵抗ＲＡ４側より供給する電位Ｖｃｃから、基準電位Ｖｓｓが抵抗ＲＡ５側より供給する電位−Ｖ１までの電位差Ｖｃｃ＋Ｖ１が分圧される。これにより、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓ＝−Ｖ１より抵抗ＲＡ５に分圧された電位の分高いパルスＶＡ−３を形成する。これにより、信号増幅回路４２は、伝達信号ＶＣＴ２のパルスＶＡ−３の電位と、基準端子に入力される基準電位Ｖｓｓの電位−Ｖ１の電位差を増幅した駆動信号Ｖｇとして図６に示すようなパルスＶＡ’を出力する。
【００８７】
次に、時刻ｔ４で、基準電位Ｖｓｓが０Ｖに戻った場合は、レベルシフト用電源回路４１ａは、コンデンサＣＡに充電されたＶｃｃ＋Ｖ１の電位を、レベルシフト用電位ＶＡ１として出力する。また、ｎｐｎトランジスタＱＡ１は、制御信号ＣＴＬ２＝０ＶなのでＯＦＦしたままである。このため、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１は、ＶＡ１と同じ電位Ｖｃｃ＋Ｖ１まで上昇する。この第１のレベルシフト回路４１ｂが出力した伝達信号ＶＣＴ１は、ｐｎｐトランジスタＱＡ２のベース端子に入力される。
【００８８】
この時、ｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差ＶＱＡ≒０Ｖのままであり、ｐｎｐトランジスタＱＡ２はＯＦＦしている。また、抵抗ＲＡ４および抵抗ＲＡ５を介してｐｎｐトランジスタＱＡ２のコレクタ端子に接続される入力端子Ｄに入力する基準電位Ｖｓｓの値が０Ｖに変化している。以上により、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓに応じて０Ｖに上昇する。これにより、信号増幅回路４２が出力する駆動信号Ｖｇも０Ｖに上昇する。
【００８９】
次に、時刻ｔ５で、基準電位ＶｓｓがＶ２に上昇した場合は、レベルシフト用電源回路４１ａは、コンデンサＣＡにＶｃｃ＋Ｖ１＋Ｖ２の電位を充電するので、レベルシフト用電位ＶＡ１≒Ｖｃｃ＋Ｖ１＋Ｖ２の電圧を出力する。また、ｎｐｎトランジスタＱＡ１は、制御信号ＣＴＬ２＝０ＶなのでＯＦＦしたままである。このため、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１は、ＶＡ１と同じ電位Ｖｃｃ＋Ｖ１＋Ｖ２まで上昇する。この第１のレベルシフト回路４１ｂが出力した伝達信号ＶＣＴ１は、ｐｎｐトランジスタＱＡ２のベース端子に入力される。
【００９０】
この時、ｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差ＶＱＡ≒０Ｖのままであり、ｐｎｐトランジスタＱＡ２はＯＦＦしている。また、抵抗ＲＡ４および抵抗ＲＡ５を介してｐｎｐトランジスタＱＡ２のコレクタ端子に接続される入力端子Ｄに入力する基準電位Ｖｓｓの値がＶ２に変化している。以上により、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓに応じてＶ２に上昇する。これにより、信号増幅回路４２において、基準端子には基準電位Ｖｓｓ＝Ｖ２が、入力端子には入力信号ＶＣＴ２＝Ｖ２が同じ電位で入力される。これにより、信号増幅回路４２は、駆動信号Ｖｇとして電位Ｖ２を出力する。
【００９１】
次に、時刻ｔ６で、ＣＴＬ２がパルスＶＢにより立ち上がると、第１のレベルシフト回路４１ｂにおいて、抵抗ＲＡ１を介してｐｎｐトランジスタＱＡ１へパルスＶＢが入力された期間、ｐｎｐトランジスタＱＡ１がＯＮする。これにより、直列接続されている抵抗ＲＡ２と抵抗ＲＡ３の抵抗値比によりレベルシフト用電位ＶＡ１とＧＮＤの電位差（≒Ｖｃｃ＋Ｖ１＋Ｖ２）が分圧される。つまり、分圧された分だけ第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１の電圧が降下して、パルスＶＢ−１を形成する。尚、パルスＶＢが終了する（ＣＴＬ２が０Ｖになる）とＰＮＰトランジスタＱＡ１はＯＦＦする。これにより、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１の電位はＶｃｃ＋Ｖ１＋Ｖ２に戻り、パルスＶＢ−１が終了する。
【００９２】
次に、第２のレベルシフト回路４１ｃにおいて、上述したパルスＶＢ−１の期間は、伝達信号ＶＣＴ１の電圧が降下した分だけｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間に電位差ＶＱＡが生じパルスＶＢ−２を形成する。この電位差ＶＱＡによりｎｐｎトランジスタＱＡ２がパルスＶＡ−２の期間ＯＮする。これにより、直列接続される抵抗ＲＡ４および抵抗ＲＡ５の抵抗値比により、レベルシフト用電位ＶＡ１が抵抗ＲＡ４側より供給する電位Ｖｃｃ＋Ｖ１＋Ｖ２から、基準電位Ｖｓｓが抵抗ＲＡ５側より供給する電位Ｖ２までの電位差Ｖｃｃ＋Ｖ１が分圧される。これにより、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓ＝Ｖ２より抵抗ＲＡ５にかかる電圧の分だけ電位の高いパルスＶＢ−３となる。これにより、信号増幅回路４２は、伝達信号ＶＣＴ２のパルスＶＢ−３の電位と、基準端子に入力される基準電位Ｖｓｓの電位Ｖ２の電位差を増幅した駆動信号Ｖｇとして図６に示すようなパルスＶＢ’を出力する。
【００９３】
次に、時刻ｔ７で、基準電位Ｖｓｓが０Ｖに戻った場合は、レベルシフト用電源回路４１ａのコンデンサＣＡにおける充電はＶｃｃ＋Ｖ１の電位となる。これにより、レベルシフト用電源回路４１ａは、レベルシフト用電位ＶＡ１としてＶｃｃ＋Ｖ１を出力する。また、ｎｐｎトランジスタＱＡ１は、制御信号ＣＴＬ２＝０ＶなのでＯＦＦしたままである。このため、第１のレベルシフト回路４１ｂが出力する伝達信号ＶＣＴ１は、電位Ｖｃｃ＋Ｖ１に下降する。この第１のレベルシフト回路４１ｂが出力した伝達信号ＶＣＴ１は、ｐｎｐトランジスタＱＡ２のベース端子に入力される。
【００９４】
この時、ｐｎｐトランジスタＱＡ２のベース端子−エミッタ端子間の電位差ＶＱＡ≒０Ｖのままであり、ｐｎｐトランジスタＱＡ２はＯＦＦしている。また、抵抗ＲＡ４および抵抗ＲＡ５を介してｐｎｐトランジスタＱＡ２のコレクタ端子に接続される入力端子Ｄに入力する基準電位Ｖｓｓの値が０Ｖに変化している。以上により、第２のシフトレジスタ４１ｃが出力する伝達信号ＶＣＴ２は、基準電位Ｖｓｓに応じて０Ｖに下降する。これにより、信号増幅回路４２が出力する駆動信号Ｖｇも０Ｖに下降する。
【００９５】
尚、上述したレベルシフト用電源回路４１ａは、レベルシフト用スイッチとしてダイオードＤＡを用い、レベルシフト用コンデンサとしてコンデンサＣＡを用いた構成を示したがこの限りではなく、図６に示すような基準電位Ｖｓｓの変化に応じてレベルシフト用電位ＶＡ１を出力する回路であればよい。
【００９６】
以上に説明したように、図１に示した表示装置において、本発明の実施形態であるプリドライブ回路を用いることにより、制御駆動回路３１から入力される入力信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４の基準電位と、出力素子ＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５’を駆動する際の基準電位ＯＵＴＢ，ＯＵＴＢ’とが異なる場合でも、安定に動作させることができる。また、例えばリセット期間において、出力素子側の基準電位ＯＵＴＢ，ＯＵＴＢ’が高電圧になった場合でも、ＳＷ４およびＳＷ４’をアクティブ状態にすることができるので、表示装置（ＰＤＰ装置）にとって適切なリセット電圧を安定して供給することができる。
【００９７】
図７は、プリドライブ回路３２−２の他の構成例を示すブロック図である。
図７に示すプリドライブ回路３２−２は、上記図３（ａ）に示したプリドライブ回路に位相調整回路４９をさらに設けたものである。
【００９８】
図７において、位相調整回路４９は、駆動制御回路３１から供給される制御信号がプリドライブ回路３２−２を介して出力素子に供給される際の位相の遅延を各プリドライブ回路３２−１〜３２−４間で調整するための回路である。
すなわち、駆動制御回路３１から供給される制御信号が、信号伝達回路４１により基準電位が変換されたり、信号増幅回路４２により増幅されたりする際に、上記信号伝達回路４１および信号増幅回路４２を構成する素子のばらつきにより、プリドライブ回路から出力される信号には位相の遅延が発生する。
上記位相調整回路４９は、この信号伝達回路４１および信号増幅回路４２により発生した位相の遅延を各プリドライブ回路３２−１〜３２−４の間で調整し、位相をあわせて各出力素子に制御信号を供給する。
【００９９】
上記位相調整回路４９は、例えば、コンデンサと抵抗からなる時定数調整回路により構成することができ、上記コンデンサの容量値や上記抵抗の抵抗値を調整することで位相の遅延を調整することができる。また、位相調整回路４９の基準電位は入力端子Ｂより供給されるＧＮＤ（０Ｖ）である。
【０１００】
図８は、位相調整回路４９の構成例を示す図である。
図８において、Ｉｉｎは位相調整回路４９の入力端子であり、Ｉｏｕｔは位相調整回路４９の出力端子である。
【０１０１】
図８（ａ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された可変抵抗Ｒ１１と、上記出力端子Ｉｏｕｔと上記可変抵抗Ｒ１１の端子との相互接続点とＧＮＤとの間に接続されたコンデンサＣ１１により構成される。そして、上記可変抵抗Ｒ１１の抵抗値を変化させることにより、位相の遅延時間を調整する。
【０１０２】
図８（ｂ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された抵抗Ｒ１２と、上記出力端子Ｉｏｕｔと上記抵抗Ｒ１２の端子との相互接続点とＧＮＤとの間に接続された可変容量Ｃ１２により構成される。そして、上記可変容量Ｃ１２の容量値を変化させることにより、位相の遅延時間を調整する。
【０１０３】
図８（ｃ）に示す位相調整回路４９は、入力端子Ｉｉｎと出力端子Ｉｏｕｔとの間に接続された電気的に抵抗値を変えることができる電子ボリュームＲ１３と、上記出力端子Ｉｏｕｔと上記電子ボリュームＲ１３の端子との相互接続点とＧＮＤとの間に接続されたコンデンサＣ１３により構成される。また、上記電子ボリュームＲ１３を調整するための抵抗制御信号が外部から入力され、上記電子ボリュームＲ１３に供給される。そして、上記抵抗制御信号により上記電子ボリュームＲ１３の抵抗値を変化させることで、位相の遅延時間を調整する。
【０１０４】
このようにプリドライブ回路内に位相調整回路４９を設けることで、信号伝達回路４１および信号増幅回路４２を構成する素子等のばらつきによる位相の遅延を調整することができ、出力素子の動作の安定化を図ることができる。
なお、図７に示すプリドライブ回路３２−２においては、信号伝達回路４１の前段に位相調整回路４９を設けたが、位相調整回路４９は信号伝達回路４１の後段に設けるようにしても良い。但しその場合は、位相調整回路４９の基準電位はＶｓｓとなる。
【０１０５】
図９は、第１の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。図９に示す駆動装置は、上記図１４に示した駆動装置に対して、本実施形態によるプリドライブ回路を設けたものである。なお、この図９において、図１４に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。
【０１０６】
図９において、３２−１〜３２−８はプリドライブ回路であり、上記駆動制御回路３１'からそれぞれ供給される制御信号を、スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４の基準電位にあわせた制御信号にそれぞれ電圧レベルを変換し供給する。すなわち、図１に示したプリドライブ回路と同様に、駆動制御回路３１'からそれぞれ供給される制御信号の基準電位を、駆動制御回路３１'の基準電位がＧＮＤから出力素子の基準電位Ｖｓｓに変換して出力素子に供給する。
この図９に示す駆動装置においては、スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４の基準電位が駆動動作において変化するので、プリドライブ回路３２−１〜３２−８をそれぞれ設けている。
【０１０７】
このように、駆動動作において基準電位が変化するスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに対してプリドライブ回路３２−１〜３２−８を設けることで、基準電位にあった制御信号がスイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'およびトランジスタＴｒ１〜Ｔｒ４のそれぞれに供給されるので、各出力素子を安定して動作させることができる。
なお、図９に示すプリドライブ回路３２−１〜３２−８には、上述した何れのプリドライブ回路を用いることができる。
【０１０８】
以上、詳しく説明したように本実施形態によれば、プリドライブ回路内の信号伝達回路４１により、駆動制御回路３１から供給される制御信号の基準電位がＧＮＤを出力素子（スイッチＳＷ４、ＳＷ５、ＳＷ４、ＳＷ５、トランジスタＴｒ１〜Ｔｒ４等）の基準電位Ｖｓｓに変換し、信号増幅回路４２にて増幅した後、出力素子に供給する。
【０１０９】
これにより、駆動制御回路３１および制御信号の基準電位と出力素子の基準電位が異なっていたとしても、基準電位を絶縁して制御信号を出力素子に伝達することができるので、出力素子の電圧変動等が発生したとしても、その影響が駆動制御回路３１に及ぶことを防止することができる。したがって、プラズマディスプレイ装置を安定して駆動させることができ、プラズマディスプレイ装置の信頼性を向上させることができる。
【０１１０】
また、例えば、プリドライブ回路内に位相調整回路４９を設けるようにした場合には、制御信号を出力素子の基準電位に変換する際に、信号伝達回路４１、信号増幅回路４２等により発生する位相の遅延を調整することができるので、各出力素子の動作タイミングを同期させることができ、プラズマディスプレイ装置を安定して駆動することができる。
【０１１１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図１０は、第２の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。なお、この図１０に示す本実施形態の駆動装置は、例えば図１２、図１３に全体構成および１画素を構成する１つのセルの構成を示した交流駆動型ＰＤＰ装置に適用することが可能である。また、この図１０において、図１に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。
【０１１２】
第２の実施形態による駆動装置は、第１の実施形態による駆動装置では各出力素子に対してそれぞれプリドライブ回路を設けていたものを、共通電極Ｘ側および走査電極Ｙ側にそれぞれ１つのプリドライブ回路を設けて、プリドライブ回路内で各出力素子に対する制御信号の変換、生成等を行い、各出力素子に供給するようにしたものである。
【０１１３】
図１０において、５１は駆動制御回路であり、５２および５２'はプリドライブ回路であり、駆動制御回路５１からプリドライブ回路５２、５２'にはそれぞれ１つの制御信号が供給される。なお、この制御信号は、各プリドライブ回路５２、５２'の後段に接続されるすべての出力素子（スイッチＳＷ４、ＳＷ５、ＳＷ４'、ＳＷ５'）を制御するための制御信号である。
【０１１４】
上記プリドライブ回路５２は、１つの信号伝達回路５３、１つの信号変換回路５４および出力素子の数（図１０に示す共通電極Ｘ側では２つ）の信号増幅回路５５−１、５５−２を備えている。
上記信号伝達回路５３は、駆動制御回路５１から供給される制御信号の基準電位を出力素子の基準電位に変換し出力する回路である。すなわち、上記信号伝達回路５３は、駆動制御回路５１から供給される上記駆動制御回路５１の基準電位（例えば、ＧＮＤ）を基準とした制御信号を、プリドライブ回路５２の後段に接続された出力素子の基準電位Ｖｓｓにあわせて制御信号の電圧レベルを変換する。この信号伝達回路５３は、図４、図５に示した回路を用いて構成することができる。
【０１１５】
上記信号変換回路５４は、上記信号伝達回路５３により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、プリドライブ回路５２の後段に接続されたそれぞれの出力素子に対する制御信号を生成するとともに、適切なタイミングで信号増幅回路５５−１、５５−２に供給する。すなわち、上記信号変換回路５４は、上記信号伝達回路５３により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、後段に接続されたスイッチＳＷ４、ＳＷ５に対する２つの制御信号を生成し、信号増幅回路５５−１、５５−２にそれぞれ供給する。
【０１１６】
上記信号増幅回路５５−１、５５−２は、上記信号変換回路５４により分離され供給される制御信号を、出力素子の駆動レベルに増幅し、出力素子であるスイッチＳＷ４、ＳＷ５に供給する。
走査電極Ｙ側のプリドライブ回路５２'は、上述した共通電極Ｘ側の上記プリドライブ回路５２と同じ構成であるので、説明は省略する。
【０１１７】
図１１は、第２の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。なお、この図１１において、図９および図１４に示した部分と同一の部分には同一の符号を付し、重複する説明は省略する。
【０１１８】
図１１に示す駆動装置は、電源回収回路２１、２１'を備えた駆動装置に図１０に示した駆動装置と同様に、共通電極Ｘ側および走査電極Ｙ側にそれぞれ１つのプリドライブ回路を設けて、プリドライブ回路内で各出力素子に対する制御信号の変換、生成等を行い、各出力素子に供給するようにしたものである。
【０１１９】
図１１において、５６は駆動制御回路であり、５７および５７'はプリドライブ回路であり、図１０に示した駆動制御回路５１およびプリドライブ回路５２、５２'と同じ機能を有する。
【０１２０】
上記プリドライブ回路５７は、１つの信号伝達回路５８、１つの信号変換回路５９および出力素子の数（図１１に示す共通電極Ｘ側では４つ）の信号増幅回路６０−１、６０−２、６０−３、６０−４を備えている。
上記信号伝達回路５８は、図１０に示した信号伝達回路５３と同様に、駆動制御回路５６から供給される制御信号の基準電位を出力素子の基準電位に変換し信号変換回路５９に出力する回路である。
【０１２１】
また、信号変換回路５９は、図１０に示した信号変換回路５４と同様に、上記信号伝達回路５８により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、プリドライブ回路５７の後段に接続されたそれぞれの出力素子に対する制御信号を生成するとともに、適切なタイミングで信号増幅回路６０−１〜６０−４に供給する。すなわち、上記信号変換回路５９は、上記信号伝達回路５８により出力素子の基準電位に電圧レベルが変換された制御信号に基づいて、後段に接続されたスイッチＳＷ４、ＳＷ５およびトランジスタＴｒ１、Ｔｒ２のそれぞれに対する４つの制御信号を生成し、信号増幅回路６０−１〜６０−４にそれぞれ供給する。
【０１２２】
上記信号増幅回路６０−１〜６０−４は、上記信号変換回路５９により分離され、それぞれ供給される制御信号を、出力素子の駆動レベルに増幅し、出力素子であるスイッチＳＷ４、ＳＷ５およびトランジスタＴｒ１、Ｔｒ２にそれぞれ供給する。
なお、走査電極Ｙ側のプリドライブ回路５７'についても、上述したプリドライブ回路５７と同じ構成である。
【０１２３】
以上、説明したように第２の実施形態によれば、共通電極Ｘ側および走査電極Ｙ側のそれぞれに１つのプリドライブ回路を設け、プリドライブ回路内の信号伝達回路の後段に接続された信号変換回路により、プリドライブ回路に接続されたそれぞれの出力素子に対する制御信号に供給された制御信号を分離し出力素子に供給する。
【０１２４】
これにより、出力素子毎にプリドライブ回路を設けたときよりも、少ない信号伝達回路の数で制御信号の基準電位と出力素子の基準電位とを絶縁して制御信号を出力素子に伝達することができる。したがって、僅かな回路を追加するだけで、プラズマディスプレイ装置を安定して駆動させることができ、プラズマディスプレイ装置の信頼性を向上させることができる。
【０１２５】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１）入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、
前記第１の基準電位である入力信号を前記第２の基準電位に応じた信号に変換して前記出力素子へ伝達する信号伝達回路を具備することを特徴とするプリドライブ回路。
【０１２６】
（付記２）前記信号伝達回路は、
所定の電源電圧および前記第２の基準電位を基に、レベルシフト用電位を供給するレベルシフト用電源回路と、
入力信号を基に、前記レベルシフト用電源回路が出力する前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、
前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路と
を具備することを特徴とする付記１に記載のプリドライブ回路。
【０１２７】
（付記３）前記レベルシフト用電源回路は、
前記所定の電源電圧を供給する定電圧源に接続される第１の端子と、前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える電位供給端子に接続される第２の端子とを備えるレベルシフト用スイッチと、
前記レベルシフト用スイッチと前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える前記電位供給端子との相互接続点に一方の端子が接続され、前記第２の基準電位を供給する基準電位線に他方の端子が接続されるレベルシフト用コンデンサと
を具備することを特徴とする付記１に記載のプリドライブ回路。
【０１２８】
（付記４）前記レベルシフト用電源回路は、
前記所定の電源電圧を供給する定電圧源に接続される第１の端子と、前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える電位供給端子に接続される第２の端子とを備えるレベルシフト用スイッチと、
前記レベルシフト用スイッチと前記第１のレベルシフト回路および前記第２のレベルシフト回路が備える前記電位供給端子との相互接続点に一方の端子が接続され、前記第２の基準電位を供給する基準電位線に他方の端子が接続されるレベルシフト用コンデンサと
を具備することを特徴とする付記２に記載のプリドライブ回路。
【０１２９】
（付記５）前記レベルシフト用スイッチは、
前記第１の端子がアノード端子であり、前記第２の端子がカソード端子であるダイオードであることを特徴とする付記３に記載のプリドライブ回路。
（付記６）前記第１の基準電位は０Ｖであり、前記第２の基準電位は、前記出力素子の基準電位であって、２値以上の電圧値に変化することを特徴とする付記１に記載のプリドライブ回路。
（付記７）前記第１の基準電位は０Ｖであり、前記第２の基準電位は、前記出力素子の基準電位であって、２値以上の電圧値に変化することを特徴とする付記２に記載のプリドライブ回路。
（付記８）前記第１の基準電位は０Ｖであり、前記第２の基準電位は、前記出力素子の基準電位であって、２値以上の電圧値に変化することを特徴とする付記３に記載のプリドライブ回路。
【０１３０】
（付記９）前記第２の基準電位は負電圧と正電圧の両方の値を有する交流電圧であることを特徴とする付記１に記載のプリドライブ回路。
（付記１０）前記第２の基準電位は負電圧と正電圧の両方の値を有する交流電圧であることを特徴とする付記２に記載のプリドライブ回路。
（付記１１）前記第２の基準電位は負電圧と正電圧の両方の値を有する交流電圧であることを特徴とする付記３に記載のプリドライブ回路。
【０１３１】
（付記１２）前記レベルシフト用スイッチは、前記レベルシフト用電位が前記所定の電源電圧以下の場合にオンすることで前記レベルシフト用コンデンサを充電し、前記レベルシフト用電位が前記所定の電源電圧以上である場合にオフすることで前記レベルシフト用コンデンサに充電された電圧を維持することを特徴とする付記３に記載のプリドライブ回路。
（付記１３）前記レベルシフト用スイッチは、前記レベルシフト用電位が前記所定の電源電圧以下の場合にオンすることで前記レベルシフト用コンデンサを充電し、前記レベルシフト用電位が前記所定の電源電圧以上である場合にオフすることで前記レベルシフト用コンデンサに充電された電圧を維持することを特徴とする付記４に記載のプリドライブ回路。
【０１３２】
（付記１４）入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子と、
前記第１の基準電位である入力信号を前記第２の基準電位に応じた信号に変換して前記出力素子へ伝達する信号伝達回路と
を具備することを特徴とするドライブ回路。
（付記１５）前記信号伝達回路は、
所定の電源電圧および前記第２の基準電位を基に、レベルシフト用電位を供給するレベルシフト用電源回路と、
前記入力信号を基に、前記レベルシフト用電源回路が出力する前記レベルシフト用電位に応じた第１の伝達信号を出力する第１のレベルシフト回路と、
前記第１のレベルシフト回路が出力する第１の伝達信号を基に、前記第２の基準電位に応じた第２の伝達信号を出力する第２のレベルシフト回路と
を具備することを特徴とする付記１４に記載のドライブ回路。
（付記１６）  電極へ電圧を供給する出力素子と、
前記出力素子の基準電位と、前記出力素子へ伝達したい伝達信号の基準電位が異なる場合に、前記伝達信号を基に、前記出力素子の基準電位に応じた信号を出力するプリドライブ回路と
を具備することを特徴とするドライブ回路。
【０１３３】
（付記１７）表示セル中において電圧を印加して放電を行うために設けられた複数の電極と、
前記複数の電極別に変化する電圧を供給する複数の出力素子と、
前記出力素子を制御するための制御信号を出力する駆動制御回路と、
前記制御信号の第１の基準電位と前記出力素子の第２の基準電位とが異なる場合に、前記駆動制御回路が出力する前記制御信号を基に、前記第2の基準電位に応じた伝達信号を前記出力素子へ出力する複数のプリドライブ回路と
を具備することを特徴とする表示装置。
（付記１８）前記表示セルから構成される表示パネルは、略平行に配置された第1の電極および第２の電極と、前記第１の電極および前記第２の電極に略直行して配置されたアドレス電極とを、放電領域を挟んで対向させて構成され、前記出力素子は、前記第１の電極と、前記第２の電極と、前記アドレス電極とを駆動することを特徴とする付記１７に記載の表示装置。
【０１３４】
【発明の効果】
以上に説明したように、本発明によるプリドライブ回路においては、入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子を駆動するプリドライブ回路であって、第１の基準電位である入力信号を第２の基準電位に応じた信号に変換して出力素子へ伝達する信号伝達回路を具備するので、入力信号の基準電位と、駆動する対象である出力素子の基準電位とが異なる場合でも、信号伝達回路で処理することで、出力素子の基準電位である第２の基準電位に応じた信号を出力することができる。
【０１３５】
これにより、本発明のプリドライブ回路を用いることで、入力信号の基準電位と出力素子側の基準電位が異なる場合でも、入力信号を安定して出力素子へ伝達することができる。すなわち、入力信号が基準電位０Ｖの３〜５Ｖ振幅であって、出力素子側に発生する基準電位が高電圧となった場合でも、出力素子を駆動するための入力信号を安定に伝達することができる。
【０１３６】
また、本発明によるドライブ回路においては、入力信号の第１の基準電位に対して、異なる第２の基準電位を有する出力素子と、第１の基準電位である入力信号を第２の基準電位に応じた信号に変換して出力素子へ伝達する信号伝達回路とを具備するので、入力信号の基準電位と、駆動する対象である出力素子の基準電位とが異なる場合でも、信号伝達回路で処理することで、出力素子の基準電位である第２の基準電位に応じた信号を出力することができる。
また、本発明の表示装置においては、上述したプリドライブ回路で構成される駆動回路の入力信号と出力素子側の基準電位が異なる場合でも、駆動回路を安定に動作させることができる。これにより、表示装置の駆動電圧を適切に設定することができ、画質の向上を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。
【図２】図１に示した交流駆動型ＰＤＰの駆動装置の動作を説明するための概念図である。
【図３】本発明の第１の実施形態におけるプリドライブ回路の概略構成を示すブロック図である。
【図４】図３（ａ）の信号伝達回路４１の概略構成を示すブロック図である。
【図５】図４に示した信号伝達回路４１の回路構成を示すブロック図である。
【図６】プリドライブ回路３２−２への入力信号例と出力信号例を示す図である。
【図７】プリドライブ回路３２−２の他の構成例を示すブロック図である。
【図８】位相調整回路４９の構成例を示す図である。
【図９】第１の実施形態による交流駆動型ＰＤＰの駆動装置において他の構成例を示す図である。
【図１０】第２の実施形態による交流駆動型ＰＤＰの駆動装置の構成例を示す図である。
【図１１】第２の実施形態による交流駆動型ＰＤＰの駆動装置の他の構成例を示す図である。
【図１２】従来の交流駆動型ＰＤＰ装置の全体構成を示す図である。
【図１３】従来の交流駆動型ＰＤＰ装置における１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。
【図１４】従来の交流駆動型ＰＤＰ装置の駆動装置の回路構成例を示す図である。
【図１５】図１４のように構成した交流駆動型ＰＤＰ装置の駆動装置による駆動波形を示すタイムチャートである。
【符号の説明】
１  交流駆動型ＰＤＰ
２０  負荷
３１  駆動制御回路
３２−１〜３２−８  プリドライブ回路
４１  信号伝達回路
４１ａ  レベルシフト用電源回路
４１ｂ  第１のレベルシフト回路
４１ｃ  第２のレベルシフト回路
４２  信号増幅回路
４９  位相調整回路
ＤＡ  ダイオード（レベルシフト用スイッチ）
ＣＡ  コンデンサ（レベルシフト用コンデンサ）
【図１】
0003980924.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003980924.tif 000008
【図８】
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【図９】
0003980924.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0003980924.tif 000014
【図１４】
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【図１５】
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