(57)【特許請求の範囲】
【請求項１】
画像データを受けて、画素セルが接続された複数のデータ線に、入力データに応じたレベルの信号出力を行って所定の画素セルへの書き込み行う液晶表示装置であって、
第１の電源電圧に応じた振幅を有する外部からのマスタクロック信号を伝搬するマスタクロック信号線と、上記画像データを伝搬する画像データ線と、上記第１の電源電圧に応じた振幅を有する外部からのスタートパルス信号を上記第１の電源電圧より高い第２の電源電圧に応じた振幅を有するスタートパルス信号に変換する第１のレベルシフタと、クロック入力端子が上記マスタクロック信号線に並列に接続され、当該クロック入力端子に入力された上記第１の電源電圧に応じた振幅を有するマスタクロック信号を第２の電源電圧に応じた振幅を有するクロック信号に変換する第２のレベルシフタを有し、変換後のクロック信号に同期して上記第１のレベルシフタで変換されたスタートパルス信号を初段から次段へと順次にシフトする縦続接続された複数のフリップフロップと、上記各フリップフロップの出力信号を順次に受けて上記画像データ線を伝搬する上記画像データを順次にサンプリングし、上記サンプリング後のデータを上記入力データに応じたレベルの信号として各データ線に供給するデータ処理手段とを有するデータ線駆動回路と、
上記第２のレベルシフタをレベル変換が必要な期間のみアクティブ状態に制御する制御回路と
を有する液晶表示装置。
【請求項２】
上記フリップフロップへ入力されるスタートパルス信号と当該フリップフロップの出力信号に基づいて上記第２のレベルシフタのアクティブ状態を制御する手段
を有する請求項１記載の液晶表示装置。
【請求項３】
上記第２のレベルシフタは、ＴＦＴで構成されるソース入力型差動増幅器からなり、
上記第２のレベルシフタからクロック信号線に流れる電流を必要時以外制限する手段
を有する請求項１記載の液晶表示装置。
【請求項４】
上記制御回路の制御出力を強制的に決定可能な手段
を有する請求項１記載の液晶表示装置。
【請求項５】
上記データ線駆動回路はポリシリコンＴＦＴにより液晶表示部と一体的に形成されている
請求項１記載の液晶表示装置。
【請求項６】
画像データを受けて、画素セルが接続された複数のデータ線に、入力データに応じたレベルの信号出力を行って所定の画素セルへの書き込み行う液晶表示装置のデータ線駆動回路であって、
第１の電源電圧に応じた振幅を有する外部からのマスタクロック信号を伝搬するマスタクロック信号線と、
上記画像データを伝搬する画像データ線と、
上記第１の電源電圧に応じた振幅を有する外部からのスタートパルス信号を上記第１の電源電圧より高い第２の電源電圧に応じた振幅を有するスタートパルス信号に変換する第１のレベルシフタと、
クロック入力端子が上記マスタクロック信号線に並列に接続され、当該クロック入力端子に入力された上記第１の電源電圧に応じた振幅を有するマスタクロック信号を第２の電源電圧に応じた振幅を有するクロック信号に変換する第２のレベルシフタを有し、変換後のクロック信号に同期して上記第１のレベルシフタで変換されたスタートパルス信号を初段から次段へと順次にシフトする縦続接続された複数のフリップフロップと、
上記各フリップフロップの出力信号を順次に受けて上記画像データ線を伝搬する上記画像データを順次にサンプリングし、サンプリング後のデータを上記入力データに応じたレベルの信号として各データ線に供給するデータ処理手段と、
上記第２のレベルシフタをレベル変換が必要な期間のみアクティブ状態に制御する制御回路と
を有する液晶表示装置のデータ線駆動回路。
【請求項７】
上記フリップフロップへ入力されるスタートパルス信号と当該フリップフロップの出力信号に基づいて上記第２のレベルシフタのアクティブ状態を制御する手段
を有する請求項６記載の液晶表示装置のデータ線駆動回路。
【請求項８】
上記第２のレベルシフタは、ＴＦＴで構成されるソース入力型差動増幅器からなり、
上記第２のレベルシフタからクロック信号線に流れる電流を必要時以外制限する手段
を有する請求項６記載の液晶表示装置のデータ線駆動回路。
【請求項９】
上記制御回路の制御出力を強制的に決定可能な手段
を有する請求項６記載の液晶表示装置のデータ線駆動回路。
【請求項１０】
ポリシリコンＴＦＴにより液晶表示部と一体的に形成されている
請求項６記載の液晶表示装置のデータ線駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】
近年、表示装置として液晶を用いた表示パネル装置の躍進が著しい。
この表示パネル装置は、ビデオカムコーダのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。
【０００３】
また最近では、液晶パネルを用いたリアプロジェクション型のテレビジョン受像機、またＯＨＰを用いずにパソコンの画面を直接スクリーンに投影するプロジェクタ装置等も普及しつつある。
また従来ＣＲＴを用いていたデスクトップ型のパソコンのディスプレイを液晶パネルに置き換え、省スペース、省電力を達成しようとする動きもある。
【０００４】
これらの背景には、液晶パネルの、高精細度化、高画質化（フルカラー化、高コントラスト化、広視角化、動画対応、等）と周辺技術（駆動回路／素子技術、バックライト、その他）の向上がある。
それらの技術の総合的な向上により、液晶表示装置が幅広い応用分野に使われるようになった。
【０００５】
ところで、最先端の液晶表示装置における表示パネルの画質はＣＲＴディスプレイに見劣りしないようになりつつあるが、未だ改善されなければならない部分も多い。
その一つに液晶パネルの駆動回路が挙げられる。
【０００６】
高精細度、高画質の液晶表示パネルの駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされ、表示画質は表示パネルのコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に説明する。
【０００７】
液晶素子には多くの種類が存在するが、フルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin Film Transistor)型と呼ばれ、画素を構成する個々の液晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造を持つものがほとんどである。
【０００８】
図１２は、ＴＦＴ型液晶表示パネルの画素を形成するセルの回路的な構造を示す図である。
ＴＦＴ型液晶表示パネルの画素セルは、図１２に示すように、個々の液晶セルＣＣの一端は対向電極ＥＬに接続されている。この対向電極ＥＬには全画素セル全てが共通に接続される。他端は個々の画素セル毎に設けられたＴＦＴに接続される。
ＴＦＴはスイッチとして用いられるため、ソース、ドレインの区別は本来無いが、便宜上ここでは、ソースが液晶セルＣＣに接続されるものとする。ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動信号により画素データを書き込むラインが選択される。またドレインは選択されたラインの個々の液晶セルに書き込まれる画素データが供給されるデータ線ＤＬに接続される。
選択されたラインへの書き込み時間が終了すると、そのラインのＴＦＴはオフするが、画素データは液晶セルＣＣやＴＦＴの容量のため、次の書き込みが行われるまでその電位が保持される。
【０００９】
図１２に示したＴＦＴ型液晶表示パネルの画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画素データの駆動方法にはいくつかの種類が存在する。
【００１０】
ＴＦＴの構造／製造方法には、アモルファスシリコンを使う方法と、ポリ（多結晶）シリコンを使う方法に大別される。
前者は高温プロセスを必要としないので、ガラスを基板とした大型のパネルが作りやすい。
後者は、高温プロセスのため、石英基板が必要で、これまでは小型のパネルに限定されてきた。最近レーザアニール等の技術の進歩により、低温でポリシリコンＴＦＴを形成する技術も開発され、中型パネルもポリシリコンＴＦＴ型で製造することができるようになった。
ポリシリコンＴＦＴ内のキャリアの移動度はアモルファスシリコンＴＦＴ内に比較し１桁程度大きい。したがってアモルファスＴＦＴの場合、そのオン抵抗が高く、書き込み時間をかなり長く取ることが必要であった。
それに対しポリシリコンＴＦＴの場合は書き込み時間がかなり短くて済む。
【００１１】
このように、ポリシリコンＴＦＴ型はオン抵抗が小さいので、書き込み時間を大幅に短くすることができることから、たとえばビデオカムコーダのビューファインダ用程度の画素数の少ないパネルでは、ほとんどの回路を液晶表示パネル上に構築することが可能である。
【００１２】
ポリシリコンＴＦＴにより液晶表示パネルと一体形成された駆動回路では、従来、回路の電源電圧（１０Ｖ以上の高電圧）と同じ電圧振幅のマスタクロック信号により同期回路が構築されている。
この構成は、通常の単結晶シリコンのＣＭＯＳデジタル回路と同じであり、回路チップ内にはりめぐらされるクロック信号により、直接インバータ回路のオン・オフを制御できる利点がある。
【００１３】
図１３は、従来のポリシリコンＴＦＴ型液晶表示装置の構成例を示す回路図である。
この液晶表示装置は、図１３に示すように、液晶表示パネル部１０、データ線駆動回路２０、外部コントローラ３０、およびデータ信号処理回路４０により構成されている。
そして、液晶表示パネル部１０およびデータ線駆動回路２０はポリシリコンＴＦＴ基板上に集積され、外部コントローラ３０およびデータ信号処理回路４０は単結晶シリコン回路として構成されている。
【００１４】
液晶表示パネル部１０においては、図１２に示すように、液晶セルとＴＦＴからなる画素セルＰＸＣが水平、垂直方向にｍ、ｎ個配置されている。そして、画素セルＰＸＣのゲート駆動信号端子Ｇがゲート線駆動回路１１に接続されている共通のゲート線ＧＬ１〜ＧＬｎに接続され、データ駆動信号端子Ｓがデータ線駆動回路２０に接続されている共通のデータ線ＤＬ１〜ＤＬｍに接続されている。
【００１５】
データ線駆動回路２０は、外部から入力されるデジタル画像データＩＭＤをサンプリングするサンプリング回路２１、サンプリング回路２１でサンプリングされたデータを格納するラインメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタル−アナログ変換回路）２３−１〜２３−ｍから構成されている。
【００１６】
サンプリング回路２１は、外部コントローラ３０から供給される５Ｖ以下の外部電源電圧ＶＤＤ１たとえば３Ｖの振幅のマスタクロック信号ＭＣＫを５Ｖ以上の内部電源電圧ＶＤＤ２たとえば１５Ｖの振幅にレベルシフトするレベルシフタ２１１と、レベルシフタ２１１の出力信号用のバッファ回路２１２と、クロック入力端子ＣＫがバッファ回路２１２の出力ラインＬ２１２に並列に接続され、かつ出力端子Ｑと入力端子Ｄとが縦続接続されたｍ個のＤ型フリップフロップ２１３−１〜２１３−ｍと、外部コントローラ３０から供給される５Ｖ以下の外部電源電圧ＶＤＤ１の振幅のスタートパルス信号ＳＴＰを５Ｖ以上の内部電源電圧ＶＤＤ２の振幅にレベルシフトして初段のフリップフロップ２１３−１の入力端子Ｄに出力するレベルシフタ２１４と、外部のデータ信号処理回路４０によるデジタル画像信号ＩＭＤを伝搬するデータ信号線ＬＤＴと、データ信号線ＬＤＴとラインメモリ２２の入力端子とを各フリップフロップ２１３−１〜２１３−ｍの出力端子Ｑからの信号がハイレベルのときに接続し、データをサンプリングするスイッチ回路２１５−１〜２１５−ｍにより構成されている。
【００１７】
このような構成において、外部コントローラ３０で発生された３Ｖ振幅のマスタクロック信号ＭＣＫおよびスタートパルス信号ＳＴＰ、並びにデータ信号処理回路４０で処理されたデジタル画像データＩＭＤがデータ線駆動回路２０のサンプリング回路２１に供給される。
サンプリング回路２１に供給されたマスタクロック信号ＭＣＫは、レベルシフタ２１１に１５Ｖ振幅のクロック信号に変換され、バッファ回路２１２を介して各フリップフロップ２１３−１〜２１３−ｍのクロック入力端子ＣＫに並列的に供給される。
また、スタートパルス信号ＳＴＰは、レベルシフタ２１４で１５Ｖ振幅のパルス信号に変換され、初段のフリップフロップ２１３−１の端子Ｄに入力される。
【００１８】
そして、デジタル画像データＩＭＤは、データ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣＫで同期された各フリップフロップ２１３−１〜２１３−ｍのＱ出力により各スイッチ回路２１５−１〜２１５−ｍが順次にオン、オフされる。これによりデータ信号が順次にサンプリングされて、対応するラインメモリ２２の所定の領域に格納される。
ラインメモリ２２に格納された、画素データは、各データ線に対応して設けられたＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここでアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬｍに供給される。
また、ゲート線駆動回路１１においてライン選択信号が発生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給され、画像データがｍ個の画素セルに対して並列に書き込まれる。
【００１９】
【発明が解決しようとする課題】
ところで、上述した従来の液晶表示装置では、振幅が５Ｖ以下の外部の電源電圧ＶＤＤ１に依存するマスタクロック信号ＭＣＫの、５Ｖ以上の高電源電圧ＶＤＤ２で駆動されるデータ線駆動回路２０のインタフェース部にマスタクロック信号ＭＣＫ用のレベルシフタ２１１が必要となり、これに伴い、基板の回路全体に亘って高電圧振幅のクロック信号を供給するための高電圧クロック用バッファ回路２１２が必要となる。
しかしながら、ポリシリコンＴＦＴでこのバッファ回路２１２を作製すると、遅延時間が大きくなり、回路の高速動作を困難にする。
また、高電圧クロック用バッファ回路２１２は、ポリシリコンＴＦＴ型液晶表示装置のうち最大級の電力を消費しており、システムの低消費電力化に向けて大きな足かせとなっている。
さらに、高電圧、高速のクロック信号が基板全体に亘ってはりめぐらされていることから、不要輻射の発生のおそれがある。
以上の課題は、液晶表示装置の大画面化、高解像度化、および多階調化に伴う回路配線容量の増大とともに、深刻なものとなる。
【００２０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、低消費電力化、並びに高速化を実現できる液晶表示装置およびそのデータ線駆動回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、画像データを受けて、画素セルが接続された複数のデータ線に、入力データに応じたレベルの信号出力を行って所定の画素セルへの書き込み行う液晶表示装置であって、第１の電源電圧に応じた振幅を有する外部からのマスタクロック信号を伝搬するマスタクロック信号線と、上記画像データを伝搬する画像データ線と、上記第１の電源電圧に応じた振幅を有する外部からのスタートパルス信号を上記第１の電源電圧より高い第２の電源電圧に応じた振幅を有するスタートパルス信号に変換する第１のレベルシフタと、クロック入力端子が上記マスタクロック信号線に並列に接続され、当該クロック入力端子に入力された上記第１の電源電圧に応じた振幅を有するマスタクロック信号を第２の電源電圧に応じた振幅を有するクロック信号に変換する第２のレベルシフタを有し、変換後のクロック信号に同期して上記第１のレベルシフタで変換されたスタートパルス信号を初段から次段へと順次にシフトする縦続接続された複数のフリップフロップと、上記各フリップフロップの出力信号を順次に受けて上記画像データ線を伝搬する上記画像データを順次にサンプリングし、上記サンプリング後のデータを上記入力データに応じたレベルの信号として各データ線に供給するデータ処理手段とを有するデータ線駆動回路と、上記第２のレベルシフタをレベル変換が必要な期間のみアクティブ状態に制御する制御回路とを有する。
【００２２】
また、本発明は、画像データを受けて、画素セルが接続された複数のデータ線に、入力データに応じたレベルの信号出力を行って所定の画素セルへの書き込み行う液晶表示装置のデータ線駆動回路であって、第１の電源電圧に応じた振幅を有する外部からのマスタクロック信号を伝搬するマスタクロック信号線と、上記画像データを伝搬する画像データ線と、上記第１の電源電圧に応じた振幅を有する外部からのスタートパルス信号を上記第１の電源電圧より高い第２の電源電圧に応じた振幅を有するスタートパルス信号に変換する第１のレベルシフタと、クロック入力端子が上記マスタクロック信号線に並列に接続され、当該クロック入力端子に入力された上記第１の電源電圧に応じた振幅を有するマスタクロック信号を第２の電源電圧に応じた振幅を有するクロック信号に変換する第２のレベルシフタを有し、変換後のクロック信号に同期して上記第１のレベルシフタで変換されたスタートパルス信号を初段から次段へと順次にシフトする縦続接続された複数のフリップフロップと、上記各フリップフロップの出力信号を順次に受けて上記画像データ線を伝搬する上記画像データを順次にサンプリングし、サンプリング後のデータを上記入力データに応じたレベルの信号として各データ線に供給するデータ処理手段と、上記第２のレベルシフタをレベル変換が必要な期間のみアクティブ状態に制御する制御回路とを有する。
【００２３】
また、本発明では、好適には、上記第２のレベルシフタをレベル変換が必要な期間のみアクティブ状態に制御する制御回路を有する。
【００２４】
また、本発明では、好適には、上記フリップフロップへ入力されるスタートパルス信号と当該フリップフロップの出力信号に基づいて上記第２のレベルシフタのアクティブ状態を制御する手段を有する。
【００２５】
また、本発明では、上記第２のレベルシフタは、ＴＦＴで構成されるソース入力型差動増幅器からなり、上記第２のレベルシフタからクロック信号線に流れる電流を必要時以外制限する手段を有する。
【００２６】
また、本発明では、上記制御回路の制御出力を強制的に決定可能な手段を有する。
【００２７】
また、本発明では、データ線駆動回路は、ポリシリコンＴＦＴにより液晶表示部と一体的に形成されている。
【００２８】
本発明によれば、外部で発生された第１の電源電圧に応じた振幅のマスタクロック信号およびスタートパルス信号、並びに画像データがデータ線駆動回路に供給される。
データ線駆動回路では、マスタクロック信号は第１の電源電圧に応じた振幅のままで、マスタクロック信号線を伝搬され、各フリップフロップのクロック入力端子に並列的に供給される。
また、スタートパルス信号は、第１のレベルシフタで第１の電源電圧より高い第２の電源電圧に応じた振幅のパルス信号に変換され、初段のフリップフロップに入力される。
各フリップフロップでは、第２のレベルシフタにおいて、入力された第１の電源電圧に応じた振幅のマスタクロック信号が第２の電源電圧に応じた振幅のクロック信号に変換されて、変換後のクロック信号に同期して第１のレベルシフタで変換されたスタートパルス信号が初段から次段へと順次にシフト転送される。
そして、各フリップフロップの出力信号はデータ処理手段に順次に入力されて、画像データ線を伝搬する画像データが順次にサンプリングされ、サンプリング後のデータが入力レベルに応じたレベルの信号として各データ線に供給される。これにより、画像データが複数個の画素セルに対して書き込まれる。
【００２９】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るポリシリコンＴＦＴ型液晶表示装置の第１の実施形態を示す回路図であって、従来例を示す図１３と同一構成部分は同一符号をもって表している。
【００３０】
すなわち、本液晶表示装置は、図１に示すように、液晶表示パネル部１０、データ線駆動回路２０Ａ、外部コントローラ３０、およびデータ信号処理回路４０により構成されている。
そして、液晶表示パネル部１０およびデータ線駆動回路２０ＡはポリシリコンＴＦＴ基板上に集積され、外部コントローラ３０およびデータ信号処理回路４０は単結晶シリコン回路として構成されている。
【００３１】
液晶表示パネル部１０においては、図１２に示すように、液晶セルとＴＦＴからなる画素セルＰＸＣが水平、垂直方向にｍ、ｎ個配置されている。画素セルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、ゲート駆動信号端子である。
同一の水平方向ラインに配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇが共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されている。
また、同一の垂直方向列に配置された画素セルＰＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデータ線駆動回路２０に接続されている。
【００３２】
ゲート線駆動回路１１は、基本的にはシフトレジスタにより構成され、垂直同期信号ＶＳＹＮＣとラインクロックＬＣＬＫより、ライン選択信号を発生する。
【００３３】
データ線駆動回路２０Ａは、シリアル（直列）データとして供給されるデジタルの画像データＩＭＤを１ライン分のパラレル（並列）なアナログ信号に変換する。
具体的には、外部から入力されるデジタル画像データＩＭＤをサンプリングするサンプリング回路２１Ａ、サンプリング回路２１Ａでサンプリングされたデータを格納するラインメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタル−アナログ変換回路）２３−１〜２３−ｍから構成されている。
【００３４】
サンプリング回路２１Ａは、マスタクロック信号線ＬＭＣＫ、データ信号線ＬＤＴ、レベルシフタ２１４、スイッチ回路２１５−１〜２１５−ｍ、およびレベルシフト機能付きＤ型フリップフロップ２２０−１〜２２０−ｍにより構成されている。
【００３５】
なお、本実施形態においては、スイッチ回路２１５−１〜２１５−ｍ、ラインメモリ２２、およびｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ２３−１〜２３−ｍによりデータ処理手段が構成される。
【００３６】
マスタクロック信号線ＬＭＣＫは、外部コントローラ３０で生成された５Ｖ以下の外部電源電圧（第１の電源電圧）ＶＤＤ１、たとえば３Ｖの振幅のマスタクロック信号ＭＣＫを伝搬する。
【００３７】
データ信号線ＬＤＴは、外部のデータ信号処理回路４０によるデジタル画像信号ＩＭＤを伝搬する。
【００３８】
レベルシフタ（第１のレベルシフタ）２１４は、外部コントローラ３０で生成された５Ｖ以下の外部電源電圧ＶＤＤ１たとえば３Ｖの振幅のスタートパルス信号ＳＴＰを５Ｖ以上の内部電源電圧（第２の電源電圧）ＶＤＤ２たとえば１５Ｖの振幅にレベルシフトして初段のフリップフロップ２２０−１の入力端子Ｄに出力する。
【００３９】
スイッチ回路２１５−１〜２１５−ｍは、各フリップフロップ２２０−１〜２２０−ｍの出力端子Ｑからの信号がハイレベルで制御端子に供給されたときに、データ信号線ＬＤＴとラインメモリ２２の入力端子とを作動的に接続する。これにより、画像データをサンプリングする。
【００４０】
レベルシフト機能付きＤ型フリップフロップ２２０−１〜２２０−ｍは、内部の高電源電圧ＶＤＤ２、たとえば１５Ｖで動作し、マスタクロック信号線ＬＭＣＫを伝搬される５Ｖ以下の外部電源電圧ＶＤＤ１、たとえば３Ｖ振幅のマスタクロック信号ＭＣＫをクロック入力端子ＣＫに受けて１５Ｖ振幅のクロック信号に変換するレベルシフタを有し、この変換後の１５Ｖ振幅のクロック信号に同期して前段のレベルシフタ２１４またはフリップフロップ２２０−１〜２２０−m-1 の出力パルスをラッチして次段のフリップフロップ２２０−２〜２２０−ｍの入力端子Ｄに出力するとともに、対応するスイッチ回路２１５−１〜２１５−ｍの制御端子に出力する。
具体的な接続形態は、クロック入力端子ＣＫがマスタクロック信号線ＬＭＣＫに並列に接続され、初段のフリップフロップ２２０−１の入力端子Ｄがレベルシフタ２１４の出力に接続され、出力端子Ｑと入力端子Ｄとが縦続接続され、かつ、各出力端子Ｑがそれぞれ対応するスイッチ回路２１５−１〜２１５−ｍの制御端子に接続された形態となっている。
【００４１】
図２は、本発明に係るレベルシフト機能付きフリップフロップの構成例を示す回路図である。本例は、マスタクロック信号ＭＣＫが互いに逆相の２相信号として供給される場合である。
このフリップフロップ２２０（−１〜−ｍ）は、図２に示すように、レベルシフタ（第２のレベルシフタ）２２１，２２２、クロックドインバータ２２３，２２４、インバータ２２５、およびＣＭＯＳインバータ等からなる出力バッファ２２６により構成されている。
【００４２】
レベルシフタ２２１は、３Ｖ振幅のマスタクロック信号ＭＣＫを１５Ｖ振幅のクロック信号に変換して、クロックドインバータ２２３，２２４に供給する。
レベルシフタ２２２は、３Ｖ振幅のマスタクロック信号ＭＣＫの逆相信号／ＭＣＫ（／は反転を示す）を１５Ｖ振幅のクロック信号に変換して、クロックドインバータ２２３，２２４に供給する。
【００４３】
これらのレベルシフタ２２１，２２２は、種々の構成が可能であるが、たとえばポリシリコンＴＦＴ型であって、ｐチャネルとｎチャネルのＴＦＴが直列接続された回路を２列有し、各ｐチャネルＴＦＴのソースを電源電圧ＶＤＤ２の供給ラインに接続し、各ｐチャネルＴＦＴのゲートと他方の列のｎチャネルＴＦＴのドレインと交差結合し、各ｎチャネルＴＦＴのゲートおよびソースをマスタクロック信号の入力ラインに接続した、いわゆるソース入力型の差動増幅器により構成される。
【００４４】
クロックドインバータ２２３は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２２３、たとえばＣＭＯＳ構成のインバータＩＮＶ２２３、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２２３を、内部の高電源電圧ＶＤＤ２の供給ラインと接地ラインＧＮＤとの間に接続して構成され、ＰＭＯＳトランジスタＰＴ２２３のゲートにレベルシフタ２２１の出力クロック信号Ｓ２２１が供給され、ＮＭＯＳトランジスタＮＴ２２３のゲートにレベルシフタ２２２の出力クロック信号Ｓ２２２が供給される。
そして、インバータＩＮＶ２２３の入力端子が入力端子Ｄに接続され、出力端子がノードＮＤ２２０に接続されており、このクロックドインバータ２２３により入力信号（スタートパルス信号）の入力部が構成されている。
【００４５】
クロックドインバータ２２４は、ＰＭＯＳトランジスタＰＴ２２４、たとえばＣＭＯＳ構成のインバータＩＮＶ２２４、およびＮＭＯＳトランジスタＮＴ２２４を、内部の高電源電圧ＶＤＤ２の供給ラインと接地ラインＧＮＤとの間に接続して構成され、ＰＭＯＳトランジスタＰＴ２２４のゲートにレベルシフタ２２２の出力クロック信号Ｓ２２２が供給され、ＮＭＯＳトランジスタＮＴ２２４のゲートにレベルシフタ２２１の出力クロック信号Ｓ２２１が供給される。
そして、インバータＩＮＶ２２４の入力端子がインバータＩＮＶ２２５の出力端子に接続され、出力端子がノードＮＤ２２０に接続され、インバータＩＮＶ２２５の入力端子がノードＮＤ２２０に接続されており、このクロックドインバータ２２４およびインバータＩＮＶ２２５によりデータラッチ部が構成されている。
【００４６】
そして、ＣＭＯＳインバータからなる出力バッファ２２６の入力端子がノードＮＤ２２０に接続され、出力端子がフリップフロップの出力端子Ｑに接続されている。
【００４７】
次に、上記構成による動作を説明する。
外部コントローラ３０で発生され位相制御された、たとえば３Ｖ振幅のマスタクロック信号ＭＣＫおよびスタートパルス信号ＳＴＰ、並びにデータ信号処理回路４０で処理されたデジタル画像データＩＭＤがデータ線駆動回路２０Ａのサンプリング回路２１Ａに供給される。
【００４８】
サンプリング回路２１に供給された３Ｖ振幅のマスタクロック信号ＭＣＫは、マスタクロック信号線ＬＭＣＫを伝搬され、各フリップフロップ２２０−１〜２２０−ｍのクロック入力端子ＣＫに並列的に供給される。
また、スタートパルス信号ＳＴＰは、レベルシフタ２１４で１５Ｖ振幅のパルス信号に変換され、初段のフリップフロップ２２０−１の端子Ｄに入力される。
【００４９】
各フリップフロップ２２０−１〜２２０−ｍでは、入力された３Ｖ振幅のマスタクロック信号ＭＣＫが１５Ｖ振幅のクロック信号に変換されて、入力部およびラッチ部に供給される。
そして、まず入力部において、変換後の１５Ｖ振幅のクロック信号に同期して前段のレベルシフタ２１４またはフリップフロップ２２０−１〜２２０−m-1 の出力パルスが取り込まれ、次のクロックタイミングでラッチ部にラッチされ、このラッチデータが出力バッファ２２６を介して端子Ｑに伝達され、端子Ｑから次段のフリップフロップ２２０−２〜２２０−ｍの入力端子Ｄに出力されるとともに、対応するスイッチ回路２１５−１〜２１５−ｍの制御端子に出力される。
【００５０】
そして、デジタル画像データＩＭＤは、データ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣＫで同期された各フリップフロップ２２０−１〜２２０−ｍのＱ出力により各スイッチ回路２１５−１〜２１５−ｍが順次にオン、オフされる。これにより、データ信号が順次にサンプリングされて、対応するラインメモリ２２の所定の領域に格納される。
ラインメモリ２２に格納された画素データは、各データ線に対応して設けられたＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここでアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬｍに供給される。
また、ゲート線駆動回路１１においてライン選択信号が発生されて、所定のゲート線ＧＬ１〜ＧＬｎに供給され、画像データがｍ個の画素セルに対して並列に書き込まれる。
【００５１】
以上説明したように、本第１の実施形態によれば、外部コントローラ３０で生成された５Ｖ以下の外部電源電圧ＶＤＤ１（たとえば３Ｖ）の振幅のマスタクロック信号ＭＣＫを伝搬するマスタクロック信号線ＬＭＣＫと、外部のデータ信号処理回路４０によるデジタル画像信号ＩＭＤを伝搬するデータ信号線ＬＤＴと、外部コントローラ３０で生成された外部電源電圧ＶＤＤ１の振幅のスタートパルス信号ＳＴＰを５Ｖ以上の内部電源電圧ＶＤＤ２（たとえば１５Ｖ）の振幅にレベルシフトするレベルシフタ２１４と、制御端子への信号がハイレベルで供給されたときに、データ信号線ＬＤＴとラインメモリ２２の入力端子とを作動的に接続し、画像データをサンプリングするスイッチ回路２１５−１〜２１５−ｍと、内部の高電源電圧ＶＤＤ２で動作し、マスタクロック信号線ＬＭＣＫを伝搬される外部電源電圧ＶＤＤ１振幅のマスタクロック信号ＭＣＫをクロック入力端子ＣＫに受けて１５Ｖ振幅のクロック信号に変換し、この変換後の１５Ｖ振幅のクロック信号に同期して前段の出力パルスをラッチして次段に出力するとともに、対応するスイッチ回路２１５−１〜２１５−ｍの制御端子に出力するレベルシフト機能付きＤ型フリップフロップ２２０−１〜２２０−ｍとを有するサンプリング回路２１Ａを設けたので、低消費電力化、並びに高速化を実現できる利点がある。
また、同一基板上に種々の高速デジタル回路を一体形成することができることから、ディスプレイの高機能化、低コスト化、狭額縁化を実現できる利点がある。
【００５２】
なお、レベルシフト機能付きフリップフロップとしては、図２に示す回路に限定されるものではなく、たとえば図３〜図８に示すような種々の構成が可能であり、同様の効果を得ることができる。
【００５３】
図３に示すレベルシフト機能付きフリップフロップ２２０Ａは、入力部をスイッチドインバータの代わりに、レベルシフタ２２１の出力信号Ｓ２２１でオン・オフ制御されるスイッチ回路２２７で構成し、ラッチ部はインバータ２２５と２２８の入出力同士を接続し、かつインバータ２２５の出力端子とインバータ２２９の入力端子間にレベルシフタ２２２の出力信号Ｓ２２２でオン・オフ制御されるスイッチ回路２２９を設けて構成されている。
【００５４】
また、図４に示すレベルシフト機能付きフリップフロップ２２０Ｂは、クロック入力が１相の場合に対応した回路であり、レベルシフタ２３０が差動型アンプにより構成され、このレベルシフタ２３０によりたとえば１５Ｖ振幅の非反転および反転のクロック信号Ｓ２３０，Ｓ２３０Ｂを生成するように構成されている。他の構成は図３と同様である。
【００５５】
図５に示すレベルシフト機能付きフリップフロップ２２０Ｃは、図２の回路構成に加えて、クロック信号用レベルシフタ２２１，２２２のオン・オフをコントロールする制御回路２４０が設けられている。
この場合、制御回路２４０は、制御信号ＣＴＬを受けてたとえばレベルシフタ２２１，２２２でレベルシフトを行う必要があるときのみ駆動信号Ｓ２４０を各レベルシフタ２２１，２２２の出力し、レベルシフタ２２１，２２２をアクティブ状態に保持させる。
このような構成によれば、さらなる低消費電力化を実現できる利点がある。
なお、レベルシフタ２２１，２２２として、たとえば、いわゆるソース入力型の差動アンプが使用された場合、制御回路２４０には、レベルシフタからクロック信号線に流れ込む電流を制限する機能が付加される。
【００５６】
図６に示すレベルシフト機能付きフリップフロップ２２０Ｄは、図５のように制御回路を設ける代わりに、入力スタートパルス信号ＳＴＰと出力バッファ２２６の出力信号Ｓ２２６との論理和をとるＯＲ回路２４１を設け、ＯＲ回路２４１の出力信号Ｓ２４１で、レベルシフトを行う必要があるときのみレベルシフタ２２１，２２２をアクティブ状態に保持させるように構成されている。
【００５７】
図７に示すレベルシフト機能付きフリップフロップ２２０Ｅは、図５の構成に加えて、制御回路２３０の出力信号Ｓ２４０を強制的に確定させ、レベルシフタ２２１，２２２を強制的に非アクティブにさせることができるスイッチ回路２４２が信号Ｓ２４０の出力ラインと接地ラインとの間に設けられている。
このスイッチ回路２４２は、たとえばパワーオン時等にアクティブになるリセット信号ＲＳＴによりオン・オフされる。
このように、スイッチ回路２４２を電源投入時にオンさせることにより、スタート時の余分な回路動作を防ぐことができ、安定したスタートアップ動作が可能となる。
【００５８】
図８に示すレベルシフト機能付きフリップフロップ２２０Ｆは、クロック入力が１相の場合に対応した回路であり、レベルシフタ２３０が差動型アンプにより構成され、このレベルシフタ２３０によりたとえば１５Ｖ振幅の非反転および反転のクロック信号Ｓ２３０，Ｓ２３０Ｂを生成するように構成されている。他の構成は図７と同様である。
【００５９】
図９は、図７のレベルシフト機能付きフリップフロップ２２０Ｅを用いたサンプリング回路２１の要部であるシフトレジスタ部のシステム構成を示すブロック図である。
【００６０】
図９の回路では、図１に示す外部コントローラ３０を構成する、マスタクロック発生回路３１、スタートパルス発生回路３２、並びに、リセットコントロール回路５０が単結晶シリコン回路として形成されている。
これらの単結晶シリコン回路は、電源電圧ＶＤＤ１で動作する。
また、ポリシリコンＴＦＴ回路側では、リセットコントロール回路５０からの制御信号ＣＴＬを受けて、各リセット機能並びにレベルシフト機能付きフリップフロップ２２０Ｅ−１〜２２０Ｅ−４にリセット信号ＲＳＴを供給するリセットパルスインタフェース回路２２１が設けられている。
【００６１】
このような構成においては、まず始めに、リセットコントロール回路５０により制御信号ＣＴＬがリセットパルスインタフェース回路２２１に入力される。
これにより、リセットパルスインタフェース回路２２１からリセット信号ＲＳＴが各フリップフロップ２２０Ｅ−１〜２２０Ｅ−４のリセット端子ｒｓｔに並列に供給され、全フリップフロップ２２０Ｅ−１〜２２０Ｅ−４内のレベルシフタ２２１，２２２が非アクティブにされる。その後、全フリップフロップ２２０Ｅ−１〜２２０Ｅ−４は安定したスタートアップ状態となる。
次に、第１段（初段）目のフリップフロップ２２０Ｅ−１の入力端子Ｄに、レベルシフタ２１４でレベル変換された高電圧（たとえば１５Ｖ）振幅のスタートパルス信号ＳＴＰが入力される。
マスタクロック信号線ＬＭＣＫを伝搬される低電圧（たとえば３Ｖ）振幅のマスタクロック信号ＭＣＫがレベルシフタで高電圧振幅のクロック信号に変換され、この変換後のクロック信号に同期して、スタートパルス信号ＳＴＰが次の段に順次転送されていく。
なお、図９の回路ではマスタクロック信号ＭＣＫは２相の場合の構成例であり、２つのクロック信号はフリップフロップ１段おきに入れ替えられて入力される。
したがって、図９の回路ではフリップフロップの各出力は、入力より１／２クロック周期遅延したものとなる。
【００６２】
なお、１相クロックの場合も同様の動作が行われる。
【００６３】
図９の回路においても、マスタクロック信号ＭＣＫが単結晶シリコン回路から直接供給されて、その振幅のままでマスタクロック信号線ＬＭＣＫを伝搬されることから、低消費電力化が実現されるとともに、クロック位相遅延が小さくなり、シフトレジスタシステムおよびサンプリングシステムが高速で動作可能となる。
【００６４】
図１０は、図７のレベルシフト機能付きフリップフロップ２２０Ｅを用いたサンプリング回路２１の要部であるシフトレジスタ部の他のシステム構成を示すブロック図である。
【００６５】
図１０の回路は、シフトレジスタの出力を組み合わせ回路の入力にして、この組み合わせ回路、たとえばＯＲ回路２２２の出力を所定の制御パルスとする例を示している。
図１０の回路では、組み合わせ回路を通すとパルスの位相遅延が増大してしまうため、組み合わせ回路の出力段にフリップフロップ２２０Ｅ−４を接続して位相制御を行っている。
【００６６】
本回路においても、低消費電力化が実現されるとともに、クロック位相遅延が小さくなり、シフトレジスタシステムが高速で動作可能となる。
【００６７】
第２実施形態
図１１は、本発明に係るポリシリコンＴＦＴ型液晶表示装置の第２の実施形態を示す回路図である。
【００６８】
本第２の実施形態が上述した第１の実施形態と異なる点は、データ線駆動回路に入力される画像データがデジタル信号ではなくアナログ信号であることである。
それに伴い、本第２の実施形態においては、データ線駆動回路２０Ｂが、図１に示すサンプリング回路２１Ａを設けた構成となっている。
【００６９】
このような構成において、データ信号線ＬＤＴを伝搬されるアナログ画像信号ＩＭＤＡは、各フリップフロップ２２０−１〜２２０−ｍの出力端子Ｑからの信号がハイレベルでスイッチ回路２１５−１〜２１５−ｍの制御端子に供給されたときに、各データ線ＤＬ１〜ＤＬｍに作動的に順次供給される。
【００７０】
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、低消費電力化、並びに高速化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装置の第１の実施形態を示す回路図である。
【図２】本発明に係るレベルシフト機能付きフリップフロップの第１の構成例を示す回路図である。
【図３】本発明に係るレベルシフト機能付きフリップフロップの第２の構成例を示す回路図である。
【図４】本発明に係るレベルシフト機能付きフリップフロップの第３の構成例を示す回路図である。
【図５】本発明に係るレベルシフト機能付きフリップフロップの第４の構成例を示す回路図である。
【図６】本発明に係るレベルシフト機能付きフリップフロップの第５の構成例を示す回路図である。
【図７】本発明に係るレベルシフト機能付きフリップフロップの第６の構成例を示す回路図である。
【図８】本発明に係るレベルシフト機能付きフリップフロップの第７の構成例を示す回路図である。
【図９】図７のレベルシフト機能付きフリップフロップを用いたサンプリング回路の要部であるシフトレジスタ部のシステム構成を示すブロック図である。
【図１０】図７のレベルシフト機能付きフリップフロップを用いたサンプリング回路の要部であるシフトレジスタ部の他のシステム構成を示すブロック図である。
【図１１】本発明に係るポリシリコンＴＦＴ型液晶表示装置の第２の実施形態を示す回路図である。
【図１２】ＴＦＴ型液晶表示パネルの画素セルの等価回路を示す図である。
【図１３】ポリシリコンＴＦＴ型液晶表示装置の構成例を示す回路図である。
【符号の説明】
１０…液晶表示パネル部、２０Ａ，２０Ｂ…データ線駆動回路、２１Ａ…サンプリング回路、２１４…レベルシフタ、２２０−１〜２２０−ｍ，２２０Ａ〜２２０Ｆ…レベルシフト機能付きフリップフロップ、２２１…リセットパルスインタフェース回路、２３０…差動アンプ型レベルシフタ、２４０…制御回路、２４１…ＯＲ回路、２４２…スイッチ回路、２２…ラインメモリ、２３−１〜２３−ｍ…ＤＡＣ（デジタル−アナログ変換回路）、３０…外部コントローラ、３１…マスタクロック発生回路、３２…スタートパルス発生回路、４０…データ信号処理回路、５０…リセットコントロール回路、ＬＭＣＫ…マスタクロック信号線、ＬＤＴ…データ信号線。
【図１】
0004016163.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004016163.tif 000009
【図９】
0004016163.tif 000010
【図１０】
0004016163.tif 000011
【図１１】
0004016163.tif 000012
【図１２】
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【図１３】
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