(57)【特許請求の範囲】
【請求項１】
ビット線およびワード線に接続されたダイナミック型記憶素子のメモリセルがマトリックス状に配列されたメモリセルアレイと、前記ビット線の電位を増幅する第１のセンスアンプ回路と、メインビット線と、前記第１のセンスアンプ回路の出力と前記メインビット線との間の導通を制御するスイッチ回路と、前記第１のセンスアンプ回路の駆動電圧を供給するセンスアンプ駆動回路から構成されるメモリセルアレイブロックを単位とし、前記メインビット線同士を共通接続して前記メモリセルアレイブロックを複数配置した半導体装置において、
前記メモリセルに接続されるワード線のいずれかを選択制御する第１のデコーダ回路と、前記センスアンプ駆動回路及び前記スイッチ回路の選択制御する第２のデコーダ回路と、前記メインビット線に接続された第２のセンスアンプ回路と、前記第１及び前記第２のデコーダ回路及び前記第２のセンスアンプ回路に選択動作指示を与える制御回路を備え、
前記第２のセンスアンプ回路の動作指示信号の配線は、前記制御回路から、アレイ配列された前記第１のデコーダ回路及び第２のデコーダ回路の一端から他端まで少なくとも１往復配線され、前記第２のセンスアンプ回路まで接続された配線であり、
前記制御回路は、一のメモリセルへのアクセスにあたり、前記第１のデコーダ回路に対する該当するメモリセルアレイブロックの一のワード線の選択指示である第１のワード線選択指示と、前記第２のデコーダ回路に対する該当するセンスアンプ駆動回路の選択指示である第１のセンスアンプ駆動回路指示と、前記選択した第１のセンスアンプ回路の増幅制御指示とに従った第１の選択動作と、前記第２のセンスアンプ回路を介したデータ入出力動作とを制御することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，ダイナミック型ＲＡＭ（以下単にＤＲＡＭと略記する）を用いた半導体装置で、特にＤＲＡＭの低消費電力化と効率的なリフレッシュ動作を実現する制御方法に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロセッサやＡＳＩＣ（以下単にロジックと略記する）とＤＲＡＭを一つの半導体基盤上に形成する混載化が盛んである。この目的は、データ転送速度の向上や低消費電力化など性能の向上を実現することや、構成するシステムを少数個のＬＳＩで構成することで実装面積を押え機器の小型化を図ることにある。また、汎用ＤＲＡＭの場合、１Ｍ（メガ）ビット、４Ｍビット、１６Ｍビット、６４Ｍビット等の製品が一般的であるが、実際のシステムでは例えば３Ｍビットや１０Ｍビットなど中間的な容量しか必要としない場合も多く、汎用ＤＲＡＭを利用すると過剰な容量を持つメモリを割り当てることとなり、コスト上昇とＬＳＩ実装面積増大を招く要因となっていた。ロジックとメモリを混載化すれば、チップ製造の際にシステムに最適な容量のメモリを構成することによりコスト低減、ＬＳＩ実装面積の低減が可能となる。
【０００３】
混載化のためのＤＲＡＭのマクロセル化は、製品として実績のある汎用ＤＲＡＭの回路やレイアウトをもとに構成する場合が多い。この場合読み出しや書き込み動作、リフレッシュ動作などに関する仕様は、ＤＲＡＭマクロセルの容量が変わっても共通で、もとになる汎用ＤＲＡＭに準じて規定される。
【０００４】
図３５は汎用ＤＲＡＭをもとに構成した４ＭビットのＤＲＡＭマクロセルの読み出し動作について、メモリセルおよびセンスアンプの活性化状態の一例を示したものである。１０１は４ＭビットのＤＲＡＭマクロセル、１０２は５１２個のセンスアンプを配置したセンスアンプ列、１０３はメモリアレイの単位、１０４はロウデコーダ回路、１０５は周辺制御回路、１０６はワード線を示している。
【０００５】
メモリアレイ１０３は、ダイナミック型記憶素子からなるメモリセルがロウ方向（図面横方向）に２５６ビット、カラム方向（図面縦方向）に１０２４ビット配列されており、メモリアレイ１つ当たり２５６Ｋビットの容量を持っている。ＤＲＡＭマクロセル１０１には、メモリアレイの読み出しのため、１６個のメモリアレイ１０３と各々の端を挟むように合計１７個のセンスアンプ列が構成される。
【０００６】
上記構成のＤＲＡＭマクロセルにおいて、データの読み出しの際、メモリアレイ１０３を一つおきに計８本のワード線１０６が同時に選択される。このワード線の選択により読み出されるメモリセルの電圧値を増幅するため、その両側の斜線で示したセンスアンプ列１０２が活性化される。ＤＲＡＭは、データ読み出し後、リフレッシュ動作が必要となるが、上記従来のＤＲＡＭマクロセル１０１の構成では、リフレッシュ動作を５１２回（＝２５６（１ブロック当たりのワード線）×２（ブロック数））行うことで、全てのメモリセルのリフレッシュを１サイクル分完了できる。
【０００７】
なお、リフレッシュ動作および書き込み動作についてもＤＲＡＭマクロセル１０１へのアクセスは読み出し時と同様に行われる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、読み出し動作、書き込み動作、リフレッシュ動作のいずれにおいても、センスアンプ動作において８１９２個（５１２（１列当たりのセンスアンプの個数）×１６（活性化されるセンスアンプ列））と非常に多数のセンスアンプを活性化する必要があった。ＤＲＡＭの消費電力はセンスアンプでの消費が全体の１／２以上を占めており、この消費電力を低減することが低消費電力化には有効である。
【０００９】
しかし、ＤＲＡＭの汎用性から規定されるリフレッシュサイクルにより、従来の構成では同時に活性化されるセンスアンプ列の個数を減じられないという課題を有していた。
【００１０】
さらにメモリ容量の増設は、メモリアレイ１０３とセンスアンプ列１００の列を所定の個数追加配置することで可能となるが、この追加配置により活性化されるセンスアンプ列が増えることとなり消費電力はさらに増大するという課題も有していた。
【００１１】
本発明の目的は、特にロジックと混載化したＤＲＡＭマクロセルの低消費電力化と効率的なリフレッシュ動作を実現する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
【００３０】
上記目的を達成するために本発明の半導体装置は、ビット線およびワード線に接続されたダイナミック型記憶素子のメモリセルがマトリックス状に配列されたメモリセルアレイと、前記ビット線の電位を増幅する第１のセンスアンプ回路と、メインビット線と、前記第１のセンスアンプ回路の出力と前記メインビット線との間の導通を制御するスイッチ回路と、前記第１のセンスアンプ回路の駆動電圧を供給するセンスアンプ駆動回路から構成されるメモリセルアレイブロックを単位とし、前記メインビット線同士を共通接続して前記メモリセルアレイブロックを複数配置した半導体装置であって、前記メモリセルに接続されるワード線のいずれかを選択制御する第１のデコーダ回路と、前記センスアンプ駆動回路及び前記スイッチ回路の選択制御する第２のデコーダ回路と、前記メインビット線に接続された第２のセンスアンプ回路と、前記第１及び前記第２のデコーダ回路及び前記第２のセンスアンプ回路に選択動作指示を与える制御回路を備え、前記第２のセンスアンプ回路の動作指示信号の配線は、前記制御回路から、アレイ配列された前記第１のデコーダ回路及び第２のデコーダ回路の一端から他端まで少なくとも１往復配線され、前記第２のセンスアンプ回路まで接続された配線であり、前記制御回路は、一のメモリセルへのアクセスにあたり、前記第１のデコーダ回路に対する該当するメモリセルアレイブロックの一のワード線の選択指示である第１のワード線選択指示と、前記第２のデコーダ回路に対する該当するセンスアンプ駆動回路の選択指示である第１のセンスアンプ駆動回路指示と、前記選択した第１のセンスアンプ回路の増幅制御指示とに従った第１の選択動作と、前記第２のセンスアンプ回路を介したデータ入出力動作とを制御することを特徴とする。
【００３１】
上記構成により、読み出し動作において、第２のセンスアンプの活性化信号はアレイ配列された前記第１のデコーダ回路及び第２のデコーダ回路内を往復した後第２のセンスアンプに入力されるため、容量構成に依存することなく、またどのメモリセルアレイブロックを選択した場合においても確実にセンスアンプで増幅された信号が第２のセンスアンプに入力され安定動作が実現できる。
【００３３】
上記構成によれば、メインビット線対の間に電源線を配置することが可能となり、レイアウトの自由度を向上することができる。この電源線はメインビット線対に対してシールド効果をもつため、第２のセンスアンプ回路の安定動作にも効果がある。
【００３５】
上記構成により、メモリ容量を柔軟に構成して最適容量のメモリの搭載ができ、容量を変更した場合も活性化されるセンスアンプ列の個数は最少の２列であり、消費電力の増加はメインビット線の配線長に起因する充放電電流の増加のみである。また、仮想空間検出回路と組み合わせることで仮想空間を選択された場合も不要な消費電流の発生を招くことがなく低消費電力化が実現できる。
【００３８】
上記構成により、その容量に最適なリフレッシュサイクルを設定でき、リフレッシュ動作による性能損失を最少にとどめることが実現できる。
【００３９】
【発明の実施の形態】
（実施の形態１）
本発明の実施形態１の半導体装置について、図を参照しながら説明する。
【００４０】
まず、本発明の半導体装置、特に８Ｍビット容量のものを例として装置の概略構成と配線構造を示し、次に、１サイクルの読み出し書き込みリフレッシュ動作で選択されるワード線やセンスアンプの活性化領域について説明し、次に、読み出し書き込みリフレッシュの基本動作を説明する。
【００４１】
まず、本発明の半導体装置、特に８Ｍビット容量のものを例として装置の概略構成を示す。
図１は本発明のＤＲＡＭマクロセルとロジックを混載した半導体装置のレイアウト概略図を示している。１は混載化された半導体装置、２はＤＲＡＭマクロセル、３はロジック、４はパッドと入出力インターフェース回路で構成されたＩＯセルであり、ＤＲＡＭマクロセル２、ロジック３、ＩＯセル４は半導体装置１の製品仕様に従って互いに接続されている。
【００４２】
図２はＤＲＡＭマクロセル２のレイアウト概略図の一例を示している。本実施形態１に示す例では、ＤＲＡＭマクロセル２は８Ｍビットの容量を備えデータ入出力ＤＱ（ｋ）は６４ビット構成であるメモリを例としている。また、ロウ系アドレスデータ（以下、ＲＡＤと略記する）であるＲＡＤ（ｉ）は１３ビット（ｉ＝１〜１３）、カラム系アドレスデータ（以下、ＣＡＤと略記する）であるＣＡＤ（ｊ）は４ビット（ｊ＝１〜４）で構成され、その他主要な制御信号は、ロウアドレスストローブ信号（以下、／ＲＡＳ信号と略記する。ここで／が付された信号は負論理であることを示す）、カラムアドレスストローブ信号（以下、／ＣＡＳ信号と略記する）、ライトイネーブル信号（以下、／ＷＥ信号と略記する）と、リフレッシュ動作指示信号（以下、ＲＥＦ信号と略記する）が入力されている。
【００４３】
このＤＲＡＭマクロセル１０１は、リフレッシュサイクルとして、２０４８回のリフレッシュ動作で全てのメモリセルのリフレッシュを完了できる仕様となっている。
【００４４】
５はダイナミック型記憶素子からなるメモリセルをロウ方向（図面水平方向）に５１２ビット、カラム方向（図面垂直方向）に２０４８ビット配置された１Ｍビット分のメモリセルアレイとセンスアンプ回路とセンスアンプ駆動回路が配列されたメモリセルアレイブロック、６は前記メモリセルアレイブロック５の所定のメモリセルとセンスアンプ回路を活性化指示する為のロウデコーダブロックであり、このロウデコーダブロック６は、所定のワード線を選択する第１のデコーダ回路であるワード線デコーダおよびそのドライバ回路６ａと、所定のセンスアンプ列及び以下に説明するシェアードゲート回路及び転送ゲート回路を選択するための第２のデコーダ回路であるセンスアンプデコーダおよびそのドライバ回路６ｂを備えている。
【００４５】
７はメインアンプブロック、９はセレクタ回路を含むデータ入出力回路、８はこれらの回路ブロックに動作指示を与える制御回路ブロック、１０はロウ系アドレスバッファ回路、１１はアドレスカウンタ回路、１２はカラム系アドレスバッファ回路、１３は第３のデコーダ回路であるロウ系アドレスプリデコーダ回路である。
【００４６】
また、メインアンプイネーブル信号（以下、ＭＳＥ信号、／ＭＳＥ信号と略記する）の信号線は、後述するように制御回路ブロック８より出力され、ロウデコーダブロック６内を往復した後、メインアンプブロック７に入力される。
【００４７】
上記構成が本発明のＤＲＡＭマクロセル２の概略である。
次に、メモリセルアレイブロック５の詳細回路を説明する。図３はメモリセルアレイブロック５のうち、メモリセルとセンスアンプ関連の回路の例を示している。２１はメモリセルアレイ（本図では４ビットのみ表示）、２２はプリチャージ回路、２３ａ，２３ｂはシェアードゲート回路、２４はセンスアンプ回路、２５は転送ゲート回路である。また記載を省略しているが、シェアードゲート回路２３ｂの右側にはプリチャージ回路２２およびメモリセルアレイ２１がさらに配置されており、一つのセンスアンプ回路を共有する一般的によく知られているシェアード方式を採用している。
【００４８】
メモリセルアレイ２１は、Ｎ型ＭＯＳトランジスタＱ１と一端をプレート電極ＶＣＰに接続された容量素子ＭＣで１ビットを構成し、ワード線ＷＬ１〜ＷＬ４、ビット線対ＢＬ、ＢＬＢに接続されている。プリチャージ回路２２は、ビット線対ＢＬ、ＢＬＢの電位をイコライズするＮ型ＭＯＳトランジスタＱ２と、プリチャージ電極ＶＢＰにプリチャージするＮ型ＭＯＳトランジスタＱ３、Ｑ４で構成され、これらのゲートはプリチャージ信号線ＰＲに接続されている。
【００４９】
シェアードゲート回路２３ａおよび２３ｂは、ビット線対ＢＬ、ＢＬＢとセンスアンプ回路２４の導通を制御するＮ型ＭＯＳトランジスタＱ５、Ｑ６およびＱ１３、Ｑ１４で構成され、左側メモリセルアレイの導通を制御するシェアード信号線ＳＳＬおよび右側メモリセルアレイの導通を制御するシェアード信号線ＳＳＲが各々のゲートに接続されている。センスアンプ回路２４は、Ｐ型ＭＯＳトランジスタＱ９、Ｑ１０とＮ型ＭＯＳトランジスタＱ１１、Ｑ１２で構成される相補型アンプで、そのＨ（ハイ）側電極はセンスアンプ駆動信号線ＶＳＨに接続され、またＬ（ロー）側電極はセンスアンプ駆動信号線ＶＳＬに接続されている。
【００５０】
転送ゲート回路２５は、センスアンプ回路２４の相補出力とメインビット線対ＭＢＬ、ＭＢＬＢの導通を制御するＮ型ＭＯＳトランジスタＱ７、Ｑ８で構成され、転送信号線ＭＢＴがそのゲートに接続されている。
【００５１】
プリチャージ回路２２、シェアードゲート回路２３ａおよび２３ｂ、センスアンプ回路２４、転送ゲート回路２５によりセンスアンプ列単位２６が構成され、メモリセルアレイブロック５のカラム方向に１０２４組配置される。
【００５２】
図４はメモリセルアレイブロック５に属する、センスアンプドライバ回路の例を示している。
３１はセンスアンプ駆動信号線ＶＳＨ，ＶＳＬの電位をイコライズするＮ型ＭＯＳトランジスタＱ１５と、プリチャージ電極ＶＢＰにプリチャージするＮ型ＭＯＳトランジスタＱ１６、Ｑ１７で構成されたセンスアンプドライバプリチャージ回路で、センスアンプドライバプリチャージ信号線ＳＰＲがそのゲートに接続されている。
【００５３】
３２はセンスアンプ駆動信号線ＶＳＬに接地電圧ＶＳＳを供給するＮ型ＭＯＳトランジスタＱ１９と、センスアンプ駆動信号線ＶＳＨに電源電圧ＶＤＤを供給するＰ型ＭＯＳトランジスタＱ１８で構成されたセンスアンプ駆動回路で、センスアンプイネーブル信号線ＳＥおよび／ＳＥがそのゲートに接続されている。このセンスアンプ駆動回路３２は、カラム方向に配列されたセンスアンプ列単位２６に対して配列され、センスアンプ列単位６４個に対して１個の間隔で配列される。
【００５４】
図５は、メインアンプブロック７の基本単位であるメインアンプ列単位４３の回路図の一例を示しており、メインビット線プリチャージ回路４１とメインアンプ回路４２で構成されている。
【００５５】
メインビット線プリチャージ回路４１は、メインビット線対ＭＢＬ、ＭＢＬＢの電位をイコライズするＮ型ＭＯＳトランジスタＱ２０と、ビット線プリチャージ電極ＶＢＰにプリチャージするＮ型ＭＯＳトランジスタＱ２１、Ｑ２２で構成され、これらのゲートはメインビット線プリチャージ信号線ＭＰＲに接続されている。メインアンプ回路４２は、Ｎ型ＭＯＳトランジスタＱ２３、Ｑ２４とＰ型ＭＯＳトランジスタＱ２５、Ｑ２６で構成される相補型アンプで、そのＬ側電位はメインアンプイネーブル信号ＭＳＥでゲートを制御されるＮ型ＭＯＳトランジスタＱ２７を介して接地電極ＶＳＳに接続され、Ｈ側電位は負論理メインアンプイネーブル信号／ＭＳＥでゲートを制御されるＰ型ＭＯＳトランジスタＱ２８を介して電源電極ＶＤＤに接続されている。さらにメインビット線対ＭＢＬ，ＭＢＬＢはデータ入出力回路９へ接続されている。このメインアンプ列単位４３は、カラム方向に１０２４個配列されている。
【００５６】
図６は、ビット線対ＢＬ、ＢＬＢとセンスアンプ列単位２６とメインビット線対ＭＢＬ、ＭＢＬＢとメインアンプ列単位４３とデータ入出力回路９の配置関係の一例を示している。また、細い破線で示す６０はセンスアンプ列、６１はメモリセル配列領域に対応している。カラム方向に２組のビット線対を単位とする構成において、センスアンプ列単位２６、メインビット線対ＭＢＬ、ＭＢＬＢおよびメインアンプ列単位４３が各々１組が対応する構成となっている。従ってカラム方向には、２０４８組のビット線対に対して１０２４組のメインビット線対ＭＢＬ，ＭＢＬＢ、センスアンプ列単位２６およびメインアンプ列単位４３が配置されている。またロウ方向には各センスアンプ回路２４の出力は、転送ゲート回路２５を介して一組のメインビット線対ＭＢＬ，ＭＢＬＢに並列接続されている。
【００５７】
図７は、図６においてＡ−Ａ´で示す箇所のメタル部分の断面図の例を示している。５１は半導体基板、５２は第１メタル配線、５３は第２メタル配線、５４は第３メタル配線、５５は第１層間絶縁膜、５６は第２層間絶縁膜、５７は第３層間絶縁膜である。２組のビット線対ＢＬ、ＢＬＢを第１メタル配線層５２で形成し、ポリシリコンで形成されるワード線ＷＬの裏打ち配線を第２メタル配線層５３で形成し、１組のメインビット線対ＭＢＬおよびＭＢＬＢとこの両配線間に配置したセンスアンプ回路２４等で使用する電源線（電源電位ＶＤＤ，プリチャージ電位ＶＢＰ，接地電位ＶＳＳ）を第３メタル配線層５４で形成した、メタル構成の階層ビット線構造となっている。
【００５８】
この配線構造とすることにより、メインビット線対ＭＢＬ，ＭＢＬＢの配線ピッチは、最小間隔で配線されたビット線対ＢＬ，ＢＬＢの配線ピッチの２倍で構成できるため、メインビット線対ＭＢＬ，ＭＢＬＢの間に電源線を配置することが可能となり、レイアウトの自由度を向上することができる。この電源線はメインビット線対ＭＢＬ，ＭＢＬＢに対してシールド効果をもつため、メインアンプ回路４２の安定動作にも効果がある。以上の効果を得るためには、メインビット線対ＭＢＬ，ＭＢＬＢは、第２層目以上のメタル配線であれば、どのメタル配線で構成してもよい。
【００５９】
以上が本発明の８Ｍビット容量の半導体装置の概略構成である。以下に、上記構成の半導体装置の動作と特徴を説明する。
まず、１サイクルの読み出し書き込みリフレッシュ動作で選択されるワード線やセンスアンプの活性化領域について説明する。
【００６０】
ワード線の選択やセンスアンプの活性化は、読み出し動作、書き込み動作、リフレッシュ動作などの各動作モードに応じて、制御回路ブロック８およびロウ系アドレスプリデコーダ回路１３の指示にもとづき、ロウデコーダブロック６で選択的に行われる。
【００６１】
図８（ａ）は読み出し書き込み動作における活性化領域の一例を示しており、図８（ｂ）はリフレッシュ動作時の活性化領域の一例を示している。両図において、６０及び６１は図６で説明したセンスアンプ列及びメモリセルの配列領域を示している。また、センスアンプ列６０のうち、斜線で示したものが活性化されるセンスアンプ列を示している。
【００６２】
図８（ａ）で示す読み出し書き込み動作ではワード線が一本だけ選択され、それに伴ってその両側のセンスアンプ列６０だけが活性化されている様子が示されている。一方、図８（ｂ）で示すリフレッシュ動作では、同時に２本のワード線が選択され、またそれに伴ってセンスアンプ列６０は４列が活性化されている様子を表わしている。即ち、リフレッシュ動作は通常の読み出しや書き込み動作と異なり複数のメモリセルアレイブロック５を同時に活性化する。
【００６３】
このように、読み出し書き込み動作において、ワード線を必要な線数（一本）のみを選択することにより、低消費電力を実現できる。また、リフレッシュ動作はリフレッシュが必要なブロックを選択して共通して活性化することにより、効率の良いリフレッシュ動作と低消費電力を実現できる。
【００６４】
次に、各動作モードにおけるタイミング動作を説明し、本発明の半導体装置が容量構成に依存することなく、読み出し動作、書き込み動作が実行でき、読み出し動作における配線遅延補償、書き込み動作における書き込み電圧補償についても説明する。
【００６５】
まず読み出し動作と書き込み動作の例について、図９のタイミング図を用いて説明する。
本実施形態１のＤＲＡＭマクロセル２はクロックＣＬＫの立ち上がりエッジに同期して入力信号をサンプリングし、内部動作が制御される構成となっている。図９のうち、ＣＬＫ，／ＲＡＳ，／ＣＡＳ，ＲＡＤ（ｉ），ＣＡＤ（ｊ），／ＷＥ，ＲＥＦの各信号は、ＤＲＡＭマクロセル２への主要な入力信号である。その他の信号はＤＲＡＭマクロセル２の主要な内部信号を示したものである。
【００６６】
またｔ１〜ｔ７はクロックの立ち上がりタイミングを、Ｔ１〜Ｔ６は各クロックサイクルに対応する期間を示しており、そのうちＴ１〜Ｔ３の期間は読み出し動作、Ｔ４〜Ｔ６の期間は書き込み動作に対応している。以下クロックサイクルの順に説明する。
【００６７】
（Ｔ１およびＴ４の期間の動作：ロウ系動作）
／ＲＡＳ“Ｌ”レベル、／ＣＡＳ“Ｈ”レベルおよびロウ系アドレス信号ＲＡＤ（ｉ）の信号をｔ１（書き込み動作ではｔ４）のタイミングでサンプリングすることでロウ系の活性化サイクルと識別し、ロウ系回路の動作の指示が行われる。この結果、メモリセルアレイブロック５のうち、ロウ系アドレス信号ＲＡＤ（ｉ）で選択されるブロックのプリチャージ信号ＰＲは“Ｌ”レベルが設定され、該当ブロックのプリチャージ動作は終了する。また該ブロックのシェアードゲート信号ＳＳＲ、ＳＳＬのうち非選択の方（本説明ではＳＳＲ）は“Ｌ”レベルが設定される。
【００６８】
以上の動作設定後の時間ｔＡ経過後、選択されるワード線ＷＬは“Ｈ”レベルに設定され、ビット線対のうちワード線により選択されるメモリセルの属する方のビット線は、プリチャージ電位ＶＢＰに対して微小電位差が生じる。
【００６９】
次に、時間ｔＢ経過後、センスアンプ活性化信号ＳＥおよび／ＳＥは“Ｈ”レベルおよび“Ｌ”レベルが設定される。この結果、センスアンプ駆動信号線ＶＳＨ及びＶＳＬに各々電源電圧ＶＤＤ及び接地電圧ＶＳＳが供給されセンスアンプは活性化し、ビット線対ＢＬ，ＢＬＢはお互いに“Ｈ”レベルおよび“Ｌ”レベルに増幅される。さらに時間ｔＣ経過後、メインビット線接続信号ＭＢＴは“Ｈ”レベルが設定され該当メインビット線対ＭＢＬ、ＭＢＬＢとビット線対ＢＬ，ＢＬＢが接続される。さらに時間ｔＤ経過後、メインアンプイネーブル信号ＭＳＥおよび／ＭＳＥは“Ｈ”レベルおよび“Ｌ”レベルが設定され、メインアンプ回路は活性化されメインビット線対ＭＢＬ、ＭＢＬＢはお互い“Ｈ”レベルおよび“Ｌ”レベルに増幅される。即ち、この時点でセンスアンプ列の１０２４ビット分のデータがメインアンプ回路に転送される。
【００７０】
ここで、メインアンプ回路の活性化タイミングは、センスアンプが充分活性化された後（本実施形態１では時間ｔＤ）に設定する必要がある。ここで、各メモリセルアレイブロックの配線遅延を考慮する必要がある。本構成おいてセンスアンプ活性化信号ＳＥ、／ＳＥは制御回路ブロック８より指示が行われ、ロウデコーダブロック６の領域を配線された信号をもとに発生され、またセンスアンプで読み出されたデータは、メモリセルアレイブロック５の領域を横断するメインビット線を経由してメインアンプ回路で増幅される。従って、図２に示すＤＲＡＭマクロセル２において、一番左側に配置されたメモリセルアレイブロック５の読み出し動作が往復の遅延を有するため最も大きい配線遅延を有している。図２で説明したように、メインアンプイネーブル信号ＭＳＥ、／ＭＳＥをロウデコーダブロック６内を往復させた後にメインアンプブロック７に入力することでこの配線遅延に起因する遅延時間を補償している。
【００７１】
なおロウ系アドレス信号ＲＡＤ（ｉ）で選択されないメモリセルアレイブロック５については、プリチャージ状態が維持されている。
（Ｔ２の期間の動作：カラム系読み出し動作）
次に／ＲＡＳ、／ＣＡＳともに“Ｌ”レベル、／ＷＥが“Ｈ”レベルとなり、カラム系アドレス信号ＣＡＤ（ｊ）の情報をｔ２のタイミングでサンプリングすることにより、カラム系の読み出し活性化サイクルと識別し、セレクタ回路およびデータ入出力回路９への動作の指示が行われる。ワード線やセンスアンプ、メインアンプ回路の設定状態は前サイクル（Ｔ２）の状態が維持される。また、この時点までにメインアンプ回路で増幅された１０２４ビットのデータは、カラム系アドレス信号ＣＡＤ（ｊ）の指定に従い、その一部のデータを選択的にデータ入出力回路９を通じて出力される。
【００７２】
図１０はカラム系アドレス信号ＣＡＤ（ｊ）の組み合わせとそれに対応するメインアンプ回路（ＭＡ１〜ＭＡ１０２４で区分）のデータの関係の一例を示している。例えばカラム系アドレス信号ＣＡＤ（ｊ）が何れも“Ｌ”レベルが入力された場合、１０２４個のメインアンプデータのうち、ＭＡ１〜ＭＡ６４のデータが選択的にデータ入出力回路９を通じて出力されることを示している。
【００７３】
なお、ＤＲＡＭがページモードに対応する入出力制御ができるものであれば、次のクロックサイクルで／ＲＡＳ、／ＣＡＳともに“Ｌ”レベル、／ＷＥ“Ｈ”レベルとし、次のカラム系アドレス信号ＣＡＤ（ｊ）の情報を与えられた場合、ページモード読み出しとなり、図１０に示す対応表に従ったメインアンプ回路のデータが同様に出力される。
（Ｔ３およびＴ６の期間の動作：プリチャージ動作）
／ＲＡＳ、／ＣＡＳともに“Ｈ”レベルの入力情報をｔ３（書き込み動作ではｔ６）のタイミングでサンプリングすることで、プリチャージサイクルと認識し、プリチャージ動作の指示が行われる。この結果、プリチャージ信号ＰＲは“Ｈ”レベルが設定され、またシェアードゲート信号ＳＳＲ、ＳＳＬはともに“Ｈ”レベル、いずれのワード線ＷＬも“Ｌ”レベル、センスアンプ活性化信号ＳＥおよび／ＳＥはそれぞれ“Ｌ”レベルおよび“Ｈ”レベルが設定され、センスアンプは非活性となる。メインビット線接続信号ＭＢＴは“Ｌ”レベルが設定され、メインビット線対とビット線対も非接続となる。その結果、いずれのビット線対ＢＬ、ＢＬＢもＶＢＰレベルにプリチャージされ、またいずれのメインビット線対ＭＢＬ、ＭＢＬＢもＶＢＰレベルにプリチャージされる。
【００７４】
（Ｔ５の期間の動作：カラム系書き込み動作）
／ＲＡＳ、／ＣＡＳともに“Ｌ”レベル、／ＷＥ“Ｌ”レベルとし、カラム系アドレス信号ＣＡＤ（ｊ）および書き込みデータ情報をｔ６のタイミングでサンプリングすることでカラム系の書き込み活性化サイクルと識別し、カラム系回路およびデータ入出力回路の動作の指示が行われる。この時、センスアンプは、センスアンプ活性化信号ＳＥ，／ＳＥがｔＷの期間それぞれ“Ｌ”レベル，“Ｈ”レベルに設定され、その活性化は一時中断された状態となる。一方、書き込み用のデータは、データ入出力ＤＱ（１）〜ＤＱ（６４）を通じて図１０に示すカラムアドレスＣＡＤ（ｊ）に対応する６４個のメインアンプ回路４２に各々書き込まれ、その結果ビット線対ＢＬ、ＢＬＢに書き込みデータが伝達する。
【００７５】
ｔＷ経過後は、センスアンプ活性化信号ＳＥ，／ＳＥはそれぞれ“Ｈ”レベル、“Ｌ”レベルに設定されセンスアンプは再度活性状態となり書き込み動作を補助する。
【００７６】
また、同一ワード線上の書き込みが行われないビット線対ＢＬ，ＢＬＢは、Ｔ４の期間で読み出されたデータがメインアンプ回路でＴ５の期間常に保持されており、一時的にセンスアンプを非活性状態にしても影響されない。
【００７７】
このように、一旦メモリセルのデータはメインアンプ４２で保持したのち、センスアンプ２４を非活性状態に設定し書き込みを行うメモリセルへのみ書き込みを行うため、ビット線ＢＬ，ＢＬＢの反転動作が容易に行える。
【００７８】
次にリフレッシュ時の動作について説明する。リフレッシュ動作においてロウ系アドレス信号の情報は、ＲＥＦ信号によるリフレッシュ動作の指示に従ってカウントアップされ２０４８回で一周するアドレスカウンタ回路１１より発生され、ロウ系アドレスプリデコーダ回路１３を通じてロウデコーダブロック６に入力されワード線の選択やそれに伴うセンスアンプ列の活性化が行われる。
【００７９】
図１１はオートリフレッシュ動作についてのタイミング動作の例を示したものである。ＣＬＫ，／ＲＡＳ，／ＣＡＳ，ＲＡＤ（ｉ），ＣＡＤ（ｊ）／ＷＥ，ＲＥＦの各信号はＤＲＡＭマクロセルへの主要な入力信号を示したものであり、その他の信号はＤＲＡＭマクロセルの主要な内部信号を示したものである。
【００８０】
（Ｔ１１期間の動作：再書き込み動作）
次のサイクルＴ１１ではロウ系の活性化サイクルと識別し、ロウ系回路の動作の指示が行われる。選択されるブロックのプリチャージ信号ＰＲは“Ｌ”レベルが設定され、該当ブロックのプリチャージ動作は終了する。また該ブロックのシェアードゲート信号ＳＳＲ、ＳＳＬのうち、非選択の方は“Ｌ”レベルが設定される。以上の動作設定後時間ｔＡ経過後、選択されるワード線ＷＬは“Ｈ”レベルに設定され、ビット線対のうち、ワード線により選択されるメモリセルの属する方のビット線は、プリチャージ電位ＶＢＰに対して微小電位差が生じる。
【００８１】
次にワード線選択後時間ｔＢ経過後、センスアンプ活性化信号ＳＥ，／ＳＥはそれぞれ“Ｈ”レベル，“Ｌ”レベルが設定される。この結果、センスアンプ駆動信号線ＶＳＨ及びＶＳＬに各々電源電圧ＶＤＤ及び接地電圧ＶＳＳが供給されセンスアンプは活性化し、ビット線対ＢＬ，ＢＬＢはお互いに“Ｈ”レベルおよび“Ｌ”レベルに増幅される。
【００８２】
（Ｔ１２期間の動作：再書き込み動作）
Ｔ１１期間に引き続きセンスアンプの活性化状態が継続される。またリフレッシュ動作は単にメモリセルのデータを読み出して、読み出したデータを再度書き込みするだけであるため、ＭＢＴ信号によるメインビット線対ＭＢＬ，ＭＢＬＢとビット線対ＢＬ，ＢＬＢの接続や、メインアンプイネーブル信号ＭＳＥによるメインアンプ回路の活性化は行わない。
【００８３】
（Ｔ１３、Ｔ１４期間の動作：プリチャージ動作）
図９で説明したプリチャージ動作と同様であるのでここでの説明は省略する。
以上説明した基本動作が、本実施形態１の半導体装置の基本的な読み出しサイクル、書き込みサイクル、リフレッシュサイクルである。
【００８４】
以上のように本実施形態１の半導体装置によれば、読み出しや書き込み動作時においてメモリセルアレイブロック５は１ブロックのみ選択され、活性化されるセンスアンプ列も最少の２列のみのため低消費電力化が実現できる。リフレッシュ動作はリフレッシュが必要なブロックを共通して行なうことができ、効率的なリフレッシュ動作ができる。また、読み出し動作における配線遅延補償、書き込み動作における書き込み電圧の補償による効率的なビット線対反転動作が可能となる。
【００８５】
なお、本実施形態１において、リフレッシュ動作におけるプリチャージ期間は、活性化しているメモリセルアレイブロックの数が通常の読み出しや書き込み動作に比べて多いため、２クロック期間を割り当てる仕様として説明したが、半導体素子の動作速度、データ入出力速度などの環境に応じて他のクロック期間を割り当てる仕様としても良い。
【００８６】
（実施の形態２）
実施形態２は、本発明の半導体装置をメモリ容量１Ｍ〜８Ｍの間で可変とした例である。実施形態１で示した８Ｍビット容量構成のほか、柔軟に他の容量構成のものを実現でき、さらに、メモリ容量を可変としても、設定していないメモリ空間アクセス時の消費電力の低減と、不要なリフレッシュ動作の削減による効率的なリフレッシュ動作ができることを示す。
【００８７】
図１２〜図１９は、それぞれ、図２で説明した８ＭビットのＤＲＡＭマクロセル２をもとに、１Ｍビットから８Ｍビットまでの各容量に展開したとき半導体装置例のレイアウト概略図を示している。メモリセルアレイブロック５、ワード線デコーダおよびそのドライバー回路６ａ、センスアンプデコーダおよびそのドライバー回路６ｂの配置個数を変えるだけでメモリ容量のバリエーションを設けることができ、その他の回路ブロックは各メモリ容量の半導体装置において共通化されている。この共通化部分以外の、メモリセルアレイブロック５、ワード線デコーダおよびそのドライバー回路６ａ、センスアンプデコーダおよびそのドライバー回路６ｂの配置個数を複数容量分作り込んでおき、後に制御回路ブロック８によるプログラミングにより所望の容量を持つメモリ装置とすることが可能となる。
【００８８】
図２０は、制御回路ブロック８に配置されるメモリ容量設定回路の例を示している。ＤＲＡＭマクロセル２の各容量値をプログラムするもので、容量値に応じて容量設定信号ＭＥＭ１、ＭＥＭ２、ＭＥＭ３を“Ｌ”レベルまたは“Ｈ”レベルに設定（メタル配線で、電源電圧ＶＤＤまたは接地電圧ＶＳＳに接続）する。図２１はメモリ容量とそれに対応する容量設定信号ＭＥＭ１、ＭＥＭ２、ＭＥＭ３の設定の関係の一例を示している。
【００８９】
次に、設定していないメモリ空間アクセス時の不要な電力供給を回避して消費電力低減ができる点について説明する。
図２２は、制御回路ブロック８に配置される仮想空間検出回路の例を示している。容量設定信号ＭＥＭ１，ＭＥＭ２、ＭＥＭ３を入力とし、７０はインバータ回路、７１は３入力ＮＡＮＤ回路、７２は２入力ＮＡＮＤ回路、７３はインバータ回路、７４は２入力ＮＯＲ回路、７５は４入力ＮＯＲ回路、７６は２入力ＮＡＮＤ回路、７７は２入力ＮＡＮＤ回路、７８インバータ回路であり、この出力ＭＳＥおよび／ＭＳＥはメインアンプイネーブル信号であり、図５に示すメインアンプ回路に入力される。
【００９０】
２入力ＮＡＮＤ回路７４へのもう一つの入力信号である／ＸＢＫ１〜／ＸＢＫ８は、ロウ系アドレスＲＡＤ（１１），ＲＡＤ（１２），ＲＡＤ（１３）をもとにロウ系アドレスプリデコーダ回路１３でデコーダされたメモリセルアレイブロック５のいずれかを選択する負論理のデコード信号である。また２入力ＮＡＮＤ回路７７のもう一つの入力信号であるメインアンプ起動信号は、制御回路ブロック８より発生されるメインアンプ活性化を指示する信号である。
【００９１】
図２３はロウ系アドレスＲＡＤ（１１），ＲＡＤ（１２），ＲＡＤ（１３）とそれにより指定されるアドレス空間（１６進数表示）および／ＸＢＫ１〜／ＸＢＫ８のレベルの関係の一例を示している。アドレスＲＡＤ（１１），ＲＡＤ（１２），ＲＡＤ（１３）の組み合わせによって／ＸＢＫ１〜／ＸＢＫ８のうち一つが、図９に示すタイミング動作のうちＴ２、Ｔ３（またはＴ５，Ｔ６）の期間“Ｌ”レベルに選択される。
【００９２】
図２４は仮想空間検出回路の機能的動作の例を説明するものであり、ＤＲＡＭマクロセル２に入力されるロウ系アドレスＲＡＤ（１１），ＲＡＤ（１２），ＲＡＤ（１３）の組み合わせに対応して本仮想空間検出回路のメインアンプイネーブルＭＳＥのレベルを容量毎に示したものである。ＭＳＥ信号が“Ｌ”レベルで示されるアドレス空間は、いずれもメモリセルアレイブロック５が存在しない空間に対応している。
【００９３】
この仮想空間検出回路の目的について説明する。例えば７Ｍビットマクロの場合、ロウ系アドレスＲＡＤ（１１）＝“Ｈ”，ＲＡＤ（１２）＝“Ｈ”，ＲＡＤ（１３）＝“Ｈ”のアドレス指定が行われた場合、それに対応するアドレス空間は１ＦＦＦ〜１Ｃ００の領域であり、このアドレス空間はメモリセルアレイブロック５が存在しない仮想空間であると認識される。そのため、この領域に対応するワード線デコーダおよびそのドライバ回路６ａ、センスアンプデコーダおよびそのドライバ回路６ｂ自体が配置されておらず、ワード線やセンスアンプの活性化やメインビット線との接続指示は自動的に行われないこととなる。従って、図９のタイミング図で示すＴ２〜Ｔ３やＴ５〜Ｔ６の期間メインビット線はプリチャージ状態が維持されることとなり、その後この状態でメインアンプ回路を活性化した場合、メインアンプ回路への大電流の供給が可能となる。このように、仮想空間をアクセスした場合、仮想空間検出回路の設定によりメインアンプ回路の活性化が行なわれないため、不要な電流消費を減じることができる。これが仮想空間検出回路の目的である。
【００９４】
次に、不要なリフレッシュ動作削減による効率的なリフレッシュ動作ができる点について説明する。
図２５はアドレスカウンタ回路１１の回路図の一例を示しており、このアドレスカウンタ回路１１においても容量設定信号ＭＥＭ１、ＭＥＭ２、ＭＥＭ３が用いられている回路である。８０は１１ビットのカウンタ回路、８１はこのカウンタ回路の最上位ビット出力を第１の入力とし、容量設定信号ＭＥＭ３を第２の入力とする２入力ＡＮＤ回路、８２は容量設定信号ＭＥＭ１、ＭＥＭ２、ＭＥＭ３をそれぞれの入力とする３入力ＯＲ回路、８３はこのＯＲ回路８２の出力を第１の入力とし、カウンタ回路８０の最上位１ビットの出力を第２の入力とする２入力ＡＮＤ回路である。カウンタ回路８０はリフレッシュ動作指示信号ＲＥＦの指示毎にカウントアップされ、２０４８回（＝１１ビット）で一周する。また、このアドレスカウンタ回路１１の出力ＲＦＡＤ（１）〜ＲＦＡＤ（１３）は通常の読み出しや書き込み動作時のアドレス入力ＲＡＤ（１）〜ＲＡＤ（１３）に各々対応し、ロウ系アドレスプリデコーダ回路１３に入力される。ただしリフレッシュ時は複数ブロック同時活性化のため、同時活性化に対応するアドレスＲＦＡＤ（１２）は入力されない。
【００９５】
図２６は、容量毎のアドレスカウンタ１１の１周するためのサイクル数を示している。５Ｍビット〜８Ｍビットの場合２０４８サイクル、２Ｍビット〜４Ｍビットの場合１０２４サイクル、１Ｍビットの場合５１２サイクルとなっている。
【００９６】
図２７〜図３４は、それぞれ、ＤＲＡＭマクロセルの活性化領域の例を各容量について示したものである。図２７〜図３４から分かるように、各容量とも、活性化されるメモリセルアレイブロック５を構成するメモリセル配列領域６１が２ブロックのみ活性化されている。このように活性化領域を必要限のブロックのみとすることにより低消費電力化と効率の良い動作を実現することができる。
【００９７】
リフレッシュ動作とは、保証されるメモリセルの電荷保持時間をＴｍｅｍ（秒）としたとき、Ｔｍｅｍ（秒）以下の時間以内に再度このメモリセルの読み出し動作による再書き込みを行うことであり、読み出しや書き込みという本来の動作にとってリフレッシュ動作は性能損失となることを意味する。本実施形態２では適用される容量に応じて、この性能損失を最小に設定することが実現できる。汎用ＤＲＡＭの場合は固定的に標準化されたリフレッシュサイクルを採用するが、本発明の半導体装置１の場合、ＤＲＡＭマクロセル２の制御はロジック３より行なうことができるため、ＤＲＡＭマクロセル２に最適なリフレッシュサイクルを容易に設定することができ、不要なリフレッシュ動作を削減することにより低消費電力化と効率的なリフレッシュ動作を実現する。
【００９８】
なお、本実施形態２の説明において、リフレッシュ動作時メモリセルアレイブロック５を２ブロック活性化しているが、４ブロック活性化など他のブロック単位としても良いことはいうまでもない。
【００９９】
上記実施形態の説明において、メモリセルアレイブロックに配列される容量はロウ方向５１２ビット、カラム方向２０４８ビットの構成としたが、この構成に限られるものではなく、適用されるプロセスのビット線容量とメモリセル容量比（＝ＣＢ／ＣＳ比）やワード線の時定数などに応じ、適当な大きさにしてもよいことは言うまでもない。
【０１００】
また、図１０の説明において、オートリフレッシュ動作を例に説明したが、クロックＣＬＫ入力がないセルフリフレッシュ動作についても同様の動作をすることとすることができる。
【０１０１】
また本発明のＤＲＡＭマクロセル２はクロックＣＬＫにより制御されるクロック同期型として説明したが、非同期型であっても良く、同様の動作が行なわれるものとする。
【０１０２】
【発明の効果】
本発明の半導体装置によれば、読み出しや書き込み動作時においてメモリセルアレイブロック５は１ブロックのみ選択され、活性化されるセンスアンプ列も最少の２列のみのため低消費電力化に大きな効果をもたらす。
【０１０３】
また、容量を変更した場合も活性化されるセンスアンプ列の個数は最少の２列であり、消費電力の増加はメインビット線ＭＢＬ，ＭＢＬＢの配線長に起因する充放電電流の増加のみでその影響は少ない。
【０１０４】
リフレッシュ動作時は、複数のメモリセルアレイブロック５を選択することでリフレッシュ動作を共通して行なうことができ、効率化がはかれる。
読み出し動作において、メインアンプ４２の活性化信号ＭＳＥ，／ＭＳＥはロウデコーダブロック６内を往復した後メインセンスアンプブロック７に入力されるため、容量構成に依存することなく、またどのメモリセルアレイブロック５を選択した場合においても確実にセンスアンプで増幅された信号がメインアンプ４２に入力され安定動作が実現できる。
【０１０５】
書き込み動作においては、一旦メモリセルのデータはメインアンプ４２で保持したのち、センスアンプ２４を非活性状態に設定し書き込みを行うメモリセルへのみ書き込みを行うため、ビット線ＢＬ，ＢＬＢの反転動作が容易に行える。
【０１０６】
本発明の半導体装置の構造によれば、メインビット線対ＭＢＬ，ＭＢＬＢの配線ピッチは、最小間隔で配線されたビット線対ＢＬ，ＢＬＢの配線ピッチの２倍で構成できるため、メインビット線対ＭＢＬ，ＭＢＬＢの間に電源線を配置することが可能となり、レイアウトの自由度を向上することができる。この電源線はメインビット線対ＭＢＬ，ＭＢＬＢに対してシールド効果をもつため、メインアンプ回路４２の安定動作にも効果がある。
【０１０７】
また、本発明の半導体装置によれば、メモリ容量設定回路により該ＤＲＡＭマクロセル２の容量値をプログラムし、仮想空間検出回路と組み合わせることで仮想空間を選択された場合も不要な消費電流の発生を招くことがなく低消費電力化が実現できる。
【０１０８】
さらに、メモリ容量設定回路とアドレスカウンタ回路１１を組み合わせることで、該ＤＲＡＭマクロセル２の容量に応じて最適のリフレッシュサイクルを容易に設定することができ、リフレッシュ動作による性能損失を最少に止めることが可能となる。
【図面の簡単な説明】
【図１】  本発明の実施形態１による半導体装置のレイアウト概略図
【図２】  本発明の実施形態１によるＤＲＡＭマクロセルのレイアウト概略図
【図３】  図２に示されたメモリセルアレイブロックの詳細回路図
【図４】  図２に示されたセンスアンプドライバーの詳細回路図
【図５】  図２に示されたメインアンプの詳細回路図
【図６】  図２に示されたメモリセルアレイブロックの配置説明図
【図７】  図６に示すＡ−Ａ‘の断面図
【図８】  読み出し、書き込み動作時の活性化領域の一例およびリフレッシュ動作時の活性化領域の一例
【図９】  読み出し、書き込み動作時のタイミング図
【図１０】  カラム系アドレス信号とそれに対応するメインアンプの関係
【図１１】  リフレッシュ動作時のタイミング図
【図１２】  本発明の８ビットＤＲＡＭマクロセルのレイアウト概略図
【図１３】  本発明の７ビットＤＲＡＭマクロセルのレイアウト概略図
【図１４】  本発明の６ビットＤＲＡＭマクロセルのレイアウト概略図
【図１５】  本発明の５ビットＤＲＡＭマクロセルのレイアウト概略図
【図１６】  本発明の４ビットＤＲＡＭマクロセルのレイアウト概略図
【図１７】  本発明の３ビットＤＲＡＭマクロセルのレイアウト概略図
【図１８】  本発明の２ビットＤＲＡＭマクロセルのレイアウト概略図
【図１９】  本発明の１ビットＤＲＡＭマクロセルのレイアウト概略図
【図２０】  本発明の実施形態２によるメモリ容量設定回路図
【図２１】  図２０に示されたメモリ容量設定回路の設定表
【図２２】  本発明の実施形態２による仮想空間検出回路
【図２３】  ロウアドレスとブロック選択信号の対応表
【図２４】  図２２に示された仮想空間検出回路の機能的動作説明図
【図２５】  本発明の実施形態２によるアドレスカウンタ回路
【図２６】  図２５に示されたアドレスカウンタ回路の容量別サイクル数
【図２７】  本発明の８ビットＤＲＡＭマクロセルの場合の活性化領域
【図２８】  本発明の７ビットＤＲＡＭマクロセルの場合の活性化領域
【図２９】  本発明の６ビットＤＲＡＭマクロセルの場合の活性化領域
【図３０】  本発明の５ビットＤＲＡＭマクロセルの場合の活性化領域
【図３１】  本発明の４ビットＤＲＡＭマクロセルの場合の活性化領域
【図３２】  本発明の３ビットＤＲＡＭマクロセルの場合の活性化領域
【図３３】  本発明の２ビットＤＲＡＭマクロセルの場合の活性化領域
【図３４】  本発明の１ビットＤＲＡＭマクロセルの場合の活性化領域
【図３５】  従来例による活性化領域
【符号の説明】
１  半導体装置
２  ＤＲＡＭマクロセル
３  ロジック
４  ＩＯセル
５  メモリセルアレイブロック
６  ロウデコーダブロック
６ａ  ワード線デコーダおよびそのドライバ回路
６ｂ  センスアンプデコーダおよびそのドライバ回路
７  メインアンプブロック
８  制御回路ブロック
９  データ入出力回路
１０  ロウ系アドレスバッファ回路
１１  アドレスカウンタ回路
１２  カラム系アドレスバッファ回路
１３  ロウ系アドレスプリデコーダ回路
２１  メモリセルアレイ
２２  プリチャージ回路
２３ａ，２３ｂ  シェアードゲート回路
２４  センスアンプ回路
２５  転送ゲート回路
２６  センスアンプ列単位
３１  センスアンプドライバープリチャージ回路
３２  センスアンプ駆動回路
４１  メインビット線プリチャージ回路
４２  メインアンプ回路
４３  メインアンプ列単位
５１  半導体基板
５２  第１メタル配線
５３  第２メタル配線
５４  第３メタル配線
５５  第１層間絶縁膜
５６  第２層間絶縁膜
５７  第３層間絶縁膜である。
６０  センスアンプ列
６１  メモリセル配列領域
７０  インバータ回路
７１  ３入力ＮＡＮＤ回路
７２  ２入力ＮＡＮＤ回路
７３  インバータ回路
７４  ２入力ＮＯＲ回路
７５  ４入力ＮＯＲ回路
７６  ２入力ＮＡＮＤ回路
７７  ２入力ＮＡＮＤ回路
７８  インバータ回路
１０１  ４ＭビットのＤＲＡＭマクロセル
１０２  センスアンプ列
１０３  メモリアレイの単位
１０４  ロウデコーダ回路
１０５  周辺制御回路
【図１】
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【図２】
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【図３】
0003897467.tif 000004
【図４】
0003897467.tif 000005
【図５】
0003897467.tif 000006
【図６】
0003897467.tif 000007
【図７】
0003897467.tif 000008
【図８】
0003897467.tif 000009
【図９】
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【図１０】
0003897467.tif 000011
【図１１】
0003897467.tif 000012
【図１２】
0003897467.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003897467.tif 000019
【図１９】
0003897467.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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