(57)【特許請求の範囲】
【請求項１】
メモリセルにデータを書き込む時またはメモリセルに書き込まれたデータを消去する時に書き込みまたは消去に必要な所定時間幅の昇圧電圧を生成する半導体記憶装置の昇圧電圧生成回路において、
クロック信号を出力する発振回路と、
この発振回路から出力されるクロック信号を用いて昇圧電圧を生成する昇圧回路と、
前記発振回路から前記昇圧回路に至るクロック信号の伝送経路に設けられた開閉回路と、
前記昇圧回路が昇圧動作を開始した後その昇圧電圧が第１の基準電圧から第２の基準電圧に達するのに要した前記クロック信号のクロック数を計測し、その計測したクロック数が、基準周波数を持つ基準クロック信号を用いて昇圧した場合に昇圧電圧が前記第１の基準電圧から前記第２の基準電圧に達するのに要する標準クロック数に等しい場合には、前記所定時間に相当する前記基準クロック信号のクロック数を前記クロック信号の昇圧クロック数とし、前記計測したクロック数が前記標準クロック数よりも少ない場合には、前記計測クロック数と前記標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数に加算した値を昇圧クロック数とし、前記計測クロック数が前記標準クロック数よりも多い場合には、前記計測クロック数と前記標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数から減算した値を昇圧クロック数とし、データの書き込み時または消去時に前記クロック信号が前記昇圧クロック数だけ前記開閉回路を通過するように前記開閉回路を開閉制御する昇圧制御回路とを備えていることを特徴とする半導体記憶装置の昇圧電圧生成回路。
【請求項２】
前記昇圧制御回路は、
前記昇圧電圧が前記第１の基準電圧および前記第２の基準電圧に達した時にそれぞれ第１の到達信号および第２の到達信号を出力する電圧レベル検出回路と、前記電圧レベル検出回路が前記第１の到達信号を出力した時から前記第２の到達信号を出力した時までの間の前記クロック信号のクロック数を計数する計数回路と、
この計数回路で計数されたクロック数と前記標準クロック数との差分に応じて前記昇圧クロック数を決定するクロック数決定回路と、
前記データの書き込み時または消去時に前記クロック信号を前記昇圧クロック数だけ計数し、その計数期間前記開閉回路を開状態に制御する開閉制御回路とから構成されていることを特徴とする請求項１記載の半導体記憶装置の昇圧電圧生成回路。
【請求項３】
前記第１の基準電圧は、前記昇圧回路が昇圧動作を停止している時の定常出力電圧に設定され、
前記昇圧制御回路は、
前記昇圧電圧が前記第２の基準電圧に達した時に到達信号を出力する電圧レベル検出回路と、
前記昇圧回路が昇圧動作を開始してから前記到達信号が出力されるまでの間の前記クロック信号のクロック数を計数する計数回路と、
この計数回路で計数されたクロック数と前記標準クロック数との差分に応じて前記昇圧クロック数を決定するクロック数決定回路と、
前記データの書き込み時または消去時に前記クロック信号を前記昇圧クロック数だけ計数し、その計数期間前記開閉回路を開状態に制御する開閉制御回路とから構成されていることを特徴とする請求項１記載の半導体記憶装置の昇圧電圧生成回路。
【請求項４】
前記昇圧回路はチャージポンプ回路であることを特徴とする請求項１ないし３の何れかに記載の半導体記憶装置の昇圧電圧生成回路。
【請求項５】
前記発振回路はＣＲ発振回路であることを特徴とする請求項１ないし４の何れかに記載の半導体記憶装置の昇圧電圧生成回路。
【請求項６】
メモリセルにデータを書き込む時またはメモリセルに書き込まれたデータを消去する時に、昇圧回路が発振回路から出力されるクロック信号を用いて昇圧電圧の生成を開始した後その昇圧電圧が第１の基準電圧から第２の基準電圧に達するのに要した前記クロック信号のクロック数を計測し、
この計測したクロック数が、基準周波数を持つ基準クロック信号を用いて昇圧した場合に昇圧電圧が前記第１の基準電圧から前記第２の基準電圧に達するのに要する標準クロック数に等しい場合には、前記データの書き込みまたは消去に必要な昇圧電圧の生成時間に相当する前記基準クロック信号のクロック数を前記クロック信号の昇圧クロック数とし、前記計測したクロック数が前記標準クロック数よりも少ない場合には、前記計測クロック数と前記標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数に加算した値を昇圧クロック数とし、前記計測クロック数が前記標準クロック数よりも多い場合には、前記計測クロック数と前記標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数から減算した値を昇圧クロック数とし、
前記データの書き込み時または消去時に、前記クロック信号が前記昇圧クロック数だけ前記発振回路から前記昇圧回路に与えられるように制御することを特徴とする半導体記憶装置の昇圧電圧生成方法。
【請求項７】
請求項１ないし５の何れかに記載の昇圧電圧生成回路と、
複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
行アドレス信号により行デコード信号を出力する行デコーダと、
列アドレス信号により列デコード信号を出力する列デコーダと、
データの書き込み時または消去時に前記昇圧電圧生成回路により生成された昇圧電圧を前記行デコード信号に対応したワード線に出力するワード線駆動回路と、
データの書き込み時または消去時に前記昇圧電圧生成回路により生成された昇圧電圧を前記列デコード信号に対応したビット線に出力するビット線駆動回路とを備えていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルにデータを書き込む時またはメモリセルに書き込まれたデータを消去する時に所定時間幅の昇圧電圧を生成する半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびにその昇圧電圧生成回路を用いた半導体記憶装置に関する。
【０００２】
【発明が解決しようとする課題】
例えばＥＥＰＲＯＭにデータを書き込む時またはデータを消去する時に、選択されたメモリトランジスタのフローティングゲートから電子を引き抜きまたは電子を注入するために、ある一定時間（書き込み時間）以上の間、当該メモリトランジスタに対し高電圧を印加する必要がある。この高電圧は、メモリセルを構成するトランジスタのみならず、レベルシフト回路やスイッチ回路などの周辺回路を構成するトランジスタなどにも印加され、これらのトランジスタにダメージ（例えば酸化膜の絶縁耐力の低下）を与える。このため、これらの回路に対する高電圧の印加時間を必要最小限とすることが好ましい。そこで、ＥＥＰＲＯＭに内蔵された昇圧回路例えばチャージポンプ回路は、データの書き込み時および消去時に、上記書き込み時間だけ高電圧に相当する昇圧電圧を生成し出力するようになっている。
【０００３】
ＥＥＰＲＯＭは、クロック信号を出力する発振回路例えばＩＣ化に適したＣＲ発振回路を備えている。チャージポンプ回路は、データ書き込み命令またはデータ消去命令に応じて上記クロック信号を用いて昇圧動作を開始し、カウンタがクロック信号を一定の昇圧クロック数だけカウントした時点で昇圧動作を終了するようになっている。つまり、チャージポンプ回路が昇圧電圧を生成し出力している出力時間は、ＣＲ発振回路の周波数（クロック周波数）と上記昇圧クロック数とにより決まる。
【０００４】
しかし、ＣＲ発振回路は温度や電源電圧の変動によるクロック周波数の変動が大きく、特に車載電子機器など温度変化範囲の広いものに用いられる場合、クロック周波数は±３０％も変動する場合がある。これにより、昇圧電圧の出力時間もクロック周波数と同じ割合で変動する。図７は、チャージポンプ回路が出力する昇圧電圧の電圧波形を示している。昇圧電圧の出力時間は、クロック周波数が高い場合に短くなり、クロック周波数が低い場合に長くなる。
【０００５】
従って、従来の昇圧電圧生成回路では、温度や電源電圧が変化しても昇圧電圧の出力時間が不足しないように、変動が見込まれる最も高いクロック周波数に対して必要な書き込み時間が確保されるように昇圧クロック数が決められていた。その結果、クロック周波数が低くなるほど昇圧電圧の出力時間が必要以上に長くなりトランジスタへのダメージが増加するため、ＥＥＰＲＯＭのデータ書き換え回数を増やすことが難しかった。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、昇圧電圧に対する素子のダメージを低減可能な半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびにその昇圧電圧生成回路を用いた半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１および６に記載した手段によれば、メモリセルにデータを書き込む時またはメモリセルに書き込まれたデータを消去する時、昇圧回路は発振回路から出力されるクロック信号を用いて昇圧動作を開始する。この場合、発振回路の発振周波数つまりクロック周波数は、温度や電源電圧などにより変動する場合がある。一般に、昇圧回路が昇圧を開始した時の昇圧電圧の立上り特性はクロック周波数により変化し、クロック周波数が異なれば所定の電圧だけ昇圧するのに必要なクロック信号のクロック数が異なる。これは、昇圧回路の昇圧効率がクロック周波数により変化するためである。
【０００８】
そこで、昇圧制御回路は、昇圧回路が出力する昇圧電圧が第１の基準電圧から第２の基準電圧に達するのに要したクロック信号のクロック数を計測する。また、昇圧回路が基準周波数を持つ基準クロック信号を用いて昇圧動作を行った場合に、昇圧電圧が第１の基準電圧から第２の基準電圧に達するのに要する標準クロック数が予め明らかにされている。
【０００９】
昇圧制御回路は、これら計測したクロック数と標準クロック数とに基づいてクロック周波数の基準周波数に対するずれを把握できる。計測したクロック数が標準クロック数に等しい場合には、データの書き込みまたは消去に必要な所定時間に相当する基準クロック信号のクロック数をクロック信号の昇圧クロック数とし、計測したクロック数が標準クロック数よりも少ない場合には、計測クロック数と標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数に加算した値を昇圧クロック数とし、計測クロック数が標準クロック数よりも多い場合には、計測クロック数と標準クロック数との差分に応じたクロック数を前記計測クロック数と標準クロック数とが等しい場合の昇圧クロック数から減算した値を昇圧クロック数とする。そして、クロック信号が昇圧クロック数だけ発振回路から昇圧回路に与えられるように、発振回路と昇圧回路との間に設けられた開閉回路を開閉制御する。
【００１０】
これにより、クロック周波数の変動にかかわらず、昇圧回路はデータの書き込みまたは消去に必要な所定時間だけ昇圧電圧を出力することができる。その結果、データの書き込み時または消去時に、半導体記憶装置を構成する各素子に対する昇圧電圧の印加によるダメージを最小限に抑えることができ、データの書き換え可能回数を増やすことができる。
【００１１】
請求項２に記載した手段によれば、電圧レベル検出回路は、昇圧電圧が第１、第２の基準電圧に達するとそれぞれ第１、第２の到達信号を出力する。計数回路は、第１の到達信号によりクロック信号のクロック数の計数を開始し、第２の到達信号により計数を終了する。クロック数決定回路は、この計数されたクロック数と標準クロック数との差分に応じて昇圧クロック数を決定し、ゲート制御回路は、データの書き込み時または消去時にクロック信号を昇圧クロック数だけ計数し、その計数している期間だけ開閉回路を開状態に制御する。
【００１２】
請求項３に記載した手段によれば、請求項２に記載した手段とほぼ同様の作用、効果が得られる。ただし、第１の基準電圧は、昇圧回路が昇圧動作を停止している時の定常出力電圧つまり昇圧開始時の電圧（例えば０Ｖ）に設定されているため、電圧レベル検出回路による第１の到達信号の出力が不要となり、計数回路は、昇圧動作の開始時から到達信号が出力されるまでの間のクロック信号のクロック数を計数する。これにより、請求項２に記載した手段に比べ電圧レベル検出回路の構成を簡単化できる。
【００１３】
請求項４に記載した手段によれば、昇圧回路はチャージポンプ回路であるためＩＣ化が容易となる。また、構成段数を増やすだけで比較的簡単な回路構成で所望する高電圧を生成することができる。
【００１４】
請求項５に記載した手段によれば、発振回路はＣＲ発振回路であるためＩＣ化した場合の回路面積を小さくできる。ＣＲ発振回路は温度や電源電圧の変化により発振周波数が変動し易いが、本発明によればデータの書き込みまたは消去に必要な所定時間だけ昇圧電圧を出力することができる。
【００１５】
請求項７に記載した手段によれば、データの書き込み時または消去時にのみ、昇圧電圧生成回路で生成された昇圧電圧が、ワード線駆動回路、ビット線駆動回路および選択されたメモリセルに印加される。この昇圧電圧の印加時間は、温度や電源電圧の変化にかかわらず、書き込みまたは消去に必要な所定時間に等しくなるように制御されているので、ワード線駆動回路、ビット線駆動回路およびメモリセルに対するダメージを最小限に抑えることができ、データの書き換え可能回数を増やすことができる。
【００１６】
【発明の実施の形態】
以下、本発明の昇圧電圧生成回路を電気的書き換え可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭに適用した一実施形態について図１ないし図６を参照しながら説明する。
まず、ＥＥＰＲＯＭの概略的な電気的構成について図４および図５を用いて説明する。ＥＥＰＲＯＭ１の全体構成を示す図４において、メモリセルアレイ２は、複数のメモリセル３がマトリクス状に配列された構成となっている。各メモリセル３は、フローティングゲートを有するメモリトランジスタＱ１と選択トランジスタＱ２とから構成されている。行方向に並ぶ各選択トランジスタＱ２のゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、列方向に並ぶ各選択トランジスタＱ２のドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。
【００１７】
行方向に並ぶメモリトランジスタＱ１のゲート（コントロールゲート）は、各行ごとに共通に設けられたトランジスタＱ３のソースに接続されており、このトランジスタＱ３のゲートは、各ワード線ＷＬ０（またはＷＬ１、…）に接続されている。各メモリトランジスタＱ１のソースは共通に接続されており、その共通のソースはトランジスタＱ５を介してグランド線４に接続されている。
【００１８】
センスアンプ５は、ビット線の本数に等しい数の電流センスアンプ（図示せず）を備えており、データ読み出し時において当該ビット数のデータを出力するようになっている。センスアンプ５とメモリセルアレイ２との間のビット線ＢＬ０、ＢＬ１、…には、それぞれカラムセレクタ６を構成するトランジスタＱ４、Ｑ４、…が接続されている。
【００１９】
データの書き込み時、消去時および読み出し時において、ロウデコーダ７（行デコーダに相当）およびカラムデコーダ８（列デコーダに相当）には、それぞれ図示しないアドレスバッファからロウアドレスおよびカラムアドレスが与えられるようになっている。ロウデコーダ７は、ロウデコード信号ＲＤ０、ＲＤ１、…を出力し、ワード線駆動回路９は、ワード線ＷＬ０（またはＷＬ１、…）に対しロウデコード信号ＲＤ０（またはＲＤ１、…）に応じた電圧を出力するようになっている。
【００２０】
カラムデコーダ８は、カラムデコード信号ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１０は、ビット線ＢＬ０（またはＢＬ１、…）およびトランジスタＱ４のゲートに対しカラムデコード信号ＣＤ０（またはＣＤ１、…）に応じた電圧を出力するようになっている。また、カラムデコーダ８は、コントロールゲート駆動信号ＣＧを出力するようになっており、コントロールゲート駆動回路１１は、トランジスタＱ３のドレインに対しコントロールゲート駆動信号ＣＧに応じた電圧を出力するようになっている。
【００２１】
ＥＥＰＲＯＭ１は、メモリセル３にデータを書き込む時および書き込まれたデータを消去する時に高電圧（書き込み電圧）が必要となる。図５は、ワード線駆動回路９のうちこの高電圧を出力するためのレベルシフト回路１２の電気的構成を示している。
【００２２】
この図５において、電源線１３には、データ書き込み時およびデータ消去時に、後述する昇圧電圧生成回路１４（図１参照）から書き込み電圧である昇圧電圧Ｖppが供給されるようになっている。電源線１３とグランド線４との間には、トランジスタＱ６とＱ７およびトランジスタＱ８とＱ９がそれぞれ直列に接続されており、トランジスタＱ６、Ｑ８のゲートは、それぞれトランジスタＱ９、Ｑ７のドレインに接続されている。トランジスタＱ７のゲートには、ロウデコード信号ＲＤ０（またはＲＤ１、…）が与えられ、トランジスタＱ９のゲートには、インバータ１５によりロウデコード信号ＲＤ０（またはＲＤ１、…）を反転した信号が与えられるようになっている。
【００２３】
このレベルシフト回路１２は、電源線１３に昇圧電圧Ｖppが供給された状態で、ロウデコード信号ＲＤ０（ＲＤ１、…）がＨレベルの時に昇圧電圧Ｖppを出力し、ロウデコード信号ＲＤ０（ＲＤ１、…）がＬレベルの時に０Ｖを出力する。ビット線駆動回路１０およびコントロールゲート駆動回路１１も同様の構成となっている。
【００２４】
続いて、昇圧電圧Ｖppを生成する昇圧電圧生成回路について図１ないし図３を用いて説明する。
図１は、昇圧電圧生成回路の全体的な電気的構成を示すブロック図である。昇圧電圧生成回路１４は、ＣＲ発振回路１６（発振回路に相当）、このＣＲ発振回路１６が出力するクロック信号ＳCKを用いて昇圧電圧Ｖppを生成するチャージポンプ回路１７（昇圧回路に相当）、ＣＲ発振回路１６とチャージポンプ回路１７との間に設けられたゲート回路１８（開閉回路に相当）、このゲート回路１８を開閉制御して昇圧電圧Ｖppの出力時間を制御する昇圧制御回路１９から構成されている。
【００２５】
ＣＲ発振回路１６は、図２に示す電気的構成を備えており、ＩＣ化した場合に回路面積を比較的小さくできる。電圧Ｖdd（例えば５Ｖ）を供給する電源線２０とグランド線４との間には基準電圧を生成するための抵抗Ｒ１、Ｒ２，Ｒ３が直列接続されており、その分圧点２１、２２はそれぞれアナログスイッチ２３、２４を介してコンパレータ２５の非反転入力端子に接続されている。コンパレータ２５の出力端子は、シュミットトリガインバータ２６とインバータ２７、２８とを介してＣＲ発振回路の出力端子２９に接続されており、インバータ２７の出力端子は、抵抗Ｒ４を介してコンパレータ２５の反転入力端子に接続されている。反転入力端子とグランド線４の間にはコンデンサＣ１が接続されている。上記アナログスイッチ２３、２４は、出力端子２９から出力されるクロック信号ＳCKがＬレベルの期間それぞれオン、オフに制御され、クロック信号ＳCKがＨレベルの期間それぞれオフ、オンに制御されるようになっている。
【００２６】
クロック信号ＳCKは３入力ＡＮＤゲートからなるゲート回路１８を介してチャージポンプ回路１７に与えられるようになっている。そのチャージポンプ回路１７は、図３に示す電気的構成を備えている。すなわち、電源線２０と出力端子３０との間には、昇圧電圧Ｖppを生成するのに必要となる多数のトランジスタＱ１０１、Ｑ１０２、…、Ｑ１０ｍが縦続に接続されている。各トランジスタＱ１０１、Ｑ１０２、…、Ｑ１０ｍはドレインとゲートが接続されており、ダイオードと同様に一方向通電素子として動作するようになっている。信号線３２には入力端子３１からクロック信号ＳCKが与えられ、信号線３３にはインバータ３４によりクロック信号ＳCKを反転した信号が与えられるようになっている。
【００２７】
トランジスタＱ１０１、Ｑ１０３、…の各ソースと信号線３２との間にはコンデンサＣ１０１、Ｃ１０３、…が接続され、トランジスタＱ１０２、Ｑ１０４、…の各ソースと信号線３３との間にはコンデンサＣ１０２、Ｃ１０４、…が接続されている。なお、出力端子３０とグランド線４との間に接続されたコンデンサＣ１０ｍは平滑用である。
【００２８】
さて、図１に示す昇圧制御回路１９は、電圧検出回路３５（電圧レベル検出回路に相当）、カウンタ３６（計数回路に相当）、カウンタ３７（開閉制御回路に相当）、レジスタ３８、クロック数決定回路３９から構成されている。このうち電圧検出回路３５は、昇圧電圧生成回路１４の出力端子４０とグランド線４との間に直列接続された分圧用の抵抗Ｒ５、Ｒ６と、分圧電圧Ｖｑと基準電圧Ｖｒとを比較するコンパレータ４１とから構成されている。コンパレータ４１から出力される検出信号Ｓａ（到達信号に相当）は、ゲート回路１８とカウンタ３６に与えられている。この電圧検出回路３５は、昇圧電圧Ｖppを目標電圧Ｖａに定電圧制御するため、および昇圧動作開始時に昇圧電圧Ｖppが基準電圧（本実施形態では目標電圧Ｖａに等しい）に達したことを検出するために設けられている。
【００２９】
カウンタ３６は、データ書き込み時またはデータ消去時のアドレスデコード信号Ｓｂ（上述したロウデコード信号ＲＤ０、ＲＤ１、…およびカラムデコード信号ＣＤ０、ＣＤ１、…）に同期してクロック信号ＳCKのカウントを開始し、検出信号ＳａがＨレベルからＬレベルに変化した時点でカウントを停止するようになっている。また、レジスタ３８には、クロック信号ＳCKの周波数が基準周波数に等しい場合にカウンタ３６がカウントするクロック数の標準値すなわち標準クロック数Ｎｂが格納されている。
【００３０】
クロック数決定回路３９は、減算回路４２とクロック数設定回路４３とから構成されている。減算回路４２は、カウンタ３６によりカウントされたクロック数Ｎａからレジスタ３８に格納された標準クロック数Ｎｂを減算して差分クロック数Ｎｃを求めるものである。クロック数設定回路４３は、差分クロック数Ｎｃに基づいてデータ書き込み時間またはデータ消去時間（以下、書き込み時間Ｔｗと称す）に相当するクロック信号ＳCKのクロック数Ｎｄを決定し、このクロック数Ｎｄをアドレスデコード信号Ｓｂに同期してカウンタ３７に設定するようになっている。
【００３１】
カウンタ３７は、ゲート回路１８に対し昇圧許可信号Ｓｃを出力している。カウンタ３７は、クロック数Ｎｄが設定されると昇圧許可信号ＳｃをＨレベルにしてクロック信号ＳCKのカウントを開始し、クロック数Ｎｄをカウントし終えた時点で昇圧許可信号ＳｃをＬレベルに戻すようになっている。
【００３２】
次に、本実施形態の作用について図６も参照しながら説明する。
ＥＥＰＲＯＭ１において、データ書き込み時にはメモリトランジスタＱ１のフローティングゲートから電子を引き抜くため、データ消去時にはフローティングゲートに電子を注入するため、昇圧電圧Ｖpp（例えば１５Ｖ）が必要となる。
【００３３】
例えば、ワード線ＷＬ０とビット線ＢＬ０により選択されるメモリセル３にデータを書き込む場合、書き込み時間Ｔｗの間、ワード線駆動回路９およびビット線駆動回路１０はそれぞれワード線ＷＬ０およびビット線ＢＬ０に昇圧電圧Ｖppを出力する。この時、コントロールゲート駆動回路１１はトランジスタＱ３に対し０Ｖを出力し、トランジスタＱ４、Ｑ５はオフとされる。
【００３４】
また、書き込まれたデータを消去する場合、書き込み時間Ｔｗの間、ワード線駆動回路９はワード線ＷＬ０に昇圧電圧Ｖppを出力し、ビット線駆動回路１０はビット線ＢＬ０に０Ｖを出力する。この時、コントロールゲート駆動回路１１はトランジスタＱ３に対し昇圧電圧Ｖppを出力し、トランジスタＱ４はオフ、トランジスタＱ５はオンとされる。
【００３５】
このように、昇圧電圧Ｖppはメモリセル３、ワード線駆動回路９、ビット線駆動回路１０、コントロールゲート駆動回路１１などに印加されるため、これらを構成するトランジスタＱ１〜Ｑ９には高耐圧のものが用いられる。そして、これらトランジスタＱ１〜Ｑ９へのダメージ（酸化膜の絶縁耐力の低下等）を低減するため、本実施形態の昇圧電圧生成回路１４は書き込み時間Ｔｗの間だけ昇圧電圧Ｖppを出力する。以下、昇圧電圧生成回路１４の動作を説明する。
【００３６】
ＣＲ発振回路１６は、電源電圧Ｖddが与えられている間発振し続け、クロック信号ＳCKを出力する。発振動作は、アナログスイッチ２３、２４がクロック信号ＳCKのレベル（ＨまたはＬ）に応じて基準電圧を選択し、コンパレータ２５が抵抗Ｒ４によって充放電されるコンデンサＣ１の電圧と上記基準電圧とを比較してクロック信号ＳCKのレベルを反転させることにより行われる。発振周波数（クロック周波数）は、抵抗Ｒ４の抵抗値、コンデンサＣ１の容量値、抵抗Ｒ１〜Ｒ３により生成される基準電圧値により決まるが、温度や電源電圧Ｖddにより変動し易い特性を持っている。
【００３７】
ＥＥＰＲＯＭ１がデータの書き込みまたはデータの消去を行っていない時、カウンタ３７はＬレベルの昇圧許可信号Ｓｃを出力し、チャージポンプ回路１７は昇圧動作を停止している。これに対し、ＥＥＰＲＯＭ１に書き込み命令または消去命令が入力され、ロウデコーダ７およびカラムデコーダ８からアドレスデコード信号Ｓｂが出力されると、クロック数設定回路４３は前回の書き込み時（または消去時）に設定されたクロック数Ｎｄをカウンタ３７に設定する。これによりカウンタ３７は昇圧許可信号ＳｃをＨレベルにしてクロック信号ＳCKのカウントを開始し、チャージポンプ回路１７は昇圧動作を開始する。
【００３８】
この昇圧動作において、昇圧電圧Ｖppが目標電圧Ｖａ（＝Ｖｒ×（Ｒ５＋Ｒ６）／Ｒ６）よりも高くなると検出信号ＳａがＬレベルとなり、ＣＲ発振回路１６からチャージポンプ回路１７へのクロック信号ＳCKの供給が一時的に停止する。これにより、昇圧電圧Ｖppは、予め決められた目標電圧Ｖａに等しくなるように制御される。やがて、カウンタ３７はクロック数Ｎｄのカウントを終了すると昇圧許可信号ＳｃをＬレベルに戻し、チャージポンプ回路１７は昇圧動作を停止する。昇圧制御回路１９は、クロック周波数に応じたクロック数Ｎｄを決定することによって、常に昇圧動作時間が書き込み時間Ｔｗに等しくなるように制御している。
【００３９】
図６（ａ）は、チャージポンプ回路１７が出力する昇圧電圧Ｖppの波形図で、図６（ｂ）は、この昇圧電圧Ｖppの立ち上がり部分を時間軸について拡大して示したものである。この図６（ｂ）に示すように、昇圧電圧Ｖppの立ち上がり波形はクロック周波数によって異なる。すなわち、クロック周波数が高いと立ち上がり時間が短く、しかも昇圧電圧Ｖppが０Ｖから目標電圧Ｖａに達するまでに要するクロック数が少なくなる。逆に、クロック周波数が低いと立ち上がり時間が長く、昇圧電圧Ｖppが０Ｖから目標電圧Ｖａに達するまでに要するクロック数が多くなる。
【００４０】
このようにクロック周波数に応じて立ち上がり時間およびクロック数に差が生じるのは、チャージポンプ回路１７を構成するトランジスタＱ１０１、Ｑ１０２、…、Ｑ１０ｍやコンデンサＣ１０１、Ｃ１０２、…、Ｃ１０ｍのリーク電流、出力端子３０からの出力電流などにより、クロック周波数が高いほどチャージポンプ回路１７の昇圧効率が高くなるためである。
【００４１】
カウンタ３６は、チャージポンプ回路１７が昇圧動作を開始するとクロック信号ＳCKのカウントを開始し、昇圧電圧Ｖppが目標電圧Ｖａに達して検出信号ＳａがＨレベルからＬレベルに変化した時点でカウントを停止する。本実施形態において、第１、第２の基準電圧はそれぞれ０Ｖ、目標電圧Ｖａである。レジスタ３８には、図６（ｂ）に示す基準周波数の場合の標準クロック数Ｎｂが格納されており、カウンタ３６によりカウントされたクロック数Ｎａと標準クロック数Ｎｂとの差分クロック数Ｎｃは、クロック周波数と基準周波数との差分周波数に応じた値となる。そこで、クロック数設定回路４３は、以下の(1)、(2)、(3)に従ってカウンタ３７に設定するクロック数Ｎｄを決定する。
【００４２】
(1)クロック数Ｎａ＝標準クロック数Ｎｂ  の場合
クロック周波数が基準周波数に等しいため、書き込み時間Ｔｗに相当するクロック信号ＳCK（基準周波数）のクロック数Ｎｄとする。
(2)クロック数Ｎａ＜標準クロック数Ｎｂ  の場合
クロック周波数が基準周波数よりも高いため、上記基準周波数でのクロック数Ｎｄに差分クロック数Ｎｃに応じたクロック数を加算した値をクロック数Ｎｄとする。
(3)クロック数Ｎａ＞標準クロック数Ｎｂ  の場合
クロック周波数が基準周波数よりも低いため、上記基準周波数でのクロック数Ｎｄから差分クロック数Ｎｃに応じたクロック数を減算した値をクロック数Ｎｄとする。
【００４３】
その結果、クロック周波数が高い場合にはクロック数Ｎｄが増加し、クロック周波数が低い場合にはクロック数Ｎｄが減少し、カウンタ３７がクロック信号ＳCKをクロック数Ｎｄだけカウントする時間は、クロック周波数にかかわらず常に書き込み時間Ｔｗに等しくなる。なお、ここで設定したクロック数Ｎｄは、次回の書き込み時（または消去時）の昇圧動作に用いられるとしたが、現在の昇圧動作に用いても良い。
【００４４】
以上説明したように、本実施形態のＥＥＰＲＯＭ１に設けられた昇圧電圧生成回路１４は、ＣＲ発振回路１６の発振周波数（クロック周波数）の変動にかかわらず、データの書き込み時および消去時にアドレスデコード信号Ｓｂに同期して書き込み時間Ｔｗに等しい時間幅の昇圧電圧Ｖppを出力することができる。つまり、メモリセル３、ワード線駆動回路９、ビット線駆動回路１０、コントロールゲート駆動回路１１には、データの書き込み時または消去時にのみ、書き込み動作または消去動作に必要となる一定の書き込み時間Ｔｗだけ昇圧電圧Ｖppが印加される。これにより、ＥＥＰＲＯＭ１を構成する各トランジスタＱ１〜Ｑ９に対する昇圧電圧Ｖppの印加によるダメージを最小限に抑えることができ、ＥＥＰＲＯＭ１についてデータの書き換え可能回数を増やすことができる。
【００４５】
この昇圧制御では、昇圧電圧Ｖppの立ち上がりに要するクロック数がクロック周波数により異なるというチャージポンプ回路１７の昇圧特性を利用しているため、別に高精度の発振回路を持つ必要がなく、従来のＥＥＰＲＯＭに対して適用し易い。
【００４６】
昇圧制御回路１９は、昇圧電圧Ｖppの立ち上がりに要するクロック数に基づいて、ゲート回路１８を開閉制御するカウンタ３７に設定するクロック数Ｎｄを決める。この立ち上がりに要するクロック数の検出において、本発明でいう第１の基準電圧を、チャージポンプ回路１７の昇圧停止時の定常的な電圧である０Ｖとしたので、その０Ｖを検出するための回路構成が不要となる。また、本発明でいう第２の基準電圧を目標電圧Ｖａとしたので、昇圧電圧Ｖppを定電圧制御するために設けられた電圧検出回路３５からの検出信号Ｓａをそのまま用いることができ、別途検出回路を設ける必要がなくなる。
【００４７】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
昇圧電圧生成回路１４は、フラッシュメモリ、ＥＰＲＯＭなどの半導体記憶装置に対しても同様にして適用できる。
本発明でいう第１、第２の基準電圧はそれぞれ０Ｖ、目標電圧Ｖａに限られず、互いに電圧値の異なる２つの基準電圧であれば良い。この場合、クロック周波数によるチャージポンプ回路１７の昇圧特性を違いを精度良く検出するには、第１の基準電圧と第２の基準電圧の電圧差を大きくすることが望ましい。
カウンタ３７は、チャージポンプ回路１７の昇圧動作開始から昇圧動作停止までの期間をカウントしたが、昇圧電圧Ｖppが目標電圧Ｖａに到達した後チャージポンプ回路１７が昇圧動作を停止までの期間をカウントするようにしても良い。クロック信号ＳCKの発振回路はＣＲ発振回路１６に限られない。また、昇圧回路はチャージポンプ回路１７に限られず、他のスイッチング電源回路であっても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態である昇圧電圧生成回路の全体的な電気的構成を示すブロック図
【図２】ＣＲ発振回路の電気的構成図
【図３】チャージポンプ回路の電気的構成図
【図４】ＥＥＰＲＯＭの全体的な電気的構成図
【図５】レベルシフト回路の電気的構成図
【図６】チャージポンプ回路が出力する昇圧電圧の波形図
【図７】従来技術を示す図６相当図
【符号の説明】
１はＥＥＰＲＯＭ（半導体記憶装置）、２はメモリセルアレイ、３はメモリセル、７はロウデコーダ（行デコーダ）、８はカラムデコーダ（列デコーダ）、１４は昇圧電圧生成回路、１６はＣＲ発振回路（発振回路）、１７はチャージポンプ回路（昇圧回路）、１８はゲート回路（開閉回路）、１９は昇圧制御回路、３５は電圧検出回路（電圧レベル検出回路）、３６はカウンタ（計数回路）、３７はカウンタ（開閉制御回路）、３９はクロック数決定回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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