(57)【特許請求の範囲】
【請求項１】
ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合レートを決定するシミュレータであって、
トンネリングが発生できるエネルギー範囲（ΔＥｎ）で割ったポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）の比に等しい値を有する変数Ｃを記憶する第１の手段と、
変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分二階テイラー級数展開を実行する第２の手段と、
ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する第３の手段と、
ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる第４の手段と、
ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる第５の手段と、
ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる第６の手段と、
ディラック・クーロン・トンネリング積分のテイラー級数展開を換算することによって得られた誤差関数に有理近似法を適用することにより導出された単指数関数を記憶する第７の手段と、
前記単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生再結合レートを計算する第８の手段と、
を備えていることを特徴とするシミュレーン装置。
【請求項２】
請求項１に記載のシミュレーション装置において、
下記の式１として示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定するシミュレーション装置。
（１）
0003991683.tif 000002
[式中、AI、AII、AIII、t1、tu 、f（v) 、f’（v)、 f”（v)、A、B、D、ｖ及びumax、はそれぞれ以下のとおりである。
0003991683.tif 000003
0003991683.tif 000004
【請求項３】
請求項１に記載のシミュレーション装置において、
下記の式２として示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定するシミュレーション装置。
（２）
0003991683.tif 000005
[式中、AI、AII、AIII、t1、tu 、f（v） 、f’（v）、 f”（v）、A、B、D、ｖ及びumax、はそれぞれ以下のとおりである。
0003991683.tif 000006
0003991683.tif 000007
【請求項４】
請求項１乃至３のいずれかに記載のシミュレーション装置において、
ポリシリコン薄膜トランジスタにおける漏洩電流を決定すること、
を特徴とするシミュレーション装置。
【請求項５】
ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合レートを決定するプログラムが記録された記録媒体であって、
前記プログラムは、
トンネリングが発生できるエネルギー範囲（ΔＥｎ）で割ったポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）の比に等しい値を有する変数Ｃを記憶する第１の手順と、
変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分二階テイラー級数展開を実行する第２の手順と、
ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する第３の手順と、
ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる第４の手順と、
ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる第５の手順と、
ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる第６の手順と、
ディラック・クーロン・トンネリング積分のテイラー級数展開を換算することによって得られた誤差関数に有理近似法を適用することにより導出された単指数関数を記憶する第７の手順と、
前記単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生再結合レートを計算する第８の手順と、を実行すること、
を特徴とする記録媒体。
【請求項６】
請求項５に記載の記録媒体において、
前記プログラムは、下記の式１として示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定する手順を行なうこと、
を特徴とする記録媒体。
（１）
0003991683.tif 000008
[式中、AI、AII、AIII、t1、tu 、f（v） 、f’（v）、 f”（v）、A、B、D、ｖ及びumax、はそれぞれ以下のとおりである。
0003991683.tif 000009
0003991683.tif 000010
【請求項７】
請求項５に記載の記録媒体において、
前記プログラムは、下記の式２として示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定する手順を行なうこと、
を特徴とする記録媒体。
（２）
0003991683.tif 000011
[式中、AI、AII、AIII、t1、tu 、f（v） 、f’（v）、 f”（v）、A、B、D、ｖ及びumax、はそれぞれ以下のとおりである。
0003991683.tif 000012
0003991683.tif 000013
【請求項８】
請求項５乃至７のいずれかに記載の記録媒体において、
前記プログラムは、ポリシリコン薄膜トランジスタにおける漏洩電流を決定すること、
を特徴とする記録媒体。
【請求項９】
請求項５乃至８のいずれかに記載の記録媒体において、
前記記録媒体は、シミュレーション装置により読み取り可能であること、
を特徴とする記録媒体。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生−再結合レートを決定する自動シミュレーション方法及び該方法を実行するシミュレータに関する。
【０００２】
（発明の背景）
半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生−再結合レートは、ポリシリコン薄膜トランジスタ（ＴＦＴｓ）における異常漏洩電流を含む、半導体装置における多くの重要な効果の原因であると考えられる。ポリシリコンＴＦＴｓは、例えばアクティブ・マトリクス・ディスプレイ・デバイスにおいて広く用いられている。ＴＦＴｓの異常漏洩電流は、そのようなディスプレイ・デバイスにおける画素電圧をかなり劣化することができる。そこで、これは、本発明により提供されるタイプの自動シミュレーション方法及びシミュレータのコマーシャル的な重要性の一例である。
【０００３】
薄膜トランジスタを製造する製造工程の複雑性及びコストに鑑み、モデリングと通常称される、数学的シミュレーションを用いて着手すべきそのようなトランジスタのデザイン及び性能評価に対して、重要でない場合でも、非常に望ましい。そのようなモデリングに対して非常に重要なのは、半導体装置内の、トラップ・トゥ・バンド・トンネリングによる向上発生−再結合レート、即ち漏洩電流の正確な計算である。その結果、かなりの努力が半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生−再結合レートを計算する方法を開発することに以前に費やされた。そのような方法は、主要商品として半導体装置の設計者や及び製造会社に対して、プログラムの開発会社またはその代理店などにより販売されている、コンピュータ・プログラムで実行される。
【０００４】
１９９６年に提出されかつ１９９７年に出版された論文（Solid State Electronics Vol. 41, No. 4, pp.575-583 1997）において本発明者は、ポール−フレンケル効果及びフォノン誘起トンネリングを含むデバイス・シミュレーションのための発生−再結合モデルを発表した。このモデルは、図９の式１として示されているディラック・クーロン・トンネリング積分として呼ばれる。
【０００５】
先に挙げた論文に示されているように、ディラック・クーロン・トンネリング積分は、一般に半導体装置に適用可能である。本明細書では、半導体装置の例として薄膜トランジスタについて主に述べるが、もちろん、薄膜トランジスタに限るものではない。同様に、ＴＦＴにおける漏洩電流は、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリアの発生−再結合に由来する現象の一つに過ぎない。
【０００６】
その図１は、ポリシリコンＴＦＴの電圧電流特性を示すグラフである。図１に示したように、ＶＤＳが高い（５．１Ｖ）場合には、ＶＧＳが０Ｖ以下の区間において、漏洩電流（ＩＤＳ）は、ＶＧＳの減少により増大する。この漏洩電流の大きさは、例えば、ＴＦＴがアクティブ・マトリクスＬＣＤｓのスイッチング画素トランジスタなどとして備えられる場合、重大な問題となる。この漏洩電流、すなわち、オフ電流の発生機構として、種々の電界誘起発生機構が提案されてきた。
【０００７】
温度の関数としての電流−電圧測定及び２−Ｄシミュレーションの組合せに基づくポリシリコンＴＦＴｓにおける漏洩電流の定量解析は、およそ１９９５年ぐらいに行われた。この解析は、オフ電流は２４０Ｋ以下ではトラップ・トゥ・バンド・トンネリングの効果に由来しており、より高い温度ではフォノンにより促進されたトラップ・トゥ・バンド・トンネリングであるということを示している。フォノンにより促進されたトラップ・トゥ・バンド・トンネリングに対してポール−フレンケル（ＰＦ）効果による障壁降下（バリヤ・ロワリング）を含むことの必要性は、およそ１９８２年ごろにポリシリコンｐｎ接合において示された。フォノンにより促進されるトラップ・トゥ・バンド・トンネリングに対するエミッション（輻射）の速度定数を更に向上させること以外に、ＰＦ効果は、また、低い電界における純粋な熱輻射を向上させることにおける重要な役割もする。
【０００８】
ＰＦ効果は、半導体に印加された電界によるクーロン・ポテンシャル障壁（バリヤ）の降下を含んでいる。そのような効果を発現するためには、トラップは、満たされている場合は、電気的に中性であること（空の場合に荷電していること）が必要である。そのようなトラップ・ポテンシャルは、遠隔相互作用であり、クーロン・ウェルと通常称される。空の場合にニュートラルであるトラップは、クーロン・ポテンシャルの欠如により、効果を生じない。そのようなトラップのポテンシャルは短距離の相互作用であり、ディラック・ウェルとして知られている。ＰＦ効果なしに、計算された輻射（エミッション）速度定数は、ポリシリコンＴＦＴｓにおける実験データより求められた値よりも少なくとも一桁少ない。２−Ｄシミュレータを用いて、１９９２年に発表されたフォノンに促進されるトラップ・トゥ・バンド・トンネリング・モデル（ハークス等（Ｈｕｒｋｘ ｅｔ ａｌ））に基づいてシミュレーションを行ったところ、正確にポリシリコンＴＦＴｓの漏洩電流を見積もることができなかった。これは、通常のモデルがディラック・ウェルだけを考慮してＰＦ効果を無視しているためである。１９７９年のビンセント等（Ｖｉｎｃｅｎｔ ｅｔ ａｌ）による最初の理論の以来、ＰＦ効果を含めたフォノンに促進されるトラップ・トゥ・バンド・トンネリングのモデル化の多くの試みは、実際には、デバイスシミュレータを用いた実行には移されていない。１９７９年のビンセント等（Ｖｉｎｃｅｎｔ ｅｔ ａｌ）による研究は、接合における電界が深いレベル（中間ギャップ状態）の熱輻射の速度定数に大きな影響を及ぼすという理論的及び実験的の両方の証明を与えている。この影響は、フォノンにより促進されるトンネリング輻射（エミッション）のモデルで定量的に説明することができる。トンネリングは、障壁高さに非常に敏感であり、従ってＰＦ障壁降下によってかなり影響されるものと思われる。
【０００９】
１９９６年に本願発明の発明者は、ＰＦ障壁降下を厳密に考慮しかつ装置シミュレータにおける実行に適しているディラック・クーロン・トンネリング積分と呼ばれる、新しい量子力学的トンネリングによるキャリア発生−再結合（Ｇ−Ｒ）モデルを提出した。このＧ−Ｒモデルは、電界及び温度の全領域に対して一貫し成立する。高い電界では、主なメカニズムは、ＰＦ効果を含むトラップ・トゥ・バンド・フォノンに促進されるトンネリングであることが見出されている。低い電界では、モデルは、標準的なショックレー−リード−ホール（Shockley-Read-Hall(SRH)）熱Ｇ−Ｒのものに換算される。
【００１０】
しかしながら、ＰＦ効果を考慮した市販の装置シミュレータは、高い商業的価値にも関わらず、ディラック・クーロン・トンネリング積分の発表から時間が経過した現在でも、開発されていない。
【００１１】
（発明の開示）
本発明に係るシミュレーション装置は、ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合レートを決定するシミュレータであって、トンネリングが発生できるエネルギー範囲（ΔＥｎ）で割ったポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）の比に等しい値を有する変数Ｃを記憶する第１の手段と、変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分二階テイラー級数展開を実行する第２の手段と、ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する第３の手段と、ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる第４の手段と、ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる第５の手段と、ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる第６の手段と、ディラック・クーロン・トンネリング積分のテイラー級数展開を換算することによって得られた誤差関数に有理近似法を適用することにより導出された単指数関数を記憶する第７の手段と、前記単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生再結合レートを計算する第８の手段と、を備えていることを特徴とする。
上記のシミュレーション装置において、図１２に示した式（２６）で示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定してもよい。
上記のシミュレーション装置において、図１２に示した式（２６）で示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定してもよい。
上記のシミュレーション装置において、ポリシリコン薄膜トランジスタにおける漏洩電流を決定するようにしてもよい。
本発明に係る記録媒体は、ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合レートを決定するプログラムが記録された記録媒体であって、前記プログラムは、トンネリングが発生できるエネルギー範囲（ΔＥｎ）で割ったポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）の比に等しい値を有する変数Ｃを記憶する第１の手順と、変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分二階テイラー級数展開を実行する第２の手順と、ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する第３の手順と、ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる第４の手順と、ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる第５の手順と、ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる第６の手順と、ディラック・クーロン・トンネリング積分のテイラー級数展開を換算することによって得られた誤差関数に有理近似法を適用することにより導出された単指数関数を記憶する第７の手順と、前記単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる向上発生再結合レートを計算する第８の手順と、を実行することを特徴とする。
上記の記録媒体において、前記プログラムは、図１２に示した式（２６）で示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定してもよい。
上記の記録媒体において、前記プログラムは、図１２に示した式（２６）で示されるトンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生再結合レートを決定してもよい。
上記の記録媒体において、前記プログラムは、ポリシリコン薄膜トランジスタにおける漏洩電流を決定するようにしてもよい。
上記の記録媒体は、シミュレーション装置により読み取り可能であることが好ましい。
上記の記録媒体において、前記記録媒体は、シミュレーション装置により読み取り可能であってもよい。
本発明に係る半導体装置は、上記のシミュレーション装置あるいは上記の記録媒体によるシミュレーション結果に基づいて製造されたことを特徴とする。
本発明に係る半導体装置の製造方法は、上記のシミュレーション装置あるいは上記の記録媒体によるシミュレーションを行なうステップを含むことを特徴とする。
本発明の第１の形態によれば、本発明は、ディラック・クーロン・トンネリング積分を用いて、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されたキャリア発生−再結合の速度定数を決定する自動シミュレーション方法であって、
【００１２】
ポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）をトンネリング現象が生起するエネルギー範囲（ΔＥｎ）で割った値に変数Ｃを割り当てる段階；
【００１３】
変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分二階テイラー級数展開を実行する段階；
ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する段階；
ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる段階；
ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる段階；
ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる段階；ディラック・クーロン・トンネリング積分のテイラー級数展開を誤差関数に換算する段階；
有理近似法を誤差関数に適用することにより単指数関数に該誤差関数を換算する段階；及び
単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングによる促進される発生再結合の速度定数を計算する段階を具備する自動シミュレーション方法を提供する。
【００１４】
第２の形態によれば、本発明は、ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリアの発生−再結合レートを決定するシミュレータであって、
ポール−フレンケル障壁降下エネルギー（ΔＥｆｐ）をトンネリングが発生できるエネルギー範囲（ΔＥｎ）で割った値と同じである変数Ｃを記憶する手段；
変数ｖに値（Ｃ＋１）／２を割り当てかつ積分の変数ｕに対する最大値（ｕｍａｘ）を決定するためにｖに関してディラック・クーロン・トンネリング積分の二階テイラー級数展開を実行する手段；
ｕｍａｘに対する値がＣより小さいか、Ｃと１の間であるか、又は１より大きいかどうかを決定する手段；
ｕｍａｘがＣより小さいならばＣの値を変数ｖに割り当てる手段；
ｕｍａｘがＣと１の間であるならばｕｍａｘの値を変数ｖに割り当てる手段；
ｕｍａｘが１より大きいならば１の値を変数ｖに割り当てる手段；
ディラック・クーロン・トンネリング積分のテイラー級数展開を換算することによって得られた誤差関数に有理近似法を適用することにより導出された単指数関数を記憶する手段；及び
単指数関数を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリアの発生再結合レートを計算する手段
を備えているシミュレータを提供する。
【００１５】
理論的には可能であるが、今日利用可能な最速のコンピュータによっても、全てのトラップ・レベルに対するディラック・クーロン・トンネリング積分を解くための数値積分法を用いることは、多大な計算時間を費やすであろう。それに対して、本発明は、十分に実用的なレベルまで、計算時間を短縮することができる上、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進される発生−再結合の速度定数を十分に正確に求める方法を提供する。
【００１６】
（発明の好ましい実施の形態）
本発明の実施例を更なる例によりかつ添付した図面を参照してここに詳細に記述する。
【００１７】
図９のＥｑｎ．（１）として与えられた、ディラック・クーロン・トンネリング積分から開始して、積分は、Ｅｑｎ．（２）として示される形式で表現することが可能である。Ｅｑｎ．（３）に示された簡略化を適用することは、Ｅｑｎ．（４）へ導く。Ｅｑｎ．（４）は、関数ｆ（ｕ）をＥｑｎ．（６）のように定義すると、Ｅｑｎ．（５）を与えるべく更に簡略化することができる。
【００１８】
Ｅｑｎ．（５）の式に対する大部分の寄与は、関数ｆ（ｕ）が最も大きい場合の状態から導かれる。この状態は、具体的に事例１：電界が低い場合；事例２：電界が中間である場合及び事例３：電界が高い場合、の異なる特性を有する３つの場合について考慮されるべきである。これら３つの異なる状態は、図２、３及び４にそれぞれ示されている。
【００１９】
図２は、ΔＥｎ＝０．５ｅＶに対するＦ＝１×１０７Ｖｍ−１の低い電界値（Ｆ）に基づくものである。Ｃでｆ（ｕ）は最大値となり、Ｃにおいてｅｘｐ[f(u)]に対して最大の寄与を与える。
【００２０】
図３は、ΔＥｎ＝０．５ｅＶに対するＦ＝７×１０７Ｖｍ−１の中間の電界値（Ｆ）に基づくものである。Ｃ〜１の間でｆ（ｕ）は最大値となり、Ｃ〜１の間でｅｘｐ[f(u)]に対して最大の寄与を与える。
【００２１】
図４は、ΔＥｎ＝０．５ｅＶに対するＦ＝１×１０８Ｖｍ−１の高い電界値（Ｆ）に基づくものである。１でｆ（ｕ）は最大値となり、１でｅｘｐ[f(u)]に対して最大の寄与を与える。
【００２２】
実際には事例２を考慮することが都合よい。すなわち、Ｃと１の間の最大値ｆ（ｕ）に対するｕｍａｘを決定することである。ｕｍａｘがＣよりも小さいならば、事例１の状態に合致する。ｕｍａｘがＣよりも大きいならば、事例３の状態に合致する。テイラー級数展開を用いて、ここでｕｍａｘが発生するであろう適当な推定としてν＝（Ｃ＋１）／２のような、νに関する二階級数展開によりｆ（ｕ）を近似することができる。そこでＥｑｎ．（７）が導出され、ｆ（ν）がＥｑｎ．（８）で示されかつｆ’（ν）及びｆ’’（ν）がＥｑｎ．（９）及びＥｑｎ．（１０）でそれぞれ示されることを想定する。更に、これは、ｆ（ｕ）をＥｑｎ．（１１）のように表わすことができる。
【００２３】
Ｅｑｎ．（１１）からｆ（ｕ）は、定常点を得るために、一次微分し、かつ式をゼロに等しくすることができ、そこでｕｍａｘに対する値を得るためにＥｑｎ．ｓ（１２）に従う。ｕｍａｘのこの値がＣよりも小さいならば、事例１が存在する。次いで、それがｆ（ｕ）が最大値となるところで、ν＝Ｃに設定することが許される。次いで、ν＝Ｃに関して二階テイラー級数展開が実行される。必要な式の全てが設定（確立）されたので、Ｃに関してｆ（ｕ）の近似二階展開を得るために、ｕｍａｘがＣよりも小さい場合にシミュレータにおいてν＝Ｃに設定することが必要なだけである。
【００２４】
ｕｍａｘがＣと１の間であるならば、事例２が存在する。この状態では、ｕｍａｘに関してｆ（ｕ）の近似二階展開を得るために、シミュレータにおいてν＝ｕｍａｘに設定することが必要なだけである。ここで、勿論、ν＝ｕｍａｘは、（Ｃ＋１）／２に等しいことをもはや想定しない。
【００２５】
ｕｍａｘが１よりも大きいならば、事例３が存在する。この状態では、１に関してｆ（ｕ）の近似二階展開を得るために、シミュレータにおいてν＝１に設定することが必要なだけである。
【００２６】
決定されたνの適切な値により、Ｅｑｎ．（１１）は、ＡＩ、ＡＩＩ及びＡＩＩＩをＥｑｎ．（１４）、Ｅｑｎ．（１５）及びＥｑｎ．（１６）とすれば、Ｅｑｎ．（１３）のように簡略化することができる。
【００２７】
Ｅｑｎ．（１３）の二乗を完了することは、Ｅｑｎ．（１７）に導き、そしてＥｑｎ．（１７）をＥｑｎ．（５）に代入することにより、Ｅｑｎ．（１８）を与える。次に、ｔはＥｑｎ．（１９）により表わされ、ｕ＝Ｃ及びｕ＝１の場合には、ｔ１及びｔｕは、それぞれ、Ｅｑｎ．（２０）及びＥｑｎ．（２１）となる。ｄｕは、Ｅｑｎ．（２２）によって示される。
【００２８】
Ｅｑｎ．（１８）へのＥｑｎ．ｓ（１９−２２）の代入により、Ｅｑｎ．（２３）が得られる。Ｅｑｎ．（２４）は、既知でありかつその有理近似は、ｔ、ａ１、ａ２、ａ３、ａ４、ａ５及びｐを用いて表わせば、Ｅｑｎ．（２５）に示されたような関数ｅｒｆ（ｘ）を与える。
【００２９】
Ｅｑｎ．（２４）から導かれた本発明の実施例から、トンネリング積分が最終的に導出され、ＡＩ、ＡＩＩ、ＡＩＩＩ、ｔｌ、ｔｕ、ｆ（ｖ）、ｆ’（ｖ）、ｆ’’（ｖ）、Ａ、Ｂ、Ｃ、及びＤを用いれば、Ｅｑｎ．（２６）のように表現される。事例１、２及び３ににおけるｖの値は、ｖ＝（Ｃ＋１）／２に対するｕｍａｘのようにＥｑｎ．（２６）に対して求められる。勿論、ｕｍａｘは、事例１、２及び３のどれを適用するかを決定するためにまず解かれる。
【００３０】
（ｔｕ＞０かつｔｌ＜０）又は（ｔｕ＜０かつｔｌ＞０）ならば、Ｅｑｎ．（２７）に示すように、Ｅｑｎ．（２６）において追加項をそれぞれ加算又は減算すべきである。
【００３１】
本発明は、ディラック・クーロン・トンネリング積分を用いて半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合の速度定数を決定するための自動シミュレーション方法の商業的かつ実行も容易である。更に、本発明は、半導体装置におけるトラップ・トゥ・バンド・トンネリングにより促進されるキャリア発生−再結合レートの自動モデリングにおける高レベルの正確さを提供することができる。方法は、二次元有限要素パッケージで実現することができる。
【００３２】
本発明は、テイラー級数展開及び一つ又はそれ以上の誤差関数への換算という手法を用いて、低電界から高電界領域の特性を利用する。有理近似は、単指数関数への換算を提供するように誤差算数に適用される。本発明に係る方法は、計算のオーバーフローをもたらす指数関数における高次項の無視することを可能にする。図５に示すように、これはより広い範囲を計算可能にする。
【００３３】
本発明の方法は、低い、中間の及び高い電界の間のスムーズな遷移を確保するために、適切な積分の制限を容易に利用することを可能にする。積分の制限の通常の簡略化を回避することによって、低電界から高電界の領域における不連続性を取り除くことの効果を図６に示す。
【００３４】
図７は、標準ＳＲＨモデル（電界向上なし）及びハークス等（Ｈｕｒｋｘ ｅｔ ａｌ）による１９９２年モデルと比較してｎ−チャネル・ポリシリコンＴＦＴに対する本発明の手法を用いた実施の結果を示す。本発明によれば、注目すべきことに、低い電界値（ＶＤＳ＝０．１Ｖにおける図８を参照）における漏洩電流をより正確に見積もることが可能である。
【図面の簡単な説明】
【図１】  ＴＦＴにおける漏洩電流を示すグラフである。
【図２】  低い電界状態を示す二つのグラフである。
【図３】  中間の電界状態を示す二つのグラフである。
【図４】  高い電界状態を示す二つのグラフである。
【図５】  本発明のパフォーマンスを示すグラフである。
【図６】  本発明のパフォーマンスを示すグラフである。
【図７】  本発明のパフォーマンスを示すグラフである。
【図８】  本発明のパフォーマンスを示すグラフである。
【図９】  本発明の実施例を説明することにおいて有用な式のリストである。
【図１０】  本発明の実施例を説明することにおいて有用な式のリストである。
【図１１】  本発明の実施例を説明することにおいて有用な式のリストである。
【図１２】  本発明の実施例を説明することにおいて有用な式のリストである。
【図１】
0003991683.tif 000014
【図２】
0003991683.tif 000015
【図３】
0003991683.tif 000016
【図４】
0003991683.tif 000017
【図５】
0003991683.tif 000018
【図６】
0003991683.tif 000019
【図７】
0003991683.tif 000020
【図８】
0003991683.tif 000021
【図９】
0003991683.tif 000022
【図１０】
0003991683.tif 000023
【図１１】
0003991683.tif 000024
【図１２】
0003991683.tif 000025