(57)【特許請求の範囲】
【請求項１】
Ａ．集積回路（１０）に形成され、互いに相互接続する個別部を有する機能回路（ＭＭ１、ＭＭ２、ＭＭ３）と、
Ｂ．前記集積回路に形成され、テスト信号を伝送し、当該集積回路の外部からアクセス可能な、テストリード（ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳ）のテストバスと、
Ｃ．前記集積回路に形成されたテストポート（ＴＡＰ１、ＴＡＰ２、ＴＡＰ３、ＴＡＰ４）であって、各テストポートは前記機能回路の少なくとも１部と関連し且つテストリードに接続されるインタフェースリード（１１）を有する、テストポートと、
Ｄ．各テストポートはまた、テストポートがテストバスと通信のために選択されているかどうかを指示する出力選択信号を伝送する選択出力リード（ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）と、テストポートがテストバスと通信可能かどうかを指示するイネーブル入力信号を受信するためのイネーブル入力リード（ＥＮ１、ＥＮ２、ＥＮ３、ＥＮ４）を有する、ことを特徴とする集積回路。
【請求項２】
Ｃにおける機能回路の少なくとも１部がメガモジュール（ＭＭ１、ＭＭ２、ＭＭ３）であり、１つのテストポート（ＴＡＰ１、ＴＡＰ２、ＴＡＰ３、ＴＡＰ４）がメガモジュールと関連している、請求項１に記載の集積回路。
【請求項３】
テストリードがテストデータ入力リード（ＴＤＩ）、テストデータ出力リード（ＴＤＯ）、テストクロックリード（ＴＣＫ）、テストモード選択リード（ＴＭＳ）そしてテストリセットリード（ＴＲＳＴ）である、請求項１に記載の集積回路。
【請求項４】
集積回路に形成され、テストリードに接続されたテストインタフェースリードと、各テストポートの選択出力リードに接続された選択入力リードと、各テストポートのイネーブル入力リードに接続されたイネーブル出力リードとを有するリンキングモジュール（２１）を含む、請求項１に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には電子集積回路の機能性の評価に関し、特に集積回路内のテストアクセスポート（ＴＡＰ）の制御および設計における改良に関する。
【０００２】
【従来の技術】
ＩＥＥＥ規格のテストアクセスポートおよび境界走査アーキテクチャ（ＩＥＥＥ  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅ）（ＩＥＥＥ  ＳＴＤ  １１４９．１）は、公知のＩＥＥＥのテスト規格であり、この規格は、集積回路（ＩＣ）内のレジスタを走査するための走査アクセスを提供しており、その内容は、ここで参照して本明細書に取り込むこととする。図１２は、１１４９．１テスト論理の概略図である。このテスト論理は、ＴＡＰ制御装置１２０と、命令レジスタと、複数のテストデータレジスタとを含む。ＴＡＰ制御装置は、テストモード選択（ＴＭＳ）ピンと、テストクロック（ＴＣＫ）ピンと、テストリセット（ＴＲＳＴ* ）ピンと、に接続されている。ＴＡＰ制御装置は、ＴＣＫおよびＴＭＳ上の制御入力に応答して、テストデータ入力（ＴＤＩ）ピンおよびテストデータ出力（ＴＤＯ）ピンを経て、命令レジスタまたはデータレジスタを通るデータを走査する。ＴＲＳＴ* は、テスト論理、すなわちＴＡＰ制御装置、命令レジスタ、およびデータレジスタを、リセットまたは初期化するために用いられるオプションのピンである。命令レジスタおよびデータレジスタへの入力は、共に直接ＴＤＩ入力ピンに接続されている。命令レジスタおよびデータレジスタの出力は、ＴＤＯピンに対して多重化される。命令レジスタの走査中に、ＴＡＰ制御装置は、マルチプレクサ１２１をして、命令レジスタをＴＤＯ上に出力せしめる。命令レジスタ内で走査された命令は、後のデータレジスタ走査動作中に複数のデータレジスタのどの１つが走査されるかを選択する。ＴＡＰ制御装置が命令レジスタまたはデータレジスタを通るデータを走査しつつある時、それはＴＤＯピンからデータを出力するための出力段を使用可能にする制御信号を出力し、そうでなければＴＡＰ制御装置は該出力段を使用不能にする。
【０００３】
図１３は、それぞれのＩＣが図１２のＴＡＰ制御装置、命令レジスタ、およびデータレジスタを含む４つのＩＣが、どのようにして、直列データ転送（ＴＤＩ、ＴＤＯ）および並列制御（ＴＭＳ、ＴＣＫ）のためにボードレベルにおいて接続されるかを示す。
【０００４】
図１４は、図１２のＴＡＰ制御装置の動作の状態図を示す。このＴＡＰ制御装置は、ＴＣＫによりクロックされ、ＴＭＳ入力に応答して、その状態間で遷移する。ＴＭＳの論理状態は、図１４の状態を接続する経路のそばに示されている。テスト論理リセット状態は、ＴＡＰ制御装置が、パワーアップリセット信号や、ＴＲＳＴ* 上の低レベルや、または適切なＴＭＳ入力シーケンスに応答した場合に生じる。ＴＡＰ制御装置は、テスト論理リセット状態から、テスト実行／アイドル状態へ遷移しうる。ＴＡＰ制御装置は、テスト実行／アイドル状態から、ＤＲ（データレジスタ）走査選択状態へ遷移しうる。ＴＡＰ制御装置は、ＤＲ走査選択状態から、データレジスタ走査動作へ、またはＩＲ（命令レジスタ）走査選択状態へ遷移しうる。もしこの遷移が、データレジスタ走査動作へのものであれば、ＤＲ捕獲状態を経てのＴＡＰ制御装置の遷移が、並列データを選択されたデータレジスタ内へロードし、次に、選択されたデータレジスタをＤＲシフト状態中にＴＤＩからＴＤＯへシフトさせる。このデータレジスタシフト動作は、ＤＲエグジット１状態を経てＤＲ休止状態へ遷移することにより休止せしめられ、ＤＲエグジット２状態を経てＤＲシフト状態へ復帰することにより再開されうる。データレジスタシフト動作の終了時には、ＴＡＰ制御装置は、ＤＲ更新状態を経てデータレジスタからの新しい並列データを更新（出力）し、それによりデータレジスタ走査動作を完了する。ＴＡＰ制御装置は、ＤＲ更新状態から、テスト実行／アイドル状態へ、またはＤＲ走査選択状態へ遷移しうる。
【０００５】
ＤＲ走査選択状態からＩＲ走査選択状態へ入れば、ＴＡＰ制御装置は、テスト論理リセット状態へ、または命令レジスタ走査動作へ遷移しうる。もしこの遷移が、命令レジスタ走査動作へのものであれば、データレジスタ走査動作の諸状態と類似して、ＩＲ捕獲、ＩＲシフト、オプションのＩＲ休止、およびＩＲ更新の諸状態が与えられる。ＩＲ更新状態からの次の状態遷移は、テスト実行／アイドル状態またはＤＲ走査状態へのものでありうる。もしＴＡＰ制御装置が、ＩＲ走査選択状態から、テスト論理リセット状態へ遷移すれば、ＴＡＰ制御装置は、リセット信号を出力して、命令レジスタおよびデータレジスタをリセットまたは初期化する。
【０００６】
図１５は、図１２のＴＡＰ制御装置の状態遷移がＴＣＫの立上り端において起こり、諸動作が、ＴＡＰ制御装置が与えられた状態にある間の、ＴＣＫの立上り端または立下り端において起こることを示している。
【０００７】
今後参照されるＴＡＰという用語は、ＴＡＰ制御装置と、命令レジスタと、テストデータレジスタと、図１２に示されている一般的タイプのＴＤＯ多重化と、を含むが、ここで詳述される本発明の新しい特徴によって図１２とは異なっていることが理解されよう。１１４９．１規格は、ＩＣ毎に１つのＴＡＰのみが存在するであろうことを理解した上で発展せしめられた。今日では、ＩＣは多重ＴＡＰを含みうる。この理由は、ＩＣが、埋込み形メガモジュールコア（ｅｍｂｅｄｄｅｄ  ｍｅｇａｍｏｄｕｌｅ  ｃｏｒｅ）を用いて設計され、それらのメガモジュールコアが自身のＴＡＰを含むからである。メガモジュールは、ＤＳＰのような完全な回路機能であり、それ自身のＴＡＰを有し、ＩＣ内の部分回路として、または孤立ＩＣとして用いることができる。多重メガモジュールを含むＩＣは、従って、多重ＴＡＰを有する。
【０００８】
図１の例には、４つのＴＡＰを含むＩＣ１０が示されている。ＴＡＰ１は、図示されているように、境界走査レジスタ（ＢＳＲ）に接続されて、１１４９．１規格の従来のボードレベルの相互接続テスト機能を与える。ＴＡＰ１はまた、メガモジュールの外部に存在するＩＣ内の他の回路にも接続されうる。ＴＡＰ２は、メガモジュールＭＭ１の一体部分である。同様にして、ＴＡＰ３およびＴＡＰ４は、メガモジュールＭＭ２およびＭＭ３の一体部分である。図１のそれぞれのＴＡＰは、制御（ＴＭＳ、ＴＣＫ、およびＴＲＳＴ）信号およびデータ（ＴＤＩおよびＴＤＯ）信号の転送のための、従来の１１４９．１規格のＴＡＰを含む。しかし、１１４９．１規格は、ＩＣの内部に１つのＴＡＰのみが含まれるように、かつ、１１４９．１テストバス１３を経ての外部テスト制御装置への接続のために、この１つのＴＡＰが、該ＩＣの外部から該ＩＣの端子（またはピン）においてアクセスされうるように、設計されている。
【０００９】
【発明が解決しようとする課題】
従って、ＩＣの全てのＴＡＰが、外部１１４９．１規格のテストバスから、単一の外部的にアクセス可能な１１４９．１規格のＴＡＰインタフェースを経て、制御され、またアクセスされうるアーキテクチャを提供することが望ましい。
【００１０】
【課題を解決するための手段】
本発明は、複数のＴＡＰが、単一の１１４９．１規格のＴＡＰインタフェースから選択的にアクセスされ、かつ制御されることを可能にするアーキテクチャを提供する。本発明はさらに、複数のＴＡＰの任意の選択された１つを経ての、単一のレジスタへのアクセスを提供する。本発明はさらに、ＴＡＰ制御装置による状態マシン制御が、所望の状態に同期して該状態マシンを駆動する外部的に発生せしめられたオーバライド信号により選択的にオーバライドされうる、前記ＴＡＰ制御装置を提供する。本発明はさらに、外部データ経路を選択するためにデコードされうるＴＡＰ命令を提供する。また、本発明によれば、単一の１１４９．１規格ＴＡＰインタフェースからの諸ＴＡＰへの順次アクセスは、異なるＴＡＰに関連するテスト動作が時間的に互いにオーバラップすることを許容する。
【００１１】
【発明の実施の形態】
図２は、本発明による典型的なＩＣを示し、このＩＣは、選択（ＳＥＬ１ないしＳＥＬ４）信号およびイネーブル（ＥＮ１ないしＥＮ４）信号によりそれぞれのＴＡＰに結合せしめられる、またＴＤＩ、ＴＣＫ、ＴＭＳ、ＴＲＳＴ* 、およびＴＤＯの諸ピンを含む外部的にアクセス可能な１１４９．１規格のＴＡＰインタフェース２０に結合せしめられるＴＡＰリンキングモジュール（ＴＬＭ）２１を含む。これらのＴＡＰは、ＴＣＫおよびＴＭＳピンに接続され、またＴＬＭからのリセット出力に接続されている。ＳＥＬ１信号ないしＳＥＬ４信号は、これらのＴＡＰからＴＬＭへ出力され、ＥＮ１信号ないしＥＮ４信号は、ＴＬＭからこれらのＴＡＰへ出力される。それぞれのＴＡＰの選択信号は、その命令レジスタ内へ走査して入力された特殊命令に応答して出力される。この命令は、ＴＡＰからの選択出力を高レベルにセットし、これはＴＬＭが、ＩＣのＴＤＩピン２６とＴＤＯピン２７との間のデータレジスタ走査経路として選択されるようにする。ＴＤＩからＴＤＯへのデータをＴＬＭ内へ捕獲し、次にデータをＴＤＩからＴＤＯへＴＬＭを経てシフトさせるために、従来のデータレジスタ走査動作が用いられる。そのようなＴＬＭ走査動作中には、ＴＬＭからのＴＬＭ選択出力信号が、ＴＬＭのＴＤＯ出力２５から、マルチプレクサ３ＳＭＵＸを経て、ＩＣのＴＤＯ出力２７に至る接続を作る。また、ＴＬＭ走査動作中には、現在使用可能にされているＴＡＰからのイネーブル出力（イネーブル１、２、３、４の１つ）が、ＯＲゲート２９を経て、（３ＳＭＵＸ内の）ＴＤＯ出力バッファを使用可能にする。これは、図１２における出力段の使用可能化に類似している。ＴＬＭ走査動作に続いて、ＴＬＭは、ＥＮ１信号ないしＥＮ４信号をＴＡＰへ出力し、かつＴＡＰＳＥＬ０信号およびＴＡＰＳＥＬ１信号をマルチプレクサ２３へ出力して、ＴＡＰのリンク構成を確立する。ＴＬＭ内へ走査して入力されたデータは、アクティブであるべき、４つの出力ＥＮ１ないしＥＮ４の１つを選択し、対応する１つのＴＡＰを使用可能にする。また、ＴＡＰＳＥＬ０信号およびＴＡＰＳＥＬ１信号、およびＴＬＭ選択信号は、使用可能にされたＴＡＰのＴＤＯ（ＴＤＯ１ないしＴＤＯ４の１つ）を、ＩＣのＴＤＯピン２７に接続する。
【００１２】
この説明から、ＴＬＭ２１が、ＩＣの１１４９．１規格テストピンを経てアクセスされるべき１つのＴＡＰを、選択的に使用可能にするために動作しうることがわかる。使用可能にされたＴＡＰに結合せしめられている回路（ＢＳＲ、ＭＭ１、ＭＭ２、ＭＭ３）は、従って、１１４９．１規格テストピンから直接アクセスされうる。現在使用可能にされているＴＡＰは、ＴＬＭ２１を選択して走査することができ、ＴＬＭ２１はそれに続いて、別のＴＡＰを選択して走査する。別のＴＡＰが使用可能にされる時、前に使用可能にされたＴＡＰは使用不能にされ、それはＴＬＭにより再び使用可能にされるまで、その状態に留まる。ＴＡＰへのＥＮ１ないしＥＮ４の入力は、多くの方法によりＴＡＰを使用可能にし、または使用不能にしうる。例えば、ＥＮ１ないしＥＮ４の入力は、単にＴＣＫをゲートオンおよびオフするために用いられうる。あるいは、また好ましくは、ＥＮ１ないしＥＮ４の入力は、ＴＡＰを、使用不能にされた時、テスト実行／アイドル状態に保持するように、ＴＡＰ制御装置状態マシンの設計内に含めることができる。ＥＮ１ないしＥＮ４の信号の、この好ましい使用方法は、図９Ａおよび図９Ｂに関連して以下に説明される。
【００１３】
図３は、ＴＬＭ２１の１つの回路例の具体化を示す。この回路は、ＴＬＭ  ＴＡＰ制御装置３１と、２ビットシフトレジスタと、デコード論理と、リンク更新レジスタと、を含む。ＴＬＭ−ＴＡＰ制御装置３１は、常に使用可能にされていて、ＴＣＫピンおよびＴＭＳピン上のテストバスプロトコルに従い、すなわち、ＴＬＭ−ＴＡＰ制御装置は常に、ＴＣＫピンおよびＴＭＳピンに接続された１１４９．１規格テストバス１３の状態に同期される。しかし、ＴＬＭ−ＴＡＰ制御装置の出力（すなわち、ＴＬＭ−ＤＲシフト、ＴＬＭ−ＤＲクロック、ＴＬＭ−ＤＲ更新、およびＴＬＭ−選択）は、現在使用可能にされているＴＡＰからの選択入力（ＳＥＬ１ないしＳＥＬ４）が高レベルである場合に限って、データレジスタ走査動作中に使用可能にされるのみである。
【００１４】
もし現在使用可能にされているＴＡＰが、高レベルの選択入力を、ＳＥＬ１ないしＳＥＬ４の１つに入力すれば、ＴＬＭ  ＴＡＰ制御装置３１は、ＴＣＫおよびＴＭＳに応答して、ＴＬＭ−ＤＲシフト、ＴＬＭ−ＤＲクロック、およびＴＬＭ選択上へ制御を出力し、２ビットシフトレジスタを通るデータを捕獲し、またシフトし、次に、ＴＬＭ−ＤＲ更新制御を出力して、シフトレジスタからリンク更新レジスタへのデコードされた出力を更新する。この捕獲、シフト、および更新動作は、ＩＥＥＥ  ＳＴＤ  １１４９．１規格に教示された、公知のＴＡＰ制御装置の走査動作であり、その図５−１および図５−７に示されている。この走査動作中に、ＴＬＭ−ＴＡＰ制御装置は、ＴＬＭ−選択制御を出力して、ＴＬＭ２１のＴＤＯ出力を、図２の３ＳＭＵＸを経て、ＩＣのＴＤＯピン２７に結合させる。また、この走査動作中に、使用可能にされたＴＡＰにより３ＳＭＵＸの出力（イネーブル１ないしイネーブル４の１つ）が起動され、ＩＣのＴＤＯピン２７上にデータを出力する。リンク更新レジスタからのデータは、ＥＮ１ないしＥＮ４、および、ＴＡＰＳＥＬ０およびＴＡＰＳＥＬ１、として出力され、所望のＴＡＰと、ＩＣのＴＤＯピン２７へのそのＴＤＯ接続（ＴＤＯ１ないしＴＤＯ４の１つ）とを使用可能にする。イネーブル信号ＥＮ１ないしＥＮ４のアクティブな１つは、選択信号ＳＥＬ１ないしＳＥＬ４の対応する１つを、ＡＮＤゲート３３ないしＡＮＤゲート３６の１つにおいて認定し、それにより、ＳＥＬ１ないしＳＥＬ４の対応する１つは、ＯＲゲート３７を経てＴＬＭ−ＴＡＰ制御装置へ入力されうる。使用不能にされたＴＡＰからの選択信号は、イネーブル信号ＥＮ１ないしＥＮ４のイナクティブなものに関連するＡＮＤゲートによりゲートオフされる。２ビットシフトレジスタからのデコードは、ＴＡＰ１、ＴＡＰ２、ＴＡＰ３、またはＴＡＰ４のそれぞれが、２０における１１４９．１規格ピンから、個々に選択され、アクセスされ、制御され、また走査されることを可能にする。
【００１５】
典型である図４は、ＴＬＭ−ＴＡＰ制御装置３１の詳細図を示す。このＴＬＭ−ＴＡＰ制御装置は、図１２の従来の１１４９．１規格ＴＡＰ制御装置１２０を含み、ＴＬＭ−ＴＡＰ制御装置のＴＬＭ選択、ＴＬＭ−ＤＲクロック、ＴＬＭ−ＤＲシフト、およびＴＬＭ−ＤＲ更新の諸出力を使用可能にし、または使用不能にするためにゲートする。パワーアップリセットの後、１１４９．１規格ＴＡＰ制御装置１２０は、常に１１４９．１規格テストバスの状態に同期せしめられる。図３のＡＮＤゲート３８の出力信号３９は、１１４９．１規格ＴＡＰ制御装置１２０の、従来はＴＲＳＴ* 信号が接続されていた入力ノード１２３に接続されることに注意すべきである（図１２と対比されたい）。１１４９．１規格ＴＡＰ制御装置の従来の出力は、ＯＲゲート４１および４３と、ＡＮＤゲート４５および４７と、によりゲートオフされるので、ＯＲゲート３７（図３）からのＳＥＬ入力が低レベルである間に行われるデータレジスタ走査中は、ＴＬＭのシフトレジスタおよびリンク更新レジスタの状態は妨害されない。ＳＥＬが低レベルである間、ＴＬＭ選択およびＴＬＭ−ＤＲクロックは高レベルであり、ＳＥＬが低レベルである間、ＴＬＭ−ＤＲ更新およびＴＬＭ−ＤＲシフトは低レベルである。これらの出力条件は、従来の１１４９．１規格ＴＡＰ制御装置１２０が、データレジスタ走査が行われていない時に、類似した信号タイプ（すなわち、選択、ＤＲクロック、ＤＲシフト、ＤＲ更新）により出力したものと一致する。ＳＥＬ入力が高レベルである時、ＴＬＭ−ＴＡＰ制御装置からのゲートされた出力は、従来の１１４９．１規格ＴＡＰ制御装置の出力に続いて行われる。ＴＬＭ−ＴＡＰ制御装置からのリセット出力は、ＩＣ内のＴＡＰへ、従来の１１４９．１リセット規格信号を出力するために、常に使用可能にされている。ＴＬＭ−ＴＡＰ制御装置は、全ての他のＴＡＰを超えるリセット権限を有するので、ＩＣ内のマスタＴＡＰ制御装置と見ることができる。
【００１６】
ＴＬＭ−ＴＡＰ制御装置が、パワーアップリセット回路により、またはＴＲＳＴ* ピンの起動により、または適切なＴＭＳシーケンスにより、リセットされた（すなわち、強制的に図１４のテスト論理リセット状態にされた）時は、それはリセット信号を出力する。パワーアップリセット回路、またはＴＲＳＴ* 信号は、ＡＮＤゲート３８（図３参照）の出力３９を低レベルに駆動し、それにより、強制的にテスト論理リセット状態にすることができる。ＴＭＳ上の適切な論理的１のシーケンスもまた、ＴＬＭ−ＴＡＰ制御装置を、テスト論理リセット状態にしうる（図１４参照）。ＴＬＭ２１に対し内部的にリセット信号は、リンク更新レジスタに、ＥＮ１および適切なＴＡＰＳＥＬ０およびＴＡＰＳＥＬ１制御（図３参照）をロードし、ＴＤＩピン２６と３ＳＭＵＸと（図２参照）の間のＴＡＰ１を使用可能にし、かつリンクさせる。制御装置３１がテスト論理リセット状態にある時は、テスト論理リセット状態において従来の１１４９．１規格ＴＡＰ制御装置１２０からの選択出力が高レベルになるので、ＴＬＭ選択は高レベルへ駆動される。ＴＬＭ選択が高レベルになると、ＭＵＸ２３の出力は、３ＳＭＵＸを経てＴＤＯピン２７に接続される。最初にＴＡＰ１がアクティブであるように選択すると、ＩＣはテストバス１３にとって、１１４９．１規格に記載されている１ＴＡＰ形ＩＣと同様に動作しているように見える。ＴＡＰ１の最初の選択に続いて、ＴＡＰ１はＴＬＭを選択することができ、次に、ＴＬＭは走査されて、アクティブＴＡＰとなるべきＩＣ内の他のＴＡＰを選択する。ＴＬＭ２１に対し外部的に、リセット信号は、全てのＴＡＰを、図１４のテスト論理リセット状態へ初期化する。
【００１７】
図５は、本発明によるもう１つの例のＩＣを示し、このＩＣは、図２と同様にＴＡＰ、１１４９．１規格テストピン、およびマルチプレクサに結合せしめられた、ＴＡＰリンキングモジュール（ＴＬＭ５１）を含む。さらに、ＴＬＭ５１は、リンク制御（ＬＣ２ないしＬＣ４）信号により、ＴＡＰ２ないしＴＡＰ４に結合せしめられる。ＴＬＭ５１の動作は、図２のＴＬＭ２１と同様であるが、以下の点は除外される。（１）ＴＬＭ５１には、ＩＣ内の１つより多くのＴＡＰを一時に使用可能にするデータをロードでき、（２）ＴＬＭ５１は、諸ＴＡＰを、ＴＤＩ２６のピンと、ＴＤＯ２７のピンとの間の、単一走査経路内におけるさまざまな配置で互いにリンクさせることを可能にするリンク制御を、諸ＴＡＰへ出力する。選択された多重ＴＡＰのリンキングおよび使用可能化は、ＴＡＰに関連する回路（ＢＳＲ、ＭＭ１、ＭＭ２、ＭＭ３）を、同時にアクセスされうるようにする。
【００１８】
図５においては、ＴＡＰ２ないしＴＡＰ４が、多重走査入力を有することがわかる。特に、ＴＡＰ２ないしＴＡＰ４は、以下の走査入力を有する。ＴＡＰ２はＴＤＩピン２６およびＴＤＯ１を有し、ＴＡＰ３はＴＤＩピン２６、ＴＤＯ１、およびＴＤＯ２を有し、ＴＡＰ４はＴＤＩピン２６、ＴＤＯ１、ＴＤＯ２、およびＴＤＯ３を有する。これは、使用可能にされた諸ＴＡＰを、さまざまな方法で互いに直列に連結しうるようにするためである。例えば、ＴＡＰ１およびＴＡＰ４は、同時に使用可能にされ、かつＴＤＩ２６とＴＤＯ２７との間の直列経路内へリンクされうる。この配置においては、ＴＡＰ１およびＴＡＰ４は、ＴＡＰ２およびＴＡＰ３が使用不能にされている間のテストに、いっしょに参加しうる。ＴＡＰ２ないしＴＡＰ４への、リンク制御信号ＬＣ２ないしＬＣ４は、これらのＴＡＰに対する適切な走査入力を選択し、ＴＡＰ間に特定の直列リンクを作る。ＴＬＭ５１は、ＴＤＩ２６とＴＤＯ２７との間に、以下のＴＡＰリンキング配置を与えうる。
ＴＡＰ１のリンク：  ＴＡＰ１、ＴＡＰ１および２、ＴＡＰ１および３、ＴＡＰ１および４、ＴＡＰ１、２、および３、ＴＡＰ１、２、および４、ＴＡＰ１、２、３、および４、ＴＡＰ１、３、および４
ＴＡＰ２のリンク：  ＴＡＰ２、ＴＡＰ２および３、ＴＡＰ２および４、ＴＡＰ２、３、および４
ＴＡＰ３のリンク：  ＴＡＰ３、ＴＡＰ３および４
ＴＡＰ４のリンク：  ＴＡＰ４
【００１９】
ＴＡＰ毎の走査入力が多くなると、可能なリンキング配置も多くなる。例えば、ＴＡＰ３は、走査入力として、図５に示されているもののほかにＴＤＯ４をも有しうる。図５のＴＡＰの多重走査入力に関連する多重化回路は、わかりやすくするために図５には示されていないが、後に図８に関連して例を説明する。
【００２０】
図６は、ＴＬＭ５１の１つの回路例の具体化を示す。このＴＬＭ５１は、図３のＴＬＭ２１と同様であるが、以下の点は除外される。（１）多重ＴＡＰをリンクするに要する追加のデコードにより、シフトレジスタはより長く、（２）デコード回路およびリンク更新レジスタは、リンク制御ＬＣ２ないしＬＣ４のために追加の出力を供給し、（３）全ての使用可能にされ、かつリンクされたＴＡＰからの選択入力は、対応するアクティブイネーブル信号により認定されて、ＡＮＤゲートおよびＯＲゲート３３ないし３７を経てＴＬＭ  ＴＡＰ制御装置３１へ入力される。
【００２１】
図７の例は、図２のＴＡＰ４の設計の一部を示す。図２の他のＴＡＰは、類似して設計されうる。ＴＡＰ制御装置７１は、ＴＬＭ２１からのＥＮ４信号のための入力を含み、この信号はＴＡＰ制御装置７１を使用可能にし、または使用不能にするために用いられる。また、ＴＡＰ制御装置７１は、全てのＴＡＰの全体的リセットを行う、ＴＬＭ２１からのリセット出力に接続された入力７３を有する。ＴＡＰ４の命令レジスタデコードは、ＴＬＭ２１へのＳＥＬ４出力を含む。また、ＳＥＬ４出力を高にセットしてＴＬＭ２１の走査アクセスを可能にすることを許容する命令が供給される。
【００２２】
図８の例は、図５の設計をサポートするために、ＴＡＰ４の走査入力上へ多重化されるＴＤＩピン２６、ＴＤＯ１、ＴＤＯ２、およびＴＤＯ３を示す。図５の他のＴＡＰの走査入力は、類似して多重化される。この例においては、４：１マルチプレクサ８１が、２つのリンク制御信号ＬＣ４ＡおよびＬＣ４ＢによりＴＬＭ５１に接続され、いずれの走査入力（ＴＤＩピン２６、ＴＤＯ１、ＴＤＯ２、またはＴＤＯ３）がＴＡＰのＴＤＩ入力に接続されるかを制御する。
【００２３】
図９Ａは、図２および図５のＴＡＰ１ないしＴＡＰ４の、ＴＬＭ２１またはＴＬＭ５１からの出力ＥＮ１ないしＥＮ４を用いての使用可能化、および使用不能化をサポートする、ＴＡＰ制御装置の設計の例を示す。図９ＡのＴＡＰ制御装置の状態図は、図７のＴＡＰ制御装置７１に対応していて、テスト実行／アイドル状態を含み、イネーブル信号（この場合はＥＮ４）がＴＭＳ信号と共に評価されて次の状態遷移を決定する。図９Ａのテスト実行／アイドル状態においては、もしＥＮ４が低ならば、ＴＭＳ上の論理レベルにかかわらず次の状態は常にテスト実行／アイドル状態となる。もしＥＮ４が高ならば、テスト実行／アイドルからの次の状態は、ＴＭＳ上の論理レベルにより決定される。ＤＲ更新状態においては、ＥＮ４信号がＴＭＳ信号と共に評価されて次の状態遷移を決定する。図９ＡのＤＲ更新状態においては、もしＥＮ４が低レベルならば、ＴＭＳ上の論理レベルにかかわらず次の状態は常にテスト実行／アイドルとなる。もしＥＮ４が高レベルならば、ＤＲ更新からの次の状態は、ＴＭＳ上の論理レベルにより決定される。図９Ａは、ＴＡＰ４のＴＡＰ制御装置のための状態図の例を示しているが、ＴＡＰ１ないしＴＡＰ３は類似して設計されうる。
【００２４】
図９Ａのテスト実行／アイドル状態は、従来のテスト実行またはアイドル機能のほかに、ＴＡＰ制御装置がとる安定状態であって、ＴＡＰ制御装置が、１１４９．１規格テストバスピンにリンクされるよう使用可能にされていない時にとり、かつその状態に留まる前記該安定状態を与える。テスト実行／アイドル状態を、アンリンクのための安定状態として用いることは有利である。そのわけは、与えられた命令に関連するテスト動作の、１つの公知の初期化の方法は、ＴＡＰを、命令レジスタ内の与えられた命令により、テスト実行／アイドルへ遷移させることであるからである。テスト実行／アイドル状態を、アンリンクのための安定状態として用いることの、この利点の例は、ＲｕｎＢｉｓｔ命令に関して以下に説明される。
【００２５】
図９ＡのＤＲ更新状態は、従来のデータ更新機能のほかに、リンク変更状態を与え、該状態においては、現在使用可能にされているＴＡＰ制御装置は使用不能にされてテスト実行／アイドル状態になり、一方新しいＴＡＰ制御装置が使用可能にされてＩＣのテストバスピンに従う。
【００２６】
例えば、図２においてはリセットの後、ＴＬＭ  ＴＡＰ制御装置３１と、ＴＡＰ１ないしＴＡＰ４の全てのＴＡＰ制御装置とは、図９Ａのテスト論理リセット状態になる。ＩＣの１１４９．１テストバスピンもまた、外部テスト制御装置により駆動されて、テスト論理リセット状態になる。テストバスがテスト論理リセットからテスト実行／アイドルへ移行すると、ＴＡＰ１ないしＴＡＰ４の全てのＴＡＰ制御装置は、テストバスに従うようになる。しかし、テストバスが、テスト実行／アイドルからＤＲ選択走査へ移行すると、ＴＡＰ１のＴＡＰ制御装置のみが（前述のように、ＴＡＰ１はリセットにおいて、リンクされたＴＡＰとなるように使用可能にされる）、従うようになる。ＴＡＰ２ないしＴＡＰ４の他のＴＡＰ制御装置は、それらのイネーブル入力ＥＮ２ないしＥＮ４が低レベルであるため、テスト実行／アイドルに留まる。ＴＡＰ１は、ＴＬＭ２１を走査することによりもう１つのＴＡＰが使用可能にされるまで、テストバスに従い続ける。ＴＬＭ２１が走査されると、新しいイネーブルおよびＴＡＰＳＥＬ０，１制御は、ＴＬＭ２１から更新される。例えば、もしＴＡＰ２が選択されるべき新しいＴＡＰであれば、ＤＲ更新状態においては、ＴＡＰ１のためのＥＮ１は低になり、ＴＡＰ２のためのＥＮ２は高になる。また、ＴＡＰＳＥＬ０，１出力は、マルチプレクサ２３からＴＤＯ２を出力するように変化する。ＴＬＭ２１からのイネーブル出力が変化すると、ＴＡＰ１のＴＡＰ制御装置はＥＮ１上の低を受け、それは、ＴＭＳ上の論理レベルにかかわらず、ＤＲ更新状態からテスト実行／アイドルへ強制的に遷移せしめられる。ＴＡＰ２のＴＡＰ制御装置がＥＮ２上の高レベルを受けると、それは使用可能にされて、（１）もしＴＭＳが高ならば、テスト実行／アイドル状態からＤＲ選択走査状態へ遷移し、または（２）もしＴＭＳが低ならば、テスト実行／アイドル状態に留まる。それゆえ、アンリンクされているＴＡＰは、ＴＭＳ上の論理レベルにかかわらず、強制的にＤＲ更新状態からテスト実行／アイドル状態へ遷移せしめられるが、リンクされているＴＡＰは、もしテストバスの次の状態がテスト実行／アイドル状態（ＴＭＳ＝０）であれば、テスト実行／アイドル状態に留まり、あるいは、もしテストバスの次の状態がＤＲ選択走査状態（ＴＭＳ＝１）であれば、ＤＲ選択走査状態へ遷移しうる。
【００２７】
図９Ｂは、図７のＴＡＰ制御装置７１が、どのようにＥＮ４信号を用いて図９Ａの状態図を実現しうるかの例を示す。図９ＢのＴＡＰ状態マシン回路９７は、図１４の状態図を実現する従来の１１４９．１ＴＡＰ状態マシンでありうる。しかし、図９Ｂにおいては、従来ＴＭＳがこの状態マシンに印加されていた入力９５は、マルチプレクサ９０の出力に接続されており、マルチプレクサ９０のデータ入力は、ＴＭＳと、ＡＮＤゲート９３の出力９１と、であり、ＡＮＤゲート９３の入力は、ＴＭＳとＥＮ４とである。マルチプレクサ９０は、ＴＡＰ状態マシンのデコードされた状態が、ＤＲ更新またはテスト実行／アイドルである時は、ＡＮＤゲートの出力９１を選択するように、また、そうでない時は、ＴＭＳを選択するように、制御される。
【００２８】
図７ないし図９Ｂ（および以下の図１７）に関連する改良を別にすると、図２および図５のＴＡＰ１ないしＴＡＰ４は、その他の点では、図１２の従来の１１４９．１規格ＴＡＰの設計と一致している。事実、図７ないし図９ＢのＴＡＰ制御装置７１は、もしＥＮ４が高レベルに接続されれば、図１２の従来の１１４９．１規格ＴＡＰ制御装置１２０のように動作する。ＴＡＰ制御装置７１の入力７３は、従来のＴＡＰ制御装置１２０のＴＲＳＴ* 入力に対応していることに注意すべきである（図１２参照）。
【００２９】
図１０および図１１における例は、ＴＡＰがテストバス１３に同期的にリンクされうる２つの方法を示す。図１０の例は、テストバス１３が、ＤＲ更新からテスト実行／アイドル状態へ遷移する時に、ＴＡＰがどのようにテストバス１３に同期的にリンクされるかを示す。図１１の例は、テストバス１３が、ＤＲ更新からＤＲ選択走査へ遷移する時に、ＴＡＰがどのようにテストバス１３に同期的にリンクされるかを示す。
【００３０】
図１０は、タイミングの例を示し、そこでは、テストバスがＤＲ更新状態からテスト実行／アイドル状態へ、ＤＲ選択走査状態へと遷移している間に、リンクされていないＴＡＰ２がリンクされ、リンクされたＴＡＰ１がリンク解除される。リンク変更は、ＤＲ更新状態中のＴＣＫの立下り端で起こって、ＴＡＰ１のＥＮ１は低になり、ＴＡＰ２のＥＮ２は高レベルになる。ＴＣＫの次の立上り端では、テストバスはテスト実行／アイドル状態へ遷移し、（現在はアンリンクされている）ＴＡＰ１は強制的にテスト実行／アイドルへ遷移せしめられ（図９Ａ参照）、（現在はリンクされている）ＴＡＰ２はテスト実行／アイドルに留まる（図９Ａ参照）。ＴＣＫの次の立上り端では、テストバスはＤＲ選択走査状態へ遷移し、ＴＡＰ２はテストバスと共にＤＲ選択走査状態へ遷移し、ＴＡＰ１はテスト実行／アイドル状態に留まる。
【００３１】
図１１は、タイミングの例を示し、そこでは、テストバスがＤＲ更新状態から直接ＤＲ選択走査状態へ遷移している間に、リンクされていないＴＡＰ２がリンクされ、リンクされたＴＡＰ１がリンク解除される。リンク変更は、ＤＲ更新状態中のＴＣＫの立下り端で起こって、ＴＡＰ１のＥＮ１は低になり、ＴＡＰ２のＥＮ２は高になる。ＴＣＫの次の立上り端では、テストバスはＤＲ選択走査状態へ遷移し、ＴＡＰ１は強制的にテスト実行／アイドルへ遷移せしめられ（図９Ａ参照）、ＴＡＰ２はテストバスと共にテスト実行／アイドルからＤＲ選択走査状態へ遷移する（図９Ａ参照）。ＴＣＫの次の立上り端では、テストバスはＩＲ選択走査状態へ遷移し、ＴＡＰ２はテストバスと共にＩＲ選択走査状態へ遷移し、ＴＡＰ１はテスト実行／アイドル状態に留まる。
【００３２】
全てのＴＡＰアクセスを完了した後、テストバスはテスト論理リセット状態へ遷移しうる。現在テストバスにリンクされているＴＡＰは、それに従ってテスト論理リセット状態になる。テストバスにリンクされていないＴＡＰ（すなわち、アンリンクされ、テスト実行／アイドル状態に残留しているＴＡＰ）は、常にテストバスの遷移に従いテストバスがテスト論理リセット状態に入った時に全てのＴＡＰ（図２および図５）へリセット信号を出力するＴＬＭ−ＴＡＰ制御装置３１（図３および図４）からのリセット出力により、強制的にテスト論理リセット状態にされる。
【００３３】
ＩＣ内のＴＡＰを使用可能にし、また使用不能にするＴＬＭ２１またはＴＬＭ５１の使用に柔軟性を与えるためには、ＴＬＭは、好ましくは、それぞれのＴＡＰのために定められた命令のあるもの、または全て、に際して選択可能であるべきである。例えば、１１４９．１規格は、必要な、またオプションのＴＡＰ命令の、以下のリストを定めている：Ｂｙｐａｓｓ、Ｅｘｔｅｓｔ、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ、Ｉｎｔｅｓｔ、ＲｕｎＢｉｓｔ、Ｃｌａｍｐ、Ｈｉｇｈｚ、Ｉｄｃｏｄｅ、およびＵｓｅｒｃｏｄｅ。Ｂｙｐａｓｓ、Ｓａｍｐｌｅ／Ｐｒｅｌｏａｄ、Ｉｄｃｏｄｅ、およびＵｓｅｒｃｏｄｅの諸命令中は、ＴＡＰに関連する機能回路は、その正規の動作モードに留まる。Ｅｘｔｅｓｔ、Ｉｎｔｅｓｔ、ＲｕｎＢｉｓｔ、Ｃｌａｍｐ、およびＨｉｇｈｚの諸命令中は、ＴＡＰに関連する機能回路は、その正規の動作モードを使用不能にされる。１１４９．１規格のユーザは、内部走査、エミュレーション、またはオンラインのＢＩＳＴのような、カスタマイズされたテスト動作を実現するための命令を定義し、追加することができる。
【００３４】
ＴＬＭの使用の柔軟性は、もしそれぞれの前述の従来の命令が、本発明に従って１対の命令により置換されれば増強され、その命令の対は、ＴＬＭが選択されるかどうかを決定する。例えば、従来のＥｘｔｅｓｔ命令は、ＩＣのＴＤＩピンとＴＤＯピンとの間のデータを走査するために境界走査レジスタを選択するが、図７に示されている選択出力ＳＥＬ４を全く含まない。従って、Ｅｘｔｅｓｔ置換対の１つの命令は、（１）従来のＥｘｔｅｓｔ命令のように境界走査レジスタを選択し、（２）ＳＥＬ４をイナクティブにしてＴＬＭを選択から外し、（３）その他の点では、ＩＣに従来のＥｘｔｅｓｔ命令と同じ作用を及ぼす。Ｅｘｔｅｓｔ置換対のもう１つの命令は、（１）境界走査レジスタを選択から外し、（２）ＳＥＬ４をアクティブにして走査のためにＴＬＭを選択し、（３）その他の点では、ＩＣに従来のＥｘｔｅｓｔ命令と同じ作用を及ぼす。
【００３５】
１つの利点は、ＴＬＭが、使用不能にされるＴＡＰに関連する機能回路の効果を維持しつつ、１つのＴＡＰを使用不能にし、もう１つのＴＡＰを使用可能にするように動作しうることである。例えば、図２および図５においては、ＭＭ１に関するテストまたはエミュレーション動作を行いつつ、ＩＣのＩ／Ｏを使用不能にすることが望ましい。これを行うために、ＴＬＭを選択し、かつバイパスレジスタを選択から外すが、その他の点では、ＩＣのＩ／Ｏを使用不能にする従来のＨｉｇｈｚ命令と同じ作用をＩＣに対して及ぼす、Ｈｉｇｈｚ命令バージョンにより、ＴＡＰ１が使用可能にされ、かつ走査される。次に、ＴＬＭに対するデータレジスタ走査が、ＴＡＰ１への走査アクセスを使用不能にし、ＴＡＰ２への走査アクセスを使用可能にして、ＭＭ１に関する所望のテストまたはエミュレーション動作を可能ならしめる。ＭＭ１に関するテストまたはエミュレーションが行われている間、ＴＡＰ１内に事実上残されているＨｉｇｈｚ命令バージョンは、ＩＣのＩ／Ｏを使用不能状態に保つ。他の１１４９．１命令、またはユーザが定義した命令も、同様にして、ＴＬＭを選択から外してＴＡＰ内のデータレジスタを選択する第１命令と、ＴＡＰデータレジスタを選択から外して外部ＴＬＭを選択する第２命令と、により置換でき、両置換命令は、その他の点では、対応する従来の命令と同じにＩＣに作用する。
【００３６】
図１６Ａないし図１８の例は、与えられた従来の命令を、ＴＬＭを選択し、または選択から外す１対の置換命令により置換する、上述の置換を示す。図１６Ａは、図１２の従来のＩＥＥＥ  ＳＴＤ  １１４９．１アーキテクチャ内の命令レジスタにより制御されるさまざまな機能を示す。図１６Ａにおいては、命令はシフトレジスタ１６２内へシフトされ、シフトレジスタビットＳＲＢ３、ＳＲＢ２、およびＳＲＢ１（すなわち命令）は、次にデコード論理１６５によりデコードされる。このデコード論理の出力は更新レジスタ１６７内へロードされ、更新レジスタ１６７の出力は、テストアーキテクチャ内のさまざまな機能を制御する。図１６Ａの例においては、更新レジスタから６つの信号が出力されて、さまざまな機能を制御する。信号ＢＲは、バイパスレジスタを使用可能にして、それを通るデータを走査せしめ、信号ＢＳＲは、境界走査レジスタ（ＢＳＲ）を使用可能にして、それを通るデータを走査せしめ、ＢＳＲに印加されるＭＯＤＥ信号は、ＢＳＲが、テストデータを処理するテストモードにあるか、またはそれを経て正規の機能信号を通過させる透過モードにあるかを決定し、ＨＩＧＨＺ信号は、集積回路またはコアメガモジュールの出力バッファ１６３を使用不能にすることができ、ＢＥＮＡ信号は、Ｂｉｓｔ動作を可能にするＢｉｓｔイネーブル信号であり、ＲＥＧＳＥＬ信号は、マルチプレクサ１６１を制御して、いずれのデータレジスタ（この例においては、バイパスレジスタまたはＢＳＲ）がマルチプレクサ１２１の入力に接続されるかを決定し、それは、ひいてはデータレジスタが走査されるのか、または命令レジスタが走査されるのかを決定する。
【００３７】
図１６Ｂは、図１６Ａの従来のアーキテクチャに用いる従来の命令を示す。それぞれの命令はデコードされて、図１６Ａの６つの制御信号の表示されている論理レベルを発生する。例えば、ＨＩＧＨＺ命令は、走査のためのバイパスレジスタを使用可能にし（ＢＲ＝１）、走査のためのＢＳＲを使用不能にし（信号ＢＳＲ＝０）、ＢＳＲを透過モードにし（ＭＯＤＥ＝０）、出力バッファ１６３を使用不能にし（ＨＩＧＨＺ＝１）、Ｂｉｓｔを使用不能にし（ＢＥＮＡ＝０）、マルチプレクサ１６１においてバイパスレジスタを選択する（ＲＥＧＳＥＬ＝０）。もう１つの例として、従来のＥｘｔｅｓｔ命令は、走査のためのバイパスレジスタを使用不能にし（ＢＲ＝０）、走査のためのＢＳＲを使用可能にし（信号ＢＳＲ＝１）、ＢＳＲをテストモードにし（ＭＯＤＥ＝１）、出力バッファ１６３を使用可能にし（ＨＩＧＨＺ＝０）、Ｂｉｓｔを使用不能にし（ＢＥＮＡ＝０）、マルチプレクサ１６１においてＢＳＲを選択する（ＲＥＧＳＥＬ＝１）。
【００３８】
典型的な図１７は、本発明による、図７のＴＡＰ４内における命令レジスタ制御を詳細に示す。残余のＴＡＰ１ないしＴＡＰ３は、類似して設計されうる。図１７の更新レジスタ１７５は、図１６Ａの６つの制御信号と、ＴＬＭを選択するための信号ＳＥＬ４とを出力する。図１７のシフトレジスタ１７１は、図１６Ｂからの６つの例の命令が、図１８に示されているように本発明による１２の置換命令を必要とするので、追加のシフトレジスタビットＳＲＢ４を有する。追加のビットＳＲＢ４は、このように図１８の１２の命令を一意的にエンコードするために必要である。
【００３９】
図１８を参照すると、従来のＨｉｇｈＺ命令のための置換対は、図１８の第３および第９項目に見られる。さらに詳述すると、ＴＬＭを選択しないＨｉｇｈＺ命令は、１７３（図１７参照）においてデコードされて、従来のＨｉｇｈＺ命令と同じ論理レベルを出力し、さらに追加して、ＴＬＭを選択しないことを保証するためにＳＥＬ４出力に論理的０を出力する。ＴＬＭを選択するＨｉｇｈＺ命令のデコードされた出力は、ＴＬＭが選択され、かつバイパスレジスタが選択から外されることを保証するためのＢＲ＝０およびＳＥＬ４＝１を除外すれば、ＴＬＭを選択しないＨｉｇｈＺ命令のデコードされた出力と同じである。同様にして、ＴＬＭが選択されないＥｘｔｅｓｔ命令のデコードされた出力は、従来のＥｘｔｅｓｔ命令と同じ６つの論理レベルと、ＴＬＭが選択されないことを保証するためのＳＥＬ４の論理的０とを含む。ＴＬＭが選択されるＥｘｔｅｓｔ命令のデコードされた出力は、ＢＳＲを選択から外すためにＢＳＲ信号が論理的０にあり、かつＴＬＭを選択するためにＳＥＬ４＝１であることを除外すれば、ＴＬＭが選択されないＥｘｔｅｓｔのデコードされた出力と同じである。このようにして、図１８に示されている上述の命令対および他の命令対は、走査のためのＴＬＭまたは（バイパスレジスタまたはＢＳＲのような）内部データレジスタの選択を可能にするが、それぞれの命令対の両命令は、その他の点では、図１６Ｂに示されている、対応する従来の命令によって与えられる制御信号と同じ制御信号を与える。このようにして、図１８の命令対は、ＴＡＰ４が走査のために、ＴＬＭ内の外部データ経路、または、バイパスレジスタまたはＢＳＲのような内部データレジスタ、を選択することを可能にするが、その他の点では、図１６Ｂの、対応する従来の命令に関連する制御信号と同じ制御信号を出力する。
【００４０】
ＲｕｎＢｉｓｔ動作の実行は、ＲｕｎＢｉｓｔ置換命令を用いることにより改善される。従来のＲｕｎＢｉｓｔ命令は、ＴＡＰがテスト実行／アイドルに入るとＢｉｓｔ（組込み自己テスト（Ｂｕｉｌｔ−ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ））動作を開始させるが、従来のＲｕｎＢｉｓｔ命令は、走査のためにＴＡＰ内のデータレジスタ（図１６Ａないし図１７における境界走査レジスタ）を選択する。第１ＴＡＰは、ＴＬＭを選択し、かつ境界走査レジスタを選択から外す置換ＲｕｎＢｉｓｔ命令により、使用可能にされ、かつ走査されうる。ＴＬＭの走査の後に第２ＴＡＰを使用可能にするために、第１ＴＡＰは使用不能にされて、自動的にテスト実行／アイドル状態へ遷移し（図９Ａないし図１１）、そこで置換ＲｕｎＢｉｓｔ命令は発効してＢｉｓｔ動作を開始させる。第１ＴＡＰが、テスト実行／アイドルにおいてＢｉｓｔ動作を実行している間に、第１ＴＡＰは、ＴＬＭを選択し、かつ境界走査レジスタを選択から外す前述の置換ＲｕｎＢｉｓｔ命令により、走査されうる。第３ＴＡＰを使用可能にするためのＴＬＭの走査は、第２ＴＡＰを強制的にテスト実行／アイドル状態にし、そこで置換ＲｕｎＢｉｓｔ命令は発効してＢｉｓｔ動作を開始させる。このスキームは、順次ＴＡＰを選択し、所望される数のＴＡＰにおいてＢｉｓｔのテストを開始させることを続けうる。このようにして、選択された諸メガモジュールにおけるＢＩＳＴ動作は、純粋に順次にではなく、時間的にオーバラップするように行われうる。
【００４１】
図１７のＢＳＲからＢｉｓｔの結果を得るために、ＴＬＭを経てＴＡＰ４を使用可能にし、次に、ＴＬＭを選択から外してＢＳＲを選択する置換ＲｕｎＢｉｓｔ命令をＴＡＰ４にロードすることができる。ＢＳＲが選択されると、Ｂｉｓｔの結果はＢＳＲから、データレジスタ走査動作により走査して取り出しうる。
【００４２】
図５のアーキテクチャもまた、多重ＲｕｎＢｉｓｔ動作を開始する上述のプロシージャを実行することができ、すなわち、全ての、または選択されたＴＡＰをいっしょに簡単に使用可能化／リンクし、従来のＲｕｎＢｉｓｔ命令を走査してそれぞれに対して入力し、次にテスト実行／アイドルに入ってＲｕｎＢｉｓｔ命令を同時に実行することができる。図５におけるＴＡＰの第１グループをいっしょにリンクした後、それらのそれぞれに、ＴＬＭ５１を選択する置換ＲｕｎＢｉｓｔ命令をロードすることができ、その後その第１グループはＴＬＭ５１によりアンリンクされうるので、ＴＬＭ５１が同じプロシージャを繰返すために第２グループのＴＡＰをリンクしつつある間に、第１グループはテスト実行／アイドルにおいてＢｉｓｔ動作を実行しうる。それゆえ、図２のアーキテクチャは、ＴＡＰを使用可能にし、ＲｕｎＢｉｓｔをロードし、次にＴＡＰを使用不能にして、メガモジュールにおけるＢｉｓｔ動作を行う準備をするが、図５のアーキテクチャは、ＴＡＰのグループを使用可能化／リンクし、ＲｕｎＢｉｓｔをロードし、次にＴＡＰのグループを使用不能化／アンリンクし、メガモジュールのグループにおける同時的なＢｉｓｔ動作を行うことを可能にする。ＴＡＰのグループを順次選択し、それぞれのグループがそのグループ内におけるＢｉｓｔ動作を同時に、かつ他のグループに対して時間的にオーバラップする様式で行うようにする能力は、与えられたＩＣのメガモジュールのレイアウトのために最も時間効率的なアプローチを選択するための柔軟性を追加する。
【００４３】
それぞれの命令のための置換命令対の使用は、ＴＡＰが使用不能にされた後に、いずれの命令をも有効なままにすることを考慮しているが、もし所望ならば、ＴＬＭを選択するために単一の命令が定義されうる。単一のＴＬＭ選択命令を用いる時は、ＴＡＰは、ＴＬＭがアクセスされた時に、ＩＣに対する特定の命令の効果を維持しえない。
【００４４】
ここで説明したＴＡＰリンキングアプローチは、それぞれがＳＥＬ１ないしＳＥＬ４およびＥＮ１ないしＥＮ４に対応する外部アクセス可能な選択信号およびイネーブル信号を用いるＴＡＰを有する個々の回路（例えば、ダイまたはＩＣ）を含む基板（例えば、マルチチップモジュールまたはボード）上に実現されうる。ＴＬＭ回路（例えば、ダイまたはＩＣ）もまた、基板上に必要であろう。さらに、図５の複数のＴＡＰのリンキングスキームをサポートするためには、ある、または全てのＴＡＰを有する回路のＴＤＩ入力上に、マルチプレクサ回路（例えば、ダイまたはＩＣ）も必要であろう。
【００４５】
以上においては本発明を典型的な実施例に関して説明したが、この説明は本発明の範囲を限定するものではなく、本発明はさまざまな実施例により実施することができる。
【００４６】
以上の説明に関して更に以下の項を開示する。
（１）データ転送動作を行うレジスタと、
テストバスと、
複数のターゲット回路と、
前記テストバスと、前記それぞれのターゲット回路との間に結合せしめられた複数のテストインタフェースであって、それぞれの該テストインタフェースが、データ転送動作を行う前記レジスタを選択するレジスタ選択出力を有する、前記複数のテストインタフェースと、
を含む、集積回路。
【００４７】
（２）テストバスと、それぞれのターゲット回路と、の間に結合せしめられ、レジスタへのアクセスを与える複数のテストインタフェースを使用する方法であって、
前記それぞれのテストインタフェースからのレジスタ選択信号を受けるステップと、
データ転送動作を行う前記レジスタを選択することを含め、第１の前記レジスタ選択信号に応答するステップと、
データ転送動作を行う前記レジスタを選択することを含め、第２の前記レジスタ選択信号に応答するステップと、
を含む、前記方法。
【００４８】
（３）走査制御装置と、
該走査制御装置が発生した第１走査制御信号に応答してデータを走査する、前記走査制御装置に結合せしめられた第１走査可能テストデータレジスタと、
第２走査制御信号に応答してデータを走査する、該第２走査制御信号に結合せしめられる第２走査可能テストデータレジスタであって、前記第２走査制御信号が前記走査制御装置と無関係に発生せしめられる、前記第２走査可能テストデータレジスタと、
走査のために前記第１走査可能レジスタを選択し、さらにまた走査のために前記第２走査可能レジスタを選択する出力を有する走査可能制御回路と、
を含む、走査テストアーキテクチャ。
【００４９】
（４）第１および第２走査可能テストデータレジスタの制御方法であって、
走査制御装置を用い第１走査制御信号を発生するステップと、
該第１走査制御信号を用い前記第１レジスタの走査を制御するステップと、
前記走査制御装置と無関係に第２走査制御信号を発生するステップと、
該第２走査制御信号を用い前記第２レジスタの走査を制御するステップと、
走査可能制御回路を用い走査のために前記第１レジスタを選択するステップと、
前記走査可能制御回路を用い走査のために前記第２レジスタを選択するステップと、
を含む、前記方法。
【００５０】
（５）テストバスと、それぞれのターゲット回路と、の間に結合せしめられた第１および第２テストインタフェースを経て、第１および第２ターゲット回路をテストする方法であって、
テストバスを経ての前記第１テストインタフェースへのアクセスを含め、前記第１ターゲット回路のテストを準備するステップと、
その後、前記第１テストインタフェースに応答して前記第１ターゲット回路をテストするステップと、
前記第１ターゲット回路の前記テスト中に、前記テストバスを経ての前記第２テストインタフェースへのアクセスを含め、前記第２ターゲット回路のテストを準備するステップと、
を含む、前記方法。
【００５１】
（６）テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが、前記テストバスに応答して複数の状態をとるように動作しうる第１状態マシンを含む、前記テストインタフェースと、
前記テストバスに、かつ前記第１状態マシンに結合せしめられた第２状態マシンであって、該第２状態マシンが、前記テストバスに応答して複数の状態をとるように動作しうる、前記第２状態マシンと、を含み、
前記第２状態マシンに関連する前記状態の所定のシーケンスを経ての前記第２状態マシンの前進に応答して、前記第１状態マシンが、該第１状態マシンに関連する前記状態の所定の１つをとるよう動作しうる、
電気回路。
【００５２】
（７）テストバスと、ターゲット回路と、の間に結合せしめられ、かつ第２状態マシンを含むテストインタフェースを制御するために、第１状態マシンを使用する方法であって、
該第１状態マシンを、前記テストバスに応答して所定の状態シーケンスを経て前進させるステップと、
前記所定の状態シーケンスを経ての前記第１状態マシンの前記前進に応答して、前記第２状態マシンをして所定の状態をとらしめるステップと、
を含む、前記方法。
【００５３】
（８）  テストバスと、
複数のターゲット回路と、
前記テストバスに結合せしめられ、該テストバスと同時に通信する複数のテストインタフェースであって、該テストインタフェースが、前記テストバスと、前記それぞれのターゲット回路との間に結合せしめられ、それぞれの該テストインタフェースが、該テストインタフェースが前記テストバスとの通信のために使用可能にされた時を表示し、かつまた前記テストインタフェースが前記テストバスとの通信を使用不能にされた時を表示するイネーブル入力を含む、前記複数のテストインタフェースと、
を含む、電気回路。
【００５４】
（９）複数のテストインタフェースにアクセスする方法であって、該テストインタフェースがテストバスとの同時通信のために該テストバスに結合せしめられており、前記テストインタフェースがそれぞれのターゲット回路にも結合せしめられており、前記方法が、
前記テストインタフェースの第１のものを、前記テストバスとの通信のために使用可能にするステップと、
前記テストバスと前記第１テストインタフェースとの間でテスト情報を通信するステップと、
前記第１テストインタフェースが前記テストバスと通信しつつある間、前記テストインタフェースの第２のものを、前記テストバスとの通信から使用不能にするステップと、
を含む、前記方法。
【００５５】
（１０）テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが、走査制御装置と、該走査制御装置が発生した第１走査制御信号に応答してデータを走査する、前記走査制御装置に結合せしめられた第１走査可能テストデータレジスタと、を含み、前記テストインタフェースが、走査可能制御回路内へ走査して入力された第１制御コードに応答して、走査されるべき前記第１テストデータレジスタを選択し、かつ前記ターゲット回路へ制御信号を供給する前記走査可能制御回路を含む、前記テストインタフェースと、
第２走査制御信号に応答してデータを走査する、該第２走査制御信号に結合せしめられる第２走査可能テストデータレジスタであって、前記第２走査制御信号が前記走査制御装置と無関係に発生せしめられ、前記走査可能制御回路が、該走査可能制御回路内へ走査して入力された第２制御コードに応答して、走査されるべき前記第２テストデータレジスタを選択し、かつ前記ターゲット回路へ前記制御信号を供給する、前記第２走査可能テストデータレジスタと、
を含む、集積回路。
【００５６】
（１１）テストバスと、
ターゲット回路と、
前記テストバスと、前記ターゲット回路と、の間に結合せしめられたテストインタフェースであって、該テストインタフェースが状態マシンを含み、該状態マシンが、第１状態にある時に通常は前記テストバスの所定条件に応答して、前記状態マシンに関連する所定の状態図により前記第１状態から第２状態へ前進する、前記テストインタフェースと、を含み、
前記状態マシンが、オーバライド信号を受けるように配置されており、
前記状態マシンが、前記第１状態にある時、前記オーバライド信号に応答して前記テストバスの所定条件を無視し、前記第２状態以外の状態をとる、
集積回路。
【００５７】
（１２）ターゲット回路と、テストバスと、の間に結合せしめられ、かつ状態マシンを含むテストインタフェースの動作方法であって、
前記状態マシンが第１状態にある時、前記状態マシンを該第１状態から第２状態へ前進させることを含め、前記テストバスの所定条件に応答するステップと、
オーバライドが所望されることを表示するステップと、
前記状態マシンが前記第１状態にある時、前記テストバスの所定条件を無視し、前記状態マシンをして前記第２状態以外の状態をとらしめることを含め、前記オーバライド表示に応答するステップと、
を含む、前記方法。
【００５８】
（１３）ＴＡＰリンキングモジュール２１、５１は、複数のＴＡＰ（ＴＡＰ１ないしＴＡＰ４）が、テストバス１３から単一のＴＡＰインタフェース２０を経て制御され且つアクセスされうるようにする。
【図面の簡単な説明】
【図１】多重ＴＡＰを有する集積回路に接続されたテスト制御装置を示す。
【図２】本発明による多重ＴＡＰを有する集積回路を示す。
【図３】図２のＴＡＰリンキングモジュールを詳細に示す。
【図４】図３のＴＬＭ−ＴＡＰ制御装置を詳細に示す。
【図５】本発明による、もう１つの典型的な多重ＴＡＰを有する集積回路を示す。
【図６】図５のＴＡＰリンキングモジュールを詳細に示す。
【図７】図２および図５のＴＡＰ４を詳細に示す。
【図８】図５のＴＡＰ４の走査入力に関連する多重化回路を示す。
【図９】図９Ａは図７のＴＡＰ制御装置に関連する状態図を示し、図９Ｂは図７のＴＡＰ制御装置の一部を詳細に示す。
【図１０】図２および図５のＴＡＰが、どのようにして図２および図５のテストバスに対しリンクされ、またアンリンクされうるかの例を示すタイミング図。
【図１１】図２および図５のＴＡＰが、どのようにして図２および図５のテストバスに対しリンクされ、またアンリンクされうるかの例を示すタイミング図。
【図１２】従来の１１４９．１規格ＴＡＰのアーキテクチャを示す。
【図１３】１１４９．１テストのために、従来の様式で接続された複数の集積回路を示す。
【図１４】図１２の従来のＴＡＰ制御装置に関連する状態図。
【図１５】図１２の従来のＴＡＰアーキテクチャにおいて、状態変化および他の作用が起こりうる時を示すタイミング図。
【図１６】Ａは従来技術の図１２の一部を詳細に示し、Ｂは図１６のアーキテクチャに関連する従来の命令を示す。
【図１７】図７のＴＡＰ４の一部を詳細に示す。
【図１８】図１７のアーキテクチャに関連する命令対の組を示す。
【符号の説明】
１０  ＩＣ
１３  テストバス
２０  ＴＡＰインタフェース
２１  ＴＡＰリンキングモジュール
２６  ＩＣのＴＤＩピン
２７  ＩＣのＴＤＯピン
３１  ＴＬＭ−ＴＡＰ制御装置
５１  ＴＡＰリンキングモジュール
７１  ＴＡＰ制御装置
９７  ＴＡＰ状態マシン
ＬＣ  リンク制御信号
ＴＡＰ  テストアクセスポート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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