(57)【特許請求の範囲】
【請求項１】
外部システムクロックに同期して動作する同期式半導体メモリ装置において、
複数のデータを保持し、前記複数のデータのうちローアドレス及び第１カラムアドレスによりアドレッシングされるデータを第１データラインに出力する第１メモリコアと、
複数のデータを保持し、前記複数のデータのうち前記ローアドレス及び第２カラムアドレスによりアドレッシングされるデータを前記第１メモリコアの出力動作と同時に第２データラインに出力する第２メモリコアと、
二重データ率モードでは前記外部システムクロックと同じ周期を有する第１クロックを内部クロックとして出力し、単一データ率モードでは前記第１クロックの２倍の周期を有する第２クロックを前記内部クロックとして出力する制御信号発生部と、
前記内部クロックに同期して動作し、前記第１及び第２メモリコアから出力されたデータを受けて、これを増幅すると共に多重化して、その多重化したデータを出力する増幅及び多重化回路と、
動作モード情報を保持し、二重データ率モードであるか単一データ率モードであるかを示す動作モード制御信号を前記制御信号発生部に出力するモードレジスタとを備え、
前記増幅及び多重化回路は、
前記第１メモリコアから出力されたデータを増幅して、増幅された第１データを前記内部クロックと同じ周波数を有する第１制御パルスに同期させて出力する第１入出力感知増幅器と、
前記第２メモリコアから出力されたデータを増幅して、増幅された第２データを前記第１制御パルスに同期させて出力する第２入出力感知増幅器と、
前記第１データと前記第２データとを受けて、前記第１データと前記第２データの先後関係を示す選択信号に従って前記第１データ又は前記第２データを選択して第１バスデータとして出力する第１データバス選択器と、
前記第１データと前記第２データとを受けて、前記選択信号の反転信号に従って前記第１データ又は前記第２データを選択して第２バスデータとして出力する第２データバス選択器と、
前記第１バスデータと前記第２バスデータとを受けて、それらを半周期の位相差を有する２つの制御パルスに応答して順に出力するマルチプレクサとを含み、
前記選択信号は、バースト出力時において最初のカラムアドレスが偶数であるか奇数であるかに応じたレベルを有し、
前記制御信号発生部は、前記動作モード制御信号に応答して前記第１クロック及び前記第２クロックのうち何れか一方を内部クロックとして選択する、
ことを特徴とする同期式半導体メモリ装置。
【請求項２】
前記第１カラムアドレス及び第２カラムアドレスは、共通のカラムアドレスバスを介して供給され、前記第１カラムアドレスは偶数値であり、前記第２カラムアドレスは奇数値であることを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項３】
前記制御信号発生部は、
前記外部システムクロックを受けて、前記外部システムクロックのデューティ比及びスイング幅を調整して、前記外部システムクロックと同じ周波数を有する前記第１クロックを発生する波形整形回路と、
前記第１クロックを分周して前記第２クロックを発生する分周器と、
前記第１クロック及び前記第２クロックの何れか一方を選択して出力する選択手段と、
を含むことを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項４】
前記動作モード情報は、使用者がプログラミングすることが可能であることを請求項１に記載の同期式半導体メモリ装置。
【請求項５】
外部システムクロックに同期して動作する同期式半導体メモリ装置において、
複数のデータを保持し、前記複数のデータのうちローアドレス及び第１カラムアドレスによりアドレッシングされるデータを第１データラインに出力する第１メモリコアと、
複数のデータを保持し、前記複数のデータのうち前記ローアドレス及び第２カラムアドレスによりアドレッシングされるデータを前記第１メモリコアの出力動作と同時に第２データラインに出力する第２メモリコアと、
二重データ率モードでは前記外部システムクロックと同じ周期を有する第１クロックを内部クロックとして出力し、単一データ率モードでは前記第１クロックの２倍の周期を有する第２クロックを前記内部クロックとして出力する制御信号発生部と、
前記内部クロックに同期して動作し、前記第１及び第２メモリコアから出力されたデータを受けて、これを増幅すると共に多重化して、その多重化したデータを出力する増幅及び多重化回路とを備え、
前記増幅及び多重化回路は、
前記第１メモリコアから出力されたデータを増幅して、増幅された第１データを前記内部クロックと同じ周波数を有する第１制御パルスに同期させて出力する第１入出力感知増幅器と、
前記第２メモリコアから出力されたデータを増幅して、増幅された第２データを前記第１制御パルスに同期させて出力する第２入出力感知増幅器と、
前記第１データと前記第２データとを受けて、前記第１データと前記第２データの先後関係を示す選択信号に従って前記第１データ又は前記第２データを選択して第１バスデータとして出力する第１データバス選択器と、
前記第１データと前記第２データとを受けて、前記選択信号の反転信号に従って前記第１データ又は前記第２データを選択して第２バスデータとして出力する第２データバス選択器と、
前記第１バスデータと前記第２バスデータとを受けて、それらを半周期の位相差を有する２つの制御パルスに応答して順に出力するマルチプレクサとを含み、
前記選択信号は、バースト出力時において最初のカラムアドレスが偶数であるか奇数であるかに応じたレベルを有し、
前記制御信号発生部は、前記動作モードを示すヒューズを含み、前記ヒューズの状態によって前記第１クロックと第２クロックのうち何れか一方を内部クロックとして選択することを特徴とする同期式半導体メモリ装置。
【請求項６】
前記制御信号発生部により行なわれる前記第１クロックまたは第２クロックの選択は、製造工程中に配線により固定されることを特徴とする請求項５に記載の同期式半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに係り、特に二重データ率(Double Data Rate:以下、DDRともいう)モード半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般的に、同期式DRAM(Synchronous DRAM：SDRAM)は、システムクロックの遷移に応答してデータ入出力動作が制御されるDRAMであって、従来の非同期式DRAMに比べて相当に速い動作速度で動作可能である。ところが、SDRAMの動作速度は、例えばコンピュータのような応用システムの動作速度に比べて相当に低い水準に留まっている。従って、このように低いSDRAMの動作速度は応用システムの全体的な性能を最適化する際の障害になる。
【０００３】
上記のようなSDRAMの低い動作速度を改善するために、システムクロックの立上りエッジ及び立下りエッジの全てに応答してデータを入出力する方式が開発された。このようにシステムクロックの立上りエッジ及び立下りエッジの全てに応答してデータを入出力する方式を二重データ率モードという。これに関連して、システムクロックの立上りエッジ及び立下りエッジの一方だけに応答してデータを入出力する従来の方式を単一データ率(Single Data Rate:以下、SDRともいう)モードという。
【０００４】
DDRモードは、データの出力または入力動作がシステムクロクの両エッジに応答して実行されるので、動作可能周波数が高い(large Bandwidth)特性を有する。従って、DDRモードは、超高速SDRAMを実現するための１つの手段と成り得る。
【０００５】
しかし、DDRモードの同期式DRAMをチップ上に具現する場合、チップの面積が増加するという問題点が発生する。即ち、DDRモードを採用した同期式DRAMでは、１つのシステムクロックで２つのカラム選択ラインをイネーブルさせて２つのデータを読出したり書込みするため、SDRモード同期式DRAMに比べて２倍の数の内部データラインが必要である。また、入出力時に前記２倍の数の内部データラインの何れか１つを選択するための非多重化回路及び多重化回路が必要である。さらに、SDRモードに比べて入力と出力時にデータとクロックとのセットアップ時間、データホールド時間が大きく縮まるので、外部システムクロックと内部の各パイプライニング段で用いられるクロックとの間の遅延時間を精密に調節するためには位相同期ループ(PLL:Phase Locked Loop)や遅延同期ループ(DLL:Delay Locked Loop)を使用する必要があり、このためにチップ面積はさらに増加する。
【０００６】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、本発明の技術的課題は、SDRモード入出力機能を具備したDDRモード半導体メモリ装置を提供することを目的とする。
【０００７】
また、本発明は、SDRモード及びDDRモードの何れか１つを選択して、選択された方式でデータを出力することを可能にする半導体メモリ装置のデータ出力制御方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る同期式半導体メモリ装置では、第1メモリコアは複数のデータを保持し、前記複数のデータのうちローアドレス及び第1カラムアドレスによりアドレッシングされるデータを第1データラインに出力する。第2メモリコアは、複数のデータを保持し、前記複数のデータのうち前記ローアドレス及び第2カラムアドレスによりアドレッシングされるデータを前記第1メモリコアと同時に第2データラインに出力する。制御信号発生部は、外部システムクロックの整数倍の周期を有する第1クロックと、前記第1クロックの2倍の周期を有する第2クロックを発生し、前記第1クロックと第2クロックのうち何れか一方を内部クロックとして出力する。増幅及び多重化回路は、前記内部クロックに同期して動作し、前記第1及び第2メモリコアから出力されたデータを受けて、そのデータを増幅し多重化して出力する。
【０００９】
本発明に係る半導体メモリ装置出力制御方法は、複数のデータを保持し、各々１つのデータを同時に出力する第1及び第2メモリコアを含む半導体メモリ装置において具現される。
【００１０】
まず、外部システムクロックの整数倍の周期を有する第1クロックと、前記第1クロックの2倍の周期を有する第2クロックを発生し、前記第1クロックと第2クロックのうち何れか一方を内部クロックとして選択する。そして、前記第1及び第2メモリコアから出力されたデータを増幅し、増幅された第1及び第2データを前記内部クロックと同じ周波数を有する第1制御パルスに同期させて第1及び第2データラインに各々出力させる。そして、前記第1及び第2データライン上の前記第1データと前記第2データのうち先のアドレスに係るデータを選択して、その選択したデータを外部に出力する。そして、前記第1データと前記第2データのうち後のアドレスに係るデータを選択して、その選択したデータを外部に出力する。
【００１１】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。
【００１２】
図1は、本発明の好適な実施の形態に係る同期式DRAMの概略的構成を示すブロック図である。この同期式DRAMは、複数のメモリセルアレイを含み、各メモリセルアレイは複数のメモリセルサブアレイを含むが、説明の便宜上、図1には2つのメモリセルサブアレイだけを示している。具体的には、図1に示す同期式DRAMは、偶数メモリコア10、奇数メモリコア20、増幅及び多重化回路24、及び出力バッファ26を含む。
【００１３】
偶数メモリコア10は、第1メモリセルサブアレイ12、ローデコーダ14及びカラムデコーダ16を含む。第1メモリセルサブアレイ12の各セルは、ローデコーダ14及びカラムデコーダ16によりデコーディングされるローアドレス及びカラムアドレスに従ってアクセスされて、データが記録され、記録されたデータが読み出される。読み出されたデータは、ビットライン感知増幅器18により増幅されて、ローカル入出力ライン19aに伝達される。ここで、第1メモリセルサブアレイ12をアクセスするためにカラムアドレスバスを介して印加されるカラムアドレスは偶数値を有する。即ち、第1メモリセルサブアレイ12は、偶数のカラムアドレスのみによってアドレッシングされる。
【００１４】
奇数メモリコア20は、第1メモリセルサブアレイ22、ローデコーダ24及びカラムデコーダ26を含む。第2メモリセルサブアレイ22の各セルも同様に、ローデコーダ24及びカラムデコーダ26によりデコーディングされるローアドレス及びカラムアドレスによりアクセスされて、データが記録され、記録されたデータが読み出される。読み出されたデータは、ビットライン感知増幅器28により増幅されて、ローカル入出力ライン19aに載せられる。ここで、第2メモリセルサブアレイ22をアクセスするために前記カラムアドレスバスを介して印加されるカラムアドレスは奇数値を有する。即ち、第2メモリセルサブアレイ22は、奇数のカラムアドレスのみによってアドレッシングされる。
【００１５】
増幅及び多重化回路24は、偶数メモリコア10及び奇数メモリコア20から各々出力されるデータIO_E、IO_Oを受けて、複数の制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sに応答してデータIO_E、IO_Oを多重化し、多重化されたデータDOを出力する。出力バッファ26は、増幅及び多重化回路24からの多重化されたデータDOを受けて、このデータをバッファリングして、これをデータDOUTとして外部システムバスに出力する。
【００１６】
制御信号発生部32は、外部からシステムクロックCLK、ローアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、記録制御信号/WE及び読出制御信号/OEを受けて、各種の制御信号を発生してメモリセルアレイや増幅及び多重化回路24に供給する。具体的には、制御信号発生部32は、制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを発生して、増幅及び多重化回路24に供給する。モードレジスター34は、DDR/SDRモード、CAS待ち時間、バーストの長さ、バースト順序のような同期式DRAMの動作モードに関する情報を保持するレジスターであって、製造業体または使用者がプログラムすることができる。
【００１７】
図2は、増幅及び多重化回路24の詳細ブロック図である。増幅及び多重化回路24は、第1及び第2I/O感知増幅器40及び42と、第1及び第2データバス選択器44及び46と、マルチプレクサ48とを含む。
【００１８】
第1I/O感知増幅器40は、偶数メモリコア10から出力されてローカル入出力ライン19aに伝達されたデータIO_Eを受け入れる。そして、第1I/O感知増幅器40は、データIO_Eを増幅し、増幅されたデータFDIO_Eを制御パルスFRTに応答してグロ−バル入出力ライン41を通して出力する。第2I/O感知増幅器42は、奇数メモリコア20から出力されてローカル入出力ライン19bに伝達されたデータIO_Oを受け入れる。そして、第2I/O感知増幅器42は、データIO_Oを増幅し、増幅されたデータFDIO_Oを制御パルスFRTに応答してグロ−バル入出力ライン43を通して出力する。
【００１９】
第1データバス選択器44は、第1I/O感知増幅器40により出力されたデータFDIO_Eをグロ−バル入出力ライン41を通して受け入れる。また、第1データバス選択器44は、第2I/O感知増幅器42により出力されたデータFDIO_Oをグロ−バル入出力ライン43を通して受け入れる。その後、第1データバス選択器44は、選択信号SELに応答してデータFDIO_E、FDIO_Oの何れか一つを選択し、制御パルスSRT_Fに応答して、その選択したデータを第1バスデータDB_Fとして出力する。
【００２０】
この同期式DRAMがバースト出力を実行する時、出力データの最初のカラムアドレスが偶数の場合には選択信号SELは"ハイ"レベルを有する。この場合、第1データバス選択器44は、データFDIO_Eを選択して、その選択したデータを第1バスデータDB_Fとして出力する。一方、出力データの最初のカラムアドレスが奇数の場合には、選択信号SELは"ロー"レベルを有する。この場合、第1データバス選択器44は、データFDIO_Oを選択して、その選択したデータを第1バスデータDB_Fとして出力する。
【００２１】
第2データバス選択器46は、第1及び第2I/O感知増幅器40、42により各々出力されたデータFDIO_E、FDIO_Oを受け入れ、選択信号/SELに応答してデータFDIO_E、FDIO_Oの何れか一つを選択する。そして、第2データバス選択器46は、制御パルスSRT_Sに応答して、その選択したデータを第2バスデータDB_Sとして出力する。出力データの最初のカラムアドレスが偶数の場合には、選択信号SELは"ロー"レベルを有する。この場合、第2データバス選択器46は、データFDIO_Oを選択して、その選択したデータを第2バスデータDB_Fとして出力する。一方、出力データの最初のカラムアドレスが奇数の場合には、選択信号SELは"ハイ"レベルを有する。この場合、第2データバス選択器46は、データFDIO_Eを選択して、その選択したデータを第1バスデータDB_Fとして出力する。
【００２２】
従って、この同期式DRAMがバーストデータ出力を実行する時、最初のカラムアドレスが偶数の場合には、第1データバス選択器44は、偶数メモリコア10からのデータを出力し、第2データバス選択器46は、奇数メモリコア20からのデータを出力する。一方、最初のカラムアドレスが奇数の場合には、第1データバス選択器44は、奇数メモリコア20からのデータを出力し、第2データバス選択器46は、偶数メモリコア10からのデータを出力する。これにより、プリフェッチ(pre-fetch)された2ビットのデータのうち先に出力すべきデータが常に第1データバス選択器44により選択され、後に出力すべきデータが常に第2データバス選択器46により選択される。
【００２３】
一方、この同期式DRAMがバーストデータ出力を実行する際にバーストの長さが1の場合には第2データバス選択器46がディスエーブルされる。これにより第1データバス選択器44のみが1ビットのデータを出力する。
【００２４】
マルチプレクサ48は、第1及び第2データバス選択器44及び46から各々出力される第1及び第2バスデータDB_F及びDB_Sを受けて、このデータを多重化して出力する。即ち、マルチプレクサ48は、制御パルスCLKDQ_Fに応答して第1バスデータDB_Fを出力し、制御パルスCLKDQ_Sに応答して第2バスデータDB_Sを出力する。制御パルスCLKDQ_Sは、制御パルスCLKDQ_Fに比べて半周期分だけ位相が異なる。
【００２５】
図3は、図1の制御信号発生部３２内にある制御パルス発生回路の一例を示すブロック図である。制御パルス発生回路は、内部クロック発生副回路50、分周器52、選択部53及び遅延部60を含む。
【００２６】
内部クロック発生副回路50は、外部システムクロックCLKを受け入れ、クロックCLKのデューティ比及びスイング幅を調整して、外部システムクロックCLKと同じ周波数を有するDDRモード用内部クロックPCLK_DDRを発生する波形整形回路を含む。分周器52は、DDRモード用内部クロックPCLK_DDRを受けて、これを分周してDDRモード用内部クロックPCLK_DDRの半分の周波数を有するSDRモード用内部クロックPCLK_SDRを発生する。
【００２７】
選択部53は、モード制御信号/DDRに応答してDDRモード用内部クロックPCLK_DDR及びSDRモード用内部クロックPCLK_SDRの何れか一つを選択してDRAMの内部クロックPCLKとして出力する。
【００２８】
この同期式DRAMがDDRモードで動作する時、モード制御信号/DDRは"ロー"レベルを有する。この時、選択部53の伝送スイッチ54は、モード制御信号/DDR及びインバータ58により反転されたモード制御信号/DDRに応答してターンオンされ、伝送スイッチ56はターンオフされる。従って、DDRモード用内部クロックPCLK_DDRがDRAMの内部クロックPCLKとして出力される。
【００２９】
一方、同期式DRAMがSDRモードで動作する時前記モード制御信号/DDRは、"ハイ"レベルを有する。この時、選択部53の伝送スイッチ54はターンオフされ、伝送スイッチ56はターンオンされて、SDRモード用内部クロックPCLK_SDRがDRAMの内部クロックPCLKとして出力される。
【００３０】
内部クロックPCLKは、DRAMの内部マスタクロックとして使われると共に、後述するように、制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを発生する時に使われる。
【００３１】
この実施の形態において、同期式DRAMのDDRまたはSDR動作モードは、製造業者または使用者によりプログラムされ、モードレジスター34に保持される。従って、モード選択信号/DDRは、モードレジスター34から制御信号発生部32に出力される。しかし、本発明の他の実施の形態において、DDRまたはSDR動作モードは、例えば、製造過程で製造業者によりメタルオプション、マスクオプション、ボンディングオプションまたはヒューズにより固定される。
【００３２】
図3において、遅延部60は、第1乃至第5遅延器62〜70を含み、制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを発生する。第1遅延器62は、内部クロックPCLKを所定時間遅延させて、遅延したクロックを制御パルスFRTとして出力する。この実施の形態においては、内部クロックPCLKは、8ナノ秒(ns)の周期と43.75%のデューティ比を有する。そして、第1遅延器62が制御パルスFRTを発生させるために内部クロックPCLKを遅延させる時間は1.5ナノ秒(ns)である。
【００３３】
第2遅延器は、内部クロックPCLKを2.5ナノ秒(ns)遅延させて、遅延したクロックを制御パルスSRT_Fとして出力する。第3遅延器は、内部クロックPCLKを6.5ナノ秒(ns)遅延させて、遅延したクロックを制御パルスSRT_Sとして出力する。第4遅延器は、内部クロックPCLKを4.5ナノ秒(ns)遅延させて、遅延したクロックを制御パルスCLKDQ_Fとして出力する。第5遅延器は、内部クロックPCLKを8.5ナノ秒(ns)遅延させて、遅延したクロックを制御パルスCLKDQ_Sとして出力する。制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sの波形は、図4及び図5に示されている。
【００３４】
本発明の１つの実施の形態では、第1乃至第5遅延器62〜70は、位相同期ループPLLや遅延同期ループDLLを使用して具現される。しかし、かかる構成に限定されず、他の遅延回路を採用することもできる。また、本発明の他の実施の形態では、第1乃至第5遅延器62〜70は、内部クロックPCLKから制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sを別個に発生する代わりに、各々の先後関係を考えて何れか１つの制御パルスから他の制御パルスを発生する。
【００３５】
図4は、図1に示す同期式DRAMがDDRモードで動作する場合における各制御パルス及びデータの波形図である。この同期式DRAMがDDRモードで動作する時、内部クロックPCLKは、外部システムクロックCLKと同じ周波数を有する。
【００３６】
第1メモリセルサブアレイ12及び第2メモリセルサブアレイ22では、ローアドレスにより選択された何れか１つのローに属するセルに保持されたデータは、ビットライン感知増幅器18、28により増幅される。その後、第1メモリセルサブアレイ12及び第2メモリセルサブアレイ22の各々において、複数個のビットラインからカラム選択ラインCSLに従って１本のビットラインが選択され、選択されたビットラインのデータIO_E、IO_Oがローカル入出力ライン19a、19bに伝達される。
【００３７】
第1及び第2I/O感知増幅器40及び42は、データIO_E、IO_Oを受けてこれを増幅し、制御パルスFRTに応答して増幅されたデータFDIO_E、FDIO_Oを出力する。
【００３８】
第1選択器44は、第1及び第2I/O感知増幅器40及び42からのデータFDIO_E、FDIO_Oを受けて、この中の一方を選択して、制御パルスSRT_Fに応答して、その選択したデータDB_Fを出力する。また、第2選択器46は、第1及び第2I/O感知増幅器40、42からのデータFDIO_E、FDIO_Oを受けて、この中の他方を選択して、制御パルスSRT_Sに応答して、その選択したデータDB_Sを出力する。
【００３９】
マルチプレクサ48は、第1選択器44及び第2選択器46からデータDB_F及びデータDB_Sを各々受け入れる。マルチプレクサ48は、制御パルスCLKDQ_Fに応答してデータDB_Fを選択して出力し、制御パルスCLKDQ_Sに応答してデータDB_Sを選択して出力する。これにより、マルチプレクサ48から出力されるデータDOiは、偶数メモリコア10または奇数メモリコア20から出力されるデータに比べて2倍のデータ率を有する。出力バッファ26は、マルチプレクサ48からのデータDOiを受けて、これをバッファリングして最終の出力データDOUTを出力する。結局、１つのシステムクロックに対して２つのデータがDRAMから出力される。
【００４０】
図5は、図1に示す同期式DRAMがSDRモードで動作する場合における各制御パルス及びデータの波形図である。
【００４１】
この同期式DRAMがSDRモードで動作する時、内部クロックPCLKは、外部システムクロックCLKの半分の周波数となり、これにより各制御パルスFRT、SRT_F、SRT_S、CLKDQ_F、CLKDQ_Sも、DDRモードにおける場合の半分の周波数となる。他のDRAM動作はDDRモードと同じである。
【００４２】
この場合にも、マルチプレクサ48から出力されるデータDOiは、偶数メモリコア10または奇数メモリコア20から出力されるデータに比べて2倍のデータ率を有する。しかし、内部クロックPCLKがシステムクロックの半分の周波数であるため、１つのシステムクロックに対して１つのデータが最終的にDRAMから出力される。
【００４３】
一方、SDRモードの場合、内部パイプライン制御が外部システムクロックCLKの半分の速度で動作し、これにより動作がDDRモードに比べて容易になるという長所がある。
【００４４】
上記の実施の形態は、本発明の一例に過ぎず、本発明は、かかる実施の形態に限定さず、様々な変形が可能である。
【００４５】
例えば、上記の実施の形態では、DDRモード用内部クロックPCLK_DDRを生成し、これを分周してSDRモード用内部クロックPCLK_SDRを発生したが、本発明の他の実施の形態では、システムクロックPCLKからSDRモード用内部クロックPCLK_SDRを生成し、これを逓倍してDDRモード用内部クロックPCLK_DDRを発生することができる。
【００４６】
また、上記の実施の形態では、第1及び第2選択器44及び46は、3クロックのCAS待ち時間を前提として設けられているが、例えば、CAS待ち時間が2クロックであるとすると、前記第1及び第2選択器44及び46を省略することができる。この場合、データバスの選択は、マルチプレクサにより行なわれ得る。また、CAS待ち時間が4クロック以上であれば、追加的な遅延手段が含まれ得る。
【００４７】
また、上記の実施の形態を変形して、DDRモード用内部クロックPCLK_DDRに関しても外部システムクロックを分周して生成することによって、DDRモード用内部クロックPCLK_DDR及びSDRモード用内部クロックPCLK_SDRの双方をシステムクロックと違う周波数としてもよい。
【００４８】
また、同時にデータが入出力されるメモリコアの数は2つに限定されず、3以上のメモリコアで同時にデータが入出力できるようにしてもよい。このような場合、図2のI/O感知増幅器、選択器及びデータバスの数は、同時にデータが入出力されるメモリコアの数と等しくすることが望ましい。この時、マルチプレクサの入力端子、SRT及びCLKDQの制御パルスの数もそれに応じて増加させればよい。また、この場合、多重データ率モード時の内部クロックPCLK（PCLK_M）は、SDRモード用内部クロックPCLK_SDRに比べてn倍の周波数を有する。特に、このような多重データ率モードにおける多重データモード用内部クロックPCLK_Mが外部システムクロックCLKを1/mに分周して発生されると仮定すると、外部システムクロックCLKの周波数がfである時、多重データモード用内部クロックPCLK_Mの周波数とSDRモード用内部クロックPCLK_SDRは各々f/m、f/(mn)になる。
換言すると、本発明に内在する基本的な技術的思想中の１つは、同時に読出された複数のデータをマルチプレクサ制御を通じて順次に出力することにあり、従ってマルチプレクサにより選択されるデータバスの個数に制限はない。
本発明の好適な実施の形態に係るSDRAMは、SDRモードとDDRモードを共に支援することができる。従って、使用者側及び製造業者側のコストを削減することができる。また、本発明の好適な実施の形態に係るマルチプレクサ制御によるデータ経路制御方法は、その他の多重データ率モード半導体メモリにも適用することができる。
【００４９】
換言すると、本発明に内在する基本的な技術的思想中の１つは、同時に読出された複数のデータをマルチプレクサ制御を通じて順次に出力することにあり、従ってマルチプレクサにより選択されるデータバスの個数に制限はない。
【００５０】
本発明の好適な実施の形態に係るSDRAMは、SDRモードとDDRモードを共に支援することができる。従って、使用者側及び製造業者側のコストを削減することができる。また、本発明の好適な実施の形態に係るマルチプレクサ制御によるデータ経路制御方法は、その他の多重データ率モード半導体メモリにも適用することができる。
【００５１】
【発明の効果】
本発明によれば、例えば、SDRモード及びDDRモードの何れか１つを選択して、選択したモードでデータを出力させることができる。
【００５２】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る同期式DRAMの概略的構成を示すブロック図である。
【図２】図１に示す増幅及び多重化回路のブロック図である。
【図３】図１に示す制御信号発生部内にある制御パルス発生回路の一例を示すブロック図である。
【図４】図１に示す同期式DRAMが二重データ率(DDR)モードで動作する場合の各制御パルス及びデータの波形図である。
【図５】図1に示す同期式DRAMが単一データ率(SDR)モードで動作する場合の各制御パルス及びデータの波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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