(57)【特許請求の範囲】
【請求項１】
遅延同期ループ回路を含むメモリ装置において、
少なくとも一つの可変抵抗回路が連結され、前記メモリ装置を動作させるための外部信号を通過させる少なくとも一つの端子と、
前記メモリ装置のオートリフレッシュ動作の活性化を示すコマンドイネーブル信号及び前記遅延同期ループ回路を活性化するための外部イネーブル信号に応じて前記可変抵抗回路の抵抗値を制御する制御信号を発する制御回路とを備え、
前記制御信号により前記端子の状態が最適状態に変更された後で前記遅延同期ループ回路がイネーブルされ、また、前記メモリ装置が前記オートリフレッシュ動作を周期的に行う間に前記制御信号により前記端子の状態が最適状態に変更されることを特徴とするメモリ装置。
【請求項２】
前記制御回路は、
前記可変抵抗回路の抵抗値と前記端子の状態を最適状態とするための基準になる外部基準抵抗値とを比較して前記制御信号を発し、前記比較が終了すると終了信号を発する比較回路と、
前記制御信号をラッチし、アップデート信号に応答して前記ラッチされた制御信号を発するラッチ回路と、
前記外部イネーブル信号及び前記コマンドイネーブル信号に応じて前記比較回路をイネーブルさせる第１内部イネーブル信号を発し、前記終了信号を受信した後で前記アップデート信号を発し、前記制御信号の発生後に前記遅延同期ループ回路を活性化する第２内部イネーブル信号を発する補正回路とを備え、
前記制御信号により前記端子の状態が最適状態に変更されるために必要な補正時間が前記オートリフレッシュ動作が行われるリフレッシュ時間より短ければ、前記リフレッシュ時間内に前記端子の状態は最適状態に変更されることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記少なくとも一つの可変抵抗回路は、外部電源電圧に連結され、前記制御信号に応答して抵抗値が前記外部基準抵抗値に変わる第１可変抵抗と、
接地電圧に連結され、前記制御信号に応答して抵抗値が前記外部基準抵抗値に変わる第２可変抵抗とを備えることを特徴とする請求項２に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置に係り、具体的には、工程、電圧及び温度の変化に応じて端子の状態を最適に変化させることができるメモリ装置に関する。
【０００２】
【従来の技術】
一般的に、メモリ装置はチャネルを通じて外部システムに連結される。外部システムは、例えばメモリコントローラでありうる。外部システムからチャネルを通じてメモリ装置に入力される入力信号の場合、チャネルのインピーダンス不整合による反射波により雑音が生じうる。このような反射波を最小に減らして入力信号の雑音を減少させるために（すなわち、メモリ装置の端子状態を最適化するために）、入力信号が入力されるメモリ装置の端子に抵抗が連結される。
【０００３】
低速で動作するメモリ装置の場合、工程の変化に拘わらずメモリ装置の端子の状態を最適化するために、ヒューズを使用して端子の抵抗値を調節する。しかし、上記の方法では、電圧または温度の変化に応じてメモリ装置の端子の抵抗値を変化させることができないので、高速動作するメモリ装置の入出力特性を低下させうる。
【０００４】
【発明が解決しようとする課題】
本発明がなそうとする技術的課題は工程、電圧及び温度の変化に応じてメモリ装置の端子に連結された抵抗の値を変化させ、メモリ装置の端子の状態を最適に変化させることができるメモリ装置を提供することである。
【０００５】
【課題を解決するための手段】
上記の技術的課題を達成するために本発明のメモリ装置は遅延同期ループ回路を含むメモリ装置に関する。本発明のメモリ装置は、少なくとも一つの可変抵抗回路が連結され、前記メモリ装置を動作させるための外部信号を通過させる少なくとも一つの端子、前記メモリ装置のオートリフレッシュ動作の活性化を示すコマンドイネーブル信号及び前記遅延同期ループ回路を活性化するための外部イネーブル信号に応じて前記可変抵抗回路の抵抗値を制御する制御信号を発する制御回路を備え、前記制御信号により前記端子の状態が最適状態に変更された後で前記遅延同期ループ回路がイネーブルされ、また、前記メモリ装置が前記オートリフレッシュ動作を周期的に行う間に前記制御信号により前記端子の状態が最適状態に変更されることを特徴とする。
【０００６】
望ましい実施形態によれば、前記制御回路は前記可変抵抗回路の抵抗値と前記端子の状態を最適状態とするための基準になる外部基準抵抗値とを比較して前記制御信号を発し、前記比較が終了すると終了信号を発する比較回路と、前記制御信号をラッチし、アップデート信号に応答して前記ラッチされた制御信号を発するラッチ回路と、前記外部イネーブル信号及び前記コマンドイネーブル信号に応じて前記比較回路をイネーブルさせる第１内部イネーブル信号を発し、前記終了信号を受信した後で前記アップデート信号を発し、前記制御信号の発生後に前記遅延同期ループ回路を活性化する第２内部イネーブル信号を発する補正回路とを備え、前記制御信号により前記端子の状態が最適状態に変更するために必要な補正時間が前記オートリフレッシュ動作が行われるリフレッシュ時間より短ければ、前記リフレッシュ時間内に前記端子の状態は最適状態に変更され、前記補正時間が前記リフレッシュ時間より長ければ、前記オートリフレッシュ動作のうち第１オートリフレッシュ動作が行われる間に前記比較回路がイネーブルされ、前記第１オートリフレッシュ動作が終了した後に行われる第２オートリフレッシュ動作中に前記端子の状態が最適状態に変更される。
【０００７】
望ましい実施形態によれば、前記少なくとも一つの可変抵抗回路は外部電源電圧に連結され、前記制御信号に応答して抵抗値が前記外部基準抵抗値に変わる第１可変抵抗と、接地電圧に連結され、前記制御信号に応答して抵抗値が前記外部基準抵抗値に変わる第２可変抵抗とを備える。
【０００８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同じ参照符号は同様の構成要素を示す。
【０００９】
図１は本発明の一実施形態によるメモリ装置を示すブロックダイヤグラムである。図１を参照すると、本発明のメモリ装置１００は可変抵抗回路１０１、１０３、１０５、１０７、入力バッファ１０９、１１１、１１３、１１７、コマンドデコーダ１１５、遅延同期ループ回路（DLL:DelayLocked-Loop circuit）１１９、制御回路１２０及びコア部１６０を備える。
【００１０】
端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５を通じてメモリ装置を動作させるための外部信号ＤＱ、ＡＤＤＲ、ＣＭＤ、ＥＣＬＫ、ＤＬＬ＿ＥＮが印加される。端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５は外部システム（図示せず）に連結されるチャネル（図示せず）と連結される。ここで、外部信号ＤＱは入出力データ信号であり、外部信号ＡＤＤＲはコア部１６０に含まれたメモリセルを選択するための信号である。外部信号ＣＭＤはメモリ装置１００の動作を制御する外部命令信号であり、外部信号ＥＣＬＫは外部クロック信号である。そして、外部信号ＤＬＬ＿ＥＮは遅延同期ループ回路１１９をイネーブルさせるための外部イネーブル信号ＤＬＬ＿ＥＮである。また、端子Ｐ６には前記チャネルの状態を最適状態に変更するための基準になる外部基準抵抗Ｒｒが連結され、外部基準抵抗Ｒｒは接地電圧ＶＳＳに連結される。そして、外部基準抵抗Ｒｒはメモリ装置１００の外部に配置される。
【００１１】
入力バッファ１０９、１１１、１１３、１１７はそれぞれ外部信号ＤＱ、ＡＤＤＲ、ＣＭＤ、ＥＣＬＫをバッファリングする。入力バッファ１０９、１１１、１１３、１１７のそれぞれには外部電源電圧ＶＤＤ及び接地電圧ＶＳＳが印加される。
【００１２】
コマンドデコーダ１１５はデコーディングされた外部命令信号ＣＭＤをコア部１６０に印加する。
【００１３】
遅延同期ループ回路１１９は外部クロック信号ＥＣＬＫに同期した内部クロック信号ＩＣＬＫを発する。内部クロック信号ＩＣＬＫは入力バッファ１０９、１１１、１１３及びコマンドデコーダ１１５に印加される。
【００１４】
図２は図１の可変抵抗回路を具体的に示す回路図である。図２を参照すると、可変抵抗回路１０７は第１可変抵抗ＲＶ１及び第２可変抵抗ＲＶ２を備える。第１可変抵抗ＲＶ１は外部電源電圧ＶＤＤＱに連結され、第２可変抵抗ＲＶ２は接地電圧ＶＳＳに連結される。他の可変抵抗回路１０３、１０５、１０７も可変抵抗回路１０７の構成要素と同様の構成要素を備える。従って、本明細書ではそれらについての説明を省略する。
【００１５】
工程、電圧及び温度の変化に応じて第１可変抵抗及び第２可変抵抗ＲＶ１、ＲＶ２の抵抗値が変更される。メモリ装置１００に電源が投入されて外部イネーブル信号ＤＬＬ＿ＥＮがイネーブルされると、端子Ｐ４の状態を最適状態に変更するために、制御回路１２０から外部基準抵抗Ｒｒの抵抗値を感知して発せられた制御信号ＣＮＴ＜ｉ＞により第１可変抵抗及び第２可変抵抗ＲＶ１、ＲＶ２の抵抗値は最適の抵抗値に変更される。前記最適の抵抗値は外部基準抵抗Ｒｒでありうる。
【００１６】
その後、外部クロック信号ＥＣＬＫが印加されると、雑音が少ない外部クロック信号ＥＣＬＫがメモリ装置１００の内部に入力されうる。従って、遅延同期ループ回路１１９の同期時間が短縮されうる。同様に、他の外部信号ＤＱ、ＡＤＤＲ、ＣＭＤもそれぞれ端子Ｐ１、Ｐ２、Ｐ３の状態が最適状態に変更された後で印加される。
【００１７】
再び図１を参照すると、制御回路１２０は外部イネーブル信号ＤＬＬ＿ＥＮに応じて可変抵抗回路１０１、１０３、１０５、１０７に含まれる抵抗値を最適の抵抗値に変化させるための制御信号ＣＮＴ＜ｉ＞を発する。制御信号ＣＮＴ＜ｉ＞により端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態が最適化された後、遅延同期ループ回路１１９をイネーブルさせるための内部イネーブル信号ＥＮ２が発せられる。次に、イネーブルされた遅延同期ループ回路１１９は入力バッファ１１７によりバッファリングされた外部クロック信号ＥＣＬＫに同期させた内部クロック信号ＩＣＬＫを発する。
【００１８】
また、制御回路１２０はオートリフレッシュ動作の活性化を示すコマンドイネーブル信号ＣＢＲ＿ＥＮに応じて本発明のメモリ装置１００がオートリフレッシュ動作を行う間に端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化するための制御信号ＣＮＴ＜ｉ＞を発する。従って、メモリ装置１００の他の動作は、端子状態の最適化による影響を受けない。オートリフレッシュ動作は外部アドレス信号ではない内部アドレス信号により行われるリフレッシュ動作であり、周期的に行われ、ＣＢＲ命令（CASbefore RAScommand）により制御される。
【００１９】
従って、本発明のメモリ装置１００は端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化した後、外部信号を受信することによりメモリ装置１００の入出力特性が向上されうる。また、動作最中に端子の状態を最適化することによりさらにメモリ装置１００の入出力特性を向上させることができる。
【００２０】
図３は図１に示された制御回路の構成を概略的に示すブロックダイヤグラムである。図３を参照すると、制御回路は比較回路１２２、ラッチ回路１２４及び補正回路１２６を備える。
【００２１】
比較回路１２２は第１内部イネーブル信号ＥＮ１に応じて可変抵抗回路１０１、１０３、１０５、１０７に含まれた抵抗値と外部基準抵抗Ｒｒの値とを比較して制御信号ＣＮＴ＜ｉ＞を発し、前記比較が終了すると終了信号ＣＯを発する。
【００２２】
ラッチ回路１２４は制御信号ＣＮＴ＜ｉ＞をラッチし、アップデート信号ＵＤに応答して前記ラッチされた制御信号ＣＮＴ＜ｉ＞を発する。
【００２３】
補正回路１２６は外部イネーブル信号ＤＬＬ＿ＥＮ及びコマンドイネーブル信号ＣＢＲ＿ＥＮに応じて比較回路１２２をイネーブルさせる第１内部イネーブル信号ＥＮ１を発する。次に、補正回路１２６は終了信号ＣＯを受信した後でアップデート信号ＵＤを発し、制御信号ＣＮＴ＜ｉ＞の発生後に遅延同期ループ回路１１９を活性化する第２内部イネーブル信号ＥＮ２を発する。
【００２４】
制御信号ＣＮＴ＜ｉ＞により端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態が最適状態に変更されるために必要な補正時間ｔＣＡＬがオートリフレッシュ動作が行われるリフレッシュ時間ｔＲＦＣより短ければ、リフレッシュ時間ｔＲＦＣ内に端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態は最適状態に変更される。
【００２５】
補正時間ｔＣＡＬがリフレッシュ時間ｔＲＦＣより長ければ、前記オートリフレッシュ動作のうち第１オートリフレッシュ動作が行われる間に前記比較回路がイネーブルされ、前記第１オートリフレッシュ動作が終了した後に行われる第２オートリフレッシュ動作が行われる間に端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態は最適状態に変更される。
【００２６】
図４は図１のメモリ装置の動作の開始部分を示すタイミングダイヤグラムである。
【００２７】
外部電源電圧ＶＤＤ、ＶＤＤＱが上昇すると、本発明のメモリ装置１００の動作が始まる。その後、外部イネーブル信号ＤＬＬ＿ＥＮが活性化されると、図１の制御回路１２０が制御信号ＣＮＴ＜１＞を発して端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化する。次に、第２内部イネーブル信号ＥＮ２が活性化されると、遅延同期ループ回路１１９がイネーブルされて内部クロック信号ＩＣＬＫが発せられる。すなわち、本発明のメモリ装置１００は端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化した後、外部信号を受信する。
【００２８】
図５Ａは図１のメモリ装置の動作が行われる間の制御回路の動作を示すタイミングダイヤグラムである。特に、図５Ａは補正時間ｔＣＡＬがリフレッシュ時間ｔＲＦＣより短い場合を示すタイミングダイヤグラムである。図５Ａ、図５Ｂに示されたＡ＿ＣＭＤは本発明のメモリ装置１００の他の動作（例えば、書込み動作等のオートリフレッシュ以外の動作）を制御する外部命令信号である。
【００２９】
内部クロック信号ＩＣＬＫに同期してＣＢＲ命令が発せられると、コマンドイネーブル信号ＣＢＲ＿ＥＮが活性化される。次に、第１内部イネーブル信号ＥＮ１、終了信号ＣＯ及びアップデート信号ＵＤが活性化され、アップデートされた制御信号ＣＮＴ＜２＞を発する。それにより、制御信号ＣＮＴ＜２＞により端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態が最適化される。
【００３０】
図５Ｂは図１のメモリ装置の動作が行われる間の制御回路の他の動作を示すタイミングダイヤグラムである。特に、図５Ｂは補正時間ｔＣＡＬがオートリフレッシュ時間ｔＲＦＣより長い場合を示すタイミングダイヤグラムである。
【００３１】
内部クロック信号ＩＣＬＫに同期して第１ＣＢＲ命令（ＣＢＲ１）が発せられると、コマンドイネーブル信号ＣＢＲ＿ＥＮが活性化される。次に、第１内部イネーブル信号ＥＮ１及び終了信号ＣＯが活性化される時、ラッチ回路１２４は端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化するための制御信号ＣＮＴ＜２＞を保存する。その後、内部クロック信号ＩＣＬＫに同期された外部命令Ａ＿ＣＭＤに従って本発明のメモリ装置１００は他の動作を行う。その後、内部クロック信号ＩＣＬＫに同期した第２ＣＢＲ命令（ＣＢＲ２）が発せられると、アップデート信号ＵＤが活性化される。それにより、端子Ｐ１、Ｐ２、Ｐ３、Ｐ４の状態を最適化するための制御信号ＣＮＴ＜２＞が可変抵抗回路１０１、１０３、１０５、１０７に印加される。
【００３２】
なお、本発明は、添付の図面に示された実施形態を参照して説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これから多様な変形及び均等な他実施形態への改良等が可能であるという点が理解されるであろう。従って、本発明の技術的範囲は、本願明細書の特許請求の範囲の記載に基づいて定められるべきである。
【００３３】
【発明の効果】
本発明のメモリ装置によれば、工程、電圧及び温度の変化に応じて端子状態を最適状態に変更した後で外部信号を受信するので、メモリ装置の入出力特性が向上されうる。また、本発明によれば、新しく追加された命令ではない既存の命令が使われて端子状態が最適化されるので、本発明によるメモリ装置の性能が向上されうる。そして、本発明のメモリ装置は高速で動作する場合にも適している。
【図面の簡単な説明】
【図１】本発明の一実施形態によるメモリ装置を示すブロックダイヤグラムである。
【図２】図１の可変抵抗回路を具体的に示す回路図である。
【図３】図１に示された制御回路の構成を概略的に示すブロックダイヤグラムである。
【図４】図１のメモリ装置の動作の開始部分を示すタイミングダイヤグラムである。
【図５Ａ】図１のメモリ装置の動作が行われる間の制御回路の動作を示すタイミングダイヤグラムである。
【図５Ｂ】図１のメモリ装置の動作が行われる間の制御回路の他の動作を示すタイミングダイヤグラムである。
【符号の説明】
１００  メモリ装置
１０１、１０３、１０５、１０７  可変抵抗回路
１０９、１１１、１１３、１１７  入力バッファ
１１５  コマンドレコーダ
１１９  遅延同期ループ回路
１２０  制御回路
１６０  コア部
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６  端子
【図１】
0003958185.tif 000002
【図２】
0003958185.tif 000003
【図３】
0003958185.tif 000004
【図４】
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【図５Ａ】
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【図５Ｂ】
0003958185.tif 000007