(57)【特許請求の範囲】
【請求項１】
半導体基板又はウエルにドレイン拡散及びソース拡散が形成され、その基板上又はウエル上には絶縁膜を介し、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極上に絶縁膜を介して複数のメモリ素子に共通の制御ゲート電極が設けられ、制御ゲート電極との間及び浮遊ゲート電極との間にそれぞれ絶縁膜を介し、浮遊ゲート電極とソース拡散との間の基板上又はウエル上にゲート絶縁膜を介して、浮遊ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が設けられた電気的消去可能な不揮発性半導体メモリ素子を備えた不揮発性半導体記憶装置において、
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート電極間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されており、
メモリ消去時には、ソース電極に選択ゲート電極より小さい正電位が与えられて、浮遊ゲート電極から選択ゲート電極へのポリ−ポリ間トンネル電子放出がなされることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体メモリ素子の消去時の制御ゲート電極の電位をＶcge（Ｖcge＜０）、選択ゲート電極の電位をＶsge、基板電極又はウエル電極の電位をグランド電位としたとき、浮遊ゲート電極と制御ゲート電極間の絶縁膜Ａ(容量Ｃa，平均膜厚Ｔa)と、浮遊ゲート電極と選択ゲート電極間の絶縁膜Ｂ(容量Ｃb，平均膜厚Ｔb)と、浮遊ゲート電極と基板又はウェル間の絶縁膜Ｍ(容量Ｃm，平均膜厚Ｔm)とにより前記３つのゲート電極と基板又はウェルが下記の条件下で電気的結合がなされる請求項１に記載の不揮発性半導体記憶装置。
０＜ [ＣaＴa-(Ｃb+Ｃm)Ｔb]Ｖcge ＜ [(Ｃa+Ｃm)Ｔa-ＣbＴb]Ｖsge
【請求項３】
メモリ消去時には、制御ゲート電極に負の電位、選択ゲート電極に正の電位、基板電極又はウエル電極にグランド電位が与えられて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出がなされる請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と電気的に分離されているウエルにドレイン拡散及びソース拡散が形成され、そのウエル上には絶縁膜を介し、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極上に絶縁膜を介して複数のメモリ素子に共通の制御ゲート電極が設けられ、制御ゲート電極との間及び浮遊ゲート電極との間にそれぞれ絶縁膜を介し、浮遊ゲート電極とソース拡散との間のウエル上にゲート絶縁膜を介して、浮遊ゲート電極と制御ゲート電極を跨ぐ選択ゲート電極が設けられた電気的消去可能な不揮発性半導体メモリ素子を備えた不揮発性半導体記憶装置において、
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート電極間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜の容量をＣａ、平均膜厚をＴａとし、浮遊ゲート電極−選択ゲート電極間の絶縁膜の容量をＣｂ、平均膜厚をＴｂとしたとき、
Ｃｂ・Ｔｂ＜Ｃａ・Ｔａ
なる関係を満たしている請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記不揮発性半導体メモリ素子の制御ゲート電極−浮遊ゲート電極間の絶縁膜と浮遊ゲート電極−選択ゲート電極間の絶縁膜は同じ絶縁膜であり、かつ面積をそれぞれＳａ，Ｓｂとしたとき、
Ｓｂ＜Ｓａ
なる関係を満たしている請求項４又は５に記載の不揮発性半導体記憶装置。
【請求項７】
メモリ消去時には、制御ゲート電極に負電位、選択ゲート電極に正電位、基板電極にグランド電位が与えられ、ウエル電極及びソース/ドレイン電極が浮遊電位とされることにより、浮遊ゲート電極から選択ゲート電極へのポリ−ポリ間トンネル電子放出がなされる請求項４，５又は６に記載の不揮発性半導体記憶装置。
【請求項８】
メモリ書込時には、選択ゲート電極と浮遊ゲート電極とに挟まれる基板チャネル領域から浮遊ゲート電極へのホットエレクトロン注入がなされる請求項４，５又は６に記載の不揮発性半導体記憶装置。
【請求項９】
前記不揮発性半導体メモリ素子のチャネル長方向の浮遊ゲート電極側面に、絶縁単層膜或いは積層膜をエッチバックして形成したサイドウォールを有する請求項４，５，６又は８に記載の不揮発性半導体記憶装置。
【請求項１０】
浮遊ゲート電極の角部の少なくとも一方は制御ゲート電極よりも外側に突出し、その突出した浮遊ゲート電極の角部には選択ゲート電極が隣接している請求項１から９のいずれかに記載の不揮発性半導体記憶装置。
【請求項１１】
浮遊ゲート電極で選択ゲート電極に隣接する前記角部が鋭角に形成されている請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
ドレイン拡散とソース拡散のうち少なくともソース拡散は連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、制御ゲート電極がソース拡散と平行な方向のライン状に形成され、かつ、選択ゲート電極が制御ゲート電極と直交する方向のライン状に形成されてワードラインを構成して、前記メモリ素子がアレイ状に配置されている請求項１から１１のいずれかに記載の不揮発性半導体記憶装置。
【請求項１３】
ドレイン拡散も、連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層としてソース拡散に平行に形成されており、ソース拡散及びドレイン拡散は拡散層配線で連結されたコンタクトレス構造のビットラインとなっており、このビットラインと前記ワードラインとによりマトリックス選択がなされる請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
ソース拡散及びドレイン拡散が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散、ドレイン拡散及び浮遊ゲート電極が配置されている請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
ソース拡散とドレイン拡散が交互に配置されている請求項１３に記載の不揮発性半導体記憶装置。
【請求項１６】
ワードラインを共有化しているセルを一括消去する請求項１２から１５のいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】
以下の工程（Ａ）から（Ｅ）によりゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
（Ａ）基板上のメモリゲート酸化膜上に浮遊ゲート電極、絶縁膜、制御ゲート電極及び絶縁膜がこの順に積層された積層ゲート電極を形成する工程、
（Ｂ）次に酸化処理により、浮遊ゲート電極及び制御ゲート電極の側面に絶縁膜を形成する工程、
（Ｃ）ウェットエッチング処理により、浮遊ゲート電極の側面の酸化膜を除去する工程、
（Ｄ）酸化処理により、基板上には選択ゲート酸化膜、浮遊ゲート電極の側面にはトンネル酸化膜を同時に形成する酸化処理工程、
（Ｅ）積層ゲート電極から選択ゲート酸化膜上に及ぶ選択ゲート電極を形成する工程。
【請求項１８】
浮遊ゲート電極と制御ゲート電極はともに不純物導入により低抵抗化されたポリシリコン膜からなり、かつ制御ゲート電極用のポリシリコン膜には浮遊ゲート電極用のポリシリコン膜よりも高濃度の不純物が導入されている請求項１７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートを有し電気的に書換え及び消去可能な不揮発性半導体記憶装置で、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（フラッシュメモリとも呼ばれる）と呼ばれる記憶装置に関するものである。ＥＥＰＲＯＭやフラッシュメモリは、例えば電子手帳、電話機、音声認識・記憶装置、コンピュータ等における信号処理回路の記憶装置や、携帯用機器の記憶装置などに用いるのに適する。
【０００２】
【従来の技術】
電気的に書換え及び消去可能な不揮発性半導体記憶装置の中でフラッシュメモリが近年注目を浴び、業界全体で量産に向けた開発が盛んに行なわれている。従来のＥＥＰＲＯＭは一般に単ビット消去を基本にしているのに対し、フラッシュメモリはブロック単位での消去を前提としており、使いにくい面もあるが、１ビットの単素子化やブロック消去等の採用により、ＤＲＡＭに匹敵或いはそれ以上の集積度が期待できる次世代のメモリとして注目されており、その市場の大きさは計り知れない。
【０００３】
フラッシュメモリに関して、これまでに各社から種々の構造・方式が提案されているが、一般に浮遊ゲート型の不揮発性メモリ素子が用いられている。浮遊ゲート型の不揮発性メモリ素子では、絶縁体で囲まれた浮遊ゲート電極中に電荷を保持し、制御ゲート電極にバイアスをかけたときにソース・ドレイン間にチャネルが形成される閾値電圧が、浮遊ゲート電極中の電荷量により変化することを利用してデータの記憶を行なっている点では共通している。しかし、書込み、消去方法は各方式によって異なっている。
【０００４】
最も一般的に知られているのが、図１に示す、いわゆるＥＴＯＸ型（ＮＯＲ型とも呼ばれる）と呼ばれるものである。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。ＥＴＯＸ型では、半導体基板１０１に形成されたソース１０２とドレイン１０３の間のチャネル形成領域上に、ゲート絶縁膜を介して浮遊ゲート電極１０５が形成され、さらにその上に絶縁膜を介して制御ゲート電極１０６が形成されている。１１５は隣接するメモリ素子間を分離するフィールド酸化膜である。
【０００５】
データの書込みは、チャネルに電流を流した時にチャネルのドレイン側で発生したホットエレクトロンを浮遊ゲート電極１０５に注入することにより行なっている。また、データの消去は、浮遊ゲート電極１０５とソース１０２の間に高電界をかけたときにゲート絶縁膜中をトンネルして流れる電流（Ｆ−Ｎ電流）により、ソース１０２に電子を引き抜くことにより行なっている。そして、読出しは、制御ゲート電極１０６にバイアスをかけたときにソース１０２からチャネルを経てドレイン１０３に電子が移動するか否かを識別することによって行なっている。図１及び他の図でも、図中の矢印で、Ｗは書込み、Ｅは消去、Ｒは読出しの際の電子の移動を示している。
【０００６】
このメモリ素子の特徴は構造が簡単であることであるが、欠点としては書込みをチャネルのドレイン側で発生するホットエレクトロンによって行なっているため、チャネル電流に対する浮遊ゲート電極に注入される電流の比、すなわち書込み効率が低く、そのため単一電源化が困難であること、また消去については、選択トランジスタを持たない構造のため過剰消去が発生する問題があり、プロセス的にも回路的にも非常に高度なものが要求される。
【０００７】
図１（Ｃ）はこのメモリ素子をセルとしてアレイ状に並べた様子を示したものであるが、各メモリセルはフィールド酸化膜１１５で素子分離され、ソース１０２はチャネル幅方向にのびた拡散層（ソースライン）で連結されて共通電位になっている。制御ゲート電極１０６はソースライン１０２と平行にライン状に延び、この方向のセルで共通になっていて、ワードラインを構成している。また、ドレイン１０３はワードラインと直交するライン状の金属電極（これをビットラインと呼ぶ）１２４にコンタクトホール１２１を介して連結されている。そのようにアレイ状に並べられたセルのうちの特定のセルの選択は、ワードライン１０６とビットライン１２４をマトリックス選択することにより行なわれる。このように、ＥＴＯＸ型のセルではドレインにコンタクトホールが必要なため、この部分で面積を要し、セルの構造が簡単な割にはメモリ素子１個あたりの面積が大きくなってしまうという欠点もある。
【０００８】
これらの欠点を一部解決するための方法として、ＳunDisk型の構造・方式（米国特許第５０７００３２号、米国特許第５１９８３８０号を参照）、ＳＳＴ型の構造・方式（米国特許第５０２９１３０号、米国特許第５０４５４８８号、米国特許第５０６７１０８号を参照）、ＢＭＩ型の構造・方式（米国特許第５２８０４４６号を参照）等がある。これらの３つに共通している点は、ドレイン拡散に隣接しソース拡散とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極が設けられ、浮遊ゲート電極とソース拡散の間の基板表面をセレクトチャネルとして、そのセレクトチャネル上にはゲート絶縁膜が形成され、浮遊ゲート電極の上部からセレクトチャネル上にわたって選択ゲート電極(選択ゲート電極ともいう)が配置されているという点であり、過剰消去の問題がなく、低電圧化や多値化にも極めて有利な構造をしている。これらは、セル構造・アレイ配置、また、消去・書込方式がそれぞれ若干異なっているだけで、その組合わせで互いに特徴を出している。それぞれを以下簡単に説明する。
【０００９】
ＳunDisk型を図２に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極２０４が浮遊ゲート電極２０５上を被い、かつ選択ゲート電極を兼ね、チャネル長方向（ソース２０２からドレイン２０３に向かう方向）に延び、ワードラインを構成している。ソース２０２とドレイン２０３は交互に配置され、いずれもワードライン２０４に対し垂直方向に延びてビットラインを構成している。このメモリアレイ方式はマトリクス選択するセル位置によってソースとドレインを変えていく、いわゆる仮想グランド型アレイ（Virtual-Ground-Array）方式をとっている。
【００１０】
さらに、ワードライン２０４に挟まれるような形でライン状に配される消去ゲート電極２０７を有している。浮遊ゲート電極２０５、制御ゲート電極２０４及び消去ゲート電極２０７がそれぞれ異なる層のポリシリコン層で形成されており、３層ポリシリコン構造となっている。
【００１１】
書込みはもっとも一般的なＣＨＥ注入方式（ドレイン側からのホットエレクトロン注入）方式を、消去は浮遊ゲート電極２０５から消去ゲート電極２０７へのポリシリコン−ポリシリコン間ＦＮトンネル放出の方式を採用している。読出しはソースとドレインを反対にして行なう。これはリードディスターブ（読出し時に浮遊ゲート電極にホットエレクトロンが注入されてしまう現象）を抑える上で有利なためである。
【００１２】
ＳunDisk型の特徴は、選択ゲート電極を有し、仮想グランド型アレイ方式で、かつ、ポリシリコン−ポリシリコン間ＦＮ消去を同時に実現していることである。この方式の利点として、
１）選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）仮想グランド型アレイ方式なので、微細化・大容量化が容易であること、３）ポリシリコン−ポリシリコン間（浮遊ゲート電極エッジ−消去ゲート電極間）のＦＮ消去であるため、浮遊ゲート電極−拡散層（ソース或いはドレイン）間の基板ゲート酸化膜を利用したものに比べ、トンネル膜厚を相対的に厚くすることができ信頼性が高いこと、
等が挙げられる。欠点としては、通常のＣＨＥ書込み方式を用いているため、注入効率が悪く、単一電源化が困難であることが挙げられる。
【００１３】
ＳＳＴ型を図３に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極３０６が層間絶縁膜を介して浮遊ゲート電極３０５上に乗り上げ、かつセレクトチャネル上に延びることにより選択ゲート電極を兼ね、チャネル幅方向（ソース３０２からドレイン３０３に向かう方向と垂直方向）に延びてワードラインとなっている。また、ソース３０２がワードライン３０６に平行な方向に延び、ドレイン３０３はワードライン３０６と直交するライン状の金属電極（ビットライン）３２４にコンタクトホール３２１を介して連結されている。
【００１４】
書込みは注入効率の高いＳＳＩ（Source Side Injection：ソースサイドからのホットエレクトロン注入）方式を、消去は浮遊ゲート電極から制御ゲート電極へのポリシリコン−ポリシリコン間ＦＮトンネル放出の方式を採用している。
特徴としては、選択ゲート電極を有し、ＳＳＩ書込み方式が可能で、２層ポリシリコンプロセス（消去専用のポリシリコン層がない）で、かつポリシリコン−ポリシリコン間ＦＮ消去を同時に実現していることである。
【００１５】
この方式の利点としては、
１）選択ゲート電極を有するため過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）ＳＳＩ書込み方式が可能なため、注入効率が高く、単一電源化に有利なこと、
３）ポリシリコン−ポリシリコン間（浮遊ゲート電極エッジ−選択ゲート電極間）のＦＮ消去であるため、浮遊ゲート電極−拡散層（ソース或いはドレイン）間の基板ゲート酸化膜を利用したものに比べてトンネル膜厚を相対的に厚くすることができ、信頼性が高いこと、
４）２層ポリシリコン構造でありプロセスが容易なこと、
等が挙げられる。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
【００１６】
欠点としては、
１）この方式は浮遊ゲート電極とドレインの容量結合（カップリング）を利用する方式であり、ドレインが浮遊ゲート電極に大きくオーバーラップした構造になっているため、その部分の寸法増加があること、
２）メモリチャネル長（浮遊ゲート電極下のチャネル長）もセレクトチャネル長もセルフアライン化されていないこと、
３）ＥＴＯＸ型と同様にドレインコンタクトを必要とするＮＯＲ型構造のアレイであること、等の様々な面からセルサイズ縮小・大容量化に不利であることが挙げられる。
【００１７】
ＢＭＩ型を図４に示す。同図（Ｃ）がメモリ素子アレイの上面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。制御ゲート電極４０６が浮遊ゲート電極４０５上を被い、チャネル幅方向（ソース４０２からドレイン４０３に向かう方向と垂直な方向）に延びて疑似ビットラインとなり、選択ゲート電極４０４がチャネル領域上を被いチャネル長方向（ソースからドレインに向かう方向）に延びてワードラインとなり、ソース４０２及びドレイン４０３がワードライン４０４に対し垂直方向に延びてビットラインとなる構造になっている。
書込みは注入効率の高いＳＳＩ方式を、消去は浮遊ゲート電極からドレイン側へのＦＮ消去の方式を採用している。
【００１８】
特徴としては、選択ゲート電極を有し、ＳＳＩ書込み方式が可能で、かつ、拡散層配線を用いたコンタクトレス方式の採用を同時に実現していることである。この方式の利点は、
１）選択ゲート電極を有するため、過剰消去の問題がなく、低電圧化及び多値化が容易であること、
２）ＳＳＩ書込み方式が可能なため、注入効率が高く単一電源化に有利なこと、
３）仮想グランド型アレイ方式と同様に拡散層配線を用いたコンタクトレス方式なので、ＳＳＴの仮想グランド型アレイ方式と同程度に微細化・大容量化が容易であること、等が挙げられる。ここでも、リードディスターブに有利にするために、読出しの際は、ソースとドレインを反対にして用いる。
【００１９】
欠点としては、通常の浮遊ゲート電極−ドレイン間のＦＮ消去を利用しているため、ポリシリコン−ポリシリコン間消去に比べ酸化膜厚が薄く信頼性に劣ることである。また、このような浮遊ゲート電極−拡散層間のトンネル消去ではバンド間トンネルの発生が懸念される。バンド間トンネルが発生すると、ホールが発生して酸化膜にトラップされるため、酸化膜信頼性が低下したり、基板への電子電流の発生による昇圧回路への負担も問題となる。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、上記従来技術で示した幾つかの構造、方式の欠点を解消する不揮発性半導体記憶装置を提供するものであり、具体的には、
１）過剰消去の問題がなく、多値化及び低電圧化が容易な構造を有すること、
２）電子注入効率の高いＳＳＩ書込み方式が可能な構造を有すること、及び
３）動作が容易で信頼性の高いポリシリコン−ポリシリコン間のトンネル消去が可能な構造を有することを同時に実現する電気的消去可能な不揮発性半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】
従来の不揮発性半導体記憶装置では上記書込方式と消去方式を同時に満足するものが無かった。加えて、前記の書込・消去の方式を満足しながら、コンタクトレスＮＯＲ型のメモリアレイを実現したものがなかった。本発明はこれらを全て満足し，動作が容易で信頼性が高く、多値・高集積化が可能な不揮発性半導体記憶装置である。
【００２２】
本発明は、スプリットゲート型の不揮発性半導体記憶装置であって、ＳＳＩ書込方式とポリ-ポリ間トンネル消去を同時に可能にする構造及び電気的手段を有するものである。また、そのような機能を満足しながらコンタクトレスメモリアレイ化(コンタクトレスＮＯＲ型)が構成できる構造及び電気的手段を有するものである。
【００２３】
本発明では、制御ゲート電極−浮遊ゲート電極間の絶縁膜、及び浮遊ゲート電極−選択ゲート（スプリットゲートともいう）電極間の絶縁膜は、これらの３つのゲート電極が電気的に容量結合され、かつ浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が可能な条件に設定されている。
【００２４】
本発明により達成される作用効果を挙げると、次のようになる。
１）スプリットゲート型の記憶装置は過剰消去の問題が無く低電圧化及び多値化が極めて容易である。
２）ＳＳＩ書込方式は電子注入効率が高いため周辺昇圧回路の負担(電流小)が小さく、強いては低電圧化にも有利である。
３）ポリ-ポリ間トンネル消去は動作が容易でその信頼性(リテンション耐性や酸化膜信頼性等)が高い。基板上に形成されるトンネル酸化膜が薄膜化に伴って信頼性の懸念がもたれているなか、上記ポリ-ポリ間トンネル消去は比較的厚い酸化膜でも電子のトンネルが容易という点で近年になって再度その信頼性が高く評価されるようになってきた。浮遊ゲート電極−拡散層間のトンネル消去方式で心配されるバンド間トンネルの発生がない。また、浮遊ゲート電極下のゲート酸化膜の膜厚を、トンネル絶縁膜に要求される特性に拘束されることなく独自に設計できるので、信頼性を重視して厚くしたり、スピード等を重視してより薄膜化することもできる。このことは、例えばＣＭＯＳトランジスタのゲート酸化膜の薄膜化の下限の方がトンネル酸化膜の薄膜化の下限より薄くなっていることからも、意義あることであることがわかる。浮遊ゲート電極とドレインとの電気的な容量結合が不要のため実効チャネル長を大きく設定でき、結果として短チャネル効果を抑制できたり、又はその分だけプログラムゲート長（浮遊ゲート電極長）の縮小が可能になる。
【００２５】
本発明の具体的な例としての不揮発性半導体記憶装置を図５に示す。半導体基板１に形成されたウエル１ｐにソース拡散２及びドレイン拡散３が形成され、ウエルＩＰ上には絶縁膜１２を介し、ドレイン拡散３に隣接しソース拡散２とは距離をもってメモリ素子ごとに分離して形成された浮遊ゲート電極５が設けられ、浮遊ゲート電極５上に絶縁膜１３を介して複数のメモリ素子に共通の制御ゲート電極６が設けられ、制御ゲート電極６との間及び浮遊ゲート電極５との間にそれぞれ絶縁膜１４を介し、浮遊ゲート電極５とソース拡散２との間のウエル１ｐ上にゲート絶縁膜１１を介して、浮遊ゲート電極５と制御ゲート電極６を跨ぐ選択ゲート電極４が設けられている。そして、浮遊ゲート電極５が制御ゲート電極６、選択ゲート電極４及び基板ウエル１ｐが電気的にカップリングした構造になっている。
【００２６】
本発明の特徴の１つであるポリ-ポリ間トンネル消去は、上記３つのゲート電極４，５，６間の絶縁膜１２，１３，１４がある特定の範囲の膜厚或いは膜厚比率のもとで、より効果的に作用するようになっている。より具体的には、浮遊ゲート電極５から選択ゲート電極４に電子放出を行なえるような処置(構造及び電気的手段)がとられている。
また、ＳＳＩ書込も同様に浮遊ゲート電極５と制御ゲート電極６及び基板１ｐ間のある特定の範囲の膜厚或いは膜厚比率のもとでより効果的に作用するようになっている。
【００２７】
【発明の実施の形態】
本発明のメモリ素子をアレイ状に配置する際には、ドレイン拡散とソース拡散のうち少なくともソース拡散は連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成され、制御ゲート電極がソース拡散と平行な方向のライン状に形成され、かつ、選択ゲート電極が制御ゲート電極と直交する方向のライン状に形成されてワードラインを構成していることが好ましい。
【００２８】
さらに、ドレイン拡散も、連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層としてソース拡散に平行に形成されており、ビットラインがソース又はドレインの拡散層配線で連結されたコンタクトレス構造になっていることが好ましい。コンタクトレス構造にすることにより、素子を微細化することができ、集積度が向上して大容量化に寄与する。
【００２９】
ソース拡散及びドレイン拡散が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散、ドレイン拡散及び浮遊ゲート電極が配置されているのが好ましい。このことも集積度の向上、大容量化に寄与する。
ソース拡散とドレイン拡散が交互に配置されていることも好ましい。その場合には仮想グランド型アレイ方式のメモリ素子アレイとして使用することができ、このことも集積度の向上、大容量化に寄与する。
【００３０】
本発明の半導体記憶装置は、メモリ消去時には、制御ゲート電極に負の電位、選択ゲート電極に正の電位、ソース拡散に正の電位が与えられて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出がなされる。その際、選択ゲート電極（ワードライン）を共有化しているメモリ素子を一括消去することができる。
【００３１】
【実施例】
図５は一実施例を示したものであり、（ａ）はメモリセルアレイ部分の断面図、（ｂ）はその中の１つのメモリ素子を拡大して示したものである。この実施例では、Ｐ型シリコン基板１にＰＷ（Ｐウエル）１ｐを形成し、その上部にＮ型のメモリ素子(拡散層がＮ型)を構成したものである。
【００３２】
ウエル１Ｐに形成されたソース２とドレイン３の間のチャネル形成領域上に、トンネル酸化膜１２を介し、ドレイン３に一部重なり、ソース２から離れた位置にメモリ素子ごとに分離された浮遊ゲート電極５が形成されている。浮遊ゲート電極５上には、絶縁膜１３を介してチャネル幅方向（ソース２からドレイン３に向かう方向と垂直方向）に延びるライン状の制御ゲート電極６が形成されている。浮遊ゲート電極５とは絶縁膜１４を介して絶縁され、制御ゲート電極６とは絶縁膜１６を介して絶縁され、浮遊ゲート電極５とソース２との間のウエル基板領域（セレクトチャネル領域）とはゲート酸化膜１１を介して絶縁されて、浮遊ゲート電極５、制御ゲート電極６及びセレクトチャネル領域を被ってチャネル長方向（ソース２からドレイン３に向かう方向）に延びる選択ゲート電極４が形成されている。ソース２、ドレイン３上にはそれぞれゲート酸化膜１１よりも厚い酸化膜がそれぞれ形成されている。
【００３３】
本発明のメモリ素子の特徴は、過剰消去の問題を回避する選択ゲート電極４を有していること、主に浮遊ゲート５の制御(プログラミング制御)を行う制御ゲート電極６を有すること、加えて、制御ゲート電極６−浮遊ゲート電極５間の絶縁膜１３と、浮遊ゲート電極５−選択ゲート電極４間の絶縁膜14と、浮遊ゲート電極５−ウェル基板間の絶縁膜１２により３つのゲート電極とウェル基板が電気的にカップリングされるような構造と絶縁膜厚の構成を有していることである。ここで、制御ゲート電極６と選択ゲート電極４の間は絶縁膜１２〜１４に比して比較的厚い絶縁膜で完全に絶縁されていなければならない。この構造を有することにより，ソース２、ドレイン３，制御ゲート６、選択ゲート４に適当な電位を設定する（ウエル１ｐは基板１がグランド電位なので必然的にグランド電位に設定される）ことで、浮遊ゲート電極５から選択ゲート電極４へのトンネル電子放出が可能となる。
【００３４】
実際の装置は、図５に示すように、選択ゲート電極４が浮遊ゲート電極５の角部(肩の部分)に隣接して形成され、浮遊ゲート５と選択ゲート４間のポリ-ポリ間絶縁膜(通常は酸化膜）１４をトンネル膜として利用する。電極の角部を利用することにより，その部分に電界を集中させて効率的な電子トンネルを行うことができる。別の観点から言うと、このように角部を利用することによりそのポリ-ポリ間絶縁膜１４の膜厚を相対的に厚くすることができる。
【００３５】
このような不揮発性半導体記憶装置で、浮遊ゲート電極５から選択ゲート電極４へのトンネル電子放出を効果的に起こさせるためには、制御ゲート電極６−浮遊ゲート電極５間の絶縁膜１３(容量Ｃa，平均膜厚Ｔa)と、浮遊ゲート電極５−選択ゲート電極４間の絶縁膜１４(容量Ｃb，平均膜厚Ｔｂ)と、浮遊ゲート電極５−ウエル１ｐ間の絶縁膜１２との間に次の関係が成立していることが好ましい。
０＜ [ＣaＴa−(Ｃb+Ｃm)Ｔb]Ｖcge ＜ [(Ｃa+Ｃm)Ｔa-ＣbＴb]Ｖsge
ここで、Ｖsgeは消去時の選択ゲート電極４の電位、Ｖcge（Ｖcge＜０）は消去時の制御ゲート電極６の電位を示す。
【００３６】
次にこの関係を導く。浮遊ゲート電極５−選択ゲート電極４間の絶縁膜１４でポリ−ポリ間トンネルが起こるためには、少なくとも絶縁膜１３よりも絶縁膜１４の方に高電界を印可しなければならない。従って、消去時に絶縁膜１３，１４にセルフバイアスされる電圧をそれぞれＶa，Ｖbとすれば、
Ｖa／Ta  ＜   Ｖb／Ｔb      （１）
となる。
【００３７】
一方、消去動作時の各部の電位と等価回路図は図６に示されるようになる。この図から、Ｃａ，Ｃｂにバイアスされる電圧Ｖａ，ＶｂｈはＶｓｅに依存しないことがわかる。つまり、Ｃｓｇ，Ｃｓ，Ｖｓｅは式には無関係である。また、消去時では、ドレインは浮遊電位（Ｆ）で使う場合が多く、あるいは正電位を与えた場合でもその影響が小さく、これを無視しても設計上ほとんど問題はない。したがって、消去時の等価回路は図７（Ａ）のように書き直すことができる。ここで、選択ゲート電極４にＶsge、制御ゲート電極６にＶcge(＜０)、ドレイン電極３に浮遊電位（ウエルは必然的にグランド電位になる）を与えた場合において、浮遊ゲート電極５に電子がチャージされていない定常状態での簡単な場合には、この等価回路は図７（Ｂ）のように書きあらわすことができ、次の（２）,（３）式を得る。
0003909941.tif 000002
実際には、（４）式の関係が顕著である(左式≪右式 )ほど、その動作は容易（効率の良い消去）であり、選択ゲート電極４−制御ゲート電極６間の印可電圧差をより低電圧化できる。
【００３８】
図８は図５の実施例における、浮遊ゲート電極５から選択ゲート電極４へのポリ-ポリ間トンネル電子放出、すなわちメモリ消去動作消去時の各部の電位を表わしたものである。このメモリ素子は浮遊ゲート電極５が制御ゲート電極６、選択ゲート電極４並びにウェル基板１ｐに電気的にカップリングした構造を有しているため、浮遊ゲート電極５から選択ゲート電極４へ、或いは制御ゲート電極６へ、或いはウエル基板１ｐ或いはドレイン領域３へのトンネル電子放出が原理的に可能である。本発明では、信頼性の高い、選択ゲート電極４へのトンネル電子放出を用いる。このトンネル放出(消去)はポリシリコン電極間の電子トンネル現象を用いることから、一般にポリ-ポリ間トンネル消去と呼ばれる。
【００３９】
図８に示されるように、浮遊ゲート電極５から選択ゲート電極４へのトンネル現象を起こさせるために、制御ゲート電極６に負電位を、選択ゲート電極４に正電位を与える。このとき、選択ゲート電極４とその下のウエル基板表面のチャネル領域間に高電界がかかり、この間のリーク電流(トンネル電流)の発生やそれによる信頼性低下が懸念される。そこで、ソース電極２に適当な正バイアスを与えることによりこれを解消した。この場合、選択ゲート電極４の電位により選択ゲート電極４下のチャネル領域は強反転を起こし、チャネル５０が形成されるので、ソース電極２に正電位を与えると，選択ゲート電極４下のチャネル領域がソース電位に等しくなる。結果として選択ゲート電極４とウエル基板１ｐ間の電位差を低減することが出来る。但し、このソース電位の大きさはウエル-ソース間のバンド間トンネリングの発生が起こらない電位に留めるものとする。従って、選択ゲート電極４の電位より低めの電位を与えると良い。また、ドレイン３の電位はフローティング(Ｆ)にしておくと良い。或いは適度な正電位にしておいても良い。
【００４０】
各電極の実際の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に実施例に基づいた参考値を示す。
（この実施例の構成/各種寸法）
メモリゲート長(浮遊ゲート電極のチャネル長)：Ｌpg＝０.３〜０.５μm
制御ゲート長(チャネル方向の長さ）：     Ｌcg＝Ｌpg−０.１μm程度
選択ゲート長(選択ゲートのチャネル長)：  Ｌsg＝Ｌpg程度
浮遊ゲート電極幅：                      Ｗfg＝０.６〜０.９μm
実効チャネル幅：                        Ｗeff＝Ｗfg−０.３μm程度
選択ゲート電極幅：                      Ｗsg＝Ｗfg程度
浮遊ゲート電極高：                      ｈfg＝０.０５〜０.２μm
プログラミングゲート絶縁膜厚(絶縁膜Ｍ)：
Ｔm＝７〜１３ nm（ゲート酸化膜の平均容量膜厚）
インターポリ絶縁膜厚(絶縁膜Ａ)：
Ｔa＝１１〜１８ nm（ＯＮＯ積層膜の酸化膜換算平均容量膜厚）
トンネル用ポリ-ポリ絶縁膜厚(絶縁膜Ｂ)：
Ｔb＝２０〜３５ nm（酸化膜の平均容量膜厚）
絶縁膜Ａの容量（簡易計算式）：Ｃa≒ε*Ｌcg*(Ｗfg+２ｈfg)／Ｔa
絶縁膜Ｂの容量（簡易計算式）：Ｃb≒ε*Ｌsg*２ｈfg／Ｔb
絶縁膜Ｍの容量（簡易計算式）：Ｃm≒ε*Ｌpg*Ｗeff／Ｔm
ε：SiO2膜の誘電率
【００４１】
【表１】
0003909941.tif 000003
【００４２】
一般に電気的書込消去可能な不揮発性メモリ装置の場合、半導体チップ内に内部昇圧回路（一般にチャージポンプ回路と呼ばれる）を設けるのが普通である。また、現在のようにサブハーフミクロン寸法の世代の半導体デバイスでは電源電圧として３.３Ｖ以下（３.３〜１Ｖ）での仕様が必須であるが、その場合、内部昇圧に限界があり高電圧の発生が難しくなる。また、素子分離のフィールド耐圧や接合耐圧の確保が難しくなってきており低電圧化が必須となっている。今のところ電気的消去可能なデバイスではトンネル現象を利用するしかなく、高い電圧を必要とするのが普通である。そこで、印可電圧を極力小さくするため、
１）消去時にトンネル膜への電位分圧（カップリング比）を上げる方法、
２）電位差を正電圧、負電圧の２つに分配する方法、
３）トンネル酸化膜厚を薄くすること、
４）電界集中を利用してトンネル効果を促進する方法
等の策が講じられている。本発明の構造/方法ではこれら全てに策を講じているが、表１の条件は項目２）において電位差を正と負のバイアスに分配するというものである。
【００４３】
電圧分配の方法は単純に可能というわけではなく、例えば浮遊ゲート-拡散層(ソース或いはドレイン)間でトンネル消去する構造の場合には、ＰＮ接合のジャンクションリークや拡散層の端の表面部でのバンド間トンネリングによるリーク等の問題があり容易ではない。しかし本発明の構造ではトンネル消去に拡散層を用いておらず、また各電極の電位配分を容易に設定できるため、この方法を容易に使うことができる。
【００４４】
本発明の構造の装置は（４）式で示唆した条件をおよそ達成しなければ正常に動作しないが，少なくとも表１に示した条件でそれが可能であることがわかる。因みに、（４）式の条件式に従って、構造的な数値（各種寸歩）を入れた場合、
｜Ｖcg｜＜αＶsg          （５）
なる式で電気的手段を見積もることができる。簡易計算で求めたものと実験値は完全な一致を示さないが、ほぼ想定した範囲の結果を得ている。ここで、実施例の一部を紹介すると、α＝０.６〜５となった。例えばｈfgやＷfgやＴbが大きいほどαは小さくなり、Ｔmが大きいほどαは大きくなる。
大まかにはこの値が大きいほど、トンネル消去に必要な制御ゲート電極-選択ゲート電極間の電位差が小さくなり、また、およそα＞１であればその電位差を等分に正と負のバイアスに分配することが可能となる。
【００４５】
ここで、本発明の場合，ポリシリコン電極の角部での電界集中によるポリポリ間消去を用いているため，プロセスによるデバイスの仕上がり形状にも上記結果は依存するので上記数値例は参考値であることに注意されたい。
また、αの値を単純に大きくすればよいというものではない。例えばＴmが大きいほどαは大きくなり、書込時のカップリング比も向上するが，メモリ読み出し時の駆動能力（読み出し電流，アクセススピード）が低下する等のトレードオフの関係もあるので、用途に応じて適宜定める必要がある。
【００４６】
本発明のメモリ素子の特徴は、過剰消去の問題を回避する選択ゲート電極４を有していること、主に浮遊ゲート５の制御(プログラミング制御)を行う制御ゲート電極６を有すること、また、上記メモリ素子がシリコン基板と電気的に分離されているウエル上に形成されていること、加えて、メモリ消去時に制御ゲート電極６−浮遊ゲート電極５間の絶縁膜１３と、浮遊ゲート電極５−選択ゲート電極４間の絶縁膜１４により３つのゲート電極が電気的にカップリングするような構造／絶縁膜厚の構成を有していることである。ここで、制御ゲート電極６と選択ゲート電極４の間は絶縁膜１２〜１４に比して比較的厚い絶縁膜で完全に絶縁されていなければならない。この構造を有することにより，制御ゲート６、選択ゲート電極４に適当な電位を設定することで、浮遊ゲート電極５から選択ゲート電極４へのトンネル電子放出が可能となる。
【００４７】
図９はＰ型シリコン基板１にdeep-Ｎウエル（ジャンクション位置が数ミクロン程度の深いＮウエル）１ｎを形成し、その中にＰウエル１ｐを形成し、そのＰウエル１ｐにＮ型のメモリ素子(拡散層がＮ型)を構成した実施例である。図１０はその１つのメモリ素子を拡大して概略的に表わしたものである。
【００４８】
その実施例の装置の場合、メモリを構成しているウエル領域１ｐがシリコン基板１と電気的に分離されているため、トンネル消去時にウエル電位やソース・ドレインの電位を浮遊電位にしておけば良く、特別な設定がいらない。即ち、電気的手段が図５の実施例より容易であり、メモリ素子の構造（各種寸法）の設計が容易である。
【００４９】
一般に半導体記憶装置の場合、チャージポンプ回路やメモリ駆動用回路（例えばＣＭＯＳ回路）を同じ基板内に内蔵しなければならないので，少なくともＰウエル及びＮウエルが必要となる。加えてこの実施例の場合にはdeep-Ｎウエルが必要であるため、３つのウエルを作る必要がある。これは一般にトリプルウエルと呼ばれる難度の高い技術であり、またコスト的にも若干不利なところもある。図５の実施例と図９の実施例のいずれを採用するかは適宜その用途によって定めればよい。
【００５０】
図９の実施例において、浮遊ゲート電極と制御ゲート電極間の絶縁膜Ａ(容量Ｃa，平均膜厚Ｔa)と、浮遊ゲート電極と選択ゲート電極間の絶縁膜Ｂ(容量Ｃb，平均膜厚Ｔｂ)との間に、
ＣbＴb ＜ ＣaＴa
なる関係が満たされていることが好ましい。
【００５１】
すなわち、絶縁膜Ｂを介して、浮遊ゲート電極５−選択ゲート電極４間のポリポリ間トンネル消去を行うためには、少なくとも絶縁膜Ａより絶縁膜Ｂの方に高電界を印可しなければならない。従って、消去時に絶縁膜Ａ及びＢにセルフバイアスされる電圧をそれぞれＶa，Ｖbとすれば、
Ｖa／Ta ＜ Ｖb／Ｔb
なる条件が必要である。図９の実施例の装置の場合、メモリを構成しているウエル領域１ｐがシリコン基板１と電気的に分離されているため、トンネル消去時にウエル電位やソース・ドレインの電位を浮遊電位にしておけば良く特別な設定がいらない。従って、浮遊ゲート電極に電子がチャージされていない簡単な場合を考えると、大まかに下式が成立する。
Ｃa・Ｖa ＝  Ｃb・Ｖb
よって、下式を得る。
Ｃb・Ｔb ＜ Ｃa・Ｔa
実際には、上記の関係が顕著である(Ｃb・Ｔb≪Ｃa・Ｔa )ほど、その動作は容易であり、選択ゲート電極４−制御ゲート電極６間の印可電圧をより低電圧化できる。また、消去時に電位差を正電圧、負電圧の２つに分配することができる点を考慮すれば、結果的に昇圧回路をより低電圧化でき回路負担を低減できる。
【００５２】
また、図９の実施例において、制御ゲート電極６−浮遊ゲート電極５間の酸化膜Ａ(面積Ｓa)と、浮遊ゲート電極５−選択ゲート電極４間の酸化膜Ｂ(面積Ｓｂ)との間に、
Ｓb＜Ｓa
なる関係が満たされていることが好ましい。ここで、面積Ｓa、Ｓbとはシリコン酸化膜の平均膜厚換算での容量面積を示す。
【００５３】
すなわち、浮遊ゲート電極５−選択ゲート電極４間の酸化膜Ｂでポリポリ間トンネルが起こるためには、少なくとも酸化膜Ａより酸化膜Ｂに高電界を印可されねばならないので、Ｃb・Ｔb ＜ Ｃa・Ｔa の関係がある。そして、どちらの絶縁膜も酸化膜である等の簡単な場合には、誘電率が等しいとして、次式を得る。
Ｓb ＜ Ｓa
実際には、上記の関係が顕著である(Ｓb≪Ｓa)ほど、その動作は容易であり、選択ゲート電極４−制御ゲート電極６間の印可電圧をより低電圧化できる。また、消去時に電位差を正電圧、負電圧の２つに分配することができる点を考慮すれば、結果的に昇圧回路をより低電圧化でき回路負担を低減できる。通常、Ｓb：Ｓa＝１：１〜１０程度で行えばよい。実施の例ではＳa／Ｓb＝３〜４程度である。
【００５４】
図９の実施例で浮遊ゲート電極５から選択ゲート電極４へのポリ-ポリ間トンネル電子放出を行う場合、即ち、メモリ消去動作を行う場合は、図１０に示されるように各部の電圧を印加する。このメモリ素子はメモリ消去時において、浮遊ゲート電極５が制御ゲート電極６と選択ゲート電極４に電気的にカップリングする構造を有しているため、浮遊ゲート電極５から選択ゲート電極４へ、或いは制御ゲート電極６へのトンネル電子放出が原理的に可能である。本発明では信頼性の高い、選択ゲート電極４へのトンネル電子放出を用いる。そのトンネル現象を起こすために、制御ゲート電極６に負電位を、選択ゲート電極４に正電位を与える。
【００５５】
図９の実施例ではメモリを構成しているウエル１ｐがシリコン基板１と電気的に分離されているため、図５の実施例の場合に図８に示したようなウエル１ｐや拡散層(ソース、或いはソース・ドレイン）への特別な電位設定が不要となる。
【００５６】
実際の各電極の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に図９の実施例に基づいた参考値を示す。
（実施例の構成/各種寸法）
メモリゲート長(浮遊ゲートのチャネル長)：Ｌpg＝０.３〜０.５μm
制御ゲート電極長(チャネル方向の長さ）： Ｌcg＝Ｌpg−０.１μm程度
選択ゲート長(選択ゲートのチャネル長)：  Ｌsg＝Ｌpg程度
浮遊ゲート電極幅：                      Ｗfg＝０.６〜０.９μm
実効チャネル幅：                        Ｗeff＝Ｗfg−０.３μm程度
選択ゲート電極幅：                      Ｗsg＝Ｗfg程度
浮遊ゲート電極高：                      ｈfg＝０.０５〜０.２μm
プログラミングゲート絶縁膜厚(絶縁膜Ｍ)：
Ｔm＝７〜１３ nm（ゲート酸化膜の平均容量膜厚）
インターポリ絶縁膜厚(絶縁膜Ａ)：
Ｔa＝１１〜１８ nm（ＯＮＯ積層膜の酸化膜換算平均容量膜厚）
トンネル用ポリ-ポリ絶縁膜厚(絶縁膜Ｂ)：
Ｔb＝２０〜３５ nm（酸化膜の平均容量膜厚）
絶縁膜Ａの容量（簡易計算式）：Ｃa≒ε*Ｌcg*(Ｗfg+２ｈfg)／Ｔa
絶縁膜Ｂの容量（簡易計算式）：Ｃb≒ε*Ｌsg*２ｈfg／Ｔb
絶縁膜Ｍの容量（簡易計算式）：Ｃm≒ε*Ｌpg*Ｗeff／Ｔm
ε：SiO2膜の誘電率
【００５７】
【表２】
0003909941.tif 000004
【００５８】
本発明は、浮遊ゲート電極５から選択ゲート電極４へのポリ-ポリ間トンネル消去が可能なデバイス構造及び電気的手段を有する不揮発性記憶装置であって、且つ、図１１に示されるように、選択ゲート電極４と浮遊ゲート電極５とに挟まれる基板(又はウエル)表面のチャネル領域から浮遊ゲート電極５へのホットエレクトロン注入(Source-Side-Injection:ＳＳＩ)が可能となっているものである。本発明の装置では、メモリ消去時、図８或いは図１０において説明したように、浮遊ゲート電極５に対し制御ゲート電極６及び選択ゲート電極４がカップリング(電気的に結合)し、メモリ書込時には選択ゲート電極４と浮遊ゲート５と制御ゲート６と基板チャネル領域５０とが効果的にカップリングする構造を有している。ここで、ポリ-ポリ間トンネル消去とＳＳＩ書込が同時に実現できるという点が本装置の最も重要な特徴である。
【００５９】
以下、本発明の装置の動作方法を実施データに基づいて説明する。
消去方式は既に述べた通りである。
書込方式は、図１１に示すように、選択ゲート電極４と浮遊ゲート電極５とに挟まれる基板チャネル領域から浮遊ゲート電極５へのホットエレクトロン注入により行われる。図中５０の領域は基板ウエル１ｐの強反転領域(チャネルが形成されている領域)を示す。即ち、選択ゲート電極４への印可バイアスで選択ゲート電極４下の基板ウエル表面が強反転(チャネル形成)し、制御ゲート電極６への印可バイアスで浮遊ゲート電極５下の基板ウエル表面が強反転(チャネル形成)する。この方式はドレイン拡散層３側ではなくソース拡散層２側のチャネル領域からのホットエレクトン注入であり，通常のドレイン拡散層側のホットエレクトン注入に比べ，ホットエレクトロンを発生させる領域(本装置では選択ゲート電極４と浮遊ゲート電極５とに挟まれる基板チャネル領域のこと)の電界強度が強く、チャネルへの供給電流に対するホットエレクトロン発生効率が高い。その結果として注入効率が高いという利点がある。実際の各電極の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとするが、以下に上記に例示した実施例に基づいた書込み時の印可電圧(電位配分)の参考値を示す。
【００６０】
【表３】
0003909941.tif 000005
このような電位設定がなされている場合には，図１１に示すように選択ゲート電極４下及び浮遊ゲート電極５下のチャネル領域にはチャネル５０が形成され、選択ゲートＴｒ及びメモリゲートＴｒがＯＮするので、そこに挟まれる部分に極めて高い電界が形成されホットエレクトロンが発生する。このとき浮遊ゲート電極５は制御ゲート電極６と基板との間に印可された電圧で高い正電位にバイアスされるため、このホットエレクトロンをより効率的に浮遊ゲート電極へ引き込ことが出来る。
【００６１】
読込方式(メモリアクセス)はソースとドレインを事実上反対にして行う。これは読出ディスターブの低減を謀るためである。以下の表に印可電圧(電位配分)の参考値を示す。
【表４】
0003909941.tif 000006
【００６２】
図１２（Ａ）はさらに他の実施例を示したものであり、制御ゲート電極６が浮遊ゲート電極５の上面から側面まで被った構造をしている。
図１２（Ｂ）はこの実施例の浮遊ゲート電極５から制御ゲート電極６へのトンネル電子放出を示すものである。トンネル現象を起こさせるために、選択ゲート電極４に負電位を、制御ゲート電極６に正電位を与える。実際の電位は微妙な素子構造・素子特性の違いやプロセスとの対応により適宜定めるものとする。また、ドレイン３の電位はフローティング（Ｆ）、或いは適度な正電位にしておくとよい。
【００６３】
図１３は好ましい実施例として、選択ゲート電極４が浮遊ゲート電極５の角部（肩の部分）に隣接しているメモリ素子を示したものである。（ａ）はこの実施例のメモリ素子構造を示したものであり、（ｂ）はその微視的構造を示したものである。制御ゲート電極６の幅が浮遊ゲート電極５の幅よりも狭く、制御ゲート電極６の両縁が浮遊ゲート電極５の両縁よりも内側にくるように、制御ゲート電極６が浮遊ゲート電極５上で浮遊ゲート電極５の中央部側に配置されていることにより、浮遊ゲート電極５の角部には選択ゲート電極４が隣接している。
【００６４】
本発明では、浮遊ゲート５と選択ゲート電極４間のポリシリコン−ポリシリコン間絶縁膜（通常、酸化膜を使う）１４をトンネル膜として利用する。トンネル膜１４の厚さは絶縁膜１３の膜厚や各ゲート電極の寸法等で異なり、適宜定められるのであるが、実施例では酸化膜を使用し、その厚さが２００〜３５０Å程度であった。
【００６５】
この実施例では、陰極側の電極の角部を利用することにより、その部分に電界を集中させて効率的な電子トンネルを行なうことができる。別の観点から言うと、このように角部を利用することによりそのポリシリコン−ポリシリコン間絶縁膜の膜厚を相対的に厚くすることができることを意味する。
【００６６】
各メモリ素子のチャネル長方向の浮遊ゲート電極側面に、絶縁単層膜或いは積層膜をエッチバックして形成したサイドウォールを有することが好ましい。図５中に示す浮遊ゲート電極５側面の絶縁膜１４（絶縁膜Ｂ）はその面内で均一な膜であっても良いが、ポリ−ポリ間トンネル消去をより効果的に行うためには浮遊ゲート電極角部(肩の部分)の膜厚が１５０〜４５０Å(実施の例では２００〜３5０Å程度)である必要がある。また、ＳＳＩ書込を効果的に行うためには基板表面に近い部分(ギャップ幅)で２５０〜１０００程度の膜厚が必要である。従って、両者を満たし、双方をより効果的に行うためには、サイドウォールを有することが好ましい。
【００６７】
図１４(a)〜(e)に本発明のプロセスフローの一実施例を示す。
（ａ）シリコン基板にウエル等を形成した後で、メモリゲート酸化膜１２を形成し、続いて浮遊ゲート電極用ポリシリコン膜５を形成し、浮遊ゲート電極をチャネル幅方向にメモリ素子ごとに分離するスリットを形成した後、その上から浮遊ゲート電極−制御ゲート電極間の絶縁膜（例えば、酸化膜、窒化膜及び酸化膜の３層構造のＯＮＯ積層膜）１３を形成し、続いてその上から制御ゲート電極用ポリシリコン膜６を形成し、さらに続いてその上から制御ゲート電極−選択ゲート電極間の絶縁用の絶縁膜１６ａを形成する。
その後、絶縁膜１６ａ及びポリシリコン膜６を公知の写真製版技術及びエッチング技術によりパターン加工して、制御ゲート電極６を形成する。
【００６８】
（ｂ）次に、絶縁単層膜或いは積層膜を堆積し、エッチバックを施すことにより、制御ゲート電極６の側面に絶縁サイドウォール１６ｂを形成する。
（ｃ）次に、これらの絶縁膜１６ａ，１６ｂをマスクとしてポリシリコン膜５をドライエッチングによりパターン加工する。
（ｄ）次に、再度 絶縁単層膜或いは積層膜を堆積し、エッチバックを施すことにより、浮遊ゲート側面にサイドウォールを形成する。実施例ではこのサイドウォールはＯＮＯ積層膜のデポ・エッチバックにより行なった。
【００６９】
（ｅ）次に、拡散層（ソース２・ドレイン３）を形成するための不純物イオン注入を施す。
その後、ウェットエッチングにより表面の酸化膜を除去した後、酸化処理により拡散層２，３上の増速酸化膜１７及び選択ゲート酸化膜１１とポリ−ポリ間トンネル酸化膜１４肩の部分を同時に形成する。
（ｆ）次に、選択ゲート電極用ポリシリコン膜（及びゲート低抵抗化用ポリサイド膜及びカバー用酸化膜）４を形成し、選択ゲートを公知の写真製版技術及びエッチング技術により形成する。これらの工程により所望のメモリ装置(メモリアレイも同様な方法で作られる)を得ることができる。
【００７０】
図１５はポリシリコンで形成される浮遊ゲート電極５の角部が選択ゲート電極４に隣接し、しかもその角部が鋭角であることによって、その部分に電界を一層集中させて効率的な電子トンネルを行なわせる効果をより高めた実施例を示したものである。このような形状にすることにより電界集中がさらに強まり、より厚いトンネル膜においても電子トンネルが可能になった。
この場合のトンネル酸化膜１４の厚さも、絶縁膜１３の膜厚や各ゲート電極の寸法等で異なり、適宜定められるのであるが，実施例では２００〜４００Å程度であった。
【００７１】
図１６（ａ）〜（ｅ）により図１５の実施例のメモリ素子を製造するプロセスフローの一実施例を示す。
（ａ）シリコン基板にウエル等を形成した後でメモリゲート酸化膜１２を形成し、続いて浮遊ゲート電極用ポリシリコン膜５を形成し、浮遊ゲート電極をチャネル幅方向にメモリ素子ごとに分離するスリットを形成した後、その上から浮遊ゲート電極−制御ゲート電極間の絶縁膜（例えば、酸化膜、窒化膜及び酸化膜の３層構造のＯＮＯ積層膜）１３を形成し、続いて制御ゲート電極用ポリシリコン膜６を形成し、続いて制御ゲート電極−選択ゲート電極間の絶縁用の絶縁膜１６ａを形成する。
その後、絶縁膜１６ａ、ポリシリコン膜６、絶縁膜１３及びポリシリコン膜５を公知の写真製版技術及びエッチング技術によりパターン加工して制御ゲート電極６と浮遊ゲート電極５を形成する。
【００７２】
（ｂ）次に酸化処理により、ポリシリコン膜６及びポリシリコン膜５の側面にそれぞれ絶縁膜６ａ，５ａを形成する。ここで、ポリシリコン膜５及び６にはそれを積層する過程において低抵抗化用不純物の導入を行なっておく。このときポリシリコン膜５に比してポリシリコン膜６の不純物濃度を濃くしておくことにより、この工程での酸化処理においてポリシリコン６側面の酸化膜６ａの膜厚をポリシリコン５側面の酸化膜５ａの膜厚より厚くすることができる。
【００７３】
（ｃ）次に、拡散層（ソース２・ドレイン３）を形成するための不純物イオン注入を施す。
次に、ウェットエッチング処理により、ポリシリコン膜５の側面及び基板上の酸化膜を除去する。ポリシリコン膜６の側面にはポリシリコン膜５の側面よりも厚い酸化膜６ａが形成されていたので、この工程のウェットエッチング処理によってもポリシリコン膜６の側面にはまだ酸化膜６ａが残っている。
【００７４】
（ｄ）次に、酸化処理により、拡散層２，３上の増速酸化膜、選択ゲート酸化膜１１、及びポリシリコン−ポリシリコン間トンネル酸化膜１４を同時に形成する。
（ｅ）選択ゲート用ポリシリコン膜（その上のゲート低抵抗化用ポリサイド膜及びさらにその上のカバー用酸化膜を含む）４を形成し、公知の写真製版技術及びエッチング技術によりパターン加工して選択ゲート電極４を形成することにより、所望のメモリ素子（メモリ素子アレイも同様な方法で作られる）を得ることができる。
【００７５】
本発明の半導体記憶装置は、記憶素子のソース及びドレインをメモリ素子のチャネル幅方向に拡散層配線で連結(コンタクトレス化されたビットライン)し、またこれと同方向に制御ゲート電極が連結し、またこれと直交する方向(半導体記憶素子のチャネル長方向)に選択ゲート電極を連結(ワードライン)して、半導体記憶素子をアレイ配置し、ビットラインとワードラインとによりマトリックス選択が可能となっている。
【００７６】
図１７及び図１８に本発明の記憶装置のそれぞれの実施例の概略図を示す。この装置では、図１７或いは図１８に示すように、ライン状の選択ゲート電極４がワードラインを構成し、ソース２及び/又はドレイン３がこれに対し直交する方向に配されるビットラインを構成し、ライン状の制御ゲート電極６がビットラインと同方向に配されている。このような配置にすることにより、メモリアレイ内のあるセルの選択（アクセス）は選択ゲート電極４(ワードライン)と拡散層２及び３(ビットライン)のマトリックス選択により可能となる。このとき制御ゲート６は擬似的なビットラインとして作用し、アクセス前に予め所望の正電位(表４のバイアス条件参照)に設定しておくことでメモりアクセスの時間を短縮させる効果も持っている。
また，この装置の基本的な製造方法や動作方法は先に説明した何れかのメモリ素子のそれと同様である。
【００７７】
ここで、図１７は一般にVirtual-Ground-Array(仮想グランド)方式に属するものであり、ソースラインとドレインラインが交互に配置され，ワードライン(選択ゲートライン)方向に隣り合うメモリ素子同士において、一方の素子のソースともう一方の素子のドレインが共通となっている。従って、選択される素子によって、動作上のソースとドレインが交互する。即ち，通常メモリアクセス時にグランド電位にされるソース(本装置ではリードディスターブ抑制のため図中３のドレインがソースとして使われる)が，選択されるメモリの位置によって交代するものである。このようなアレイ配置では図１８のそれと比して、全てのセルが同方向を向いているのでそれに関するデバイス特性のバラツキが無いという利点が有る。また、制御ゲートのライン／スペースが一定であり、段差の低い部分(選択ゲートトランジスタの上部)に選択ゲートのポリシリコン膜を埋め込むことができ、トータル段差低減、プロセスの容易化に有利という点がある。
【００７８】
ここで、図１８は単純なＮＯＲ型に属すが、ソースラインとドレインラインが交互に配置され、ワードライン(選択ゲートライン)方向に隣り合うメモリ素子同士において、一方の素子のソースともう一方の素子のソースが共通となっている。従って、図１７の場合のように選択される素子によって、動作上のソースとドレインが交互することはなく、電気的手段の設定も容易であるという利点がある。
何れにせよ、図１７又は図１８に示すメモリアレイはビットラインを拡散層配線で達成しているため、通常のＮＯＲ型に比べドレインコンタクトが不要であり、高集積化に極めて有利な構造をしている。
【００７９】
図１７又は図１８に示すメモリアレイを備えた記憶装置において、すでに説明した消去方法を用いて、ワードラインを共有化しているセルを一括消去することができる。セルアレイは図１７又は図１８に示すように、選択ゲート電極４がワードラインとして同方向のセルで共通になっている。また、制御ゲート６がビットライン方向において同方向のセルで共通になっている。
【００８０】
従って、選択ゲート電極４に電子をトンネル放出させる場合(メモリ消去時)には、少なくとも選択ゲートライン毎のブロック間消去が可能となる。即ち、制御ゲートラインを全て負電位にしておき、任意の選択ゲートラインを選択(正電位)にすれば、その選択した選択ゲートライン上のセルが全てトンネル消去される。
【００８１】
このように、本発明の記憶装置は、ソース２及びドレイン電極３、浮遊ゲート電極５、選択ゲート電極４、及び制御ゲート電極６を有し、加えて、浮遊ゲート電極５が制御ゲート電極６、基板チャネル領域、及び選択ゲート電極４に電気的にカップリングするようなメモリ素子構造を有し、ＳＳＩ書込が可能で、ポリ-ポリ間トンネル消去が可能で、かつ過剰消去の問題のないデバイス構造を有している。加えて、選択ゲートライン４ごとのブロック一括消去が可能で、容易なマトリックス選択が可能で、かつ高集積化が容易なアレイ配置・メモリ構成を有するものである。
【００８２】
図１９は図１７、図１８の実施例で使用される素子分離領域１５の例を示したものである。素子分離法，特に浮遊ゲート電極５の分離に関して幾つかの手法が有り、図１９（ａ）〜（ｄ）は制御ゲート電極方向の断面図をそれぞれ示している。
図１９（ａ）の素子分離領域１５は、通常のフィールド酸化膜（例えばＬＯＣＯＳ）で形成した場合である。
図１９（ｂ）の素子分離領域１５は、ＣＶＤ酸化膜で形成し、浮遊ゲート電極５用のポリシリコンを埋め込むことにより素子分離を図ったものである。
【００８３】
図１９（ｃ）の素子分離領域１５は、（ｂ）のものとほぼ同じであるが，浮遊ゲート電極５用の埋込みポリシリコン層の形成をポリシリコン層のエッチバック処理でおこなったものである。この場合，マスクステップの低減やアライメントマージンの低減等の効果があり、コスト低減・高集積化に有利であるが、プロセスが（ｂ）のそれに比べて高難度になる。またこの場合にはポリシリコン層を先に形成しＣＶＤ酸化膜を埋め込むようにしてもよい。
図１９（ｄ）の素子分離領域２５は、素子分離酸化膜を用いない場合であり、本来素子分離領域となる部分２５に基板と同導電型の不純物を導入して素子分離効果を強めておくとよい。
【００８４】
図１９（ｂ）のＣＶＤ酸化膜による素子分離領域を用いたメモリ素子アレイの実施例を図２０から図２３に示す。
図２０と図２１は、図１８に示されたメモリ素子アレイ、すなわちソース拡散２及びドレイン拡散３が、それらを挟んで隣り合うメモリ素子により共有化されるように、ソース拡散２、ドレイン拡散３及び浮遊ゲート電極５が配置されているメモリ素子アレイに、ＣＶＤ酸化膜による素子分離領域１５を適用したものである。それぞれ（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【００８５】
図２０では素子分離膜１５は、ソース拡散２およびドレイン拡散３が延びている方向と直交して連続した帯状に形成されている。この実施例は、拡散層２及び３を帯状に予め形成した後，素子分離領域１５を拡散層２及び３と直交する帯状に形成し、続いて浮遊ゲート電極以降の形成を行なったものである。
【００８６】
これに対し、図２１の実施例では、素子分離膜１５はソース拡散２およびドレイン拡散３と交差することなく、選択ゲート電極４の延びる方向につながらないように分離されている。この実施例は、先ず素子分離領域１５を選択ゲート電極４の延びる方向につながったストライプ状に形成した後、図１４（ａ）〜（c）或いは図１６（ａ）〜（c）と同様な方法で積層のゲート電極５、６を形成し、拡散層形成用の不純物イオン注入用のマスクを形成し、そのイオン注入を行なう前にそのマスクで素子分離膜１５を加工して所望の拡散形成領域を確保し、以下、図１４或いは図１６と同じプロセスによりこのメモリ素子アレイを形成することができる。
【００８７】
図２０の実施例は工程数が図２１の実施例より少なく、また、メモリ領域内の段差が小さいので、プロセスが容易であるが、前者の場合、後者に比較して拡散層２，３と浮遊ゲート電極５間のアライメントずれが生じるため、実用に不可ではないが、得られた試作ロット間でバラツキが少しばかり大きくなった。後者は前者に比べて工程数が少し多くプロセスが少し高難度であるが、素子のバラツキが小さく、セルアレイの面積も小さく、より高集積化が容易である。消去、書込みおよび読出し時の電気的駆動条件その他は、素子分離領域の種類によっては変わらず、すでに説明した通りである。
【００８８】
図２２と図２３は図１７に示されたメモリ素子アレイ、すなわちソース拡散２とドレイン拡散３が交互に配置され、仮想グランド型に配置されているメモリ素子アレイに、ＣＶＤ酸化膜による素子分離領域１５を適用したものである。それぞれ（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【００８９】
図２２では素子分離膜１５はソース拡散２およびドレイン拡散３が延びている方向と直交して連続した帯状に形成されており、図２３では素子分離膜１５はソース拡散２およびドレイン拡散３と交差することなく、選択ゲート電極４の延びる方向につながらないように分離されている。図２２，２３の実施例の製造方法および特性は、それぞれ図２０，２１の実施例で説明したところと同じである。
【００９０】
【発明の効果】
本発明のメモリ素子は選択ゲート電極を持つため、過剰消去の問題がなく、低電圧化や多値化が容易であり、電子注入効率の高いＳＳＩ書込み方式が可能であるためチャージポンプの昇圧が容易となって単一電源化が可能となり、さらに、チャージポンプのキャパシタ面積の低減が図れることから、高集積化に寄与し、集積度の向上が図れる。
ポリシリコン−ポリシリコン間でのトンネル消去方式が可能なので、浮遊ゲート電極−拡散層間の基板ゲート酸化膜をトンネル絶縁膜とするトンネル消去に比べて基板ゲート酸化膜の膜厚を相対的に厚くすることができ、ゲート酸化膜の高い信頼性及び耐久性を得ることができる。また、浮遊ゲート電極下のゲート酸化膜の膜厚を、トンネル絶縁膜に要求される特性に拘束されることなく独自に設計できるので、信頼性を重視して厚くしたり、スピード等を重視してより薄膜化することもできる。
浮遊ゲート電極とドレインとの電気的なカップリングが不要のため実効チャネル長を大きく設定でき、結果として短チャネル効果を抑制できたり、又はその分だけプログラムゲート長（浮遊ゲート電極長）の縮小が可能になる。
浮遊ゲート電極の角部に選択ゲート電極が隣接しているようにし、さらに浮遊ゲート電極のその角部が鋭角になるように形成しておくことにより、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出が容易になる。
【００９１】
本発明のメモリ素子をアレイ状に配置する際に、ドレイン拡散とソース拡散のうち少なくともソース拡散、好ましくはドレイン拡散も連続して配列された複数のメモリ素子で共通に使用されるように連続した拡散層として形成し、制御ゲート電極をソース拡散と平行な方向のライン状に形成し、かつ、選択ゲート電極を制御ゲート電極と直交する方向のライン状に形成する。そして、ソース拡散及びドレイン拡散を、それらを挟んで隣り合うメモリ素子により共有化されるように配置してコンタクトレス構造にするか、又はソース拡散とドレイン拡散を交互に配置してコンタクトレス構造で仮想グランド型アレイ方式とすることにより、集積度の向上、大容量化に寄与することができる。
本発明の半導体記憶装置は、メモリ消去時には、制御ゲート電極に正の電位、選択ゲート電極に負の電位、ソース拡散に正の電位を与えて、浮遊ゲート電極から選択ゲート電極へのトンネル電子放出をさせるが、その際、選択ゲート電極（ワードライン）を共有化しているメモリ素子を一括消去することができる。
【図面の簡単な説明】
【図１】ＥＴＯＸ型メモリ素子アレイを示す図であり、（Ｃ）は平面図で、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図２】ＳunDisk型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図３】ＳＳＴ型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図４】ＢＭＩ型メモリ素子アレイを示す図であり、（Ｃ）は平面図、（Ａ）は（Ｃ）におけるＡ−Ａ’線位置での断面図、（Ｂ）は（Ｃ）におけるＢ−Ｂ’線位置での断面図である。
【図５】（ａ）は一実施例のメモリ素子アレイを示す断面図、（ｂ）は１つのメモリ素子を示す断面図である。
【図６】（Ａ）は同実施例での消去時の各部の電位を示す断面図、（Ｂ）はその等価回路図である。
【図７】（Ａ）は等価回路図を書き直したもの、（Ｂ）はその等価回路図を定常状態に当てはめた等価回路図である。
【図８】ポリシリコン−ポリシリコン間トンネル消去を説明するメモリ素子の断面図である。
【図９】他の実施例におけるメモリ素子アレイを示す断面図である。
【図１０】同実施例における１つのメモリ素子を示す断面図である。
【図１１】本発明のメモリ素子における書込み方式を説明する断面図である。
【図１２】（Ａ）はさらに他の実施例を示す断面図、（Ｂ）はその消去方法を示す断面図である。
【図１３】（Ａ）はさらに他の実施例を示す断面図、（Ｂ）はその部分拡大断面図である。
【図１４】本発明のメモリ素子の製造方法のプロセスフローの一実施例を示す工程断面図である。
【図１５】さらに他の実施例のメモリ素子を示す断面図である。
【図１６】図１５の実施例のメモリ素子を製造するプロセスを示す工程断面図である。
【図１７】メモリ素子アレイの一実施例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【図１８】メモリ素子アレイの他の実施例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【図１９】（ａ）から（ｄ）はそれぞれ実施例で使用される素子分離領域の例を示す断面図である。
【図２０】コンタクトレス方式のメモリ素子アレイにＣＶＤ酸化膜による素子分離領域を適用した一実施例を示したものであり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【図２１】コンタクトレス方式のメモリ素子アレイにＣＶＤ酸化膜による素子分離領域を適用した他の実施例を示したものであり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【図２２】仮想グランド型のコンタクトレス方式メモリ素子アレイにＣＶＤ酸化膜による素子分離領域を適用した一実施例を示したものであり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【図２３】仮想グランド型のコンタクトレス方式メモリ素子アレイにＣＶＤ酸化膜による素子分離領域を適用した他の実施例を示したものであり、（ａ）は平面図、（ｂ）は（ａ）のＳ−Ｓ’線位置での断面図、（ｃ）は（ａ）のＣ−Ｃ’線位置での断面図である。
【符号の説明】
１      半導体基板
１ｐ    ウエル
２      ソース拡散
３      ドレイン拡散
４      選択ゲート電極
５      浮遊ゲート電極
６      制御ゲート電極
１１、１２      ゲート酸化膜
１３，１４      絶縁膜
【図１】
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【図２】
0003909941.tif 000008
【図３】
0003909941.tif 000009
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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