(57)【特許請求の範囲】
【請求項１】
基準電圧が供給される基準電圧端子と、
前記基準電圧が非反転入力端子に供給される演算増幅回路と、
前記演算増幅回路の出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第７のスイッチング素子および第１のスイッチング素子と、
前記反転入力端子と前記基準電圧端子との間に設けられた第２のスイッチング素子と、
前記演算増幅回路の出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第３のスイッチング素子および負帰還用のキャパシタと、
前記負帰還用のキャパシタと前記第３のスイッチング素子との接続点と前記基準電圧端子との間に設けられた第４のスイッチング素子と、
前記反転入力端子に一端が接続されており、所定の関係で規定されるキャパシタンスを有する複数のキャパシタと、
ディジタル信号を入力する複数の入力端子と該複数の入力端子に対応する前記複数のキャパシタの他端との間に設けられた複数の第５のスイッチング素子と、
前記複数のキャパシタのそれぞれの他端と前記基準電圧端子との間に設けられた複数の第６のスイッチング素子と、
前記演算増幅回路の出力端子とディジタル／アナログ変換回路の出力端子との間に設けられた第８のスイッチング素子と、
前記第３、第５および第８のスイッチング素子を開路状態にする制御信号と第４のスイッチング素子を閉路状態にする制御信号とをリセット開始期間の開始時からリセット終了期間の終了時まで出力し、前記第６および第７のスイッチング素子を閉路状態にする制御信号をリセット開始期間内の所定時からリセット終了期間内の所定時まで出力し、前記第１および第２のスイッチング素子を閉路状態にする制御信号をリセット開始期間の終了時からリセット終了期間の開始時までのリセット動作期間に出力するスイッチ制御手段と
を有する、半導体デバイスとして形成されたディジタル／アナログ変換回路。
【請求項２】
前記第７のスイッチング素子が開路状態の時にのみ前記第１および第７のスイッチング素子間の接続点に対して一定電圧を供給する切換手段を設けた
請求項１記載のディジタル／アナログ変換回路。
【請求項３】
前記第１および第７のスイッチング素子間の接続点に一端が接続されたキャパシタを設け、該キャパシタの他端には一定電圧が供給されている
請求項１記載のディジタル／アナログ変換回路。
【請求項４】
前記第１〜第８のスイッチング素子は、各々電界効果トランジスタからなる
請求項１記載のディジタル／アナログ変換回路。
【請求項５】
前記演算増幅回路の反転入力端子と前記第２のスイッチング素子との間の配線上に２点を設定し、前記リセット動作期間にのみ開路する第９のスイッチング素子を前記２点間に設け、該第９のスイッチング素子を電界効果トランジスタにより構成した
請求項１、２、３又は４記載のディジタル／アナログ変換回路。
【請求項６】
前記ディジタル信号は、最上位ビットから最下位ビットまでのビットに対応するディジタル信号と、アナログ信号電圧の絶対値の最小値を調整する調整用ディジタル信号とにより構成されており、
前記最上位ビットから最下位ビットまでの所定ビットに対応するディジタル信号が供給されるキャパシタのキャパシタンスは、前記所定ビットの一つ下位のビットに対応するディジタル信号が供給されるキャパシタのキャパシタンスの２倍であり、
前記最下位ビットに対応するディジタル信号が供給されるキャパシタのキャパシタンスと、前記調整用ディジタル信号が供給されるキャパシタのキャパシタンスは等しい
請求項１、２、３、４又は５記載のディジタル／アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル／アナログ変換回路に関し、特に複数のキャパシタを用いたキャパシタ・アレイ型ディジタル／アナログ変換回路に関する。
【０００２】
【従来の技術】
図１は、従来のキャパシタ・アレイ型ディジタル／アナログ変換回路の回路図である。
このディジタル／アナログ変換回路は、スイッチ制御手段１０と変換手段２０とを備えている。
【０００３】
変換手段２０には、基準電圧Ｖａが供給される基準電圧端子Ｔａが設けてある。また、基準電圧Ｖａが非反転入力端子に供給される演算増幅回路ＯＰが設けてある。
また、演算増幅回路ＯＰの出力端子と反転入力端子との間に第１のスイッチング素子ＳＷ１が設けてある。
また、反転入力端子と基準電圧端子Ｔａとの間に第２のスイッチング素子ＳＷ２が設けてある。
また、演算増幅回路ＯＰの出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第３のスイッチング素子ＳＷ３および負帰還用のキャパシタＣｆが設けてある。
また、負帰還用のキャパシタＣｆと第３のスイッチング素子ＳＷ３との接続点Ｍ８と基準電圧端子Ｔａとの間に第４のスイッチング素子４が設けてある。
また、反転入力端子には、所定の関係で規定されるキャパシタンスを有する複数のキャパシタＣｓ１〜Ｃｓｎの一端が接続されている。
また、ディジタル信号Ｄ１〜Ｄｎが入力される複数の入力端子Ｔ１〜Ｔｎと該複数の入力端子Ｔ１〜Ｔｎに対応する複数のキャパシタＣｓ１〜Ｃｓｎの他端との間には、それぞれ複数の第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎが設けてある。
また、複数のキャパシタＣｓ１〜Ｃｓｎのそれぞれの他端と基準電圧端子Ｔａとの間には、それぞれ複数の第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎが設けてある。
また、演算増幅回路ＯＰの出力端子とディジタル／アナログ変換回路の出力端子Ｐとの間には、第８のスイッチング素子ＳＷ８が設けてある。
【０００４】
スイッチ制御手段１０は、第３、第５および第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８を開路状態にすると共に第４，第６，第１および第２のスイッチング素子ＳＷ４，ＳＷ６１〜ＳＷ６ｎ，ＳＷ１，ＳＷ２を閉路状態にする制御信号をリセット期間に出力する。
図１のディジタル／アナログ変換回路は、半導体デバイスとして形成されており、ＩＣチップ上に形成されている。
このディジタル／アナログ変換回路は、複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給されるディジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに変換して出力する。
第１〜第６、第８のスイッチング素子は、各々電界効果トランジスタで構成されている。
複数のキャパシタＣｓ１〜Ｃｓｎは、そのキャパシタンスを異ならせることで、ディジタル信号Ｄ１〜Ｄｎに対する重み付けを行っている。
【０００５】
図２は、図１のディジタル／アナログ変換回路がディジタル信号をアナログ信号に変換するＤ／Ａ変換期間の概略等価回路図である。閉路状態のスイッチング素子は配線として描いており、開路状態のスイッチング素子は削除して描いている。但し、第１のスイッチング素子ＳＷ１は開路状態であるが描いてある。
ディジタル信号Ｄ１〜Ｄｎの値に応じて複数のキャパシタＣｓ１〜Ｃｓｎに電荷が蓄積され、その電荷に応じた電圧がアナログ信号Ｖｏとして出力端子Ｐに供給される。
【０００６】
図３は、図１のディジタル／アナログ変換回路のリセット期間の概略等価回路図である。閉路状態のスイッチング素子は配線として描いており、開路状態のスイッチング素子は削除して描いている。但し、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２は抵抗素子として描いている。
複数のキャパシタＣｓ１〜ＣｓｎのノードＮ６１〜Ｎ６ｎには基準電圧Ｖａが供給され、ノードＮ７１〜Ｎ７ｎには演算増幅回路ＯＰの反転入力端子と非反転入力端子とがバランスされた状態の電圧、即ち演算増幅回路ＯＰのオフセット成分が付加された電圧Ｖａ＋αが供給されている。帰還用のキャパシタＣｆのノードＮ７ｎには複数のキャパシタＣｓ１〜ＣｓｎのノードＮ７１〜Ｎ７ｎと同様に電圧Ｖａ＋αが供給され、その他端には基準電圧Ｖａが供給されている。
【０００７】
【発明が解決しようとする課題】
図１のディジタル／アナログ変換回路がディジタル／アナログ変換を行うＤ／Ａ変換期間において、すなわち図２の等価回路において、外部回路からの影響又はノイズなどによって出力端子Ｐの電位Ｖｐにアンダ−シュ−トまたはオ−バ−シュ−トが生じ、アナログ信号が採り得る電圧の範囲を超えた電位になることがある。
【０００８】
このとき、電界効果トランジスタで構成される第１のスイッチング素子ＳＷ１は開路状態にあるが、出力端子Ｐの電位変動により、そのソ−ス・ドレイン間に漏れ電流が流れることがある。
即ち、ディジタル／アナログ変換回路が半導体デバイスによりＩＣチップ上に形成されており、第１のスイッチング素子ＳＷ１が電界効果トランジスタで構成されている場合、サブスレッシュド動作により、オフ状態の第１のスイッチング素子ＳＷ１のソース・ドレイン間に漏れ電流が生じることがある
すると、この漏れ電流によってキャパシタに蓄えられている電荷量が変化し、結果として演算増幅回路ＯＰの出力電圧にオフセットが生じる。
【０００９】
図４のディジタル／アナログ変換回路は、図１のディジタル／アナログ変換回路に対し、第８のスイッチング素子ＳＷ８と出力端子Ｐとの間に保護回路３０を設けた構成である。図中、符号ＰＦはＰチャネル型電界効果トランジスタであり、符号ＮＦはＮチャネル型電界効果トランジスタであり、符号ＤＥ１，ＤＥ２はダイ−ドである。
ノ−ドＭ１３には、電界効果トランジスタＰＦのソースとゲ−トと、ダイオ−ドＤＥ１のカソ−ドとが接続されている。
ノ−ドＭ１４には、電界効果トランジスタＮＦのソ−スとゲ−トと、ダイオ−ドＤＥ２のアノ−ドとが接続されている。
ノ−ドＭ１２には、ダイオ−ドＤＥ１のアノ−ドとダイオ−ドＤＥ２のカソ−ドとが接続されている。
ノ−ドＭ１１には、電界効果トランジスタＰＦのドレインと電界効果トランジスタＮＦのドレインとが接続されている。
【００１０】
保護回路３０は、出力端子Ｐに電圧ＶDD〜ＶSSの範囲を超える電圧が印加された場合にその印加電圧を電圧ＶDDまたは電圧ＶSSにクランプして、保護回路３０よりも内側の回路、たとえば演算増幅回路ＯＰ等を保護する。
保護回路３０は、ＩＣ内部を過大な電圧から保護するために、ＩＣの各入出力端子（パッド）に対して設けることが多い。
【００１１】
かかる保護回路３０を設けたディジタル／アナログ変換回路においても、電界効果トランジスタＮＦの動作特性から、第１のスイッチング素子ＳＷ１に漏れ電流が生じ得る。
図５は、ＩＣチップ上に形成された電界効果トランジスタＮＦの動作特性を測定するときの回路図であり、図５（Ａ）は簡易等価回路図であり、図５（Ｂ）は図５（Ａ）においてＮチャネル型電界効果トランジスタＮＦの簡易断面図を書き込んだ簡易配線図である。
電界効果トランジスタＮＦのソ−スＳとゲ−トＧとの間に直流電圧Ｅ1 を印加し、ゲ−トＧとドレインＤとの間に直流電圧Ｅ2 を印加している。また、ＩＣ基板のｐ型領域（バックゲート）５７をゲ−トＧに接続している。符号５１，５２，５３は二酸化硅素（ＳｉＯ2 ）であり、符号５４は金属膜であり、符号５５，５６はｎ型領域であり、符号５７はｐ型領域である。
【００１２】
図５の測定結果に基づくＮチャネル型電界効果トランジスタＮＦの動作特性を図６に例示する。
図６は、ドレイン電流Ｉのうち、ドレインＤからソ−スＳへと流れる電流Ｉ1 と、ドレインＤからＩＣ基板のｐ型領域５７へと流れる電流Ｉ2 とについて、電圧Ｅ1 を変化させた場合の各電流の特性を示している。
【００１３】
電界効果トランジスタＮＦでは、ドレインＤからＩＣ基板のｐ型領域５７への電流Ｉ2 は、電圧Ｅ1 がＶｄ付近になると流れ始める。
一方、ドレインＤからソ−スＳへと流れる電流Ｉ1 は、電圧Ｅ1 がＶｍ付近になると流れ始める。
このため、電流Ｉ2 と電流Ｉ1 との差に対応する斜線部の漏れ電流が、第１のスイッチング素子ＳＷ１にも生じ得る。保護回路３０の電界効果トランジスタＮＦは、本来の目的から、内部回路としてのスイッチング素子ＳＷ１よりもそのチャネル長が長く、スイッチング素子ＳＷ１の方が漏れ電流が流れ易い。従って、スイッチング素子ＳＷ１の漏れ電流を抑制する働きは持たない。
第１のスイッチング素子ＳＷ１をＮチャネル型電界効果トランジスタで構成した場合はアンダ−シュ−トにより漏れ電流が生じることがあり、第１のスイッチング素子ＳＷ１をＰチャネル型電界効果トランジスタで構成した場合はオ−バ−シュ−トにより漏れ電流が生じることがあり、また出力端子Ｐに入力したノイズにより同様の漏れ電流が生じることがある。
このようにして、保護回路３０を設けた場合にも、前記漏れ電流により演算増幅回路ＯＰの出力電圧にオフセットが生じることがある。
【００１４】
本発明の目的は、半導体デバイスとして形成されたキャパシタ・アレイ型ディジタル／アナログ変換回路において、その出力端子のアンダ−シュ−トまたはオ−バ−シュ−トによる演算増幅回路のオフセットの発生を防止することができるディジタル／アナログ変換回路を提供することにある。
【００１５】
【課題を解決するための手段】
半導体デバイスとして形成された本発明のディジタル／アナログ変換回路は、
基準電圧が供給される基準電圧端子と、
前記基準電圧が非反転入力端子に供給される演算増幅回路と、
前記演算増幅回路の出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第７のスイッチング素子および第１のスイッチング素子と、
前記反転入力端子と前記基準電圧端子との間に設けられた第２のスイッチング素子と、
前記演算増幅回路の出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第３のスイッチング素子および負帰還用のキャパシタと、
前記負帰還用のキャパシタと前記第３のスイッチング素子との接続点と前記基準電圧端子との間に設けられた第４のスイッチング素子と、
前記反転入力端子に一端が接続されており、所定の関係で規定されるキャパシタンスを有する複数のキャパシタと、
ディジタル信号を入力する複数の入力端子と該複数の入力端子に対応する前記複数のキャパシタの他端との間に設けられた複数の第５のスイッチング素子と、前記複数のキャパシタのそれぞれの他端と前記基準電圧端子との間に設けられた複数の第６のスイッチング素子と、
前記演算増幅回路の出力端子とディジタル／アナログ変換回路の出力端子との間に設けられた第８のスイッチング素子と、
前記第３、第５および第８のスイッチング素子を開路状態にする制御信号と第４のスイッチング素子を閉路状態にする制御信号とをリセット開始期間の開始時からリセット終了期間の終了時まで出力し、前記第６および第７のスイッチング素子を閉路状態にする制御信号をリセット開始期間内の所定時からリセット終了期間内の所定時まで出力し、前記第１および第２のスイッチング素子を閉路状態にする制御信号をリセット開始期間の終了時からリセット終了期間の開始時までのリセット動作期間に出力するスイッチ制御手段と
を有する。
【００１６】
本発明のディジタル／アナログ変換回路は、好ましくは第７のスイッチング素子が開路状態の時にのみ第１および第７のスイッチング素子間の接続点に対して一定電圧を供給する切換手段を設ける。
【００１７】
本発明のディジタル／アナログ変換回路は、好ましくは第１および第７のスイッチング素子間の接続点に一端が接続されたキャパシタを設け、該キャパシタの他端には一定電圧が供給されている。
【００１８】
本発明のディジタル／アナログ変換回路では、第１のスイッチング素子とディジタル／アナログ変換回路の出力端子との間に第７のスイッチング素子が設けてあるので、Ｄ／Ａ変換期間にディジタル／アナログ変換回路の出力端子にオ−バ−シュ−トまたはアンダ−シュ−トが生じても、そのような比較的短い時間幅の電圧変動であるオ−バ−シュ−トまたはアンダ−シュ−トの電圧は、第７のスイッチング素子のみに印加され、第７のスイッチング素子が開路状態なので第１のスイッチング素子には印加されない。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
図７は、本発明の一実施形態を示すディジタル／アナログ変換回路の回路図である。
【００２０】
このディジタル／アナログ変換回路は、スイッチ制御手段１５と変換手段２５とを備えている。
変換手段２５は、基準電圧Ｖａが供給される基準電圧端子Ｔａと、基準電圧Ｖａが非反転入力端子に供給される演算増幅回路ＯＰと、前記演算増幅回路ＯＰの出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第７のスイッチング素子ＳＷ７および第１のスイッチング素子ＳＷ１と、前記反転入力端子と前記基準電圧端子Ｔａとの間に設けられた第２のスイッチング素子ＳＷ２と、前記演算増幅回路ＯＰの出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第３のスイッチング素子ＳＷ３および負帰還用のキャパシタＣｆと、前記負帰還用のキャパシタＣｆと第３のスイッチング素子ＳＷ３との接続点Ｍ８と前記基準電圧端子Ｔａとの間に設けられた第４のスイッチング素子ＳＷ４と、前記反転入力端子に一端が接続されており、所定の関係で規定されるキャパシタンスをそれぞれ有する複数のキャパシタＣｓ１〜Ｃｓｎと、ディジタル信号Ｄ１〜Ｄｎを入力する複数の入力端子Ｔ１〜Ｔｎと該複数の入力端子Ｔ１〜Ｔｎに対応する前記複数のキャパシタＣｓ１〜Ｃｓｎの他端との間に設けられた複数の第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎと、前記複数のキャパシタＣｓ１〜Ｃｓｎのそれぞれの他端と前記基準電圧端子Ｔａとの間に設けられた複数の第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎと、前記演算増幅回路ＯＰの出力端子とディジタル／アナログ変換回路の出力端子Ｐとの間に設けられた第８のスイッチング素子ＳＷ８と、前記演算増幅回路ＯＰの反転入力端子に接続されている第９のスイッチング素子ＳＷ９とを有する。
【００２１】
図７のディジタル／アナログ変換回路では、キャパシタＣｓ１〜Ｃｓｎの一端はノ−ドＭ７１〜Ｍ７ｎに各々接続されており、他端はノ−ドＮ５１〜Ｎ５ｎに各々接続されている。
基準電圧端子Ｔａからの基準電圧Ｖａは、ノ−ドＭ１，Ｍ２，Ｍ３，Ｎ６１〜Ｎ６ｎに供給されている。
複数の第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎは、ノ−ドＮ６１〜Ｎ６ｎとノ−ドＮ５１〜Ｎ５ｎ間に各々設けてある。
複数の第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎは、入力端子Ｔ１〜Ｔｎとノ−ドＮ５１〜Ｎ５ｎ間に各々設けてある。
第２のスイッチング素子ＳＷ２はノ−ドＭ２とノ−ドＮ２間に設けてある。
ノ−ドＭ７１〜Ｍ７ｎ，Ｍ５，Ｍ４，Ｎ１，Ｎ２は、演算増幅回路ＯＰの反転入力端子に接続されている。
演算増幅回路ＯＰの非反転入力端子は、ノ−ドＭ３に接続されている。
ノ−ドＭ８とノ−ドＭ１０の間に第３のスイッチング素子ＳＷ３が設けてあり、ノ−ドＭ８とノ−ドＭ３の間に第４のスイッチング素子ＳＷ４が設けてある。
ノ−ドＭ９とノ−ドＭ５の間には、ノ−ドＭ９からノ−ドＭ５に向かって第７のスイッチング素子ＳＷ７および第１のスイッチング素子１が直列に設けてある。ノ−ドＭ９，Ｍ１０は、演算増幅回路ＯＰの出力端子に接続されている。
ノードＮ１，Ｎ２に第９のスイッチング素子ＳＷ９が接続されている。
【００２２】
スイッチ制御手段１５は、第３、第５および第８のスイッチング素子ＳＷ３，ＳＷ５１〜５ｎ，ＳＷ８を開路状態にする制御信号と第４のスイッチング素子ＳＷ４を閉路状態にする制御信号とをリセット開始期間の開始時からリセット終了期間の終了時まで出力し、前記第６および第７のスイッチング素子ＳＷ６１〜６ｎ，ＳＷ７を閉路状態にする制御信号をリセット開始期間内の所定時からリセット終了期間内の所定時まで出力し、前記第１および第２のスイッチング素子ＳＷ１，ＳＷ２を閉路状態にする制御信号をリセット開始期間の終了時からリセット終了期間の開始時までのリセット動作期間に出力する。また、スイッチ制御回路１５は、第９のスイッチング素子ＳＷ９を閉路状態とする制御信号をリセット動作期間以外のときに出力する。
【００２３】
図７のディジタル／アナログ変換回路は、複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給されるディジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに変換し、ディジタル／アナログ変換回路の出力端子Ｐに出力する。
第１〜第９のスイッチング素子は、各々電界効果トランジスタで構成されている。
【００２４】
複数のキャパシタＣｓ１〜Ｃｓｎは、そのキャパシタンスを異ならせることで、ディジタル信号Ｄ１〜Ｄｎに対する重み付けを行っている。
ディジタル信号Ｄ１〜Ｄｎは、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までのビットに対応するディジタル信号Ｄ１〜Ｄｎ−１と、出力されるアナログ信号電圧の絶対値の最小値を調整する調整用ディジタル信号Ｄｎとにより構成されている。
前記最上位ビットから最下位ビットまでの所定ビットに対応するディジタル信号Ｄｒが供給されるキャパシタＣｓｒのキャパシタンスは、前記所定ビットの一つ下位のビットに対応するディジタル信号Ｄｒ＋１が供給されるキャパシタのキャパシタンスの２倍である。但し、１≦ｒ≦ｎ−２であり、ｒは自然数であり、ｎは３以上の整数でたとえば４〜１７とする。
前記最下位ビットに対応するディジタル信号Ｄｎ−１が供給されるキャパシタＣｓｎ−１のキャパシタンスＣｎ−１と、前記調整用ディジタル信号Ｄｎが供給されるキャパシタＣｓｎのキャパシタンスＣｎは等しい。
例えば、ｎ＝４とすると、キャパシタＣｓ４，Ｃｓ３のキャパシタンスは等しく、キャパシタＣｓ２，Ｃｓ１のキャパシタンスはキャパシタＣｓ４のキャパシタンスの各々２倍，４倍である。
ディジタル信号Ｄ１〜Ｄｎは、２進符号化された信号をデコ−ダで解読して生成してもよい。
【００２５】
図７のディジタル／アナログ変換回路は、演算増幅回路ＯＰの出力端子と反転入力端子との間に、該出力端子から該反転入力端子に向かって直列に設けられた第７のスイッチング素子ＳＷ７および第１のスイッチング素子ＳＷ１を有するので、Ｄ／Ａ変換期間にディジタル／アナログ変換回路の出力端子電圧にオ−バ−シュ−トまたはアンダ−シュ−トが生じても、オ−バ−シュ−トまたはアンダ−シュ−トにより生じた過電圧は、第７のスイッチング素子がオフ状態なので、第１のスイッチング素子に直接的には印加されない。
即ち、第７のスイッチング素子ＳＷ７に上記過電圧が印加されることにより第７のスイッチング素子ＳＷ７に漏れ電流が生じても、その漏れ電流は微小であるから、ノードＮ３の電位が第１のスイッチング素子ＳＷ１がサブシュレッショルド動作を起こす電位に到達するには非常に長い時間を要する。従って、比較的短い時間幅の上記過電圧は、上記第１のスイッチング素子ＳＷ１には実質的には印加されない。
したがって、Ｄ／Ａ変換期間における出力端子Ｐのオ−バ−シュ−トまたはアンダ−シュ−トにより、もしくは出力端子Ｐに入力したノイズにより、ノ−ドＭ５からノ−ドＭ９へと流出する電荷を無くすることができると共にノ−ドＭ９からノ−ドＭ５へと流入する電荷を無くすることができ、過電圧印加による演算増幅回路ＯＰのオフセットの発生を防止することができる。
【００２６】
図７のディジタル／アナログ変換回路では、演算増幅回路ＯＰの反転入力端子と第２のスイッチング素子ＳＷ２との間の配線上にノ−ドＮ１，Ｎ２からなる２点を設定し、当該２点間に前記リセット動作期間のみ開路する第９のスイッチング素子ＳＷ９を設け、第９のスイッチング素子ＳＷ９を電界効果トランジスタにより構成している。
【００２７】
第１及び第２のスイッチング素子ＳＷ１，ＳＷ２の動作時に第９のスイッチング素子ＳＷ９を非動作状態とする、即ち第１及び第２のスイッチング素子ＳＷ１，ＳＷ２がオン状態にあるときに第９のスイッチング素子ＳＷ９がオフ状態となるように制御することにより、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２のドレイン領域及びチャネル領域に存在する微小電荷の変動をキャンセルすることができる。従って、該微小電荷による演算増幅回路ＯＰの出力電圧の変動を防止することができる。
【００２８】
図８のディジタル／アナログ変換回路では、図７のディジタル／アナログ変換回路の変換手段２５に対し、第１および第７のスイッチング素子ＳＷ１，ＳＷ７間の接続点Ｎ３に一端が接続されたキャパシタＣ０を設け、該キャパシタＣ０の他端には一定電圧を供給しており、該一定電圧を基準電圧Ｖａとして変換手段２６を構成している。なお、図７と図８では、同一構成部分には同一符号を付している。
キャパシタＣ０をノ−ドＮ３と基準電圧Ｖａが印加されている端子との間に接続することにより、例え第７のスイッチング素子ＳＷ７を介してノ−ドＮ３から電荷が漏れたとしてもキャパシタＣ０からノ−ドＮ３に電荷を供給することができるので、ノ−ドＮ３の電位が第１ののスイッチング素子ＳＷ１がサブシュレッショルド動作を起こす電位にはならず、第１のスイッチング素子ＳＷ１の漏れ電流を防止することができる。
【００２９】
図９のディジタル／アナログ変換回路では、図８のディジタル／アナログ変換回路の変換手段２６に対し、第８のスイッチング素子ＳＷ８と出力端子Ｐとの間に保護回路３０を設けることで、変換手段２７を構成している。なお、図８と図９では同一構成部分には同一符号を付している。
保護回路３０は、出力端子Ｐに入力されたノイズを、このディジタル／アナログ変換回路が形成されているＩＣ（Integrated Circuit）の高電位側の許容電圧ＶDD又は低電位側の許容電圧ＶSSにクランプして内部の回路たとえば演算増幅回路ＯＰを保護する。
このように保護回路３０を設けた場合にも、本発明のディジタル／アナログ変換回路は、ノイズまたはオ−バ−シュ−トもしくはアンダ−シュ−トによる演算増幅回路ＯＰのオフセットの発生を防止することができる。
【００３０】
図１０のディジタル／アナログ変換回路は、スイッチ制御手段１６と変換手段２８とを備える。
スイッチ制御手段１６は、図７のディジタル／アナログ変換回路のスイッチ制御手段１５に対し、スイッチング素子ＳＷ０の制御信号を供給する手段を設けた構成としている。たとえば、第７のスイッチング素子ＳＷ７の制御信号を反転した信号をスイッチング素子ＳＷ０の制御信号として供給する。
変換手段２８は、図７のディジタル／アナログ変換回路の変換手段２５に対し、第７のスイッチング素子ＳＷ７が開路状態の時にのみ第１および第７のスイッチング素子ＳＷ１，ＳＷ７間の接続点Ｎ３に対して一定電圧を供給する切換手段を設けた構成である。なお、図７と図１０で、同一構成部分には同一符号を付している。
前記一定電圧は基準電圧Ｖａであり、前記切換手段はスイッチング素子ＳＷ０であり、第７のスイッチング素子ＳＷ７が開路状態の時にのみスイッチング素子ＳＷ０は閉路状態となる。また、前記一定電圧は基準電圧Ｖａ以外の電圧でもよい。
したがって、Ｄ／Ａ変換期間においてフロ−ティングノ−ドＮ３を一定電圧に保つことができ、第１のスイッチング素子ＳＷ１の漏れ電流を防止して、演算増幅回路ＯＰのオフセットの発生を防止することができる。
【００３１】
図１１のディジタル／アナログ変換回路は、図１０のディジタル／アナログ変換回路の変換手段２８に対し、第８のスイッチング素子ＳＷ８と出力端子Ｐとの間に保護回路３０を設けることで、変換手段２９を構成している。なお、図１０と図１１では同一構成部分には同一符号を付している。
保護回路３０は、出力端子Ｐに入力されたノイズを、このディジタル／アナログ変換回路が形成されているＩＣの高電位側の許容電圧ＶDD又は低電位側の許容電圧ＶSSにクランプして内部の回路たとえば演算増幅回路ＯＰを保護する。
このように保護回路３０を設けた場合にも、本発明のディジタル／アナログ変換回路はノイズまたはオ−バ−シュ−トもしくはアンダ−シュ−トによる演算増幅回路ＯＰのオフセットの発生を防止することができる。
【００３２】
図１２は、図１０のディジタル／アナログ変換回路の具体的な回路図である。図１２のディジタル／アナログ変換回路の変換手段２８では、第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎ、第３のスイッチング素子ＳＷ３、および、第８のスイッチング素子ＳＷ８は、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタとを組み合わせて構成している。
すなわち、Ｐチャネル型電界効果トランジスタのソ−スとＮチャネル型電界効果トランジスタのドレインとを接続し、Ｐチャネル型電界効果トランジスタのドレインとＮチャネル型電界効果トランジスタのソースとを接続し、Ｐチャネル型電界効果トランジスタのゲ−トにはＮチャネル型電界効果トランジスタのゲ−トに供給される制御信号を反転した信号を供給する。
【００３３】
スイッチ制御手段１６は、端子Ｏ１から制御信号ＯＥを出力する。
端子Ｏ２からは制御信号ＯＥを反転した信号を出力する。
端子Ｆ１からは制御信号ＦＢＣを出力する。
端子Ｆ２からは制御信号ＦＢＣを反転した信号を出力する。
端子Ｒ１からは制御信号ＲＳＴを出力する。
端子Ｒ２からは制御信号ＲＳＴを反転した信号を出力する。
【００３４】
制御信号ＯＥは、第３、第５および第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８のＮチャネル型電界効果トランジスタのゲ−トに供給される。
制御信号ＯＥを反転した信号は、第３、第５および第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８のＰチャネル型電界効果トランジスタのゲ−トに供給されると共に、第４のスイッチング素子ＳＷ４のＮチャネル型電界効果トランジスタのゲ−トに供給される。
【００３５】
制御信号ＦＢＣは、第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎのＮチャネル型電界効果トランジスタのゲ−トに供給されると共に、第７のスイッチング素子ＳＷ７のＮチャネル型電界効果トランジスタのゲ−トに供給される。
制御信号ＦＢＣを反転した信号は、スイッチング素子ＳＷ０のＮチャネル型電界効果トランジスタのゲ−トに供給される。
【００３６】
制御信号ＲＳＴは、第１のスイッチング素子ＳＷ１のＮチャネル型電界効果トランジスタのゲ−トに供給されると共に、第２のスイッチング素子ＳＷ２のＮチャネル型電界効果トランジスタのゲ−トに供給される。
制御信号ＲＳＴを反転した信号は、第９のスイッチング素子ＳＷ９のＮチャネル型電界効果トランジスタのゲ−トに供給される。
【００３７】
図１３は、図１２のディジタル／アナログ変換回路の動作を説明するタイムチャ−トである。
時刻ｔ１までは、ディジタル／アナログ変換回路がディジタル信号をアナログ信号に変換するＤ／Ａ変換期間である。
時刻ｔ１〜ｔ３は、リセット開始期間である。
時刻ｔ３〜ｔ４は、リセット動作期間である。
時刻ｔ４〜ｔ６は、リセット終了期間である。
時刻ｔ６以降は、Ｄ／Ａ変換期間である。
【００３８】
リセット開始期間の開始時ｔ１からリセット終了期間の終了時ｔ６まではＬレベルの制御信号ＯＥが出力され、他の時間ではＨレベルの制御信号ＯＥが出力される。
リセット開始期間内の所定時ｔ２からリセット終了期間内の所定時ｔ５まではＨレベルの制御信号ＦＢＣが出力され、他の時間ではＬレベルの制御信号ＦＢＣが出力される。
リセット開始期間の終了時ｔ３からリセット終了期間の開始時ｔ４までのリセット動作期間はＨレベルの制御信号ＲＳＴが出力され、他の時間ではＬレベルの制御信号ＲＳＴが出力される。
【００３９】
このようにして、スイッチ制御手段１６は、第３、第５および第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８を開路状態にする制御信号Ｘ１と第４のスイッチング素子ＳＷ４を閉路状態にする制御信号Ｘ２とをリセット開始期間の開始時ｔ１からリセット終了期間の終了時ｔ６まで出力する。
制御信号Ｘ１は、制御信号ＯＥとこれの反転信号である。
制御信号Ｘ２は、制御信号ＯＥの反転信号である。
【００４０】
また、スイッチ制御手段１６は、第６および第７のスイッチング素子ＳＷ６１〜ＳＷ６ｎ，ＳＷ７を閉路状態にする制御信号ＦＢＣをリセット開始期間内の所定時ｔ２からリセット終了期間内の所定時ｔ５まで出力する。
【００４１】
また、スイッチ制御手段１６は、第１および第２のスイッチング素子ＳＷ１，ＳＷ２を閉路状態にする制御信号ＲＳＴをリセット開始期間の終了時ｔ３からリセット終了期間の開始時ｔ４までのリセット動作期間に出力する。
【００４２】
本実施形態では、第１のスイッチング素子ＳＷ１を開路状態にしてから第７のスイッチング素子ＳＷ７を開路状態にすることで、キャパシタ・アレイ型ディジタル／アナログ変換回路のリセット動作を確実に行うことができる利点がある。
【００４３】
図１３のタイムチャ−トに示すように、時刻ｔ７にアンダ−シュ−トＵＳが出力端子Ｐの電位Ｖｐに生じると、または時刻ｔ８にノイズＮＳが出力端子Ｐに入力して一時的に電位Ｖｐが降下すると、ノ−ドＭ４に蓄積されている電荷量ＱM4は、従来のディジタル／アナログ変換回路では点線ＱＵＳのようになって変化していたが、本実施形態のディジタル／アナログ変換回路では上述のような変化を防止することができる。
【００４４】
本発明のディジタル／アナログ変換回路によれば、その出力端子に生じたアンダ−シュ−トもしくはオ−バ−シュ−トまたは出力端子に入力したノイズによるオフセットを防止することができる。アンダ−シュ−トまたはオ−バ−シュ−トが長時間発生してもオフセットを防止することができ、ディジタル／アナログ変換の精度を向上することができる。
従来のディジタル／アナログ変換回路では、ノイズまたはアンダ−シュ−トもしくはオ−バ−シュ−トによる影響を小さくするには、ディジタル／アナログ変換回路内のキャパシタのキャパシタンスを大きくする必要があるが、本発明ではキャパシタンスを大きくすることなくオフセットを防止することができる。
【００４５】
本発明のディジタル／アナログ変換回路は、たとえば液晶表示装置の表示画面の階調を調整する回路に用いてもよい。
ディジタル／アナログ変換回路の出力端子が複数隣接して配置されている場合に、出力端子間のクロスト−クノイズが生じても、本発明によればオフセットを防止することができ、ディジタル／アナログ変換の精度を向上することができ、正確な階調で液晶表示を行うことができる。
【００４６】
ディジタル／アナログ変換回路の各スイッチング素子は、Ｎチャネル型電界効果トランジスタで構成してもよく、Ｐチャネル型電界効果トランジスタで構成してもよい。
本実施形態のディジタル／アナログ変換回路において、Ｎチャネル型電界効果トランジスタをＰチャネル型電界効果トランジスタに置き換える場合は、Ｎチャネル型電界効果トランジスタの制御信号を反転した信号を、置き換えられたＰチャネル型電界効果トランジスタに供給するとよい。
なお、上記実施形態は本発明の一例であり、本発明は上記実施形態に限定されない。
【００４７】
【発明の効果】
本発明によれば、半導体デバイスとして形成されたキャパシタ・アレイ型ディジタル／アナログ変換回路において、その出力端子のアンダ−シュ−トまたはオ−バ−シュ−トによる演算増幅回路のオフセットの発生を防止することができ、ディジタル／アナログ変換を高い精度で行うことができる。
【図面の簡単な説明】
【図１】従来のディジタル／アナログ変換回路の回路図である。
【図２】図１のディジタル／アナログ変換回路のディジタル／アナログ変換期間における回路図である。
【図３】図１のディジタル／アナログ変換回路のリセット動作期間における回路図である。
【図４】従来のディジタル／アナログ変換回路の回路図である。
【図５】ＩＣチップ上に形成されたＮチャネル型電界効果トランジスタの動作特性を測定する時の回路図である。
【図６】Ｎチャネル型電界効果トランジスタの動作特性を例示する特性図である。
【図７】本発明の一実施形態に係るディジタル／アナログ変換回路の回路図である。
【図８】本発明の一実施形態に係るディジタル／アナログ変換回路の回路図である。
【図９】本発明の一実施形態に係るディジタル／アナログ変換回路の回路図である。
【図１０】本発明の一実施形態に係るディジタル／アナログ変換回路の回路図である。
【図１１】本発明の一実施形態に係るディジタル／アナログ変換回路の回路図である。
【図１２】図１０のディジタル／アナログ変換回路を詳細に示した回路図である。
【図１３】図１２のディジタル／アナログ変換回路の動作を説明するタイムチャ−トである。
【符号の説明】
１０，１５，１６…スイッチ制御手段、２０，２１，２５，２６，２７，２８，２９…変換手段、５１，５２，５３…二酸化硅素（ＳｉＯ2 ）、５４…金属膜、５５，５６…ｎ型領域、５７…ｐ型領域、Ｃｆ…不帰還用のキャパシタ、Ｃｓ１〜Ｃｓｎ，Ｃ０…キャパシタ、Ｄ１〜Ｄｎ…ディジタル信号、ＤＥ１，ＤＥ２…ダイオ−ド、Ｉ…ドレイン電流、ＮＦ…Ｎチャネル型電界効果トランジスタ、ＯＰ…演算増幅回路、Ｐ…パッド、ＰＦ…Ｐチャネル型電界効果トランジスタ、ＳＷ０…スイッチング素子、ＳＷ１…第１のスイッチング素子、ＳＷ２…第２のスイッチング素子、ＳＷ３…第３のスイッチング素子、ＳＷ４…第４のスイッチング素子、ＳＷ５１〜ＳＷ５ｎ…第５のスイッチング素子、ＳＷ６１〜ＳＷ６ｎ…第６のスイッチング素子、ＳＷ７…第７のスイッチング素子、ＳＷ８…第８のスイッチング素子、ＳＷ９…第９のスイッチング素子、Ｔ１〜Ｔｎ…入力端子、Ｖａ…基準電圧、ＱM4…ノ−ドＭ４に蓄積されている電荷量、Ｖｏ…アナログ信号、Ｖｐ…パッドＰの電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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