(57)【特許請求の範囲】
【請求項１】
ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較する電圧比較手段と、
前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧よりも大きいと判断された際には、前記ゲート信号のオフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧を超えていないと判断された際には、前記ゲート信号のオフ時から、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とするパワー半導体駆動回路。
【請求項２】
ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、
前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、
ヒステリシス特性を有し、前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較するヒステリシスコンパレータと、を有し、
前記ゲート信号オフ時に前記第１のオフゲート回路を駆動させ、前記ヒステリシスコンパレータにて、前記ゲート電圧が前記基準電圧よりも高いと判定され、且つ、前記ゲート信号がオフとされているときに、前記第２のオフゲート回路を駆動させることを特徴とするパワー半導体駆動回路。
【請求項３】
前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの前記ヒステリシスコンパレータの出力信号と、前記ゲート信号のオフ信号とを入力信号とし、当該出力信号とオフ信号との両者が与えられたときに、前記第２のオフゲート回路に駆動信号を出力する論理回路を具備したことを特徴とする請求項２に記載のパワー半導体駆動回路。
【請求項４】
前記第２のオフゲート回路のオン、オフを切り換えるスイッチング手段を有し、該スイッチング手段は、前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの出力信号が与えられた際に、前記第２のオフゲート回路をオンとすることを特徴とする請求項２に記載のパワー半導体駆動回路。
【請求項５】
前記基準電圧は、前記パワー半導体素子のゲートに発生するミラー容量の充電電圧よりも高く設定した値であることを特徴とする請求項１〜請求項４のいずれか１項に記載のパワー半導体駆動回路。
【請求項６】
ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記ゲート信号がオンとされ、且つ、前記パワー半導体素子のミラー容量の充電が終了した後のゲート電圧の上昇を検知する電圧検知手段と、
前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知した際には、前記ゲート信号オフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知しなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とするパワー半導体駆動回路。
【請求項７】
ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、
前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、
前記ゲート信号がオンとされた後、前記半導体素子のゲート容量の充電電圧を保持するコンデンサと、
微小電圧を発生する直流電圧源と、
前記コンデンサに蓄積された電圧及び前記直流電圧源より出力される電圧とを加算した電圧値と、前記ゲートに発生するミラー容量の充電が終了した後に上昇する前記ゲート電圧値と、を比較するコンパレータと、を有し、
前記ゲート信号オン時に、前記第１のオフゲート回路を駆動させ、前記ゲート信号がオンとされた後、前記コンパレータにて、前記ゲート電圧の方が大きいと判定されたときに、前記第２のオフゲート回路を駆動させることを特徴とするパワー半導体駆動回路。
【請求項８】
ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記ゲート信号のオン状態が所定時間継続した場合、遅延信号を出力する遅延回路と、
前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていた際には、前記ゲート信号のオフから前記所定時間の間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記所定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とするパワー半導体駆動回路。
【請求項９】
ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、
前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、
前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、
前記ゲート信号がオンとされてから、所定時間経過後に遅延信号を出力する遅延回路と、を有し、
前記ゲート信号オフ時に、前記第１のオフゲート回路を駆動させ、前記遅延回路より遅延信号が与えられたときに、前記第２のオフゲート回路を駆動させることを特徴とするパワー半導体駆動回路。
【請求項１０】
前記遅延回路にて設定される遅延時間は、前記パワー半導体素子のゲート容量が充電するのに所要される時間に設定されることを特徴とする請求項８または請求項９のいずれかに記載のパワー半導体駆動回路。
【請求項１１】
前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であることを特徴とする請求項１〜請求項１０のいずれか１項に記載のパワー半導体駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲートバイポーラトランジスタ等のパワー半導体素子を駆動するパワー半導体駆動回路に係り、特に、スイッチング速度を速くした際に、スイッチングのオフ動作時の過渡的な過電圧の発生を防止する技術に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略す）を駆動させるための駆動回路としては、該ＩＧＢＴの絶縁ゲートに抵抗を接続した状態で、オン・オフ動作をさせる簡単な構成のものが一般的に用いられている。
【０００３】
ところが、ＩＧＢＴを高速でスイッチング動作させると、駆動回路の主回路が有する浮遊インダクタンスにより、過渡的な過電圧が発生することがあり、該過電圧により素子を破壊する危険性がある。そこで、過渡的な過電圧を抑制する目的で、スナバ回路を搭載した駆動回路が多く用いられている。
【０００４】
ところが、近年のパワー半導体分野は、実装技術の進歩により主回路の浮遊インダクタンスが低減され、スナバ回路を省略することが可能になってきた。
【０００５】
また、スイッチング損失低減やスイッチング速度の高速化の要望から高ｄｉ／ｄｔ化、高ｄｖ／ｄｔ化が望まれるようになり、例えば、特開平１−１８３２１４号公報、特開２０００−２２８８６８号公報、及び特許第３１４１６１３号公報には、スイッチングのタイミングに応じてゲート抵抗を切り換える方法が提案されている。
【０００６】
【発明が解決しようとする課題】
図８は、従来における駆動回路の構成を示す回路図であり、同図に示すように、ＩＧＢＴ１０１のゲートに、高抵抗を有する第１オフゲート回路１０５と、低抵抗を有する第２オフゲート回路１０６が設置されている。
【０００７】
そして、ゲート信号Ｓ１のオフと共に、第１のオフゲート回路１０５、及び第２のオフゲート回路１０６が動作して、速い速度でゲート容量の放電を行う。この際、第２のオフゲート回路１０６は、予め定められた一定の時間（Ｔ１）だけ動作する。このため、この一定時間Ｔ１経過後は、第１のオフゲート回路１０５のみが動作するため、ゲート容量の放電速度は遅くなる。
【０００８】
上記構成によると、ＩＧＢＴ１０１がオフする時は、最初の一定時間（Ｔ１）だけゲート容量の放電が速くなるため、スイッチング時間が短縮される。他方、ＩＧＢＴ１０１のエミッタ・コレクタ間の電圧Ｖceが過渡期間のときには、時間Ｔ１が経過しており、ゲート容量の放電が遅くなるので、該エミッタ・コレクタ間に発生する過電圧を抑制することができる。
【０００９】
しかしながら、スイッチングのオン時間が極めて短いパルスで駆動する場合には、上述した図８の回路構成ではオフ時に大きな過電圧が発生するという問題がある。
【００１０】
実際にＩＧＢＴに誘導性負荷を接続し、ゲート信号のオフ時のゲート容量の放電速度を一定時間だけ速くしてその後遅くする駆動回路において、オンパルス時間を短くした場合の電圧Ｖceと、ゲート電圧とを測定したときの特性図を図９に示す。
【００１１】
図９の特性図より、オンパルスの時間が短くなるに従ってオフ時の過電圧が高くなる傾向を有しており、極めて短いＯＮパルスでは通常の数倍の大きな過電圧が発生することが理解される。
【００１２】
次に、図１０に示す特性図を参照しながら、図８に示した回路の動作について説明する。第２のオフゲート回路１０６が動作して速い放電をする時間をＴ１とし、第１のオフゲート回路１０５のみが動作し、遅い速度で放電を行なう時間をＴ２とする。
【００１３】
図１０（ａ）は、ＩＧＢＴ１０１のゲートのミラー容量が十分充電される場合のスイッチング動作を示す特性図である。同図より、オフ信号の後に時間Ｔ１が経過し、時間Ｔ２に示す期間となってから電圧Ｖceが過渡状態となり、ｄｉ／ｄｔは大きくならないので、エミッタ・コレクタ間に発生する過電圧が抑制されることが分かる。
【００１４】
また、図１０（ｂ）は、ゲートのミラー容量が十分に充電されない程度の短い充電時間の後に、速い速度で放電が行われる場合を示しており、ゲート容量中の少ない電荷が瞬間的に放電されるので、時間Ｔ１の期間中にＩＧＢＴ１０１がオフしてしまい、オンパルスの時間が短くなるに従い、ｄｉ／ｄｔが高くなる傾向を有している。なお、前述の如く近年ではスナバ回路を省略する場合が有り、この場合には、大きな過電圧が発生するとパワー素子を破壊してしまうという問題があった。
【００１５】
また、これを回避するために制御プログラムで短いパルスの入力を禁止する方法をとることができるが、この場合には、低出力時の制御性が悪化するか、或いは、スイッチング周波数の高周波化を阻害する等の問題が発生する。
【００１６】
本発明はこのような従来の課題を解決するためになされたものでであり、その目的とするところは、スイッチング速度を速くしながらスイッチング損失を低減し、且つ、オフスイッチングの際の過電圧を低減する回路において、短パルススイッチングの場合でも過電圧の発生を防止することができる半導体駆動回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較する電圧比較手段と、前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧よりも大きいと判断された際には、前記ゲート信号のオフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧比較手段にて、前記ゲート電圧が前記基準電圧を超えていないと判断された際には、前記ゲート信号のオフ時から、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００１８】
請求項２に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、ヒステリシス特性を有し、前記パワー半導体素子のゲート電圧と、予め設定された基準電圧とを比較するヒステリシスコンパレータと、を有し、前記ゲート信号オフ時に前記第１のオフゲート回路を駆動させ、前記ヒステリシスコンパレータにて、前記ゲート電圧が前記基準電圧よりも高いと判定され、且つ、前記ゲート信号がオフとされているときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００１９】
請求項３に記載の発明は、前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの前記ヒステリシスコンパレータの出力信号と、前記ゲート信号のオフ信号とを入力信号とし、当該出力信号とオフ信号との両者が与えられたときに、前記第２のオフゲート回路に駆動信号を出力する論理回路を具備したことを特徴とする。
【００２０】
請求項４に記載の発明は、前記第２のオフゲート回路のオン、オフを切り換えるスイッチング手段を有し、該スイッチング手段は、前記ヒステリシスコンパレータにて、前記ゲート電圧の方が高いと判定されたときの出力信号が与えられた際に、前記第２のオフゲート回路をオンとすることを特徴とする。
【００２１】
請求項５に記載の発明は、前記基準電圧は、前記パワー半導体素子のゲートに発生するミラー容量の充電電圧よりも高く設定した値であることを特徴とする。
【００２２】
請求項６に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート信号がオンとされ、且つ、前記パワー半導体素子のミラー容量の充電が終了した後のゲート電圧の上昇を検知する電圧検知手段と、前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知した際には、前記ゲート信号オフから一定時間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記一定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記電圧検知手段にて、ミラー容量の充電が終了した後の前記ゲート電圧の上昇を検知しなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００２３】
請求項７に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、前記ゲート信号がオンとされた後、前記半導体素子のゲート容量の充電電圧を保持するコンデンサと、微小電圧を発生する直流電圧源と、前記コンデンサに蓄積された電圧及び前記直流電圧源より出力される電圧とを加算した電圧値と、前記ミラー容量の充電が終了した後に上昇する前記ゲート電圧値と、を比較するコンパレータと、を有し、前記ゲート信号オン時に、前記第１のオフゲート回路を駆動させ、前記ゲート信号がオンとされた後、前記コンパレータにて、前記ゲート電圧の方が大きいと判定されたときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００２４】
請求項８に記載の発明は、ゲート信号のオン、オフに応じて、スイッチング動作を行う機能を有したパワー半導体素子のゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート信号を入力し、オンの場合、前記ゲート容量を充電する充電部と、前記ゲート信号のオン状態が所定時間継続した場合、遅延信号を出力する遅延回路と、前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていた際には、前記ゲート信号のオフから前記所定時間の間、第一の放電速度で前記ゲート容量の放電を行うと共に、前記ゲート信号のオフから前記所定時間経過後は、前記第一の放電速度よりも遅い第二の放電速度で前記ゲート容量の放電を行い、かつ、前記ゲート信号がオフの場合に、前記遅延回路より遅延信号が与えられていなかった際には、前記ゲート信号のオフから、前記第二の放電速度で前記ゲート容量の放電を行う放電部とを具備することを特徴とする。
【００２５】
請求項９に記載の発明は、ゲート信号のオン、オフに応じて、ゲート容量を充放電する機能を具備したパワー半導体駆動回路において、前記ゲート容量を遅い速度で放電する第１のオフゲート回路と、前記ゲート容量を速い速度で一定期間放電する第２のオフゲート回路と、前記ゲート信号がオンとされてから、所定時間経過後に遅延信号を出力する遅延回路と、を有し、前記ゲート信号オフ時に、前記第１のオフゲート回路を駆動させ、前記遅延回路より遅延信号が与えられたときに、前記第２のオフゲート回路を駆動させることを特徴とする。
【００２６】
請求項１０に記載の発明は、前記遅延回路にて設定される遅延時間は、前記パワー半導体素子のゲート容量が充電するのに所要される時間に設定されることを特徴とする。
【００２７】
請求項１１に記載の発明は、前記パワー半導体素子は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であることを特徴とする。
【００２８】
【発明の効果】
請求項１及び請求項２の発明によれば、ゲート信号がオンの期間中にミラー容量が十分に充電されてゲート電圧がミラー容量充電電圧より高い基準電圧を越えたことを電圧比較手段が検出した場合には、ゲート信号のオフ時にゲート容量の放電の速度を一定期間だけ速くし、スイッチング時間を短くしてスイッチング損失を低減する。その後の期間では、放電の速度を遅くして過電圧が発生することを抑制し、パワー半導体素子の破損を防止する。
【００２９】
また、ミラー容量が十分に充電されないような短パルス駆動の場合には、ゲート電圧がミラー容量充電電圧より高い基準電圧を越えないため、オフ時のゲート容量の放電を遅い速度で行うことにより、過電圧の発生を防止してパワー半導体素子の破壊を回避することができる。
【００３０】
ゲートミラー容量を充電する期間はゲート電圧値が平坦となるが、この電圧値はＩＧＢＴを流れる主電流の大きさにより変動することが知られており、主電流が大きい程その電圧値は高い。このため、ゲート電圧と比較する基準電圧は、最大定格電流時のゲート電圧が平坦になる値より大きな値に設定する。
【００３１】
また、主電流値が小さい程ミラー容量充電時間も短くなるため、上記基準電圧をゲート電圧が上回るまでの時間が短くなる。従って、ゲート信号が短パルスの場合であっても、主電流が小さい場合は、主電流が大きい場合に比べて第２のオフゲート回路が有効に動作する。
【００３２】
請求項３、請求項４の発明によれば、ゲート信号がオフする前に第２オフゲート回路の動作／非動作を判断できるため、ゲート電圧の検出と判断を行う回路部分は特別高速の処理回路を必要とせず、簡単な回路で安価に構成することができる。
【００３３】
請求項５の発明によれば、基準電圧がミラー容量の充電電圧よりも高い電圧に設定されるので、確実に第２のオフゲート回路の動作、及び非動作を制御することができる。
【００３４】
請求項６、請求項７の発明によれば、オンゲート信号が出力された後の、２回目のゲート電圧が上昇するとき（充電容量まで上昇するときが１回目、その後の上昇を２回目とする）を検出して、ゲート信号のオフ時にゲート容量の放電の速度を一定期間だけ速くし、その後の期間では放電の速度を遅くするため、スイッチング時間を短くしてスイッチング損失を低減し、且つ、過電圧が発生することを抑制している。
【００３５】
また、オンゲート信号が出力された後の、２回目のゲート電圧が上昇するときを検出しない場合は、オフ時のゲート容量の放電を遅い速度で行うことにより、過電圧の発生を防止して素子の破壊を回避できる。
【００３６】
更に、２回目のゲート電圧の上昇は、主電流の大きさによってその電圧値も上昇開始までのミラー容量の充電時間も変動するが、本発明では、ミラー容量の充電が終了してゲート電圧が上昇する点を検出するため、主電流の大きさによるゲート電圧の影響を受けずに、確実にミラー容量の充電終了を検出することができる。また、ミラー容量の充電終了を検出する構成としているため、主電流値が小さくなってミラー容量充電時間が短くなった場合であっても、第２のオフゲート回路が有効に動作する。
【００３７】
請求項８〜請求項１０の発明によれば、最大定格電流時のミラー容量を充電するために所要する時間を、遅延回路の遅延時間として設定する。従って、オンパルスが十分長く、ミラー容量の充電が確実に終了する場合には、遅延設定時間を経過した後に遅延回路の出力がオンとなるため、ゲートオフ時には、第２のオフゲート回路が動作する。よって、ゲート容量の放電速度が一定期間速くなり、スイッチング時間を短くすることができる。他方、オンパルスが遅延設定時間よりも短く、ミラー容量の充電が終了しない場合には、遅延回路の出力がオフとなり、第２のオフゲート回路が動作しないので、ゲート容量の放電速度は遅く、過電圧を抑制することができる。
【００３８】
【発明の実施の形態】
以下、本発明に係るパワー半導体駆動回路の実施形態を図面に基づいて説明する。図１は、第１の実施形態に係るパワー半導体駆動回路の構成を示す回路図である。
【００３９】
同図に示すように、該パワー半導体駆動回路３０は、スイッチング動作用のＩＧＢＴ（パワー半導体素子）１と、該ＩＧＢＴ１を駆動させるためのゲート駆動電源３と、を具備している。ＩＧＢＴ１のエミッタ、コレクタ間には、逆並列にフリーホイールダイオード２が接続されている。
【００４０】
ゲート駆動電源３の低電位側（マイナス側）は、ＩＧＢＴ１のエミッタ端子に接続されており、更に、該電源３の高電位側（プラス側）と低電位側との間には、オンゲート回路４，ゲート抵抗７，高抵抗値のゲート抵抗８，及び第１のオフゲート回路５の直列接続回路が接続されている。同様に、ゲート駆動電源３の高電位側と低電位側との間には、分圧抵抗１１と分圧抵抗１２の直列接続回路が接続されている。
【００４１】
ゲート抵抗７とゲート抵抗８との接続点は、ＩＧＢＴ１のゲート端子に接続され、更に、該ゲート端子は、低抵抗値のゲート抵抗９、及び第２のオフゲート回路６を介して、ＩＧＢＴ１のエミッタ端子（ゲート駆動電源３の低電位側）に接続されている。
【００４２】
また、ＩＧＢＴ１のゲート端子は、ヒステリシスコンパレータ（電圧比較手段）１０の一方の入力端（正入力）に接続され、該ヒステリシスコンパレータ１０の他方の入力端（負入力）は、分圧抵抗１１と分圧抵抗１２との接続点に接続されている。
【００４３】
ヒステリシスコンパレータ１０の出力端は、インバータ１３を介して２入力のオア回路（論理回路）１４の一方の入力端に接続され、該オア回路１４の他方の入力端は、ゲート信号Ｓ１の入力端子と接続されている。更に、この入力端子は、オンゲート回路４，及び第１のオフゲート回路５の入力端と接続されている。
【００４４】
第２のオフゲート回路６は、例えば、図２（ａ）に示す如くのトランジスタＴＲ１，抵抗Ｒ１，及びコンデンサＣ１にて構成されている。また、第２のオフゲート回路６は、同図（ｂ）に示すように、抵抗トランジスタＴＲ２，抵抗Ｒ２，コンデンサＣ２で構成することもできる。
【００４５】
次に、上述のように構成された第１の実施形態の動作について説明する。図３は、本実施形態に係るパワー半導体駆動回路３０の動作を示すタイミングチャートであり、同図（ａ）は、ＩＧＢＴ１のゲートオンパルスが長い場合、同図（ｂ）は、ゲートオンパルスが短い場合をそれぞれ示している。
【００４６】
まず、同図（ａ）を参照して、ゲートオンパルスが長い場合の動作について説明する。図３（ａ）の（イ）に示すように、ゲート信号Ｓ１が時刻ｔ１にてオンとされると、（ロ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが立ち上がる。そして、ミラー容量の充電が始まると該ゲート電圧Ｖｇは、時間の経過に対して平坦な値を示す。その後、時刻ｔ２にてミラー容量の充電が終了すると、ゲート電圧は再び上昇を開始し、ゲート駆動電源３の電圧に到達する。
【００４７】
ここで、ヒステリシスコンパレータ１０にて設定する２つのしきい値のうち、高い方のしきい値を、ゲート電圧の平坦部の電圧値より高い値に設定すると、（ロ）に示すように、ゲート電圧Ｖｇがこのしきい値よりも低い場合（時刻ｔ１〜ｔ２の間）には、（ハ）に示すように、ヒステリシスコンパレータ１０の出力信号はＬレベルとなり、ゲート電圧Ｖｇがしきい値より高い場合（時刻ｔ２以後）には、ヒステリシスコンパレータ１０の出力信号はＨレベルとなる。
【００４８】
次に、ゲート信号Ｓ１がオフとされると、（ニ）に示すように、第１のオフゲート回路５が動作を開始して、ＩＧＢＴ１のゲート容量を放電する。また、ヒステリシスコンパレータ１０の出力信号は、インバータ１３により反転されてオア回路１４の一方の入力端にＬレベル信号を与えているので、該オア回路１４の他方の入力端子にゲート信号Ｓ１のオフ信号が入力されることによりオア回路１４の出力信号がＬレベルとなる。これにより、（ホ）に示す第２のオフゲート回路６が動作を開始する。
【００４９】
第２のオフゲート回路６は、一定の時間Ｔ１（即ち、時刻ｔ３〜ｔ４）の間、速い速度でゲート容量を放電し、設定時間Ｔ１が経過すると動作を停止する。その後は（時刻ｔ４以後は）、第１のオフゲート回路５によりゲート容量は遅い速度で放電されるため、（ヘ）に示すように、オフ時のエミッタ・コレクタ電圧Ｖceの過電圧は小さく抑えられる。
【００５０】
また、ヒステリシスコンパレータ１０の低い方のしきい値を、ゲート電圧Ｖｇの平坦部の電圧値よりも十分低い値に設定しておくと、ゲート信号Ｓ１がオフされてゲート電圧Ｖｇの低下によって、ヒステリシスコンパレータ１０の低い方のしきい値より低くなると、出力はＬレベルとなり（時刻ｔ５）、オア回路１４の出力信号はＨレベルとなる。
【００５１】
こうして、ゲートオンパルスが長い場合において、エミッタ・コレクタ間に発生する過電圧を防止することができる。
【００５２】
次に、図３（ｂ）を参照して、ゲートオンパルスが短い場合について説明する。図３（ｂ）の（イ）に示すように、時刻ｔ１１にてゲート信号Ｓ１がオンとされると、（ロ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが立ち上がり、ミラー容量の充電が開始される。このとき、ミラー容量の充電が終了する前にゲート信号Ｓ１がオフとされている（時刻ｔ１２）。
【００５３】
この場合、ゲート電圧Ｖｇがヒステリシスコンパレータ１０にて設定されている高い方のしきい値電圧を超えることがないため、（ハ）に示すように、ヒステリシスコンパレータ１０はＬレベルの信号を出力し続け、オア回路１４の出力信号は、Ｈレベルのままを維持する。
【００５４】
このため、ゲート信号Ｓ１がオフとなっても、オア回路１４の出力はＨレベルを保持して、（ホ）に示すように、第２のオフゲート回路６は動作せず、第１のオフゲート回路５のみが動作して、遅い速度でＩＧＢＴ１のゲート容量を放電する。
【００５５】
その結果、ゲート信号Ｓ１のオフ時のスイッチング時間は通常より長くなるものの、エミッタ・コレクタ間に発生する過電圧を抑制して素子の破損を防止することができる。
【００５６】
また、ゲート信号Ｓ１がオフとなる前に、第２のオフゲート回路６の動作を判断することができるため、ゲート電圧Ｖｇの検出と判断を行なう回路部分は特別高速の処理回路を必要とせず、簡単なコンパレータと演算回路で構成することができる。
【００５７】
次に、本発明の第２の実施形態について説明する。図４は、第２の実施形態に係るパワー半導体駆動回路３１の構成を示す回路図である。同図に示す回路３１は、図１に示した回路３０と比較して、重複する部分があるため、両者の相違する部分についての構成のみを説明する。
【００５８】
即ち、第２の実施形態に係るパワー半導体駆動回路３１は、図１に示したインバータ１３、及びオア回路１４を具備していない。また、第２のオフゲート回路６と、ＩＧＢＴ１のエミッタ端子との間には、スイッチ（スイッチング手段）１５が設けられており、該スイッチ１５は、ヒステリシスコンパレータ１０の出力信号に応じて、オン、オフが制御される構成とされている。即ち、該スイッチ１５は、ヒステリシスコンパレータ１０の出力信号がＨレベルのときにオンとなり、Ｌレベルのときにオフとなる。そして、このような構成においても、ヒステリシスコンパレータ１０の出力信号がＨレベルとなったときに、第２のオフゲート回路６が動作するので、第１の実施形態と同様の効果を得ることができる。
【００５９】
次に、本発明の第３の実施形態について説明する。図５は、第３の実施形態に係るパワー半導体駆動回路３２の構成を示す回路図である。ここでは、ゲート抵抗の切り換え回路は、上述した第１、第２実施例と同様とし、検出方法に関しての説明を行なう。
【００６０】
図５に示す符号１６はコンデンサであり、該コンデンサ１６の一方の端子がＩＧＢＴ１のエミッタ端子に接続され、他方の端子にはＩＧＢＴ１のゲート端子との間にスイッチングトランジスタ１７を介して接続される。
【００６１】
スイッチングトランジスタ１７には、該スイッチングトランジスタ１７に対して並列に、ダイオード１８が接続されている。また、該スイッチングトランジスタ１７のゲート端子には、図示しないパルス信号発振器からの高周波オン、オフ信号が入力されているものとする。
【００６２】
コンデンサ１６の他方の端子には、定電圧源（直流電圧源）１９の低電位（マイナス）端子が接続され、定電圧源１９の高電位（プラス）端子は、コンパレータ２０の負側入力端子に接続されている。また、コンパレータ２０の正側入力端子はＩＧＢＴ１のゲート端子に接続されている。該コンパレータ２０の出力端子は、図１または図４に示した第２のオフゲート回路６（図５では、図示を省略している）の入力端子に接続されている。
【００６３】
次に、第３の実施形態の動作について説明する。スイッチングトランジスタ１７のゲート端子にオン信号が入力されると、コンデンサ１６はＩＧＢＴ１のゲート端子とエミッタ端子に対して並列に接続される。いま、ＩＧＢＴ１のゲート端子にオン信号が印加された場合を考える。
【００６４】
ＩＧＢＴ１のゲート電圧が上昇するにつれて、スイッチングトランジスタ１７がオンしている期間だけ、コンデンサ１６がゲート電圧と同じ電位に充電され、オフの期間はその電位が保持される。また、定電圧源１９は、微小な電圧値とし、コンデンサ１６の電圧より僅かに大きな電圧値がコンパレータ２０の負側入力端子に入力される。
【００６５】
コンパレータ２０の正側入力端子には、ゲート電圧が入力されているため、ゲート電圧の上昇が大きく、スイッチングトランジスタ１７のオフ期間に定電圧源１９の電圧値より大きな上昇率であれば、コンパレータ２０の出力はＨレベルとなる。また、これとは反対に、ＩＧＢＴ１のゲート電圧Ｖｇが減少しているとき、或いは電圧Ｖｇが変化しないときは、コンデンサ１６の電圧に定電圧を加算した電圧値の方が、ゲート電圧値Ｖｇより大きくなるため、コンパレータ２０の出力はＬレベルとなる。
【００６６】
即ち、本回路によりＩＧＢＴ１のゲート電圧Ｖｇが下降、もしくは一定電圧値から上昇に転じる瞬間を検出することができる。このため、ゲート信号がオンとなり、ミラー容量が十分に充電される場合は、コンパレータ２０の出力が２回Ｈレベルとなり、ミラー容量の充電が不十分の場合はコンパレータ出力は１回だけＨレベルとなるので、２回目のＨレベルのみを検出して第２のオフゲート回路６を動作させるようにすれば良い。
【００６７】
なお、ゲート電圧をコンデンサへ蓄える方法は、スイッチングトランジスタとダイオードの組み合わせに限定されるものではなく、例えばトランスファーゲートなどを用いてもよく、本発明の趣旨に対応する方法が適用できる。
【００６８】
次に、本発明の第４の実施形態について説明する。図６は、第４の実施形態に係るパワー半導体駆動回路の構成を示すブロック図である。同図に示すパワー半導体駆動回路３３は、図１に示した回路と比較して、遅延回路２１を有している点、及び抵抗１１，１２、及びヒステリシスコンパレータ１０を具備していない点で相違している。
【００６９】
遅延回路２１の入力端には、ゲート信号Ｓ１の入力端子が接続され、且つ、該遅延回路２１の出力端子は、インバータ１３に接続されている。
【００７０】
そして、ゲート信号Ｓ１の立ち上がりを検出すると、遅延回路２１により一定時間経過した後、該遅延回路２１の出力端子からオン信号が出力される。この出力信号がオンの場合は、ゲートオフ信号により、第２のオフゲート回路６が動作可能となる。
【００７１】
また、図７は、ＩＧＢＴ１に流れる主電流の大きさ毎の、ＩＧＢＴ１のゲート電圧Ｖｇの時間変化を示す特性図であり、同図から、電流値が大きいほど、ＩＧＢＴ１のゲートミラー容量を充電するために要する時間が長くなることが分かっている。従って、最大定格電流時のミラー容量を充電する時間を、遅延回路２１の遅延時間に設定する。そして、遅延設定時間よりも長いオンパルスの場合は、遅延回路２１の出力がオンとなるため、第２のオフゲート回路６が動作して、ゲート容量の放電速度を一定期間速くすることができ、スイッチング時間を短くすることができる。また、遅延設定時間より短いオンパルスの場合は、遅延回路２１の出力がオフであるため、第２のオフゲート回路６が動作せず、ゲート容量の放電速度は遅く、過電圧が抑制される。
【００７２】
このようにして、第４の実施形態に係るパワー半導体駆動回路３３についても、前述した第１の実施形態と同様に、コレクタ、エミッタ間に発生する過電圧を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るパワー半導体駆動回路の、第１の実施形態の構成を示す回路図である。
【図２】図１に示した第２のオフゲート回路の具体的な構成を示す回路図である。
【図３】第１の実施形態に係るパワー半導体駆動回路の、各部の動作を示すタイミングチャートである。
【図４】本発明に係るパワー半導体駆動回路の、第２の実施形態の構成を示す回路図である。
【図５】本発明に係るパワー半導体駆動回路の、第３の実施形態の構成を示す回路図である。
【図６】本発明に係るパワー半導体駆動回路の、第４の実施形態の構成を示す回路図である。
【図７】ＩＧＢＴに流れる主電流の大きさ毎の、ＩＧＢＴのゲート電圧Ｖｇの時間変化を示す特性図である。
【図８】従来におけるパワー半導体駆動回路の構成を示す回路図である。
【図９】従来におけるパワー半導体を用いたときの、Ｖce、Ｖｇ、及びゲートオン時間に対するＶceの変化を示す特性図である。
【図１０】従来におけるパワー半導体駆動回路の、各部の動作を示すタイミングチャートである。
【符号の説明】
１  ＩＧＢＴ（パワー半導体素子）
２  フリーホイールダイオード
３  ゲート駆動電源
４  オンゲート回路
５  第１のオフゲート回路
６  第２のオフゲート回路
７  ゲート抵抗
８  ゲート抵抗（高抵抗値）
９  ゲート抵抗（低抵抗値）
１０  ヒステリシスコンパレータ（電圧比較手段）
１１，１２  分圧抵抗
１３  インバータ
１４  オア回路（論理回路）
１５  スイッチ（スイッチング手段）
１６  コンデンサ
１７  スイッチングトランジスタ
１８  ダイオード
１９  定電圧源（直流電圧源）
２０  コンパレータ
２１  遅延回路
３０，３１，３２，３３  パワー半導体駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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