(57)【特許請求の範囲】
【請求項１】
多数のメモリセルアレーブロック領域と、前記メモリセルアレーブロック領域間に位置した周辺回路領域とに分けられ、前記メモリセルアレー領域内へ供給される内部電源電圧（ＶＲＥＦＡ）と、前記周辺回路領域へ供給される内部電源電圧（ＶＲＥＦＰ）とを分離して用いる半導体メモリ装置のレベル感知部及びパルス生成部と、ポンピング部とから構成され所定レベルの昇圧電源電圧（ＶＰＰ）を生成する昇圧電源発生装置であって、前記レベル感知部に前記メモリセルアレーブロック領域内へ供給される内部電源電圧を供給し、前記メモリアレー用内部電源電圧（ＶＲＥＦＡ）は前記周辺回路用内部電源電圧（ＶＲＥＦＰ）より小さい昇圧電源発生装置において、
前記レベル感知部は一端子にアレー用の内部電源電圧（ＶＲＥＦＡ）が供給され、ゲート端に接地電圧が印加される第１ＰＭＯＳトランジスタと、
ゲート端に前記アレー用の内部電源電圧（ＶＲＥＦＡ）が供給され一端子に接地電圧が印加される第１ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタの他の端子と前記第１ＮＭＯＳトランジスタの他の端子間に直列で連結され、共通ゲートノードに昇圧電源電圧（ＶＰＰ）が印加される第２及び第３ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタの他の端子と前記第３ＮＭＯＳトランジスタの他の端子が接続されるノードに共通ゲートノードが連結され、前記アレー用の内部電源電圧（ＶＲＥＦＡ）が一端子に供給される第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタの連結された共通ゲートノードにゲートが連結され、接地電圧端子に一端子が連結され、前記第２ＰＭＯＳトランジスタと他の端子が連結され前記パルス生成部を制御する発振電圧（ＶＰＰＯＳＣＥ）が出力される第４ＮＭＯＳトランジスタとを含むことを特徴とする昇圧電源発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の昇圧電源電圧発生装置に係り、特にアレー回路制御用の内部電圧を用いた半導体メモリ装置の昇圧電源発生装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置が高集積化されチップの面積が大きくなるに伴い、外部の電圧レベルを下げることによりチップから費やされる消費電力を一定に保たせるための努力が行われつつあった。
【０００３】
添付した図１は半導体メモリ装置の一般的な構造を示した図面であり、その構成は多数のメモリセルアレーブロック１０と、多数のメモリセルアレーブロック１０のうち一つのメモリセルアレーブロックを選択するためにワードラインを選択するローデコーダー１２と、ビットラインを選択するカラムデコーダー１４及び内部信号の動作を制御する周辺回路部１６とに分けられる。
【０００４】
一般的に、半導体メモリ装置の印加電圧は周辺回路に印加される内部電源電圧のＶＲＥＦＰ(Peripheral REFerence Voltage)とメモリアレー回路に印加される内部電圧電源のＶＲＥＦＡ(Array REFerence Voltage)とに分けて必要に応じて各内部電源電圧レベルを調整して用いる。
【０００５】
この二つの電圧は外部から供給される外部電源電圧ＶＣＣを供されて半導体内部回路の一定領域では一定な電圧レベルを有するように設計される。
【０００６】
ところが、この内部電源電圧は状況により電圧レベルが変わり得る。即ち、周辺回路に印加される内部電源電圧のＶＲＥＦＰ電圧は半導体メモリ装置の速度と密接な関係があるので収容可能な電流の範囲内でできる限り電圧を高めようとし、メモリアレー回路に印加される内部電源電圧のＶＲＥＦＡ電圧は半導体メモリ装置の電流と密接な関係を有するのでできる限り低い電圧を保とうとする。
【０００７】
図２は従来の昇圧電源電圧ＶＰＰを発生する回路を示したブロック図であり、レベル感知部２０と、パルス生成部２２及びポンピング部２４とからなる。周辺回路の内部電源のＶＲＥＦＰ電圧を用いて生成される昇圧電源電圧ＶＰＰは半導体メモリセルアレーのワードラインを制御する。
【０００８】
図２に示されたように、周辺回路に内部電源のＶＲＥＦＰ電圧を印加した後、ＶＰＰが一定レベルに至るまで、パルス発生部２２とポンピング部２４は引き続き動作する。もし、昇圧電源電圧ＶＰＰレベルが所定のレベルに至ると、レベル感知部２０ではこれを感知してパルス生成部２２の動作を停止させ、従ってポンピング部２４の動作も停止される。
【０００９】
次いで、図２の各ブロックから出力される信号の入出力関係を説明すると次の通りである。
【００１０】
レベル感知部２０では昇圧電源電圧ＶＰＰを入力してＶＰＰＯＳＣＥ発振電圧を出力し、パルス生成部２２では入力されたＶＰＰＯＳＣＥ発振電圧の制御に応じてＶＰＰＤＲＶ駆動電圧を出力する。かつ、パルス生成部２２の出力であるＶＰＰＤＲＶ電圧はポンピング部２４に入力され、一定な昇圧電源電圧ＶＰＰになるまで引き続きポンピング動作を施す。
【００１１】
従って、前記のように生成された昇圧電源電圧ＶＰＰは半導体メモリセルアレーのワードラインを制御してメモリセルを制御するようになる。
【００１２】
図３は一般的な半導体メモリ装置のセルトランジスタを示した図面である。図３に示されたように、ワードラインと連結されたセルトランジスタ３０を制御するに必要な昇圧電源電圧のレベルは、セルトランジスタ３０の読取り／書込み動作時十分なアクティブリストアのためには周辺回路用の電圧ＶＲＥＦＰとセルの臨界電圧ＶＴと所定のマージンを合わせた程度の電圧レベルを保つべきである。
【００１３】
図４は図２に示されたレベル感知部２０の詳細な構成を示した図面であり、周辺回路制御用の電圧であるＶＲＥＦＰ電圧を供給してＶＰＰＯＳＣＥ電圧を出力させる。
【００１４】
従来技術のレベル感知端において、メモリセルのワードラインを制御する電圧である内部昇圧電源電圧ＶＰＰは周辺回路用の内部電源電圧ＶＲＥＦＰを用いて生成する。
【００１５】
ところが、周辺回路用の内部電源電圧ＶＲＥＦＰを用いて昇圧電源電圧ＶＰＰ発生器を設計する場合、半導体メモリ装置の速度を高めるためにこの周辺回路用の内部電源電圧ＶＲＥＦＰのレベルを上げると次のような二つの問題点が発生する。
【００１６】
第１、チップ内部のワードラインを制御する昇圧電源電圧ＶＰＰのレベルが必要なレベルより上がり過ぎて正常的な動作時ワードラインに過度な電圧を供給するようになる。即ち、周辺回路用の内部電源電圧ＶＲＥＦＰレベルとメモリアレー用の内部電源電圧ＶＲＥＦＡレベル間の差が小さい時には差し支えないが、二つのレベル間の差が大きい時には問題が発生する。
【００１７】
第２、必要なレベル以上に昇圧電源電圧レベルを保たなければならないので昇圧電源電圧発生器が過度なポンピング動作を施し、過多な電流が費やされる。
【００１８】
【発明が解決しょうとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、半導体メモリ装置のメモリアレー用の内部電源電圧ＶＲＥＦＡを用いてチップのあらゆる動作モードで昇圧電源電圧レベルが必要以上のレベルに上がらないように制御する半導体メモリ装置の昇圧電源電圧発生装置を提供するにその目的がある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明は、多数のメモリセルアレーブロック領域と、前記メモリセルアレーブロック領域間に位置した周辺回路領域とに分けられ、前記メモリセルアレー領域内へ供給される内部電源電圧（ＶＲＥＦＡ）と、前記周辺回路領域へ供給される内部電源電圧（ＶＲＥＦＰ）とを分離して用いる半導体メモリ装置のレベル感知部及びパルス生成部と、ポンピング部とから構成され所定レベルの昇圧電源電圧（ＶＰＰ）を生成する昇圧電源発生装置であって、前記レベル感知部に前記メモリセルアレーブロック領域内へ供給される内部電源電圧を供給し、前記メモリアレー用内部電源電圧（ＶＲＥＦＡ）は前記周辺回路用内部電源電圧（ＶＲＥＦＰ）より小さい昇圧電源発生装置において、前記レベル感知部は一端子にアレー用の内部電源電圧（ＶＲＥＦＡ）が供給され、ゲート端に接地電圧が印加される第１ＰＭＯＳトランジスタと、ゲート端に前記アレー用の内部電源電圧（ＶＲＥＦＡ）が供給され一端子に接地電圧が印加される第１ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの他の端子と前記第１ＮＭＯＳトランジスタの他の端子間に直列で連結され、共通ゲートノードに昇圧電源電圧（ＶＰＰ）が印加される第２及び第３ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタの他の端子と前記第３ＮＭＯＳトランジスタの他の端子が接続されるノードに共通ゲートノードが連結され、前記アレー用の内部電源電圧（ＶＲＥＦＡ）が一端子に供給される第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタの連結された共通ゲートノードにゲートが連結され、接地電圧端子に一端子が連結され、前記第２ＰＭＯＳトランジスタと他の端子が連結され前記パルス生成部を制御する発振電圧（ＶＰＰＯＳＣＥ）が出力される第４ＮＭＯＳトランジスタとを含むことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。図５は本発明によるアレー回路制御用の内部電圧を用いた図２に示された昇圧電源発生装置のレベル感知部２０の詳細な構成を示した図面であり、昇圧電源発生装置のレベル感知部のソース端に印加される電圧として、従来の周辺回路に印加される内部電圧のＶＲＥＦＰ電圧の代りにアレー回路に印加される内部電源電圧のＶＲＥＦＡ電圧を印加する。前記ＶＲＥＦＡ電圧は前記ＶＲＥＦＰ電圧より小さいため、一定な昇圧電源電圧のレベルを保つことができる。
【００２４】
レベル感知部の構成を見ると、ソース端にアレーブロックに供給される内部電源電圧ＶＲＥＦＡが供給され、ゲート端に接地電圧の印加される第１ＰＭＯＳトランジスタ５０と、ゲート端にアレーブロックに供給される内部電源電圧ＶＲＥＦＡが供給され、一端子に接地電圧が印加される第１ＮＭＯＳトランジスタ５２と、第１ＰＭＯＳトランジスタ５０と第１ＮＭＯＳトランジスタ５２とに直列で連結され、共通ゲートノード端５５に昇圧電源電圧ＶＰＰが印加される第２及び第３ＮＭＯＳトランジスタ５４，５６と、第２及び第３ＮＭＯＳトランジスタ５４，５６が共通で接続されるノード５８に共通ゲート接続ノード６０が連結され、アレー回路に供給される内部電源電圧ＶＲＥＦＡ端と接地電圧間に直列で連結された第２ＰＭＯＳトランジスタ６２と第４ＮＭＯＳトランジスタ６４とから構成される。
【００２５】
ＶＰＰＯＳＣＥは第２ＰＭＯＳトランジスタ６２と第４ＮＭＯＳトランジスタ６４の共通ノード６６から出力される。
【００２６】
また、アレー回路に印加される内部電源電圧ＶＲＥＦＡはパルス生成部２２とポンピング部２４にも印加されて本発明の目的を達成するが、動作において類似なので詳細な説明は省略する。
【００２７】
【発明の効果】
本発明によるアレー回路制御用の内部電圧を用いた昇圧電源発生装置はレベル感知部のソース端に印加される電圧としてアレー回路に供給される内部電圧のＶＲＥＦＡ電圧を印加することにより、いつも一定な昇圧電源電圧のレベルを保つことができる。
【図面の簡単な説明】
【図１】  半導体メモリ装置の一般的な構造を示した。
【図２】  従来の昇圧電源電圧ＶＰＰを発生する回路を示した。
【図３】  一般的な半導体メモリ装置のセルトランジスタを示した。
【図４】  図２に示された周辺回路用の内部電圧を用いた従来のレベル感知部の詳細な構成を示した。
【図５】  本発明によるアレー回路制御用の内部電圧を用いた昇圧電源発生装置のレベル感知部の詳細な構成を示した。
【符号の説明】
１０  メモリセルアレーブロック、１２  ローデコーダー、１４  カラムデコーダー、１６  周辺回路部、２０  レベル感知部、２２  パルス生成部、２４  ポンピング部、３０  セルトランジスタ、５０  第１ＰＭＯＳトランジスタ、５２第１ＮＭＯＳトランジスタ、５４  第２ＮＭＯＳトランジスタ、５５  共通ゲートノード端、５６  第３ＮＭＯＳトランジスタ、５８  ノード、６０  共通ゲート接続ノード、６２  第２ＰＭＯＳトランジスタ、６４  第４ＮＭＯＳトランジスタ、６６  共通ノード
【図１】
0003936419.tif 000002
【図２】
0003936419.tif 000003
【図３】
0003936419.tif 000004
【図４】
0003936419.tif 000005
【図５】
0003936419.tif 000006