(57)【特許請求の範囲】
【請求項１】
単結晶炭化珪素よりなる第１導電型の基板（１）と、
前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低いドーパント濃度を有する炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）上に形成され、炭化珪素よりなる第２導電型のベース層（３）と、
前記ベース層（３）の表層部から前記ドリフト層（２）に達し、かつ、前記ベース層（３）が所定幅（Ｗ）となるように形成されたトレンチ（４）と、
前記トレンチ（４）の底面と側面およびトレンチ（４）間のベース層（３）の上面に形成され、第１導電型の低濃度ドープの炭化珪素エピタキシャル層（５ａ）と高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）を交互に配した多重層（５）と、
前記トレンチ（４）内において前記多重層（５）の内方にゲート酸化膜（６）を介して形成されたゲート電極（７）と、
前記トレンチ（４）間において多重層（５）の上に接するように形成されたソース電極（９）と、
前記基板（１）の裏面に形成されたドレイン電極（１０）と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
前記多重層（５）の最表層に、高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）を配し、当該高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）が前記ソース電極（９）と接するとともに前記ゲート酸化膜（６）と接していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
単結晶炭化珪素よりなる第１導電型の基板（１）と、
前記基板（１）上にエピタキシャル成長によって形成され、前記基板（１）よりも低いドーパント濃度を有する炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）上に形成され、炭化珪素よりなる第２導電型の第１ゲート層（３０）と、
前記第１ゲート層（３０）の表層部から前記ドリフト層（２）に達し、かつ、前記第１ゲート層（３０）が所定幅（Ｗ）となるように形成されたトレンチ（４）と、
前記トレンチ（４）の底面と側面およびトレンチ（４）間の第１ゲート層（３０）の上面に形成され、第１導電型の低濃度ドープの炭化珪素エピタキシャル層（５ａ）と高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）を交互に配した多重層（５）と、
前記トレンチ（５）内において前記多重層（５）の内方に形成された第２ゲート層（７０）と、
前記トレンチ（４）間において多重層（５）の上に接するように形成されたソース電極（９）と、
前記基板（１）の裏面に形成されたドレイン電極（１０）と、
を備えたことを特徴とする炭化珪素半導体装置。
【請求項４】
前記第２ゲート層（７０）を、第２導電型の炭化珪素または第２導電型の多結晶シリコンで構成したことを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記第２ゲート層（７０）を金属で構成したことを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項６】
前記低濃度ドープの炭化珪素エピタキシャル層（５ａ）はアンドープの炭化珪素エピタキシャル層であることを特徴とする請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
単結晶炭化珪素よりなる第１導電型の基板（１）の上に、エピタキシャル成長によって前記基板（１）よりも低いドーパント濃度を有する炭化珪素からなる第１導電型のドリフト層（２）と炭化珪素よりなる第２導電型のベース層（３）を順に形成する工程と、
前記ベース層（３）の表層部から前記ドリフト層（２）に達し、かつ、前記ベース層（３）が所定幅（Ｗ）となるようにトレンチ（４）を形成する工程と、
前記トレンチ（４）の底面と側面およびトレンチ（４）間のベース層（３）の上面に、第１導電型の低濃度ドープの炭化珪素エピタキシャル層（５ａ）と高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）を交互に配した多重層（５）を形成する工程と、
前記トレンチ（４）内において前記多重層（５）の内方にゲート酸化膜（６）を介してゲート電極（７）を形成する工程と、
前記トレンチ（４）間において多重層（５）の上に接するようにソース電極（９）を、また、前記基板（１）の裏面にドレイン電極（１０）をそれぞれ形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
単結晶炭化珪素よりなる第１導電型の基板（１）の上に、エピタキシャル成長によって前記基板（１）よりも低いドーパント濃度を有する炭化珪素からなる第１導電型のドリフト層（２）と炭化珪素よりなる第２導電型の第１ゲート層（３０）を順に形成する工程と、
前記第１ゲート層（３０）の表層部から前記ドリフト層（２）に達し、かつ、前記第１ゲート層（３０）が所定幅（Ｗ）となるようにトレンチ（４）を形成する工程と、
前記トレンチ（４）の底面と側面およびトレンチ（４）間の第１ゲート層（３０）の上面に、第１導電型の低濃度ドープの炭化珪素エピタキシャル層（５ａ）と高いドーパント濃度を有する炭化珪素エピタキシャル層（５ｂ）を交互に配した多重層（５）を形成する工程と、
前記トレンチ（４）内において前記多重層（５）の内方に第２ゲート層（７０）を形成する工程と、
前記トレンチ（４）間において多重層（５）の上に接するようにソース電極（９）を、また、前記基板（１）の裏面にドレイン電極（１０）をそれぞれ形成する工程と、
を備えたことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関するものである。
【０００２】
【従来の技術】
炭化珪素半導体装置として、Technical Digest of Int'l Conf. on SIC and Related Materials-ICSCRM2001-,Tsukuba,Japan,2001 p341において、図１９に示す縦型ＭＯＳＦＥＴが開示されている。この装置は、ｎ+型ＳｉＣ基板１００上のｎ-エピタキシャル層１０１においてＰウェル領域１０２が離間して形成され、このＰウェル領域１０２内にｎ+ソース領域１０３が形成されている。さらに、ソース領域１０３の間にはアンドープ層／高濃度ｎドープ層の積層体１０４が形成され、これをチャネル層として用いている。そして、図２０のように、ソース・ドレイン間において、電流がアンドープ層／高濃度ｎドープ層の積層体１０４を通して流れる。
【０００３】
ところが、この構造はプレーナー型であるため微細化には不向きであり、また構造上、ｐウェル領域１０２／ｐウェル領域１０２間においてＪＦＥＴ抵抗と呼ばれる高抵抗部分が存在するため、低オン抵抗化の妨げとなる。また、ｐウェル領域１０２／ｐウェル領域１０２間の狭い部分から電流が高抵抗なｎ-エピタキシャル層１０１に排出されるため、電流の広がりが小さく、ドリフト抵抗が高くなる。さらに、ＳｉＣ結晶系における六方晶のｃ面をチャネルに用いていることから界面準位によるトラップおよび散乱の影響が避けられない。
【０００４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、微細化できるとともに低オン抵抗化を図ることができる炭化珪素半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、基板上に形成されたドリフト層およびベース層に対しトレンチがベース層の表層部からドリフト層に達し、かつ、ベース層が所定幅となるように形成され、このトレンチの底面と側面およびトレンチ間のベース層の上面に多重層（低濃度ドープ層と高ドーパント濃度を有する層を交互に配したもの）が形成されている。また、トレンチ内において多重層の内方にゲート酸化膜を介してゲート電極が形成されるとともに、トレンチ間において多重層の上に接するようにソース電極が形成され、さらに、基板の裏面にドレイン電極が形成されている。
【０００６】
よって、トレンチ構造を採用することにより微細化することができる。また、ＳｉＣ結晶系における六方晶のａ面がチャネルとなり、チャネル移動度を大きくでき低チャネル抵抗化することができるとともに、界面準位によるトラップおよび散乱の影響を受けにくい。さらに、ゲート電極の下の部位において多重層の高濃度層が存在するため電流経路が広がりドリフト抵抗を小さくできる。
【０００７】
請求項２に記載のように、多重層の最表層に、高いドーパント濃度を有する炭化珪素エピタキシャル層を配し、当該高いドーパント濃度を有する炭化珪素エピタキシャル層がソース電極と接するとともにゲート酸化膜と接していると、ゲート酸化膜／ＳｉＣ界面のトラップの影響を緩和することができる。
【０００８】
請求項３に記載の発明によれば、基板上に形成されたドリフト層および第１ゲート層に対しトレンチが第１ゲート層の表層部からドリフト層に達し、かつ、第１ゲート層が所定幅となるように形成され、このトレンチの底面と側面およびトレンチ間の第１ゲート層の上面に多重層（低濃度ドープ層と高ドーパント濃度を有する層を交互に配したもの）が形成されている。また、トレンチ内において多重層の内方に第２ゲート層が形成されるとともに、トレンチ間において多重層の上に接するようにソース電極が形成され、さらに、基板の裏面にドレイン電極が形成されている。
【０００９】
よって、トレンチ構造を採用することにより微細化することができる。また、ＳｉＣ結晶系における六方晶のｃ軸方向がチャネルとなり、チャネル移動度を大きくできチャネル抵抗を低くすることができる。
【００１０】
請求項４に記載のように、第２ゲート層を、第２導電型の炭化珪素または第２導電型の多結晶シリコンで構成してもよい。あるいは、請求項５に記載のように、第２ゲート層を金属で構成してもよい。
【００１１】
請求項６に記載のように、低濃度ドープの炭化珪素エピタキシャル層はアンドープの炭化珪素エピタキシャル層であると、高濃度層から電子が拡散し、さらにその電子がアンドープ層中では不純物散乱を受けないので移動度が高くなる。
【００１２】
請求項７に記載の発明によれば、請求項１に記載の炭化珪素半導体装置を製造することができる。
請求項８に記載の発明によれば、請求項３に記載の炭化珪素半導体装置を製造することができる。
【００１３】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１４】
図１には、本実施形態における炭化珪素半導体装置の縦断面図を示す。本装置は縦型ＭＯＳＦＥＴである。
図１において、ｎ+型の単結晶ＳｉＣ基板１は主表面（上面）および主表面の反対面である裏面（裏面）を有する。基板１の上面（主表面）にはｎ-型のＳｉＣドリフト層２が形成され、このドリフト層２はエピタキシャル成長によって形成され、基板１よりも低濃度となっている。ドリフト層２上にはｐ+型のＳｉＣベース層３が形成され、このベース層３はエピタキシャル成長によって形成されている。本実施形態では第１導電型をｎ型とし、第２導電型をｐ型としている。
【００１５】
ベース層３にはトレンチ４が隣接して形成され、同トレンチ４はベース層３の表層部からドリフト層２に達し、かつ、ベース層３が所定幅Ｗとなるように形成されている。トレンチ４の底面と側面およびトレンチ４間のベース層３の上面には多重層５が形成されている。この多重層５は、ｎ型の低濃度ドープの炭化珪素エピタキシャル層５ａと高いドーパント濃度を有するｎ型の炭化珪素エピタキシャル層５ｂを交互に配したものである。詳しくは、低濃度ドープ層５ａは濃度が１×１０16ｃｍ-3以下で、膜厚が４０ｎｍであり、高濃度ドープ層５ｂは濃度が１×１０20ｃｍ-3で、膜厚が１０ｎｍである。
【００１６】
トレンチ４内において多重層５の内方にはゲート酸化膜６を介してポリシリコンゲート電極７が形成されている。また、基板の上面にはＬＴＯ膜８が形成され、その上にはソース電極９が配置されている。このソース電極９はトレンチ４間における多重層５の上面と接している。さらに、基板１の裏面（下面）にはドレイン電極１０が形成されている。また、前述のｐ+ベース層３はソース電位となっている。
【００１７】
ここで、多重層５の最表層には、高いドーパント濃度を有する炭化珪素エピタキシャル層５ｂが配置され、この高いドーパント濃度を有する炭化珪素エピタキシャル層５ｂがソース電極９と接するとともにゲート酸化膜６と接している。
【００１８】
図２には、トランジスタ・オン時における電流経路を示す。多重層５（ｎ-層５ａとｎ+層５ｂの積層体）がチャネル層となってソース・ドレイン間に電流が流れる。詳しくは、多重層５におけるソース電極９と接する部位がソース領域として機能し、多重層５におけるポリシリコンゲート電極７とｐ+ベース層３とに挟まれた部位がチャネル領域として機能し、多重層５におけるドリフト層２と接する部位がドリフト領域として機能する。
【００１９】
このように、図１９の構造に対し、図１の構造ではトレンチ型を採用することで微細化が可能となる。また、ポリシリコンゲート電極７の下の部位において高濃度ドープ層５ｂが存在するため、図２に示すように、チャネルから排出される電流がポリシリコンゲート電極７の下にも広がり、電流が流れる面積が増える。そのため、ドリフト抵抗の低減につながる。さらに、チャネル部が、チャネルエピ成長前の状態を示す図３のごとく、ＳｉＣ結晶系における六方晶のａ面となる。これにより、チャネル移動度を大きくすることができ、低チャネル抵抗化が可能となる。また、高濃度ドープ層濃度をａ面成長では、従来のｃ面成長の１０倍にできるため、チャネル部の電子濃度が増加してチャネル抵抗を低減することができる。
【００２０】
また、チャネルとしてａ面を用いることにより界面準位によるトラップおよび散乱の影響を受けにくくなる。さらに、ドリフト層として移動度の大きいｃ軸方向を利用できるため、オン抵抗の低減に大きな効果がある。
【００２１】
ここで、図４に示すように、多重層５に関して、ＳｉＯ2／ＳｉＣ界面に隣接してｎ+層５ｂを配置すれば効果が大きくなる。これは、ＳｉＯ2／ＳｉＣ界面の欠陥に積極的に電子をトラップさせてチャネル中の電子濃度の減少を抑制させる効果があるためで、特に電圧印加直後の電流の立上がりに大きな効果を与える。このように、多重層５の最表層に、高いドーパント濃度を有する炭化珪素エピタキシャル層５ｂを配し、この高いドーパント濃度を有する炭化珪素エピタキシャル層５ｂがソース電極９と接するとともにゲート酸化膜６と接していると、ゲート酸化膜／ＳｉＣ界面のトラップの影響を緩和することができる。
【００２２】
次に、製造方法について、図５〜図１１および図１を用いて説明する。
まず、図５に示すように、ｎ+型単結晶ＳｉＣ基板１の上に、ｎ-ドリフト層２とｐ+型ベース層３を順にエピタキシャル成長させる。
【００２３】
そして、図６に示すように、基板上（ｐ+型ベース層３上）にＬＴＯ膜１１を成膜するとともにパターニングし、これをマスク材として、ｐ+型ベース層３に対しＲＩＥによりトレンチ４を形成する。つまり、ベース層３の表層部からドリフト層２に達し、かつ、ベース層３が所定幅Ｗとなるようにトレンチ４を形成する。
【００２４】
さらに、ＬＴＯ膜１１を除去した後、図７に示すように、低濃度ドープ層５ａと高濃度ドープ層５ｂを交互にエピタキシャル成長してチャネル層となる多重層５を形成する。多重層５の成長は、図７の場合、低濃度ドープ層５ａ／高濃度ドープ層５ｂ／低濃度ドープ層５ａ／高濃度ドープ層５ｂ／低濃度ドープ層５ａ／高濃度ドープ層５ｂの順に行う。また、低濃度ドープ層５ａは濃度を１×１０16ｃｍ-3以下とし、膜厚を４０ｎｍとし、高濃度ドープ層５ｂは濃度を１×１０20ｃｍ-3とし、膜厚を１０ｎｍとする。
【００２５】
このようにして、トレンチ４の底面と側面およびトレンチ４間のベース層３の上面に、ｎ-エピタキシャル層５ａとｎ+エピタキシャル層５ｂを交互に配した多重層５を形成する。
【００２６】
そして、図８に示すように、多重層５の上にゲート酸化膜となる熱酸化膜６を形成する。
引き続き、図９に示すように、熱酸化膜６上に、ゲート電極となるポリシリコン膜７をデポする。
【００２７】
さらに、図１０に示すように、多重層５が露出するまでポリシリコン膜７と熱酸化膜６をエッチバックする。このようにして、トレンチ４内において多重層５の内方にゲート酸化膜６を介してゲート電極７を形成する。
【００２８】
そして、図１１に示すように、ＬＴＯ膜８を成膜し、ＬＴＯ膜８に対しソースおよびｐベース、ポリシリコンゲートの各コンタクトホールをＲＩＥにより形成する（開口する）。
【００２９】
さらに、図１に示すように、基板上面に電極金属を蒸着するとともに不要部分をエッチング除去してソース電極９およびゲート配線を形成する。また、基板裏面に金属膜をデポしてドレイン電極１０を形成する。
【００３０】
そして、電極熱処理を行う。このとき、熱処理による金属拡散を制御することで、詳しくは、より高温・長時間のアニールを行うことにより、ソース電極９の下面から２層目、３層目の高濃度ドープ層５ｂにもオーミックコンタクトを得ることができる。
【００３１】
このようにして、トレンチ４間において多重層５の上に接するようにソース電極９を、また、基板１の裏面にドレイン電極１０をそれぞれ形成する。
さらに、配線材としてのアルミ（Ａｌ）を蒸着し、配線パターンとなるようにエッチングを行う。
【００３２】
そして、配線アルミのシンターを行う。
（第２の実施の形態）
次に、第２の実施の形態を説明する。
【００３３】
図１２には、本実施形態における炭化珪素半導体装置の縦断面図を示す。図１に示した炭化珪素半導体装置は縦型ＭＯＳＦＥＴであったが、本実施形態においては縦型の接合型ＦＥＴ（縦型ＪＦＥＴ）である。ゲートとして第１ゲートＧ１と第２ゲートＧ２を有し、Ｇ１とＧ２に対し別々の電圧を印加することができるようになっている。
【００３４】
図１２において、ｎ+型の単結晶ＳｉＣ基板１の上にｎ-型のＳｉＣドリフト層２が形成され、ドリフト層２はエピタキシャル成長によって形成され、基板１よりも低いドーパント濃度となっている。ドリフト層２上にはｐ+型ＳｉＣよりなる第１ゲート層３０が形成され、第１ゲート層３０はエピタキシャル成長によって形成されている。
【００３５】
また、第１ゲート層３０にはトレンチ４が隣接して形成され、同トレンチ４は第１ゲート層３０の表層部からドリフト層２に達し、かつ、第１ゲート層３０が所定幅Ｗとなるように形成されている。トレンチ４の底面と側面およびトレンチ４間の第１ゲート層３０の上面には多重層５が形成されている。この多重層５は、ｎ型の低濃度ドープの炭化珪素エピタキシャル層５ａと高いドーパント濃度を有するｎ型の炭化珪素エピタキシャル層５ｂを交互に配したものである。詳しくは、低濃度ドープ層５ａは濃度が１×１０16ｃｍ-3以下で、膜厚が４０ｎｍであり、高濃度ドープ層５ｂは濃度が１×１０20ｃｍ-3で、膜厚が１０ｎｍである。
【００３６】
トレンチ４内において多重層５の内方にはｐ+型ＳｉＣよりなる第２ゲート層７０が形成されている。前述の第１ゲート層３０は埋め込まれているのでバリッドゲート層とも言い、第２ゲート層７０は上部に配置されているのでトップゲート層とも言う。
【００３７】
基板の上にはＬＴＯ膜８が形成され、その上にはソース電極９が配置されている。ソース電極９はトレンチ４間において多重層５の上面と接している。また、基板１の裏面にはドレイン電極１０が形成されている。
【００３８】
多重層５（ｎ-層５ａとｎ+層５ｂの積層体）がチャネル層となってソース・ドレイン間に電流が流れる。詳しくは、多重層５におけるソース電極９と接する部位がソース領域として機能する。また、多重層５における第１ゲート層３０と第２ゲート層７０とに挟まれた部位がチャネル領域として機能し、この部位において両ゲート層３０，７０の電位を調整することにより空乏層の広がりを調整して流す電流をコントロールすることができる。さらに、多重層５におけるドリフト層２と接する部位がドリフト領域として機能する。
【００３９】
このように本実施形態の縦型ＪＦＥＴにおいては、トレンチ構造を採用することにより微細化することができる。また、ＭＯＳＦＥＴのようなＳｉＯ2界面による散乱がないため低チャネル抵抗化が可能となる。また、ＳｉＣ結晶系における六方晶のｃ軸方向がチャネルとなり、チャネル移動度を大きくできチャネル抵抗を低くすることができる。
【００４０】
また、多重層５に関して、図１３に示すように、ＳｉＣ結晶系における六方晶のｃ面の膜厚を薄くすることでｎ-ドリフト層２への空乏層の伸びが均一になるため高耐圧が可能となる。詳しくは、ａ面のエピ成長速度がｃ面のエピ成長速度よりも速くなるような条件下でエピ成長させることにより、ｃ面の膜厚を薄くすることができる（図１３の構造が得られる）。
【００４１】
さらに、図１４に示すように、多重層５に関して、膜厚の薄いｎ+層５ｂをｐ+トップゲート層７０およびｐ+バリッドゲート層３０に接するように配置することで、ｎ-ドリフト層２中に伸びる空乏層幅が凹凸の少ない均一化されたものになり、立上がり時のゲート電圧の応答性を安定化することができる。つまり、後記する製造プロセスではトレンチ４を形成する際に側壁に凹凸ができてしまうが、それによる不具合を回避することができる。
【００４２】
次に、製造方法について、図５〜図７、図１５〜図１７および図１２を用いて説明する。
まず、図５を用いて説明したごとく、ｎ+型単結晶ＳｉＣ基板１の上に、ｎ-ドリフト層２とｐ+型の第１ゲート層３０を順にエピタキシャル成長させる。
【００４３】
そして、図６を用いて説明したごとく、基板上（ｐ+型ゲート層３０上）にＬＴＯ膜１１を成膜するとともにパターニングし、これをマスク材として、ｐ+型第１ゲート層３０に対しＲＩＥによりトレンチ４を形成する。つまり、第１ゲート層３０の表層部からドリフト層２に達し、かつ、第１ゲート層３０が所定幅Ｗとなるようにトレンチ４を形成する。
【００４４】
さらに、ＬＴＯ膜１１を除去した後、図７を用いて説明したごとく、チャネル層となる多重層５をエピタキシャル成長する。多重層５の成長は、図１２の場合、低濃度ドープ層５ａ／高濃度ドープ層５ｂ／低濃度ドープ層５ａ／高濃度ドープ層５ｂ／低濃度ドープ層５ａ／高濃度ドープ層５ｂの順に行う。また、低濃度ドープ層５ａは濃度を１×１０16ｃｍ-3以下とし、膜厚を４０ｎｍとし、高濃度ドープ層５ｂは濃度を１×１０20ｃｍ-3とし、膜厚を１０ｎｍとする。
【００４５】
このようにして、トレンチ４の底面と側面およびトレンチ４間の第１ゲート層３０の上面に、ｎ-エピタキシャル層５ａとｎ+エピタキシャル層５ｂを交互に配した多重層５を形成する。
【００４６】
引き続き、図１５に示すように、多重層５の上に第２ゲート層となるｐ+型ＳｉＣ層７０をエピタキシャル成長させる。そして、図１６に示すように、多重層５が露出するまでｐ+型ＳｉＣ層７０をエッチバックする。このようにして、トレンチ４内において多重層５の内方に第２ゲート層７０を形成する。
【００４７】
次に、図１７に示すように、ＬＴＯ膜８をデポし、ソース、第１および第２ゲート用のコンタクトホールをＲＩＥにより形成する（開口する）。
さらに、図１２に示すように、基板上面に電極金属を蒸着するとともに不要部分をエッチング除去してソース電極９、第１および第２ゲート電極（図示略）を形成する。また、裏面に金属膜をデポしてドレイン電極１０を形成する。
【００４８】
そして、電極熱処理を行う。この際、熱処理による金属拡散を制御（高温・長時間のアニール）することでソース電極９の下面から２層目、３層目の高濃度ドープ層５ｂにもオーミックコンタクトを得ることができる。
【００４９】
さらに、配線アルミを蒸着し、配線パターンとなるようにエッチングを行う。そして、配線アルミのシンターを行う。
このようにして、トレンチ４間において多重層５の上に接するようにソース電極９を、また、基板１の裏面にドレイン電極１０をそれぞれ形成する。
【００５０】
なお、図１２の第２ゲート層７０をｐ型の炭化珪素により構成するのではなく、図１８に示すように、ｐ+ポリシリコン層７１で構成してもよい。あるいは、図１２の第２ゲート層７０を金属で構成してＭＥＳＦＥＴとしてもよい。
【００５１】
また、第１，第２の実施形態において、低濃度ドープの炭化珪素エピタキシャル層５ａはアンドープの炭化珪素エピタキシャル層であってもよい。こうすると、高濃度層５ｂから電子が拡散し、さらにその電子がアンドープ層５ａ中では不純物散乱を受けないので移動度が高くなる。
【図面の簡単な説明】
【図１】第１の実施の形態における炭化珪素半導体装置の縦断面図。
【図２】トランジスタ・オン時の電流経路を示す図。
【図３】チャネルエピ成長前の状態でのＳｉＣの六方晶の結晶系を示す図。
【図４】ゲート・ベース間のＳｉＯ2／ＳｉＣ界面の構造を示す図。
【図５】製造工程を示す炭化珪素半導体装置の縦断面図。
【図６】製造工程を示す炭化珪素半導体装置の縦断面図。
【図７】製造工程を示す炭化珪素半導体装置の縦断面図。
【図８】製造工程を示す炭化珪素半導体装置の縦断面図。
【図９】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１０】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１１】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１２】第２の実施の形態における炭化珪素半導体装置の縦断面図。
【図１３】別例の炭化珪素半導体装置の縦断面図。
【図１４】ＪＦＥＴのチャネル部（第１ゲート〜第２ゲート間）の構造を示す図。
【図１５】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１６】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１７】製造工程を示す炭化珪素半導体装置の縦断面図。
【図１８】別例の炭化珪素半導体装置の縦断面図。
【図１９】従来技術を説明するための炭化珪素半導体装置の縦断面図。
【図２０】トランジスタ・オン時の電流経路を示す図。
【符号の説明】
１…ｎ+型単結晶ＳｉＣ基板、２…ｎ-ドリフト層、３…ｐ+ベース層、４…トレンチ、５…多重層、５ａ…ｎ-層、５ｂ…ｎ+層、６…ゲート酸化膜、７…ポリシリコンゲート電極、９…ソース電極、１０…ドレイン電極、３０…第１ゲート層、７０…第２ゲート層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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