(57)【特許請求の範囲】
【請求項１】
可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を分離素子を介することなく互いに直接接続するための接続配線とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記接続配線は、ビット線と同じ配線層を使用して形成されていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記接続配線は、前記メモリセルアレイに隣接する領域に形成されていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記接続配線の少なくとも一部は、前記ビット線の配線層と異なる配線層を使用して形成されていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記ビット線の２本ずつで相補のビット線対が構成されており、
前記各ビット線対のビット線にそれぞれ接続される前記接続配線の長さは互いに等しいことを特徴とする半導体メモリ。
【請求項６】
可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を互いに接続するための接続配線とを備え、
前記接続配線の少なくとも２本は、配線経路を互いに入れ換える交差部を有していることを特徴とする半導体メモリ。
【請求項７】
可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を互いに接続するための接続配線と、
前記接続配線が形成される配線領域に隣接して、所定の電圧が供給されるシールド線とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
データを前記ビット線に伝達するデータバス線と、
前記メモリセルアレイに共有され、前記データバス線を所定の前記ビット線に接続するコラムスイッチとを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記メモリセルアレイに共有され、前記ビット線上に伝達されるデータを増幅するセンスアンプを備えていることを特徴とする半導体メモリ。
【請求項１０】
可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を互いに接続するための接続配線とを備え、
前記接続配線は、前記メモリセルアレイにそれぞれ接続されている副接続配線で構成され、
前記副接続配線は、読み出し動作時にオンし書き込み動作時にオフするスイッチング回路を介して接続され、
前記接続配線の少なくとも２本は、配線経路を互いに入れ換える交差部を有していることを特徴とする半導体メモリ。
【請求項１１】
可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を互いに接続するための接続配線と、
前記接続配線が形成される配線領域に隣接して、所定の電圧が供給されるシールド線とを備え、
前記接続配線は、前記メモリセルアレイにそれぞれ接続されている副接続配線で構成され、
前記副接続配線は、読み出し動作時にオンし書き込み動作時にオフするスイッチング回路を介して接続されていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変容量キャパシタで構成されたメモリセルを有する半導体メモリにおいて、データを確実に読み出す技術に関する。
【０００２】
【従来の技術】
近時、DRAMの高速性とフラッシュメモリ・EEPROMの不揮発性を兼ね備えた半導体メモリとして、強誘電体メモリが開発されている。強誘電体メモリのメモリセルは、例えば、強誘電体キャパシタと、強誘電体キャパシタの一端をビット線に接続する転送トランジスタとを有している。強誘電体キャパシタの他端は、プレート線に接続されている。強誘電体メモリは、強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。
【０００３】
強誘電体メモリの読み出し動作は、転送トランジスタをオンさせて、メモリセルをビット線に接続した状態で、プレート線のレベルを所定の期間高レベルに変化させて実行される。ビット線は、読み出し動作前に接地電圧にプリチャージされる。プレート線のレベルの変化により、強誘電体キャパシタの分極電荷は変化する。分極電荷の変化で生じた電荷は、ビット線の容量と強誘電体キャパシタの容量とで再分配される（容量分割の作用）。そして、読み出し動作により変化したビット線の電圧と参照電圧との電圧差が、センスアンプS/Aにより増幅され、データが読み出される。
【０００４】
【発明が解決しようとする課題】
上述したように、強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量分割を利用してデータの読み出しを行う。強誘電体キャパシタの容量は、DRAMのメモリセルに形成されるキャパシタの容量に比べてかなり大きい。このため、ビット線の長さが短く、ビット線の容量が小さいと、容量分割によるビット線の電圧の変化量は小さくなる。この結果、ビット線の電圧と参照電圧との電圧差は小さくなり、センスアンプでの読み出しマージンが小さくなる。さらに、ビット線の電圧と参照電圧との電圧差が小さいと、センスアンプでの増幅時間が増加するため、読み出しサイクルは長くなってしまう。
【０００５】
近時、クレジットカード等のＩＣカードの認証用として、小容量の強誘電体メモリが要求されている。この種の強誘電体メモリでは、メモリセルアレイが小さいため、ビット線の長さが特に短い。この結果、読み出しマージンはさらに小さくなる傾向にある。
一般に、半導体製品は、ウエハ上でのチップの位置、製造ロット内でのウエハの位置、および製造ロットに依存してチップの特性がばらつく。このため、読み出しマージンの減少は、歩留の低下を招く。さらに、歩留の低下により製造コストが増加する。
【０００６】
本発明の目的は、半導体メモリの読み出し動作を確実に行うことにある。特に、可変容量キャパシタで構成されたメモリセルを有し、記憶容量の小さい半導体メモリにおいて、データの読み出しマージンを向上することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体メモリでは、複数のメモリセルアレイは、互いに異なるタイミングで動作する。各メモリセルアレイは、可変容量キャパシタで構成されたメモリセルと、メモリセルに対してデータを入出力するビット線とを有している。各メモリセルアレイのビット線は、接続配線により他のメモリセルアレイのビット線に接続されている。このため、各メモリセルアレイにおいて、ビット線の実際の容量は、接続配線の容量および他のメモリセルアレイのビット線の容量を加えた値になる。したがって、可変容量キャパシタとビット線容量との容量分割を利用してメモリセルからデータを読み出すときに、容量分割によるビット線の電圧の変化量を大きくできる。この結果、メモリセルアレイが小さく、メモリセルアレイ内のビット線が短い場合にも、読み出しマージンの低下を防止でき、半導体メモリの製造歩留が低下することを防止できる。また、ビット線の電圧の変化量が大きくなるため、データの読み出し時間を短縮できる。
【０００８】
本発明の半導体メモリでは、接続配線は、メモリセルアレイにそれぞれ接続されている副接続配線で構成されている。副接続配線は、読み出し動作時にオンし書き込み動作時にオフするスイッチング回路を介して接続されている。このため、書き込み動作時に、メモリセルアレイ間でビット線の接続は解除され、動作するメモリセルアレイのビット線容量は小さくなる。したがって、データの書き込み時間を短縮できる。すなわち、読み出しサイクルの短縮だけでなく、書き込みサイクルも短縮できる。
【０００９】
本発明の半導体メモリでは、接続配線は、ビット線と同じ配線層を使用して形成されている。配線層を増やすことなく接続配線が形成できるため、半導体メモリの製造時に使用するホトマスクの枚数は増えない。また、配線層の増加による製造歩留の低下はない。すなわち、接続配線の形成による製造コストの上昇を最小限に抑えることができる。
【００１０】
本発明の半導体メモリでは、接続配線は、メモリセルアレイに隣接する領域に形成されている。このため、接続配線のレイアウト設計およびレイアウト検証を容易にできる。
本発明の半導体メモリでは、接続配線の少なくとも一部は、ビット線の配線層と異なる配線層を使用して形成されている。このため、接続配線のレイアウトの自由度が向上し、メモリセルアレイおよび接続配線のレイアウト面積を最小限にできる。例えば、接続配線をメモリセルアレイ上に形成することで、チップサイズを小さくできる。
【００１１】
本発明の半導体メモリでは、ビット線のうち２本ずつを対にして、相補のビット線対が構成されている。各ビット線対のビット線にそれぞれ接続される接続配線の長さは互いに等しくされている。このため、各ビット線対において、ビット線に付加される接続配線の配線容量および配線抵抗を等しくでき、読み出し特性および書き込み特性を等しくできる。
【００１２】
本発明の半導体メモリでは、接続配線の少なくとも２本は、配線経路を互いに入れ換える交差部を有している。交差部を形成することで、各接続配線において、隣接する接続配線との間の寄生容量を、隣接する接続配線を伝達される信号レベルによらず等しくできる。この結果、ビット線に伝達されるデータの読み出し特性および書き込み特性を等しくできる。
【００１３】
本発明の半導体メモリでは、所定の電圧が供給されるシールド線が、接続配線が形成される配線領域に隣接して形成されている。シールド線は、例えば、接地線または電源線に接続されている。このため、配線領域の端に位置する接続配線が、隣接する信号線の影響を受けることを防止できる。すなわち、接続配線の耐ノイズ性を向上できる。
【００１４】
本発明の半導体メモリでは、データバス線は、データをビット線に伝達する。コラムスイッチは、メモリセルアレイに共有されており、データバス線を所定のビット線に接続する。コラムスイッチを共有にすることで、チップサイズを小さくでき、製造歩留を向上できる。この結果、製造コストを削減できる。
本発明の半導体メモリでは、センスアンプは、メモリセルアレイに共有されており、ビット線上に伝達されるデータを増幅する。センスアンプを共有にすることで、チップサイズを小さくでき、製造歩留を向上できる。この結果、製造コストを削減できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、２ｋビットの記憶容量を有しており、例えば、ＩＣカードに搭載される認証チップとして使用される。
【００１６】
強誘電体メモリは、２つのメモリセルアレイALYと、２つのメモリセルアレイのビット線BL、/BLを互いに接続する接続配線CWと、メモリセルアレイALYにそれぞれ対応するワードドライバWD、プレートドライバPD、センスアンプSA、コラムスイッチCLと、データバス線BUSとを有している。
接続配線CWの配線領域WAは、メモリセルアレイALYに隣接して形成されている。接続配線CWは、ビット線BL、/BLと同じ第２金属配線層を使用して形成されている。第２金属配線層は、金属配線層のうち半導体基板から２番目の金属配線層である。接続配線CWをビット線BL、/BLと同じ第２金属配線層で形成するため、接続配線CWの形成により、製造時に使用するホトマスクの枚数が増えることはない。
【００１７】
接続配線CWは、メモリセルアレイALYとは別の領域に、第２金属配線層のみを使用して配線される。このため、接続配線CWのレイアウト設計およびレイアウト検証は容易になる。
センスアンプSAおよびコラムスイッチCLは、ビット線対BL、/BLを介してそれぞれメモリセルアレイALYに接続されている。
【００１８】
２つのメモリセルアレイALYは、異なるタイミングで動作する。すなわち、メモリセルアレイALYは、同時に動作しない。一方のメモリセルアレイALYのビット線BL（または/BL）にデータが伝達されているときに、他方のメモリセルアレイALYのビット線BL（または/BL）にデータは伝達されない。
図２は、図１に示したメモリセルアレイALYの詳細を示している。
【００１９】
メモリセルアレイALYは、マトリックス状に配置された複数の強誘電体メモリセルMCを有している。メモリセルMCは、強誘電体キャパシタと、強誘電体キャパシタの一端をビット線BL（または/BL）に接続する転送トランジスタとを有している。転送トランジスタのゲートは、ワード線WLに接続されている。ビット線BL、/BLは、相補のビット線対として動作する。
【００２０】
ワード線WLは、図１に示したワードドライバWDに接続されており、ワードドライバWDが生成するワード線電圧をメモリセルMCに供給する。プレート線PLは、図１に示したプレートドライバPDに接続されており、プレートドライバPDが生成するプレート線電圧をメモリセルMCに供給する。
読み出し動作では、ビット線を接地電圧にプリチャージした後、ワード線WLを高レベルにした状態で、プレート線PLに高レベルのパルス信号が供給される。そして、相補のビット線対BL、/BLのうち一方のビット線にデータが伝達され、このビット線の電圧が変化する。他方のビット線は、接地電圧にプリチャージされており、参照ビット線として動作する。図１に示したセンスアンプSAは、ビット線と参照ビット線の電圧差を増幅することで、メモリセルMCに記憶されているデータを読み出す。
【００２１】
この実施形態では、異なるメモリセルアレイALYのビット線BL、/BLは、接続配線CWを介して互いに接続されている。このため、各メモリアレイALYのビット線BL、/BLの容量は、２つのメモリアレイALYのビット線BL、/BLの容量に接続配線CWの容量を付加した値になる。強誘電体キャパシタの容量に対するビット線BL（または/BL）の容量は、従来に比べて大きくなる。この結果、読み出し動作の際に、メモリセルMCからビット線BL（または/BL）に読み出される読み出しデータの信号量（ビット線対BL、/BLの電圧差）は大きくなる。すなわち、読み出しマージンが向上される。また、ビット線対BL、/BLの電圧差が大きくなるため、センスアンプSAは、ビット線BL、/BLを短時間で所定の電圧差に増幅できる。この結果、読み出し動作時間は短縮される。
【００２２】
以上、本実施形態では、２つのメモリセルアレイALYのビット線BL、/BLを、接続配線CWを介して互いに接続したので、読み出し動作時にビット線BL（または/BL）の電圧の変化量を大きくできる。この結果、読み出しマージンを向上でき、強誘電体メモリの製造歩留を向上できる。また、ビット線BL、/BLの電圧の変化量が大きくなるため、データの読み出し時間を短縮できる。特に、メモリセルアレイALYが小さく、各メモリセルアレイALY内のビット線BL、/BLが短い場合に有効である。
【００２３】
接続配線CWを、ビット線BL、/BLと同じ第２金属配線層を使用して形成したので、接続配線CWの形成により配線層が増加することを防止できる。すなわち、接続配線の形成による製造コストの上昇を最小限に抑えることができる。
接続配線CWを、メモリセルアレイに隣接する領域に形成したので、接続配線CWのレイアウト設計およびレイアウト検証を容易にできる。例えば、本発明は、既に開発済みの強誘電体メモリに接続配線CWを追加して、読み出しマージンを向上する場合に有効である。また、システムLSIに内蔵される強誘電体メモリコアの記憶容量に応じて接続配線CWを追加する場合に有効である。
【００２４】
ワードドライバWDおよびプレートドライバPDを、２つのメモリセルアレイALYの間に配置した。このため、接続配線CWの配線長を長くでき、ビット線BL、/BLの容量値を増加できる。この結果、さらに読み出しマージンを向上できる。
図３は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２５】
この実施形態では、各メモリセルアレイALYの両側に、ワードドライバWDおよびプレートドライバPDが形成されている。また、接続配線CWは、メモリセルアレイALY上に、図の横方向に沿って配線されている。ビット線BL、/BLは、第２金属配線層を使用して形成され、接続配線CWは、第２金属配線層の上の第３金属配線層を使用して形成されている。換言すれば、接続配線CWを、ビット線BL、/BLと異なる配線層で形成するため、接続配線CWは、メモリセルアレイALY上に形成可能になる。接続配線CWの配線領域をメモリセルアレイALYの外側に形成する必要がないため、強誘電体メモリのチップサイズは、第１の実施形態に比べ小さくなる。
【００２６】
接続配線CWは、メモリセルアレイALYの同じ位置のビット線BL、/BLを互いに接続している。このため、接続配線CWの配線長は、全て同じになる。各メモリセルアレイALY内において、ビット線BL、/BLの長さは、全て同じである。したがって、各メモリセルアレイALYにおいて、ビット線BL、/BLに付加される容量は全て同じになる。すなわち、全てのビット線BL、/BLの読み出し特性および書き込み特性は同一になる。
【００２７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、接続配線CWを、ビット線BL、/BLと異なる第３金属配線層で形成した。このため、接続配線CWをメモリセルアレイALY上に形成でき、チップサイズを小さくできる。
接続配線CWの配線長を全て同じにしたので、各メモリセルアレイALYにおいて、ビット線BL、/BLに付加される容量を等しくできる。この結果、読み出し特性および書き込み特性を等しくできる。
【００２８】
図４は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、接続配線CWは、ビット線BL、/BLと同じ第２金属配線層L2と、第２金属配線層L2の上の第３金属配線層L3を使用して形成されている。接続配線CWの配線領域WAは、メモリセルアレイALYに隣接して形成されている。一部の接続配線CWの角部には、ビット線BL、/BLの延在方向に突出する突出配線CWPが形成されている。突出配線CWPにより、各ビット線対BL、/BL毎に接続配線CWの配線長および配線容量は、それぞれ等しくされている。接続配線CWを除く構成は、第１の実施形態と同じである。
【００２９】
図５は、図４の接続配線CWの要部の詳細を示している。
ビット線BL（または/BL）に直接接続されている接続配線CW（図の縦方向に延在）は、ビット線BL、/BLと同じ第２金属配線層L2で形成されている。各ビット線対BL、/BL毎に、第２金属配線層L2の接続配線CWの配線長は、同じである。メモリセルアレイALYにそれぞれ対応する第２金属配線層L2の接続配線CWは、第３金属配線層L3を介して互いに接続されている。第２および第３金属配線層L2、L3は、コンタクトホールにより接続されている。
【００３０】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、接続配線CWのレイアウトの自由度を向上できる。この結果、ビット線対BL、/BL毎に接続配線CWの配線長を全て同じにする場合にも、接続配線CWの配線領域WAのレイアウト面積を最小限にできる。
【００３１】
図６は、本発明の半導体メモリの第４の実施形態の詳細を要部を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、接続配線CWは、第１、第２および第３金属配線層L1、L2、L3を使用して形成されている。このため、第３の実施形態の突出配線CWPを形成することなく、ビット線対BL、/BL毎に接続配線CWの配線長を全て同じにできる。その他の構成は、第３の実施形態（図４）と同じである。
【００３２】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。
図７は、本発明の半導体メモリの第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３３】
この実施形態では、メモリセルアレイALY上において、ビット線対BL、/BLのビット線BL、/BLを互いに交差させる交差部CRAが形成されている。交差部CRAは、ビット線対BL、/BLの１つおきに形成されている。配線領域WA上において、ビット線対BL、/BLに対応する２本の接続配線CWを互いに交差させる交差部CRBが形成されている。交差部CRBは、交差部CRAを持たないビット線対BL、/BLに対応して形成されている。すなわち、各ビット線対BL、/BLは、ビット線ツイスト構造を有している。その他の構成は、第１の実施形態と同じである。
【００３４】
図８は、ビット線対BL、/BLおよび接続配線CWにそれぞれ形成される交差部CRA、CRBの詳細を示す説明図である。ここでは説明を分かりやすくすため、配線領域WA上の接続配線CWも、ビット線BL（実線）またはビット線/BL（破線）として示している。
配線領域WAを含むビット線BL、/BLは、それぞれ長さＬで４等分されている。そして、メモリセルアレイALY上のビット線対BL、/BLの１つおきに、ビット線BL、/BLの端から長さＬの位置に交差部CRAが形成されている。配線領域WA上において、交差部CRAを持たないビット線対BL、/BLの中央に交差部CRBが形成されている。すなわち、２つの交差部CRAを有するビット線対BL、/BLと、１つの交差部CRBを有するビット線対BL、/BLとが交互に配線されている。
【００３５】
この実施形態では、例えば、ビット線BL1と、ビット線BL0、/BL0、BL2、/BL2とが隣接する長さは全てＬになる。同様に、ビット線/BL1と、ビット線BL0、/BL0、BL2、/BL2とが隣接する長さは全てＬになる。このため、ビット線対BL1、/BL1において、ビット線BL1、/BL1と、隣接するビット線BL0、/BL0、BL2、/BL2との間に発生する寄生容量はそれぞれ等しくなる（C1+C6+C7+C4＝C5+C2+C3+C8）。
【００３６】
この結果、ビット線BL1、/BL1の容量は、隣接するビット線BL0、/BL0、BL2、/BL2を伝達される信号レベルによらず、常に等しくなる。他のビット線対BL、/BLについても、隣接するビット線BL、/BLとの間に発生する容量は、等しくなる。したがって、ビット線BL、/BLに伝達されるデータの読み出し特性および書き込み特性は、等しくなる。
【００３７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、各ビット線対BL、/BLに交差部CRAまたは交差部CRBを形成した。このため、メモリセルアレイALYのビット線対BL、/BLを接続配線CWを介して接続した場合にも、ビット線BL、/BLに伝達されるデータの読み出し特性および書き込み特性を等しくできる。
【００３８】
図９は、本発明の半導体メモリの第６の実施形態を示している。第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第２の実施形態（図３）の接続配線CWに交差部CRBが形成されている。その他の構成は第２の実施形態と同じである。すなわち、ビット線対BL、/BLの１つおきに対応する接続配線CWに交差部CRBが形成されている。特に図示していないが、各メモリセルアレイALYには、ビット線対BL、/BLの１つおきに交差部（図７のCRA）が形成されている。
【００３９】
この実施形態においても、上述した第１、第２および第５の実施形態と同様の効果を得ることができる。
図１０は、本発明の半導体メモリの第７の実施形態を示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４０】
この実施形態では、第５の実施形態（図７）の配線領域WAの外側と、メモリセルアレイALYの端に、接続配線CWおよびビット線BL、/BLに沿ってシールド線（図の一点鎖線）が形成されている。シールド線は、接地線GNDに接続されている。その他の構成は第５の実施形態と同じである。
この実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。さらに、接地線GNDに接続されたシールド線を配線領域WAの外側に形成したので、配線領域WAの端に位置する接続配線CWが、隣接する信号線の影響を受けることを防止できる。すなわち、接続配線CWの耐ノイズ性を向上できる。
【００４１】
図１１は、本発明の半導体メモリの第８の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、センスアンプSA、コラムスイッチCLは、２つのメモリセルアレイALYに共有されている。すなわち、センスアンプSAは、図の右側のメモリセルアレイALYのビット線BL、/BLに接続されている。コラムスイッチCLは、図の左側のメモリセルアレイALYのビット線BL、/BLに接続されている。
【００４２】
センスアンプSAは、接続配線CWを介して左側のメモリセルアレイALYのビット線BL、/BLに接続され、コラムスイッチCLは、接続配線CWを介して右側のメモリセルアレイALYのビット線BL、/BLに接続されている。換言すれば、２つのメモリセルアレイのビット線BL、/BLは、接続配線CWを介して相互に接続されているため、センスアンプSAおよびコラムスイッチCLを２つのメモリセルアレイで容易に共有できる。データバス線BUSは、コラムスイッチCLを介してビット線BL、/BLに接続されている。その他の構成は、第２の実施形態と同じである。
【００４３】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、センスアンプSAおよびコラムスイッチCLを、２つのメモリセルアレイALYで共有したので、強誘電体メモリのチップサイズを小さくでき、製造歩留を向上できる。この結果、製造コストを削減できる。
図１２は、本発明の半導体メモリの第９の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４４】
この実施形態では、第１の実施形態（図１）の配線領域WAの外側と、メモリセルアレイALYの端に、接続配線CWおよびビット線BL、/BLに沿ってシールド線（図の一点鎖線）が形成されている。シールド線は、電源線VCCに接続されている。また、センスアンプSA、コラムスイッチCLは、第８の実施形態（図１１）と同様に、２つのメモリセルアレイALYに共有されている。すなわち、センスアンプSAは、図の右側のメモリセルアレイALYのビット線BL、/BLに接続されている。コラムスイッチCLは、図の左側のメモリセルアレイALYのビット線BL、/BLに接続されている。その他の構成は第１の実施形態と同じである。
【００４５】
この実施形態においても、上述した第１、第７および第８の実施形態と同様の効果を得ることができる。
図１３は、本発明の半導体メモリの第１０の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４６】
この実施形態では、強誘電体メモリは、４つのメモリセルアレイALYを有している。メモリセルアレイALYのビット線BL、/BLは、接続配線CWを介して互いに接続されている。接続配線CWは、メモリセルアレイALYに隣接する配線領域WAに形成されている。また、センスアンプSA、コラムスイッチCLは、第８の実施形態（図１１）と同様に、４つのメモリセルアレイALYに共有されている。すなわち、センスアンプSAは、図の右側のメモリセルアレイALYのビット線BL、/BLに接続されている。コラムスイッチCLは、図の左側のメモリセルアレイALYのビット線BL、/BLに接続されている。その他の構成は第１の実施形態と同じである。
【００４７】
この実施形態においても、上述した第１および第８の実施形態と同様の効果を得ることができる。
図１４は、本発明の半導体メモリの第１１の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４８】
この実施形態では、強誘電体メモリは、４つのメモリセルアレイALYを有している。メモリセルアレイALYのビット線BL、/BLは、メモリセルアレイALY上に形成された接続配線CWを介して互いに接続されている。また、センスアンプSA、コラムスイッチCLは、第８の実施形態（図１１）と同様に、４つのメモリセルアレイALYに共有されている。すなわち、センスアンプSAは、図の右側のメモリセルアレイALYのビット線BL、/BLに接続されている。コラムスイッチCLは、図の左側のメモリセルアレイALYのビット線BL、/BLに接続されている。その他の構成は第１および第２の実施形態と同じである。
【００４９】
この実施形態においても、上述した第１、第２および第８の実施形態と同様の効果を得ることができる。
図１５は、本発明の半導体メモリの第１２の実施形態を示している。第１および第９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５０】
この実施形態では、第１の実施形態（図１）に、第９の実施形態（図１２）と同じシールド線が形成されている。また、配線領域WAには、図の左側のメモリセルアレイALYのビット線BL、/BLに接続された副接続配線SLCWと、図の右側のメモリセルアレイALYのビット線BL、/BLに接続された副接続配線SRCWとが形成されている。副接続配線SLCW、SRCWは、スイッチ回路SWを介して互いに接続されている。その他の構成は第１の実施形態と同じである。
【００５１】
スイッチ回路SWは、副接続配線SLCW、SRCWをそれぞれ接続する複数のCMOS伝達ゲートを有している。CMOS伝達ゲートは、書き込み動作時に高レベルに変化する書き込み信号WRを受けてオフする。すなわち、２つのメモリセルアレイALYのビット線BL、/BLは、書き込み動作時に切断され、書き込み動作以外（すなわち読み出し動作時）に接続される。書き込み動作時のビット線BL、/BLの容量は、読み出し動作時のビット線BL、/BLの容量より小さくなる。このため、書き込み時間は短くなる。
【００５２】
この実施形態においても、上述した第１および第７の実施形態と同様の効果を得ることができる。さらに、読み出しサイクルの短縮だけでなく、書き込みサイクルも短縮できる。
図１６は、本発明の半導体メモリの第１３の実施形態を示している。第１、第３および第１２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５３】
この実施形態では、第３の実施形態（図４）に、第１２の実施形態（図１５）と同じスイッチ回路SWが形成されている。すなわち、配線領域WAには、図の左側のメモリセルアレイALYのビット線BL、/BLに接続された副接続配線SLCWと、図の右側のメモリセルアレイALYのビット線BL、/BLに接続された副接続配線SRCWとが形成されている。その他の構成は第３の実施形態と同じである。
【００５４】
この実施形態においても、上述した第１、第３および第１２の実施形態と同様の効果を得ることができる。
図１７は、本発明の半導体メモリの第１４の実施形態を示している。第１、第５、第７および第１２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５５】
この実施形態では、第７の実施形態（図１０）に、第１２の実施形態（図１５）と同じスイッチ回路SWが形成されている。その他の構成は第７の実施形態と同じである。
この実施形態においても、上述した第１、第５、第７および第１２の実施形態と同様の効果を得ることができる。
【００５６】
図１８は、本発明の半導体メモリの第１５の実施形態を示している。第１、第９および第１２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１２の実施形態（図１５）からセンスアンプSAが１つ削除されて構成されている。その他の構成は第１２の実施形態と同じである。この実施形態では、センスアンプSAは、図の左側のメモリセルアレイALYに隣接して形成されている。センスアンプSAは、読み出し動作時のみデータを増幅する。メモリセルアレイALYのビット線BL、/BLとデータバス線BUSとは、コラムスイッチCLを介してそれぞれ接続されている。
【００５７】
この実施形態では、スイッチ回路SWがオンする読み出し動作時に、メモリセルアレイALYの一方から読み出されたデータは、センスアンプSAで増幅された後、対応するコラムスイッチCLを介してデータバス線BUSに出力される。スイッチ回路SWがオフする書き込み動作時に、書き込みデータは、書き込み動作を実行するメモリセルアレイALYに対応するコラムスイッチCLを介して供給される。
【００５８】
この実施形態においても、上述した第１、第７および第９の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明を強誘電体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、メモリセルが可変容量で構成される他の半導体メモリに適用してもよい。
【００５９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  可変容量キャパシタで構成されたメモリセルと、前記メモリセルに対してデータを入出力するビット線とを有し、異なるタイミングで動作する複数のメモリセルアレイと、
前記メモリセルアレイ間での前記ビット線を互いに接続するための接続配線とを備えていることを特徴とする半導体メモリ。
【００６０】
（付記２）  付記１記載の半導体メモリにおいて、
前記接続配線は、前記メモリセルアレイにそれぞれ接続されている副接続配線で構成され、
前記副接続配線は、読み出し動作時にオンし書き込み動作時にオフするスイッチング回路を介して接続されていることを特徴とする半導体メモリ。
【００６１】
（付記３）  付記１記載の半導体メモリにおいて、
前記接続配線は、ビット線と同じ配線層を使用して形成されていることを特徴とする半導体メモリ。
（付記４）  付記３記載の半導体メモリにおいて、
前記接続配線は、前記メモリセルアレイに隣接する領域に形成されていることを特徴とする半導体メモリ。
【００６２】
（付記５）  付記１記載の半導体メモリにおいて、
前記接続配線の少なくとも一部は、前記ビット線の配線層と異なる配線層を使用して形成されていることを特徴とする半導体メモリ。
（付記６）  付記５記載の半導体メモリにおいて、
前記接続配線は、前記メモリセルアレイ上に形成されていることを特徴とする半導体メモリ。
【００６３】
（付記７）  付記１記載の半導体メモリにおいて、
前記ビット線の２本ずつで相補のビット線対が構成されており、
前記各ビット線対のビット線にそれぞれ接続される前記接続配線の長さは互いに等しいことを特徴とする半導体メモリ。
（付記８）  付記１記載の半導体メモリにおいて、
前記接続配線の少なくとも２本は、配線経路を互いに入れ換える交差部を有していることを特徴とする半導体メモリ。
【００６４】
（付記９）  付記８記載の半導体メモリにおいて、
前記ビット線の２本ずつで相補のビット線対が構成されており、
前記交差部を有する２本の前記接続配線は、前記ビット線対を構成する前記ビット線にそれぞれ接続されていることを特徴とする半導体メモリ。
（付記１０）  付記１記載の半導体メモリにおいて、
前記接続配線が形成される配線領域に隣接して、所定の電圧が供給されるシールド線を備えていることを特徴とする半導体メモリ。
【００６５】
（付記１１）  付記１０記載の半導体メモリにおいて、
前記シールド線は、接地線に接続されていることを特徴とする半導体メモリ。
（付記１２）  付記１０記載の半導体メモリにおいて、
前記シールド線は、電源線に接続されていることを特徴とする半導体メモリ。
（付記１３）  付記１記載の半導体メモリにおいて、
データを前記ビット線に伝達するデータバス線と、
前記メモリセルアレイに共有され、前記データバス線を所定の前記ビット線に接続するコラムスイッチとを備えていることを特徴とする半導体メモリ。
【００６６】
（付記１４）  付記１記載の半導体メモリにおいて、
前記メモリセルアレイに共有され、前記ビット線上に伝達されるデータを増幅するセンスアンプを備えていることを特徴とする半導体メモリ。
（付記１５）  付記１記載の半導体メモリにおいて、
前記メモリセルを前記ビット線に接続するワード線と、
前記ワード線に所定の電圧を供給するワードドライバとを備え、
前記ワードドライバは、前記メモリセルアレイの間に配置されていることを特徴とする半導体メモリ。
【００６７】
（付記１６）  付記１記載の半導体メモリにおいて、
前記メモリセルに接続されているプレート線と、
前記プレート線に所定の電圧を供給するプレートドライバとを備え、
前記プレートドライバは、前記メモリセルアレイの間に配置されていることを特徴とする半導体メモリ。
【００６８】
（付記１７）  付記１記載の半導体メモリにおいて、
前記ビット線の２本ずつで相補のビット線対が構成されており、
前記メモリセルアレイは、前記ビット線対の一つおきに、前記ビット線対を構成する前記ビット線の配線経路を互いに入れ換える交差部を有し、
前記接続配線のうち、前記交差部のない前記ビット線対に対応する２本の接続配線は、配線経路を互いに入れ換える交差部を有していることを特徴とする半導体メモリ。
【００６９】
付記１５の半導体メモリでは、ワード線の信号レベルに応じて、メモリセルとビット線とが接続される。ワードドライバは、ワード線に所定の電圧を供給する。ワードドライバは、メモリセルアレイの間に配置されているため、接続配線の配線長は長くなり、ビット線の容量値を増加できる。この結果、さらに読み出しマージンを向上できる。
【００７０】
付記１６の半導体メモリでは、プレート線は、メモリセルに接続されている。プレートドライバは、プレート線に所定の電圧を供給する。プレートドライバは、メモリセルアレイの間に配置されているため、接続配線の配線長は長くなり、ビット線の容量値を増加できる。この結果、さらに読み出しマージンを向上できる。
【００７１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７２】
【発明の効果】
本発明の半導体メモリでは、可変容量キャパシタとビット線容量との容量分割を利用してメモリセルからデータを読み出すときに、容量分割によるビット線の電圧の変化量を大きくできる。この結果、メモリセルアレイが小さく、メモリセルアレイ内のビット線が短い場合にも、読み出しマージンの低下を防止でき、半導体メモリの製造歩留が低下することを防止できる。また、ビット線の電圧の変化量が大きくなるため、データの読み出し時間を短縮できる。
【００７３】
本発明の半導体メモリでは、読み出しサイクルの短縮だけでなく、書き込みサイクルも短縮できる。
本発明の半導体メモリでは、半導体メモリの製造時に使用するホトマスクの枚数が増加することを防止でき、配線層の増加による製造歩留が低下することを防止できる。
【００７４】
本発明の半導体メモリでは、接続配線のレイアウト設計およびレイアウト検証を容易にできる。
本発明の半導体メモリでは、接続配線のレイアウトの自由度が向上し、メモリセルアレイおよび接続配線のレイアウト面積を最小限にできる。
本発明の半導体メモリでは、各ビット線対において、ビット線に付加される接続配線の配線容量および配線抵抗を等しくでき、読み出し特性および書き込み特性を等しくできる。
【００７５】
本発明の半導体メモリでは、各接続配線において、隣接する接続配線との間の寄生容量を、隣接する接続配線を伝達される信号レベルによらず等しくできる。この結果、ビット線に伝達されるデータの読み出し特性および書き込み特性を等しくできる。
本発明の半導体メモリでは、配線領域の端に位置する接続配線が、隣接する信号線の影響を受けることを防止でき、接続配線の耐ノイズ性を向上できる。
【００７６】
さらに、本発明の半導体メモリでは、チップサイズを小さくでき、製造歩留を向上できる。この結果、製造コストを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの詳細を示す回路図である。
【図３】本発明の第２の実施形態を示すブロック図である。
【図４】本発明の第３の実施形態を示すブロック図である。
【図５】図４の接続配線の要部の詳細を示すレイアウト図である。
【図６】本発明の第４の実施形態の要部を示すレイアウト図である。
【図７】本発明の第５の実施形態を示すブロック図である。
【図８】図７の交差部の詳細を示す説明図である。
【図９】本発明の第６の実施形態を示すブロック図である。
【図１０】本発明の第７の実施形態を示すブロック図である。
【図１１】本発明の第８の実施形態を示すブロック図である。
【図１２】本発明の第９の実施形態を示すブロック図である。
【図１３】本発明の第１０の実施形態を示すブロック図である。
【図１４】本発明の第１１の実施形態を示すブロック図である。
【図１５】本発明の第１２の実施形態を示すブロック図である。
【図１６】本発明の第１３の実施形態を示すブロック図である。
【図１７】本発明の第１４の実施形態を示すブロック図である。
【図１８】本発明の第１５の実施形態を示すブロック図である。
【符号の説明】
ALY  メモリセルアレイ
BL、/BL  ビット線、ビット線対
BUS  データバス線
CL  コラムスイッチ
CRA、CRB  交差部
CW  接続配線
CWP  突出配線
L1  第１金属配線層
L2  第２金属配線層
L3  第３金属配線層
MC  強誘電体メモリセル
PD  プレートドライバ
PL  プレート線
SA  センスアンプ
SW  スイッチ回路
WA  配線領域
WD  ワードドライバ
WL  ワード線
【図１】
0003936599.tif 000002
【図２】
0003936599.tif 000003
【図３】
0003936599.tif 000004
【図４】
0003936599.tif 000005
【図５】
0003936599.tif 000006
【図６】
0003936599.tif 000007
【図７】
0003936599.tif 000008
【図８】
0003936599.tif 000009
【図９】
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【図１０】
0003936599.tif 000011
【図１１】
0003936599.tif 000012
【図１２】
0003936599.tif 000013
【図１３】
0003936599.tif 000014
【図１４】
0003936599.tif 000015
【図１５】
0003936599.tif 000016
【図１６】
0003936599.tif 000017
【図１７】
0003936599.tif 000018
【図１８】
0003936599.tif 000019