(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面近傍の第１、第２及び第３の領域に第１、第２及び第３の不純物拡散領域を各々形成する工程と、
前記第１の領域と前記第２の領域との間の、前記主表面近傍の第４の領域上方に第１のゲート電極を形成する工程と、
前記第２の領域と前記第３の領域との間の、前記主表面近傍の第５の領域上方に第２のゲート電極を形成する工程と、
前記第１及び前記第２のゲート電極の上面及び側壁に保護膜を形成する工程と、
前記半導体基板上全面にスピンオングラス層を形成する工程と、
イオン注入によって前記スピンオングラス層の表面部を前記スピンオングラス層の下部よりも緻密な層に変換する工程と、
前記第２の領域上方に位置する前記緻密な層を異方性のドライエッチングで除去し、前記スピンオングラス層の下部を露出させる工程と、
前記緻密な層をマスクとして前記スピンオングラス層の下部を等方性のウエットエッチングで除去し、前記第２の不純物拡散領域を露出する工程と、
前記第２の不純物拡散領域上に導電材料を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板表面近傍に、活性領域を区画する素子分離領域を形成する工程と、
前記半導体基板の前記活性領域上にゲート電極を形成する工程と、
前記ゲート電極と前記素子分離領域とに隣接した前記活性領域に不純物拡散領域を形成する工程と、
前記ゲート電極の上面及び側壁に保護膜を形成する工程と、
前記半導体基板上方にスピンオングラス層を形成する工程と、
イオン注入によって前記スピンオングラス層の表面部を前記スピンオングラス層の下部よりも緻密な層に変換する工程と、
前記不純物拡散領域上方に位置する前記緻密な層の第１の部分を異方性のドライエッチングで除去し、前記スピンオングラス層の下部を露出させる工程と、
前記露出された下部に対応する前記スピンオングラス層の第２の部分を等方性のウエットエッチングで除去し、前記不純物拡散領域を露出する工程と、
前記不純物拡散領域上に導電材料を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置のような半導体装置の高集積化のための多層配線構造に用いるのに好適なスピンオングラス（Spin On Glass）膜を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の多層配線技術において、半導体基板上に形成された下層配線とその上方に形成された上層配線との間に層間絶縁膜を形成することにより、多層配線構造が得られる。この配線構造により、半導体装置の集積度の向上が図られている。
【０００３】
一般的に、層間絶縁膜には、半導体基板上の活性領域（例えばＭＯＳトランジスタのソース・ドレイン領域）を露出させるコンタクトホールが形成される。
【０００４】
このようなコンタクトホールの形成技術に、自己整合コンタクト技術がある。この自己整合コンタクト技術は以下のステップに従って実行される。
【０００５】
まず、側面と上面が保護膜で覆われた一対のゲート電極を半導体基板上に形成する。この保護膜は例えばシリコン窒化膜で構成されている。
【０００６】
次に、このゲート電極と保護膜を覆うように、半導体基板上全面に層間絶縁膜を形成する。
【０００７】
次に、開口部を持つエッチングマスクを、この開口部がゲート電極間に位置する半導体基板の活性領域に対応するよう、層間絶縁膜上に形成する。
【０００８】
その後、このエッチングマスクを使用してエッチング処理を実行し、この活性領域から層間絶縁膜の上部表面に延在するコンタクトホールを形成する。この時、この保護膜はエッチングガス等に対して高いエッチング耐性を有しているので、この保護膜がエッチングされることが防止される。これはこの保護膜がエッチングマスクとして機能することを意味する。
【０００９】
この自己整合技術においては、保護膜のマスク機能により、たとえこのエッチングマスクが所望の位置からわずかにずれた位置に形成されたとしても、活性領域を露出させるコンタクトホールを得ることができる。
【００１０】
【発明が解決しようとする課題】
このようなエッチングマスクを用いたエッチング処理（選択エッチング処理）では異方性エッチングが使用されている。この異方性エッチングは垂直方向に比較して水平方向へのエッチング割合が小さいエッチングである。そのために、エッチングマスクに大きな位置合わせずれが生じた場合、露出される活性領域の面積が所望の面積（設計値）よりも小さくなる可能性がある。
【００１１】
この面積の減少は、コンタクトホール内に形成された導電部と活性領域との間の接触抵抗値の増大につながる。このことは、半導体基板上に形成された同種の複数のコンタクトホールにおいて、電気的特性が不均一になることも意味する。
【００１２】
上記した問題点を解決するために、前記した異方性エッチングに代り、等方性エッチングを使用することが考えられる。しかしながら、層間絶縁膜中にコンタクトホールを形成するために、等方性エッチングのみを単に適用した場合、このコンタクトホールの深さ及び活性領域の露出面積を制御することが困難であり、所望のコンタクトホールを得ることはできない可能性がある。
【００１３】
また、等方性及び異方性の両エッチングを前記選択エッチングに適用することも考えられる。しかしながら、単一の耐エッチング特性を持つ層間絶縁膜に異なる種類のエッチング方法、すなわち、等方性及び異方性エッチングにさらすことは、現実的ではない。
【００１４】
そこで、改善された電気的特性を持つ、半導体装置及びその製造方法が望まれている。
【００１５】
【課題を解決するための手段】
本発明は上述した課題を解決するためになされたものであり、その代表的なものの一つは、半導体基板の主表面近傍の第１、第２及び第３の領域に第１、第２及び第３の不純物拡散領域を各々形成する工程と、前記第１の領域と前記第２の領域との間の、前記主表面近傍の第４の領域上方に第１のゲート電極を形成する工程と、前記第２の領域と前記第３の領域との間の、前記主表面近傍の第５の領域上方に第２のゲート電極を形成する工程と、前記第１及び前記第２のゲート電極の上面及び側壁に保護膜を形成する工程と、前記半導体基板上全面にスピンオングラス層を形成する工程と、イオン注入によって前記スピンオングラス層の表面部を前記スピンオングラス層の下部よりも緻密な層に変換する工程と、前記第２の領域上方に位置する前記緻密な層を異方性のドライエッチングで除去し、前記スピンオングラス層の下部を露出させる工程と、前記緻密な層をマスクとして前記スピンオングラス層の下部を等方性のウエットエッチングで除去し、前記第２の不純物拡散領域を露出する工程と、前記第２の不純物拡散領域上に導電材料を形成する工程とを有することを特徴とする半導体装置の製造方法である。
また、本発明の代表的なものの他の一つは、半導体基板表面近傍に、活性領域を区画する素子分離領域を形成する工程と、前記半導体基板の前記活性領域上にゲート電極を形成する工程と、前記ゲート電極と前記素子分離領域とに隣接した前記活性領域に不純物拡散領域を形成する工程と、前記ゲート電極の上面及び側壁に保護膜を形成する工程と、前記半導体基板上方にスピンオングラス層を形成する工程と、イオン注入によって前記スピンオングラス層の表面部を前記スピンオングラス層の下部よりも緻密な層に変換する工程と、前記不純物拡散領域上方に位置する前記緻密な層の第１の部分を異方性のドライエッチングで除去し、前記スピンオングラス層の下部を露出させる工程と、前記露出された下部に対応する前記スピンオングラス層の第２の部分を等方性のウエットエッチングで除去し、前記不純物拡散領域を露出する工程と、前記不純物拡散領域上に導電材料を形成する工程とを有することを特徴とする半導体装置の製造方法である。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体装置の製造工程を示す図であり、ＭＯＳトランジスタの製造工程を含んでいる。図１は、実質的に２層で構成されるスピンオングラス膜を自己整合コンタクト技術に適用した例を示す。このスピンオングラス膜は２層で構成されるので積層構造とも称す。
【００１７】
図１（ａ）に示されているように、例えばシリコンのような半導体材料からなる半導体基板１０上に、例えばＬＯＣＯＳ法を用いて、フィールド酸化膜からなる素子分離領域１１が形成される。この素子分離領域１１は、トランジスタの様な能動素子もしくは抵抗のような受動素子が形成される活性領域１２を区画する。
【００１８】
一対のゲート電極１４ａ、１４ｂが活性領域１２上にゲート酸化膜１３ａ、１３ｂを介して形成されている。一対のゲート電極１４ａ、１４ｂは互いに離れて配置されている。各ゲート電極１４ａ、１４ｂの上面及び両側面にはシリコン窒化膜からなる保護膜１５（１５ａ及び１５ｂ）が形成される。この構造は、従来の自己整合コンタクト技術として良く知られている。
【００１９】
ソース・ドレイン領域として機能する不純物拡散領域１６ａ、１６ｂは、ゲート電極１４ａ、１４ｂに隣接した活性領域１２上に形成される。この不純物拡散領域１６ａ、１６ｂは、イオン注入法を使用することによって形成される。この時、保護膜１５ａ、１５ｂはイオン注入のマスクとして機能する。
【００２０】
さらにイオン注入による活性領域１２の損傷を防止するために、マスク酸化膜１７がこのイオン注入技術において利用される。このようなマスク酸化膜１７はこの技術分野において良く知られている。
【００２１】
次に、図１（ｂ）に示されているように、マスク酸化膜１７が除去される。このマスク酸化膜１７は、不純物拡散領域１６ａ、１６ｂの形成後、エッチャントにより除去される。この例では、０．３％濃度のフッ酸を含むエッチング液が使用される。
【００２２】
その後、スピンオングラス膜１８（１８ａおよび１８ｂ）が、各ゲート電極１４ａ、１４ｂ、保護膜１５ａ、１５ｂ、素子分離領域１１及び活性領域１２を含む全面に形成される。
【００２３】
スピンオングラス膜１８は、以下の工程を実行することにより形成される。
【００２４】
最初にシリコン化合物を有機溶剤に溶かしスピンオングラス溶液を得る。次に、得られたスピンオングラス溶液を全面に塗布する。その後、塗布されたスピンオングラス溶液をベークしそれにより最終的にスピンオングラス膜１８が得られる。スピンオングラス膜１８が層間絶縁膜として導入されているので、たとえゲート電極１４ａ、１４ｂおよび保護膜１５（１５ａおよび１５ｂ）の様な段差部が層間絶縁膜中に存在したとしても、平坦化された表面を持つ層間絶縁膜を得ることができる。従って、層間絶縁膜の表面の凹凸に起因するフォトリソグラフィプロセス内での誤差、あるいは配線の断線等を考慮することなく上層の配線を精密に形成することができる。
【００２５】
次に、ゲート電極１４ａ、１４ｂ間に位置する不純物拡散領域１６ａを露出するコンタクトホールを形成するに先立ち、スピンオングラス膜１８の表面及びその近傍の部分に、例えばアルゴンの様なイオンが注入される。これにより、スピンオングラス膜１８のイオン注入を受けた部分が緻密な層１８ｂに変換される。その結果、非イオン注入部分により構成される基層１８ａと、該基層１８ａよりも緻密化された表層１８ｂとからなる積層構造が最終的に得られる。
【００２６】
このようにイオン注入によりスピンオングラス膜の積層構造を得ることは、１９９７年３月１１日に公開された特開平９−６９５６２号公報に記載されている。この公報には、イオン注入によりスピンオングラス膜中に緻密な層が形成される理由が述べられている。この公報によれば、スピンオングラス膜中の有機成分が分解されると共に、スピンオングラス膜中の水分および水酸基が減少されることによるというのがその理由である。
【００２７】
従って、スピンオングラス膜１８に緻密化された層を得るために使用されるイオンは、アルゴンに限らず種々のイオンでも良い。例えば、フッ化シリコンおよびフッ化ボロンのようなフッ化物のイオン、ボロンイオンおよび窒素イオン、不活性ガスイオン、IIIｂ、IVｂ、Ｖｂ、VIｂ、VIIｂ、IVａ、Ｖａ元素イオンおよびそれら元素の少なくとも２つからなる化合物イオンがこのイオン注入で使用され得る。どの種類のイオンをイオン注入時に使用するかはプロセスに依存する。
【００２８】
スピンオングラス膜１８中に注入されるべきイオンの深さを制御するのは容易である。さらにこの制御は、熱拡散法よりも精密に行うことができる。従って、イオン注入エネルギーを制御することにより、所望の厚さを有する表層１８ｂを比較的容易に形成することができる。
【００２９】
表層１８ｂは、基層１８ａに比較して緻密なので、表層１８ｂは高い耐エッチング特性を持つ。
【００３０】
この耐エッチング特性の差を利用するエッチング処理を実行するために、図１（ｂ）に示されているように、レジストパターン１９が表層１８ｂ上に形成される。レジストパターン１９は、従来良く知られたフォトリソグラフィ技術を用いて形成することができる。
【００３１】
このレジストパターン１９は表層１８ｂの表面上に設けられている。開口部１９ａは、不純物拡散領域１６ａの直上に位置していない。すなわち、図１（ｂ）に示すように、開口部１９ａは不純物拡散領域１６ａに対して紙面の左にずれている。このずれの量は比較的大きい。
【００３２】
このずれに関わらず、不純物拡散領域１６ａを露出するコンタクトホールを形成するために、まず異方特性を持つドライエッチング処理により表層１８ｂ中に該表層１８ｂの表面から基層１８ａの表面に延在する（達する）第１のエッチング穴部２０ａが形成される。
【００３３】
第１のエッチング穴部２０ａを得るためのドライエッチング処理には、例えばＣ3Ｆ3、ＣＣｌ4、Ａｒ等の様な反応ガスが使用される。シリコン窒化膜からなる保護膜１５（１５ａおよび１５ｂ）の前記エッチングガスに対するエッチングレートは、緻密化された表層１８ｂよりも高い。これはエッチング選択比が高いことを意味する。そのため、この高い選択比により、保護膜（１５ａおよび１５ｂ）に大きな損傷を与えることなく、表層１８ｂをエッチングすることができる。
【００３４】
しかも、緻密化された表層１８ｂに対して前記したようなエッチングガスは異方性を示す。このことから、エッチングマスクとしてのレジストパターン１９を使用する前記異方性ドライエッチングである選択エッチング処理により、表層１８ｂに、開口部１９ａに対応した第１のエッチング穴部２０ａを正確に形成することができる。第１のエッチング穴部２０ａは、基層１８ａを貫通しない限り該基層１８ａ内に達していても良い。
【００３５】
第１のエッチング穴部２０ａの形成後、例えばフッ化水素のようなエッチング液を用いて露出された基層１８ａの表面がエッチングを受ける。
【００３６】
基層１８ａ、表層１８ｂおよび保護膜１５（１５ａおよび１５ｂ）は、このエッチング液に対して、この記載順のエッチングレートを持つ。例えば、５％濃度のフッ酸の基層１８ａ及び表層１８ｂに対するエッチングレートは、それぞれ３０００Å〜４０００Å／min及び３００Å〜３５０Å／minであり、同フッ酸の保護膜１５に対するエッチングレートは、表層１８ｂのそれ以下である。
【００３７】
従って、第１のエッチング穴部２０ａから延在する位置でありかつ基層１８ａの中の保護膜１５ａと保護膜１５ａとの間に、前記エッチング液を用いたウエットエッチング処理により、第２のエッチング穴部２０ｂを形成することができる。
【００３８】
この時、表層１８ｂおよび保護膜１５ａは、大きな損傷が与えられることから守られる。しかも、前記したようなエッチング液は、基層１８ａに対して等方性を示し、また保護膜１５ａ（両サイドウォール部）が自己整合コンタクト技術で良く知られているようなマスク作用を果たすことから、基層１８ａのうち保護膜１５ａ（両サイドウォール部）間の基層１８ａの部分がほぼ正確に除去される。
【００３９】
従って、たとえ開口部１９ａが開口させるべき不純物拡散領域１６ａに関して水平方向にわずかにずれたとしても（例えば、図１（ｂ）では紙面の左方向）、第２のエッチング穴部２０ｂにより、不純物拡散領域１６ａの表面が所望の面積分露出される。第１のエッチング穴部２０ａ及び該穴部に延在する第２のエッチング穴部２０ｂにより、不純物拡散領域１６ａの所望の面積を露出するエッチング穴２０を形成することができる。このエッチング穴２０は、コンタクトホールとも呼ばれている。
【００４０】
次に、図１（ｃ）に示すように、従来良く知られた導電部２１がエッチング穴２０内に形成される。このエッチング穴２０は、前記した通り、たとえレジストパターン１９の開口部１９ａの位置と、不純物拡散領域１６ａの位置とのずれが生じたとしても、不純物拡散領域１６ａの所望の面積を露出することができる。従って、このずれに関わらず、導電部２１と不純物拡散領域１６ａとの接触面積が減少すること及びばらつくことを抑制することが可能である。
【００４１】
前記ゲート電極１４ａ、１４ｂおよびその側壁に形成される一対の不純物拡散領域１６ａ、１６ｂを備えるＭＯＳトランジスタは、ゲート電極１４ａ、１４ｂに印加される電圧を制御することにより、ゲート電極１４ａ、１４ｂ下で両不純物拡散領域１６ａ、１６ｂ間に形成されるチャネルを制御することができる。これは従来技術として良く知られている。
【００４２】
このようなＭＯＳトランジスタでは、ゲート電圧によって制御されたチャネル電流は導電部２１に流れる。この時、導電部２１と不純物拡散領域１６との間の接触抵抗が、基板１０上全体で実質的に同一の値に設定することができるため、不均一な接触抵抗によりＭＯＳトランジスタの電気特性が不均一になることが改善される。
【００４３】
（第２の実施形態）
図２は本発明の第２の実施の形態における半導体装置の断面図である。図２は、本発明に係る前記積層構造をＤＲＡＭからなる半導体メモリに適用した例を示す。
【００４４】
ゲート電極１４ａ、１４ｂ間の活性領域１２に不純物拡散領域１６ａが形成され、それらの外側の活性領域１２に不純物拡散領域１６ｂが形成されている。スイッチング素子として機能するＭＯＳトランジスタは、ゲート電極１４ａ、１４ｂおよび該各ゲート電極１４ａ、１４ｂの両側に位置する一対の不純物拡散領域１６ａ、１６ｂとで構成されている。図２では、２つのＭＯＳトランジスタが、一方の不純物拡散領域１６ａを共用している。ゲート電極１４ａ（もしくは１４ｂ）、不純物拡散領域１６ａ、不純物拡散領域１６ｂを持つＭＯＳトランジスタと、不純物拡散領域１６ｂに結合されるキャパシタとにより、１つのメモリセルが構成されている。
【００４５】
ゲート電極１４ａ、１４ｂを覆うように、第１の実施の形態における積層構造と同様の積層構造（１８ａ、１８ｂ）を有するスピンオングラス膜１８がゲート電極１４ａ、１４ｂ上に形成されている。ビット線としての導電部２１がゲート電極１４ａ、１４ｂ間に形成されている。導電部２１は第１の実施の形態のそれと同様である。前記２つのメモリセルは導電部２１を共用している。このビット線となる導電部２１は、図１（ａ）〜図１（ｃ）に沿って説明したと同様な手順により形成することができる。
【００４６】
その後、図２に示されているように、ＣＶＤ酸化膜からなる層間絶縁膜２２が導電部２１およびスピンオングラス膜１８上に形成される。
【００４７】
この層間絶縁膜２２およびスピンオングラス膜１８を貫通し、不純物拡散領域１６ｂを露出させるエッチング穴２３が、層間絶縁膜２２とスピンオングラス膜１８内に形成される。エッチング穴２３の形成では、層間絶縁膜２２および表層１８ｂが、第１の実施の形態で説明したのと同様な異方性を示すドライエッチング処理である選択エッチング処理を受ける。このドライエッチング処理により、図２には示されていないレジストパターンのエッチングマスクに対応した第１のエッチング穴部２３ａが形成される。このプロセスは、第１の実施の形態のプロセスと同様である。
【００４８】
第１のエッチング穴部２３ａの形成後、積層構造のスピンオングラス膜１８の表層１８ｂ下部に位置する基層１８ａにエッチング処理が施される。等方性を示すウエットエッチングが、この基層１８ａのエッチング処理に使用される。このエッチング処理は、実質的に第１の実施の形態と同一の方法である。
【００４９】
この等方性エッチングでは、素子分離領域１１を構成する熱酸化膜であるシリコン酸化膜は、表層１８ｂのエッチングレートと同等もしくはこれよりも僅かに大きなエッチングレートを示すに過ぎない。このことから、前記した等方性エッチングにより、保護膜１５ａ（サイドウォール部）と素子分離領域１１との間の不純物拡散領域１６ｂを露出させる第２のエッチング穴部２３ｂが基層１８ａ内に形成される。第２のエッチング穴部２３ｂは比較的大きな容積を持つキャビティー部である。
【００５０】
第１のエッチング穴部２３ａおよび第２のエッチング穴部２３ｂで定義されるエッチング穴２３の側面には、前記キャパシタの下部電極であるストレージ電極を構成する導電部２４が形成される。この導電部２４上には、さらに、図示しないが、従来良く知られた誘電体膜および上部電極であるセル電極が形成される。
【００５１】
第２の実施の形態に示した例では、ビット線たる導電部２１が形成されるエッチング穴２０およびキャパシタのストレージ電極たる導電部２４が形成されるエッチング穴２３を設けるのに、表層１８ｂに対して異方性を示すドライエッチング処理および基層１８ａに対して等方性を示すウエットエッチング処理の両方が用いられる。この２段階のエッチング処理により、たとえ前記マスクずれが生じたとしても、また該マスクのパターン形状が円形であるか矩形であるとしても、活性領域１２内の所望の面積（不純物拡散領域１６ａ、１６ｂ）を露出する、導電部２１及び２４のためのエッチング穴２０及び２３を形成することができる。
【００５２】
本発明によれば、ビット線と不純物拡散領域１６ａとの間の接触抵抗を全てのコンタクト部でほぼ均一にたもつことができる。また、ストレージ電極と不純物拡散領域１６ｂとの接触抵抗を全てのコンタクト部でほぼ均一にすることができる。従って、電気特性に優れたＤＲＡＭを容易に製造することができる。
【００５３】
等方性を示すウエットエッチング処理にフッ酸を使用すること、保護膜１５ａ、１５ｂがシリコン窒化膜からなることを例として示した。しかしながら、等方性を示すフッ酸以外のいかなる等方性エッチング液を代りに使用することができ、基層１８ａのエッチングレートよりも低いエッチングレートを持ついかなる材料も保護膜１５ａ、１５ｂとして使用することができる。これらのエッチングレートは、ウエットエッチング処理で使用されるエッチング液に依存する。
【００５４】
第１及び第２の実施形態では、スピンオングラス膜の基層の密度及びスピンオングラス膜の表層の密度との違い（緻密性の違い）を利用することを例として説明した。次の第３の実施の形態では、スピンオングラス膜中の基層の吸水度合い（吸水率）とスピンオングラス膜中の表層の吸水度合い（吸水率）の違いを利用することを例として説明する。
【００５５】
（第３の実施の形態）
図３は、本発明に係る積層構造を有するスピンオングラス膜が組み込まれた例えば半導体メモリの様な半導体装置を示す。
【００５６】
前記したＤＲＡＭのような半導体装置には、欠陥メモリセルの代りに用いられる冗長メモリセルを持つ冗長回路が設けられる。また、欠陥メモリセルの代りに冗長メモリセルが用いられる冗長置換動作を実行するための切換回路が半導体装置内に内蔵されている。レーザブローヒューズがこの切換回路内に内蔵されている。冗長置換動作はこのレーザブローヒューズを溶断することによって達成される。
【００５７】
図３（ａ）〜図３（ｃ）は、このような冗長回路のためのレーザブローヒューズが組み込まれた半導体装置の製造工程を示す。
【００５８】
半導体基板３０上には、絶縁膜３１を介して、切換回路のためのヒューズ３２が形成される。この絶縁膜３１は例えばＣＶＤ法を使用して形成されたシリコン酸化膜で構成されている。このヒューズ３２は、例えば１５０nｍの厚さを有するタングステンシリサイド層で構成されている。
【００５９】
ヒューズ３２および絶縁膜３１上にはシリコン酸化膜からなる絶縁層３３がヒューズ３２を覆うように形成されている。絶縁層３３上には、ＣＶＤ法により、５００nｍの厚さを有するタングステン層が堆積される。このタングステン層にはフォトリソグラフィおよびエッチングが施される。それによって、ダミー層３４、切換回路のための配線、ビット線のための配線等が形成される。
【００６０】
図４に示されているように、ダミー層３４は枠形状を有していて、ヒューズ３２が位置している領域を取り囲むように絶縁層３３上に形成されている。このダミー層３４は、水分が半導体装置の内部回路に伝達するのを防止する。
【００６１】
前記ヒューズ３２を含む前記配線上には、本発明に係るスピンオングラス膜３５が形成される。このスピンオングラス膜３５とダミー層３４との密着性を高めるために、ダミー層３４を覆う絶縁膜３６が５００nｍの厚さで形成される。この絶縁膜３６はプラズマＣＶＤ法を用いて形成されている。
【００６２】
絶縁膜３６の形成後、以下の方法により絶縁膜３６およびダミー層３４を覆うスピンオングラス膜３５が形成される。
【００６３】
まず、シリコン化合物を有機溶剤に溶かしスピンオングラス溶液を得る。
【００６４】
次に、得られたスピンオングラス溶液を全表面に塗布する。
【００６５】
その後、この塗布層に約３００℃の焼成（ベーク）が施され、これにより最終的にスピンオングラス膜３５が得られる。このスピンオングラス膜３５は、比較的高い吸水性を示す。
【００６６】
その後、スピンオングラス膜３５の表面に前記したイオン注入が施される。このイオン注入により、ダミー層３４から上方のスピンオングラス膜３５の表層が緻密化された層としての表層３５ｂに変換される。この表層３５ｂは、その下に位置する基層３５ａよりも緻密な膜である。その結果、図３（ｂ）に示されているように、スピンオングラス膜３５は、緻密化された表層３５ｂと、これに比較して高い吸収性を示す基層３５ａとの積層構造に変換される。
【００６７】
ダミー層３４上に位置するスピンオングラス膜３５の表層３５ｂとダミー層３４は、その低い吸収性より、水分の通過を防止するための堰として機能する。
【００６８】
このスピンオングラス膜３５上には、後述するように、スピンオングラス膜３５よりも低い吸水性を示す絶縁膜３７およびカバー膜３８（絶縁膜で構成されている）が形成される。もしダミー層３４の上部表面と絶縁膜３７との間に、吸水性の高いスピンオングラス膜３５が存在すると、このスピンオングラス膜３５が水分の通路として働く可能性が考えられる。従来では、その水分通過問題を解決するため、ダミー層３４の上部表面と絶縁膜３７との間に位置するスピンオングラス膜３５を、スピンオングラス膜３５全面をエッチングバックすることにより除去していた。その後、絶縁膜３７およびカバー膜３８をエッチングされたスピンオングラス膜３５上に形成していた。
【００６９】
本実施例においては、スピンオングラス膜３５にエッチングバックを施すことなく、この表層３５ｂ上に絶縁膜３７およびカバー膜３８を形成したものである。
【００７０】
絶縁膜３７は、例えばプラズマＣＶＤ法により、約４００nｍの厚さを有するプラズマ酸化膜で形成することができる。カバー膜３８は、従来良く知られたＣＶＤ法により形成することができ、約１０００nｍの厚さを有している。
【００７１】
この絶縁膜３７中には、図示しないが、配線の表面を露出するコンタクトホールが形成されている。このコンタクトホール内には導電部が形成されている。
【００７２】
次に、図３（ｃ）に示されているように、絶縁膜３７およびカバー膜３８の形成後、カバー膜３８の表面からフューズ３２の近傍の位置に伸びる開口部３９が選択エッチング処理により形成される。この開口部３９は、フューズ３２をレーザブローするためのレーザブローウインドウとして機能する。レーザー光によるフューズ３２のブローが容易になる。
【００７３】
前記した開口部３９の形成により、吸水性の高いスピンオングラス膜３５が該開口部３９の縁部で露出する。ダミー層３４の頂上部上に位置するスピンオングラス膜の表層３５ｂは、前記したイオン注入により吸水性が低められていることから、ダミー層３４と表層３５ｂは開口３９の縁部から半導体装置内に侵入する水分に対して堰として機能する。したがって、スピンオングラス膜にエッチングバックを施すことなく、確実に堰として機能する吸水遮断構造を形成することができる。
【００７４】
第３の実施の形態では、メモリの冗長回路に積層構造およびダミー層からなる吸水遮断構造を適用することを説明したが、本発明に係る前記吸水遮断構造は、多層配線を有する半導体チップの縁部、あるいはグリッドラインに関連して設けられる開口部等、いかなる吸水遮断構造にも適用することができる。
【００７５】
【発明の効果】
本発明は、半導体基板上にスピンオングラス膜を形成した後、このスピンオングラス膜の表層部をその下方の基層よりも緻密化した層に変換することによりスピンオングラス膜からなる積層構造を得る。そして、この積層構造を利用して、このスピンオングラス膜にコンタクトホールを形成したものである。本発明によれば、半導体基板表面を所定の開口面積で開口するコンタクトホールを容易に形成することができる。
【００７６】
よって、前記開口面積がばらつくことにより、このコンタクトホール内に形成された導電部と前記半導体基板表面との間の接触抵抗がばらつくことを防止することができ、これにより、電気特性が安定した半導体装置を得ることができる。
【００７７】
また、本発明によれば、前記積層構造を有するスピンオングラス膜とダミー層とにより外部から侵入する水分に対する堰を構成したので、比較的容易に高精度の吸水遮断構造を実現することができる。したがって、吸水による電気特性のばらつきを防止し、これにより電気特性が安定した半導体装置を比較的容易に得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の製造工程を示す図である。
【図２】本発明の第２の実施の形態における半導体装置の断面図を示す図である。
【図３】本発明の第３の実施の形態における半導体装置の製造工程を示す図である。
【図４】本発明の第３の実施の形態における半導体装置の上面図である。
【符号の説明】
１０、３０・・・半導体基板
１８、３５・・・スピンオングラス膜
１８ａ、３５ａ・・・基層
１８ｂ、３５ｂ・・・表層
【図１】
0003931016.tif 000002
【図２】
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【図３】
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【図４】
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