(57)【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体基板と、
前記主表面から前記半導体基板内に延在し、チャネル形成領域を規定するように間隔をあけて形成された第２導電型の第１と第２の高濃度不純物領域と、
前記チャネル形成領域上に第１の絶縁層を介在して形成されたフローティングゲートと、
前記フローティングゲート上に第２の絶縁層を介在して形成されたコントロールゲートと、
前記第１の高濃度不純物領域を取囲むように前記主表面から前記第１の高濃度不純物領域下にまで延在する第１導電型の不純物領域と、
前記第１の高濃度不純物領域の下方に前記第１の高濃度不純物領域および前記不純物領域と接して形成された第２導電型の第１の低濃度不純物領域とを備え、
前記第１の高濃度不純物領域における前記チャネル形成領域側の側端部は、前記第１の低濃度不純物領域における前記チャネル形成領域側の側端部よりも前記チャネル形成領域側に張り出し、
前記コントロールゲートと前記フローティングゲートの側壁を覆うように側壁絶縁層が形成され、
前記第２の高濃度不純物領域の下方に、前記第２の高濃度不純物領域に接して第２導電型の第２の低濃度不純物領域が形成され、
前記第１と第２の高濃度不純物領域の前記チャネル形成領域側の側端部は前記フローティングゲート端部下に位置し、
前記第１と第２の低濃度不純物領域の前記チャネル形成領域側の側端部は前記側壁絶縁層端部下に位置する、不揮発性半導体記憶装置。
【請求項２】
第１導電型の半導体基板の主表面上に、第１の絶縁層，フローティングゲート，第２の絶縁層およびコントロールゲートを順次積層してなる積層構造を形成する工程と、
前記積層構造をマスクとして用いて第２導電型の不純物を前記半導体基板内に選択的に注入することにより、前記主表面から前記半導体基板内に延在する第２導電型の第１と第２の高濃度不純物領域を前記積層構造の両側に形成する工程と、
前記積層構造をマスクとして用いて第１導電型の不純物を前記半導体基板内に選択的に注入することにより、前記第１の高濃度不純物領域を取囲むように前記主表面から前記第１の高濃度不純物領域の下にまで延在する第１導電型の不純物領域を形成する工程と、
前記積層構造の側壁を覆うように側壁絶縁層を形成する工程と、
前記積層構造と前記側壁絶縁層とをマスクとして用いて第２導電型の不純物を前記半導体基板内に選択的に注入することにより、前記不純物領域と接するように前記第１の高濃度不純物領域の下方に前記第１の高濃度不純物領域に接して第２導電型の第１の低濃度不純物領域を形成するとともに、前記第２の高濃度不純物領域の下方に前記第２の高濃度不純物領域に接して第２の低濃度不純物領域を形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の低濃度不純物領域の形成のための不純物は、前記第１の高濃度不純物領域の形成のための不純物と異なる種類のものであり、
前記第１の低濃度不純物領域の形成のための不純物の拡散係数は、前記第１の高濃度不純物領域の形成のための不純物の拡散係数よりも大きい、請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の低濃度不純物領域の形成のための不純物と前記第１の高濃度不純物領域の形成のための不純物の種類は同じであり、
前記第１の低濃度不純物領域の形成のための前記不純物の注入エネルギは、前記第１の高濃度不純物領域の形成のための前記不純物の注入エネルギよりも大きい、請求項２に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、書換耐性を向上させることが可能となる、不揮発性半導体記憶装置におけるメモリトランジスタの構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来から、電気的に書込および消去を行なうことが可能な不揮発性半導体記憶装置の一例としてフラッシュメモリは広く知られている。図１３は、従来のフラッシュメモリにおけるメモリトランジスタ１の構造の一例を示す断面図である。
【０００３】
図１３に示されるように、メモリトランジスタ１は、ソース（Source）／ドレイン（Drain ）となるｎ型の高濃度不純物領域３ａ，３ｂと、フローティングゲート７と、コントロールゲート９と、ｐ+ 不純物領域５とを備える。高濃度不純物領域３ａ，３ｂは、ｐ型半導体基板２の主表面２ａから半導体基板２内に延在し、その間にチャネル形成領域２ｂを挟むように間隔をあけて形成される。ｐ+ 不純物領域５は、ドレインとなる高濃度不純物領域３ａを取囲むように主表面２ａから高濃度不純物領域３ａの直下にまで延在するように形成されている。
【０００４】
フローティングゲート７は、上記のチャネル形成領域２ｂ上にトンネル絶縁層６を介在して形成される。コントロールゲート９は、フローティングゲート７上に層間絶縁層８を介在して形成される。コントロールゲート９とフローティングゲート７の側壁を覆うように側壁絶縁層１０ａ，１０ｂがそれぞれ形成される。
【０００５】
次に、上記の構造を有するフラッシュメモリにおけるデータの書込原理について説明する。なお、以下には、ＮＯＲ型フラッシュメモリの場合のデータの書込原理を説明する。
【０００６】
ＮＯＲ型フラッシュメモリでは、一般にチャネルホットエレクトロン（以下単に「ＣＨＥ」と称する）によるフローティングゲート７へのデータの書込（電子の注入）が行なわれる。このＣＨＥによる書込の原理については、C. Fiegna et. al. “Simple and Efficient modeling of EPROM writing”, IEEE Trans. Electron Devices, vol. 38, p.603, 1991などに詳しく記載されている。要約すれば、ドレイン近傍の急峻な電界で加速されたチャネル電子のうち、酸化膜のバリア高さ以上に加速された高エネルギ電子をフローティングゲートに注入するというものである。
【０００７】
上記のようなＣＨＥによる書込を行なう際には、ドレイン近傍に急峻な電界勾配を設けるため、ドレインとなるｎ+ 高濃度不純物領域３ａを取囲むようにｐ+ 不純物領域５を設けることが一般的である。このことに関しては、たとえば、K. Yoshikawa et. al.“Technology requirements for mega bit CMOS EPROMs”, IEDM Tech. Dig., p.456, 1984などに記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のｐ+ 不純物領域５を設けることに起因して、次に説明するような問題点が生じていた。
【０００９】
ここで、チャネル電流Ｉｄとゲート電流Ｉｇとによって書込（フローティングゲート７に電子を注入する動作）効率ηを、η＝Ｉｇ／Ｉｄと定義する。この場合、書込効率ηを向上させるにはドレイン（高濃度不純物領域３ａ）近傍に高電界領域を設ければよいことが定性的に容易に理解できる。すなわち、ｐ+ 不純物領域５の濃度を高めることにより書込効率ηを向上させることが可能となる。
【００１０】
しかし、ｐ+ 不純物領域５の濃度を高めることにより、下記のような不都合が生じていた。図１４は、図１３に示されるメモリトランジスタ１のドレイン（高濃度不純物領域３ａ）とその近傍とを拡大した断面図である。図１５（ａ），（ｂ）は、それぞれ図１４におけるＡ−Ａ′線とＢ−Ｂ′線とに沿う不純物の濃度分布を示す図である。
【００１１】
図１５（ａ）、（ｂ）に示されるように、ｐ+ 不純物領域の濃度は、チャネル方向（Ｂ−Ｂ′線と平行な方向）よりも基板の深さ方向（Ａ−Ａ′線と平行な方向）で高くなっていることがわかる。そのため、基板の深さ方向におけるｐ+ 不純物領域５と高濃度不純物領域３ａとの間のｐｎ接合の近傍において、特に高電界領域が形成され、図１６に示されるようにインパクトイオン化（Impact Ionization ）により多数のキャリア（電子あるいは正孔）が発生する。この傾向はｐ+ 不純物領域５の濃度を高めることによりさらに顕著なものとなると考えられる。
【００１２】
上記のようなインパクトイオン化により、図４において点線で示されるように、ドレイン（高濃度不純物領域３ａ）接合部においてリーク電流が増加する。そして、インパクトイオン化により発生した電子−正孔対の一部は、ドレイン（高濃度不純物領域３ａ）接合部での電界により、図１４に示されるｐａｔｈ（経路）３に従ってトンネル絶縁層６中に注入される。これが、いわゆるドレインアバランシェホットキャリア注入と呼ばれる現象であり、この現象により、メモリトランジスタ１の特性が劣化することはよく知られている（たとえばE. Takeda et. al. IEE Proc., 130, 144 （1983) 参照）。具体的には、図６に示されるように、書込・消去の繰返し回数（書換回数）の増加に伴い、書込後（電子をフローティングゲート７に注入した後）のメモリトランジスタ１のしきい値電圧Ｖｔｈが低下する。すなわち、フラッシュメモリの書換耐性が劣化するという問題点があった。その結果、書換回数の増加に伴い書込・消去動作後のメモリトランジスタ１のしきい値電圧Ｖｔｈの差（ΔＶｔｈ）が小さくなり、１回当りの書込・消去効率が低下していた。
【００１３】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、書込効率を低下させることなく書換耐性を向上させることが可能となる不揮発性半導体記憶装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、主表面を有する第１導電型の半導体基板と、第２導電型の第１と第２の高濃度不純物領域と、フローティングゲートと、コントロールゲートと、第１導電型の不純物領域と、第２導電型の第１の低濃度不純物領域とを備える。第１と第２の高濃度不純物領域は、上記の主表面から半導体基板内に延在し、チャネル形成領域を規定するように間隔をあけて形成される。フローティングゲートは、チャネル形成領域上に第１の絶縁層を介在して形成される。コントロールゲートは、フローティングゲート上に第２の絶縁層を介在して形成される。不純物領域は、第１の高濃度不純物領域を取囲むように主表面から第１の高濃度不純物領域下にまで延在する。第１の低濃度不純物領域は、第１の高濃度不純物領域の下方に第１の高濃度不純物領域および不純物領域と接して形成される。そして、第１の高濃度不純物領域におけるチャネル形成領域側の側端部は、第１の低濃度不純物領域におけるチャネル形成領域側の側端部よりもチャネル形成領域側に張り出す。
【００１５】
上記のコントロールゲートとフローティングゲートの側壁を覆うように側壁絶縁層が形成される。また、第２の高濃度不純物領域下方には第２の高濃度不純物領域に接して第２導電型の第２の低濃度不純物領域が形成される。そして、第１と第２の高濃度不純物領域のチャネル形成領域側の側端部はフローティングゲートの端部下に位置し、第１と第２の低濃度不純物領域のチャネル形成領域側の側端部は側壁絶縁層の端部下に位置する。
【００１６】
この発明に係る不揮発性半導体記憶装置の製造方法では、まず、第１導電型の半導体基板の主表面上に、第１の絶縁層，フローティングゲート，第２の絶縁層およびコントロールゲートを順次積層してなる積層構造を形成する。この積層構造をマスクとして用いて第２導電型の不純物を半導体基板内に選択的に注入することにより、主表面から半導体基板内に延在する第２導電型の第１と第２の高濃度不純物領域を積層構造の両側に形成する。また、積層構造をマスクとして用いて第１導電型の不純物を半導体基板内に選択的に注入することにより、第１の高濃度不純物領域を取囲むように主表面から第１の高濃度不純物領域の下にまで延在する第１導電型の不純物領域を形成する。積層構造の側壁を覆うように側壁絶縁層を形成する。積層構造と側壁絶縁層とをマスクとして用いて第２導電型の不純物を半導体基板内に選択的に注入することにより、不純物領域と接するように第１の高濃度不純物領域の下方に第１の高濃度不純物領域と接して第２導電型の第１の低濃度不純物領域を形成する。なお、上記の積層構造をマスクとして用いることには、半導体基板上に積層構造以外にマスク層を形成し、このマスク層とともに積層構造をマスクとして用いる場合も含まれる。また、第１と第２の高濃度不純物領域は、同時に形成されるものであってもよく、別工程で形成されるものであってもよい。さらに、上記の不純物領域は、第１と第２の高濃度不純物領域のいずれか一方の形成の前後のいずれに形成されるものであってもよい。
【００１７】
上記の第２の高濃度不純物領域の下方には、第２の高濃度不純物領域に接して第２導電型の第２の低濃度不純物領域が形成され、この第２の低濃度不純物領域は上記の第１の低濃度不純物領域と同時に形成される。
【００１８】
上記の第１の低濃度不純物領域の形成のための不純物は、好ましくは、第１の高濃度不純物領域の形成のための不純物と異なる種類のものであり、第１の低濃度不純物領域の形成のための不純物の拡散係数は第１の高濃度不純物領域の形成のための不純物の拡散係数よりも大きいことが好ましい。
【００１９】
上記の第１の低濃度不純物領域の形成のための不純物と上記の第１の高濃度不純物領域の形成のための不純物の種類は同じであってもよい。この場合、第１の低濃度不純物領域の形成のための不純物の注入エネルギは、第１の高濃度不純物領域の形成のための不純物の注入エネルギよりも大きいことが好ましい。
【００２０】
【発明の実施の形態】
次に、図１〜図１２を用いて、この発明の実施の形態について説明する。
【００２１】
（実施の形態１）
図１は、この発明の実施の形態１における不揮発性半導体記憶装置のメモリトランジスタ１を示す断面図である。図１に示されるように、ｐ型半導体基板２は主表面２ａを有し、この主表面２ａから半導体基板２内に延在するようにｎ型の高濃度不純物領域３ａ，３ｂが間隔をあけて形成される。なお、このｎ型高濃度不純物領域３ａ，３ｂは、ｎ型の半導体基板の主表面に形成されたｐウェル領域内に形成されるものであってもよい。
【００２２】
高濃度不純物領域３ａの直下には、この高濃度不純物領域３ａよりも低濃度のｎ型の不純物を含む低濃度不純物領域４ａが形成される。この低濃度不純物領域４ａと高濃度不純物領域３ａとを取囲むようにｐ+ 不純物領域５が形成される。このｐ+ 不純物領域５には、１×１０17ｃｍ-3程度以上の濃度のｐ型の不純物が含まれることが好ましい。このｐ+ 不純物領域５の濃度を高めることにより、フローティングゲート７への電子の注入効率、すなわち書込効率を向上させることが可能となる。
【００２３】
チャネル形成領域２ｂ上にはトンネル絶縁層６を介在してフローティングゲート７が形成され、このフローティングゲート７上にはＯＮＯ膜などからなる層間絶縁層８を介在してコントロールゲート９が形成される。コントロールゲート９とフローティングゲート７の側壁を覆うように側壁絶縁層１０ａ，１０ｂがそれぞれ形成される。
【００２４】
次に、図２〜図６を用いて、本実施の形態１におけるメモリトランジスタ１の特徴部分について詳しく説明する。
【００２５】
図２は、図１に示されるメモリトランジスタ１における高濃度不純物領域３ａのチャネル形成領域２ｂ側の側端部とその近傍とを拡大した断面図である。図２に示されるように、チャネル形成領域２ｂ側に位置する高濃度不純物領域３ａの側端部は、チャネル形成領域２ｂ側に位置する低濃度不純物領域４ａの側端部よりもチャネル形成領域２ｂ側に張り出している。そのため、チャネル方向（Ｂ１−Ｂ１′線と平行な方向）においては高濃度不純物領域３ａとｐ+ 不純物領域５とが直接接することとなり、フローティングゲート７の直下に高電界領域を設けることが可能となる。そのため、少なくとも従来例と同程度の書込効率を得ることが可能となる。
【００２６】
一方、半導体基板２の深さ方向（Ａ１−Ａ１′線と平行な方向）においては、低濃度不純物領域４ａの形成により、図３に示されるように高濃度不純物領域３ａの直下におけるｐ+ 不純物領域５の濃度を従来例よりも低減することが可能となる。それにより、高濃度不純物領域３ａとその直下のｐ+ 不純物領域５ａとの間に高電界領域が形成されることを効果的に抑制できる。それにより、高濃度不純物領域３ａ直下におけるインパクトイオン化による電子−正孔対の発生を効果的に抑制することが可能となる。図４には、ドレイン電圧Ｖｄとチャネル電流Ｉｄとの関係が示されているが、この図に示されるように、たとえば実デバイスの動作条件Ｖｄ＝４．５Ｖにおいて従来例（ｎ- 注入なし）の場合と比べ〜２桁程度リーク電流を低減できることがわかる。このことより、低濃度不純物領域４ａの形成によって上記のインパクトイオン化による電子−正孔対の発生を抑制可能なことが推察される。
【００２７】
他方、書込効率については、図５に示されるように、書込効率の低下は認められなかった。なお、図５では、約１５００Å程度の厚みの側壁絶縁層１０ａ，１０ｂを形成した後、リンイオンを約６０ｋｅＶ，１×１０14ｃｍ-2程度注入することにより低濃度不純物領域４ａを形成した場合のデータが示されている。また、ドレイン電圧Ｖｄは約４．５Ｖとし、コントロールゲート９の電圧Ｖｇは約８Ｖ程度とした。
【００２８】
以上のように、この発明に係る低濃度不純物領域４ａを形成することにより、書込効率を低下させることなく、高濃度不純物領域３ａ直下におけるインパクトイオン化による電子−正孔対の発生を効果的に抑制することが可能となる。その結果、図６に示されるように、１００００回の書換後においても書込側のメモリトランジスタ１のしきい値電圧Ｖｔｈの変動を効果的に抑制することが可能となる。すなわち、従来例よりも書換耐性を向上させることが可能となる。
【００２９】
次に、図７〜図１０を用いて、この発明に係る不揮発性半導体記憶装置のメモリトランジスタ１の形成方法について説明する。図７〜図９は、メモリトランジスタ１の形成工程における特徴的な第１工程〜第３工程を示す断面図である。図１０は、メモリトランジスタ１の形成方法の変形例における特徴的な工程を示す断面図である。
【００３０】
まず、図７に示されるように、半導体基板２の主表面２ａ上に、トンネル絶縁層６，フローティングゲート７，層間絶縁層８，コントロールゲート９を順次積層してなる積層構造を形成する。この積層構造上からソース形成領域上に延在するようにレジスト１１ａを形成する。このレジスト１１ａと積層構造とをマスクとして用いて、砒素（Ａｓ）１×１０14〜１×１０15ｃｍ-2程度を約３０〜５０ｋｅＶ程度で注入し、ボロン（Ｂ）５×１０13〜３×１０14ｃｍ-2程度を約２０〜４０ｋｅＶ程度で注入する。それにより、高濃度不純物領域３ａとｐ+ 不純物領域５とをそれぞれ形成する。なお、高濃度不純物領域３ａとｐ+ 不純物領域５とは、いずれが先に形成されてもよい。
【００３１】
上記のレジスト１１ａを除去した後、上記の積層構造上から高濃度不純物領域３ａ上に延在するようにレジスト１１ｂを形成する。このレジスト１１ｂと積層構造とをマスクとして用いて、砒素あるいはリン（Ｐ）を所定量注入する。それにより、ソースとなる高濃度不純物領域３ｂが形成される。
【００３２】
上記のレジスト１１ｂを除去した後、たとえば８５０℃〜９００℃程度の温度での熱処理を施すことにより、各拡散種が拡散して所望の接合が形成される。
【００３３】
次に、上記の積層構造を覆うように主表面２ａ上にたとえば約１５００Å程度の厚みの絶縁層を形成し、これに異方性エッチング処理を施す。それにより、図９に示されるように、コントロールゲート９とフローティングゲート７の側壁を覆うように側壁絶縁層１０ａ，１０ｂが形成される。その後、上記の積層構造の一部と側壁絶縁層１０ｂと高濃度不純物領域３ｂとを覆うようにレジスト１１ｃを形成する。このレジスト１１ｃと、上記の積層構造と、側壁絶縁層１０ａとをマスクとして用いて、リンイオンを高濃度不純物領域３ａの直下に注入する。条件は、たとえば、約４０〜約７０ｋｅＶ，５×１０13〜２×１０14ｃｍ-2程度である。それにより、高濃度不純物領域３ａ直下に低濃度不純物領域４ａが形成される。このとき、低濃度不純物領域４ａは側壁絶縁層１０ａをマスクとして用いて半導体基板２内にリンイオンが注入されることによって形成されるので、低濃度不純物領域４ａにおけるチャネル形成領域２ｂ側に位置する側端部は、高濃度不純物領域３ａにおけるチャネル形成領域２ｂ側に位置する側端部よりもチャネル形成領域２ｂから離れて配置される。また、高濃度不純物領域３ａの形成に用いた砒素よりも拡散係数の大きいリンを低濃度不純物領域４ａの形成のために用いることにより、電界緩和機能は優れたものとなる。
【００３４】
以上のようにして低濃度不純物領域４ａを形成した後、レジスト１１ｃを除去する。以上の工程を経て図１に示されるメモリトランジスタ１が形成されることとなる。
【００３５】
次に、図１０を用いて、メモリトランジスタ１の形成方法の変形例について説明する。上記の場合と同様の方法で積層構造を形成し、この積層構造上からソース形成領域上に延在するようにレジスト１１ｄを形成する。そして、このレジスト１１ｄと積層構造とをマスクとして用いて、図１０に示されるように、砒素あるいはボロンを所定のエネルギで半導体基板２内に注入する。
【００３６】
このとき、低濃度不純物領域４ａ形成のための砒素の注入エネルギを、高濃度不純物領域３ａの形成のための砒素の注入エネルギよりも高くする。それにより、高濃度不純物領域３ａのチャネル形成領域２６側の側端部近傍に位置するｐ+ 不純物領域５の濃度を低下させることなく、高濃度不純物領域３ａの直下に低濃度不純物領域４ａを形成することが可能となる。
【００３７】
（実施の形態２）
次に、図１１および図１２を用いて、この発明の実施の形態２について説明する。図１１は、この発明の実施の形態２におけるメモリトランジスタ１を示す断面図である。図１２は、図１１に示されるメモリトランジスタ１の形成工程における特徴的な工程を示す断面図である。
【００３８】
図１１に示されるように、本実施の形態２では、ソースとなる高濃度不純物領域３ｂの直下にも低濃度不純物領域４ｂが形成されている。それ以外の構造に関しては上述の実施の形態１の場合と同様である。
【００３９】
次に、上記の低濃度不純物領域４ｂの形成方法について説明する。図１２に示されるように、上述の実施の形態１の場合と同様の工程を経て側壁絶縁層１０ａ，１０ｂまでを形成する。そして、上記の積層構造と側壁絶縁層１０ａ，１０ｂとをマスクとして用いて、ソース側とドレイン側とに同時にリンイオンを注入する。注入条件に関しては、上記の実施の形態１の場合と同様である。それにより、低濃度不純物領域４ａ，４ｂを同時に形成する。
【００４０】
上記のようにソース側に低濃度不純物領域４ｂを形成することにより、図９に示されるレジスト１１ｃの形成工程を省略できる。それにより、製造コストを低減することが可能となる。また、ゲート長の縮小（短チャネル化）に伴い、図９に示されるようなドレイン側のみの開口を形成することが困難となることが考えられる。この場合には、レジスト１１ｃの形成のやり直しなど不必要な工程の増加を招くことが懸念される。しかしながら、本実施の形態２の場合のようにレジスト１１ｃの形成を省略することにより、上記のような懸念は解消される。
【００４１】
なお、上記の低濃度不純物領域４ｂを高濃度不純物領域３ｂの直下に形成したとしてもメモリトランジスタ１の特性上全く問題はない。
【００４２】
以上のようにこの発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４３】
【発明の効果】
以上説明したように、この発明に係る不揮発性半導体記憶装置では、第１の高濃度不純物領域の下方に第１の低濃度不純物領域が形成され、第１の高濃度不純物領域におけるチャネル形成領域側の側端部は第１の低濃度不純物領域におけるチャネル形成領域側の側端部よりもチャネル形成領域側に張り出している。そのため、第１の高濃度不純物領域の側端部のみが第１導電型の不純物領域と直接接することとなり、この第１の高濃度不純物領域の側端部近傍においてのみ高電界領域を形成することが可能となる。それにより、書込効果を高く維持することが可能となる。一方、上述のように第１の高濃度不純物領域の下方に第１の低濃度不純物領域が形成されているので、第１の高濃度不純物領域の下方に高電界領域が形成されるのを効果的に抑制することが可能となる。それにより、この第１の高濃度不純物領域の下方において従来例のようにインパクトイオン化により多数のキャリアが発生することを効果的に抑制することが可能となる。その結果、このキャリアが第１の絶縁層（トンネル絶縁層）に注入されることをも効果的に抑制でき、不揮発性半導体記憶装置の書換耐性を向上させることが可能となる。
【００４４】
なお、コントロールゲートとフローティングゲートの側壁を覆うように側壁絶縁層が形成された場合には、この側壁絶縁層によって、第１の低濃度不純物領域のチャネル形成領域側の側端部を第１の高濃度不純物領域のチャネル形成領域側の側端部よりもチャネル形成領域からほぼ確実に遠ざけることが可能となる。それにより、上述の効果がほぼ確実に得られる。
【００４５】
この発明に係る不揮発性半導体記憶装置の製造方法によれば、第１の絶縁層，フローティングゲート，第２の絶縁層およびコントロールゲートからなる積層構造の側壁を覆うように側壁絶縁層を形成し、この側壁絶縁層と積層構造とをマスクとして用いて第１の低濃度不純物領域を形成している。それに対し、第１の高濃度不純物領域は上記の積層構造をマスクとして用いて形成され、その際に積層構造の側壁上には側壁絶縁層は形成されない。それにより、第１の高濃度不純物領域のチャネル形成領域側の側端部が第１の低濃度不純物領域のチャネル形成領域側の側端部よりもチャネル形成領域側に張り出すように第１の高濃度不純物領域および第１の低濃度不純物領域をそれぞれ形成することが可能となる。それにより、書込効率を低下させることなく書換耐性を向上させることが可能となる不揮発性半導体記憶装置が得られる。
【００４６】
なお、第１と第２の低濃度不純物領域を同時に形成することにより、第１の高濃度不純物領域のみを露出させ第２の高濃度不純物領域を覆うマスク層を形成する必要がなくなる。それにより、プロセスを簡略化することが可能となる。また、メモリトランジスタの微細化によりチャネル長方向におけるコントロールゲートやフローティングゲートの幅が縮小された場合には上記のようなマスク層の形成が困難となることが懸念されるが、マスク層の形成自体を省略できるので、その懸念も解消され得る。
【００４７】
また、第１の低濃度不純物領域の形成のための不純物の拡散係数が第１の高濃度不純物領域の形成のための不純物の拡散係数よりも大きくなるようにそれぞれの不純物を選択した場合には、低濃度不純物領域による電界緩和効果を増大させることが可能となる。それにより、さらに効果的に書換耐性を向上させることが可能となる。
【００４８】
また、第１の低濃度不純物領域の形成のための不純物の注入エネルギを第１の高濃度不純物領域の形成のための不純物の注入エネルギよりも大きくした場合には、第１の低濃度不純物領域の形成のための不純物が第１の高濃度不純物領域におけるチャネル形成領域側の側端部近傍に注入されることを効果的に抑制することが可能となる。それにより、第１の高濃度不純物領域におけるチャネル形成領域側の側端部近傍にのみ選択的に高電界領域を形成することが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における不揮発性半導体記憶装置のメモリトランジスタを示す断面図である。
【図２】  図１におけるドレイン側に位置する高濃度不純物領域とその近傍とを拡大した断面図である。
【図３】  （ａ）は、図２におけるＡ１−Ａ１′線に沿う不純物の濃度分布を示す図である。
（ｂ）は、図２におけるＢ１−Ｂ１′線に沿う不純物の濃度分布を示す図である。
【図４】  ドレイン電圧Ｖｄとチャネル電流Ｉｄとの関係を示す図である。
【図５】  この発明に係るメモリトランジスタにおける書込時間としきい値電圧Ｖｔｈとの関係を示す図である。
【図６】  書換回数としきい値電圧Ｖｔｈとの関係を示す図である。
【図７】  図１に示されるメモリトランジスタの形成工程の特徴的な第１工程を示す断面図である。
【図８】  図１に示されるメモリトランジスタの形成工程の特徴的な第２工程を示す断面図である。
【図９】  図１に示されるメモリトランジスタの形成工程の特徴的な第３工程を示す断面図である。
【図１０】  この発明に係る不揮発性半導体記憶装置におけるメモリトランジスタの形成方法の変形例における特徴的な工程を示す断面図である。
【図１１】  この発明の実施の形態２における不揮発性半導体記憶装置のメモリトランジスタを示す断面図である。
【図１２】  図１１に示されるメモリトランジスタの形成工程の特徴的な工程を示す断面図である。
【図１３】  従来の不揮発性半導体記憶装置のメモリトランジスタを示す断面図である。
【図１４】  図１３に示されるメモリトランジスタのドレイン側の高濃度不純物領域とその近傍とを拡大した断面図である。
【図１５】  （ａ）は、図１４におけるＡ−Ａ′線に沿う不純物の濃度分布を示す図である。
（ｂ）は、図１４におけるＢ−Ｂ′線に沿う不純物の濃度分布を示す図である。
【図１６】  インパクトイオン化によりキャリアが発生する機構を説明するための図である。
【符号の説明】
１  メモリトランジスタ、２  半導体基板、２ａ  主表面、２ｂ  チャネル形成領域、３ａ，３ｂ  高濃度不純物領域、４ａ，４ｂ  低濃度不純物領域、５ｐ+ 不純物領域、６  トンネル絶縁層、７  フローティングゲート、８  層間絶縁層、９  コントロールゲート、１０ａ，１０ｂ  側壁絶縁層、１１ａ，１１ｂ，１１ｃ，１１ｄ  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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