(57)【特許請求の範囲】
【請求項１】
制御信号が非アクティブレベルからアクティブレベルとなったとき、アドレス信号に基づいてメモリセルアレイ内のワード線を選択するロウデコーダと、
前記ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチして読み出しデータとして出力するセンスアンプ部と
を備え、
前記制御信号の入力によって行われる読み出しサイクルのすべてにおいて、読み出し用ワード線で選択された記憶セルからセル情報を読み出し、書き戻し用ワード線で選択された記憶セルにセル情報を書き戻す半導体記憶装置であって、
前記ロウデコーダには、前記制御信号がアクティブレベルとなったとき、現サイクルで入力されたロウアドレス信号に基づいて読み出し用ワード線を選択し、前サイクルで読み出し用ワード線として選択されたワード線を書き戻し用ワード線として選択するワード線多重選択回路を備え、
前記センスアンプ部には、前記読み出し用ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチしてセンスアンプに出力し、書き戻し用ワード線で選択された記憶セルに前サイクルでラッチしたセル情報を書き込むレジスタを設けたことを特徴とする半導体記憶装置。
【請求項２】
前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部と、前記ワード線選択信号に基づいて対応するワード線を選択レベルあるいは非選択レベルに駆動するワード線駆動回路との間に介在させ、各ワード線毎に設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部の中間段に介在させ、該デコーダ部で生成される中間デコード信号毎に設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ワード線多重選択回路は、ロウアドレス信号の入力に基づいてワード線選択信号を生成するデコーダ部の前段に、該ロウアドレス信号の各ビット毎に設けたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記ワード線選択信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ワード線選択信号をラッチして出力するマスターレジスタと、
前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択するワード線選択信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択するワード線選択信号として出力するマルチプレクサと
を備えたことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記デコーダ部で生成される中間デコード信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記中間デコード信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用中間デコード信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用中間デコード信号として出力するマルチプレクサと
を備えたことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記ワード線多重選択回路は、
前記制御信号がアクティブレベルとなったとき、前記ロウアドレス信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ロウアドレス信号をラッチして出力するマスターレジスタと、
前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、
前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用ロウアドレス信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用ロウアドレス信号として出力するマルチプレクサと
を備えたことを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、前記制御信号の入力によって行われる読み出しサイクルのすべてにおいて、前記遅延制御信号に基づいて、前記読み出し用ワード線の選択終了後に前記書き戻し用ワード線を選択するように動作することを特徴とする請求項５乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、制御信号の入力によって行われる読み出しサイクルのすべてにおいて、読み出し用ワード線の選択に続いて、書き戻し用ワード線を重複して選択するように動作することを特徴とする請求項５記載の半導体記憶装置。
【請求項１０】
前記マルチプレクサは、遅延回路を備え、
前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、
前記マルチプレクサは、制御信号の入力によって行われる読み出しサイクルのすべてにおいて、書き戻し用ワード線の選択に続いて、読み出し用ワード線を重複して選択するように動作することを特徴とする請求項５記載の半導体記憶装置。
【請求項１１】
前記ワード線多重選択回路は、
前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するＲＳフリップフロップ回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて前記リセット信号を生成するリセット信号生成回路と
から構成し、
前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させることを特徴とする請求項２記載の半導体記憶装置。
【請求項１２】
前記ワード線多重選択回路は、
前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するＲＳフリップフロップ回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号を生成するリセット信号生成回路と、
前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号の出力に先立って、前記ＲＳフリップフロップ回路から出力されるワード線選択信号を反転させるとともに、所定時間後に再反転させるセット信号生成回路と
から構成し、
前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させることを特徴とする請求項２記載の半導体記憶装置。
【請求項１３】
前記ワード線多重選択回路には、前サイクル及び現サイクルで同一ワード線を読み出し用ワード線として選択する信号が入力されたとき、現サイクルでの読み出し用ワード線の選択を阻止するワード線一致検出回路を備えたことを特徴とする請求項２乃至１２のいずれかに記載の半導体記憶装置。
【請求項１４】
前記センスアンプ部には、
前記読み出し用ワード線で選択された記憶セルから読み出されたセル情報をラッチするとともに該ラッチデータをセンスアンプに出力するマスターレジスタと、
前記マスターレジスタから転送されたデータをラッチし、該ラッチデータを前記書き戻し用ワード線で選択された記憶セルに書き戻すスレーブレジスタと
を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項１５】
前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に基づいてビット線に読み出されたセル情報をマスターレジスタにラッチし、現サイクルの終了時にマスターレジスタのラッチデータを前記スレーブレジスタに転送し、次サイクルでスレーブレジスタのラッチデータをビット線を介して前記書き戻し用ワード線で選択された記憶セルに書き込むことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択終了に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線の選択に先立ってビット線とマスタレジスタとの接続を遮断し、次いでビット線とスレーブレジスタとを接続することを特徴とする請求項１４記載の半導体記憶装置。
【請求項１７】
前記センスアンプ部は、
前記現サイクルで読み出し用ワード線の選択に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線で選択される記憶セルにあらかじめプリチャージ電圧を書き込むことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１８】
前記センスアンプ部には、セル情報のリフレッシュ動作を行うためのリフレッシュ用レジスタを設けたことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１９】
前記リフレッシュ用レジスタは、前記スレーブレジスタで兼用したことを特徴とする請求項１４記載の半導体記憶装置。
【請求項２０】
前記多数のワード線選択回路には、リフレッシュ信号の入力に基づいて、前記多数のワード線多重選択回路の各スレーブレジスタの出力信号を他のワード線多重選択回路のマスターレジスタに入力して、前記多数のワード線多重選択回路を環状に接続する切り替え回路を設け、環状に接続されたワード線多重選択回路により前記制御信号に基づいて多数のワード線を順次選択するアドレスカウンタを構成することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に高速で書き込み及び読み出し動作を可能とするＤＲＡＭに関するものである。
【０００２】
近年、パソコンやワークステーション等、半導体デバイスを使用した電子機器の動作速度は、ますます高速化されている。このような電子機器では、メモリーデバイスとしてＤＲＡＭが使用され、ＥＤＯ（extended data out ）ＤＲＡＭや、ページモード等が使用されて動作速度の高速化が図られている。しかし、ＤＲＡＭの動作速度は電子機器を構成するＭＰＵの動作速度に追随できていないのが現状であり、ＭＰＵの信号処理速度を低下させ、ひいては電子機器の性能向上の妨げとなっている。従って、ＤＲＡＭの動作速度の高速化がますます必要となっている。
【０００３】
【従来の技術】
従来のＤＲＡＭの動作タイミングの一例を図１２に従って説明する。制御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がると、外部から入力されるロウアドレス信号Ｒ１が取り込まれ、そのロウアドレス信号Ｒ１に基づいて選択されたワード線ＷＬ１がＬレベルからＨレベルに立ち上げられる。各ワード線は、選択された記憶セルからセル情報を効率よく高速に読み出すため、あるいは選択された記憶セルにセル情報を確実にかつ高速に書き込むため、例えば３Ｖの電源Ｖccレベルより高い５Ｖの昇圧レベルまで引き上げられる。
【０００４】
すると、選択されたワード線ＷＬ１に接続された記憶セルから各ビット線対ＢＬ，バーＢＬのいずれかにセル情報が読み出され、各ビット線対ＢＬ，バーＢＬに僅かな電位差が生じる。
【０００５】
次いで、センスアンプ活性化信号ＬＥにより各ビット線対ＢＬ，バーＢＬに接続されたセンスアンプが活性化されて、当該ビット線対ＢＬ，バーＢＬの僅かな電位差が増幅され、そのセル情報が当該記憶セルに書き戻される。
【０００６】
次いで、外部から入力される制御信号ＣＡＳバーがＬレベルに立ち下がると、外部から入力されるコラムアドレス信号に基づいていずれかのビット線対ＢＬ，ＢＬバーが選択され、選択されたビット線対ＢＬ，バーＢＬのセンスアンプの出力信号がセル情報としてデータバスに出力される。
【０００７】
次いで、制御信号ＲＡＳバー，ＣＡＳバーがＨレベルに立ち上がると、当該ワード線ＷＬ１の選択動作が終了し、同ワード線ＷＬ１がＨレベルからＬレベルに立ち下がる。また、センスアンプが不活性化されるとともに、前記ビット線対ＢＬ，バーＢＬの選択が終了し、セル情報が読み出されたビット線対ＢＬ，バーＢＬの電位が中間電位にリセットされる。これで、１サイクルの読み出し動作が終了する。
【０００８】
次いで、制御信号ＲＡＳバーがＬレベルに立ち下がると、新たなロウアドレス信号Ｒ２が取り込まれて、新たなワード線ＷＬ２がＨレベルに引き上げられ、上記と同様な読み出し動作が繰り返される。
【０００９】
【発明が解決しようとする課題】
上記のようなＤＲＡＭの読み出しサイクルにおいて、前サイクルの読み出し動作が終了して制御信号ＲＡＳバーがＨレベルに立ち上がってから、次サイクルの読み出し動作を開始するために制御信号ＲＡＳバーが立ち下がるまでに、所定の待ち時間ｔ１が確保されている。
【００１０】
この待ち時間ｔ１は、前サイクルでＨレベルに引き上げられたワード線ＷＬ１を確実にＬレベルに引き下げた後に、次サイクルで選択されたワード線ＷＬ２をＨレベルに引き上げて、ワード線ＷＬ１，ＷＬ２の二重選択を防止するために確保された時間である。
【００１１】
前記待ち時間ｔ１は、１サイクルの読み出し動作に要する時間の３割程度の時間を要するため、この待ち時間ｔ１を短縮すれば、読み出し速度の高速化に大きく寄与する。しかし、現状の構成を変更することなく、待ち時間ｔ１を短縮することは困難である。
【００１２】
また、ワード線を速やかにＬレベルに引き下げるために、ワード線駆動回路の駆動能力を向上させると、電源ノイズの増大により誤動作が発生したり、昇圧電源回路の電流供給能力の不足により、ワード線の立ち上げ速度がかえって低下するという問題点がある。
【００１３】
また、ワード線電位の引き上げレベルを低くすることにより、ワード線電位をＬレベルに引き下げるために要する時間を短縮しようとすると、記憶セルへの充電電荷が減少して、セル情報のリフレッシュ周期を短縮する必要があるとともに、消費電力も増大するという問題点がある。
【００１４】
この発明の目的は、セル情報の読み出し速度を高速化し得る半導体記憶装置を提供することにある。また、消費電力を低減し得る半導体記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、ロウデコーダ２は、制御信号ＲＡＳバーが非アクティブレベルからアクティブレベルとなったとき、アドレス信号ＡＤに基づいてメモリセルアレイ５内のワード線ＷＬを選択する。センスアンプ部６は、前記ワード線ＷＬで選択された記憶セルからビット線ＢＬ，バーＢＬに読み出されたセル情報をラッチして読み出しデータＤＡ，ＤＡバーとして出力する。前記制御信号ＲＡＳバーの１サイクル中に前記ワード線で記憶セルからセル情報が読み出される。前記ロウデコーダ２には、前記制御信号ＲＡＳバーがアクティブレベルとなったとき、現サイクルで入力されたアドレス信号ＡＤに基づいて読み出し用ワード線を選択するとともに、前サイクルで読み出し用ワード線として選択されたワード線を書き戻し用ワード線として選択するワード線多重選択回路Ｃが備えられる。前記センスアンプ部６には、前記読み出し用ワード線で選択された記憶セルからビット線に読み出されたセル情報をラッチしてセンスアンプに出力し、書き戻し用ワード線で選択された記憶セルに前サイクルでラッチしたセル情報を書き込むレジスタＲが設けられる。
【００１６】
請求項２では、前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部と、前記ワード線選択信号に基づいて対応するワード線を選択レベルあるいは非選択レベルに駆動するワード線駆動回路との間に介在し、各ワード線毎に設けられる。
【００１７】
請求項３では、前記ワード線多重選択回路は、入力されたロウアドレス信号に基づいてワード線選択信号を生成するデコーダ部の中間段に介在し、該デコーダ部で生成される中間デコード信号毎に設けられる。
【００１８】
請求項４では、前記ワード線多重選択回路は、ロウアドレス信号の入力に基づいてワード線選択信号を生成するデコーダ部の前段に、該ロウアドレス信号の各ビット毎に設けられる。
【００１９】
請求項５では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記ワード線選択信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ワード線選択信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択するワード線選択信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択するワード線選択信号として出力するマルチプレクサとを備える。
【００２０】
請求項６では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記デコーダ部で生成される中間デコード信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記中間デコード信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用中間デコード信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用中間デコード信号として出力するマルチプレクサとを備える。
【００２１】
請求項７では、前記ワード線多重選択回路は、前記制御信号がアクティブレベルとなったとき、前記ロウアドレス信号を取り込んで出力し、前記制御信号が非アクティブレベルとなったとき、前記ロウアドレス信号をラッチして出力するマスターレジスタと、前記制御信号が非アクティブレベルとなったとき、前記マスターレジスタの出力信号を取り込んで出力し、前記制御信号がアクティブレベルとなったとき、前記マスターレジスタの出力信号をラッチして出力するスレーブレジスタと、前記現サイクルで、前記マスターレジスタの出力信号を、前記読み出し用ワード線を選択する多重選択用ロウアドレス信号として出力し、次サイクルで、前記スレーブレジスタの出力信号を、前記書き戻し用ワード線を選択する多重選択用ロウアドレス信号として出力するマルチプレクサとを備える。
【００２２】
請求項８では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、前記制御信号の入力により行われる読み出しサイクルのすべてにおいて、前記遅延制御信号に基づいて、前記読み出し用ワード線の選択終了後に前記書き戻し用ワード線を選択するように動作する。
【００２３】
請求項９では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、制御信号の入力により行われる読み出しサイクルのすべてにおいて、読み出し用ワード線の選択に続いて、書き戻し用ワード線を重複して選択するように動作する。
【００２４】
請求項１０では、前記マルチプレクサは、遅延回路を備え、前記遅延回路は、前記制御信号を遅延させた遅延制御信号を生成して出力し、前記マルチプレクサは、制御信号の入力により行われる読み出しサイクルのすべてにおいて、書き戻し用ワード線の選択に続いて、読み出し用ワード線を重複して選択するように動作する。
【００２５】
請求項１１では、前記ワード線多重選択回路は、前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するＲＳフリップフロップ回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて前記リセット信号を生成するリセット信号生成回路とから構成され、前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させる。
【００２６】
請求項１２では、前記ワード線多重選択回路は、前記ワード線選択信号の入力に基づいて読み出し用ワード線を選択するためのワード線選択信号を出力し、リセット信号の入力に基づいて前記ワード線選択信号の出力を停止するＲＳフリップフロップ回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号を生成するリセット信号生成回路と、前記制御信号の非アクティブレベルからアクティブレベルへの変化に基づいて、前記リセット信号の出力に先立って、前記ＲＳフリップフロップ回路から出力されるワード線選択信号を反転させるとともに、所定時間後に再反転させるセット信号生成回路とから構成され、前記リセット信号生成回路は、前記リセット信号を次サイクルで出力することにより、前記ワード線選択信号で選択された読み出し用ワード線を次サイクルで書き戻し用ワード線として動作させる。
【００２７】
請求項１３では、前記ワード線多重選択回路には、前サイクル及び現サイクルで同一ワード線を読み出し用ワード線として選択する信号が入力されたとき、現サイクルでの読み出し用ワード線の選択を阻止するワード線一致検出回路が備えられる。
【００２８】
請求項１４では、前記センスアンプ部には、前記読み出し用ワード線で選択された記憶セルから読み出されたセル情報をラッチするとともに該ラッチデータをセンスアンプに出力するマスターレジスタと、前記マスターレジスタから転送されたデータをラッチし、該ラッチデータを前記書き戻し用ワード線で選択された記憶セルに書き戻すスレーブレジスタとが備えられる。
【００２９】
請求項１５では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択に基づいてビット線に読み出されたセル情報をマスターレジスタにラッチし、現サイクルの終了時にマスターレジスタのラッチデータを前記スレーブレジスタに転送し、次サイクルでスレーブレジスタのラッチデータをビット線を介して前記書き戻し用ワード線で選択された記憶セルに書き込む。
【００３０】
請求項１６では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択終了に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線の選択に先立ってビット線とマスタレジスタとの接続を遮断し、次いでビット線とスレーブレジスタとを接続する。
【００３１】
請求項１７では、前記センスアンプ部は、前記現サイクルで読み出し用ワード線の選択に先立って書き戻し用ワード線が選択されるとき、書き戻し用ワード線で選択される記憶セルにあらかじめプリチャージ電圧を書き込む。
【００３２】
請求項１８では、前記センスアンプ部には、セル情報のリフレッシュ動作を行うためのリフレッシュ用レジスタが設けられる。
請求項１９では、前記リフレッシュ用レジスタが、前記スレーブレジスタで兼用される。。
【００３３】
請求項２０では、前記多数のワード線選択回路には、リフレッシュ信号の入力に基づいて、前記多数のワード線多重選択回路の各スレーブレジスタの出力信号を他のワード線多重選択回路のマスターレジスタに入力して、前記多数のワード線多重選択回路を環状に接続する切り替え回路が設けられ、環状に接続されたワード線多重選択回路により前記制御信号に基づいて多数のワード線を順次選択するアドレスカウンタが構成される。
【００３４】
【発明の実施の形態】
図２は、この発明を具体化したＤＲＡＭの概要を示す。外部から入力されるアドレス信号ＡＤは、入力バッファ回路及び制御回路１に入力され、そのアドレス信号ＡＤは、ロウデコーダ２及びコラムデコーダ３に入力される。
【００３５】
外部から入力される制御信号ＲＡＳバー，ＣＡＳバーは、入力バッファ回路及び制御回路１に入力され、その制御信号ＲＡＳバー，ＣＡＳバーに基づく入力バッファ回路及び制御回路１の出力信号に基づいて、ロウデコーダ２及びコラムデコーダ３が活性化される。
【００３６】
前記ロウデコーダ２は、前記アドレス信号ＡＤに基づいてワード線選択信号を生成してワード線駆動回路４に出力し、ワード線駆動回路４はワード線選択信号に基づいて、メモリセルアレイ５内のいずれか一本のワード線ＷＬをＨレベルに引き上げる。
【００３７】
前記コラムデコーダ３は、前記アドレス信号ＡＤに基づいてコラム選択信号ＣＬをセンスアンプ及びＩ／Ｏゲート６に出力する。そして、コラム選択信号ＣＬに基づいて選択される一対のビット線ＢＬ，バーＢＬと、前記ワード線駆動回路４により選択されたワード線ＷＬとにより、メモリセルアレイ５内のいずれか一つの記憶セルが選択される。
【００３８】
前記センスアンプ及びＩ／Ｏゲート６は、出力バッファ回路及び書き込み回路７に接続される。前記出力バッファ回路及び書き込み回路７には、入出力端子ＤＱが接続されるとともに、出力制御信号ＯＥバーが入力される。
【００３９】
そして、セル情報の読み出し動作時には、出力制御信号ＯＥバーにより出力バッファ回路及び書き込み回路７が読み出しモードとなり、選択された記憶セルから読み出されたセル情報がセンスアンプ及びＩ／Ｏゲート６を介して出力バッファ回路及び書き込み回路７に入力され、その出力バッファ回路及び書き込み回路７から入出力端子ＤＱに出力データが出力される。
【００４０】
また、セル情報の書き込み動作時には、出力制御信号ＯＥバーにより出力バッファ回路及び書き込み回路７が書き込みモードとなり、外部から入出力端子ＤＱに入力される書き込みデータが出力バッファ回路及び書き込み回路７及びセンスアンプ及びＩ／Ｏゲート６を介して、選択された記憶セルに書き込まれる。
【００４１】
図２に示すＤＲＡＭの基本的構成は、従来と同様であり、この発明は前記ロウデコーダ２及びセンスアンプ及びＩ／Ｏゲート６の一部を新規な構成とするものである。
（第一の実施の形態）
「第一のワード線選択方式」
図３は、前記ロウデコーダ２の出力段と前記ワード線駆動回路４との間に介在されるワード線多重選択回路Ｃ１を示す。このワード線多重選択回路Ｃ１は、遅延回路１３ａ，１３ｂを除いて、ロウデコーダ２で生成される多数のワード線選択信号ＷＬＳｉ毎にそれぞれ設けられる。従って、このワード線多重選択回路Ｃ１は、ワード線と同数設けられる。
【００４２】
前記ワード線選択信号ＷＬＳｉは、マスターレジスタ８に入力信号ＩＮとして入力され、前記制御信号ＲＡＳバーがマスターレジスタ８にクロック信号ＣＬＫとして入力される。
【００４３】
前記マスターレジスタ８は、クロック信号ＣＬＫすなわち制御信号ＲＡＳバーがＬレベルのとき、入力信号ＩＮを取り込んで出力信号ＯＵＴとして出力し、クロック信号ＣＬＫの立ち上がりに基づいて、出力信号ＯＵＴをラッチする。
【００４４】
前記マスターレジスタ８の出力信号ＯＵＴは、スレーブレジスタ９に入力信号ＩＮとして入力され、前記制御信号ＲＡＳバーがインバータ回路１０ａで反転されてクロック信号ＣＬＫとして入力される。
【００４５】
前記スレーブレジスタ９は、Ｌレベルのクロック信号ＣＬＫすなわちＨレベルの制御信号ＲＡＳバーに基づいて、入力信号ＩＮを取り込んで出力信号ＯＵＴとして出力し、クロック信号ＣＬＫの立ち上がりすなわち制御信号ＲＡＳバーの立ち下がりに基づいて出力信号ＯＵＴをラッチする。
【００４６】
前記マスターレジスタ８及びスレーブレジスタ９の出力信号ＯＵＴは、ＥＯＲ回路１１に入力される。前記ＥＯＲ回路１１はマスターレジスタ８及びスレーブレジスタ９の出力信号ＯＵＴがともにＨレベルあるいはともにＬレベルとなると、Ｌレベルの信号を出力し、それ以外ではＨレベルの信号を出力する。
【００４７】
前記マスターレジスタ８の出力信号ＯＵＴは、ＮＡＮＤ回路１２ａの一方の入力端子に入力され、そのＮＡＮＤ回路１２ａの他方の入力端子には、前記制御信号ＲＡＳバーを遅延回路１３ａで遅延させた遅延制御信号が入力される。
【００４８】
前記スレーブレジスタ９の出力信号ＯＵＴは、ＮＡＮＤ回路１２ｂの一方の入力端子に入力され、そのＮＡＮＤ回路１２ｂの他方の入力端子には、前記遅延回路１３ａの出力信号がインバータ回路１０ｂを介して入力される。
【００４９】
前記遅延回路１３ｂには前記遅延回路１３ａの出力信号が入力され、同遅延回路１３ｂは遅延回路１３ａの出力信号を遅延させた遅延制御信号を出力する。
前記ＮＡＮＤ回路１２ａ，１２ｂの出力信号は、ＮＡＮＤ回路１２ｃに入力され、そのＮＡＮＤ回路１２ｃの出力信号は、ＮＡＮＤ回路１２ｄに入力される。また、前記ＮＡＮＤ回路１２ｄには、前記ＥＯＲ回路１１の出力信号が入力される。前記ＮＡＮＤ回路１２ａ〜１２ｃによりマルチプレクサが構成される。
【００５０】
前記ＮＡＮＤ回路１２ｄの出力信号は、インバータ回路１０ｃを介してワード線選択信号ＷＬＳｏとして前記ワード線駆動回路４に出力される。そして、ワード線選択信号ＷＬＳｏがＨレベルとなると、ワード線駆動回路４により対応するワード線がＨレベルに引き上げられる。
【００５１】
前記ＥＯＲ回路１１の出力信号は、インバータ回路１０ｄを介してＮチャネルＭＯＳトランジスタＴr1のゲートに入力される。前記トランジスタＴr1のソースは、電源Ｖssに接続され、ドレインは多数のワード線多重選択回路Ｃ１に共通の信号線Ｌ１に接続される。
【００５２】
前記信号線Ｌ１は、アドレス一致信号ＡＳを出力するものであり、前記トランジスタＴr1に対し十分に小さいサイズのＰチャネルＭＯＳトランジスタＴr2を介して電源Ｖccに接続され、同トランジスタＴr2のゲートは電源Ｖssに接続されて、トランジスタＴr2は常時オンされる。
【００５３】
従って、信号線Ｌ１に接続される多数のトランジスタＴr1のうちいずれか一つがオンされると、Ｌレベルのアドレス一致信号ＡＳが出力され、多数のトランジスタＴr1がすべてオフされると、信号線ＬはＨレベルとなる。
【００５４】
前記マスターレジスタ８及びスレーブレジスタ９は同一構成であり、その具体的構成を図４に示す。
インバータ回路１０ｇには、ＰチャネルＭＯＳトランジスタＴr3を介して電源Ｖccが供給され、ＮチャネルＭＯＳトランジスタＴr4を介して電源Ｖssが供給される。
【００５５】
前記インバータ回路１０ｇには入力信号ＩＮが入力され、同インバータ回路１０ｇの出力信号は、インバータ回路１０ｈを介して出力信号ＯＵＴとして出力されるとともに、インバータ回路１０ｉに入力される。また、インバータ回路１０ｉの出力信号は、インバータ回路１０ｈに入力される。
【００５６】
前記インバータ回路１０ｉにはＰチャネルＭＯＳトランジスタＴr5を介して電源Ｖccが供給され、ＮチャネルＭＯＳトランジスタＴr6を介して電源Ｖssが供給される。
【００５７】
前記クロック信号ＣＬＫは、前記トランジスタＴr3，Ｔr6に入力されるとともに、インバータ回路１０ｊを介して前記トランジスタＴr4，Ｔr5に入力される。また、前記インバータ回路１０ｇは他のインバータ回路１０ｈ，１０ｉより負荷駆動能力が高くなるように設定される。
【００５８】
このように構成されたレジスタは、クロック信号ＣＬＫがＬレベルとなると、トランジスタＴr3，Ｔr4がオンされるとともに、トランジスタＴr5，Ｔr6がオフされる。
【００５９】
すると、インバータ回路１０ｇは活性化されるとともに、インバータ回路１０ｉは不活性状態となるため、インバータ回路１０ｈから入力信号ＩＮと同相の出力信号ＯＵＴが出力される。
【００６０】
次いで、クロック信号ＣＬＫがＨレベルとなると、トランジスタＴr3，Ｔr4がオフされるとともに、トランジスタＴr5，Ｔr6がオンされる。
すると、インバータ回路１０ｇは不活性化されるとともに、インバータ回路１０ｉは活性化されるため、インバータ回路１０ｈ，１０ｉにより出力信号ＯＵＴがラッチされる。
【００６１】
このように構成されたロウデコーダ２のワード線多重選択回路Ｃ１では、制御信号ＲＡＳバーがＬレベルとなって、入力されたアドレス信号ＡＤにより、ワード線選択信号ＷＬＳｉがＨレベルに切り換わると、マスターレジスタ８はＨレベルのワード線選択信号ＷＬＳｉを取り込んで、Ｈレベルの出力信号ＯＵＴを出力する。このとき、スレーブレジスタ９は、マスターレジスタ８の前サイクルのＬレベルの出力信号ＯＵＴをラッチして出力している。
【００６２】
すると、ＥＯＲ回路１１の出力信号はＨレベルとなり、トランジスタＴr1はオフされる。また、遅延回路１３ａの出力信号は未だＨレベルであるので、ＮＡＮＤ回路１２ａの出力信号はＬレベルとなる。また、スレーブレジスタ９の出力信号ＯＵＴはＬレベルであるので、ＮＡＮＤ回路１２ｂの出力信号はＨレベルとなる。
【００６３】
すると、ＮＡＮＤ回路１２ｃの出力信号はＨレベルとなり、遅延回路１３ｂの出力信号は未だＨレベルであるので、ＮＡＮＤ回路１２ｄの入力信号はすべてＨレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＬレベル、ワード線選択信号ＷＬＳｏはＨレベルとなる。
【００６４】
次いで、遅延回路１３ａの動作により所定の遅延時間後に同遅延回路１３ａの出力信号がＬレベルに立ち下がると、ＮＡＮＤ回路１２ａの出力信号がＨレベルとなる。
【００６５】
すると、ＮＡＮＤ回路１２ｃの入力信号がともにＨレベルとなって、ＮＡＮＤ回路１２ｃの出力信号がＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号がＨレベルとなり、ワード線選択信号ＷＬＳｏはＬレベルとなる。従って、ワード線選択信号ＷＬＳｏは制御信号ＲＡＳバーがＬレベルに立ち下がってから、遅延回路１３ａで設定される遅延時間に限りＨレベルに維持される。
【００６６】
次いで、制御信号ＲＡＳバーがＬレベルからＨレベルに立ち上がると、マスターレジスタ８はＨレベルの出力信号ＯＵＴをラッチし、スレーブレジスタ９はＨレベルの入力信号ＩＮに基づいて、Ｈレベルの出力信号ＯＵＴを出力する。
【００６７】
この状態では、ＥＯＲ回路１１の入力信号はともにＨレベルとなってそのＥＯＲ回路１１の出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベルに維持され、ワード線選択信号ＷＬＳｏはＬレベルに維持される。
【００６８】
次サイクルで、制御信号ＲＡＳバーがＬレベルとなった状態で、アドレス信号ＡＤの切り換わりにより、入力されているワード線選択信号ＷＬＳｉがＬレベルに維持されると、マスターレジスタ８はＬレベルのワード線選択信号ＷＬＳｉを取り込んで、出力信号ＯＵＴとして出力する。
【００６９】
このとき、スレーブレジスタ９は、マスターレジスタ８の前サイクルのＨレベルの出力信号ＯＵＴをラッチして出力している。
すると、ＥＯＲ回路１１の出力信号はＨレベルとなり、トランジスタＴr1はオフされる。また、遅延回路１３ａの出力信号は未だＨレベルであり、ＮＡＮＤ回路１２ａの出力信号はＨレベルとなる。また、スレーブレジスタ９の出力信号ＯＵＴはＨレベルであり、インバータ回路１０ｂの出力信号は未だＬレベルであるので、ＮＡＮＤ回路１２ｂの出力信号はＨレベルとなる。
【００７０】
すると、ＮＡＮＤ回路１２ｃの出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベルとなり、ワード線選択信号ＷＬＳｏはＬレベルに維持される。
【００７１】
次いで、遅延回路１３ａの動作により所定の遅延時間後に同遅延回路１３ａの出力信号がＬレベルに立ち下がると、マスターレジスタ８の出力信号ＯＵＴはＬレベルに維持されるので、ＮＡＮＤ回路１２ａの出力信号はＨレベルに維持される。
【００７２】
また、インバータ回路１０ｂの出力信号がＨレベルとなると、ＮＡＮＤ回路１２ｂの入力信号はともにＨレベルとなって、ＮＡＮＤ回路１２ｂの出力信号はＬレベルとなる。
【００７３】
すると、ＮＡＮＤ回路１２ｃの出力信号はＨレベルとなって、ＮＡＮＤ回路１２ｄの入力信号はすべてＨレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＬレベルとなる。この結果、ワード線選択信号ＷＬＳｏはＨレベルに立ち上がる。
【００７４】
次いで、遅延回路１３ｂの出力信号がＬレベルに立ち下がると、ＮＡＮＤ回路１２ｄの出力信号がＨレベルとなり、ワード線選択信号ＷＬＳｏはＬレベルとなる。このワード線選択信号ＷＬＳｏのＬレベルへの立ち下がりは、当該サイクルでの制御信号ＲＡＳバーの立ち上がりに先立つように設定される。
【００７５】
また、前サイクル及び現サイクルでワード線選択信号ＷＬＳｉがともにＬレベルで対応するワード線が選択されないときは、制御信号ＲＡＳバーの立ち下がりに基づいて、マスターレジスタ８及びスレーブレジスタ９の出力信号ＯＵＴはともにＬレベルとなる。
【００７６】
すると、ＥＯＲ回路１１の出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベルとなるため、ワード線選択信号ＷＬＳｏはＬレベルに維持される。従って、当該ワード線は選択されない。また、トランジスタＴr1はオンされて、アドレス一致信号ＡＳはＬレベルとなる。
【００７７】
また、前サイクル及び現サイクルで同一ロウアドレス信号が入力されて、ワード線選択信号ＷＬＳｉがともにＨレベルとなったときは、制御信号ＲＡＳバーの立ち下がりに基づいて、マスターレジスタ８及びスレーブレジスタ９の出力信号ＯＵＴはともにＨレベルとなる。
【００７８】
すると、ＥＯＲ回路１１の出力信号はＬレベルとなり、ＮＡＮＤ回路１２ｄの出力信号はＨレベルとなるため、ワード線選択信号ＷＬＳｏはＬレベルに維持される。従って、当該ワード線は選択されない。また、トランジスタＴr1はオンされて、アドレス一致信号ＡＳはＬレベルとなる。
上記のようなワード線多重選択回路Ｃ１の動作により、このワード線多重選択回路Ｃ１を備えたロウデコーダ２及びワード線駆動回路４では、図７に示すように、制御信号ＲＡＳバーの立ち下がりから遅延回路１３ａで設定された所定時間に限り、選択されたワード線ＷＬ１をＨレベルに維持し、次サイクルでは、制御信号ＲＡＳバーの立ち下がりから遅延回路１３ａで設定された所定時間経過した後、ワード線ＷＬ１をＨレベルに立ち上げ、さらに遅延回路１３ｂで設定された所定時間経過後に、当該ワード線ＷＬ１をＬレベルに立ち下げるように動作する。
【００７９】
前記センスアンプ及びＩ／Ｏゲート６を構成するレジスタ部の一対のビット線当たりの具体的構成を図５に示す。前記レジスタ部は、主にリフレッシュ用レジスタ１６と、マスターレジスタ２０と、スレーブレジスタ２２と、ビット線ＢＬ，バーＢＬと各レジスタ１６，２０，２２とを接続する転送ゲート１５ａ，１５ｂ，１９ａ，１９ｂ，２１ａ，２１ｂとから構成される。
【００８０】
前記ビット線ＢＬ，バーＢＬは、前記転送ゲート１５ａ，１５ｂを介してリフレッシュ用レジスタ１６に接続される。
前記転送ゲート１５ａ，１５ｂは、前記アドレス一致信号ＡＳの反転信号ＡＳバーと、リフレッシュ信号ＲＦと活性化信号Ｓ１とに基づいて制御される。すなわち、アドレス一致信号ＡＳバーは、ＡＮＤ回路１７ａに入力され、リフレッシュ信号ＲＦはインバータ回路１８ａを介してＡＮＤ回路１７ａに入力される。
【００８１】
前記ＡＮＤ回路１７ａの出力信号は、インバータ回路１８ｂを介してＡＮＤ回路１７ｂに入力され、そのＡＮＤ回路１７ｂには活性化信号Ｓ１が入力される。
前記ＡＮＤ回路１７ｂの出力信号は、前記転送ゲート１５ａ，１５ｂのＮチャネル側ゲートに入力されるとともに、インバータ回路１８ｃを介して、転送ゲート１５ａ，１５ｂのＰチャネル側ゲートに入力される。従って、前記ＡＮＤ回路１７ｂの出力信号がＨレベルとなれば、転送ゲート１５ａ，１５ｂが導通し、ＡＮＤ回路１７ｂの出力信号がＬレベルとなれば、転送ゲート１５ａ，１５ｂが不導通となる。
【００８２】
前記リフレッシュ用レジスタ１６は、通常のセンスアンプとして使用されるＣＭＯＳ構成のラッチ回路であり、ＰチャネルＭＯＳトランジスタＴr7を介して電源Ｖccに接続され、ＮチャネルＭＯＳトランジスタＴr8を介して電源Ｖssに接続される。そして、活性化信号Ｓ２が前記トランジスタＴr8のゲートに入力されるとともに、インバータ回路１８ｄを介して前記トランジスタＴr7のゲートに入力される。
【００８３】
従って、活性化信号Ｓ２がＨレベルとなれば、トランジスタＴr7，Ｔr8がオンされて、リフレッシュ用レジスタ１６が活性化され、ビット線ＢＬ，バーＢＬの微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に拡大される。また、活性化信号Ｓ２がＬレベルとなれば、トランジスタＴr7，Ｔr8がオフされて、リフレッシュ用レジスタ１６が不活性化される。
【００８４】
前記ビット線ＢＬ，バーＢＬは、前記転送ゲート１５ａ，１５ｂ及び転送ゲート１９ａ，１９ｂを介してマスターレジスタ２０に接続される。前記転送ゲート１９ａ，１９ｂは、活性化信号Ｓ３がＮチャネル側ゲートに入力されるとともに、インバータ回路１８ｅを介してＰチャネル側ゲートに入力される。従って、活性化信号Ｓ３がＨレベルとなると、転送ゲート１９ａ，１９ｂが導通し、活性化信号Ｓ３がＬレベルとなると、転送ゲート１９ａ，１９ｂが不導通となる。
【００８５】
前記マスターレジスタ２０は、前記リフレッシュ用レジスタ１６と同一構成であり、ＰチャネルＭＯＳトランジスタＴr9を介して電源Ｖccに接続され、ＮチャネルＭＯＳトランジスタＴr10 を介して電源Ｖssに接続される。そして、活性化信号Ｓ４が前記トランジスタＴr10 のゲートに入力されるとともに、インバータ回路１８ｆを介して前記トランジスタＴr9のゲートに入力される。
【００８６】
従って、活性化信号Ｓ４がＨレベルとなれば、トランジスタＴr9，Ｔr10 がオンされて、マスターレジスタ２０が活性化され、ビット線ＢＬ，バーＢＬの微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に拡大されて、出力信号ＤＭ，バーＤＭとして出力される。また、活性化信号Ｓ４がＬレベルとなれば、トランジスタＴr10 ，Ｔr9がオフされて、マスターレジスタ２０が不活性化される。
【００８７】
前記ビット線ＢＬ，バーＢＬは、前記転送ゲート１５ａ，１５ｂ及び転送ゲート２１ａ，２１ｂを介してスレーブレジスタ２２に接続される。前記転送ゲート２１ａ，２１ｂは、ＯＲ回路２３の出力信号がＮチャネル側ゲートに入力されるとともに、インバータ回路１８ｇを介してＰチャネル側ゲートに入力される。前記ＯＲ回路２３には、活性化信号Ｓ５，Ｓ６が入力される。前記活性化信号Ｓ６は、前記ＡＮＤ回路１７ａの出力信号である。
【００８８】
従って、活性化信号Ｓ５，Ｓ６の少なくともいずれかがＨレベルとなると、転送ゲート２１ａ，２１ｂが導通し、活性化信号Ｓ５，Ｓ６がともにＬレベルとなると、転送ゲート２１ａ，２１ｂが不導通となる。
【００８９】
前記スレーブレジスタ２２は、前記マスターレジスタ２０と同一構成であり、ＰチャネルＭＯＳトランジスタＴr11 を介して電源Ｖccに接続され、ＮチャネルＭＯＳトランジスタＴr12 を介して電源Ｖssに接続される。そして、活性化信号Ｓ７が前記トランジスタＴr12 のゲートに入力されるとともに、インバータ回路１８ｈを介して前記トランジスタＴr11 のゲートに入力される。
【００９０】
従って、活性化信号Ｓ７がＨレベルとなれば、トランジスタＴr11 ，Ｔr12 がオンされて、スレーブレジスタ２２が活性化され、ビット線ＢＬ，バーＢＬの微少な電位差がほぼ電源Ｖccと電源Ｖssの電位差に拡大されて、出力信号ＤＲ，バーＤＲとして出力される。また、活性化信号Ｓ７がＬレベルとなれば、トランジスタＴr11 ，Ｔr12 がオフされて、スレーブレジスタ２２が不活性化される。
【００９１】
前記マスターレジスタ２０の出力信号ＤＭ，バーＤＭは、それぞれ転送ゲート２６を介してセンスアンプ２５に入力され、そのセンスアンプ２５から読み出しデータＤＡ，ＤＡバーが出力される。
【００９２】
前記ビット線ＢＬ，バーＢＬには、同ビット線ＢＬ，バーＢＬを電源Ｖccと電源Ｖssとの中間電位ＶP にプリチャージするプリチャージ回路２４が接続される。
【００９３】
前記プリチャージ回路２４は、プリチャージ電源ＶP とビット線ＢＬ，バーＢＬとを二つのＰチャネルＭＯＳトランジスタと、３つのＮチャネルＭＯＳトランジスタとで接続し、ビット線ＢＬ，バーＢＬをＰチャネルＭＯＳトランジスタを介して接続している。
【００９４】
そして、イコライズ信号ＥＱがＮチャネルＭＯＳトランジスタのゲートに入力されるとともに、インバータ回路１８ｉを介してＰチャネルＭＯＳトランジスタのゲートに入力される。
【００９５】
従って、イコライズ信号ＥＱがＨレベルとなると、各トランジスタがオンされて、ビット線ＢＬ，バーＢＬが中間電位ＶP にプリチャージされる。また、イコライズ信号ＥＱがＬレベルとなれば、各トランジスタはオフされて、プリチャージ回路２４は不活性化される。
【００９６】
上記のように構成されたレジスタ部を制御するイコライズ信号ＥＱ及び活性化信号Ｓ１〜Ｓ７は、制御信号ＲＡＳバーに基づいて、パルス信号生成回路により生成される。
【００９７】
前記イコライズ信号ＥＱは、通常の書き込み及び読み出しサイクルで、制御信号ＲＡＳバーが一定サイクルで立ち下がり及び立ち下がりを繰り返す場合には、制御信号ＲＡＳバーの立ち下がりに基づいて、制御信号ＲＡＳバーがＬレベルとなっている範囲内で、一定時間Ｌレベルとなる信号として生成される。
【００９８】
また、制御信号ＲＡＳバーが一定時間以上変化しないとき、リフレッシュタイマー回路から出力される前記リフレッシュ信号ＲＦに基づいてリフレッシュモードとなると、イコライズ信号ＥＱは一定周期でＬレベルとなる。
【００９９】
前記活性化信号Ｓ１は、制御信号ＲＡＳバーの立ち下がりに基づいて、一定時間Ｈレベルとなる信号として生成される。また、リフレッシュサイクルでは前記イコライザ信号ＥＱに同期して一定周期でＨレベルとなる。
【０１００】
前記活性化信号Ｓ２は、リフレッシュサイクルにおいて、前記活性化信号Ｓ１に同期してＨレベルとなる信号として生成される。
前記活性化信号Ｓ３は、制御信号ＲＡＳバーの立ち下がりに基づいて一定時間Ｈレベルとなり、制御信号ＲＡＳバーの立ち上がりに基づいて立ち下がる信号として生成される。
【０１０１】
前記活性化信号Ｓ４は、制御信号ＲＡＳバーの立ち下がりから所定時間後に立ち上がり、制御信号ＲＡＳバーの立ち上がりに基づいて立ち下がる信号として生成される。
【０１０２】
前記活性化信号Ｓ５は、制御信号ＲＡＳバーの立ち下がりから所定時間後に立ち上がり、制御信号ＲＡＳバーの立ち上がりに基づいて立ち下がる信号として生成される。
【０１０３】
前記活性化信号Ｓ６は、前記ＡＮＤ回路１７ａの出力信号である。前記活性化信号Ｓ７は、前記制御信号ＲＡＳバーの立ち下がりから所定時間後に立ち下がり、制御信号ＲＡＳバーの立ち上がりに基づいて立ち上がる信号として生成される。また、活性化信号Ｓ７は、リフレッシュサイクルではＬレベルに維持される。
【０１０４】
上記のようなレジスタ部では、制御信号ＲＡＳバーがＨレベルの状態では、イコライズ信号ＥＱがＨレベルに維持されて、プリチャージ回路２４が活性化される。このとき、転送ゲート１５ａ，１５ｂ，１９ａ，１９ｂ，２１ａ，２１ｂは不導通となるため、転送ゲート１５ａ，１５ｂと同１９ａ，１９ｂ間のビット線ＢＬ，バーＢＬが中間電位ＶP にプリチャージされる。また、活性化信号Ｓ７はＨレベルであるので、スレーブレジスタ２２は活性化状態に維持され、前サイクルで選択された記憶セルから読み出されたセル情報がラッチされている。
【０１０５】
制御信号ＲＡＳバーがＬレベルに立ち下がると、活性化信号Ｓ１がＨレベルとなって、ＡＮＤ回路１７ｂの出力信号がＨレベルとなり、転送ゲート１５ａ，１５ｂが導通する。すると、ビット線ＢＬ，バーＢＬが中間電位ＶP にプリチャージされる。
【０１０６】
同時に、活性化信号Ｓ３がＨレベルとなって、転送ゲート１９ａ，１９ｂが導通して、マスターレジスタ２０がビット線ＢＬ，バーＢＬに接続され、イコライズ信号ＥＱがＬレベルとなって、イコライザ回路２４が不活性化される。
【０１０７】
次いで、ビット線ＢＬ，バーＢＬには選択された記憶セルからセル情報が読み出される。このとき、活性化信号Ｓ２はＬレベルに維持されるので、リフレッシュ用レジスタ１６は不活性状態に維持される。
【０１０８】
次いで、活性化信号Ｓ４がＨレベルとなって、マスターレジスタ２０が活性化され、ビット線ＢＬ，バーＢＬの微少な電位差を増幅する。次いで活性化信号Ｓ３がＬレベルとなって転送ゲート１９ａ，１９ｂが不導通となり、マスターレジスタ２０がビット線ＢＬ，バーＢＬから切り離される。
【０１０９】
次いで、活性化信号Ｓ５がＨレベルとなって、転送ゲート２１ａ，２１ｂが同通し、スレーブレジスタ２２に格納されている前サイクルの読み出しデータＤＲ，バーＤＲがビット線ＢＬ，バーＢＬに出力される。
【０１１０】
次いで、活性化信号Ｓ１がＬレベルとなって転送ゲート１５ａ，１５ｂが不導通となる。
【０１１１】
次いで、活性化信号Ｓ７がＬレベルとなって、スレーブレジスタ２２が不活性化され、活性化信号Ｓ３がＨレベルとなって、転送ゲート１９ａ，１９ｂが導通する。
【０１１２】
次いで、制御信号ＲＡＳバーがＨレベルに立ち上がると、活性化信号Ｓ７がＨレベルとなるとともに、活性化信号Ｓ３，Ｓ４，Ｓ５がＬレベルとなり、現サイクルで読み出されて、マスターレジスタ２０にラッチされているデータＤＭ，ＤＭバーがスレーブレジスタ２２に書き込まれて、読み出し動作時における１サイクルの動作が終了する。
【０１１３】
リフレッシュサイクルでは、リフレッシュ信号ＲＦがＬレベルとなるため、ＡＮＤ回路１７ａの出力信号はＬレベルとなり、インバータ回路１８ｂの出力信号はＨレベルとなる。
【０１１４】
活性化信号Ｓ１は、一定周期でＨレベルとなるため、転送ゲート１５ａ，１５ｂが一定周期で導通する。
イコライズ信号ＥＱは活性化信号Ｓ１の立ち上がり後にＬレベルに立ち下がるため、活性化信号Ｓ１の立ち上がりに基づいてビット線ＢＬ，バーＢＬが中間電位ＶP にプリチャージされる。
【０１１５】
イコライズ信号ＥＱがＬレベルに立ち下がった後、ビット線ＢＬ，バーＢＬには選択された記憶セルからセル情報が読み出される。次いで、活性化信号Ｓ１がＨレベルにある状態で、活性化信号Ｓ２がＨレベルとなる。すると、リフレッシュ用レジスタ１６が活性化され、ビット線ＢＬ，バーＢＬに読み出されたセル情報が増幅されて、記憶セルに書き戻される。
【０１１６】
次いで、活性化信号Ｓ１が立ち下がって転送ゲート１５ａ，１５ｂが不導通となり、イコライズ信号ＥＱがＨレベルとなってプリチャージ回路２４が活性化される。このような動作の繰り返しによりリフレッシュ動作が行なわれる。
【０１１７】
また、読み出し動作時において、前サイクルと現サイクルのロウアドレスが同一アドレスである場合には、前記ロウデコーダ２のワード線多重選択回路Ｃ１から出力されるアドレス一致信号ＡＳバーがＨレベルとなる。
【０１１８】
すると、活性化信号Ｓ１は制御信号ＲＡＳバーの立ち下がりに基づいて立ち上がった後、程なくＬレベルに立ち下がって、転送ゲート１５ａ，１５ｂが不導通となる。
【０１１９】
また、活性化信号Ｓ１の立ち下がりと同時に活性化信号Ｓ５が立ち上がって、スレーブレジスタ２２とマスターレジスタ２０の格納データが共通化される。
次に、上記のように構成されたＤＲＡＭの動作を図７に従って説明する。
【０１２０】
制御信号ＲＡＳバーがＬレベルに立ち下がると、前記ロウデコーダ２により外部から入力されるロウアドレス信号Ｒ１に対応するワード線ＷＬ１が選択されてＨレベルに引き上げられる。次いで、前記ロウデコーダ２のワード線多重選択回路Ｃ１の動作により、遅延回路１３ａで設定された所定時間後にワード線ＷＬ１がＬレベルに立ち下がり、前サイクルで選択されていたワード線ＷＬ２が選択されて、Ｈレベルに立ち上がる。
【０１２１】
このとき、センスアンプ部ではワード線ＷＬ１に接続された記憶セルからビット線ＢＬ，バーＢＬに読み出された読み出しデータＲＤがマスターレジスタ２０にラッチされ、次いでマスターレジスタ２０がビット線ＢＬ，バーＢＬから切り離される。
【０１２２】
次いで、スレーブレジスタ２２がビット線ＢＬ，バーＢＬに接続されて、前サイクルで読み出されスレーブレジスタ２２でラッチされている書き戻しデータＷＤがビット線ＢＬ，バーＢＬに出力される。このとき、ワード線多重選択回路Ｃ１により前サイクルで選択されたワード線ＷＬ２が選択されているので、書き戻しデータＷＤは当該データを読み出した記憶セルに書き戻されることになる。
【０１２３】
ワード線ＷＬ１が選択される頃、コラムアドレス信号に基づいて選択されるコラムにおいて、マスターレジスタ２０とセンスアンプ２５との間の転送ゲート２６が活性化信号Ｓ８により導通する。
【０１２４】
ビット線ＢＬ，バーＢＬにワード線ＷＬ１で選択された記憶セルから読み出しデータＲＤが読み出され、マスターレジスタ２０から当該読み出しデータＲＤを増幅した出力信号ＤＭ，バーＤＭが出力されはじめると、センスアンプ２５が活性化信号Ｓ９により活性化され、マスターレジスタ２０の出力信号ＤＭ，バーＤＭを増幅し、かつラッチして出力する。活性化信号Ｓ９の立ち上がりから程なく活性化信号Ｓ８がＬレベルに立ち下がり、マスターレジスタ２０とセンスアンプ２５とが切り離される。
【０１２５】
次いで、ワード線ＷＬ１が立ち下がり、制御信号ＲＡＳバーがＨレベルに立ち上がると、マスターレジスタ２０にラッチされた読み出しデータＲＤが、スレーブレジスタ２２に書き戻しデータＷＤとして書き込まれる。
【０１２６】
次サイクルにおいて、ロウアドレス信号Ｒ２に基づいて、例えばワード線ＷＬ２が選択されると、ワード線ＷＬ２に接続された記憶セルからビット線ＢＬ，バーＢＬに読み出された読み出しデータＲＤがマスターレジスタ２０にラッチされるとともに、センスアンプから出力される。次いで、前サイクルで選択されたワード線ＷＬ１が選択されて、スレーブレジスタ２２に格納されている書き戻しデータＷＤが前サイクルで選択された記憶セルに書き戻される。
【０１２７】
そして、制御信号ＲＡＳバーの立ち上がりに基づいて、次サイクルで読み出されてマスターレジスタ２０に格納されている読み出しデータＲＤがスレーブレジスタ２２に格納される。このような動作の繰り返しにより、セル情報の読み出し動作が繰り返される。
【０１２８】
リフレッシュ動作時には、ワード線の選択に呼応して、活性化信号Ｓ１，Ｓ２により動作する転送ゲート１５ａ，１５ｂ及びリフレッシュ用レジスタ１６の動作により、セル情報のリフレッシュ動作が行なわれる。
【０１２９】
上記のように構成されたＤＲＡＭでは、次に示す作用効果を得ることができる。
（１）読み出し動作時において、制御信号ＲＡＳバーの立ち下がりから次の立ち下がりまでの１サイクルに、現サイクルで入力されたロウアドレス信号に基づいて読み出し用ワード線が選択され、前サイクルでロウアドレス信号に基づいて選択されたワード線が書き戻し用ワード線として選択される。前サイクルと現サイクルで入力されたロウアドレス信号が異なるアドレスであれば、異なる２本のワード線が読み出し用ワード線及び書き戻し用ワード線として順次選択される。
（２）読み出し用ワード線の選択に基づいて読み出された読み出しデータＲＤは、マスターレジスタ２０に格納され、そのマスターレジスタ２０の出力信号ＤＭ，バーＤＭに基づいてセンスアンプが動作する。従って、ビット線ＢＬ，バーＢＬ及び同ビット線ＢＬ，バーＢＬに多数接続される記憶セルとセンスアンプとが切り離され、マスターレジスタ２０のラッチデータに基づいてセンスアンプが動作するので、センスアンプの負荷を軽減することができる。
（３）書き戻し用ワード線の選択では、前サイクルでの読み出し用ワード線が選択され、前サイクルで読み出されてスレーブレジスタ２２に格納されている書き戻しデータＷＤが当該記憶セルに書き戻される。このとき、スレーブレジスタ２２により当該記憶セルへの書き戻し動作が行なわれるので、センスアンプにはセル情報の書き戻しに必要な負荷駆動能力を備える必要がない。従って、センスアンプの負荷を軽減することができる。
（４）センスアンプの負荷を軽減することができることから、センスアンプを負荷駆動能力の小さなものとすることができる。従って、センスアンプを構成するトランジスタのサイズを縮小して回路面積を縮小することができる。また、負荷駆動能力の小さいセンスアンプは、入力感度の高いセンスアンプとすることができるので、セル情報の読み出し速度を向上させることができる。
（５）読み出し用ワード線及び書き戻し用ワード線を、短い時間幅でＨレベルとしても、マスターレジスタ２０でのセル情報のラッチ及びスレーブレジスタ２２によるセル情報の書き戻しが十分に可能である。そして、書き戻し用ワード線は制御信号ＲＡＳバーの立ち上がりに先立ってＬレベルに引き下げられる。従って、制御信号ＲＡＳバーがＨレベルに維持される非アクティブ時間を短縮することができる。この実施の形態では、図７に示す非アクティブ時間のうち時間ｔ２を短縮することができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
（６）前サイクルと現サイクルとで同一のワード線が読み出し用ワード線として選択される場合には、ロウデコーダ２のワード線多重選択回路Ｃ１で生成されるアドレス一致信号ＡＳにより、スレーブレジスタ２２の書き戻しデータがマスターレジスタ２０に書き込まれる。従って、現サイクルの読み出し用ワード線の選択が不要となる。また、現サイクルでのセル情報の書き戻し動作と次サイクルでのセル情報の書き戻し動作とは、同一記憶セルに対する同一のセル情報の書き戻し動作となるため、現サイクルでのセル情報の書き戻し動作は不要となる。従って、現サイクルでの書き戻しワード線の選択が不要となる。
【０１３０】
ロウデコーダ２のワード線多重選択回路Ｃ１の動作により、前サイクルと現サイクルとで同一のワード線が選択される場合には、現サイクルの読み出し用及び書き込み用ワード線の選択が停止される。従って、余分なワード線の選択動作を省略することができるので、消費電力を低減することができる。また、余分なワード線の選択動作を省略することができることから、記憶セルへの昇圧レベルの印加時間を短縮することができるので、記憶セルの劣化を防止することができる。
（７）１サイクルで２本のワード線ＷＬ１，ＷＬ２が選択され、各ワード線ＷＬ１，ＷＬ２を昇圧レベルに維持する時間を短縮することができる。従って、記憶セルへの昇圧レベルの印加時間を短縮することができるので、記憶セルの劣化を防止することができる。
（８）各サイクルにおいて、読み出し用ワード線は、記憶セルからセル情報を読み出すために選択されるため、図７に点線で示すように、電源Ｖccより高い昇圧レベルではなく、通常の電源Ｖccレベルまで引き上げるようにしてもよい。このようにすれば、読み出し用ワード線の立ち上げ及び立ち下げを高速に行うことができるので、動作速度を高速化することができる。また、ワード線引き上げレベルを抑制することにより、消費電力を低減することができるとともに、記憶セルの劣化を防止することができる。
【０１３１】
「第二のワード線選択方式」
上記第一の実施の形態では、図１３に示すタイミングでワード線を選択して、読み出し動作を行うことができる。
【０１３２】
すなわち、図１３に示す動作タイミングでは、各読み出しサイクルにおいて１回目に選択される読み出し用ワード線ＷＬ１がＨレベルに立ち上がって、読み出された読み出しデータＲＤがマスターレジスタ２０に格納された後、マスターレジスタ２０とビット線ＢＬ，バーＢＬとの切り離しと、それに続くスレーブレジスタ２２とビット線ＢＬ，バーＢＬとの接続のタイミングを、前記第一のワード線選択方式より早くしたものである。
【０１３３】
このような動作により、２回目に選択される書き戻し用ワード線ＷＬ２のＨレベルへの立ち上がりに先立って、ビット線ＢＬ，バーＢＬにスレーブレジスタ２２に格納されている書き戻しデータＷＤが出力されるので、ワード線ＷＬ２が選択されたとき、ビット線ＢＬ，バーＢＬから選択された記憶セルに直ちに書き戻しデータＷＤを書き戻すことができる。
【０１３４】
そして、書き戻し用ワード線ＷＬ２をＨレベルに維持する時間をさらに短縮することも可能となり、書き戻し用ワード線ＷＬ２を立ち下げるタイミングを前記第一のワード線選択方式よりさらに早めることができる。
【０１３５】
従って、制御信号ＲＡＳバーがＨレベルとなる非アクティブ時間のうち短縮可能な時間ｔ３を前記第一のワード線選択方式より長くすることができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
【０１３６】
「第三のワード線選択方式」
上記第一の実施の形態では、図１４に示すタイミングでワード線を選択して、読み出し動作を行うことができる。
【０１３７】
すなわち、図１４に示す動作タイミングでは、１回目に選択される読み出し用ワード線ＷＬ１がＨレベルからＬレベルに立ち下がり始めるとき、２回目に選択される書き戻し用ワード線ＷＬ２が立ち上げられる。
【０１３８】
このようなワード線の選択タイミングは、前記遅延回路１３ａを二つに分割し、一方の遅延回路で，ワード線ＷＬ１の立ち下がりを制御し、他方の遅延回路でワード線ＷＬ２の立ち上がりを制御する。
【０１３９】
このような動作により、読み出し用ワード線ＷＬ１及び書き戻し用ワード線ＷＬ２が一時的に二重選択状態となり、読み出し用ワード線ＷＬ１で選択された記憶セルにも書き戻し用ワード線ＷＬ２で選択された記憶セルに書き戻される書き戻しデータＷＤが書き込まれる状態となって、読み出し用ワード線ＷＬ１で選択された記憶セルのセル情報が破壊される。
【０１４０】
しかし、読み出し用ワード線ＷＬ１で選択された記憶セルでは、基本的にセル情報の読み出し動作時にセル情報がほぼ破壊されるとともに、次サイクルでスレーブレジスタ２２によりセル情報の書き戻し動作が行なわれるので、セル情報が完全に破壊されても何ら問題はない。
【０１４１】
すると、このワード線選択方式では、１サイクルで選択されるワード線ＷＬ１，ＷＬ２を一時的に二重選択とすることにより、２回目に選択される書き戻し用ワード線ＷＬ２の選択タイミングを早めることができ、書き戻し用ワード線ＷＬ２の立ち下がりのタイミングを早めることができる。
【０１４２】
従って、制御信号ＲＡＳバーがＨレベルとなる非アクティブ時間のうち短縮可能な時間ｔ４を前記第二のワード線選択方式より長くすることができる。この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
（第二の実施の形態）
「第四のワード線選択方式」
この実施の形態は、前記第一の実施の形態のワード線多重選択回路に換えて、図８に示すワード線多重選択回路Ｃ２を使用するものであり、レジスタ部は前記第一の実施の形態と同一である。
【０１４３】
図８において、マスターレジスタ３１及びスレーブレジスタ３２は、前記第一の実施の形態のマスターレジスタ８及びスレーブレジスタ９と同一構成である。
前記マスターレジスタ３１にワード線選択信号ＷＬＳｉが入力信号ＩＮとして入力され、そのマスターレジスタ３１の出力信号ＯＵＴがスレーブレジスタ３２に入力信号ＩＮとして入力される。
【０１４４】
前記制御信号ＲＡＳバーが前記マスターレジスタ３１にクロック信号ＣＬＫとして入力され、インバータ回路３４ａで反転されて前記スレーブレジスタ３２にクロック信号ＣＬＫとして入力される。
【０１４５】
前記マスターレジスタ３１及びスレーブレジスタ３２の出力信号ＯＵＴは、ＥＯＲ回路３５に入力され、そのＥＯＲ回路３５の出力信号はインバータ回路３４ｂを介してトランジスタＴr1のゲートに入力される。前記トランジスタＴr1、信号線Ｌ１及びトランジスタＴr2は前記第一の実施の形態と同様であり、トランジスタＴr1がオンされると、Ｌレベルのアドレス一致信号ＡＳが出力される。
【０１４６】
前記制御信号ＲＡＳバーは遅延回路３３ａに入力され、その遅延回路３３ａの出力信号は、遅延回路３３ｂに入力される。前記遅延回路３３ａは、制御信号ＲＡＳバーを所定時間遅延させて出力し、前記遅延回路３３ｂは前記遅延回路３３ａの出力信号を遅延させて出力する。
【０１４７】
前記ＥＯＲ回路３５の出力信号は、ＮＡＮＤ回路３６ａの一方の入力端子に入力され、そのＮＡＮＤ回路３６ａの他方の入力端子には、前記マスターレジスタ３１の出力信号ＯＵＴが入力される。
【０１４８】
前記ＮＡＮＤ回路３６ａの出力信号は、インバータ回路３４ｃを介してＮＡＮＤ回路３６ｂの一方の入力端子に入力され、そのＮＡＮＤ回路３６ｂの他方の入力端子には、前記遅延回路３３ａの出力信号が入力される。
【０１４９】
前記スレーブレジスタ３２の出力信号ＯＵＴは、ＮＡＮＤ回路３６ｃの一方の入力端子に入力され、そのＮＡＮＤ回路３６ｃの他方の入力端子には前記遅延回路３３ｂの出力信号が入力される。
【０１５０】
前記ＮＡＮＤ回路３６ｂ，３６ｃの出力信号は、ＮＡＮＤ回路３６ｄに入力され、そのＮＡＮＤ回路３６ｄからワード線選択信号ＷＬＳｏが出力される。
上記のように構成されたワード線多重選択回路Ｃ２では、ワード線選択信号ＷＬＳｉが前サイクルでＬレベルであり、現サイクルでＨレベルとなる場合において、制御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がると、ワード線選択信号ＷＬＳｉは、制御信号ＲＡＳバーの立ち下がりに基づいて、ロウデコーダ２で生成されるため、制御信号ＲＡＳバーが立ち下がる時点では、ワード線選択信号ＷＬＳｉはＬレベルである。
【０１５１】
すると、制御信号ＲＡＳバーの立ち下がりに基づいて、マスターレジスタ３１及びスレーブレジスタ３２の出力信号はＬレベルとなり、ＮＡＮＤ回路３６ｃの出力信号は、遅延回路３３ｂの出力信号に関わらずＨレベルとなる。
【０１５２】
また、ＥＯＲ回路３５の入力信号はともにＬレベルとなるため、その出力信号はＬレベルとなり、ＮＡＮＤ回路３６ａの出力信号はＨレベルとなる。そして、インバータ回路３４ｃの出力信号はＬレベルとなって、ＮＡＮＤ回路３６ｂの出力信号はＨレベルとなるため、ＮＡＮＤ回路３６ｄから出力されるワード線選択信号ＷＬＳｏはＬレベルとなる。
【０１５３】
次いで、ワード線選択信号ＷＬＳｉがＨレベルに立ち上がると、マスターレジスタ３１の出力信号ＯＵＴはＨレベルに立ち上がる。すると、ＥＯＲ回路３５の出力信号はＨレベルとなるため、ＮＡＮＤ回路３６ａの入力信号はともにＨレベルとなり、ＮＡＮＤ回路３６ａの出力信号はＬレベルとなって、インバータ回路３４ｃの出力信号はＨレベルとなる。
【０１５４】
このとき、遅延回路３３ａの出力信号は未だＨレベルであるので、ＮＡＮＤ回路３６ｂの入力信号はともにＨレベルとなり、ＮＡＮＤ回路３６ｂの出力信号はＬレベルとなる。従って、ＮＡＮＤ回路３６ｄから出力されるワード線選択信号ＷＬＳｏはＨレベルに立ち上がる。
【０１５５】
次いで、遅延回路３３ａの出力信号が所定時間後にＬレベルに立ち下がると、ＮＡＮＤ回路３６ｂの出力信号がＨレベルに立ち上がる。すると、ＮＡＮＤ回路３６ｄから出力されるワード線選択信号ＷＬＳｏはＬレベルとなる。
【０１５６】
従って、ワード線選択信号ＷＬＳｏはワード線選択信号ＷＬＳｉがＨレベルに立ち上がった後、遅延回路３３ａで設定される時間幅でＨレベルとなる。
ワード線選択信号ＷＬＳｉが前サイクルでＨレベルであり、現サイクルでＬレベルとなる場合には、ワード線選択信号ＷＬＳｉはＬレベルに維持される。
【０１５７】
この状態で、制御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がると、マスターレジスタ３１の出力信号ＯＵＴはＬレベルとなり、スレーブレジスタ３２の出力信号ＯＵＴはＨレベルとなる。
【０１５８】
すると、ＮＡＮＤ回路３６ａの出力信号はＨレベルとなり、インバータ回路３４ｃの出力信号はＬレベルとなるため、ＮＡＮＤ回路３６ｂの出力信号はＨレベルとなる。
【０１５９】
また、スレーブレジスタ３２の出力信号はＨレベルであるとともに、遅延回路３３ｂの出力信号は未だＨレベルであるので、ＮＡＮＤ回路３６ｃの出力信号はＬレベルとなり、ＮＡＮＤ回路３６ｄから出力されるワード線選択信号ＷＬＳｏはＨレベルに立ち上がる。
【０１６０】
次いで、遅延回路３３ｂの出力信号が所定時間後にＬレベルに立ち下がると、ＮＡＮＤ回路３６ｃの出力信号はＨレベルとなり、ＮＡＮＤ回路３６ｄの入力信号はともにＨレベルとなるため、ワード線選択信号ＷＬＳｏはＬレベルに立ち下がる。
【０１６１】
従って、ワード線選択信号ＷＬＳｏは制御信号ＲＡＳバーがＬレベルに立ち下がった後、遅延回路３３ａ，３３ｂで設定された時間幅でＨレベルとなる。
このような動作により、図１５に示すように、制御信号ＲＡＳバーがＬレベルに立ち下がると、まず書き戻し用ワード線ＷＬ２がＨレベルに立ち上がり、次いで読み出し用ワード線ＷＬ１がＨレベルに立ち上がる。
【０１６２】
そして、書き戻し用ワード線ＷＬ２の立ち下がりに先立って、読み出し用ワード線ＷＬ１が立ち下がるように、各遅延回路３３ａ，３３ｂの遅延時間が設定されている。
【０１６３】
上記のようなワード線多重選択回路Ｃ２を備えたＤＲＡＭの動作を図１５に従って説明する。ロウアドレス信号Ｒ１が入力されている状態で、制御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がると、まず書き戻し用ワード線ＷＬ２がＨレベルに立ち上がる。
【０１６４】
このとき、ワード線ＷＬ２で選択された記憶セルは、前サイクルでセル情報が破壊されている。また、レジスタ部ではイコライズ信号ＥＱが未だＨレベルに維持され、かつ転送ゲート１５ａが導通しているので、ビット線ＢＬ，バーＢＬが中間電位ＶP にプリチャージされ、ワード線ＷＬ２で選択された記憶セルに中間電位ＶP が書き込まれる。
【０１６５】
次いで、イコライズ信号ＥＱがＬレベルとなった後、ロウアドレス信号Ｒ１に基づいて選択された読み出し用ワード線ＷＬ１がＨレベルに立ち上がり、ワード線ＷＬ１，ＷＬ２が二重選択状態となる。このとき、書き戻し用ワード線ＷＬ２で選択された記憶セルには、すでに中間電位ＶP が書き込まれているので、読み出し用ワード線ＷＬ１で選択された記憶セルからの読み出し動作には影響を及ぼさない。
【０１６６】
すると、ビット線ＢＬ，バーＢＬにはワード線ＷＬ１で選択された記憶セルから読み出しデータＲＤが読み出され、微少な電位差が生ずる。このとき、ワード線ＷＬ１で選択された記憶セルのセル情報は破壊される。そして、ビット線ＢＬ，バーＢＬにマスターレジスタ２０が接続されて、読み出しデータＲＤがマスターレジスタ２０にラッチされる。このとき、活性化信号Ｓ８がＨレベルとなっていて、読み出しデータＲＤがセンスアンプに入力され、活性化信号Ｓ９によりセンスアンプが活性化されて、読み出しデータＲＤがセンスアンプで増幅されて出力される。
【０１６７】
次いで、ワード線ＷＬ１がＬレベルに立ち下げられ、マスターレジスタ２０がビット線ＢＬ，バーＢＬから切り離され、次いでスレーブレジスタ２２がビット線ＢＬ，バーＢＬに接続されて、前サイクルで読み出されてスレーブレジスタ２２に格納されている書き戻しデータＷＤの書き戻し動作が行なわれる。
【０１６８】
次いで、ワード線ＷＬ２がＬレベルに立ち下がり、制御信号ＲＡＳバーの立ち上がりに基づいて、マスターレジスタ２０にラッチされている読み出しデータＲＤが、スレーブレジスタ２２に次サイクルでの書き戻しデータＷＤとしてラッチされる。
【０１６９】
次サイクルでは、ワード線ＷＬ１が書き戻し用ワード線として先に選択され、次いで読み出し用ワード線として例えばワード線ＷＬ２が選択されて、同様な動作が行なわれる。このとき、セル情報が破壊されている記憶セルの格納電位が、中間電位ＶP から僅かにずれていても、ワード線ＷＬ１が書き戻し用ワード線として先に選択されたとき、中間電位ＶP の再書き込みが行なわれるので、同時にワード線ＷＬ２で選択される記憶セルからの読み出しデータＲＤの読み出し動作に悪影響を及ぼすことはない。
【０１７０】
また、前サイクルと現サイクルで同一ワード線が選択されて、ワード線選択信号ＷＬＳｉが前サイクル及び現サイクルともＨレベルとなるときは、ＥＯＲ回路３５の出力信号がＬレベルとなって、ＮＡＮＤ回路３６ｂの出力信号がＨレベルとなる。
【０１７１】
そして、ＮＡＮＤ回路３６ｃの出力信号は、制御信号ＲＡＳバーの立ち下がりから遅延時間３３ａ，３３ｂで設定された時間幅でＬレベルとなるため、ワード線選択信号ＷＬＳｏは所定時間幅でＨレベルとなる。すると、当該ワード線選択信号ＷＬＳｉでＨレベルに立ち上がるワード線で選択された記憶セルには、中間電位ＶP の書き込み動作が繰り返され、中間電位ＶP が書き込まれている記憶セルに対し電荷が補充される。
【０１７２】
上記のようなワード線選択方式では、１サイクルで選択されるワード線ＷＬ１，ＷＬ２を、書き戻し用ワード線ＷＬ２を先にＨレベルに立ち上げ、次いで読み出し用ワード線ＷＬ１をＨレベルに立ち上げる二重選択とすることができる。
【０１７３】
従って、ワード線ＷＬ１，ＷＬ２の立ち下がりのタイミングをさらに早めることができるので、制御信号ＲＡＳバーがＨレベルとなる非アクティブ時間のうち、短縮可能な時間ｔ５を前記第一〜第三のワード線選択方式より長くすることができる。
【０１７４】
この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。
なお、図８に示すこの実施の形態のワード線多重選択回路Ｃ２は、遅延回路３３ａ，３３ｂの遅延時間の設定を調整することにより、前記第一〜第三のワード線選択方式に使用することもできる。
【０１７５】
また、図９に示すように、図８に示す出力回路部からＮＡＮＤ回路３６ａ及びインバータ回路３４ｃを削除し、マスターレジスタ３１の出力信号を直接ＮＡＮＤ回路３６ｂに入力し、ＥＯＲ回路３５の出力信号をインバータ回路３４ｂにのみ出力して、ワード線選択信号ＷＬＳｏに寄与させないようにしても、前記第一〜第四のワード線選択方式に使用することができる。
【０１７６】
この場合には、前記サイクルで書き戻し動作を行った記憶セルに対し、繰り返し同一セル情報の書き戻し動作を行うことになるが、動作上問題はない。
（第三の実施の形態）
この実施の形態は、図９に示すワード線多重選択回路Ｃ３をロウデコーダ２の入力回路部分に使用するものである。
【０１７７】
すなわち、前記第二の実施の形態では、図９に示すワード線多重選択回路Ｃ３を、ロウデコーダ２とワード線駆動回路４との間に配置し、ロウアドレス信号ＡＤをデコードしたワード線選択信号信号ＷＬＳｉをワード線多重選択回路Ｃ３に入力し、そのワード線選択信号ＷＬＳｉに基づいて、１サイクル中に読み出し用ワード線及び書き戻し用ワード線を多重選択するワード線選択信号ＷＬＳｏを生成して出力する構成としたが、この実施の形態では、図９に示すワード線多重選択回路Ｃ３を、ロウデコーダ２の入力回路部として使用する。
【０１７８】
入力信号として、入力バッファ回路１から出力されるロウアドレス信号ＡＤが入力され、そのアドレス信号ＡＤに基づいて、前記実施の形態と同様に動作して、１サイクル中に読み出し用ワード線及び書き戻し用ワード線を選択するためのロウアドレス信号を生成して出力する。
【０１７９】
なお、アドレス一致検出部は、例えばＥＯＲ回路３５の出力信号のＮＯＲ論理に基づいて、アドレス一致信号ＡＳをＬレベルにする構成に変更する必要がある。
【０１８０】
前記第一及び第二の実施の形態では、ワード線の本数と同数のワード線多重選択回路が必要であったが、この実施の形態では上記のようなワード線多重選択回路を、アドレス信号ＡＤの１ビット毎に設ければよい。
【０１８１】
従って、回路レイアウト面積の削減を図ることができるとともに、消費電力を低減することができる。
この実施の形態では、制御信号ＲＡＳバーの立ち下がりに対するデコード信号の遅延を利用することができないので、前記第四のワード線選択方式に採用することはできず、第一〜第三のワード線選択方式に採用することができる。
（第四の実施の形態）
この実施の形態は、図９に示すワード線多重選択回路Ｃ３を、ロウデコーダ２のデコーダ部の中間に配置するものである。すなわち、図１０に示すように、アドレス信号ＡＤが入力されるロウデコーダ２の中間段にワード線多重選択回路Ｃ３を配置し、ロウデコーダ２のワード線駆動回路にワード線を選択するためのワード線選択信号ＷＬＳｏを出力するように構成する。
【０１８２】
このように、ロウデコーダ２の中間段にワード線多重選択回路Ｃ３を配置すると、各ワード線多重選択回路Ｃ３の出力信号に対するワード線駆動回路の出力信号の遅延が、前記第三の実施の形態より小さくなる。
【０１８３】
すなわち、前記第三の実施の形態では、ロウデコーダ２の入力部分にワード線多重選択回路Ｃ３を配置するため、ワード線多重選択回路Ｃ３の出力信号に基づいてワード線が選択されるまでに、ロウデコーダ２を構成する回路の段数に比例した遅延が生ずる。
【０１８４】
従って、ワード線の選択のタイミングに合わせて、センスアンプ部の動作を遅延させる遅延回路が必要となる。
これに対し、本実施の形態ではワード線多重選択回路Ｃ３の出力信号に基づいてワード線が選択されるまでの遅延時間が短縮される。従って、センスアンプ部の動作を遅延させる遅延回路の遅延時間を短縮することができるので、その遅延回路の回路規模を縮小して、レイアウト面積を縮小及び消費電力の低減を図ることができる。
【０１８５】
そして、製造ばらつきによる遅延時間の誤差も小さくするができるので、読み出し動作及び書き込み動作の安定性を向上させることができる。
また、ロウデコーダ２の中間段にワード線多重選択回路Ｃ３を配置するので、前記第一及び第二の実施の形態に比して、ワード線多重選択回路の数を削減することができる。すなわち、第一及び第二の実施の形態では、ワード線の本数と同数のワード線多重選択回路Ｃ１，Ｃ２が必要であったが、本実施の形態ではワード線の本数と同数のワード線多重選択回路Ｃ３を必要とすることはない。
【０１８６】
従って、第一及び第二の実施の形態に比して、回路レイアウト面積を縮小し、かつ消費電力を低減することができる。
また、ワード線多重選択回路Ｃ３の出力信号が直接に特定のワード線を選択する信号とはならないため、特定の２本のワード線を同時に選択することはできない。従って、この実施の形態は第一〜第三のワード線選択方式に使用可能である。
（第五の実施の形態）
図１１に示す実施の形態は、前記第一の実施の形態のレジスタ部の別形態を示すものであり、その構成は前記第一の実施の形態のレジスタ部からリフレッシュ用レジスタ１６を除去したものであり、その他の構成は第一の実施の形態のレジスタ部と同一である。
【０１８７】
このように構成されたレジスタ部は、各制御信号に基づいて制御される。
制御信号ＲＡＳバーが一定時間以上変化しないとき、リフレッシュタイマーから出力されるリフレッシュ信号ＲＦに基づいて、リフレッシュモードとなると、イコライズ信号ＥＱは一定周期でＬレベルとなる。
【０１８８】
活性化信号Ｓ１，Ｓ３〜Ｓ５は第一の実施の形態と同様に動作する。活性化信号Ｓ７は、活性化信号Ｓ１がＨレベルに立ち上がった後、Ｈレベルとなる信号として生成される。
【０１８９】
このようなセンスアンプ部を使用することにより、イコライズ信号ＥＱがＬレベルに立ち下がるとともに、活性化信号Ｓ１がＨレベルに立ち上がり、ワード線で選択された記憶セルからビット線ＢＬ，バーＢＬにセル情報が読み出された時点で、活性化信号Ｓ７がＨレベルに立ち上がって、スレーブレジスタ２２が活性化される。
【０１９０】
すると、ビット線ＢＬ，バーＢＬに読み出されたセル情報がスレーブレジスタ２２により増幅され、読み出されたセル情報に書き戻される。
このような構成により、リフレッシュ用レジスタ１６を設けることなく、スレーブレジスタ２２を使用してリフレッシュ動作を行うことができる。
（第六の実施の形態）
図１７は、第六の実施の形態のワード線多重選択回路Ｃ４を示す。この実施の形態のワード線多重選択回路Ｃ４は、前記実施の形態のワード線多重選択回路のようなマスターレジスタ及びスレーブレジスタを使用することなく、ＲＳフリップフロップ回路で構成したものであり、第一及び第二の実施の形態と同様にロウデコーダ２で生成されるワード線選択信号ＷＬＳｉが入力され、ワード線駆動回路にワード線選択信号ＷＬＳｏを出力する。
【０１９１】
前記ワード線選択信号ＷＬＳｉは、インバータ回路４１ａを介してＮＡＮＤ回路４２ａに入力される。前記ＮＡＮＤ回路４２ａの出力信号は、ＮＡＮＤ回路４２ｂに入力され、そのＮＡＮＤ回路４２ｂには、リセット信号ＲＳが入力される。そして、前記ＮＡＮＤ回路４２ａの出力信号がワード線選択信号ＷＬＳｏとして出力される。ＮＡＮＤ回路４２ａ，４２ｂによりＲＳフリップフロップ回路が構成される。
【０１９２】
制御信号ＲＡＳバーは、インバータ回路４１ｂを介してＮＡＮＤ回路４２ｃに入力されるとともに、４段のインバータ回路４１ｃを介して前記ＮＡＮＤ回路４２ｃに入力される。
【０１９３】
前記ＮＡＮＤ回路４２ｃは、制御信号ＲＡＳバーがＨレベルからＬレベルに立ち下がる場合に限り、インバータ回路４１ｃの遅延時間に相当するパルス幅でＬレベルとなる信号を出力する。
【０１９４】
前記ＮＡＮＤ回路４２ｃの出力信号は、遅延回路４３ａに入力される。前記遅延回路４３ａは、ＮＡＮＤ回路４２ｃの出力信号を遅延させて、前記リセット信号ＲＳとして出力し、その遅延時間は制御信号ＲＡＳバーの立ち下がり周期より長く設定される。
【０１９５】
前記インバータ回路４１ａ及びＮＡＮＤ回路４２ａ，４２ｂは、ワード線毎にそれぞれ設けられ、インバータ回路４１ｂ，４１ｃ、ＮＡＮＤ回路４２ｃ及び遅延回路４３ａは共通回路として少なくとも１組設ければよい。
【０１９６】
上記のように構成されたワード線多重選択回路Ｃ４では、Ｌレベルのワード線選択信号ＷＬＳｉが入力されている状態で、遅延回路４３ａからＬレベルのリセット信号ＲＳが出力されると、ＮＡＮＤ回路４２ｂの入力信号はともにＨレベルとなって、ＮＡＮＤ回路４２ｂの出力信号はＬレベルとなり、リセット信号ＲＳがＨレベルに復帰した後も、この状態にラッチされる。
【０１９７】
この状態で、制御信号ＲＡＳバーがＬレベルに立ち下がって、ワード線選択信号ＷＬＳｉがＨレベルとなると、インバータ回路４１ａの出力信号がＬレベルとなり、ＮＡＮＤ回路４２ａから出力されるワード線選択信号ＷＬＳｏはＨレベルとなる。
【０１９８】
すると、ＮＡＮＤ回路４２ｂの入力信号はともにＨレベルとなって、ＮＡＮＤ回路４２ｂの出力信号がＬレベルとなり、ワード線選択信号ＷＬＳｉがＬレベルに復帰した後も、ワード線選択信号ＷＬＳｏがＨレベルにラッチされる。
【０１９９】
次いで、Ｌレベルのリセット信号ＲＳがＮＡＮＤ回路４２ｂに入力されると、ＮＡＮＤ回路４２ａの出力信号がともにＨレベルとなり、ワード線選択信号ＷＬＳｏがＬレベルとなる。
【０２００】
上記のようなワード線多重選択回路Ｃ４と、図５に示すレジスタ部を備えたＤＲＡＭの動作を図１６に従って説明する。
ロウアドレス信号Ｒ１が入力されている状態で、制御信号ＲＡＳバーがＬレベルに立ち下がり、ロウアドレス信号Ｒ１に基づく読み出し用ワード線ＷＬ１がＨレベルに立ち上がる。これに先立って、前サイクルで選択された書き戻し用ワード線ＷＬ２は引き続いてＨレベルに維持されており、レジスタ部の動作によりビット線ＢＬ，バーＢＬは中間電位ＶP にプリチャージされ、書き戻し用ワード線ＷＬ２で選択された記憶セルには中間電位ＶP が書き込まれている。
【０２０１】
この状態で、ワード線ＷＬ１がＨレベルに立ち上がると、ワード線ＷＬ１，ＷＬ２が二重選択状態となる。このとき、ワード線ＷＬ２で選択された記憶セルには、すでに中間電位ＶP が書き込まれているので、ワード線ＷＬ１で選択された記憶セルからの読み出し動作には影響を及ぼさない。
【０２０２】
すると、ビット線ＢＬ，バーＢＬにはワード線ＷＬ１で選択された記憶セルから読み出しデータＲＤが読み出され、微少な電位差が生ずる。このとき、ワード線ＷＬ１で選択された記憶セルのセル情報は破壊される。そして、ビット線ＢＬ，バーＢＬにマスターレジスタ２０が接続されて、読み出しデータＲＤがマスターレジスタ２０にラッチされる。このとき、活性化信号Ｓ８がＨレベルとなっていて、読み出しデータＲＤがセンスアンプに入力され、活性化信号Ｓ９によりセンスアンプが活性化されて、読み出しデータＲＤがセンスアンプで増幅されて出力される。
【０２０３】
次いで、マスターレジスタ２０がビット線ＢＬ，バーＢＬから切り離され、次いでスレーブレジスタ２２がビット線ＢＬ，バーＢＬに接続されて、前サイクルで読み出されてスレーブレジスタ２２に格納されている書き戻しデータＷＤの書き戻し動作が行なわれる。この書き戻し動作は、ワード線ＷＬ１，ＷＬ２で選択された記憶セルに対し同時に行われる。
【０２０４】
次いで、ワード線ＷＬ２がＬレベルに立ち下がり、制御信号ＲＡＳバーの立ち上がりに基づいて、マスターレジスタ２０にラッチされている読み出しデータＲＤが、スレーブレジスタ２２に次サイクルでの書き戻しデータＷＤとしてラッチされる。
【０２０５】
ワード線ＷＬ１は、次サイクルまで引き続いて選択されて書き戻し用ワード線となり、前サイクルと同様に、ワード線ＷＬ１で選択された記憶セルに中間電位ＶP が書き込まれる。
【０２０６】
次いで、読み出し用ワード線として例えばワード線ＷＬ２が選択されて、同様な動作が行なわれる。
上記のようなワード線選択方式では、ＲＳフリップフロップ回路により、現サイクルで選択される読み出し用ワード線を、次サイクルまで引き続いて選択して、書き戻し用ワード線とし、各サイクルで選択される読み出し用ワード線及び書き戻し用ワード線を二重選択とすることができる。
【０２０７】
従って、各サイクルで選択されたワード線を各サイクル内で立ち下げる必要もないので、制御信号ＲＡＳバーがＨレベルとなる非アクティブ時間のうち、短縮可能な時間ｔ６を前記ワード線選択方式よりさらに長くすることができる。
【０２０８】
この結果、セル情報の読み出しサイクルを短縮化して、読み出し速度を高速化することができる。また、前記実施の形態のワード線多重選択回路に比して、素子数を削減して回路面積を削減することができる。
【０２０９】
上記ワード線多重選択回路Ｃ４では、前サイクルと現サイクルで選択されるワード線が同一か否かを検出する機能を持たない。このため、図１８に示すアドレス一致検出回路４４を別途設ける必要がある。
【０２１０】
このアドレス一致検出回路４４は、前記第一の実施の形態と同様なマスターレジスタ４５、スレーブレジスタ４６、ＥＯＲ回路４７及びインバータ回路４８ａ，４８ｂとから構成され、マスターレジスタ４５にはアドレス信号ＡＤが入力される。
【０２１１】
このようなアドレス一致検出回路４４は、アドレス信号ＡＤのビット数分必要となり、各アドレス一致検出回路４４のインバータ回路４８ｂの出力信号ＡＳａのＯＲ論理がＬレベルとなったとき、前サイクルと現サイクルのアドレスが一致したことになる。このようなアドレス一致検出回路４４により、アドレス一致信号を高速に生成することができる。
（第七の実施の形態）
図１９は第七の実施の形態のワード線多重選択回路Ｃ５を示す。この実施の形態は、前記第六の実施の形態の構成に遅延回路４３ｂ、ＮＡＮＤ回路４２ｄ〜４２ｆ及びインバータ回路４１ｄ，４１ｅを加えたものである。ＮＡＮＤ回路４２ｄ，４２ｅ及びインバータ回路４１ｄは、多数のワード線多重選択回路Ｃ５に共通の回路であり、前記ＮＡＮＤ回路４２ｄ，４２ｅにより、ＲＳフリップフロップ回路が構成される。前記遅延回路４３ｂの遅延時間は、前記遅延時間４３ａの遅延時間より短く設定されている。
【０２１２】
このようなワード線多重選択回路Ｃ５では、制御信号ＲＡＳバーがＨレベルの状態では、ＮＡＮＤ回路４２ｄの入力信号はともにＨレベルとなって、インバータ回路４１ｄの出力信号はＨレベルとなる。
【０２１３】
この状態で、制御信号ＲＡＳバーがＬレベルとなって、Ｈレベルのワード線選択信号ＷＬＳｉが入力されると、ＮＡＮＤ回路４２ａの出力信号がＨレベルとなり、ワード線選択信号ＷＬＳｉがＨレベルに立ち上がる。
【０２１４】
次いで、ＮＡＮＤ回路４２ｃから出力されるＬレベルのパルス信号により、ＮＡＮＤ回路４２ｄの出力信号がＨレベルとなり、インバータ回路４１ｄの出力信号がＬレベルとなる。
【０２１５】
すると、ＮＡＮＤ回路４２ｆの出力信号がＨレベルとなり、ワード線選択信号ＷＬＳｏはＬレベルに立ち下がる。
次いで、遅延回路４３ｂからＬレベルのパルス信号が出力されると、ＮＡＮＤ回路４２ｄの入力信号はともにＨレベルとなり、インバータ回路４１ｄの出力信号はＨレベルとなる。
【０２１６】
すると、ＮＡＮＤ回路４２ｆの入力信号はともにＨレベルとなり、ワード線選択信号ＷＬＳｏはＨレベルに立ち上がる。
次いで、遅延回路４３ａからＬレベルのパルス信号がリセット信号ＲＳとして出力されると、ＮＡＮＤ回路４２ａの入力信号はともにＨレベルとなり、ＮＡＮＤ回路４２ａの出力信号はＬレベルとなって、ワード線選択信号ＷＬＳｏはＬレベルに立ち下がる。
【０２１７】
このような動作により、この実施の形態のワード線多重選択回路Ｃ５は、遅延回路４３ａ，４３ｂの遅延時間を適宜に設定することにより、前記第一〜第四のワード線選択方式のいずれかで動作させることが可能となる。
【０２１８】
そして、ワード線多重選択回路Ｃ５は前記第一〜第四のワード線選択方式で得られる作用効果に加えて、素子数を削減して回路面積を縮小可能とする作用効果を得ることができる。
（第八の実施の形態）
この実施の形態は、前記第一〜第三の実施の形態のワード線多重選択回路に類するワード線多重選択回路を利用して、セルフリフレッシュ動作時にロウアドレス信号を生成するアドレスカウンタを構成するものである。
【０２１９】
図２０において、多数のワード線多重選択回路４９ａ，４９ｂにはロウデコーダから出力されるワード線選択信号ＷＬＳｉがそれぞれ入力される。また、各ワード線多重選択回路４９ａ，４９ｂには制御信号ＲＡＳバー及びその反転信号である制御信号ＲＡＳが入力される。
【０２２０】
また、各ワード線多重選択回路４９ａ，４９ｂにはセルフリフレッシュ動作時にＨレベルとなるリフレッシュ信号ＲＦと、電源投入時にＨレベルとなる電源リセット信号ＰＲが入力され、ワード線選択信号ＷＬＳｏを出力する。
【０２２１】
また、各ワード線多重選択回路４９ａ，４９ｂには制御信号ＲＡＳバーを遅延回路５０ａで遅延させた遅延信号ＬＳ１が入力されるとともに、制御信号ＲＡＳバーを遅延回路５０ａ，５０ｂで遅延させた遅延信号ＬＳ２が入力される。
【０２２２】
また、各ワード線多重選択回路４９ａ，４９ｂはＨレベルのリフレッシュ信号ＲＦに基づいて、リングカウンターとして動作し、制御信号ＲＡＳバーの立ち下がりに基づいて、前段のワード線多重選択回路から出力されるアドレスカウント信号ＡＣｏがアドレスカウント信号ＡＣｉとして入力されるとともに、制御信号ＲＡＳバーの次の立ち下がりに基づいて、入力されたアドレスカウント信号ＡＣｉをアドレスカウント信号ＡＣｏとして出力する。
【０２２３】
前記ワード線多重選択回路４９ａの具体的構成を図２１に示す。マスターレジスタ５１及びスレーブレジスタ５２は、制御信号ＲＡＳ，ＲＡＳバーが入力され、前記第一〜第三の実施の形態のワード線多重選択回路と同様な構成である。
【０２２４】
前記マスターレジスタ５１には、前記ワード線選択信号ＷＬＳｉが転送ゲート５３ａを介して入力される。前記転送ゲート５３ａは、Ｌレベルのリフレッシュ信号ＲＦに基づいて導通し、Ｈレベルのリフレッシュ信号ＲＦに基づいて不導通となる。従って、通常動作時にリフレッシュ信号ＲＦがＬレベルとなると、ワード線選択信号ＷＬＳｉが転送ゲート５３ａを介してマスターレジスタ５１に入力される。
【０２２５】
前記マスターレジスタ５１には、前記アドレスカウント信号ＡＣｉが転送ゲート５３ｂを介して入力される。前記転送ゲート５３ｂは、Ｌレベルのリフレッシュ信号ＲＦに基づいて不導通となり、Ｈレベルのリフレッシュ信号ＲＦに基づいて導通する。従って、セルフリフレッシュ動作時にリフレッシュ信号ＲＦがＨレベルとなると、アドレスカウント信号ＡＣｉが転送ゲート５３ｂを介してマスターレジスタ５１に入力される。
【０２２６】
ＮＡＮＤ回路５４ａ，５４ｂ及びＮＯＲ回路５５は、マルチプレクサを構成し、前記マスターレジスタ５１の出力信号がＮＡＮＤ回路５４ａに入力され、前記スレーブレジスタ５２の出力信号がＮＡＮＤ回路５４ｂに入力される。前記遅延信号ＬＳ１は、ＮＡＮＤ回路５４ｂに入力されるとともに、遅延信号ＬＳ１の反転信号がＮＡＮＤ回路５４ａに入力される。
【０２２７】
前記遅延信号ＬＳ２は、ＮＡＮＤ回路５４ａ，５４ｂに入力される。そして、ＮＡＮＤ回路５４ａ，５４ｂの出力信号がＮＯＲ回路５５に入力され、そのＮＯＲ回路５５からワード線選択信号ＷＬＳｏが出力される。
【０２２８】
前記スレーブレジスタ５２の出力信号は、アドレスカウント信号ＡＣｏとして出力される。前記スレーブレジスタ５２の出力端子は、ＮチャネルＭＯＳトランジスタＴr13 を介して電源Ｖccに接続される。前記マスターレジスタ５１の出力端子は、ＮチャネルＭＯＳトランジスタＴr14 を介してグランドＧＮＤに接続される。そして、前記トランジスタＴr13 ，Ｔr14 のゲートには、前記電源リセット信号ＰＲが入力される。
【０２２９】
前記ワード線多重選択回路４９ｂの具体的構成を図６に示す。このワード線多重選択回路４９ｂは、マスターレジスタ５１の出力端子がＮチャネルＭＯＳトランジスタＴr15 を介して電源Ｖccに接続され、スレーブレジスタ５２の出力端子がＮチャネルＭＯＳトランジスタＴr16 を介してグランドＧＮＤに接続され、マスターレジスタ５１及びスレーブレジスタ５２に供給する制御信号ＲＡＳ，ＲＡＳバーを逆相とした点においてのみ前記ワード線多重選択回路４９ａと相違し、その他の構成はワード線多重選択回路４９ａと同一である。
【０２３０】
上記のように構成されたワード線多重選択回路４９ａ，４９ｂでは、電源の投入時にワード線多重選択回路４９ａのスレーブレジスタ５２の出力信号がＨレベル、マスターレジスタ５１の出力信号がＬレベルとなり、ワード線多重選択回路４９ｂのマスターレジスタ５１の出力信号がＨレベルとなるとともに、スレーブレジスタ５２の出力信号がＨレベルとなる。
【０２３１】
また、リフレッシュ信号ＲＦがＬレベルとなる通常動作時には、転送ゲート５３ａが導通し、転送ゲート５３ｂが不導通となる。
そして、ワード線選択信号ＷＬＳｉ及び制御信号ＲＡＳバーの入力に基づいて、前記第一〜第三の実施の形態のワード線多重選択回路と同様に動作し、ワード線選択信号ＷＬＳｏを出力して、ワード線の多重選択動作を行う。
【０２３２】
リフレッシュ信号ＲＦがＨレベルとなるセルフリフレッシュ動作時には、転送ゲート５３ｂが導通し、転送ゲート５３ａが不導通となる。すると、各ワード線多重選択回路４９ａ，４９ｂは入力カウント信号ＡＳｉに基づいてワード線選択信号ＷＬＳｏを出力するとともに、各スレーブレジスタ５２の出力信号を出力カウント信号ＡＣｏとして出力する。
【０２３３】
このような動作により、ワード線多重選択回路４９ａ，４９ｂはリングカウンタとして動作し、各制御信号ＲＡＳバーの立ち下がり毎に隣り合う二つのワード線多重選択回路が順次Ｈレベルのワード線選択信号ＷＬＳｏを出力する。
【０２３４】
この実施の形態ではワード線多重選択回路にセルフリフレッシュ動作時のアドレス生成回路の機能を持たせることができるので、ロウデコーダを動作させることなくセルフリフレッシュ動作を行うことができる。従って、セルフリフレッシュ動作時の消費電力の低減を図ることができるとともに、セルフリフレッシュ動作を高速にかつ安定して行うことができる。
【０２３５】
また、アドレス生成回路を別途設ける必要はなく、ロウデコーダの入力部に、通常動作時に外部から入力されるアドレス信号と、セルフリフレッシュ動作時にアドレス生成回路から入力されるアドレス信号とを切り替えるための回路を設ける必要もない。
【０２３６】
この結果、通常動作時のアドレス信号の入力動作が高速化されるとともに、誤動作の低減を図ることができる。
【０２３７】
【発明の効果】
以上詳述したように、この発明はセル情報の読み出し速度を高速化し得る半導体記憶装置を提供することができる。また、消費電力を低減し得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  ＤＲＡＭの基本的構成を示すブロック図である。
【図３】  第一の実施の形態のワード線多重選択回路を示す回路図である。
【図４】  レジスタの具体的構成を示す回路図である。
【図５】  第一の実施の形態のレジスタ部を示す回路図である。
【図６】  第八の実施の形態のワード線多重選択回路を示す回路図である。
【図７】  第一のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図８】  第二の実施の形態のワード線多重選択回路を示す回路図である。
【図９】  第三の実施の形態のワード線多重選択回路を示す回路図である。
【図１０】第四の実施の形態のロウデコーダを示す回路図である。
【図１１】第五の実施の形態のレジスタ部を示す回路図である。
【図１２】従来のＤＲＡＭの読み出し動作を示すタイミング波形図である。
【図１３】第二のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図１４】第三のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図１５】第四のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図１６】第五のワード線選択方式による読み出し動作を示すタイミング波形図である。
【図１７】第六の実施の形態のワード線多重選択回路を示す回路図である。
【図１８】第六の実施の形態のアドレス一致検出回路を示す回路図である。
【図１９】第七の実施の形態のワード線多重選択回路を示す回路図である。
【図２０】第八の実施の形態のワード線多重選択回路を示す回路図である。
【図２１】第八の実施の形態のワード線多重選択回路を示す回路図である。
【符号の説明】
２        ロウデコーダ
５        メモリセルアレイ
６        センスアンプ部
ＲＡＳバー    制御信号
ＡＤ      アドレス信号
ＷＬ      ワード線
ＢＬ，バーＢＬ    ビット線
ＤＡ，ＤＡバー    読み出しデータ
Ｃ        ワード線多重選択回路
Ｒ        レジスタ
【図１】
0004008072.tif 000002
【図２】
0004008072.tif 000003
【図３】
0004008072.tif 000004
【図４】
0004008072.tif 000005
【図５】
0004008072.tif 000006
【図６】
0004008072.tif 000007
【図７】
0004008072.tif 000008
【図８】
0004008072.tif 000009
【図９】
0004008072.tif 000010
【図１０】
0004008072.tif 000011
【図１１】
0004008072.tif 000012
【図１２】
0004008072.tif 000013
【図１３】
0004008072.tif 000014
【図１４】
0004008072.tif 000015
【図１５】
0004008072.tif 000016
【図１６】
0004008072.tif 000017
【図１７】
0004008072.tif 000018
【図１８】
0004008072.tif 000019
【図１９】
0004008072.tif 000020
【図２０】
0004008072.tif 000021
【図２１】
0004008072.tif 000022