(57)【特許請求の範囲】
【請求項１】
しきい値回路と出力回路を備えたデジタル信号を伝搬する装置にして、
前記しきい値回路は、
入力信号が電圧領域に入ったか否かを示す比較器回路と、
前記比較器回路に結合されて、前記入力信号が前記電圧領域に入るとき立ち上がっているなら第１の状態をもち、前記入力信号が前記電圧領域に入るとき降下しているときは第２の状態をもつメモリと、を備え、
前記出力回路は
前記メモリに結合されて、前記入力信号が前記電圧領域内にあり、前記メモリが前記第１の状態にあればハイの出力信号を発生し、前記入力信号が前記電圧領域内にあり、前記メモリが前記第２の状態にあればローの出力信号を発生するように作動する、
ようになった、前記デジタル信号を伝搬する装置。
【請求項２】
請求項１において、さらに、
前記しきい値回路に結合され前記入力信号を発生するように作動する信号発生器と、
前記出力回路に結合され、前記ハイの出力信号と前記ローの出力信号の選択された１つに応答して駆動信号を発生する駆動器と、
前記駆動器に結合された負荷と、
をさらに含む、デジタル信号を伝搬する装置。
【請求項３】
請求項１において、前記比較器回路は、
前記入力信号を受けて、前記入力信号が高い電圧しきい値を越えているか否かを示す第１の論理信号を発生する第１の電圧領域比較器と、
前記入力信号を受けて、前記入力信号が低い電圧しきい値を越えているか否かを示す第２の論理信号を発生する第２の電圧領域比較器と、
前記入力信号を受けて、前記入力信号が中間の電圧しきい値より大きいか、小さいかを示す電圧しきい値信号を発生する電圧しきい値比較器と、
を含む、前記デジタル信号を伝搬する装置。
【請求項４】
請求項１において、前記出力回路は前記入力信号が前記電圧領域より大きいときハイの出力信号を発生し、前記入力信号が前記電圧領域より小さいときローの出力信号を発生するように作動する、前記デジタル信号を伝搬する装置。
【請求項５】
請求項３において、
前記第１の電圧領域比較器が、前記入力信号が低い正の電圧しきい値を越えるときは第１の論理状態をもった第２の論理信号を発生し、前記入力信号が低い負の電圧しきい値を越えないときは第２の論理状態をもった第１の論理信号を発生するシュミット・トリガ回路を含み、
前記第２の電圧領域比較器は、前記入力信号が高い正の電圧しきい値を越えるときは前記第１の論理状態をもった第１の論理信号を発生し、前記入力信号が高い負の電圧しきい値を越えないときは前記第２の論理状態をもった第２の論理信号を発生するシュミット・トリガ回路を含む、前記デジタル信号を伝搬する装置。
【請求項６】
請求項３において、前記しきい値回路さらに前記第１の論理信号と前記第２の論理信号の排他的論理和の論理機能を表す電圧領域信号を発生する論理ゲートを含む、前記前記デジタル信号を伝搬する装置。
【請求項７】
請求項３において、
前記第１の電圧領域比較器は前記入力電圧信号に結合されたゲート端子をもったｐ−チャネルＭＯＳＦＥＴを含み、
前記第２の電圧領域比較器は前記入力電圧信号に結合されたゲート端子をもったｎ−チャネルＭＯＳＦＥＴを含む、前記デジタル信号を伝搬する装置。
【請求項８】
請求項３において、前記電圧しきい値比較器が前記入力信号を受けて、前記入力信号が高い中間電圧しきい値を越えるときは高い電圧しきい値信号を発生し、前記入力信号が低い中間電圧しきい値を越えないときは低い電圧しきい値信号を発生するシュミット・トリガ回路を含む、前記デジタル信号を伝搬する装置。
【請求項９】
請求項３において、前記メモリが、前記入力信号が前記電圧領域に入るのに応答して、前記第１の状態と第２の状態の選択された１つとして、前記電圧しきい値信号を記憶する、前記デジタル信号を伝搬する装置。
【請求項１０】
請求項９において、前記出力回路がさらに、前記入力信号が前記電圧領域内にないとき前記電圧しきい値信号に等しい出力信号を発生し、前記入力信号が前記電圧領域内にあるとき前記メモリに格納されている前記電圧しきい値信号の反転に等しい出力信号を発生する論理ユニットを含む、前記デジタル信号を伝搬する装置。
【請求項１１】
請求項１において、前記しきい値回路がさらに、前記入力信号に結合されたドレイン端子と、前記比較回路に結合されたゲート端子をもったプルアップトランジスタを含み、該プルアップトランジスタが前記出力信号の振動を除去するように作動する、前記デジタル信号を伝搬する装置。
【請求項１２】
入力信号を受けること、
前記入力信号が電圧領域内にあるか否かを決めること、
前記入力信号が前記電圧領域に入るとき前記入力信号が立ち上がっておれば第１の状態と決めること、
前記入力信号が前記電圧領域に入るとき前記入力信号が降下しておれば第２の状態と決めること、
前記入力信号が前記電圧領域内にあって第１の状態であれば、ハイの出力信号を発生すること、
前記入力信号が前記電圧領域内にあって第２の状態であれば、ローの出力信号を発生すること、
の各工程を含む、デジタル信号を伝搬する方法。
【請求項１３】
請求項１２の方法において、さらに
前記入力信号が前記電圧領域より大きいときはハイの出力信号を発生すること、
前記入力信号が前記電圧領域より小さいときはローの出力信号を発生すること、
の各工程を含む、デジタル信号を伝搬する方法。
【請求項１４】
請求項１２の方法において、前記入力信号が電圧領域内にあるか否かを決める工程が、
前記入力信号が高い電圧しきい値を越えているか否かを示す第１の論理信号を発生すること、
前記入力信号が低い電圧しきい値を越えているか否かを示す第２の論理信号を発生すること、
前記第１と第２の論理信号に応答して電圧領域信号を発生すること、
の各工程を含む、デジタル信号を伝搬する方法。
【請求項１５】
請求項１２の方法において、前記第１の状態を決めること及び前記第２の状態を決めることの工程が、前記入力信号を中間の電圧しきい値と比較すること、を含むデジタル信号を伝搬する方法。
【請求項１６】
請求項１２の方法において、前記第１の状態を決めること及び前記第２の状態を決めることの工程が、前記入力信号を中間の高い電圧しきい値および中間の低い電圧しきい値と比較すること、を含むデジタル信号を伝搬する方法。
【請求項１７】
請求項１４の方法において、前記電圧領域信号を発生する工程が、前記第１の論理信号と第２の論理信号との排他的論理和の論理機能を実行する工程を含む、デジタル信号を伝搬する方法。
【請求項１８】
請求項１２の方法において、前記出力信号を発生する工程が、
前記入力信号が前記電圧領域に入るのに応答して、前記第１の状態と第２の状態の選択された１つとして前記電圧しきい値信号をメモリに格納すること、
前記入力信号が前記電圧領域内に存在しないときは前記電圧しきい値信号に等しい出力信号を発生すること、および
前記入力信号が前記電圧領域内にあるときは前記メモリに格納されている前記電圧しきい値信号の反転に等しい出力信号を発生すること、
の工程を含む、デジタル信号を伝搬する方法。
【請求項１９】
入力信号を発生する信号発生器と、前記信号発生器に結合された信号調整器とを含み、前記信号調整器が、
前記入力信号に結合されたゲート端子をもち、前記入力信号が高い電圧しきい値を越えておればローの第１の論理信号を発生し、前記入力信号が前記高い電圧しきい値を越えないときはハイの第１の論理信号を発生するｐ−チャネルＭＯＳＦＥＴと、
前記入力信号に結合されたゲート端子をもち、前記入力信号が高い電圧しきい値を越えておればローの第２の論理信号を発生し、前記入力信号が前記低い電圧しきい値を越えないときはハイの第２の論理信号を発生するｎ−チャネルＭＯＳＦＥＴと、
前記ｐ−チャネルＭＯＳＦＥＴとｎ−チャネルＭＯＳＦＥＴに結合され、前記第１の論理信号と第２の論理信号の排他的論理和を示す電圧領域信号を発生する第１の論理ユニットと、
前記入力信号を受けて、前記入力信号が高い中間の電圧しきい値を越えておればローの電圧しきい値信号を発生し、前記入力信号が低い中間の電圧しきい値を越えていないときはローの電圧しきい値信号を発生するシュミット・トリガ回路と、
前記論理ユニットとシュミット・トリガ回路に結合され、前記電圧領域信号がローの状態からハイの状態に転移するのに応答して、前記電圧しきい値信号を格納するメモリと、および
前記第１の論理ユニットとメモリに結合され、前記電圧領域信号がローのときは前記電圧しきい値信号に等しい出力信号を発生し、もし前記電圧領域信号がハイのときは前記メモリに格納されている前記電圧しきい値信号の反転に等しい出力信号を発生する第２の論理ユニットと、
を含み、さらに、
前記信号調整器に結合されて、前記出力信号に応答して駆動信号を発生する駆動器、および
前記駆動器に結合さた負荷と、
を備えた、ゲート駆動装置。
【請求項２０】
請求項１９において、さらに前記入力信号に結合されたドレイン端子と、前記ｐ−チャネルＭＯＳＦＥＴノードレイン端子に結合されたゲート端子をもったプルアップトランジスタを備え、該プルアップトランジスタが前記出力信号の振動を除去するように働く、ゲート駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に電子工学に関し、特にスルーレートの限定されたノードを介してデジタル信号を伝搬する装置、及びその操作方法に関する。
【０００２】
【従来の技術】
多くのスイッチモード電源は、安いという理由により古い時代の制御集積回路（ＩＣｓ）を用いている。これらの制御ＩＣｓの出力回路は制限された電力供給能力をもち、従って現代の電力ＭＯＳＦＥＴｓを効率的に駆動できない。一般にこれら制御ＩＣｓの出力回路は開放コレクタ端子をもったＮＰＮトランジスタである。電力ＭＯＳＦＥＴを駆動するために制御ＩＣは状態から状態（rail-to-rail）に変化する出力電圧波形を発生しなければならない。これは、ＮＰＮトランジスタのコレクタ端子と適当な電源との間に抵抗を接続し、エミッタ端子を接地することにより実行される。しかし、その結果抵抗性プルアップ（pull-up ）をもったＮＰＮトランジスタはゲート駆動に用いるとき各種の欠陥をもつ。
【０００３】
特に、ＭＯＳＦＥＴのゲート端子は大きな非直線性の入力容量を示す。ゲートを１つの供給状態（rail) から他の状態に充放電するのに大きな全ゲート電荷を必要とする。ＭＯＳＦＥＴが所望のスイッチング時間で作動するに充分な速さでこの電荷を移動するには大きな電流が必要である。抵抗性プルアップをもったＮＰＮトランジスタは禁止的に小さいプルアップ抵抗を使用することなしには所望のスイッチング時間を得るに必要な高い電流を発生することはできない。
【０００４】
１つの解決手段は、大きいゲート容量を速やかに充放電するに必要な高い電流を発生するように、制御ＩＣとＭＯＳＦＥＴの間に外部ゲート駆動回路を接続することである。一般に、ゲート駆動回路は低電流の入力信号を受けて、電力ＭＯＳＦＥＴのような高い容量負荷を駆動する高電圧／高電流信号を出力する。入力信号は負荷に対する高電圧／高電流信号出力のタイミングと継続を制御する。
【０００５】
ＮＰＮトランジスタに関連するものを含む内部および外部容量と抵抗は、抵抗的プルアップをもったＮＰＮトランジスタにより発生する出力電圧波形の立ち上がりおよび降下時間を大きくする。古い時代の制御ＩＣｓの開放コレクタＮＰＮトランジスタに接続された抵抗的プルアップは制御ＩＣの出力電圧波形が非常に緩やかに立ち上がるようにする。従って、出力電圧波形が非常に長い立ち上がり時間を示す。また、古い時代のＩＣｓの他の制限により出力電圧波形は長い降下時間を示す。
【０００６】
ゲート駆動回路は電力ＭＯＳＦＥＴに印加される電圧波形の立ち上がりおよび降下時間を低下することができるが、制御ＩＣの出力電圧波形の立ち上がりおよび降下時間に関連する伝搬遅れは依然としてその儘である。このような伝搬遅れは、デジタル信号のノードを通した伝搬が大きな立ち上がりおよび降下時間を示すという好ましくない結果を生じる。大きな立ち上がりと降下時間は小さなスルーレートと関連するので、そのようなノードは限定されたスルーレートと呼ばれる。
【０００７】
【発明の概要】
本発明の教示によれば、スルーレートの限定されたノードを介してデジタル信号の伝搬遅れを低下して、実質的に従来のゲート駆動装置に関連する不利益や問題を除去もしくは低減する装置が提供される。
【０００８】
本発明の１実施例において、デジタル信号を伝搬する装置はしきい値回路と出力回路を含む。しきい値回路は、入力信号が電圧範囲内に入ったか否かを示す比較器と、その比較器に接続され前記入力信号が立ち上がって前記電圧範囲に入ったなら第１の状態をもち、前記入力信号が降下して前記電圧範囲に入ったなら第２の状態をもつメモリを含む。前記メモリに出力回路が接続され、前記入力信号が前記電圧範囲にあり前記メモリが第１の状態にあれば高い出力信号を発生する。また前記出力回路は、前記入力信号が前記電圧範囲にあり前記メモリが第２の状態にあれば低い出力信号を発生する。
【０００９】
本発明の他の実施例において、デジタル信号を伝搬する方法は、入力信号を受け取り、その入力信号が電圧範囲内にあるか否かを示す工程を含む。前記方法はさらに、前記入力信号が立ち上がって前記電圧範囲に入ったなら第１の状態と決め、前記入力信号が降下して前記電圧範囲に入ったなら第２の状態と決める工程を含む。前記方法は最終的に出力信号を発生する。すなわち、前記入力信号が前記電圧範囲にあり、かつ前記第１の状態であれば高い出力信号を発生し、前記入力信号が前記電圧範囲にあり、かつ前記第２の状態にあれば低い出力信号を発生する。
【００１０】
本発明の技術的利点は、スルーレートの限定されたノードを介したデジタル信号の伝搬遅れを減少する装置にある。本発明の装置は、ゲート駆動回路においてスルーレートの限定されたノードを含むスイッチモードコンバータを、従来はスルーレートの限定されたノードを介しての遅れを最小にする努力により可能であったよりもさらに高い周波数において操作することを可能にする。本発明の装置はさらに、スルーレートの限定されたノードを介して短い継続期間のパルスを良好に送信し、それによりスルーレートの限定されたノードを含むスイッチモードコンバ−タにおけるパルスの飛び越し(skipping)を最小にすることを可能にする。本発明の装置はまた、負荷電流のより高い周波数で、かつより広い範囲にわたって作動する現代のスイッチモード電源において従来の制御ＩＣｓを連続的に使用することを可能にする。
【００１１】
【好ましい実施例の詳細な説明】
図１は、ゆっくり立ち上がる信号１４を発生する信号発生器１２を含むゲート駆動装置１０を示す。信号調整器１６がノード１８において信号発生器１２に接続され、ゆっくり立ち上がる信号１４を受けて急速に立ち上がる信号２０を最小の伝搬遅れをもって発生する。ゲート駆動器２２は信号調整器１６により発生する信号２０に結合される入力と負荷２４に結合される出力をもつ。一般に信号調整器１６は信号１４を信号２０に変換して、信号発生器１２から負荷２４への伝搬遅れを減少する。
【００１２】
１つの実施例において、信号発生器１２は、例えばＮＰＮトランジスタのような信号１４を発生する出力回路２８をもった制御集積回路２６（制御ＩＣ）を含む。信号発生器１２はまたＮＰＮトランジスタのコレクタ端子に結合された抵抗２９を含む。抵抗２９はノード１８におけるＮＰＮトランジスタと関連する寄生容量との組み合わせにより、信号１４の立ち上がり時間を限定する。制御ＩＣ２６の比較的遅い作動はまた、信号１４の降下時間を限定する。スルーレートの限定されたノード１８を通る信号１４の伝搬が、装置１０の好ましくない長い伝搬遅れを生じる。
【００１３】
信号調整器１６はしきい値回路３０と出力回路３２を含む。しきい値回路３０は比較器とメモリ装置の回路網を含み、信号１４を受けてそれを特定のしきい値電圧と比較して中間の制御信号を発生する。出力回路３２は前記中間制御信号に応答して信号２０を発生する論理ユニットを含む。ゲート駆動器２２は、急速に立ち上がる信号２０を受けて、それに応答して高電圧／高電流信号を負荷２４に出力する適当なゲート駆動回路を含む。負荷２４は酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のような電力トランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）、シリコン制御整流器（ＳＣＲ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）またはその他の適当な負荷を含む。
【００１４】
本発明を主としてゲート駆動装置１０における作動に基づいて説明するが、本発明は遅い立ち上がりのデジタル信号を急速に伝搬することを必要とする他の応用においても作動することを理解すべきである。さらに、本発明の装置を容量によりスルーレートの限定された電圧信号の伝搬遅れを減少することに関して説明するが、インダクタンスによりスルーレートの限定された電流の伝搬遅れを減少するように作動することもできる。さらに、本発明の装置は、機械的、熱的、水力的、空気的装置による情報を担持しながら、スルーレートの限定された信号の伝搬遅れを減少することもできる。
【００１５】
作動時に、信号発生器１２は大きな立ち上がりと降下時間をもった信号１４を発生する。信号調整器１６は、信号１４を低い電圧しきい値ＶL および高い電圧しきい値ＶH 、ただしＶH ＞ＶL 、と比較して信号１４を信号２０に変換する。信号調整器１６は、信号１４がしきい値ＶH またはＶL と交差するとき、立ち上がっているか、降下しているかを決めるためメモリ装置を用いる。信号２０は、小さな立ち上がりと降下時間、および最小の伝搬遅れをもつ。ゲート駆動器２２は信号２０を受けて、それに応答して充分な電流を負荷２４に与え、それに関連するゲート容量を急速に充放電する。ゲート駆動器２２に信号２０を供給することにより、装置１０の総合的伝搬遅れが減少する。
【００１６】
従来のゲート駆動装置においては信号調整器１６がなく、例えゲート駆動器２２が負荷２４のスイッチング速度を加速するに充分な電流を発生できたとしても装置１０は依然として大きな総合的伝搬遅れをもつ。それは、信号１４の大きな立ち上がりおよび降下時間に対応して信号発生器１２から負荷への大きな伝搬遅れを発生するからである。信号調整器１６は小さい立ち上がりおよび降下時間と、最小の伝搬遅れをもった関連する信号２０を発生することにより、このような許容できない伝搬遅れを減少する。信号２０をゲート駆動器２２に与えることにより、信号調整器１６は信号発生器１２から負荷への伝搬遅れを減少する。
【００１７】
図２は、信号１４と２０を時間の関数として示す。信号１４は遅い立ち上がり端縁と降下端縁をもち、その結果立ち上がり時間５４と降下時間５６を示す。立ち上がり時間５４は信号１４が高い供給電圧の１０％のような低い供給電圧Ｖ10の近くから前記高い供給電圧の９０％のような高供給電圧Ｖ90の近くまで立ち上がるに必要な時間である。降下時間５６は信号１４がＶ90からＶ10に降下するに必要な時間である。信号調整器１６は信号１４を電圧しきい値ＶL とＶH に比較し、メモリ装置を用いて信号１４が電圧領域５８に入るとき、立ち上がっているか降下しているかにより信号１４を信号２０に変換する。ＶL およびＶH は、ＶLとＶH を含み、その間の電圧領域５８の境界を画定する。特に、信号調整器１８のしきい値回路３０は信号１４を受け取り、信号１４を電圧しきい値ＶL およびＶH と比較する。メモリのフラッグは信号１４がＶL を横切るとき消滅し、信号１４がＶH と横切るときセットされる。メモリのフラッグが消滅しておれば、信号１４が電圧領域５８に入ったとき立ち上がっており、メモリのフラッグがセットされておれば、信号１４が電圧領域５８に入ったとき降下している。
【００１８】
信号１４がＶL より小さいとき、出力回路３２は低出力状態６０で信号２０を発生する。信号１４が領域５８に入り、かつ７２に示すされるように立ち上がっておれば、出力回路３２は信号２０を高出力状態で発生し、メモリのフラッグは消滅する。信号１４が電圧領域５８内にあり、メモリフラッグが消滅しておれば、出力回路３２は信号２０を高出力状態で発生する。信号１４がＶH より大きいときは、出力回路３２は信号２０を高出力状態で発生する。
【００１９】
信号１４が電圧領域５８に入り、かつ７４で示されるように降下状態であれば、出力回路３２は信号２０を低出力状態６０で発生し、メモリのフラッグがセットされる。信号１４が電圧領域５８にありメモリフラッグがセットされておれば、出力回路３２は信号２０を低出力状態６０で発生する。出力状態６０、６２は任意の２つの区別された基準電圧に調整される。
【００２０】
信号１４の立ち上がり端縁５０から信号２０の立ち上がり端縁６４までの伝搬遅れ６８と、信号１４の降下端縁５２から信号２０の降下端縁６６までの伝搬遅れ７０は、しきい値ＶL とＶH を適当に選択して最小にされる。例えば、しきい値ＶL を減少することにより伝搬遅れ６８が減少し、しきい値ＶH を増加することにより伝搬遅れ７０が減少する。電圧しきい値ＶL とＶH は遅れ６８と７０を減少し、かつ同時に基準電圧Ｖと接地の間に信号１４の状態を正確に決めるに充分なマージンが存在するように決められる。図２は、ＶH がＶ90より小さく、ＶLがＶ10より大きく示されているが、ＶL とＶH の選択が、それぞれの値が電圧Ｖ90およびＶ10よりも小さく、または同一に、またはより大きくなることもある。
【００２１】
装置１０はまた継続時間の短いパルスをもったデジタル信号がスルーレートの制限されたノードを通過するのを容易にする。例えば、信号１４がゼロから立ち上がり、ＶL を横切ったのち直ちにＶL より小さい値に降下すると、信号調整器１６は高出力状態６２に続いて低出力状態６０をもった信号２０を発生する。同様に、もし信号１４が高状態電源電圧からＶH 以下に降下した後、直ちにＶH より高い電圧に上昇したとすると、信号調整器１６は低出力状態６０に続いて高出力状態６２をもった信号２０を発生する。短い継続時間のパルスをもった信号１４はスルーレートの限定されたノードを通って良好に伝送され、ゲート駆動回路にスルーレートの限定されたノードを含むスイッチモードコンバータにおいてパルスの飛び越し（skipping) が最小にされる。
【００２２】
図３は、スルーレートの限定されたノードを通って信号１４を伝搬する信号調整器１６の１実施例を示す。信号調整器１６は出力回路３２に接続されたしきい値回路３０を含む。しきい値回路３０は高電圧しきい値ＶH と関連する第１の電圧領域比較器８４、低電圧しきい値ＶL と関連する第２の電圧領域比較器８６、および比較器８４。８６に結合された論理回路８８を含む。しきい値回路３０はまた中間電圧しきい値ＶT に関連する電圧しきい値比較器９０と、論理ユニット８８および比較器９０に結合されたメモリ装置９２を含む。メモリ装置９２はデータ入力端子Ｄ、クロック入力端子Ｃ，相補的出力端子Ｑ（バー）をもったフリップ−フロップ回路を含む。１つの実施例において、比較器９０は中間高電圧しきい値ＶTHと、中間低電圧しきい値ＶTLを含む。
ここで、ＶH ＞ＶTH＞ＶT ＞ＶTL＞ＶL である。これら追加のしきい値は信号１４と２０の状態を正確に決めるための電圧しきい値のノイズマージンである。
【００２３】
出力回路３２は論理ユニット８８、比較器９０、およびメモリ装置９２に結合された論理回路９４を含む。論理回路９４は、論理要素の適当な配置を含み、２つの入力信号と選択された信号を受けて信号２０を発生する。信号２０は、選択された信号がハイのときは第１の入力信号に等しく、選択された信号がローのときは第２の入力信号に等しい。
【００２４】
作動時に、比較器８４、８６は信号１４が電圧領域５８内にあるか否かを決定する。同時に比較器９０が信号１４をＶT と比較する。信号１４が電圧領域５８内にあると、クロック信号がメモリ装置９２のクロック入力端子Ｃに印加される。それに応答して、メモリ装置は信号１４がＶT よりも大きいか、小さいかを判断して、信号１４が電圧領域５８に入るとき立ち上がっているか、降下しているかを記録する。特に、信号１４が領域５８内に入ったとき、ＶT より小さいときは、メモリ装置９２はクリアされて信号１４が立ち上っていることを示す。もし、信号１４が領域５８内に入ったとき、ＶT より大きいときは、メモリ装置９２はセットされて信号１４が降下していることを示す。論理回路９４は信号１４が電圧領域５８内にあり、メモリ装置がクリアされているとき、及び信号１４がＶH より大きいときは高状態６２の信号２０を発生する。論理回路９４は信号１４が電圧領域５８内にあり、メモリ装置がセットされているとき、及び信号１４がＶL より小さいときは低状態６０の信号２０を発生する。
【００２５】
図４はさらに詳細に信号調整器１６を示す。この実施例において比較器８４は、ｐ−チャネルＭＯＳＦＥＴのような、信号１４に結合されたゲート端子と、基準電圧（Ｖ）に接続されたソース端子と、電流源９８及びＶH −Ｖに等しい電圧しきい値に接続されたドレイン端子をもった比較トランジスタ９６を含む。比較器８６はｎ−チャネルＭＯＳＦＥＴのような、信号１４に結合されたゲート端子と、接地電位のような基準電圧に接続されたソ−ス端子と、電流源１０２及びＶL に等しい電圧しきい値に接続されたドレイン端子をもった比較トランジスタ１００を含む。論理ユニット８８は、２つの入力信号に対して排他的論理和として機能する論理要素の任意の適当な配列を含む。
【００２６】
比較器９０はシュミット（Schmitt)・トリガ回路を含み、シュミット・トリガ回路は例えば出力端子１０６、接地のような基準電圧に接続された負の入力端子１０８、及び中間電圧しきい値ＶT のような基準電圧と信号１４に抵抗１１４を介して接続され、出力端子１０６に抵抗１１６を介して接続された正の入力端子１１０をもった演算増幅器１０４により構成される。抵抗１１６の値に対する抵抗１１４の相対的値が、シュミット・トリガ回路９０が起動される中間低電圧しきい値ＶTLと中間高電圧しきい値ＶTHを決める。電圧しきい値ＶTLとＶTHは信号１４と２０の状態を正確に決めるため電圧しきい値ＶT に対する雑音マージンを与える。比較器９０は適当なヒステリシスをもった任意のシュミット・トリガ回路構成を含む。
【００２７】
信号調整器１６の作動は図２を参照して最良に説明される。信号調整器１６は立ち上がり端縁５０と降下端縁５２、および立ち上がり時間５４および降下時間５６をもった信号１４を受ける。もし、立ち上がり端縁５０がＶL より小さければ、トランジスタ１００はオフに維持されハイの論理信号１３０を発生する。同時に、トランジスタ９６はオンとなりハイの論理信号１３２を発生する。論理ユニット８８は信号１３０と１３２に対して排他的論理和として機能してローの電圧領域信号１３４を発生する。シュミット・トリガ回路９０は、ＶTHより小さい信号１４に応答してローの電圧しきい値信号１３６を発生する。メモリ装置９２のフリップ・フロップ信号１３８は、信号調整器１６の過去の動作に従って、ハイまたはローの何れかの状態である。論理回路９４は信号１３４、１３６、１３８を受けて、信号２０を発生する。信号２０は信号１３４の状態がローのときは信号１３６に等しく、信号１３４の状態がハイのときは信号１３８に等しい。この場合、論理回路９４はローの信号１３４に応答して、ローの信号１３６に等しい信号２０を発生する。
【００２８】
信号１４の立ち上がり端縁５０が電圧しきい値ＶL を通過すると、トランジスタ１００はオンとなりローの論理信号１３０を発生する。同時に、トランジスタ９６はオンに維持されているのでハイの論理信号１３２を発生する。論理ユニット８８は信号１３０と１３２に対して排他的論理和として機能してハイの電圧領域信号１３４を発生する。メモリ装置９２はクロック入力端子Ｃのクロック信号に応答して、信号１３４の状態がローからハイに移る時点の信号１３６の状態を捕らえる。その結果、メモリ装置９２は電圧しきい値信号１３６のローの状態を捕らえ、相補的出力端子Ｑ（バー）にハイのフリップ・フロップ信号１３８を発生する。論理回路９４は信号１３４、１３６、１３８を受けて、信号１３４のハイの状態に応じて、ハイの信号１３８に等しい信号２０を発生する。信号２０は急速に立ち上がる端縁６４をもつ。しきい値ＶL は接地付近の任意の値に設定できるので、立ち上がり端縁５０の起点から立ち上がり端縁６４の起点までの伝搬遅れ６８を非常に小さい値に減少することができる。
【００２９】
信号１４の立ち上がり端縁５０が電圧しきい値ＶTHを通過すると、シュミット・トリガ回路９０はハイの信号１３６を発生する。ＶT とＶTHとの間の雑音マージンは、周囲雑音による電圧しきい値ＶT の回りの信号１４の潜在的振動に拘らず信号１４の正確な状態決定を与える。トランジスタ１００はオンに維持されておりローの信号１３０を発生し、トランジスタ９６はオンに維持されてハイの信号１３２を発生する。論理ユニット８８は信号１３０、１３２に対して排他的論理和として機能してハイの信号１３４を発生する。メモリ装置９２はハイの信号１３８を発生する。論理回路９４は信号１３４、１３６、１３８を受け、ハイの状態の信号１３４に応じ、ハイ信号１３８に等しい信号２０を発生する。
【００３０】
信号１４の立ち上がり端縁５０が電圧しきい値ＶH を通過するとき、トランジスタ１００はオンのままであり、ローの信号１３０を発生する。同時に、トランジスタ９６はオフされ、ローの信号１３２を発生する。論理ユニット８８は信号１３０と１３２に対して排他的論理和として機能してローの信号１３４を発生する。メモリ装置９２はハイの信号１３８を発生する。シュミット・トリガ回路９０はハイの信号１３６を発生する。論理回路９４は信号１３４、１３６、１３８を受けて、信号１３４のローの状態に応じて、ハイの信号１３６に等しい信号２０を発生する。信号１４の立ち上がり端縁５０が電圧Ｖに近づく間、および信号１４の降下端縁５２が電圧Ｖから電圧しきい値ＶH に近づく間、信号２０はハイに維持される。
【００３１】
信号１４の降下端縁５２が電圧しきい値ＶH を通過するとき、トランジスタ１００はオンの儘でローの信号１３０を発生する。同時に、トランジスタ９６はオンされ、ハイの信号１３２を発生する。論理ユニット８８は信号１３０、１３２に対してが排他的論理和として機能して、ハイの信号１３４を発生する。メモリ装置９２は信号１３４の状態がローからハイに移る時点で、クロック入力端子Ｃにおけるクロック信号に応答して、信号１３６の状態を捕らえる。その結果、メモリ装置９２は信号１３６のハイの状態を捕らえて、ローの信号１３８を相補的出力端子Ｑ（バー）に発生する。論理回路９４は信号１３４、１３６、１３８を受けて、信号１３４のハイの状態に応答して、ローの信号１３８に等しい信号２０を発生する。信号２０は急速に降下する端縁６６を示す。しきい値ＶH は電圧Ｖに近接して任意に設定されるので、降下端縁５２の起点から降下端縁６６の起点までの伝搬遅れ７０は非常に小さい値に減少できる。
【００３２】
信号１４の降下端縁５２が電圧しきい値ＶTLを通過するとき、シュミット・トリガ回路９０はローの信号１３６を発生する。ＶT とＶTLの間の雑音マージンは、周囲雑音による電圧しきい値ＶT の回りの信号１４の潜在的振動に拘らず信号１４の正確な状態決定を与える。トランジスタ１００はオンに維持されローの信号１３０を発生し、一方トランジスタ９６はオンに維持されハイの信号１３２を発生する。論理ユニット８８は信号１３０と１３２に対して排他的論理和として機能しハイの信号１３４を発生する。メモリ装置９２はローの信号１３８を発生する。論理回路９４は信号１３４、１３６、１３８を受け取り、信号１３４のハイ状態に応答してローの信号１３８に等しい信号２０を発生する。
【００３３】
信号１４の降下端縁５２が電圧しきい値ＶL を通過するとき、トランジスタ１００はオフとなりハイの信号１３０を発生する。同時に、トランジスタ９６はオンに維持されハイの信号１３２を発生する。論理ユニット８８は信号１３０と１３２に対して排他的論理和として機能し、ローの信号１３４を発生する。シュミット・トリガ回路９０はローの信号１３６を発生し、一方メモリ装置９２はローの信号１３８を発生する。論理回路９４は信号１３４、１３６、１３８を受け取り、信号１３４のローの状態に応答して、ローの信号１３６に等しい信号２０を発生する。信号２０は、信号１４の降下端縁５２が接地に近づくときロー状態に維持され、その後信号１４の立ち上がり端縁５０は再び電圧しきい値ＶL に近づく。
【００３４】
１実施例において、しきい値回路３０はさらにｐ−チャネルＭＯＳＦＥＴのようなプルアップ（引き上げ）トランジスタ１４０を含む。プルアップトランジスタ１４０は、基準電圧Ｖに結合されたソース端子と、トランジスタ９６ノードレイン端子に結合されたゲート端子と、信号１４に結合されたドレイン端子を含む。トランジスタ１４０は信号１４のゆっくり立ち上がる端縁５０が電圧しきい値ＶH を横切るとき、信号１４の正確な状態決定を与える。特に、信号１４の立ち上がり端縁５０が電圧しきい値ＶH を横切るとき、トランジスタ９６がオフになりローの信号１３２を発生する。論理信号１３２のロー状態に応答して、トランジスタ１４０はオンして、入力信号１４を基準電圧Ｖまで「プルアップ」する。これにより、信号１４、２０の不正確な状態決定を起こすような、信号１４の電圧しきい値ＶH の回りの潜在的振動が除去される。
【００３５】
例えば、信号１４の立ち上がり端縁５０の電圧しきい値ＶH の回りの振動は出力信号２０に小動揺（glitch) を起こす可能性がある。特に、周囲雑音が信号１４の立ち上がり端縁５０を、電圧しきい値ＶH を横切った後に電圧しきい値ＶH の回りに振動させると、信号調整器１６はローの信号２０を発生し、その後直ちにハイの信号２０を発生するかもしれない。しかし、追加のトランジスタ１４０は、信号１４の立ち上がり端縁５０が電圧しきい値ＶH を横切った後、信号１４をハイの状態に引き上げる。これにより、信号１４の雑音による潜在的振動の影響を除去し、信号１４と２０の正確な状態決定が得られる。同様に、信号１４の電圧しきい値ＶH の回りの潜在的振動を除去するため、しきい値回路３０にプルダウン（引き下げ）トランジスタを附加してもよい。
【００３６】
図５は信号調整器１６の他の実施例を示す。この実施例では、比較器８４はシュミット・トリガ回路、例えば出力端子１５２、電圧しきい値ＶH のような基準電圧と信号１４に結合された負の入力端子１５４、抵抗１５８により接地のような基準電圧に結合され、抵抗１６０により出力端子１５２に結合された正の入力端子１５６を含む演算増幅器１５０を含む。抵抗１５６の抵抗１６０に対する相対的値が、シュミット・トリガ回路を変化させる高い正の電圧しきい値ＶH+と、高い負の電圧しきい値ＶH-を決める。シュミット・トリガ回路８４は立ち上がり信号１４が高い正の電圧しきい値ＶH+を横切るときハイの状態からローの状態に変化し、降下信号１４が高い負の電圧しきい値ＶH-を横切るときローの状態からハイの状態に変化する。ここで、ＶH+＞ＶH ＞ＶH-である。
【００３７】
比較器８６はシュミット・トリガ回路、例えば出力端子１６４、電圧しきい値ＶL のような基準電圧に結合された負の入力端子１６６、接地のような基準電圧に抵抗１７０により結合され、出力端子１６４に抵抗１７２により結合された正の入力端子１６８を含む演算増幅器１６２を含む。抵抗１７０の抵抗１７２に対する相対的値が、シュミット・トリガ回路を変化させる低い正の電圧しきい値ＶL+と低い負の電圧しきい値ＶL-を決める。シュミット・トリガ回路８６は立ち上がり信号１４が低い正の電圧しきい値ＶL+を横切るときハイの状態からローの状態に変化し、降下信号１４が低い負の電圧しきい値ＶL-を横切るときローの状態からハイの状態に変化する。ここで、ＶL+＞ＶL ＞ＶL-である。
【００３８】
しきい値ＶL とＶH にヒステリシスを附加することにより、信号１４の雑音により信号２０が電圧しきい値ＶL とＶH の回りで不要に転移するのを防止する。比較器８４、８６は適当なヒステリシスを与える任意のシュミット・トリガ回路構成をもてばよいことを理解すべきである。特に、比較器８４、８６が共に非反転シュミット・トリガ回路をもっても、あるいは共に反転シュミット・トリガ回路をもってもよい。
【００３９】
本発明を各種の実施例について説明したが、当業者には多数の変化、変更、改造、改変、修正が示唆されるであろうし、本発明は前記請求項の趣旨と範囲に含まれる変化、変更、改造、改変、修正を含むことを意図するものである。
【図面の簡単な説明】
【図１】本発明の１実施例によるゲート駆動装置のブロック図面。
【図２】図１の装置により発生する信号を示す図面。
【図３】図１の装置の信号調整器の実施例を示す図面。
【図４】図３の信号調整器を詳細に示す図面。
【図５】信号調整器の他の実施例を示す図面。
【符号の説明】
１０  ゲート駆動装置
１２  信号発生器
１４  ゆっくり立ち上がる信号
１６  信号調整器
１８  ノード
２０  急速に立ち上がる信号
２２  ゲート駆動器
２４  負荷
２６  制御器ＩＣ
３０  しきい値回路
３２  出力回路
５０  立ち上がり端縁
５２  降下端縁
５４  立ち上がり時間
５６  降下時間
６８、７０  伝搬遅れ
８４、８６、９０  比較器
９２  メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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