(57)【特許請求の範囲】
【請求項１】
一端が電源ラインに接続された光電変換素子と、前記光電変換素子の他端に接続され、前記光電変換素子の出力を受ける第１のスイッチング素子とからなる組を複数配列してなる光電変換部と、
前記第１のスイッチング素子をオンさせるスイッチングパルスを発生するパルス発生手段と、
前記第１のスイッチング素子の出力端と基準電位点との間に接続された第１のコンデンサと、
前記第１のコンデンサの電圧を導出する出力端子と、
前記第１のコンデンサの蓄積電荷をクリアするためのコンデンサクリア手段と
を有し、
前記コンデンサクリア手段はトランジスタで構成された第２のスイッチング素子であるとともに、前記第１のコンデンサと並列に接続され、
前記パルス発生手段は所定のクロックを入力し、そのクロックの立ち下がりに同期して前記スイッチングパルスを発生し、
抵抗と第２のコンデンサから成る遅延回路を有し、その入力には前記パルス発生手段が入力するクロックが与えられ、その出力は前記コンデンサクリア手段を構成するトランジスタの制御電極に印加される構成であることを特徴とするイメージセンサ。
【請求項２】
前記遅延回路は、入力されるクロックに対して暗電流による充電電圧を放電するだけの時間の遅延が施された出力を行うように設定されていることを特徴とする請求項１に記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナやファクシミリ装置などにおいて、原稿画像読み取りのために用いられるイメージセンサに関するものである。
【０００２】
【従来の技術】
イメージセンサはイメージセンサチップを複数設けた構成であって、イメージセンサチップが有する複数の画素によって原稿画像を読み取り、画素毎に読み取った画像データを順次出力するものである。
【０００３】
以下、イメージセンサチップについて図５を用いて説明する。同図において、１は電圧ＶDDの電源ライン、２はシフトレジスタ、３はクロック入力端子、４はコンデンサ、５はｎチャネルＭＯＳ型トランジスタ、６は出力端子、Ｄ1、Ｄ2、…、Ｄnは光電変換を行うフォトダイオード、Ｑ1、Ｑ2、…、ＱnはＮＰＮ型の増幅トランジスタ、Ｔ1、Ｔ2、…、ＴnはｎチャネルＭＯＳ型トランジスタである。
【０００４】
接続関係については以下の通りである。フォトダイオードＤ1、Ｄ2、…、Ｄnのカソードは電源ライン１に接続されており、アノードはトランジスタＱ1、Ｑ2、…、Ｑnのベースにそれぞれ接続されている。トランジスタＱ1、Ｑ2、…、Ｑnのコレクタは電源ライン１に接続されており、エミッタはｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのドレインにそれぞれ接続されている。ｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのソースは出力端子６に接続されている。コンデンサ４とｎチャネルＭＯＳ型トランジスタ５（ドレイン−ソース間）とは出力端子６とグランド電位点との間に並列に接続されている。シフトレジスタ２にはクロック入力端子３から入力されるクロックＣＬＫが与えられており、シフトレジスタ２の出力端子Ｋ1、Ｋ2、…、ＫnはｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのゲートにそれぞれ接続されている。また、クロック入力端子３から入力されるクロックＣＬＫはｎチャネルＭＯＳ型トランジスタ５のゲートにも与えられている。
【０００５】
そして、シフトレジスタ２は入力したクロックの立ち下がりに同期して、出力端子から（出力端子Ｋ1、Ｋ2、…、Ｋnの順に）スイッチングパルスを出力するようになっているので、図６の（ａ）に示すクロック入力端子３から入力されるクロックＣＬＫに対して、ｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのオン／オフ状態は図６の（ｂ）に示すようになる。また、ｎチャネルＭＯＳ型トランジスタ５のオン／オフ状態は図６の（ｃ）に示すようになる。
【０００６】
これにより、コンデンサ４に蓄積されている電荷がクリアされた後、フォトダイオードＤkの光電流がトランジスタＱkで増幅されてコンデンサ４に電荷として蓄積され、この蓄積電荷によるコンデンサ４の電圧が出力端子６を介して不図示の外部回路（信号処理回路など）へ取り込まれる、という動作がｋ＝１、２、…、ｎの順に行われる。つまり、各フォトダイオードＤkは１つの画素をなしており、イメージセンサからは画像データが各画素毎に順次出力されることになる。
【０００７】
【発明が解決しようとする課題】
ここで、ロジック（シフトレジスタ２）の変化点では、貫通電流が流れるため、電源ライン１の電圧がゆれる（特に、ロジックが複数存在し、それらが一勢に動くときに顕著となる）、つまり、図６の（ｄ）に示す如く、電源ライン１の電圧にノイズＮが乗ることになる。
【０００８】
これは、図７に示すように、電源ライン１には、一般に、直流電圧を入力して一定電圧ＶDDを出力する定電圧回路１０が設けられているので、その出力電圧が変動すると、定電圧回路１０は出力電圧を元に戻すように作用するが、出力電圧がＶDDを挟んで行ったり来たりを繰り返しながら次第にＶDDに収斂していくためである。
【０００９】
そして、従来のイメージセンサにおいては、図６に示すように、ｎチャネルＭＯＳ型トランジスタ５がオフするのとｎチャネルＭＯＳ型トランジスタＴkがオンするのとが実質的に同時である、言い換えれば、ｎチャネルＭＯＳ型トランジスタＴkがオンすると同時に、コンデンサ４は電荷を蓄積し得る状態になっているので、先に述べたＶDDのノイズ（変動）の影響を受けて暗時出力電圧にノイズが生じ、暗時出力電圧（光があたっていないときの画素の出力）が高くなってしまう（図６の（ｅ）参照）。
【００１０】
尚、暗時出力電圧が高いということはそれ自体問題であり、また、ＶDDのノイズ（変動）の影響を受けて暗時出力電圧にノイズが生じてしまうということについては、イメージセンサにはイメージセンサチップが複数用いられるため、その配線等の関係上、前述したＶDDのノイズ（変動）がチップ毎に異なることが多く、したがって、暗時出力電圧がばらつくという不具合につながる。
【００１１】
本発明は、このような点に鑑みなされたものであって、暗時出力電圧が低く、かつ、イメージセンサチップ間での暗時出力電圧のばらつきを抑えたイメージセンサを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明のイメージセンサでは、一端が電源ラインに接続された光電変換素子と、前記光電変換素子の他端に接続され、前記光電変換素子の出力を受ける第１のスイッチング素子とからなる組を複数配列してなる光電変換部と、前記第１のスイッチング素子をオンさせるスイッチングパルスを発生するパルス発生手段と、前記第１のスイッチング素子の出力端と基準電位点との間に接続された第１のコンデンサと、前記第１のコンデンサの電圧を導出する出力端子と、前記第１のコンデンサの蓄積電荷をクリアするためのコンデンサクリア手段とを有し、前記コンデンサクリア手段はトランジスタで構成された第２のスイッチング素子であるとともに、前記第１のコンデンサと並列に接続され、前記パルス発生手段は所定のクロックを入力し、そのクロックの立ち下がりに同期して前記スイッチングパルスを発生し、抵抗と第２のコンデンサから成る遅延回路を有し、その入力には前記パルス発生手段が入力するクロックが与えられ、その出力は前記コンデンサクリア手段を構成するトランジスタの制御電極に印加される構成である。
【００１３】
また、前記遅延回路は、入力されるクロックに対して暗電流による充電電圧を放電するだけの時間の遅延が施された出力を行うように設定されてもよい。
【００１４】
以上の構成により、暗時にスイッチング素子がオンする際に、光電変換素子（フォトダイオードの接合容量）を通して電源ラインから一瞬電流が流れないようにすることにより、暗時出力電圧に対して影響を及ぼさないようにすることができる。
【００１５】
というのは、光電変換素子（フォトダイオードの接合容量）を通して電源ラインから一瞬電流が流れてしまうという事態が発生するのは、スイッチング素子をオンにした直後のみであるので、以上の構成において、コンデンサの蓄積電荷をクリアする期間を適切に設定しておけば、それらの事態が生じている間はコンデンサに電荷が蓄積されないからである。
【００１６】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるイメージセンサ１００のイメージ図であって、イメージセンサチップ２００が複数個シリアルに並べられた構成になっており、各イメージセンサチップ２００が順次ドライブする。
【００１７】
以下、イメージセンサチップ２００について説明する。図２はイメージセンサチップ２００の一構成例を示す図である。同図において、１は電圧ＶDDの電源ライン、２はシフトレジスタ、３はクロック入力端子、４はコンデンサ、５はｎチャネルＭＯＳ型トランジスタ、６は出力端子、７は抵抗７１及びコンデンサ７２からなる遅延回路、Ｄ1、Ｄ2、…、Ｄnは光電変換を行うフォトダイオード、Ｑ1、Ｑ2、…、ＱnはＮＰＮ型の増幅トランジスタ、Ｔ1、Ｔ2、…、ＴnはｎチャネルＭＯＳ型トランジスタである。
【００１８】
接続関係については以下の通りである。フォトダイオードＤ1、Ｄ2、…、Ｄnのカソードは電源ライン１に接続されており、アノードはトランジスタＱ1、Ｑ2、…、Ｑnのベースにそれぞれ接続されている。トランジスタＱ1、Ｑ2、…、Ｑnのコレクタは電源ライン１に接続されており、エミッタはｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのドレインにそれぞれ接続されている。ｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのソースは出力端子６に接続されている。コンデンサ４とｎチャネルＭＯＳ型トランジスタ５（ドレイン−ソース間）とは出力端子６とグランド電位点との間に並列に接続されている。シフトレジスタ２及び遅延回路７にはクロック入力端子３から入力されるクロックＣＬＫが与えられており、シフトレジスタ２の出力端子Ｋ1、Ｋ2、…、ＫnはｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのゲートにそれぞれ接続されており、遅延回路７の出力端子はｎチャネルＭＯＳ型トランジスタ５のゲートに接続されている。
【００１９】
そして、シフトレジスタ２は入力したクロックの立ち下がりに同期して、出力端子から（出力端子Ｋ1、Ｋ2、…、Ｋnの順に）スイッチングパルスを出力するようになっているので、図３の（ａ）に示すクロック入力端子３から入力されるクロックＣＬＫに対して、ｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnのオン／オフ状態は図３の（ｂ）に示すようになる。
【００２０】
また、遅延回路７を構成する抵抗７１及びコンデンサ７２の定数が、暗電流によるコンデンサ４の充電電圧を放電しきる時間（数１０ｎＳ）の遅延を設けるように設定されており、遅延回路７からは、入力されるクロックＣＬＫの立ち上がり／立ち下がりに対して、図４に示すように遅延が施された出力が得られるので、クロックＣＬＫ（図３の（ａ））に対して、ｎチャネルＭＯＳ型トランジスタ５のオン／オフ状態は図３の（ｃ）に示すようになる。
【００２１】
これにより、コンデンサ４に蓄積されている電荷がクリアされた後、フォトダイオードＤkの光電流がトランジスタＱkで増幅されてコンデンサ４に電荷として蓄積され、この蓄積電荷によるコンデンサ４の電圧が出力端子６を介して不図示の外部回路（信号処理回路など）へ取り込まれる、という動作がｋ＝１、２、…、ｎの順に行われる。つまり、各フォトダイオードＤkは１つの画素をなしており、イメージセンサからは画像データが各画素毎に順次出力されることになる。
【００２２】
ところで、本実施形態のイメージセンサによれば、図３の（ｅ）に示すように、暗時出力電圧が実質的に生じない。というのは、前述した内容からして、ｎチャネルＭＯＳ型トランジスタＴkをオンする際には、電源ライン１の電圧ＶDDにノイズが乗ってしまう（ＶDDが変動する）が（図３の（ｄ））、図３の（ｃ）に示すように、ＶDDにノイズが乗っている間を含む、ｎチャネルＭＯＳ型トランジスタＴkをオンにする前後にかけて、ｎチャネルＭＯＳ型トランジスタ５がオンである、すなわち、コンデンサ４の蓄積電荷をクリアしているため、暗時にトランジスタＴkがオンする際にフォトダイオードの接合容量を通して流れる電流（トランジスタＱkのベース電流）により流れるトランジスタＴkのエミッタ電流はショートし、コンデンサ４に電荷が蓄積されることはないので、暗時にトランジスタＴkがオンする際にフォトダイオードの接合容量を通して流れる電流、及び、電源ライン１の電圧ＶDDにノイズが乗る（ＶDDが変動する）ことが出力に対して全く影響を及ぼさないからである。
【００２３】
尚、本実施形態のイメージセンサにおいては、１８個のイメージセンサチップを有し、各イメージセンサチップの画素数（フォトダイオードの数）は９６であって、１つのイメージセンサチップから各画素毎に順次出力が行われると、次のイメージセンサチップから各画素毎に順次出力が行われるようになっている。また、クロックＣＬＫは周期が２μｓ、パルス幅が０．５μｓのパルスであるとともに、各画素の出力周期（１つのトランジスタＴkがオンする周期）は５ｍｓとなっている。また、ｎチャネルＭＯＳ型トランジスタＴ1、Ｔ2、…、Ｔnの代わりにｐチャネルＭＯＳ型トランジスタを使用するようにして、シフトレジスタ２の出力極性を反転させるようにしてもよい。
【００２４】
【発明の効果】
以上説明したように、本発明のイメージセンサによれば、暗時にスイッチング素子がオンする際に、光電変換素子（フォトダイオードの接合容量）を通して電源ラインから一瞬電流が流れてしまっても、暗時出力電圧に対して全く影響を及ぼさず、各画素の暗時出力電圧が実質的に生じないようにすることができる。したがって、暗時出力電圧が低いという理想的な条件を満たすことができるとともに、イメージセンサチップ間での暗時出力電圧のばらつきを抑えることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態であるイメージセンサ１００のイメージ図である。
【図２】  図１に示すイメージセンサ１００内に複数設けられるイメージセンサチップ２００の一構成例を示す図である。
【図３】  図２に示すイメージセンサチップ２００のクロック入力端子３から入力されるクロックＣＬＫ、ｎチャネルＭＯＳ型トランジスタＴk（ｋ＝１、２、…、ｎ）とｎチャネルＭＯＳ型トランジスタ５とのオン／オフ状態、電源ライン１の電圧ＶDD、及び、暗時出力電圧を示す図である。
【図４】  図２に示すイメージセンサチップ２００の遅延回路７の入出力状態を示す図である。
【図５】  従来のイメージセンサが有するイメージセンサチップの構成を示す図である。
【図６】  従来のイメージセンサにおけるイメージセンサチップのクロック入力端子３から入力されるクロックＣＬＫ、ｎチャネルＭＯＳ型トランジスタＴk（ｋ＝１、２、…、ｎ）とｎチャネルＭＯＳ型トランジスタ５とのオン／オフ状態、電源ライン１の電圧ＶDD、及び、暗時出力電圧を示す図である。
【図７】  電源ライン１に接続された定電圧回路１０を示す図である。
【符号の説明】
１    電源ライン
２    シフトレジスタ
３    クロック入力端子
４    コンデンサ
５    ｎチャネルＭＯＳ型トランジスタ
６    出力端子
７    遅延回路
１０    定電圧回路
７１    抵抗
７２    コンデンサ
１００    イメージセンサ
２００    イメージセンサチップ
Ｄ1、Ｄ2、…、Ｄn    フォトダイオード
Ｑ1、Ｑ2、…、Ｑn    ＮＰＮ型トランジスタ
Ｔ1、Ｔ2、…、Ｔn    ｎチャネルＭＯＳ型トランジスタ
Ｎ    ノイズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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