(57)【特許請求の範囲】
【請求項１】
読み出し専用半導体記憶装置と、
前記読み出し専用半導体記憶装置に修正が生じた領域のアドレスデータ及び前記読み出し専用半導体記憶装置に修正が生じた領域のデータを修正する修正データを、それぞれ、電気的に書き込み可能な記憶部に格納し、格納された前記アドレスデータと外部から供給されるアドレスとをアドレス判定部によって比較して該アドレス判定部から判定結果信号を出力する不揮発性半導体記憶装置と、
前記読み出し専用半導体記憶装置からの出力データと、前記不揮発性半導体記憶装置からの出力データとが、それぞれ個別に接続されるデータ処理装置とを備え、
前記アドレス判定部において前記アドレスデータのアドレスと外部から供給されるアドレスとが一致しない場合に該アドレス判定部から出力される判定結果信号に基づいて前記読み出し専用半導体記憶装置から出力されるデータが、前記データ処理部にてデータ処理されて出力され、
前記アドレス判定部において前記アドレスデータのアドレスと外部から供給されるアドレスとが一致した場合に該アドレス判定部から出力される判定結果信号に基づいて前記読み出し専用半導体記憶装置のデータ出力が不定状態とされ、前記読み出し専用半導体記憶装置に修正が生じた領域のデータとして、前記不揮発性半導体記憶装置の記憶部に格納された前記修正データが前記データ処理部に出力されて、該データ処理部から前記修正データがデータ処理されて出力されることを特徴とする半導体記憶装置。
【請求項２】
前記判定結果信号を半導体記憶装置自体の外部に出力することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記記憶部内に、前記修正データ及び前記アドレスデータを格納する領域を複数個有することを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記修正データを格納する領域を保護する修正データ格納領域保護手段を備えていることを特徴とする、請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記修正データ格納領域保護手段は、外部から入力される入力信号として、電源電圧より高い電圧が供給されたときに、前記修正データを格納する領域の保護を解除することを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
前記アドレスデータを格納する領域を保護するアドレスデータ格納領域保護手段を備えていることを特徴とする、請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項７】
前記アドレスデータ格納領域保護手段は、外部から入力される入力信号として、電源電圧より高い電圧が供給されたときに、前記アドレスデータを格納する領域の保護を解除することを特徴とする、請求項６に記載の半導体記憶装置。
【請求項８】
前記不揮発性半導体記憶装置は、リードコマンドの入力に基づいて前記記憶部より読み出された前記アドレスデータを記憶するレジスタを、更に備えていることを特徴とする、請求項１〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記読み出し専用半導体記憶装置及び前記不揮発性半導体記憶装置が、それぞれ、１チップＬＳＩで形成されていることを特徴とする、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
それぞれ、１チップＬＳＩで形成された、前記読み出し専用半導体記憶装置及び前記不揮発性半導体記憶装置が、同一のパッケージに封入されていることを特徴とする、請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読み出し専用半導体記憶装置の情報置き換え方法に関し、特に、ゲーム機や携帯端末等で用いられる書き換えが不可能な記憶装置の修復、更新を、不揮発性半導体記憶装置を用いて実現した半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の技術として、特開平７−１２９３９６号公報にあるように、読み出し専用記憶装置のパッチ手段として読み出し専用記憶装置に修正を施す手段として、予め、書き換え可能な記憶装置に修正データを格納し、読み出し専用記憶装置の修正する該当データを読み出すと共に前記修正データを用いて擬似的に修正することを特徴とするパッチ方法が提案されている。
【０００３】
また、特開平６−１０３０５６号公報では、障害データが読み出された時のみ代替えデータで置き換えるためのセレクタを具備していることが記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のパッチ方法に於いては、以下に示す問題点があった。すなわち、修正が必要となる読み出し専用記憶装置からの情報を読み出した後、修正データと置き換える（特開平７−１２９３９６）、或いは、障害データを置き換えるためのセレクタによって修正データとの置き換えを行っている（特開平６−１０３０５６）ため、高速動作をさせることができないという問題点があった。また、修正が必要となる読み出し専用記憶装置のアドレスデータ或いは修正データの変更ができないという問題点があった。更に、読み出し専用記憶装置からの情報を読み出した後、修正データと置き換えているため、置き換えを行う場合に於いても、読み出し専用記憶装置が活性化されるため、消費電力が多くなるという問題点があった。
【０００５】
本発明は、従来技術に於ける上記問題点を解決すべくなされたものであり、その目的は、置き換えを可能とする不揮発性半導体記憶装置自身が、読み出し専用半導体記憶装置がアクセスされるときのアドレス情報等を常に入手することによって、内部で自動的に置き換えるか否かの判定を実施し、且つ、置き換える領域がアクセスされた時に読み出し専用半導体記憶装置を非活性にし、修正された情報のみが出力される手段を提供することにある。また、本発明の目的は、修正が必要な領域の記憶手段としても電気的に書き換え可能な不揮発性半導体記憶装置を採用し、読み出し専用半導体記憶装置の修正を実施する場合、幾度でも、また、如何なる時も、その修正情報を更新することが可能となる手段を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体記憶装置は、読み出し専用半導体記憶装置と、前記読み出し専用半導体記憶装置に修正が生じた領域のアドレスデータ及び前記読み出し専用半導体記憶装置に修正が生じた領域のデータを修正する修正データを、それぞれ、電気的に書き込み可能な記憶部に格納し、格納された前記アドレスデータと外部から供給されるアドレスとをアドレス判定部によって比較して該アドレス判定部から判定結果信号を出力する不揮発性半導体記憶装置と、前記読み出し専用半導体記憶装置からの出力データと、前記不揮発性半導体記憶装置からの出力データとが、それぞれ個別に接続されるデータ処理装置とを備え、前記アドレス判定部において前記アドレスデータのアドレスと外部から供給されるアドレスとが一致しない場合に該アドレス判定部から出力される判定結果信号に基づいて前記読み出し専用半導体記憶装置から出力されるデータが、前記データ処理部にてデータ処理されて出力され、前記アドレス判定部において前記アドレスデータのアドレスと外部から供給されるアドレスとが一致した場合に該アドレス判定部から出力される判定結果信号に基づいて前記読み出し専用半導体記憶装置のデータ出力が不定状態とされ、前記読み出し専用半導体記憶装置に修正が生じた領域のデータとして、前記不揮発性半導体記憶装置の記憶部に格納された前記修正データが前記データ処理部に出力されて、該データ処理部から前記修正データがデータ処理されて出力されることを特徴とする。
【０００８】
好ましくは、前記判定結果信号を半導体記憶装置自体の外部に出力することを特徴とする。
【０００９】
好ましくは、前記記憶部内に、前記修正データ及び前記アドレスデータを格納する領域を複数個有することを特徴とする。
【００１０】
好ましくは、前記修正データを格納する領域を保護する修正データ格納領域保護手段を備えていることを特徴とする。
【００１１】
好ましくは、前記修正データ格納領域保護手段は、外部から入力される入力信号として、電源電圧より高い電圧が供給されたときに、前記修正データを格納する領域の保護を解除することを特徴とする。
【００１２】
好ましくは、前記アドレスデータを格納する領域を保護するアドレスデータ格納領域保護手段を備えていることを特徴とする。
【００１３】
好ましくは、前記アドレスデータ格納領域保護手段は、外部から入力される入力信号として、電源電圧より高い電圧が供給されたときに、前記アドレスデータを格納する領域の保護を解除することを特徴とする。
【００１４】
好ましくは、前記不揮発性半導体記憶装置は、リードコマンドの入力に基づいて前記記憶部より読み出された前記アドレスデータを記憶するレジスタを、更に備えていることを特徴とする。
【００１５】
好ましくは、前記読み出し専用半導体記憶装置及び前記不揮発性半導体記憶装置が、それぞれ、１チップＬＳＩで形成されていることを特徴とする。
【００１６】
好ましくは、それぞれ、１チップＬＳＩで形成された、前記読み出し専用半導体記憶装置及び前記不揮発性半導体記憶装置が、同一のパッケージに封入されていることを特徴とする。
【００１７】
本発明の半導体記憶装置に於ける読み出し専用半導体記憶装置に格納されている情報に誤りがあった場合や更新する場合に不揮発性半導体記憶装置を採用し、前述の誤りの領域や更新する領域についても、不揮発性半導体装置の記憶部に、置き換えを実施する修正データ格納領域及びアドレスデータ格納領域を備え、置き換える情報を幾度も如何なる時も格納することができ、その格納された情報により読み出し専用半導体記憶装置がアクセスされている情報（アドレス等）を自動的に判断しながら、置き換えを実施する領域の情報が得られた時に自動的に置き換え、かつ読み出し専用半導体記憶装置を非活性化させ、置き換えを実現し修正された情報のみを出力させることが可能となる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
まず、本発明の第１の実施形態について図面を参照して説明する。
【００２０】
図１は、本発明の第１の実施形態の構成を示すブロック構成図である。本実施形態では、図１に示すように、書き換えが不可能である読み出し専用半導体記憶装置（マスクＲＯＭ）１、及び書き換え／消去可能な不揮発性半導体記憶装置（フラッシュメモリ装置）２を備える。外部から、ＣＳ＃（チップセレクト信号）、ＲＤ＃（リード信号）、アドレス４、ＷＰ＃（プロテクト信号）、コマンド命令等の信号が入力される。
【００２１】
不揮発性半導体記憶装置２内には、電気的に書き込み／消去可能な記憶部（フラッシュメモリ）２１−ｅと、更に、レジスタ２１−ｄとアドレス判定回路２１−ａとを内蔵している。電気的に書き込み／消去可能な記憶部２１−ｅは、具体的にはフラッシュメモリであり、フラッシュメモリセルがマトリクス状に形成され、電気的に書き込み、消去が可能なメモリである。記憶部２１−ｅには、読み出し専用半導体記憶装置１に修正が生じた領域（置き換えＲＯＭ領域１１−ａ）のアドレスデータを格納し、また、コマンド命令を実行させる制御ルーチンを格納する制御ルーチン（アドレスデータ）格納領域２１−ｆ、前記読み出し専用半導体記憶装置１に修正が生じた領域のデータを修正する修正データを格納する修正データ（ＲＯＭパッチ）格納領域２１−ｂ、及び、その他のデータを格納するデータ格納領域２１−ｇを有する。
【００２２】
この構成図をもとに説明すると、読み出し専用半導体記憶装置１に記憶または格納された情報を修正（誤りや更新）する領域（書き換えＲＯＭ領域１１−ａ）が必要となったとき、不揮発性半導体記憶装置２に、その変更が必要となったアドレスデータを、記憶部２１−ｅのアドレスデータ格納領域２１−ｆに格納する。更に、読み出し専用半導体記憶装置１に記憶または格納された情報に修正（誤りや更新）が必要となった領域のデータを修正する修正データを、記憶部２１−ｅの修正データ格納領域２１−ｂに格納する。格納する手段としては、不揮発性半導体記憶装置２に書き込み命令を与えることにより、記憶部２１−ｅに前記各データを格納する。また、不揮発性半導体記憶装置２は、アドレスデータ格納領域２１−ｆ及び修正データ格納領域２１−ｂに書き込まれたデータが、不用意に書き換えられるのを防止するために保護機能を有しており、外部からの命令等（コマンドによるロックや外部入力信号ＷＰ＃によるロック等）によりロックすることにより、書き換えを禁止し、データを保護する。更に、アドレスデータ格納領域２１−ｆ及び修正データ格納領域２１−ｂに一度データの格納を実施した後も、外部から入力されるコマンドまたは外部信号の状態により変更が可能である。この場合、アドレスデータ格納領域２１−ｆ及び修正データ格納領域２１−ｂの内容変更を実施するために、保護機能を解除する機能を有する。保護機能を解除する手段として、外部入力信号ＷＰ＃に電源電圧ＶＣＣより高い電圧が供給されたとき、保護機能を解除する。このため、解除したときのみ、変更が可能となる。具体的な構成としては、例えば、図７に示すように、不揮発性半導体記憶装置２にロック回路２１−ｈを設けて、ロック情報を記憶部２１−ｅに出力することにより、記憶部２１−ｅは保護／解除を行う。
【００２３】
不揮発性半導体記憶装置２にリードコマンドを与えると、アドレスデータ格納領域２１−ｆからアドレスデータが読み出され、レジスタ２１−ｄに転送される。アドレス判定回路２１−ａは、レジスタ２１−ｄに書き込まれたアドレスデータと外部から供給されるアドレスとを比較し、判定結果信号３を出力する。この判定結果信号３は、Ｈレベル或いはＬレベルのどちらか一方のレベルがアドレス判定回路２１−ａから出力され、読み出し専用半導体記憶装置１に入力される。読み出し専用半導体記憶装置１は、この判定結果信号３に基づいて、データを出力するか、或いは、出力を禁止するか決定する。レジスタ２１−ｄに書き込まれたアドレスデータと外部からのアドレスデータとが一致した場合は、読み出し専用半導体記憶装置１から読み出されるデータの出力を禁止し、その代わりに、アドレス判定回路２１−ａが不揮発性半導体記憶装置２の記憶部２１−ｅに内部フラッシュアドレス２１−ｃを与え、内部フラッシュアドレス２１−ｃにより、記憶部２１−ｅの修正データ格納領域２１−ｂに格納されている修正データを読み出し、データ出力５へ伝達する。具体的には、判定結果信号３に基づいて、読み出し専用半導体記憶装置１を非活性にする。非活性にする手段として、例えば、センスアンプ回路、出力バッファ回路を非活性にすることにより、読み出し専用半導体記憶装置１からのデータ出力を禁止する。通常、出力バッファ回路は、駆動能力を高くする必要があり、消費電力が大きいが、本発明では、アドレスが一致した場合、読み出し専用半導体記憶装置１を非活性にするため、低消費電力化を図ることができる。この場合の具体的構成例を図８に示す。また、レジスタ２１−ｄに書き込まれたアドレスデータと外部からのアドレスデータが不一致の場合は、読み出し専用半導体記憶装置１から読み出されるデータをデータ出力５へ出力する。
【００２４】
次に、図２に、読み出し専用半導体記憶装置１に記憶されたデータが不揮発性半導体記憶装置２に記憶されたデータに置き換えられる時のタイミングチャートを示す。ＣＳ＃は、両半導体記憶装置の活性化信号であり、ＲＤ＃は読み出しを実行させるための信号である。予め、リードコマンド命令を不揮発性半導体記憶装置２に与えることにより、レジスタ２１−ｄにアドレスデータが転送されている。電源投入時に、少なくとも、１度リードコマンドを実行する。このタイミングの実施例では、ＣＳ＃が”ＬＯＷ”状態の時に、読み出し専用半導体記憶装置１が、ＲＤ＃の信号により、連続的に格納されている情報を読み出すものであり、置き換えが実行されるタイミングとして、外部から与えられるアドレスとＲＤ＃の立ち上がりのタイミングによって、置き換えが実行される。また、置き換える領域のアドレスが終了した場合には、再び読み出し専用半導体記憶装置１が、外部から入力されるアドレスとＲＤ＃の立ち上がりで活性化され、通常の読み出しを実行する。なお、ＲＤ＃の立ち下がりで実施する場合も同様のことが言え、また、上記タイミングのみならずアドレスの変化だけでも実施することが可能であり、且つ、上記タイミングに限定されるものではない。このようにして、本発明では、読み出し専用半導体記憶装置１に記憶または格納された情報に修正（誤りや更新）が必要な領域（置き換えＲＯＭ領域１１−ａ）に対応するアドレスが外部から入力されたとき、読み出し専用半導体記憶装置１に修正が生じた領域のデータを、不揮発性半導体記憶装置２の記憶部２１−ｅに格納された修正データに置き換えて出力することが可能となる。
【００２５】
なお、本実施形態では、置き換えＲＯＭ領域１１−ａ及び修正データ格納領域２１−ｂの大きさを、それぞれ、２ｋワードとしているが、これらは、任意に設定することができるものであることは言うまでもない。
【００２６】
更に、本実施形態の半導体記憶装置は、上記置き換えが実施されたことを半導体記憶装置自体の外部に報知する手段を有しており、その一例として、置き換えを行う不揮発性半導体装置２が置き換えを実施した時に、半導体記憶装置自体の外部にＲＯＭＯＥ信号を出力する出力端子を有し、この出力端子に報知手段が接続されている。このＲＯＭＯＥ信号は、上述したアドレス判定回路２１−ａにより得られた判定結果信号３である。また、ＲＯＭＯＥ信号を外部に出力するに際し、端子を設ける手法のみならず他の手段も有り得る。他の手段として、一般的にフラッシュメモリ等がもつステータス情報の読み出し手段（Ｉ／Ｏ端子のデータ）等でも確認は可能となる。
【００２７】
以上で、本発明の第１の実施形態についての説明を終わる。
【００２８】
次に、本発明の第２の実施形態について説明する。
【００２９】
図３は、本発明の第２の実施形態のブロック構成図であり、読み出し専用半導体記憶装置１のデータ出力５２−ｂと、書き換え可能な不揮発性半導体記憶装置２のデータ出力５２−ａとが、それぞれ、その他の半導体装置６（ＣＰＵ等）に入力されており、両者が直接接続されていない場合においても、前述の第１の実施形態と同様の処理を行う。すなわち、判定結果信号３を受けて置き換えが実施された時のみ、データ出力５２−ｂは不定状態となり、データ出力５２−ａのみがデータ出力状態になって前記修正データが出力される。これにより、半導体装置６が、データ出力５２−ａである修正データを処理することになる。半導体装置６は、読み出し専用半導体記憶装置１から読み出されたデータ、或いは不揮発性半導体記憶装置２から読み出されたデータに基づいて、データの加工等の処理を施すＣＰＵ等であり、その処理結果はデータ出力５１として出力される。
【００３０】
次に、本発明の第３の実施形態について説明する。
【００３１】
図４は、本発明の第３の実施形態の説明に供する図であり、同図（ａ）は、その不揮発性半導体記憶装置部のブロック構成図、また、同図（ｂ）は、その動作タイミングチャートである。本実施形態は、記憶部に、前記修正データ及び前記アドレスデータを格納する領域を、それぞれ、２個ずつ有する場合の実施形態である。記憶部は、修正データ及びアドレスデータを格納する領域を、それぞれ、２個ずつ有するので、読み出し専用半導体記憶装置に修正が生じた領域が２カ所ある場合に、該２カ所のデータを、修正データに置き換えることができる。この場合、レジスタも２つ有する。
【００３２】
このときの記憶部のメモリマップを図５に示す。アドレス空間内に、ブロック０〜ブッロック１５が割り当てられている。ブロック０の領域は、制御ルーチン格納ブロックであり、パッチ情報０及びパッチ情報１（アドレスデータ）が格納されている。ブロック１の領域は、２つの修正データを格納するＲＯＭパッチエリア０及びＲＯＭパッチエリア１を有する。残りのブロック２〜ブロック１５の領域には、その他のデータが記憶されている。
【００３３】
最後に、本発明の第４の実施形態について説明する。
【００３４】
図６は、本発明の第４の実施形態の説明に供する図であり、同図（ａ）は、その不揮発性半導体記憶装置部のブロック構成図、また、同図（ｂ）は、その動作タイミングチャートである。本実施形態は、記憶部に、前記修正データ及び前記アドレスデータを格納する領域を、それぞれ、４個ずつ有する場合の実施形態である。記憶部は、修正データ及びアドレスデータを格納する領域を、それぞれ、４個ずつ有するので、読み出し専用半導体記憶装置に修正が生じた領域が４カ所ある場合に、該４カ所のデータを、修正データに置き換えることができる。この場合、レジスタも４つ有する。
【００３５】
なお、上記各実施形態に於いて、読み出し専用半導体記憶装置１及び不揮発性半導体記憶装置２を、それぞれ、１チップＬＳＩで形成する構成としてもよい。読み出し専用半導体記憶装置１及び不揮発性半導体記憶装置２を、それぞれ、１チップＬＳＩで形成することにより、読み出し専用半導体記憶装置１を形成した後に、該読み出し専用半導体記憶装置１に修正が生じた領域を有しても、不揮発性半導体記憶装置２により、読み出し専用半導体記憶装置１に修正が生じた領域のデータを修正データに置き換えることが可能となるため、新たに読み出し専用半導体記憶装置１を作成し直して交換する必要がない。
【００３６】
更に、それぞれ、１チップＬＳＩで形成された、読み出し専用半導体記憶装置１及び不揮発性半導体記憶装置２は、同一のパッケージに封入してもよい。スタックドパッケージ（２チップ１パッケージ）にすることが可能となり、ユーザーには、見かけ上、１つのデバイスに見えるものである。
【００３７】
【発明の効果】
以上、詳細に説明したように、本発明の半導体記憶装置によれば、以下の効果を奏するものである。
【００３８】
請求項１に係る半導体記憶装置によれば、読み出し専用半導体記憶装置に修正が生じた領域を自動的にアドレス判定部により判定し、アドレスが一致した場合、不揮発性半導体記憶装置は、アドレス判定部により判定結果信号を出力し、この判定結果信号に基づいて、直接、読み出し専用半導体記憶装置を非活性にし、読み出し専用半導体記憶装置に修正（更新）が生じた領域のデータを、不揮発性半導体記憶装置の記憶部に格納された修正データに置き換えて出力するすることができる。すなわち、不揮発性半導体記憶装置が自動的にアドレスを判定し、不揮発性半導体記憶装置が直接、読み出し専用半導体記憶装置を非活性にするため、高速に動作することが可能となる。また、アドレスが一致した場合、判定結果信号に基づいて、読み出し専用半導体記憶装置を非活性にするため、低消費電力化を図ることができる。更に、アドレス空間上に割り当てられた電気的に書き込み可能な記憶部に、前記読み出し専用半導体記憶装置に修正が生じた領域のアドレスデータと前記読み出し専用半導体記憶装置に修正が生じた領域のデータを修正する修正データとを格納するので、アドレスデータと修正データとを別々の記憶部に設ける必要がなく、面積が縮小でき、加えて、記憶部は電気的に書き込み／消去可能な不揮発性メモリであるため、アドレスデータ及び修正データを容易に変更することが可能となり、且つ、記憶部は電気的に書き込み／消去可能な不揮発性メモリを用いるため、電源がオフされた後においても、データを失うことがないものである。
【００３９】
また、本発明に係る半導体記憶装置によれば、読み出し専用半導体記憶装置から読み出されたデータ、或いは、不揮発性半導体記憶装置から読み出されたデータに基づいて、データの加工等の処理を容易に行うことができるものである。
【００４０】
また、判定結果信号を半導体記憶装置自体の外部に出力することにより、出力データが、読み出し専用半導体記憶装置から読み出されたデータであるのか、或いは、不揮発性半導体記憶装置から読み出されたデータであるのかを確認（認識）することができるので、出荷前の最終テスト時に、修正データに的確に置き換えられているか否かをチェックすることができる。また、誤った修正データに置き換えられた場合でも、不揮発性半導体記憶装置の記憶部に格納された修正データとアドレスデータとに対して適宜変更、更新を行い、正しいデータに置き換えることができるものである。
【００４１】
また、記憶部は、修正データ及びアドレスデータを格納する領域を複数個有することにより、読み出し専用半導体記憶装置に修正が生じた領域が複数ある場合に、複数のデータを、それぞれ、修正データに置き換えることができるものである。
【００４２】
また、修正データ格納領域保護手段を備えることにより、修正データを格納する領域は、不用意に書き込まれなくなるものである。
【００４３】
また、外部から入力される入力信号として、電源電圧（ＶＣＣ）より高い電圧が供給されたときのみ、修正データを格納する領域の保護を解除することが可能であることにより、解除したときのみ、修正データの変更、更新が可能となるものである。
【００４４】
また、アドレスデータ格納領域保護手段を備えることにより、アドレスデータを格納する領域は、不用意に書き込まれなくなるものである。
【００４５】
また、外部から入力される入力信号として電源電圧（ＶＣＣ）より高い電圧が供給されたときのみ、アドレスデータを格納する領域の保護を解除することが可能であることにより、解除したときのみ、アドレスデータの変更、更新が可能となるものである。
【００４６】
また、アドレスデータを格納する領域をリードコマンドにより読み出し、そのアドレスデータを外部に出力することなく、不揮発性半導体記憶装置内のレジスタに転送することにより、アドレスデータが外部より見られることを防止できるものである。更に、レジスタを備えていることにより、アドレス判定部によりアドレスデータを比較する際、高速に比較することができると共に、消費電力を低減することができるものである。すなわち、レジスタを設けずに、アドレス判定部によりアドレスデータを比較すると、常に、記憶部に記憶されているアドレスデータを読み出す必要があり、高速に比較することができず、また、消費電力が増大するが、本発明の構成とすることにより、上述の通り、高速の比較と消費電力の低減とを図ることができるものである。
【００４７】
また、読み出し専用半導体記憶装置及び不揮発性半導体記憶装置が、それぞれ、１チップＬＳＩで形成されていることにより、読み出し専用半導体記憶装置を形成した後に、該読み出し専用半導体記憶装置に修正が生じた領域を有しても、不揮発性半導体記憶装置により、読み出し専用半導体記憶装置に修正が生じた領域のデータを修正データに置き換えることが可能となるため、新たに読み出し専用半導体記憶装置を作成し直して交換する必要がないものである。
【００４８】
また、スタックドパッケージ（２チップ１パッケージ）にすることが可能であることにより、ユーザーには、見かけ上、１つのデバイスに見えるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体記憶装置の構成を示すブロック構成図である。
【図２】同実施形態の動作タイミング図である。
【図３】本発明の第２の実施形態の構成を示すブロック構成図である。
【図４】本発明の第３の実施形態の説明に供する図であり、（ａ）は、その不揮発性半導体記憶装置部の構成を示すブロック構成図、（ｂ）は、その動作タイミング図である。
【図５】同実施形態の記憶部のメモリマップ図である。
【図６】本発明の第４の実施形態の説明に供する図であり、（ａ）は、その不揮発性半導体記憶装置部の構成を示すブロック構成図、（ｂ）は、その動作タイミング図である。
【図７】本発明の第１の実施形態である半導体記憶装置に於いて、更に不揮発性半導体記憶装置部にロック回路を設けた変形実施形態の構成を示すブロック構成図である。
【図８】図１に示す本発明の第１の実施形態に於ける読み出し専用半導体記憶装置部の内部構成を示すブロック構成図である。
【符号の説明】
１                  読み出し専用半導体記憶装置
１１−ａ            置き換えＲＯＭ領域
２                  不揮発性半導体記憶装置
２１−ａ            アドレス判定回路
２１−ｂ            修正データ格納領域
２１−ｄ            レジスタ
２１−ｅ            記憶部
２１−ｆ            制御ルーチン（アドレスデータ）格納領域
２１−ｈ            ロック回路
３                  判定結果信号
４                  外部アドレス入力
５                  データ出力
５１                データ出力
５２−ａ            データ出力
５２−ｂ            データ出力
６                  半導体装置
【図１】
0003948692.tif 000002
【図２】
0003948692.tif 000003
【図３】
0003948692.tif 000004
【図４】
0003948692.tif 000005
【図５】
0003948692.tif 000006
【図６】
0003948692.tif 000007
【図７】
0003948692.tif 000008
【図８】
0003948692.tif 000009