(57)【特許請求の範囲】
【請求項１】
第１不純物濃度を有する第１導電型の半導体基板と、
第２不純物濃度の不純物濃度ピークを有し、前記半導体基板の主表面に形成される前記第１導電型のレトログレードウェルと、
前記レトログレードウェルの下側に接し、濃度が前記第１不純物濃度および前記第２不純物濃度の不純物濃度ピークよりも小さい第３不純物濃度を最大値とする第１の不純物層と、
前記レトログレードウェル上に形成されるＭＯＳ型トランジスタと、
前記半導体基板の前記主表面における、前記レトログレードウェルとは別の領域に形成され、前記第1導電型の第４不純物濃度の不純物濃度ピークを有する第２の不純物層と、
この第２の不純物層に隣接して前記半導体基板の主表面に形成され、第２導電型の第５不純物濃度の不純物濃度ピークを有する第３の不純物層と、
少なくとも前記第２および第３の不純物層上に形成され、前記ＭＯＳ型トランジスタを制御するためのＣＭＯＳトランジスタを含む、半導体装置。
【請求項２】
少なくとも前記第２および第３の不純物層下に形成された前記第１導電型の第４の不純物層を備えたことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物層は前記第２導電型である、請求項１に記載の半導体装置。
【請求項４】
前記第１の不純物層は、前記第３不純物濃度の不純物濃度ピークを有し、前記第２不純物濃度および前記第３不純物濃度が前記第１不純物濃度よりも小さい、請求項１に記載の半導体装置。
【請求項５】
前記第１導電型の第４の不純物層が少なくとも前記第２および第３の不純物層下に形成される、請求項４に記載の半導体装置。
【請求項６】
前記第１の不純物層は前記第２導電型である、請求項４に記載の半導体装置。
【請求項７】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項４に記載の半導体装置。
【請求項８】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項４に記載の半導体装置。
【請求項９】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項１に記載の半導体装置。
【請求項１０】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１に記載の半導体装置。
【請求項１１】
前記第２不純物濃度の不純物濃度ピークおよび前記第４不純物濃度の不純物濃度ピークは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項１に記載の半導体装置。
【請求項１２】
前記第２不純物濃度および前記第３不純物濃度は前記第１不純物濃度よりも小さい、請求項１１に記載の半導体装置。
【請求項１３】
前記第１の不純物層は、前記第３不純物濃度の不純物濃度ピークを有する前記第２導電型の不純物層であることを特徴とする、請求項１記載の半導体装置。
【請求項１４】
少なくとも前記第２および第３の不純物層下に形成された前記第１導電型の第４の不純物層を備えたことを特徴とする、請求項１３に記載の半導体装置。
【請求項１５】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項１３に記載の半導体装置。
【請求項１６】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１３に記載の半導体装置。
【請求項１７】
前記第３不純物濃度は前記第２不純物濃度よりも小さい、請求項１３に記載の半導体装置。
【請求項１８】
前記第４不純物濃度の不純物濃度ピークと、前記第２不純物濃度の不純物濃度ピークとは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項１３に記載の半導体装置。
【請求項１９】
第１不純物濃度を有する第１導電型の半導体基板と、
第２不純物濃度の不純物濃度ピークを有し、前記半導体基板の主表面に形成される前記第１導電型のレトログレードウェルと、
第３不純物濃度の不純物濃度ピークを有し、前記レトログレードウェルの下側に接する第１の不純物層とを含み、前記第３不純物濃度は前記第１不純物濃度および前記第２不純物濃度よりも小さく、さらに、
前記レトログレードウェルの主表面に形成されるメモリセルトランジスタと、
前記半導体基板の前記主表面における、前記レトログレードウェルとは別の領域に形成され、前記第１導電型の第４不純物濃度の不純物濃度ピークを有する第２の不純物層と、
前記第２の不純物層に隣接して前記半導体基板の主表面に形成され、第２導電型の第５不純物濃度の不純物濃度ピークを有する第３の不純物層と、
少なくとも前記第２および第３の不純物層に形成されるＣＭＯＳ型トランジスタとを含む半導体装置。
【請求項２０】
少なくとも前記第２および第３の不純物層下に形成される、前記第１導電型の第４の不純物層をさらに含む、請求項１９に記載の半導体装置。
【請求項２１】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１９に記載の半導体装置。
【請求項２２】
前記第２不純物濃度および前記第３不純物濃度は前記第１不純物濃度よりも小さい、請求項１９に記載の半導体装置。
【請求項２３】
少なくとも前記第２および第３の不純物層下に形成される、前記第１導電型の第４の不純物層をさらに含む、請求項２２に記載の半導体装置。
【請求項２４】
前記第２不純物濃度の不純物濃度ピークおよび前記第４不純物濃度の不純物濃度ピークは前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項１９に記載の半導体装置。
【請求項２５】
前記第２不純物濃度および前記第３不純物濃度は前記第１不純物濃度よりも小さい、請求項２４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、レトログレードウェル構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭなどの記憶保持を目的とする集積回路においては、保持されていた情報が偶発的に失われる、いわゆるソフトエラーが問題となってきた。このソフトエラーを引き起こす代表的なものとしてα線があげられる。
【０００３】
例えば、Ｐ型基板上にＮＭＯＳＦＥＴからなる記憶素子を形成した場合、基板内にα線が入射すると、α線が基板内原子と相互作用してエネルギーを失い減速する。その過程で、多数の電子正孔対を発生するが、この発生した電子正孔対のうち、少数キャリアである電子がＮＭＯＳＦＥＴのＮ型拡散層に到達することによって、保持されている情報（電位）を反転させてしまうことがある。
【０００４】
また、ＣＭＯＳ構造においては、ＰＭＯＳのソース／ドレインとＮウェルおよびＰウェルからなる寄生ＰＮＰバイポーラトランジスタと、ＮＭＯＳのソース／ドレインとＰウェルおよびＮウェルからなる寄生ＮＰＮバイポーラトランジスタが導通状態になることによって、サイリスタが形成され、ＣＭＯＳ回路の電源端子間などに大電流を生じるラッチアップ現象を引き起こしやすい。特に、ウェルの不純物濃度が低いと、ウェル領域に電流が流れた時の抵抗が高くなり、電圧降下が大きくなるため、ラッチアップ現象が起こりやすくなる。このラッチアップが起こると、回路動作が阻害されるだけでなく、場合によっては、集積回路自体が破壊されるという不具合を生じる。
【０００５】
これらの問題点を解決する手段としては、ウェル底部の不純物濃度を高めた、いわゆるレトログレードウェル構造が採用されている。このレトログレードウェルは、不純物を半導体基板内に高エネルギーでイオン注入することによって形成されることが多い。
【０００６】
不純物を高エネルギーでイオン注入することによって形成されたレトログレードウェルの構造およびその製造方法は、例えば、Ｋ．Ｔｓｕｋａｍｏｔｏ  ｅｔ  ａｌ．，”Ｈｉｇｈ  ｅｎｅｒｇｙ  ｉｒｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｆｏｒ  ＵＬＳＩ”Ｎｕｃｌ．Ｉｎｓｔｒ．ａｎｄ  Ｍｅｔｈ．  ｐｐ５８４−５９１  １９９１に開示されている。
【０００７】
図７７は、レトログレードウェルが形成されたＣＭＯＳ構造の半導体装置を示す断面図である。図を参照して、１０１はＰ型半導体基板、１０３はレトログレードＰウェル、１０４はレトログレードＮウェル、１２４は素子分離酸化膜、１２５はソース／ドレイン、１２６はゲート酸化膜、１２７はゲート電極である。また、図７８は図７７に示された半導体装置のＸ−Ｘ’断面の基板部分における深さ方向の不純物密度分布を示す図、図７９は、Ｘ−Ｘ’断面における内部ポテンシャルを示す図である。
【０００８】
これらの図からわかるように、レトログレードＰウェルは、高エネルギーイオン注入で不純物を注入するため、基板内の所望の深さに不純物濃度のピークを形成することができる。そのため、レトログレードＰウェル上にＣＭＯＳ構造のトランジスタが形成される場合、レトログレードＰウェル底部の高濃度部分では、抵抗が抑制され、電圧降下が小さくなる。それによって、寄生バイポーラトランジスタの電流増幅率が小さくなり、ラッチアップを起こしにくくなる。
【０００９】
また、ＣＭＯＳ構造ではなく、レトログレードＰウェル上にメモリセルを形成する場合、レトログレードウェル底部の不純物濃度のピークと基板不純物領域とのフェルミ準位の差から生じるポテンシャルバリアによって、少数キャリアである電子が基板表面のソース／ドレイン１２５に到達することを妨げ、ソフトエラー耐性が向上する。
【００１０】
さらに、ソフトエラー耐性を向上させるために、レトログレードＰウェルをＮ型不純物層で囲んだ半導体基板の不純物構造とその製造方法が、例えば、特開平４−２１２４５３号に開示されている。
【００１１】
図８０は、レトログレードＰウェルを囲むようにＮ型不純物層が形成された半導体装置の基板部分を示す断面図である。この図において１０５はＮ型不純物層である。レトログレードＰウェル上にはＮＭＯＳが形成され、メモリ領域となる。図８１は、図８０中のＹ−Ｙ’断面における深さ方向の不純物密度分布を示す図である。
【００１２】
この構造によれば、α線などによって基板内で発生した少数キャリア、すなわち電子は、このＮ型不純物層により吸収されるため、レトログレードＰウェル領域１０３の表面に形成されるソース／ドレイン層（図示せず）への到達が妨げられ、ソフトエラー耐性が向上する。
【００１３】
また、ラッチアップ耐性を向上させるためには、非常に高い不純物濃度の基板表面に低濃度ウェルを形成した構造が、例えば、Ｆ．Ｓ．Ｌａｉ  ｅｔ  ａｌ．，”Ａ  Ｈｉｇｈｌｙ  ｌａｔｃｈｕｐ−ｉｍｍｕｎｅ  １  μｍ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ  ｆａｂｒｉｃａｔｅｄ  ｗｉｔｈ  １  ＭｅＶ  ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ａｎｄ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ＴｉＳｉ2 ”ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．ｐｐ５１３−５１６  １９８５に開示されている。
【００１４】
図８２は、非常に高いＰ型不純物濃度を有する基板の表面に、不純物層を設けた半導体装置の基板部分を示す断面図である。この図において１０６は高濃度Ｐ型基板、１１３はＰウェル、１０４はレトログレードＮウェルである。レトログレードＮウェル１０４上にはＰＭＯＳ、Ｐウェル１１３上にはＮＭＯＳが形成され、ＣＭＯＳ回路を構成する。図８３は、図８２中のＺ−Ｚ’断面における深さ方向の不純物密度分布を示す図である。
【００１５】
この構造では、高濃度Ｐ型基板１０６を用いることによって、基板抵抗を減少させ、基板内の電流による電圧降下を小さくするため、ＣＭＯＳ回路のラッチアップを抑制することができる。
【００１６】
【発明が解決しようとする課題】
しかし、集積回路の微細化に伴って、従来のようなレトログレードウェル構造では、ソフトエラー耐性およびラッチアップ耐性がともに低下する。
【００１７】
さらに、レトログレードＰウェルをＮ型不純物層で囲んだ不純物構造の場合、中間層となるＮ型不純物層の電位を決めるための端子が必要となるため、微細化によって構造上の複雑さを増す。
【００１８】
また、集積回路の設計やプロセス技術の進歩により、高密度の記憶素子と高密度の演算回路を同一チップ内に搭載した集積回路の製造が可能になってきているが、このような集積回路では、高いソフトエラー耐性と高いラッチアップ耐性が同時に必要とされる。
【００１９】
そこで、高不純物濃度基板に低不純物濃度表面層を形成した構造を用いると、高いラッチアップ耐性を示すため、ＣＭＯＳ構造において有効であるが、ソフトエラー耐性の向上には効果が無く、むしろ２層間のフェルミ準位の差がポテンシャルバリアを形成して、少数キャリアの基板への拡散を妨げ、逆に素子形成領域へ拡散させるためソフトエラー耐性が劣化する。
【００２０】
本発明は、上記した点に鑑みてなされたものであり、微細化されても、ソフトエラー耐性強化に有効なだけでなく、ソフトエラー耐性とラッチアップ耐性を合わせ持ち、回路の誤動作を防止する基板不純物構造を有する半導体装置およびその製造方法を得ることを目的とするものである。
【００２１】
【課題を解決するための手段】
この発明に係る半導体装置は、第１不純物濃度を有する第１導電型の半導体基板と、第２不純物濃度の不純物濃度ピークを有し、半導体基板の主表面に形成される第１導電型のレトログレードウェルと、レトログレードウェルの下側に接し、濃度が第１不純物濃度および第２不純物濃度の濃度ピークよりも小さい第３不純物濃度を最大値とする第１の不純物層と、レトログレードウェル上に形成されるＭＯＳ型トランジスタと、半導体基板の主表面における、レトログレードウェルとは別の領域に形成され、第1導電型の第４不純物濃度の不純物濃度ピークを有する第２の不純物層と、この第２の不純物層に隣接して半導体基板の主表面に形成され、第２導電型の第５不純物濃度の不純物濃度ピークを有する第３の不純物層と、少なくとも第２および第３の不純物層上に形成され、ＭＯＳ型トランジスタを制御するためのＣＭＯＳトランジスタを含むものである。
【００２２】
また、少なくとも第２および第３の不純物層下に形成された第１導電型の第４の不純物層をさらに備えたことを特徴とするものである。
【００２３】
また、第１の不純物層は第２導電型であることを特徴とするものである。
また、第１の不純物層は、第３不純物濃度の不純物濃度ピークを有し、第２不純物濃度および第３不純物濃度は濃度が第１不純物濃度よりも小さいことを特徴とするものである。
【００２４】
ここで、第１導電型の第４の不純物層が少なくとも第２および第３の不純物層下に形成されることを特徴とするものである。
【００２５】
そして、第１の不純物層は第２導電型であることを特徴とするものである。
そして、ＭＯＳ型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【００２６】
さらに、第１の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【００２７】
また、ＭＯＳ型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【００２８】
また、第１の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【００２９】
また、第２不純物濃度の不純物濃度ピークおよび第４不純物濃度の不純物濃度ピークは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【００３０】
さらに、第２不純物濃度および第３不純物濃度は第１不純物濃度よりも小さいことを特徴とするものである。
【００３１】
また、第１の不純物層は、第３不純物濃度の不純物濃度ピークを有する第２の導電型の不純物層であることを特徴とするものである。
【００３２】
さらに、少なくとも第２および第３の不純物層下に形成された第１導電型の第４の不純物層を備えたことを特徴とするものである。
【００３３】
また、ＭＯＳ型トランジスタはメモリセルを構成するトランジスタであることを特徴とするものである。
【００３４】
さらに、第１の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【００３５】
加えて、第３不純物濃度は第２不純物濃度よりも小さいことを特徴とするものである。
【００３６】
そして、第４不純物濃度の不純物濃度ピークと、第２不純物濃度の不純物濃度ピークとは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【００３７】
また、本発明の半導体装置は、第１不純物濃度を有する第１導電型の半導体基板と、
第２不純物濃度の不純物濃度ピークを有し、半導体基板の主表面に形成されるレトログレードウェルと、第３不純物濃度の不純物濃度ピークを有し、レトログレードウェルの下側に接する第１の不純物層とを含み、第３不純物濃度は第１不純物濃度および第２不純物濃度よりも小さく、さらに、レトログレードウェルの主表面に形成されるメモリセルトランジスタと、半導体基板の主表面における、レトログレードウェルとは別の領域に形成され、第１導電型の第４不純物濃度の不純物濃度ピークを有する第２の不純物層と、第２の不純物層に隣接して半導体基板の主表面に形成され、第２導電型の第５不純物濃度の不純物濃度ピークを有する第３の不純物層と、少なくとも第２および第３の不純物層に形成されるＣＭＯＳ型トランジスタとを含むことを特徴とするものである。
【００３８】
また、少なくとも第２および第３の不純物層下に形成される、第１導電型の第４の不純物層をさらに含むことを特徴とするものである。
【００３９】
さらに、第１の不純物層は半導体基板の主表面に形成される分離絶縁膜よりも深く形成されることを特徴とするものである。
【００４０】
また、第２不純物濃度および第３不純物濃度は第１不純物濃度よりも小さいことを特徴とするものである。
【００４１】
また、少なくとも第２および第３の不純物層下に形成される、第１導電型の第４の不純物層をさらに含むことを特徴とするものである。
【００４２】
さらに、第２不純物濃度の不純物濃度ピークおよび第４不純物濃度の不純物濃度ピークは半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有することを特徴とするものである。
【００４３】
さらに、第２不純物濃度および第３不純物濃度は第１不純物濃度よりも小さいことを特徴とするものである。
【００４４】
【発明の実施の形態】
参考例１．
図１はこの発明に関連する参考例１を示す半導体装置の断面図である。以下図を参照して、１はＰ型半導体基板、２はＰ型半導体基板１中に形成されたＰ型不純物層、３はＰ型半導体基板１中に形成されたレトログレードＰウェル、２１はセルプレート、２２はストレージノード、２３はキャパシタ絶縁膜、２４は素子分離酸化膜、２５はソース／ドレイン、２６はゲート酸化膜、２７はゲート電極、２８はシリコン酸化膜、３０は層間絶縁膜、３１はビット線である。ストレージノード２２、キャパシタ絶縁膜２３およびセルプレート２１からキャパシタが構成されている。
【００４５】
図２は、図１に示した半導体装置の半導体基板を示す断面図、図３は、図２に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図、図４は、図２に示した半導体基板のＡ−Ａ’断面における基板の内部ポテンシャルを示す図である。
【００４６】
この半導体装置の基板は、ボロン濃度１×１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３からなっている。
【００４７】
図１においては、レトログレードＰウェル３表面に形成されたトランジスタは二つであるが、実際の構造としては、多数個形成されることが多い。また、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が、必要によって形成される。Ｐ型不純物層２は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【００４８】
この半導体装置の基板構造によれば、図４からわかるように、Ｐ型不純物層２の存在によって、半導体基板１中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域２５に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【００４９】
また、半導体基板１、Ｐ型不純物層２およびレトログレードＰウェル３は、同一導電型であるので、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【００５０】
図５〜７は、参考例１の半導体装置の基板の製造方法を示す断面図である。図を参照して、２９は下敷き酸化膜である。
【００５１】
図８は、図５に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【００５２】
まず、図５に示すように、ボロン濃度１×１０16／ｃｍ3程度のＰ型半導体基板１の表面上に、エピタキシャル成長によって、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２〜１０μm形成する。次に図６に示すように、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【００５３】
次に、図７に示すように、必要で有れば、レジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。この後トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板１中でα線などにより発生した電子の、レトログレードウェル３の上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されるソース／ドレイン領域２５に到達するのを妨げて、電子によるソフトエラーが抑制された半導体装置を得ることができる。
【００５４】
また、半導体基板１、Ｐ型不純物層２およびレトログレードＰウェル３を、同一導電型にすることによって、電気的に導通させているため、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【００５５】
さらに、エピタキシャル成長によってＰ型不純物層２を形成するため、半導体基板１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板１とレトログレードＰウェル３を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
参考例２．
図９はこの発明に関連する参考例２を示す半導体装置の基板の断面図である。以下図を参照して、１はＰ型半導体基板、５はＮ型不純物層、３はレトログレードＰウェルで、Ｎ型不純物層５のＮ型不純物密度は十分に低く、Ｐ型半導体基板１とレトログレードＰウェル３は電気的に絶縁されていない。このレトログレードＰウェル３上には、参考例１と同様の素子が形成される。（図示せず）
図１０は、図９に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図、図１１は、図９に示した半導体基板のＡ−Ａ’断面における基板の内部ポテンシャルを示す図である。
【００５６】
この半導体装置の基板は、ボロン濃度１×１０15〜１×１０16／ｃｍ3程度のＰ型半導体基板１と、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードウェル層３からなっている。
【００５７】
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が必要によって形成される。また、Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【００５８】
図１１からわかるように、Ｎ型不純物層５の存在によって、半導体基板１中でα線などにより発生した電子のレトログレードウェル３の上部に対するポテンシャルバリアがさらに大きくなり、レトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【００５９】
また、Ｎ型不純物層５は、半導体基板１およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板１とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【００６０】
図１２〜１５は、参考例２の半導体装置の基板の製造方法を示す断面図、図１６は、図１４に示した半導体基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図、図１７は、図１５に示した半導体基板の深さ方向に対するボロンとリンの不純物密度分布を示す図である。
【００６１】
まず、図１２に示すように、ボロン濃度１×１０15／ｃｍ3程度のＰ型半導体基板１主表面上の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【００６２】
次に、図１３に示すように、必要であれば、Ｐ型半導体基板１表面にレジストをパターニングしてＮ型不純物層５形成領域上部を開口するようにマスクした後、Ｎ型の不純物イオンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１×１０11〜５×１０12／ｃｍ2の条件で注入して、Ｎ型不純物層５１を形成する。
【００６３】
その後、図１４に示すように、１１００℃〜１２００℃、０．５時間から３時間程度の熱処理でリンを拡散させてＮ型不純物層５を形成する。
【００６４】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、Ｎ型不純物層５が形成される領域に参考例１に示したようなＰ型不純物層２が形成されることがあるが、Ｐ型不純物層２が形成されても特に問題はない。
【００６５】
そして、図１５に示すように、必要であれば、Ｐ型半導体基板１表面にレジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。このレトログレードＰウェル３上には、この後、参考例１と同様の素子が形成される。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板１とレトログレードＰウェル３との間にＮ型層を挟みつつ導通を保つことができる半導体装置の製造が可能となる。よって、半導体基板１中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアがさらに大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【００６６】
また、Ｎ型不純物層５は、半導体基板１およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板１とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【００６７】
図１８〜図２０は、参考例２の半導体装置の基板の別の製造方法を示す断面図、図２１は、図１９に示した半導体基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図、図２２は、図２０に示した半導体基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【００６８】
まず、参考例１と同様にして、ボロン濃度１×１０16／ｃｍ3程度のＰ型半導体基板１の表面上に、エピタキシャル成長によって、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２〜１０μmを形成した後、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【００６９】
次に、図１８に示すように、必要であれば、レジストをパターニングしてＮ型不純物層５形成領域上部を開口するようにマスクした後、Ｎ型の不純物イオンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１×１０11〜１×１０13／ｃｍ2の条件で注入してＮ型不純物層５１を形成する。
【００７０】
その後、図１９に示すように、１１００℃〜１２００℃、０．５時間から３時間程度の熱処理でリンを拡散させてＮ型不純物層５を形成する
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、Ｎ型不純物層５が形成される領域に参考例１に示したようなＰ型不純物層２が形成されることがあるが、Ｐ型不純物層２が形成されても特に問題はない。
【００７１】
そして、図２０に示すように、必要であれば、レジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。このレトログレードＰウェル３上には、この後、参考例１と同様の素子が形成される。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板１中でα線などにより発生した電子の、レトログレードウェル３上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーが抑制された半導体装置の製造方法を得ることができる。
【００７２】
さらに、エピタキシャル成長させた後にＮ型不純物層５を形成するため、半導体基板１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板１とレトログレードＰウェル３を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【００７３】
また、Ｎ型不純物層５は、半導体基板１およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板１とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【００７４】
図２３〜図２４は、参考例２の半導体装置の基板の別の製造方法を示す断面図である。図２５は、図２３に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンとの不純物プロファイルを示したものである。図２６は図２４に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【００７５】
まず、図２３に示すように、ボロン濃度１×１０16／ｃｍ3程度のＰ型シリコン基板１上にリン濃度１×１０15／ｃｍ3程度のＮ型エピタキシャル層５を２〜５μm成長させた後、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【００７６】
次に、図２４に示すように、必要であれば、レジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。この後、参考例１と同様の素子が形成される。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板１中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【００７７】
さらに、エピタキシャル成長によってＮ型不純物層５を形成するため、半導体基板１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板１とレトログレードＰウェル３を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、工程の簡略化が図れる上、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【００７８】
また、Ｎ型不純物層５は、半導体基板１およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板１とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
参考例３．
図２７は、この発明に関連する参考例３を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、２はＰ型半導体基板中に形成されたＰ型不純物層、３はＰ型半導体基板６中に形成されたレトログレードＰウェルである。
【００７９】
図２８は、図２７に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【００８０】
この半導体装置の基板は、図２８に示すように、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３からなっている。
【００８１】
また、レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｐ型不純物層２は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【００８２】
この基板構造上に記憶素子が形成される場合（図示せず）、図２８に示した不純物密度分布からわかるように、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｐ型不純物層２の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをより抑制する効果を有する。
【００８３】
また、この基板構造の上に制御回路となるＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基板６によって、基板抵抗が低くなり、あわせて、レトログレードＰウェル３が形成されているため、ラッチアップ耐性を向上させるという効果を有する。
【００８４】
さらに、Ｐ型半導体基板６、Ｐ型不純物層２およびレトログレードＰウェル３は、同一導電型で、電気的に導通しているので、それぞれ独立に電位を固定する必要がない。よって、記憶素子およびＣＭＯＳトランジスタのいずれを形成する場合にも、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【００８５】
加えて、Ｐ型半導体基板６の濃度は高いが、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度は低いので、Ｐ型半導体基板６とレトログレードＰウェル３を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
【００８６】
図２９〜図３０は、参考例３の半導体装置の基板の製造方法を示す断面図で、図３１は、図２９に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【００８７】
まず、図２９に示すように、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６の表面上にボロン濃度１×１０15／ｃｍ3程度のＰ型エピタキシャル層２を２〜１０μm形成する。
【００８８】
その後、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【００８９】
次に、図３０に示すように、必要であれば、レジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３を形成する。この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。（図示せず）
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【００９０】
Ｐ型不純物層２は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【００９１】
以上説明したように、この半導体装置の製造方法によれば、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｐ型不純物層２の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【００９２】
また、この基板構造の上にＣＭＯＳトランジスタが形成される場合、半導体基板６の濃度が高いため、基板抵抗が低くなるともに、レトログレードＰウェル３が形成されているため、ラッチアップ耐性をより一層向上させるという効果を有する。
【００９３】
さらに、Ｐ型半導体基板６、Ｐ型不純物層２およびレトログレードＰウェル３は、同一導電型で、電気的に導通しているので、それぞれ独立に電位を固定する必要がない。よって、記憶素子およびＣＭＯＳトランジスタのいずれを形成する場合にも、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造が可能になる。
【００９４】
加えて、Ｐ型不純物層２をエピタキシャル成長によって形成しているので、Ｐ型半導体基板６の濃度は高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度は低くなり、Ｐ型半導体基板６とレトログレードＰウェル３を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
参考例４．
図３２は、この発明に関連する参考例４を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、５はＰ型半導体基板中に形成されたＮ型不純物層、３はＰ型半導体基板６中に形成されたレトログレードＰウェルである。
【００９５】
図３３は図３２に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【００９６】
この半導体装置の基板は、図３３に示すように、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６と、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３からなっている。
【００９７】
また、レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【００９８】
この基板構造上に記憶素子が形成される場合、図３３に示した不純物密度分布からわかるように、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをより抑制する効果を有する。
【００９９】
また、この基板構造の上に制御回路となるＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基板６によって、基板抵抗が低くなり、あわせて、レトログレードＰウェル３が形成されているため、ラッチアップ耐性を向上させるという効果を有する。
【０１００】
さらに、Ｎ型不純物層５は、半導体基板６およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板６とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０１０１】
加えて、Ｐ型半導体基板６の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低いので、Ｐ型半導体基板６とレトログレードＰウェル３を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
【０１０２】
図３４〜図３５は、この発明に関連する参考例４を示す半導体装置の基板の製造方法を示す断面図、図３６は図３４に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図、図３７は図３５に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示した図である。
【０１０３】
まず、図３４に示すように、ボロン濃度１×１０18〜１０19／ｃｍ3程度のＰ型半導体基板６上にリン濃度１×１０15／ｃｍ3程度のＮ型不純物層５を２〜１０μmエピタキシャル成長させる。
【０１０４】
その後、Ｎ型不純物層５の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【０１０５】
次に、図３５に示すように、必要で有ればレジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３を形成する。この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【０１０６】
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０１０７】
Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【０１０８】
以上説明したように、この半導体装置の製造方法によれば、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【０１０９】
また、この基板構造の上にＣＭＯＳトランジスタが形成される場合、半導体基板６の濃度が高いため、基板抵抗が低くなり、半導体基板６とレトログレードＰウェル３を導通させやすくなるとともに、より一層ラッチアップ耐性を向上させた半導体装置の製造方法を得ることができる。
【０１１０】
さらに、Ｎ型不純物層５は、半導体基板６およびレトログレードＰウェル３と異なる導電型であるが、Ｎ型不純物層５は半導体基板６とレトログレードＰウェル３が電気的に導通するのに十分なほど低濃度であるため、それぞれの層の電位を独立に固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造が可能になる。
【０１１１】
加えて、Ｎ型不純物層５をエピタキシャル成長によって形成しているので、Ｐ型半導体基板６の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低い半導体装置を得ることができ、Ｐ型半導体基板６とレトログレードＰウェル３を導通しやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化が抑制されるという効果がある。
参考例５．
図３８は、この発明に関連する参考例５を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、７はＰ型半導体基板中に形成されたＮ型不純物層、３はＰ型半導体基板６中に形成されたレトログレードＰウェルである。
【０１１２】
図３９は図３８に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【０１１３】
この半導体装置の基板は、図３９に示すように、ボロン濃度１×１０19／ｃｍ3程度の高濃度Ｐ型半導体基板６と、リン濃度１×１０18／ｃｍ3程度のＮ型不純物層７と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードＰウェル３からなっている。
【０１１４】
また、レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層７は、レトログレードＰウェル３の周囲を取り囲むように形成されている。
【０１１５】
この基板構造上に記憶素子が形成される場合、図３９に示した不純物分布からわかるように、Ｐ型半導体基板６中では電子のライフタイムが短くなるだけでなく、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層７の存在によってより大きくなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０１１６】
また、この基板構造の上に制御回路となるＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基板６によって、基板抵抗が低くなり、あわせて、レトログレードＰウェル３の周囲を取り囲むようにＮ型不純物層７が形成され、Ｐ型基板６とレトログレードＰウェル３が分離されているため、ラッチアップ耐性を向上させるという効果を有する。
【０１１７】
図４０〜図４１は、参考例５の半導体装置の基板の製造方法を示す断面図、図４２は図４０に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示した図、図４３は図４２に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示したものである。
【０１１８】
まず、参考例３と同様にして、ボロン濃度１×１０18／ｃｍ3程度のＰ型半導体基板６上にボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２〜１０μmエピタキシャル成長によって形成する。
【０１１９】
その後、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【０１２０】
次に、図４０に示すように、必要で有ればレジストをパターニングしてＮ型不純物層７形成領域上部を開口するようにマスクした後、Ｎ型の不純物イオンであるリンを５００ｋｅＶ〜１０ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、Ｎ型不純物層７を形成する。
【０１２１】
そして、図４１に示すように、必要であればレジストをパターニングしてレトログレードＰウェル３形成領域上部を開口するようにマスクした後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。
【０１２２】
この後トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【０１２３】
なお、Ｎ型不純物層７形成とレトログレードＰウェル３形成は、Ｎ型不純物層７がレトログレードＰウェル３を取り囲むように形成されれば、どちらを先に行なっても良い。
【０１２４】
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【０１２５】
以上説明したように、この半導体装置の製造方法によれば、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層７の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラー耐性がさらに向上した半導体記憶装置の製造方法を得ることができる。
【０１２６】
また、この基板構造の上にＣＭＯＳトランジスタが形成される場合、Ｐ型半導体基板６上に、エピタキシャル成長によってＰ型不純物層２を形成した後にＮ型不純物層７およびレトログレードＰウェル３を形成するため、半導体基板６の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度の低い半導体装置を得ることができる。したがって、しきい値電圧などのトランジスタ特性の劣化が抑制されるとともに、低い基板抵抗と、レトログレードＰウェル３によって、ラッチアップ耐性を向上させた半導体装置の製造方法を得ることができる。
参考例６．
図４４はこの発明に関連する参考例６を示す半導体装置の基板の断面図である。以下図を参照して、１１はＮ型半導体基板、２はＮ型半導体基板中に形成されたＰ型不純物層、３はＮ型半導体基板１１中に形成されたレトログレードＰウェルである。図４５は図４４に示した半導体基板のＡ−Ａ’断面における不純物密度分布を示す図、図４６は、図４４に示した半導体基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【０１２７】
この半導体装置の基板は、図４５に示すように、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基板１１と、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードウェル層３からなっている。
【０１２８】
また、レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｐ型不純物層２は、レトログレードＰウェル３の底面に接するように形成されているが、側面については形成されてもされなくてもよい。
【０１２９】
この基板構造によれば、レトログレードＰウェル３と半導体基板１１との電界が緩和されるため、耐圧が向上するという効果を有する。
【０１３０】
また、半導体基板１１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【０１３１】
次に、この参考例６の半導体装置の基板の製造方法を説明する。
まず、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基板１１上に参考例１と同様にして、ボロン濃度１×１０15／ｃｍ3程度のＰ型不純物層２を２〜１０μmエピタキシャル成長によって形成した後、素子分離酸化膜２４、下敷き酸化膜２９を形成する。図４７は、この時のボロンとリンの深さ方向の不純物密度分布を示す図である。
【０１３２】
その後、参考例１と同様にして、レトログレードＰウェル３、トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【０１３３】
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【０１３４】
以上説明したように、この半導体装置の製造方法によれば、レトログレードＰウェル３と半導体基板１１との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【０１３５】
また、半導体基板１１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
参考例７．
図４８はこの発明に関連する参考例７を示す半導体装置の基板の断面図である。以下図を参照して、１１はＮ型半導体基板、５はＮ型半導体基板１１中に形成されたＮ型不純物層、３はＮ型半導体基板１１中に形成されたレトログレードＰウェルである。図４９は図４８に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図、図５０は図４８に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの深さ方向の不純物密度分布を示す断面図である。
【０１３６】
この半導体装置は、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基板１１と、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５と、ボロン濃度１×１０18／ｃｍ3程度のレトログレードウェル層３からなる基板構造を有している。
【０１３７】
Ｎ型半導体基板１１は、リン濃度１×１０18／ｃｍ3程度のものを用いてもよい。この時、図５１は図４８に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図であり、図５２は図４８に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【０１３８】
また、レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層５は、レトログレードＰウェル３の底面に接するように形成されているが、側面については形成されてもされなくてもよい。
【０１３９】
この基板構造によれば、Ｎ型不純物層５によって、レトログレードＰウェル３と半導体基板１１との電界が緩和されるため、耐圧が向上するという効果を有する。
【０１４０】
また、半導体基板１１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【０１４１】
さらに、Ｎ型半導体基板１１のリン濃度が１×１０18／ｃｍ3程度のものの場合、基板抵抗が低くなり、あわせてレトログレードウェルが形成されているため、ＣＭＯＳトランジスタを形成した場合に、ラッチアップ耐性がより一層向上するという効果を奏する。
【０１４２】
次に、この参考例７の半導体装置の基板の製造方法を説明する。
まず、リン濃度１×１０16／ｃｍ3程度のＮ型半導体基板１１上に参考例２と同様にして、リン濃度１×１０15／ｃｍ3程度のＮ型不純物層５を２〜１０μmエピタキシャル成長によって形成した後、素子分離酸化膜２４、下敷き酸化膜２９を形成する。
【０１４３】
その後、参考例２と同様にして、レトログレードＰウェル３、トランジスタ、必要に応じて、層間絶縁膜、コンタクトホール、キャパシタなどを単数個または複数個形成し、配線する。
【０１４４】
レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層を形成する場合もある。
【０１４５】
以上説明したように、この半導体装置の製造方法によれば、レトログレードＰウェル３と半導体基板１１との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【０１４６】
また、半導体基板１１の濃度が高く、トランジスタが形成されるレトログレードＰウェル３の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【０１４７】
さらに、Ｎ型半導体基板１１をリン濃度１×１０18／ｃｍ3程度のものにすれば、基板抵抗が低くなり、あわせてレトログレードウェルが形成されているため、ＣＭＯＳトランジスタを形成する場合に、ラッチアップ耐性がより一層向上するという効果を有する半導体装置の製造方法を得ることができる。
実施の形態１．
図５３は、この発明の実施の形態１を示す半導体装置を示す断面図である。以下図を参照して、１はＰ型半導体基板、５はＰ型半導体基板１中に形成されたＮ型不純物層、３および８はＰ型半導体基板１中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェル、２４は素子分離酸化膜、２５はソース／ドレイン、２６はゲート酸化膜、２７はゲート電極である。
【０１４８】
また、図５４はこの発明の実施の形態１を示す半導体装置の基板を示す断面図である。
【０１４９】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。
【０１５０】
メモリセル領域は主にＮＭＯＳＦＥＴから構成され、ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０１５１】
図５５は、図５４に示した半導体基板のＣ−Ｃ’断面における不純物密度分布を示す図である。また、図５４に示した半導体基板のＢ−Ｂ’断面における不純物密度分布は図１０のようになっている。図５４からわかるように、メモリセル領域は参考例２と同様の基板構造を有している。
【０１５２】
レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【０１５３】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０１５４】
また、レトログレードＮウェル４とレトログレードＰウェル３上にそれぞれ形成されたトランジスタによって、ロジック回路となるＣＭＯＳを形成してもよい。その際には、レトログレードＰウェル３上にはメモリセルとなるトランジスタも形成される。このとき、図５６に示すようにＮ型不純物層５が形成されていない領域まで広げてレトログレードＰウェルを形成してもよく、それによってロジック回路領域のラッチアップ耐性が維持できる。
【０１５５】
ロジック回路領域のＣＭＯＳためのウェルは、レトログレードＰウェル３の一部とレトログレードＮウェル４だけでもよいし、逆に、この実施の形態に記載されたものより多くてもよい。
【０１５６】
メモリセル領域の基板構造によれば、図１０からわかるように、Ｐ型半導体基板１中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０１５７】
また、半導体基板１、Ｎ型不純物層５およびレトログレードＰウェル３は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０１５８】
図５７〜図６３は、この発明の実施の形態１の半導体装置の基板の製造方法を示す断面図である。
【０１５９】
まず、図５７に示すように、ボロン濃度１×１０15／ｃｍ3程度のＰ型半導体基板１主表面上の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【０１６０】
次に図５８に示すようにレジスト４０をパターニングしてメモリセル領域を開口した後、Ｎ型の不純物イオンであるリンを５０ｋｅＶ〜２００ｋｅＶ、１×１０11〜５×１０12／ｃｍ2の条件で注入して、基板表面にＮ型層５１を形成する。レジストを除去した後、図５９に示すように、１１００℃〜１２００℃、０．５時間から３時間程度の熱処理でリンを拡散させて低濃度Ｎ型領域５を形成する。
【０１６１】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、図６０に示すようにＮ型不純物層５が形成される領域に参考例１に示したようなＰ型不純物層２が形成されることがあるが、Ｐ型不純物層２が形成されても特に問題はない。
【０１６２】
そして、図６１に示すように、再度レジスト４０をパターニングしてメモリセル領域のレトログレードＰウェル形成領域を開口した後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル３を形成する。
【０１６３】
その後、図６２に示すように、レジスト４０をパターニングしてロジック回路領域内のＮＭＯＳＦＥＴ形成部を開口した後、Ｐ型の不純物イオンであるボロンを２００ｋｅＶ〜１．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＰウェル８を形成する。
【０１６４】
次に、図６３に示すように、レジスト４０をパターニングしてロジック回路領域内ＰＭＯＳＦＥＴ形成部を開口した後、Ｎ型の不純物イオンであるリンを３００ｋｅＶ〜２．５ＭｅＶ、１×１０12〜１×１０14／ｃｍ2の条件で高エネルギー注入し、レトログレードＮウェル４および９を形成する。この後トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
なお、レトログレードＰウェル３、８とレトログレードＮウェル４、９はそれぞれ同時に形成しても、単独に形成してもかまわない。また、その形成順序も適宜変更可能である。
【０１６５】
以上説明したように、この半導体装置の製造方法によれば、半導体基板１中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域２５に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【０１６６】
また、半導体基板１、レトログレードＰウェル３およびＰ型不純物層２あるいはＮ型不純物層５を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなる。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
実施の形態２．
図６４は、この発明の実施の形態２を示す半導体装置の基板を示す断面図であり、図６５は、この発明の実施の形態２を示す半導体装置の別の基板を示す断面図である。以下図を参照して、１はＰ型半導体基板、５はＰ型半導体基板１中に形成されたＮ型不純物層、３および８はＰ型半導体基板１中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェル、１０はＰ型不純物層である。
【０１６７】
図６６は、図６４に示した半導体基板のＣ−Ｃ’断面における不純物密度分布を示す図である。ある。また、図６４に示した半導体基板のＢ−Ｂ’断面における不純物密度分布は図１０のようになっている。
【０１６８】
この半導体装置は、実施の形態１と同様に、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。
【０１６９】
メモリセル領域は主にＮＭＯＳＦＥＴから構成され、実施の形態１と同様の構成である。ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０１７０】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０１７１】
また、レトログレードＮウェル４とレトログレードＰウェル３上にそれぞれ形成されたトランジスタによって、ロジック回路となるＣＭＯＳを形成してもよい。その際にも、レトログレードＰウェル３上にはメモリセルとなるトランジスタが形成される。このとき、図６５に示すようにＰ型不純物層１０が形成されている領域上まで広げてレトログレードＰウェル３を形成してもよく、それによってロジック回路領域のＣＭＯＳＦＥＴのラッチアップ耐性が維持できる。
【０１７２】
この半導体装置のメモリセル領域の基板構造によれば、Ｐ型半導体基板１中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０１７３】
また、半導体基板１、レトログレードＰウェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あるいはＰ型不純物層２は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０１７４】
さらに、ロジック回路領域にはＰ型埋込層１０が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる。ここで、ラッチアップ耐性を向上させる観点からＰ型埋込層のピーク濃度はＰウェルのピーク濃度より高い方が望ましい。
【０１７５】
図６７は、この発明の実施の形態２の半導体装置の基板の製造方法を示す断面図である。
【０１７６】
まず、実施の形態１と同様にして、ボロン濃度１×１０15／ｃｍ3程度のＰ型半導体基板１主表面上の素子分離領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形成した後、メモリセル領域に低濃度Ｎ型層５を形成する。
【０１７７】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、図６０に示すようにＮ型不純物層５が形成される領域に実施の形態１に示したようなＰ型不純物層２が形成されることがあるが、Ｐ型不純物層２が形成されても特に問題はない。
【０１７８】
次に、図６７に示すように、レジスト４０をパターニングしてロジック回路領域を開口した後、Ｐ型の不純物イオンであるボロンを５００ｋｅＶ〜１０ＭｅＶ、５×１０12〜１×１０16／ｃｍ2の条件で高エネルギー注入し、Ｐ型不純物層１０を形成する。
【０１７９】
その後、実施の形態１と同様にして、レトログレードＰウェル３、レトログレードＰウェル８、レトログレードＮウェル４および９を形成する。
【０１８０】
ここで、レトログレードウェル３、４、８および９と、Ｐ型不純物層１０の形成順序は逆でもかまわない。
【０１８１】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板１中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【０１８２】
また、半導体基板１、レトログレードＰウェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あるいはＰ型不純物層２を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【０１８３】
さらに、ロジック回路領域にはＰ型埋込層１０が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からＰ型埋込層のピーク濃度はＰウェルのピーク濃度より高い方が望ましい。
実施の形態３．
図６８は、この発明の実施の形態３を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、５はＰ型半導体基板６中に形成されたＮ型不純物層、２はＰ型半導体基板６中に形成されたＰ型不純物層、３および８はＰ型半導体基板６中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェルである。
【０１８４】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。メモリセル領域は主にＮＭＯＳＦＥＴから構成され、ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０１８５】
また、半導体基板の不純物構造は、メモリセル領域は実施の形態３と同様に、ロジック回路領域は参考例４と同様になっている。
【０１８６】
レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【０１８７】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０１８８】
また、レトログレードＮウェル４とレトログレードＰウェル３上にそれぞれ形成されたトランジスタによって、ロジック回路となるＣＭＯＳを形成してもよい。その際には、レトログレードＰウェル３上にはメモリセルとなるトランジスタも形成される。このとき、実施の形態２に示したようにＰ型不純物層２が形成されている領域上まで広げてレトログレードＰウェル３を形成してもよく、それによってロジック回路領域のＣＭＯＳＦＥＴのラッチアップ耐性が維持できる。
【０１８９】
このメモリセル領域の基板構造によれば、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるだけでなく、Ｐ型半導体基板６中では電子のライフタイムが短くなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０１９０】
また、半導体基板６、Ｐ型不純物層２、Ｎ型不純物層５、レトログレードＰウェル３および８は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０１９１】
さらに、半導体基板６の不純物濃度が高いため基板抵抗が低くなり、ロジック回路領域におけるラッチアップ耐性を向上させることができる。
【０１９２】
加えて、エピタキシャル成長によってＮ型不純物層５を形成するため、半導体基板６の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板６とレトログレードウェルを導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【０１９３】
図６９は、この発明の実施の形態３を示す半導体装置の基板の製造方法を示す断面図である。
【０１９４】
まず、図６９に示すように、ボロン濃度１×１０18／ｃｍ3程度のＰ型シリコン基板６の表面上にボロン濃度１×１０15／ｃｍ3程度のＰ型エピタキシャル層２を２〜１０μm形成する。
【０１９５】
次に、Ｐ型不純物層２の表面の分離領域に素子分離酸化膜２４を形成し、活性領域にゲート酸化膜となる下敷き酸化膜２９を形成する。ただし、素子分離酸化膜２４と下敷き酸化膜２９の形成順序はどちらが先でもかまわない。
【０１９６】
その後、実施の形態１と同様にしてＮ型不純物層５、レトログレードＰウェル３、８、レトログレードＮウェル４、９、トランジスタなどを形成する。
【０１９７】
以上説明したように、この半導体装置の製造方法によれば、半導体基板６中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【０１９８】
また、半導体基板６、レトログレードＰウェル３、８、Ｐ型不純物層２、Ｎ型不純物層５を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【０１９９】
さらに、半導体基板６の不純物濃度が高いため基板抵抗が低くなり、ロジック回路領域におけるラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。
【０２００】
加えて、エピタキシャル成長によってＮ型不純物層５を形成するため、半導体基板６の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板６とレトログレードウェルを導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
実施の形態４．
図７０は、この発明の実施の形態４を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、５はＰ型半導体基板６中に形成されたＮ型不純物層、１０はＰ型半導体基板６中に形成されたＰ型不純物層、３および８はＰ型半導体基板６中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェルである。
【０２０１】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。メモリセル領域は主にＮＭＯＳＦＥＴから構成され、ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０２０２】
図７１は、図７０のＣ−Ｃ’断面における不純物密度分布を示す図である。また、図７０に示した半導体基板のＢ−Ｂ’断面における不純物密度分布は、参考例４と同様で、図３３のようになっている。
【０２０３】
レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。Ｎ型不純物層５は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。
【０２０４】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合がある。
【０２０５】
また、レトログレードＮウェル４とレトログレードＰウェル３上にそれぞれ形成されたトランジスタによって、ロジック回路となるＣＭＯＳを形成してもよい。その際にも、レトログレードＰウェル３上にはメモリセルとなるトランジスタが形成される。このとき、実施の形態２と同様にＰ型不純物層１０が形成されている領域上まで広げてレトログレードＰウェル３を形成してもよく、それによってロジック回路領域のＣＭＯＳＦＥＴのラッチアップ耐性が維持できる。
【０２０６】
この半導体装置のメモリセル領域の基板構造によれば、Ｐ型半導体基板６中でα線などにより発生した電子のレトログレードウェル上部に対するポテンシャルバリアが、Ｎ型不純物層５の存在によって大きくなるため、電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０２０７】
また、半導体基板６、レトログレードＰウェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あるいはＰ型不純物層２は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２０８】
さらに、半導体基板６の不純物濃度が高いだけでなく、ロジック回路領域にはＰ型埋込層１０が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる。ここで、ラッチアップ耐性を向上させる観点からＰ型不純物層１０のピーク濃度はレトログレードＰウェル３のピーク濃度より高い方が望ましい。
【０２０９】
図７２は、この発明の実施の形態４の半導体装置の基板の製造方法を示す断面図である。
【０２１０】
まず、実施の形態３と同様にして、ボロン濃度１×１０18／ｃｍ3程度のＰ型半導体基板６主表面上の素子分離領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形成した後、メモリセル領域に低濃度Ｎ型層５を形成する。
【０２１１】
ここで、注入されるリンの不純物濃度が小さい場合、熱処理の温度が高い場合または、熱処理の時間が長い場合は、Ｎ型不純物層５が形成される領域に参考例１に示したようなＰ型不純物層２が形成されることがあるが、Ｐ型不純物層２が形成されても特に問題はない。
【０２１２】
次に、に示すように、レジストをパターニングしてロジック回路領域を開口した後、Ｐ型の不純物イオンであるボロンを５００ｋｅＶ〜１０ＭｅＶ、５×１０12〜１×１０16／ｃｍ2の条件で高エネルギー注入し、Ｐ型不純物層１０を形成する。
【０２１３】
その後、実施の形態１と同様にして、レトログレードＰウェル３、レトログレードＰウェル８、レトログレードＮウェル４および９を形成する。
【０２１４】
ここで、レトログレードウェル３、４、８および９と、Ｐ型不純物層１０の形成順序は逆でもかまわない。
【０２１５】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
以上説明したように、この半導体装置の製造方法によれば、半導体基板６中でα線などにより発生した電子の、レトログレードウェル上部に対するポテンシャルバリアが大きくなり、レトログレードＰウェル３表面に形成されたソース／ドレイン領域に到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置を得ることができる。
【０２１６】
また、半導体基板１、レトログレードＰウェル３、８、Ｐ型不純物層１０およびＮ型不純物層５あるいはＰ型不純物層２を、同一導電型にすることによって、電気的に導通させ、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【０２１７】
さらに、ロジック回路領域にはＰ型埋込層１０が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からＰ型埋込層のピーク濃度はＰウェルのピーク濃度より高い方が望ましい。
実施の形態５．
図７３は、この発明の実施の形態５を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、７はＰ型半導体基板６中に形成されたＮ型不純物層、２はＰ型半導体基板６中に形成されたＰ型不純物層、３および８はＰ型半導体基板６中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェルである。
【０２１８】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。メモリセル領域は主にＮＭＯＳＦＥＴから構成され、ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０２１９】
また、半導体基板の不純物構造は、メモリセル領域は参考例５と同様に、ロジック回路領域は参考例３と同様になっている。
【０２２０】
レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０２２１】
Ｎ型不純物層７は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。ただし、Ｎ型不純物層７とレトログレードＮウェル４によって、レトログレードＰウェル３とＰ型不純物層２は分離されている。
【０２２２】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０２２３】
この半導体装置の基板構造によれば、高濃度のＰ型半導体基板６によって、メモリセル領域のＰ型半導体基板６中での電子のライフタイムが短くなるだけでなく、レトログレードＮウェル４、Ｎ型不純物層７によってレトログレードＰウェル３が電気的に分離されているため、Ｐ型半導体基板６中でα線などにより発生した電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する効果を有する。
【０２２４】
また、メモリセル領域のレトログレードＰウェル３とロジック回路領域のレトログレードＰウェル８は、レトログレードＮウェル４および９によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる。
【０２２５】
ロジック回路領域では、半導体基板６、Ｐ型不純物層２およびレトログレードＰウェル８は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２２６】
また、Ｐ型半導体基板６の濃度が高いため、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性が向上するという効果がある。
【０２２７】
図７４は、この発明の実施の形態５の半導体装置の基板の製造方法を示す断面図ある。
【０２２８】
まず、実施の形態３と同様にして、ボロン濃度１×１０18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純物層２を形成し、その表面の素子分離領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形成する。
【０２２９】
次に、図７４に示すように、レジストをパターニングしてメモリセル領域を開口した後、Ｎ型の不純物イオンであるリンを５００ｋｅＶ〜１０ＭｅＶ、１×１０12〜５×１０14／ｃｍ2の条件で高エネルギー注入し、Ｎ型不純物層７を形成する。
【０２３０】
その後、実施の形態１と同様にして、レトログレードＰウェル３、レトログレードＰウェル８、レトログレードＮウェル４および９を形成する。
【０２３１】
ここで、レトログレードウェル３、４、８および９と、Ｎ型不純物層７の形成順序は逆でもかまわない。
【０２３２】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
この半導体装置の製造方法によれば、メモリセル領域のレトログレードＰウェル３とロジック回路領域のレトログレードＰウェル８は、レトログレードＮウェル４および９によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる半導体装置を得ることができる。
【０２３３】
また、高濃度のＰ型半導体基板６によって、メモリセル領域のＰ型半導体基板６中での電子のライフタイムが短くなるだけでなく、レトログレードＮウェル４、Ｎ型不純物層７によってレトログレードＰウェル３が電気的に分離されているため、Ｐ型半導体基板６中でα線などにより発生した電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する半導体装置の製造方法を得ることができる。
【０２３４】
高濃度のＰ型半導体基板６はさらに、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性を向上させるという効果がある。
【０２３５】
さらに、エピタキシャル成長によってＰ型不純物層２を形成するため、ロジック回路領域では、半導体基板６の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板６、Ｐ型不純物層２およびレトログレードＰウェル８を電気的に導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【０２３６】
また、ロジック回路領域では、それぞれ独立に電位を固定する必要がないため、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
実施の形態６．
図７５は、この発明の実施の形態６を示す半導体装置の基板を示す断面図である。以下図を参照して、６はＰ型半導体基板、７はＰ型半導体基板６中に形成されたＮ型不純物層、１０はＰ型半導体基板６中に形成されたＰ型不純物層、３および８はＰ型半導体基板６中に形成されたレトログレードＰウェル、４および９はレトログレードＮウェルである。
【０２３７】
この半導体装置は、主に大容量の情報を蓄えることを目的とする素子領域（メモリセル領域）と、メモリセル領域と大量の情報をやりとりしながら論理演算を行なうことを目的とする素子領域（ロジック回路領域）に大別される。メモリセル領域は主にＮＭＯＳＦＥＴから構成され、ロジック回路領域は主にＣＭＯＳＦＥＴで構成される。
【０２３８】
また、半導体基板の不純物構造は、メモリセル領域は参考例５と同様に、ロジック回路領域は実施の形態４と同様になっている。
【０２３９】
レトログレードＰウェル３上には、トランジスタが複数個または単数個形成される。（図示せず）そして、レトログレードＰウェル３内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０２４０】
Ｎ型不純物層７は、レトログレードＰウェル３の底部に接するように形成されているが、レトログレードウェルの側面に関しては、形成されてもされなくてもどちらでもよい。ただし、Ｎ型不純物層７とレトログレードＮウェル４によって、レトログレードＰウェル３とＰ型不純物層２は分離されている。
【０２４１】
レトログレードＰウェル８、レトログレードＮウェル４およびレトログレードＮウェル９上には、トランジスタが複数個または単数個形成され（図示せず）、ロジック回路領域のＣＭＯＳを形成する。この場合も、レトログレードウェル内には、表面から０〜０．２μｍの深さに、パンチスルー防止およびしきい値制御の役割を果たすチャネル注入層や、分離酸化膜２４の下にチャネルの形成を抑制するチャネルカット注入などの不純物層が形成される場合もある。
【０２４２】
この半導体装置の基板構造によれば、高濃度のＰ型半導体基板６によって、メモリセル領域のＰ型半導体基板６中での電子のライフタイムが短くなるだけでなく、レトログレードＮウェル４、Ｎ型不純物層７によってレトログレードＰウェル３が電気的に分離されているため、Ｐ型半導体基板６中でα線などにより発生した電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する効果を有する。
【０２４３】
また、メモリセル領域のレトログレードＰウェル３とロジック回路領域のレトログレードＰウェル８は、レトログレードＮウェル４および９によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる。
【０２４４】
ロジック回路領域では、半導体基板６、Ｐ型不純物層１０およびレトログレードＰウェル８は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２４５】
また、Ｐ型半導体基板６およびＰ型不純物層１０の濃度が高いため、基板抵抗が低くなりロジック回路領域におけるラッチアップ耐性が向上するという効果がある。
【０２４６】
図７６は、この発明の実施の形態６の半導体装置の基板の製造方法を示す断面図である。
【０２４７】
まず、実施の形態５と同様にして、ボロン濃度１×１０18／ｃｍ3程度のＰ型半導体基板６主表面上にＰ型不純物層２を形成する。そして、その表面の素子分離領域に素子分離酸化膜２４、活性領域に下敷き酸化膜２９を形成し、その内部のメモリセル領域にＮ型不純物層７を形成する。
【０２４８】
次に、図７６に示すように、レジストをパターニングしてロジック回路領域を開口した後、Ｐ型の不純物イオンであるボロンを５００ｋｅＶ〜１０ＭｅＶ、５×１０12〜１×１０16／ｃｍ2の条件で高エネルギー注入し、Ｐ型不純物層１０を形成する。
【０２４９】
その後、実施の形態１と同様にして、レトログレードＰウェル３、レトログレードＰウェル８、レトログレードＮウェル４および９を形成する。
【０２５０】
ここで、レトログレードウェル３、４、８、９と、Ｎ型不純物層７およびＰ型不純物層１０の形成は、どのような順序でもかまわない。
【０２５１】
そして、トランジスタ、層間絶縁膜、コンタクトホール、キャパシタなどを形成し、配線する。（図示せず）
この半導体装置の製造方法によれば、メモリセル領域のレトログレードＰウェル３とロジック回路領域のレトログレードＰウェル８は、レトログレードＮウェル４および９によって分離されているため、異なる電位にすることができ、異なる基板バイアスで動作させることができる半導体装置を得ることができる。
【０２５２】
また、高濃度のＰ型半導体基板６によって、メモリセル領域のＰ型半導体基板６中での電子のライフタイムが短くなるだけでなく、レトログレードＮウェル４、Ｎ型不純物層７によってレトログレードＰウェル３が電気的に分離されているため、Ｐ型半導体基板６中でα線などにより発生した電子がレトログレードＰウェル３表面に形成されるソース／ドレイン領域に到達するのを防ぎ、ソフトエラーをさらに抑制する半導体装置の製造方法を得ることができる。
【０２５３】
ロジック回路領域には高濃度のＰ型半導体基板６と合わせてＰ型埋込層１０が存在するため基板抵抗が減少し、特に高いラッチアップ耐性を必要とするロジック回路領域において効果的にラッチアップ耐性を向上させることができる半導体装置の製造方法を得ることができる。ここで、ラッチアップ耐性を向上させる観点からＰ型埋込層のピーク濃度はＰウェルのピーク濃度より高い方が望ましい。
【０２５４】
さらに、エピタキシャル成長によってＰ型不純物層２を形成するため、ロジック回路領域では、半導体基板６の濃度が高く、トランジスタが形成されるレトログレードウェルの表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板６、Ｐ型不純物層１０およびレトログレードＰウェル８を電気的に導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【０２５５】
また、それぞれ独立に電位を固定する必要がないため、端子数増加による素子レイアウト上の制約がなくなり、微細化された半導体集積回路の製造も可能となる。
【０２５６】
【発明の効果】
本発明は、以上説明したように構成されているので、以下のような効果を奏する。
【０２５７】
本発明は、半導体基板よりも低濃度の第２の不純物層の存在によって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【０２５８】
また、半導体基板と第１の不純物層は同一導電型であり、第２の不純物層は濃度が低いため、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２５９】
さらに、半導体基板の濃度が高いため、半導体基板中で電子のライフタイムが短くなり、電子がソース／ドレイン領域に到達するのを防ぎ、ソフトエラーを抑制する効果を有する。
【０２６０】
また、第２導電型の第２の不純物層の存在によって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアがより大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーをより一層抑制することができる。
【０２６１】
また、第１の不純物層と半導体基板との電界が、第２の不純物層によって緩和されるため、半導体装置の耐圧が向上するという効果を奏する。
【０２６２】
さらに、半導体基板中に発生した電子の、トランジスタ形成領域に対するポテンシャルバリアが大きく、トランジスタが形成される第１の不純物層の表面の不純物濃度が低いため、しきい値電圧などのトランジスタ特性の劣化を防ぐことができる。
【０２６３】
また、第２の不純物層によって、半導体基板中で発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなり、メモリセル領域に形成されたＭＯＳトランジスタのソース／ドレイン領域に電子が到達するのを抑制するため、ソフトエラー耐性を向上させるという効果を奏する。
【０２６４】
さらに、半導体基板、第１、第２および第４の不純物層は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２６５】
さらに、第５の不純物層の濃度が高いため、ロジック回路領域に形成されたＣＭＯＳのラッチアップを抑制するという効果を奏する。
【０２６６】
また、第２導電型の第２の不純物層によって、半導体基板中で発生した電子のレトログレードウェル上部に対するポテンシャルバリアが大きくなるだけでなく、メモリセル領域が分離されるため、メモリセル領域に形成されたＭＯＳトランジスタのソース／ドレイン領域に電子が到達するのをより一層抑制するため、ソフトエラー耐性を向上させるという効果を奏する。
【０２６７】
さらに、半導体基板、第４および第５の不純物層は、電気的に導通しており、それぞれ独立に電位を固定する必要がない。よって、端子数増加による素子レイアウト上の制約がなくなり、半導体集積回路の微細化にも効果がある。
【０２６８】
また、半導体基板よりも低濃度の第２の不純物層を形成することによって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなり、素子に到達するのを妨げるため、電子によるソフトエラーを抑制することができる。
【０２６９】
加えて、半導体基板と第１の不純物層は同一導電型であり、第２の不純物層は濃度が低いため、電気的に導通しており、それぞれ独立に電位を固定する必要がなく、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【０２７０】
また、不純物濃度ピークを有する第２導電型の第２の不純物層を形成することによって、半導体基板中でα線などにより発生した電子の素子形成領域に対するポテンシャルバリアが大きくなるだけでなく、半導体基板の不純物濃度が第２および第３の不純物濃度よりも大きく、半導体基板中での電子のライフタイムが短くなるため、電子が素子に到達するのを妨げ、より一層ソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【０２７１】
また、第１の不純物層によって半導体基板と第２の不純物層との電界が緩和されるため、耐圧が向上するという効果を有する半導体装置の製造方法を得ることができる。
【０２７２】
さらに、エピタキシャル成長によって第１の不純物層を形成するため、半導体基板の濃度が高く、素子が形成される表面の不純物濃度の低い半導体装置を得ることができる。したがって、半導体基板と第２の不純物層を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【０２７３】
また、第１の不純物層によって、半導体基板中でα線などにより発生した電子の、第２の不純物層上部に対するポテンシャルバリアが大きくなり、ＭＯＳトランジスタのソース／ドレインに到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【０２７４】
加えて、第１、第２、第４の不純物層および半導体基板を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなり、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【０２７５】
さらに、不純物濃度の高い第５の不純物層を形成するため、ＣＭＯＳトランジスタのラッチアップを抑制するという効果を奏する。
【０２７６】
また、第２の不純物層によって、半導体基板中でα線などにより発生した電子の、第３の不純物層上部に対するポテンシャルバリアが大きくなり、ＭＯＳトランジスタのソース／ドレインに到達するのを妨げて、電子によるソフトエラーを抑制する半導体装置の製造方法を得ることができる。
【０２７７】
加えて、第１、第５の不純物層および半導体基板を、電気的に導通させることによって、それぞれ独立に電位を固定する必要がなくなり、端子数増加による素子レイアウト上の制約がなくなるため、微細化された半導体集積回路の製造も可能となる。
【０２７８】
また、第２の不純物層の濃度が高いため、半導体基板中でα線などにより発生した電子の、第３の不純物層上部に対するポテンシャルバリアがさらに大きくなるだけでなく、ＭＯＳトランジスタが分離されるため、モストランジスタのソース／ドレインに電子が到達するのを妨げて、電子によるソフトエラーをより一層抑制する半導体装置の製造方法を得ることができる。
【０２７９】
さらに、不純物濃度の高い第６の不純物層を形成するため、ＣＭＯＳトランジスタのラッチアップを抑制するという効果を奏する。
【０２８０】
さらに、エピタキシャル成長によって第１の不純物層を形成するため、半導体基板の濃度が高く、トランジスタが形成される第３、第４および第５の不純物層の表面の不純物濃度の低い半導体装置を得ることができる。したがって、第１あるいは第６の不純物層と第５の不純物層および半導体基板を導通させやすくなるとともに、しきい値電圧などのトランジスタ特性の劣化を防ぎ、製造工程においても、不純物濃度の制御などのプロセス条件の範囲が大きく設定できる。
【図面の簡単な説明】
【図１】  本発明に関連する参考例１の半導体装置を示す断面図である。
【図２】  参考例１の半導体装置の基板を示す断面図である。
【図３】  図２に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図４】  図２に示した半導体装置の基板のＡ−Ａ’断面における基板の内部ポテンシャルを示す図である。
【図５】  参考例１の半導体装置の製造方法を示す断面図である。
【図６】  参考例１の半導体装置の製造方法を示す断面図である。
【図７】  参考例１の半導体装置の製造方法を示す断面図である。
【図８】  図５に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図９】  本発明に関連する参考例２の半導体装置の基板を示す断面図である。
【図１０】  図９に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図１１】  図９に示した半導体装置の基板のＡ−Ａ’断面における基板の内部ポテンシャルを示す図である。
【図１２】  参考例２の半導体装置の製造方法を示す断面図である。
【図１３】  参考例２の半導体装置の製造方法を示す断面図である。
【図１４】  参考例２の半導体装置の製造方法を示す断面図である。
【図１５】  参考例２の半導体装置の製造方法を示す断面図である。
【図１６】  図１４に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【図１７】  図１５に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【図１８】  参考例２の半導体装置の製造方法を示す断面図である。
【図１９】  参考例２の半導体装置の製造方法を示す断面図である。
【図２０】  参考例２の半導体装置の製造方法を示す断面図である。
【図２１】  図１９に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【図２２】  図２０に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【図２３】  参考例２の半導体装置の製造方法を示す断面図である。
【図２４】  参考例２の半導体装置の製造方法を示す断面図である。
【図２５】  図２３に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンとの不純物密度分布を示したものである。
【図２６】  図２４に示した半導体装置の基板の深さ方向のボロンとリンの不純物密度分布を示す図である。
【図２７】  本発明に関連する参考例３の半導体装置の基板を示す断面図である。
【図２８】  図２７に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図２９】  参考例３の半導体装置の製造方法を示す断面図である。
【図３０】  参考例３の半導体装置の製造方法を示す断面図である。
【図３１】  図２９に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図３２】  本発明に関連する参考例４の半導体装置の基板を示す断面図である。
【図３３】  図３２に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図３４】  参考例４の半導体装置の製造方法を示す断面図である。
【図３５】  参考例４の半導体装置の製造方法を示す断面図である。
【図３６】  図３４に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図３７】  図３５に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示したものである。
【図３８】  本発明に関連する参考例５の半導体装置の基板を示す断面図である。
【図３９】  図３８に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図４０】  参考例５の半導体装置の製造方法を示す断面図である。
【図４１】  参考例５の半導体装置の製造方法を示す断面図である。
【図４２】  図４０に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示す図である。
【図４３】  図４１に示した半導体装置の基板の深さ方向のボロンとリンとの不純物密度分布を示す図である。
【図４４】  本発明に関連する参考例６の半導体装置の基板を示す断面図である。
【図４５】  図４４に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図４６】  図４４に示した半導体基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【図４７】  参考例６の半導体装置の製造方法の一過程におけるボロンとリンの深さ方向の不純物密度分布を示す図である。
【図４８】  本発明に関連する参考例７の半導体装置の基板を示す断面図である。
【図４９】  図４８に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図５０】  図４８に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの深さ方向の不純物密度分布を示す断面図である。
【図５１】  図４８に示した半導体装置の基板のＡ−Ａ’断面における不純物密度分布を示す図である。
【図５２】  図４８に示した半導体装置の基板のＡ−Ａ’断面におけるボロンとリンの不純物密度分布を示す図である。
【図５３】  本発明の実施の形態１を示す半導体装置を示す断面図である。
【図５４】  本発明の実施の形態１を示す半導体装置の基板を示す断面図である。
【図５５】  図５４に示した半導体装置の基板のＣ−Ｃ’断面における不純物濃度分布を示す図である。
【図５６】  本発明の実施の形態１を示す半導体装置の基板を示す断面図である。
【図５７】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図５８】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図５９】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図６０】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図６１】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図６２】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図６３】  本発明の実施の形態１を示す半導体装置の製造方法を示す断面図である。
【図６４】  本発明の実施の形態２を示す半導体装置の基板を示す断面図である。
【図６５】  本発明の実施の形態２を示す半導体装置の基板を示す断面図である。
【図６６】  図６４に示した半導体装置の基板のＣ−Ｃ’断面における不純物密度分布を示す図である。
【図６７】  本発明の実施の形態２を示す半導体装置の製造方法を示す断面図である。
【図６８】  本発明の実施の形態３を示す半導体装置の基板を示す断面図である。
【図６９】  本発明の実施の形態３を示す半導体装置の製造方法を示す断面図である。
【図７０】  本発明の実施の形態４を示す半導体装置の基板を示す断面図である。
【図７１】  図７０に示した半導体装置の基板のＣ−Ｃ’断面における不純物密度分布を示す図である。
【図７２】  本発明の実施の形態４を示す半導体装置の製造方法を示す断面図である。
【図７３】  本発明の実施の形態５を示す半導体装置の基板を示す断面図である。
【図７４】  本発明の実施の形態５を示す半導体装置の製造方法を示す断面図である。
【図７５】  本発明の実施の形態６を示す半導体装置の基板を示す断面図である。
【図７６】  本発明の実施の形態６を示す半導体装置の製造方法を示す断面図である。
【図７７】  従来の半導体装置の基板を示した断面図である。
【図７８】  図７７に示した半導体装置の基板部分の、深さ方向の不純物プロファイルを示す図である。
【図７９】  図７７に示した半導体装置の、深さ方向のポテンシャルを示す図である。
【図８０】  従来の半導体装置の基板を示した断面図である。
【図８１】  図８０に示した半導体装置の、深さ方向の不純物プロファイルを示す図である。
【図８２】  従来の半導体装置の基板を示した断面図である。
【図８３】  図８２に示した半導体装置の、深さ方向の不純物プロファイルを示す図である。
【符号の説明】
１．Ｐ型半導体基板
２．Ｐ型不純物層
３．レトログレードＰウェル
４．レトログレードＮウェル
５．Ｎ型不純物層
６．Ｐ型半導体基板
７．Ｎ型不純物層
８．レトログレードＰウェル
９．レトログレードＮウェル
１０．Ｐ型不純物層
１１．Ｎ型半導体基板
２１．セルプレート
２２．ストレージノード
２３．キャパシタ絶縁膜
２４．素子分離酸化膜
２５．ソース／ドレイン領域
２６．ゲート酸化膜
２７．ゲート電極
２８．シリコン酸化膜
２９．下敷き酸化膜
３０．層間絶縁膜
３１．ビット線
４０．レジスト
１０１．Ｐ型半導体基板
１０２．Ｐ型不純物層
１０３．レトログレードＰウェル
１０４．レトログレードＮウェル
１０５．Ｎ型不純物層
１１３．Ｐウェル
１２４．素子分離酸化膜
１２５．ソース／ドレイン領域
１２６．ゲート酸化膜
１２７．ゲート電極
１２８．シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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