(57)【特許請求の範囲】
【請求項１】
行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第１電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第１電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第２電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと前記第２電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第１電源端子には電源電圧が供給され、前記第２電源端子には接地電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＮＭＯＳトランジスタと第２グループのヒューズ及びＮＭＯＳトランジスタで構成され、前記第１及び第２グループ各々のヒューズ及びＮＭＯＳトランジスタは直列接続され、前記第１及び第２グループは互いに並列接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項２】
行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第１電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第１電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第２電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと前記第２電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第１電源端子には電源電圧が供給され、前記第２電源端子には接地電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＮＭＯＳトランジスタと第２グループのヒューズ及びＮＭＯＳトランジスタで構成され、前記第１及び第２グループのヒューズは直列接続され、同様に両グループのＮＭＯＳトランジスタは直列接続され、前記ヒューズの接続ノードは前記トランジスタの接続ノードに電気的に接続されることを特徴とする記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項３】
前記ヒューズバンクの各アドレス貯蔵ブロックに設けられる前記第１及び第２グループのＮＭＯＳトランジスタは相補的なアドレス信号によって制御されることを特徴とする請求項１又は２に記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項４】
行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第１電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第１電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第２電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと前記第２電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第１電源端子には接地電圧が供給され、前記第２電源端子には電源電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＰＭＯＳトランジスタと第２グループのヒューズ及びＰＭＯＳトランジスタで構成され、前記第１及び第２グループ各々のヒューズ及びＰＭＯＳトランジスタは直列接続され、前記第１及び第２グループは互いに並列接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項５】
行と列のマトリックス形態に配列されたメモリセルと、このメモリセルのうち欠陥セルを代替するためのリダンダントセルを有する半導体メモリ装置の欠陥アドレス貯蔵回路において、
第１電源端子と出力ノードとの間に接続され、制御信号に応じて前記出力ノードを前記第１電源端子の電位にプリチャージするプリチャージ回路と、
前記出力ノードと第２電源端子との間に接続され、前記欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクとを含み、
前記ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと前記第２電源端子との間に直列接続されたアドレス貯蔵ブロックを含み、
前記第１電源端子には接地電圧が供給され、前記第２電源端子には電源電圧が供給されるとともに、
前記ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＰＭＯＳトランジスタと第２グループのヒューズ及びＰＭＯＳトランジスタで構成され、前記第１及び第２グループのヒューズは直列接続され、同様に両グループのＰＭＯＳトランジスタは直列接続され、前記ヒューズの接続ノードは前記トランジスタの接続ノードに電気的に接続されることを特徴とする半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項６】
前記ヒューズバンクの各アドレス貯蔵ブロックに設けられる前記第１及び第２グループのＰＭＯＳトランジスタは相補的なアドレス信号によって制御されることを特徴とする請求項４又は５に記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
【請求項７】
前記出力ノードに接続され、前記出力ノードに応じて前記アドレス信号に対応する出力信号を出力するバッファ回路を付加的に含むことを特徴とする請求項１、２、４、５のいずれかに記載の半導体メモリ装置の欠陥アドレス貯蔵回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、欠陥セルに対応する列又は行アドレスを貯蔵するための欠陥アドレス貯蔵回路に関するものである。
【０００２】
【従来の技術】
多くの集積回路メモリアレイには、メモリの内部の欠陥行（又は、列）の代用として使用されるように複数のリダンダント行（又は、列）が設けられる。欠陥行（又は、列）が生じた時、チップ全体を欠陥があると取り扱うよりは欠陥行（又は、列）の代わりにリダンダント行（又は、列）を利用できる。欠陥行（又は、列）のアドレスに対応するリダンダント行（又は、列）として指定することによって、欠陥行（又は、列）がリダンダント行（又は、列）に代替される。欠陥行（又は、列）に対応するアドレスが入力された時、リダンダント行（又は、列）が代わりに指定される。
【０００３】
欠陥行（又は、列）をリダンダント行（又は、列）に代替するために、メモリ装置は欠陥アドレス貯蔵回路（又は、欠陥アドレス検出回路）を含む。欠陥アドレス貯蔵回路は行／列アドレスをモニタし、欠陥行（又は、列）のアドレスが入力された時、リダンダント行（又は、列）を代わりにイネーブルさせる。このような機能を実行する欠陥アドレス貯蔵回路の例が米国特許第５，２５８，９５３号“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”と、米国特許第５，６５７，２８０号“ＤＥＦＥＣＴＩＶＥ  ＣＥＬＬ  ＲＥＰＡＲＩＮＧ  ＣＩＲＣＵＩＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”と、米国特許第５、７２３，９９９号“ＲＥＤＵＮＤＡＮＴ  ＲＯＷ  ＦＵＳＥ  ＢＡＮＫ  ＣＩＲＣＵＩＴ”に開示されている。
【０００４】
図１は従来技術による欠陥アドレス貯蔵回路を示す回路図である。
【０００５】
図１を参照すると、欠陥アドレス貯蔵回路はヒューズ１１と、ＰＭＯＳトランジスタ１２と、インバータ１３と、ＮＯＲ型ヒューズバンク（又は、ＮＯＲ型ヒューズアレイ）３０とで構成される。ヒューズ１１とＰＭＯＳトランジスタ１２は電源電圧とノードＮ０との間に接続され、トランジスタ１２は信号ｎＲｃｈｋに従ってスイッチオン／オフされる。インバータ１３の入力端子はノードＮ０に接続され、出力端子は信号ｎＲｃｅｎを出力するように接続される。ＮＯＲ型ヒューズバンク３０はヒューズ１４〜２４及びＮＭＯＳトランジスタ１５〜２５で構成され、図に示すように接続される。ヒューズ１４〜２４はＮＭＯＳトランジスタ１５〜２５に各々対応する。図に示すように、ヒューズ１４〜２４及びＮＭＯＳトランジスタ１５〜２５はＮＯＲ構造を有するように構成される。
【０００６】
回路動作において、欠陥が発生しない場合、電源電圧からノードＮ０に流れる電流（又は、供給される電荷）を遮断するためにヒューズ１１が切断される。ヒューズバンク３０の内部のヒューズ１４〜２４は接続状態（導通状態）に維持される。このような条件によると、たとえいずれかの組合わせのアドレス信号Ａ０，ｎＡ０，Ａ１，ｎＡ１，Ａ２，ｎＡ２が入力されても、ヒューズバンク３０の内部のＮＭＯＳトランジスタ１５〜２５のうち少なくとも１つはターンオンされ、その結果、ノードＮ０はロー状態に維持される。
【０００７】
これに対して、欠陥が発生した場合は、ヒューズ１１は接続状態に維持され、ヒューズバンク３０の内部のヒューズ１４〜２４が欠陥行（又は、列）に対応するアドレスを検出するように切断される。例えば、アドレス信号Ａ０，Ａ１，Ａ２が全部ローである場合、ハイレベルを有するアドレス信号ｎＡ０，ｎＡ１，ｎＡ２に対応するヒューズ１６，２０，２４は全部切断され、アドレス信号Ａ０，Ａ１，Ａ２に対応するヒューズ１４，１８，２２は全部接続状態に維持される。このような条件によると、ノードＮ０から接地電圧に流れる電流経路が遮断されるので、ノードＮ０はヒューズ１１とＰＭＯＳトランジスタ１２を通じてハイレベルに充電される。その結果、インバータ１３を通じてローレベルの信号ｎＲｃｅｎが出力され、これは現在アドレスされる行（又は、列）が欠陥があることを示す。即ち、欠陥行（又は、列）が対応するリダンダント行（又は、列）に代替される。
【０００８】
【発明が解決しようとする課題】
正常な行（又は、列）に対応するアドレス信号が入力される場合、アドレス信号Ａ０〜ｎＡ２のうち少なくとも１つはハイレベルを有するので、それに対応するＮＭＯＳトランジスタはターンオンされる。即ち、ノードＮ０から接地電圧への電流経路が形成される。ＰＭＯＳトランジスタ１２の電流駆動能力がヒューズバンク３０のＮＭＯＳトランジスタの電流駆動能力より小さく設定されているので、ノードＮ０はハイレベルの信号ｎＲｃｅｎを出力するようにローレベルに維持される。
【０００９】
メモリ装置が複数の欠陥アドレス貯蔵回路を備えることは当業者には周知である。前述のように、各欠陥アドレス貯蔵回路に貯蔵された欠陥アドレスが現在入力されたアドレスと一致しない時、各欠陥アドレス貯蔵回路にはノードＮ０から接地電圧へのＤＣ経路が形成される。即ち、従来技術による欠陥アドレス貯蔵回路によって多量の電流が不要に消費される。
【００１０】
本発明は、正常なアドレスが入力された時、消費されるＤＣ電流を防止できる半導体メモリ装置の欠陥アドレス貯蔵回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明による半導体メモリ装置の欠陥アドレス貯蔵回路は、第１電源端子と出力ノードとの間に接続され、制御信号に応じて出力ノードを第１電源端子の電位にプリチャージするプリチャージ回路及び出力ノードと第２電源端子との間に接続され、欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクを含む。ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと第２電源端子との間に直列接続されたアドレス貯蔵ブロックを有する。第１電源端子には電源電圧が供給され、第２電源端子には接地電圧が供給される。そして、ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＮＭＯＳトランジスタと第２グループのヒューズ及びＮＭＯＳトランジスタで構成され、第１及び第２グループ各々のヒューズ及びＮＭＯＳトランジスタは直列接続され、第１及び第２グループは互いに並列接続される。或いは、ヒューズバンクの各アドレス貯蔵ブロックの他の実施例として、第１グループのヒューズ及びＮＭＯＳトランジスタと第２グループのヒューズ及びＮＭＯＳトランジスタで構成され、第１及び第２グループのヒューズは直列接続され、同様に両グループのＮＭＯＳトランジスタは直列接続され、ヒューズの接続ノードはトランジスタの接続ノードに電気的に接続される。
【００１２】
ここで、ヒューズバンクの各アドレス貯蔵ブロックに設けられる第１及び第２グループのＮＭＯＳトランジスタは相補的なアドレス信号によって制御される。また、出力ノードに接続され、出力ノードに応じてアドレス信号に対応する出力信号を出力するバッファ回路を付加的に含む。
【００１３】
また、本発明による半導体メモリ装置の欠陥アドレス貯蔵回路の他の形態として、第１電源端子と出力ノードとの間に接続され、制御信号に応じて出力ノードを第１電源端子の電位にプリチャージするプリチャージ回路及び出力ノードと第２電源端子との間に接続され、欠陥セルに対応するアドレス信号を貯蔵するヒューズバンクを含む。ヒューズバンクはＮＡＮＤ型構造を有するように前記出力ノードと第２電源端子との間に直列接続されたアドレス貯蔵ブロックを有する。第１電源端子には接地電圧が供給され、第２電源端子には電源電圧が供給される。そして、ヒューズバンクの各アドレス貯蔵ブロックは第１グループのヒューズ及びＰＭＯＳトランジスタと第２グループのヒューズ及びＰＭＯＳトランジスタで構成され、第１及び第２グループ各々のヒューズ及びＰＭＯＳトランジスタは直列接続され、第１及び第２グループは互いに並列接続される。或いは、ヒューズバンクの各アドレス貯蔵ブロックの他の実施例として、第１グループのヒューズ及びＰＭＯＳトランジスタと第２グループのヒューズ及びＰＭＯＳトランジスタで構成され、第１及び第２グループのヒューズは直列接続され、同様に両グループのＰＭＯＳトランジスタは直列接続され、ヒューズの接続ノードはトランジスタの接続ノードに電気的に接続される。
【００１４】
ここで、ヒューズバンクの各アドレス貯蔵ブロックに設けられる第１及び第２グループのＰＭＯＳトランジスタは相補的なアドレス信号によって制御される。また、出力ノードに接続され、出力ノードに応じてアドレス信号に対応する出力信号を出力するバッファ回路を付加的に含む。
【００１７】
このような回路によると、ＮＡＮＤ構造のヒューズバンクが実現され、これは正常なアドレスが入力された時に生じるＤＣ電流を遮断させる。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して本発明の望ましい実施形態を詳細に説明する。
【００１９】
図２は本発明の第１実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【００２０】
図２を参照すると、本発明の欠陥アドレス貯蔵回路はＰＭＯＳトランジスタ４１と、インバータ４２と、ＮＡＮＤ型ヒューズバンク１００とを含む。ＰＭＯＳトランジスタ４１は電源電圧と出力ノードＮ１との間に接続され、出力ノードＮ１を電源電圧にプリチャージするように制御信号ｎＲｐによって制御される。インバータ４２は出力ノードＮ１に接続され、出力ノードＮ１の電位に従う信号Ｒｅｎを出力する。ＰＭＯＳトランジスタ４１はプリチャージ回路として動作し、インバータ４２はバッファ回路として動作する。
【００２１】
続いて図２を参照すると、ＮＡＮＤ型ヒューズバンク１００は複数のアドレス貯蔵ブロック１００ａ，１００ｂ，１００ｃを含み、アドレス貯蔵ブロック１００ａ，１００ｂ，１００ｃはＮＡＮＤ構造を有するように出力ノードＮ１と接地電圧との間に直列接続される。アドレス貯蔵ブロック１００ａ，１００ｂ，１００ｃの各々は２つのヒューズ４３，４４、４７，４８、５１，５２と２つのＮＭＯＳトランジスタ４５，４６、４９，５０、５３，５４で構成される。アドレス貯蔵ブロック１００ａのヒューズ４３及びＮＭＯＳトランジスタ４５は出力ノードＮ１とアドレス貯蔵ブロック１００ｂとの間に直列接続される。アドレス貯蔵ブロック１００ａのヒューズ４４及びＮＭＯＳトランジスタ４６は出力ノードＮ１とアドレス貯蔵ブロック１００ｂとの間に直列接続される。即ち、ヒューズ４３及びＮＭＯＳトランジスタ４５のグループは出力ノードＮ１とアドレス貯蔵ブロック１００ｂとの間にヒューズ４４及びＮＭＯＳトランジスタ４６のグループと並列接続される。アドレス貯蔵ブロック１００ａのＮＭＯＳトランジスタ４５，４６は相補的なアドレス信号ｎＡ０，Ａ０によって各々制御されるように接続される。図２に示すように、残りのアドレス貯蔵ブロック１００ｂ，１００ｃはアドレス貯蔵ブロック１００ａの回路構成と同一であり、説明は省略する。
【００２２】
図３は図２に示した欠陥アドレス貯蔵回路の動作を説明するための動作タイミング図である。
【００２３】
以下、添付した図を参照して、本発明による欠陥アドレス貯蔵回路の動作を詳細に説明する。
【００２４】
任意の欠陥セルに対応するアドレス（以下、リペアアドレスと呼ぶ）は図２に示した欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスＡ０，Ａ１，Ａ２を“０００”と仮定する。このような場合、リペアアドレス信号Ａ０，Ａ１，Ａ２に対応するヒューズ４４，４８，５２は切断され、相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２に対応するヒューズ４３，４７，５１は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがヒューズバンク１００に貯蔵される。
【００２５】
信号ｎＲＰがローレベルに維持される間、出力ノードＮ１はＰＭＯＳトランジスタ４１を通じてハイレベルになる。図３に示すように、“０００”のリペアアドレスＡ０，Ａ１，Ａ２が入力されると、ＮＡＮＤ型ヒューズバンク１００のＮＭＯＳトランジスタ４６，５０，５４はターンオフされ、ＮＭＯＳトランジスタ４５，４９，５３は“１１１”の相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２によってターンオンされる。これは出力ノードＮ１と接地電圧との間に電流経路４３→４５→４７→４９→５１→５３を形成し、図３に示すように、欠陥セルに対応するリダンダントセルが選択されるようにハイレベルの信号Ｒｅｎが出力される。
【００２６】
“０１０”の正常なアドレスが図２の欠陥アドレス貯蔵回路に入力された場合、ＮＡＮＤ型ヒューズバンク１００のアドレス貯蔵ブロック１００ｂを構成するＮＭＯＳトランジスタ５０はターンオンされ、ＮＭＯＳトランジスタ４９はターンオフされる。これはアドレス貯蔵ブロック１００ａ，１００ｃ間の電流経路を遮断して、電源電圧から接地電圧へのＤＣ電流経路が形成されなくする。即ち、正常なアドレスが入力された場合は、本発明によるＮＡＮＤ型ヒューズバンク１００を有する欠陥アドレス貯蔵回路によって消費されるＤＣ電流が防止される。
【００２７】
図４は本発明の第２実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【００２８】
図４を参照すると、本発明の欠陥アドレス貯蔵回路はＰＭＯＳトランジスタ５５と、インバータ５６と、ＮＡＮＤ型ヒューズバンク２００とを含む。ＰＭＯＳトランジスタ５５は電源電圧と出力ノードＮ２との間に接続され、出力ノードＮ２を電源電圧にプリチャージするように制御信号ｎＲＰによって制御される。インバータ５６は出力ノードＮ２に接続され、出力ノードＮ２の電位に従う信号Ｒｅｎを出力する。ＰＭＯＳトランジスタ５５はプリチャージ回路として動作し、インバータ５６はバッファ回路として動作する。
【００２９】
本発明によるＮＡＮＤ型ヒューズバンク２００は複数のアドレス貯蔵ブロック２００ａ，２００ｂ，２００ｃを含み、アドレス貯蔵ブロック２００ａ，２００ｂ，２００ｃはＮＡＮＤ構造を有するように出力ノードＮ２と接地電圧との間に直列接続される。アドレス貯蔵ブロック２００ａ，２００ｂ，２００ｃの各々は２つのヒューズ５８，６０、６２，６４、６６，６８と２つのＮＭＯＳトランジスタ５７，５９、６１，６３、６５，６７で構成される。アドレス貯蔵ブロック２００ａのヒューズ５８，６０は出力ノードＮ２とアドレス貯蔵ブロック２００ｂとの間に直列接続される。アドレス貯蔵ブロック２００ａのＮＭＯＳトランジスタ５７，５９は出力ノードＮ２とアドレス貯蔵ブロック２００ｂとの間に直列接続される。トランジスタ５７，５９の接続ノードはヒューズ５８，６０の接続ノードと電気的に接続される。アドレス貯蔵ブロック２００ａのＮＭＯＳトランジスタ５７，５９は相補的なアドレス信号Ａ０，ｎＡ０によって各々制御されるように接続される。図４に示すように、残りのアドレス貯蔵ブロック２００ｂ，２００ｃはアドレス貯蔵ブロック２００ａの回路構成と同一であり、説明は省略する。
【００３０】
任意の欠陥セルに対応するアドレス（以下、リペアアドレスと呼ぶ）は本発明の第２実施形態による欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスＡ０，Ａ１，Ａ２を“０００”と仮定する。このような場合、アドレス貯蔵ブロック２００ａ，２００ｂ，２００ｃのヒューズ６０，６４，６８は切断され、ヒューズ５８，６２，６６は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがＮＡＮＤ型ヒューズバンク２００に貯蔵される。
【００３１】
信号ｎＲＰがローレベルに維持される間、出力ノードＮ２はＰＭＯＳトランジスタ５５を通じてハイレベルになる。“０００”のリペアアドレスＡ０，Ａ１，Ａ２が入力されると、ＮＡＮＤ型ヒューズバンク２００のＮＭＯＳトランジスタ５７，６１，６５はターンオフされ、ＮＭＯＳトランジスタ５９，６３，６７は“１１１”の相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２によってターンオンされる。これは出力ノードＮ２と接地電圧との間に電流経路５８→５９→６２→６３→６６→６７を形成し、欠陥セルに対応するリダンダントセルが選択されるようにハイレベルの信号Ｒｅｎが出力される。
【００３２】
“０１０”の正常なアドレスが図４の欠陥アドレス貯蔵回路に入力された場合、ＮＡＮＤ型ヒューズバンク２００のアドレス貯蔵ブロック２００ｂを構成するＮＭＯＳトランジスタ６１はターンオンされ、ＮＭＯＳトランジスタ６３はターンオフされる。すると、アドレス貯蔵ブロック２００ａ，２００ｃ間の電流経路が遮断されるので、電源電圧から接地電圧へのＤＣ電流経路が形成されない。即ち、正常なアドレスが入力された場合は、本発明によるＮＡＮＤ型ヒューズバンク２００を有する欠陥アドレス貯蔵回路によって消費されるＤＣ電流が防止される。
【００３３】
図５は本発明の第３実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【００３４】
図５を参照すると、本発明の欠陥アドレス貯蔵回路はＮＭＯＳトランジスタ６９と、インバータ８２と、ＮＡＮＤ型ヒューズバンク３００とを含む。ＮＭＯＳトランジスタ６９は接地電圧と出力ノードＮ３との間に接続され、出力ノードＮ３を接地電圧にプリチャージするように制御信号Ｒｎによって制御される。インバータ８２は出力ノードＮ３に接続され、出力ノードＮ３の電位に従う信号Ｒｎを出力する。ＮＭＯＳトランジスタ６９はプリチャージ回路として動作し、インバータ８２はバッファ回路として動作する。
【００３５】
続いて図５を参照すると、ＮＡＮＤ型ヒューズバンク３００は複数のアドレス貯蔵ブロック３００ａ，３００ｂ，３００ｃを含み、アドレス貯蔵ブロック３００ａ，３００ｂ，３００ｃはＮＡＮＤ構造を有するように電源電圧と出力ノードＮ３との間に直列接続される。アドレス貯蔵ブロック３００ａ，３００ｂ，３００ｃの各々は２つのヒューズ７０，７１、７４，７５、７８，７９と２つのＰＭＯＳトランジスタ７２，７３、７６，７７、８０，８１で構成される。アドレス貯蔵ブロック３００ａのヒューズ７０及びＰＭＯＳトランジスタ７２は電源電圧とアドレス貯蔵ブロック３００ｂとの間に直列接続される。アドレス貯蔵ブロック３００ａのヒューズ７１及びＰＭＯＳトランジスタ７３は電源電圧とアドレス貯蔵ブロック３００ｂとの間に直列接続される。即ち、ヒューズ７０及びＰＭＯＳトランジスタ７２のグループは電源電圧とアドレス貯蔵ブロック３００ｂとの間にヒューズ７１及びＰＭＯＳトランジスタ７３のグループと並列接続される。アドレス貯蔵ブロック３００ａのＰＭＯＳトランジスタ７２，７３は相補的なアドレス信号ｎＡ０，Ａ０によって各々制御されるように接続される。残りのアドレス貯蔵ブロック３００ｂ，３００ｃはアドレス貯蔵ブロック３００ａの回路構成と同一であり、説明は省略する。
【００３６】
図６は図５に示した欠陥アドレス貯蔵回路の動作を説明するための動作タイミング図である。以下、添付した図を参照して欠陥アドレス貯蔵回路の動作を詳細に説明する。
【００３７】
任意の欠陥セルに対応するリペアアドレスは図５に示した欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスＡ０，Ａ１，Ａ２を“０００”と仮定する。このような場合、リペアアドレス信号Ａ０，Ａ１，Ａ２に対応するヒューズ７１，７５，７９は接続状態に維持され、相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２に対応するヒューズ７０，７４，７８は切断される。このようなヒューズカッティングによってリペアアドレスがＮＡＮＤ型ヒューズバンク３００に貯蔵される。
【００３８】
信号Ｒｎがハイレベルに維持される間、出力ノードＮ３はＮＭＯＳトランジスタ６９を通じてローレベルになる。図６に示すように、“０００”のリペアアドレスＡ０，Ａ１，Ａ２が入力されると、ＮＡＮＤ型ヒューズバンク３００のＰＭＯＳトランジスタ７３，７７，８１はターンオンされ、ＰＭＯＳトランジスタ７２，７６，８０は“１１１”の相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２によってターンオフされる。これは電源電圧と出力ノードＮ３との間に電流経路７１→７３→７５→７７→７９→８１を形成し、図６に示すように、欠陥セルに対応するリダンダントセルが選択されるようにローレベルの信号ｎＲｅｎが出力される。
【００３９】
“０１０”の正常なアドレスが図５の欠陥アドレス貯蔵回路に入力された場合、ＮＡＮＤ型ヒューズバンク３００のアドレス貯蔵ブロック３００ｂを構成するＰＭＯＳトランジスタ７７はターンオフされ、ＰＭＯＳトランジスタ７６はターンオンされる。すると、アドレス貯蔵ブロック３００ａ，３００ｃ間の電流経路が遮断するので、電源電圧から接地電圧へのＤＣ電流経路が形成されなくなる。即ち、正常なアドレスが入力された場合は、本発明によるＮＡＮＤ型ヒューズバンク３００を有する欠陥アドレス貯蔵回路によって消費されるＤＣ電流が防止される。
【００４０】
図７は本発明の第４実施形態による半導体メモリ装置の欠陥アドレス貯蔵回路を示す回路図である。
【００４１】
図７を参照すると、本発明の欠陥アドレス貯蔵回路はＮＭＯＳトランジスタ８３と、インバータ８４と、ＮＡＮＤ型ヒューズバンク４００とを含む。ＮＭＯＳトランジスタ８３は出力ノードＮ４と接地電圧との間に接続され、出力ノードＮ４を接地電圧にプリチャージするように制御信号Ｒｎによって制御される。インバータ８４は出力ノードＮ４に接続され、出力ノードＮ４の電位に従う信号ｎＲｅｎを出力する。ＮＭＯＳトランジスタ８３はプリチャージ回路として動作し、インバータ８４はバッファ回路として動作する。
【００４２】
本発明によるＮＡＮＤ型ヒューズバンク４００は複数のアドレス貯蔵ブロック４００ａ，４００ｂ，４００ｃを含み、アドレス貯蔵ブロック４００ａ，４００ｂ，４００ｃはＮＡＮＤ構造を有するように電源電圧と出力ノードＮ４との間に直列接続される。アドレス貯蔵ブロック４００ａ，４００ｂ，４００ｃの各々は２つのヒューズ８６，８８、９０，９２、９４，９６と２つのＰＭＯＳトランジスタ８５，８７、８９，９１、９３，９５で構成される。アドレス貯蔵ブロック４００ａのヒューズ８６，８８は電源電圧とアドレス貯蔵ブロック４００ｂとの間に直列接続される。アドレス貯蔵ブロック４００ａのＰＭＯＳトランジスタ８５，８７は電源電圧とアドレス貯蔵ブロック４００ｂとの間に直列接続される。トランジスタ８５，８７の接続ノードはヒューズ８６，８８の接続ノードと電気的に接続される。アドレス貯蔵ブロック４００ａのＰＭＯＳトランジスタ８５，８７は相補的なアドレス信号Ａ０，ｎＡ０によって各々制御されるように接続される。図７に示すように、残りのアドレス貯蔵ブロック４００ｂ，４００ｃはアドレス貯蔵ブロック４００ａの回路構成と同一であり、説明は省略する。
【００４３】
任意の欠陥セルに対応するアドレス（以下、リペアアドレスと呼ぶ）は本発明の第４実施形態による欠陥アドレス貯蔵回路に次のような方法によって貯蔵される。例えば、リペアアドレスＡ０，Ａ１，Ａ２を“０００”と仮定する。このような場合、アドレス貯蔵ブロック４００ａ，４００ｂ，４００ｃのヒューズ８６，９０，９４は切断され、ヒューズ８８，９２，９６は接続状態に維持される。このようなヒューズカッティングによってリペアアドレスがＮＡＮＤ型ヒューズバンク４００に貯蔵される。
【００４４】
信号Ｒｎがハイレベルに維持される間、出力ノードＮ４はＮＭＯＳトランジスタ８３を通じてローレベルになる。“０００”のリペアアドレスＡ０，Ａ１，Ａ２が入力されると、ＮＡＮＤ型ヒューズバンク４００のＰＭＯＳトランジスタ８５，８９，９３はターンオンされ、ＰＭＯＳトランジスタ８７，９１，９５は“１１１”の相補リペアアドレス信号ｎＡ０，ｎＡ１，ｎＡ２によってターンオフされる。これは電源電圧と出力ノードＮ４の間に電流経路８５→８８→８９→９２→９３→９６を形成し、欠陥セルに対応するリダンダントセルが選択されるようにローレベルの信号ｎＲｅｎが出力される。
【００４５】
“０１０”の正常なアドレスが図７の欠陥アドレス貯蔵回路に入力された場合、ＮＡＮＤ型ヒューズバンク４００のアドレス貯蔵ブロック４００ｂを構成するＰＭＯＳトランジスタ８９はターンオフされ、ＰＭＯＳトランジスタ９１はターンオンされる。これはアドレス貯蔵ブロック４００ａ，４００ｃ間の電流経路を遮断するので、電源電圧から接地電圧へのＤＣ電流経路が形成されなくなる。即ち、正常なアドレスが入力された場合、本発明によるＮＡＮＤ型ヒューズバンク４００を有する欠陥アドレス貯蔵回路によって消費されるＤＣ電流が防止される。
【００４６】
【発明の効果】
以上のように、本発明によれば、ＮＡＮＤ構造でアドレス貯蔵ブロックを実現することによって正常なアドレスが入力された時に生じるＤＣ電流経路を遮断できる。
【図面の簡単な説明】
【図１】従来技術による欠陥アドレス貯蔵回路を示す回路図である。
【図２】本発明の第１実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図３】図２の動作を説明するための動作タイミング図である。
【図４】本発明の第２実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図５】本発明の第３実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【図６】図５の動作を説明するための動作タイミング図である。
【図７】本発明の第４実施形態による欠陥アドレス貯蔵回路を示す回路図である。
【符号の説明】
４１    ＰＭＯＳトランジスタ
４２    インバータ
１００    ＮＡＮＤ型ヒューズバンク
１００ａ〜１００ｃ    アドレス貯蔵ブロック
４３，４４，４７，４８，５１，５２    ヒューズ
４５，４６，４９，５０，５３，５４    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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