(57)【特許請求の範囲】
【請求項１】
外部から入力される信号のレベルを判定するための参照電圧が供給され、前記信号が入力される第１の入力端子と前記参照電圧が供給される第２の入力端子を２つの入力端子とする差動増幅回路に前記２つの入力端子間を接続または切断するためのスイッチを有する複数の入力バッファ回路と、
前記スイッチをＯＮまたはＯＦＦさせるための制御信号を前記複数の入力バッファ回路へ共通に供給するための外部端子と、を有し、
前記外部端子から共通に供給された制御信号により前記複数の入力回路のスイッチがＯＮすると前記複数の入力バッファ回路の参照電圧が前記複数の入力バッファ回路の第１の入力端子から前記複数の入力バッファ回路の参照電圧が出力される半導体集積回路装置。
【請求項２】
外部から入力される信号のレベルを判定するための参照電圧が供給され、前記信号が入力される第１の入力端子と前記参照電圧が供給される第２の入力端子を２つの入力端子とする差動増幅回路に前記２つの入力端子間を接続または切断するためのスイッチを有する複数の入力バッファ回路と、
前記スイッチをＯＮまたはＯＦＦさせるための制御信号を前記複数の入力バッファ回路へ供給するためのデータが外部から書き換え可能に記録されるレジスタと、を有し、
前記レジスタの出力を書き換えて共通に供給された制御信号により前記複数の入力回路のスイッチがＯＮすると前記複数の入力バッファ回路の参照電圧が前記複数の入力バッファ回路の第１の入力端子から前記複数の入力バッファ回路の参照電圧が出力される半導体集積回路装置。
【請求項３】
前記スイッチは、
ＮチャネルＭＯＳトランジスタである請求項１または２に記載の入力バッファ回路。
【請求項４】
前記スイッチは、
ＰチャネルＭＯＳトランジスタである請求項１または２記載の入力バッファ回路。
【請求項５】
前記スイッチは、
トランスファーゲートである請求項１または２記載の入力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速なインタフェースで用いられる、差動増幅回路で構成された入力バッファ回路及びそれを有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年の半導体集積回路装置では、ＣＰＵの高速化に伴って周辺装置も高速化され、低電圧で高速にデータ転送可能な、例えばＳＳＴＬ（Stub Series Terminated Logic）規格に対応した入力バッファ回路が用いられる。このようなＳＳＴＬ規格に対応する小振幅インタフェースの入力バッファ回路では、一般に図３に示すような差動増幅回路が使用される。
【０００３】
図３は従来の入力バッファ回路の構成を示すブロック図である。
【０００４】
図３に示すように、従来の入力バッファ回路は、ゲートが共通に接続され、ソースが基準電位（例えば、接地電位）に接続される第１のトランジスタＱ１及び第２のトランジスタＱ２と、第１のトランジスタＱ１とドレインどうしが接続された第３のトランジスタＱ３と、第３のトランジスタＱ３とソースどうしが接続され、第２のトランジスタＱ２とドレインどうしが接続された第４のトランジスタＱ４と、第３のトランジスタＱ３及び第４のトランジスタＱ４のソースと電源電圧ＶＤＤ間に挿入される電流源１０１とを有する構成である。
【０００５】
第１のトランジスタＱ１と第２のトランジスタＱ２は、第２のトランジスタＱ２のゲートとドレインを共通に接続することでカレントミラー回路を構成している。また、電流源１０１は、差動増幅回路を構成する第１のトランジスタＱ１〜第４のトランジスタＱ４に所定の動作電流を供給する。
【０００６】
第４のトランジスタＱ４のゲートには第３のトランジスタＱ３のゲートに入力される信号のレベル判定に用いる参照電圧ＶＲＥＦが供給され、第３のトランジスタＱ３のゲートには、半導体集積回路装置の外部から供給される入力信号Ｓｉｎが入力される。
【０００７】
このような構成において、図３に示した入力バッファ回路は、外部から供給される入力信号Ｓｉｎのレベルと参照電圧ＶＲＥＦのレベルとを比較し、入力信号Ｓｉｎが“Ｌｏｗ”レベルのときは、第３のトランジスタＱ３のドレインから出力信号Ｓｏｕｔとして“Ｈｉｇｈ”レベルを出力する。また、入力信号Ｓｉｎが“Ｈｉｇｈ”レベルのときは、第３のトランジスタＱ３のドレインから“Ｌｏｗ”レベルを出力する。
【０００８】
図３に示した差動増幅回路で構成された入力バッファ回路は、ＥＣＬレベルのような小振幅信号を増幅してＣＭＯＳレベルのような大振幅信号を出力する回路であり、トランジスタのしきい値電圧のばらつきによる回路特性の変動が少なく、小振幅信号に対しても安定して動作する。
【０００９】
【発明が解決しようとする課題】
上述した入力バッファ回路に供給される参照電圧ＶＲＥＦは、入力バッファ回路を備えた半導体集積回路装置の内部で生成する場合と、半導体集積回路装置の外部から供給する場合とがある。半導体集積回路装置の内部で参照電圧ＶＲＥＦを生成する場合、参照電圧ＶＲＥＦを供給するためのＬＳＩパッド(外部端子)を必要としないメリットがあるが、半導体集積回路装置の試験時に、生成された参照電圧ＶＲＥＦを測定することができないため、結果として、参照電圧ＶＲＥＦをモニタするためだけに新たな外部端子が必要になる。
【００１０】
参照電圧ＶＲＥＦは、入力バッファ回路が正しく動作するか否かを決定する重要なパラメータであるため、半導体集積回路装置の試験時にその値を測定し、予め決められた規格値内であるか否かを判定することが望ましい。
【００１１】
しかしながら、近年の半導体集積回路装置は、回路規模の増大に伴って外部端子数が増加しているため、試験のためだけに用いる外部端子を増やすことは好ましくない。例えば、近年のＣＰＵなどのプロセッサでは、数百個のＬＳＩ間インタフェースが必要であるため、それに対応して数百個の入力バッファ回路を備えている。これらの入力バッファ回路には全て異なる参照電圧ＶＲＥＦが供給されるわけでは無いが、それでも１つの半導体集積回路装置あたり参照電圧ＶＲＥＦを生成する回路が数十個程度必要になる。
【００１２】
したがって、半導体集積回路装置の試験時に、これらの参照電圧ＶＲＥＦを測定しようとすると、少なくとも参照電圧ＶＲＥＦを生成する回路の数だけ試験用の外部端子が必要になる。
【００１３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、試験用の外部端子数を増加させることなく試験時に参照電圧の測定を可能にする入力バッファ回路及び半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明の入力バッファ回路は、外部から入力される信号のレベルを判定するための参照電圧が供給される入力バッファ回路であって、前記信号が入力される第１の入力端子と前記参照電圧が供給される第２の入力端子間を接続または切断するためのスイッチを有する構成である。
【００１５】
このとき、前記スイッチは、
ＮチャネルＭＯＳトランジスタであってもよく、
ＰチャネルＭＯＳトランジスタであってもよく、
トランスファーゲートであってもよい。
【００１６】
一方、本発明の半導体集積回路装置は、上記記載の複数の入力バッファ回路と、
前記スイッチをＯＮまたはＯＦＦさせるための制御信号を前記複数の入力バッファ回路へ共通に供給するための外部端子とを有する構成である。
【００１７】
または、上記記載の複数の入力バッファ回路と、
前記スイッチをＯＮまたはＯＦＦさせるための制御信号を前記複数の入力バッファ回路へ供給するためのデータが外部から書き換え可能に記録されるレジスタとを有する構成である。
【００１８】
上記のように構成された入力バッファ回路及び半導体集積回路装置では、入力バッファ回路に信号が入力される第１の入力端子と参照電圧が供給される第２の入力端子間を接続または切断するためのスイッチを有することで、試験時に該スイッチをＯＮさせれば、信号が入力される外部端子からその入力バッファ回路に供給される参照電圧が出力される。
【００１９】
また、半導体集積回路装置に、上記スイッチを有する複数の入力バッファ回路と、スイッチをＯＮまたはＯＦＦさせるための制御信号を各入力バッファ回路へ共通に供給するための外部端子とを有すること、またはスイッチをＯＮまたはＯＦＦさせるための制御信号を各入力バッファ回路へ供給するためのデータが外部から書き換え可能に記録されるレジスタとを有することで、外部端子の増加を最小限に抑制しつつ、各入力バッファ回路が有するスイッチを制御することができる。
【００２０】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２１】
図１は本発明の入力バッファ回路の一構成例を示す回路図である。
【００２２】
図１に示すように、本発明の入力バッファ回路は、図３に示した従来の入力バッファ回路に、差動増幅回路の２つの入力端子間、すなわち入力信号Ｓｉｎが入力される第３のトランジスタＱ３のゲートと参照電圧ＶＲＥＦが供給される第４のトランジスタＱ４のゲート間を、スイッチ１０で接続した構成である。その他の構成及び差動増幅回路の動作は図３に示した従来の入力バッファ回路と同様であるため、その説明は省略する。
【００２３】
スイッチ１０は、入力バッファ回路を備えた半導体集積回路装置が通常動作する場合はＯＦＦされ、半導体集積回路装置の試験時に参照電圧ＶＲＥＦを測定する場合にＯＮされる。
【００２４】
このようなスイッチ１０を入力バッファ回路に有することで、半導体集積回路装置の試験時にスイッチ１０をＯＮさせれば、入力信号が入力される外部端子からその入力バッファ回路に供給される参照電圧ＶＲＥＦを測定することができる。
【００２５】
上述したように、半導体集積回路装置は、通常、多数の入力バッファ回路を備えている。これらの入力バッファ回路にはインタフェースの種類に応じて異なる参照電圧が供給される。また、同じ参照電圧が供給される入力バッファ回路が多数存在する場合は、同一の参照電圧を発生する回路を複数備え、各参照電圧発生回路から所定数の入力バッファ回路にそれぞれ参照電圧が供給される。
【００２６】
本発明の半導体集積回路装置では、各入力バッファ回路が備えるスイッチ１０のＯＮ／ＯＦＦを制御するための制御信号ＣＮＴを複数の入力バッファ回路で共通に使用することで、制御信号ＣＮＴを入力するための外部端子を１つの半導体集積回路装置あたり少なくとも１つ設ける構成とする。したがって、外部端子の増加を必要最小限に抑制しつつ、半導体集積回路装置の試験時に、全ての入力バッファ回路の入力に繋がる外部端子から、各入力バッファ回路に供給される参照電圧ＶＲＥＦをそれぞれ測定することができる。
【００２７】
なお、制御信号ＣＮＴを入力するための外部端子は、入力バッファ回路の数や試験の都合に応じて１つ以上であればいくつでもよいが、可能な限り共通に使用することが望ましい。
【００２８】
また、スイッチ１０のＯＮ／ＯＦＦを制御するための制御信号ＣＮＴは必ずしも外部端子から供給する構成にする必要はない。例えば、半導体集積回路装置の内部に外部からデータの書き換え可能なレジスタを備えている場合は、参照電圧ＶＲＥＦの測定時に該レジスタのデータを書き換え、レジスタの出力を制御信号として使用することで、各入力バッファ回路が有するスイッチ１０のＯＮ／ＯＦＦを切り換えるようにしてもよい。
【００２９】
次に、図１に示した入力バッファ回路が有するスイッチ１０の具体的な構成について図２を用いて説明する。
【００３０】
図２（ａ）〜（ｃ）は図１に示したスイッチの具体的な構成を示す回路図である。
【００３１】
図１に示したスイッチ１０は、例えば、図２（ａ）に示すようにＮチャネルＭＯＳトランジスタＱ１１のソース−ドレインが差動増幅回路の２つの入力端子間に挿入され、ゲートから制御信号ＣＮＴを供給される構成、または図２（ｂ）に示すようにＰチャネルＭＯＳトランジスタＱ１２のソース−ドレインが差動増幅回路の２つの入力端子間に挿入され、ゲートから制御信号ＣＮＴを供給される構成、または図２（ｃ）に示すようにＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを組み合わせたトランスファーゲート１１を用いる構成が考えられる。なお、図２（ｃ）に示したトランスファーゲート１１では、トランジスタのソース−ドレインが差動増幅回路の２つの入力端子間に挿入され、一方のゲートに制御信号ＣＮＴがそのまま供給され、他方のゲートに反転させた制御信号ＣＮＴＢが供給される。
【００３２】
図２（ａ）に示したＮチャネルＭＯＳトランジスタＱ１１を用いる構成、及び図２（ｂ）に示したＰチャネルＭＯＳトランジスタＱ１２を用いる構成では、１つのトランジスタでスイッチを実現するためレイアウト面積が少なくて済むが、測定できる参照電圧ＶＲＥＦの範囲が制約される問題がある。具体的には、ＯＮ／ＯＦＦ制御が可能な参照電圧ＶＲＥＦの範囲が制御信号ＣＮＴの電圧で制限されてしまう。一方、図２（ｃ）に示したトランスファーゲート１１を用いる構成では、測定できる参照電圧ＶＲＥＦの範囲が制約されないが、２つのトランジスタでスイッチを実現するためレイアウト面積が増大する問題がある。したがって、図２（ａ）〜（ｃ）に示した構成のスイッチ１０は、参照電圧ＶＲＥＦの値や半導体集積回路装置の実装密度に応じて適宜選択すればよい。
【００３３】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００３４】
入力バッファ回路に信号が入力される第１の入力端子と参照電圧が供給される第２の入力端子間を接続または切断するためのスイッチを有することで、試験時に該スイッチをＯＮさせれば、信号が入力される外部端子からその入力バッファ回路に供給される参照電圧を測定することができる。
【００３５】
また、半導体集積回路装置に上記スイッチを有する複数の入力バッファ回路と、スイッチをＯＮまたはＯＦＦさせるための制御信号を各入力バッファ回路へ共通に供給するための外部端子とを有する構成、または、スイッチをＯＮまたはＯＦＦさせるための制御信号を各入力バッファ回路へ供給するためのデータが外部から書き換え可能に記録されるレジスタとを有することで、外部端子の増加を最小限に抑制しつつ、半導体集積回路装置の試験時に、全ての入力バッファ回路の入力に繋がる外部端子から各入力バッファ回路に供給される参照電圧をそれぞれ測定することができる。
【図面の簡単な説明】
【図１】本発明の入力バッファ回路の一構成例を示す回路図である。
【図２】図１に示したスイッチの具体的な構成を示す回路図である。
【図３】従来の入力バッファ回路の構成を示すブロック図である。
【符号の説明】
１０    スイッチ
１１    トランスファーゲート
Ｑ１１    ＮチャネルＭＯＳトランジスタ
Ｑ１２    ＰチャネルＭＯＳトランジスタ
【図１】
0003876760.tif 000002
【図２】
0003876760.tif 000003
【図３】
0003876760.tif 000004