(57)【特許請求の範囲】
【請求項１】
処理チャンバ内に配置された基板上に膜を堆積させるプロセスであって、
（ａ）プロセス気体を前記処理チャンバ内に導入するステップと、
（ｂ）前記プロセス気体から誘導結合プラズマを形成するステップと、
（ｃ）前記プラズマを前記基板方向にバイアスせずに維持して、前記基板上に前記膜の第１の層を堆積するステップと、
（ｄ）前記ステップ（ｃ）の後に、前記プラズマを維持するとともに、前記プラズマを前記基板方向にバイアスして、前記第１の層の上に前記膜の第２の層を堆積させるステップであって、前記第１の層が前記第２の層の堆積厚さの１％〜１５％の厚さになるように前記膜の第２の層を堆積させるステップと
を有するプロセス。
【請求項２】
前記プロセス気体は、反応ガスおよび不活性ガスを含み、
前記バイアスは、前記第２の層を堆積させる際に前記第２の層に対してスパッタリング効果を促進する請求項１記載のプロセス。
【請求項３】
前記反応ガスがシランおよび酸素を含む請求項２に記載のプロセス。
【請求項４】
前記バイアスは、各容量結合電極の間に電場を印加することによって行われる請求項１記載のプロセス。
【請求項５】
前記バイアスするステップは、容量結合電極にＲＦ出力を印加することにより行われる請求項１記載のプロセス。
【請求項６】
前記誘導結合コイルに対するＲＦ出力の印加を維持しつつ、前記容量結合電極に対するＲＦ出力の印加が５秒〜２０秒遅延される請求項５記載のプロセス。
【請求項７】
前記膜の厚さが１．０ミクロン以下であり、前記第１の層の厚さが０．１５ミクロン以下である請求項１に記載のプロセス。
【請求項８】
前記ステップ（ｄ）の後に、前記膜の厚さが選択した値に達するまで、前記ステップ（ｃ）および前記ステップ（ｄ）を反復的に繰り返すステップ（ｅ）を更に含む請求項１記載のプロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は概説的には半導体基板処理中の誘電体層の堆積に関し、より特定的には堆積層中の固有応力を制御するための方法および装置に関する。本発明による方法は、高密度プラズマ化学気相堆積(HDP-CVD)法によって堆積された酸化シリコン層の固有応力を減少させるのに特に有益であるが、窒化シリコン層および他の層の堆積だけでなく、他の堆積方法を使用して形成された酸化シリコン層にも適用可能である。
【０００２】
【従来の技術】
現代の半導体素子の製造における主要ステップの1つは、気体の化学的反応によって基板上に薄膜を形成するステップである。このような堆積プロセスは化学気相堆積(CVD)と呼ばれる。熱CVDプロセスでは、反応性気体を基板表面に供給し、そこで熱により化学反応が発生して所望の膜が生成する。ある種の熱CVDプロセスが動作する高温によっては、素子構造体上の金属層に損傷を与えかねない。一方、プラズマ強化CVD(PECVD)プロセスは、基板表面に近接した反応領域に高周波(RF)エネルギを印加して反応性気体の励起および／または解離を促進し、反応性が高い種のプラズマを生成する。開放された種の高反応性によって化学反応生起に要するエネルギが減少し、このようなCVDプロセスに必要とされる温度を下げる。
【０００３】
PECVDプロセスは、その必要とする温度が比較的低いため、堆積された金属層や多結晶シリコン層上に絶縁層を形成するのに適している。このような絶縁層（誘電体層とも呼ばれる）のための1つの共通膜は、酸化シリコンである。酸化シリコン膜は、その良好な電気的特性および物理的特性のゆえに絶縁層として使用するのによく適している。
【０００４】
半導体形状は、数十年前に最初に導入されて以来その寸法は激減した。その間、IC（集積回路）はおおむね、2年／半寸法の法則（Moorの法則とも呼ばれる）に従ってきたが、これは、1チップ上に組み込まれる素子の数が2年で倍加するという意味である。今日の半導体製造プラントは恒常的に0.5ミクロンさらに0.25ミクロンの特徴寸法で素子を製造しているが、将来のプラントはさらに小さい特徴寸法で素子を生産すると思われる。
【０００５】
特徴寸法が微小化し集積度が増加するにつれて、ある種の膜特徴を規定の範囲内に収めることが重要となる。このような特徴の1つが堆積された膜の固有応力レベルである。具体的には、より微小な形状寸法素子の製造者にとって、堆積された層の応力レベルを制御することが重要である。固有応力がある値を上回ったり下回ったりすると、基板が湾曲したり亀裂したりして、空隙や他の欠陥が形成される。特徴寸法の減少がこの問題を増大させる。絶対応力（ダイン／cm2またはダイン／cm3）が増加しなくても、特徴寸法が減少することによって、任意の量の力に耐える特徴的能力が減少する。
【０００６】
特徴寸法が減少することによって縦横比（特徴物の高さまたは深さのその幅に対する比）が増加した。その結果、スペース、すなわち”間隙”（例えば、金属先同士間のスペース）が狭くなり、従来のCVD法では充填することが困難である。このような間隙を充填する膜の能力は、膜の”間隙充填”能力と呼ばれる。
【０００７】
最後に、従来のCVDプロセスの中には、基礎を成す特徴物の形状寸法によって、堆積速度に変動を引き起こすものもある。このような現象によって間隙の底部に空隙が生成される（例えば、金属線が充分近接していれば、堆積層は、間隙が完全に充填される以前に間隙の上部に近接する）。このような問題が存在するので、なんらかの標準的PECVD法を用いて堆積されたある種の酸化シリコン膜の電気的特徴および物理的特徴は、多くの現代の応用物にとってはもはや充分ではない。
【０００８】
間隙充填特性を改良する有望な解決策は、RF（高周波）コイルを用いて低圧力条件下で誘電結合されたプラズマを発生させるHDP-CVDシステムの使用である。このようなプラズマの密度は、標準的な容量結合PECVDプラズマの密度の約2桁以上である。HDP-CVDシステムで採用される低チャンバ圧力が、平均自由行程の長い活性種を提供すると信じられている。この要因は、プラズマの密度と相まって、接近して置かれた間隙の最も深い部分にまで達するプラズマからの成分の数をかなり増加させ、優れた間隙充填能力を膜に与える。また、HDPプラズマの高密度によって堆積中のスパッタリングが促進される。HDP堆積中のスパッタリングによってある特徴物に対する堆積が遅延され、HDP堆積された膜の間隙充填能力が増大する。
【０００９】
HDP-CVDシステムの中には、アルゴンや類似の重不活性気体を用いてスパッタリング効果をさらに促進し、任意の膜に対してより良好な間隙充填特徴を提供するものもある。これらのHDP-CVDシステム等の中には、プラズマを基板にバイアスするために電場を生成する容量結合された電極を採用しているものもある。電場はRF出力が誘導コイルに印加されると同時に始まり、HDP堆積プロセスの全時間を通じて維持される。このようなバイアスはスパッタリングをさらに促進し、より良好な間隙充填特徴を提供することが可能である。したがって、このようなHDP-CVDシステムを使用することはますます重要となっている。しかし、未だよく理解されていないさまざまな理由によって、このようなHDP-CVDシステム中で生成された膜は、従来の容量結合PEDCVDシステム中で生成された膜より高い応力を示す。この増大した応力の制御は重要な問題である。
【００１０】
【発明が解決しようとする課題】
従来、HDP膜中の応力は、HDP膜上に低応力PECVD膜または他のタイプの非HDP膜を堆積することによって減少させてきた。この二重層（高応力／低応力）アプローチは、HDP膜の固有応力を許容範囲内に収めることを見込んだものである。しかし、このようなアプローチはまた、基板がHDP-CVDシステムからPECVDシステムまたは他のタイプのシステムに転送されるので、処理時間を増大させ、したがって生産量を減少させる。複合層の堆積が単一のシステム内で発生可能であっても、基板の生産量はそれでも、圧力や温度のようなプロセス条件が2つの異なった層の堆積に合うように調節されるとはいえ悪影響を受ける。したがって、HDP-CVD法や他の処理法によって形成された酸化シリコン膜や類似の膜中の応力を制御、減少させることが望ましい。
【００１１】
【課題を解決するための手段】
本発明は、実質的に処理時間を増大させることなく、さらに生産量を減少させることなく、HDP-CVDプロセスで堆積された膜の応力を減少させるための方法および装置を提供する。応力の減少した層は、HDPプラズマを基板方向にバイアスする磁場の印加を遅延または中断することによって形成される。
【００１２】
本発明による方法の1つの実施形態によれば、プロセス気体は処理チャンバに導入され、RF出力が誘導コイルに印加されるとプラズマがプロセス気体から形成される。このプラズマは、基板上の応力減少膜の第1の層を堆積するために選択された時間にわたって維持される。第1の層が堆積されると、プラズマは基板方向にバイアスされてプラズマのスパッタリング効果を強化し、基板上に膜の第2の層を堆積させる。本実施形態の好ましい変形例では、堆積された膜は酸化シリコン膜である。本実施形態の別の変形例では、プラズマは、容量結合電極同士間に電場が印加されることによってバイアスされ；さらに別の好ましい実施形態では、第1の層は、プラズマを、基板方向にバイアスする以前に、約5秒から20秒の間、維持することによって堆積される。
【００１３】
本発明による装置の1実施形態では、半導体基板を保持する台座は処理チャンバ内に位置される。気体分配装置は、反応体を含むプロセス気体を真空チャンバ中に導入し、真空ポンプおよびバルブシステムを介してチャンバ中に選ばれた圧力を設定しこれを維持する。プラズマ発生システムは、誘導結合プラズマをプロセス気体から生成し、堆積されつつある膜から第1の層を形成する。第1層が堆積されると、プラズマ発生システムはさらに、キャパシタを用いてプラズマを励起し、これを基板方向にバイアスする。これによってスパッタリングを強化し、膜のバルク層を形成する。プロセッサは、自身に接続された記憶装置に記憶されたプログラムを介して真空ポンプ、気体分配システムおよびプラズマ発生システムを制御する。
【００１４】
本発明による方法の代替の実施形態では、プラズマを基板方向にバイアスするために電場を印加して又は印加せずに堆積した多数の交互積層から多層膜が形成される。
【００１５】
本発明の本質および利点は、本明細書および図面の残る部分を参照にすればさらに理解されるだろう。
【００１６】
【発明の実施の形態】
I. 代表的な高密度プラズマCVDシステム
図1に、本発明による誘電体層（絶縁層）を堆積することが可能なHDP-CVDシステム5の1実施形態を示す。HDP-CVDシステム5は、真空チャンバ10、真空ポンプ12、バイアスRF(BRF)発生装置36、BRF発生装置50およびソースRF(SRF)発生装置32を有する。
【００１７】
真空チャンバ10は、側壁22およびディスク形状シーリング電極24から成るシーリング20を有する。側壁22は石英やセラミックのような絶縁体から成り、コイル状のアンテナ26を支承している。コイル状アンテナ26の構造状の詳細は、1993年8月27日、FairbainおよびNowakによる「高密度プラズマCVDおよびエッチング反応器」という題名の米国特許出願第08/113,776号に開示されており、この出願の開示は参考のために本明細書中に組み込まれている。
【００１８】
堆積用の気体および液体は、制御バルブ（図示されていない）を持つライン27を介して気体混合チャンバ29中に供給され、その中でこれらの気体および液体は合成され、気体供給リングマニホールド16に送られる。気体噴射ノズル14は気体供給リングマニホールド16に結合され、マニホールド16中に導入された堆積用気体をチャンバ10内の台座44上に静止している基板45に散布する。台座44は、処理中の基板を拘束するために静電チャックまたは類似のメカニズムを有してもよく、また、冷却通路および他の特徴物を有してもよい。
【００１９】
気体供給リングマニホールド16はハウジング18内に位置している。ハウジング18はスカート46によって反応体から保護されている。スカート46は、石英、セラミック、シリコン、ポリシリコンのような、HDP-CVDプロセスで用いられる反応体に対して耐性を持つ材料から成る。真空チャンバ10の底部は、自身が取り外し可能に作られている環状ライナー40を有し得る。
【００２０】
堆積気体の誘導的に結合されたプラズマは、SRF発生装置32からコイルアンテナ26に印加されたRFエネルギによって基板45に隣接して形成することができる。SRF発生装置32は、単一周波数または混合周波数のいずれかのRF出力（または他の必要とされる変形物）をコイルアンテナに供給して、真空チャンバ10内に導入された反応性の種の分解を強化する。堆積気体は、矢印25で示すように、排気ライン23を通してチャンバ10から排気される。排気ライン23を通って気体が排出される速度は、スロットルバルブ12aによって制御される。
【００２１】
シーリング電極24はリッド56によってしかるべき位置に保たれる。リッド56は冷却ジャケット58によって冷却されるが、シーリング電極24は、洗浄速度を加速したりプロセスパラメータを変更するために抵抗ヒーター60で加熱してもよい。シーリング電極24は導体でありしたがって、スイッチ38を適当に設定してグランド、BRF発生装置36のいずれに接続してもよいし無接続（フローティング状態）にしてもよい。同様に、台座44も、スイッチ52を適当に設定して、グランド、BRF発生装置50のいずれかに接続してもよいし無接続（フローティング状態）にしてもよい。これらのスイッチの設定はプラズマの必要とされる特徴によって異なる。BRF発生装置36および50は単一周波数または混合周波数のRF出力（または他の必要とされる変形物）を供給し得る。BRF発生装置36および50は分離RF発生装置でもよいし、またはシーリング電極と台座44の双方に接続された単一RF発生装置でもよい。誘導結合されたプラズマを台座44方向にバイアスするためにBRF発生装置36および50から印加されたRFエネルギによってスパッタリングが促進され、プラズマの既存のスパッタリング効果を強化（例えば、膜の気体充填能力の増大）する。
【００２２】
容量的な結合もまた、誘導結合されたプラズマと別にまたは関連してプラズマを形成するために用いることもできる。このようなプラズマは、コイルアンテナとシーリング電極24または台座44との間で形成してもよい。容量結合されたプラズマもまた、シーリング電極24と台座44との間に同様の方法で形成してもよい。これらの方法は一緒に、3つの異なった方式で容量結合プラズマを形成できる。
【００２３】
HDP-CVDシステム5内のBRF発生装置36および50、SRF発生装置32、スロットルバルブ12a、ライン27に接続された制御バルブ、スイッチ30、34、38および52ならびに他の素子は全て、制御ライン35（このいくつかだけが示されている）を介してプロセッサ31によって制御される。プロセッサ31は、記憶装置33内に記憶されているコンピュータプログラムの制御下で動作する。このコンピュータプログラムは特定のプロセスのタイミング、気体の混合、チャンバ圧力、RF出力レベルおよび他のパラメータを指示する。
【００２４】
このようなHDP-CVD装置の1例が、3つの容量結合された構成の各々の詳細および誘導結合された構成に関する特定の詳細と共に、1994年4月26日に出願された「誘導、容量合成結合を持つ高密度プラズマCVD反応器」という題名の米国特許第08/234,746中に説明されている。
【００２５】
上記の説明は主に図示目的のもので、本発明の範囲を制限するものと考慮すべきではない。上記のシステムの変形例ならびに台座設計、チャンバ設計、RF出力接続部および他の変形例も可能である。さらに、電子サイクロトロン共鳴(ECR)プラズマCVD装置、熱CVD装置または類似物のような他のCVD装置も使用してもよい。本発明による方法および装置は、特定の装置または特定のプラズマ励起法に限定されるものではない。
【００２６】
II.  酸化シリコンの堆積と応力の制御
本発明による方法は、2段階プロセスで膜を堆積させることによりHDP-CVDシステム内に堆積されたその膜の固有応力を減少させる。第1のステップでは、膜の第1の部分（応力減少層(stress reduction layer)、ないし「SRL」）が、誘導コイルに対するRFエネルギの印加によってHDPプラズマが形成されると堆積される。第2のステップでは、膜の残り（バルク層）が、誘導結合されたプラズマを維持しこれを基板にバイアスしてスパッタリングを強化することによって堆積される。ここで重要なことは、本発明による2段階堆積プロセスは、これ以上の処理時間を必要としないことである。必要とされるのは、プラズマを基板方向にバイアスするために印加されるRFエネルギが、SRLを形成するために短期間にわたって抑止され、そして膜の間隙充填能力を増加させるために印加することだけである。
【００２７】
上記の典型的なHDV-CVDシステムでは、本発明による方法の1実施形態は、台座44やシーリング電極24を付勢することなくコイルアンテナ26を（SRF発生装置32を介して）付勢することによってSRLを堆積し、プロセス気体から誘電プラズマを形成する。比較的短い時間の後、プラズマはさらに、台座44およびシーリング電極24を介してそれぞれBRF発生装置50および36からの容量結合RFエネルギによって付勢され、基板方向にバイアスされる。これによって、SRLの堆積が完了し、膜のバルク層が堆積される。
【００２８】
図2に、本発明による方法の1実施形態に従った基板上に堆積された酸化シリコン膜200の単純化された断面図を示す。図2に示す構造において、アクティブデバイス（図示されていない）は、セルフアラインCMOSまたは類似のプロセスのような周知の製造プロセスを用いて基板100内に形成される。金属配線120、140および160のような金属層は基板100上に堆積され、コンタクト開口部（図示されていない）を通じてアクティブデバイスを接続する。絶縁層180は金属層が、コンタクト開口部が形成されている所をを除き、基板100に接触することを防いでいる。酸化シリコン膜200は、金属配線120、140および160上および間に堆積され、これらの配線を次に堆積される金属配線や他の層から絶縁する。酸化シリコン膜200には、第1の薄い応力減少層205および第2のバルク膜層210が含まれる。SRL205は、バイアスRF場を印加することなくHDPプラズマ条件下で形成されて、HDPプラズマのスパッタリング要素を促進し、強化する。SRL205の形成が完了すると、層210が、容量結合されたシーリング電極24と台座44間に電場を印加することによって誘電結合プラズマを基板方向にバイアスするという標準的なHDP-CVD法で形成される。
【００２９】
1.0ミクロン厚さの絶縁層を堆積するために、SRL205は、必要とされる膜特性によって、典型的には約0.01から0.15ミクロンの厚さに堆積され、より典型的には約0.02から0.05ミクロンに堆積される。SRLはこれより厚くても薄くてもよい。SRLは厚いほど酸化シリコン膜200の固有応力に対する有益な効果が増すが、各々のプロセスに対して、間隙充填能力応力減少が優越する点が存在する。
【００３０】
ステップ205に比較してステップ210の完了に要する時間は、任意の応用物中での各々の堆積層の相対的な厚さおよび堆積速度によって異なる。一般に、各々の層の堆積速度は、バイアスRF場の印加以外の処理条件が変更しないかぎりほぼ同一である。1つの典型的なプロセスでは、ステップ210の時間は、単一SRLが堆積される場合、ステップ205の約6から50倍の長さであるが、約10倍から50倍であるのが好ましい。このプロセスでは、バイアスRF出力の印加は、SRLがステップ205で堆積されている間に5秒から20秒遅延される。他のプロセスでは、バイアスRF出力の印加は1秒から100秒以上遅延させてもよい。
【００３１】
固有応力の源は、HDP-CVDプロセスで形成された層中にいくつか存在する。最も際だった2つの源はプロセスのスパッタリング構成要素によって引き起こされる源である。HDP-CVDプロセスのイオン衝撃（すなわちスパッタリング）局面は、バルク層210中に転位欠陥および置換欠陥（例えばアルゴン原子によって）を引き起こすことによって固有応力を生成する。SRL205はバッファ層となって、バルク層210が堆積される高品質の（すなわち低欠陥数を持つ）基礎を提供することによってこれらの現象から来る応力を減少させると信じられている。応力の第2の原因は、バルク層210と下部層の境界面における熱膨張の不整合によるものである。ここでも、SRL205が（スパッタリングに曝されていない）高品質中間層となって、2つの材料の熱膨張率間の移行を円滑なものとする。
【００３２】
図3に、図1の装置へのクロスリファレンス番号を用いて本発明による好ましいプロセスを図示している。本発明1実施形態によると、酸化シリコン層200を形成するために、基板は真空ロックドア（図示されていない）を通して真空チャンバ10内に積載され台座44上に置かれる（図3、ステップ220）。基板が適切に置かれると、プロセス気体が気体噴射ノズル14から真空チャンバ10中に導入される（ステップ240）。プロセス気体は、珪素気体源と1つまたは複数の酸素の気体源から成る混合物である。さらに、プロセス気体は、堆積中のスパッタリングを強化するために重不活性気体の気体源を含んでもよい。
【００３３】
好ましい実施形態において、気体混合物は、追加成分として、シラン(SiH4)のような珪素含有気体、酸素(O2)とアルゴンのような酸素含有気体または類似の気体を有する。シランは約10から50sccmの速度で、最も好ましくは約20 sccmの速度で真空チャンバ10中に導入される。酸素は約20から100 sccmの速度で、最も好ましくは約20 sccmの速度でチャンバ中に導入される。アルゴンは約10から50 sccmの速度で、最も好ましくは約20 sccmの速度で導入される。気体噴射ノズル14からの真空チャンバ10中への合計気体流速は約40と200 sccmの間である。
【００３４】
真空チャンバ中で約1ミリトールから10トールの間の選択された圧力（好ましくは約1から25ミリトール、最も好ましくは約4と7ミリトールの間）を、真空ポンプ12と共にスロットルバルブ12aによる堆積およびプロセス気体の導入の全般にわたって維持する（ステップ240）。また、チャンバ10内の温度は摂氏100度と500度の間（好ましくは摂氏約200度と425度の間、最も好ましくは摂氏375度と400度の間）に維持される。
【００３５】
処理条件を設定した後は、RFエネルギがSRF発生装置32によってコイルアンテナ26に印加されて、誘導プラズマを形成する（ステップ260）。SRF発生装置32はこのプロセスを通じてコイルアンテナ26にRFエネルギを印加し続ける。SRF発生装置32は、約1000Wと4500W間、好ましくは約3500Wで2 MHzの周波数で駆動される。これらの条件下である選択された期間にわたってプラズマを維持するとSRLが形成される（ステップ280）。RFエネルギは、この期間を通じてプラズマを基板方向にバイアスするためにシーリング電極24にも台座44にも印加されることはないことに注意することが重要である。つぎにステップ300で、プラズマは基板方向にバイアスされ、BRF発生装置36および50からシーリング電極24および台座44に伝達される容量結合RFエネルギによってさらに励起される。BRF発生装置36および50は、シーリング電極24および台座44の双方に結合された単一RF発生装置であることが好ましい。BRF発生装置36および50は約500Wと2000W間、好ましくは約1000Wで1.8 MHzの周波数で駆動される。シーリング電極24と台座44との間にRFエネルギを印加することによって容量結合電場が生成され、これがシーリングおよび台座に対するイオン衝撃を増加させる。台座44に対するこの増加した衝撃はスパッタリングを強化し、これによって膜の成長を可能とし（ステップ320）、緊密に配置された間隙をよりよく充填する。他の周波数レベルおよび電力レベルもまた、プラズマを基板方向にバイアスするために用いてもよい。
【００３６】
四メチルシラン(Si(CH3)4)のような他の珪素源、四メチルジシロキサン((CH3)6OSi2)、TEOS(Si(OC2H5)4)または類似物、およびオゾン、N2Oまたは類似物のような他の酸素源を用いて、本発明によるSRLを形成してもよい。さらに、上記のプロセスにリストアップされたパラメータは本書最初に述べられている特許請求の範囲を制限するものと見なすべきではない。普通の技術熟練の内の1つはまた、他の化学的、環境的パラメータおよび条件を用いてもよい。
【００３７】
実際には、本発明による方法は、強化されたスパッタリングを用いることなしにSRLを堆積させることによってHDP-CVDシステム内に堆積された膜の固有応力を減少させる。スパッタリングは、いくぶん、バルク層にその卓越した間隙充填特性を与えるが、また、バルク層が曝される固有応力を増大させる。この方法は、堆積された層内の固有応力を減少させるという利点を持つものの、HDP-CVDシステムにおけるSRLのインシチュウでの堆積を可能にし、そして応力を減少させるのに添加物を用いないという単純な方式である。また、応力を減少させるのに低温を用いるとはいえ、本方法は、低処理温度の使用のゆえに、処理時間を長くする必要もないし酸化シリコン膜特徴を変更する必要もない。
【００３８】
しかしながら、本発明による方法はインシチュウでのプロセスに限られるものではない。非現場プロセスの第1のステップのために、SRLは第1のCVDシステム（すなわち、非HDP-CVDシステム）内で堆積される。SRLの堆積後は、半導体基板は、以降の膜のバルクがHDP-CVD処理条件下で堆積される第2のチャンバに運搬される。
【００３９】
本発明による別の実施形態では、複数の交互積層するSRLおよびバルク層が堆積され、”サンドイッチ”膜を形成している。本実施形態にしたがって堆積された絶縁層の1例を図4に図示する。図4は、このようにして堆積された膜内のSRL410、430、450、470同士間にバルク層420、440、460が”サンドイッチ”される場合を図示している。これによって、初期SRLのみを用いる堆積プロセスにおけるよりも応力レベルの制御が正確になる。この”交互積層の化学系”プロセスもまた、各々のバルク層のための新しい核形成表面(SRL)を周期的に提供することによって正味の堆積速度の増加を可能にする。本発明のこの実施形態において、SRL410、430、450、470の厚さは膜の総厚さおよび膜の必要とされる応力レベルによって異なる。以前に述べたように、厚いSRLほど、薄い層より応力が減少するが、厚すぎると間隙充填特徴に悪影響を与える。SRL410、430、450、470は全て実質的に同一の厚さであり、任意の応用ごとに適切なようにその厚さも変化し得る。
【００４０】
このようなサンドイッチ層化された膜を生成するためのプロセスを図5に示す。図5中では、膜のSRLおよびバルク層を堆積させるステップは、結果としての膜が必要な層数（すなわち、必要とされる厚さ）に達するまで繰り返される。図5のステップは、図1に示すプロセッサ31およびメモリー33を用いて実行される。特に、プロセッサ31は、HDV-CVDシステム内のBRF発生装置、SRF発生装置、スロットルバルブ、制御バルブ、スイッチおよび他の装置を制御する。メモリーは、プロセス制御のためにプロセッサ31が用いるプログラムを記憶する。図1に示すシステムとプロセッサ31およびメモリー33の組み合わせによって図5のプロセスにおける膜の形成が可能となる。図5には、同図のプロセスを図1の装置に関連させる参照番号が含まれる。
【００４１】
このようにして膜を形成するために、基板は真空ロックドア（図示されていない）を通じて真空チャンバ10中に搭載され、台座上に置かれ（図5、ステップ600）、プロセス気体が気体噴射ノズル14から真空チャンバ中に導入される（ステップ620）。プロセス気体はすでに述べたものと類似の気体混合物である。スロットルバルブ12aは真空ポンプ12およびプロセス気体の導入（ステップ620）と協力して、真空チャンバ10内の必要とされる圧力を維持する。処理条件が設定された後は、RFエネルギがSRF発生装置32によってコイルアンテナに印加されて、誘導プラズマを形成し（ステップ640）、SRLを生成する（ステップ660）。RFエネルギはこの間、シーリング電極24にも台座44にも印加されない。次いで、プラズマは、RFエネルギをシーリング電極24および台座44に対してそれぞれBRF発生装置36および50から容量を使用して励起される（ステップ700）。これによってバルク層が基板45上に堆積される（ステップ720）。RFエネルギは次にシーリング電極24および台座44から取り除かれ、別のSRLが形成されるようにする（ステップ740）。SRLおよびバルク層のこの堆積は、膜が必要の厚さに達するまで継続される（ステップ680/760）。HDP-CVDシステムにおけるこの技法の利点は、反応体を変化させたり真空チャンバをフラッシュさせたりする必要がないことである。必要とされる唯一の動作はBRF源を瞬間的にオフして、SRL堆積ステップを実行することだけである。
【００４２】
III. 代表的な構造
本発明を用いる典型的なCMOS IC800の単純化された断面図を図6に示す。図示されているように、IC800は、フィールド酸化領域820（図2の絶縁層180）によって互いに分離され電気的に隔離されたNMOSトランジスタ803およびPMOSトランジスタ806を有する。各々のトランジスタ803および806はソース領域812、ドレーン領域815およびゲート領域818を有する。プリメタル誘電(PMD:Premetal Dielectric)層821がトランジスタ803および806を金属層M1から分離し、金属層M1とトランジスタ間のコンタクト824で形成された接続部を持っている。金属層M1は4つの金属層M1からM4の内の1つであり、典型的IC800に含まれる。各々の金属層M1-M4は、各々の金属間誘電層IMD1、IMD2、IMD3によって隣接する金属層から分離されている。隣接の金属層は、選択された開口部でビアホール826によって接続されている。パッシベーション層830が金属層M4上にプレーナ化されている。
【００４３】
本発明によるSRLはIC800内に示すいくつかの層中で用いられるが、その物理的特性によって金属間誘電層IMD1-IMD3内の応力減少に、とくにHDP-CVDプロセスを用いてこれらの層を堆積させる場合に最も有用である。単純化されたIC800は図示目的のみのものであることを理解されたい。普通の技術の熟練の1つとして、マイクロプロセッサ、用途別IC(ASIC)、メモリー素子などのような他のICの製造に本発明を実行し得るものがある。本発明はまた、BiCMOS、NMOS、バイポーラトランジスタなどの技術を用いるICの製造に実現可能である。
【００４４】
【実施例】
IV. 実験結果
本発明による方法の実効性を証明するために、図3に示す方法に従って0.8ミクロンの厚さの酸化シリコンを堆積する実験を実行した。酸化シリコン膜は、Applied Materials社製造のCentura HDP-CVD堆積システム内で低抵抗シリコン基板上に堆積された。実験のために、シラン、酸素およびアルゴンがチャンバ内に導入される速度は一定とされた。具体的には、シランはチャンバ中に20 sccmの速度で、酸素は48 sccmで、アルゴンは20 sccmで導入される。チャンバ内の温度は摂氏375度に保たれチャンバ内の圧力は5ミリトールに保たれた。誘電結合プラズマは、ソースRF出力(2 MHz)を3500Wに設定して形成された。バイアスRF(BRF)エネルギの印加は3秒から12秒の間遅延された（表1および図7を参照）。バイアスRF出力が次に、1000Wで印加(1.8 MHz)された。これらの実験の結果を下の表1に要約し、さらに図7にグラフとして示すが、この図中では、8000オングストローム厚さの酸化シリコン層の場合の膜応力対SRL成長時間の関係がプロットされている。
【００４５】
【表１】
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表1および図7から明かなように、堆積された膜の応力はSRLの厚さを調整することによって制御可能である。実験では、堆積された膜の固有応力は、堆積されたSRLの厚さ（約0から1000オングストロームまで変化した）に応じて、約-1.5 x 10-9ダイン／cm2から-1.1 x 10-9ダイン／cm2まで変化した。全ての応力測定値は、湾曲基板100を膜の堆積前と後に測定し基板100の曲率の変化から応力の変化を計算するレーザー技術を用いて取った。
【００４６】
本発明による方法は上記の実験で設定された特定のパラメータに制限されることを意図しない。普通の技術の熟練を持つ人であれば、異なった処理条件および異なった反応体源を、本発明の精神を逸脱することなく用い得ることが納得されるであろう。本発明に従ったSRL堆積のための他の等価のまたは代替方法は当業者には明かであろう。これらの等価方法および代替方法は、本発明の範囲に包含されることを意図するものである。
【００４７】
【発明の効果】
以上詳細に説明してきたように、本発明によれば、形成された酸化シリコン膜や類似の膜中の応力を制御、減少させることができる。
【図面の簡単な説明】
【図１】本発明による単純化されたHDP-CVD装置の1実施形態の縦断面図である。
【図２】本発明によるプロセスの1実施形態に従った基板上に堆積された酸化シリコン膜の単純化された断面図である。
【図３】図2に示す酸化シリコン堆積膜の形成に際に実行されるステップを示すフローチャートである。
【図４】本発明によるプロセスの第2の実施形態に従った基板上に堆積された酸化シリコンの単純化された断面図である。
【図５】図4に示す酸化シリコン堆積膜の形成の際に実行されるステップを示すフローチャートである。
【図６】本発明に従ったIC800の単純化された断面図である。
【図７】本発明によるプロセスを用いて生成された膜のための応力減少層の堆積時間の関数としての膜応力を示すグラフである。
【符号の説明】
５…HPD-CVDシステム、１０…真空チャンバ、１６…マニホールド、２０…シーリング、２２…側壁、２６…アンテナ、３２…ソースRF発生装置、３６…バイアスRF発生装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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