(57)【特許請求の範囲】
【請求項１】
容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えることを特徴とするフィルタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、等価インダクタ回路を用いたフィルタ回路に関するものである。特に、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、を有する等価インダクタ回路を用いたフィルタ回路に関するものである。
【０００２】
【従来の技術】
インダクタを備えるフィルタ回路を集積化する場合、インダクタを集積化することは困難であるため、通常、図１１（ａ）に示す片側接地インダクタの代わりに図１１（ｂ）に示す等価インダクタ回路Ｌ１が用いられ、図１２（ａ）に示すフローティングインダクタの代わりに図１２（ｂ）に示す等価インダクタ回路Ｌ２が用いられる。
【０００３】
図１１（ｂ）の等価インダクタ回路Ｌ１は、演算トランスコンダクタンス増幅器（以下、ＯＴＡという）１、ＯＴＡ２、及び容量Ｃ１を備えている。ＯＴＡ１の出力端子とＯＴＡ２の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ１の端部となる。また、ＯＴＡ１の反転入力端子とＯＴＡ２の出力端子とが共通接続され、その接続ノードに容量Ｃ１の一端が接続される。そして、容量Ｃ１の他端、ＯＴＡ１の非反転入力端子、及びＯＴＡ２の反転入力端子は接地される。等価インダクタ回路Ｌ１の等価インダクタＬ1は（１）式で表される。ただし、Ｃ1は容量Ｃ１のリアクタンス、ｇｍはＯＴＡ１及びＯＴＡ２のコンダクタンス値である。
Ｌ1＝Ｃ1／（ｇｍ）2…（１）
【０００４】
また、図１２（ｂ）の等価インダクタ回路Ｌ２は、ＯＴＡ３、ＯＴＡ４、ＯＴＡ５、及び容量Ｃ２を備えている。ＯＴＡ３の出力端子とＯＴＡ４の非反転入力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の一端となる。また、ＯＴＡ４の反転入力端子とＯＴＡ５の出力端子とが共通接続され、その接続ノードが等価インダクタ回路Ｌ２の他端となる。また、ＯＴＡ３の反転入力端子とＯＴＡ４の出力端子とＯＴＡ５の非反転入力端子とが共通接続され、その接続ノードが容量Ｃ２の一端に接続される。そして、容量Ｃ２の他端、ＯＴＡ３の非反転入力端子、ＯＴＡ５の反転入力端子は接地される。等価インダクタ回路Ｌ２の等価インダクタＬ2は（２）式で表される。ただし、Ｃ2は容量Ｃ２のリアクタンス、ｇｍはＯＴＡ３、ＯＴＡ４、及びＯＴＡ５のコンダクタンス値である。
Ｌ2＝Ｃ2／（ｇｍ）2…（２）
【０００５】
等価インダクタ回路は、理想的には抵抗成分が全くないインダクタと等価になるが、実際には抵抗成分を含んでいる。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]である等価インダクタ回路Ｌ１のインピーダンス特性を図１３のスミスチャートに示す。
【０００６】
等価インダクタ回路Ｌ１のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１はインダクタとして機能する。
【０００７】
一方、等価インダクタ回路Ｌ１のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなり、入力信号の周波数が９００ｋＨｚ以上になると負の値になる。すなわち、等価インダクタ回路Ｌ１のインピーダンスは、入力信号の周波数が９００ｋＨｚ以上になると負性抵抗成分を有することになる。
【０００８】
このような負性抵抗成分があると発振の原因となってしまう。等価インダクタ回路Ｌ２のインピーダンス特性も等価インダクタ回路Ｌ１のインピーダンス特性と同様である。
【０００９】
また、フィルタ回路を集積化する場合、図１４（ａ）に示す片側接地抵抗の代わりに図１４（ｂ）に示す等価抵抗回路を用いることもある。図１４（ｂ）の等価抵抗回路Ｒ１は、ＯＴＡ６を備えている。ＯＴＡ６の出力端子と反転入力端子とが共通接続され、その接続ノードが等価抵抗回路Ｒ１の端部となる。また、ＯＴＡ６の非反転入力端子は接地される。等価抵抗回路Ｒ１の等価抵抗Ｒ1は（３）式で表される。ただし、ｇｍはＯＴＡ６のコンダクタンス値である。
Ｒ1＝１／ｇｍ…（３）
【００１０】
上述した等価インダクタ回路及び等価抵抗回路を用いた従来のフィルタ回路の一例であるバンドパスフィルタ回路の構成を図１５に示す。
【００１１】
入力端子７は等価インダクタ回路Ｌ３の一端に接続される。等価インダクタ回路Ｌ３の他端はコンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、コンデンサＣ４の一端、等価インダクタ回路Ｌ４、及び等価インダクタ回路Ｌ５の一端に接続される。そして、コンデンサＣ４の他端は接地され、等価インダクタ回路Ｌ５の他端はコンデンサＣ５の一端に接続される。
【００１２】
コンデンサＣ５の他端は、コンデンサＣ６の一端、等価インダクタ回路Ｌ６、等価抵抗回路Ｒ２、及び出力端子８に接続される。そして、コンデンサＣ６の他端は接地される。
【００１３】
なお、等価インダクタ回路Ｌ３及びＬ５は図１２に示した等価インダクタ回路Ｌ２と同一の構成であり、等価インダクタ回路Ｌ４及びＬ６は図１１に示した等価インダクタ回路Ｌ１と同一の構成であり、等価抵抗回路Ｒ２は図１４に示した等価抵抗回路Ｒ１と同一の構成である。
【００１４】
【発明が解決しようとする課題】
図１５のバンドパスフィルタ回路の回路定数をｆC＝２ＭＨｚになるように設定した場合の利得特性は、図１６に示すように下限カットオフ周波数ｆC1近傍及び上限カットオフ周波数ｆC2近傍においてピークが現れるという問題があった。これは、上述した等価インダクタ回路のインピーダンス特性に起因するものである。すなわち、等価インダクタ回路Ｌ３〜Ｌ６のインピーダンスが９００ｋＨｚ以上の周波数帯域において負性抵抗成分を有するためである。
【００１５】
さらに図１５のバンドパスフィルタ回路は、各回路の定数が任意に決定されており、各回路により製造バラツキによる影響が異なっているので、その回路定数によって定まるカットオフ周波数のバラツキを小さくすることができないといった問題もある。そこでカットオフ周波数を設計値通りにするために、位相制御ループを設けた無調整バンドパスフィルタ回路を構成する場合がある。しかしながら、このような構成にしても、位相制御ループに設けられるフィルタ回路（例えばローパスフィルタ回路）やバンドパスフィルタ回路が備える等価インダクタ回路が負性抵抗成分を有しているため、各フィルタ回路の利得特性が良好でなく、設計値に対するカットオフ周波数の誤差は依然として大きかった。
【００１６】
本発明は、上記の問題点に鑑み、利得特性の良好なフィルタ回路を提供することを第１の目的とする。また、設計値に対するカットオフ周波数の誤差が少ない無調整フィルタ回路を提供することを第２の目的とする。
【００１７】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明に係るフィルタ回路においては、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えるようにする。
【００１８】
上記第２の目的を達成するために、本発明に係る無調整フィルタ回路においては、
第１の容量と、複数の演算トランスコンダクタンス増幅器で構成され前記第１の容量を負荷とするジャイレータと、前記第１の容量に直列接続される抵抗と、を有する等価インダクタ回路を備え、所定の周波数の信号を入力する第１のフィルタ回路と、
前記所定の周波数の信号と前記第１のフィルタ回路の出力信号との位相差に応じた信号を出力する位相比較手段と、
第２の容量と、複数の演算トランスコンダクタンス増幅器で構成され前記第２の容量を負荷とするジャイレータと、前記第２の容量に直列接続される抵抗と、を有する等価インダクタ回路を備える第２のフィルタ回路と、
前記第１のフィルタ回路及び前記第２のフィルタ回路が備える演算トランスコンダクタンス増幅器内に設けられる電流源の電流値を前記位相比較手段の出力信号に応じて可変する制御手段と、
を備えるようにする。
【００１９】
また、設計値に対するカットオフ周波数の誤差を低減する観点から、上記フィルタ回路又は上記無調整フィルタ回路において、前記複数の演算トランスコンダクタンス増幅器のコンダクタンス値を全て同一にしてもよく、全ての容量を複数の単位容量の直列回路及び／又は並列回路によって構成してもよい。
【００２０】
また、上記フィルタ回路又は上記無調整フィルタ回路のダイナミックレンジを大きくする観点から、上記フィルタ回路又は上記無調整フィルタ回路内の演算トランスコンダクタンス増幅器が、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタで構成される第１の差動対と、第３のＭＯＳトランジスタ及び第４のＭＯＳトランジスタで構成されるＭＯＳトランジスタで構成される第２の差動対と、前記第１の差動対を駆動する第１の電流源と、前記第２の差動対を駆動する第２の電流源と、を備え、
前記第１の電流源と前記第２の電流源の電流値を等しくし、
第１のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタのゲートを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、第１のＭＯＳトランジスタのドレインと第３のＭＯＳトランジスタのドレインを共通接続し、第２のＭＯＳトランジスタのゲートと第４のＭＯＳトランジスタのゲートを共通接続し、
前記第１のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第２のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１：１０とし、前記第３のＭＯＳトランジスタのゲート幅をゲート長で除算した値と前記第４のＭＯＳトランジスタのゲート幅をゲート長で除算した値との比を１０：１としてもよい。
【００２１】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。まず、本発明に係るフィルタ回路に用いられる等価インダクタ回路について図７及び図８を参照して説明する。
【００２２】
片側接地インダクタ（図１１（ａ）参照）の等価インダクタ回路Ｌ１’の構成を図７に示す。なお、図１１と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ１’が従来の等価インダクタ回路Ｌ１と異なる点は、容量Ｃ１に直列接続される抵抗Ｒ３を備えた点である。すなわち、容量Ｃ１のＯＴＡと接続されていない側が抵抗Ｒ３を介して接地される。
【００２３】
また、フローティングインダクタ（図１２（ａ）参照）の等価インダクタ回路Ｌ２’の構成を図８に示す。なお、図１２と同一の部分には同一の符号を付し説明を省略する。等価インダクタ回路Ｌ２’が従来の等価インダクタ回路Ｌ２と異なる点は、容量Ｃ２に直列接続される抵抗Ｒ４を備えた点である。すなわち、容量Ｃ２のＯＴＡと接続されていない側が抵抗Ｒ４を介して接地される。
【００２４】
次に、これら本発明に係るフィルタ回路に用いられる等価インダクタ回路のインピーダンス特性について説明する。一例として、Ｃ1＝３．７[pF]、ｇｍ＝１６５[μS]、抵抗Ｒ３の抵抗値Ｒ3＝２．６[kΩ]である等価インダクタ回路Ｌ１’のインピーダンス特性を図９のスミスチャートに示す。
【００２５】
等価インダクタ回路Ｌ１’のインピーダンスの虚部は、入力信号の周波数が高くなるのに応じて大きくなる。入力信号の周波数にかかわらず等価インダクタ回路Ｌ１’のインピーダンスの虚部が正の値であるので、等価インダクタ回路Ｌ１’はインダクタとして機能する。
【００２６】
一方、等価インダクタ回路Ｌ１’のインピーダンスの実部は、入力信号の周波数が高くなるのに応じて小さくなる。しかしながら、従来の等価インダクタ回路と異なり、等価インダクタ回路Ｌ１’のインピーダンスの実部が負の値になることはない。すなわち、等価インダクタ回路Ｌ１’のインピーダンスが負性抵抗成分を有することはない。等価インダクタ回路Ｌ２’のインピーダンス特性も等価インダクタ回路Ｌ１’のインピーダンス特性と同様である。
【００２７】
したがって、等価インダクタ回路において容量に直列接続される抵抗を備えることによって、入力信号の周波数が高くなっても発振が起こらないようにすることができる。
【００２８】
なお、本実施形態では等価インダクタ回路において容量のＯＴＡと接続されていない側に抵抗を直列接続したが、容量のＯＴＡと接続される側に抵抗を直列接続しても同様の効果を得ることができる。この場合、容量は直接ＯＴＡに接続されるのではなく、抵抗を介してＯＴＡに接続されることになる。また、入力信号の周波数が高くなっても発振が起こらないようにするためには、容量と直列接続される抵抗の抵抗値を概ね数百Ω〜数ｋΩの範囲で設定すればよい。そして、ＯＴＡのコンダクタンス値が小さいほど、容量と直列接続される抵抗の抵抗値は小さくてすむ。
【００２９】
次に本発明に係るフィルタ回路の一実施形態であるバンドパスフィルタ回路について、図１を参照して説明する。なお、図１５と同一の部分には同一の符号を付し説明を省略する。
【００３０】
入力端子７は等価インダクタ回路Ｌ３’の一端に接続される。等価インダクタ回路Ｌ３’の他端はコンデンサＣ３の一端に接続される。コンデンサＣ３の他端は、コンデンサＣ４の一端、等価インダクタ回路Ｌ４’、及び等価インダクタ回路Ｌ５’の一端に接続される。そして、コンデンサＣ４の他端は接地され、等価インダクタ回路Ｌ５’の他端はコンデンサＣ５の一端に接続される。
【００３１】
コンデンサＣ５の他端は、コンデンサＣ６の一端、等価インダクタ回路Ｌ６’、等価抵抗回路Ｒ２、及び出力端子８に接続される。そして、コンデンサＣ６の他端は接地される。
【００３２】
なお、等価インダクタ回路Ｌ３’及びＬ５’は図８に示した等価インダクタ回路Ｌ２’と同一の構成であり、等価インダクタ回路Ｌ４’及びＬ６’は図７に示した等価インダクタ回路Ｌ１’と同一の構成である。
【００３３】
図１のｆC＝２ＭＨｚになるように各定数を設定した場合、このバンドパスフィルタ回路の利得特性は図２のようになる。図２から明らかなように従来のバンドパスフィルタ回路の利得特性曲線では存在した下限カットオフ周波数ｆC1近傍及び上限カットオフ周波数ｆC2近傍におけるピークがなく、通過周波数帯域全域でほぼ０ｄＢであり、良好な利得特性になる。これは、図１のバンドパスフィルタ回路が備える等価インダクタ回路のインピーダンス特性に起因するものである。すなわち、図９で説明したように等価インダクタ回路Ｌ３’〜Ｌ６’のインピーダンスが９００ｋＨｚ以上の周波数帯域において負性抵抗成分を有していないためである。
【００３４】
次に、図１のバンドパスフィルタ回路を用いた本発明に係る無調整バンドパスフィルタ回路について説明する。本発明に係る無調整バンドパスフィルタ回路の回路ブロック図を図３に示す。
【００３５】
端子９に入力された入力信号は、バンドパスフィルタ回路１１によって不要な周波数成分が除去されて出力信号となり、出力端子１２から送出される。
【００３６】
バンドパスフィルタ回路１１は図１のバンドパスフィルタ回路を用いており、通過帯域の中心周波数は２ＭＨｚである。
【００３７】
バンドパスフィルタ回路１１の中心周波数は、製造バラツキによって設計値通りにならない。このため、無調整フィルタ回路は、バンドパスフィルタ回路１１の中心周波数を自動的に設定値通りにするための位相制御ループ部１３を備えている。以下、位相制御ループ部１３について説明する。
【００３８】
基準クロック源１４は所定の周波数（例えば１３ＭＨｚ）のクロック信号Ｓ１を分周回路１５に送出する。分周回路１５はクロック信号Ｓ１を１／Ｎ分周（Ｎは自然数、例えば１２）し、その分周信号Ｓ２（例えば周波数１．０８３３ＭＨｚ）を位相比較回路１６及びローパスフィルタ回路１７に送出する。
【００３９】
ローパスフィルタ回路１７は、カットオフ周波数ｆCが分周信号Ｓ２の周波数と一致するように回路定数の設定がなされている。ローパスフィルタ回路１７は分周信号Ｓ２に対して９０度位相の遅れた信号Ｓ３を位相比較回路１６に送出する。
【００４０】
位相比較回路１６は、分周信号Ｓ２と信号Ｓ３との位相を比較する。分周信号Ｓ２に対する信号Ｓ３の位相遅れが９０度であれば、信号を出力しない。分周信号Ｓ２に対する信号Ｓ３の位相遅れが９０度より大きければ、正のパルス電圧信号を出力する。分周信号Ｓ２に対する信号Ｓ３の位相遅れが９０度より小さければ、負のパルス電圧信号を出力する。
【００４１】
チャージポンプ回路１８は位相比較回路１６から送出されたパルス電圧信号を電流信号に変換して、その電流信号をループフィルタ１９に送出する。ループフィルタ１９はチャージポンプ回路１８から出力される電流信号をＤＣ値の電圧信号に変換して制御電圧生成回路２０に出力する。
【００４２】
制御電圧生成回路２０は、ループフィルタ１９から送出されるＤＣ値の電圧信号に応じた制御電圧ＶBIASを生成し、ローパスフィルタ回路１７及びバンドパスフィルタ回路１１内のＯＴＡが備える電流源の電流値をその制御電圧ＶBIASによって制御する。
【００４３】
ローパスフィルタ回路１７及びバンドパスフィルタ回路１１内のＯＴＡが備える電流源の電流値を制御することで、ローパスフィルタ回路１７及びバンドパスフィルタ回路１１内のＯＴＡのコンダクタンス値を制御し、ローパスフィルタ回路１７及びバンドパスフィルタ回路１１のカットオフ周波数を制御する。これによって、ローパスフィルタ回路１７のカットオフ周波数を分周信号Ｓ２の周波数と一致させることができる。このとき、ローパスフィルタ回路１７とバンドパスフィルタ回路１１とが同じ製造バラツキであればバンドパスフィルタ回路１１の中心周波数が設定値（２ＭＨｚ）通りになる。
【００４４】
制御電圧生成回路２０の一実施形態を図４に示す。定電圧ＶCCが供給される端子が可変電流源３３を介してＮＰＮ型トランジスタＱ９のコレクタに接続される。トランジスタＱ９のエミッタは接地される。また、トランジスタＱ９のコレクタ−ベース間は共通接続される。ループフィルタ１９から送出されるＤＣ値の電圧信号によって可変電流源３３の出力電流値が変化し、それに応じてトランジスタＱ９のベース電圧である制御電圧ＶBIASが変化する。トランジスタＱ９のベースはＯＴＡの電流源であるＮＰＮ型トランジスタＱ７及びＱ８（図１０参照）のベースに接続され、カレントミラー回路を形成する。したがって、制御電圧ＶBIASによってトランジスタＱ７及びＱ８にも可変電流源３３の出力電流と同じ値の電流を流すことができる。
【００４５】
バンドパスフィルタ回路１１には上述したように図１のバンドパスフィルタ回路を用いている。そして、ローパスフィルタ回路１７には図５に示すローパスフィルタ回路を用いている。
【００４６】
ここで、図５のローパスフィルタ回路の構成について説明する。入力端子２１は等価インダクタ回路Ｌ７’の一端に接続される。等価インダクタ回路Ｌ７’の他端はコンデンサＣ７の一端、等価抵抗回路Ｒ５、及び出力端子２２に接続される。そして、コンデンサＣ７の他端は接地される。なお、等価インダクタ回路Ｌ７’は図８に示した等価インダクタ回路Ｌ２’と同一の構成である。
【００４７】
したがって、Ｑのダンピング用抵抗（Ｒ４）が入ることになるのでバンドパスフィルタ回路１１、ローパスフィルタ回路１７ともに、利得特性が良好である。これにより、設計値（２ＭＨｚ）に対するバンドパスフィルタ回路１１の中心周波数の誤差を小さくすることができる。
【００４８】
ところで、入力側にフローティング抵抗の等価抵抗回路を有するフィルタ回路では、その等価抵抗回路における利得の減衰を小さくするために、その等価抵抗回路内のＯＴＡのコンダクタンス値を大きくしている。一方、等価インダクタ回路ではＯＴＡのコンダクタンス値を大きくすると、インダクタ値を大きくすることが困難であるので、コンダクタンス値の小さいＯＴＡを用いている。すなわち、フィルタ回路内のＯＴＡのコンダクタンス値が統一されていなかった。このため、コンダクタンス値の製造バラツキがまちまちになり、製造バラツキによるカットオフ周波数の誤差が大きくなっていた。
【００４９】
そこで、バンドパスフィルタ回路１１を入力側に設けるフローティング抵抗の等価抵抗回路の抵抗値がゼロとみなせる構成のフィルタ回路とし、バンドパスフィルタ回路１１及びローパスフィルタ回路１７内のＯＴＡ全てについてコンダクタンス値を同一にすることが好ましい。バンドパスフィルタ回路１１及びローパスフィルタ回路１７内のＯＴＡ全てについてコンダクタンス値を同一にすることによって、設定値（２ＭＨｚ）に対するバンドパスフィルタ回路１１の中心周波数の誤差を一層小さくすることができる。
【００５０】
なお、図３の無調整フィルタ回路のみならず、図１のバンドパスフィルタ回路でも全てのＯＴＡのコンダクタンス値を同一にすることによって、設定値（２ＭＨｚ）に対する中心周波数の誤差を小さくすることができる。
【００５１】
また、バンドパスフィルタ回路１１及びローパスフィルタ回路１７内の各々の容量はそれぞれ用いるキャパシタンス値が異なるため、そのキャパシタンス値の製造バラツキの要因となってしまい、設定値（２ＭＨｚ）に対するバンドパスフィルタ回路１１の中心周波数の誤差が大きくなる一因になっていた。
【００５２】
そこで、バンドパスフィルタ回路１１及びローパスフィルタ回路１７内の各々の容量を複数の単位容量の直列回路及び／又は並列回路の組み合わせによって構成することが好ましい。なお、単位容量とは、静電容量が所定値（例えば１[pF]）の容量のことである。
【００５３】
容量の静電容量設計値と複数の単位容量の合成静電容量値との誤差が少なく、レイアウト面積が小さく、単位容量の静電容量値の製造バラツキが小さくなるように、単位容量の静電容量値及び回路の組み合わせを最適化するとよい。これにより、設定値（２ＭＨｚ）に対するバンドパスフィルタ回路１１の中心周波数の誤差を一層小さくすることができる。
【００５４】
なお、図３の無調整フィルタ回路のみならず、図１のバンドパスフィルタ回路でも各々の容量を複数の単位容量の直列回路及び／又は並列回路の組み合わせによって構成することによって、設定値（２ＭＨｚ）に対する中心周波数の誤差を小さくすることができる。
【００５５】
次に、ＯＴＡの一実施形態について図１０を参照して説明する。定電圧ＶCCが印加される端子にＰＭＯＳトランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor Field-Effect Transistor）Ｑ１のソースと、ＰＭＯＳトランジスタＱ２のソースとが接続される。ＰＭＯＳトランジスタＱ１のゲートとＰＭＯＳトランジスタＱ２のゲートとは共通接続される。また、ＰＭＯＳトランジスタＱ１のゲート−ドレイン間は共通接続される。
【００５６】
ＰＭＯＳトランジスタＱ１のドレインが、ＮＭＯＳトランジスタＱ３のドレイン及びＮＭＯＳトランジスタＱ５のドレインに接続される。また、ＰＭＯＳトランジスタＱ２のドレインが、出力電流ＩOUTが送出される端子、ＮＭＯＳトランジスタＱ４のドレイン及びＮＭＯＳトランジスタＱ６のドレインに接続される。
【００５７】
入力電圧ＶIN+が入力される端子が、ＮＭＯＳトランジスタＱ３のゲート及びＮＭＯＳトランジスタＱ５のゲートに接続される。また、入力電圧ＶIN-が入力される端子が、ＮＭＯＳトランジスタＱ４のゲート及びＮＭＯＳトランジスタＱ６のゲートに接続される。
【００５８】
ＮＭＯＳトランジスタＱ３のソースとＮＭＯＳトランジスタＱ４のソースとが共通接続され、ＮＰＮ型トランジスタＱ７のコレクタに接続される。また、ＮＭＯＳトランジスタＱ５のソースとＮＭＯＳトランジスタＱ６のソースとが共通接続され、ＮＰＮ型トランジスタＱ８のコレクタに接続される。
【００５９】
トランジスタＱ７のエミッタが抵抗Ｒ７を介して接地され、トランジスタＱ８のエミッタが抵抗Ｒ８を介して接地される。
【００６０】
そして、ＮＭＯＳトランジスタＱ３のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ４のゲート幅をゲート長で除算した値との比が１：Ｋであり、ＮＭＯＳトランジスタＱ５のゲート幅をゲート長で除算した値とＮＭＯＳトランジスタＱ６のゲート幅をゲート長で除算した値との比がＫ：１である。
【００６１】
このような構成のＯＴＡの入出力特性について説明する。出力電流ＩOUTは（４）式で表される。ただし、ＩD3、ＩD4、ＩD5、ＩD6はそれぞれＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６のドレイン電流である。
ＩOUT＝（ＩD3＋ＩD5）−（ＩD4＋ＩD6）
ＩOUT＝（ＩD3−ＩD4）＋（ＩD5−ＩD6）…（４）
【００６２】
（４）式より、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係が線形であれば、Ｋ＝１にすると入力電圧（ＶIN+−ＶIN-）にかかわらずＯＴＡのコンダクタンス値ｇｍが一定になる。
【００６３】
しかしながら、ＮＭＯＳトランジスタＱ３〜Ｑ６が飽和領域で動作しているときＮＭＯＳトランジスタＱ３〜Ｑ６のゲート−ソース間電圧に対するドレイン電流の関係は線形ではなく、２次則に従う。
【００６４】
このため、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係が線形になるようにＫの値を設定する必要がある。そして、Ｋ＝１０にすると、入力電圧（ＶIN+−ＶIN-）の広い範囲（例えばピーク・ツー・ピーク値で１μＶ〜１Ｖ）で、入力電圧（ＶIN+−ＶIN-）に対する出力電流ＩOUTの関係を線形にすることができる。すなわち、Ｋ＝１０にすることによって、ＯＴＡのダイナミックレンジを大きくすることができる。
【００６５】
上述した無調整バンドパスフィルタ回路は、例えば受信装置などに用いられる。この受信装置の構成について図６を参照して説明する。
【００６６】
アンテナ２３によって受信された高周波信号がバンドパスフィルタ回路２４に入力され、バンドパスフィルタ回路２４によって不要な周波数成分が除去される。そして、不要な周波成分が除去された高周波信号がローノイズアンプ２５に入力され、ローノイズアンプ２５で増幅されたのち、ミキサ２６で発振器２７から送出される局部発振信号とミキシングされ、ＩＦ信号にダウンコンバートされる。このＩＦ信号は、バンドパスフィルタ回路２８によって不要な周波数成分が除去され、増幅器２９で増幅されたのち復調回路３０に送られ、復調回路３０で受信信号に復調される。Ａ／Ｄ変換回路３１はアナログ信号である受信信号をディジタル信号に変換して出力端子３２に送出する。
【００６７】
バンドパスフィルタ回路２８を上述した本発明に係る無調整バンドパスフィルタ回路にすることで、出力端子３２に送出されるディジタル信号のデータ誤り率を低減することができる。
【００６８】
【発明の効果】
本発明によると、フィルタ回路が、容量と、複数の演算トランスコンダクタンス増幅器で構成され前記容量を負荷とするジャイレータと、前記複数の演算トランスコンダクタンス増幅器間の接続点と前記容量の一端との間に設けられて前記容量に直列接続される又は前記容量の他端に接続されて前記容量に直列接続される抵抗と、を有する等価インダクタ回路を備えるので、等価インダクタ回路のインピーダンスが負性抵抗成分を有することがなくなる。これにより、フィルタ回路の利得特性曲線においてカットオフ周波数近傍でのピークがなくなり、フィルタ回路の利得特性が良好になる。
【００６９】
また、本発明によると、無調整フィルタ回路が備える第１のフィルタ回路及び第２のフィルタ回路が、容量に直列接続される抵抗を有する等価インダクタ回路を用いるフィルタ回路であるので、無調整フィルタ回路が備える第１のフィルタ回路及び第２のフィルタ回路はともに利得特性が良好になる。これにより、設計値に対する第２のフィルタ回路のカットオフ周波数の誤差を小さくすることができる。
【００７０】
また、本発明によると、前記複数の演算トランスコンダクタンス増幅器のコンダクタンス値を全て同一にしているので、演算トランスコンダクタンス増幅器間においてコンダクタンス値の製造バラツキの差が小さくなる。これにより、製造バラツキによるカットオフ周波数の誤差を小さくすることができる。
【００７１】
また、本発明によると、全ての容量を複数の単位容量の直列回路及び／又は並列回路によって構成しているので、容量間において静電容量値の製造バラツキの差が小さくなる。これにより、製造バラツキによるカットオフ周波数の誤差を小さくすることができる。
【００７２】
また、本発明によると、演算トランスコンダクタンス増幅器が備える２個の差動対それぞれが、ゲート幅をゲート長で除算した値の比が１：１０である２個のＭＯＳトランジスタによって構成されるので、演算トランスコンダクタンス増幅器のダイナミックレンジを大きくすることができる。したがって、この演算トランスコンダクタンス増幅器を有する等価インダクタ回路を用いるフィルタ回路のダイナミックレンジを大きくすることができる。
【図面の簡単な説明】
【図１】      本発明に係るバンドパスフィルタ回路の構成図である。
【図２】      図１のバンドパスフィルタ回路の利得特性を示す図である。
【図３】      本発明に係る無調整バンドパスフィルタ回路の回路ブロック図である。
【図４】      図３の無調整バンドパスフィルタ回路が備える制御電圧生成回路の構成図である。
【図５】      図３の無調整バンドパスフィルタ回路が備えるローパスフィルタ回路の構成図である。
【図６】      受信装置の回路ブロック図である。
【図７】      図１のバンドパスフィルタ回路が用いる等価インダクタ回路の構成図である。
【図８】      図１のバンドパスフィルタ回路が用いる他の等価インダクタ回路の構成図である。
【図９】      図７の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図１０】      図８および図９の等価インダクタ回路が備えるＯＴＡの構成図である。
【図１１】      従来の等価インダクタ回路の構成図である。
【図１２】      従来の他の等価インダクタ回路の構成図である。
【図１３】      図１１の等価インダクタ回路のインピーダンス特性を示すスミスチャート図である。
【図１４】      等価抵抗回路の構成図である。
【図１５】      従来のバンドパスフィルタ回路の構成図である。
【図１６】      図１５のバンドパスフィルタ回路の利得特性を示す図である。
【符号の説明】
１〜５    ＯＴＡ
１１    バンドパスフィルタ回路
１７    ローパスフィルタ回路
２０    制御電圧生成回路
Ｃ１、Ｃ２    容量
Ｌ１’〜Ｌ７’    等価インダクタ回路
Ｑ３〜Ｑ６    ＮＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ３、Ｒ４    抵抗
【図１】
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【図２】
0003885874.tif 000003
【図３】
0003885874.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003885874.tif 000008
【図８】
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【図９】
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【図１０】
0003885874.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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