(57)【特許請求の範囲】
【請求項１】
ＣＰＵクロック発生手段から所定周波数のＣＰＵ用クロックの発生の開始と停止とを制御し、上記ＣＰＵ用クロックの発生の停止した状態で外部割り込みを検知すると上記ＣＰＵ用クロックの発生を開始するクロック制御装置であって、
上記ＣＰＵ用クロックより低周波数の基準クロックを発生するクロック発生手段と、
上記基準クロックに基づいて上記ＣＰＵ用クロックの周波数が安定動作していると判断すると上記ＣＰＵ用クロックをＣＰＵに直ちに供給するＣＰＵクロック制御手段と、を備えることを特徴とするクロック制御装置。
【請求項２】
上記ＣＰＵクロック制御手段は、
上記ＣＰＵ用クロックを分周し、分周された信号のレベルを、上記基準クロックの立ち上がりタイミング及び立ち下がりタイミングでチェックし、それぞれハイレベル及びローレベルであれば上記ＣＰＵ用クロックの周波数が安定していると判断して、上記ＣＰＵ用クロックをＣＰＵに直ちに供給することを特徴とする請求項１に記載のクロック制御装置。
【請求項３】
上記ＣＰＵクロック制御手段は、
上記基準クロックの周期Ｔｄとし、分周された信号の周期をＴとすると、Ｔ＜Ｔｄ＜２Ｔの関係を満たすように上記ＣＰＵ用クロックを分周することを特徴とする請求項１または２に記載のクロック制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵを用いたシステムに用いられるクロック制御装置であり、特に電池や充電式バッテリーを使用する携帯端末機の低消費電力化に寄与するクロック制御装置に関するものである。
【０００２】
【従来の技術】
従来の電池や充電式バッテリーを使用する携帯端末機の低消費電力化には、例えば、特開平４ー１６０４１５号公報にもあるように、キー入力などの外部割り込み信号が入力されると、ＣＰＵへのクロックの供給を開始し処理が終了すると停止するようにして、ＣＰＵが動作する場合のみＣＰＵへのクロック供給のためのクロック発生回路を動作させるようにしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、外部割り込み信号の発生後にＣＰＵへのクロックが安定して供給されてＣＰＵが動作開始するまでの時間は、回路に使用される部品の応答特性や動作マージンを見込んでいるため実際の回路の実力値より長く設定されており、通常、数百ｍｓ以上かかってしまい、実質的にＣＰＵに供給するクロックの発生を完全に停止した状態を頻繁に発生することができないという問題があった。
【０００４】
本発明の目的は、ＣＰＵへ供給するクロックを頻繁に停止させて、より低消費電力化を実現できるクロック制御装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載のクロック制御装置は、ＣＰＵクロック発生手段から所定周波数のＣＰＵ用クロックの発生の開始と停止とを制御し、上記ＣＰＵ用クロックの発生の停止した状態で外部割り込みを検知すると上記ＣＰＵ用クロックの発生を開始するクロック制御装置であって、上記ＣＰＵ用クロックより低周波数の基準クロックを発生するクロック発生手段と、上記基準クロックに基づいて上記ＣＰＵ用クロックの周波数が安定動作していると判断すると上記ＣＰＵ用クロックをＣＰＵに直ちに供給するＣＰＵクロック制御手段と、を備えることを特徴とする。
【０００６】
請求項２に記載のクロック制御装置は、請求項１に記載のクロック制御装置において、上記ＣＰＵクロック制御手段は、上記ＣＰＵ用クロックを分周し、分周された信号のレベルを、上記基準クロックの立ち上がりタイミング及び立ち下がりタイミングでチェックし、それぞれハイレベル及びローレベルであれば上記ＣＰＵ用クロックの周波数が安定していると判断して、上記ＣＰＵ用クロックをＣＰＵに直ちに供給することを特徴とする。
【０００７】
請求項３に記載のクロック制御装置は、請求項１または２に記載のクロック制御装置において、上記ＣＰＵクロック制御手段は、上記基準クロックの周期Ｔｄとし、分周された信号の周期をＴとすると、Ｔ＜Ｔｄ＜２Ｔの関係を満たすように上記ＣＰＵ用クロックを分周することを特徴とする。
【０００８】
【発明の実施の形態】
図１に、本発明のクロック制御装置の構成を示す。この装置は、ＣＰＵクロック発生回路１、ＣＰＵクロック制御回路２、時計用クロック発生回路３、ＣＰＵ４から構成される。
【０００９】
ＣＰＵクロック発生回路１は、キー入力等の外部割り込み信号ａが入力されない状態でクロック停止信号ｂがＣＰＵ４から入力されると、クロック信号ｃの発生を停止する。この停止状態にある時、外部割り込み信号ａが入力されると、外部割り込みであることを検知して、クロック信号ｃの出力を開始する。
【００１０】
ＣＰＵクロック制御回路２は、時計用クロック発生回路３から出力される時計用クロック信号ｄを基準にしてＣＰＵクロック発生回路１からのクロック信号ｃをチェックして安定動作していると判断すると直ちにクロック信号ｃをクロック信号ｅとしてＣＰＵ４に供給する。ＣＰＵクロック制御回路２には、クロック停止信号ｂと同期して制御信号ｆが入力され、クロック信号ｃのチェックが行える状態にする。
【００１１】
時計用クロック発生回路３からの時計用クロック信号ｄは、ＣＰＵクロック発生回路１からのクロック信号ｃよりも十分に低周波数に設定されている。なお、通常、時計用クロック信号ｄはＣＰＵ４にも供給されているが、本願発明に直接関係がない。
【００１２】
図２に、図１のＣＰＵクロック発生回路１の詳細構成を示す。このＣＰＵクロック発生回路１は、セレクタ回路１０１と発振器、コンデンサ、抵抗、及びＮＯＲゲートからなる発振回路１０２とからなる。この回路動作は、外部割り込みが発生すると、つまり外部割り込み信号ａがハイレベルになると、セレクタ回路１０１の出力はローレベルになり、発振回路１０２が発振状態になる。一方、外部割り込み信号ａがローレベルで、セレクタ回路１０１の出力がローレベルの時に、ＣＰＵ用クロックの発生を停止する信号が入力されると、つまりクロック停止信号ｂがハイレベルになると、セレクタ回路１０１の出力はハイレベルになり、発振回路１０２の発振が停止状態になる。
【００１３】
図３に、図１のＣＰＵクロック制御回路２の詳細構成を示す。このＣＰＵクロック制御回路２は、カウンタ２０１、Ｄーフリップフロップ２０２、ＡＮＤゲート２０３、Ｄーフリップフロップ２０４、Ｄーフリップフロップ２０５、インバータ２０６、及び２入力ＡＮＤ・ＯＲゲート２０７からなる。
【００１４】
ＣＰＵクロック発生回路１からのクロック信号ｃをカウンタ２０１で５１２分周され、分周された信号は、Ｄーフリップフロップ２０２とＤーフリップフロップ２０４の入力Ｄに入力される。時計用クロック発生回路３からの時計用クロック信号ｄは、Ｄーフリップフロップ２０２のＣＫ、及びインバータ２０６にて反転させてＤーフリップフロップ２０５，２０６のＣＫに入力される。ここで、時計用クロック信号ｄの周期Ｔｄとし、カウンタ２０１で分周された信号の周期をＴとすると、Ｔ＜Ｔｄ＜２Ｔの関係を満たすようにすればよい。
【００１５】
Ｄーフリップフロップ２０２は、時計用クロック信号ｄの立ち上がりでカウンタ２０１で分周された信号を取り込んで出力Ｑから出力し、その出力信号はＤーフリップフロップ２０５の入力Ｄに入力される。
【００１６】
Ｄーフリップフロップ２０４は、時計用クロック信号ｄの立ち下がりでカウンタ２０１で分周された信号を取り込んで出力Ｑバーから出力し、その出力信号は２入力ＡＮＤ・ＯＲゲート２０７へ入力される。
【００１７】
Ｄーフリップフロップ２０５は、Ｄーフリップフロップ２０２とＤーフリップフロップ２０４の出力位相の整合を行うものであり、Ｄーフリップフロップ２０２の出力Ｑを取り込み２入力ＡＮＤ・ＯＲゲート２０７へ出力する。
【００１８】
ＣＰＵ４からの制御信号ｆがローレベルの時にのみＣＰＵクロック制御回路２は動作する。つまり、２入力ＡＮＤ・ＯＲゲート２０７へ入力される制御信号ｆがローレベルの時、Ｄーフリップフロップ２０４の出力ＱバーとＤーフリップフロップ２０５の出力Ｑとがイネーブルになる。一方、入力される制御信号ｆがハイレベルの時、ＣＰＵクロック発生回路１からのクロック信号ｃをクロック信号ｅとして出力する。
【００１９】
次に、図１〜図４を用いて本発明のクロック制御装置の動作について説明する。まず、図４の時間ｔ１において、クロック停止信号ｂをハイレベルにすると共に、制御信号ｆをローレベルにして、ＣＰＵクロック発生回路１からのクロック信号ｃの発生を停止して、クロック信号ｅの供給を停止する。
【００２０】
図４の時間ｔ２において、外部割り込みが発生すると、つまり外部割り込み信号ａがハイレベルになると、ＣＰＵクロック発生回路１からのクロック信号ｃの発生を開始する。
【００２１】
図４の時間ｔ３において、Ｄーフリップフロップ２０２は、時計用クロック信号ｄの立ち上がりタイミングでカウンタ２０１の出力信号のレベルをチェックし、ハイレベルであれば安定動作しているとする。この場合はハイレベルであるのでカウンタ２０１の出力信号のハイレベル側は安定動作している。
【００２２】
図４の時間ｔ４において、Ｄーフリップフロップ２０４は、時計用クロック信号ｄの立ち下がりタイミングでカウンタ２０１の出力信号のレベルをチェックし、ローレベルであれば安定動作しているとする。この場合はハイレベルであるので、カウンタ２０１の出力信号のローレベル側は安定動作していない。
【００２３】
図４の時間ｔ５において、Ｄーフリップフロップ２０２は、時計用クロック信号ｄの立ち上がりタイミングでカウンタ２０１の出力信号のレベルをチェックし、この場合はハイレベルであるので、ハイレベルは安定動作している。
【００２４】
図４の時間ｔ６において、Ｄーフリップフロップ２０４は、時計用クロック信号ｄの立ち下がりタイミングでカウンタ２０１の出力信号のレベルをチェックし、この場合はローレベルであるので、カウンタ２０１の出力信号のローレベル側は安定動作している。その結果、２入力ＡＮＤ・ＯＲゲート２０７の出力はハイレベルになり、カウンタ２０１の出力信号のハイレベルとローレベルの双方が安定して出力されていると判断され、クロック信号ｅが出力される。
【００２５】
図４の時間ｔ７において、ＣＰＵのプログラムにより、クロック停止信号ｂをローレベルにすると共に、制御信号ｆをハイレベルにする。
【００２６】
上記実施の形態では、時計用クロック信号ｄの出力波形を３２ＫＨｚとし、カウンタ２０１の出力波形の周波数を３２ＭＨｚとし、時計用クロック信号ｄを基準にすると、クロック信号ｃの出力波形の周波数が約１６．４ＭＨｚ〜３２．７ＭＨｚの範囲で安定動作のチェックをすることが可能になる。
【００２７】
以上説明したように、ＣＰＵへのクロック信号が安定動作していると判断すると直ちにＣＰＵへ供給するようにしたので、ＣＰＵへのクロック信号の供給が停止した状態からＣＰＵの動作開始を早いレスポンスで実現できるようになり、その結果、ＣＰＵへ供給するクロックを停止している状態を頻繁に発生することができるようになる。
【００２８】
【発明の効果】
本発明によれば、ＣＰＵへ供給するクロックを停止している状態を頻繁に発生することができ、低消費電力化を実現でき、特に、携帯端末機の低消費電力化に寄与できる。
【図面の簡単な説明】
【図１】  本発明のクロック制御装置の構成を示す図である。
【図２】  図１のＣＰＵクロック発生回路の例を示す図である。
【図３】  図１のＣＰＵクロック制御回路の例を示す図である。
【図４】  本発明の動作を説明するためのタイムチャートである。
【符号の説明】
１ ＣＰＵクロック発生回路
２ ＣＰＵクロック制御回路
３ 時計用クロック発生回路
４ ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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