(57)【特許請求の範囲】
【請求項１】
光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極と異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定されることを特徴とする半導体装置。
【請求項２】
光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第１の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第２の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定されることを特徴とする半導体装置。
【請求項３】
光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極と異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項４】
光電変換素子、電源供給線、ブートストラップ回路及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第１の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第２の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項５】
光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも１つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられることを特徴とする半導体装置。
【請求項６】
光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第２の端子及び前記光電変換素子の少なくとも１つの端子に接続されることを特徴とする半導体装置。
【請求項７】
光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも１つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項８】
光電変換素子、電源供給線、ブートストラップ回路、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第２の端子及び前記光電変換素子の少なくとも１つの端子に接続され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項９】
光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極とは異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。
【請求項１０】
光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有し、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第１の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第２の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。
【請求項１１】
光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、前記ゲート電極とは異なる電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタとを有し、
前記リセット用トランジスタは、容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１２】
光電変換素子、電源供給線、ブートストラップ回路、発光素子及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、前記光電変換素子の両端子の電位を同電位に設定する放電用トランジスタと、ゲート電極が前記電源供給線に接続され、第１の電極に入力される信号によりオン状態とオフ状態が制御されるブート用トランジスタと、前記光電変換素子と前記ブート用トランジスタの第２の電極の間に配置された容量素子とを有し、
前記リセット用トランジスタは、前記容量素子の容量結合により、ゲート電極の電位が前記電源供給線より高い電位に設定され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１３】
光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも１つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。
【請求項１４】
光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有し、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第２の端子及び前記光電変換素子の少なくとも１つの端子に接続され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射されることを特徴とする半導体装置。
【請求項１５】
光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記光電変換素子の少なくとも１つの端子に接続され、
前記容量素子は、前記リセット用トランジスタのゲート電極と、前記リセット用トランジスタのソース領域及びドレイン領域の一方との間に設けられ、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１６】
光電変換素子、電源供給線、ブートストラップ回路、発光素子、電源線及びリセット用トランジスタを有する画素が複数設けられ、
前記ブートストラップ回路は、放電用トランジスタ、ブート用トランジスタ及び容量素子を有し、
前記放電用トランジスタのゲート電極は放電信号線に接続され、
前記放電用トランジスタのソース領域とドレイン領域は、一方は前記光電変換素子の少なくとも１つの端子に接続され、他方は前記電源線に接続され、
前記ブート用トランジスタのゲート電極は前記電源供給線に接続され、
前記ブート用トランジスタのソース領域とドレイン領域は、一方はリセット信号線に接続され、他方は前記リセット用トランジスタのゲート電極及び前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのゲート電極は前記容量素子の第１の端子に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記電源供給線に接続され、他方は前記容量素子の第２の端子及び前記光電変換素子の少なくとも１つの端子に接続され、
前記発光素子から発せられる光は被写体に照射され、前記被写体において反射した光は前記光電変換素子に照射され、
前記画素が有する複数のトランジスタは同じ導電型であることを特徴とする半導体装置。
【請求項１７】
請求項１乃至請求項１６のいずれか一項において、前記半導体装置を用いることを特徴とする電子機器。
【請求項１８】
請求項１７に記載の前記電子機器は、スキャナー、タッチパネル、ビデオカメラ、デジタルスチルカメラ、コンピュータ又は携帯情報端末であることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ機能を有する半導体装置に関する。特に本発明は、当該半導体装置の画素部の構成に関する。
【０００２】
【従来の技術】
イメージセンサ機能を有する半導体装置には、光電変換素子と該光電変換素子を制御する一つ又は複数のトランジスタが設けられる。光電変換素子としては、ＰＮ型のフォトダイオードが用いられる場合が多い。その他には、ＰＩＮ型のフォトダイオード、アバランシェ型ダイオード、ｎｐｎ埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタ、Ｘ線用のフォトコンダクタ、又は赤外線用のセンサなどがある。
【０００３】
イメージセンサ機能を有する半導体装置は、大別してＣＣＤ型とＣＭＯＳ型に分類される。ＣＭＯＳ型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読み取った被写体の画像信号を増幅する機能を有しているため、ノイズの影響を受けにくい。そのため、増幅用回路が搭載されたアクティブ型のＣＭＯＳ型半導体装置は多くの電子機器に採用されている。
【０００４】
図４に光電変換素子が設けられた半導体装置の概略図を示す。図４の半導体装置は、画素部１０４、画素部１０４の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２及びリセット信号線駆動回路１０３を有する。ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ及び最終出力増幅用回路１０１ｄを有する。画素部１０４はマトリクス状に設けられた（ｘ×ｙ）個の画素１００を有する（ｘ、ｙは自然数）。
【０００５】
図１１（Ａ）にｉ列ｊ行目（ｉ、ｊは自然数）に設けられた画素１００の回路図を示す。画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源供給線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つに囲まれた領域に配置される。画素１００は、ｎチャネル型のスイッチング用トランジスタ１１２０と、ｎチャネル型の増幅用トランジスタ１１３０と、ｐチャネル型のリセット用トランジスタ１１４０と、光電変換素子１１１０とを有する。光電変換素子１１１０のｐチャネル側端子は、電源基準線１２１０に接続されている。
【０００６】
なお回路動作の説明をする際に、トランジスタの動作について述べる場合があるが、トランジスタがオン状態になるとは、トランジスタのゲート・ソース間電圧の絶対値が、トランジスタのしきい値電圧の絶対値を超え、トランジスタのソース領域とドレイン領域とが、チャネル形成領域を通じて導通状態となることに相当する。一方、トランジスタがオフ状態になるとは、トランジスタのゲート・ソース間電圧の絶対値が、トランジスタのしきい値電圧の絶対値を下回り、トランジスタのソース領域とドレイン領域とが非導通状態となることに相当する。
【０００７】
画素１００が有する光電変換素子１１１０は、被写体から反射した光が照射されると、その電位が変化する。より詳しくは、光電変換素子１１１０のｎチャネル側端子の電位が変化する。この状態において、ゲート信号線（Ｇｊ）が選択されると、ゲート信号線（Ｇｊ）に接続されたスイッチング用トランジスタ１１２０がオン状態になる。そうすると、光電変換素子１１１０のｎチャネル側端子の電位が信号として読み出される。そして、信号出力線（Ｓｊ）に出力された信号は、ソース信号線駆動回路１０１に供給される。
【０００８】
なお蓄積時間とは、画素に設けられた光電変換素子が初期化されてから、該画素から信号を出力する時までの期間に相当する。また、光電変換素子の受光部に光を照射し、信号を蓄積している時間のことでもあり、露光時間ともよばれる時間に相当する。
【０００９】
またｎチャネル型トランジスタに入力される信号の振幅は、リセット信号線から入力される信号、ゲート信号線から入力される信号ともにＶdd(Ｈｉ、Ｈレベル)−Ｖss(Ｌｏ、Ｌレベル)とする。またｐチャネル型トランジスタに入力される信号の振幅は、リセット信号線から入力される信号、ゲート信号線から入力される信号ともにＶss(Ｈｉ、Ｈレベル)−Ｖdd(Ｌｏ、Ｌレベル)とする。初期状態として、ソース信号線(Ｓｉ)、ゲート信号線(Ｇｊ)、リセット信号線（Ｒｊ）、電源基準線１２１０の電位はともにＶssであり、電源供給線(ＶＢｉ)の電位はＶddとする。
【００１０】
次いで、図１１（Ａ）のｐチャネル型のリセット用トランジスタ１１４０の接続関係とその動作について簡単に説明する。リセット用トランジスタ１１４０のソース領域は電源供給線（ＶＢｉ）に接続され、ドレイン領域は光電変換素子１１１０のｎチャネル側端子に接続されている。またリセット用トランジスタ１１４０のゲート電極はリセット信号線（Ｒｊ）に接続されている。
【００１１】
さらに図１１（Ａ）の画素１００では、光電変換素子１１１０のｐチャネル側端子が電源線１２１０に接続され、ｎチャネル側端子がリセット用トランジスタ１１４０のソース領域に接続されている。
【００１２】
そして、ｊ行目のリセット信号線（Ｒｊ）が選択されると、ｐチャネル型のリセット用トランジスタ１１４０のゲート電極には、Ｖss(Ｈｉ)の信号が入力される。そうすると、ゲート・ソース間電圧Ｖgsはゼロ以下となり、リセット用トランジスタ１１４０はオン状態になる。このとき、電源供給線（ＶＢｉ）に接続されているリセット用トランジスタ１１４０のソース領域の電位はＶddである。そうすると、光電変換素子１１１０の両端子間の電位Ｖpdは、電源供給線（ＶＢｉ）の電位Ｖddと同電位（Ｖpd＝Ｖdd）となる。
【００１３】
次いで、光電変換素子１１１０に照射される光の強度と光電変換素子１１１０の電位の関係について、図１１（Ｂ）を用いて説明する。図１１（Ｂ）において、実線は暗い光が照射されたときの光電変換素子１１１０の電位Ｖpd、点線は明るい光が照射されたときの光電変換素子１１１０の電位Ｖpd、破線はリセット信号線Ｒｊの電位を示している。
【００１４】
光電変換素子１１１０は、蓄積時間において、照射された光によって生成される電荷を蓄積する。よって、蓄積時間が異なると、たとえ同じ光強度の光が照射されたとしても、光によって生成される電荷の総量が異なるため、信号値も異なる。図１１（Ｂ）に示すように、明るい光が光電変換素子１１１０に照射されたときは、短い蓄積時間で飽和状態に達する。一方、暗い光が光電変換素子１１１０に照射されたときは、蓄積時間は長いけれども、いずれは飽和状態に達する。つまり、光電変換素子１１１０から読み出される信号は、照射される光の強さと蓄積時間の積によって決定する。なお飽和とは、非常に明るい光が照射されたときに、光電変換素子１１１０のｎチャネル側端子の電位が低くなり、その電位が電源基準線１２１０の電位にまで達して変化しなくなった状態に相当する。
【００１５】
図１１に示す画素１００は、リセット用トランジスタ１１４０がｐチャネル型であり、光電変換素子１１１０の両電極間の電位差Ｖpdは、電源供給線（ＶＢｉ）から供給されている電位Ｖddと同じ値になっており、充分な信号振幅を得ることが可能となっている。言い換えると、光電変換素子１１１０のｎチャネル側端子の電位は、振幅減衰を生じることなく、Ｖddまで充分に電位を上げることが出来ている。
【００１６】
次いで、画素１００が有するトランジスタを全てｎチャネル型で構成した場合について図１２（Ａ）を用いて説明する。なおｎチャネル型のリセット用トランジスタ１１４０のしきい値電圧はＶthNと表記する。図１２（Ａ）のｎチャネル型のリセット用トランジスタ１１４０の動作について簡単に説明する。ｊ行目のリセット信号線（Ｒｊ）が選択されると、ｎチャネル型のリセット用トランジスタ１１４０のゲート電極には、Ｖdd(Ｈｉ)の信号が入力される。また電源供給線（ＶＢｉ）に接続されているリセット用トランジスタ１１４０のドレイン領域の電位はＶddとなる。
【００１７】
リセット用トランジスタ１１４０は、ゲート・ソース間電圧（Ｖｇｓ）の絶対値がしきい値電圧（ＶｔｈＮ）の絶対値を超えた場合にはオン状態となり、のゲート・ソース間電圧（Ｖｇｓ）の絶対値がしきい値電圧（ＶｔｈＮ）の絶対値よりも下回った場合にはオフ状態となる。
【００１８】
つまり、リセット用トランジスタ１１４０のゲート・ソース間電圧ＶgsがＶthNよりも大きいと、リセット用トランジスタ１１４０はオン状態となる。反対に、ＶgsがＶthNよりも小さくなると、リセット用トランジスタ１１４０はオフ状態となってしまい、電源供給線（ＶＢｉ）から供給される電圧は、光電変換素子１１１０のｎチャネル側端子にまで達しない。すなわち、光電変換素子１１１０の両電極間の電位差Ｖpdは、電源供給線（ＶＢｉ）の電位Ｖddからリセット用トランジスタ１１４０のしきい値電圧ＶthNを引いた値（Ｖdd−ＶthN）以上にはならない。
【００１９】
次いで、光電変換素子１１１０に照射される光の強度と、光電変換素子１１１０の電位の関係について、図１２（Ｂ）を用いて説明する。上述したように、光電変換素子１１１０の両端子間の電位差Ｖpdは、電源供給線（ＶＢｉ）の電位Ｖddから、しきい値電圧ＶthNを引いた値（Ｖdd−ＶthN）以上にはならない。そのため、しきい値電圧ＶthNが大きくなるほど、振幅減衰が大きくなるため、光電変換素子１１１０の両端子間の電位差Ｖpdは充分な信号振幅が得られない。つまり、しきい値電圧ＶthNが大きくなるほど、光電変換素子１１１０のｎチャネル側端子の電位を充分に上げることが出来ない。その結果、光電変換素子１１１０の電位の変化は微弱になってしまい、画素１００から出力される信号にあまり違いがなくなってしまう。そうすると、被写体の情報を明確に読み取ることが難しくなってしまう。
【００２０】
次いで、画素１００が有するトランジスタを全てｐチャネル型で構成した場合について、図１４（Ａ）を用いて説明する。なおｐチャネル型のリセット用トランジスタ１１４０のしきい値電圧はＶthPと表記する。図１４（Ａ）の画素１００では、光電変換素子１１１０のｎチャネル側端子が電源線１２１０に接続され、ｐチャネル側端子がリセット用トランジスタ１１４０のソース領域に接続されている。
【００２１】
図１４（Ａ）において、リセット用トランジスタ１１４０にＶss(Ｈｉ)の信号が入力されると、該リセット用トランジスタはオン状態になる。このとき、リセット用トランジスタ１１４０のドレイン領域の電位はＶssであり、ソース領域の電位は電源供給線（ＶＢｉ）の電位Ｖssとそのしきい値電圧を足した値（Ｖss＋|ＶthP|）となる。そうすると、光電変換素子１１１０の両端子間の電位Ｖpdは、電源供給線（ＶＢｉ）の電位Ｖddから電源供給線（ＶＢｉ）の電位Ｖssとそのしきい値電圧を足した値（Ｖss＋|ＶthP|）以上にはならない。つまり、光電変換素子１１１０の電位は、Ｖdd−（Ｖss＋|ＶthP|）以上にはならない。
【００２２】
以上をまとめると、図１１（Ａ）、図１２（Ａ）及び図１４（Ａ）に示した画素は、スイッチング用トランジスタ１１２０、増幅用トランジスタ１１３０及びリセット用トランジスタ１１４０の３つのトランジスタと光電変換素子１１１０を有し、３つの画素は同じ構成となっている。しかしながら、図１１（Ａ）及び図１４（Ａ）ではリセット用トランジスタ１１４０はｐチャネル型、図１２（Ａ）ではｎチャネル型となっており、その導電型は異なっている。
【００２３】
そして上述したように、図１１（Ａ）に示す画素は、リセット用トランジスタ１１４０がｐチャネル型であり、光電変換素子１１１０の両電極間の電位差Ｖpdは電源電位Vddまで充分に上げることができる。一方、図１２（Ａ）に示す画素は、リセット用トランジスタ１１４０はｎチャネル型であり、光電変換素子１１１０の両端子間の電位Ｖpdは、振幅減衰が生じて、電源電位Vddからしきい値電圧ＶthNを引いた値以上（Ｖdd−ＶthN）にはならない。また図１４（Ａ）に示す画素は、リセット用トランジスタ１１４０はｐチャネル型であり、光電変換素子の両端子間の電位は、振幅減衰が生じて、Ｖdd−（Ｖss＋|ＶthP|）以上にはならない。
【００２４】
【発明が解決しようとする課題】
ところで、絶縁表面上又は半導体基板上にトランジスタなどの半導体素子が作製される半導体装置においては、その作製工程の複雑な点が、歩留まり低下とコスト上昇を招いている。従って、可能な限り工程を簡略化することが、歩留まり上昇とコスト低減への主たる課題である。そこで、本発明者は、画素部および周辺の駆動回路(ソース信号線駆動回路およびゲート信号線駆動回路等)を、単一極性（同じ導電型）のトランジスタによって構成することを考案した。
【００２５】
ところで、図１２（Ａ）に示す画素１００は全てのトランジスタがｎチャネル型であり、単一極性のトランジスタによって構成されている。同様に、図１４（Ａ）に示す画素１００は全てのトランジスタがｐチャネル型であり、単一極性のトランジスタによって構成されている。しかしながら、両画素は振幅減衰が生じており、充分な信号振幅を得ることが出来ていない。
【００２６】
また図１１（Ａ）に示す画素１００は、光電変換素子１１１０の両電極間の電位差Ｖpdを電源電位Vddにまで上げて、充分な信号振幅を得ることが可能となっている。しかしながら、画素１００は異なる導電型のトランジスタにより構成されているため、その作製工程は複雑になってしまう。
【００２７】
以上のことから、従来の画素構成で、単一極性のトランジスタで画素部と駆動回路部を構成しようとすると、工程削減が実現する反面、充分な信号振幅が得ることが出来ない。
【００２８】
本発明は前述の課題を鑑みてなされたものであり、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することを課題とする。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することを課題とする。
【００２９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、容量結合により与えられた電圧以上の電位を生成する電気回路（ブートストラップ回路）を各画素に設けた半導体装置を提供する。そして本発明は、前記電気回路を用いることで、光電変換素子の両端子間の電位を電源電位と同じ値に設定して、充分な信号振幅を得ることが可能な半導体装置を提供する。さらに本発明は、単一極性のトランジスタによって画素を構成することで、工程を削減し、歩留まり上昇とコスト低減を実現した半導体装置を提供する。
【００３０】
本発明の半導体装置に設けられる画素について図１４（Ｂ）を用いて簡単に説明する。図１４（Ｂ）において、画素１００は、スイッチング用素子、増幅用素子、リセット用素子及びブートストラップ回路を有する。前記素子にはトランジスタ等の半導体素子が用いられる。また前記ブートストラップ回路は、半導体素子や容量素子などにより構成され、容量結合により与えられた電圧以上の電位を生成する機能を有する。そして本発明では、リセット用素子のしきい値電圧分だけ、光電変換素子の両端子間の電位に振幅減衰が生じていたところを、ブートストラップ回路を用いて、該光電変換素子の両端子間の電位が充分な信号振幅を得ることができるようにする。
【００３１】
図１４（Ｂ）に示した画素の詳しい構成について、図１（Ａ）に示す。図１（Ａ）に示す画素１００は、光電変換素子１１１と、スイッチング用トランジスタ１１２、増幅用トランジスタ１１３、リセット用トランジスタ１１４、ブート用トランジスタ１１５、コンデンサ１１６、放電用トランジスタ１１７を有する。なお図１（Ａ）において、画素１００に設けられているトランジスタは全てｎチャネル型とする。
【００３２】
そして図１（Ａ）に示すように、ブート用トランジスタ１１５のゲート電極は電源供給線（ＶＢｉ）に接続されており、ブート用トランジスタ１１５のソース領域とドレイン領域は、一方はリセット信号線（Ｒｊ）に接続され、もう一方はリセット用トランジスタ１１４のゲート電極に接続されている。またリセット用トランジスタのソース領域とドレイン領域の一方は電源供給線（ＶＢｉ）に接続されている。
【００３３】
そしてコンデンサ１１６の一方の端子は、ブート用トランジスタ１１５のソース領域とドレイン領域の一方と、リセット用トランジスタ１１４のゲート電極に接続され、もう一方の端子はリセット用トランジスタのソース領域とドレイン領域の他方に接続されている。
【００３４】
なお図１２に示す画素１００は、リセット用トランジスタ１１４を通過することによって、電源供給線（ＶＢｉ）から光電変換素子１１１に与えられる電位は（Ｖｄｄ-ＶｔｈＮ）以上にはならなかった。しかし図１に示す画素１００は、ブートストラップ回路を応用したブート用トランジスタ１１５とコンデンサ１１６とを設けている。なおブートストラップ法とは、簡単に説明すると、容量結合を用いて与えられた電圧以上の電位を作る手法である。つまり本発明の画素１００は、ブートストラップ法を応用した画素構成を有し、そのために容量結合を用いて光電変換素子１１１に与えられる電位を正常な振幅に戻すことが出来る。言い換えると、本発明の画素１００は、リセット用トランジスタ１１４を通過して、光電変換素子に１１１に与えられる電位を電源供給線（ＶＢｉ）と同じ電位（Ｖｄｄ）とすることが出来る。
【００３５】
上記構成を有する本発明は、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。これにより、光電変換素子による被写体の読み取り精度の向上を実現することが出来る。
【００３６】
【発明の実施の形態】
（実施の形態）
本発明の実施の形態について図１〜図４を用いて説明する。
【００３７】
図４に半導体装置の概略図を示す。図４に示す半導体装置は、画素部１０４、画素部１０４の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２を有している。なお、本実施の形態では、ソース信号線駆動回路１０１と、ゲート信号線駆動回路１０２とを１つずつ有しているが、本発明はこれに限定されない。画素１００の構成に応じて、ゲート信号線駆動回路１０２、リセット信号線駆動回路１０３などの駆動回路の個数は任意に設定することができる。また図４に示すソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ及び最終出力増幅用回路１０１ｄを有しているが、本発明はこれに限定されない。ソース信号線駆動回路１０１には、上記以外にアナログ・デジタル信号変換回路や雑音低減回路などを設けてもよい。
【００３８】
画素部１０４は、マトリクス状に配置された複数の画素１００を有している。より詳しくは、画素部１０４は、ｘ列（縦）×ｙ行（横）個（ｘ、ｙは自然数）の画素１００を有している。
【００３９】
画素部１０４において、ｉ列ｊ行目に設けられた画素１００の構成について図１（Ａ）を用いて説明する。画素１００は、信号出力線（Ｓ1〜Ｓx）のいずれか１つと、電源供給線（ＶＢ1〜ＶＢx）のいずれか１つと、ゲート信号線（Ｇ1〜Ｇy）のいずれか１つと、リセット信号線（Ｒ1〜Ｒy）のいずれか１つと、放電信号線（Ｈ1〜Ｈy）のいずれか１つに囲まれた領域に配置されている。また、画素１００は、スイッチング用トランジスタ１１２と、増幅用トランジスタ１１３と、リセット用トランジスタ１１４と、ブート用トランジスタ１１５と、コンデンサ１１６と、放電用トランジスタ１１７と、光電変換素子１１１とを有している。ブート用トランジスタ１１５、コンデンサ１１６及び放電用トランジスタ１１７がブートストラップ回路に相当する。
【００４０】
光電変換素子１１１は、ｎチャネル側端子、ｐチャネル側端子、及びｎチャネル側端子とｐチャネル側端子の間に設けられた光電変換層を有している。ｐチャネル側端子とｎチャネル側端子は、一方は電源基準線１２１に接続されており、もう一方は増幅用トランジスタ１１３のゲート電極に接続されている。
【００４１】
スイッチング用トランジスタ１１２のゲート電極はゲート信号線（Ｇj）に接続されている。スイッチング用トランジスタ１１２のソース領域及びドレイン領域は、一方は増幅用トランジスタ１１３のソース領域に接続されており、もう一方は信号出力線（Ｓi）に接続されている。スイッチング用トランジスタ１１２は、光電変換素子１１１の信号をソース信号線駆動回路１０１に出力するときのスイッチング素子として機能するトランジスタである。
【００４２】
増幅用トランジスタ１１３のドレイン領域は電源供給線（ＶＢi）に接続されている。増幅用トランジスタ１１３のソース領域はスイッチング用トランジスタ１１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ１１３は、画素部１０４の周辺の回路に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１１３とバイアス用トランジスタの極性は同じであることが好ましい。
【００４３】
リセット用トランジスタ１１４のゲート電極は、ブート用トランジスタ１１５を介してリセット信号線（Ｒj）に接続されている。リセット用トランジスタ１１４のソース領域とドレイン領域は、一方は電源供給線（ＶＢi）に接続されており、もう一方は光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。リセット用トランジスタ１１４は、光電変換素子１１１を初期化（リセット）するためのスイッチング素子として機能するトランジスタである。
【００４４】
ブート用トランジスタ１１５のゲート電極は電源供給線（ＶＢi）に接続されている。ブート用トランジスタ１１５のソース領域とドレイン領域は、一方はリセット信号線（Ｒj）に接続され、もう一方はリセット用トランジスタ１１４のゲート電極とコンデンサ１１６の一方の端子に接続されている。
【００４５】
放電用トランジスタ１１７のゲート電極は、放電信号線（Ｈj）に接続されている。放電用トランジスタ１１７のソース領域とドレイン領域は、一方は光電変換素子１１１の一方の端子に接続され、もう一方は電源基準線１１８に接続されている。
【００４６】
次いで、図１（Ａ）に示した画素１００の動作について図１（Ｂ）、図２及び図３を用いて説明する。画素１００の動作の説明は、初期化動作とリセット動作に大別して説明する。初期化動作とは、光電変換素子１１１のｎチャネル側端子の電位を充分に下げる動作に相当する。より具体的には、光電変換素子１１１のｎチャネル側端子の電位を電源基準線の電位Ｖssにまで下げて、該光電変換素子１１１の両電極間の電位差をゼロにする動作に相当する。またリセット動作とは、光電変換素子１１１のｎチャネル側端子の電位を充分に上げる動作に相当する。より具体的には、光電変換素子１１１のｎチャネル側端子の電位を電源供給線の電位Ｖddにまで上げて、該光電変換素子１１１の両電極間の電位差をＶddと同じにする動作に相当する。なお図１（Ｂ）は初期化動作を行ったときの画素１００を示し、図２（Ａ）（Ｂ）はリセット動作を行ったときの画素１００を示している。また図３は、光電変換素子１１１の電位及びリセット用トランジスタ１１４のゲート電極の電位、並びに時間の関係を示している。なお図１（Ｂ）から図２（Ｂ）までは時系列になっており、さらに図３の横軸は時間を示しているので、図２と図３をそれぞれ対応させるとよい。そしてここでは、画素１００を構成するトランジスタは全てｎチャネル型であるとし、そのしきい値電圧はＶthNと表記する。
【００４７】
まず、図１（Ｂ）を用いて画素１００の初期化動作について説明する。図１（Ｂ）において、ｊ行目の放電用信号線（Ｈｊ）が選択されると、放電用信号線（Ｈｊ）に接続された放電用トランジスタ１１５には信号（Ｖdd（Ｈｉ））が入力されてオン状態になる。そうすると、光電変換素子１１１のｎチャネル側端子の電位は、電源基準線１１８の電位Ｖssまで充分に下げられて、該光電変換素子１１１の両電極間の電位差をゼロにすることが出来る。なお図３に示すように、電源線１２１の電位はＶssに設定されている。
【００４８】
次いで、図２（Ａ）（Ｂ）を用いて画素１００のリセット動作について説明する。ここで、電源供給線（ＶＢｉ）に接続されているブート用トランジスタ１１５のゲート電極の電位はＶddでありオン状態となっている。このとき、ブート用トランジスタ１１５のリセット信号線（Ｒｊ）に接続されている領域がドレイン領域であり、もう一方の領域がソース領域となる。
【００４９】
なおブート用トランジスタ１１５は、そのゲート・ソース間電圧Ｖgsがしきい値電圧ＶthNよりも大きいとオン状態となり、ＶgsがＶthNよりも小さくなるとブート用トランジスタ１１４はオフ状態となる。つまり、ブート用トランジスタ１１５のソース領域とリセット用トランジスタ１１４のゲート電極の電位差は、電源供給線（ＶＢｉ）の電位Ｖddからしきい値電圧ＶthNを引いた値（Ｖdd−ＶthN）以上にはならない。
【００５０】
このような状態において、ｊ行目のリセット信号線（Ｒｊ）が選択されると、リセット用トランジスタ１１４のゲート電極に信号が入力されて、リセット用トランジスタ１１４はオン状態になる。なお、リセット用トランジスタ１１４に入力される信号は、Ｖdd（Ｈｉ）の信号であるはずだが、ブート用トランジスタ１１５のソース領域の電位は（Ｖdd-ＶthN）以上の値にはならない。そのため、実際にはリセット用トランジスタ１１４のゲート電極には、Ｖdd（Ｈｉ）の電位の信号ではなく、（Ｖdd-ＶthN）以下の電位の信号が入力される。
【００５１】
ここで、図３を参照してリセット用トランジスタ１１４のゲート電極の電位と時間との関係について説明する。図３から分かるように、リセット用トランジスタ１１４に信号（Ｖdd（Ｈｉ））が入力されると、リセット用トランジスタ１１４のゲート電極の電位は少しずつ上昇していく。またそれに伴って、光電変換素子１１１のｎチャネル側端子の電位も少しずつ上昇していく。そして、リセット用トランジスタ１１４のゲート電極の電位が（Ｖdd-ＶthN）の値にまで上昇すると、ブート用トランジスタ１１５のＶgsはしきい値電圧ＶthNと同じ値になってオフ状態になる。同時に、ブート用トランジスタ１１５のソース領域の電位は（Ｖdd-ＶthN）となって、リセット用トランジスタ１１４のゲート電極は一旦浮遊状態となる。
【００５２】
この状態において、リセット用トランジスタ１１４のゲート電極の電位と、ブート用トランジスタ１１５のソース領域の電位は、ブートストラップ法による容量結合により引き上げられる。図３に示すように、ブート用トランジスタ１１５がオフ状態になってからも、光電変換素子１１１の電位は上昇し続けている。これは、リセット用トランジスタ１１４のゲート電極の電位が、容量結合の振幅補償をうけて少しずつ上昇しているからである。
【００５３】
そして、リセット用トランジスタ１１４のゲート電極の電位が上昇するのに伴い、光電変換素子１１１のｎチャネル側端子の電位も少しずつ上昇して、光電変換素子１１１の両端子間の最大信号振幅はＶddとなる。
【００５４】
次いで、リセット用トランジスタ１１４がオフ状態になって、蓄積期間が開始されると、光電変換素子１１１に照射される光の強度に伴って、光電変換素子１１１のｎチャネル側端子の電位が少しずつ下がっていく。そしてある一定の期間が経過して、蓄積期間が終了すると、ｊ列目のゲート信号線（Ｇｊ）が選択される。ゲート信号線（Ｇｊ）が選択されると、スイッチング用トランジスタ１１２がオン状態となる。そうすると、増幅用トランジスタ１１３とスイッチング用トランジスタ１１２を介して、画素１００の信号が信号出力線（Ｓｉ）に出力される。そして、画素１００の信号が信号出力線（Ｓｉ）に出力されると、１フレーム期間が終了する。そうすると、次のフレーム期間が開始されて、上述の動作を繰り返す。
【００５５】
上記構成を有する本発明は、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【００５６】
【実施例】
（実施例１）
本実施例では、発光素子と光電変換素子が１画素に設けられた半導体装置に本発明を適用した場合について図７、８を用いて説明する。
【００５７】
本発明の半導体装置の概略図を図７に示す。図７の半導体装置は、画素部１３０、画素部１３０の周辺に配置された複数の駆動回路を有する。画素部１３０は発光素子部とセンサ部に大別され、前記複数の駆動回路は、発光素子部を制御するソース信号線駆動回路１３１、ゲート信号線駆動回路１３２及びリセット信号線駆動回路１３３、センサ部を制御するセンサ用ソース信号線駆動回路１３４、センサ用ゲート信号線駆動回路１３５、センサ用リセット信号線駆動回路１３６及びセンサ用放電信号線駆動回路１３７を有する。
【００５８】
なお本発明は上記構成に限定されず、出力切り替え回路などを設けて、ゲート信号線駆動回路１３２とセンサ用ゲート信号線駆動回路１３５を共用したり、リセット信号線駆動回路１３３とセンサ用リセット信号線駆動回路１３６を共用したりしてもよい。
【００５９】
画素部１０４は、マトリクス状に配置された複数の画素１００を有している。より詳しくは、画素部１０４は、ｘ列（縦）×ｙ行（横）個の画素１００を有している。
【００６０】
図８には、画素部１０４において、ｉ列ｊ行目に設けられた画素１００の構成について説明する。なお画素１００は発光素子部とセンサ部に大別される。発光素子部は、ソース信号線（Ｓ１〜Ｓｘ）のいずれか１つと、電源基準線（Ｖ１〜Ｖｘ）のいずれか１つと、ゲート信号線（ＥＧ１〜ＥＧｙ）のいずれか１つと、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つに囲まれた領域に配置されている。また発光素子部は、選択用トランジスタ１２６、リセット用トランジスタ１２７、コンデンサ１２８、駆動用トランジスタ１２９、発光素子１２５とを有している。発光素子１２５の一方の端子は、電源線１５３（Ｖdd）に接続されている。
【００６１】
センサ部は、信号出力線（ＳＳ１〜ＳＳｘ）のいずれか１つと、電源基準線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、リセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つと、放電信号線（Ｈ１〜Ｈｙ）のいずれか１つ囲まれた領域に配置されている。またセンサ部は、スイッチング用トランジスタ１４２と、増幅用トランジスタ１４３と、リセット用トランジスタ１４４と、ブート用トランジスタ１４５と、コンデンサ１４６と、放電用トランジスタ１４７と、光電変換素子１４１とを有している。光電変換素子の一方の端子は、電源線１５１（Ｖdd）に接続されており、放電用トランジスタ１４７のソース領域及びドレイン領域のどちらか一方は電源線１４８（Ｖdd）に接続されている。
【００６２】
本実施例では、図８に示す画素１００を構成するトランジスタは全てｐチャネル型とする。そして、該トランジスタに入力される信号の振幅は、Ｖss（Ｈｉ）-Ｖdd（Lo）とする。さらに初期状態として、ソース信号線（Ｓ）、ゲート信号線（ＥＧ）、リセット信号線（ＥＲ）、電源基準線（Ｖ）の電位はＶssとする。また、信号出力線（ＳＳ）、ゲート信号線（Ｇ）、センサ用リセット信号線（Ｒ）、電源供給線（ＶＢ）の電位はＶssとする。電源線１５３、電源線１５１、及び電源線１４８の電位はＶddとする。
【００６３】
続いて発光素子部に設けられた発光素子１２５と、発光素子１２５を制御する複数のトランジスタとコンデンサの接続構成について説明する。
【００６４】
発光素子１２５は陽極及び陰極と、前記陽極及び前記陰極との間に設けられた有機化合物層とからなる。陽極が駆動用トランジスタ１２９のソース領域またはドレイン領域と接続している場合、陽極が画素電極となり、陰極が対向電極となる。逆に陰極が駆動用トランジスタ１２９のソース領域またはドレイン領域と接続している場合、陰極が画素電極となり、陽極が対向電極となる。本実施例において、駆動用トランジスタ１２９はｐチャネル型であるので、発光素子１２５の陽極が駆動用トランジスタのソース領域又はドレイン領域に接続され、発光素子１２５の陰極が電源線１５３（Ｖdd）に接続される。
【００６５】
なお、発光素子は一対の電極（陽極と陰極）間に有機化合物層が挟まれた構造とする。有機化合物層は、公知の発光材料を用いて作製することが出来る。また、有機化合物層には、単層構造と積層構造の二つの構造があるが、本発明はどちらの構造を用いてもよい。なお、有機化合物層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いた発光装置にも適用することが出来る。
【００６６】
選択用トランジスタ１２６のゲート電極はゲート信号線（ＥＧｊ）に接続されている。選択用トランジスタ１２６のソース領域とドレイン領域は、一方がソース信号線（Ｓｉ）に接続され、もう一方が駆動用トランジスタ１２６のゲート電極に接続されている。選択用トランジスタ１２６は、発光素子部に信号を書き込むときのスイッチング素子として機能するトランジスタである。
【００６７】
駆動用トランジスタ１２９のソース領域とドレイン領域は、一方が電源基準線（Ｖｉ）に接続され、もう一方が発光素子１２５に接続されている。コンデンサ１２８は駆動用トランジスタ１２９のゲート電極と電源基準線（Ｖｉ）に接続して設けられている。駆動用トランジスタ１２９は、発光素子１２５に供給する電流を制御するための素子（電流制御素子）として機能するトランジスタである。
【００６８】
発光用リセット用トランジスタ１２７のソース領域とドレイン領域は、一方は電源基準線（Ｖｉ）に接続され、もう一方は駆動用トランジスタ１２９のゲート電極に接続されている。リセット用トランジスタ１２７のゲート電極は、リセット信号線（ＥＲｊ）に接続されている。リセット用トランジスタ１２７は、画素１００における発光素子部に書き込まれた信号を消去（リセット）するための素子として機能するトランジスタである。
【００６９】
次いで、光電変換素子１４１と、該光電変換素子１４１を制御する複数のトランジスタとコンデンサの接続構成について説明する。
【００７０】
光電変換素子１４１は、ｎチャネル側端子及びｐチャネル側端子と、前記ｎチャネル側端子と前記ｐチャネル側端子との間に設けられた光電変換層を有している。ｐチャネル側端子とｎチャネル側端子は、一方は電源線１５１（Ｖｄｄ）に接続され、もう一方は増幅用トランジスタ１４３のゲート電極に接続されている。
【００７１】
スイッチング用トランジスタ１４２のゲート電極はゲート信号線（Ｇｊ）に接続されている。スイッチング用トランジスタ１４２のソース領域及びドレイン領域は、一方は増幅用トランジスタ１４３のソース領域に接続され、もう一方は信号出力線（ＳＳｉ）に接続されている。スイッチング用トランジスタ１４２は、光電変換素子１４１の信号を出力するときのスイッチング素子として機能するトランジスタである。
【００７２】
増幅用トランジスタ１４３のドレイン領域は電源基準線（ＶＢｉ）に接続されている。そして増幅用トランジスタ１４３のソース領域はスイッチング用トランジスタ１４２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ１４３は、センサ用ソース信号線駆動回路１３４に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１４３とバイアス用トランジスタの極性は同じであることが好ましい。
【００７３】
リセット用トランジスタ１４４のゲート電極は、ブート用トランジスタ１４５を介してセンサ用リセット信号線（Ｒｊ）に接続されている。リセット用トランジスタ１４４のソース領域とドレイン領域は、一方は電源基準線（ＶＢｉ）に接続されており、もう一方は光電変換素子１４１及び増幅用トランジスタ１４３のゲート電極に接続されている。リセット用トランジスタ１４４は、光電変換素子１４１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
【００７４】
ブート用トランジスタ１４５のゲート電極は電源基準線（ＶＢｉ）に接続されている。ブート用トランジスタ１４５のソース領域とドレイン領域は、一方はリセット信号線（Ｒｊ）に接続され、もう一方はリセット用トランジスタ１４４のゲート電極に接続されている。
【００７５】
放電用トランジスタ１４７のゲート電極は、放電信号線（Ｈｊ）に接続されている。放電用トランジスタ１４７のソース領域とドレイン領域は、一方は光電変換素子１４１の一方の端子および増幅用トランジスタのゲート電極に接続され、もう一方は電源線１５１（Ｖｄｄ）に接続されている。
【００７６】
そして、ブート用トランジスタ１４５、容量素子１４６及び放電用トランジスタ１４７がブートストラップ回路に相当する。
【００７７】
図７、８に示す本実施例における半導体装置は、発光素子部とセンサ部の両者を用いて被写体の読み取りを行う読み取り機能と、発光素子部のみを用いて画像の表示を行う表示機能の２つの機能を有する。前記２つの機能について簡単に説明すると、前者の読み取り機能は、発光素子１２５から発せられる光を被写体に照射して、該被写体において反射した光をセンサ部に設けられた光電変換素子１４１において光電変換する。このようにして、被写体の情報を読み取って、該情報は画像信号として半導体装置に設けられたメモリなどの記憶媒体に保存される。また後者の表示機能は、光電変換素子１４１により読み取られた被写体の画像信号を用いて画像を表示する。
【００７８】
図８に示す画素１００のセンサ部が有する素子の構成やその接続関係は、上述の実施の形態において説明した図１に示す画素１００と同じである。但し、図１に示す画素１００は全てのトランジスタがｎチャネル型で構成され、図８に示す画素１００は全てのトランジスタがｐチャネル型で構成される。そのため、両画素では、電源供給線や電源線の電位が異なっている。また図８に示す画素１００の動作は、上述の実施の形態に準ずるので、本実施例では詳しい動作の説明は省略する。
【００７９】
上記構成を有する本発明は、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【００８０】
（実施例２）
本実施例は、同一絶縁表面上に光電変換素子とトランジスタが設けられた画素部、並びに前記画素部の周辺の駆動回路を単一極性トランジスタにより作製する方法について、図５、６を用いて説明する。
【００８１】
まず、図５(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基板５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２は、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm(好ましくは５０〜１００nm)の厚さに形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００nm(好ましくは１００〜１５０nm)の厚さに積層形成される。
【００８２】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を、レーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状の半導体層５００３〜５００５の厚さは２５〜８０nm(好ましくは３０〜６０nm)として形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【００８３】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導体膜に照射する方法を用いると良い。結晶化の条件は、エキシマレーザーを用いる場合にはパルス発振周波数を３０Hzとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とするとよい。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０kHzとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μm、例えば４００μmで線状に集光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(オーバーラップ率)を８０〜９８％として行う。
【００８４】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さとして酸化窒化シリコン膜により形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波(１３．５６MHz)電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後の４００〜５００℃の熱アニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００８５】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタンタル(Ｔａ)で５０〜１００nmの厚さに形成し、第２の導電層５００９をタングステン(Ｗ)で１００〜３００nmの厚さに形成する(図５(Ａ))。
【００８６】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造を有する窒化タンタル(ＴａＮ)を１０〜５０nm程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００８７】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗化する。このことより、Ｗ膜はスパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮して形成することにより、抵抗率９〜２０μΩcmを実現することが出来る。
【００８８】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等を用いて形成することが望ましい。
【００８９】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１Paの圧力でコイル型の電極に５００ＷのＲＦ(１３．５６MHz)電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜とも同程度にエッチングされる。
【００９０】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０％の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜５００６において第１の形状の導電層５０１０〜５０１３で覆われない領域は、２０〜５０nm程度エッチングされて薄くなった領域が形成される(図５(Ｂ))。
【００９１】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図５(Ｂ))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオンドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００keVとする。Ｎ型を付与する不純物元素としては、１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。第１の不純物領域５０１４〜５０１６には、１×１０20〜１×１０21atoms/cm3の濃度範囲でＮ型を付与する不純物元素を添加する。
【００９２】
次に、第２のエッチング処理を行う(図５(Ｃ))。第２のエッチング処理は、ＩＣＰエッチング法を用いて、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１Paの圧力でコイル型の電極に５００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。また基板側(試料ステージ)にも５０[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、第１の導電層であるＴａを異方性エッチングして第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６において第２の形状の導電層５０１７〜５０２０で覆われない領域は、さらに２０〜５０nm程度エッチングされて薄くなった領域が形成される。
【００９３】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないため、Ｔａ膜のエッチング速度は低下してしまう。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００９４】
そして、第２のドーピング処理を行う(図５(Ｄ))。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングする。例えば、加速電圧を７０〜１２０keVとし、１×１０13atoms/cm2のドーズ量で行い、図５(Ｂ)で島状の半導体層に形成された第１の不純物領域の内部に新たな不純物領域を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が添加されるようにしてドーピングする。こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００９５】
続いて、第３のエッチング処理を行う(図６(Ａ))。第３のエッチング処理は、エッチング用ガスにＣｌ2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０sccmとし、１ Paの圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズマを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、実質的に負の自己バイアス電圧を印加した。この処理により、第１の導電層が後退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａおよび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５０２３は、第１の導電層と重なる第２の不純物領域５０２８ａ〜５０３０ａと、第１の導電層と重ならない第３の不純物領域５０２８ｂ〜５０３０ｂとなる。
【００９６】
以上までの工程で、各島状の半導体層に不純物領域が形成される。島状の半導体層と重なる第３の形状の導電層５０２４〜５０２６は、トランジスタのゲート電極として機能する。また、第３の形状の導電層５０２７は、ソース信号線として機能する。
【００９７】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後に熱活性化を行うことが望ましい。
【００９８】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。なお熱水素化の他の方法として、プラズマにより励起された水素を用いるプラズマ水素化によって行っても良い。
【００９９】
次いで、図６(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で１００〜２００nmの厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２及びゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成して各配線５０３３〜５０３７および接続電極５０３８をパターニング形成する。
【０１００】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例ではトランジスタによって形成される段差を十分に平坦化しうる厚さでアクリル膜を形成する。好ましくは１〜５μm(さらに好ましくは２〜４μm)とすれば良い。
【０１０１】
コンタクトホールは、ドライエッチングまたはウェットエッチング法を用いて、Ｎ型の不純物領域５０１４〜５０１６、ソース信号線５０２７、ゲート信号線(図示せず)、電流供給線(図示せず)及びゲート電極５０２４〜５０２６に達するように形成する。
【０１０２】
また、配線５０３３〜５０３８として、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜を１５０nm、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。
【０１０３】
次に、図６(Ｃ)に示すように、アクリル等の有機材料を用いて、絶縁膜を１〜３μm程度の厚さに形成し、第３の層間絶縁膜５０４０を形成する。
【０１０４】
そして、配線５０４１、５０４２として、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜を１５０nmをスパッタ法で連続形成した３層の積層膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。なお配線５０４１、５０４２は、画素１００に設けられたトランジスタのソース領域又はドレイン領域に接続されている。
【０１０５】
続いて、配線５０４１に接するように金属膜を１００〜５００nmで形成する。前記金属膜としては、ＩＴＯ膜などの公知の導電性材料を用いて作成する。次いで前記金属膜に接するように、第１微結晶半導体膜を公知の方法で、２５〜８０ｎｍで形成する。
【０１０６】
次いで、前記第１微結晶半導体膜に、公知の方法を用いてｐ型を付与する不純物元素を添加する。そして、前記金属膜と前記第一微結晶半導体膜とを、配線５０４１に重なるように所望の形状に同時にパターニングして、金属層５０４３と、微結晶半導体層（ｐ型半導体層）５０４４を同時に形成する。
【０１０７】
なおｐ型を付与する不純物元素の添加の方法は、第１微結晶半導体膜を成膜する際に、ｐ型を付与する不純物元素を含むドーピングガスを混合して、形成してもよい。また金属膜と第１微結晶半導体膜のパターニングを最初に行ってから、微結晶半導体層５０４４のみにｐ型を付与する不純物元素を添加してもよい
【０１０８】
次いで、微結晶半導体層（ｐ型半導体層）５０４４と重なるように、非晶質半導体膜を１０〜２００ｎｍの厚さに形成する。次いで、前記非晶質半導体膜上に第２微結晶半導体膜を、２５〜８０ｎｍの厚さに形成する。前記非晶質半導体膜と前記第２微結晶半導体膜には、公知の如何なる材料を用いてもよく、また作製方法は特に限定されない。
【０１０９】
次いで、前記第２微結晶半導体膜に、公知の方法を用いてｎ型を付与する不純物元素を添加する。そして、前記非晶質半導体膜と前記第２微結晶半導体膜とを、ｐ型半導体層５０４４に重なるように所望の形状になるように同時にパターニングして、非晶質半導体層（光電変換層）５０４５と、微結晶半導体層（ｎ型半導体層）５０４６を同時に形成する。
【０１１０】
なおｎ型を付与する不純物元素の添加は、微結晶半導体膜を成膜する際に、ｎ型を付与する不純物元素を含むドーピングガスを混合することにより行う手法、又は非晶質半導体膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層５０４６のみにｎ型を付与する不純物元素を添加する手法を用いてもよい。
【０１１１】
そしてｐ型半導体層５０４４と、光電変換層５０４５と、ｎ型半導体層５０４６の積層体が光電変換素子１１１に相当する。続いて、ｎ型半導体層５０４６と配線５０４２とを覆うように、導電性材料を用いて、２０〜１００ｎｍの厚さにて金属膜を形成する。そして所望の形状になるように、前記金属膜のパターニングを行い、光電変換素子１１１の微結晶半導体層５０４６と配線５０４２が電気的に接続されるように金属層５０４７を形成する。
【０１１２】
次いで、有機樹脂膜でなる第４の層間絶縁膜５０４８を形成する。第４の層間絶縁膜５０４８は、配線材料の絶縁に加え、表面の平坦化としての機能も有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、材料にアクリルを用いて膜厚５０〜３００ｎｍμmの有機樹脂膜として形成した。
【０１１３】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース配線、容量配線)、コンタクトホールパターン、第２配線パターン(接続電極含む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１１４】
本実施例は、実施の形態、実施例１と自由に組み合わせることが可能である。
【０１１５】
（実施例３）
本実施例は、同一絶縁表面上に、光電変換素子、発光素子及びトランジスタが設けられた画素部、並びに前記画素部の周辺の駆動回路を単一極性トランジスタにより作製する方法について、図９、１０を用いて説明する。なお本実施例では、ｐチャネル型トランジスタを用いて構成される。
【０１１６】
上述した実施例２においては、画素部および周辺の駆動回路をｎチャネル型トランジスタのみで作製した作製方法を示した。なお、ｎチャネル型トランジスタは、ホットキャリア劣化等の抑制のため、ゲート電極と重なる領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してｐチャネル型トランジスタは、ホットキャリア劣化による影響が小さいので、特にオーバーラップ領域を設ける必要はなく、より簡単な工程で作製することが可能である。
【０１１７】
まず、図９(Ａ)に示すように、ガラス等の絶縁基板６００１上に下地膜６００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導電層６００７、６００８を形成する。ここで、導電層６００７、６００８は積層構造としているが、特に単層であっても構わない。なおこの工程は上述の実施例２に準ずるので、詳しい説明は省略する。
【０１１８】
次いで、図９(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッチング処理を行う。実施例２においては、積層構造とした導電層の材質による選択比を利用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６においては、エッチングによって２０nm〜５０nm程度薄くなった領域が形成される。
【０１１９】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピング処理を行う。導電層６０１０〜６０１２を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代表的である。ここでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中の不純物濃度が２×１０20〜２×１０21atoms/cm3となるようにする。
【０１２０】
レジストによるマスクを除去したら、第１の層間絶縁膜６０２２を、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂を材料とする膜を用いて作製する。第１の層間絶縁膜６０２２は、平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では、トランジスタによって形成される段差を充分に平坦しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０１２１】
次いで、ドライエッチング法またはウェットエッチング法を用いて、ｐ型の不純物領域６０１４〜６０１６に達するようにコンタクトホールを形成する。
【０１２２】
また配線６０１８〜６０２１、６０２３、６０２４として、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜を１５０nmとしてスパッタ法で連続形成した３層の積層膜を所望の形状にパターニングして形成する。続いて、配線６０１８〜６０２１、６０２３、６０２４と第１の層間絶縁膜６０２２を覆うように、第２の層間絶縁膜６０２５を酸化窒化シリコン膜で１００〜２００nmの厚さで形成する。
【０１２３】
そして、配線６０４１、６０４２として、Ｔｉ膜を１００nm、Ｔｉを含むＡｌ膜を３００nm、Ｔｉ膜を１５０nm、スパッタ法で連続形成した３層積層の膜を所望の形状にパターニングして形成する。勿論、本発明はこれに限定されず、他の導電性材料を用いても良い。
【０１２４】
続いて、配線６０４１に接するように金属膜を１００〜５００nmで形成する。前記金属膜としては、ＩＴＯ膜などの公知の導電性材料を用いて作成する。次いで前記金属膜に接するように、第１微結晶半導体膜を公知の方法により２５〜８０ｎｍとして形成する。
【０１２５】
次いで、前記第１微結晶半導体膜に、公知の方法を用いてｐ型を付与する不純物元素を添加する。そして、前記金属膜と前記第１微結晶半導体膜とを、配線６０４１に重なるように所望の形状になるように同時にパターニングして、金属層６０４３と、微結晶半導体層（ｐ型半導体層）６０４４を同時に形成する。
【０１２６】
なおｐ型を付与する不純物元素の添加は、第一微結晶半導体膜を成膜する際に、ｐ型を付与する不純物元素を含むドーピングガスを混合することで形成する手法、又は金属膜と第１微結晶半導体膜のパターニングを最初に行ってから、微結晶半導体層６０４４のみにｐ型を付与する不純物元素を添加する手法を用いるとよい。
【０１２７】
次いで、微結晶半導体層（ｐ型半導体層）６０４４と重なるように、非晶質半導体膜を１０〜２００ｎｍの厚さに形成する。次いで、前記非晶質半導体膜上に第２微結晶半導体膜を２５〜８０ｎｍの厚さに形成する。前記非晶質半導体膜と前記第２微結晶半導体膜の作製方法は特に限定されず、公知の如何なる材料を用いてもよい。
【０１２８】
次いで、前記第２微結晶半導体膜に、公知の方法を用いてｎ型を付与する不純物元素を添加する。そして、前記非晶質半導体膜と前記第２微結晶半導体膜とを、ｐ型半導体層６０４３に重なるように所望の形状になるように同時にパターニングして、非晶質半導体層（光電変換層）６０４５と、微結晶半導体層（ｎ型半導体層）６０４６を同時に形成する。
【０１２９】
なおｎ型を付与する不純物元素の添加は、微結晶半導体膜を成膜する際に、ｎ型を付与する不純物元素を含むドーピングガスを混合することで形成する手法、又は非晶質半導体膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層５０４６のみにｎ型を付与する不純物元素を添加する手法を用いるとよい。
【０１３０】
そして、ｐ型半導体層６０４４と、光電変換層６０４５と、ｎ型半導体層６０４６の積層体が光電変換素子１１１に相当する。続いて、第２の層間絶縁膜６０２５、ｎ型半導体層６０４６、配線６０４２を覆うように、導電性材料を用いて、２０〜１００ｎｍの厚さにて金属膜を形成する。そして所望の形状になるように、前記金属膜のパターニングを行い、光電変換素子１１１の微結晶半導体層６０４６と配線６０４２が電気的に接続されるように金属層６０４７を形成する。
【０１３１】
次いで、有機樹脂膜でなる第３の層間絶縁膜６０４８を形成する。第３の層間絶縁膜６０４８は、配線材料の絶縁に加え、表面の平坦化としての機能も有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、材料にアクリルを用いて膜厚５０〜３００ｎｍμmの有機樹脂膜として形成した。
【０１３２】
続いて、第２の層間絶縁膜６０２５と第３の層間絶縁膜６０４８に、駆動用トランジスタのソース配線又はドレイン配線が露出するように開口部を形成する。開口部を形成する際には、ウェットエッチング法を用いることで、容易にテーパー状の側壁を得ることが出来る。開口部の側壁が充分になだらかでないと、段差に起因する有機化合物層の劣化や段切れが顕著な問題となるので注意が必要である。そして開口部が形成されたら、画素電極（透明電極）６０４９を形成し、次いで、有機化合物層６０５０を真空蒸着法を用いて形成する。そして、有機化合物層６０５０を覆うように、ＭｇＡｇでなる陰極６０５１を形成する。画素電極６０４９と陰極６０５１の膜厚は８０〜１２０ｎｍとし、また有機化合物層６０５０は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）とするとよい。
【０１３３】
この工程では、赤色に対応する画素、緑色に対応する画素、青色に対応する画素に対して、順次、有機化合物層６０５０及び陰極６０５１を形成する。但し、有機化合物層６０５０は溶液に対する耐性に乏しいため、フォトリソグラフィ技術を用いることなく、各色個別に形成しなければならない。そこで、メタルマスク等で所望の画素以外を隠し、必要箇所だけ選択的に形成するのが望ましい。
【０１３４】
ここでは、ＲＧＢに対応した３種類の発光素子を形成する方式を用いているが、白色発光の発光素子とカラーフィルタを組み合わせた方式、青色または青緑色の発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式等を用いてもよい。なお、有機化合物層６０５０としては公知の材料を用いることが可能であり、前記公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが望ましい。
【０１３５】
次いで、窒化珪素膜でなる保護膜６０５２を、５０〜３００ｎｍの厚さに形成する。この保護膜６０５２は、有機化合物層６０５０を水分等から保護する役目を担う。
【０１３６】
なお実際には、図１０（Ｂ）の状態まで完成したら、さらに外気に曝さないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化フィルム等）や透光性のシーリング材で封入することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると、発光素子の信頼性が向上する。
【０１３７】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と、外部信号端子とを接続するためのコネクタ（ＦＰＣ）を取り付けると、製品として完成する。
【０１３８】
本実施例の構成によると、発光素子から発せられた光は、トランジスタが形成されている基板６００１側に出射される。そして、発光素子から発せられた光は、被写体に照射され、被写体において反射した光は、光電変換素子に照射される。
【０１３９】
なお発光素子から発せられる光は、基板６００１の方向に発せられる場合と、基板６００１と反対方向に発せられる場合がある。前者は下面出射と呼ばれ、後者は上面出射と呼ばれており、下面出射の場合は、画素電極６０４９が陽極に相当し対向電極６０５１が陰極に相当する。また上面出射の場合は、画素電極６０４９が陰極に相当し対向電極６０５１が陽極に相当する。本実施例では、基板６００１の方向に光が発せられる下面出射の場合のみを図示したが、本発明はこれに限定されない。基板６００１と反対方向に光が発せられる上面出射を行ってもよい。上面出射の場合には、画素の開口率に依存せずに、発光素子から発せられる光をほぼ全部外部に取り出すことが出来る。そのため、画素内に多数の回路素子が配置されている場合に有効である。
【０１４０】
上記構成を有する本発明は、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。また本発明は、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。
【０１４１】
本実施例は、実施の形態、実施例１、２と自由に組み合わせることが可能である。
【０１４２】
（実施例４）
本発明の半導体装置を用いた電子機器の実施例として図１３を用いて説明する。
【０１４３】
図１３（Ａ）は、ラインセンサを用いたハンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメージセンサ１００１の上部には、ロッドレンズアレイなどの光学系１００２が設けられている。光学系１００２は、被写体１００４上の画像がイメージセンサ１００１上に映し出されるようにするために用いられる。ＬＥＤや蛍光灯などの光源１００３は、被写体１００４に光を照射できる位置に設けられている。被写体１００４の下部には、ガラス１００５が設けられている。
【０１４４】
光源１００３から発せられる光は、ガラス１００５を介して被写体１００４に入射する。被写体１００４で反射した光は、ガラス１００５を介して、光学系１００２に入射する。光学系１００２に入射した光は、イメージセンサ１００１に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ１００１に用いることができる。
【０１４５】
図１３（Ｂ）は、１８０１は基板、１８０２は画素部、１８０３はタッチパネル、１８０４はタッチペンである。タッチパネル１８０３は透光性を有し、画素部１８０２から発せられる光及び画素部１８０２に入射する光を透過することができ、タッチパネル１８０３を通して被写体上の画像を読み込むことができる。また画素部１８０２に画像が表示されている場合にも、タッチパネル１８０３を通して、画素部１８０２上の画像を見ることが可能である。
【０１４６】
タッチペン１８０４がタッチパネル１８０３に触れると、タッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル１８０３及びタッチペン１８０４は、タッチパネル１８０３が透光性を有していて、なおかつタッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。本発明の半導体装置は、画素部１８０２に用いることができる。
【０１４７】
図１３（Ｃ）は、図１３（Ｂ）とは異なる携帯型ハンドスキャナーであり、本体１９０１、画素部１９０２、上部カバー１９０３、外部接続ポート１９０４、操作スイッチ１９０５で構成されている。図１３（Ｄ）は図１３（Ｃ）と同じ携帯型ハンドスキャナーの上部カバー１９０３を閉じた図である。
【０１４８】
図１３（Ｃ）（Ｄ）の半導体装置は、画素部１９０２で読み込んだ画像信号を、外部接続ポート１９０４から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。本発明の半導体装置は、画素部１９０２に用いることができる。
【０１４９】
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などが挙げられる。
【０１５０】
図１３（Ｅ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の半導体装置は表示部２１０２に用いることができる。
【０１５１】
図１３（Ｆ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置は表示部２３０２に用いることができる。
【０１５２】
図１３（Ｇ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の半導体装置は表示部２７０３に用いることができる。
【０１５３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０１５４】
【発明の効果】
本発明は、単一極性（同じ導電型）のトランジスタによって画素を構成することによって工程を削減して、歩留まり上昇とコスト低減を実現した半導体装置を提供することが出来る。
【０１５５】
また本発明は、ブートストラップ法を応用することで、光電変換素子が充分な信号振幅を得ることができる半導体装置を提供することが出来る。これにより、光電変換素子による被写体の読みとり精度の向上を実現することが出来る。
【図面の簡単な説明】
【図１】  半導体装置の画素の回路図。
【図２】  半導体装置の画素の回路図。
【図３】  光電変換素子の電位と時間との関係を示す図。
【図４】  半導体装置の概略図。
【図５】  半導体装置の作製工程を示す図。
【図６】  半導体装置の作製工程を示す図。
【図７】  半導体装置の概略図。
【図８】  半導体装置の画素の回路図。
【図９】  半導体装置の作製工程を示す図。
【図１０】半導体装置の作製工程を示す図。
【図１１】  半導体装置の画素の回路図。
【図１２】  半導体装置の画素の回路図。
【図１３】  本発明が適用される電子機器の一例の図。
【図１４】  半導体装置の図。
【図１】
0003958144.tif 000002
【図２】
0003958144.tif 000003
【図３】
0003958144.tif 000004
【図４】
0003958144.tif 000005
【図５】
0003958144.tif 000006
【図６】
0003958144.tif 000007
【図７】
0003958144.tif 000008
【図８】
0003958144.tif 000009
【図９】
0003958144.tif 000010
【図１０】
0003958144.tif 000011
【図１１】
0003958144.tif 000012
【図１２】
0003958144.tif 000013
【図１３】
0003958144.tif 000014
【図１４】
0003958144.tif 000015