(57)【特許請求の範囲】
【請求項１】
入力波形傾き量と出力負荷モデルとからＲＣモデルのソース抵抗値と固定遅延時間とを決定するための決定手段と、
前記入力波形傾き量から初期電位を決定できるように予め定められたパラメータから前記ＲＣモデルの容量素子の前記固定遅延時間後における初期電位を決定するための初期電位決定手段と、
前記ソース抵抗値、前記固定遅延時間、前記初期電位および前記出力負荷モデルに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含むゲート遅延計算装置。
【請求項２】
前記ゲート遅延計算装置はさらに、前記ソース抵抗値、前記固定遅延時間、前記初期電位および前記出力負荷モデルに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む、請求項１記載のゲート遅延計算装置。
【請求項３】
前記初期電位決定手段は、前記予め定められたパラメータと前記出力負荷モデルとから前記容量素子の初期電位を決定する、請求項１または２記載のゲート遅延計算装置。
【請求項４】
前記パラメータは前記容量素子に蓄えられる総電荷量である、請求項１〜３のいずれかに記載のゲート遅延計算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理シミュレーション時やタイミング解析時に使用されるゲート遅延を計算するためのゲート遅延計算装置に関し、特に、ＲＣモデルを使用してゲート遅延を計算するためのゲート遅延計算装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化、多機能化に伴い、その回路規模は増大する傾向にあり、半導体集積回路の開発に要する時間も長くなりつつある。この開発期間を短縮する方法の１つとして、製造された半導体集積回路の不具合による設計、開発のやり直しを極力少なくすることが挙げられる。そのためには、半導体集積回路の設計段階におけるシミュレーション結果と実際に製造された半導体集積回路内での各ゲート間における信号のタイミングとが近似している必要があり、より精度の高い遅延計算装置に対する要望が高まっている。
【０００３】
図１０は、従来の遅延計算装置の構成を示すブロック図である。遅延計算装置は、ゲートの入力端子に加わる入力波形の傾きを抽出するための入力波形傾き計算装置５１、ゲートの出力端子に加わる負荷をＲＣモデル化する出力負荷モデル計算装置５２、ゲートの入力端子から出力端子に至るまでの遅延を計算するためのゲート遅延計算装置５３およびゲートの出力端子から次段のゲートの入力端子に至るまでの遅延（配線による遅延）を計算するための配線遅延計算装置５４を含む。ゲート遅延計算装置５３が算出したゲート遅延データ５５および配線遅延計算装置５４が算出した配線遅延データ５６は、論理シミュレーション時またはタイミング解析時に使用される。
【０００４】
図１１は、遅延計算装置がゲート遅延データ５５および配線遅延データ５６を計算する回路の一例を示す模式図である。この回路は、ゲート（インバータ）４１〜４４および各ゲート間の配線４５〜５０を含む。以下、遅延計算装置の処理手順を図１１に示す回路図を適宜参照しながら説明する。
【０００５】
一般に、論理回路の遅延は、ゲート固有の遅延（ゲート遅延データ５５）とゲート間の配線容量による遅延（配線遅延データ５６）とから算出される。したがって、遅延計算装置は各ゲートごとのゲート遅延データ５５と配線遅延データ５６（ゲートの出力端子側）とを算出することによって、論理シミュレーションやタイミング解析が可能となる。たとえば、遅延計算装置は図１１に示すゲート４２の遅延計算を行なうとする。まず、入力波形傾き計算装置５１は、前段のゲート４１の計算結果（ゲート遅延データと配線遅延データ）に基づいてゲート４２の入力端子に加わる電圧波形の傾き量を計算する。
【０００６】
出力負荷モデル計算装置５２は、ゲート４２の出力電圧が伝わる配線４８〜５０とゲート４３および４４の入力とをモデル化する。このモデル化については後述する。
【０００７】
ゲート遅延計算装置５３は、入力波形傾き計算装置５１が算出した入力波形傾き量と出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２における入力端子から出力端子に至るまでのゲート遅延を算出し、ゲート遅延データ５５を作成する。また、ゲート遅延計算装置５３は、ゲート４２の出力電圧波形の傾きを計算し、配線遅延計算装置５４へ送出する。
【０００８】
配線遅延計算装置５４は、ゲート遅延計算装置５３が算出したゲート４２の出力電圧波形と、出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２の入力端子からゲート４３および４４の入力端子に至るまでの配線遅延を計算し、配線遅延データ５６を作成する。
【０００９】
図１２は、図１０のゲート遅延計算装置５３の構成をより詳細に示すブロック図である。ゲート遅延計算装置５３は、ソース抵抗の抵抗値Ｒs および固定遅延時間Ｔ0 を決定する際必要となるパラメータを格納するためのＲs ，Ｔ0 パラメータ格納ファイル５７と、Ｒs ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを使用してゲート遅延計算時に必要となるＲs およびＴ0 を算出するためのＲs ，Ｔ0 決定部５８と、Ｒs およびＴ0 を用いてゲート遅延を算出するためのゲート遅延決定部５９と、配線遅延計算装置５４が配線遅延を計算する際必要となる入力波形データ６３を算出するための入力波形決定部６０とを含む。入力波形傾き量６１は入力波形傾き計算装置５１が算出した値を、出力負荷モデル６２は出力負荷モデル計算装置５２が算出した値を示している。
【００１０】
図１３は、出力負荷モデル６２として一般に使用されているπ型ＲＣモデルの構成を示す図である。このπ型ＲＣモデルは、ゲートのソース抵抗７１と、ゲートの出力端子をπ型負荷に接続するためのスイッチ７２と、容量素子７４、７５および抵抗素子７３で構成されるπ型負荷とを含む。
【００１１】
以下、ゲート遅延計算装置５３の処理手順を図１３に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。
【００１２】
Ｒs ，Ｔ0 決定部５８は、Ｒs ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータと入力波形傾き量６１と出力負荷モデル６２とからソース抵抗７１の抵抗値Ｒs および固定遅延時間Ｔ0 を算出する。固定遅延時間Ｔ0 は、スイッチ７２をオフからオンにする時間を表わしており、入力波形傾き量６１によって大きく影響される。したがって、入力波形傾き量６１から固定遅延時間Ｔ0 が決定できるようにパラメータ化され、Ｒs ，Ｔ0 パラメータ格納ファイル５７に格納されている。また、抵抗値Ｒs は、入出力の状態によらない定数値としてもよいが、ゲート遅延の計算精度を上げるために、入力波形傾き量６１と出力負荷モデル６２とを考慮してパラメータ化することも可能である。この場合に出力負荷モデル６２が参照される。このように、Ｒs ，Ｔ0 決定部５８は、入力波形傾き量６１と出力負荷モデル６２とＲs ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを参照することによって、ソース抵抗の抵抗値Ｒs と固定遅延時間Ｔ0 の値を決定する。
【００１３】
なお、Ｒs ，Ｔ0 パラメータは、ゲートの種類や出力の立上がり／立下がりによって異なるので、ゲートの種類と出力の変化の向きごとにパラメータ化されている。また、ゲートの立上がりとは、図１３に示すπ型ＲＣモデルのソース抵抗７１の上側端子に電源が接続されている状態を意味し、立下がりとはソース抵抗７１の上側端子が接地されている状態を意味する。ゲート遅延決定部５９は、Ｒs ，Ｔ0 決定部５８で決定された抵抗値Ｒs および固定遅延時間Ｔ0 と、出力負荷モデル６２とを用いてゲート遅延を計算する。ゲート遅延は、図１３に示すπ型ＲＣモデルを解析して算出される。π型ＲＣモデルの抵抗素子７３の抵抗値Ｒと容量素子７４および７５の容量値Ｃ１およびＣ２とは、出力負荷モデル計算装置５２によって算出された出力負荷モデル６２から決定される。たとえば、図１１のゲート４２の出力負荷をモデル化する場合、配線４８〜５０の配線容量およびインピーダンスと、ゲート４３および４４の入力容量とから容量値Ｃ１およびＣ２と抵抗値Ｒとが決定される。π型ＲＣモデルを解析してゲートの出力波形ｖ（ｔ）を次式で算出する。Ｅは電源電圧とする。
【００１４】
【数１】
0003948536.tif 000002
【００１５】
（１）式において、出力波形ｖ（ｔ）が論理しきい値電圧となる時間を求めればゲート遅延データ５５が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。βの値は、通常０．５が用いられる。
【００１６】
【発明が解決しようとする課題】
上述したように、従来のゲート遅延計算装置５３はπ型ＲＣモデルを用いてゲート遅延を算出している。すなわち、スイッチ７２がオフの間（固定遅延時間Ｔ0 まで）、抵抗値Ｒs を無限大とし、スイッチ７２がオンの間（固定遅延時間Ｔ0 以降）、抵抗値Ｒs をＲs ，Ｔ0 決定部５８が決定した固定値Ｒs としていた。しかし、実際のゲートのソース抵抗の抵抗値Ｒs は、時間とともに変化する値である。
【００１７】
図１４は、ソース抵抗の抵抗値Ｒs と時間ｔとの関係を示す図である。グラフ８１は、従来のゲート遅延計算装置５３が使用するソース抵抗の抵抗値Ｒs と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝０．２０ｎｓまでは抵抗値Ｒs は無限大であり、固定遅延時間Ｔ0 ＝０．２０ｎｓ以降は一定の値となっている。また、グラフ８２は、実際のゲートのソース抵抗の抵抗値Ｒs と時間ｔとの関係を示している。グラフ８２からわかるように、実際のゲートのソース抵抗は、時間０ｎｓにおいて無限大でない所定値であり、時間とともに徐々に減少する値である。
【００１８】
図１５は、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。グラフ８３は、従来のゲート遅延計算装置５３が算出した出力電圧ｖ（ｔ）と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝０．２０ｎｓまでは出力電圧ｖ（ｔ）が０Ｖであり、固定遅延時間Ｔ0 ＝０．２０ｎｓ以降は（１）式に従う曲線となっている。また、グラフ８４は、実際のゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示している。グラフ８４からわかるように、実際のゲートの出力電圧ｖ（ｔ）は、時間０ｎｓにおいて所定の値であり、時間とともに徐々に増加する値である。
【００１９】
このように、実際のゲートの出力電圧の変化と、ゲート遅延計算装置５３が算出した出力電圧の変化との間に違いが生じるのは以下の理由によるものである。
【００２０】
（１）  ゲート遅延計算装置５３においては、π型ＲＣモデルの容量素子Ｃ１およびＣ２は、固定遅延時間Ｔ0 まで充電を行なわず、固定遅延時間Ｔ0 を過ぎたときに充電を開始する。しかし、実際のゲートにおいては、時間０ｎｓから充電が開始される。
【００２１】
（２）  固定遅延時間Ｔ0 は、実際のゲートのソース抵抗が十分に大きな値とみなせなくなる時間に設定されるため、ソース抵抗が一定値に近づくよりも早い時間が設定される。結果として、固定遅延時間Ｔ0 以降の抵抗値Ｒs は、実際のゲートのソース抵抗において近づく一定値よりも大きく設定されることになり、時間の経過とともにゲート遅延計算装置５３が算出する出力波形は実際のゲートの出力波形よりも下方にずれていく。その結果、ゲート遅延計算装置５３が算出した論理しきい値電圧となる時間が、実際のゲートにおける時間と異なったものとなる。
【００２２】
この問題を解決するために、ゲート遅延計算装置５３が算出する論理しきい値電圧となる時間が実際のゲートにおける時間と一致するようにＲs ，Ｔ0 をモデル化する等の工夫も考えられるが、ゲート遅延計算装置５３が算出した出力波形の形状は、実際のゲートの出力波形と著しく異なるため、配線遅延計算装置５４へ正確な出力波形を送出できないという問題点が残る。
【００２３】
また、論理しきい値を可変として遅延計算を行なうシステムには対応できないという問題点がある。
【００２４】
本発明は上記問題点を解決するためになされたものであり、請求項１に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算装置を提供することである。
【００２５】
請求項２〜４に記載の発明の目的は、実際のゲートの出力波形に近似した出力波形を算出可能なゲート遅延計算装置を提供することである。
【００２８】
【課題を解決するための手段】
請求項１に記載のゲート遅延計算装置は、入力波形傾き量と出力負荷モデルとからＲＣモデルのソース抵抗値と固定遅延時間とを決定するための決定手段と、入力波形傾き量から初期電位を決定できるように予め定められたパラメータからＲＣモデルの容量素子の固定遅延時間後における初期電位を決定するための初期電位決定手段と、ソース抵抗値、固定遅延時間、初期電位および出力負荷モデルに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含む。
【００２９】
ゲート遅延決定手段は、ＲＣモデルの容量素子の固定遅延時間後における初期電位を考慮してゲート遅延を算出するので、計算精度を向上することができる。
【００３０】
請求項２に記載のゲート遅延計算装置は、請求項１記載のゲート遅延計算装置であって、ゲート遅延計算装置はさらに、ソース抵抗値、固定遅延時間、初期電位および出力負荷モデルに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む。
【００３１】
入力波形決定手段は、ＲＣモデルの容量素子の初期電位を考慮して配線遅延計算装置への入力波形を決定するので、実際のゲートの出力波形に近似した波形を算出することが可能となる。
【００３２】
請求項３に記載のゲート遅延計算装置は、請求項１または２記載のゲート遅延計算装置であって、初期電位決定手段は、予め定められたパラメータと出力負荷モデルとから容量素子の初期電位を決定する。
【００３３】
請求項４に記載のゲート遅延計算装置は、請求項１〜３のいずれかに記載のゲート遅延計算装置であって、パラメータは容量素子に蓄えられる総電荷量である。
【００３６】
【発明の実施の形態】
図１は、本発明のゲート遅延計算装置の外観を示す図である。ゲート遅延計算装置は、コンピュータ本体１、グラフィックディスプレイ装置２、磁気テープ装置３、磁気テープ４、キーボード５、マウス６、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory ）装置７、ＣＤ−ＲＯＭ８、および通信モデム９を含む。後述するようにゲート遅延計算プログラムは、磁気テープ４またはＣＤ−ＲＯＭ８等の記録媒体によって供給される。ゲート遅延計算プログラムはコンピュータ本体１によって実行され、操作者はグラフィックディスプレイ装置２を見ながらキーボード５またはマウス６を操作することによってゲート遅延計算を行なう。また、ゲート遅延計算プログラムは他のコンピュータより通信回線を経由し、通信モデム９を介してコンピュータ本体１に供給されてもよい。
【００３７】
図２は、本発明のゲート遅延計算装置の構成を示すブロック図である。図１に示すコンピュータ本体１は、ＣＰＵ（Central Processing Unit ）１０、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random Access Memory）１２およびハードディスク１３を含む。ＣＰＵ１０は、グラフィックディスプレイ装置２、磁気テープ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行なう。磁気テープ４またはＣＤ−ＲＯＭ８に記録されたゲート遅延計算プログラムは、ＣＰＵ１０によって磁気テープ装置３またはＣＤ−ＲＯＭ装置７を介して一旦ハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜ゲート遅延計算プログラムをＲＡＭ１２にロードして実行することによってゲート遅延計算が行なわれる。以下、本発明の各実施の形態におけるゲート遅延計算装置について説明するが、図１に示すゲート遅延計算装置の外観および図２に示すゲート遅延計算装置の構成ブロック図は各実施の形態において共通である。
【００３８】
［実施の形態１］
図３は、本発明の実施の形態１におけるゲート遅延計算装置の構成を示すブロック図である。ゲート遅延計算装置は、ソース抵抗値Ｒs および固定遅延時間Ｔ0 を決定する際必要となるパラメータを格納するためのＲs ，Ｔ0 パラメータ格納ファイル２５と、Ｒs ，Ｔ0 パラメータ格納ファイル２５に格納されたパラメータを使用してゲート遅延計算時に必要となるＲs およびＴ0 を決定するためのＲs ，Ｔ0 決定部２１と、π型負荷モデル（図１３参照）の固定遅延時間Ｔ0 後の容量素子７４および７５の初期電位を決定するための初期電位決定部２２ａと、ソース抵抗値Ｒs 、固定遅延時間Ｔ0 、初期電位決定部２２ａが決定した初期電位および出力負荷モデル３１からゲート遅延を計算するためのゲート遅延決定部２３ａと、配線遅延計算装置が配線遅延を計算する際必要となる入力波形データ３３を算出するための入力波形決定部２４ａとを含む。入力波形傾き量３０は入力波形傾き計算装置が算出した値を、出力負荷モデル３１は出力負荷モデル計算装置が算出した値を示している。
【００３９】
以下、実施の形態１におけるゲート遅延計算装置の処理手順を図１３に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。
【００４０】
Ｒs ，Ｔ0 決定部２１は、Ｒs ，Ｔ0 パラメータ格納ファイル２５に格納されたパラメータと入力波形傾き量３０と出力負荷モデル３１とからソース抵抗７１の抵抗値Ｒs および固定遅延時間Ｔ0 を決定する。
【００４１】
初期電位決定部２２ａは、入力波形傾き量３０と初期電位パラメータ格納ファイル２６に格納されたパラメータとを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７４および７５の初期電位は入力波形傾き量３０に大きく依存するので、予め入力波形傾き量３０から初期電位を決定できるように初期電位をパラメータ化し、初期電位パラメータ格納ファイル２６に格納しておく。ここで、容量素子７４および７５の初期電位は同じ電位であるとしている。
【００４２】
ゲート遅延決定部２３ａは、Ｒs ，Ｔ0 決定部２１が決定したソース抵抗値Ｒs および固定遅延時間Ｔ0 と、初期電位決定部２２ａが決定した初期電位Ｖ0 と、出力負荷モデル３１とからゲート遅延を算出する。初期電位Ｖ0 を考慮した場合、出力波形ｖ（ｔ）は次式で算出される。Ｅは電源電圧とする。
【００４３】
【数２】
0003948536.tif 000003
【００４４】
ただし、ｒ１，ｒ２およびｚ０は、（１）式に示すものと同じとする。
（２）式において、出力波形ｖ（ｔ）が論理しきい値電圧となる時間を求めれば、ゲート遅延データ３２が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。
【００４５】
（２）式は、時間ｔが固定遅延時間Ｔ0 より大きい場合にのみ適用される。したがって、時間０ｎｓからＴ0 まではグラフが存在しないことになるが、この間は直線近似等によって補間を行なう。図４は、実施の形態１におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって求められたグラフ３４が、実際のゲートの出力波形のグラフ８３に近似していることがわかる。
【００４６】
また、入力波形決定部２４ａは、以上の処理によって求められた電圧波形を入力波形データ３３として配線遅延計算装置へ送出する。
【００４７】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、固定遅延時間Ｔ0 を実際のゲートのソース抵抗値Ｒs が一定値に近づく時間に設定し、固定遅延時間Ｔ0 より前の時間に発生する容量素子への充電を初期電位に設定するようにしたので、算出された出力波形が実際のゲートの出力波形に近似するという効果を奏する。したがって、ゲート遅延の計算精度が向上し、実際のゲートの出力波形に近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００４８】
［実施の形態２］
図５は、本発明の実施の形態２におけるゲート遅延計算装置の構成を示すブロック図である。実施の形態２におけるゲート遅延計算装置の構成は、図３に示す実施の形態１におけるゲート遅延計算装置の構成と同じであるが、初期電位決定部２２ａと初期電位決定部２２ｂとの機能のみが異なる。したがって、重複する部分の機能についての詳細な説明は繰返さない。
【００４９】
初期電位決定部２２ｂは、入力波形傾き量３０と初期電位パラメータ格納ファイル２６に格納されたパラメータと出力負荷モデル３１とを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７４および７５の初期電位は、ソース抵抗値Ｒs から供給される電流に依存し、その電流がπ型ＲＣモデルの抵抗値Ｒに依存する。実施の形態１では入力波形傾き量３０から初期電位を決定できるように初期電位をパラメータ化していたが、実施の形態２においては予め入力波形傾き量３０と出力負荷モデル３１とから初期電位を決定できるように初期電位をパラメータ化し、初期電位パラメータ格納ファイル２６に格納しておく。このように、入力波形傾き量３０と出力負荷モデル３１とから容量素子７４および７５の初期電位を決定するようにしたので、実施の形態１におけるゲート遅延計算装置よりも正確な初期電位を決定することができる。
【００５０】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態１において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００５１】
［実施の形態３］
図６は、本発明の実施の形態３におけるゲート遅延計算装置の構成を示すブロック図である。Ｒs ，Ｔ0 決定部２１およびＲs ，Ｔ0 パラメータ格納ファイル２５は、図３に示す実施の形態１におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。
【００５２】
初期電位決定部２２ｃは、入力波形傾き量３０とＣ１初期電位パラメータ格納ファイル２７およびＣ２初期電位パラメータ格納ファイル２８に格納されたパラメータと出力負荷モデル３１とを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７４の初期電位Ｖ１０と容量素子７５の初期電位Ｖ２０とは、π型ＲＣモデルの抵抗値Ｒに依存する。すなわち、抵抗値Ｒの値が小さい場合は容量素子７４と７５との初期電位はほぼ等しいが、抵抗値Ｒの値が大きくなるにつれてＶ２０の値はＶ１０の値より徐々に大きくなる。したがって、予め入力波形傾き量３０と出力負荷モデル３１とから、容量素子７４の初期電位Ｖ１０と容量素子７５の初期電位Ｖ２０とを決定できるように初期電位Ｖ１０とＶ２０とをパラメータ化し、それぞれをＣ１初期電位パラメータ格納ファイル２７およびＣ２初期電位パラメータ格納ファイル２８に格納しておく。
【００５３】
ゲート遅延決定部２３ｃは、Ｒs ，Ｔ0 決定部２１が決定したソース抵抗値Ｒs および固定遅延時間Ｔ0 と、初期電位決定部２２ｃが決定した初期電位Ｖ１０およびＶ２０と、出力負荷モデル３１とからゲート遅延を算出する。初期電位Ｖ１０およびＶ２０を考慮した場合、出力波形ｖ（ｔ）は次式で算出される。Ｅは電源電圧とする。
【００５４】
【数３】
0003948536.tif 000004
【００５５】
ただし、ｒ１，ｒ２およびｚ０は、（１）式に示すものと同じとする。
（３）式において、出力波形ｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。
【００５６】
また、入力波形決定部２４ｃは、実施の形態１において説明したのと同様に、時間０ｎｓからＴ0 までの電圧を補間した電圧波形を入力波形データ３３として配線遅延計算装置へ送出する。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態１におけるゲート遅延計算装置よりも正確な出力波形ｖ（ｔ）を算出することができる。
【００５７】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態１において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００５８】
［実施の形態４］
図７は、本発明の実施の形態４におけるゲート遅延計算装置の構成を示すブロック図である。Ｒs ，Ｔ0 決定部２１およびＲs ，Ｔ0 パラメータ格納ファイル２５は、図３に示す実施の形態１におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部２３ｃおよび入力波形決定部２４ｃは、図６に示す実施の形態３におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。
【００５９】
初期電位決定部２２ｄは、入力波形傾き量３０と総電荷パラメータ格納ファイル２９に格納されたパラメータと出力負荷モデル３１とを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７４の初期電位Ｖ１０と容量素子７５の初期電位Ｖ２０とは、π型ＲＣモデルの抵抗値Ｒに依存する。すなわち、抵抗値Ｒの値が小さい場合は容量素子７４と７５とに蓄えられる電荷量は容量値に比例するが、抵抗値Ｒの値が大きくなるにつれて容量素子７５に蓄えられる電荷量は徐々に大きくなり、容量素子７４に蓄えられる電荷量は徐々に小さくなる。したがって、予め入力波形傾き量３０から、容量素子７４および７５の総電荷量を決定できるように総電荷量を総電荷パラメータ格納ファイル２９に格納しておく。そして、初期電位決定部２２ｄは、決定した総電荷量と出力負荷モデル３１とから容量素子７４および７５のそれぞれに蓄えられる電荷量を決定する。蓄えられる電荷量が決定されれば、容量素子７４の初期電位Ｖ１０と容量素子７５の初期電位Ｖ２０とが求まるので、上述した（３）式によってｖ（ｔ）を算出することができる。
【００６０】
（３）式において、出力波形ｖ（ｔ）が論理しきい値電圧となる時間を求めれば、ゲート遅延データ３２が得られる。すなわちｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。
【００６１】
また、入力波形決定部２４ｃは、実施の形態１において説明したのと同様に、時間０ｎｓからＴ0 までの電圧を補間した電圧波形を入力波形データ３３として配線遅延計算装置へ送出する。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態１におけるゲート遅延計算装置よりも正確な出力波形ｖ（ｔ）を算出することができる。
【００６２】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態１において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００６３】
［実施の形態５］
図８は、本発明の実施の形態５におけるゲート遅延計算装置の構成を示すブロック図である。Ｒs ，Ｔ0 決定部２１およびＲs ，Ｔ0 パラメータ格納ファイル２５は、図３に示す実施の形態１におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部２３ｃおよび入力波形決定部２４ｃは、図６に示す実施の形態３におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。さらには、Ｃ２初期電位パラメータ格納ファイル２８および総電荷パラメータ格納ファイル２９は、それぞれ図６の実施の形態３におけるＣ２初期電位パラメータ格納ファイル２８および図７の実施の形態４における総電荷パラメータ格納ファイル２９の機能と同じであるので詳細な説明は繰返さない。
【００６４】
初期電位決定部２２ｅは、入力波形傾き量３０と総電荷パラメータ格納ファイル２９に格納されたパラメータとＣ２初期電位パラメータ格納ファイル２８に格納されたパラメータと出力負荷モデル３１とを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７５の初期電位Ｖ２０が決定すれば、容量素子７５に蓄えられる電荷量が決まるので、総電荷量から容量素子７５に蓄えられる電荷量を引けば容量素子７４に蓄えられる電荷量が求まり、容量素子７４の初期電位Ｖ１０を算出することができる。そして、上述した（３）式によってｖ（ｔ）を算出することができる。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態１におけるゲート遅延計算装置よりも正確な出力波形ｖ（ｔ）を算出することができる。
【００６５】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態１において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００６６】
また、本実施の形態においては総電荷パラメータに加えて容量素子７５の初期電位をパラメータ化したので、実施の形態４において必要である出力負荷モデル３１を解析して電荷量の近似解を求める処理が不要となる。
【００６７】
さらには、容量素子７４の初期電位のパラメータ化は、容量素子７５や総電荷量のパラメータ化よりも困難である。したがって、本実施の形態によれば、実施の形態４と比較してパラメータ化が容易となる。
【００６８】
［実施の形態６］
図９は、本発明の実施の形態６におけるゲート遅延計算装置の構成を示すブロック図である。Ｒs ，Ｔ0 決定部２１およびＲs ，Ｔ0 パラメータ格納ファイル２５は、図３に示す実施の形態１におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部２３ｃおよび入力波形決定部２４ｃは、図６に示す実施の形態３におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。さらには、Ｃ１初期電位パラメータ格納ファイル２７および総電荷パラメータ格納ファイル２９は、それぞれ図６の実施の形態３におけるＣ１初期電位パラメータ格納ファイル２７および図７の実施の形態４における総電荷パラメータ格納ファイル２９と同じ機能であるので詳細な説明は繰返さない。
【００６９】
初期電位決定部２２ｆは、入力波形傾き量３０と総電荷パラメータ格納ファイル２９に格納されたパラメータとＣ１初期電位パラメータ格納ファイル２７に格納されたパラメータと出力負荷モデル３１とを用いてπ型ＲＣモデルの容量素子７４および７５の初期電位を決定する。容量素子７４の初期電位Ｖ１０が決定すれば、容量素子７４に蓄えられる電荷量が決まるので、総電荷量から容量素子７４に蓄えられた電荷量を引けば容量素子７５に蓄えられる電荷量が求まり、容量素子７５の初期電位Ｖ２０を算出することができる。そして、上述した（３）式によってｖ（ｔ）を算出することができる。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態１におけるゲート遅延計算装置よりも正確な出力波形ｖ（ｔ）を算出することができる。
【００７０】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態１において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【００７１】
また、本実施の形態においては総電荷パラメータに加えて容量素子７４の初期電位をパラメータ化したので、実施の形態４において必要である出力負荷モデル３１を解析して電荷量の近似解を求める処理が不要となる。
【００７２】
実施の形態１〜６においては、出力負荷モデルがπ型負荷モデルの場合について説明したが、他の容量素子を含む出力負荷モデルであっても、各容量素子の初期電位を同様に決定することが可能である。
【００７３】
【発明の効果】
請求項１におけるゲート遅延計算装置によれば、固定遅延時間より前の時間に発生する容量素子への充電を初期電位によって設定できるようにしたので、ゲート遅延データの計算精度の向上が可能となった。
【００７４】
請求項２におけるゲート遅延計算装置によれば、固定遅延時間より前の時間に発生する容量素子への充電を初期電位によって設定できるようにしたので、実際のゲートの出力波形に近似した出力波形を算出することが可能となった。
【００７５】
請求項３におけるゲート遅延計算装置によれば、出力負荷モデルを考慮して容量素子の初期電位をパラメータ化したので、請求項１または２と比較してさらにゲート遅延データの計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を算出することが可能となった。
【００７６】
請求項４におけるゲート遅延計算装置によれば、容量素子に蓄えられる総電荷量をパラメータ化して容量素子の初期電位を決定できるようにしたので、請求項１または２と比較して、さらにゲート遅延データの計算精度が向上し、実際のゲート出力波形にさらに近似した出力波形を算出することが可能となった。
【図面の簡単な説明】
【図１】  本発明のゲート遅延計算装置の外観を示す図である。
【図２】  本発明のゲート遅延計算装置の構成を示すブロック図である。
【図３】  本発明の実施の形態１におけるゲート遅延計算装置の構成を示すブロック図である。
【図４】  実施の形態１におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。
【図５】  本発明の実施の形態２におけるゲート遅延計算装置の構成を示すブロック図である。
【図６】  本発明の実施の形態３におけるゲート遅延計算装置の構成を示すブロック図である。
【図７】  本発明の実施の形態４におけるゲート遅延計算装置の構成を示すブロック図である。
【図８】  本発明の実施の形態５におけるゲート遅延計算装置の構成を示すブロック図である。
【図９】  本発明の実施の形態６におけるゲート遅延計算装置の構成を示すブロック図である。
【図１０】  従来の遅延計算装置の構成を示すブロック図である。
【図１１】  遅延計算装置がゲート遅延データおよび配線遅延データを計算する回路の一例を示す模式図である。
【図１２】  従来のゲート遅延計算装置の構成をより詳細に示すブロック図である。
【図１３】  出力負荷モデルとして一般に使用されているπ型ＲＣモデルの構成を示す図である。
【図１４】  従来のゲート遅延計算装置における、ソース抵抗の抵抗値Ｒs と時間ｔとの関係を示す図である。
【図１５】  従来のゲート遅延計算装置における、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。
【符号の説明】
１  コンピュータ本体、２  グラフィックディスプレイ装置、３  磁気テープ装置、４  磁気テープ、５  キーボード、６  マウス、７  ＣＤ−ＲＯＭ装置、８  ＣＤ−ＲＯＭ、９  通信モデム、１０  ＣＰＵ、１１  ＲＯＭ、１２  ＲＡＭ、１３  ハードディスク装置、２１  Ｒs ，Ｔ0 決定部、２２ａ〜２２ｆ  初期電位決定部、２３ａ，２３ｃ  ゲート遅延決定部、２４ａ，２４ｃ  入力波形決定部、２５  Ｒs ，Ｔ0 パラメータ格納ファイル、２６  初期電位パラメータ格納ファイル、２７  Ｃ１初期電位パラメータ格納ファイル、２８  Ｃ２初期電位パラメータ格納ファイル、２９  総電荷パラメータ格納ファイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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