(57)【特許請求の範囲】
【請求項１】
複数の走査線と複数の信号線が交差する部分に対応して設けた画素を有し、
前記画素は画素電極と該画素電極を選択するスイッチング素子と前記画素電極と前記スイッチング素子の間に設けて前記画素電極に書き込むデータを記憶する記憶回路とを有し、
互いに逆相で変化する交番電圧を前記記憶回路に印加する一対の交番電圧電源線を備え、
前記記憶回路は前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１のトランジスタ対と、該第１のトランジスタ対に対して並列に、前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第２のトランジスタ対を有し、
前記第１のトランジスタ対の制御電極の共通接続点を前記第２のトランジスタ対の直列接続中間点に接続し、前記第２のトランジスタ対の制御電極の共通接続点を前記第１のトランジスタ対の直列接続中間点に接続してなり、
前記スイッチング素子の出力点は前記第１のトランジスタ対の直列接続中間点に接続され、
前記第２のトランジスタ対の直列接続中間点は前記画素電極に接続され、
前記第２のトランジスタ対の制御電極の共通接続点と前記第２のトランジスタ対の直列接続中間点との間に接続した容量を有することを特徴とする表示装置。
【請求項２】
前記第１のトランジスタ対の前記一対の交番電圧電源線の夫々の間に接続した抵抗素子を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素を１色の単位画素として複数の前記単位画素を１カラー画素としたことを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記１カラー画素を構成する各単位画素の画素電極を面積が異なる複数の電極で構成したことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記複数の電極が２ビット以上の階調表示に対応して前記スイッチング素子により選択されることを特徴とする請求項４に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス形表示装置に係り、特に高開口率で高精細な画素メモリ方式の多階調表示装置に関する。
【０００２】
【従来の技術】
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置として液晶パネルを用いた表示装置やエレクトロルミネッセンス（特に、有機ＥＬ）等を用いた様々な方式の表示装置が実用化または実用化のための研究がなされている。現在最も広く用いられているのが液晶表示装置であり、ここでは表示装置の典型例として所謂アクティブマトリクス型の液晶表示装置を例として説明する。
【０００３】
アクティブマトリクス型液晶表示装置として代表的な薄膜トランジスタ（ＴＦＴ）型は、画素毎に設けた薄膜トランジスタＴＦＴをスイッチング素子として画素電極に信号電圧（映像信号電圧：階調電圧）を印加するものであるため、画素間のクロストークがなく、高精細で多階調表示が可能である。
【０００４】
一方、この種の液晶表示装置を携帯型の情報端末など、電源にバッテリーを用いる電子装置に実装した場合、その表示に伴う消費電力の低減化が必要になる。そのために、液晶表示装置の各画素にメモリ機能を持たせようというアイデアが従来より多くの提案がなされている。
【０００５】
図１１は各画素に１ビットのスタティックラムを内蔵した低温ポリシリコン薄膜トランジスタ方式の液晶表示装置を構成する液晶パネルの構成例を説明する模式図である。液晶パネルは第１基板と第２基板の対向間隙に液晶を挟持して構成される。図中、参照符号ＰＮＬは液晶パネルであり、平面の大部分を占める画素部（表示領域）ＡＲの周辺に垂直走査回路ＧＤＲと水平走査回路ＤＤＲを第１基板に有する。画素部（画素アレー）ＡＲの各画素は１ビット（ｂｉｔ）の画像メモリ（スタティックラム：ＳＲＡＭ）を有する。この液晶パネルＰＮＬは、その水平走査回路ＤＤＲに４ｂｉｔ程度のデジタル−アナログ変換回路（ＤＡＣ）を内蔵しているが、必須ではない。
【０００６】
図１２は図１１における１ビットＳＲＡＭ画像メモリの概要を説明する回路図である。図中、ＧＬはゲート線（走査線）、ＤＬはドレイン線（信号線）、ＬＣは液晶、ＶＣＯＭはコモン電圧である。参照符号ＰＩＸは画素（単位画素）を示す。画素ＰＩＸは外部からの４ビット〜６ビットの階調アナログ電圧をそのまま液晶駆動用電極に供給する通常のサンプリング機能と、外部１ビットデータを一旦ＳＲＡＭに格納し、その１ビットデータに準じた交番電圧φｐ、φｎを液晶駆動用電極に出力する画像メモリ機能とを有する。
【０００７】
サンプリング機能と画像メモリ機能の動作選択は外部から制御される。なお、交番電圧φｐとφｎは液晶交番電圧周期に同期し互いに逆極性で交番する交流信号であり、φｎはφｐの反転波形で示される。この画素構成を採用することで、例えば携帯電話機の待ち受け時等にＳＲＡＭに格納されている１ビットデータを表示することでデータ書込み等の消費電力の低減が可能となる。
【０００８】
【発明が解決しようとする課題】
図１３は本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素の構成を説明する回路図である。第１基板において、多数のドレイン線ＤＬを構成するドレイン線ＤＬ１は画素に映像信号を供給する配線を構成し、選択信号線ＨＡＤＬ１とＶＡＤＬは映像信号を印加する画素を選択するための配線である。参照符号ＶＣＯＭは固定電圧であるコモン電圧で、所謂ＴＮ型液晶パネルでは第２基板側に有する。画素は、次に選択されて書き換えるまでの間印加された映像信号を保持する機能を持つ。なお、液晶ＬＣをエレクトロルミネッセンス素子に置き換えれば、エレクトロルミネッセンス形表示装置になる。
【０００９】
固定電圧ＶＣＯＭは固定電圧線ＶＣＯＭ−Ｌに印加される。固定電圧ＶＣＯＭは液晶ＬＣを挟む第２基板に形成した電極に接続されている。交番電圧ＰＢＰ（図１２におけるφｐに相当）とＰＢＮ（同φｎに相当）は、交番電圧線ＰＢＰ−ＬとＰＢＮ−Ｌに印加される。
【００１０】
画素への映像信号の書込みは、選択信号線ＨＡＤＬを構成する選択信号線ＨＡＤＬ１と選択信号線ＶＡＤＬに印加される各選択信号で２つのＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態となることにより行われる。
【００１１】
書き込まれた映像信号電位を入力ゲート（電圧ノードＮ８）電位とし、一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の各々のソースあるいはドレインとなる電極もしくは拡散領域が電気的に接続されて出力部（電圧ノードＮ９）を形成する第１のインバータを構成する。以下、電圧ノードを、単にノードと称する。
【００１２】
第１のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ９）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１で第２のインバータを構成する。
【００１３】
第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ８）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１で第３のインバータを構成する。
【００１４】
そして、第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の出力部（ノードＮ８）は、同時に第１のインバータの入力ゲート（ノードＮ８）と電気的に接続される。第１と第２のインバータを構成するｎ型電界効果トランジスタＮＬＴＦ１とＮＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ６）が前記一対の交番電圧線の一方（ＰＢＮ）に接続される。
【００１５】
さらに、第１と第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＦ１とＰＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ４）が前記第１および第２のインバータのｎ型電界効果トランジスタのインバータ出力でないソースとなる電極あるいはドレインもしくは拡散領域が接続された交番電圧線（ノードＮ６）と対をなす電圧の交番電圧線ＰＢＰに接続される。
【００１６】
第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のインバータ出力部（ノードＮ１０）でない各々のソースあるいはドレインとなる電極（ノードＮ６およびＮ１０）もしくは拡散領域の一方（ノードＮ６）は、前記交番電圧線のいずれか一方（ＰＢＮ）に接続され、他方は固定電圧線ＶＣＯＭに接続される。
【００１７】
１ビットＳＲＡＭで実現できる色数はＲ、Ｇ、Ｂ各色について２であり、合計で２×２×２＝８色であるが、カラー表示としては色数が少なすぎ、前記したような携帯電話機の待ち受け時等、ＳＲＡＭに格納された１ビットデータを表示することでデータの書込み電力の低減という利用方法に限定される。
【００１８】
図１４は図１３で説明した単位画素を組合せて面積階調画素の構成例の説明図である。この例では、各単位画素を構成する画素電極の面積を面積が異なるセルＣＬ−Ａ、セルＣＬ−Ｂ、セルＣＬ−Ｃの３種の組合せとしたものである。これらの面積が異なるセルを選択的に組み合わせて３ビット８階調表示を可能としている。これを各色（Ｒ，Ｇ，Ｂ）について構成しさらに多色表示を可能とした１カラー画素とすることができる。
【００１９】
しかし、前記図１３で説明した画素メモリ方式ではその配線数、トランジスタ数が多くなり回路規模が大きいため、消費電力低減には限界があると共に開口率の向上が難しい。また、図１４で説明した形式では、回路構成や画素電極の構成が複雑になり、製造コストを低減することが難しい。
【００２０】
本発明の目的は、回路構成を簡略化して多色化を可能とし、また画素電極を単純化して面積階調を実現した高開口率かつ多階調のカラー表示を可能とした表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、映像信号を保持するＣＭＯＳトランジスタ対を画素電極への出力回路に兼ねさせ、また画素電極に容量を接続してＳＲＡＭへの書込み状態を上記容量に蓄積された電荷を利用して制御する構成とした。本発明の代表的な構成を記述すれば次のとおりである。
（１）、複数の走査線と複数の信号線が交差する部分に対応して設けた画素を有し、
前記画素は画素電極と該画素電極を選択するスイッチング素子と前記画素電極と前記スイッチング素子の間に設けて前記画素電極に書き込むデータを記憶する記憶回路とで構成され、
前記記憶回路に互いに逆極性で変化する交流電圧を印加する一対の交番電圧電源線を備え、
前記記憶回路は前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１のトランジスタ対と、該第１のトランジスタ対に対して前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第２のトランジスタ対を有し、
前記第１のトランジスタ対の制御電極の共通接続点を前記第２のトランジスタ対の直列接続中間点に接続し、前記第２のトランジスタ対の制御電極の共通接続点を前記第１のトランジスタ対の直列接続中間点に接続してなり、
前記スイッチング素子の出力点は前記第１のトランジスタ対の接続点に接続され、
前記第２のトランジスタ対の直列接続中間点は前記画素電極に接続され、
前記第２のトランジスタ対の制御電極の共通接続点と直列接続中間点の間に接続した容量を有することを特徴とする。
【００２２】
（２）、（１）において、前記第１のトランジスタ対の前記一対の交番電圧電源線の夫々の間に接続した抵抗素子を有することを特徴とする。
【００２３】
（３）、（１）または（２）において、前記画素を１色の単位画素として複数の前記単位画素を１カラー画素としたことを特徴とする。
【００２４】
（４）、（３）において、前記１カラー画素を構成する各単位画素の画素電極を面積が異なる複数の電極で構成したことを特徴とする。
【００２５】
（５）、（４）において、前記複数の電極が２ビット以上の階調表示に対応して前記スイッチング素子により選択されることを特徴とする。
【００２６】
上記各構成により、配線数およびトランジスタ数が低減されると共に、開口率の低下が防止され、多階調かつ高精細の画像表示を得ることができる。
【００２７】
なお、本発明は上記の構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図１は本発明の表示装置としての液晶表示装置を構成する液晶パネルの回路構成の一実施例を説明する模式図である。図中、参照符号ＰＮＬは薄膜トランジスタパネルであり、平面の大部分を占める画素部（表示領域）ＡＲの周辺に垂直走査回路ＧＤＲと水平走査回路ＤＤＲを第１基板に有する。第２基板にはコモン電極を有する。映像信号線であるドレイン線ＤＬと走査線であるゲート線は説明の簡略化のため各一本のみ示してある。
【００２９】
ドレイン線ＤＬは、実際には画素数に応じて８本（２５６色）、１２本（４０９６色）等を有し、垂直走査回路ＧＤＲから延びるゲート線ＧＬに順次接続されている。ドレイン線ＤＬから供給される映像信号（データ信号）は水平走査回路ＤＤＲから延びるゲート線の選択に応じて画素ＰＸに書き込まれる。ここでの画素ＰＸは単位画素を示す。Ｒ，Ｇ，Ｂ３色カラー表示の場合は３つの単位画素で１カラー画素を構成する。
【００３０】
図２は図１における１ビット分の画像メモリの回路図である。基本的な動作は図１３と同様であるあるが、本実施例では、データ保持用のＣＭＯＳトランジスタ対が画素電極ＰＸへの出力回路を兼ねている。画像メモリ（記憶回路）は一対の電源線φｐ，φｎを橋絡して直列接続したＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２からなる第１のトランジスタ対と、該第１のトランジスタ対に対して前記一対の電源線φｐ，φｎを橋絡して直列接続したＮＭＯＳトランジスタＮＭ３とＰＭＯＳトランジスタＰＭ３の第２のトランジスタ対を有している。
【００３１】
一対の電源線φｐ，φｎには互いに逆極性で変化する交流電圧が供給される。メモリ回路の第１のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２の制御電極の共通接続点は第２のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ３とＰＭＯＳトランジスタＰＭ３の直列接続中間点（ノード）Ｎ２に接続されている。また、第２のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ３とＰＭＯＳトランジスタＰＭ３の制御電極の共通接続点は第１のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２の直列接続中間点（ノード）Ｎ１に接続されている。
【００３２】
参照符号ＮＭ１はスイッチング素子（トランジスタ）である。このスイッチング素子ＮＭ１はゲート線ＧＬで選択され、ドレイン線ＤＬから供給される映像信号（データ）を第１のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２のノードＮ１に接続されている。スイッチング素子ＮＭ１の出力点は第１のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２のノードＮ１に接続され、第２のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ３とＰＭＯＳトランジスタＰＭ３のノードＮ２は単位画素ＰＸの画素電極に接続されている。そして、第２のトランジスタ対を構成するＮＭＯＳトランジスタＮＭ３とＰＭＯＳトランジスタＰＭ３のノードＮ２と制御電極の共通接続点の間にブートストラップ容量ＣＢが挿入されている。なお、参照符号ＣＳは浮遊容量を示す。
【００３３】
図３は図２における各配線に印加される信号あるいは電圧で示す動作波形図である。図中、φｐ、φｎ、ＧＬ、ＤＬ、Ｎ１、Ｎ２は図３の同一参照符号で示した点に印加される信号あるいは電圧に対応する。φｐ、φｎは液晶駆動用交番電圧であり、互いに逆相で、所謂１フレーム周期でハイ（Ｈｉｇｈ）Ｈとロー（Ｌｏｗ）Ｌを繰り返す。
【００３４】
図３で、時刻ｔ０での画像メモリの状態、すなわちノードＮ１がローであったとする。図２の回路において、Ｎ１がローなのでｐ型の薄膜トランジスタであるトランジスタＰＭ３がオン状態にあるため、ノードＮ２はφｎに接続されている。したがって、時刻ｔ０におけるノードＮ２の電位状態はハイである。ノードＮ２がハイであるのでｎ型の薄膜トランジスタであるＮＭ２もオン状態にあり、ノードＮ１はφｐに接続しており、ノードＮ１のロー状態の再書込み状態にある。
【００３５】
時刻ｔ１で一対の交番電圧φｐ、φｎは、その電位状態を逆転する。ノードＮ２の電位変化がノードＮ１のそれより早くなるように設計されていれば、ノードＮ２はトランジスタＰＭ３を通してφｎと接続しているのでノードＮ２の電位はφｎの電位変動に従い、ハイ状態からロー状態に変化する。このノードＮ２の電位のハイ状態からロー状態への変化は、ブートストラップ容量ＣＢを通してノードＮ１に伝わり、ΔＶ＝（ＶHigh−ＶLow ）×（ＣＢ／（ＣＢ＋ＣＳ））だけ、瞬間的に（すなわち、ノードＮ１が再書込みされる迄）ノードＮ１の電圧が下がる。なお、ＣＳはＣＢ以外のノードＮ１の容量を示す。
【００３６】
このΔＶをトランジスタＰＭ３の閾値電圧Ｖth（ＰＭ３）より大きくなるように設計すれば（ΔＶの絶対値≧Ｖth（ＰＭ３）の絶対値）、トランジスタＰＭ３の閾値電圧の効果を無視して、ノードＮ２をφｎのロー電位と同じにすることができる。ノードＮ２のローへの変化に伴い、トランジスタＰＭ２がオフ状態になり、トランジスタＰＭ２はオン状態になる。これにより、ノードＮ１はトランジスタＰＭ２を通してφｎと接続され、ノードＮ１のロー状態の再書込み状態になる。
【００３７】
時刻ｔ２でゲート線ＧＬがハイ状態になってトランジスタＮＭ１がオン状態になると、そのときのドレイン線ＤＬのハイ状態のデータがノードＮ１に書き込まれることになる。ノードＮ２の電位変化がノードＮ１のそれより早くなるように設計されていれば、すなわちφｐ、φｎとノードＮ１の接続が弱く（高抵抗接続）設計されていれば、ゲート線ＧＬがハイ状態の期間はノードＮ１の状態をドレイン線ＤＬの状態で支配できるので、ノードＮ１の状態はハイとなる。
【００３８】
これにより、トランジスタＰＭ３はオン状態からオフ状態に、トランジスタＮＭ３はオフ状態からオン状態に変化し、ノードＮ２はφｐと接続され、φｐのハイ状態に変化する。これに伴い、トランジスタＰＭ２はオフ状態になりトランジスタＮＭ２はオン状態になるので、ノードＮ１はトランジスタＮＭ２を通してφｐに接続されることになる。これは、入力状態ハイの保持状態となる。
【００３９】
時刻ｔ３で一対の交番電圧φｐ、φｎは再度その電位状態を逆転する。ノードＮ２はトランジスタＮＭ３を通してφｐと接続しているので、ノードＮ２の電位はφｐの電位変動に従い、ハイ状態からロー状態に変化する。このノードＮ２の電位のハイ状態からロー状態への変化は、ブートストラップ容量ＣＢを通してノードＮ１に伝わり、ΔＶ＝（ＶHigh−ＶLow ）×（ＣＢ／（ＣＢ＋ＣＳ））だけ、瞬間的に（すなわち、ノードＮ１が再書込みされる迄）ノードＮ１の電圧が下がる。なお、ＣＳはＣＢ以外のノードＮ１の容量を示す。
【００４０】
トランジスタＮＭ３は放電モードにあるので、ハイ（φｐ）−ΔＶ≧Ｖth（ＮＭ３）が満たされれば、ノードＮ２をφｐのロー状態に引き落とすことが可能であるノードＮ２がロー状態に変化したのに伴い、トランジスタＮＭ２がオフ状態となりトランジスタＰＭ２がオン状態になる。ノードＮ１はトランジスタＰＭ２を通してφｎと接続されることになる。これは、入力状態がハイになる再書込み状態となり、メモリ状態を保持する。
【００４１】
時刻ｔ４で一対の交番電源φｐ、φｎは再度その電位状態を逆転する。ノードＮ２はトランジスタＮＭ３を通してφｐと接続しているので、ノードＮ２の電位はφｐの電位変動に従い、ロー状態からハイ状態に変化する。このノードＮ２の電位のロー状態からハイ状態への変化は、ブートストラップ容量ＣＢを通してノードＮ１に伝わり、ΔＶ＝（ＶHigh−ＶLow ）×（ＣＢ／（ＣＢ＋ＣＳ））だけ、瞬間的に（すなわち、ノードＮ１が再書込みされる迄）ノードＮ１の電圧が上がる。なお、ＣＳはＣＢ以外のノードＮ１の容量を示す。
【００４２】
このΔＶをトランジスタＰＭ３の閾値電圧Ｖth（ＰＭ３）より大きくなるように設計すれば（ΔＶの絶対値≧Ｖth（ＰＭ３）の絶対値）、トランジスタＰＭ３の閾値電圧の効果を無視して、ノードＮ２をφｐのハイ電位と同じにすることができる。ノードＮ２のハイへの変化に伴い、トランジスタＰＭ２がオフ状態になり、トランジスタＰＭ２はオン状態になる。これにより、ノードＮ１はトランジスタＰＭ２がオフ状態になり、トランジスタＮＭ２がオン状態になる。これにより、ノードＮ１はトランジスタＮＭ２を通してφｐと接続され、ノードＮ１のハイ状態の再書込み状態になる。
【００４３】
時刻ｔ５では時刻ｔ３と同じことが起こる。時刻ｔ６ではゲート線の印加電圧がハイ状態になり、トランジスタＮＭ１がオン状態になると、そのときのドレイン線の状態ローがノードＮ１に書き込まれることになる。前記した時刻ｔ３と同様に、今度はノードＮ１がロー状態になり、トランジスタＰＭ３がオン状態になるため、ノードＮ２はφｎと接続する。そのときのφｎの状態ハイにより、トランジスタＮＭ３がオン状態になり、メモリ保持設定がロー保持設定に変わる。以下、上記の時刻ｔ０ないしｔ６の動作およびその組合せ動作を繰り返す。
【００４４】
上記の説明から、ノードＮ１は入力状態を保持する様に交番電源線と断続を繰り返し、ノードＮ２はノードＮ１の状態に従ってφｐかφｎと接続されることが分かる。ここで、ノードＮ２を液晶駆動電極（画素電極）の一方に接続し、他方の駆動電極（コモン電極）をφｎに接続すると、ノードＮ１がハイ状態の時はハイ−ローの交番電圧を液晶ＬＣに印加することができ、ノードＮ１ロー状態の時は液晶ＬＣへの印加電圧を０とするように動作することが分かる。
【００４５】
上記した時刻ｔ１での動作で説明したように、ノードＮ２の電位変化がノードＮ１のそれより早くなるように設計することが本実施例の回路構成における重要な要件である。これを実現するための手法は多々あるが、その一例を次に説明する。
【００４６】
図４は図２に示した画像メモリの回路においてノードＮ２の電位変化がノードＮ１のそれより早くなるようにする構成例の回路図である。この回路において、第１のトランジスタ対を構成するトランジスタＮＭ２とφｐの交番電源線の間、およびトランジスタＰＭ２とφｎの交番電源線の間にそれぞれ抵抗Ｒ１、Ｒ２を挿入している。
【００４７】
ノードＮ１へのフィードバック回路要素であるトランジスタＮＭ２、ＰＭ２はノードＮ１のリーク等によるデータ電位変動を補償することが目的であるため、交番電源線φｐとφｎへの接続は時定数の大きい状態、すなわち高抵抗接続でよい。したがって、上記の要件を実現するためには単純に図４に示したような抵抗Ｒ１、Ｒ２を第１のトランジスタ対と直列に接続すればよい。この抵抗は、本回路を製造する際に用いる露光マスクの開口パターン（交番電源線φｐ、φｎとトランジスタＮＭ２、ＰＭ２の接続パターンの形成パターン）を制御することで容易に形成できる。また、抵抗に代えてトランジスタＮＭ２、ＰＭ２のオン抵抗を大きくすることで代用することも可能であり、ダイオードでもよい。
【００４８】
次に、本発明の単位画素を用いた多色化画素のレイアウトについて説明する。図５はカラー表示の階調をＲが３ビット、Ｇが３ビット、Ｂが２ビットのデータとして２５６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。図中、参照符号ＣＸはカラー１画素、Ｒ１，Ｒ２，Ｒ３およびＧ１，Ｇ２，Ｇ３は３ビットデータのそれぞれに対応して面積階調で制御される赤（Ｒ）と緑（Ｇ）の分割単位画素電極、Ｂ１，Ｂ２は２ビットデータのそれぞれに対応して面積階調で制御される青（Ｂ）の分割単位画素電極を示す。分割単位画素電極Ｒ１，Ｒ２，Ｒ３でＲの単位画素を、分割単位画素電極Ｇ１，Ｇ２，Ｇ３でＧの単位画素を、そして分割単位画素電極Ｂ１，Ｂ２でＢの単位画素を構成する。分割単位画素電極は前記した液晶駆動電極である。
【００４９】
ＲおよびＧの単位画素はゲート線ＧＬと３ビットデータを供給する３本のドレイン線ＤＬ（Ｒ１），（Ｒ２），（Ｒ３）およびＤＬ（Ｇ１），（Ｇ２），（Ｇ３）にそれぞれ接続したスイッチング素子ＮＭ１で選択される。各単位画素には各スイッチング素子ＮＭ１で制御されるビット数に対応した数の画像メモリＳＲＡＭを持ち、画像メモリＳＲＡＭの出力は、図５に示したように、分割単位画素電極にコンタクトホールＣＴＨで電気的に接続されている。
【００５０】
Ｒ、Ｇ、Ｂの各単位画素はゲート線ＧＬの延在方向のサイズが同じで、Ｒ、Ｇの各単位画素はドレイン線ＤＬの延在方向に「３」、「６」、「１２」の比率で分割単位画素に分割され、Ｂの単位画素は「７」、「１４」の比率で分割単位画素に分割されている。この分割によって２５６色の面積階調を実現している。
【００５１】
図５に示したレイアウトのカラー画素により、Ｒ：３ビット、Ｇ：３ビット、Ｂ：２ビットの計８ビットデータで２５６色のカラー表示を実現でき、変化の無い表示データはメモリに格納されたデータを表示することでフレーム毎のデータ転送を必要としないことで消費電力を低減できる。
【００５２】
図６はカラー表示の階調をＲ、Ｇ，Ｂが各８ビットのデータとして４０９６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。図中、前記各図と同一の参照符号は同一機能部分に対応する。図６では画像メモリＳＲＡＭやスイッチング素子、ドレイン線、ゲート線等は図示を省略してある。
【００５３】
そして、分割単位画素Ｒ１〜Ｒ４、Ｇ１〜Ｇ４、Ｂ１〜Ｂ４は、図中に▲１▼，▲２▼，▲４▼，▲８▼で示したように、各ビットデータに対応してオン／オフされるスイッチング素子で制御される。このレイアウトにより４０９６色のカラー表示を実現でき、変化の無い表示データはメモリに格納されたデータを表示することでフレーム毎のデータ転送を必要としないことで消費電力を低減できる。
【００５４】
上記したように、画素自体にデータの保持機能（メモリ機能）を持たせたことで毎フレーム毎にデータを送り込む必要がなくなり、変化した部分のデータのみを書き換えればよい。また、画素毎にメモリ機能を有することで表示領域の画素をランダムに読み出して表示を行うことが可能となる。ランダムアクセス表示を行う場合、次に説明するようなランダムアクセス回路を設ければよい。
【００５５】
図７は本発明の表示装置としての液晶表示装置を構成する液晶パネルの回路構成の他の実施例を説明する模式図である。また、図８は図７における１ビット分の画像メモリの回路図である。図７および図８中、図１および図２と同一の参照符号は同一機能部分に対応し、ＲＡＸは水平ランダムアクセス回路、ＲＡＹは垂直ランダムアクセス回路、ＮＭ１１は水平選択用トランジスタである。この実施例は図１に示した水平走査回路ＤＤＲと垂直走査回路ＧＤＲのそれぞれに水平ランダムアクセス回路ＲＡＸ、垂直ランダムアクセス回路ＲＡＹを追加し、かつスイッチング素子ＮＭ１の出力点に水平選択用トランジスタＮＭ１１を追加したものである。
【００５６】
この構成により、図１で説明した通常の順次走査による表示モードとランダムアクセスによる表示モードの双方を実現できる。また、この実施例では水平走査回路ＤＤＲと垂直走査回路ＧＤＲのそれぞれに水平ランダムアクセス回路ＲＡＸ、垂直ランダムアクセス回路ＲＡＹを追加してあるが、水平走査回路ＤＤＲと垂直走査回路ＧＤＲに代えて水平ランダムアクセス回路ＲＡＸと垂直ランダムアクセス回路ＲＡＹのみとすることもできることは言うまでもない。
【００５７】
図９は本発明による画素メモリの表示パネル上の具体的な配置例の説明図であり、図７および図８で説明したランダムアクセス表示モードを可能とした水平選択用トランジスタＮＭ１１を有し、図５で説明した３ビットメモリを例としたものである。図中の参照符号は前記実施例における同一参照符号を付したものと同一機能部分を示す。図９の横方向はゲート線の延在方向、縦方向はドレイン線の延在方向である。表示パネル上に形成される各トランジスタＮＭ１、ＮＭ１１、ＮＭ２、ＮＭ３、ＰＭ２、ＰＭ３、およびブートストラップ容量ＣＢの配置を示している。
【００５８】
図１０は本発明による表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。この携帯型情報端末（ＰＤＡ）はホストコンピュータＨＯＳＴやバッテリーＢＡＴを収納し、表面にキーボードＫＢを備えた本体部ＭＢと、表示装置に液晶表示装置ＬＣＤを用いバックライト用のインバータＩＮＶを実装した表示部ＤＰで構成されている。本体部ＭＢには接続ケーブルＬ２を介して携帯電話機ＰＴＰが接続できるようになっており、遠隔地との間で通信が可能となっている。
【００５９】
表示部ＤＰの液晶表示装置ＬＣＤとホストコンピュータＨＯＳＴとの間はインターフェースケーブルＬ１で接続されている。液晶表示装置ＬＣＤは画像記憶機能を有するので、ホストコンピュータＨＯＳＴが表示装置ＬＣＤに送るデータは、前回の表示フレームと異なる部分だけで良く、表示に変化がない時は、データを送る必要がないので、ホストコンピュータＨＯＳＴの負担が極めて軽くなる。従って、本発明の表示装置を用いた情報処理装置は低消費電力で、また小型化が容易であり、かつ高速化、多機能化が可能である。
【００６０】
なお、この携帯型情報端末の表示部ＤＰの一部にはペンホルダＰＮＨが設けてあり、ここに入力ペンＰＮが収納される。液晶表示装置は、キーボードＫＢを使用した情報の入力と入力ペンＰＮでタッチパネルの表面を押圧操作したり、なぞり、あるいは記入で種々の情報を入力し、あるいは液晶表示素子ＰＮＬに表示された情報の選択、処理機能の選択、その他の各種操作を可能としてある。
【００６１】
なお、この種の携帯型情報端末（ＰＤＡ）の形状や構造は図示したものに限るものではなく、この他に多様な形状、構造および機能を具備したものが考えられる。また、図１０の携帯電話機ＰＴＰの表示部に使われる表示装置ＬＣＤ２に本発明の表示装置を用いることにより、表示素子ＬＣＤ２に送る表示データの情報量を少なく出来るので、電波や通信回線で送る画像データを少なくすることが出来、携帯電話機の表示部分に多階調かつ高精細の文字や図形、写真表示、さらには動画表示を行うことが出来る。
【００６２】
さらに、本発明の表示装置は、図１０で説明した携帯型情報端末や携帯電話機のみならず、ディスクトップ型パソコン、ノート型パソコン、投射型液晶表示装置、その他の情報端末のモニター機器に用いることができることは言うまでもない。
【００６３】
そして、本発明の表示装置は、液晶表示装置に限るものではなく、有機ＥＬ表示装置やプラズマディスプレイ等のように、マトリックス形の表示装置であればどのようなものにも応用出来る。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、回路構成の簡略化と多色化が容易で、また画素電極を単純化して面積階調を実現した高開口率かつ少ない配線数で多階調のカラー表示を実現した表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の表示装置としての液晶表示装置を構成する液晶パネルの回路構成の一実施例を説明する模式図である。
【図２】図１における１ビット分の画像メモリの回路図である。
【図３】図２における各配線に印加される信号あるいは電圧で示す動作波形図である。
【図４】図２に示した画像メモリの回路においてノードＮ２の電位変化がノードＮ１のそれより早くなるようにする構成例の回路図である。
【図５】図５はカラー表示の階調をＲが３ビット、Ｇが３ビット、Ｂが２ビットのデータとして２５６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。
【図６】カラー表示の階調をＲ、Ｇ，Ｂが各８ビットのデータとして４０９６色表示とした場合のカラー１画素の表示領域におけるレイアウトの一例を説明する平面図である。
【図７】本発明の表示装置としての液晶表示装置を構成する液晶パネルの回路構成の他の実施例を説明する模式図である。
【図８】図７における１ビット分の画像メモリの回路図である。
【図９】本発明による画素メモリの表示パネル上の具体的な配置例の説明図である。
【図１０】本発明による表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。
【図１１】各画素に１ビットのスタティックラムを内蔵した低温ポリシリコン薄膜トランジスタ方式の液晶表示装置を構成する液晶パネルの構成例を説明する模式図である。
【図１２】図１１における１ビットＳＲＡＭ画像メモリの概要を説明する回路図である。
【図１３】本出願人の既提案にかかる画像メモリ回路を有する液晶表示装置の１画素の構成を説明する回路図である。
【図１４】図１３で説明した単位画素を組合せて面積階調画素の構成例の説明図である。
【符号の説明】
ＰＸ・・・・単位画素（画素電極）、ＣＸ・・・・カラー画素、ＤＬ・・・・データ線（ドレイン線、映像信号線）、ＶＣＯＭ・・・・コモン電、ＰＮＬ・・・・薄膜トランジスタパネル（第１基板）、ＡＲ・・・・画素部（表示領域）、ＧＤＲ・・・・垂直走査回路、ＤＤＲ・・・・水平走査回路、ＲＡＸ・・・・水平ランダムアクセス回路、ＲＡＹ・・・・垂直ランダムアクセス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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