(57)【特許請求の範囲】
【請求項１】
差動の入力信号を受け取る容量ネットワーク部と、該容量ネットワーク部の出力を受け取るコンパレータ部とを具備するレシーバ回路であって、
前記容量ネットワーク部は、電荷を蓄積する容量手段、および、該容量手段に対する前記入力信号の供給を制御するスイッチ手段を備え、
前記コンパレータ部は、前記容量ネットワーク部の出力を増幅するインバータ、および、該インバータの出力を受け取り前記コモンモード電圧を略一定の値に保つコモンモードフィードバック回路を備えていることを特徴とするレシーバ回路。
【請求項２】
請求項１に記載のレシーバ回路において、前記容量ネットワーク部は、前記差動の入力信号における低周波数領域のコモンモード電圧を低減し、且つ、前記コンパレータ部は、該差動の入力信号における高周波数領域のコモンモード電圧を低減することを特徴とするレシーバ回路。
【請求項３】
請求項１に記載のレシーバ回路において、前記容量ネットワーク部は、部分応答検出回路を構成するようになっていることを特徴とするレシーバ回路。
【請求項４】
請求項１に記載のレシーバ回路において、該レシーバ回路は、さらに、前記コンパレータ部の入力に設けられたプリチャージ手段を備えていることを特徴とするレシーバ回路。
【請求項５】
請求項４に記載のレシーバ回路において、前記プリチャージ手段は、前記コンパレータ部の入力に対して所定の電源電圧を印加してプリチャージを行うようになっていることを特徴とするレシーバ回路。
【請求項６】
請求項４に記載のレシーバ回路において、前記プリチャージ手段は、前記コンパレータ部の入力に設けられたインバータの出力を入力にフィードバックしてプリチャージを行うようになっていることを特徴とするレシーバ回路。
【請求項７】
請求項１に記載のレシーバ回路において、前記コンパレータ部に設けられたインバータは、定電流負荷のインバータであることを特徴とするレシーバ回路。
【請求項８】
請求項１に記載のレシーバ回路において、前記コンパレータ部に設けられたインバータは、ＣＭＯＳインバータであることを特徴とするレシーバ回路。
【請求項９】
請求項１に記載のレシーバ回路において、前記コモンモードフィードバック回路は、２組の入力トランジスタ対を有する差動増幅器を含む検出部、および、カレントミラー接続されたフィードバック部を備えていることを特徴とするレシーバ回路。
【請求項１０】
請求項１に記載のレシーバ回路において、前記コモンモードフィードバック回路は、一対の信号線のそれぞれを増幅する２つのＣＭＯＳインバータの出力を互いに結合してコモンモード電圧を検出する検出部を備えていることを特徴とするレシーバ回路。
【請求項１１】
請求項１に記載のレシーバ回路において、前記コンパレータ部に使用する増幅段は、全てＣＭＯＳインバータにより構成されていることを特徴とするレシーバ回路。
【請求項１２】
請求項１に記載のレシーバ回路において、前記コンパレータ部は、さらに、該コンパレータ部の出力信号の振幅を所定のレベル範囲以下に抑えるためのクランプ回路を備えていることを特徴とするレシーバ回路。
【請求項１３】
請求項１２に記載のレシーバ回路において、前記所定のレベル範囲は、電源電圧の範囲であることを特徴とするレシーバ回路。
【請求項１４】
請求項１に記載のレシーバ回路において、前記コンパレータ部は、前記コモンモードフィードバック回路の差動モードに対する増幅度を変化させる手段を備え、前記容量ネットワーク部から供給された信号を増幅後に差動モードの増幅度を大きくしてラッチ回路として動作させるようにしたことを特徴とするレシーバ回路。
【請求項１５】
差動ドライバ回路と、該差動ドライバ回路に接続され当該差動ドライバ回路からの差動信号を伝送するケーブルと、該ケーブルに接続され該差動信号を検出するレシーバ回路とを備えた信号伝送システムであって、前記レシーバ回路は、請求項１〜１４のいずれか１項に記載のレシーバ回路であることを特徴とする信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はレシーバ回路および信号伝送システムに関し、特に、高速の信号伝送を可能とするレシーバ回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、より一層の高精度で高速の信号伝送が可能なレシーバ回路および信号伝送システムの提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示す図である。図１において、参照符号１０１は差動ドライバ、１０２はケーブル、１０３は差動レシーバ（レシーバ回路）、そして、１０４は終端抵抗を示している。
図１に示されるように、例えば、ボード間や匡体間（例えば、サーバと主記憶装置との間）の高速信号伝送では一般に差動の信号伝送が行われている。ここで、例えば、差動ドライバ１０１は信号の送信側であるサーバ（主記憶装置）に設けられ、また、レシーバ回路１０３は信号の受信側である主記憶装置（サーバ）に設けられている。また、レシーバ回路１０３の入力側（差動入力）には、終端電圧Ｖttに繋がれた終端抵抗１０４が設けられている。なお、差動信号（相補信号）による信号伝送は、ボード間や匡体間だけでなく、例えば、信号振幅が小さい場合等にはチップ内の素子や回路ブロック間等においても利用される。
【０００３】
【発明が解決しようとする課題】
ところで、図１に示すような従来の信号伝送システムにおいて、差動ドライバ１０１は、比較的に高速化が容易であるのに対して、レシーバ回路１０３を高速化するのは難しい面がある。そのため、例えば、サーバと主記憶装置との筐体間で信号伝送を行う場合には、レシーバ回路１０３の特性がそのままシステムの性能を決めてしまうことにもなっている。
【０００４】
具体的に、図１の信号伝送システムにおいて、送信側の差動ドライバ１０１からケーブルを介して伝送された差動信号は、受信側のレシーバ回路１０３に設けられた差動増幅器により差動増幅されるようになっている。そして、従来の信号伝送システムにおける高速動作の妨げとなっている要因としては、ケーブル１０２における信号の高周波成分の減衰やレシーバ回路１０３の差動増幅器の周波数帯域の制限等がある。すなわち、信号の伝送速度が数百メガ〜数ギガＢＰＳ（Bit/sec)といった高速になると、通常の差動増幅器では十分な高速動作を行うことが困難になって来た。
【０００５】
さらに、従来のレシーバ回路１０３は、要求される高速動作条件下において、コモンモード電圧（差動信号を伝える２つの信号線の電圧の平均値）を有効に除去して高精度の信号伝送（信号検出）を十分に行うものとはいえなかった。なお、従来、コモンモード電圧を除去するためにトランスを使用することがあったがこのようなトランスの使用は費用および占有容積等の面でも好ましいものではなかった。
【０００６】
本発明は、上述した従来の信号伝送技術に鑑み、高精度で高速の信号伝送が可能なレシーバ回路および信号伝送システムの提供を目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の形態によれば、差動の入力信号を受け取る容量ネットワーク部と、該容量ネットワーク部の出力を受け取るコンパレータ部とを具備するレシーバ回路であって、前記容量ネットワーク部は、電荷を蓄積する容量手段、および、該容量手段に対する前記入力信号の供給を制御するスイッチ手段を備え、前記コンパレータ部は、前記容量ネットワーク部の出力を増幅するインバータ、および、該インバータの出力を受け取り前記コモンモード電圧を略一定の値に保つコモンモードフィードバック回路を備えていることを特徴とするレシーバ回路が提供される。
【０００８】
本発明の第２の形態によれば、差動ドライバ回路と、該差動ドライバ回路に接続され当該差動ドライバ回路からの差動信号を伝送するケーブルと、該ケーブルに接続され該差動信号を検出するレシーバ回路とを備えた信号伝送システムであって、前記レシーバ回路は、差動の入力信号を受け取る容量ネットワーク部と、該容量ネットワーク部の出力を受け取るコンパレータ部とを具備し、前記容量ネットワーク部は、電荷を蓄積する容量手段、および、該容量手段に対する前記入力信号の供給を制御するスイッチ手段を備え、前記コンパレータ部は、前記容量ネットワーク部の出力を増幅するインバータ、および、該インバータの出力を受け取り前記コモンモード電圧を略一定の値に保つコモンモードフィードバック回路を備えていることを特徴とする信号伝送システムが提供される。
【０００９】
本発明によれば、容量ネットワーク部は、電荷を蓄積する容量手段、および、該容量手段に対する入力信号の供給を制御するスイッチ手段を備え、また、コンパレータ部は、容量ネットワーク部の出力を増幅するインバータ、および、該インバータの出力を受け取りコモンモード電圧を略一定の値に保つコモンモードフィードバック回路を備えている。これにより、高精度で高速の信号伝送が可能なレシーバ回路および信号伝送システムを提供することが可能となる。
【００１０】
図２は本発明に係るレシーバ回路の原理構成を示す図である。図２において、参照符号１は容量ネットワーク部、また、２はコンパレータ部を示している。
容量ネットワーク部１は、スイッチ１１〜１６および容量１７，１８で構成されている。そして、レシーバ回路の一方の入力Ｖ+ は、直列に設けられたスイッチ１１および容量１７を介してコンパレータ部２の一方の入力（インバータ２１の入力）に接続され、同様に、他方の入力Ｖ- は、直列に設けられたスイッチ１４および容量１８を介してコンパレータ部２の他方の入力（インバータ２２の入力）に接続されている。
【００１１】
スイッチ１１と容量１７との接続ノード、および、スイッチ１４と容量１８との接続ノードには、それぞれスイッチ１２および１３を介して第１の参照電圧Ｖref が印加されるようになっている。さらに、容量１７とインバータ２１との接続ノード、および、容量１８とインバータ２２との接続ノードには、それぞれスイッチ１５および１６を介して第２の参照電圧Ｖref'が印加されるようになっている。そして、この容量ネットワーク部１により差動信号に含まれるコモンモード電圧をある程度除去するようになっている。なお、コモンモード電圧とは、差動信号を伝える２つの信号線の電圧の平均値に対応する。
【００１２】
コンパレータ部２は、２つのインバータ２１，２２、および、コモンモードフィードバック回路３により構成され、供給された容量ネットワーク部１の出力を高速および高帯域で増幅すると共に、フィードバックによりコモンモード電圧をさらに除去するようになっている。
図３は図２に示すレシーバ回路によるコモンモード電圧の除去を説明するための図であり、縦軸はコモンモード電圧除去比（ＣＭＲＲ：Common Mode voltage Rejection Ratio)であり、横軸は周波数（log ｆ）である。
【００１３】
図３に示されるように、周波数が低い領域（例えば、直流領域〜数キロＨz 程度）Ａ１では、レシーバ回路の容量ネットワーク部１によりコモンモード電圧が除去され、また、周波数が高い領域（例えば、数キロＨz 以上）Ａ２では、レシーバ回路のコンパレータ部２によりコモンモード電圧がさらに除去されるようになっている。
【００１４】
すなわち、容量ネットワーク部１では、信号電圧の蓄積とコンパレータ部２の入力端子のプリチャージ、および、信号のコンパレータ部２への入力を交互に繰り返すことにより、差動信号に含まれるコモンモード電圧がある程度除去される。ここで、図３から明らかなように、容量ネットワーク部１により除去されるコモンモード電圧は周波数が低い程大きく、また、コモンモード電圧の直流成分に関しては、容量ネットワーク部１により十分に除去される。
【００１５】
コンパレータ部２では、ある程コモンモード電圧が除去された信号が増幅されるが、この増幅は通常の差動増幅器ではなく２つのインバータ２１，２２を用いた高速・高帯域の増幅となっている。さらに、インバータ２１，２２の出力に含まれるコモンモード電圧は、コモンモード電圧が一定となるようにフィードバックを行うコモンモードフィードバック回路３により除去されることになる。
【００１６】
このように、本発明のレシーバ回路は、通常の差動増幅器ではなくインバータ回路を増幅回路として用いることができるため、低電圧動作および高速動作を行うことができる。そして、本発明によれば、高精度で高速の信号伝送が可能なレシーバ回路および信号伝送システムの提供が可能になる。
【００１７】
【発明の実施の形態】
以下、本発明に係るレシーバ回路および信号伝送システムの実施例を図面を参照して詳述する。
図４は本発明に係るレシーバ回路の第１実施例を示す回路図である。図４において、参照符号１は容量ネットワーク部、２はコンパレータ部、そして、コモンモードフィードバック回路３を示している。
【００１８】
容量ネットワーク部１は、前述した図２と同様に、スイッチ１１〜１６および容量１７，１８で構成されている。そして、レシーバ回路の一方の入力Ｖ+ は、直列に設けられたスイッチ１１および容量１７を介してコンパレータ部２の一方の入力（インバータ２１の入力）に接続され、同様に、他方の入力Ｖ- は、直列に設けられたスイッチ１４および容量１８を介してコンパレータ部２の他方の入力（インバータ２２の入力）に接続されている。
【００１９】
スイッチ１１と容量１７との接続ノード、および、スイッチ１４と容量１８との接続ノードには、それぞれスイッチ１２および１３を介して第１の参照電圧Ｖref0が印加されるようになっている。さらに、容量１７とインバータ２１との接続ノード、および、容量１８とインバータ２２との接続ノードには、それぞれスイッチ１５および１６を介して第２の参照電圧Ｖref'が印加されるようになっている。そして、この容量ネットワーク部１により差動信号に含まれるコモンモード電圧（差動信号を伝える２つの信号線の電圧の平均値）をある程度除去するようになっている（図３の領域Ａ１参照）。
【００２０】
ここで、第１の参照電圧Ｖref0は、レシーバ回路に繋がるインターフェース回路（例えば、筐体間を結ぶインターフェース回路）の規格等により決められるもので、例えば、インターフェース回路の信号振幅の中間の電圧として規定される。一方、第２の参照電圧Ｖref'は、レシーバ回路の内部回路に適した電圧とされ、例えば、後段のコンパレータ部２のインバータ２１および２２の動作が最適となるような電圧（バイアス電圧）として規定される。
【００２１】
容量ネットワーク部１では、第１のフェーズにおいて、スイッチ１１および１４をオフ状態でスイッチ１２および１３をオン状態にすると共に、スイッチ１５および１６をオン状態にして容量１７および１８の蓄積、並びに、コンパレータ部２の入力端子のプリチャージを行う。すなわち、後段のコンパレータ部２のインバータ２１および２２に対してその動作が最適となるようなバイアス電圧を印加する。さらに、第２のフェーズにおいて、スイッチ１１および１４をオン状態にすると共に、スイッチ１２，１３およびスイッチ１５，１６をオフ状態にして、容量１７および１８を介して差動信号（相補信号）の電圧をコンパレータ部２の入力（インバータ２１および２２）へ伝える。そして、上記第１のフェーズと第２のフェーズを交互に繰り返すことにより、差動信号に含まれるコモンモード電圧をある程度除去することができる。なお、この容量ネットワーク部１により除去されるコモンモード電圧は周波数が低い程大きく、直流成分は十分に除去することができる。
【００２２】
コンパレータ部２は、２つのインバータ２１，２２、および、コモンモードフィードバック回路３により構成され、供給された容量ネットワーク部１の出力を高速および高帯域で増幅すると共に、フィードバックによりコモンモード電圧をさらに除去するようになっている。
インバータ２１；２２は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）２１１；２２１およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）２１２；２２２から成るシングルエンドのインバータとして構成されている。すなわち、各入力信号（差動信号）は、それぞれＮＭＯＳトランジスタ２１２および２２２のゲートに供給され、また、ＰＭＯＳトランジスタ２１１および２２１は、それらトランジスタのゲートに所定のバイアス電圧Ｖcpが印加されて定電流負荷を構成している。ここで、インバータ２１および２２は、入力容量（ゲート容量）を低減してより高速化を図る場合には、図４に示すようなＮＭＯＳトランジスタ入力の定電流負荷インバータが好ましいが、例えば、ケーブル（１０２）を介して信号を受け取る初段のドライバ回路の場合には、入力容量をさほど気にする必要がないため通常のＣＭＯＳ構成のインバータ（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方のゲートに対して共通に入力信号を供給するインバータ）により構成してもよい。
【００２３】
コモンモードフィードバック回路３は、入力トランジスタ対が２組あるカレントミラー差動増幅器として構成され、ＰＭＯＳトランジスタ３１１およびＮＭＯＳトランジスタ３１２〜３１８から成る検出部３１、並びに、ＰＭＯＳトランジスタ３２１，３２２およびＮＭＯＳトランジスタ３３２３，３２４から成るフィードバック部３２を備えている。検出部３１は、基準電圧Ｖref1と各インバータ２１，２２の出力とを差動検出する２組のトランジスタ対（トランジスタ３１３，３１４および３１６，３１７）が共通のトランジスタ３１１および３１２に繋がれた構成とされている。また、フィードバック部３２は、検出部３１の出力が供給された２つのＰＭＯＳトランジスタ３２１，３２２および所定のバイアス電圧Ｖcnが印加された２つのＮＭＯＳトランジスタ３２３，３２４により構成されている。そして、トランジスタ３２１および３２３の接続ノードがインバータ２１の出力に接続され、また、トランジスタ３２２および３２４の接続ノードがインバータ２２の出力に接続されるようになっている。なお、トランジスタ３１５および３１８のゲートにもバイアス電圧Ｖcnが印加されている。
【００２４】
そして、コモンモードフィードバック回路３は、検出部３１によりインバータ２１および２２の出力における電圧の和（コモンモード電圧に相当）を取り、フィードバック部３２によりコモンモード電圧を打ち消すようにフィードバックをかけるようになっている。なお、コモンモードフィードバック回路３は、容量ネットワーク部１によりある程度除去されたコモンモード電圧を、より一層高周波領域においても低減するようになっている（図３の領域Ａ２参照）。
【００２５】
本第１実施例のレシーバ回路によれば、差動ゲインを得るためにインバータ２１，２２が使えるため低電圧動作が可能であり、容量ネットワーク部１と組み合わせているため簡単なコモンモードフィードバック回路３で大きなコモンモード電圧除去比（ＣＭＲＲ）が得られると共に、高速動作が可能になる。
図５は本発明に係るレシーバ回路の第２実施例を示す回路図であり、容量ネットワーク部１がＰＲＤ（Partial Response Detector:部分応答検出回路）を構成するようになっている。図５において、参照符号１１１，１１２，１４１，１４２，１５，１６はスイッチ、そして、１７１，１７２，１８１，１８２は容量を示している。
【００２６】
図６は図５に示すレシーバ回路における容量ネットワーク部（ＰＲＤ）の一構成例を示す回路図であり、また、図７は図６に示す容量ネットワーク部で使用する制御信号の一例を示すタイミング図である。
図６に示されるように、容量ネットワーク部１は、容量１７１，１７２，１８１，１８２、および、トランスファゲート１１１，１１２，１４１，１４２，１５，１６で構成されている。トランスファゲート１１１および１４２は制御信号φ２（／φ２）によりスイッチング制御され、また、トランスファゲート１１２，１４１，１５および１６は制御信号φ１（／φ１）によりスイッチング制御されている。ここで、信号／φ１，／φ２は、それぞれ信号φ１，φ２の反転論理の信号である。なお、クロックＣＬＫに対する制御信号φ１およびφ２のタイミングは、図７に示す通りである。
【００２７】
図８は図６に示す容量ネットワーク部の動作を説明するための図である。
図６に示す容量ネットワーク部（ＰＲＤ）は、制御信号φ１およびφ２を制御することにより、図８（ａ）および図８（ｂ）に示す動作を交互に行う。
すなわち、制御信号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で制御信号φ２が低レベル“Ｌ”（／φ２が高レベル“Ｈ”）のとき、図８（ａ）に示されるように、符号間干渉成分推定動作が行われ、また、制御信号φ１が低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のとき、図８（ｂ）に示されるように、信号判定動作が行われる。なお、符号間干渉成分推定動作が行われる期間には、コンパレータ（２）の入力ノードがプリチャージされるようになっている。
【００２８】
以上において、容量１７１および１８２の値をＣ１とし、容量１７２および１８１の値をＣ２とすると、これらの容量の値Ｃ１，Ｃ２を、次の式：Ｃ１／（Ｃ１＋Ｃ２）＝（１＋ｅｘｐ（−Ｔ／τ））／２を満たすように決めれば符号間干渉は理論的には完全に推定することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、ｔはケーブル（バス）の時定数を示し、Ｔは１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
【００２９】
このように、本第２実施例のように、容量ネットワーク部としてＰＲＤを用いることにより、コモンモード電圧の除去の効果に加えて信号伝送路で生ずる符号間干渉を推定することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になる。
図９は本発明に係るレシーバ回路の第３実施例を示す回路図であり、前述した図４のレシーバ回路におけるスイッチ１５，１６およびインバータ２１，２２に対応するインバータ兼プリチャージ回路を示すものである。
【００３０】
図９に示されるように、本第３実施例では、コンパレータ部２の各入力に設けられるインバータ２１および２２の入出力をそれぞれトランジスタ１５０，１６０を介して接続し、負帰還をかけるようになっている。
すなわち、コンパレータ部２の各入力に設けられシングルエンド（定電流負荷）のインバータ２１１，２１２（２２１，２２２）の入力と出力との間にそれぞれゲートにプリチャージ制御信号ＰＣＳが供給されたトランジスタ１５０（１６０）を設けるようになっている。ここで、プリチャージ制御信号ＰＣＳは、例えば、図６のトランスファゲート１５（１６）の制御信号φ１と同様の信号を使用することができる。これにより、コンパレータ部２の各入力端子のプリチャージ動作と同時に、入力増幅段（インバータ２１および２２）のオートゼロ動作も行うことができ、入力オフセット電圧の小さなコンパレータ部２を構成することが可能になる。
【００３１】
図１０は本発明に係るレシーバ回路の第４実施例を示す回路図であり、コモンモードフィードバック回路３の一構成例を示すものである。また、図１１は図１０の回路図を書き換えた回路図を示している。
図１０に示されるように、本第４実施例では、コモンモードフィードバック回路３を４つのＣＭＯＳインバータ３０１〜３０４で構成し、コンパレータ部２の入力増幅段のインバータ２１および２２の出力に対してインバータ３０１および３０２を設けてインバータ２１の出力に帰還させると共に、インバータ２１および２２の出力に対してインバータ３０３および３０４を設けてインバータ２２の出力に帰還させるようになっている。ここで、ＣＭＯＳインバータ３０１〜３０４は、電圧を電流に変換するトランスコンダクタとして使用され、インバータ３０１および３０２により２つの信号線（インバータ２１および２２の出力）の電圧を電流に変換して加算し、一方の信号線（インバータ２１の出力）に帰還させ、また、インバータ３０３および３０４により２つの信号線の電圧を電流に変換して加算し、他方の信号線（インバータ２２の出力）に帰還させるようになっている。
【００３２】
ここで、図１０に示す回路は、図１１のように書き直すことができ、本第４実施例のコモンモードフィードバック回路３は、ＣＭＯＳインバータ３０１，３０４の入出力をショートしたクランプ回路がそれぞれの信号線に設けられ、２つの信号線の間にＣＭＯＳラッチ回路（３０２，３０３）が設けられた構造としても解釈することができる。
【００３３】
本第４実施例では、コモンモードフィードバック回路３を全てＣＭＯＳインバータで構成することができ、さらに、該コモンモードフィードバック回路３の入力および出力線以外に接続されていない内部ノードが一切無いため、より一層低電圧および高速動作が可能になる。
図１２は本発明に係るレシーバ回路の第５実施例を示す回路図である。
【００３４】
図１１と図１２との比較から明らかなように、本第５実施例では、第４実施例におけるシングルエンドのインバータ２１および２２をＣＭＯＳインバータ２１０および２２０として構成し、さらに、図９に示す第３実施例と同様に、インバータ２１０および２２０に対して入出力接続するスイッチ２０１および２０２（図９におけるＮＭＯＳトランジスタ１５０および１６０に対応）を設けて負帰還がかけられるようになっている。
【００３５】
本第５実施例によれば、コンパレータ部２の入力増幅段のインバータ２１および２２（２１０および２２０）も含めてＣＭＯＳインバータで構成することで各ＣＭＯＳインバータの特性がマッチングすることになり、設計が容易となる。なお、本第５実施例においても、コンパレータ部２の入力増幅段およびコモンモードフィードバック回路３を全てＣＭＯＳインバータで構成することができるため、上述した第４実施例と同様に、低電圧および高速動作が可能である。
【００３６】
図１３は本発明に係るレシーバ回路の第６実施例を示す回路図である。
図１３と図１２との比較から明らかなように、本第６実施例では、第５実施例に対してクランプ回路（３５１，３５２）を設け、コンパレータ部２の出力振幅が電源電圧一杯に振れないように構成されている。すなわち、コンパレータ部２の出力（差動出力端）に対してＮＭＯＳトランジスタ３５１および３５２で構成されたクランプ回路を設け、コンパレータ部２の出力信号の振幅がその差動出力端にダイオード接続されたＮＭＯＳトランジスタ３５１，３５２の順方向電圧を越えないようにクランプするようになっている。
【００３７】
図１４は本発明に係るレシーバ回路の第７実施例を示す回路図である。
本第７実施例は、上述した第６実施例と同様に、クランプ回路（３７１，３７２；３９１，３９２）を設けて、信号の出力振幅を小さく抑えるものである。すなわち、本第７実施例では、次段の増幅段であるインバータ３０６および３０７に対して、各インバータ３０６および３０７の入出力を結ぶクランプ回路３７１，３７２および３９１，３９２を設けるようにしたものである。なお、クランプ回路としては、第６実施例と同様に、例えば、それぞれ２つのＮＭＯＳトランジスタ３７１，３７２；３９１，３９２により構成したものを使用している。
【００３８】
このように、本発明の第６実施例および第７実施例によれば、コンパレータ部２の出力振幅をクランプ回路によって小さく（所定のレベル範囲に）抑えることによって、より一層の高速動作が可能となる。
図１５は図１４に示す第７実施例を適用した回路例を示す図である。
図１４と図１５との比較から明らかなように、図１５に示す回路例では、スイッチ２０１および２０２はトランスファゲートで構成され、スイッチング制御信号ＬＡＴ（および、インバータ２００）によりトランスファゲート２０１および２０２のスイッチングが制御されるようになっている。なお、インバータ３０１，３０２，３０３，３０４はそれぞれＣＭＯＳインバータとして構成され、また、インバータ３０６および３０７入出力を結ぶクランプ回路は、それぞれ２つのＮＭＯＳトランジスタ３７１，３７２および３９１，３９２により構成されている。
【００３９】
図１６は図１５に示す回路（コンパレータ回路２）の後段の回路例を示す図である。
図１６に示されるように、コンパレータ回路２の後段には、ＰＭＯＳトランジスタ４０１〜４０４およびＮＭＯＳトランジスタ４０５〜４０９で構成された差動増幅回路を介して、ＮＡＮＤゲート４１０および４１１で構成されたラッチ回路が設けられている。ここで、トランジスタ４０７および４０８のゲートには、それぞれ前段のコンパレータ部２の出力（差動出力）が供給されている。また、トランジスタ４０１，４０４および４０９のゲートには高レベル“Ｈ”でラッチを行うラッチ制御信号ＳＬが供給されている。なお、ラッチ制御信号ＳＬが低レベル“Ｌ”のときはリセットが行われる。また、ラッチ回路（ＮＡＮＤゲート４１０および４１１）の出力はインバータ４１２を介して出力されるようになっている。
【００４０】
図１７は本発明に係るレシーバ回路の第８実施例を示す回路図であり、図１８は図１７に示す第８実施例で使用する制御信号の一例を示すタイミング図である。
図１７に示されるように、本第８実施例では、例えば、図１２に示す第５実施例において、スイッチ３６２，３６３および３８２，３８３により接続が制御されるインバータ３６１および３８１を各信号線に設け、コモンモードフィードバック回路３の持つ差動ゲインを変化させるよう構成されている。ここで、スイッチ２０１および２０２は、制御信号Ｓ１（図９におけるプリチャージ制御信号ＰＣＳに対応）が高レベル“Ｈ”の時にオン状態となってインバータ２１０および２２０の入出力を接続（プリチャージ）し、また、スイッチ３６２，３６３および３８２，３８３は、制御信号Ｓ２が高レベル“Ｈ”の時にオン状態となってインバータ３６１および３６２を各信号線に接続するようになっている。
【００４１】
図１８に示されるように、制御信号Ｓ２は、制御信号Ｓ１が高レベル“Ｈ”となるプリチャージ期間（リセット期間）の後の信号検出期間（測定期間）で所定時間だけ高レベル“Ｈ”となってコモンモードフィードバック回路３の差動ゲインを大きくし、さらに、制御信号Ｓ２は、制御信号Ｓ１が再び高レベル“Ｈ”となる直前のタイミングで低レベル“Ｌ”となってコモンモードフィードバック回路３をラッチ回路として動作させて信号をラッチする。これにより、前述したコンパレータ部２の後段に設けられるラッチ部（差動増幅回路およびラッチ回路等）を不要とし、回路を簡略化してより一層の高速化を図ることができるようになっている。
【００４２】
このように、本第８実施例によれば、入力オフセット電圧の小さな増幅器をラッチとしても動作させるため、高精度で高速な信号検出が可能になる。
以上において、本発明の各実施例に係るレシーバ回路は、図１に示すような差動ドライバ回路（１０１）からの差動信号が伝送するケーブル（１０２）を介して供給されるような信号伝送システムに適用することができる。さらに、レシーバ回路は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。
【００４３】
【発明の効果】
以上、詳述したように、本発明によれば、高精度で高速の信号伝送が可能なレシーバ回路および信号伝送システムを提供することができる。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す図である。
【図２】本発明に係るレシーバ回路の原理構成を示す図である。
【図３】図２に示すレシーバ回路によるコモンモード電圧の除去を説明するための図である。
【図４】本発明に係るレシーバ回路の第１実施例を示す回路図である。
【図５】本発明に係るレシーバ回路の第２実施例を示す回路図である。
【図６】図５に示すレシーバ回路における容量ネットワーク部の一構成例を示す回路図である。
【図７】図６に示す容量ネットワーク部で使用する制御信号の一例を示すタイミング図である。
【図８】図６に示す容量ネットワーク部の動作を説明するための図である。
【図９】本発明に係るレシーバ回路の第３実施例を示す回路図である。
【図１０】本発明に係るレシーバ回路の第４実施例を示す回路図である。
【図１１】図１０の回路図を書き換えた回路図である。
【図１２】本発明に係るレシーバ回路の第５実施例を示す回路図である。
【図１３】本発明に係るレシーバ回路の第６実施例を示す回路図である。
【図１４】本発明に係るレシーバ回路の第７実施例を示す回路図である。
【図１５】図１４に示す第７実施例を適用した回路例を示す図である。
【図１６】図１５に示す回路の後段の回路例を示す図である。
【図１７】本発明に係るレシーバ回路の第８実施例を示す回路図である。
【図１８】図１７に示す第８実施例で使用する制御信号の一例を示すタイミング図である。
【符号の説明】
１…容量ネットワーク部
２…コンパレータ部
２１，２２…インバータ
３…コモンモードフィードバック回路
１０１…差動ドライバ
１０２…ケーブル
１０３…レシーバ回路
１０４…終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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