(57)【特許請求の範囲】
【請求項１】
第１の論理回路と、上記第１の論理回路の基本論理機能と異なる基本論理機能を有する第２の論理回路とを含む半導体集積回路を設計する設計方法であって、
所定の相互接続がなされ、所定の配置がなされた複数の回路素子により構成された第１のセルを、複数のセルが登録されたセルライブラリから呼び出し、
上記第１の論理回路の基本論理機能に基づいて、上記第１のセルの入力端子への第１の信号印加形態を指定し、上記第２の論理回路の基本論理機能に基づいて、上記第１のセルの入力端子への第２の信号印加形態を指定し、
上記第１のセルは、第１、第２、第３及び第４の能動素子と、第１及び第２のノードと、第５、第６及び第７の入力端子とを有し、
上記第１の能動素子のソース・ドレイン経路は、上記第１のノードと上記第７の入力端子との間に接続され、
上記第２の能動素子のソース・ドレイン経路は、上記第１のノードと上記第２のノードとの間に接続され、
上記第３の能動素子のソース・ドレイン経路は、上記第２のノードと上記第６の入力端子との間に接続され、
上記第４の能動素子のソース・ドレイン経路は、上記第２のノードと上記第５の入力端子との間に接続された半導体集積回路の設計方法。
【請求項２】
請求項１において、
上記第１のセルは、マスクパターンレイアウト済であって、
上記セルライブラリには少なくとも上記第１のセルの上記回路素子の配置、入力端子の位置及び出力端子の位置の情報が登録されている半導体集積回路の設計方法。
【請求項３】
請求項１において、
上記第１の信号印加形態を満たすように上記第１のセルのチップ上の位置及び配線レイアウトを指定して上記第１の論理回路を構成し、
上記第２の信号印加形態を満たすように上記第１のセルのチップ上の位置及び配線レイアウトを指定して上記第２の論理回路を構成する半導体集積回路の設計方法。
【請求項４】
請求項１において、
上記第１のセルは、さらに第１、第２、第３及び第４の入力端子と、出力端子とを有し、
上記第１の能動素子の第１のゲート電極は、第１の信号が入力される上記第１の入力端子と接続され、
上記第２の能動素子の第２のゲート電極は、第２の信号が入力される上記第２の入力端子と接続され、
上記第３の能動素子の第３のゲート電極は、第３の信号が入力される上記第３の入力端子と接続され、
上記第４の能動素子の第４のゲート電極は、第４の信号が入力される上記第４の入力端子と接続され、
上記第１のノードは、上記出力端子に接続された半導体集積回路の設計方法。
【請求項５】
請求項４において、
上記第１のセルは、さらに第１及び第２の不純物領域とを有し、
上記第１の不純物領域は、上記第１のゲート電極と上記第２のゲート電極との間に挟まれた第１の領域と、上記第１のゲート電極と上記第２のゲート電極との間に挟まれていない第２及び第３の領域とを含み、
上記第２の不純物領域は、上記第３のゲート電極と上記第４のゲート電極との間に挟まれた第４の領域と、上記第３のゲート電極と上記第４のゲート電極との間に挟まれていない第５及び第６の領域とを含み、
上記第１のノードは、上記第１の領域に接続され、
上記第２のノードは、上記第２の領域と上記第４の領域とに接続され、
上記第５の入力端子は、上記第５の領域に接続され、
上記第６の入力端子は、上記第６の領域に接続され、
上記第７の入力端子は、上記第３の領域に接続された半導体集積回路の設計方法。
【請求項６】
請求項４または５において、
上記第２の信号は上記第１の信号と逆相であり、上記第４の信号は上記第３の信号と逆相である半導体集積回路の設計方法。
【請求項７】
請求項１において、
上記第１のセルは、さらに第１及び第２のインバータと、第１及び第２の入力端子と、出力端子と、第１及び第２の不純物領域とを有し、
上記第１の能動素子の第１のゲート電極は、第１の信号が入力される上記第１の入力端子と接続され、
上記第２の能動素子の第２のゲート電極は、上記第１の入力端子に上記第１のインバータを介して接続され、
上記第３の能動素子の第３のゲート電極は、第２の信号が入力される上記第２の入力端子と接続され、
上記第４の能動素子の第４のゲート電極は、上記第２の入力端子に上記第２のインバータを介して接続され、
上記第１のノードは、上記出力端子に接続され、
上記第１の不純物領域は、上記第１のゲート電極と上記第２のゲート電極との間に挟まれた第１の領域と、上記第１のゲート電極と上記第２のゲート電極との間に挟まれていない第２及び第３の領域とを含み、
上記第２の不純物領域は、上記第３のゲート電極と上記第４のゲート電極との間に挟まれた第４の領域と、上記第３のゲート電極と上記第４のゲート電極との間に挟まれていない第５及び第６の領域とを含み、
上記第１のノードは、上記第１の領域に接続され、
上記第２のノードは、上記第２の領域と上記第４の領域とに接続され、
上記第３の入力端子は、上記第５の領域に接続され、
上記第４の入力端子は、上記第６の領域に接続され、
上記第５の入力端子は、上記第３の領域に接続された半導体集積回路の設計方法。
【請求項８】
請求項４乃至請求項７のいずれかにおいて、
上記第１のノードはインバータを介して上記出力端子に接続された半導体集積回路の設計方法。
【請求項９】
第１論理回路と、
上記第１論理回路の基本論理機能と異なる基本論理機能を実現する第２論理回路とを有し、
上記第１論理回路と上記第２論理回路とはそれぞれ複数の回路素子及び入力端子を含み、上記複数の回路素子及び入力端子は上記第１論理回路と上記第２論理回路で同じ配置がなされ、かつ上記複数の回路素子相互の接続は上記第１論理回路と上記第２論理回路で共通に構成された２分岐接続回路であって、
上記第１論理回路に含まれる複数の上記入力端子には、上記第１論理回路の基本論理機能に応じた複数の第１の信号が入力され、
上記第２論理回路に含まれる複数の上記入力端子には、上記第２論理回路の基本論理機能に応じた複数の第２の信号が入力され、
上記第１論理回路への上記複数の第１の信号の入力形態と上記第２論理回路への上記複数の第２の信号の入力形態との相違によって、上記第１論理回路と上記第２論理回路との基本論理機能の相違が実現される半導体集積回路。
【請求項１０】
請求項９において、
上記複数の第１の信号及び上記複数の第２の信号は、他の論理回路もしくは半導体集積回路外部からの入力信号、または上記半導体集積回路の第１電源電位もしくは第２電源電位である半導体集積回路。
【請求項１１】
請求項９において、
上記第１論理回路及び上記第２論理回路に含まれる複数の回路素子相互の接続は、上記半導体集積回路の第１層目の配線で実現され、
上記第１論理回路及び上記第２論理回路に含まれる複数の回路素子への第１及び第２の信号の入力は、上記半導体集積回路の第２層目以上の配線でなされる半導体集積回路。
【請求項１２】
請求項９において、
上記２分岐接続回路は、第１、第２、第３及び第４の能動素子と、第１及び第２のノードと、第１、第２、第３、第４、第５、第６及び第７の入力端子と、出力端子とを有し、
上記第１の能動素子の第１のゲート電極は、第１の信号が入力される上記第１の入力端子と接続され、
上記第２の能動素子の第２のゲート電極は、第２の信号が入力される上記第２の入力端子と接続され、
上記第３の能動素子の第３のゲート電極は、第３の信号が入力される上記第３の入力端子と接続され、
上記第４の能動素子の第４のゲート電極は、第４の信号が入力される上記第４の入力端子と接続され、
上記第１の能動素子のソース・ドレイン経路は、上記第１のノードと上記第７の入力端子との間に接続され、
上記第２の能動素子のソース・ドレイン経路は、上記第１のノードと上記第２のノードとの間に接続され、
上記第３の能動素子のソース・ドレイン経路は、上記第２のノードと上記第６の入力端子との間に接続され、
上記第４の能動素子のソース・ドレイン経路は、上記第２のノードと上記第５の入力端子との間に接続され、
上記第１のノードは、上記出力端子に接続された半導体集積回路。
【請求項１３】
請求項９乃至請求項１２のいずれかにおいて、
上記第１の論理回路の基本論理機能は論理積であり、上記第２の論理回路の基本論理機能は論理和である半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路およびその製造方法にかかわり、特に、特定用途向け集積回路(ＡＳＩＣ)、マイクロプロセッサ、マイクロコントローラ、信号処理プロセッサ等の集積回路およびこれらを効率よく製造する製造方法に関する。
【０００２】
【従来の技術】
従来、大規模な論理回路を実現する際に、ゲートアレー、スタンダードセル（あるいはセルベース集積回路）等の方式が広く用いられている。これらの集積回路においては、セルと呼ばれる部分回路をあらかじめ用意しておくのが特徴である。
【０００３】
セルとは、マスクパターンのレイアウトが済んだＮＡＮＤ、ＮＯＲ等の小規模の論理回路である。通常、マスクレイアウトの他に入出力端子の位置、動作速度が定められている。
【０００４】
このセルに関する情報を集積回路設計支援用の大型電子計算機の補助記憶装置まとめたものが、セルライブラリ（マクロセルライブラリ、マクロライブラリ、デバイスライブラリ、標準セルライブラリ等と呼ばれることもある）である。
【０００５】
このような所謂ＣＡＤ用のセルライブラリが予め用意されていれば、セルをチップ上に配置し、セルの端子間を配線で接続するだけで目的の論理機能を有する集積回路を実現することができる。従って、トランジスタレベルの回路動作やレイアウトを考慮せず論理設計を行うことができるので、目的の機能を有する集積回路が短時間に作製できる。
【０００６】
また、本発明に関連した別の関連技術として、パストランジスタ回路があげられる。パストランジスタ回路を用いると、２入力のＡＮＤ、ＯＲ、排他的論理和 (ＸＯＲ)等の論理が、同一の内部回路接続を用い、外部からの２入力信号とその反転２入力信号(すなわち、２つの相補入力信号)の印加形態を変更することにより、通常のＣＭＯＳ回路より少ない面積で、かつ高速に実現できることが知られている。
【０００７】
このパストランジスタ回路に関する公知技術としては、文献J.H.Pasternak,et al., IEEE Circuits and Devices, July 1993,PP 23-28および文献 K. Yano et. al., IEEE Journal of Solid-State Circuits, Vol. 25, No. 2, pp388-395 (1990)が挙げられる。
【０００８】
さらに、これらの文献においては、このパストランジスタ回路の手法を用いて３入力のＯＲ，ＡＮＤ，ＸＯＲ等の論理を構成するためには、ＸＯＲを構成するための内部回路接続がＯＲ，ＡＮＤを構成するための内部回路接続と異なるとともに、ＸＯＲを構成するための３入力の信号印加形態がＯＲ，ＡＮＤを構成するための３入力の信号印加形態と異なることが記載されている。
【０００９】
一方、1992年 電子情報通信学会春季大会 C-560の第5-181頁に掲載されたY.Kado. et alによる文献「ＣＭＯＳ／ＳＩＭＯＸプロセスを用いたパストランジスタ論理ゲートの速度性能」には、パストランジスタのソース・ドレイン経路に出力電圧増幅用のインバータが接続されるとともに、１つのパストランジスタのドレインとゲートとがそれぞれ相補入力信号もしくは同一入力信号で駆動される場合には、ドレインの入力信号を接地レベルＶSSもしくは電源電圧レベルＶDDとすることにより、速度性能を向上した２入力ＮＡＮＤ／ＡＮＤゲート回路が開示されている。
【００１０】
【発明が解決しようとする課題】
従来のゲートアレー、スタンダードセル等の大規模論理集積回路で使用される複数のセルは、その論理が異なれば、その内部回路接続が異なっている。従って、通常、大規模論理集積回路を実現するためのセルライブラリは、６０個以上の多数のセルを含むのが普通である。このような多数のセルを準備するのには、多大なる労力を必要とする。なぜなら、それぞれのセルの内部回路接続、入出力端子位置を定め、マスクレイアウトを行ない、遅延時間を評価することが必要だからである。しかし、この労力削減のため、セル数を減らしてしまうと、必要な論理がセルとしては用意されていない場合が多くなる。このような場合には、２個以上のセルを組み合わせて、必要とされる論理を実現することが必要になる。その結果、集積回路の面積や遅延時間や消費電力が大きくなってしまう。従って、登録するセル数を減らすことは性能面で現実的な解決策ではない。
【００１１】
さらに重要な点は、この６０個もの多数のセルを用意しても、実際に用いる論理機能のわずか一部分だけが実現されているにすぎない。例えば、３入力の論理は全部で２５６種類もあり、４入力の論理は６５５３６種類もある。従って、３入力、４入力という単純な論理を実現するのにも、実際にはセルライブラリの多くのセルを組み合わせて論理機能を実現することが必要となる。このようなセルの組み合わせによって実現した集積回路は、目的とする論理機能に最も適した回路構成とはいえない。速度、面積、電力いずれにおいても最適な回路に比べ劣るという問題がある。
【００１２】
J.H.Pasternak,et alによる上記の文献には、パストランジスタ回路を用いたスタンダードセル設計の手法により２入力および３入力のＯＲ，ＡＮＤ，ＸＯＲの論理を実現する方法が示されている。この論文に紹介された２入力および３入力のＯＲ，ＡＮＤの論理を実現するスタンダードセルを、スタンダードセルに関する現在の当業者の常識に沿って詳しく具体的に示すと図５のようになる。このセルの入力は２入力または３入力であるため、セル内部に信号反転用のインバータを配置する必要が有る。従って、図５に示すようなセル内部回路のトランジスタのソース・ドレイン領域、ゲート電極等のマスクパターンのレイアウトを予め済ましてから、このセルの内部接続を行うことによりパストランジスタを用いたＯＲまたはＡＮＤの論理を実現する論理回路を提供することができる。この簡単な例を図５の下図に示す。
【００１３】
しかし、このセルでは、セル内のパストランジスタのソース・ドレイン経路がセルの出力端子に直接されているために、セル出力の駆動能力がパストランジスタのオン抵抗で制限される。特に、３入力の回路では、２つのパストランジスタのソース・ドレイン経路が入力端子と出力端子との間に直列接続されているため、このセル出力の駆動能力は著しく低いと言う欠点が有る。
【００１４】
また、このセルでは信号反転用のインバータを配置する必要が有るので、セル面積が大きいと言う欠点がある。
【００１５】
一方、K.Yano, et alの上記文献およびY.Kado , et alの上記文献に記載されたパストランジスタ回路には複数の相補入力信号が印加されることにより、回路内部での信号反転用のインバータが省略され、またパストランジスタのソース・ドレイン経路には出力電圧増幅用のインバータが接続されているが、ＣＡＤ用のセルライブラリのセルにこのパストランジスタ回路を用いると言う概念は示唆されていない。
【００１６】
本発明はＣＡＤ用のセルライブラリを用いて設計される集積回路で種々の論理を実現するセルの内部回路を同一とし、目的とする論理に応じてセル外部からの複数の入力信号の印加形態を変更するだけで目的とする論理を実現可能な大規模論理集積回路を開発するに際してなされたものであり、特にその目的とするところは、この種の大規模論理集積回路のセルを大駆動能力とするとともに、さらに、速度性能を向上することを可能とすることにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明の一実施形態による半導体集積回路は、実質的に同一の内部回路接続および実質的に同一の内部回路素子配置を有する第１のセル(図３の３１)と第２のセル(図３の３２)とを少なくともチップ上の異なる位置に具備し、上記第１と上記第２のセルのそれぞれは、実質的に四角形の形状を有するとともに、第１、第２、第３、第４の能動素子(図１のＭ１３，Ｍ１４，Ｍ１５，Ｍ１６)と、出力増幅回路(図１のＩ５)と、第１ノード(Ｎ３)と、第２ノード(Ｎ４)と、第１、第２、第３、第４、第５、第６と第７の入力端子(１５，１６，１７，１８，１９，２０，２１)と、出力端子(２２)と、第１動作電位点(ＶCC)が供給される第１動作電位供給線と、第２動作電位点(ＧＮＤ)が供給される第２動作電位供給線とを含んでなり、上記第１と上記第２のセルのそれぞれのセルの内部で、上記出力増幅回路(Ｉ５)は上記第１動作電位供給線と上記第２動作電位供給線とに接続されることにより動作電位が供給され、上記第１の能動素子(Ｍ１３)のゲート電極は上記第１の入力端子(１５)に接続され、上記第２の能動素子(Ｍ１４)のゲート電極は上記第２の入力端子(１６)に接続され、上記第３の能動素子(Ｍ１５)のゲート電極は上記第３の入力端子(１７)に接続され、上記第４の能動素子(Ｍ１６)のゲート電極は上記第４の入力端子(１８)に接続され、上記第１の能動素子(Ｍ１３)のソース・ドレイン経路は上記第１ノード(Ｎ３)と上記第７の入力端子(２１)との間に接続され、上記第２の能動素子(Ｍ１４)のソース・ドレイン経路は上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)との間に接続され、上記第３の能動素子(Ｍ１５)のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記第６の入力端子(２０)との間に接続され、上記第４の能動素子(Ｍ１６)のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記第５の入力端子(１９)との間に接続され、上記出力増幅回路(Ｉ５)の入力と出力とはそれぞれ上記第１ノード(Ｎ３)と上記出力端子(２２)とに接続され、上記第１と上記第２のセルの一方のセル(図３の３２)はその外部から、上記第１の入力端子(１５)に第１の入力信号(Ａ)が印加され、上記第２の入力端子(１６)に上記第１の入力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加され、上記第３の入力端子(１７)に第３の入力信号(Ｂ)が印加され、上記第４の入力端子(１８)に上記第３の入力信号(Ｂ)と逆相の第４の入力信号(ＡＮ)が印加され、上記第５の入力端子(１９)と上記第６の入力端子(２０)と上記第７の入力端子(２１)のうちの少なくとも２つの入力端子(１９，２０)は上記第１、上記第２、上記第３、上記第４の入力信号(Ａ，ＡＮ，Ｂ，ＢＮ)の信号と異なる信号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなることを特徴とするものである。
【００１８】
本発明の他の一実施形態による半導体集積回路は、実質的に同一の内部回路接続および実質的に同一の内部回路素子配置を有する第１のセル(図３の３１)と第２のセル(図３の３２)とを少なくともチップ上の異なる位置に具備し、上記第１と上記第２のセルのそれぞれは、実質的に四角形の形状を有するとともに、第１、第２、第３、第４の能動素子(図１のＭ１３，Ｍ１４，Ｍ１５，Ｍ１６)と、第１と第２のインバータと、出力増幅回路(図１のＩ５)と、第１ノード(Ｎ３)と、第２ノード(Ｎ４)と、第１、第２、第３、第４と第５の入力端子(１６，１８，１９，２０，２１)と、出力端子(２２)と、第１動作電位点(ＶCC)が供給される第１動作電位供給線と、第２動作電位点(ＧＮＤ)が供給される第２動作電位供給線とを含んでなり、上記第１と上記第２のセルのそれぞれのセルの内部で、上記出力増幅回路(Ｉ５)は上記第１動作電位供給線と上記第２動作電位供給線とに接続されることにより動作電位が供給され、上記第２の能動素子(Ｍ１４)のゲート電極は上記第１の入力端子(１６)に接続され、上記第４の能動素子(Ｍ１６)のゲート電極は上記第２の入力端子(１８)に接続され、上記第１のインバータの入力と出力とは上記第１の入力端子(１６)と上記第１の能動素子(Ｍ１３)のゲート電極とにそれぞれ接続され、上記第２のインバータの入力と出力とは上記第２の入力端子(１８)と上記第３の能動素子(Ｍ１５)のゲート電極とにそれぞれ接続され、上記第１の能動素子(Ｍ１３)のソース・ドレイン経路は上記第１ノード(Ｎ３)と上記第５の入力端子(２１)との間に接続され、上記第２の能動素子(Ｍ１４)のソース・ドレイン経路は上記第１ノード(Ｎ３)と上記第２ノード(Ｎ４)との間に接続され、上記第３の能動素子(Ｍ１５)のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記第４の入力端子(２０)との間に接続され、上記第４の能動素子(Ｍ１６)のソース・ドレイン経路は上記第２ノード(Ｎ４)と上記第３の入力端子(１９)との間に接続され、上記出力増幅回路(Ｉ５)の入力と出力とはそれぞれ上記第１ノード(Ｎ３)と上記出力端子(２２)とに接続され、上記第１と上記第２のセルの一方のセル(図３の３２)はその外部から、上記第１の入力端子(１６)に第１の入力信号(ＡＮ)が印加され、上記第２の入力端子(１８)に第２の入力信号(ＢＮ)が印加され、上記第３の入力端子(１９)と上記第４の入力端子(２０)と上記第５の入力端子(２１)のうちの少なくとも２つの入力端子(１９，２０)は上記第１と上記第２の入力信号(ＡＮ，ＢＮ)の信号と異なる信号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加されてなることを特徴とするものである。
【００１９】
本発明の具体的な実施形態による半導体集積回路は、上記一方のセル(図３の３２)の上記第５の入力端子(１９)と上記第６の入力端子(２０)と上記第７の入力端子(２１)のうちの上記異なる信号((Ｃ・Ｄ・Ｅ)Ｎ，ＶCC)が印加される少なくとも１つの入力端子(２０)は上記第１動作電位供給線(ＶCC)と上記第２動作電位供給線(ＧＮＤ)といずれか一方(ＶCC)に接続されてなることを特徴とする(図３参照)。
【００２０】
本発明のより具体的な実施形態による半導体集積回路は、上記第１動作電位供給線(ＶCC)と上記第２動作電位供給線(ＧＮＤ)とは実質的に平行に配置されてなり、上記第１動作電位供給線と上記第２動作電位供給線との間に上記一方のセル(図３の３２)の上記第１、上記第２、上記第３、上記第４の能動素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と上記出力増幅回路(Ｉ５)とが配置されることを特徴とする(図３参照)。
【００２１】
本発明のより具体的な実施形態による半導体集積回路は、上記一方のセル(図３の３２)において、上記第１動作電位供給線(ＶCC)および上記第２動作電位供給線(ＧＮＤ)の長手方向と略直交する方向に、上記第１の能動素子(Ｍ１３)、上記第２の能動素子(Ｍ１４)、上記第３の能動素子(Ｍ１５)、上記第４の能動素子(Ｍ１６)、上記出力増幅回路(Ｉ５)を構成する二つの能動素子(ＭP、ＭN)のそれぞれのゲート電極の長手方向は配置されてなることを特徴とする(図１参照)。
【００２２】
本発明のより具体的な実施形態による半導体集積回路は、上記一方のセル(図３の３２)において、上記出力増幅回路(Ｉ５)を構成する上記二つの能動素子(ＭP、ＭN)のそれぞれは、そのゲート電極が共通接続され、そのソース・ドレイン経路が並列接続された複数の能動素子からなることを特徴とする(図１参照)。
【００２３】
本発明の一実施形態による半導体集積回路の製造方法は、上記第１と上記第２のセルとに実質的に同一の入出力端子位置および内部回路素子配置を電子計算機の記憶手段に予め登録する第１の工程と、上記第１の工程で登録された上記セルの上記入出力端子位置および上記内部回路素子配置を上記記憶手段から読み出し、該読み出した上記セルの外部の信号印加形態を指定する第２の工程と、上記第２の工程で指定された上記セルの外部の信号印加形態に従ってレイアウトパターンを半導体基板上に転写する第３の工程とを含むことを特徴とする(図２４参照)。
【００２４】
上述の如き本発明の一実施形態による半導体集積回路によれば、第１のセル(図３の３１)と第２のセル(図３の３２)とが実質的に同一の内部回路接続および実質的に同一の内部回路素子配置を有していても、それぞれのセル外部での第１の入力端子(１５)と、第２の入力端子(１６)と、第３の入力端子(１７)と、第４の入力端子(１８)と、第５の入力端子(１９)と、第６の入力端子(２０)と、第７の入力端子(２１)との複数の入力信号の印加形態を変更するだけで、目的とする種々の論理を実現可能となる。また、この複数の入力信号の独立性が高ければ、より複雑な論理が実現可能となることは言うまでもない。
【００２５】
また、セル内部で、出力増幅回路(Ｉ５)の入力と出力とはそれぞれ第１ノード (Ｎ３)と出力端子(２２)とに接続されているため、セルの出力駆動能力を大きくすることが可能となる。
【００２６】
また、一方のセル(図３の３２)はその外部から、第１の入力端子(１５)に第１の入力信号(Ａ)が印加され、第２の入力端子(１６)に第１の入力信号(Ａ)と逆相の第２の入力信号(ＡＮ)が印加され、第３の入力端子(１７)に第３の入力信号(Ｂ)が印加され、第４の入力端子(１８)に第３の入力信号(Ｂ)と逆相の第４の入力信号(ＢＮ)が印加されているため、セル内部で入力信号反転用のインバータが省略されている。その結果、セルを小面積とすることも可能となる。
【００２７】
また、本発明の他の一実施形態による半導体集積回路によれば、セル内部で入力信号反転用の第１と第２のインバータが配置されているので、セル面積は少し大きくなるが、セル外部から相補入力信号を印加する必要が無くなり、その結果セル外部の配線チャネルの面積を低減することができる。
【００２８】
さらに、本発明の一実施形態による半導体集積回路によれば、セル内部の出力駆動能力向上のための出力増幅回路(Ｉ５)に動作電位を供給するための第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)とが配置されている。また、一方のセル(図３の３２)はその外部から、第６の入力端子(２０)と第７の入力端子 (２１)とに第１、第２、第３、第４の入力信号(Ａ，ＡＮ，Ｂ，ＢＮ)のいずれかの信号が印加されることによっても、その目的とする論理を実現することができる。しかし、本発明の具体的な実施形態のように、一方のセルの第６の入力端子 (２０)と第７の入力端子(２１)とに第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)のいずれかの固定電位を印加することにより、その目的とする同一の論理を実現することができる。このように、固定電位を印加する場合のほうが、前段回路から一方のセルへの複数の入力信号の印加の駆動負荷が小さくなり、さらに、速度性能を向上することが可能となる。
【００２９】
本発明のより具体的な実施形態による半導体集積回路は、実質的に平行に配置された第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)との間に一方のセル(図３の３２)の第１、第２、第３、第４の能動素子(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と出力増幅回路(Ｉ５)とが配置されているので、第１動作電位供給線(ＶCC)および第２動作電位供給線(ＧＮＤ)と略直交する配線により一方のセルの第６の入力端子(２０)と第７の入力端子(２１)とに第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)のいずれかの固定電位を容易に印加することができる。
【００３０】
本発明のより具体的な実施形態による半導体集積回路では、第１動作電位供給線(ＶCC)および第２動作電位供給線(ＧＮＤ)の長手方向と、第１の能動素子(Ｍ１３)、第２の能動素子(Ｍ１４)、第３の能動素子(Ｍ１５)、第４の能動素子(Ｍ１６)、出力増幅回路(Ｉ５)を構成する二つの能動素子(ＭP、ＭN)のそれぞれのゲート電極の長手方向との配置が工夫されているので、小さなセル面積を実現できる(図１参照)。
【００３１】
本発明のより具体的な実施形態による半導体集積回路では、上記出力増幅回路 (Ｉ５)を構成する上記二つの能動素子(ＭP、ＭN)のそれぞれは、並列接続された複数の能動素子からなるので、小さなセル面積にもかかわらず、上記出力増幅回路(Ｉ５)の出力駆動能力を大きくできる(図１参照)。
【００３２】
本発明の一実施形態による半導体集積回路の製造方法(図２４参照)は、上述の利点を有するセルを含む半導体集積回路の電子計算機支援による設計(ＣＡＤ)およびこの設計による実際の製造を可能とするものである。
【００３３】
本発明のその他の目的と特徴は、以下の実施例から明らかとなろう。
【００３４】
【発明の実施の形態】
以上本発明の基本的な構成と作用を説明したが、以下に本発明の実施例を図面に沿って詳細に説明する。
【００３５】
図１は上述した本発明の基本的な構成を有するセルライブラリに登録された２つのセル例を示すものであり、２つのセルＰＣ３，ＰＣ４のそれぞれのセルサイズと端子位置、論理機能、セル内部回路、遅延時間特性を上部に示し、セルＰＣ３の内部回路素子配置(レイアウトパターン)を下部に示している。
【００３６】
セルＰＣ４はセルＰＣ３より内部回路素子数が２つ多く、入力信号数が１つ多いことにより、セルＰＣ３より複雑な論理を実現することが可能となる。
【００３７】
図１の下部のセルＰＣ３の内部回路素子配置(レイアウトパターン)に示すように、実質的に四角形の形状を有するセルの内部で、第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)とは実質的に平行に配置されてなり、第１動作電位供給線と第２動作電位供給線との間に、ｎチャネル型の第１、第２、第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成するｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出力ＭＯＳトランジスタ(ＭN)とが配置され、出力インバータ(Ｉ５)は第１動作電位供給線と第２動作電位供給線とに接続されることにより動作電位が供給され、第１のＭＯＳトランジスタ(Ｍ１３)のゲート電極は第１の入力端子(１５)に接続され、第２のＭＯＳトランジスタ(Ｍ１４)のゲート電極は第２の入力端子(１６)に接続され、第３のＭＯＳトランジスタ(Ｍ１５)のゲート電極は第３の入力端子(１７)に接続され、第４のＭＯＳトランジスタ(Ｍ１６)のゲート電極は第４の入力端子(１８)に接続され、第１のＭＯＳトランジスタ(Ｍ１３)のソース・ドレイン経路は第１ノード (Ｎ３)と第７の入力端子(２１)との間に接続され、第２のＭＯＳトランジスタ(Ｍ１４)のソース・ドレイン経路は第１ノード (Ｎ３)と第２ノード(Ｎ４)との間に接続され、第３のＭＯＳトランジスタ(Ｍ１５)のソース・ドレイン経路は第２ノード (Ｎ４)と第６の入力端子(２０)との間に接続され、第４のＭＯＳトランジスタ(Ｍ１６)のソース・ドレイン経路は第２ノード (Ｎ４)と第５の入力端子(１９)との間に接続され、出力インバータ(Ｉ５)の入力であるｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出力ＭＯＳトランジスタ(ＭN)のゲート電極と出力インバータ(Ｉ５)の出力であるｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出力ＭＯＳトランジスタ(ＭN)のドレイン領域とはそれぞれ第１ノード(Ｎ３)と出力端子(２２)とに接続されている。
【００３８】
尚、図１のセルＰＣ３で、第１のインバータの入力と出力とを第２の入力端子 (１６)と第１のＭＯＳトランジスタ(Ｍ１３)のゲート電極にそれぞれ接続し、第２のインバータの入力と出力とを第４の入力端子(１６)と第４のＭＯＳトランジスタ(Ｍ１６)のゲート電極にそれぞれ接続すれば、セル面積は少し大きくなるものの、セルから第１の入力端子(１５)と第３の入力端子(１８)とを省略することができるとともに、セル外部からの相補入力信号の供給を不必要とでき、セル外部の配線チャネル面積を低減することが可能となる。
【００３９】
特に、セル内部で、第１動作電位供給線(ＶCC)と第２動作電位供給線(ＧＮＤ)の方向と略直交する方向に、ｎチャネル型の第１、第２、第３、第４のＭＯＳトランジスタ(Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６)と、出力インバータ(Ｉ５)を構成するｎチャネル型の出力ＭＯＳトランジスタ(ＭN)のチャネル長(Ｌ1)が規定されている。また、出力インバータ(Ｉ５)の定常電流を低減するためのｐチャネル型のＭＯＳトランジスタ(ＭP’)が配置されているため、出力インバータ(Ｉ５)を構成するｐチャネル型の出力ＭＯＳトランジスタ(ＭP)のチャネル長(Ｌ2)は少し上述のチャネル長(Ｌ1)より小さくなっている。
【００４０】
また、出力インバータ(Ｉ５)の出力駆動能力を大きくするため、ｐチャネル型の出力ＭＯＳトランジスタ(ＭP)およびｎチャネル型の出力ＭＯＳトランジスタ(ＭN)はそれぞれ２つのゲート電極が共通接続され、２つのソース・ドレイン経路が並列接続されていることに注意されたい。
【００４１】
このように、セルＰＣ３は、ｎチャネルＭＯＳトランジスタ（Ｍ１３とＭ１４，あるいはＭ１５とＭ１６）を対にした２分岐状に接続した内部回路を用い、この回路接続に対応したマスクパターンレイアウトを予め行なっておく（図１下図）。
【００４２】
尚、セルＰＣ３には４つのゲート入力端子(１５〜１８)と、３つの開放ドレイン入力端子(１９〜２１)とがあり、２２が出力端子である。これら端子は、例えば、第１層配線と第２層目配線とのスルーホールを用いて形成する(図１下図参照)。
【００４３】
この時、セル内部のトランジスタ間の配線は主に第１層目の配線で行ない(図１の下部の”セル内のレイアウトパターン”参照)、セル相互間の配線はスルーホールに第２層配線を接続して行なう。第２層配線と交差する横方向の配線は、さらに、第３層配線によって行なうことができる(図３の”セルの配置とセル外の配線”参照)。
【００４４】
本セルはＭＯＳＦＥＴのドレイン端子(図１の１９，２０，２１)が開放となっており、この開放ドレイン端子に対するセル外部からの入力の印加形態を変えることにより、異なった論理出力を得ることができる。開放ドレイン端子(１９、２０，２１)への入力の印加形態としては、以下に示す形態がある(図２参照)。
【００４５】
すなわち、入力の印加形態は、
(１)電源線(ＶCC)に接続する、
(２)接地線(ＧＮＤ)に接続する、
(３)他の入力端子(１５−２１)に与える信号と同一の信号と接続する、
(４)他の入力端子(１５−２１)に与える信号の相補信号と接続する、
(５)以上にあてはまらない独立な信号を接続する、
である。
【００４６】
尚、セルＰＣ４の内部回路素子配置(レイアウトパターン)も、セルＰＣ３の内部回路素子配置(レイアウトパターン)と同様に構成されることができる。
【００４７】
図２に示すように、開放ドレイン端子(１９−２１)に与える信号の印加形態を変化させることにより、様々な論理出力を得ることができる。図２の９つの例では、ゲート入力端子(１５，１６，１７，１８)には皆等しくＡ，ＡＮ，Ｂ，ＢＮの信号が与えられている(相補信号を末尾にＮを加えて示す)。開放ドレイン端子 (１９−２１)への信号の印加形態はそれぞれ異なる。図２のａにおいては開放ドレイン端子１９，２１を接地線に接続し、端子２０には他の入力信号(１５−１９、２１)とは独立の信号(Ｃ)を与えている。この時、
(１５)＝Ａ、(１６)＝ＡＮ、(１７)＝Ｂ、(１８)＝ＢＮ、(１９)＝０、(２０)＝Ｃ、(２１)＝０の条件を、次式で与えられるセルの出力式(図１”論理機能”参照)に代入すれば、
(22)=(((19)(18)+(20)(17))(16)+(21)(15))N
出力端子(２２)への論理出力を得ることができる。
この場合は
(２２)＝((ＡＮ)ＢＣ)Ｎ
となり３入力のＮＡＮＤの機能が実現できる(但し、Ａ入力は負論理)。
【００４８】
また図２のｂに示すように、開放ドレイン端子２０、２１を電源線に接続し、１９に他の入力端子とは独立の信号(Ｃ)を与えることにより３入力のＮＯＲを実現することができる。他の論理機能についても同様である。
【００４９】
このように、内部回路接続が互いに同一であるとともに単純な２つのセルＰＣ３((３１)、(３２))を用いて、複雑な論理機能を実現した例を図３に示す。
【００５０】
図３に示すように、セルＰＣ３((３１)、(３２))を２個配置し、２つのセルの電源線(ＶCC)と接地線(ＧＮＤ)とを共通接続するとともに、セル外部における信号供給配線を異ならせることにより３入力のＮＡＮＤと３入力のＮＯＲが実現できる。この時、セル内の素子配置、およびセル内の配線は当然２つのセルで同一であるから、上からチップを見たときのレイアウトパターンは２つのセルとも同じである(図３の下部の”セル内のレイアウトパターン”参照)。
【００５１】
本実施例のセルＰＣ３の大きな特徴は、３入力のＮＡＮＤのような単純な論理だけでなく、図２のｄに示すように２入力(ＢＮ，Ｃ)のＸＯＲをとってその出力をさらに第３の信号(Ａ)とＮＡＮＤをとるという複雑な機能もセル１個により実現できる点である。この場合開放ドレイン端子１９は接地線(ＧＮＤ)と接続し、端子２０は独立な信号Ｃと接続し、端子２１には信号Ｃの相補信号を接続する。この同じ論理機能を図５に示すような従来のセルライブラリを用いて実現しようとすると内部回路接続および内部回路素子配置の異なった少なくとも２つのセルＯＲ３，ＡＮ３を組み合わせる必要がある。
【００５２】
一方、図４には内部回路接続および内部回路素子配置が同一である本実施例のセルＰＣ３を２個だけ用いてかなり複雑な論理機能を実現した例を示す。この図４の例では、従来の７個のセルを必要とする論理を、内部回路接続および内部回路素子配置の同一の２個のセルＰＣ３のみにより実現できることを示している。
【００５３】
このように、本セルＰＣ３を１個のみ使用することで、複雑な種々の論理機能を実現できるので、複雑な論理機能の論理回路を極めてコンパクトに実現することができる。
【００５４】
以上のように、従来の実用的なセルライブラリといえば６０個以上のセルを用意する必要があったが、本発明では１０個以下の種類のセルでセルライブラリを実現できる。これまで説明してきたＰＣ３(図１参照)の他に、図１のＰＣ４と各種のインバータ回路があれば、従来の６０個のライブラリよりはるかに多くの機能を実現できる。図１のＰＣ４はＰＣ３の端子２１にさらに２個のＭＯＳＦＥＴを接続したもので、ＰＣ３よりもさらに複雑な論理機能を実現できる。従って、これらのセルＰＣ３，ＰＣ４により、短時間に高性能な集積回路が実現できる。
【００５５】
また、複雑な論理機能をコンパクトに実現できるため、回路の速度、面積、消費電力のいずれも大きく改善することができる。
【００５６】
尚、図１の本実施例のＰＣ３セルは、Pasternak et alの文献に開示された図５の３入力ＯＲの一部分(Ｍ９−Ｍ１２を接続している部分)を単にセルとして登録し直したものに見えるかもしれない。しかし、これを当業者が着想をするには大きな困難があることを指摘しておきたい。これは、以下に述べる事情による。
【００５７】
ＣＡＤのセルライブラリに登録されるセルとは、上記したようにレイアウト済みの論理回路であり、集積回路全体の論理設計を行なう前に用意するものである。セルのレイアウトは手間暇のかかる作業であるから、論理設計において使用頻度の高い論理機能のセルを選んでセルライブラリを構築するのは当然のことである。従来、使用頻度の高い論理機能とは、１入力ＩＮＶＥＲＴＥＲ，２入力もしくは３入力のＡＮＤ、ＯＲ、ＸＯＲ(あるいは、これらの否定)であり、これらを組み合わせていかにして効率良く集積回路の複雑な論理を構成するかが論理設計者の腕の見せどころである。
【００５８】
これに対して、図１の本実施例のＰＣ３セルの論理出力(２２)を、入力端子(１５〜２１)の信号の関数としてＢｏｏｌ式で表わすと以下のような複雑なものとなってしまう(図１”論理機能”参照)。
【００５９】
(22)=(((19)(18)+(20)(17))(16)+(21)(15))N
従って、このような複雑な論理機能を有し、使用頻度が低いと考えられる回路をセルライブラリの基本セルとして敢えて用いるには、当業者には相当の抵抗がある。すなわち、セルライブラリを作ることは相当手間暇のかかる作業であるので、その時に、従来の論理設計において使用頻度がほとんどない回路をセルとして登録しようというのは、よほど強い動機付けがないとできるものではない。
【００６０】
Pasternak et alの上記文献もスタンダードセルの論理機能としてＡＮＤ，ＯＲ，ＸＯＲをあげているのは、従来のこの伝統的な考え方に沿っているものである。また、Yano et alの上記文献も、やはりこの伝統的な考え方に沿っている。このYanoは、本発明の発明者の一人であるが、この文献が著作された１９９０年の時点では２分岐のパストランジスタ回路の内部回路の信号印加接続を部分的に変更するだけで、ＡＮＤ回路がＯＲ回路に変更できることを認識しており、これをこの論文に記している。しかし、部分的にせよ接続変更は必要なのでＡＮＤとＯＲという別々のセルが必要であると考えていた。また、ＡＮＤやＯＲやＸＯＲという別のセルを基本に論理設計を行なうという従来の前提を疑うところまでには至らなかった。このように論理回路の設計者にとって、ＡＮＤやＯＲやＸＯＲの別々のセルを使って論理設計を行なうということは、”算数をするのに数字をつかう”のにも似た前提であって、この伝統的な考え方を見直すということは当業者にとって極めて困難であった。
【００６１】
これに対して、発明者等は図１のセルＰＣ３を１種類のみ用いることにより、そのセル外部からの入力信号の印加形態を変えるだけで異なる多くの論理機能が実現されることを見出した。これにより、セルの機能はＡＮＤやＯＲを基にした判り易いものでなくてはならないという従来の固定観念から脱却して、この２分岐接続回路自体をセルとして登録し、これを基にした論理設計のあるべき姿を再構築すべきであるという発想に至ったものである。
【００６２】
また、一方、図１の論理機能の異なる複数のセルＰＣ３セルは、内部回路接続および内部回路素子配置が同一であり、セル外部からの入力信号の印加形態のみが異なるので、図１のセルＰＣ３の機能が複雑で分かりにくいという点は、数年前であれば致命的な欠点であった。仮りに、セルライブラリにセルＰＣ３が用意されたと仮定しても、論理設計者はこのようなわかりにくいセルを使おうとはしかったであろう。
【００６３】
ところが最近論理自動合成ツール(目的とする論理機能を入力すると、これを実現するセルの接続ネットリストを自動的に出力するツール)が急速に実用化されたため、最適な論理回路を設計する(すなわちセルの接続関係を決定する)のは設計者ではなく、コンピュータが行なうようになりつつある。以上の状況に基づき、セル機能が設計者にとっての判り易いかどうかは、潜在的にはすでに重要ではなくなっていることに本発明者は気がついた。これを基に、長年にわたって用いられてきたＡＮＤ，ＯＲ，ＸＯＲ，ＩＮＶＥＲＴを基本セルとする集積回路の論理設計の基本を覆す本発明に至ったものである。実際発明者らは、図１のようなセルを組み合わせて任意の論理機能を実現するソフトウエアの開発にも成功している。また、これを用いると、集積回路の面積、速度、消費電力が大幅に改善されることを確認している。
【００６４】
また、図１のセルＰＣ３の出力部には、増幅回路(インバータ、Ｉ５)が設けられている。出力駆動能力の大きなこの増幅回路Ｉ５によって、パストランジスタ (Ｍ１３〜Ｍ１５)のオン抵抗による出力端子(２２)の負荷容量依存性が実質的に零となるとともに、セルの出力信号は入力側の開放ドレイン端子(１９、２０、２１)に逆に伝わることがなくなる。すなわち、一度入力信号が確定したら、出力信号が変化しても入力信号に影響が及ぶことはない。このため、多くのセルからなる回路全体の遅延時間は、各セルの遅延時間を足しあわせたものとして表わすことができる。従って、セルの遅延時間を出力の負荷容量の関数として予め評価しておけば、全体の遅延時間を極めて短時間に評価することができる。
【００６５】
もしも、出力部の増幅回路がない場合には、着目するセルの遅延時間がセルの入出力の条件だけでは決まらなくなってしまい、回路全体のアナログ回路としての動作により決定される。従って、回路全体のアナログ回路解析を行なわないと遅延時間が決定できなくなる。これでは、タイミング設計に大きな労力と時間が必要となる。
【００６６】
図１の実施例のセルＰＣ３の入出力端子１５〜２１は、配線格子上に置かれている。この配線格子とは、セル相互間の接続配線を配置することのできるチャネルから構成される格子である。例えば、図３では縦方向に第２層配線のチャネルが等間隔で設置されており、横方向に第３層配線のチャネルが等間隔で設置されており、第２層配線と第３層配線とのスルーホールはこの交点に設ける。このような配線格子上に限定された配線については、自動配線ツールにより短時間に面積効率のよい接続を行なうことができる。図１に記したＰＣ３のセル内部回路の接続は第１層配線を用いて行ない、この時には配線格子は意識せず、任意の場所に配線を設置する。これにより、セルの面積を小さくすることができる。入出力端子(１５〜１９)は図３に示すように配線格子上に設置する。開放ドレイン端子 (１９〜２１)を同一のセルのゲート端子に接続する場合にもこの配線格子に沿って第２層、および第３層の配線を用いて行なう。これにより自動配置配線を行なうことができ短時間に集積回路が実現できる。
【００６７】
以上の例ではセルの入出力端子が一つのスルーホールによって形成される例を示したが、入出力端子は一つの電極で形成することもできる。あるいは２つ以上のスルーホールによって一つの端子を形成することも可能である。
【００６８】
次に、本発明の実施例による高性能ＡＳＩＣ(特定用途向け集積回路）を説明する。本ＡＳＩＣでは図１に示す新しいセルを含むセルライブラリを用いて、既に述べたように、図２、３、４に示す様々な論理機能を一つの種類のセルＰＣ３のみを使用して、その信号印加形態の外部配線を種々に行うことにより接続することにより実現することができる。これにより、短時間に高速、高集積、低消費電力の集積回路を実現することができる。
【００６９】
本発明のセルを使用して集積回路を設計して製造する工程は、図２４に示すようになる。
【００７０】
まず、図１に示すＰＣ３，ＰＣ４およびその他のセルの属性データ（素子配置、入出力端子位置、動作速度）を集積回路設計支援用の大型電子計算機の補助記憶装置に予め登録する（図２４ａ）。
【００７１】
この後、補助記憶装置に登録したセルのデータを読み出し、セルの外部の信号印加形態を指定する（図２４ｂ）。これにより、セルの接続関係（ネットリスト）が得られる。
【００７２】
次に、このネットリストに基づき、複数のセルのチップ上の位置および配線を指定する（図２４ｃ）。
【００７３】
次に、これらのレイアウトパターン情報をもとに、パターンを半導体基板上に転写する。この時、光、あるいは電子線あるいはＸ線リソグラフィ等を用いることができる（図２４ｄ）。これにより、集積回路を製造することができる。
【００７４】
図１のセルにおける出力の増幅器（Ｉ５）としては、図６に示すような様々な回路が考えられる。
【００７５】
図６ａは単純なＣＭＯＳインバータである。ただし、通常のＣＭＯＳインバータではｐＭＯＳのゲート幅をｎＭＯＳのゲート幅の１．５倍から２倍程度に設計するのに対し、本発明ではｐＭＯＳ（Ｍ２２）よりｎＭＯＳ（Ｍ２１）のゲート幅を大きく設定している。これは、ノードＮ３（図１参照）のローレベルは接地レベルまで下がるが、ハイレベルはＶCC−ＶTまでしか上がらないからである。
【００７６】
ここで、ＶCCは電源電圧。ＶTはｎＭＯＳ（Ｍ１３〜Ｍ１６）のしきい電圧である。従って、このＣＭＯＳインバータの論理しきい値を低く設定することにより、出力端子（２２）の立上りと立下り時間をほぼ等しくできる。典型的には論理を構成するｎＭＯＳ（Ｍ１３〜Ｍ１６、図１）のゲート幅をＷとしたとき、ｎＭＯＳ（Ｍ２１）のゲート幅を２Ｗ程度に設定し、ｐＭＯＳ（Ｍ２２）のゲート幅を１．５Ｗ程度に設定する。
【００７７】
図６ｂは、図６ａにゲート幅の小さいｐＭＯＳ（Ｍ２５）を加えたものである。このｐＭＯＳは、インバータＭ２３，Ｍ２４が出力を放電した後にノードＮ３を電源電圧まで充電しＭ２４，Ｍ２３からなるＣＭＯＳインバータに定常電流が流れるのを防ぐことができる。
【００７８】
図６ｃはさらに改良を加えたＣＭＯＳインバータである。図６ｃにおいては、増幅回路の入力端子にゲート幅の小さなｐＭＯＳ(Ｍ２９)を具備する点では図６ｂと同じであるが、Ｍ２９のゲート端子はＭ２８，Ｍ３０からなるインバータの出力回路に接続されている点が異なる。この構成は、出力端子を駆動するＭ２６，Ｍ２７からなるインバータとＭ２９のゲート端子を駆動するＭ２８，Ｍ３０からなるインバータを独立に設けたものである。これにより、出力端子に大きな負荷容量が接続されている場合にも、Ｍ２９のゲート端子に対するフィードバックが高速に行われるという利点がある。これにより、この増幅回路の入力端子が短時間のうちに充電／放電が行われるため、消費電力が削減されるという利点がある。
【００７９】
以上は、図１のＰＣ３と言うセルを例に主に説明したが、同様の動作を行なえるセルの内部回路としては図７、図８に示すものが挙げられる。図７には、本発明に用いるセルの構成を示すものである。このなかで、トリー型論理部は本セルの中心たる論理を構成する部分である。”Ｙ”のような形をした記号は能動素子を少なくとも二つ結合して、２つの入力のうち一つを選択する回路を示している（図７参照）。セル入力は直接トリー型論理部へ接続することもできるが論理変換回路Ａや論理変換回路Ｃのような変換回路を介して入力してもよい。トリー型論理部の出力は論理変換回路Ｂを介してあるいは直接出力端子へ出力される。ただし、論理変換回路ＡかＢはどちらかに増幅回路を有し、これにより入出力信号の分離を行い、信号を増幅することが望ましい。
【００８０】
図８に示すようにトリー型論理部の構成には多くのバリエーションが考えられる。まず”Ｙ”型の記号で示した、二股の枝から一方を選ぶ機能はＰＣ３（図１）のようにｎＭＯＳで構成することもできる。図８（ａ）ではこれをｎ／ｎ型と表わしている。この場合ゲートを制御する信号としてはｃとｃＮのように相補的な信号が必要となる。図８（ａ）のｎ／ｎ一入力型は、セル内部にインバータを設けて，外部の制御信号を１本だけにするものである。これは、セル外の配線を削減できるという利点がある。次のｎ／ｐ型ではｎ／ｎ型の一方のｎＭＯＳをｐＭＯＳとし、ゲートに同一の信号を入力するだけで二つの信号経路のうち一方が選択されるようにしたものである。これは、セル内の配線も簡素である。ただし、この回路は出力端子ｄに出力される信号の振幅がＶCC−ＶTN−ＶTP(ここでＶTNはｎＭＯＳのしきい電圧、ＶTPはｐＭＯＳのしきい値電圧である）と小さくなってしまうため、動作速度は遅い。ｐ／ｐ型はｎ／ｎ型のｎＭＯＳをｐＭＯＳに変えたものである。Ｃ型は、ｎＭＯＳとｐＭＯＳを並列にして出力が電源電圧いっぱいまで振れるようにしたものである。低電圧でも高速に動作するという利点があるが、素子数が多いのが欠点である。
【００８１】
また、論理部のトリーの形としては図８(ｂ)に示すようにさまざまなバリエーションが考えられる。このなかから選んだ複数のセルをセルライブラリに登録して、セルライブラリを構成する。このなかで２−１トリーは２入力の論理回路を構成する場合に必要となる。４−１トリーｂは３入力以下のすべての論理回路を実現できる。２−１トリーと４−１トリーｂはその意味で基本的でありセルライブラリに含ませることが望ましい。４−１トリーｂでは開放ドレイン端子につながった二つの”Ｙ”記号の制御信号が独立に制御できるようになっている。これに対して、図１に示したＰＣ４では両者は共通の制御線で駆動されているという違いがある。４−１トリーｂの方が構成できる論理機能は多いが、入力端子の数が多いためセル外部の配線により多くの面積を必要とする。
【００８２】
図８（ｂ）の６−２トリーは図１のＰＣ３を二つ設けたものであり、セル外部の配線を削減できるという利点がある。
【００８３】
図１、図７、８のセルを使用して半導体集積回路を設計する場合は、セルの入出力端子の位置を定め、予めそれぞれマスクパターンのレイアウトを行っておき、その上で論理設計を行なう。この場合の論理設計とは、目的の論理機能を実現すべくセル間の接続関係を決める。これは、論理生成ツールにより効率良く行なうことができる。次に、このセルの接続関係（ネットリスト）に基づきスタンダードセル手法によりセルの配置配線を行う。図９には本発明に基づきセルを配置配線した実施例を示す。セルを帯状に並べ、これに並行に配線領域を設け、セル間の配線を行なっている。この図で、セル内部の配線は第１層配線だけでおこなっており、横方向の配線は第２層配線でおこない、縦方向の配線は第３層配線でおこなう。
【００８４】
本発明の実施例のセルを使用した集積回路では、トランジスタ総数の中でｐＭＯＳの占める割合が１／６程度と低い。このため従来のＣＭＯＳ用のレイアウトをそのまま用いると面積に大きな無駄が生じるという問題点を発明者らは見い出した。この様子を図１０、図１１に示す。図１０に示す様に従来のレイアウト法では，ｐＭＯＳは常にｎＭＯＳと対になっていることを前提とし，ｐＭＯＳ列はｎＭＯＳ列に沿って平行に並べることが伝統的に行われている。しかし、これでは図１１に示すように本発明のセルをレイアウトすると無駄なスペースができてしまう。
【００８５】
図９の本実施例ではこれを避けるため、帯状の領域にセルを配置し、この帯状の領域にｎＭＯＳの領域とｐＭＯＳの領域が交互に現われるよう配置した。より具体的には、各セルのレイアウトは横幅を所定の寸法に決め、上部にｎＭＯＳを配置し、下部にｐＭＯＳを配置する。論理の複雑なセルはｎＭＯＳの個数が多くなるが、その分、縦方向の長さが長くなるように配置する。このようにすることによって、トランジスタ領域の幅がほぼ一定に保たれ、配線領域もほぼ一定となる。従来のように無駄な領域が生じることもないため、セル面積の効率がよい。
【００８６】
図９の本論理設計では、論理自動生成ツールを用いることで設計を自動化することができる。論理自動生成ツールは論理機能を入力情報としてセルのネットリストを自動生成する装置である。この論理自動生成ツールに図１のセルライブラリを組み込むことによって、生成される論理回路の性能は大きく改善される。
【００８７】
以上の実施例ではセル内部の配線を第１層配線で行ない、セル外の配線を第２層と第３層配線を用いて行なう例を示した。実際には、セル内の配線にも第２第３層配線を使ってもよいことはいうまでもない。その場合セル内配線に第２層配線を用いている箇所は、セル外配線として第２層配線が使えないのだけである。
【００８８】
また、セル間配線に第１層配線を用いることもできる。ただし、これができるのは、セル内配線にて第１層配線を使っていない場所に限られる。
【００８９】
本発明によるゲートアレー集積回路の例を以下に示す。上述の実施例のスタンダードセル方式と異なる点は、ゲートアレーにおいてはトランジスタが規則的に配置されており、配線層のみを用途ごとにカスタマイズして集積回路を実現する点である。
【００９０】
図１２には、本発明によるゲートアレー集積回路の実施例を示す。図１２の左側に示したゲートアレー基本セルをチップ全面に敷き詰めておく。この基本セルを１個あるいは複数個用いてトランジスタ間を配線することにより、より複雑な論理機能のセルを実現する。ここでいう基本セルとはあらかじめ敷き詰めてある素子配置の繰返し単位のことをさしており、これまで述べてきたセルライブラリの図１のセルＰＣ３ではなく、図８に示したセルから選んでセルライブラリとして登録しておく。すなわち、図１２には８−２トリーセルと４−２トリーセル（図８参照）を接続して全加算器を実現した場合の例を示している。
【００９１】
本実施例の基本セルは、集積回路を効率よく実現するために特に考えられたものである。ゲートアレーでは予め基本セルが決定されているため、配線層の設計と製造を行うだけで短時間に集積回路を実現できるが、基本セルが固定されているため、決められたサイズのトランジスタしか用いることができないという制限がある。一方、図１から明らかなように図１のセルＰＣ３，ＰＣ４ではｎＭＯＳの個数がｐＭＯＳの個数に比べておよそ５倍も多く必要である。従って、図１３に示すような従来の基本セルを用いるとｐＭＯＳ部分は使用されずに残る。従って、面積の無駄が大きい。さらに、ゲート幅の小さなｐＭＯＳ（図６ｂのＭ２５）を実現できないため、大きなｐＭＯＳを代わりに用いなければいけない。このため図６ｂの入力端子を放電するのが困難になるという問題がある。このため動作が不安定になったり、動作速度が遅くなってしまう。また、ＣＭＯＳインバータのｐＭＯＳとｎＭＯＳとの比率を最適に設計できないためさらに動作速度が遅くなるという問題がある。本実施例の基本セル（図１２の左部分）はこのような発明者らの解析に基づき考えられたものである。このゲートアレーの基本セルはゲート幅の大きなｎＭＯＳが６個、ゲート幅の大きなｐＭＯＳが２個、ゲート幅の小さなｐＭＯＳが一個からなる。この基本セルを用いると、基本セル中のｎＭＯＳとｐＭＯＳとの比率が図１のセルＰＣ３におけるｎＭＯＳとｐＭＯＳの比率とほぼ一致するため面積の無駄がない。さらに、２個のｎＭＯＳを並列に接続したものと２個のｐＭＯＳを並列に接続したものを用いて増幅部のＣＭＯＳインバータを構成することにより図６に示した最適（高速動作可能な）なゲート幅になるように決めている。さらに、ゲート幅が小さいｐＭＯＳを基本セル上に予め搭載することにより、図６ｂのＭ２５のｐＭＯＳを実現することができる。従って、待機時の消費電流を小さくすることが可能となる。図１３に示す従来の基本セルでは、このようなゲート幅の小さなｐＭＯＳは作れない。従って待機時の消費電力は大きくなってしまう。
【００９２】
さらに、図１２に示したの基本セルを用いると、ＳＲＡＭのメモリセルが面積効率良く実現できる。図１４には、このようなＳＲＡＭのメモリセルを本発明の基本セル上に実現した例を示す。ゲートアレー上に高集積のＳＲＡＭを実現することにより、メモリと論理回路が同一のチップ上に搭載された高性能なシステムＬＳＩが短期間に実現できる。図１２左図の基本セルがＳＲＡＭを搭載するのに適する理由を以下に説明する。ＳＲＡＭのメモリセルは図１４に示すような回路が最もよく用いられている。明らかなように、ｎＭＯＳが４個，ｐＭＯＳが２個からなる。このうち、記憶保持用の駆動トランジスタであるｎＭＯＳ(Ｍ２，Ｍ３)は転送トランジスタのｎＭＯＳ(Ｍ１，Ｍ４)の２倍程度のゲート幅に設計するのが普通である。これは、読み出し時に、記憶している情報が消えないようにするためである。このことから、１つの駆動トランジスタは実際には２つのｎＭＯＳの並列接続で構成されているので、実質的にはｎＭＯＳが６個、ｐＭＯＳが２個必要である。これは図２３の基本セルの構成（ｎＭＯＳ６個、大きいｐＭＯＳ２個、小さいｐＭＯＳ１個。小さいｐＭＯＳはＳＲＡＭには使わない）と良く合致し、図１４に示す様に１つの基本セルで１ビット分のＳＲＡＭメモリセルが効率的に実現できる。これに対して、従来のＣＭＯＳ用のゲートアレー基本セルを用いると２倍以上の大きな面積を要する。これより、同一面積で比較すると図１２の基本セルを用いることにより２倍の記憶容量のＳＲＡＭが実現できる。従って大容量のＳＲＡＭと、高性能でコンパクトな論理回路が同一チップ上に集積化されたＬＳＩが実現できる。
【００９３】
図１２の他にも、本ディジタル回路の設計法に適したゲートアレー基本セルとしては図１５に示すものが考えられる。図１５の構成は図１２の構成とほぼ同じである。異なる点は、ｎＭＯＳの個数が２個多くなった点と、小さなｐＭＯＳが２個搭載された点である。本基本セル一個で１ビット分の２ポートＲＡＭのメモリセルが実現できる。これを図１６に示す。
【００９４】
また、別のゲートアレー基本セルの例を図１７に示す。この基本セルの特徴は、論理用のｎＭＯＳとインバータ用のｎＭＯＳおよびｐＭＯＳとのドレイン電流の流れる方向が９０度回転している点である。インバータ用のｎＭＯＳとｐＭＯＳとのゲート同士が近くに配置されているため、ＣＭＯＳインバータが構成しやすいという特徴がある。また本基本セルの別の特徴として、論理トリーとなる２つのｎＭＯＳのゲートが予めゲート電極で接続されているという特徴がある。このため図８ｂの８−２トリーに示すような２つのトリーが対になったセルを効率良くレイアウトできるという特徴がある。図１８には６−２トリー（図８ｂ）を基本セル一個にレイアウトした例を示す。さらに、図８ｂの６−４トリーに示すような同一のトリーから二つの出力端子を取り出すようなセルも１基本セルで実現できるため、やはり面積効率がよい。本セルも大きなｎＭＯＳと小さなｎＭＯＳ、小さなｐＭＯＳを含むため効率良くＳＲＡＭメモリセルが構成できる。一基本セルによって２ビット分のメモリセルを実現できる。
【００９５】
次に、図１または図８のセルライブラリを用いて８ビット×８ビットの乗算を行う乗算器を実現した例を説明する。
【００９６】
図１９には本乗算器の全体接続図を示す。構成は従来から知られたキャリーセーブアダー方式である。本乗算器では信号線をすべて相補的に（すなわち、信号とその反転した信号の対により信号を伝達する）構成している。これは、トリーを構成するｎＭＯＳ対のゲート端子には反転した信号が入力されるので、この反転信号をインバータ回路を用いずに生成する方が高速に動作するからである。この様な反転した２つの信号を生成しても、回路規模は２倍にはならない。これはその信号と反転信号を生成する回路の間で共有化できる部分があるからである(図２１の４−２トリーｂ参照）。
【００９７】
この乗算器の中で多用しているのが図２０に示す部分積生成回路付き全加算器（ＰＦＡ）と図２１に示す２ビット加算器（ＡＤＤ）である。図２０の部分積生成回路付き全加算器では４−１トリーｃと４−２トリーｃを２個用いて論理機能を実現している。この論理機能は図２０の下図に示す。この部分積生成部付全加算器は、乗算器の部分積の生成と１ビットの加算を一段で高速に行う様にしたものである。図２１の２ビット加算器では４−２トリーｄ，４−２トリーｂ，６−４トリーを用いて２ビットの加算器を構成している。下位ビットからのキャリー信号Ｃおよびその反転信号ＣＮが入力されてから上位ビットへのキャリー信号が生成される時間を特に短くするように考えられたものである。
【００９８】
本実施例では相補的な信号を出力するセルが用いられている（上記ＰＦＡ，ＡＤＤ）。これらにおいては図６に示す出力回路に換えて図２２の回路を用いることができる。ＸおよびＸＮはこの出力回路ヘの入力信号である。たとえば、Ｘがローからハイへと変化し、ＸＮがハイからローへと変化する場合を考える。Ｘは前段のｎＭＯＳのパストランジスタによって駆動されているためＶCC−ＶTまでしか上がらない。この時ＸＮはローとなるのでＭ３５はオン状態となる。このため、結果としてＸの電位はＶCCまで上昇する。従ってＭ３１，Ｍ３２のインバータには定常電流はほとんど流れない。この回路では、相補的な信号を使っているため、フィードバック信号を出力端子から取り出す必要がなく、ｐＭＯＳ(Ｍ３５，Ｍ３６)が早いタイミングでオン状態となる。このため、低電圧でも高速動作が可能であるという特徴がある。
【００９９】
図２３は、図１の実施例のセルを用いたマイクロプロセッサの構成の一例を示すものである。アドレスによるアクセスによってメインメモリから命令フェッチユニットでフェッチされた命令は命令デコーダでデコードされ、デコード結果による制御信号に従ってＡＬＵ、汎用レジスタ、乗算器が制御されることにより命令が実行される。特に、図１に示したセルは、命令デコーダ等のランダム論理にもＡＬＵ等のデータパスにも同様に適用できる。図１に示したセルを適用することによってマイクロプロセッサはよりコンパクトにでき、かつ高速動作が可能となる。したがって、このマイクロプロセッサを用いた各種装置の高性能化、小型化に大きな効果がある。
【０１００】
次に、先の実施例に記したゲートアレーよりもさらに短時間に高性能な集積回路を実現する方法を開示する。あらかじめ、図１のＰＣ３（あるいはＰＣ４）をアレー状にチップに敷き詰めておく。この後、用途に応じて、ＰＣ３の接続ネットリストを決定し、これに従って第２層、第３層の配線を作製して目的の集積回路を得る。この方法では、論理設計（ネットリストの決定とセル間配線の決定）後、第２層と第３層の配線を行なうだけで集積回路を実現することができる。従来のゲートアレーにより同等のものを作製するには、第１層、第２層、第３層の３層の配線を行なう必要があったが、本発明では、２層の配線だけで済む。このため、短時間に集積回路を実現することができる。これが可能なのは、図２に示すようにセルＰＣ３（あるいはＰＣ４）が極めて多機能であり、１種類のセルで十分な論理機能が実現できることに起因している。
【０１０１】
【発明の効果】
本発明によれば、短時間に、高速で高集積な集積回路が実現できる。論理回路のトランジスタ数は従来のＣＭＯＳ回路の略１／２程度にできる。このため、集積回路の面積が従来よりも小さくできる。消費電力も小さくなる。また、同一面積では、より多くの回路が集積化できる。これよりより多くの機能を実現することができ、さらに並列処理の活用により高速化を達成できる。本発明の集積回路では、回路のクリティカルパスの回路段数が削減でき、このためさらに高速動作が可能となる。また、回路一段あたりの遅延時間も高速なので、やはり高速動作が可能となる。従って、本発明を用いることによって、高密度で高速なディジタル集積回路が実現できる。とくに、これを特定用途向け集積回路(ＡＳＩＣ)に適用するとコンパクトで高速なゲートアレー、スタンダードセル集積回路、セルベース集積回路等が実現できる。また、高性能なマイクロプロセッサ、マイクロコントローラ、信号処理ＬＳＩ，メモリ等が実現できる。また、本発明を用いると論理回路とＳＲＡＭを効率良くゲートアレー上に搭載できるため、短い開発期間で高性能なシステムＬＳＩを実現できる。また、本発明のセルライブラリではセルの数が少なくてもよいため、セルライブラリを準備するのに必要な時間が従来より短縮される。このためゲートアレーやスタンダードセル集積回路において、最新の微細加工技術を適用でき、これまた高集積化、高速化に適する。これらより、集積回路、およびこれを用いたシステムの性能を大きく改善することができる。以上より本発明の産業的な価値は極めて大きい。
【図面の簡単な説明】
【図１】本発明の実施例によるセルを含むセルライブラリを示す図である。
【図２】本発明の実施例によるセルにより実現できる論理機能の例を示す図である。
【図３】本発明の実施例によるセルを２個を用いて簡単な論理機能を実現した図である。
【図４】本発明の実施例によるセルを２個を用いて複雑な論理機能を実現した図である。
【図５】従来のパストランジスタ回路をセルとして用いたセルライブラリを示すとともに、このセルを用いて簡単な論理機能を実現した例を示す図である。
【図６】本発明の実施例によるセルに用いる出力インバータを示す図である。
【図７】本発明の実施例によるトリー型論理部を有するセルを用いた集積回路を示す図である。
【図８】本発明の実施例によるトリー型論理部を有するセルの構成を示す図である。
【図９】本発明の実施例によるセルをスタンダードセルとして配置配線した例を示す図である。
【図１０】従来のＣＭＯＳスタンダードセルの配置配線を示す図である。
【図１１】従来の配置配線の手法に沿って本発明のセル内部回路を配置した場合の配置配線の構成を示す図である。
【図１２】本発明の実施例によるトリー型論理部を有するセルをゲートアレー基本セルとして用いた場合のレイアウト図である。
【図１３】従来のＣＭＯＳゲートアレーの基本セルのレイアウト図である。
【図１４】図１２の基本セルを用いてＳＲＡＭのメモリセルを構成した場合のレイアウト図である。
【図１５】本発明の実施例による他のゲートアレー基本セルの構成を示す図である。
【図１６】図１５の基本セルを用いて２ポートＳＲＡＭメモリセルを構成した場合のレイアウト図である。
【図１７】本発明の実施例による他のゲートアレー基本セルの構成を示す図である。
【図１８】図１７のゲートアレー基本セルを用いて６−２トリーセルを構成した場合のレイアウト図である。
【図１９】本発明の実施例によるトリー型論理部を有するセルを使用した８×８ビット乗算器 を示す図である。
【図２０】図１９の乗算器に使用する部分積生成部付全加算器の構成を示す図である。
【図２１】図１９の乗算器に使用する２ビット加算器の構成を示す図である。
【図２２】本発明の実施例によるセルの出力信号が相補的な場合に使用できる出力回路の構成を示す図である。
【図２３】本発明の実施例によるセルを使用したデータ処理装置の構成を示す図である。
【図２４】本発明の実施例によるセルを使用した集積回路の製造方法の概略を示す図である。
【符号の説明】
Ｍ１〜３６：ＭＯＳＦＥＴ、Ｎ１，Ｎ２：内部ノ−ド、ＶCC：電源電圧、ＧＮＤ：接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003936133.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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