(57)【特許請求の範囲】
【請求項１】
グランドパッド並びに電源パッドを含む電極パッドが周縁に配置され且つ該電極パッドを除いた部分には第１絶縁膜が形成された表面を有するＬＳＩデバイス、
前記第１絶縁膜上に形成され且つ前記グランドパッドに電気的に接続された第１導電膜、
前記第１導電膜上に形成された抵抗体膜、
前記第１導電膜上の前記グランドパッド並びに前記抵抗体膜と接する領域を除く全域に形成された第１誘電体膜、
前記第１誘電体膜上に該第１誘電体膜を前記第１導電膜とともに挟み込むように形成され且つ前記電源パッドに電気的に接続された第２導電膜、
前記第１導電膜並びに前記第２導電膜を含む前記ＬＳＩデバイスの表面の前記電極パッドの形成部分を除く全域に該第２導電膜を覆うように形成され且つ前記抵抗体膜を露出する開口部を有する第２誘電体膜、及び
前記第２誘電体膜上に前記第２導電膜と前記開口部から露出された前記抵抗体膜とを覆い且つ該第２誘電体膜の外にはみ出さないように形成された第３導電膜を備え、
前記第１導電膜と前記第２導電膜とはその間に前記第１誘電体膜を挟んで前記グランドパッドと前記電源パッドとに接続した第１バイパスコンデンサＣ１を成し、前記第１導電膜、前記抵抗体膜、並びに前記第３導電膜はこの順に積層されて抵抗Ｒを成し、前記第３導電膜と前記第２導電膜とはその間に前記第２誘電体膜を挟んで前記抵抗Ｒと直列に接続され且つ前記グランドパッドと前記電源パッドとの間に前記第１バイパスコンデンサＣ１と並列に接続される第２バイパスコンデンサＣ２を成し、
前記第２バイパスコンデンサＣ２のインピーダンスは前記抵抗Ｒに比べて前記グランドパッドと前記電源パッドとの間に前記第１バイパスコンデンサＣ１と該抵抗Ｒとが直接並列接続された等価回路が形成されたと見なされる程小さく、該等価回路により該グランドパッドと該電源パッドとの間に生じる電位変動を吸収し、且つ該第２バイパスコンデンサＣ２により該グランドパッドと該電源パッドとの間に直流電圧印加で生じるリーク電流を抑えることを特徴とする電子装置。
【請求項２】
前記等価回路は、前記グランドパッドと前記電源パッドとの間に生じる前記電位変動を熱に変換して吸収することを特徴とする請求の範囲第１項に記載の電子装置。
【請求項３】
前記第１導電膜、前記第２導電膜、並びに前記第３導電膜は白金薄膜で形成され、前記抵抗体膜はクロムと酸化シリコンとのサーメット抵抗材料で形成され、前記第１誘電体膜と前記第２誘電体膜とはチタン酸バリウムＢａＴｉＯ3又はチタン酸ストロンチウムＳｒＴｉＯ3で形成されていることを特徴とする請求の範囲第１項又は第２項に記載の電子装置。
【請求項４】
第２の絶縁膜が前記第３導電膜を含む前記ＬＳＩデバイスの表面の前記電極パッドの形成部分を除く全域に形成されていることを特徴とする請求の範囲第１項乃至第３項のいずれかに記載の電子装置。
【発明の詳細な説明】
技術分野
本発明は、特にＩＣ、ＬＳＩ素子や回路の高速化、高密度化で増々重要となるＥＭＣ対応の電子機器に係り、不要輻射ノイズの抑制手段を必要とするデバイス、回路基板、及び電子装置に関する。
背景技術
不要輻射を抑制するため、通常ノイズ発生源のもとになっているＬＳＩデバイス等の電源端子（パッド）とグランド端子（パッド）との間に周波数特性の良いバイパスコンデンサが挿入されている。ＬＳＩの外部にコンデンサを接続する場合、バイパスコンデンサの容量を十分に大きくしても、半導体チップからパッケージリードまでの電流ループが大きいため不要輻射が多く、対策上一定の限界がある。これに対し、特開平５−２６７５５７号公報は、ＬＳＩの内部にバイパスコンデンサを内臓し電流ループの長さ（面積）を減少させる方法をとっている。しかし、電流ループに流れる共振電流により電源パッドとグランドパッドとの間に電位変動が発生するため、パッドに接続された配線からの輻射を取り除くことができない。電位変動を抑制、吸収する手段が必要とされる。
本発明は、ＬＳＩ素子等のスイッチング時におけるグランドパッドに対する電源パッドの電位変動（交流成分）をＥＭＩ対策部品を用いずにジュール熱に変換し、高密度実装を実現すると共に不要輻射を効果的に抑制する低ＥＭＩデバイスの提供を目的とする。
発明の開示
本発明は、ＬＳＩデバイス（素子）の活性面上に形成したバイパスコンデンサと抵抗を等価的に並列接続して、高密度実装を実現すると共にバイパスコンデンサのＱ値を低下させることより、ＬＳＩデバイスの電源パッドとグランドパッドの間に発生する電位変動を熱変換、吸収して不要輻射を抑制する。
ＬＳＩデバイスの表面上で、電源パッドとグランドパッドに接続した第１のバイパスコンデンサＣｌに対して、第２のバイパスコンデンサＣ２と抵抗Ｒを直列に接続した回路を並列に接続させることにより、電源パッドとグランドパッドとの間から見た回路のＱに対して、直流分カットと同時に交流成分に対する低Ｑ化（１０以下の値）を得ている。
第２のバイパスコンデンサＣ２と抵抗Ｒを直列に接続した回路を、必要とする周波数領域（ω１≦ω≦ω２）に対して、第２のバイパスコンデンサのインピーダンス│Ｚ c2│（＝１／ωＣ２）を抵抗Ｒに比べて十分に小さくして等価的に抵抗Ｒで与える。この時、電源パッドとグランドパッドとの間から見た回路のＱは、第１のバイパスコンデンサＣｌと抵抗Ｒを並列に接続した等価回路のＱ（＝ωＣｌＲ）で与えられる。この時、回路的に直流バイアス成分をカットしながら交流成分（高周波成分）に対する低Ｑ化を得ている。回路のＱを１０以下にすることにより、電源パッドとグランドパッドとの間に発生する電位変動（交流成分）を効果的に吸収できる。
一方、誘電体にｔａｎ（δ）の大きい材料を用いたバイパスコンデンサ単体の場合、或は回路的にバイパスコンデンサと抵抗とを直接並列接続した場合、低Ｑ化において直流電圧印加に対するリーク電流等の問題が発生する。本発明は、第２のバイパスコンデンサＣ２により、この問題を解決している。
【図面の簡単な説明】
第１図は、本発明の一実施例であり、ＬＳＩデバイス（チップ）の表面上に回路を形成した低ＥＭＩデバイスの断面図を示す。第２図は、第１図の低ＥＭＩデバイスを活性面上から見た平面図を示す。第３図は、ＬＳＩデバイス（チップ）の表面上に形成した回路モデル図を示す。
第４図は、第３図の回路モデルで制約条件を設けた場合の回路モデル図を示す。第５図は、本発明の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。第６図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
第７図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
第８図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
第９図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
第１０図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
第１１図は、本発明の他の一実施例であり、低ＥＭＩデバイスの製造プロセス工程図を示し、（ａ）、（ｂ）は各々各工程での断面図、平面図を示す。
発明を実施するための最良の形態
以下、本発明の実施例を説明する。
第１図は、本発明の一実施例であり、ＬＳＩデバイス（チップ）の表面上にバイパスコンデンサと抵抗で回路を形成した低ＥＭＩデバイス１の断面図を示す。第２図は、第１図に示した低ＥＭＩデバイス１を上部から見た平面図を示す。
第１図において、ＬＳＩチップ２は最表面が酸化シリコンのパッシベーション膜により覆われ、周囲に外部回路と接続するためのグランドパッド１１、電源パッド１２（図示せず）、及び信号パッド１３（図示せず）等の電極端子をもつ。低ＥＭＩデバイス１は、電極端子を形成したＬＳＩチップ２の面上に、第１の絶縁膜３、第１の導体膜４、第１の誘電体膜５、抵抗体膜６、第２の導体膜７、第２の誘電体膜８、第３の導体膜９、第２の絶縁膜１０を形成した回路構造をもつ。特に、電極端子の内側に回路を形成することによりＬＳＩチップ２の外形形状、面積に影響を与えていない。
第１のバイパスコンデンサＣｌは第１の誘電体膜５を第１の導体膜４と第２の導体膜７とで挾み込んで形成され、第２のバイパスコンデンサＣ２は第２の誘電体膜８を第２の導体膜７と第３の導体膜９とで挾み込んで形成されている。抵抗Ｒは、抵抗体膜６を第１の導体膜４と第３の導体膜９とで挾み込みにより形成される。
第２図に示すように、第１の導体膜４、第２の導体膜７のリードパターン１４、１５は、各々ＬＳＩチップ２のグランドパッド１１、電源パッド１２に対して最短距離で取り出し、かつ複数の箇所で接続されている。バイパスコンデンサの取付け時に形成される電流ループ長さ、面積、及びインダクタンス成分を大幅に減少させて共振等による電位変動を抑制している。
第３図は、ＬＳＩチップ２の表面上に形成した回路のモデルを示す。ＬＳＩチップ２のグランドパッド１１と電源パッド１２から見ると、第１のバイパスコンデンサＣｌ １７に第２のバイパスコンデンサＣ２ １８と抵抗Ｒ１９とを直列に接続した回路を並列に接続した回路となる。
第４図は、第３図の回路モデルに制約条件を設けた場合の回路モデルを示す。第３図において、第２のバイパスコンデンサＣ２ １８のインピーダンス│Ｚ c2│（＝１／ωＣ２）を抵抗Ｒ１９に比べて十分に小さくし、第１のバイパスコンデンサＣｌ １７と抵抗Ｒ１９の並列接続で与えている。この回路は、第２のバイパスコンデンサＣ２ １８による直流成分カットと同時に交流成分に対する低Ｑ（＝ωＣｌＲ）化を得ている。
第５図から第１１図に、低ＥＭＩデバイス１の製造プロセス工程図を示す。図中の（ａ）、（ｂ）は、各々断面図、平面図を示す。
第５図は、ＬＳＩチップ２の面上に形成した第１の絶縁膜３の工程図を示す。パッシベーション膜としてＬＳＩチップ２の全面にＣＶＤ法を用いて厚さ１μｍの酸化シリコンを成膜する。次に、フォトプロセス及びドライエッチング法を用いて、ＬＳＩチップ２のグランドパッド１１等の電極パッドを除いた領域に第１の絶縁膜３を形成する。ＬＳＩチップ２の面上に形成される薄膜の歪がＬＳＩ活性面に及ぼす影響を吸収、緩和するために、パッシベーション膜を多層構造にする場合もある。
第６図は、第１の絶縁膜３の後に形成した第１の導体膜４の工程図を示す。第１の絶縁膜３の形成後、第１のバイパスコンデンサＣｌ １７の電極層として、ＬＳＩチップ２の全面にスパッタ法を用いて厚さ５００ｎｍの白金薄膜を形成する。これを、フォトプロセス及び反応性ドライエッチング法により、グランドパッド１１と接続されるリードパターン１４及びＬＳＩチップ２の中央パッシベーション膜上の部分からなる第１の導体膜４を残して除去する。
第７図は、第１の導体膜４の後に形成した抵抗体膜６の工程図を示す。第１の導体膜４の形成後、クロムと酸化シリコンとのサーメット抵抗材料を用い、抵抗薄膜としてスパッタ法により９００ｎｍの厚さでＬＳＩチップ２の全面に成膜する。これをフォトプロセス及びウェットエッチング法により、ＬＳＩチップ２の４辺に沿った矩形形状に抵抗薄膜を加工し抵抗体膜６を形成する。抵抗体膜６の形状は矩形形状に限らないが、近接するグランドパッド１１と電源パッド１２から見込んだバイパスコンデンサの電気特性を等しくするため対称形をとっている。
第８図は、抵抗体膜６の後に形成した第１の誘電体膜５の工程図を示す。
抵抗体膜６の形成後、ＬＳＩチップ２の全面にスパッタ法を用いて厚さ２００ｎｍの酸化タンタル膜を成膜する。これを、フォトプロセス及びウエットエッチング法により、第１の導体膜４の上に抵抗体膜６及びグランドパッド１１の領域を除いて第１の誘電体膜５を形成する。この場合、ＬＳＩチップ２のグランドパッド１１等の電極パッドに隣接する４辺において、第１の誘電体膜５が第１の導体膜４を覆うように形成する。第１の誘電体膜５の厚さは、耐圧や容量値を考慮して設定される。５０ｎｍ工程を２〜４回繰り返す場合もある。誘電体材料として、比誘電率を上げるためチタン酸バリウムＢａＴｉＯ３やチタン酸ストロンチウムＳｒＴｉＯ３を用いる場合もある。プロセスとして、組成制御、特性再現を考慮し、スパッタ法に代わりスピンコート法を用いる。
第９図は、第１の誘電体膜５の後に形成した第２の導体膜７の工程図を示す。第１の誘電体膜５の形成後、ＬＳＩチップ２の全面にスパッタ法を用いて厚さ５００ｎｍの白金簿膜を成膜する。これを、フォトプロセス及びドライエッチング法により、第１のバイパスコンデンサＣｌ １７と第２のバイパスコンデンサＣ２ １８の電極層として、第１の誘電体膜５の上に第２の導体膜７を形成する。この場合、第２の導体膜７は電源パッド１２との接続を取るリードパターン１５を有する。電源の種類が複数ある場合は、電源パッド１２の配置条件を考慮し、第１のバイパスコンデンサＣｌ １７を平面的に分割して複数個形成する。第１の導体膜４を共通グランド電極とし、第２の導体膜７により、複数の電源電極を形成する。
第１０図は、第２の導体膜７の後に形成した第２の誘電体膜８の工程図を示す。第２の導体膜７を形成後、ＬＳＩチップ２の全面にスパッタ法を用いて厚さ２００ｎｍの酸化タンタル薄膜を成膜する。成膜工程として、５０ｎｍ工程を２〜４回繰り返す場合もある。これを、フォトプロセス及びウエットエッチング法により、抵抗体膜６の一部やＬＳＩチップ２のグランドパッド１１等の電極パッドの上面を除去する。更に、第２の誘電体膜８は、第１の導体膜４と第２の導体膜７を覆うように形成される。抵抗体膜６の面上に設けられた第２の誘電体膜８の開口部１６は、その形状により抵抗Ｒ１９の値を制御する手段の一つとしている。誘電体材料として、比誘電率を上げるためチタン酸バリウムＢａＴｉＯ３やチタン酸ストロンチウムＳｒＴｉＯ３を用いる場合もある。
第１１図は、第２の誘電体膜８の後に形成した第３の導体膜９の工程図を示す。第２の誘電体膜８を形成後、ＬＳＩチップ２の全面にスパッタ法を用いて厚さ５００ｎｍの白金薄膜を成膜する。これを、フォトプロセス及びドライエッチング法により、第２のバイパスコンデンサＣ２ １８と抵抗Ｒ１９の電極層として、第２の誘電体膜８と抵抗体膜６の上に形成する。この場合、ＬＳＩチップ２のグランドパッド１１等の電極パッドに隣接する４辺において、第３の導体膜９が第２の誘電体膜８の外にはみ出さないように形成する。
最後は、第１図に示すように第３の導体膜９を形成後、パッシベーション膜としての第２の絶縁膜１０を形成する。ＬＳＩチップ２の全面にＣＶＤ法を用いて厚さ１μｍの酸化シリコンを成膜する。これを、フォトプロセス及びドライエッチング法により、ＬＳＩチップ２のグランドパッド１１等の電極パッドを除いた領域に形成する。耐湿性を向上させるため、パッシベーション膜を２層にする場合もある。
産業上の利用可能性
本発明は、ＬＳＩデバイスの表面上で、電源パッドとグランドパッドに接続した第１のバイパスコンデンサＣｌに対して、第２のバイパスコンデンサＣ２と抵抗Ｒを直列に接続した回路を並列に接続させ、第２のバイパスコンデンサＣ２のインピーダンスを抵抗Ｒに対して十分に小さくした。これにより、電源パッドとグランドパッドとの間から見たバイパスコンデンサ回路のＱを直流成分をカットさせると同時に交流成分（高周波成分）に対して低Ｑ化（１０以下の値）し、パッド間に発生する電位変動を吸収しＬＳＩデバイス自身及びこれに接続された配線からの電磁放射を大幅に抑制する効果がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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