(57)【特許請求の範囲】
【請求項１】
メモリセルへのアクセス動作を行なう際の内部状態が各々異なる、２つ以上の動作モードを有する半導体記憶装置において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定部と、
前記内部状態を切り替える切り替え部と、
前記モード判定部において判定される判定結果に応じて、前記切り替え部に切り替え制御信号を出力する切り替え制御部とを備え、
前記切り替え制御部は、前記モード判定部における判定結果に応じて出力される前記切り替え制御信号を保持し、前記判定結果が前動作サイクルにおける判定結果と異なる場合にのみ前記切り替え制御信号を更新する記憶部を備え、
前記切り替え制御信号は、前記動作サイクル開始前のスタンバイ期間においては更新されず、前記動作サイクル開始以後の動作期間において更新されることを特徴とする半導体記憶装置。
【請求項２】
前記切り替え部は、前記内部状態のうち何れか１つの内部状態に常時設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記動作モードとは、メモリセルへのアクセスモードであり、
前記内部状態とは、前記アクセスモード毎に異なるアドレス供給経路であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記アクセスモードは、データ入出力モードとリフレッシュモードとを含み、
前記アドレス供給経路は、外部からの供給経路と内部アドレスカウンタからの供給経路とを含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記動作モードとは、メモリセルへのアクセスモードであり、
前記内部状態とは、前記アクセスモード毎に異なるデコードされるべきアドレスのビット数であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
前記ビット数は、前記アドレスにおける上位ビットから所定の下位ビット位置までのビット数であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記アクセスモードは、データ入出力モードとリフレッシュモードとを含み、
前記所定の下位ビット位置は、前記リフレッシュモードにおけるビット位置に比して、前記データ入出力モードにおいて、より下位のビット位置であることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
メモリセルへのアクセス動作を行なう際のメモリセルのアドレス供給経路が各々異なる、２つ以上の動作モードを有する半導体記憶装置の制御方法において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定工程と、
前記モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ前記判定結果を更新する記憶工程と、
前記記憶工程により保持されている前記判定結果に応じた前記アドレス供給経路の更新を、前記動作サイクル開始前のスタンバイ期間には行なわず、前記動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする半導体記憶装置の制御方法。
【請求項９】
メモリセルへのアクセス動作を行なう際のメモリセルアレイの活性化領域が各々異なる、２つ以上の動作モードを有する半導体記憶装置の制御方法において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定工程と、
前記モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ前記判定結果を更新する記憶工程と、
前記記憶工程により保持されている前記判定結果に応じた前記活性化領域の選択アドレスビット数の更新を、前記動作サイクル開始前のスタンバイ期間には行なわず、前記動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の動作モードを有しており、動作モード毎に必要とされる内部信号の切り替え制御を必要最小限の制御で行なうことにより消費電流の低減を図ることのできる半導体記憶装置、及びその制御方法に関するものである。
【０００２】
【従来の技術】
従来より、同期型・非同期型を問わずダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）等の、セルキャパシタに電荷を蓄積することによりデータを記憶する半導体メモリでは、通常のデータ入出力の動作モードの他にリフレッシュの動作モードを備えている。これらの動作は、外部からのコマンド等に基づき、スタンバイの状態からデータの入出力動作やリフレッシュ動作等のメモリセルへのアクセス動作を行い再度スタンバイ状態に戻る、いわゆる動作サイクルを１単位としており、各動作サイクルでどのようなアクセス動作が行われるかは、動作サイクル毎に動作モードの設定をすることにより行なわれていた。
【０００３】
リフレッシュモードでは、ＤＲＡＭ内の全てのメモリセルを所定時間内に順次繰り返してリフレッシュしていくことが必要である。そこで、通常のデータ入出力モードが動作していない期間にリフレッシュ動作が継続して行なわれることが一般的である。同期型ＤＲＡＭでは所謂セルフリフレッシュモードによりセルフリフレッシュコマンドのエントリーからエグジットまでの各サイクルにおいて、非同期型ＤＲＡＭではＣＡＳビフォアＲＡＳのセット期間の間に、内部アドレスが切り替わりながら各メモリセルに対して順次リフレッシュ動作が行なわれる。この期間中は、動作モードはリフレッシュモードに固定されているので、動作サイクル毎の動作モードの確認はされず、動作サイクル間での内部アドレスから出力されるアドレス内容のリセット等の中間的な状態を介することなくリフレッシュ対象となるメモリセルのアドレスを直接遷移していくこととなる。
【０００４】
近年、携帯機器の普及に伴い機器に要求される機能が増大してきた結果、従来から搭載されていたスタティックランダムアクセスメモリ(以下、ＳＲＡＭと略記する)に代えて、更に大容量のメモリが要求されるに至っている。そこで、ＳＲＡＭメモリセルに比して高集積なＤＲＡＭメモリセルを使用しながら、ＤＲＡＭメモリセルに特有なリフレッシュ動作に関する制御を内蔵することによりリフレッシュコントローラ等の外部制御回路を不要としてＳＲＡＭと同等な外部仕様を有する、所謂擬似ＳＲＡＭといわれるリフレッシュ機能内蔵のＤＲＡＭが使用されてきている。
【０００５】
擬似ＳＲＡＭは、必要に応じて随時自動的にリフレッシュモードに移行してリフレッシュ動作を行なうことができる。そのため、内部制御のリフレッシュモードと、外部制御の通常のデータ入出力モードとは、共に随意のタイミングで動作要求が行なわれることとなり両動作モード間で同期をとることはできない。従って、擬似ＳＲＡＭでは、動作サイクル毎の動作モード確認をすることなく内部アドレスを直接遷移していく継続的なリフレッシュ動作を採用することができず、通常のＤＲＡＭとは異なり、動作サイクル毎に動作モードを判定する必要がある。そのため、動作サイクル毎に内部アドレスの状態を所定状態に切り替える必要がある。
【０００６】
具体的には、例えば、外部制御の通常のデータ入出力モードを基本動作モードとして設定する場合、リフレッシュモードの動作サイクルの終了毎に、内部アドレスの設定は通常のデータ入出力モードにおいて必要となる外部アドレスに切り替わる。また、動作サイクルの間に中間的なリセット状態を設定する構成とすれば、リフレッシュモードの動作サイクルの終了毎に、内部アドレスはリセット状態に切り替わることとなる。
【０００７】
図１５には、通常のデータ入出力モードを基本動作モードとして設定した擬似ＳＲＡＭについて、動作サイクル毎のアドレス切り替えの様子を示す動作波形図である。リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が選択されている期間はリフレッシュモードの動作期間Ｒｅｆであり、内部アドレスカウンタ等で生成されるリフレッシュアドレスＡＤＤ（Ｒｅｆ）が内部アドレスＡＤＤ（Ｉｎｔ）に伝播される。また、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）が選択されている期間はデータの読み出し・書き込みを行なうデータ入出力モードの動作期間Ｒ／Ｗであり、外部から入力される外部アドレスＡＤＤ（Ｒ／Ｗ）が内部アドレスＡＤＤ（Ｉｎｔ）に伝播される。
【０００８】
また、通常データ入出力モードやリフレッシュモードの動作期間Ｒｅｆ、Ｒ／Ｗには、メモリセル活性化の単位であるメモリセルブロックを選択する必要がある。メモリセルはマトリクス状に配置されているのでメモリセルブロックを選択する信号は、行方向・列方向の各々の方向を選択する信号が必要となる。そのうちの１つの信号がブロック選択信号ＣＢｘ（ｘ＝０〜ｎ）である。この信号ＣＢｘ（ｘ＝０〜ｎ）により選択されるメモリセルブロック数は、データ保持特性からリフレッシュ周期が規定されているリフレッシュモード時に比して、外部とのデータの入出力があり必要最小限の消費電流で動作させたい通常のデータ入出力モード時において、より少ない選択数となる。図１５では、通常のデータ入出力モード時には、１つのブロック選択信号ＣＢａあるいはＣＢｂが活性化されているのに対して、リフレッシュモード時には、全ブロック選択信号ＣＢｘ（ｘ＝０〜ｎ）が活性化される。
【０００９】
図１５では、通常のデータ入出力モードを基本動作モードとしているため、リフレッシュモードの動作期間Ｒｅｆの終了時に内部アドレスＡＤＤ（Ｉｎｔ）及びセルブロック選択信号ＣＢｘ（ｘ＝０〜ｎ）の設定は、通常のデータ入出力モード時の外部アドレスＡＤＤ（Ｒ／Ｗ）及びセルブロック選択信号ＣＢａあるいはＣＢｂとなる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来技術の擬似ＳＲＡＭでは、リフレッシュモード後の次の動作サイクルが通常のデータ入出力モードであっても、この間のスタンバイ期間ＳＢＹにおける内部アドレスＡＤＤ（Ｉｎｔ）には、図１５中領域（Ａ）に示すように、不要な外部アドレスＡＤＤ（Ｒ／Ｗ）のアドレス値（Ｂ１あるいはＢ２）が設定されてしまう虞がある。この時のリフレッシュアドレスＡＤＤ（Ｒｅｆ）のアドレス値（Ａ１あるいはＡ４）から不要なアドレス値（Ｂ１あるいはＢ２）への切り替え動作、及び不要なアドレス値（Ｂ１あるいはＢ２）から通常のデータ入出力モード時のアドレス値（Ｂ２あるいはＢ３）への切り替え動作は不要な動作であり、不要な電流消費を招来し問題である。
【００１１】
このような内部アドレスＡＤＤ（Ｉｎｔ）への接続の切り替えは、リフレッシュモードが複数の動作サイクルに渡って継続する図１５の領域（Ｂ）のような動作状態においても発生する。この場合、擬似ＳＲＡＭ内の動作はリフレッシュモードによる動作が連続するのであるから、内部アドレスＡＤＤ（Ｉｎｔ）として必要とされるアドレス値は、リフレッシュアドレスＡＤＤ（Ｒｅｆ）からのアドレス値Ａ２乃至Ａ４であるにも関わらず、リフレッシュモードのスタンバイ期間ＳＢＹにおいて、外部アドレスＡＤＤ（Ｒ／Ｗ）からのアドレス値Ｂ２に切り替わることとなり、これに伴う不要動作による消費電流が流れてしまい問題である。
【００１２】
本発明は前記従来技術の問題点を解消するためになされたものであり、複数の動作モードを有しており、動作モード毎に必要とされる内部信号の切り替え制御を必要最小限の制御で行なうことにより消費電流の低減を図ることのできる半導体記憶装置、及びその制御方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、メモリセルへのアクセス動作を行なう際の内部状態が各々異なる、２つ以上の動作モードを有する半導体記憶装置において、アクセス動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、動作モードの判定を行なうモード判定部と、内部状態を切り替える切り替え部と、モード判定部において判定される判定結果に応じて、切り替え部に切り替え制御信号を出力する切り替え制御部とを備え、切り替え制御部は、モード判定部における判定結果に応じて出力される切り替え制御信号を保持し、判定結果が前動作サイクルにおける判定結果と異なる場合にのみ切り替え制御信号を更新する記憶部を備え、切り替え制御信号は、動作サイクル開始前のスタンバイ期間においては更新されず、動作サイクル開始以後の動作期間において更新されることを特徴とする。
【００１４】
請求項１の半導体記憶装置では、モード判定部により、動作サイクルでの動作モードの判定を行ない、切り替え制御部により、モード判定部の判定結果に応じて、内部状態を切り替える切り替え部に切り替え制御信号を出力する。また、切り替え制御部は、モード判定部における判定結果に応じて出力される切り替え制御信号を保持する記憶部を備えており、記憶部は、モード判定部における判定結果が前動作サイクルにおける判定結果と異なる場合にのみ、切り替え制御信号を更新する。切り替え制御信号は、動作サイクル開始前のスタンバイ期間においては更新されず、動作サイクル開始以後の動作期間において更新される。
【００１５】
これにより、動作モードの判定結果に応じて、動作サイクル開始前のスタンバイ期間ではなく動作サイクル開始以後の動作期間において切り替え制御信号が更新されるので、動作サイクル前に切り替え制御信号が出力されてしまい、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に切り替え制御信号が切り替わるということはなく、判定結果に応じて適切な切り替え制御信号が適宜なタイミングで出力される。不要な切り替え制御信号の出力や信号の切り替わり等はなく、必要最小限の切り替え制御信号の出力により切り替え部を制御することができ、信号切り替わりに伴う電流消費を必要最小限に抑制することができる。
【００１６】
また、前の動作サイクルでの判定結果に応じた切り替え制御信号が保持されており、次の動作サイクル以降で異なる判定結果が出力されるまで、切り替え制御信号が更新されることはない。不要な切り替え制御信号の出力等を抑止することができ、これに伴う電流消費を必要最小限に留めることができる。
【００１７】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、切り替え部は、内部状態のうち何れか１つの内部状態に常時設定されていることが好ましい。これにより、切り替え制御信号が出力されない場合にも、常時何れか１つの内部状態が設定されているので、内部状態が不定となることはない。
【００１８】
また、請求項３に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、動作モードとは、メモリセルへのアクセスモードであり、内部状態とは、アクセスモード毎に異なるアドレス供給経路であることが好ましい。これにより、アクセスモードによりアドレスの供給経路が異なる場合にも、不要な切り替え制御信号の出力等が発生することはなく、必要最小限の電流消費で切り替え制御信号の出力等を行ない、アクセスモードに応じたアドレス供給経路を設定することができる。
【００１９】
また、請求項４に係る半導体記憶装置は、請求項３に記載の半導体記憶装置において、アクセスモードは、データ入出力モードとリフレッシュモードとを含み、アドレス供給経路は、外部からの供給経路と内部アドレスカウンタからの供給経路とを含むことが好ましい。これにより、データ入出力モードとリフレッシュモードとの間で、外部及び内部アドレスカウンタからのアドレス供給経路の切り替えを必要最小限にして、電流消費を低減することができる。
【００２０】
また、請求項５に係る半導体記憶装置は、請求項１または２に記載の半導体記憶装置において、動作モードとは、メモリセルへのアクセスモードであり、内部状態とは、アクセスモード毎に異なるデコードされるべきアドレスのビット数であることが好ましい。これにより、アクセスモードによりデコードされるアドレスのビット数が異なる場合にも、不要な切り替え制御信号の出力等が発生することはなく、必要最小限の電流消費で切り替え制御信号の出力等を行ない、アクセスモードに応じたアドレスのデコードビット数を設定することができる。
【００２１】
また、請求項６に係る半導体記憶装置は、請求項５に記載の半導体記憶装置において、ビット数は、アドレスにおける上位ビットから所定の下位ビット位置までのビット数であることを特徴とする。これにより、所定の下位ビット位置を適宜に設定することにより、デコードされるアドレスにより設定されるアドレス領域の広狭を適宜に設定することができる。
【００２２】
また、請求項７に係る半導体記憶装置は、請求項６に記載の半導体記憶装置において、アクセスモードは、データ入出力モードとリフレッシュモードとを含み、所定の下位ビット位置は、リフレッシュモードにおけるビット位置に比して、データ入出力モードにおいて、より下位のビット位置であることを特徴とする。これにより、リフレッシュモードにおいて設定されるアドレス領域をより広く、データ入出力モードにおいて設定されるアドレス領域をより狭くすることができる。
【００２３】
また、前記半導体記憶装置は、メモリセルへのアクセス動作としてデータ入出力モードとリフレッシュモードとを有する半導体記憶装置において、アクセス動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、データ入出力モードあるいはリフレッシュモードの何れの動作モードであるかを判定するモード判定回路と、モード判定回路により判定される動作モードが前動作サイクルにおける動作モードと異なる場合にのみ、動作サイクルの開始以後の動作期間において切り替え制御信号を出力する切り替え制御回路と、データ入出力モードにおいて使用される外部アドレスと、リフレッシュモードにおいて使用されるリフレッシュアドレスカウンタからのリフレッシュアドレスとの何れか一方がデコーダ回路に常時接続され、切り替え制御信号の出力毎にデコーダ回路への接続が切り替えられるアドレススイッチ回路とを備えることが好ましい。
【００２４】
これにより、動作サイクルの開始以後の動作期間に、データ入出力モードあるいはリフレッシュモードの何れの動作モードであるかの判定結果に応じて切り替え制御信号を出力するので、動作サイクル前にアドレススイッチ回路の接続が切り替えられてしまい、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に接続が元に戻るということはなく、判定結果に応じてデコーダ回路に適切なアドレスが伝播される。
【００２５】
また、前の動作サイクルでの判定結果に応じて、アドレススイッチ回路は、外部アドレスあるいはリフレッシュアドレスの何れか一方がデコーダ回路に常時接続されており、デコーダ回路への入力が不定となることはない。また、切り替え制御信号は、動作サイクル間での動作モードが変化しアドレススイッチ回路での接続を変更させるまでは、出力されることはない。
【００２６】
以上により、不要な切り替え制御信号の出力等はなく、必要最小限の切り替え制御信号の出力等により切り替え部を制御することができる。従って、切り替え制御信号の不要な駆動電流を低減することができる。また、外部アドレスとリフレッシュアドレスとの切り替えがアドレススイッチ回路において行なわれるため、アドレスの不要な切り替えがアドレス供給経路の入り口で防止される。そのため、後段のデコーダ回路からメモリセルへのアクセスに至る各回路における不要な回路動作を防止できる。従って、動作サイクル毎の不要な切り替え制御信号の出力、及びそれに伴うアドレスの不要な切り替わりがなくなり、電流消費を必要最小限に抑制することができる。
【００２７】
また、前記半導体記憶装置は、メモリセルへのアクセス動作としてデータ入出力モードとリフレッシュモードとを有する半導体記憶装置において、アクセス動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、データ入出力モードあるいはリフレッシュモードの何れの動作モードであるかを判定するモード判定回路と、モード判定回路により判定される動作モードが前動作サイクルにおける動作モードと異なる場合にのみ、動作サイクルの開始以後の動作期間において切り替え制御信号を出力する切り替え制御回路と、アクセスされるメモリセルアレイブロックが指定される際、データ入出力モードにおいてデコードされるアドレスの第１ビット数と、第１ビット数に比して少ないビット数でリフレッシュモードにおいてデコードされるアドレスの第２ビット数との何れか一方のビット数が常時接続され、切り替え制御信号の出力毎に第１及び第２ビット数の接続が切り替えられるブロックデコーダ回路とを備えることが好ましい。
【００２８】
これにより、動作サイクルの開始以後の動作期間に、データ入出力モードあるいはリフレッシュモードの何れの動作モードであるかの判定結果に応じて切り替え制御信号を出力するので、動作サイクル前にブロックデコード回路に接続されるアドレスのビット数が切り替えられてアクセスされるメモリセルアレイブロックが切り替わり、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に元に戻るということはなく、判定結果に応じて適切なメモリセルアレイブロックが選択される。
【００２９】
また、前の動作サイクルでの判定結果に応じて、ブロックデコード回路に接続されるアドレスのビット数は、第１あるいは第２ビット数の何れかに設定されており、アクセスされるべきメモリセルアレイブロックが不定となることはない。また、切り替え制御信号は、動作サイクル間での動作モードが変化しブロックデコード回路へのアドレスのビット数が変更されるまでは、出力されることはない。
【００３０】
以上により、不要な切り替え制御信号の出力等はなく、必要最小限の切り替え制御信号の出力等により切り替え部を制御することができる。また、ブロックデコード回路に接続されるアドレスのビット数が切り替えられて、アクセスすべきメモリセルアレイブロックの設定が行なわれるため、メモリセルアレイブロックの不要な切り替えはない。そのため、メモリセルに至る各回路における不要な回路動作を防止できる。また、ブロックデコード回路の出力信号の不要な駆動を低減することができる。従って、動作サイクル毎の不要な切り替え制御信号の出力、及びそれに伴うメモリセルアレイブロックの不要な切り替わりがなくなり、電流消費を必要最小限に抑制することができる。
【００３１】
また、請求項８に係る半導体記憶装置の制御方法は、メモリセルへのアクセス動作を行なう際のメモリセルのアドレス供給経路が各々異なる、２つ以上の動作モードを有する半導体記憶装置の制御方法において、アクセス動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、動作モードの判定を行なうモード判定工程と、モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ判定結果を更新する記憶工程と、記憶工程により保持されている判定結果に応じたアドレス供給経路の更新を、動作サイクル開始前のスタンバイ期間には行なわず、動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする。
【００３２】
また、請求項９に係る半導体記憶装置の制御方法は、メモリセルへのアクセス動作を行なう際のメモリセルアレイの活性化領域が各々異なる、２つ以上の動作モードを有する半導体記憶装置の制御方法において、アクセス動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、動作モードの判定を行なうモード判定工程と、モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ判定結果を更新する記憶工程と、記憶工程により保持されている判定結果に応じた活性化領域の選択アドレスビット数の更新を、動作サイクル開始前のスタンバイ期間には行なわず、動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする。
【００３３】
請求項８に記載の半導体記憶装置の制御方法では、モード判定工程により、動作サイクルでの動作モードの判定を行ない、記憶工程により、モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ判定結果を更新する。記憶工程により保持されている判定結果に応じて、切り替え制御工程により、アドレス供給経路を更新する。この際、切り替え制御信号は、動作サイクル開始前のスタンバイ期間においては更新されず、動作サイクル開始以後の動作期間において更新される。
【００３４】
また、請求項９に記載の半導体記憶装置の制御方法では、モード判定工程により、動作サイクルでの動作モードの判定を行ない、記憶工程により、モード判定工程による判定結果を保持し、該判定結果が前動作サイクルにおける判定結果と異なる場合にのみ判定結果を更新する。記憶工程により保持されている判定結果に応じて、切り替え制御工程により、メモリセルアレイの活性化領域を選択する選択アドレスのビット数を更新する。この際、切り替え制御信号は、動作サイクル開始前のスタンバイ期間においては更新されず、動作サイクル開始以後の動作期間において更新される。
【００３５】
これにより、動作モードの判定結果に応じて、動作サイクル開始前のスタンバイ期間ではなく動作サイクル開始以後の動作期間において、アドレス供給経路やメモリセルアレイの活性化領域を選択するアドレスのビット数の切り替え制御信号が更新されるので、動作サイクル前に切り替え制御信号が出力されてしまい、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に切り替え制御信号が切り替わるということはなく、判定結果に応じて適切な切り替え制御信号が出力される。不要な切り替え制御信号の出力や信号の切り替わり等はなく、必要最小限の切り替え制御信号の出力により切り替え部を制御することができ、信号切り替わりに伴う電流消費を必要最小限に抑制することができる。
【００３６】
また、上記の半導体記憶装置の制御方法では、前の動作サイクルでの判定結果は保持されており、モード判定工程における判定結果が前動作サイクルにおける判定結果と異なる場合にのみ更新される。不要な切り替え制御信号の出力等を抑止することができ、これに伴う電流消費を必要最小限に留めることができる。
【００３７】
また、上記の半導体記憶装置の制御方法では、アドレス供給経路のうち何れか１つ、あるいは活性化領域を選択するアドレスのビット数のうち何れか１つが常時設定されていることが好ましい。これにより、アドレス供給経路やデコードされるアドレスのビット数が不定となることはない。
【００３８】
また、上記の半導体記憶装置の制御方法では、少なくとも２つ以上の動作モードには、データ入出力モード、及びリフレッシュモードを含むことが好ましい。これにより、データ入出力モードとリフレッシュモードとの間で、切り替え制御信号の出力等が的確に行なわれ、切り替え等に伴う電流消費を低減することができる。
【００３９】
尚、本発明は一般的な制御方法として構成することもできる。即ち、本発明の制御方法は、活性化動作を行なう際の内部状態が、各々異なる２つ以上の動作モードを有しており、活性化動作を行なう動作期間と、動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、動作モードの判定を行なうモード判定工程と、モード判定工程において判定される動作モードを記憶しておくモード履歴工程と、モード判定工程において判定される動作モードとモード履歴工程において記憶されている前動作サイクルの動作モードとを比較する比較工程と、比較工程における比較結果に応じた内部状態の切り替え手続きの指示を、動作サイクル開始前のスタンバイ期間には行なわず、動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有するように構成することができる。これにより、動作サイクル開始時あるいはそれ以後の適宜なタイミングで、動作モードを前の動作サイクルの動作モードと比較し、その結果に応じて適切な切り替え手続きが指示される。不要な切り替え手続きの指示はなく、必要最小限の切り替え手続きの指示により切り替え制御を行なうことができる。
【００４０】
また、本発明の制御方法は、切り替え制御工程は、比較工程において比較される比較結果が不一致である場合にのみ、切り替え手続きを指示することが好ましい。これにより、不要な切り替え手続きの指示を抑止することができる。
【００４１】
また、本発明の制御方法は、切り替え制御工程は、連続する複数の動作サイクルで、同一の前記動作モードが設定される場合に、複数の動作サイクルにおける最初の動作サイクルにおいてのみ、切り替え手続きを指示することが好ましい。これにより、最初の動作サイクルで切り替え手続きが完了した後は、不要な切り替え手続きの指示を抑止することができる。
【００４２】
また、本発明の制御方法は、切り替え手続きの指示とは、動作モードに応じた内部状態を設定するための制御信号の出力であり、切り替え制御工程では、制御信号を出力することが好ましい。制御信号を出力することにより、切り替え制御手続きの指示を行なうことができる。
【００４３】
また、本発明の制御方法は、内部状態とは、内部信号の供給方法であり、内部状態の切り替えとは、内部信号の供給源の切り替えであることが好ましい。
また、内部状態とは、内部信号のデコード状態であり、内部状態の切り替えとは、デコード状態においてデコードされる内部信号のビット数の切り替えであることが好ましい。
これにより、不要な切り替え制御手続きの指示を行なうことはなく、必要最小限の指示で内部信号の供給源の切り替え、あるいはデコードされる内部信号のビット数の切り替えを行なうことができる。
【００４４】
【発明の実施の形態】
以下、本発明の半導体記憶装置、及びその制御方法について具体化した第１乃至第４実施形態を図１乃至図１４に基づき図面を参照しつつ詳細に説明する。
図１は、第１実施形態の制御方法を実現するためのシステム構成図を示すブロック図である。図２は、第１実施形態のシステム構成図の動作を示す動作波形図である。図３は、第１実施形態の制御方法を示すフローチャートである。図４は、第２実施形態の半導体記憶装置を示すブロック図である。図５は、第２実施形態の半導体記憶装置におけるモード判定回路を示す回路図である。図６は、第２実施形態の半導体記憶装置におけるスイッチ保持回路を示す回路図である。図７は、第２実施形態の半導体記憶装置におけるアドレススイッチ回路を示す回路図である。図８は、第２実施形態の半導体記憶装置の動作を示す動作波形図である。図９は、第３実施形態の制御方法を実現するためのシステム構成図を示すブロック図である。図１０は、第３実施形態の制御方法を示すフローチャートである。図１１は、ＤＲＡＭのメモリアレイ構造を示すレイアウトブロック図である。図１２は、第４実施形態の半導体記憶装置を示すブロック図である。図１３は、第４実施形態の半導体記憶装置におけるブロックデコード回路を示す回路図である。図１４は、第４実施形態の半導体記憶装置における動作を示す動作波形図である。
【００４５】
図１に示す第１実施形態の制御方法を実現するためのシステム構成図１において、モードＡ、Ｂとはスタンバイ期間に挟まれた動作期間における動作モードである。システム構成図１は、動作期間とスタンバイ期間とを合せて１単位として構成される動作サイクル毎に、これらの２つの動作モードのうち何れか一方を適宜に設定する指示信号が入力されるモード判定部３と、モード判定部３から出力されるモード判定信号Ｍを保持するモード履歴保持部４とを備えている。更に、モード判定部３から出力されるモード判定信号Ｍと、モード履歴保持部４に保持されている前動作サイクルのモード判定信号ＭＭとが比較部５に入力され、比較結果としてスイッチ切り替え信号ＳＷを出力する。入力信号Ａと入力信号Ｂとの何れか一方が、スイッチ部６により切り替えられて内部信号に伝播される。スイッチ部６には比較部５から出力されるスイッチ切り替え信号ＳＷが入力されている。
【００４６】
システム構成図１では、動作モード毎に内部信号に伝播される入力信号が異なっている。モードＡにおいて入力信号Ａが内部信号として伝播され、モードＢにおいて入力信号Ｂが内部信号として伝播される。スイッチ部６は、入力信号Ａの端子と内部信号の端子、あるいは入力信号Ｂの端子と内部信号の端子の何れか一方が常時接続されており、内部信号の端子が開放状態となって入力信号が不定となることはない。この接続制御をモード判定部３、モード履歴保持部４、及び比較部５により行なっている。
【００４７】
動作サイクルにおいて、モード判定部３は、モードＡ、Ｂ何れの動作モード指示信号が入力されているかを判定し、モード判定信号Ｍを出力する。モード判定信号Ｍは、比較部５に入力されて、モード履歴保持部４において保持されている前の動作サイクルのモード判定信号ＭＭと比較される。比較の結果、両モード判定信号Ｍ、ＭＭが異なる場合には、スイッチ切り替え信号ＳＷが出力されスイッチ部６のスイッチが切り替わり、選択されている動作モード（モードＡあるいはＢ）に適合した入力信号（入力信号ＡあるいはＢ）の端子が内部信号の端子に接続される。また、比較の結果、動作モードが同じである場合には、スイッチ切り替え信号ＳＷは出力されず、スイッチ部６の接続状態は、前の動作サイクルの状態を維持する。
【００４８】
ここで、スイッチ切り替え信号ＳＷは、接続方向に応じてスイッチ部６に所定の論理レベルを出力するスタティックな信号とすることもできる。例えば、入力信号Ａの端子に接続する場合にはハイ論理レベルを出力し、入力信号Ｂの端子に接続する場合にはロー論理レベルを出力するという設定とすることができる。更に、スイッチ部６の構成により、接続先の設定はスイッチ切り替え信号ＳＷをパルス駆動して制御し、設定された後はスイッチ切り替え信号ＳＷのパルス信号終了後も接続状態を保持しておくように構成することもできる。この場合には、動作サイクル間で動作モードが変化する場合にのみスイッチ切り替え信号ＳＷをパルス出力すればよく、動作モードが不変の場合はスイッチ切り替え信号ＳＷを出力する必要がなく、スイッチ部６は前の動作サイクルにおける接続状態を維持することができる。
【００４９】
図２に動作モードによるスイッチ部６の切り替わりの様子を示す。モードＡあるいはモードＢの指示信号がハイ論理レベルの期間が動作期間であり、両信号が共にロー論理レベルとなり動作モードの指示が行なわれないスタンバイ期間と合せ動作サイクルを構成している。ここでは、スイッチ切り替え信号ＳＷをパルス駆動することによりスイッチ部６が切り替わる場合を示している。今、モードＢが設定されている動作サイクルから次の動作サイクルにおいてモードＡが選択され、合せて入力信号Ａがハイ論理レベルとなったとする。動作モードがモードＢからモードＡに変化するので、モード判定信号Ｍ、ＭＭの比較によりスイッチ切り替え信号ＳＷがパルス駆動され正のパルス信号が出力されてスイッチ部６が切り替わり、ハイ論理レベルの入力信号Ａが内部信号として伝播される。スイッチ部６のこの接続状態は、モードＡの動作期間が終了しスタンバイ期間になっても継続する（図２中、（１））。
【００５０】
次の動作サイクルではモードＢが設定される。動作モードがモードＡからモードＢに変化するので、モード判定信号Ｍ、ＭＭの比較によりスイッチ切り替え信号ＳＷがパルス駆動され正のパルス信号が出力されてスイッチ部６が切り替わり、ロー論理レベルの入力信号Ｂが内部信号として伝播される。スイッチ部６のこの接続状態は、モードＢの動作期間が終了しスタンバイ期間になっても継続する（図２中、（２））。
【００５１】
更に続く３サイクルの動作サイクルではモードＡが連続して設定される。第１の動作サイクルにおいて、動作モードがモードＢからモードＡに変化するので、モード判定信号Ｍ、ＭＭの比較によりスイッチ切り替え信号ＳＷがパルス駆動され正のパルス信号が出力されてスイッチ部６が切り替わり、ハイ論理レベルの入力信号Ａが内部信号として入力される。スイッチ部６のこの接続状態は、スタンバイ期間になっても継続する。続く第２、第３の動作サイクルではモードＡの動作モードが連続するので、モード判定信号Ｍ、ＭＭの比較においてもスイッチ切り替え信号ＳＷがパルス駆動されることはない。スイッチ切り替え信号ＳＷから正のパルス信号が出力されないので、スイッチ部６の接続は切り替わることはなく、入力信号Ａの端子と内部信号の端子との間で接続状態を維持する。この間、動作サイクルに応じて入力信号Ａがロー論理レベルからハイ論理レベルに変化するが、スイッチ部６の接続状態が維持されているため、入力信号Ａはそのまま内部信号に伝播される（図２中、（３））。
【００５２】
この後の動作サイクルでは、再度モードＢが設定される。動作モードがモードＡからモードＢに変化するので、モード判定信号Ｍ、ＭＭの比較によりスイッチ切り替え信号ＳＷがパルス駆動され正のパルス信号が出力されてスイッチ部６が切り替わり、ロー論理レベルの入力信号Ｂが内部信号として伝播される。スイッチ部６のこの接続状態は、モードＢの動作期間が終了しスタンバイ期間になっても継続する（図２中、（４））。
【００５３】
以上に説明した第１実施形態のシステム構成図１によれば、動作サイクルにおいて、モードＡあるいはモードＢの何れの動作モードであるかの判定結果であるモード判定信号Ｍに応じて、動作サイクル開始前のスタンバイ期間ではなく動作サイクル開始以後の動作期間においてスイッチ切り替え信号ＳＷが出力されるので、動作サイクル前にスイッチ切り替え信号ＳＷが出力されてしまい、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更にスイッチ切り替え信号ＳＷが出力されるということはなく、モード判定信号Ｍに応じて適切なスイッチ切り替え信号ＳＷが適宜なタイミングで出力される。不要なスイッチ切り替え信号ＳＷの出力はなく、必要最小限のスイッチ切り替え信号ＳＷの出力によりスイッチ部６を切り替え制御することができ、信号の切り替わりに伴う電流消費を必要最小限に抑制することができる。
【００５４】
また、モード履歴保持部４には、前の動作サイクルでのモード判定信号ＭＭが保持されており、次の動作サイクル以降で異なるモード判定信号Ｍが出力され比較部５で両モード判定信号Ｍ、ＭＭが異なると判断されるまで、スイッチ切り替え信号ＳＷは更新されることはない。不要なスイッチ切り替え信号ＳＷの出力を抑止することができ、これに伴う電流消費を必要最小限に留めることができる。
【００５５】
また、スイッチ切り替え信号ＳＷが出力されなくとも、スイッチ部６は、入力信号ＡあるいはＢのうち何れか一方の入力信号の端子が常時内部信号の端子に接続されているので、内部信号が不定となることはない。
【００５６】
次に、図３のフローチャートについて説明する。図３では第１実施形態に係る制御方法についてのフローチャートを示している。動作モードによる切り替えスイッチの切り替え制御を示すフローチャートである。ステップ（以下、Ｓと略記する）１において動作モード履歴の初期化を行ない、動作モード履歴の格納部Ｄ１を初期化する。合せて切り替えスイッチを初期化位置に設定する（Ｓ２）。この状態において動作モード信号の入力を待ち（Ｓ３）、入力に応じて動作モードの判定を行なう（Ｓ４）。判定結果を、動作モード履歴の格納部Ｄ１に格納されている動作モード履歴と比較して（Ｓ５）一致していれば（Ｓ６：ＹＥＳ）、切り替え制御は行なわずＳ３に戻り次の動作モード信号の入力を待つ。不一致の場合には（Ｓ６：ＮＯ）、切り替えスイッチの接続位置を遷移すると共に（Ｓ７）動作モード履歴の格納部Ｄ１の内容を更新して（Ｓ８）Ｓ３に戻る。
【００５７】
以上に説明した第１実施形態の制御方法によれば、動作サイクル開始時あるいはそれ以後のタイミングで、動作モード判定された（Ｓ４）判定結果と、動作モード履歴の格納部Ｄ１に格納されている前の動作サイクルの動作モード履歴とを比較し（Ｓ５）、その結果に応じて適切な切り替え制御が指示される（Ｓ６）。比較結果が一致している場合には（Ｓ６：ＹＥＳ）切り替え制御は行なわれず、不要な切り替え制御の指示はない。切り替え制御は、比較結果が不一致である場合にのみ（Ｓ６：ＮＯ）行なわれる。従って、必要最小限の指示により切り替え制御を行なうことができる。
【００５８】
また、連続する複数の動作サイクルにおいて同一の動作モードが設定される場合には、複数の動作サイクルにおける最初の動作サイクルにおいてのみ切り替え制御が行なわれ（Ｓ６：ＮＯ）、後続の動作サイクルにおいては切り替え制御は行なわれない（Ｓ６：ＹＥＳ）。最初の動作サイクルで切り替え制御が完了した後は、不要な切り替え制御の指示を抑止することができる。
【００５９】
また、切り替えスイッチの切り替え制御とは、例えば、内部信号の供給源の切り替えであり、不要な切り替え制御を行なうことはなく必要最小限の制御で内部信号の供給源の切り替えを行なうことができる。
【００６０】
ここで、モード判定部３は、請求項１におけるモード判定部の１例であり、スイッチ部６は、請求項１における切り替え部の１例であり、スイッチ切り替え信号ＳＷは、請求項１における切り替え制御信号の１例である。また、モード履歴保持部４及び比較部５により、請求項１における切り替え制御部を構成している。このうちモード履歴保持部４は、請求項２における記憶部の１例である。
また、図３のフローチャートにおける、Ｓ３及びＳ４が、請求項９におけるモード判定工程の１例であり、Ｓ５乃至Ｓ８が、請求項９における切り替え制御工程の１例である。
【００６１】
次に、第２実施形態の半導体記憶装置１０を、リフレッシュ動作を内蔵したＤＲＡＭである擬似ＳＲＡＭについて適用した場合について説明する。通常のデータ入出力モードとリフレッシュモードとの２つの動作モード間でのアドレスの切り替え制御への適用例である。図４では、リフレッシュモード時にアドレスを供給するリフレッシュアドレスカウンタ１４からのリフレッシュアドレスＡＤＤ（Ｒｅｆ）と、通常のデータ入出力モード時に外部から入力される外部アドレスＡＤＤ（Ｒ／Ｗ）とが入力され、何れか一方を内部アドレスＡＤＤ（Ｉｎｔ）に伝播するアドレススイッチ回路１３が備えられている。リフレッシュアドレスＡＤＤ（Ｒｅｆ）、あるいは外部アドレスＡＤＤ（Ｒ／Ｗ）の何れか一方のアドレスが伝播される内部アドレスＡＤＤ（Ｉｎｔ）は、デコード回路１５に入力され、デコード信号ＡＤとしてメモリセルアレイ１６を制御している。
【００６２】
また、リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）、及びデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）の２つの動作モードの指示信号が入力されるモード判定回路１１と、モード判定回路１１から出力されるモード判定信号Ｍと、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）とが入力されるスイッチ保持回路１２とを備えている。スイッチ保持回路１２からは、アドレススイッチ回路１３に対してスイッチ切り替え信号ＳＷが出力されている。
【００６３】
第２実施形態の半導体記憶装置１０では、所定のメモリセルにアクセスしてデータ入出力動作あるいはリフレッシュ動作を行なう動作期間と、アクセス動作終了から次の動作期間開始までのスタンバイ期間とで構成される動作サイクル毎に、動作モードが通常のデータ入出力モードであるかリフレッシュモードであるかの要求信号がモード判定回路１１において判定される。通常のデータ入出力モードの場合にはデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）が入力され、リフレッシュモードの場合にはリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が入力され、何れの動作モードが設定されているかの判定信号としてモード判定信号Ｍが出力される。
【００６４】
モード判定回路１１の具体例を図５に示している。データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）は、インバータゲートを介してナンドゲートの一方の入力端子に入力されインバータゲートで反転されてモード判定信号Ｍとして出力される。従って、ハイ論理レベルのデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）が入力されると、モード判定信号Ｍはロー論理レベルとなり動作モードとして通常のデータ入出力モードが設定される。通常のデータ入出力モードが終了しデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）がロー論理レベルに反転しても、リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が入力されていなければ、ナンドゲートの入力端子のうち少なくとも何れか一方はロー論理レベルであり、モード判定信号Ｍとしてロー論理レベルが維持される。
【００６５】
これに対して、リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）は、インバータゲートを介して、クロスカップルされたナンドゲートで構成されるフリップフロップ回路のセット入力端子に入力された後、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）が入力されているナンドゲートの他方の入力端子に入力され、インバータゲートで反転されてモード判定信号Ｍとして出力される。フリップフロップ回路のリセット入力端子には、モード判定信号Ｍが、ＣＲ遅延素子を含んだ３段のインバータ遅延回路を介して入力されている。従って、ハイ論理レベルのリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が入力されるとフリップフロップ回路はセットされハイ論理レベルが出力される。この時データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）が入力されていない場合にはナンドゲートの入力端子は共にハイ論理レベルとなるので、モード判定信号Ｍはハイ論理レベルとなり動作モードとしてリフレッシュモードが設定される。これらの場合のモード判定信号Ｍは、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）あるいはリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が設定されている間セットされている。
【００６６】
リフレッシュモードが終了しリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）がロー論理レベルに反転すると、インバータ遅延回路による遅延時間の後フリップフロップ回路はリセットされるので、フリップフロップ回路からはロー論理レベルの信号が出力され、モード判定信号Ｍはロー論理レベルに反転する。即ち、リフレッシュモードにおいて、ハイ論理レベルのリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が入力されている期間、及び期間終了からインバータ遅延回路による遅延時間の間にのみモード判定信号Ｍがハイ論理レベルとなり、リフレッシュモードであることを示す。
【００６７】
データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）とリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）とが同時に入力される場合には、リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）によりフリップフロップ回路がセットされるが、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）によりナンドゲートの一方の入力端子がロー論理レベルに設定されるため、モード判定信号Ｍはロー論理レベルとなる。即ち、通常のデータ入出力モードが優先して動作モード指定されることとなる。ここで、インバータ遅延経路による遅延時間をデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）のハイ論理レベル継続時間に比して長く設定しておくことにより、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）の終了後、インバータ遅延回路からの遅延信号でリセットされるまでの期間、フリップフロップ回路の出力信号はセット状態となっており、モード判定信号Ｍはハイ論理レベルのパルス信号を出力してリフレッシュモードが設定される。
【００６８】
モード判定回路１１から出力されるモード判定信号Ｍは、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）と共にスイッチ保持回路１２に入力され、動作モードの切り替わり毎にスイッチ切り替え信号ＳＷが出力される。
【００６９】
スイッチ保持回路１２の具体例を図６に示している。モード判定信号Ｍ、及びデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）は、各々インバータゲートを介してナンドゲートで構成されたフリップフロップ回路のセット、及びリセット入力端子に入力される。フリップフロップ回路からの出力信号は２段のインバータゲートを介してスイッチ切り替え信号ＳＷとして出力される。従って、モード判定信号Ｍがハイ論理レベルに設定されるとフリップフロップ回路がセットされて、スイッチ切り替え信号ＳＷがハイ論理レベルに設定される。データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）がハイ論理レベルに設定されている場合は、モード判定回路１１からハイ論理レベルのモード判定信号Ｍが出力されることはなく、フリップフロップ回路がリセットされてスイッチ切り替え信号ＳＷがロー論理レベルに設定される。同一の動作モードが継続する場合、フリップフロップ回路へはセット信号あるいはリセット信号の何れか一方の信号のみが入力されるので、出力信号が反転することはない。従って、この期間にスイッチ切り替え信号ＳＷの論理レベルが反転することはない。
【００７０】
スイッチ保持回路１２から出力されるスイッチ切り替え信号ＳＷは、アドレススイッチ回路１３に入力され、スイッチ切り替え信号ＳＷの論理レベルに応じて、内部アドレスＡＤＤ（Ｉｎｔ）に、リフレッシュアドレスカウンタ１４から出力されるリフレッシュアドレスＡＤＤ（Ｒｅｆ）、又は外部から入力される外部アドレスＡＤＤ（Ｒ／Ｗ）の何れか一方が伝播されるようにアドレス経路の接続を切り替える。
【００７１】
アドレススイッチ回路１３の具体例を図７に示している。リフレッシュアドレスＡＤＤ（Ｒｅｆ）のアドレス経路と内部アドレスＡＤＤ（Ｉｎｔ）のアドレス経路、及び外部アドレスＡＤＤ（Ｒ／Ｗ）のアドレス経路と内部アドレスＡＤＤ（Ｉｎｔ）のアドレス経路との間は、各々、トランスファゲートで接続されている。各トランスファゲートの制御信号としてスイッチ切り替え信号ＳＷが相補の信号ペアで入力されている。各々の経路は択一的に接続されるため、制御信号の入力関係はトランスファゲート間で相補の関係となっている。即ち、リフレッシュアドレスＡＤＤ（Ｒｅｆ）と内部アドレスＡＤＤ（Ｉｎｔ）とを接続する場合には、スイッチ切り替え信号ＳＷがハイ論理レベルの場合にトランスファゲートが導通するように制御され、外部アドレスＡＤＤ（Ｒ／Ｗ）と内部アドレスＡＤＤ（Ｉｎｔ）とを接続する場合には、スイッチ切り替え信号ＳＷがロー論理レベルの場合にトランスファゲートが導通するように制御される。
【００７２】
ここで、同一の動作モードが継続する場合には、スイッチ切り替え信号ＳＷの論理レベルは変化しないので、アドレススイッチ回路１３の接続状態も変化しない。通常のデータ入出力モードが連続する動作サイクルの期間には、内部アドレスＡＤＤ（Ｉｎｔ）は外部アドレスＡＤＤ（Ｒ／Ｗ）に接続された状態を維持し、リフレッシュモードが連続する動作サイクルの期間には、内部アドレスＡＤＤ（Ｉｎｔ）はリフレッシュアドレスＡＤＤ（Ｒｅｆ）に接続された状態を維持する。
【００７３】
具体的なアドレス経路の切り替え例を図８に示す。スタンバイ期間ＳＢＹを挟んで、通常のデータ入出力モードの動作期間Ｒ／Ｗ、及びリフレッシュモードの動作期間Ｒｅｆが存在しており、動作期間Ｒ／Ｗ、Ｒｅｆとスタンバイ期間ＳＢＹとの組合わせで動作サイクルを構成している。
【００７４】
今、通常のデータ入出力モードＲ／Ｗが設定されている動作サイクルから、次の動作サイクルにおいてリフレッシュモードＲｅｆが選択されるとする。動作モードがリフレッシュモードＲｅｆに変化するので、リフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）がモード判定回路１１に入力されモード判定信号Ｍがハイ論理レベルに反転する。ハイ論理レベルのモード判定信号Ｍの入力によりスイッチ保持回路１２のフリップフロップ回路がセットされて、ハイ論理レベルのスイッチ切り替え信号ＳＷが出力される。スイッチ切り替え信号ＳＷによりアドレススイッチ回路１３の接続がリフレッシュアドレスＡＤＤ（Ｒｅｆ）に切り替わり、内部アドレスＡＤＤ（Ｉｎｔ）は、アドレス値Ｂ１からリフレッシュアドレスＡＤＤ（Ｒｅｆ）のアドレス値Ａ１に切り替わる。
【００７５】
リフレッシュモードの動作期間Ｒｅｆが終了すると、モード判定回路１１ではリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）がローレベルに反転し、インバータ遅延回路からのモード判定信号Ｍの反転遅延信号によりフリップフロップ回路がリセットされてモード判定信号Ｍはローレベルに反転する。しかしこの後も、スイッチ保持回路１２においてスイッチ切り替え信号ＳＷは同一の論理レベルが維持されているので、アドレススイッチ回路１３の接続状態は、リフレッシュモードの動作期間Ｒｅｆが終了しスタンバイ期間ＳＢＹになっても維持され、アドレス値Ａ１が維持される（図８中、（Ｉ））。
【００７６】
次の動作サイクルでは通常のデータ入出力モードＲ／Ｗが設定される。前の動作サイクルにおける動作期間Ｒｅｆの終了の後、モード判定信号Ｍは既にロー論理レベルに反転している。そのため、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）のハイ論理レベルへの反転によりスイッチ保持回路１２のフリップフロップ回路がリセットされて、スイッチ切り替え信号ＳＷはロー論理レベルに反転される。これにより、アドレススイッチ回路１３の接続がリフレッシュアドレスＡＤＤ（Ｒｅｆ）から外部アドレスＡＤＤ（Ｒ／Ｗ）に切り替わり、内部アドレスＡＤＤ（Ｉｎｔ）は、アドレス値Ａ１から外部アドレスＡＤＤ（Ｒ／Ｗ）のアドレス値Ｂ２に切り替わる。
【００７７】
通常のデータ入出力モードの動作期間Ｒ／Ｗが終了すると、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）がローレベルに反転するが、モード判定信号Ｍの論理レベルは変化せずローレベルを維持する。スイッチ保持回路１２ではリセット信号が終了することとなるがセット信号であるモード判定信号Ｍもロー論理レベルを維持しているので、スイッチ切り替え信号ＳＷは同一の論理レベルが維持され、アドレススイッチ回路１３の接続状態は、通常のデータ入出力モードの動作期間Ｒ／Ｗが終了しスタンバイ期間ＳＢＹになっても維持され、アドレス値Ｂ２が維持される（図８中、（ＩＩ））。
【００７８】
続く３動作サイクルではリフレッシュモードが連続する。モード判定回路１１には、動作サイクル毎にリフレッシュ動作要求信号ＲＥＱ（Ｒｅｆ）が入力されてモード判定信号Ｍがハイ論理レベルに設定され、リフレッシュモードの動作期間Ｒｅｆが終了してスタンバイ期間ＳＢＹになる毎にロー論理レベルに反転する。スイッチ保持回路１２では、動作サイクル毎にモード判定信号Ｍがセット信号として入力されるが、この間、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）はローレベルを維持しているので、最初の動作サイクルにおいてフリップフロップ回路がセットされた後は、スタンバイ期間ＳＢＹを含めこの状態が維持される。従って、スイッチ切り替え信号ＳＷは、最初の動作サイクルにおいてハイ論理レベルに反転した後は、連続する３サイクルの期間ハイ論理レベルを維持し続け、アドレススイッチ回路１３では、内部アドレスＡＤＤ（Ｉｎｔ）がリフレッシュアドレスＡＤＤ（Ｒｅｆ）に接続される状態が維持され、アドレス値は、各動作サイクルのスタンバイ期間ＳＢＹにおいても、アドレス値Ａ２、Ａ３、Ａ４に維持される（図８中、（ＩＩＩ〜Ｖ））。
【００７９】
この後の動作サイクルで、再度通常のデータ入出力モードが設定されると、データ入出力要求信号ＲＥＱ（Ｒ／Ｗ）がハイ論理レベルに反転して、スイッチ切り替え信号ＳＷはロー論理レベルに反転される。アドレススイッチ回路１３の接続がリフレッシュアドレスＡＤＤ（Ｒｅｆ）から外部アドレスＡＤＤ（Ｒ／Ｗ）に切り替わり、内部アドレスＡＤＤ（Ｉｎｔ）は、アドレス値Ａ４からＢ３に切り替わる。動作期間Ｒ／Ｗが終了してもスイッチ切り替え信号ＳＷは同一の論理レベルが維持され、アドレススイッチ回路１３の接続状態は、通常のデータ入出力モードの動作期間Ｒ／Ｗが終了しスタンバイ期間ＳＢＹになっても維持され、アドレス値Ｂ３が維持される（図８中、（ＶＩ））。
【００８０】
モード判定回路１１のように、リフレッシュモード以外の状態では通常のデータ入出力モードのモード判定信号Ｍが出力される設定においては、従来技術においても、通常のデータ入出力モードの動作期間Ｒ／Ｗからスタンバイ期間ＳＢＹへの移行時にアドレス接続は切り替わらないが、第１実施形態の具体例１０においてはスイッチ保持回路１２を備えているので、これに加えてリフレッシュモードの動作期間Ｒｅｆからスタンバイ期間ＳＢＹへの移行時においてもアドレス接続は切り替わらない。従って、従来技術においては切り替わっていたリフレッシュモードにおける動作期間Ｒｅｆの終了後のアドレス切り替わりが大幅に削減されることとなる。このことは、内部アドレスＡＤＤ（Ｉｎｔ）からメモリセルに至るアドレス経路上の個々のアドレスビットの切り替わり頻度を大幅に削減し、切り替わりに伴う回路動作を大幅に削減することになる。また、アドレススイッチ回路１３に接続切り替えを制御するスイッチ切り替え信号ＳＷの出力自体も削減され、スイッチ保持回路１２におけるスイッチ切り替え信号ＳＷの駆動電流も大幅に削減することができる。
【００８１】
アドレスビット切り替わり頻度削減の程度を、１リフレッシュ周期において具体的な数字例を用いて説明する。リフレッシュモードＲｅｆにおけるリフレッシュアドレスＡＤＤ（Ｒｅｆ）の総ビット数を１３ビットであるとする。また、外部アドレスＡＤＤ（Ｒ／Ｗ）のアドレス値は固定であると仮定する。先ず、従来技術におけるビットの切り替わり総回数Ｔ０を求める。アドレスのｘビットの論理レベルが変化する場合の組合わせビット数ＴＢ０（ｘ）は、
ＴＢ０（ｘ）＝13Ｃx＝１３！／（ｘ！×（１３−ｘ）！）  （ビット）
となる。従って、切り替わりビット総数は、切り替わるビット数が１ビットから１３ビットまでの各々の組合わせビット数ＴＢ０（ｘ）の総和ＴＢ０で求めることができるので、
【式１】
0003948933.tif 000002
となる。リフレッシュモードＲｅｆでは、スタンバイ期間ＳＢＹに切り替わったアドレス接続が、次の動作サイクルの開始に伴い再度切り替わるので、アドレスビットの論理レベルが切り替わる総回数Ｔ０は、
Ｔ０＝ＴＢ０×２＝１０６４９４ （回）
となる。
【００８２】
これに対して、第１実施形態の具体例１０では、リフレッシュモードにおける動作期間Ｒｅｆとスタンバイ期間ＳＢＹとの間でのアドレスの切り替わりはない。リフレッシュアドレスＡＤＤ（Ｒｅｆ）は、バイナリカウンタであるリフレッシュアドレスカウンタ１４から出力されるリフレッシュアドレスＡＤＤ（Ｒｅｆ）のインクリメント動作によってのみ切り替わる。従って、ビットの切り替わり総回数Ｔは、ｘビットの論理レベルが変化する組合わせビット数ＴＢ（ｘ）の総和ＴＢに一致する。ここで、バイナリカウンタでのアドレスインクリメントによるビット変化は、最下位ビットが１ビットづつインクリメントされることにより行なわれる。従って、アドレスのｘビットの論理レベルが変化する場合の組合わせビット数ＴＢ（ｘ）は、インクリメント動作により桁上がりする桁数がｘである場合の組合わせ数に一致する。
ＴＢ（ｘ）＝２13-x  （ビット）
となる。これに、リフレッシュアドレスＡＤＤ（Ｒｅｆ）がオール１からオール０に戻る場合を追加することにより、組合わせビット数ＴＢ（ｘ）の総和ＴＢ、即ち、ビットの切り替わり総回数Ｔは、
【式２】
0003948933.tif 000003
となる。
【００８３】
従って、擬似ＳＲＡＭ等でのリフレッシュ動作が行なわれるスタンバイ時において、１リフレッシュ周期において切り替えられるアドレスビットの総数は、従来技術の場合に比して、
１６３８２／１０６４９４≒０．１５
となり略１５％に削減される。擬似ＳＲＡＭ等のＤＲＡＭにおいて、スタンバイ電流に占めるリフレッシュ動作時の消費電流の割合は略５０％であるので、第１実施形態の具体例１０を適用することにより、
０．５×（１−０．１５）＝０．４２５
となり、スタンバイ時の消費電流を略半分程度、削減することができる。
【００８４】
以上に説明した第２実施形態の半導体記憶装置１０によれば、データ入出力モードＲ／ＷあるいはリフレッシュモードＲｅｆの別、及び何れの動作モードであるかのモード判定信号Ｍに応じて、動作サイクル開始前のスタンバイ期間ＳＢＹではなく動作サイクル開始以後の動作期間ＲｅｆあるいはＲ／Ｗにおいてスイッチ切り替え信号ＳＷが出力されるので、動作サイクル前にアドレススイッチ回路１３の接続が切り替えられてしまい、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に接続が元に戻るということはなく、モード判定信号Ｍ及びデータ入出力要求信号ＲＥＱ（Ｒ／Ｗ）に応じて後段のデコード回路１５に適切なアドレスが接続される。
【００８５】
また、動作モードの変化がない限り前の動作サイクルでの動作モードに応じたスイッチ切り替え信号ＳＷが維持されている。そのため、内部アドレスＡＤＤ（Ｉｎｔ）は、外部アドレスＡＤＤ（Ｒ／Ｗ）あるいはリフレッシュアドレスＡＤＤ（Ｒｅｆ）の何れか一方が伝播されており、デコード回路１５への入力が不定となることはない。また、スイッチ切り替え信号ＳＷは、動作サイクル間での動作モードが変化しアドレススイッチ回路１３での接続を変更させるまでは、出力されることはない。
【００８６】
以上により、不要なスイッチ切り替え信号ＳＷの出力等はなく、必要最小限のスイッチ切り替え信号ＳＷの出力によりアドレススイッチ回路１３を制御することができる。従って、スイッチ切り替え信号ＳＷの不要な駆動電流を低減することができる。また、外部アドレスＡＤＤ（Ｒ／Ｗ）とリフレッシュアドレスＡＤＤ（Ｒｅｆ）との切り替えがアドレススイッチ回路１３において行なわれるため、アドレスの不要な切り替えが内部アドレスＡＤＤ（Ｉｎｔ）に伝播することはない。そのため、後段のデコーダ回路１５からメモリセルアレイ１６へのアクセスに至る各回路における不要な回路動作を防止できる。動作サイクル毎の不要なスイッチ切り替え信号ＳＷの出力、及びそれに伴うアドレスの不要な切り替わりがなくなり、電流消費を必要最小限に抑制することができる。
【００８７】
ここで、モード判定回路１１は、請求項１におけるモード判定部の１例であり、アドレススイッチ回路１３は、請求項１における切り替え部の１例であり、スイッチ切り替え信号ＳＷは、請求項１における切り替え制御信号の１例である。また、スイッチ保持回路１２により、請求項１における切り替え制御部であり、請求項２における記憶部の１例である。
【００８８】
図９に示す第３実施形態の制御方法を実現するためのシステム構成図２では、第１実施形態のシステム構成図１に加えて、上位信号をデコードするデコーダ１（７）と、デコード１（７）の出力信号に下位信号を加えて更にデコードするデコーダ２（８）とを備えている。スイッチ部６には、デコーダ１（７）及びデコーダ２（８）の出力信号が入力されている。
尚ここでの説明においては、第１実施形態のシステム構成図１における構成要素と同様の機能を有し、同様の作用・効果を奏する構成要素については同一の符号を付し、ここでの説明は省略する。
【００８９】
システム構成図２では、動作モード毎に内部信号に伝播される入力信号のデコード幅が異なっている。例えば、モードＡにおいて上位信号のみをデコードするデコーダ１（７）の出力信号が内部信号に伝播され、モードＢにおいて上位信号から下位信号までをデコードするデコーダ２（８）の出力信号が内部信号に伝播される。各動作モードにおいてモード判定信号Ｍ、ＭＭが異なる場合には、スイッチ切り替え信号ＳＷが出力されスイッチ部６が切り替わる。選択されている動作モード（モードＡあるいはＢ）に適合したデコーダ（７あるいは８）の出力信号の端子が内部信号の端子に接続される。また、比較の結果、動作モードが同じである場合にはスイッチ切り替え信号ＳＷは出力されず、スイッチ部６の接続状態は、前の動作サイクルの状態を維持する。
【００９０】
以上に説明した第３実施形態のシステム構成図２では、第１実施形態のシステム構成図１と同様な作用・効果を奏する。ここで、スイッチ切り替え信号ＳＷが出力されなくとも、スイッチ部６は、第１実施形態のシステム構成図１における入力信号ＡあるいはＢに代えて、デコーダ１（７）あるいはデコーダ２（８）のうち何れか一方の出力信号の端子を常時内部信号の端子に接続しており、内部信号が不定となることはない。
【００９１】
次に、図１０のフローチャートについて説明する。図１０では、第３実施形態に係る制御方法についてのフローチャートを示す。第１実施形態に係る制御方法についてのフローチャートと同様なステップについては同様のステップ番号を付し、ここでの説明は省略する。図１０では、第１実施形態のフローチャート（図３）におけるＳ２及びＳ７に代えて、Ｓ２２及びＳ２７のステップを有している。Ｓ２２において、動作モード履歴の初期化に伴いデコードされる信号のビット数を初期化する。また、Ｓ２７において、入力に応じた動作モードと動作モード履歴とが不一致の際、デコードされる信号のビット数を遷移する。
【００９２】
以上に説明した第３実施形態の制御方法では、第１実施形態の制御方法と同様な作用・効果を奏する。ここで、デコードされる信号のビット数の制御とは、例えば、複数ビットからなる信号のうち、デコードされるビット数を切り替え、そのデコード結果を内部信号に伝播する。不要な切り替え制御を行なうことはなく、必要最小限の制御で内部信号へのデコード信号の切り替えを行なうことができる。
【００９３】
ここで、モード判定部３は、請求項１におけるモード判定部の１例であり、スイッチ部６は、請求項１における切り替え部の１例であり、スイッチ切り替え信号ＳＷは、請求項１における切り替え制御信号の１例である。また、モード履歴保持部４及び比較部５により、請求項１における切り替え制御部を構成している。このうちモード履歴保持部４は、請求項２における記憶部の１例である。
また、図１０のフローチャートにおける、Ｓ３及びＳ４が、請求項１０におけるモード判定工程の１例であり、Ｓ５、Ｓ６、Ｓ２７、Ｓ８が、請求項１０における切り替え制御工程の１例である。
【００９４】
ここで、第４実施形態の半導体記憶装置２０を、リフレッシュ動作を内蔵したＤＲＡＭである擬似ＳＲＡＭについて適用した場合の説明に先立ち、擬似ＳＲＡＭのメモリセルアレイＭＡＲＹ構造について図１１に基づき説明する。メモリセルがマトリクス状に配置されているメモリセルアレイＭＡＲＹは、行方向及び列方向に所定長に区画されメモリセルブロックＭＢｘを１単位として構成されている。行方向は、デコード回路１５でデコードされたデコード信号ＡＤが入力されるロウデコーダＲＤＥＣにより制御され、列方向は、コラムデコーダＣＤＥＣにより制御される。これらの制御によりメモリセルブロックＭＢｘが選択される。具体的には、ロウデコーダＲＤＥＣ内のメインワードドライバＭＷＤによりメインワード線ＭＷＬが選択される。また、コラムデコーダＣＤＥＣから出力されるブロック選択信号ＣＢｘ（ｘ＝０〜７）により、活性化されるメモリセルブロックＭＢｘの列方向での位置が選択される。このブロック選択信号ＣＢｘ（ｘ＝０〜７）により選択される列位置に配置されているサブワードドライバＳＷＤにより、メインワード線ＭＷＬからの活性化信号に基づきサブワード線ＳＷＬが活性化する。メモリセル情報はビット線ＢＬあるいは／ＢＬに読み出され、センスアンプＳ／Ａで増幅される。
【００９５】
通常のデータ入出力モードＲ／Ｗでは、動作時の低消費電流化の要請から、アクセスのために選択されるメモリセルブロックＭＢｘの数は小さく設定することが好ましい。これに対して、リフレッシュモードＲｅｆにおいては、メモリセルにおける電荷保持時間の制約から定められたリフレッシュ周期の仕様を満足する必要から、纏まった数のメモリセルを同時にリフレッシュする必要がある。近年の大容量化の傾向から、同時にリフレッシュすべきメモリセルの数は増える傾向にある。従って、同時に活性化するメモリセルブロックＭＢｘの数は、通常のデータ入出力モードＲ／Ｗにおける数に比して多くする必要がある。例えば、図１１において、通常のデータ入出力モードＲ／Ｗの場合にはブロック選択信号ＣＢ０を選択することによりメモリセルブロックＭＢ０を選択するのに比して、リフレッシュモードＲｅｆにおいては、全ブロック選択信号ＣＢｘ（ｘ＝０〜７）を選択することにより、１本のメインワード線ＭＷＬで活性化される全メモリセルブロックＭＢｘ（ｘ＝０〜７）が同時に選択される。尚、リフレッシュモードＲｅｆにおいては、通常のデータ入出力モードＲ／Ｗの場合に比して、選択されるメモリセルブロックＭＢｘの数が多いことが条件であり、全メモリセルブロックＭＢｘ（ｘ＝０〜７）が同時に選択される場合の他、２ブロック以上の適宜な数のメモリセルブロックＭＢｘが同時選択されるように構成してもよい。
【００９６】
次に、図１２に示す第４実施形態の半導体記憶装置２０を、リフレッシュ動作を内蔵したＤＲＡＭである擬似ＳＲＡＭについて適用した場合について説明する。第２実施形態の半導体記憶装置１０におけるアドレススイッチ回路１３に代えて、ブロックデコード回路２３を備えており、スイッチ切り替え信号ＳＷにより制御されている。また、ブロックデコード回路２３への入力は内部アドレスＡＤＤ（Ｉｎｔ）であり、ブロックデコード回路２３においてデコードされてブロック選択信号ＣＢｘをメモリセルアレイ１６に出力している。尚、モード判定回路１１とスイッチ保持回路１２とについては、第２実施形態の半導体記憶装置１０における構成と同様であり、ここでの説明は省略する。
【００９７】
第４実施形態の半導体記憶装置２０では、動作モードが変化した場合にのみスイッチ切り替え信号ＳＷが出力され、ブロックデコード回路２３に入力されている内部アドレスＡＤＤ（Ｉｎｔ）のうちデコードすべきビット数を変更する。例えば、通常のデータ入出力モードＲ／Ｗにおいて、何れか１つのメモリセルブロックＭＢｘが選択され、リフレッシュモードＲｅｆにおいて、全メモリセルブロックＭＢｘ（ｘ＝０〜７）が同時に選択される場合、通常のデータ入出力モードＲ／Ｗにおいては、所定ビット数の内部アドレスＡＤＤ（Ｉｎｔ）がブロックデコード回路２３に入力されるのに対して、リフレッシュモードＲｅｆにおいて、内部アドレスＡＤＤ（Ｉｎｔ）を構成する全ビットがドントケアとなり、ブロックデコード回路２３でのデコードは行なわれない。この他にも、通常のデータ入出力モードＲ／Ｗに比してリフレッシュモードＲｅｆにおいて、上位アドレスからより少ないビット数を選択してデコードしてやれば、より多くのブロック選択信号ＣＢｘを選択することができ、動作モードに応じたブロック選択信号ＣＢｘが出力されることとなる。
【００９８】
図１３に、ブロックデコード回路２３の具体例を示す。便宜的に３ビットの内部アドレスＡＤＤ（Ｉｎｔ）０乃至２が入力される場合を示している。内部アドレスＡＤＤ（Ｉｎｔ）０乃至２をデコードするデコーダの出力信号がナンドゲートの一方の入力端子に入力されており、他方の入力端子にはスイッチ切り替え信号ＳＷがインバータゲートを介して入力されている。ナンドゲートの出力信号は、２段のインバータゲートを介してブロック選択信号ＣＢｘとして出力される。通常のデータ入出力モードＲ／Ｗでは、スイッチ切り替え信号ＳＷがロー論理レベルであるので、デコーダの出力信号がハイ論理レベルとなるブロック選択信号ＣＢｘがハイ論理レベルとして出力され、データを入出力するメモリセルアレイ内のメモリセルブロックを選択する。これに対して、リフレッシュモードＲｅｆでは、スイッチ切り替え信号ＳＷがハイ論理レベルであるので、デコーダの出力信号に関わらず全てのブロック選択信号ＣＢｘがハイ論理レベルとなり、全てのメモリセルブロックが選択される。
【００９９】
図１４に示すブロック選択信号ＣＢｘの具体的な切り替え例は、第２実施形態の半導体記憶装置１０におけるアドレス経路の切り替え例（図８）と同様なシーケンスを有し、同様なスイッチ切り替え信号ＳＷで制御される。図１３の例では、最初のデータ入出力モードＲ／Ｗにおいてブロック選択信号ＣＢａが選択され、次のデータ入出力モードＲ／Ｗにおいてブロック選択信号ＣＢｂが選択されている。これに対してリフレッシュモードＲｅｆにおいては、全てのブロック選択信号ＣＢｘ（ｘ＝０〜ｎ）が選択される。
【０１００】
第２実施形態の半導体記憶装置１０の場合（図８）と同様に、リフレッシュモードＲｅｆ以外の状態では通常のデータ入出力モードＲ／Ｗのモード判定信号Ｍが出力される設定であることにより、通常のデータ入出力モードの動作期間Ｒ／Ｗからスタンバイ期間ＳＢＹへの移行時にブロック選択信号ＣＢｘが切り替わらない（図１３中、（ＩＩ）、（ＶＩ））ことに加えて、リフレッシュモードの動作期間Ｒｅｆからスタンバイ期間ＳＢＹへの移行時においてもブロック選択信号ＣＢｘは切り替わらない（図１３中、（Ｉ）、（ＩＩＩ）〜（Ｖ））。従って、従来技術においては切り替わっていたリフレッシュモードの動作期間Ｒｅｆの終了後のブロック選択信号ＣＢｘの切り替わりが大幅に削減され、ブロック選択信号ＣＢｘの信号遷移によるブロックデコード回路２３の駆動電流も大幅に削減することができる。
【０１０１】
以上に説明した第４実施形態の半導体記憶装置２０によれば、動作モードに応じて、動作サイクル開始前のスタンバイ期間ＳＢＹではなく動作サイクル開始以後の動作期間ＲｅｆあるいはＲ／Ｗにおいてスイッチ切り替え信号ＳＷが出力されるので、動作サイクル前にブロックデコード回路２３に接続されるアドレスのビット数が切り替えられて、ブロック選択信号ＣＢｘが変化しアクセスされるメモリセルアレイブロックＭＢｘが切り替わり、その後の動作サイクル開始時あるいはそれ以後のタイミングで、更に元に戻るということはなく、判定結果に応じて適切なメモリセルアレイブロックＭＢｘが選択される。
【０１０２】
また、動作モードの変化がない限り、前の動作サイクルでの動作モードに応じたスイッチ切り替え信号ＳＷが維持されている。そのため、ブロックデコード回路２３に接続されるアドレスのビット数は、動作モード毎に異なるビット数のうち何れかに設定されて所定のブロック選択信号ＣＢｘが出力されており、アクセスされるべきメモリセルアレイブロックＭＢｘが不定となることはない。また、スイッチ切り替え信号ＳＷは、動作サイクル間での動作モードが変化しブロックデコード回路２３へのアドレスのビット数が変更されるまでは、出力されることはない。
【０１０３】
以上により、不要なスイッチ切り替え信号ＳＷの出力等はなく、必要最小限のスイッチ切り替え信号ＳＷの出力によりブロックデコード回路２３を制御することができる。また、ブロックデコード回路２３に接続されるアドレスのビット数が切り替えられてブロック選択信号ＣＢｘが変化しアクセスすべきメモリセルアレイブロックＭＢｘの設定が行なわれるため、メモリセルアレイブロックＭＢｘの不要な切り替えはない。そのため、メモリセルに至る各回路における不要な回路動作を防止できる。また、ブロックデコード回路２３からのブロック選択信号ＣＢｘの不要な駆動を低減することができる。従って、動作サイクル毎の不要なスイッチ切り替え信号ＳＷの出力、及びそれに伴うブロック選択信号ＣＢｘの不要な切り替わりがなくなり、電流消費を必要最小限に抑制することができる。
【０１０４】
ここで、モード判定回路１１は、請求項１におけるモード判定部の１例であり、ブロックデコード回路２３は、請求項１における切り替え部の１例であり、スイッチ切り替え信号ＳＷは、請求項１における切り替え制御信号の１例である。また、スイッチ保持回路１２により、請求項１における切り替え制御部を構成し、請求項２における記憶部の１例である。
【０１０５】
以上に説明した第２及び第４実施形態の半導体記憶装置１０、２０を合せて適用することにより、擬似ＳＲＡＭ等のＤＲＡＭにおいて、スタンバイ電流に占めるリフレッシュ動作時の消費電流を従来技術の場合に比して、略半分以上に低減することができる。
【０１０６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては半導体記憶装置を中心に説明をしており、第１及び第３実施形態におけるシステム構成図１及び２とは半導体記憶装置を含んだ実施形態として、また第１及び第３実施形態における制御方法とは半導体記憶装置の制御方法を含んだ実施形態として説明したが、本発明はこれに限定されるものではなく、各々異なる内部状態を有する動作モードを複数有しており、動作サイクル毎に動作モードが切り替わる構成のシステムであれば、半導体記憶装置及びその制御方法以外のシステムにおいても同様に適用することができる。
【０１０７】
（付記１）  活性化動作を行なう際の内部状態が、各々異なる２つ以上の動作モードを有しており、
前記活性化動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定工程と、
前記モード判定工程において判定される前記動作モードを記憶しておくモード履歴工程と、
前記モード判定工程において判定される前記動作モードと前記モード履歴工程において記憶されている前動作サイクルの前記動作モードとを比較する比較工程と、
前記比較工程における比較結果に応じた前記内部状態の切り替え手続きの指示を、前記動作サイクル開始前のスタンバイ期間には行なわず、前記動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする制御方法。
（付記２）  前記切り替え制御工程は、
前記比較工程において比較される比較結果が不一致である場合にのみ、前記切り替え手続きを指示することを特徴とする付記１に記載の制御方法。
（付記３）  前記切り替え制御工程は、
連続する複数の動作サイクルで同一の前記動作モードが設定される場合に、
前記複数の動作サイクルにおける最初の動作サイクルにおいてのみ、前記切り替え手続きを指示することを特徴とする付記１に記載の制御方法。
（付記４）  前記切り替え手続きの指示とは、前記動作モードに応じた前記内部状態を設定するための制御信号の出力であり、
前記切り替え制御工程では、前記制御信号を出力することを特徴とする付記１乃至３の少なくとも何れか１項に記載の制御方法。
（付記５）  前記内部状態とは、内部信号の供給方法であり、
前記内部状態の切り替えとは、前記内部信号の供給源の切り替えであることを特徴とする付記１乃至４の少なくとも何れか１項に記載の制御方法。
（付記６）  前記内部状態とは、内部信号のデコード状態であり、
前記内部状態の切り替えとは、前記デコード状態においてデコードされる前記内部信号のビット数の切り替えであることを特徴とする付記１乃至４の少なくとも何れか１項に記載の制御方法。
（付記７）  メモリセルへのアクセス動作を行なう際の内部状態が、各々異なる２つ以上の動作モードを有する半導体記憶装置において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定部と、
前記内部状態を切り替える切り替え部と、
前記モード判定部において判定される判定結果に応じて、前記切り替え部に切り替え制御信号を出力する切り替え制御部とを備え、
前記切り替え制御信号は、前記動作サイクル開始前のスタンバイ期間においては出力されず、前記動作サイクル開始以後の動作期間において出力されることを特徴とする半導体記憶装置。
（付記８）  前記切り替え制御部は、
前記モード判定部における判定結果に応じて出力される前記切り替え制御信号を保持する記憶部を備え、
前記記憶部は、前記モード判定部における前記判定結果が前動作サイクルにおける判定結果と異なる場合にのみ、前記切り替え制御信号を更新することを特徴とする付記７に記載の半導体記憶装置。
（付記９）  前記切り替え部は、前記内部状態のうち何れか１つの内部状態に常時設定されていることを特徴とする付記７に記載の半導体記憶装置。
（付記１０）  前記動作モードとは、メモリセルへのアクセスモードであり、
前記内部状態とは、前記アクセスモード毎に異なるアドレス供給経路であることを特徴とする付記７乃至９の少なくとも何れか１項に記載の半導体記憶装置。
（付記１１）  前記アクセスモードは、データ入出力モードとリフレッシュモードとを含み、
前記アドレス供給経路は、外部からの供給経路と内部アドレスカウンタからの供給経路とを含むことを特徴とする付記１０に記載の半導体記憶装置。
（付記１２）  前記動作モードとは、メモリセルへのアクセスモードであり、
前記内部状態とは、前記アクセスモード毎に異なるデコードされるべきアドレスのビット数であることを特徴とする付記７乃至９の少なくとも何れか１項に記載の半導体記憶装置。
（付記１３）  前記ビット数は、前記アドレスにおける上位ビットから所定の下位ビット位置までのビット数であることを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）  前記アクセスモードは、データ入出力モードとリフレッシュモードとを含み、
前記所定の下位ビット位置は、前記リフレッシュモードにおけるビット位置に比して、前記データ入出力モードにおいて、より下位のビット位置であることを特徴とする付記１３に記載の半導体記憶装置。
（付記１５）  メモリセルへのアクセス動作としてデータ入出力モードとリフレッシュモードとを有する半導体記憶装置において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記データ入出力モードあるいは前記リフレッシュモードの何れの動作モードであるかを判定するモード判定回路と、
前記モード判定回路により判定される動作モードが前動作サイクルにおける動作モードと異なる場合にのみ、前記動作サイクルの開始以後の動作期間において切り替え制御信号を出力する切り替え制御回路と、
前記データ入出力モードにおいて使用される外部アドレスと、前記リフレッシュモードにおいて使用されるリフレッシュアドレスカウンタからのリフレッシュアドレスとの何れか一方がデコーダ回路に常時接続され、前記切り替え制御信号の出力毎に前記デコーダ回路への接続が切り替えられるアドレススイッチ回路とを備えることを特徴とする半導体記憶装置。
（付記１６）  メモリセルへのアクセス動作としてデータ入出力モードとリフレッシュモードとを有する半導体記憶装置において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記データ入出力モードあるいは前記リフレッシュモードの何れの動作モードであるかを判定するモード判定回路と、
前記モード判定回路により判定される動作モードが前動作サイクルにおける動作モードと異なる場合にのみ、前記動作サイクルの開始以後の動作期間において切り替え制御信号を出力する切り替え制御回路と、
アクセスされるメモリセルアレイブロックが指定される際、前記データ入出力モードにおいてデコードされるアドレスの第１ビット数と、前記第１ビット数に比して少ないビット数で前記リフレッシュモードにおいてデコードされるアドレスの第２ビット数との何れか一方のビット数が常時接続され、前記切り替え制御信号の出力毎に前記第１及び第２ビット数の接続が切り替えられるブロックデコーダ回路とを備えることを特徴とする半導体記憶装置。
（付記１７）  メモリセルへのアクセス動作を行なう際のメモリセルのアドレス供給経路が、各々異なる２つ以上の動作モードを有する半導体記憶装置の制御方法において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定工程と、
前記モード判定工程による判定結果に応じた前記アドレス供給経路の切り替え制御信号の更新を、前記動作サイクル開始前のスタンバイ期間には行なわず、前記動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする半導体記憶装置の制御方法。
（付記１８）  メモリセルへのアクセス動作を行なう際のメモリセルアレイの活性化領域が、各々異なる２つ以上の動作モードを有する半導体記憶装置の制御方法において、
前記アクセス動作を行なう動作期間と、該動作期間終了から次の動作期間開始までのスタンバイ期間とを１単位として構成される動作サイクル毎に、前記動作モードの判定を行なうモード判定工程と、
前記モード判定工程による判定結果に応じた前記活性化領域の選択アドレスビット数の切り替え制御信号の更新を、前記動作サイクル開始前のスタンバイ期間には行なわず、前記動作サイクル開始以後の動作期間において行なう切り替え制御工程とを有することを特徴とする半導体記憶装置の制御方法。
（付記１９）  前記切り替え制御工程において更新される前記切り替え制御信号は保持されており、
前記モード判定工程における前記判定結果が前動作サイクルにおける判定結果と異なる場合にのみ、前記切り替え制御信号が更新されることを特徴とする付記１７又は１８に記載の半導体記憶装置の制御方法。
（付記２０）  前記アドレス供給経路のうち何れか１つ、あるいは前記活性化領域を選択するアドレスのビット数のうち何れか１つは、常時設定されていることを特徴とする付記１７又は１８に記載の半導体記憶装置の制御方法。
（付記２１）  前記少なくとも２つ以上の動作モードには、データ入出力モード、及びリフレッシュモードを含むことを特徴とする付記１７又は１８に記載の半導体記憶装置の制御方法。
【０１０８】
【発明の効果】
本発明によれば、複数の動作モードを有しており、動作モード毎に必要とされる内部信号の切り替え制御を必要最小限の制御で行なうことにより消費電流の低減を図ることのできる半導体記憶装置、及びその制御方法を提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の制御方法を実現するためのシステム構成図を示すブロック図である。
【図２】  第１実施形態のシステム構成図の動作を示す動作波形図である。
【図３】  第１実施形態の制御方法を示すフローチャートである。
【図４】  第２実施形態の半導体記憶装置を示すブロック図である。
【図５】  第２実施形態の半導体記憶装置におけるモード判定回路を示す回路図である。
【図６】  第２実施形態の半導体記憶装置におけるスイッチ保持回路を示す回路図である。
【図７】  第２実施形態の半導体記憶装置におけるアドレススイッチ回路を示す回路図である。
【図８】  第２実施形態の半導体記憶装置の動作を示す動作波形図である。
【図９】  第３実施形態の制御方法を実現するためのシステム構成図を示すブロック図である。
【図１０】  第３実施形態の制御方法を示すフローチャートである。
【図１１】  ＤＲＡＭのメモリアレイ構造を示すレイアウトブロック図である。
【図１２】  第４実施形態の半導体記憶装置を示すブロック図である。
【図１３】  第４実施形態の半導体記憶装置におけるブロックデコード回路を示す回路図である。
【図１４】  第４実施形態の半導体記憶装置における動作を示す動作波形図である。
【図１５】  従来技術における動作を示す動作波形図である。
【符号の説明】
３                  モード判定部
４                  モード履歴保持部
５                  比較部
６                  スイッチ部
１１                モード判定回路
１２                スイッチ保持回路
１３                アドレススイッチ回路
１４                リフレッシュアドレスカウンタ
１５                デコード回路
１６                メモリセルアレイ
２３                ブロックデコード回路
ＡＤ                デコード信号
ＡＤＤ（Ｉｎｔ）    内部アドレス
ＡＤＤ（Ｒｅｆ）    リフレッシュアドレス
ＡＤＤ（Ｒ／Ｗ）    外部アドレス
Ｍ                  モード判定信号
ＭＭ                前動作サイクルのモード判定信号
ＲＥＱ（Ｒｅｆ）    リフレッシュ動作要求信号
ＲＥＱ（Ｒ／Ｗ）    データ入出力要求信号
ＳＷ                スイッチ切り替え信号
【図１】
0003948933.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003948933.tif 000012
【図１０】
0003948933.tif 000013
【図１１】
0003948933.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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