(57)【特許請求の範囲】
【請求項１】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第１の電圧と前記第２の電圧と前記ＭＯＳ型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、
さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に、前記接続点における電圧と前記第２の電圧との電圧差が前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されている
半導体装置。
【請求項２】
さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に前記接続点における電圧と前記第２の電圧との間の電圧差が、前記ＭＯＳ型トランジスタのドレイン電流がドレイン電圧と比例する線形領域におけるドレイン電圧値よりも高くなるように選定されている
請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタのプログラム電圧は、前記第1の電圧と等しい電圧である
請求項１又は２に記載の半導体装置。
【請求項４】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第１の電圧と前記第２の電圧と前記ＭＯＳ型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、
さらに、前記ヒューズ素子の抵抗値は、前記ヒューズ素子が切断可能な最小電力が前記ＭＯＳ型トランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の９０％以上になるように選定されている半導体装置。
【請求項５】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、
ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと
を含む半導体装置であって、
前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように前記第１の電圧と、前記第２の電圧と、前記ＭＯＳ型トランジスタの特性と、前記ヒューズ素子の抵抗値とが選択されており、
さらに前記ヒューズ素子の抵抗値は、前記ヒューズ素子の切断電流が前記ＭＯＳ型トランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値を有するように選定されている
半導体装置。
【請求項６】
前記ＭＯＳ型トランジスタゲートと前記ヒューズ素子とが同一層から形成されている請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記同一層はポリサイドである請求項６記載の半導体装置。
【請求項８】
前記ヒューズ素子の抵抗値はヒューズ素子切断直前の値である請求項１〜７のいずれか１項記載の半導体装置。
【請求項９】
基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の一端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するＭＯＳ型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記ＭＯＳ型トランジスタとの接続点における電圧を前記ＭＯＳ型トランジスタのドレイン電流が飽和する飽和領域のドレイン電圧よりも低い電圧に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。
【請求項１０】
基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ＭＯＳ型トランジスタとの接続点における電圧を、前記ヒューズ素子の消費電力が、前記ＭＯＳ型トランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の９０％以上になる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。
【請求項１１】
基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと、の直列接続を形成する工程と、
前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記ＭＯＳ型トランジスタとの接続点における電圧を前記ＭＯＳ型トランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値が流れる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程と
を含む半導体装置の製造方法。
【請求項１２】
前記ＭＯＳ型トランジスタゲートと前記ヒューズ素子とが同一層から形成されている請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記同一層はポリサイドである請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ヒューズ素子の特性は、ヒューズ素子切断直前の特性である請求項９〜１３のいずれか１項記載の半導体装置の製造方法。
【請求項１５】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第１の電圧と前記第２の電圧を印加し、前記接続点における電圧と前記第２の電圧との電圧差が前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。
【請求項１６】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第１の電圧と前記第２の電圧を印加し、前記ヒューズ素子の消費電力が、前記ＭＯＳ型トランジスタの電流−電圧特性から算出される前記ヒューズ素子の最大消費電力の９０%以上であるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。
【請求項１７】
両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置における前記ヒューズ素子の切断方法であって、
前記ヒューズ素子を切断できるように選定された前記第１の電圧と前記第２の電圧を印加し、前記ＭＯＳ型トランジスタの飽和ドレイン電流の８０%〜９８％のドレイン電流が流れるように選定されているプログラム電圧を前記ゲート端子に印加することによって、前記ヒューズ素子を切断するヒューズ素子の切断方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体集積回路中のトリミング回路や冗長回路として用いられるヒューズ素子技術に関する。
【０００２】
【従来の技術】
半導体集積回路中にトリミング回路や冗長回路が形成されている場合が多い。トリミング回路又は冗長回路にヒューズ素子を含むヒューズ回路を用いれば、半導体集積回路の製造途中または製造後にトリミング処理などを行うことができ、可能な限り好ましい特性を得ることが可能になる。
【０００３】
特開平７−３０７３８９号公報は図１に、ヒューズ素子とＭＯＳトランジスタとの直列接続が複数並列に接続されている回路を開示している。ヒューズ素子を切断するための切断電流を得るのに必要な電流駆動能力が選択トランジスタのゲート幅Ｗの関数として開示されている。
【０００４】
ＩD＝μＣox（Ｗ／Ｌ）×（１／２）×(ＶGS−ＶT)2
ここで、ＩDは選択トランジスタの飽和領域でのドレイン電流、μはキャリアの移動度である。Ｃoxは選択トランジスタのゲート容量、Ｗはゲート幅、Ｌはゲート長である。また、ＶGSはゲート−ソース間の電圧であり、ＶTはしきい値電圧である。
【０００５】
ヒューズ素子を切断するために必要な飽和ドレイン電流の値ＩDが既知であれば、上記の式を用いることにより、ヒューズ素子を切断することができるトランジスタのサイズＷを見積もることができる。この解析はＭＯＳトランジスタの飽和ドレイン電流を使用することを前提としている。
【０００６】
【発明が解決しようとする課題】
ヒューズ素子を溶かして切断するためには、ヒューズ素子の両端間に通電し、ヒューズ素子の融点を超える温度まで加熱する必要がある。例えば、ヒューズ素子用の材料として単結晶シリコン又は多結晶シリコンを用いた場合には、シリコンの融点が１４２０℃程度と高いため、比較的大きな電流値を必要とする。従って、選択トランジスタのサイズを大きくする必要があり、素子の高集積化のための妨げとなる。上記先行文献は、高い電流駆動能力を有するバイポーラトランジスタを選択トランジスタとして用いることにより、大きな電流値を得ている。
【０００７】
ところで、最近の集積回路は、そのほとんどがＭＯＳ型ＦＥＴを基本素子として用いたＭＯＳ型ＩＣである。このようなＭＯＳ型ＩＣ中にバイポーラトランジスタを形成しようとすると、素子構造が複雑化するとともに、余分な工程が必要になる。
【０００８】
本発明の目的は、ＭＯＳ型ＩＣ中にヒューズ素子を組み込んだ集積回路中において、ヒューズ素子切断用の選択トランジスタとしてＭＯＳ型ＦＥＴを用い、かつ、この選択トランジスタの占有面積を小さくすることにより、ヒューズ素子と選択トランジスタとを含むヒューズ回路全体の占有面積を低減することである。
【０００９】
さらに、本発明の目的はヒューズ素子切断にヒューズ素子抵抗がどのように変化するのか動的な解析を行った結果に基づき、より確実にヒューズ素子を切断できる切断方法を提供すると共に必要最小限のＴｒ駆動能力を求める手法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一観点によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第１の電圧と前記第２の電圧と前記ＭＯＳ型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、さらに、前記ヒューズ素子の抵抗値は、前記ゲート端子に対して前記プログラム電圧を印加した際に、ヒューズ素子に流れる電流によって変化した、ヒューズ素子の切断直前のヒューズ素子の抵抗値において、前記接続点における電圧と前記第２の電圧との電圧差が前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されている半導体装置が提供される。
【００１１】
本発明の他の観点による半導体装置によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように、前記第１の電圧と前記第２の電圧と前記ＭＯＳ型トランジスタの特性と前記ヒューズ素子の抵抗値とが選択されており、さらに、前記ヒューズ素子の抵抗値は、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子抵抗値において且つ、前記ヒューズ素子の切断可能な最小電力が、前記ＭＯＳトランジスタの電流−電圧特性から計算された切断直前のヒューズ素子の最大消費電力の９０％以上になるように選定されている半導体装置が提供される。
【００１２】
本発明のさらに他の観点によれば、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタとを含む半導体装置であって、前記ゲート端子に所定のプログラム電圧を印加すると前記ヒューズ素子を切断できるように前記第１の電圧と、前記第２の電圧と、前記ＭＯＳ型トランジスタの特性と、前記ヒューズ素子の抵抗値とが選択されており、さらに前記ヒューズ素子の抵抗値は、ヒューズ素子に流れる電流によって変化することをあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の切断電流が前記ＭＯＳトランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値を有するように選定されている半導体装置が提供される。
【００１３】
上記半導体装置によれば、半導体装置に供給される電力をヒューズ素子の切断直前に最も有効に用いることができるので、ヒューズ素子の確実な切断が可能となる。
【００１４】
本発明のさらに別の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の一端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するＭＯＳ型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記ＭＯＳ型トランジスタとの接続点における電圧を前記ＭＯＳ型トランジスタのドレイン電流が飽和する飽和領域のドレイン電圧よりも低い電圧に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【００１５】
発明の他の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することがあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ＭＯＳ型トランジスタとの接続点における電圧を、前記ヒューズ素子の消費電力が、前記ＭＯＳ型トラジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の９０％以上になるように選定された電圧範囲内に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【００１６】
発明のさらに他の観点によれば、基板上に、両端間に電流を流すことにより電気的に切断可能なヒューズ素子であって、一端に第１の電圧が印加されるヒューズ素子と、ソース、ゲート及びドレインの各端子を備え、前記ヒューズ素子の他端と、前記ソース端子とドレイン端子の一方とが接続される接続点を有するとともに、前記ソース端子とドレイン端子の他方に前記第１の電圧よりも低い第２の電圧が印加されるＭＯＳ型トランジスタと、の直列接続を形成する工程と、ヒューズ素子に流れる電流によって変化することをあらかじめ想定された切断直前のヒューズ素子の抵抗値において、前記ヒューズ素子の他端と前記ソース端子又はドレイン端子の他方との間に前記ＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧を印加するとともに、前記ゲート端子に所定のプログラム電圧を印加して、前記ヒューズ素子と前記ＭＯＳ型トランジスタとの接続点における電圧を前記ＭＯＳ型トランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値が流れる電圧範囲内に設定することにより前記ヒューズ素子を切断する工程とを含む半導体装置の製造方法が提供される。
【００１７】
本発明のさらに他の観点によれば、ヒューズ素子がヒューズ切断のためのドレイン電流による加熱によって、その抵抗値が上昇し、切断直前のヒューズ素子の抵抗値があらかじめ想定された範囲内に設定される様に、初期抵抗値が低く設定されたヒューズ素子が提供される。
【００１８】
さらに前記ヒューズ素子がポリシリコン膜もしくはポリサイド膜によって形成されているヒューズ素子が提供される。
【００１９】
さらに、前記ヒューズの（初期抵抗値及び）切断直前の抵抗が７５[Ω]以下となる様に設定されたヒューズ素子が提供される。
【００２０】
【発明の実施の形態】
本明細書において、ヒューズ素子は、所定の電流値以上の電流を流すことにより切断可能な素子である。選択トランジスタとは、ヒューズ素子と直列接続され、ヒューズ素子に電流を流すか否か、流すとすればどの程度の電流を流すかを決めるためのトランジスタである。
【００２１】
本発明の実施の形態について説明する前に、本発明の原理について、図１から図３までを参照して説明する。
【００２２】
図１は、ヒューズ素子と、このヒューズ素子用の選択トランジスタとして用いるｎ−チャンネルＭＯＳ型トランジスタ（ＭＯＳＦＥＴ）と、を含むヒューズ回路の回路図である。図２は、選択トランジスタとして用いられるＭＯＳＦＥＴの典型的な電流−電圧特性である。図２（Ｂ）は選択トランジスタとヒューズ素子１との相互接続点７ａにおける電圧の時間変化を示すグラフである。図３は、ＭＯＳ型トラジスタのソース−ドレイン間電圧に対するヒューズ素子の消費電力を示す図である。
【００２３】
図１に示すように、ヒューズ回路Ａは、ヒューズ素子１と、ヒューズ素子１と直列接続されたＭＯＳ型ＦＥＴにより形成された選択トランジスタ３とを含む。
【００２４】
ヒューズ素子１の一端１ａは、例えば、電源電圧ＶDDに接続されている。ヒューズ素子の他端１ｂは、選択トランジスタ３のドレイン端子５ａと接続されている。選択トランジスタ３のソース端子５ｂは接地（ＧＮＤ）されている。
【００２５】
図２に示すように、選択トランジスタ３のドレイン電流−電圧特性は、ドレイン電圧ＶDSの低い領域であって、ドレイン電圧ＶDSが高くなるにつれてドレイン電流ＩDが増加する線形領域１０ａと、ドレイン電圧ＶDSが高い領域であって、ドレイン電圧ＶDSの値によらずほぼ一定のドレイン電流が流れる飽和領域１０ｂと、を有している。実際には飽和領域でも、ドレイン電圧の上昇に伴ってドレイン電流が次第に増加する場合もある。この場合ドレイン電流がドレイン電圧に対してほぼ線形に変化する領域を飽和領域と呼ぶ。線形領域と飽和領域との間に、ドレイン電流の増加分がドレイン電圧の増加分と比例しない領域が存在する。この領域を遷移領域１０ｃと称する。厳密に遷移領域と線形領域、飽和領域を区別することは実際上容易ではない。そこで飽和領域の線形特性から電流値が２０％下回る点を遷移領域の一方の端とし、飽和領域の線形特性から電流値が２％下回る点を遷移領域の他方の端と定義する。
【００２６】
ヒューズ素子１の電流−電圧特性は、通常、電流と電圧とが比例する線形特性を有する。従って、ヒューズ素子１と選択トランジスタ３との間の接続点（節点）７における電圧は、選択トランジスタ３とヒューズ素子１との両者の電流−電圧特性の交点（動作点）におけるドレイン電圧（接続点７における電圧、本明細書において、ＶDSOと称する。）である。
【００２７】
図２（Ａ）に示すように、ヒューズ素子１の両端間に印加される電圧ＶFは、（ＶDD−ＶDSO）と等しい。一方、選択トランジスタ３のソース／ドレイン間に印加される電圧ＶTRは、ＶDSOと等しい。
【００２８】
選択トランジスタ３のゲート端子５ｃに対して所定のプログラム電圧Ｖｐを印加した場合において、ヒューズ素子１と選択トランジスタ３との直列接続に流れる電流をＩD1とすると、選択トランジスタ３が消費する電力ＰTと、ヒューズ素子１が消費する電力ＰFとは、以下の（１）及び（２）式で与えられる。
ＰT＝ＶDSO×ＩD1                        （１）
ＰF＝（ＶDD−ＶDSO）×ＩD1              （２）
【００２９】
ヒューズの切断時に、多結晶シリコンのヒューズの抵抗が増大しうることがわかった。図２（Ａ）において、この変化を付加曲線ＬＣ１〜ＬＣ１'の変化で示す。付加曲線ＬＣ１は、選択トランジスがオンした直後の状態を示し、付加曲線ＬＣ１'は、ヒューズが切断する直前の状態を示す。ソース−ドレイン電圧は、ＶDSO〜ＶDSO'に減少する。ドレイン電流はＩD1〜ＩD1'に減少する。すると、ヒューズの消費電力は、
ＰF'＝（ＶDD−ＶDSO'）×ＩD1'            （３）
となる。
【００３０】
図２（Ｂ）は、図１の回路における、選択トランジスタ３とヒューズ素子１との間の相互接続点における電圧の時間変化の例を示す。ゲート電圧Ｖｐが０Ｖの時、選択トランジスタはオフであり、相互接続端子７ａの電圧は電源電圧ＶDD（＝５Ｖ）である。ゲート電圧Ｖｐが５Ｖに上げられると、選択トランジスタ３はターンオンし、ヒューズ素子１を通って電流ＩD1を流す。相互接続点７ａの電圧は、ヒューズ素子１の電圧降下により、ＶDSOに減少する。この時、ヒューズ素子の抵抗はＲｆであらわせ、電圧ＶDSOは
ＶDSO＝ＶDD−（Ｒｆ×ＩD1）                  （４）
と表せる。ヒューズ素子に電流を流す時間の経過とともに、相互接続点における電圧は細かく不規則な増減を伴いながら、全体的に緩やかに減少する。これは、ヒューズ素子の全体的な抵抗増大を表している。
【００３１】
ヒューズ素子に切断電流を流す時、ヒューズ素子の消費電力は熱を発生させ、ヒューズ素子の温度を発生した熱によって上昇させる。温度上昇と伴に、ヒューズ素子内のグレインが成長したり変化したりし、グレインバウンダリーは溶融することもあろう。ヒューズ素子の抵抗の増大は、このような現象によるものであろう。
【００３２】
その後、相互接続点の電圧は急激な減少を示し、約０Ｖになる。これは、ヒューズ素子の抵抗が無限大になった、すなわちヒューズ素子が切断されたことを示す。グラフにおいては、電圧が急激に０に減少した後、若干のハンチング振動を示すが、これは相互接続点における急激な電圧変化によるものであり、ヒューズ素子を流れる電流変化によるものではないであろう。
【００３３】
電圧の急激な減少の直前の点を、「ヒューズ素子切断直前」と呼ぶ。この点において、ドレイン電流はＩD1'であり、相互接続点における電圧はＶDSO'であり、ヒューズ素子の抵抗はＲｆ'である。すると、
ＶDSO'＝ＶDD−（Ｒｆ'×ＩDD1'）              （５）
の関係が成立する。ヒューズ素子切断直前の相互接続点における電圧は、選択トランジスタをオンした直後の電圧よりも低い、ＶVSO'＜ＶDSO。これは、ヒューズ素子に、より大きな電圧が印加されるようになることを示す。また、ＩD1'＜ＩD1であり、ヒューズ素子を流れる電流は減少することを示す。さらに、Ｒｆ'＞Ｒｆであり、ヒューズ素子の抵抗は増大する。
【００３４】
典型的なＭＯＳ型トランジスタの特性において、電源電圧ＶDDを５Ｖとし、選択トランジスタ３のゲート端子５ｃに印加するプログラム電圧Ｖｐを５Ｖとした場合の抵抗値を変化させたヒューズ素子１における消費電力を式（３）を用いて計算した。
【００３５】
尚、本明細書においては、選択トランジスタの飽和領域が始まるドレイン電圧、すなわちドレイン電流がほぼ一定の値を有するようになる（又はドレイン電圧に対してほぼリニアに増加するようになる。）電圧を飽和電圧と称する。より具体的には、飽和領域の線形特性に対し、電流値が９８％まで上昇した点のドレイン電圧を飽和電圧と呼ぶ。
【００３６】
図３は、ソース−ドレイン電圧とヒューズ素子における消費電力ＰF'との関係をプロットを示す。図３には、併せて、選択トランジスタのドレイン電流−電圧特性を示している。ヒューズ素子の消費電力ＰF’は、（３）式で示すように、ヒューズ素子に印加される電圧とヒューズ素子を流れるドレイン電流との積である。初期のヒューズ素子の抵抗を変化させることにより切断直前のヒューズ素子の抵抗も変化させることができるので、ヒューズ素子切断直前のＶDSO、ＩD1を変化させることになる。
【００３７】
図３に示すように、ヒューズ素子の消費電力は、選択トランジスタのソース−ドレイン間の電圧ＶDSが大きくなるに従って（ドレイン電流の初期の立ち上がりに従って）大きくなり、ＶDS＝１．５Ｖ近傍において最大値を有する。ドレイン電流は線形領域を外れ、遷移領域にある。ソース−ドレイン電圧ＶDSが１．５Ｖを越えると、ドレイン電流の増加が小さくなるとともに、ヒューズ素子の印加電圧の減少が寄与し、ヒューズ素子の消費電力は次第に小さくなる。ドレイン電流が飽和領域に入ると、ヒューズの消費電力はほぼ線形に減少する。
【００３８】
一般的なヒューズ素子では、図２に示すように、動作点を選択トランジスタの飽和領域内、例えば３Ｖ程度に設定している。従って、ヒューズ回路中で消費される電力のうち、選択トランジスタにより消費される電力の割合が全体の供給電力の半分程度以上と大きくなる。ヒューズ素子を切断するためにヒューズ素子内で有効に消費される電力の割合が小さくなっていることがわかる。
【００３９】
以上の理論的・実験的考察に基づき、発明者は、ヒューズ回路におけるヒューズ素子切断直前の抵抗値に設定するよう初期抵抗を決定する場合に動作点を選択トランジスタの飽和領域ではなく、飽和領域と線形領域との境界付近、すなわち遷移領域に設定することを思い付いた。ヒューズ素子切断直前の抵抗値における動作点を遷移領域に設定すれば、ヒューズ回路全体の消費電力のうちヒューズ素子により消費される電力の割合を大きくすることができる。換言すれば、選択トランジスタによって消費される電力損失の割合を小さくにすることができる。
【００４０】
選択トランジスタがターンオンした直後の負荷曲線がソース−ドレインＩ−Ｖ特性の遷移領域を交差しても、ヒューズ素子切断直前の負荷曲線がソース−ドレインＩ−Ｖ特性の線形立ち上がり領域と交差すると、図３からわかるように得られる電力は減少する。この結果、ヒューズ素子の切断に失敗することもありうる。したがって、ヒューズ素子の抵抗値と、選択トランジスタの特性は、ヒューズ素子切断直前の負荷曲線がソース−ドレインＩ−Ｖ特性の遷移領域を交差するように選択することが好ましい。
【００４１】
図２（Ａ）を参照すると、ヒューズ素子を効果的に且つ安定的に切断するためには付加曲線ＬＣ１'は、好ましくは選択トランジスタのＩ−Ｖ特性の遷移領域１０ｃと交差することが好ましい。
【００４２】
以上の考察に基づき、本発明の一実施の形態による半導体装置について図４及び図５を参照して説明する。
【００４３】
図４は、本発明の一実施の形態による半導体装置の平面図である。図５は、図４のＶ−Ｖ'線に沿う半導体装置の断面図である。尚、図４及び図５に示す半導体装置は、図１に示すヒューズ回路の具体的な構造を示す図である。以下に、ヒューズ回路の製造工程を示す。
【００４４】
図４及び図５に示すように、半導体基板１１のｐ型ウェル（不純物濃度：１０16〜１０17ｃｍ-3）の所定の領域内に素子分離領域２ａ、２ｂをＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により形成する。ＬＯＣＯＳ法の代わりにＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法を用いて素子分離領域を形成しても良い。素子分離領域２ａ、２ｂが、トランジスタを形成するための活性領域を画定する。活性領域表面に閾値調整用イオン注入を行ない、ｐ型不純物濃度を若干高める。
【００４５】
活性領域上に、例えば熱酸化法により酸化シリコンのゲート絶縁膜１５ａを形成する。ゲート絶縁膜１５ａ上に、例えばポリサイド（シリサイド／ポリシリコンの積層）によりゲート電極１７を形成する。ポリシリコンは、１０20ｃｍ-3程度のｎ型不純物をドープしておく。なお、ポリサイドはサリサイドを含む概念とする。ゲート電極をポリシリコンのみで形成することも出来る。
【００４６】
ゲート電極１７を形成すると同時に、素子分離領域２ａ上にヒューズ素子に用いるポリサイド層（または多結晶シリコン層）２３を形成する。
【００４７】
尚、ゲート電極１７の側壁に、サイドスペーサ絶縁膜１５ｂを形成しても良い。この場合は、ヒューズ素子２３の側壁上にもサイドスペーサが形成される。サイドスペーサ形成前に、ＬＤＤ（lightly doped drain）用イオン注入を行ない、ｎ型不純物濃度１０17〜１０18ｃｍ-3のＬＤＤ領域を形成する。
【００４８】
サイドスペーサ形成後、ゲート電極１７の両側の半導体基板領域に対して高濃度（１０20〜１０21ｃｍ-3）のｎ型不純物を添加する。ゲート電極１７の両側の半導体基板１１にソース／ドレイン領域５ａ／５ｂを形成するとともに、ゲート電極１７、ヒューズ素子２３にも不純物が添加され抵抗を低減する。
【００４９】
ゲート電極１７上及びポリサイド層２３上を覆って半導体基板１１上に、例えば酸化シリコンにより層間絶縁膜２１を形成する。層間絶縁膜２１を貫通して、ゲート電極１７の両側のソース／ドレイン領域５ａ／５ｂにそれぞれ達する開口部１８ａ及び１８ｂを形成するとともに、ポリサイド層２３の両端部にそれぞれの上面まで達する開口部２５及び２７を形成する。
【００５０】
開口部２５を介してヒューズ層２３の一端の上面と接触する第１配線層３１ａを形成する。同時に、開口部２７を介してヒューズ層２３の他端の上面と接触するとともに、開口部１８ａを介してソース／ドレイン領域５ａと接触する第２配線層３１ｂを形成する。さらに、開口部１８ｂを介してソース／ドレイン領域５ｂと接触する第３配線層３１ｃを形成する。
【００５１】
図４に示すように、第２配線層３１ｂから分岐しヒューズ素子１と選択トランジスタ３とに接続されるとともに、記憶データを読みとるための読みとり端子７ａを形成する。同様に、ゲート端子５ｃから延びてヒューズ素子１を切断するためのプログラム電圧を印加するための入力端子を形成する第５配線層７ｂを形成する。ヒューズ素子１の一端に電源電圧ＶＤＤを印可するための端子７ｃ、ソース／ドレイン領域５ｂに接地電位を印加するための端子７ｄも形成する。
【００５２】
以上の工程により、ヒューズ素子１とＭＯＳ型ＦＥＴよりなる選択トランジスタ３とが接続されたヒューズ回路を形成することができる。
【００５３】
以下、上記ヒューズ回路の特性について図６及び図７を参照して説明する。図６は、本実施の形態によるヒューズ回路において、選択トランジスタのゲート電圧Ｖｇを変化させた特性変化を示す図である。図７は、本実施の形態によるヒューズ回路の電流−電圧特性である。電源電圧をＶDDとする。ヒューズ素子を切断するために選択用トランジスタのゲート端子に印加するプログラム電圧をＶｐとする。線Ｌは、ヒューズ素子の抵抗値Ｒｆより求めたヒューズ素子の電流−電圧特性である。
【００５４】
図６に示すように、選択トランジスタのゲート端子に印加するゲート電圧ＶｇをＶｇ１からＶｇ２、そしてＶｇ３へと高くしていくと、選択トランジスタのドレイン電流ＩDも増加する。選択トランジスタのＩ−Ｖ特性とヒューズ素子のＩ−Ｖ特性との交点も、Ｐ１からＰ２、そしてＰ２からＰ３へと遷移する。ここで、電源電圧ＶDDと動作点Ｐにおけるドレイン電圧との差分の電圧がヒューズ素子に印加される電圧である。従って、ゲート電圧Ｖｇを高くしていくと、ヒューズ素子において消費される電力が増加する。ヒューズ素子の切断には十分なドレイン電流が取れるＰ３を動作点とする。動作点Ｐ３が線形領域Ｒ１と飽和領域Ｒ２との間の遷移領域Ｒ３内にある状態でヒューズ素子を切断できるようにヒューズ素子の抵抗値を設定する。
【００５５】
動作点Ｐ３近傍での動作について、図７を参照してさらに詳細に説明する。
【００５６】
選択トランジスタのゲート端子に、プログラム電圧Ｖｐを印加した状態において、選択トランジスタのドレイン電流−電圧特性をＬ１で表す。Ｌ１で示される特性を有する選択トランジスタとヒューズ素子とにより形成されるヒューズ回路は、ヒューズ素子の抵抗が最も大きくなる切断直前のヒューズ抵抗において、線形領域Ｒ１と飽和領域Ｒ２との間の遷移領域Ｒ３内に動作点Ｐ３（ヒューズ素子と選択トランジスタとの節点）を有する。動作点Ｐ３における選択トランジスタのソース−ドレイン電圧をＶｍとし、その際の選択トランジスタのドレイン電流をＩｍとする。尚、ドレイン電流Ｉｍは、ヒューズ素子を流れる電流と等しい。ヒューズ素子の抵抗値をＲｆとする。
【００５７】
遷移領域Ｒ３内に動作点があれば、選択トランジスタによる電力損失を低くすることができる。動作点を遷移領域内に設定するためには、切断直前の最も高い抵抗値を有するヒューズが線Ｌ２（動作点Ｐ３が遷移領域Ｒ３内において最も高電圧側に位置するように抵抗値を定めたヒューズ素子の電流−電圧特性）と線Ｌ３（動作点Ｐ３が遷移領域Ｒ３内において最も低電圧側に位置するように抵抗値を定めたヒューズ素子の電流−電圧特性）とにおける傾きから求められる抵抗値の範囲内に入れば良い。
【００５８】
切断直前のヒューズ素子の抵抗値は、選択トランジスタのゲート端子に対してプログラム電圧を印加した際に、ヒューズ素子と選択トランジスタとの節点（接続点）における電圧と第２の電圧との電圧差がＭＯＳ型トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも低くなるように選定されているのが好ましい。これにより、最もトランジスタの負荷が大きくなる切断直前のヒューズ素子の切断に寄与しない無効電圧の割合を低減することができる。
【００５９】
切断直前のヒューズ素子の抵抗値は、ゲート端子に対してプログラム電圧を印加した際に接続点における電圧と第２の電圧との間の電圧差が、ＭＯＳ型トランジスタのドレイン電流がドレイン電圧と比例する線形領域におけるドレイン電圧値よりも高くなるように選定されているのが好ましい。これにより、ＭＯＳ型トランジスタの駆動能力を十分活用し、トランジスタの大きさを必要最低限の大きさにすることができ、トランジスタの占有面積を少なくできる。
【００６０】
切断直前のヒューズ素子の抵抗値は、ヒューズ素子を切断できる最小電力が、図3に関して説明した、ＭＯＳトランジスタの電流−電圧特性から計算されたヒューズ素子の最大消費電力の９０％以上になるように選定されているのが好ましい。通常、トランジスタの特性は１０％のバラツキを有する。最小のトランジスタで最適の電流が確保できるよう余猶を持たせるために１０％の余裕を持たせるようにすることが望ましい。
【００６１】
切断直前のヒューズ素子の抵抗値は、ヒューズ素子の電流−電圧特性から計算された切断電流が、ＭＯＳトランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値に選定されているのが好ましい。製造バラツキがあっても十分ヒューズ素子を切断できるパワーを確保するためである。
【００６２】
線Ｌ１で示される選択トランジスタのドレイン電流−電圧特性は、選択トランジスタのゲート端子にプログラム電圧Ｖｐを印加した場合の特性であるが、プログラム電圧は、一般的には、選択トランジスタ十分オンにするようヒューズ回路に印加される電圧（電源電圧、第1の電圧）とする。
【００６３】
プログラム電圧は、トランジスタによる電圧降下分を考慮して電源電圧より若干低く設定してもよい。一方選択トランジスタを十分低抵抗のオン状態にするため、プログラム電圧を第1の電圧より若干高めにしても良い。これらを含め、「ほぼ等しい電圧」と言う。
【００６４】
以上に述べた手段により、選択トランジスタにおいて消費される電力の損失を低減し、ヒューズ回路に供給される電力をヒューズ素子の切断のために有効に使うことができる。ヒューズ素子を切断するために必要な選択トランジスタのゲート幅を小さくすることができるため、ヒューズ回路の占有面積を小さくすることができる。
【００６５】
ヒューズ素子と選択トランジスタとの直列接続を形成した後、以下の選択基準のいずれかに基づいてヒューズ素子を切断する。
【００６６】
まず、第１の選択基準について述べる。
【００６７】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧よりも高い電圧である第1の電圧を印加する。選択トランジスタのゲート端子に所定のプログラム電圧を印加する。切断直前のヒューズ素子と選択トランジスタとの接続点における電圧が、選択トランジスタの線形領域のドレイン電圧より高く、飽和領域のドレイン電圧よりも低い電圧になる状態でヒューズ素子を切断する。
【００６８】
次に、第２の方法について述べる。
【００６９】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりも高い電圧である第1の電圧を印加する。さらに、選択トランジスタのゲート端子に所定のプログラム電圧を印加する。この際、ヒューズ素子と選択トランジスタとの接続点における電圧として、ヒューズ素子の特性から計算された切断直前のヒューズ素子の消費電力が計算されたヒューズ素子の電流ー電圧特性に基づいて得られる最大消費電力の９０％以上になるように、プログラム電圧を印加することにより、ヒューズ素子を切断する。
【００７０】
次に第３の方法について述べる。
【００７１】
ヒューズ素子と選択トランジスタとの直列接続の両端間に、選択トランジスタのドレイン電流が飽和し始めるドレイン電圧値よりもやや高い電圧を印加する。さらに、ゲート端子に所定のプログラム電圧を印加する。この際、切断直前のヒューズ素子と選択トランジスタとの接続点における電圧を、選択トランジスタの飽和ドレイン電流の８０％から９８％までの間の電流値が流れる電圧範囲内に設定することにより、ヒューズ素子を切断する。
【００７２】
尚、選択トランジスタやヒューズ素子の特性は、環境の変化、主に温度変化によって変動する。従って、温度変化が生じる場合には、温度変化による特性の変化分を考慮してヒューズ素子と選択トランジスタの設計を行う必要がある。
【００７３】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【００７４】
このように、ヒューズ素子と選択トランジスタとの直列接続を含むヒューズ回路において、ヒューズ回路に供給される電力をヒューズ素子の切断のために有効に用いることができる。従って、選択トランジスタの占有面積を小さくすることができる。
【図面の簡単な説明】
【図１】  ヒューズ素子と、このヒューズ素子用の選択トランジスタとしてＭＯＳＦＥＴと、を含むヒューズ回路の回路図である。
【図２】  選択トランジスタとしても用いられるＭＯＳＦＥＴの典型的な電流−電圧特性とフューズ切断時の電圧変化を示すグラフである。
【図３】  ヒューズの消費電力のソース−ドレイン間電圧依存性を示す図である。
【図４】  本発明の一実施の形態による半導体装置の平面図である。
【図５】  本発明の一実施の形態による半導体装置の断面図であり、図４のＶ−Ｖ'線に沿う断面図である。
【図６】  本発明の一実施の形態による半導体装置の電流−電圧特性であり、選択トランジスタのゲート電圧を変化させた場合の動作点の変化を示す図である。
【図７】  本発明の一実施の形態による半導体装置の電流−電圧特性であり、ヒューズ素子の抵抗値を、動作点が遷移領域内に入る範囲で変化させた場合の様子を示す模式的な図である。
【符号の説明】
Ａ  ヒューズ回路、１  ヒューズ素子、３  選択トランジスタ、５ａ  ドレイン端子、５ｂ  ソース端子、５ｃ  ゲート端子５ｃ、Ｖｐ  プログラム電圧、ＶDD  電源電圧、  Ｖｍ  ソース−ドレイン間電圧、Ｉｍ  ドレイン電流、Ｒｆヒューズ素子の抵抗値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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