(57)【特許請求の範囲】
【請求項１】
出力ドライバ回路であって、
互いに並列に接続された第１の複数の出力トランジスタであって、出力ノードを第１の電源に電気的に結合する第１の複数の出力トランジスタと、
該第１の複数の出力トランジスタにおける複数の出力トランジスタの各々の制御端子に結合された波形整形制御回路であって、該波形整形制御回路によって受け取られた第１の入力信号の遷移に応答して、各制御端子にシーケンシャル信号を提供し、該シーケンシャル信号を調整可能に遅延することにより、該第１の複数の出力トランジスタにおける該複数の出力トランジスタをシーケンシャルにオンまたはオフにするように動作可能である波形整形制御回路と、
互いに並列に接続された第１の複数のインピーダンストランジスタであって、該第１の複数の出力トランジスタと直列に電気的に結合された第１の複数のインピーダンストランジスタと、
該第１の複数のインピーダンストランジスタにおける複数のインピーダンストランジスタの各々の制御端子に結合されたインピーダンス制御回路であって、該第１の複数の出力トランジスタにおける該複数の出力トランジスタのうちの少なくとも１つがオンにされている実質的に全期間の間、該第１の複数のインピーダンストランジスタにおける該複数のインピーダンストランジスタのうちの少なくとも１つを選択的にオンにすることにより、該出力ドライバ回路から出力される信号のレベルを制御するように動作可能であるインピーダンス制御回路と
を備えた、出力ドライバ回路。
【請求項２】
互いに並列に接続された第２の複数の出力トランジスタであって、前記出力ノードを第２の電源に電気的に結合する第２の複数の出力トランジスタをさらに備え、
前記波形整形制御回路は、該第２の複数の出力トランジスタにおける複数の出力トランジスタの各々の制御端子に結合されており、該波形整形制御回路によって受け取られた第２の入力信号の遷移に応答して、該第２の複数の出力トランジスタにおける該複数の出力トランジスタをシーケンシャルにオンまたはオフにする、請求項１に記載の出力ドライバ回路。
【請求項３】
互いに並列に接続された第２の複数のインピーダンストランジスタであって、前記第２の複数の出力トランジスタと直列に電気的に結合された第２の複数のインピーダンストランジスタをさらに備え、
前記インピーダンス制御回路は、該第２の複数のインピーダンストランジスタにおける複数のインピーダンストランジスタの各々の制御端子に結合されており、該第２の複数の出力トランジスタにおける該複数の出力トランジスタのうちの少なくとも１つがオンにされている間、該第２の複数のインピーダンストランジスタにおける該複数のインピーダンストランジスタのうちの少なくとも１つを選択的にオンにすることにより、前記出力ドライバ回路から出力される信号のレベルを制御する、請求項１に記載の出力ドライバ回路。
【請求項４】
集積回路出力ドライバ回路であって、
互いに並列に接続された第１の複数の出力トランジスタであって、実質的に一定の終端電圧である終端ノードで抵抗的に終端している出力ノードを第１の電源に電気的に結合する第１の複数の出力トランジスタと、
互いに並列に接続された第２の複数の出力トランジスタであって、該出力ノードを第２の電源に電気的に結合する第２の複数の出力トランジスタと、
該第１および第２の複数の出力トランジスタの各々における各出力トランジスタの制御端子に結合された波形整形制御回路であって、該波形整形制御回路によって受け取られた第１および第２の入力信号のそれぞれの遷移に応答して、該第１および第２の複数の出力トランジスタの各々における各出力トランジスタの制御端子にシーケンシャル信号を提供し、該シーケンシャル信号が提供されるタイミングを調整することにより、該第１および第２の複数の出力トランジスタにおける複数の出力トランジスタをシーケンシャルにオンまたはオフにするように動作可能である波形整形制御回路と、
該第１の複数の出力トランジスタと直列に接続された第１の制御可能なインピーダンスと、
該第２の複数の出力トランジスタと直列に接続された第２の制御可能なインピーダンスと
を備え、
該第１および第２の制御可能なインピーダンスは、該第１および第２の複数の出力トランジスタがシーケンシャルにオンされることに応答して、該集積回路出力ドライバ回路から出力される信号のレベルを調整するように動作可能である、集積回路出力ドライバ回路。
【請求項５】
前記第１および第２の制御可能なインピーダンスの各々は、互いに並列に結合された複数のトランジスタを含むことにより、該複数のトランジスタを選択的にオンにすることによって制御される値を有するインピーダンスを提供する、請求項４に記載の集積回路出力ドライバ回路。
【請求項６】
前記波形整形制御回路は、前記第１の入力信号に応答して前記第１の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する、直列接続インバータの第１のインバータ列を備えている、請求項４に記載の集積回路出力ドライバ回路。
【請求項７】
前記波形整形制御回路は、前記第２の入力信号に応答して前記第２の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する、直列接続インバータの第２のインバータ列をさらに備えている、請求項６に記載の集積回路出力ドライバ回路。
【請求項８】
前記波形整形制御回路は、前記第１の入力信号に応答して前記第１の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する遅延素子回路を備えている、請求項４に記載の集積回路出力ドライバ回路。
【請求項９】
前記遅延素子回路は、調整可能に遅延されたシーケンシャル信号を提供する、請求項８に記載の集積回路出力ドライバ回路。
【請求項１０】
前記波形整形制御回路は、前記第２の入力信号に応答して前記第２の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する遅延素子回路を備えている、請求項４に記載の集積回路出力ドライバ回路。
【請求項１１】
前記遅延素子回路は、調整可能に遅延されたシーケンシャル信号を提供する、請求項１０に記載の集積回路出力ドライバ回路。
【請求項１２】
出力ノードにおいて出力データ信号を提供する方法であって、
該方法は、
シーケンシャル信号が第１の複数の平行な信号パスの制御端子に印加されるタイミングを調整することと、
第１の入力信号に応答して該第１の複数の平行な信号パスにおける信号パスの数をシーケンシャルに増加または減少させることであって、該出力ノードは、該第１の複数の平行な信号パスを介して第１の電源に結合されている、ことと、
該第１の複数の平行な信号パスと直列に第１の制御可能なインピーダンスを接続することと、
該第１の複数の平行な信号パスにおける信号パスのうちの少なくとも１つを介して、該出力ノードが該第１の電源に結合されることに応答して、該第１の制御可能なインピーダンスのインピーダンスを制御することにより、該出力ノードに該第１の電源の電圧を結合するレベルを制御することと
を包含する、方法。
【請求項１３】
第２の入力信号に応答して第２の複数の平行な信号パスにおける信号パスの数をシーケンシャルに増加または減少させることであって、前記出力ノードは、該第２の複数の平行な信号パスを介して第２の電源に結合されている、ことと、
該第２の複数の平行な信号パスと直列に第２の制御可能なインピーダンスを配置することと、
該第２の複数の平行な信号パスにおける信号パスのうちの少なくとも１つを介して、該出力ノードが該第２の電源に結合されることに応答して、該第２の制御可能なインピーダンスのインピーダンスを制御することにより、該出力ノードに該第２の電源の電圧を結合するレベルを制御することと
をさらに包含する、請求項１２に記載の方法。
【請求項１４】
同期メモリデバイスであって、
データ通信線上で受け取られたデータを格納するメモリセルのアレイと、
該データ通信線に電気的に結合された出力ノードを有する出力ドライバ回路であって、該メモリセルのアレイから読み出されたデータを提供する出力ドライバ回路と
を備え、
該出力ドライバ回路は、
互いに並列に接続された第１の複数の出力トランジスタであって、実質的に一定の終端電圧である終端ノードで抵抗的に終端している出力ノードを第１の電源に電気的に結合する第１の複数の出力トランジスタと、
互いに並列に接続された第２の複数の出力トランジスタであって、該出力ノードを第２の電源に電気的に結合する第２の複数の出力トランジスタと、
該第１および第２の複数の出力トランジスタの各々における各出力トランジスタの制御端子に結合された波形整形制御回路であって、該波形整形制御回路によって受け取られた第１および第２の入力信号のそれぞれの遷移に応答して、該第１および第２の複数の出力トランジスタの各々における各出力トランジスタの制御端子にシーケンシャル信号を提供し、該シーケンシャル信号が提供されるタイミングを調整することにより、該第１および第２の複数の出力トランジスタにおける複数の出力トランジスタをシーケンシャルにオンまたはオフにするように動作可能である波形整形制御回路と、
該第１の複数の出力トランジスタと直列に接続された第１の制御可能なインピーダンスと、
該第２の複数の出力トランジスタと直列に接続された第２の制御可能なインピーダンスと
を備え、
該第１および第２の制御可能なインピーダンスは、該第１および第２の複数の出力トランジスタがシーケンシャルにオンされることに応答して、該出力ドライバ回路から出力される信号のレベルを調整するように動作可能である、同期メモリデバイス。
【請求項１５】
前記第１および第２の制御可能なインピーダンスの各々は、互いに並列に結合された複数のトランジスタを含むことにより、該複数のトランジスタを選択的にオンにすることによって制御される値を有するインピーダンスを提供する、請求項１４に記載の同期メモリデバイス。
【請求項１６】
前記波形整形制御回路は、前記第１の入力信号に応答して前記第１の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する、直列接続インバータの第１のインバータ列を備えている、請求項１４に記載の同期メモリデバイス。
【請求項１７】
前記波形整形制御回路は、前記第２の入力信号に応答して前記第２の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する、直列接続インバータの第２のインバータ列をさらに備えている、請求項１６に記載の同期メモリデバイス。
【請求項１８】
前記波形整形制御回路は、前記第１の入力信号に応答して前記第１の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する遅延素子回路を備えている、請求項１４に記載の同期メモリデバイス。
【請求項１９】
前記遅延素子回路は、調整可能に遅延されたシーケンシャル信号を提供する、請求項１８に記載の同期メモリデバイス。
【請求項２０】
前記波形整形制御回路は、前記第２の入力信号に応答して前記第２の複数の出力トランジスタにおける前記複数の出力トランジスタの前記制御端子に前記シーケンシャル信号を提供する遅延素子回路を備えている、請求項１４に記載の同期メモリデバイス。
【請求項２１】
前記遅延素子回路は、調整可能に遅延されたシーケンシャル信号を提供する、請求項２０に記載の同期メモリデバイス。
【発明の詳細な説明】
発明の分野
本発明は、広義には集積回路に関し、具体的には、高速データ転送のためのデータ出力ドライバに関する。
背景
集積回路は、典型的に、さらなる回路との通信に用いられる複数の入力／出力ピンを含む。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの内蔵メモリデバイスは、メモリ動作制御信号を受け取るための制御入力および、外部のシステムまたはプロセッサとの双方向データ通信のためのデータピンの双方を含む。
昨今の集積回路のデータ転送速度は、主に、内部回路の動作速度によって制限されている。典型的に、通信ネットワークは、いくつかの集積回路の能力よりも早い速度において、回路間で信号を転送し得る。より早い回路の必要性を満たすために、集積回路の群が共通バス上に組み合わせられ得る。この構成では、各集積回路は他の集積回路と協調して動作し、高速で転送されるデータを共有する。例えば、ＤＲＡＭ、スタティックＲＡＭ、または読み出し専用メモリ（ＲＯＭ）などのメモリデバイスの群は共通データバスに接続され得る。バスのデータ速度は、実質的には、個別のメモリにとって実現可能な動作速度よりも早い速度であり得る。したがって、各メモリは、１つのメモリプロセスがデータを受け取った間に、別のメモリが新しいデータを受け取るように、動作させられる。適切な数のメモリデバイス、および効率的な制御システムを提供することにより、非常に高速のデータ転送が達成され得る。
データ通信信号の転送速度が増加を続けるに伴い、各集積回路からデータを正確に転送するための新しい回路および方法が必要とされる。提示される解決方法の１つは、米国特許第５，２５４，８８３号において説明されるバスドライバである。このバスドライバ回路は並行出力トランジスタを用い、このトランジスタがバスを電源にシングルエンドで結合する。出力トランジスタは異なる寸法に製造され、バス電流を制御するために選択的に作動される。このアプローチは、正確なバス電流の制御による、正確な論理電圧レベルにおけるバス電圧の確立に向けられる。しかし、このアプローチは、論理電圧レベル間におけるバス電圧の遷移についての制御が欠落している。
上述の理由から、および本明細書を読み、理解することによって当業者には明らかになるであろう後述の他の理由から、当該分野においては、完全に調整可能で、且つ、論理電圧レベル間におけるバス電圧の遷移についての制御を提供する、高速出力ドライバ回路が必要とされる。
要旨
本発明は、出力電圧信号の波形整形およびレベル調整が可能な出力ドライバ回路を提供する。第１の複数の出力トランジスタは、出力ノードを第１の電源に電気的に結合するか、または出力ノードを第１の電源から外す。制御回路は、第１の複数の出力トランジスタにおける各出力トランジスタの制御端子に結合される。制御回路は、第１の複数の出力トランジスタ中の出力トランジスタを連続してオンまたはオフにし、それは、制御回路によって受け取られる第１の入力信号における遷移に応答して行われる。
１つの実施態様では、出力ドライバ回路は、第１の複数の出力トランジスタと第１の電源との間に挿入される第１のインピーダンスを含む。第２の複数の出力トランジスタは、電気的に出力ノードを第２の電源に結合するか、または出力ノードを第２の電源から外す。制御回路は、第２の複数の出力トランジスタ中の各出力トランジスタの制御端子に結合される。制御回路は、第２の複数の出力トランジスタ中の出力トランジスタを連続してオンまたはオフにし、それは、制御回路によって受け取られる第２の入力信号における遷移に応答して行われる。出力ドライバ回路は、また、第１の複数の出力トランジスタと第１の電源との間に挿入される第２のインピーダンスを含む。
本発明は、信号の波形整形の方法および装置を含み、論理電圧レベルおよび論理電圧レベル間の電圧遷移のスルーレートを含む。本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む同期メモリなどにおける高速データ通信に、特に有用である。
【図面の簡単な説明】
図面において、同様の記号は、いくつかの図を通して実質的に同様の構成要素を説明する。
図１は、本発明およびそれが使用される環境の１つの実施態様の一般的な模式図である。
図２は、図１の出力ドライバ回路の１つの実施態様をより詳細に例示する一般的な模式図である。
図３は、図２の波形整形制御回路をより詳細に例示する一般的な模式図である。
図４は、図３のシーケンス回路の各々の１つの実施態様をより詳細に例示する一般的な模式図である。
図５は、図３のシーケンス回路の各々の別の実施態様をより詳細に例示する一般的な模式図である。
図６は、図２の出力ドライバ回路の電圧対時間の波形を例示するグラフである。
図７は、代表的な出力ドライバ回路の出力ノードでの電圧ＤＱ’に対する、図２の出力ドライバ回路の出力ノードでの電圧ＤＱの電圧対時間の波形を例示するグラフである。
図８は、出力トランジスタの第１の不均等重み付けによる結果の波形の、図７と同様の、グラフである。
図９は、出力トランジスタの第２の不均等重み付けによる結果の波形の、図７と同様の、グラフである。
図１０は、第１および第２のインピーダンスが含まれない出力ドライバ回路の別の実施態様の一般的な模式図である。
図１１は、シングルエンド波形整形および２進高論理電圧レベル設定のための出力ドライバ回路の別の実施態様の一般的な模式図である。
図１２は、シングルエンド波形整形および２進低論理電圧レベル設定のための出力ドライバ回路の別の実施態様の一般的な模式図である。
詳細な説明
好ましい実施態様の以下の詳細な説明において、参照は、実施態様の一部を形成しそして本発明が実施され得る特定の好ましい実施態様が例示によって示される添付の図面に対してなされる。これらの実施態様は、当業者が本発明を実施し得るのに十分詳細に説明され、そして他の実施態様が利用され得ること、ならびに論理的、機械的、および電気的変化が本発明の精神および範囲から逸脱せずになされ得ることが理解される。したがって、以下の詳細な説明は、限定的な意味において受け取られるものではなく、本発明の範囲は、添付の請求の範囲によってのみ規定される。
図１は、本発明およびそれが使用される環境の１つの実施態様の一般的な模式図である。図１において、メモリアレイ９０は、メモリセル、およびメモリセルに格納されたデータを読み出すための読み出し回路を含む。出力ドライバ回路100は、ノード110での第１入力信号Ｄならびにノード120でのその２進補数すなわち第２の入力信号ＤＮとしてメモリアレイ90から読み出されたデータを受信し、そしてこれに応答して出力ノード130に出力信号ＤＱを提供する。出力ノード130は、データ通信ライン150を通して、電気的に受信ノード140に結合される。データ通信ライン150は、分散相互結合、パッド、ならびに他の抵抗および容量を含み得、これらは、集積回路チップ上にあるものもあれば、チップ上にないものもある。出力ノード130はまた、終端抵抗器170を通して終端ノード160で終端電圧供給電圧Ｖtermに電気的に結合される。ノード180でのＶDDおよびノード190でのＶSSなどの第１および第２の電力供給電圧は、出力ドライバ回路100へ提供される。Ｖtermは、代表的には、ＶDDおよびＶSSの間のおよそ中間の電圧である。
図２は、出力駆動回路１００の１つの実施態様をさらに詳細に示す一般的な模式図である。図２において、ＰＦＥＴ２００Ａ〜Ｃなどの第１の複数の出力トランジスタ２００は、ドレイン端子が共に出力ノード１３０に結合されている。波形整形制御回路２０２は、ノード２０５Ａ〜Ｃにおいて独立した制御端子信号をＰＦＥＴ２００Ａ〜Ｃのそれぞれのゲート端子に提供する。ＰＦＥＴ２００Ａ〜Ｃのソース端子は、共に第１のインピーダンス２１０を介してＶDDに結合されている。
１つの実施態様において、第１のインピーダンス２１０は、ＰＦＥＴ２１０Ａ〜Ｃなどの能動素子を有する。ＰＦＥＴ２１０Ａ〜Ｃは、ドレイン端子が共に、第１の複数の出力トランジスタ２００におけるＰＦＥＴ２００Ａ〜Ｃのそれぞれのノード２２０においてソース端子に結合されている。ＰＦＥＴ２１０Ａ〜Ｃは、ソース端子が共にノード１８０においてＶDDに結合されている。ＶOHレベル制御回路２１２は、ノード２１５Ａ〜Ｃにおいて、独立した制御端子信号をＰＦＥＴ２１０Ａ〜Ｃのそれぞれのゲート端子に提供し、ＰＦＥＴ２１０Ａ〜Ｃの内のいくつ、およびどのＰＦＥＴがオンになっているかを変化させることによって、第１のインピーダンス２１０をプログラム可能に制御する。ＰＦＥＴ２１０Ａ〜ＣのうちオンになっているＰＦＥＴは、ノード２２０とノード１８０におけるＶDDとの間のインピーダンスの有効値に寄与する。ＰＦＥＴ２１０Ａ〜Ｃは、異なる幅／長さアスペクト比を有し得るか、またはそれぞれ同じ幅／長さアスペクト比の並列に接続されたＰＦＥＴの異なる複数のインスタンスを含み得るか、またはＰＦＥＴ２１０Ａ〜Ｃのうちのどれをオンにするかを変更することによって、ノード２２０とノード１８０におけるＶDDとの間のインピーダンスの有効値を最適化するように設計され得る。
インピーダンス２１０は、終端抵抗器１７０と共に抵抗分割器を形成する。終端抵抗器１７０のインピーダンス値は、出力ノード１３０における、２進高論理電圧レベルＶOHを決定する。どのＰＦＥＴ２１０Ａ〜Ｃをオンにするかを制御することによって、ＶOHレベル制御回路２１２は、インピーダンス２１０の値を制御し、そして今度はＶOHの値を制御する。
ＮＦＥＴ２５０Ａ〜Ｃなどの第２の複数の出力トランジスタ２５０は、ドレイン端子が共に出力ノード１３０に結合されている。波形整形制御回路２０２は、ノード２５５Ａ〜Ｃにおいて独立制御端子信号をＮＦＥＴ２５０Ａ〜Ｃのそれぞれのゲート端子に提供する。ＮＦＥＴ２５０Ａ〜Ｃのソース端子は、共に第２のインピーダンス２６０を介してＶSSに結合されている。
１つの実施態様において、第２のインピーダンス２６０は、ＮＦＥＴ２６０Ａ〜Ｃなどの能動素子を有する。ＮＦＥＴ２６０Ａ〜Ｃは、ドレイン端子が共に、第２の複数の出力トランジスタ２５０におけるＮＦＥＴ２５０Ａ〜Ｃのそれぞれのノード２７０においてソース端子に結合されている。ＮＦＥＴ２６０Ａ〜Ｃは、ソース端子が共にノード１９０においてＶSSに結合されている。ＶOLレベル制御回路２７２は、ノード２７５Ａ〜Ｃにおいて独立制御端子信号をＮＦＥＴ２６０Ａ〜Ｃのそれぞれのゲート端子に提供し、ＮＦＥＴ２６０Ａ〜Ｃの内のいくつ、およびどのＮＦＥＴがオンにされるかを変更することによってインピーダンス２６０をプログラム可能に制御する。ＮＦＥＴ２６０Ａ〜ＣのうちオンにされているＮＦＥＴは、ノード２７０とノード１９０におけるＶSSとの間の有効インピーダンスに寄与する。ＮＦＥＴ２６０Ａ〜Ｃは、異なる幅／長さアスペクト比を有し得るか、またはそれぞれ同じ幅／長さアスペクト比の並列に接続されたＮＦＥＴの異なる複数のインスタンスを含み得るか、またはＮＦＥＴ２６０Ａ〜Ｃのうちのどれをオンにするかを変更することによって、ノード２７０とノード１９０におけるＶSSとの間の有効インピーダンスを最適化するように設計され得る。
インピーダンス２６０は、終端抵抗器１７０と共に抵抗分割器を形成する。終端抵抗器１７０のインピーダンス値は、出力ノード１３０における、２進低論理電圧レベルＶOLを決定する。どのＮＦＥＴ２６０Ａ〜Ｃをオンにするかを制御することによって、ＶOLレベル制御回路２７２は、インピーダンス２６０の値を制御し、そして今度はＶOLの値を制御する。
上記の説明では、第１の複数の出力トランジスタ２００、第２の複数の出力トランジスタ２５０、第１のインピーダンス２１０、および第２のインピーダンス２６０について、例示を明確にするため、３つの電界効果型トランジスタを含むものとしてそれぞれ説明した。しかし、これらのトランジスタの正確な数は、本発明の範囲および精神から逸脱せずに、個々の設計制約に応じて選択され得ることが理解される。
図３は、波形整形制御回路２０２をより詳細に示した、一般化された概略図である。波形整形制御回路２０２はシーケンス回路３００Ａ〜Ｂを含み、シーケンス回路３００Ａ〜Ｂは、対応する第１および第２の入力信号ＤおよびＤＮを入力端子３０５において受け取る。入力端子３０５は、対応するノード１１０および１２０に電気的に結合されている。シーケンス回路３００Ａ〜Ｂは、そこへの応答に対して、シーケンシャルに時間的に遅延される制御端子信号を出力端子３１０Ａ〜Ｃに提供する。出力端子３１０Ａ〜Ｃは、対応するノード２０５Ａ〜Ｃ、および２５５Ａ〜Ｃに電気的に結合されている。シーケンシャルに時間的に遅延される制御端子信号は、第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０をそれぞれ介する、ノード１８０における対応するＶDDへ、およびノード１９０における対応するＶSSへの出力ノード１３０の接続に影響する。以下に示されるように、シーケンシャルに遅延される制御端子信号を出力トランジスタに提供することにより、シーケンス回路３００Ａ〜Ｂは、出力ノード１３０における電圧のスルーレートに対する制御を提供する。その場合、スルーレートの制御は、第１および第２のインピーダンス２１０および２６０によってそれぞれ提供されるＶOHおよびＶOLレベルの制御からは実質的に独立している。
図４は、シーケンス回路３００Ａ〜Ｂのそれぞれの１つの実施態様をより詳細に示した、一般化された概略図である。図４は、シリーズカスケード型インバータ４００Ａ〜Ｆの列を含み、インバータ４００Ａ〜Ｆは、入力端子３０５において入力信号を受け取り、それに応答して、出力端子３１０Ａ〜Ｃにおいて、複数のシーケンシャルに遅延される信号を提供する。この実施態様において、入力端子３０５における信号の遷移と、出力端子３１０Ａ〜Ｃのそれぞれにおける信号の遷移との間の遅延は、その間における対応する複数のインバータのインバータ遅延によって決定される。そのインバータ遅延は、引き続くインバータおよび出力トランジスタの相互接続キャパシタンスおよび負荷キャパシタンスを含む。
図５は、シーケンス回路３００Ａ〜Ｂのそれぞれの別の実施態様をより詳細に示した、一般化された概略図である。図５は、シリーズカスケード型インバータ５００Ａ〜Ｆの対を含む。５００Ａ〜Ｂ、５００Ｃ〜Ｄ、５００Ｅ〜Ｆの対などの、インバータの各対は、入力端子３０５において入力信号を受け取り、それに応答して、対応する出力端子３１０Ａ〜Ｃにおいて、シーケンシャルに遅延される信号を提供する。５００Ａ〜Ｂ、５００Ｃ〜Ｄ、５００Ｅ〜Ｆの対などの、インバータの各対は、その間に、対応するキャパシタンス５０５Ａ〜Ｃなどの、配置されたキャパシタンスを有する。キャパシタンス５０５Ａ〜Ｃは、ヒューズまたは他のプログラム可能な素子によって修正可能に調整可能であることが好ましく、それは、入力端子３０５における信号の遷移と出力端子３１０Ａ〜Ｃのそれぞれにおける信号の遷移との間の遅延を調節するためである。
図６は、出力ドライバ回路１００の電圧と時間の波形を示すグラフである。図６では、信号Ａはノード２０５Ａおよび２５５Ａにおける電圧波形を表し、信号Ｂはノード２０５Ｂおよび２５５Ｂにおける電圧波形を表し、且つ信号Ｃはノード２０５Ｃおよび２５５Ｃにおける電圧波形を表す。さらに信号ＤＱは、ノード１３０における電圧波形を表す。したがって、図６は、ＤＱ信号における遷移のスルーレートの調節を示し、それによって波形整形制御回路２０２によって提供されるシーケンシャルに遅延される制御端子信号に応答する。図６は、また、終端レジスタ１７０に関連してインピーダンス２１０および２６０によって提供される、削減された信号変動、すなわちＶOHおよびＶOL電圧レベルをも示す。第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０のそれぞれにおいて奇数量の出力トランジスタを提供することによって、信号ＤＱにおける電圧Ｖtermのプラトーを回避する。
図７は、出力ドライバ回路１００の出力ノード１３０における電圧ＤＱの電圧と時間の波形を、本発明によって提供されるスルーレートの波形整形を有さない、従来の出力ドライバ回路の電圧ＤＱ’に対比させて示したグラフである。図７に見られるように、本発明の出力ドライバ回路１００による電圧ＤＱの電圧遷移のスルーレートは、従来の出力ドライバ回路による電圧ＤＱ’の電圧遷移より正確に制御され得る。
図７は、第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０のそれぞれが均等に重み付けされる場合を示す。そこで、それらの出力トランジスタの効率的な幅／長さアスペクト比は、実施的に同一である。図７に見られるように、これは、概ね直線的なスルーレート波形整形を生じる。
図８は、図７と同様のグラフであり、ここで第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０における出力トランジスタは、同等に重み付けられていない。図８は、２００Ｂおよび２５０Ｂなどの中間トランジスタが２００Ａ、２００Ｃ、２５０Ａ、および２５０Ｃなどの末端トランジスタの効果的な幅／長さのアスペクト比より大きい、効果的な幅／長さのアスペクト比を有する場合を示す。本実施形態において、出力ノード１３０における電圧ＤＱのスルーレートは、ＶOHレベルとＶOLレベルとの間の中間点近くでより速い。
図９は、図７と同様のグラフであり、ここで第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０における出力トランジスタは、同等に重み付けられていない。図９は、２００Ｂおよび２５０Ｂなどの中間トランジスタが２００Ａ、２００Ｃ、２５０Ａ、および２５０Ｃなどの末端トランジスタの効果的な幅／長さのアスペクト比より小さい、効果的な幅／長さのアスペクト比を有する場合を示す。本実施形態において、出力ノード１３０における電圧ＤＱのスルーレートは、ＶOHレベルとＶOLレベルとの間の中間点近くよりも、ＶOHレベルおよびＶOLレベルの各々の近くでより速い。
図７〜図９は、第１の複数の出力トランジスタ２００および第２の複数の出力トランジスタ２５０の各々における出力トランジスタの重み付けに対する異なるアプローチを示す。第１の複数の出力トランジスタ２００のそれぞれは、第２の複数の出力トランジスタのそれぞれとは異なって重み付けられ得る。出力ノード１３０における電圧ＤＱの所望な波形整形を得るためには、様々な組み合わせが可能である。
図１０は、出力ドライバ回路１００の代替の実施形態を示す、一般的な模式図である。図８において、第１のインピーダンス２１０および第２のインピーダンス２６０のそれぞれ、および対応するＶOHレベル制御回路２１２およびＶOLレベル制御回路２７２は存在しない。本実施形態は、出力ノード１３０での電圧ＤＱの遷移におけるスルーレートおよび他の波形整形を提供するが、インピーダンスを制御することによってＶOH出力レベルおよびＶOL出力レベルを調節しない。
図１１は、出力ドライバ回路１００のシングルエンドの代替実施形態を示す、一般的な模式図である。図１１において、第２の複数の出力トランジスタ２５０および第２のインピーダンス２６０は存在しない。本実施形態は、出力ノード１３０における電圧ＤＱのスルーレートおよびＶOHレベル制御を提供する。ＶOLレベルは、ノード１６０における終端抵抗器１７０を介する終端電圧への抵抗接続によってＶtermで確立される。
図１２は出力ドライバ回路１００の別のシングルエンドの代替実施形態を示す、一般的な模式図である。図１２において、第１の複数の出力トランジスタ２００および第１のインピーダンス２１０は存在しない。本実施形態は、出力ノード１３０における電圧ＤＱのスルーレートおよびＶOLレベル制御を提供する。ＶOHレベルは、ノード１６０における終端抵抗器１７０を介する終端電圧への抵抗接続によってＶtermで確立される。
本発明は、論理電圧レベル、およびその間の電圧遷移のスルーレートを含む信号を波形整形する方法および装置を含む。本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含む同期メモリなどの高速データ通信に特に有用である。
本明細書において具体的な実施形態が図示され、説明されたが、同じ目的を達成するために計算された任意の配置が、示された具体的な実施形態に代用され得ることが当業者に理解される。本出願は、本発明の任意の組み合わせ、適応、または変形を包含することをが意図される。よって、本発明が請求の範囲およびそれに相当するものによってのみ制限されることが明白に意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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