(57)【特許請求の範囲】
【請求項１】
アンテナに接続され送信を行う半導体チップであって、
整流回路と、
通信制御部と、
パワーオンリセット回路と、
前記アンテナに接続され、高低二状態にインピーダンスを変動させた情報を該アンテナを介して出力するインピーダンス変動部とを有し、
前記整流回路は、前記アンテナに誘起する交流波の整流を行い、
前記パワーオンリセット回路は、前記整流回路にて整流した電圧値が所定値以上と検知した場合に前記通信制御部のリセットを解除し、
前記通信制御部のリセット解除前において、前記インピーダンス変動部のインピーダンスは高低二状態のうち低い状態であることを特徴とする半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、
前記インピーダンス変動部は、前記アンテナと前記半導体チップのグランドラインとを結ぶ経路間に直列接続される抵抗及びスイッチであって、
前記通信制御部は、前記スイッチのオン・オフにより前記インピーダンス変動部のインピーダンスの高低二状態を制御することを特徴とする半導体チップ。
【請求項３】
請求項２に記載の半導体チップであって、
前記通信制御部のリセット解除前において、前記スイッチはオン状態であることを特徴とする半導体チップ。
【請求項４】
アンテナに接続され送信を行う半導体チップであって、
前記アンテナと前記半導体チップのグランドラインとを結ぶ経路間に直列接続される抵抗及びスイッチと、
整流回路と、
通信制御部と、
パワーオンリセット回路と、
前記スイッチのオン・オフにより二値情報の前記送信を制御する通信制御部とを有し、
前記整流回路は、前記アンテナに誘起する交流波の整流を行い、
前記パワーオンリセット回路は、前記整流回路にて整流した電圧値が所定値以上と検知すると前記通信制御部のリセットを解除し、
前記通信制御部のリセット解除前において、前記スイッチはオン状態であることを特徴とする半導体チップ。
【請求項５】
請求項２から４のいずれかに記載の半導体チップであって、
前記スイッチはＭＯＳＦＥＴであることを特徴とする半導体チップ。
【請求項６】
請求項１から５のいずれかに記載の半導体チップを含むことを特徴とするＩＣカード。
【請求項７】
請求項１から６のいずれかに記載の半導体チップを含むことを特徴とするＲＦＩＤ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はICカードおよびRFID(RADIO FREQUENCY IDENTIFICATION)に関し、特に非接触で外部機器から電力供給および情報を受け、該外部機器へ情報を送出する非接触ＩＣカードなどのＲＦＩＤおよび搭載されるＩＣに関する。
【０００２】
なお、 RFIDは例えば、タグとして用いられる。 ICカードはRFIDの一種である。
【０００３】
【従来の技術】
非接触で外部機器から電力供給を受け、該外部機器と信号を授受する非接触ＩＣカードなどのＲＦＩＤに実装されるＩＣの内部回路への電源として、従来は、アンテナコイルで受信した交流を整流、平滑した後、シリーズレギュレータを介して供給していた。しかし近年は動作電圧マージンを広げるため、電圧ロスが宿命であるシリーズレギュレータを使用せず、整流平滑後にＩＣとしての耐電圧保護のためのリミッタ回路を設置したのみで電源を供給する方法もとられるようになった。
【０００４】
動作電圧マージンを最大限確保するためのパワーオンリセット回路としては、ＩＣの内部回路の動的負荷変動への対策としてロジック動作保証最低電圧に設定される定常時のリセット電圧と、ロジック動作保証最低電圧に動的負荷変動による電圧降下分を保障する電圧を加算したパワーオンリセット解除電圧との二段構成の、いわゆるヒステリシスを持った回路が一般に使用されている。例えば、特開平１０−２０７５８０号公報参照。
【０００５】
また、シリーズレギュレータ使用の非接触ＩＣカードにおいてのＩＣカード内ＣＰＵ動作時の電圧降下分を保障するものとして、パワーオン時のリセット解除前はＣＰＵ動作時負荷に該当するダミー負荷をつなげておき、パワーオンリセット解除時にはずすことが特開平８−３０７５２号公報に開示されている。
【０００６】
【発明が解決しようとする課題】
前記特開平８−３０７５２号公報に開示された発明は、ICカードから外部機器へ通信する手法として負荷の断続などによる動的インピーダンス変動を用いるＲＦＩＤ（このような手法はＩＳＯ１０５３６やＩＳＯ１４４４３で規定されている）に対応しにくいという問題点がある。通信用に用いる負荷分を前記ダミー負荷に上乗せすることで対応可能とはなるが、通信用負荷の設計変更やアンテナコイル設計変更に伴って該ダミー負荷も設計変更しなければならないという問題点がある。また、該ダミー負荷はＣＰＵの個体差や通信用負荷の個体差やそれぞれのインピーダンスの温度変化の上限を包含する値に設定せざるを得ず、結果的に起動時の受信パワーとしては、本来動作し得る受信パワーに比べ大きなものが必要となるという問題点がある。また、回路が複雑化するので、コストが上がるという問題点もある。
【０００７】
上述の通り、ＩＳＯ１０５３６やＩＳＯ１４４４３で規定されている様な外部機器への通信方法として負荷の断続などによる動的インピーダンス変動を用いる方法がある。その方法を用いたＲＦＩＤに対して特開平１０−２０７５８０号公報などで開示されているヒステリシスを持ったパワーオンリセット回路を用いた場合のリセット解除電圧は、動作保証電圧に通信用負荷の個体差（インピーダンスの温度変化を含む）の上限を包含する降下電圧を加えた値に設定せざるを得ず、結果的に起動電圧のマージンを狭めることとなるという問題点がある。また、通信用負荷の設計変更や、ＩＣから外部に接続される伝送系を含んだインピーダンスの変更、例えばアンテナコイルの設計変更に伴ってリセット解除電圧の変更を余儀なくされるという問題点がある。また、回路が複雑になるという問題点がある。
【０００８】
ＩＳＯ１０５３６やＩＳＯ１４４４３で規定されている非接触ICカードではアンテナコイルで受信した交流波を整流、平滑化したものをIC内部回路の電源として供給する。また外部機器との通信はICの負荷を変動させることにより行う。そのため、ICの電源電圧の変動幅が大きい。ゆえに、電源電圧を常時監視し、その電圧がICの動作保証範囲内であるか否かを監視し、保証電圧内である場合にはICに加えられたリセット状態を解除してIC回路を動作させる。いままであげたものはリセット電圧を動作保証電圧に設定し、リセット解除電圧はそのリセット電圧に対してさらに動的負荷変動による電圧降下分を加算した電圧とする二段構成としている。いわゆるヒステリシスをもった回路構成である。これがICの動作マージンを小さくする原因となる。
【０００９】
以上の如く、これまでのICカード、RFIDにおいてはダミー負荷の設定やリセット解除電圧の設定に外部要因がからむことになり、汎用性に欠けるという問題点があるとともに、動作電圧範囲を最大限に確保することが困難であるという問題点がある。
【００１０】
【課題を解決するための手段】
上述のＩＳＯ１０５３６やＩＳＯ１４４４３で規定されている様な、外部機器への通信方法として負荷の断続などによる動的インピーダンス変動を用いるＲＦＩＤ内ＩＣの通信制御回路がリセット状態の時には該ＩＣが通信手段上の低インピーダンス状態にある回路構成とし、該ＲＦＩＤと外部機器との結合度合いがリセット解除時と同等以上の場合はリセット解除後の通信手段としてのインピーダンス変化による電圧降下時に再リセットがかからない様にする。
【００１１】
なお、請求項ではICカードを対象としているが、ICカードに限らずＲＦＩＤであっても本発明は同様に適用可能である。また、本発明の実施例でのICカードはマイクロプロセッサを搭載したものを主体に記述してあるが、それを搭載することなくロジック素子で構成したICカードも本発明の対象内である。また、非接触式で、かつ、アンテナを有するICカードが主体に開示されているが、接触式であっても、また非接触式でアンテナを有さないものに対しても本発明を適用することは可能である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００１３】
（実施例1）
まず、ＲＦＩＤの一形態である非接触ＩＣカードの構成、回路動作について説明する。
【００１４】
図１は非接触ＩＣカードの一般的構成を示すものであり、カード基材の表面層をはずした状態の部品実装平面図である。ＩＣチップ２はアンテナコイル３と接続され、ＩＣカード１に実装される。
【００１５】
図２は非接触ＩＣカードの回路ブロックの一般的構成を示す図である。ここに示された構成を本発明に適用することも可能である。但し、パワーオンリセット回路７の内部構成は、本発明による場合と従来の手法による場合とでは異なるものとなる。
【００１６】
図２において、ＩＣカード１内に装着されたアンテナコイル３を通じて外部機器から電力を得て、該外部機器と情報の授受を行う非接触結合での動作を述べる。
【００１７】
外部機器から該アンテナコイル３が受信した、所定の周波数の交流波は電力としてＩＣチップ２内の整流平滑回路４により直流に変換され、過電圧保護のためのリミッタ回路５で上限規制される直流電圧で各回路に供給される。一方、該アンテナコイル３が受信した交流波は該直流電圧がパワーオンリセット回路７として設定された電圧以上にあることを検知している状態で通信制御部６内の各回路はリセットが解除され、能動状態となる。該アンテナコイル３が受信した該交流波はデータ復調およびクロック生成回路６１によりクロック信号として生成され、情報処理回路８に供給される。また、該クロック信号を使って情報処理回路用リセット回路６４から所定のタイミングで該情報処理回路８を能動状態とするリセット信号が該情報処理回路８に供給される。該外部機器からの情報は該交流波を位相変調することにより該ＩＣカードへ１伝達され、該データ復調およびクロック生成回路６１により位相変調された該交流波を復調することで情報として該情報処理回路８に供給される。該ＩＣカード１から該外部機器への情報伝達の手段としてのキャリア信号は該クロック信号を所定の周波数に分周するキャリア発生回路６２で生成される。該キャリア信号はデータ変調回路６３により該情報処理回路８からのデータ信号で位相変調される。該データ変調回路６３の出力でスイッチングされるＦＥＴ９、ＦＥＴ１０によって該アンテナコイル３端と回路グランド間に抵抗１１、１２が断続されることによって該ＩＣチップ２としてのインピーダンス変化を生じさせる。すなわち、該データ信号で位相変調される該キャリア信号により該ＩＣカード１としてのインピーダンスに動的変動を生じさせることとなる。該外部機器は該ＩＣカード１の該キャリア信号によるインピーダンス変化を検出し、その位相変調を復調することで該ＩＣカードからの情報信号として認識する。
【００１８】
次に、図３、図４および図５を用いて参考例のデータ変調回路６４および周辺回路の動作を説明する。
【００１９】
図３は参考例としてのデータ変調回路６４の詳細回路およびインピーダンス制御回路である。この例ではヒステリシスを持つパワーオンリセット回路を使用せざるを得ない。
【００２０】
直流電源電圧が所定のリセット解除電圧に達することによりフリップフロップ６４ａのＲ（リセット入力）端子に結合されたパワーオンリセット回路７からのパワーオンリセット信号がローレベルとなり該フリップフロップ６４ａは能動状態となる。
【００２１】
キャリア発生回路６２も能動状態となり、キャリア信号を発生する。該キャリア信号は該フリップフロップ６４ａのＣＬＫ（クロック入力）端子とエクスクルーシブオア６４ｂの一方の入力端子に結合される。該エクスクルーシブオア６４ｂの他の入力端子は該フリップフロップ６４ａのＱ（出力）端子と結合され、該エクスクルーシブオア６４ｂの出力端子はスイッチ素子としてのＦＥＴ９およびＦＥＴ１０のゲート端子に結合される。該フリップフロップ６４ａは該ＣＬＫ端子入力がロウレベルからハイレベルに変化する時点のＤ（データ入力）端子に結合された情報処理回路８からのデータ信号のレベル状態を該Ｑ端子に出力する作用を行うため、該データ信号が変化するまで該Ｑ端子はロウレベルを保ち該エクスクルーシブオア６４ｂの出力端子には該キャリア信号がそのまま伝送される。該データ信号がハイレベルとなっている状態に応じて該Ｑ端子がハイレベルの間、該エクスクルーシブオア６４ｂの出力端子には該キャリア信号が反転して出力される。結果的に該データ信号のレベルに応じてキャリア信号に同期して位相反転が行われるようデータ変調回路６４は作用する。
【００２２】
該ＦＥＴ９およびＦＥＴ１０はゲート入力のレベルに応じてハイレベル時にオン、ローレベル時にオフのスイッチ動作を行うよう作用し、オン時にコイル３端に結合された抵抗１１及び抵抗１２を回路グランドと接続し、ＩＣ２としてのインピーダンスを低くする作用を行う。
【００２３】
これまでの説明の各部の動作を外部機器からの高周波交流電力供給開始後、直流電源電圧としてパワーオンリセット解除電圧を越える直近の高周波交流電力供給で推移した場合のタイムチャートを図４で示す。
【００２４】
本タイムチャートで明らかなように、従来はリセット解除後に通信手段としての負荷をコイル端に続断する構成となっており、パワーオンリセット回路としてはパワーオン時にリセットを解除する電圧レベルとリセット解除後の動作を保証するためのリセット電圧レベルとの切り替え機能を持つ、いわゆるヒステリシスを持たせることが必須条件となっている。
【００２５】
図５で図４における直流電源立ち上がり時のふるまいについて詳細に説明する。
【００２６】
図５において、パワーオンリセット回路によるリセット解除電圧の設定はロジック動作保証電圧（回路動作開始後の回路リセット電圧）に通信用負荷抵抗による降下電圧分を加算した値以上に設定せざるを得ない。該降下電圧としては、該通信用負荷抵抗の製作プロセスによる誤差や温度による変動を包含し得る値に設定される。すなわち、事実上動作可能なのにかかわらず必須条件としてのパワーオンリセット回路によりＩＣとしての動作範囲を狭めることとなる。
【００２７】
次に、図６、図７および図８を用いて本発明の実施例に係るデータ変調回路６４および周辺回路の動作を説明する。
【００２８】
図６は本発明の実施例に係るデータ変調回路６４の詳細回路およびインピーダンス制御回路を示す図である。
【００２９】
この回路構成により、パワーオンリセット回路は解除電圧と回路動作開始後のリセット電圧を等しくすることができる。すなわち、単純な回路形態となる。
【００３０】
直流電源電圧が所定のリセット解除電圧に達することによりフリップフロップ６４ａのＲ（リセット入力）端子に結合されたパワーオンリセット回路７からのパワーオンリセット信号がローレベルとなり該フリップフロップ６４ａは能動状態となる。
【００３１】
キャリア発生回路６２も能動状態となり、キャリア信号を発生する。該キャリア信号は該フリップフロップ６４ａのＣＬＫ（クロック入力）端子とエクスクルーシブオア６４ｂの一方の入力端子に結合される。該エクスクルーシブオア６４ｂの他の入力端子は該フリップフロップ６４ａのＱ（出力）端子からインバータ６４ｃを介して結合され、該エクスクルーシブオア６４ｂの出力端子はスイッチ素子としてのＦＥＴ９およびＦＥＴ１０のゲート端子に結合される。該フリップフロップ６４ａは該ＣＬＫ端子入力がロウレベルからハイレベルに変化する時点のＤ（データ入力）端子に結合された情報処理回路８からのデータ信号のレベル状態を該Ｑ端子に出力する作用を行うため、該データ信号が変化するまで該インバータ６４ｃ出力端子はハイレベルを保ち該エクスクルーシブオア６４ｂの出力端子には該キャリア信号が反転され伝送される。該データ信号がハイレベルとなっている状態に応じて該インバータ６４ｃ出力端子がロウレベルの間、該エクスクルーシブオア６４ｂの出力端子には該キャリア信号がそのまま出力される。結果的に該データ信号のレベルに応じてキャリア信号に同期して位相反転が行われるようデータ変調回路６４は作用する。
【００３２】
該ＦＥＴ９およびＦＥＴ１０はゲート入力のレベルに応じてハイレベル時にオン、ローレベル時にオフのスイッチ動作を行うよう作用し、オン時にコイル３端に結合された抵抗１１及び抵抗１２を回路グランドと接続し、ＩＣ２としてのインピーダンスを低くする作用を行う。
【００３３】
これまでの説明の各部の動作を図７のタイムチャートで示す。
【００３４】
本タイムチャートで明らかなように、本発明はリセット時に通信手段としての負荷をコイル端に接続する構成となっており、パワーオンリセット回路としてヒステリシスを持たせる必要がない。
【００３５】
図８は、図７に示したタイミングチャートにおける直流電源立ち上がり時のふるまいについて詳細に説明するための図である。
【００３６】
図８において、パワーオンリセット回路によるリセット解除電圧とロジック動作保証電圧（回路動作開始後の回路リセット電圧）とは実質的に同一のものであり、通信用負荷抵抗のプロセスによる誤差や温度による誤差や設計変更、また、アンテナコイルの設計変更や外部機器を含む伝送系インピーダンス変化の影響を実質的に受けない。すなわちＩＣとしての動作可能電圧範囲を最大限に確保することができる。
【００３７】
（実施例2）
図９は他の実施例に係るＩＣ内の一部の回路構成を示す図である。
【００３８】
図９において、ＦＥＴ９、１０および抵抗１１、１２は前述（図３および図７に関する動作説明で説明済み）の動作を行う。スイッチ動作を行わせる信号源としてのＩＣ２内通信制御部６内データ変調回路６４の出力と該ＦＥＴ９、１０のゲート入力の間にオア回路６４ｄを設け、該オア回路６４ｄの他の入力としてパワーオンリセット回路７からのパワーオンリセット信号を接続する。該データ変調回路出力レベルの如何にかかわらず該パワーオンリセット信号がハイレベル時には該オア回路６４ｄの出力がハイレベルとなるよう形成することでリセット時に該抵抗１１、１２端が回路グランドと接続されＩＣ２としてのインピーダンスを低くする作用を行う。すなわち、パワーオンリセット回路にヒステリシス特性を持たせる必要がなく、リセットレベルを回路動作保証電圧に設定することでＩＣとしての動作可能電圧範囲を最大限確保することができる。
【００３９】
【発明の効果】
本発明の実施例によれば、ＩＣに複雑なリセット回路を必要としない。また、リセット電圧レベル設定の必要条件はロジック動作保証最低電圧のみであり、外部機器を含む伝送系のインピーダンス変動などの影響を受けない。よって、従来よりも汎用性のあるＲＦＩＤを安価に提供できる。
【図面の簡単な説明】
【図１】ＩＣカードの実装状態を例示した図。
【図２】ＩＣカードの回路ブロックを例示した図。
【図３】参考例としてのＩＣ内の変調回路部分の回路を示す図。
【図４】図３の回路構成の各部の動作タイミングチャート。
【図５】図４で示すタイミングチャートの内、直流電源電圧の変動の様子を詳細説明するための図。
【図６】本発明の他の実施例に係るＩＣ内の変調回路部分の回路を示す図。
【図７】図６で示すタイミングチャートの内、直流電源電圧の変動の様子を詳細説明するための図。
【図８】図７で示すタイミングチャートの内、直流電源電圧の変動の様子を詳細説明するための図。
【図９】本発明の他の実施例に係るＩＣ内の変調回路部分の回路を示す図。
【符号の説明】
１：ＩＣカード  ２：ＩＣ   ３：アンテナコイル  ４：整流平滑回路
５：リミッタ回路  ６：通信制御部  ６１：データ復調およびクロック生成回路
６２：キャリア発生回路  ６３：情報処理回路用リセット回路  ６４：データ変調回路  ６４ａ：Ｄタイプフリップフロップ回路  ６４ｂ：エクシクルーシブオア回路  ６４ｃ：インバータ回路  ６４ｄ：オア回路  ７：パワーオンリセット回路  ８：情報処理回路  ９：ＦＥＴ  １０：ＦＥＴ  １１：抵抗  １２：抵抗。
【図１】
0003885922.tif 000002
【図２】
0003885922.tif 000003
【図３】
0003885922.tif 000004
【図４】
0003885922.tif 000005
【図５】
0003885922.tif 000006
【図６】
0003885922.tif 000007
【図７】
0003885922.tif 000008
【図８】
0003885922.tif 000009
【図９】
0003885922.tif 000010