(57)【特許請求の範囲】
【請求項１】
磁気トンネル接合（ＭＴＪ）メモリデバイスにおけるメモリセルの論理状態を判定するための方法であって、
前記メモリセルに第１のバイアス電圧を印加するステップと、
前記第１のバイアス電圧で前記メモリセルに流れる電流を測定するステップと、
前記第１のバイアス電圧とは異なる第２のバイアス電圧を前記メモリセルに印加するステップと、
前記第２のバイアス電圧で前記メモリセルに流れる電流を測定するステップと、
前記第１のバイアス電圧で前記メモリセルに流れる電流と前記第２のバイアス電圧で前記メモリセルに流れる電流の比を求めるステップと、及び
前記求められた比と所定の値を比較するステップとからなる、方法。
【請求項２】
前記ＭＴＪデバイスが、磁気ランダムアクセスメモリ（ＭＲＡＭ）である、請求項１に記載の方法。
【請求項３】
磁気トンネル接合（ＭＴＪ）メモリデバイスにおけるメモリセルの論理状態を判定するためのシステムであって、
前記メモリセルに少なくとも２つの異なるバイアス電圧を供給するように構成されたバイアス回路と、
前記少なくとも２つの異なるバイアス電圧のそれぞれで前記メモリセルに流れる電流を測定するように構成されたセンシング回路と、及び
前記少なくとも２つの異なるバイアス電圧の第１の電圧で前記メモリセルに流れる電流と、前記少なくとも２つの異なるバイアス電圧の第２の電圧で前記メモリセルに流れる電流との比を求めて、その比と所定の値を比較するように構成された処理要素とからなる、システム。
【請求項４】
既知の状態を有する基準ＭＴＪメモリセルをさらに含む、請求項３に記載のシステム。
【請求項５】
前記ＭＴＪデバイスが、磁気ランダムアクセスメモリ（ＭＲＡＭ）である、請求項３に記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、磁気トンネル接合（ＭＴＪ）メモリデバイスに関し、とりわけ、ＭＴＪメモリデバイスにおけるメモリセルの論理状態を判定するためのシステム及び方法に関する。
【０００２】
【従来の技術】
典型的な磁気トンネル接合（ＭＴＪ）メモリデバイスには、メモリセルのアレイが含まれる。各セルは、一般に、誘電体層によって分離された、２つの磁気薄膜層から構成される。薄膜層の一方の磁化は、変更可能であり、他方の薄膜層の磁化は、特定の方向に固定または「ピン留め（pinned）」される。磁化の変更が可能な磁気薄膜層は、一般に、「データ記憶層」と呼ばれ、ピン留めされた磁気薄膜層は、「基準層」と呼ばれる。
【０００３】
導電性トレースは、一般に、メモリセルのアレイを横切るように経路指定される。これらの導電性トレースは、一般に、行及び列をなすように構成される。メモリセルの行に沿って延びる導電性トレースは、一般に、「ワード線」と呼ばれ、メモリセルの列に沿って延びる導電性トレースは、一般に、「ビット線」と呼ばれる。ワード線とビット線は、一般に、互いに対して垂直に配向される。ワード線とビット線の各交差点に配置された各メモリセルは、情報のビットを磁化の向きとして格納する。
【０００４】
概して、データ記憶層における磁化の向きは、一般に、その「磁化容易軸」と呼ばれる、データ記憶層の軸に沿って整列する。一般に、外部磁界を加えることにより、所望の論理状態に従って、その磁化容易軸に沿ったデータ記憶層における磁化の向きが、基準層の磁化の向きに対して平行または反平行の向きに反転する。
【０００５】
各メモリセルの磁化の向きは、任意の時点において、２つの安定した向きの一方になる。これら２つの安定した向き、すなわち、平行と反平行は、それぞれ、論理値の「１」及び「０」を表している。選択されたメモリセルの磁化の向きは、選択されたメモリセルの位置で交差するワード線及びビット線に電流を供給することによって変更され得る。電流によって生じる磁界は、組み合わせられると、選択されたメモリセルの磁化の向きを平行から反平行に、またはその逆にスイッチすることができる。
【０００６】
選択された磁気メモリセルは、通常、選択された磁気メモリセルで交差する特定のワード線とビット線に電流を加えることによって書き込まれる。一般に、特定のビット線に電流を加えることにより、選択された磁気メモリセルの磁化容易軸に沿ってほぼ一直線になる磁界が発生する。磁化容易軸に一直線になる磁界は、一般に、「長手方向書き込み磁界」と呼ばれる。特定のワード線に電流を加えることにより、一般に、選択された磁気メモリセルの磁化容易軸に対してほぼ垂直な磁界が発生する。
【０００７】
一般に選択された１つの磁気メモリセルだけが、長手方向と垂直方向の両方の書き込み磁界を同時に受ける。選択されたメモリセルと同じワード線に結合された非選択のメモリセルは、一般に、垂直方向の書き込み磁界だけしか受けない。選択されたメモリセルと同じビット線に結合された非選択のメモリセルは、一般に、長手方向の書き込み磁界だけしか受けない。
【０００８】
ワード線とビット線は、組み合わせられると、選択されたメモリセルの磁化の向きをスイッチする（すなわち、メモリセルに書き込む）働きをするので、一般に、ワード線とビット線は、総称して「書き込み線」と呼ばれる。書き込み線は、メモリセルに格納された論理値を読み取るためにも使用され得る。
【０００９】
図１は、典型的なＭＴＪメモリデバイスである簡略化された磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイを例示した平面図である。アレイ１００には、メモリセル１２０、ワード線１３０、及びビット線１３２が含まれる。ワード線１３０及びビット線１３２は、総称して「書き込み線」と呼ばれる。メモリセル１２０は、ワード線１３０とビット線１３２の各交差点に配置される。一般に、ワード線１３０及びビット線１３２は、互いに直交するように構成されており、メモリセル１２０は、ビット線１３２とワード線１３０との間に配置される。
【００１０】
図２Ａ、図２Ｂ、及び図２Ｃには、全体として、図１のＭＲＡＭアレイの単一メモリセル１２０におけるデータビットの格納が例示されている。図２Ａに例示されたように、メモリセル１２０には、誘電体領域１２６によって分離された、活性磁気データ薄膜１２２とピン留め磁気薄膜１２４が含まれる。活性磁気データ薄膜１２２の磁化の向きは、固定されておらず、矢印Ｍ１によって示すように、２つの安定した向きをとることができる。対照的に、ピン留め磁気薄膜１２４は、矢印Ｍ２によって示すように、磁化の向きが固定されている。活性磁気データ薄膜１２２は、メモリセル１２０に対する書込み操作中に書き込み線（すなわち、図１のワード線１３０及びビット線１３２）に加えられる電流に応答して、その磁化の向きを回転させる。メモリセル１２０に格納されたデータビットの第１の論理状態は、図２Ｂに例示のように、Ｍ１及びＭ２が互いに平行である場合に示される。Ｍ１及びＭ２が平行である場合、メモリセル１２０に論理「１」状態が格納される。逆に、Ｍ１及びＭ２が、図２Ｃに例示のように、互いに反平行である場合には、第２の論理状態が示される。Ｍ１及びＭ２が反平行である場合、メモリセル１２０に論理「０」状態が格納される。図２Ｂ及び図２Ｃの場合、誘電体領域１２６が省略されている。図２Ａ、図２Ｂ、及び図２Ｃは、全体として、ピン留め磁気薄膜１２４の上方に配置された活性磁気データ薄膜１２２を例示しているが、代案としてピン留め磁気薄膜１２４を活性磁気データ薄膜１２２の上方に配置することも可能である。
【００１１】
メモリセル１２０の抵抗は、Ｍ１及びＭ２の向きによって異なる。Ｍ１及びＭ２が反平行（すなわち、論理「０」状態）である場合、メモリセル１２０の抵抗は最大になる。一方、Ｍ１及びＭ２の向きが平行（すなわち、論理「１」状態）の場合、メモリセル１２０の抵抗は最小になる。従って、メモリセル１２０に格納されたデータビットの論理状態は、メモリセル１２０を流れる電流を測定することによって判定され得る。
【００１２】
図３は、アレイ１００のセルの１つを流れるセンス電流を測定するためのセンシング回路１５０を備えたＭＴＪアレイ１００の略図である。アレイ１００は、複数のワード線１３０と、複数のビット線１３２とから構成される。図１に関して既述のように、メモリセル１２０は、ワード線１３０とビット線１３２の各交差点に形成されている（単純化のため、最上部の行のメモリセルだけにしか番号が付いていないが、もちろん、メモリセルは、ワード線１３０とビット線１３２の各交差点に形成されている）。センス電流を測定することになる特定のセルが、メモリセル１２０ａとして示されている。ＭＴＪアレイ１００のビット線１３２のそれぞれに、バイアス電圧（Ｖａ）が印加される。同じバイアス電圧（Ｖａ）が、分りやすくするためワード線１３０ａと表示された、メモリセル１２０ａと交差するワード線を除いた、ＭＴＪアレイ１００のワード線１３０のそれぞれにも印加される。Ｎのワード線１３０とＮのビット線１３２を備えた対称アレイの場合、バイアス電圧Ｖａは、Ｎのビット線１３２の全てと、Ｎ−１のワード線１３０に印加されることになる。メモリセル１２０ａと交差するワード線１３０ａには、第２のバイアス電圧（Ｖｂ）が印加される。一般に、Ｖａ＞Ｖｂで、典型的な実施例の場合、Ｖｂは接地電位である。従って、メモリセル１２０ａを除いた、アレイ１００の各メモリセル１２０のバイアス電圧は、０（Ｖａ−Ｖａ）になる。メモリセル１２０ａのバイアス電圧は、（Ｖａ−Ｖｂ）であり、結果として、メモリセル１２０ａにセンス電流（Ｉｓｃ）が流れる。センシング回路１５０が、接続１５１及び１５２によって、メモリセル１２０ａに結合されている。センシング回路１５０は、バイアス電圧（Ｖａ−Ｖｂ）が印加される結果として、メモリセル１２０ａに流れるセンス電流（Ｉｓｃ）を測定する。印加されるバイアス電圧（Ｖａ−Ｖｂ）におけるメモリセル１２０ａの抵抗（Ｒ）は、印加されるバイアス電圧（Ｖａ−Ｖｂ）をセンス電流（Ｉｓｃ）で割ることによって計算される。
【００１３】
図３のメモリセル１２０ａのようなＭＴＪアレイにおけるセルの論理状態は、一般に、印加されるバイアス電圧におけるメモリセルの抵抗と、論理「１」状態及び論理「０」状態に対応する所定の抵抗値とを比較することによって判定されてきた。しかしながら、ＭＴＪメモリデバイスは、量子力学的トンネル効果の原理に基づいて動作するので、特定のメモリセルにおけるセンス電流の大きさ、従って、セルの抵抗は、誘電体層の厚さに極めて大きく左右される。ＭＴＪデバイスのアレイ内における誘電体の厚さの変動は、現在の薄膜プロセス技術によって完全に除去されることができないので、これらの変動によって、アレイ内の異なるメモリセル内で測定されるセンス電流の大きさに一見したところ不均衡な変動が生じる可能性がある。このことは、アレイ内における異なるメモリセルの論理状態の判定が曖昧になる可能性がある。この曖昧さが実際に意味するところは、メモリセルの抵抗とある所定のしきい値を比較することによって、メモリセルのどれか１つのデータ状態を判定する場合、ＭＴＪメモリデバイスアレイを動作させると、データ検索のプロセス中に、多数のエラーを生じる潜在的可能性があるということである。これが生じるのは、同じ論理状態が格納されているメモリセル間における抵抗差が、その論理状態が「１」から「０」にスイッチされる際の１つのメモリセルにおける抵抗差を容易に超える可能性があるためである。
【００１４】
この曖昧さを克服するための方法の１つは、破壊読出しとして知られるデータ検索プロセスを用いることである。破壊読出しには、一般に、（１）最初に、印加電圧に応答して、メモリセル内のセンス電流の大きさを測定するステップと、（２）ある既知の（あらかじめ決められた）状態（すなわち、「１」または「０」）をメモリセルに書き込むステップと、（３）次に、ステップ１において既に印加されているのと同じ印加電圧の第２の印加に応答して、メモリセルにおけるセンス電流の大きさを測定するステップと、（４）最初の測定と２度目の測定との間におけるセンス電流の大きさの差に基づいて、当該ビットの論理状態が本来は「１」であったか、「０」であったかを判定するステップとが必要とされる。さらに、ステップ４で判定されるメモリセルの本来の状態が、ステップ２においてセルに書き込まれる状態と異なる場合、さらなる書込み操作によって、メモリセルをその本来の状態に戻さなければならない。例えば、ステップ２において、メモリセルに「１」が書き込まれ、ステップ４において、そのメモリセルが本来「０」であったという判定が示されると、破壊読出しの完了後に、メモリセルへの書き込みによって、その本来の「０」状態に戻されなければならない。一方、ステップ２において、メモリセルに「１」が書き込まれ、ステップ４において、そのメモリセルが本来「１」であったという判定が示されると、再書き込み操作によって、メモリセルをその本来の状態に戻す必要がなくなる。
【００１５】
破壊読出しプロセスを利用して、メモリセルの状態を判定することができるが、このプロセスにはいくつかの重大な欠点がある。破壊読出しプロセスには、メモリセルに既知の値を書き込み、さらに、場合によっては、その本来の値に書き戻すことが必要になることもあるので、破壊読出しプロセスでは、読み取りアクセス時間が著しく増大する。さらに、追加の書込み操作によって、電力消費が増大し、メモリセルの平均寿命が短くなる可能性がある。
【００１６】
また、破壊読出しプロセスは、半選択スイッチングとして知られる望ましくない状態をもたらす傾向がある。半選択スイッチングは、Ｎ×Ｍのメモリセルを有するＭＴＪメモリアレイ内において（ここで、Ｎ及びＭは２以上である）、あるメモリセルを対象とした書込み操作によって、アレイ内の別のセルに望ましくない偶発的な状態変化が生じる場合に発生する可能性がある。ＭＴＪメモリアレイ内のメモリセルがその論理状態をスイッチするのは、長手方向書き込み磁界と垂直方向書き込み磁界の両方にさらされる場合に限られ、長手方向書き込み磁界または垂直方向書き込み磁界のいずれか一方だけにさらされるが、両方にさらされるわけではない場合には、その論理状態をスイッチしない。従って、長手方向及び垂直方向の書き込み磁界の大きさは、長手方向書き込み磁界と垂直方向書き込み磁界の両方にさらされる場合に限って、アレイ内のメモリセルがそれらの論理状態をスイッチするように、十分に大きいことが望ましい。同時に、長手方向及び垂直方向の書き込み磁界の大きさは、長手方向書き込み磁界または垂直方向書き込み磁界のいずれか一方だけにさらされるが、両方にさらされるというわけではない場合には、アレイ内のメモリセルがそれらの論理状態をスイッチしないように、十分に小さいことが望ましい。しかしながら、場合によっては、アレイ内のメモリセルが、長手方向書き込み磁界または垂直方向書き込み磁界のいずれか一方だけにさらされるが、両方にさらされるわけではないという場合であっても、その状態を変化させることがあり得る。長手方向または垂直方向の書き込み磁界だけしか受けない磁気メモリセルのこの望ましくないスイッチングは、一般に半選択スイッチングと呼ばれている。
【００１７】
半選択スイッチングは、もし生じたとすれば、ＭＴＪメモリアレイの動作時に壊滅的なエラーを引き起こす可能性がある。例えば、あるアレイ内の第１のメモリセルの論理状態を「０」から「１」にスイッチしようとすることにより、アレイ内の第２のメモリセルの論理状態も誤って「０」から「１」に変化させる偶発的で望ましくない影響が生じる可能性がある。半選択スイッチングの問題は、磁気プロセス工学の改良によって軽減される可能性があるが、完全に除去される見込みはない。従って、半選択スイッチングの可能性を最小限に抑えるために、書込み操作数を最小限に保つのが好ましい。しかしながら、破壊読出しプロセスには、読み取られる各メモリセル毎に少なくとも１回の余分な書込み操作が必要になり、メモリセルをその本来の状態に再書き込みしなければならない場合には、２回の余分な書込み操作が潜在的に必要になる。従って、破壊読出しプロセスは、半選択スイッチングが生じる可能性を増す。
【００１８】
【発明が解決しようとする課題】
従って、上述の欠陥及び欠点を克服する、磁気トンネル接合（ＭＴＪ）メモリデバイスにおけるメモリセルの論理状態を判定するためのシステム及び方法が必要とされている。
【００１９】
【課題を解決するための手段】
本発明は、少なくとも２つの異なるバイアス電圧に応答して、磁気トンネル接合（ＭＴＪ）メモリデバイスに流れる電流の比に基づいて、ＭＴＪメモリデバイスにおけるメモリセルの論理状態を判定するためのシステム及び方法である。このシステムには、ＭＴＪメモリデバイスのメモリセルに少なくとも２つの異なるバイアス電圧を印加するためのバイアス回路または電圧供給源と、各印加バイアス電圧でメモリセルを流れる電流を測定するためのセンシング回路または電流測定装置と、各印加バイアス電圧で測定された電流の比を計算して、各印加バイアス電圧で測定された電流の比と所定の値とを比較するように構成された処理要素とが含まれる。
【００２０】
本発明は、ＭＴＪメモリデバイスのメモリセルに第１のバイアス電圧を印加するステップと、第１のバイアス電圧でメモリセルに流れる電流を測定するステップと、メモリセルに第１のバイアス電圧とは異なる第２のバイアス電圧を印加するステップと、第２のバイアス電圧でメモリセルに流れる電流を測定するステップと、第１のバイアス電圧でメモリセルに流れる電流と第２のバイアス電圧でメモリセルに流れる電流との比を求めるステップと、求められた電流の比と所定の値とを比較するステップとを含む方法として特徴付けられることも可能である。
【００２１】
本発明の他の特徴及び利点については、以下の図面及び詳細な説明を検討することにより、当業者には明らかになるであろう。こうした特徴及び利点は、全て、特許請求の範囲において定義された本発明の範囲内に含まれるように意図されている。
【００２２】
特許請求の範囲で定義されるような本発明は、添付図面を参照することによって一層良く理解され得る。図面内の構成要素は、互いに対して一定の縮尺である必要はなく、代わりに本発明の原理を明確に例示することに重きを置いている。
【００２３】
【発明の実施の形態】
本発明に関する以下の詳細な説明では、本発明の一部を形成し、本発明を実施することが可能な特定の実施形態の例示として示された添付図面を参照する。もちろん、本発明の範囲を逸脱することなく、他の実施形態を利用することもでき、構造または論理の変更を行うことも可能である。従って、以下の詳細な説明は、制限を意味するものとみなすべきではなく、本発明の範囲は、特許請求の範囲によって定義される。例えば、本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイに適用されるものとして後述されるが、一般に、制限するわけではないが、ＭＲＡＭ、ＥＥＰＲＯＭ、フリップフロップ、シフトレジスタ等を含む記憶エレメントとしてＭＴＪメモリセルを用いる任意のデバイスに適用できる。
【００２４】
次に、同じ参照番号がいくつかの図面を通じて対応するコンポーネントを表している図面を参照すると、図４は、ピン留め層に対する磁気記憶層の平行（Ｒｐ）及び反平行（Ｒａｐ）の向きについて印加バイアス電圧の関数として測定された典型的なＭＴＪメモリセルの典型的な抵抗値をグラフで例示したものである。このデータは、強磁性体・絶縁体・強磁性体（ＦＭ−Ｉ−ＦＭ）ＭＴＪデバイスにとって一般的である。曲線４０２は、反平行状態にあるメモリセルの抵抗を印加バイアス電圧（Ｖｂｉａｓ）の関数として表している。曲線４０４は、平行状態にあるメモリセルの抵抗を印加バイアス電圧（Ｖｂｉａｓ）の関数として表している。図４の曲線４０２，４０４によって示されるように、反平行状態にあるメモリセルの抵抗（略して、反平行抵抗とも呼ぶ）が、各印加バイアス電圧毎に、平行状態にあるメモリセルの抵抗（略して、平行抵抗とも呼ぶ）より大きく、反平行状態における抵抗と平行状態における抵抗の差が、印加バイアス電圧の大きさによって決まる（すなわち、反平行状態と平行状態との抵抗差は、印加バイアス電圧が高くなるにつれて、減少する。）。
【００２５】
図４に例示のように、反平行状態（曲線４０２）における抵抗対印加バイアス曲線の勾配は、平行状態（曲線４０４）の場合に比べてかなり大きくなる。当業者には知られているように、これは、一般に、図５に関連して後述するように、ＭＴＪデバイスのトンネル磁気抵抗比（ＴＭＲ）を求めることによって定量化される、ＭＴＪデバイスの一貫した特性である。
【００２６】
図５は、印加バイアス電圧（Ｖｂｉａｓ）の関数として、図４の抵抗値のトンネル磁気抵抗比（ＴＭＲ）をグラフで例示したものである。ＴＭＲは、各バイアス点で、反平行抵抗と平行抵抗の差（Ｒａｐ−Ｒｐ）を平行抵抗（Ｒｐ）で割ることによって計算される。従って、ＴＭＲ＝（Ｒａｐ−Ｒｐ）／Ｒｐ。曲線５０２によって例示のように、ＭＴＪデバイスのＴＭＲは、電圧バイアスが増すにつれて減少する。一般に、こうしたデバイスは、ＴＭＲが〜２０−２５％の読み取りバイアス点で動作させられることになる。しかしながら、この値は、より低い印加バイアスでデバイスを動作させることによって、増すことが可能である。逆に、より高い印加バイアスでＭＴＪデバイスを動作させることが必要な場合には、この値が減少することになる。この後者の特徴は、一般に、ＭＴＪデバイスの欠点とみなされており、一般に、こうしたデバイスを動作させる上方バイアス点の大きさを制限してきた。この制限は、バイアス電圧が高くなると、反平行抵抗と平行抵抗の差が小さくなるので、従来の技術を用いて、こうした電圧でＭＴＪデバイスの状態を判定するのがきわめて困難になるという事実に起因する。
【００２７】
ＴＭＲ比が、印加バイアスの上昇につれて減少するという事実（図５に例示のように）は、一般に、ＭＴＪデバイスの不利な特性とみなされてきた。従って、印加バイアスに対するＴＭＲ比の感応性を低下させるために、多大の努力がなされてきた。しかしながら、理論的に明らかなように、こうした感応性は、ＦＭ−Ｉ−ＦＭ  ＭＴＪデバイスの基本特性であり、そのため、この感応性を排除する可能性は低いと思われる。以下に述べるように、本発明では、この特性を利用して、ＭＴＪメモリデバイスの状態を判定する。
【００２８】
図６は、特定の基準電圧における各状態毎に測定された抵抗値に合わせて正規化された図４の抵抗値をグラフで例示したものである。図６は、図４及び図５の作成に用いられたのと同じ生データから導き出されている。図６において、抵抗データは、各状態毎に、ＭＴＪデバイスが、その状態において、１Ｖの印加バイアスで有した抵抗値に合わせて正規化されている。図６の例に対して、１Ｖが選択されたが、データは、任意の適合する印加電圧における抵抗に合わせて正規化され得る。各メモリセルに関するデータを、特定の基準電圧におけるそのメモリセルの値に合わせて正規化することによって、アレイ内のメモリセル間におけるばらつきが最小限に抑えられる。換言すれば、アレイ内の異なるメモリセルの絶対抵抗値間には、かなりの程度のばらつきが存在する可能性があるが、正規化された値は、一般に、はるかに一貫したものになる。
【００２９】
図６を参照すると、曲線６０２は、各印加バイアス電圧に関する反平行状態のセルの抵抗と、１Ｖの印加バイアス電圧における反平行状態のセルの抵抗との比を表す。曲線６０４は、各印加バイアス電圧に関する平行状態のセルの抵抗と、１Ｖの印加バイアス電圧における平行状態のセルの抵抗との比を表す。図６に示すように、曲線６０２（反平行状態を表す）の勾配は、曲線６０４（平行状態を表す）の勾配より急である。
【００３０】
図３に関連して上述したように、単一抵抗測定値を利用して、ＭＴＪメモリアレイにおけるメモリセルの論理状態を判定するのではなく、本発明のシステム及び方法では、図７及び図８に関連して後述するように、メモリセルの論理状態をより正確に判定するために、少なくとも２つの測定値を利用して、印加電圧の関数としてメモリセルの抵抗の変化率を求める。
【００３１】
本発明のシステム及び方法は、ソフトウェア（例えば、ファームウェア）、ハードウェア、またはそれらの組み合わせによって実施され得る。制限されない例として、このシステムは、パーソナルコンピュータ（ＰＣ；ＩＢＭ互換性、アップル互換性、または別の）、ワークステーション、ミニコンピュータ、またはメインフレームコンピュータにおけるプロセッサのような、専用または汎用プロセッサによって実行される、実行可能プログラムとしてのソフトウェアを含むコンピュータシステムで実施され得る。本発明のシステム及び方法を実施することが可能な汎用コンピュータの一例が、図７に示されている。図７において、コンピュータシステムは、参照番号７００で表示されている。
【００３２】
一般に、図７に示すようなハードウェアアーキテクチャに関して、コンピュータシステム７００には、プロセッサ７１２、メモリ７１４、バイアス回路７３０、センシング回路７３２、及び１つまたは複数の入力及び／または出力（Ｉ／Ｏ）装置７１６（または周辺装置）が含まれており、それらの全てが、ローカルインターフェイス７１８を介して通信するように結合されている。ローカルインターフェイス７１８は、例えば、制限するわけではないが、当該技術において既知のように、１つまたは複数のバスまたは他の有線または無線接続とすることができる。ローカルインターフェイス７１８は、通信を可能にするために、コントローラ、バッファ（キャッシュ）、ドライバ、中継器、及び受信機のような、簡略化のために省略されている、追加の構成要素を備えることが可能である。さらに、ローカルインターフェイスには、前述のコンポーネント間における適正な通信を可能にするために、アドレス、制御、及び／またはデータの接続を含むことができる。
【００３３】
プロセッサ７１２は、とりわけ、メモリ７１４に格納されたソフトウェアを実行するためのハードウェア装置である。プロセッサ７１２は、任意の特注または市販のプロセッサ、中央処理装置（ＣＰＵ）、コンピュータシステム７００に関連したいくつかのプロセッサの中の補助プロセッサ、半導体ベースのマイクロプロセッサ（マイクロチップまたはチップセットの形態をなす）、マクロプロセッサ、またはソフトウェア命令を実行するためのほぼ任意の装置とすることができる。適切な市販のマイクロプロセッサの例は、下記の通りである。すなわち、ヒューレットパッカード社製のＰＡ−ＲＩＳＣシリーズのマイクロプロセッサ、インテル社製の８０ｘ８６またはペンティアム（Ｒ）シリーズのマイクロプロセッサ、ＩＢＭ社製のPowerPCマイクロプロセッサ、サンマイクロシステムズ社製のSparkマイクロプロセッサ、またはモトローラ社製の６８ｘｘｘシリーズのマイクロプロセッサである。
【００３４】
メモリ７１４には、揮発性メモリ素子（例えば、ランダムアクセスメモリ（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等のようなＲＡＭ）及び不揮発性メモリ素子（例えば、磁気ランダムアクセスメモリ（ＭＲＡＭ）、ＲＯＭ、ハードドライブ、テープ、ＣＤＲＯＭ等）の任意の１つ、またはそれらの組み合わせを含むことができる。留意すべきは、ＭＲＡＭは、不揮発性であるが、他のタイプのＲＡＭ（すなわち、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ等）は揮発性であるという点である。従って、用途によっては、揮発性ＲＡＭよりも不揮発性ＭＲＡＭを利用するほうが有利となる場合もある。これにより、ＭＲＡＭの論理状態を正確に判定することが可能なシステム及び方法の必要性が、さらに増すことになる。
【００３５】
また、メモリ７１４は、電子、磁気、光学、及び／または他のタイプの記憶媒体を組み込むことが可能である。メモリ７１４が、各種コンポーネントを互いに遠隔配置し、プロセッサ７１２によってアクセスすることが可能な分散形アーキテクチャを有することができるという点に留意されたい。図７の例では、メモリ７１４には、ＭＲＡＭとすることが可能なＭＴＪメモリデバイス７２４と、独立したＲＯＭ７２６とが含まれる。
【００３６】
メモリ７１４内のソフトウェアは、１つまたは複数の別個のプログラムを含むことができ、それらの各々は、論理機能を実施するための実行可能命令の順序つきリストを含む。図７の例において、メモリ７１４内のソフトウェアには、ＭＴＪ読み取り論理回路７１０及び適切なオペレーティングシステム（Ｏ／Ｓ）７２２が含まれる。適切な市販のオペレーティングシステム７２２の例に関する非網羅的リストは、次の通りである。すなわち、（ａ）マイクロソフト社から入手可能なWindows（Ｒ）オペレーティングシステム、（ｂ）ノベル社から入手可能なネットウェアオペレーティングシステム、（ｃ）アップルコンピュータ社から入手可能なマッキントッシュオペレーティングシステム、（ｄ）ヒューレットパッカード社、サンマイクロシステムズ社、及びＡＴ＆Ｔ Corporationのような多くのベンダーから購入できるUNIXオペレーティングシステム、（ｅ）インターネットで容易に入手可能なフリーウェアであるLINUXオペレーティングシステム、（ｆ）WindRiver System , Inc. から入手可能なランタイムVxworksオペレーティングシステム、または（ｇ）ハンドヘルドコンピュータまたはパーソナルデジタルアシスタント（ＰＤＡ）において実施されるような、装置ベースのオペレーティングシステム（例えば、Palm Computing , Inc. から入手可能なPalmOS、及びマイクロソフト社から入手可能なWindows CE（Ｒ））である。オペレーティングシステム７２２は、本質的に、ＭＴＪ読み取り論理回路７１０のような他のコンピュータプログラムの実行を制御し、スケジューリング、入力・出力制御、ファイル及びデータ管理、メモリ管理、並びに通信制御及び関連サービスを提供する。
【００３７】
ＭＴＪ読み取り論理回路７１０は、ソースプログラム、実行可能プログラム（目的コード）、スクリプト、または実施されるべき命令セットを構成する他の任意のエンティティとすることができる。ソースプログラムの場合、プログラムは、一般に、Ｏ／Ｓ７２２に関連して適正に動作するように、メモリ７１４内に含めることもできるし、または含めないようにすることも可能な、コンパイラ、アセンブラ、インタープリタ等を介して翻訳される。さらに、ＭＴＪ読み取り論理回路７１０は、（ａ）データ及びメソッドのクラスを備えるオブジェクト指向プログラミング言語、または（ｂ）例えば、制限するわけではないが、Ｃ、Ｃ＋＋、Pascal、Basic、Fortran、Cobol、Perl、Java、及びAdaといった、ルーチン、サブルーチン、及び／またはファンクションを備える手順プログラミング言語として書かれることができる。
【００３８】
Ｉ／Ｏ装置７１６は、例えば、制限するわけではないが、キーボード、マウス、スキャナ、マイクロフォン等の入力装置を含むことができる。さらに、Ｉ／Ｏ装置７１６は、例えば、制限するわけではないが、プリンタ、ディスプレイ等のような出力装置を含むこともできる。最後に、Ｉ／Ｏ装置７１６は、例えば、制限するわけではないが、変調器／復調器（別の装置、システム、またはネットワークにアクセスするためのモデム）、無線周波数（ＲＦ）または他のトランシーバ、電話インターフェイス、ブリッジ、ルータ等のような、入力と出力の両方を伝達する装置をさらに含むこともできる。
【００３９】
コンピュータシステム７００がＰＣ、ワークステーション等である場合、メモリ７１４のソフトウェアは、基本入出力システム（ＢＩＯＳ）（簡略化のため省略されている）をさらに含むこともできる。ＢＩＯＳは、起動時に、ハードウェアを初期化及びテストし、Ｏ／Ｓ７２２を起動し、ハードウェア装置間におけるデータの転送を支援する必須のソフトウェアルーチンセットである。ＢＩＯＳは、ＲＯＭに格納されているので、コンピュータシステム７００が起動すると、実行され得る。
【００４０】
コンピュータシステム７００が動作中、プロセッサ７１２は、メモリ７１４内に格納されたソフトウェアを実行し、メモリ７１４との間でデータを伝達し、通常、ソフトウェアに従ってコンピュータシステム７００の動作を制御するように構成されている。ＭＴＪ読み取り論理回路７１０及びＯ／Ｓ７２２は、全体的または部分的に、ただし、後者が一般的であるが、プロセッサ７１２によって読み取られて、おそらくは、プロセッサ７１２内にバッファリングされ、その後、実行される。
【００４１】
ＭＴＪ読み取り論理回路７１０が、図７に示すようにソフトウェアで実施される場合、任意のコンピュータ関連システムまたはメソッドによる利用、またはそれらに関連した利用に備えて、ＭＴＪ読み取り論理回路７１０が任意のコンピュータ読み取り可能媒体に格納され得るという点に留意すべきである。本明細書に関して、コンピュータ読み取り可能媒体は、コンピュータ関連システムまたはメソッドによる利用、またはそれらに関連した利用に備えて、コンピュータプログラムを収容または格納できる電子、磁気、光学、または他の物理的装置または手段である。ＭＴＪ読み取り論理回路７１０は、命令実行システム、装置、またはデバイスから命令を取り出して、実行することが可能なコンピュータベースのシステム、プロセッサを含むシステム、または他のシステムのような、命令実行システム、装置、またはデバイスによって、またはそれらに関連して利用される、任意のコンピュータ読み取り可能媒体において具現化され得る。本明細書に関して、「コンピュータ読み取り可能媒体」は、命令実行システム、装置、またはデバイスによって、またはそれらに関連して利用されるプログラムを格納し、伝達し、伝搬し、または転送することが可能な任意の手段とすることができる。コンピュータ読み取り可能媒体は、例えば、制限するわけではないが、電子、磁気、光学、電磁気、赤外線、または半導体システム、装置、デバイス、または伝搬媒体とすることができる。コンピュータ読み取り可能媒体のより具体的な例（非網羅的リスト）には、次のようなものが含まれる。すなわち、１つまたは複数のワイヤを備えた電気接続（電子）、携帯式コンピュータディスケット（磁気）、ランダムアクセスメモリ（ＲＡＭ）（電子）、読み取り専用メモリ（ＲＯＭ）（電子）、消去可能読み取り専用メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュメモリ）（電子）、光ファイバ（光学）、及び携帯式コンパクトディスク読み取り専用メモリ（ＣＤＲＯＭ）（光学）である。プログラムは、例えば、用紙または他の媒体の光学式走査によって電子的に捕捉され、次に、必要に応じて、適切な態様で、コンパイル、解釈、または別の処理を施し、さらに、コンピュータメモリに格納され得るので、コンピュータ読み取り可能媒体は、プログラムを印刷する用紙または他の適切な媒体とすることさえ可能であるという点に留意されたい。
【００４２】
システムがハードウェアで実施される代替の実施形態の場合、バイアス回路７３０、センシング回路７３２、及びＭＴＪ読み取り論理回路７１０のそれぞれは、当該技術においてそれぞれ良く知られている下記の技術の任意の１つ、またはそれらの組み合わせでもって実施され得る。すなわち、データ信号に対する論理機能を実施するための論理ゲートを備えたディスクリートの論理回路、適切な組み合わせ論理ゲートを備えた特定用途向け集積回路（ＡＳＩＣ）、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等である。バイアス回路７３０は、独立型電圧源とし、センシング回路７３２は電流計とすることさえ可能である。
【００４３】
図７に例示された典型的なシステムは、図３に関連して上述したのと同じように機能し、ＭＴＪメモリデバイス７２４における個々のメモリセルにバイアス電圧を印加して、メモリセルに流れる電流を測定できるようにする。図７の典型的な実施形態の１つでは、バイアス回路７３０が、ＭＴＪメモリデバイス７２４（この例ではＭＲＡＭアレイ１００である）のビット線１３２のそれぞれに第１のバイアス電圧Ｖａを印加する。バイアス回路７３０は、さらに、アクセスされているメモリセルと交差するワード線１３０ａを除いた、ＭＴＪメモリデバイス７２４のワード線１３０のそれぞれにも同じバイアス電圧Ｖａを印加する（例えば、Ｎのワード線１３０とＮのビット線１３２を備える対称アレイの場合、バイアス電圧Ｖａは、Ｎのビット線全てと、Ｎ−１のワード線に印加されることになる）。バイアス回路７３０は、アクセスされているメモリセルと交差するワード線１３０ａに第２のバイアス電圧Ｖｂを印加する。
【００４４】
図７の別の典型的な実施形態において、バイアス回路７３０は、Ｎのワード線１３０全てと、Ｎ−１のビット線１３２に第１のバイアス電圧を印加し、アクセスされているメモリセルと交差するビット線１３２に第２のバイアス電圧を印加するために使用され得る。
【００４５】
これらの実施形態のいずれにおいても、一般に、Ｖａ＞Ｖｂであり、典型的な実施例の場合、Ｖｂは接地電位であるが、他の適切な電圧を利用することもできる。従って、アクセスされているメモリセルを除いた、アレイ１００内の各メモリセルのバイアス電圧は、０（Ｖａ−Ｖａ）である。アクセスされているメモリセルのバイアス電圧は、（Ｖａ−Ｖｂ）であり、この結果、アクセスされているメモリセルにセンス電流（Ｉｓｃ）が流れることになる。センシング回路７３２は、印加されたバイアス電圧（Ｖａ−Ｖｂ）の結果として、アクセスされているメモリセルに流れるセンス電流（Ｉｓｃ）をモニタするために利用される。
【００４６】
図８は、ＭＴＪメモリデバイス７２４におけるメモリセルの状態を判定するために、図７のＭＴＪ読み取り論理回路７１０によって実施される論理のフローチャートである。ステップ８０１では、図７に関連して上述したように、バイアス回路７３０によって、第１のバイアス電圧（Ｖａ１−Ｖｂ１＝Ｖ１）がメモリセルに印加される（例えば、Ｖａ１は、アクセスされているメモリセルと交差するビット線１３２に印加され、Ｖｂ１は、アクセスされているメモリセルと交差するワード線１３０ａに印加される）。ステップ８０２では、第１のバイアス電圧（Ｖ１）の結果としてメモリセルに流れる電流（Ｉ１）が、センシング回路７３２によって測定される。ステップ８０３では、図７に関連して上述したように、バイアス回路７３０によって、第２のバイアス電圧（Ｖａ２−Ｖｂ２＝Ｖ２）がメモリセルに印加される（例えば、Ｖａ２は、アクセスされているメモリセルと交差するビット線１３２に印加され、Ｖｂ２は、アクセスされているメモリセルと交差するワード線１３０ａに印加される）。一般に、Ｖ２は、約Ｖ１／３である。しかしながら、これは、クリティカルな制限ではなく、Ｖ２がＶ１と異なる限りにおいて、Ｖ２に関して他の値を用いることもできる。ステップ８０４では、第２のバイアス電圧（Ｖ２）の結果としてメモリセルに流れる電流（Ｉ２）は、センシング回路７３２によって測定される。ステップ８０５では、第１のバイアス電圧（Ｖ１）の結果としてデバイスに流れる電流（Ｉ１）と、第２のバイアス電圧（Ｖ２）の結果としてデバイスに流れる電流（Ｉ２）との比は、方程式Ｉ１／Ｉ２によって求められる。最後に、ステップ８０６では、ステップ８０５において計算された比が、ＲＯＭ７２６（図７の）に格納された所定のしきい値（Ｔ）と比較される。比（Ｉ１／Ｉ２）がしきい値（Ｔ）より高い場合、メモリセルは、反平行状態（すなわち、論理「０」）であると判定される。比がしきい値（Ｔ）未満の場合、メモリセルは、平行状態（すなわち、論理「１」）であると判定される。
【００４７】
絶対抵抗測定ではなく、２つのバイアス点間における抵抗曲線の勾配に依存することによって、この測定技術は、バイアス電圧の上昇に対する感応性が他の技術よりも低くなる。従って、本技術は、バイアス電圧が上昇すると、ＴＭＲが大幅に低下し、結果として、Ｓ／Ｎ比が低下することによって制限を受ける、他の技術よりも高いバイアス電圧において、十分なＳ／Ｎ比で動作させることができる。
【００４８】
また、上述した測定技術は、破壊読出しを必要としない。従って、この技術は、ＭＴＪデバイスの状態を判定するための他のシステム及び方法に比べて、速く動作することができるが、電力消費が少なく、半選択エラーの発生も少ない。さらに、本発明は、アレイ内の個々のメモリセル間に大きい抵抗のばらつきを生じさせる可能性のある、ＭＲＡＭアレイの生産中に生じる自然変動に適合する。図６に例示したように、本発明は正規化特性を利用するので、セル間のばらつきが最小限に抑えられる。これにより、非破壊しきい値ベースの技術が利用可能になる。さらに、必ず平行構成のままにしておかれるものもあれば、必ず反平行構成のままにしておかれるものもある、アレイ内の１組の基準セルに基づいて動的しきい値（Ｔ）を計算することによって、所定のしきい値（Ｔ）が独立した不揮発性メモリ（例えば、図７のＲＯＭ７２６）に格納される必要性をなくすことができる。しきい値（Ｔ）は、基準セルに図８のステップ８０１〜８０５を実施し、次に、選択されたセルに対して、ステップ８０１〜８０６を実施する際に、ステップ８０５において、基準セルに関して計算された比をしきい値として利用することによって、動的に導き出されることができる。これは、動作条件が、同時に製作される任意の基準セル及びデータセルに影響を及ぼす他の関係のないプロセス変量と同様に、自動的に補償されるという利点を有する。
【００４９】
当業者には明らかなように、上述した本発明の好適な実施形態に対して、本発明の原理からほとんど逸脱することなく、多くの修正及び変更を行うことが可能である。例えば、本明細書において説明された典型的な実施形態は、抵抗対バイアス曲線の二点導関数（two point derivative）を対象としたものであるが（これらの曲線は、どちらの状態においても、この導関数が、定バイアスにおいて状態間で測定される抵抗差とほぼ同じだけ状態間を区別する要素となり得ることを示している）、代替の実施形態は、当該メモリセルの論理状態を判定するために、図６において例示された情報を抽出するための単純なセンシング回路の代わりに、真の導関数回路を利用することができる。ＭＴＪデバイスの状態を検出する手段として、印加バイアスに対する抵抗の勾配を用いるという基本概念を利用するために、本発明の他の修正形態及び変更形態を実施することもできる。こうした修正及び変更の全ては、特許請求の範囲に定義された本発明の範囲内に含まれることが意図されている。
【００５０】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．磁気トンネル接合（ＭＴＪ）メモリデバイスにおけるメモリセルの論理状態を判定するための方法であって、
前記メモリセルに第１のバイアス電圧を印加するステップと、
前記第１のバイアス電圧で前記メモリセルに流れる電流を測定するステップと、
前記第１のバイアス電圧とは異なる第２のバイアス電圧を前記メモリセルに印加するステップと、
前記第２のバイアス電圧で前記メモリセルに流れる電流を測定するステップと、
前記第１のバイアス電圧で前記メモリセルに流れる電流と前記第２のバイアス電圧で前記メモリセルに流れる電流の比を求めるステップと、及び
前記求められた比と所定の値を比較するステップとからなる、方法。
２．前記第２のバイアス電圧が、前記第１のバイアス電圧未満である、上記１に記載の方法。
３．前記第２のバイアス電圧が、前記第１のバイアス電圧より大きい、上記１に記載の方法。
４．前記第２のバイアス電圧が、前記第１のバイアス電圧の約１／３である、上記１に記載の方法。
５．前記所定の値が、
状態が分っている基準ＭＴＪメモリセルに第１のバイアス電圧を印加するステップと、
前記第１のバイアス電圧で前記基準セルに流れる電流を測定するステップと、
前記第１のバイアス電圧とは異なる第２のバイアス電圧を前記基準セルに印加するステップと、
前記第２のバイアス電圧で前記基準セルに流れる電流を測定するステップと、及び
前記第１のバイアス電圧で前記基準セルに流れる電流と前記第２のバイアス電圧で前記基準セルに流れる電流との比を求めるステップとによって求められる、
上記１に記載の方法。
６．前記ＭＴＪデバイスが、磁気ランダムアクセスメモリ（ＭＲＡＭ）である、上記１に記載の方法。
７．磁気トンネル接合（ＭＴＪ）メモリデバイスにおけるメモリセルの論理状態を判定するためのシステムであって、
前記メモリセルに少なくとも２つの異なるバイアス電圧を供給するように構成されたバイアス回路と、
前記少なくとも２つの異なるバイアス電圧のそれぞれで前記メモリセルに流れる電流を測定するように構成されたセンシング回路と、及び
前記少なくとも２つの異なるバイアス電圧の第１の電圧で前記メモリセルに流れる電流と、前記少なくとも２つの異なるバイアス電圧の第２の電圧で前記メモリセルに流れる電流との比を求めて、その比と所定の値を比較するように構成された処理要素とからなる、システム。
８．前記バイアス回路、前記センシング回路、前記処理要素、及び前記ＭＴＪデバイスが、特定用途向け集積回路（ＡＳＩＣ）として製作される、上記７に記載のシステム。
９．既知の状態を有する基準ＭＴＪメモリセルをさらに含む、上記７に記載のシステム。
１０．前記ＭＴＪデバイスが、磁気ランダムアクセスメモリ（ＭＲＡＭ）である、上記７に記載のシステム。
【００５１】
【発明の効果】
本発明による測定技術によれば、絶対抵抗測定ではなく、２つのバイアス点間における抵抗曲線の勾配に依存することによって、バイアス電圧の上昇に対する感応性が他の技術よりも低くなる。従って、本測定技術によれば、他の技術よりも高いバイアス電圧において、十分なＳ／Ｎ比で動作させることが可能となる。また、本測定技術は、破壊読み出しを必要としないため、他の技術に比べて速く、電力消費が少なく、半選択エラーも少ない。さらに、本測定技術により、MRAMアレイの生産中に生じる自然変動に適合することも可能となる。
【図面の簡単な説明】
【図１】本発明のシステム及び方法の実施形態によって読み取ることが可能な、典型的なＭＴＪメモリデバイスである、簡略化された磁気ランダムアクセスメモリ（ＭＲＡＭ）アレイの平面図である。
【図２Ａ】図１のＭＲＡＭアレイの単一メモリセルにおけるデータビットの記憶を例示した図である。
【図２Ｂ】図２Ａのメモリセルに格納されたデータビットの論理「１」状態を例示した図である。
【図２Ｃ】図２Ａのメモリセルに格納されたデータビットの論理「０」状態を例示した図である。
【図３】アレイのメモリセルの１つに流れるセンス電流を測定するためのセンシング回路を備えたＭＴＪアレイを例示した略図である。
【図４】ピン留め層に対する磁気記憶層の平行の向き及び反平行の向きについて、印加バイアス電圧の関数として測定されたＭＴＪメモリデバイスの典型的な抵抗値を例示したグラフである。
【図５】図４の抵抗値のトンネル磁気抵抗比（ＴＭＲ）を例示したグラフである。
【図６】特定の基準電圧における各状態について測定された抵抗値に合わせて正規化された、図４の抵抗値を例示したグラフである。
【図７】ＭＲＡＭのようなＭＴＪメモリデバイスにおけるメモリセルの状態を判定するためのシステム及び方法を実施するために利用可能なコンピュータシステムの略ブロック図である。
【図８】図７の論理ステップを例示した典型的なフローチャートである。
【符号の説明】
100  ＭＲＡＭアレイ
120  メモリセル
130  ワード線
132  ビット線
700  コンピュータシステム
712  プロセッサ
714  メモリ
718  ローカルインターフェース
724  ＭＴＪメモリデバイス
730  バイアス回路
732  センシング回路
【図１】
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【図２Ａ】
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【図２Ｂ】
0003958692.tif 000004
【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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