(57)【特許請求の範囲】
【請求項１】
チェック対象となる出力データ及びチェックビットをパラレルに取り込み、保持するデータレジスタと、
上記データレジスタにより保持される出力データ及びチェックビットを所定の組み合わせで順次選択し、第１ないし第ｃの出力信号経路に伝達する直並列変換回路と、
上記第１ないし第ｃの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達される上記出力データ及びチェックビットをもとに所定のシンドロームを生成した後、該シンドロームをもとに、再度伝達される上記出力データの誤りを訂正するｃ個の直列処理型のＥＣＣ回路と、
上記ｃ個のＥＣＣ回路による訂正を受けつつ出力される出力データを所定の順序で組み合わせ、所定の出力端子から出力する出力回路とを設け、
前記データレジスタに格納されたデータ入出力端子数毎の第ｎ番目のデータを所定の出力信号経路を介して所定のＥＣＣ回路に供給し、前記ｃ個のＥＣＣ回路が並列に動作し前記データレジスタに格納されているデータについての上記出力データの誤りを訂正することを特徴とする誤り訂正方式。
【請求項２】
請求項１において、
上記ｃ個のＥＣＣ回路には、
所定の入力端子と、
該入力端子を介してシリアル入力される入力データを所定の組み合わせで順次選択し、第１ないし第ｃの入力信号経路に伝達する入力回路と、
対応する上記第１ないし第ｃの入力信号経路とを介して入力データが伝達されるものであって、
上記ｃ個のＥＣＣ回路のそれぞれは、
対応する上記入力信号経路を介して伝達される入力データをもとに所定のチェックビットを生成し、上記データレジスタに伝達する機能を併せ持つものであることを特徴とする誤り訂正方式。
【請求項３】
請求項１又は請求項２において、
上記入力信号経路及びＥＣＣ回路の数ｃは、２又は４とされるものであることを特徴とする誤り訂正方式。
【請求項４】
請求項１，請求項２又は請求項３において、
上記誤り訂正方式は、所定の半導体メモリに用いられるものであり、
上記データレジスタ，直並列変換回路，ＥＣＣ回路，出力回路ならびに入力回路は、上記半導体メモリと同一の半導体基板面上に形成されるものであることを特徴とする誤り訂正方式。
【請求項５】
請求項４において、
上記半導体メモリは、所定のメモリカードに搭載されるフラッシュメモリであることを特徴とする誤り訂正方式。
【請求項６】
請求項１または２において、
上記ＥＣＣ回路の数ｃは２であり、
上記ＥＣＣ回路の一方は偶数番目のデータが供給され、他方は奇数番目のデータが供給されることを特徴とする誤り訂正方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は誤り訂正方式に関し、例えば、ＭＭＣ（Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ）型のメモリカードに搭載され直列処理型のＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）回路を内蔵するフラッシュメモリならびにそのアクセス所要時間の短縮に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
２層ゲート構造型メモリセルが格子配置されてなるメモリアレイを基本構成要素とし、例えば８ビット単位でデータをシリアルに入力又は出力し、ワード線つまりセクタ単位で消去又は書き込みを行うフラッシュメモリがある。また、このようなフラッシュメモリを１個又は複数個搭載し、デジタル・スチル・カメラや携帯電話装置等に用いられるＭＭＣ型のメモリカードがある。
【０００３】
一方、フラッシュメモリ等によって保持される例えば１セクタ分のデータに所定ビットのチェックビット（誤り訂正符号）を付加することで、保持データの信頼性を高めうる誤り訂正方式があり、ライト（書き込み）データに所定のチェックビットを付加し、チェックビットを含むリード（読み出し）データの誤りを検出・訂正するＥＣＣ回路がある。また、フラッシュメモリ等に適した小型・低価格のＥＣＣ回路として、所定ビットのシフトレジスタと所定数の排他的論理和回路を含み、フラッシュメモリ等のデータレジスタにセクタ単位で保持されるリードデータを、一旦、シリアルに取り込んでシンドロームを生成した後、このシンドロームをもとに、再度シリアル入力されるリードデータの誤りを訂正するいわゆる直列処理（Ｓｅｒｉａｌ  Ｐｒｏｃｅｓｓｉｎｇ）型のＥＣＣ回路が、例えば、『１９９６年  シンポジウム  オン  ＶＬＳＩ  サーキッツ（１９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ）ダイジェスト  オブ  テクニカル  ペーパーズ（Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ）』の第７４頁〜第７５頁に記載されている。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、直列処理型のＥＣＣ回路を内蔵するフラッシュメモリを基本素子とするメモリカードの開発に従事し、次のような問題点に気付いた。すなわち、直列処理型のＥＣＣ回路では、例えば図２２に示されるように、データレジスタＤＲの単位データレジスタＵＤＲに保持されるセクタ単位つまり例えば５２２バイト（うち１０バイトはチェックビット）のリードデータ及びチェックビットが、カラム選択信号ＳＴｉ及びＳＢｉならびにＳＴｊ及びＳＢｊの対応する組み合わせを受けて択一的に相補共通データ線ＣＤ０＊（ここで、例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊を付して表す。また、それが有効とされるとき選択的にハイレベルとされる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効とされるとき選択的にロウレベルとされる反転信号等についてはＢを付して表す。以下同様。さらに、図２２では、バイト単位でシリアル伝達されるリードデータ等に対応して８組設けられる相補共通データ線ＣＤ０＊〜ＣＤ７＊のうちの１組が例示される）に伝達され、メインセンスアンプＭＳを介して直列処理型のＥＣＣ回路ＥＣＣに伝達される。
【０００５】
ＥＣＣ回路ＥＣＣは、例えば１０ビットのシフトレジスタと３個の排他的論理和回路とを含み、データレジスタＤＲからシリアルに伝達される５１２バイトのリードデータと１０バイトのチェックビットをもとにまず所定のシンドロームを生成し、そのシフトレジスタに残す。そして、データレジスタＤＲから再度リードデータをシリアルに取り込み、シンドロームに従って訂正しつつ、データ入出力回路ＩＯＣから所定のデータ入出力端子を介してシリアルに出力する。前記資料に記載されるように、直列処理型のＥＣＣ回路は、並列処理型のＥＣＣ回路に比べてその所要素子数が著しく少なくて済むため、フラッシュメモリ等のコスト上昇を抑えつつ、その記憶データの信頼性を高めることができる。
【０００６】
ところが、直列処理型のＥＣＣ回路では、上記のように、データレジスタＤＲにより保持されるリードデータ及びチェックビットがシンドローム生成のために一旦シリアルにＥＣＣ回路に取り込まれた後、シンドロームによる誤り訂正を受けるために再度シリアルにＥＣＣ回路に伝達される。したがって、誤り訂正を受けたすべてのリードデータがデータ入出力端子を介して出力されるまでに要する時間Ｔｒは、フラッシュメモリのファーストアクセス時間、つまりメモリアレイの指定されたワード線が選択状態とされこの選択ワード線に結合されるメモリセルの５２２バイト分のリードデータ及びチェックビットがデータレジスタＤＲにパラレルに取り込まれるまでの時間をｔｆａとし、ＥＣＣ回路のシンドローム生成所要時間をｔｓｇとし、その後のセカンドアクセス時間、つまりシンドロームによる誤り訂正を受けた５１２バイトのリードデータがすべて出力されるまでに要する時間をｔｓａとするとき、
Ｔｒ＝ｔｆａ＋ｔｓｇ＋ｔｓａ
として求められる。
【０００７】
一方、ＥＣＣ回路のシンドローム生成所要時間ｔｓｇ及びセカンドアクセス時間ｔｓａは、リードデータ及びチェックビットのバイト数をそれぞれＢｄ及びＢｃとし、シリアルクロック信号の周期をＴｃとするとき、
ｔｓｇ＝（Ｂｄ＋Ｂｃ）×Ｔｃ
ｔｓａ＝Ｂｄ×Ｔｃ
となる。したがって、フラッシュメモリのファーストアクセス時間ｔｆａを例えば５μｓ（マイクロ秒）とし、リードデータ及びチェックビットのバイト数Ｂｄ及びＢｃを例えばそれぞれ５１２バイト及び１０バイトとし、クロック信号の周期Ｔｃを例えば５０ｎｓ（ナノ秒）つまり０．０５μｓとするとき、
0003952343.tif 000002
つまり５６．７μｓのような比較的長い時間となる。この結果、フラッシュメモリつまりメモリカードとしての小型化・低コスト化は実現されるものの、その読み出し動作時のアクセス所要時間が長くなるものである。
【０００８】
この発明の目的は、その小型化・低コスト化を図りつつ、直列処理型のＥＣＣ回路を含むフラッシュメモリ等ならびにこれを搭載するメモリカード等の読み出し動作時におけるアクセス所要時間を短縮することにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ＭＭＣ型のメモリカード等に搭載されるフラッシュメモリ等の半導体メモリに、データレジスタにより保持される出力データ及びチェックビットを所定の組み合わせで順次選択し、第１ないし第ｃの出力信号経路に伝達する直並列変換回路と、第１ないし第ｃの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達される出力データ及びチェックビットをもとに所定のシンドロームを生成した後、これらのシンドロームをもとに、再度伝達される出力データの誤りを訂正するｃ個の直列処理型のＥＣＣ回路と、これらのＥＣＣ回路による訂正を受けつつ出力される出力データを所定の順序で組み合わせ、所定の出力端子から出力する出力回路とを設ける。
【００１１】
上記した手段によれば、比較的少ないハードウェアの追加により、ｃ個のＥＣＣ回路によるシンドロームの生成所要時間を、直列処理型のＥＣＣ回路が１個設けられる従来に比較して実質ｃ分の１に短縮することができる。この結果、その小型化・低コスト化を阻害することなく、直列処理型のＥＣＣ回路を内蔵するフラッシュメモリ等ならびにこれを搭載するメモリカード等の読み出し動作時におけるアクセス所要時間を短縮することができる。
【００１２】
【発明の実施の形態】
図１には、この発明が適用されたメモリカードＭＣＤの一実施例の外観構造図が示されている。また、図２には、図１のメモリカードＭＣＤに含まれるフラッシュメモリＦＭＥＭの一実施例のブロック図が示されている。両図をもとに、まずメモリカードＭＣＤ及びこれに搭載されるフラッシュメモリＦＭＥＭの構成及び動作の概要について説明する。なお、コントロールユニットＣＴＬＵ及びフラッシュメモリＦＭＥＭの各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）集積回路の製造技術により、単結晶シリコンのような半導体基板面上にそれぞれ形成される。また、図１は、メモリカードＭＣＤをその表面上部からみた平面図であって、外観構造に関する以下の記述では、同図の位置関係をもって上下左右を表す。
【００１３】
図１において、この実施例のメモリカードＭＣＤは、特に制限されないが、１個のフラッシュメモリＦＭＥＭと、１個のコントロールユニットＣＴＬＵとを搭載する。これらのフラッシュメモリＦＭＥＭ及びコントロールユニットＣＴＬＵは、ＩＣパッケージＩＣＰ１又はＩＣＰ２として独立に形成されるとともに、その左端にコネクタＣＮを有する１枚のボード上に搭載され、図示されないプリント配線を介して互いに電気的に結合される。コントロールユニットＣＴＬＵ及びフラッシュメモリＦＭＥＭを搭載したボードは、そのコネクタ電極部分を除く全体が所定のプラスティック材料によって被覆され、保護される。
【００１４】
この実施例において、メモリカードＭＣＤは、特に制限されないが、携帯電話装置の記憶素子として用いられ、コントロールユニットＣＴＬＵは、携帯電話装置の図示されない制御装置との間で制御信号及びデータを授受するとともに、フラッシュメモリＦＭＥＭの書き込み及び読み出し動作を制御・統轄する。
【００１５】
次に、フラッシュメモリＦＭＥＭは、図２に示されるように、半導体基板面の大半を占めて配置される一対のメモリアレイＡＲＹＬ及びＡＲＹＲをその基本構成要素とする。メモリアレイＡＲＹＬ及びＡＲＹＲは、図の垂直方向に平行して配置される所定数のワード線と、図の水平方向に平行して配置される所定数のビット線とを含む。これらのワード線及びビット線の交点には、フローティングゲート及びコントロールゲートを有する多数の２層ゲート構造型メモリセルが格子状に配置される。なお、フラッシュメモリＦＭＥＭは、いわゆる階層ビット線方式をとり、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するビット線は、サブビット線及びグローバルビット線に階層化されるが、このことを含むメモリアレイＡＲＹＬ及びＡＲＹＲの具体的構成等については、後で詳細に説明する。
【００１６】
一方、この実施例において、フラッシュメモリＦＭＥＭは、×８ビット構成とされ、メモリアレイＡＲＹＬ及びＡＲＹＲは、これに対応して８個のメモリマットに分割される。また、データレジスタＤＲ，書き込み回路ＷＬ及びＷＲならびに以下に述べるメインセンスアンプＭＳＡ及びＭＳＢ，ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢも、メモリアレイに対応して８分割され、記憶データの各ビットに対応付けられる。以下の記述では、各部が一つのブロックとして示され、バイトつまり８ビットを単位としてデータの処理を行うものとされる。
【００１７】
メモリアレイＡＲＹＬ及びＡＲＹＲを構成するワード線は、その下方において対応するワード線駆動回路ＷＤＬ又はＷＤＲに結合される。また、メモリアレイＡＲＹＬ及びＡＲＹＲを構成するビット線は、その内側において対応する書き込み回路ＷＬ又はＷＲに結合された後、データレジスタＤＲに共通結合される。このデータレジスタＤＲには、ＹアドレスデコーダＹＤから所定ビットのカラム選択信号が供給される。また、ワード線駆動回路ＷＤＬ及びＷＤＲならびにＹアドレスデコーダＹＤには、メモリコントローラＣＴＬから内部アドレス信号ＡＤ０〜ＡＤｆの所定ビットがそれぞれ供給される。さらに、メモリコントローラＣＴＬには、メモリカードＭＣＤのコントロールユニットＣＴＬＵから端子ＳＣ，ＣＥＢならびにＷＥＢを介してシリアルクロック信号ＳＣ，チップイネーブル信号ＣＥＢならびにライトイネーブル信号ＷＥＢがそれぞれ供給され、８個のデータ入出力端子ＩＯ０〜ＩＯ７とデータ入出力回路ＩＯＣ（入力回路及び出力回路）とを介して所定ビットの入力アドレス信号が供給される。
【００１８】
メモリコントローラＣＴＬは、コントロールユニットＣＴＬＵから供給されるシリアルクロック信号ＳＣ，チップイネーブル信号ＣＥＢならびにライトイネーブル信号ＷＥＢと入力アドレス信号とをもとに、各種の内部制御信号及び内部アドレス信号を選択的に形成し、フラッシュメモリＦＭＥＭの各部に供給する。また、ワード線駆動回路ＷＤＬ及びＷＤＲは、メモリコントローラＣＴＬから供給される内部アドレス信号ＡＤ０〜ＡＤｆの所定ビットをデコードしてメモリアレイＡＲＹＬ又はＡＲＹＲの対応するワード線Ｗ０〜Ｗｍを択一的に選択レベルとし、ＹアドレスデコーダＹＤは、やはりメモリコントローラＣＴＬから供給される内部アドレス信号ＡＤ０〜ＡＤｆの所定ビットをデコードしてデータレジスタＤＲに対するカラム選択信号を選択的に所定の有効レベルとする。
【００１９】
この実施例において、フラッシュメモリＦＭＥＭは、さらにｃ個つまり２個のＥＣＣ回路ＥＣＣＡ及びＥＣＣＢと、これらのＥＣＣ回路に対応して設けられる２個のメインセンスアンプＭＳＡ及びＭＳＢとを備える。このうち、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢの下方の入力端子は、データ入力線ＤＩＡ０〜ＤＩＡ７あるいはＤＩＢ０〜ＤＩＢ７を介してデータ入出力回路ＩＯＣの対応する出力端子に結合され、その上方の出力端子は、メインセンスアンプ入力線ＭＩＡ０〜ＭＩＡ７あるいはＭＩＢ０〜ＭＩＢ７を介してメインセンスアンプＭＳＡ及びＭＳＢの下方の入力端子にそれぞれ結合される。
【００２０】
一方、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢの上方の入力端子は、メインセンスアンプ出力線ＭＯＡ０〜ＭＯＡ７あるいはＭＯＢ０〜ＭＯＢ７を介してメインセンスアンプＭＳＡ及びＭＳＢの下方の出力端子にそれぞれ結合され、その下方の出力端子は、データ出力線ＤＯＡ０〜ＤＯＡ７あるいはＤＯＢ０〜ＤＯＢ７を介してデータ入出力回路ＩＯＣの対応する入力端子に結合される。さらに、メインセンスアンプＭＳＡ及びＭＳＢの上方の非反転入出力端子は、非反転共通データ線ＣＤＡ０Ｔ〜ＣＤＡ７ＴあるいはＣＤＢ０Ｔ〜ＣＤＢ７Ｔを介してデータレジスタＤＲの対応する非反転入出力端子に結合され、その上方の反転入出力端子は、反転共通データ線ＣＤＡ０Ｂ〜ＣＤＡ７ＢあるいはＣＤＢ０Ｂ〜ＣＤＢ７Ｂを介してデータレジスタＤＲの対応する反転入出力端子に結合される。
【００２１】
ここで、データレジスタＤＲは、メモリアレイＡＲＹＬ及びＡＲＹＲの各ビット線に対応して設けられる所定数の単位データレジスタ及び単位プリチャージ回路と、直並列変換回路となるカラム選択ＭＯＳＦＥＴとを含む。このうち、各単位プリチャージ回路は、所定のプリチャージ制御信号ＰＣを受けてメモリアレイＡＲＹＬ又はＡＲＹＲの対応するビット線を例えば電源電圧ＶＤＤのようなハイレベルにプリチャージするとともに、対応する単位データレジスタの入出力ノードを例えば接地電位ＶＳＳのようなロウレベルにプリセットする。
【００２２】
一方、データレジスタＤＲの各単位回路の単位データレジスタは、図示されないコモンソース線に電源電圧ＶＤＤ及び接地電位ＶＳＳのような動作電源が供給されることで選択的に動作状態となり、データ入出力回路ＩＯＣからＥＣＣ回路ＥＣＣＡ及びＥＣＣＢならびにメインセンスアンプＭＳＡ及びＭＳＢを介してシリアル入力されるライトデータを取り込み、保持するととも、メモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード線に結合されるメモリセルから出力される読み出し信号を増幅し、リードデータ（出力データ）及びチェックビットとして保持する。また、データレジスタＤＲの各単位回路のカラム選択ＭＯＳＦＥＴは、ＹアドレスデコーダＹＤから供給されるカラム選択信号が対応する組み合わせで有効レベルとされることで選択的にオン状態となり、メインセンスアンプＭＳＡ及びＭＳＢを介して入力されるライトデータを対応する単位データレジスタに選択的に伝達し、あるいは対応する単位データレジスタに保持されるリードデータ及びチェックビットをメインセンスアンプＭＳＡ及びＭＳＢに伝達する。
【００２３】
なお、データレジスタＤＲの単位プリチャージ回路，単位データレジスタならびにカラムスイッチの具体的構成等については、後で詳細に説明する。
【００２４】
書き込み回路ＷＬ及びＷＲは、メモリアレイ中のグローバルビット線をハイレベル又はＶＳＳレベルに固定する回路である。また、メインセンスアンプＭＳＡ及びＭＳＢは、フラッシュメモリＦＭＥＭが書き込みモードとされるとき、データ入出力回路ＩＯＣからＥＣＣ回路ＥＣＣＡ及びＥＣＣＢを介して入力されるライトデータをデータレジスタＤＲに伝達し、読み出しモード時には、データレジスタＤＲから出力されるリードデータ及びチェックビットをさらに増幅して、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに伝達する。
【００２５】
ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢは、直列処理型とされ、フラッシュメモリＦＭＥＭが書き込みモードとされるとき、データ入出力回路ＩＯＣを介して入力される１セクタ分つまり５１２バイトのライトデータに計２０バイトのチェックビットを付加して、メインセンスアンプＭＳＡ又はＭＳＢを介してデータレジスタＤＲに伝達する。また、フラッシュメモリＦＭＥＭが読み出しモードとされるときには、データレジスタＤＲからチェック対象としてシリアル出力されるリードデータ及びチェックビットをもとにシンドロームを生成するとともに、このシンドロームをもとに、データレジスタＤＲから再度シリアル出力されるリードデータのビット誤りを訂正しながらデータ入出力回路ＩＯＣに伝達する。
【００２６】
この実施例において、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢによるシンドローム生成処理は、データレジスタＤＲから２バイト分のリードデータ及びチェックビットを同時に取り込みながら並行して行われる。このため、これらのＥＣＣ回路のシンドローム生成処理に要する時間は、直列処理型の１個のＥＣＣ回路が設けられる従来に比較してｃ分の１つまり２分の１となり、これによってフラッシュメモリＦＭＥＭひいてはこれを搭載するメモリカードＭＣＤの読み出し動作時におけるアクセス所要時間が短縮される。このことを含むメインセンスアンプＭＳＡ及びＭＳＢ，ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢならびにデータ入出力回路ＩＯＣの具体的構成及びその処理形態等については、後で詳細に説明する。
【００２７】
図３には、図２のフラッシュメモリＦＭＥＭに含まれるメモリアレイＡＲＹＬの一実施例の部分的な回路図が示されている。また、図４には、図３のメモリアレイＡＲＹＬを構成するサブアレイブロックＳＢＬの一実施例の回路図が示されている。両図をもとに、フラッシュメモリＦＭＥＭを構成するメモリアレイＡＲＹＬの具体的構成及び動作について説明する。なお、メモリアレイＡＲＹＲは、メモリアレイＡＲＹＬと対称的な構成とされるため、その具体的構成等については、メモリアレイＡＲＹＬに関する以下の説明から類推されたい。また、メモリアレイＡＲＹＬは、前述のように、８個のメモリマットに分割され、図３には、その１個分が例示的に示されている。以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。
【００２８】
図３において、メモリアレイＡＲＹＬは、図の垂直方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ（図３には、ワード線Ｗ０〜Ｗｓが例示される）と、図の水平方向に平行して配置されるｎ＋２１本のグローバルビット線ＧＢＬ０〜ＧＢＬｎ＋２０とを含む。これらのワード線及びグローバルビット線の交点には、コントロールゲート及びフローティングゲートを備える実質（ｍ＋１）×（ｎ＋２１）個の２層ゲート構造型メモリセルＭＣが格子配置される。
【００２９】
なお、この実施例において、メモリアレイＡＲＹＬを構成するビット線の本数ｎ＋２１は、特に制限されないが、実質５３２本とされる。また、このうちの５１２本つまりビット線Ｂ０〜Ｂｎに結合されるメモリセルＭＣは、データを保持するための記憶素子として供され、残り２０本つまりビット線Ｂｎ＋１〜Ｂｎ＋２０は、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに対応するそれぞれ１０ビット、計２０ビットのチェックビットを保持する記憶素子として供される。
【００３０】
一方、この実施例のフラッシュメモリＦＭＥＭは、階層ビット線方式をとり、メモリアレイＡＲＹＬを構成するメモリセルＭＣは、図４に例示されるように、ｐ＋１個を単位としてサブアレイブロックＳＢＬに分割される。各サブアレイブロックＳＢＬを構成するｐ＋１個のメモリセルＭＣのコントロールゲートは、例えば対応するワード線Ｗ０〜Ｗｐにそれぞれ結合される。また、これらのメモリセルＭＣのドレインは、対応するサブビット線ＳＢＬＧに共通結合され、そのソースは、対応するサブビット線ＳＢＬＳに共通結合される。
【００３１】
サブアレイブロックＳＢＬのサブビット線ＳＢＬＧは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ１を介して対応する例えばグローバルビット線ＧＢＬ０に結合され、サブビット線ＳＢＬＳは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ２を介して接地電位ＶＳＳに結合される。選択ＭＯＳＦＥＴＮ１のゲートには、対応するブロック選択信号ＳｋＤが供給され、選択ＭＯＳＦＥＴＮ２のゲートには、対応するブロック選択信号ＳｋＳが供給される。
【００３２】
これにより、各サブアレイブロックＳＢＬを構成する選択ＭＯＳＦＥＴＮ１及びＮ２は、対応するブロック選択信号ＳｋＤ又はＳｋＳのハイレベルを受けて選択的にオン状態となり、サブビット線ＳＢＬＤと対応するグローバルビット線ＧＢＬ０等との間、ならびにサブビット線ＳＢＬＳと接地電位ＶＳＳとの間をを選択的に接続状態とする。このとき、各サブアレイブロックＳＢＬを構成するメモリセルＭＣのそれぞれは、そのしきい値電圧がワード線Ｗ０〜Ｗｐの選択レベルより低いことを条件に選択的にオン状態となり、グローバルビット線ＧＢＬ０等と接地電位ＶＳＳとの間に比較的大きな読み出し電流を流し、グローバルビット線ＧＢＬ０等のレベルを選択的に引き下げる。読み出し動作にともなうグローバルビット線ＧＢＬ０等のレベル変化は、まずデータレジスタに取り込まれる。そして、後述するメインセンスアンプＭＳＡ又はＭＳＢにより増幅され、リードデータ又はチェックビットとなる。
【００３３】
図５には、図２のフラッシュメモリＦＭＥＭに含まれるデータレジスタＤＲの一実施例の部分的な回路図が示されている。また、図６には、図５のデータレジスタＤＲに含まれる単位プリチャージ回路ＵＰＣＣ及び単位データレジスタＵＤＲの一実施例の回路図が示されている。両図をもとに、フラッシュメモリＦＭＥＭのデータレジスタＤＲの具体的構成及び動作を説明する。
【００３４】
図５において、データレジスタＤＲは、メモリアレイＡＲＹＬ及びＡＲＹＲのグローバルビット線ＧＢＬ０〜ＧＢＬｎ＋２０ならびにＧＢＲ０〜ＧＢＲｎ＋２０に対応して設けられるｎ＋２１個の単位回路を備え、これらの単位回路のそれぞれは、１個の単位データレジスタＵＤＲと、その両側に設けられる２個の単位プリチャージ回路ＵＰＣＣとを含む。各単位回路の単位プリチャージ回路ＵＰＣＣの外側の入出力端子は、メモリアレイＡＲＹＬ又はＡＲＹＲの対応するグローバルビット線ＧＢＬ０〜ＧＢＬｎ＋２０あるいはＧＢＲ０〜ＧＢＲｎ＋２０にそれぞれ結合され、その内側の入出力端子は、対応する単位データレジスタＵＤＲの左側又は右側の入出力端子にそれぞれ結合される。
【００３５】
データレジスタＤＲの偶数番号のグローバルビット線ＧＢＬ０，ＧＢＬ２ないしＧＢＬｎ＋１９ならびにＧＢＲ０，ＧＢＲ２ないしＧＢＲｎ＋１９に対応する各単位回路は、さらに、対応する単位データレジスタＵＤＲの左側及び右側の入出力端子と対応する非反転共通データ線ＣＤＡ０Ｔ及び反転共通データ線ＣＤＡ０Ｂとの間に直列形態に設けられる２組のカラムスイッチつまりＮチャンネルＭＯＳＦＥＴＮ３及びＮ４ならびにＮ５及びＮ６をそれぞれ含む。また、データレジスタＤＲの奇数番号のグローバルビット線ＧＢＬ１，ＧＢＬ３ないしＧＢＬｎ＋２０ならびにＧＢＲ１，ＧＢＲ３ないしＧＢＲｎ＋２０に対応する各単位回路は、対応する単位データレジスタＵＤＲの左側及び右側の入出力端子と対応する非反転共通データ線ＣＤＢ０Ｔ及び反転共通データ線ＣＤＢ０Ｂとの間に直列形態に設けられる２組のカラムスイッチつまりＮチャンネルＭＯＳＦＥＴＮ７及びＮ８ならびにＮ９及びＮＡ（ここで、１０を超えるＭＯＳＦＥＴ等の追番についてはアルファベットで表す。以下同様）をそれぞれ含む。
【００３６】
このうち、データレジスタＤＲの偶数番号のグローバルビット線に対応するスイッチＭＯＳＦＥＴＮ３及びＮ４ならびにＮ５及びＮ６のゲートには、ＹアドレスデコーダＹＤからカラム選択信号ＳＡＢｉ及びＳＡＢｊならびにＳＡＴｉ及びＳＡＴｊがそれぞれ所定の組み合わせで供給される。また、データレジスタＤＲの奇数番号のグローバルビット線に対応するスイッチＭＯＳＦＥＴＮ７及びＮ８ならびにＮ９及びＮＡのゲートには、カラム選択信号ＳＢＢｉ及びＳＢＢｊならびにＳＢＴｉ及びＳＢＴｊがそれぞれ所定の組み合わせで供給される。
【００３７】
これにより、データレジスタＤＲの偶数番号のグローバルビット線に対応する単位データレジスタＵＤＲの非反転及び反転入出力端子は、カラム選択信号ＳＡＢｉ及びＳＡＢｊならびにＳＡＴｉ及びＳＡＴｊが対応する組み合わせでともにハイレベルとされることで択一的に相補共通データ線ＣＤＡ０＊つまりメインセンスアンプＭＳＡに接続される。また、データレジスタＤＲの奇数番号のグローバルビット線に対応する単位データレジスタＵＤＲの非反転及び反転入出力端子は、カラム選択信号ＳＢＢｉ及びＳＢＢｊならびにＳＢＴｉ及びＳＢＴｊが対応する組み合わせでともにハイレベルとされることで択一的に相補共通データ線ＣＤＢ０＊つまりメインセンスアンプＭＳＢに接続される。
【００３８】
フラッシュメモリＦＭＥＭが書き込みモードとされるとき、データレジスタＤＲの接続状態にある単位データレジスタＵＤＲには、メインセンスアンプＭＳＡ又はＭＳＢからライトデータ又はチェックビットが入力される。また、フラッシュメモリＦＭＥＭが読み出しモードとされるときには、データレジスタＤＲの接続状態にある単位データレジスタＵＤＲによって増幅・保持されるリードデータ又はチェックビットが、メインセンスアンプＭＳＡ又はＭＳＢに伝達される。データレジスタＤＲとメインセンスアンプＭＳＡ及びＭＳＢとの間におけるデータ及びチェックビットの授受形態については、後で詳細に説明する。
【００３９】
ここで、データレジスタＤＲの各単位回路を構成する単位プリチャージ回路ＵＰＣＣは、特に制限されないが、図６に例示されるように、対応する単位データレジスタＵＤＲの左側又は右側の入出力端子とメモリアレイＡＲＹＬ又はＡＲＹＲの対応する例えばグローバルビット線ＧＢＬ０又はＧＢＲ０との間に設けられるＮチャンネルＭＯＳＦＥＴＮＤと、電源電圧ＶＤＤと対応するグローバルビット線ＧＢＬ０又はＧＢＲ０との間に直列形態に設けられるＮチャンネルＭＯＳＦＥＴＮＢ及びＮＣと、対応する単位データレジスタＵＤＲの左側又は右側の入出力端子と接地電位ＶＳＳとの間に設けられるＮチャンネルＭＯＳＦＥＴＮＥとをそれぞれ含む。このうち、ＭＯＳＦＥＴＮＤのゲートには、メモリコントローラＣＴＬから内部制御信号ＴＲが共通に供給され、ＭＯＳＦＥＴＮＢのゲートは、対応する単位データレジスタＵＤＲの左側又は右側の入出力端子に結合される。また、ＭＯＳＦＥＴＮＣのゲートには、内部制御信号ＰＣが共通に供給され、ＭＯＳＦＥＴＮＥのゲートには、内部制御信号ＲＳが共通に供給される。
【００４０】
これにより、各単位プリチャージ回路ＵＰＣＣのＭＯＳＦＥＴＮＤは、内部制御信号ＴＲのハイレベルを受けて選択的にオン状態となり、対応する単位データレジスタＵＤＲの左側又は右側の入出力端子とメモリアレイＡＲＹＬ又はＡＲＹＲの対応するグローバルビット線ＧＢＬ０又はＧＢＲ０との間を選択的に接続状態とする。また、ＭＯＳＦＥＴＮＣは、内部制御信号ＰＣのハイレベルを受けて選択的にオン状態となって対応するグローバルビット線ＧＢＬ０又はＧＢＲ０をハイレベルにプリチャージし、ＭＯＳＦＥＴＮＥは、内部制御信号ＲＳのハイレベルを受けて選択的にオン状態となって対応する単位データレジスタＵＤＲの左側又は右側の入出力端子をロウレベルにプリセットする。
【００４１】
次に、データレジスタＤＲの各単位回路の単位データレジスタＵＤＲは、ＣＭＯＳ（相補型ＭＯＳ）インバータ形態とされる２組のＰチャンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴＮＦならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮＧをそれぞれ含む。このうち、ＭＯＳＦＥＴＰ１及びＮＦの共通結合されたドレインつまりＭＯＳＦＥＴＰ２及びＮＧの共通結合されたゲートは、単位データレジスタＵＤＲの左側の入出力端子として、左側の単位プリチャージ回路ＵＰＣＣのＭＯＳＦＥＴＮＤを介してメモリアレイＡＲＹＬの対応するグローバルビット線ＧＢＬ０に結合される。また、ＭＯＳＦＥＴＰ２及びＮＧの共通結合されたドレインつまりＭＯＳＦＥＴＰ１及びＮＦの共通結合されたゲートは、単位データレジスタＵＤＲの右側の入出力端子として、右側の単位プリチャージ回路ＵＰＣＣのＭＯＳＦＥＴＮＤを介してメモリアレイＡＲＹＲの対応するグローバルビット線ＧＢＲ０に結合される。ＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソース線ＳＬＰに共通結合され、ＭＯＳＦＥＴＮＦ及びＮＧのソースは、コモンソース線ＳＬＮに共通結合される。
【００４２】
これにより、各単位データレジスタＵＤＲのＭＯＳＦＥＴＰ１及びＮＦならびにＰ２及びＮＧは、コモンソース線ＳＬＰに電源電圧ＶＤＤが供給されコモンソース線ＳＬＮに接地電位ＶＳＳが供給されることで選択的にラッチ回路として動作状態となり、メインセンスアンプＭＳＡ又はＭＳＢから相補共通データ線ＣＤＡ０＊又はＣＤＢ０＊を介して入力されるライトデータを保持し、あるいはメモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード線に結合されるメモリセルＭＣから対応するグローバルビット線ＧＢＬ０又はＧＢＲ０を介して出力される読み出し信号を増幅し、リードデータ又はチェックビットとして保持する。
【００４３】
図７には、図２のフラッシュメモリＦＭＥＭに含まれるメインセンスアンプＭＳＡの一実施例の回路図が示されている。同図をもとに、この実施例のフラッシュメモリＦＭＥＭを構成するメインセンスアンプＭＳＡの具体的構成及び動作について説明する。なお、メインセンスアンプＭＳＢは、メインセンスアンプＭＳＡと同一構成とされるため、以下の説明から類推されたい。また、メインセンスアンプＭＳＡ及びＭＳＢを構成するスイッチＳＷ１及びＳＷ２の動作条件については、後記図１０の対応する部分を参照されたい。
【００４４】
図７において、メインセンスアンプＭＳＡは、特に制限されないが、増幅回路ＡＭＰと、３個のインバータＶ１〜Ｖ３と、２個のスイッチＳＷ１及びＳＷ２とを含む。このうち、スイッチＳＷ１の固定端子Ｔ１は、非反転共通データ線ＣＤＡ０Ｔに結合され、スイッチＳＷ２の固定端子Ｔ１は、反転共通データ線ＣＤＡ０Ｂに結合される。また、スイッチＳＷ１のノーマリオン端子Ｔ２は、増幅回路ＡＭＰの非反転入力端子＋に結合され、スイッチＳＷ２のノーマリオン端子Ｔ２は、その反転入力端子−に結合される。さらに、スイッチＳＷ１のノーマリオフ端子Ｔ３は、インバータＶ２の出力端子に結合され、スイッチＳＷ２のノーマリオフ端子Ｔ３は、インバータＶ３の出力端子に結合される。インバータＶ２の入力端子は、インバータＶ１の出力端子に結合される。増幅回路ＡＭＰの出力端子は、メインセンスアンプ出力線ＭＯＡ０に結合され、インバータＶ１及びＶ３の入力端子は、メインセンスアンプ入力線ＭＩＡ０に結合される。
【００４５】
ところで、メインセンスアンプＭＳＡのスイッチＳＷ１及びＳＷ２は、後記図１０に示されるように、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクル又はチェックビット入力サイクルとされるとき、ともにオン状態（ＯＮ）とされ、フラッシュメモリＦＭＥＭが読み出しモードのシンドローム生成サイクル又はデータ出力サイクルとされるとき、ともにオフ状態（ＯＦＦ）とされる。言うまでもなく、スイッチＳＷ１及びＳＷ２の固定端子Ｔ１は、それがオフ状態とされるとき選択的にそのノーマリオン端子Ｔ２に接続され、それがオン状態とされるとき選択的にそのノーマリオフ端子Ｔ３に接続される。また、これらのスイッチＳＷ１及びＳＷ２等は、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴを組み合わせることにより構成され、図示されないスイッチ制御信号に従って選択的にオン状態又はオフ状態とされる。なお、フラッシュメモリＦＭＥＭのデータ入力サイクル，チェックビット入力サイクル，シンドローム生成サイクルならびにデータ出力サイクルについては、後で詳細に説明する。
【００４６】
これにより、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクル又はチェックビット入力サイクルとされ、スイッチＳＷ１及びＳＷ２がオン状態とされるとき、データ入出力回路ＩＯＣからＥＣＣ回路ＥＣＣＡ及びメインセンスアンプ入力線ＭＩＡ０を介して入力されるライトデータ及びチェックビットは、インバータＶ１及びＶ２ならびにスイッチＳＷ１を介してそのままの論理レベルで非反転共通データ線ＣＤＡ０Ｔに伝達されるとともに、インバータＶ３及びスイッチＳＷ２を介して論理反転されて反転共通データ線ＣＤＡ０Ｂに伝達される。また、フラッシュメモリＦＭＥＭが読み出しモードのシンドローム生成サイクル又はデータ出力サイクルとされ、スイッチＳＷ１及びＳＷ２がオフ状態とされるときには、データレジスタＤＲから非反転共通データ線ＣＤＡ０Ｔ及びＣＤＡ０Ｂを介して伝達される非反転リードデータ及び反転リードデータが増幅回路ＡＭＰの非反転入力端子＋及び反転入力端子−にそれぞれ伝達され、差動増幅された後、メインセンスアンプ出力線ＭＯＡ０に伝達される。
【００４７】
図８には、図２のフラッシュメモリＦＭＥＭに含まれるＥＣＣ回路ＥＣＣＡの一実施例の回路図が示されている。また、図９には、図８のＥＣＣ回路ＥＣＣＡのシフトレジスタを構成する単位シフトレジスタＳＲの一実施例の回路図が示され、図１０には、図７のメインセンスアンプＭＳＡ及び図８のＥＣＣ回路ＥＣＣＡに含まれるスイッチＳＷ１〜ＳＷ７の一実施例の動作条件図が示されている。これらの図をもとに、この実施例のフラッシュメモリＦＭＥＭのＥＣＣ回路ＥＣＣＡの具体的構成及び動作について説明する。なお、ＥＣＣ回路ＥＣＣＢは、ＥＣＣ回路ＥＣＣＡと同一構成とされるため、ＥＣＣ回路ＥＣＣＡに関する以下の説明から類推されたい。また、メインセンスアンプＭＳＡ及びＭＳＢのスイッチＳＷ１及びＳＷ２については、すでに説明済のためここでは触れない。
【００４８】
図８において、ＥＣＣ回路ＥＣＣＡは、特に制限されないが、排他的論理和回路ＥＯ２をはさんでシフトレジスタ形態とされる１０個の単位シフトレジスタＳＲと、これらの単位シフトレジスタの非反転又は反転出力信号を所定の組み合わせで受ける１０入力のアンド（ＡＮＤ）ゲートＡＧ１と、４個の排他的論理和回路ＥＯ１〜ＥＯ４ならびに５個のスイッチＳＷ３〜ＳＷ７とを含む。このうち、シフトレジスタを構成する１０個の単位シフトレジスタＳＲのクロック入力端子には、クロック信号ＣＫが共通に供給される。また、シフトレジスタの初段の単位シフトレジスタＳＲのデータ入力端子には、排他的論理和回路ＥＯ３の出力信号が供給され、最終段の単位シフトレジスタＳＲの出力信号は、排他的論理和回路ＥＯ１の一方の入力端子に供給される。この排他的論理和回路ＥＯ１の他方の入力端子は、スイッチＳＷ６の固定端子Ｔ１に結合され、その出力端子は、スイッチＳＷ４のノーマリオフ端子Ｔ３に結合される。
【００４９】
なお、ＥＣＣ回路ＥＣＣＡのアンドゲートＡＧ１の第１ないし第１０の入力端子に供給される単位シフトレジスタＳＲの非反転及び反転出力信号の組み合わせは、誤り訂正符号の生成アルゴリズムに応じて変化するが、このことについては本発明と直接関係ないため、その具体的な説明を割愛する。
【００５０】
ＥＣＣ回路ＥＣＣＡを構成するスイッチＳＷ４のノーマリオフ端子Ｔ３は、さらにスイッチＳＷ７のノーマリオン端子Ｔ２に共通結合され、その固定端子Ｔ１は、メインセンスアンプ入力線ＭＩＡ０に結合される。また、スイッチＳＷ４のノーマリオン端子Ｔ２及びスイッチＳＷ６のノーマリオフ端子Ｔ３は、データ入力線ＤＩＡ０に共通結合され、スイッチＳＷ６のノーマリオン端子Ｔ２は、接地電位ＶＳＳに結合される。さらに、スイッチＳＷ７の固定端子Ｔ１は、排他的論理和回路ＥＯ２及びＥＯ３の他方の入力端子に共通結合され、そのノーマリオフ端子Ｔ３は、接地電位ＶＳＳに結合される。
【００５１】
一方、アンドゲートＡＧ１の出力端子は、排他的論理和回路ＥＯ４の一方の入力端子に結合される。この排他的論理和回路ＥＯ４の他方の入力端子は、メインセンスアンプ出力線ＭＯＡ０に結合されるとともに、スイッチＳＷ３のノーマリオン端子Ｔ２に結合され、その出力端子は、スイッチＳＷ５のノーマリオン端子Ｔ２に結合される。スイッチＳＷ５の固定端子Ｔ１は、データ出力線ＤＯＡ０に結合され、そのノーマリオフ端子Ｔ３は、開放状態とされる。スイッチＳＷ３の固定端子Ｔ１は、排他的論理和回路ＥＯ３の一方の入力端子に結合され、そのノーマリオフ端子Ｔ３は、接地電位ＶＳＳに結合される。
【００５２】
ここで、ＥＣＣ回路ＥＣＣＡのシフトレジスタを構成する単位シフトレジスタＳＲは、特に制限されないが、図９に示されるように、ラッチ形態とされる２組のインバータＶ５及びクロックドインバータＶ６ならびにインバータＶ８及びクロックドインバータＶ９を含む。このうち、前段のラッチ回路を構成するインバータＶ５の入力端子つまりクロックドインバータＶ６の出力端子は、クロックドインバータＶ４を介して単位シフトレジスタＳＲのデータ入力端子ＩＮに結合され、インバータＶ５の出力端子つまりクロックドインバータＶ６の入力端子は、インバータＶ７を介して後段のラッチ回路を構成するインバータＶ８の入力端子つまりクロックドインバータＶ９の出力端子に結合される。後段のラッチ回路を構成するインバータＶ８の入力端子つまりクロックドインバータＶ９の出力端子は、単位シフトレジスタＳＲのデータ出力端子ＯＵＴに結合される。
【００５３】
クロックドインバータＶ４の制御端子には、単位シフトレジスタＳＲのクロック入力端子を介してクロック信号ＣＫが供給される。また、前段のラッチ回路を構成するクロックドインバータＶ６の制御端子には、クロック信号ＣＫの反転信号が供給され、後段のラッチ回路を構成するクロックドインバータＶ９の制御端子には、その遅延回路ＤＬによる反転遅延信号が供給される。
【００５４】
これにより、単位シフトレジスタＳＲは、クロック信号ＣＫのハイレベルを受けて選択的に伝達状態となり、そのデータ入力端子ＩＮに供給されるデータを取り込むが、クロック信号ＣＫがロウレベルとされるとラッチ状態となり、データ入力端子ＩＮにおける入力データの直前の論理レベルを保持する。
【００５５】
ところで、ＥＣＣ回路ＥＣＣＡを構成するスイッチＳＷ３は、図１０に示されるように、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクル及びチェックビット入力サイクルならびに読み出しモードのデータ出力サイクルとされるときオン状態とされ、フラッシュメモリＦＭＥＭが読み出しモードのシンドローム生成サイクルとされるときオフ状態とされる。また、スイッチＳＷ４及びＳＷ７は、ともにフラッシュメモリＦＭＥＭが書き込みモードのチェックビット入力サイクルとされるときオン状態とされ、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクルならびに読み出しモードのシンドローム生成サイクル及びデータ出力サイクルとされるときオフ状態とされる。
【００５６】
一方、スイッチＳＷ５は、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクル及びチェックビット入力サイクルならびに読み出しモードのシンドローム生成サイクルとされるときオン状態とされ、フラッシュメモリＦＭＥＭが読み出しモードのデータ出力サイクルとされるときオフ状態とされる。また、スイッチＳＷ６は、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクルとされるときオン状態とされ、フラッシュメモリＦＭＥＭが書き込みモードのチェックビット入力サイクルならびに読み出しモードのシンドローム生成サイクル及びデータ出力サイクルとされるときオフ状態とされる。
【００５７】
これらのことから、フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクルとされるとき、データ入出力回路ＩＯＣからデータ入力線ＤＩＡ０を介してシリアル入力されるライトデータは、オフ状態にあるスイッチＳＷ４を介してそのままメインセンスアンプ入力線ＭＩＡ０つまりデータレジスタＤＲに伝達されるとともに、オン状態にあるスイッチＳＷ６，排他的論理和回路ＥＯ１ならびにオフ状態にあるスイッチＳＷ７を介して排他的論理和回路ＥＯ２及びＥＯ３に伝達され、チェックビットの生成に供される。ＥＣＣ回路ＥＣＣＡのチェックビット生成処理によりシフトレジスタの最終的な保持データとして得られる１０ビットのチェックビットは、フラッシュメモリＦＭＥＭがチェックビット入力サイクルとされるとき、オン状態となるスイッチＳＷ４を介してメインセンスアンプ入力線ＭＩＡ０つまりデータレジスタＤＲに伝達される。
【００５８】
一方、フラッシュメモリＦＭＥＭが読み出しモードのシンドローム生成サイクルとされるとき、データレジスタＤＲからメインセンスアンプＭＳＡ及びメインセンスアンプ出力線ＭＯＡ０を介して出力されるリードデータ及びチェックビットは、ＥＣＣ回路ＥＣＣＡのオフ状態にあるスイッチＳＷ３を介して排他的論理和回路ＥＯ３に伝達され、これを受けてＥＣＣ回路ＥＣＣＡによるシンドローム生成処理が行われる。このとき、スイッチＳＷ５はオン状態とされ、リードデータ及びチェックビットはデータ出力線ＤＯＡ０つまりデータ入出力回路ＩＯＣに伝達されない。また、スイッチＳＷ７はオフ状態にあってシンドローム生成のためのループを構成し、スイッチＳＷ６もオフ状態にあって排他的論理和回路ＥＯ１の他方の入力端子をロウレベルに固定する。
【００５９】
ＥＣＣ回路ＥＣＣＡのシンドローム生成処理が終了すると、シフトレジスタには、その最終的な保持データとして１０ビットのシンドロームが得られる。これらのシンドロームは、フラッシュメモリＦＭＥＭが読み出しモードのデータ出力サイクルとされた後もクロック信号ＣＫに従ってシフトレジスタ内を所定のアルゴリズムに従ってシフトされる。そして、データレジスタＤＲからメインセンスアンプＭＳＡならびにメインセンスアンプ出力線ＭＯＡ０を介して出力されるリードデータのビット誤りと判定されたビットが排他的論理和回路ＥＯ４に伝達された時点で、アンドゲートＡＧ１の出力信号が選択的にハイレベルとなり、これを受けてリードデータの論理レベルが反転され、誤り訂正が行われる。排他的論理和回路ＥＯ４による誤り訂正が選択的に施されたリードデータは、オフ状態にあるスイッチＳＷ５を介してデータ出力線ＤＯＡ０つまりデータ入出力回路ＩＯＣに伝達され、データ入出力端子ＩＯ０を介して出力される。
【００６０】
図１１には、図２のフラッシュメモリＦＭＥＭに含まれるデータ入出力回路ＩＯＣの一実施例の部分的な回路図が示されている。同図をもとに、この実施例のフラッシュメモリＦＭＥＭのデータ入出力回路ＩＯＣの具体的構成及び動作について説明する。なお、図１１には、データ入出力回路ＩＯＣのデータ入出力端子ＩＯ０に対応する１ビット分の回路が例示的に示され、以下の説明もこれを例に進められる。その他の入出力端子ＩＯ１〜ＩＯ７に対応する回路の具体的構成及び動作については、以下の説明から類推されたい。
【００６１】
図１１において、データ入出力回路ＩＯＣは、特に制限されないが、その入力端子がデータ入出力端子ＩＯ０に結合される入力バッファＩＢと、その出力端子がデータ入出力端子ＩＯ０に結合される出力バッファＯＢとを含む。入力バッファＩＢの出力端子は、２個の入力ラッチＩＬＡ及びＩＬＢの入力端子、つまりクロックドインバータＶＡ又はＶＤの入力端子に共通結合され、出力バッファＯＢの入力端子は、トランスファゲートＧ１又はＧ２を介して２個の出力ラッチＯＬＡ及びＯＬＢの出力端子、つまりインバータＶＨ又はＶＫの出力端子ならびにクロックドインバータＶＩ又はＶＬの入力端子に結合される。
【００６２】
データ入出力回路ＩＯＣの入力ラッチＩＬＡを構成するインバータＶＢの出力端子つまりクロックドインバータＶＣの入力端子は、第１の入力信号経路を構成するデータ入力線ＤＩＡ０に結合され、入力ラッチＩＬＢを構成するインバータＶＥの出力端子つまりクロックドインバータＶＦの入力端子は、第２の入力信号経路を構成するデータ入力線ＤＩＢ０に結合される。入力ラッチＩＬＡを構成するクロックドインバータＶＡの制御端子には、入力ラッチ制御信号ＣＬＩＡが供給され、クロックドインバータＶＣの制御端子にはその反転信号が供給される。また、入力ラッチＩＬＢを構成するクロックドインバータＶＤの制御端子には、入力ラッチ制御信号ＣＬＩＢが供給され、クロックドインバータＶＦの制御端子にはその反転信号が供給される。
【００６３】
これにより、データ入出力端子ＩＯ０から入力バッファＩＢを介してシリアル入力されるライトデータは、入力ラッチ制御信号ＣＬＩＡがハイレベルとされるとき、選択的に入力ラッチＩＬＡに取り込まれた後、データ入力線ＤＩＡ０を介してＥＣＣ回路ＥＣＣＡに伝達されるが、入力ラッチ制御信号ＣＬＩＢがハイレベルとされるときには、選択的に入力ラッチＩＬＢに取り込まれた後、データ入力線ＤＩＢ０を介してＥＣＣ回路ＥＣＣＢに伝達される。
【００６４】
一方、データ入出力回路ＩＯＣの出力ラッチＯＬＡを構成するクロックドインバータＶＧの制御端子には、出力ラッチ制御信号ＣＬＯＡ１が供給され、クロックドインバータＶＩの制御端子には、その反転信号が供給される。同様に、出力ラッチＯＬＢを構成するクロックドインバータＶＪの制御端子には、出力ラッチ制御信号ＣＬＯＢ１が供給され、クロックドインバータＶＬの制御端子には、その反転信号が供給される。トランスファゲートＧ１及びＧ２の制御端子には、ゲート制御信号ＣＬＯＡ２及びＣＬＯＢ２がそれぞれ供給される。
【００６５】
これにより、ＥＣＣ回路ＥＣＣＡによって誤り訂正され、データ出力線ＤＯＡ０を介してシリアルに出力されるリードデータは、出力ラッチ制御信号ＣＬＯＡ１のハイレベルを受けて出力ラッチＯＬＡに取り込まれた後、ゲート制御信号ＣＬＯＡ２のハイレベルを受けて出力バッファＯＢに伝達され、データ入出力端子ＩＯ０を介して図示されないコントロールユニットＣＴＬＵに出力される。同様に、ＥＣＣ回路ＥＣＣＢによって誤り訂正され、データ出力線ＤＯＢ０を介してシリアルに出力されるリードデータは、出力ラッチ制御信号ＣＬＯＢ１のハイレベルを受けて出力ラッチＯＬＢに取り込まれた後、ゲート制御信号ＣＬＯＢ２のハイレベルを受けて出力バッファＯＢに伝達され、データ入出力端子ＩＯ０を介して図示されないコントロールユニットＣＴＬＵに出力される。
【００６６】
図１２には、図２のフラッシュメモリＦＭＥＭのデータ入出力系回路の第１の実施例の接続図が示されている。また、図１３には、図２のフラッシュメモリＦＭＥＭの動作サイクルの概要を説明するための一実施例の説明図が示され、図１４，図１５，図１６ならびに図１７には、そのデータ入力サイクル，チェックビット入力サイクル，シンドローム生成サイクルならびにデータ出力サイクルの一実施例の信号波形図がそれぞれ示されている。さらに、図１８には、図２のフラッシュメモリＦＭＥＭと図２２に示した従来のフラッシュメモリの読み出しモード時のアクセス所要時間を比較・説明するための一実施例の説明図が示されている。これらの図をもとに、この実施例のフラッシュメモリＦＭＥＭのデータ入出力系回路の接続形態，フラッシュメモリＦＭＥＭの動作サイクルの概要，各動作サイクルにおける具体的動作ならびにその特徴について説明する。
【００６７】
なお、図１２は、フラッシュメモリＦＭＥＭのデータ入出力系回路つまり前記データレジスタＤＲ，メインセンスアンプＭＳＡ及びＭＳＢ，ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢならびにデータ入出力回路ＩＯＣに関する部分を整理したものであって、後記する第２及び第３の実施例ならびに図２２の従来例との差異を明確にすることを意図とする。また、フラッシュメモリＦＭＥＭは、前述のように、×８ビット構成とされ、データ入出力回路ＩＯＣ，ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢ，データレジスタＤＲならびにメモリアレイＡＲＹＬ及びＡＲＹＲによるデータ処理は８ビットつまりバイト単位でシリアルに行われるが、相補共通データ線ＣＤＡ０＊〜ＣＤＡ７＊ならびにＣＤＢ０＊〜ＣＤＢ７＊については、その１ビット分、つまりＣＤＡ０＊及びＣＤＢ０＊のみが例示される。
【００６８】
まず、図１２において、この実施例のフラッシュメモリＦＭＥＭは、前述のように、ｎ＋２１個の単位回路からなるデータレジスタＤＲを備え、データレジスタＤＲの各単位回路は、単位データレジスタＵＤＲと、各単位データレジスタＵＤＲの一対の入出力端子と２組の相補共通データ線ＣＤＡ０＊及びＣＤＢ０＊との間に順次交互に設けられるカラム選択ＭＯＳＦＥＴＮ３〜Ｎ６ならびにＮ７〜ＮＡとを含む。フラッシュメモリＦＭＥＭは、さらに、相補共通データ線ＣＤＡ０＊及びＣＤＢ０＊に対応して設けられるｃ個つまり２個のメインセンスアンプＭＳＡ及びＭＳＢと、直列処理型のＥＣＣ回路ＥＣＣＡ及びＥＣＣＢと、これらのＥＣＣ回路に共通に設けられるデータ入出力回路ＩＯＣとを備える。
【００６９】
なお、データレジスタＤＲのカラム選択ＭＯＳＦＥＴＮ３〜Ｎ６ならびにＮ７〜ＮＡは、ＹアドレスデコーダＹＤとともに直並列変換回路を構成し、相補共通データ線ＣＤＡ０＊及びＣＤＢ０＊ならびにメインセンスアンプＭＳＡ及びＭＳＢは、第１ないし第ｃつまり第２の出力信号経路の構成要素となる。
【００７０】
ここで、フラッシュメモリＦＭＥＭの書き込みモード時における動作サイクルは、図１３（ａ）に示されるように、データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯＣを介してバイト単位でシリアル入力される５１２バイトのライトデータをデータレジスタＤＲに取り込む『データ入力サイクル』と、これらのライトデータをもとに生成されＥＣＣ回路ＥＣＣＡ及びＥＣＣＢのシフトレジスタに残されている１０バイトのチェックビットをデータレジスタＤＲに取り込む『チェックビット入力サイクル』と、データレジスタＤＲにシリアルに取り込まれた合計５３２バイトのライトデータ及びチェックビットをメモリアレイＡＲＹＬ又はＡＲＹＲの選択ワード線に結合される５３２×８個のメモリセルＭＣにパラレルに書き込む『データ書き込みサイクル』とからなる。
【００７１】
フラッシュメモリＦＭＥＭが書き込みモードのデータ入力サイクルとされるとき、データ入出力端子ＩＯ０〜ＩＯ７には、図１４に例示されるように、バイト単位のライトデータＷＤ０〜ＷＤ５等がシリアルクロック信号ＳＣに従ってシリアル入力される。このとき、データ入出力回路ＩＯＣの入力ラッチＩＬＡ及びＩＬＢに対する入力ラッチ制御信号ＣＬＩＡ及びＣＬＩＢは、シリアルクロック信号ＳＣと所定の時間関係でかつ１サイクルおきに順次交互に形成され、ＹアドレスデコーダＹＤの動作制御信号となるカラム選択制御信号ＣＬＹＧは、シリアルクロック信号ＳＣとは所定の時間関係でしかも同一周期で形成される。
【００７２】
これにより、データ入出力端子ＩＯ０〜ＩＯ７を介して入力される偶数番号のライトデータＷＤ０，ＷＤ２ならびにＷＤ４等は、入力ラッチ制御信号ＣＬＩＡに従ってデータ入出力回路ＩＯＣの入力ラッチＩＬＡに取り込まれた後、データ入力線ＤＩＡ０〜ＤＩＡ７を介してＥＣＣ回路ＥＣＣＡに伝達され、そのチェックビット生成処理に供されるとともに、そのままメインセンスアンプ入力線ＭＩＡ０〜ＭＩＡ７を介してメインセンスアンプＭＳＡに伝達され、さらに相補共通データ線ＣＤＡ０＊〜ＣＤＡ７＊をデータレジスタＤＲの対応する単位データレジスタＵＤＲつまりＵＤＲ０及びＵＤＲ２等に順次取り込まれる。
【００７３】
同様に、データ入出力端子ＩＯ０〜ＩＯ７を介して入力される奇数番号のライトデータＷＤ１，ＷＤ３ならびにＷＤ５等は、入力ラッチ制御信号ＣＬＩＢに従ってデータ入出力回路ＩＯＣの入力ラッチＩＬＢに取り込まれた後、データ入力線ＤＩＢ０〜ＤＩＢ７を介してＥＣＣ回路ＥＣＣＢに伝達され、そのチェックビット生成処理に供されるとともに、そのままメインセンスアンプ入力線ＭＩＢ０〜ＭＩＢ７を介してメインセンスアンプＭＳＡに伝達され、さらに相補共通データ線ＣＤＢ０＊〜ＣＤＢ７＊をデータレジスタＤＲの対応する単位データレジスタＵＤＲつまりＵＤＲ１及びＵＤＲ３等に順次取り込まれる。
【００７４】
一方、フラッシュメモリＦＭＥＭが書き込みモードのチェックビット入力サイクルとされるとき、入力ラッチ制御信号ＣＬＩＡ及びＣＬＩＢは、図１５に例示されるように、第５１２バイト目のライトデータＷＤｎの取り込みが終了した時点でロウレベルに固定される。しかし、ＹアドレスデコーダＹＤに対するカラム選択制御信号ＣＬＹＧは、これまでと同様にシリアルクロック信号ＳＣと同一のサイクルで形成され、これに合わせてＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに対する図示されないクロック信号ＣＫが形成される。
【００７５】
前述のように、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢのシフトレジスタには、５１２バイト分のライトデータの取り込みが終了した時点で、これらのライトデータに対応する１０バイト分のチェックビットＣＡ０〜ＣＡ９あるいはＣＢ０〜ＣＢ９が残されている。これらのチェックビットは、引き続き形成されるクロック信号ＣＫ及びカラム選択制御信号ＣＬＹＧに従ってＥＣＣ回路ＥＣＣＡ及びＥＣＣＢからメインセンスアンプ入力線ＭＩＡ０〜ＭＩＡ７ならびにＭＩＢ０〜ＭＩＢ７を介してメインセンスアンプＭＳＡ及びＭＳＢに順次伝達され、さらに相補共通データ線ＣＤＡ０＊〜ＣＤＡ７＊ならびにＣＤＢ０＊〜ＣＤＢ７＊を介してデータレジスタＤＲに順次シリアルに伝達され、取り込まれる。
【００７６】
１０バイト分のチェックビットＣＡ０〜ＣＡ９ならびにＣＢ０〜ＣＢ９がデータレジスタＤＲに取り込まれチェックビット入力サイクルが終了すると、ただちにデータ書き込みサイクルが開始され、データレジスタＤＲに取り込まれた合計５３２バイト分のライトデータ及びチェックビットが書き込み回路ＷＡ又はＷＢを介してメモリアレイＡＲＹＬ又はＡＲＹＲの選択メモリセルに一斉に書き込まれる。これらの選択メモリセルに対する書き込み動作は、いわゆるベリファイ動作を繰り返しながら行われるために比較的長い時間を必要とするが、このデータ書き込みサイクルが終了した時点で書き込みモードが終了する。
【００７７】
このように、本実施例のフラッシュメモリＦＭＥＭの書き込みモードでは、データ入出力端子ＩＯ０〜ＩＯ７を介してバイト単位でシリアル入力されるライトデータＷＤ０〜ＷＤｎがそのままバイト単位でデータレジスタＤＲに順次伝達され、取り込まれるとともに、バイトごとに交互にＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに伝達され、チェックビット生成に供される。したがって、フラッシュメモリ全体として見た場合、書き込みモード時のアクセス所要時間は、チェックビット入力サイクルを含めて従来のフラッシュメモリと同じ程度となり、変わらない。ただし、メモリアレイＡＲＹＬ及びＡＲＹＲには、チェックビットＣＡ０〜ＣＡ９ならびにＣＢ０〜ＣＢ９に対応する２０バイト分の記憶領域が必要となり、従来に比べて１０バイト分の領域追加が必要となる。
【００７８】
次に、フラッシュメモリＦＭＥＭの読み出しモード時の動作サイクルは、図１３（ｂ）に示されるように、メモリアレイＡＲＹＬ又はＡＲＹＲの指定されたワード線を選択状態とし、この選択ワード線に結合される合計５３２×８個のメモリセルＭＣからその保持データつまりリードデータ及びチェックビットを読み出してデータレジスタＤＲにパラレルに取り込む『データ読み出しサイクル』と、これらのリードデータ及びチェックビットをバイト単位でシリアルに選択し、メインセンスアンプＭＳＡ及びＭＳＢからＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに伝達してシンドロームを生成する『シンドローム生成サイクル』と、データレジスタＤＲに保持されるリードデータを再度バイト単位でシリアルに選択し、メインセンスアンプＭＳＡ及びＭＳＢからＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに伝達して誤り訂正しながら出力する『データ出力サイクル』とからなる。
【００７９】
フラッシュメモリＦＭＥＭの読み出しモードにおけるデータ読み出しサイクルは、いわゆるファーストア（１ｓｔ．）アクセスであって、その所要時間は、例えば５μｓ程度とされる。データ読み出しサイクルの結果としてデータレジスタＤＲに取り込まれた５３２バイト分のリードデータ及びチェックビットは、図１６に例示されるように、シリアルクロック信号ＳＣと同一サイクルで形成されるカラム選択制御信号ＣＬＹＧ及びこれにともなうＹアドレスデコーダＹＤのデコード結果に従って、例えばＲＤ０及びＲＤ１，ＲＤ２及びＲＤ３，ＲＤ４及びＲＤ５……の組み合わせで２バイトずつ選択され、相補共通データ線ＣＤＡ０＊〜ＣＤＡ７＊ならびにＣＤＢ０＊〜ＣＤＢ７＊を介してメインセンスアンプＭＳＡ及びＭＳＢにシリアル伝達され、増幅される。そして、メインセンスアンプ出力線ＭＯＡ０〜ＭＯＡ７ならびにＭＯＢ０〜ＭＯＢ７を介してＥＣＣ回路ＥＣＣＡ及びＥＣＣＢにシリアル伝達され、そのシンドローム生成に供される。
【００８０】
つまり、この実施例のフラッシュメモリＦＭＥＭでは、ＥＣＣ回路ＥＣＣＡによる偶数番号のリードデータＲＤ０，ＲＤ２ないしＲＤ８等に対するシンドローム生成処理と、ＥＣＣ回路ＥＣＣＢによる奇数番号のリードデータＲＤ１，ＲＤ３ないしＲＤ９等に対するシンドローム生成処理がシリアルクロック信号ＳＣと同一サイクルで並行して行われる訳であって、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢのシフトレジスタには、シンドローム生成処理が終了する２６１サイクル目においてリードデータに対応した１０バイト分のシンドロームが残される。
【００８１】
シンドローム生成サイクルが終了し、フラッシュメモリＦＭＥＭが読み出しモードのデータ出力サイクルとされると、ＹアドレスデコーダＹＤに対するカラム選択制御信号ＣＬＹＧは、図１７に例示されるように、今度はシリアルクロック信号ＳＣの１サイクルおきに形成されるとともに、このカラム選択制御信号ＣＬＹＧと同じようなサイクルでデータ入出力回路ＩＯＣの出力ラッチＯＬＡ及びＯＬＢに対する出力ラッチ制御信号ＣＬＯＡ１及びＣＬＯＢ１が所定の時間関係をもって形成される。また、データ入出力回路ＩＯＣのトランスファゲートＧ１及びＧ２に対するゲート制御信号ＣＬＯＡ２及びＣＬＯＢ２が、シリアルクロック信号ＳＣの１サイクル分ずつ交互にハイレベルとされる。
【００８２】
これにより、データレジスタＤＲにより保持される５１２バイトのリードデータＲＤ０〜ＲＤｎは、相補共通データ線ＣＤＡ０＊〜ＣＤＡ７＊ならびにＣＤＢ０＊〜ＣＤＢ７＊を介して、例えばＲＤ０及びＲＤ１，ＲＤ２及びＲＤ３，ＲＤ４及びＲＤ５……の組み合わせで２バイトずつ、しかもシリアルクロック信号ＳＣの２倍の周期をもってシリアルにメインセンスアンプＭＳＡ及びＭＳＢに伝達される。そして、そのままメインセンスアンプ出力線ＭＯＡ０〜ＭＯＡ７ならびにＭＯＢ０〜ＭＯＢ７を介してＥＣＣ回路ＥＣＣＡ及びＥＣＣＢにシリアル伝達され、生成されたシンドロームによる誤り訂正を受けた後、訂正後のリードデータＲＤＣ０及びＲＤＣ１，ＲＤＣ２及びＲＤＣ３，ＲＤＣ４及びＲＤＣ５……として２バイトずつ、データ出力線ＤＯＡ０〜ＤＯＡ７ならびにＤＯＢ０〜ＤＯＢ７を介してデータ入出力回路ＩＯＣに伝達される。
【００８３】
データ出力線ＤＯＡ０〜ＤＯＡ７ならびにＤＯＢ０〜ＤＯＢ７を介してデータ入出力回路ＩＯＣに伝達される訂正後のリードデータＲＤＣ０及びＲＤＣ１，ＲＤＣ２及びＲＤＣ３，ＲＤＣ４及びＲＤＣ５……は、出力ラッチ制御信号ＣＬＯＡ１又はＣＬＯＢ１の立ち上がりを受けてデータ入出力回路ＩＯＣの出力ラッチＯＬＡ及びＯＬＢに順次取り込まれた後、ゲート制御信号ＯＬＯＡ２又はＯＬＯＢ２のハイレベルを受けてデータ入出力回路ＩＯＣの出力バッファＯＢにバイト単位でシリアルに伝達され、データ入出力端子ＩＯ０〜ＩＯ７を介して図示されないコントロールユニットＣＴＬＵに出力される。
【００８４】
このように、本実施例のフラッシュメモリＦＭＥＭの読み出しモードでは、ファーストアクセスによりメモリアレイＡＲＹＬ又はＡＲＹＲから読み出された５３２バイト分のリードデータ及びチェックビットが、シリアルクロック信号ＳＣの各サイクルごとに２バイトずつ順次選択され、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢに伝達されるとともに、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢによるシンドローム生成処理が同時に並行して行われる。また、生成されたシンドロームによるリードデータの誤り訂正処理は、シリアルクロック信号ＳＣの２サイクル分を周期として行われ、結局は従来のフラッシュメモリと同じ所要時間をもって行われる。この結果、図１８に例示されるように、この実施例のフラッシュメモリＦＭＥＭでは、ＥＣＣ回路ＥＣＣＡ及びＥＣＣＢのシンドローム生成処理に要するが、従来に比較してほぼ半分となり、相応してフラッシュメモリＦＭＥＭひいてはこれを搭載するメモリカードＭＣＤの高速化が図られる。
【００８５】
ところで、フラッシュメモリＦＭＥＭの読み出しモードにおけるアクセス所要時間Ｔｒは、前記のように、フラッシュメモリのファーストアクセス時間をｔｆａとし、ＥＣＣ回路のシンドローム生成所要時間をｔｓｇとし、その後のセカンドアクセス時間、つまりシンドロームによる誤り訂正を受けた５１２バイトのリードデータがすべて出力されるまでに要する時間をｔｓａとするとき、
Ｔｒ＝ｔｆａ＋ｔｓｇ＋ｔｓａ
として求められる。
【００８６】
一方、ＥＣＣ回路のシンドローム生成所要時間ｔｓｇ及びセカンドアクセス時間ｔｓａは、リードデータ及びチェックビットのバイト数をそれぞれＢｄ及びＢｃとし、シリアルクロック信号ＳＣの周期をＴｃとするとき、
ｔｓｇ＝（Ｂｄ＋Ｂｃ）×Ｔｃ
ｔｓａ＝Ｂｄ×Ｔｃ
となるが、この実施例のフラッシュメモリＦＭＥＭではシンドローム生成処理が２個のＥＣＣ回路ＥＣＣＡ及びＥＣＣＢで並行して行われるため、
ｔｓｇ＝（Ｂｄ／２＋Ｂｃ）×Ｔｃ
となる。
【００８７】
したがって、フラッシュメモリのファーストアクセス時間ｔｆａを例えば５μｓとし、リードデータ及びチェックビットのバイト数Ｂｄ及びＢｃをそれぞれ５１２バイト及び１０バイトとし、クロック信号の周期Ｔｃを例えば５０ｎｓつまり０．０５μｓとするとき、
0003952343.tif 000003
つまり４３．９μｓとなり、図２２に示した従来のフラッシュメモリに比較して１２．８μｓすなわち２２．６％の短縮効果が得られるものとなる。
【００８８】
これまでの説明から明らかなように、２個のＥＣＣ回路ＥＣＣＡ及びＥＣＣＢならびにその関連部を設けるためのハードウェア追加は、これらのＥＣＣ回路が直列処理型であるために比較的大きなものとはならず、これにともなうレイアウト所要面積の増加も少ない。これらのことから、本発明の採用により、フラッシュメモリＦＭＥＭの小型化・低コスト化を阻害することなく、フラッシュメモリＦＭＥＭひいてはこれを搭載するメモリカードＭＣＤの読み出し動作時におけるアクセス所要時間を大幅に短縮することができるものである。
【００８９】
図１９には、この発明が適用されたフラッシュメモリのデータ入出力系回路の第２の実施例の接続図が示されている。なお、本実施例のフラッシュメモリは、前記図２ないし図１８の実施例のフラッシュメモリＦＭＥＭを基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００９０】
図１９において、この実施例のフラッシュメモリは、ｃ個つまり４個のメインセンスアンプＭＳＡ〜ＭＳＤならびにＥＣＣ回路ＥＣＣＡ〜ＥＣＣＤを備える。また、データレジスタＤＲは、メモリアレイＡＲＹＬ及びＡＲＹＲの各グローバルビット線に対応して設けられるデータ用のｎ＋１個つまり５１２個とチェックビット用の４０個、合計ｎ＋４１個つまり５５２の単位データレジスタＵＤＲを含み、各単位データレジスタＵＤＲの一対の入出力端子と相補共通データ線ＣＤＡ０＊〜ＣＤＤ０＊との間を選択的に接続するための合計５５２組のカラム選択ＭＯＳＦＥＴＮＨ〜ＮＫを含む。これらのカラム選択ＭＯＳＦＥＴＮＨ〜ＮＫのゲートには、図示されないＹアドレスデコーダＹＤからカラム選択信号ＳＡＢｉ〜ＳＤＢｉ，ＳＡＢｊ〜ＳＤＢｊならびにＳＡＴｉ〜ＳＤＴｉ，ＳＡＴｊ〜ＳＤＴｊがそれぞれ所定の組み合わせで供給される。
【００９１】
この実施例において、フラッシュメモリが読み出しモードのシンドローム生成サイクルとされるとき、カラム選択ＭＯＳＦＥＴＮＨ〜ＮＫは、隣接する４組が順次同時にオン状態とされ、相補共通データ線ＣＤＡ０＊〜ＣＤＤ０＊には、データレジスタＤＲに保持されるリードデータ又はチェックビットが４バイト単位でシリアル伝達される。また、このときＥＣＣ回路ＥＣＣＡ〜ＥＣＣＤは、同時に並行してシンドローム生成処理を行い、フラッシュメモリがデータ出力サイクルとされると、シリアルクロック信号ＳＣの４倍の周期でリードデータの訂正処理を行う。この結果、この実施例の場合、図２０に例示されるように、シンドローム生成に要する時間のみが従来のほぼ４分の１となり、フラッシュメモリの読み出しモードにおけるアクセス所要時間は３７．５μｓとなり、従来に比較して１９．２μｓつまり３３．９％の短縮効果が得られるものとなる。
【００９２】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）ＭＭＣ型のメモリカード等に搭載されるフラッシュメモリ等の半導体メモリに、データレジスタにより保持される出力データ及びチェックビットを所定の組み合わせで順次選択し、第１ないし第ｃの出力信号経路に伝達する直並列変換回路と、第１ないし第ｃの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達される出力データ及びチェックビットをもとに所定のシンドロームを生成した後、これらのシンドロームをもとに、再度伝達される出力データの誤りを訂正するｃ個の直列処理型のＥＣＣ回路と、これらのＥＣＣ回路による訂正を受けつつ出力される出力データを所定の順序で組み合わせ、所定の出力端子から出力する出力回路とを設けることで、比較的少ないハードウェアの追加により、シンドロームの生成所要時間を、直列処理型のＥＣＣ回路が１個設けられる従来に比較して実質ｃ分の１に短縮できるという効果が得られる。
【００９３】
（２）上記（１）項により、その小型化・低コスト化を阻害することなく、直列処理型のＥＣＣ回路を内蔵するフラッシュメモリ等の読み出しモードにおけるアクセス所要時間を短縮することができるという効果が得られる。
（３）上記（２）項により、フラッシュメモリメモリカード等の読み出し動作時におけるアクセス所要時間を短縮できるという効果が得られる。
【００９４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、メモリカードＭＣＤは、任意数のフラッシュメモリＦＭＥＭを備えることができるし、コントロールユニットＣＴＬＵは、フラッシュメモリＦＭＥＭ内に設けることも可能である。メモリカードＭＣＤは、例えば１ビット単位でデータをシリアルに入出力することができる。メモリカードＭＣＤの形状やＩＣパッケージ（ＩＣＰ１及びＩＣＰ２）ならびにコネクタＣＮの配置は、種々の実施形態をとりうる。また、この実施例では、フラッシュメモリＦＭＥＭ及びコントロールユニットＣＴＬＵをパッケージ形態でボードに搭載しているが、これらの集積回路は、例えばチップのままいわゆるベアチップ形態でボードに搭載してもよい。
【００９５】
図２において、フラッシュメモリＦＭＥＭに設けられるＥＣＣ回路及びその関連部の個数ｃは、任意に設定することができる。また、データ入出力端子ＩＯ０〜ＩＯ７は、入力端子及び出力端子として専用化してもよいし、データ入出力回路ＩＯＣも入力回路及び出力回路として専用化することができる。フラッシュメモリＦＭＥＭのメモリアレイＡＲＹＬ及びＡＲＹＲは、任意数の冗長素子を含むことができるし、その直接周辺部を含めて任意数のメモリマットに分割できる。フラッシュメモリＦＭＥＭは、例えば×４ビット又は×１６ビット等、任意のビット構成をとることができる。さらに、フラッシュメモリＦＭＥＭのブロック構成や、起動制御信号及び内部制御信号の名称及び組み合わせ等は、本実施例の制約を受けることなく種々の実施形態を採りうる。図３及び図４において、フラッシュメモリＦＭＥＭは、階層ビット方式をとることを必須条件とはしないし、逆にワード線方向において階層ワード線方式をとることもできる。
【００９６】
図５において、データレジスタＤＲのブロック構成は、この実施例による制約を受けない。また、カラム選択ＭＯＳＦＥＴＮ３〜Ｎ６ならびにＮ７〜ＮＡは、例えばＰチャンネルＭＯＳＦＥＴに置き換えることができるし、Ｎチャンネル及びＰチャンネルＭＯＳＦＥＴが並列結合されてなるトランスファゲートに置き換えることもできる。さらに、これらのカラム選択ＭＯＳＦＥＴを含む直並列変換回路は、例えばＹゲート回路として、データレジスタＤＲとは独立のブロックとすることもできる。図６において、データレジスタＤＲの単位データレジスタＵＤＲ及び単位プリチャージ回路ＵＰＣＣの具体的構成は、種々の実施形態をとりうるし、電源電圧の極性及びＭＯＳＦＥＴの導電型等も同様である。
【００９７】
図７において、メインセンスアンプＭＳＡの具体的構成は、種々の実施形態をとりうる。図８において、ＥＣＣ回路ＥＣＣＡの論理形態が、その誤り訂正符号の生成アルゴリズムに応じて変化するものであることは言うまでもない。また、ＥＣＣ回路ＥＣＣＡの具体的構成は、スイッチＳＷ３〜ＳＷ７を含めて、本実施例の制約を受けることなく種々の実施形態をとりうる。図９に示されるＥＣＣ回路ＥＣＣＡの単位データレジスタＵＤＲの具体的構成や、図１０に示される各スイッチの動作条件等も、これらの実施例による制約を受けない。このことは、図１１に示されるデータ入出力回路ＩＯＣについても同様である。
【００９８】
図１３ならびに図１４〜図１７において、各信号の絶対的なレベル及び時間関係は、本発明の主旨に影響を与えない。
【００９９】
データレジスタＤＲは、図２１に例示されるように、カラム選択ＭＯＳＦＥＴをなくし、単位センスアンプレジスタＳＡＲ０〜ＳＡＲｎ＋２０を直接シフトレジスタ動作させることによっても実現できる。この場合、入力用ＥＣＣ回路ＥＣＣＩＡ及びＥＣＣＩＢならびに出力用ＥＣＣ回路ＥＣＣＯＡ及びＥＣＣＢと、入力回路ＩＮＣ及び出力回路ＯＵＴＣを別個に設けることで、図２〜図１７のフラッシュメモリＦＭＥＭと同様な作用効果を得ることができる。
【０１００】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリならびにこれを基本素子とするＭＭＣ型のメモリカードに適用した場合について説明したが、それに限定されるものではなく、例えば、ＥＥＰＲＯＭ（電気的に消去・書き換え可能なリードオンリメモリ）やダイナミック型ＲＡＭ（ランダムアクセスメモリ）等の各種半導体メモリならびにこのような半導体メモリを基本素子とするメモリースティック型のメモリカードにも適用できる。また、本発明は、例えば、直並列変換用のデータレジスタを含む各種の通信システム等にも適用できるし、これを構成する通信システム用集積回路装置等にも適用できる。この発明は、少なくともＥＣＣ回路を内蔵する装置及びシステムならびにその誤り訂正方式として広く適用できる。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ＭＭＣ型のメモリカード等に搭載されるフラッシュメモリ等の半導体メモリに、データレジスタにより保持される出力データ及びチェックビットを所定の組み合わせで順次選択し、第１ないし第ｃの出力信号経路に伝達する直並列変換回路と、第１ないし第ｃの出力信号経路に対応して設けられ、対応する出力信号経路を介して伝達される出力データ及びチェックビットをもとに所定のシンドロームを生成した後、これらのシンドロームをもとに、再度伝達される出力データの誤りを訂正するｃ個の直列処理型のＥＣＣ回路と、これらのＥＣＣ回路による訂正を受けつつ出力される出力データを所定の順序で組み合わせ、所定の出力端子から出力する出力回路とを設けることで、比較的少ないハードウェアの追加により、シンドロームの生成所要時間を、直列処理型のＥＣＣ回路が１個設けられる従来に比較して実質ｃ分の１に短縮できる。この結果、その小型化・低コスト化を阻害することなく、直列処理型のＥＣＣ回路を内蔵するフラッシュメモリ等ならびにこれを搭載するメモリカード等の読み出し動作時におけるアクセス所要時間を短縮できる。
【図面の簡単な説明】
【図１】この発明が適用されたフラッシュメモリを含むメモリカードの一実施例を示す外観構造図である。
【図２】図１のメモリカードに含まれるフラッシュメモリの一実施例を示すブロック図である。
【図３】図２のフラッシュメモリに含まれるメモリアレイの一実施例を示す部分的な回路図である。
【図４】図３のメモリアレイに含まれるサブアレイブロックの一実施例を示す回路図である。
【図５】図２のフラッシュメモリに含まれるデータレジスタの一実施例を示す部分的な回路図である。
【図６】図５のデータレジスタに含まれる単位データレジスタ及び単位プリチャージ回路の一実施例を示す回路図である。
【図７】図２のフラッシュメモリに含まれるメインセンスアンプの一実施例を示す部分的な回路図である。
【図８】図２のフラッシュメモリに含まれるＥＣＣ回路の一実施例を示す部分的な回路図である。
【図９】図８のＥＣＣ回路に含まれる単位シフトレジスタの一実施例を示す回路図である。
【図１０】図７のメインセンスアンプ及び図８のＥＣＣ回路に含まれる各スイッチの一実施例を示す動作条件図である。
【図１１】図２のフラッシュメモリに含まれるデータ入出力回路の一実施例を示す部分的な回路図である。
【図１２】図２のフラッシュメモリのデータ入出力系回路の第１の実施例を示す部分的な接続図である。
【図１３】図２のフラッシュメモリの書き込みモード及び読み出しモードの動作概要を説明するための解説図である。
【図１４】図２のフラッシュメモリの書き込みモードのデータ入力サイクル時の一実施例を示す信号波形図である。
【図１５】図２のフラッシュメモリの書き込みモードのチェックビット入力サイクル時の一実施例を示す信号波形図である。
【図１６】図２のフラッシュメモリの読み出しモードのシンドローム生成サイクル時の一実施例を示す信号波形図である。
【図１７】図２のフラッシュメモリの読み出しモードのデータ出力サイクル時の一実施例を示す信号波形図である。
【図１８】図２のフラッシュメモリと直列処理型の１個のＥＣＣ回路を含む従来のフラッシュメモリのアクセス所要時間を比較説明するための解説図である。
【図１９】この発明が適用されたフラッシュメモリのデータ入出力系回路の第２の実施例を示す部分的な接続図である。
【図２０】図１９のフラッシュメモリと直列処理型の１個のＥＣＣ回路を含む従来のフラッシュメモリのアクセス所要時間を比較説明するための解説図である。
【図２１】この発明が適用されたフラッシュメモリのデータ入出力系回路の第３の実施例を示す部分的な接続図である。
【図２２】この発明に先立って本願発明者等が検討したフラッシュメモリのデータ入出力系回路の一例を示す部分的な接続図である。
【符号の説明】
ＭＣＤ……メモリカード、ＣＮ……コネクタ、ＩＣＰ１〜ＩＣＰ２……ＩＣ（集積回路）パッケージ、ＣＴＬＵ……コントロールユニット、ＦＭＥＭ……フラッシュメモリ。
ＡＲＹＬ，ＡＲＹＲ……メモリアレイ、Ｗ０〜Ｗｍ……ワード線、ＷＤＬ，ＷＤＲ……ワード線駆動回路、ＹＤ……Ｙアドレスデコーダ、ＡＤ０〜ＡＤｆ……アドレス信号、ＣＴＬ……メモリコントローラ、ＷＬ，ＷＲ……書き込み回路、ＤＲ……データレジスタ、ＣＤＡ０Ｔ〜ＣＤＡ７Ｔ，ＣＤＢ０Ｔ〜ＣＤＢ７Ｔ……非反転共通データ線、ＣＤＡ０Ｂ〜ＣＤＡ７Ｂ，ＣＤＢ０Ｂ〜ＣＤＢ７Ｂ……反転共通データ線、ＭＳＡ，ＭＳＢ……メインセンスアンプ、ＭＩＡ０〜ＭＩＡ７，ＭＩＢ０〜ＭＩＢ７……メインセンスアンプ入力線、ＭＯＡ０〜ＭＯＡ７，ＭＯＢ０〜ＭＯＢ７……メインセンスアンプ出力線、ＥＣＣＡ，ＥＣＣＢ……ＥＣＣ回路、ＤＩＡ０〜ＤＩＡ７，ＤＩＢ０〜ＤＩＢ７……データ入力線、ＤＯＡ０〜ＤＯＡ７，ＤＯＢ０〜ＤＯＢ７……データ出力線、ＩＯＣ……データ入出力回路、ＳＣ……シリアルクロック信号又はその入力端子、ＣＥＢ……チップイネーブル信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、ＩＯ０〜ＩＯ７……入力又は出力データあるいはその入出力端子。
ＳＢＬ……サブアレイブロック，Ｗｐ〜Ｗｓ……ワード線、ＧＢＬ０〜ＧＢＬｎ＋２０，ＧＢＲ０〜ＧＢＲｎ＋２０……グローバルビット線。
ＭＣ……２層ゲート構造型のメモリセル、ＳＢＬＤ，ＳＢＬＳ……サブビット線、ＳｋＤ，ＳｋＳ……ブロック選択信号。
ＵＤＲ……単位データレジスタ、ＵＰＣＣ……単位プリチャージ回路、ＳＡＴｉ，ＳＡＴｊ，ＳＡＢｉ，ＳＡＢｊ，ＳＢＴｉ，ＳＢＴｊ，ＳＢＢｉ，ＳＢＢｊ……カラム選択信号。
ＳＬＰ，ＳＬＮ……コモンソース線、ＰＣ……プリチャージ制御信号、ＲＳ……リセット制御信号、ＴＲ……接続制御信号。
ＡＭＰ……増幅回路。
ＳＲ……単位シフトレジスタ、ＥＯ１〜ＥＯ４……排他的論理和回路。
ＩＢ……入力バッファ、ＯＢ……出力バッファ、ＩＬＡ，ＩＬＢ……入力ラッチ、ＯＬＡ，ＯＬＢ……出力ラッチ、Ｇ１〜Ｇ２……トランスファゲート、ＣＬＩＡ，ＣＬＩＢ……入力ラッチ制御信号、ＣＬＯＡ１，ＣＬＯＢ１……出力ラッチ制御信号、ＣＬＯＡ２，ＣＬＯＢ２……ゲート制御信号。
Ｎ１〜ＮＯ……ＮチャンネルＭＯＳＦＥＴ、Ｐ１〜Ｐ２……ＰチャンネルＭＯＳＦＥＴ、Ｖ１〜ＶＬ……インバータ、ＳＷ１〜ＳＷ７……スイッチ、Ｔ１〜Ｔ３……スイッチ端子、ＡＧ１……アンドゲート、ＤＬ……遅延回路。
ＷＤ０〜ＷＤｎ……ライトデータ、ＣＬＹＧ……カラム選択制御信号、ＵＤＲ０〜ＵＤＲｎ＋２０……単位データレジスタ。
ＣＡ０〜ＣＡ９，ＣＢ０〜ＣＢ９……チェックビット。
ＲＤ０〜ＲＤｎ……リードデータ、Ｈｚ……ハイインピーダンス状態。
ＲＤＣ０〜ＲＤＣｎ……誤り訂正済リードデータ。
ＣＤＡ０Ｔ〜ＣＤＤ０Ｔ……非反転共通データ線、ＣＤＡ０Ｂ〜ＣＤＤ０Ｂ……反転共通データ線、ＭＳＡ〜ＭＳＤ……メインセンスアンプ、ＥＣＣＡ〜ＥＣＣＤ……ＥＣＣ回路。
ＩＮＣ……入力回路、ＥＣＣＩＡ，ＥＣＣＩＢ……入力用ＥＣＣ回路、ＳＡＲ０〜ＳＡＲｎ＋２０……センスアンプレジスタ、ＥＣＣＯＡ，ＥＣＣＯＢ……出力用ＥＣＣ回路、ＯＵＴＣ……出力回路、ＹＤＥＣ……Ｙアドレスデコーダ。
ＣＤＴ０……非反転共通データ線、ＣＤＢ０……反転共通データ線、ＭＳ……メインセンスアンプ、ＥＣＣ……ＥＣＣ回路。
【図１】
0003952343.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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