(57)【特許請求の範囲】
【請求項１】
入力信号の信号立ち上がり、立ち下がりに、ワンショットパルス回路から出力されるオン信号とオフ信号と、一定周期のパルス信号であるステータス信号とのＯＲ信号に基づき所望の出力信号を得るステータス方式信号処理回路において、
入力信号の信号立ち上がり、立ち下がりに呼応して所定幅のマスク信号を出力するマスク回路を備え、そのマスク信号で前記ＯＲ信号をマスクすることを特徴とするステータス方式信号処理回路。
【請求項２】
上記マスク回路に、遅延回路及びＥＸＯＲを用いた請求項１記載のステータス方式信号処理回路。
【請求項３】
上記マスク回路に、遅延回路及びワンショットパルス回路を用いた請求項１記載のステータス方式信号処理回路。
【請求項４】
上記遅延回路を、抵抗およびコンデンサで構成した請求項２もしくは３記載のステータス方式信号処理回路。
【請求項５】
上記遅延回路を、定電流源と、これに直列に接続したＮＰＮトランジスタもしくはＰＮＰトランジスタと、前記トランジスタのコレクタ・エミッタ間に接続したコンデンサとで構成した請求項２もしくは３記載のステータス方式信号処理回路。
【請求項６】
上記遅延回路を、定電流源と、これに直列に接続したＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタと、前記トランジスタのソース・ドレイン間に接続したコンデンサとで構成した請求項２もしくは３記載のステータス方式信号処理回路。
【請求項７】
上記遅延回路を、ＮＰＮトランジスタと、前記トランジスタのコレクタ・エミッタ間に接続したコンデンサと、定電流源及びカレントミラー回路からなる定電流回路とで構成した請求項２もしくは３記載のステータス方式信号処理回路。
【請求項８】
上記遅延回路を、ＮＭＯＳトランジスタと、前記トランジスタのソース・ドレイン間に接続したコンデンサと、定電流源及びカレントミラー回路からなる定電流回路とで構成した請求項２もしくは３記載のステータス方式信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力信号に対応した信号を出力する信号処理回路で特に、ステータス方式による信号処理回路に関するものである。
【０００２】
【従来の技術】
入力信号に対応した波形の出力信号を得るために、ステータス方式の信号処理回路が使用されている。これは、入力信号の信号立ち上がり、立ち下がりに、ワンショットパルス回路から出力されるオン信号とオフ信号と、一定周期のパルス信号であるステータス信号とのＯＲ信号に基づき所望の出力信号を得ている。
【０００３】
【発明が解決しようとする課題】
このような回路では、入力信号の入力タイミングとステータス信号とが同期していないため、入力信号が入った時のステータス信号の位相によって、出力信号の出力タイミングが変動した。その出力信号を受けて動作する回路では信号の位相変動によるジッタを生じさせる要因となった。
【０００４】
この発明は、入力信号に同期して出力されるマスク信号を用いることにより、入力信号から一定のタイミング後に出力信号を出力するステータス方式信号処理回路を提供するものである。
【０００５】
【課題を解決するための手段】
本発明は、入力信号の信号立ち上がり、立ち下がりに、ワンショットパルス回路から出力されるオン信号とオフ信号と、一定周期のパルス信号であるステータス信号とのＯＲ信号に基づき所望の出力信号を得るステータス方式信号処理回路において、
入力信号の信号立ち上がり、立ち下がりに呼応して所定幅のマスク信号を出力するマスク回路を備え、そのマスク信号で前記ＯＲ信号をマスクすることを特徴とする。
【０００６】
【発明の実施の形態】
実施の形態１．
図１に本発明の１実施形態を示したステータス方式信号処理回路１０を示す。入力回路１１に入力された信号INは、インバータＩ１で反転された信号と共にワンショットパルス回路１２に入力され、このワンショットパルス回路１２からは、それぞれの信号に対応してONEON、ONEOFFが出力される。また、前記入力信号INは、マスク回路１３とＮＡＮＤ回路Ａ１に入力され、ＮＡＮＤ回路Ａ２へはインバータＩ２で反転されてから入力される。
【０００７】
ステータス回路１４よりのステータス信号OSCは、前記ＮＡＮＤ回路Ａ１、Ａ２の他方の入力部に入力される。それらのＮＡＮＤ回路Ａ１、Ａ２の出力は、それぞれインバータI3、I4を介してＮＯＲ回路Ｏ１、Ｏ２の一方の入力部に入力され、それぞれの他方の入力部には前記ONEON、ONEOFF信号が入力される。
【０００８】
前記ＮＯＲ回路Ｏ１、Ｏ２の出力は、それぞれインバータＩ５、Ｉ６を介してＮＡＮＤ回路Ａ３、Ａ４の一方の入力部に入力され、それぞれの他方の入力部にはマスク回路３よりのマスク信号MSKが入力される。そして、前記ＮＡＮＤ回路Ａ３、Ａ４の出力は、それぞれインバータＩ７、Ｉ８を介してフリップフロップ回路１５のＳ端子、Ｒ端子に入力され、Ｏ端子から所望の信号OUTが出力される。
【０００９】
図２にマスク回路１３の回路例を示す。ＥＸＯＲの入力部Ａには入力信号INが直接印加され、他方の入力部Ｂには、２個のインバータ及びコンデンサＣからなる遅延回路Ｑを介して入力される。これより、入力信号INにレベル変化があった時、入力部Ｂでは瞬間的に時間遅れが生じて、ＥＸＯＲの両入力部への入力レベルが異なるため、ＥＸＯＲからパルスが出力される。この回路では回路構成が簡単にために小型に形成できる。
【００１０】
図３は、このステータス方式信号処理回路１０の動作を示したタイムチャートである。OSCON信号およびOSCOFF信号は、入力信号INがハイレベルの間、およびローレベルの間にのみ出力されたステータス信号である。MON信号は、OSCON信号とONEON信号とのＯＲ信号であり、MOFF信号は、OSCOFF信号とONEOFF信号とのＯＲ信号である。
【００１１】
DON信号は、MON信号とマスク信号MSKとのＡＮＤ信号であり、DOFF信号は、MOFF信号とマスク信号MSKとのＡＮＤ信号である。マスク信号MSKは、入力信号INの信号立ち上がり及び、信号立下りの両時点t1、t3からそれぞれＴ1期間だけローレベルとなる信号である。従って、DON信号は、時点t1後のＴ1期間は常にローレベルとなり、また、DOFF信号は、時点t3後のＴ1期間は常にローレベルとなる。
【００１２】
その結果、出力信号OUTは、時点t1からＴ1後の時点t2でローからハイとなり、また、時点t3からＴ1後の時点t4でハイからローとなる。
【００１３】
図３は、入力信号INの信号立ち上がり(t1)および信号立下り(t3)は、ステータス信号OSCがハイレベルの間に生じた場合であったが、次に図４に示すように、t1、t3が共にステータス信号OSCのローレベルの時に生じた場合について説明する。
【００１４】
この場合、時点t1の直後では、OSCON信号はローになっているが、少なくともＴ2(ワンショットパルス回路１２の応答時間)後には、ONEON信号がハイとなるため、MON信号も時点t1からＴ2後にはハイとなる。このMON信号に対してマスクMSKが適用される。ここでＴ1をＴ2より長くしておけば、DON信号は、必ず、時点t2でハイとなり、出力信号OUTも時点t2でハイとなる。
【００１５】
入力信号INがハイからローに変化する時も、時点t1での動作と同じように、時点t3からＴ1後の時点t4でハイからローに変化する。このように、入力信号INが時点t1でローからハイに変化した時、ステータス信号OSCが、ハイであってもローであっても時点t1からＴ1後の時点t2で出力信号OUTがローからハイに変化し、又、入力信号INが時点t3でハイからローに変化した時も常に時点t3からＴ1後の時点t4で出力信号OUTがローからハイに変化する。
【００１６】
実施の形態２．
図５にマスク回路１３の別の回路例を示す。これは、ワンショットパルス回路１２と同じ回路に遅延回路Ｑを付加したものであり、この回路によれば、入力信号がハイに変化した時は、上半分の回路でパルス(図１のONEONに相当)を出力し、ローに変化した時は下半分の回路でパルス(図１のONEOFFに相当)を出力する。このように個別の回路でそれぞれパルスを出力するため、両パルスの幅を同一にすることができる。また、ワンショットパルス回路１２と同じ回路構成とすることにより、相対精度を上げることができる。
【００１７】
実施の形態３．
図２および図５の破線領域で示した遅延回路Ｑは、二つのインバータと一つのコンデンサで形成したが、それに限定されることはなく種々の回路を採用することができる。遅延回路Ｑとして図６では、抵抗ＲおよびコンデンサＣによる簡単な回路を採用しており、全体の回路構成をより簡略化できる。
【００１８】
実施の形態４．
遅延回路Ｑとして図７では、ＮＰＮトランジスタNNPと定電流源Ｘを直列に接続し、そのトランジスタNPNのコレクタ・エミッタ間にコンデンサＣを接続している。この回路では、電源電圧による依存度を小さくできる。
【００１９】
実施の形態５．
遅延回路Ｑとして図８では、図７のＮＰＮトランジスタNPNに替えてＮＭＯＳトランジスタNMOSを使用している。この回路は、図７のものと比較してパターン面積を小さくでき、応答速度も速くなる。
【００２０】
実施の形態６．
遅延回路Ｑとして図９では、ＰＮＰトランジスタPNPと定電流源Ｘを直列に接続し、そのトランジスタのコレクタ・エミッタ間にコンデンサＣを接続している。この回路は、コンデンサＣの一端をグランドに接続できない場合に用いられる。
【００２１】
実施の形態７．
遅延回路Ｑとして図１０では、図９のＰＮＰトランジスタに替えてＰＭＯＳトランジスタPMOSを使用している。この回路は、図９のものと比較してパターン面積を小さくでき、応答速度も速くなる。
【００２２】
実施の形態８．
遅延回路Ｑとして図１１では、図７と同様にＮＰＮトランジスタNPNとコンデンサＣとの組み合わせであるが、定電流源に替えて、定電流源およびカレントミラー回路からなる定電流回路を用いている。この回路によれば、電流の変更が容易なのでパルスデューティの制御も容易となる。
【００２３】
実施の形態９．
遅延回路Ｑとして図１２では、図１１のＮＰＮトランジスタに替えＮＭＯＳトランジスタNMOSを使用している。この回路は、図１１のものと比較してパターン面積を小さくでき、応答速度も速くなる。
【００２４】
【発明の効果】
この発明は、入力信号のエッジでワンショットパルス回路から出力されるパルスと、ステータス信号とのＯＲ信号に基づき所望の出力信号を得るステータス方式の信号処理回路において、入力信号のエッジに呼応して所定幅のマスク信号を出力するマスク回路を備え、そのマスク信号で前記ＯＲ信号をマスクするようにしたので、入力信号の入力タイミングから常に一定の期間後に出力信号が得られる。
【図面の簡単な説明】
【図１】  本発明の実施形態１によるステータス方式信号処理回路の図
【図２】  図１におけるマスク回路の詳細図
【図３】  図１の回路の動作を示したタイムチャート
【図４】  図１の回路の動作を示したタイムチャート
【図５】  １におけるマスク回路の別の実施形態による詳細図
【図６】  マスク回路内の遅延回路の第１の構成図
【図７】  マスク回路内の遅延回路の第２の構成図
【図８】  マスク回路内の遅延回路の第３の構成図
【図９】  マスク回路内の遅延回路の第４の構成図
【図１０】  マスク回路内の遅延回路の第５の構成図
【図１１】  マスク回路内の遅延回路の第６の構成図
【図１２】  マスク回路内の遅延回路の第７の構成図
【符号の説明】
１０  ステータス方式信号処理回路、１１  入力回路、１２  ワンショットパルス回路、１３  マスク回路、１４  ステータス回路、１５  フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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