(57)【特許請求の範囲】
【請求項１】
複数のメモリアレイを有する半導体記憶装置であって、
前記複数のメモリアレイの夫々は、第１センスアンプと、第１スイッチブロックと、前記第１スイッチブロックに隣接して配置された第１メモリブロックと、前記第１メモリブロックに隣接して配置された第２スイッチブロックと、前記第２スイッチブロックに隣接して配置された第２メモリブロックと、前記第２メモリブロックに隣接して配置された第３スイッチブロックと、第２センスアンプとを具備し、
前記第１及び第２メモリブロックの夫々は、第１方向に延在する第１データ線と、前記第１データ線に並行に配置される第２データ線と、前記第１データ線に並行に配置されるメインデータ線と、第２方向に延在し前記第１及び第２データ線と交差する複数のワード線と、前記複数のワード線と前記第１及び第２データ線の所定の交点に設けられた複数のメモリセルとを有し、
前記第１センスアンプは、前記第１メモリブロックのメインデータ線と接続され、
前記第２センスアンプは、前記第２メモリブロックのメインデータ線に接続され、
前記第１スイッチブロックは、前記第１メモリブロックの前記第１データ線と前記第１メモリブロックのメインデータ線に接続される第１スイッチを含み、
前記第２スイッチブロックは、前記第１メモリブロックの前記第２データ線と前記第２メモリブロックのメインデータ線とを接続する第２スイッチと、前記第１メモリブロックの前記メインデータ線と前記第２メモリブロックの前記メインデータ線とを接続する第３スイッチと、前記第２メモリブロックの第１データ線と前記第１メモリブロックのメインデータ線とを接続する第４スイッチとを含み、
前記第３スイッチブロックは、前記第２メモリブロックの前記メインデータ線と前記第２メモリブロックの前記第２データ線とを接続する第５スイッチとを含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記第１及び第２データ線の夫々は、折り返し式データ線構造を有し、
前記メインデータ線は、相補のメインデータ線対であることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２において、
前記第１スイッチブロックの一端は、前記第１メモリブロックの一端と隣接し、
前記第１メモリブロックの他の一端は、前記第２スイッチブロックの一端と隣接し、
前記第２スイッチブロックの他の一端は、前記第２メモリブロックの一端と隣接し、
前記第２メモリブロックの他の一端は、前記第３スイッチブロックの一端と隣接することを特徴とする半導体記憶装置。
【請求項４】
請求項１から３の何れか一つにおいて、
前記第１メモリブロックにおいて、前記複数のワード線の一つは、前記第１データ線との交点に設けられた第１メモリセル及び前記第２データ線との交点に設けられた第２メモリセルを選択し、前記第３スイッチがＯＦＦ状態とされるとともに前記第１及び第２スイッチがＯＮ状態とされることにより、前記第１メモリセルのデータは前記第１センスアンプにおいて増幅されるとともに前記第２メモリセルのデータは前記第２センスアンプにおいて増幅されることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
前記複数のワード線の一つが前記第１及び第２メモリセルを選択する第１期間から前記第１及び第２センスアンプが活性化される第２期間までの間に、前記第１スイッチは、所定期間ＯＦＦ状態とされることを特徴とする半導体記憶装置。
【請求項６】
請求項１から４の何れか一つにおいて、
前記第１及び第２センスアンプの夫々は、交差結合されたＰ型ＭＯＳＦＥＴ対を有し、
前記第１及び第２データ線の夫々は、交差結合されたＮ型ＭＯＳＦＥＴ対を持つ第３及び第４センスアンプに接続されることを特徴とする半導体記憶装置。
【請求項７】
請求項１から４の何れか一つにおいて、
前記第１及び第２データ線の夫々は、電圧−電流変換型の第３及び第４センスアンプに接続されることを特徴とする半導体記憶装置。
【請求項８】
請求項１から７の何れか一つにおいて、
前記複数のメモリセルの夫々は、一つのＭＯＳトランジスタと一つのキャパシタとを含むことを特徴とする半導体記憶装置。
【請求項９】
請求項１から８の何れか一つにおいて、
前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、
前記第１データ線は、非反転第１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、
前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、
前記非反転及び反転メインデータ線と前記カラム選択線とは、前記第１配線層の上の第２配線層に形成され、
前記非反転及び反転メインデータ線は、それぞれ前記４本のデータ線のうち隣接するデータ線２本につき１本のピッチで配線されたことを特徴とする半導体記憶装置。
【請求項１０】
請求項１から８の何れか一つにおいて、
前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、
前記第１データ線は、非反転第１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、
前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、
前記非反転及び反転メインデータ線は、前記第１配線層の上の第２配線層に形成され、
前記複数のカラム選択線は、前記第２配線層の上の第３配線層に形成され、
前記非反転及び反転メインデータ線は、それぞれ前記４本のデータ線のうち隣接するデータ線２本につ１本のピッチで配線され、
前記カラム選択線は、前記データ線４本以上につき１本のピッチで配線されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１から８の何れか一つにおいて、
前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、
前記第１データ線は、非反転１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、
前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、
前記非反転及び反転メインデータ線と前記カラム選択線とは、前記第１配線層の上の第２配線層に形成され、
前記非反転及び反転メインデータ線のピッチは、前記４本のデータ線のうち隣接する２本のピッチより広いことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にDRAM(ダイナミック・ランダム・アクセス・メモリ)の低消費電力化・高速化・小面積化に関するものである。
【０００２】
【従来の技術】
近年、DRAMは高集積化が進み、すでに1Gb DRAMの試作チップが発表されている。このような大容量のDRAMを実現する際の最も大きな問題点は消費電力の増加である。DRAMの消費電力はメモリアレイによるものと周辺回路によるものに分けられるが、通常、前者が大きな割合を占める。メモリアレイが消費する電力はデータ線の寄生容量Cdの充放電によるものであるが、大容量になるほど同時に充放電されるデータ線の本数が増加するため、このメモリアレイの消費電力が大きくなる。
【０００３】
このCdの充放電電力を低減するため、あるいはメモリセルの読み出し信号を増加させるため、データ線を階層化し、多分割する方式が注目されている。データ線の分割数を増やしたときに、チップ面積を増加させない方式としてBMGB (Bidirectional Matched Global Bit Line)方式が、"1993 Symposium on VLSI Circuits Digest of Technical Papers" (IEEE、1993年発行、91-92ページ)に詳述されている。
【０００４】
図16に上記文献のFig.1に記載のBMGB方式のメモリアレイを示す。本例ではセンスアンプ(SA)間に、データ線をデータ線方向に4対、ワード線方向に2対の8対(D0-D0B、D1-D1Bなど)配置している。ワード線(W)とデータ線(D)の交点にはメモリセル(MC)を接続する。折り返し型データ線方式のセル配置を用いている。各々のDにはデータ線接続用スイッチ(QT)を設ける。Dと平行にグローバルデータ線対(GD-GDB)を配線する。3本のGDをデータ線方向に並べて(GD0からGD2)、互いにグローバルデータ線分離用スイッチ(QM)で接続する。両端のGD対にはセンスアンプ(SA0、SA1)を接続する。
【０００５】
DとGDの接続関係は次のようになっている。D0-D0B、D1-D1Bは右端にそれぞれQT0、QT1が接続される。QT0、QT1はそれぞれGD0-GD0B、GD1-GD1Bへ接続される。D2-D2B、D3-D3Bは左端にそれぞれQT2、QT3が接続される。QT2、QT3はそれぞれGD1-GD1B、GD0-GD0Bへ接続される。すなわち、本例では、QTおよびQMがスイッチブロックSWBの部分に集中して配置されている。ほかのDについても同様にGDと接続される。
【０００６】
図16ではW0とD0、D1の交点のMCからデータを読み出す場合のスイッチの制御を示している。QT0、QT1のみをオンし、他のQTはオフする。QM0-QM0BをオフしてQM1-QM1Bをオンする。これにより、D0-D0BはGD0-GD0Bを介してSA0に接続され、D1-D1BはGD1-GD1B、GD2-GD2Bを介してSA1に接続される。
【０００７】
この方式ではセンスアンプに接続されるDの長さが通常のアレイ構成に比較して1/4になり、Cdが1/4に低減される。その分GDの寄生容量が余分に接続されるが、Dには多数のメモリセルのトランジスタが接続されており寄生容量が大きいのに対して、GDはDより上層の配線層を用いた単純な配線であるため比較的寄生容量が小さい。従ってセンスアンプに接続される寄生容量のトータルは従来方式のCdよりも小さくなる。これにより、アレイの充放電電力の低減および高S/N化が可能になる。
【０００８】
図23に、上記文献のFig.2に示された従来のツイストグローバルデータ線を示す。GD間のカップリングノイズを低減するために、GD線をツイストした例である。図ではGDの長さをワード線1024本分、Dの長さをワード線128本分としている。ここでセンスアンプブロックSBにはCMOSセンスアンプ等が含まれる。また、DとQTを省略して示している。
【０００９】
図のようにSB0、SB1に接続されるGDはQM0とQM1の領域でツイストし、SB2、SB3に接続されるGDは一列ずらして、QM6とQM8の領域でツイストする。他のGDは図23に示した分を単位として、ワード線方向に繰り返す形で配置される。
【００１０】
【発明が解決しようとする課題】
(1)スイッチの面積の問題
図１６のBMGB方式のスイッチブロックSWBを具体的な集積回路上で実現するための平面図(レイアウト)の例を図17に示す。スイッチQT及びQMはそれぞれ１個のＭＯＳトランジスタで実現できると仮定した。ここで、ACTはMOSトランジスタを形成する活性領域、FGはゲート電極、CONTはDを形成する導電層とACTの接続領域、TC1はDを形成する導電層とGDを形成する導電層との接続領域である。図17のレイアウトにおいては最小加工寸法をFとし、層間の合わせ余裕を0とした理想的なレイアウトルールを想定しており、ワード線方向には8F、データ線方向には13Fでレイアウトでき、図16に示したアレイでのスイッチ部分のトータルの長さは26Fとなる。しかし、本レイアウトでは配線の交差が多く、レイアウトが困難であり面積が大きくなる問題がある。さらに、交差部分で細長い拡散層を用いて配線する必要があり、スイッチ部分での抵抗が大きくなる問題がある。
【００１１】
(2)GDが長くなった場合の、信号遅延、消費電力の問題
図16のアレイでは、チップが大容量化してアレイサイズが大きくなると、GDが長くなり、GDでの信号遅延や消費電力が増加する問題がある。
【００１２】
(3)GDが長くなった場合の、S/Nの問題
SA0とSA1に接続されるグローバルデータ線GDの長さのアンバランスがS/Nを低下させる問題がある。例えば、図16においてワード線W0が選択された場合、データ対線D0-D0Bは対線GD0-GD0Bを介してSA0に接続されるが、対線D1-D1Bは対線GD1-GD1BとGD2-GD2Bを介してSA1に接続される。この方式では以下のように固有のS/Nの問題がある。
【００１３】
今、Dの1本あたりの寄生容量をCd、GDのDと同じ長さの部分の寄生容量をCgd、メモリセル容量をCsとする。SA0の入力GD0に接続される寄生容量は、メモリセルが繋がるためにCsa0(t)=Cs+Cd+Cgdであり、入力GD0Bに接続される寄生容量は、メモリセルが繋がらないためにCsa0(b)=Cd+Cgdである。同様に、SA1の入力GD1に接続される寄生容量はCsa1(t)=Cs+Cd+3Cgdであり、入力GD1Bに接続される寄生容量はCsa1(b)=Cd+3Cgdである。ここで、SA0、SA1において、メモリセル容量分の入力対線間のアンバランスで引き起こされるノイズvn(0)及びvn(1)は「超LSIメモリ」(伊藤清男著、培風館、1994年発行、205ページ)により以下のように与えられる。
【００１４】
vn(0) = A Cs {K0/(Cd+Cgd)}^(1/2)
vn(1) = A Cs {K1/(Cd+3Cgd)}^(1/2)
ここで、Aは比例定数、K0とK1はそれぞれSA0とSA1の増幅速度である。GDの寄生容量が無視できない場合、vn(0)がvn(1)に比較して非常に増加する恐れがある。すなわちCd+Cgd < Cd+3Cgdであり、またSA0とSA1を同じ駆動力で駆動した場合、寄生容量の小さいSA0が速く増幅されてK0 > K1となるからである。
【００１５】
また、別のノイズとして、D0-D0BからD1-D1Bへのカップリングノイズが増加する恐れがある。これは上に述べたように、SA0とSA1の増幅速度に差があると、D0-D0Bが速く大振幅に増幅されるため、遅く増幅されるので、まだ小信号のままの状態にあるD1-D1Bへの容量結合ノイズが無視できなくなるからである。
【００１６】
(4)GD間のカップリングノイズの問題
図23に示したGDのツイスト方法では、ワーストケースの場合にカップリングにアンバランスがあり、ノイズを完全にキャンセルできない。
【００１７】
読みだし信号量がもっとも小さくなるワーストケースである、図23でQM0、QM5をオフ、他のQMをオンした場合を考える。全てのGDが1Vにプリチャージされ、フローティングになっている状態から、SB1中のSAを起動して、センスアンプノードI1を2Vに、I1Bを0Vに増幅したとする。このときに、I3、I3BにつながるGDが受けるカップリングノイズを考える。はじめにI3については、GD9がGD4Bから負のカップリングを受け、GD6がGD1から正のカップリングを受ける。しかしながら、GD9の長さは128W分であり、GD6の長さは256W分であるため、正のカップリングの方が2倍大きくなり、128W分の正のノイズがキャンセルされず残ることになる。次にI3Bについては、GD8BがGD3Bから負のカップリングを受け、GD7BがGD2から正のカップリングを受ける。この場合は、GD8B、GD7Bともに長さは256W分であり、正負のカップリングがキャンセルされる。従って、I3、I3Bが受けるノイズが異なるため、SB3中のSAの動作マージンが低下する。
【００１８】
今度は逆に、SB3中のSAを起動して、センスアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI1、I1BにつながるGDが受けるカップリングノイズを考える。はじめにI1については、GD2がGD7Bから負のカップリングを受け、GD1がGD6から正のカップリングを受ける。この場合は、GD2、GD1ともに長さは256W分であり、正負のカップリングがキャンセルされる。次にI1Bについては、GD4BがGD9から正のカップリングを受け、GD3BがGD8Bから負のカップリングを受ける。しかしながら、GD4Bの長さは128W分であり、GD3Bの長さは256W分であるため、負のカップリングの方が2倍大きくなり、128W分の負のノイズがキャンセルされず残ることになる。従って、この場合もI1、I1Bが受けるノイズが異なるため、SB1中のSAの動作マージンが低下する。
【００１９】
本発明の目的は、階層データ線方式のDRAMにおいて、
(1)データ線を階層化する際のスイッチを小さくし、データ線の分割数を増加したときにチップ面積を増加させない回路方式を提供することにある。
【００２０】
(2)また、グローバルデータ線での信号遅延や消費電力の増加を抑えることにある。
【００２１】
(3)また、グローバルデータ線の寄生容量にアンバランスがあってもS/Nを低下させない動作方式を提供することにある。
【００２２】
(4)また、グローバルデータ線間のカップリングノイズを低減することにある。
【００２３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２４】
〔１〕複数のメモリアレイと、前記複数のメモリアレイの夫々は、第１センスアンプと、第１スイッチブロックと、前記第１スイッチブロックに隣接して配置された第１メモリブロックと、前記第１メモリブロックに隣接して配置された第２スイッチブロックと、前記第２スイッチブロックに隣接して配置された第２メモリブロックと、前記第２メモリブロックに隣接して配置された第３スイッチブロックと、第２センスアンプとを具備する。
【００２５】
このとき、前記第１及び第２メモリブロックの夫々は、第１方向に延在する第１データ線と、前記第１データ線に並行に配置される第２データ線と、前記第１データ線に並行に配置されるメインデータ線と、第２方向に延在し前記第１及び第２データ線と交差する複数のワード線と、前記複数のワード線と前記第１及び第２データ線の所定の交点に設けられた複数のメモリセルとを有する。
【００２６】
また、前記第１センスアンプは、前記第１メモリブロックのメインデータ線と接続され、前記第２センスアンプは、前記第２メモリブロックのメインデータ線に接続される。
【００２７】
前記第１スイッチブロックは、前記第１メモリブロックの前記第１データ線と前記第１メモリブロックのメインデータ線に接続される第１スイッチを含む。
【００２８】
前記第２スイッチブロックは、前記第１メモリブロックの前記第２データ線と前記第２メモリブロックのメインデータ線とを接続する第２スイッチと、前記第１メモリブロックの前記メインデータ線と前記第２メモリブロックの前記メインデータ線とを接続する第３スイッチと、前記第２メモリブロックの第１データ線と前記第１メモリブロックのメインデータ線とを接続する第４スイッチとを含む。
【００２９】
前記第３スイッチブロックは、前記第２メモリブロックの前記メインデータ線と前記第２メモリブロックの前記第２データ線とを接続する第５スイッチとを含む。
【００３０】
〔２〕上記〔１〕において、前記第１及び第２データ線の夫々は、折り返し式データ線構造を有し、前記メインデータ線は、相補のメインデータ線対とされる。
【００３１】
〔３〕上記〔１〕又は〔２〕において、前記第１スイッチブロックの一端は、前記第１メモリブロックの一端と隣接し、前記第１メモリブロックの他の一端は、前記第２スイッチブロックの一端と隣接し、前記第２スイッチブロックの他の一端は、前記第２メモリブロックの一端と隣接し、前記第２メモリブロックの他の一端は、前記第３スイッチブロックの一端と隣接する。
【００３２】
〔４〕上記〔１〕から〔３〕の何れか一つにおいて、前記第１メモリブロックにおいて、前記複数のワード線の一つは、前記第１データ線との交点に設けられた第１メモリセル及び前記第２データ線との交点に設けられた第２メモリセルを選択し、前記第３スイッチがＯＦＦ状態とされるとともに前記第１及び第２スイッチがＯＮ状態とされることにより、前記第１メモリセルのデータは前記第１センスアンプにおいて増幅されるとともに前記第２メモリセルのデータは前記第２センスアンプにおいて増幅される。
【００３３】
〔５〕上記〔４〕において、前記複数のワード線の一つが前記第１及び第２メモリセルを選択する第１期間から前記第１及び第２センスアンプが活性化される第２期間までの間に、前記第１スイッチは、所定期間ＯＦＦ状態とされる。
【００３４】
〔６〕上記〔１〕から〔４〕の何れか一つにおいて、前記第１及び第２センスアンプの夫々は、交差結合されたＰ型ＭＯＳＦＥＴ対を有し、前記第１及び第２データ線の夫々は、交差結合されたＮ型ＭＯＳＦＥＴ対を持つ第３及び第４センスアンプに接続される。
【００３５】
〔７〕上記〔１〕から〔４〕の何れか一つにおいて、前記第１及び第２データ線の夫々は、電圧-電流変換型の第３及び第４センスアンプに接続される。
【００３６】
〔８〕上記〔１〕から〔７〕７の何れか一つにおいて、前記複数のメモリセルの夫々は、一つのＭＯＳトランジスタと一つのキャパシタとを含む。
【００３７】
〔９〕上記〔１〕から〔８〕の何れか一つにおいて、前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、前記第１データ線は、非反転第１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、前記非反転及び反転メインデータ線と前記カラム選択線とは、前記第１配線層の上の第２配線層に形成され、前記非反転及び反転メインデータ線は、それぞれ前記４本のデータ線のうち隣接するデータ線２本につき１本のピッチで配線される。
【００３８】
〔１０〕上記〔１〕から〔８〕の何れか一つにおいて、前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、前記第１データ線は、非反転第１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、前記非反転及び反転メインデータ線は、前記第１配線層の上の第２配線層に形成され、前記複数のカラム選択線は、前記第２配線層の上の第3配線層に形成され、前記非反転及び反転メインデータ線は、それぞれ前記４本のデータ線のうち隣接するデータ線２本につ１本のピッチで配線され、前記カラム選択線は、前記データ線４本以上につき１本のピッチで配線される。
【００３９】
〔１１〕上記〔１〕から〔８〕の何れか一つにおいて、前記半導体記憶装置は、前記第１方向に延在する複数のカラム選択線を更に具備し、前記第１データ線は、非反転１データ線と反転第１データ線とを有し、前記第２データ線は、非反転第２データ線と反転第２データ線とを有し、前記メインデータ線は、非反転メインデータ線と反転メインデータ線とを有し、前記非反転及び反転第１データ線と前記非反転及び反転第２データ線との４本のデータ線は、第１配線層に形成され、前記非反転及び反転メインデータ線と前記カラム選択線とは、前記第１配線層の上の第２配線層に形成され、前記非反転及び反転メインデータ線のピッチは、前記４本のデータ線のうち隣接する２本のピッチより広くすることができる。
【００４０】
【発明の実施の形態】
以下で本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳトランジスタの回路記号は矢印をつけないものはＮ形ＭＯＳトランジスタ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳトランジスタ（ＰＭＯＳ）と区別される。
【００４１】
(参考例)
図1にスイッチ分離型階層データ線方式DRAMのメモリアレイ(1)を示す。本例ではセンスアンプ(SA)間に、データ線をデータ線方向に4対、ワード線方向に2対の8対(D0-D0B、D1-D1Bなど)配置した例を示す。ワード線(W)とデータ線(D)の交点にはメモリセル(MC)を接続する。折り返し型データ線方式の変形のセル配置(1)を用いており、W0とD0の交点にはMCがあるが、W0とD0Bの交点にはMCがなく、データ線1本おきにD0-D0B、D1-D1Bが対になる。セルは図に示したセルブロックUCB1を単位として、データ線方向に繰り返して配置される。各々のDにはデータ線接続用スイッチ(QT)を設ける。D0に関係するデータ線に着目すれば、元々１本の長いデータ線であったものを４つの区分（D0,D3,..)に分割したと見ることもできる。
【００４２】
Dと平行にグローバルデータ線対(GD-GDB)を配線する。3本のGDをデータ線方向に並べて(GD0からGD2)、互いに2個直列に接続したグローバルデータ線分離用スイッチ(QM)で接続する。GD0に関係するグローバルデータ線に着目すれば、元々１本の長いグローバルデータ線であったものを３つの区分（GD0,GD1,GD2)に分割し、その分割点を直列接続された第１及び第２スイッチ（QM0TとQM1Tの対、及びQM2TとQM3Tの対)で接続したと見ることもできる。両端のGD対にはセンスアンプ(SA0、SA1)を接続する。
【００４３】
データ線やグローバルデータ線は、階層構造をより明瞭にするために、それぞれ副データ線及び主データ線と呼び代えてもよい。また、主及び副データ線は差動で増幅するために相補形で設けられる。一例として非反転副データ線D0と反転副データ線D0Bとは副データ線対（より簡便には副データ線と呼ぶ）をなし、非反転主データ線GD0と反転相補データ線GD0Bとは主データ線対（より簡便には主データ線と呼ぶ）をなす。
【００４４】
D0とD0Bには右端にQT0T、QT0Bが接続され、QT0TはGD0とQM0Tの接続点に接続され、QT0BはGD0BとQM0Bの接続点に接続される。一方、D1とD1Bには右端にQT1T、QT1Bが接続され、QT1TはQM0TとQM1Tの接続点に接続され、QT1BはQM0BとQM1Bの接続点に接続される。また、D2とD2Bには左端にQT2T、QT2Bが接続され、QT2TはQM0TとQM1Tの接続点に接続され、QT2BはQM0BとQM1Bの接続点に接続される。一方、D3とD3Bには左端にQT3T、QT3Bが接続され、QT3TはGD1とQM1Tの接続点に接続され、QT3BはGD1BとQM1Bの接続点に接続される。図1でW0とD0、D1の交点のMCからデータを読み出す場合、T0を活性化してQT0T-QT0BとQT1T-QT1Bをオンし、他のQTはオフする。QM0T-QM0Bをオフして他のQMはオンする。これにより、D0-D0BはGD0-GD0Bを介してSA0に接続され、D1-D1BはGD1-GD1B、GD2-GD2Bを介してSA1に接続される。
【００４５】
本発明のアレイはグローバルデータ線分離用スイッチを2個直列に接続して、両側のデータ線でこれらを独立に用いること、すなわち、左側のスイッチを左側のデータ線分離用に用い、右側のスイッチを右側のデータ線分離用に用いることが特長である。
【００４６】
本発明の利点は、データ線接続用スイッチと、グローバルデータ線、及びグローバルデータ線分離用スイッチを接続する際に、配線の交差数を減らせるために回路レイアウトが容易になり、従来BMGB方式のアレイよりも面積を小さくできることである。図2(a)にアレイ(1)のスイッチブロックSWB1のレイアウトを示す。ここで、ACTはMOSトランジスタを形成する活性領域、CONTはDを形成する導電層とACTの接続領域、TC1はDを形成する導電層とGDを形成する導電層との接続領域である。このレイアウトにおいては最小加工寸法をFとし、層間の合わせ余裕を0とした理想的なレイアウトルールを想定している。ワード線方向には8F、データ線方向には9Fでレイアウトでき、センスアンプ間のスイッチのオーバーヘッドはトータルで18Fとなる。これは、従来例の値26Fよりも小さい。チップ全体での面積低減効果は以下のようになる。チップを大容量化するほど、データ線の分割数、すなわちスイッチの個数が多くなる。1Gb DRAMでは、ワード線本数は32Kとなり、1対のデータ線に繋がるセル数を128、センスアンプ間にデータ線をデータ線方向に4本並べるとすると、チップ全体ではデータ線方向に32K/(128x4)=64個のスイッチが必要になる。従って、従来例と比較すると、データ線方向にはL＝(26F-18F)x64=512Fだけ、チップの長さを短縮できる。これはF=0.15 μmとすると、L＝76.8 μmである。
【００４７】
なお、図1ではSA0とSA1の間にデータ線をデータ線方向に4本ならべているが、これが2本である場合は、GD1にSA1を接続し、QMは不要であり、単純にGD0とGD1を分離すればよい。したがってこの場合、QMの分チップ面積が低減できる。また、SA0とSA1の間にならべるデータ線数を図1に示したGRNを単位として増やすこともできる。
【００４８】
(参考例)
図3に示したメモリアレイ(2)では、上に示したスイッチ分離型階層データ線方式でメモリセルの配置を折り返し型データ線方式のセル配置(2)としている。セルは図に示したセルブロックUCB2を単位として、データ線方向に繰り返して配置される。ただし、センスアンプとデータ線の接続は通常の折り返し型データ線方式と異なり、ワード線方向に並んだ4本のうち外側2本のD0-D0Bと、内側2本のD1-D1Bがそれぞれ対になる。
【００４９】
このようにセンスアンプとデータ線を接続すると、折り返し型データ線方式のセル配置を用いてもスイッチ部分で配線の交差がなくなり、面積を小さくできる利点がある。
【００５０】
(参考例)
図4に示したメモリアレイ(3)では、上に示したスイッチ分離型階層データ線方式でメモリセルの配置を折り返し型データ線方式のセル配置(2)としている。セルは図に示したセルブロックUCB2を単位として、データ線方向に繰り返して配置される。センスアンプとデータ線の接続も通常の折り返し型データ線方式とし、ワード線方向に隣接した2本が対になる。
【００５１】
このようにセンスアンプとデータ線を接続すると、データ線間のカップリングノイズを最小にできる利点がある。
【００５２】
(実施例)
図5に本発明のスイッチ交互配置型階層データ線方式DRAMのメモリアレイ(4)を示す。本例ではセンスアンプ(SA)間に、データ線をデータ線方向に4対、ワード線方向に2対の8対(D0-D0B、D1-D1Bなど)配置した例を示す。ワード線(W)とデータ線(D)の交点にはメモリセル(MC)を接続する。折り返し型データ線方式のセル配置(UCB2)を用いており、センスアンプとデータ線との接続もワード線方向に隣接した2本が対になる通常の折り返し型データ線方式である。各々のDにはデータ線接続用スイッチ(QT)を設ける。Dと平行にグローバルデータ線対(GD-GDB)を配線する。3本のGDをデータ線方向に並べて(GD0からGD2)、互いに1個のグローバルデータ線分離用スイッチ(QM0、QM1など)で接続する。両端のGD対にはセンスアンプ(SA0、SA1)を接続する。
【００５３】
D0-D0Bは左端にQT0が接続され、D1-D1Bは右端にQT1が接続される。QT0、QT1はそれぞれGD0-GD0B、GD1-GD1Bへ接続される。D2-D2Bは左端にQT2が接続され、D3-D3Bは右端にQT3が接続される。QT2、QT3はそれぞれGD0-GD0B、GD1-GD1Bへ接続される。
【００５４】
本実施例のメモリアレイは隣り合うデータ線対のデータ線接続用スイッチが交互配置、すなわち、データ線に対して互いに反対側に配置されていることが特長である。ほかのDについても同様にGDと接続される。
【００５５】
スイッチブロックSWB4から6のレイアウトを図18に示すが、データ線接続用スイッチ(QT0T-QT0Bなど)のワード線方向のピッチが、データ線のワード線方向のピッチの2倍に緩和され、回路レイアウトが容易になることである。
【００５６】
(参考例)
図6にスイッチ交互配置型階層データ線方式DRAMのメモリアレイ(5)を示す。本例のアレイは隣り合うデータ線対のデータ線接続用スイッチ(QT0、QT1など)がデータ線に対して同じ側にあり、なおかつデータ線方向にずらして配置されていることが特長である。
【００５７】
本実施例の利点もデータ線接続用スイッチのワード線方向のピッチが、データ線のワード線方向のピッチの2倍に緩和され、回路レイアウトが容易になることである。
【００５８】
(参考例)
図7にスイッチ分離型階層データ線方式またはスイッチ交互配置型階層データ線方式において、データ線方向の複数の列スイッチで列デコーダを共用する場合(YS制御方式)のチップ構成を示す。本チップは、大きく分けてメモリマット(MAT0)と周辺回路からなる。図には示さないが、チップ内に複数のメモリマットを持つこともできる。メモリマットは大きな部分から小さな部分へと順に、サブメモリアレイ(SMA0、SMA1、…)、単位メモリアレイ(UA0、UA1、…)と階層的な構造を持つ。UAにはメモリセル、データ線接続用スイッチ、グローバルデータ線分離用スイッチが配置された要素単位メモリアレイ(PUA)とセンスアンプ、プリチャージ回路、列スイッチからなるセンスアンプブロック(SB)が交互に配置される。ここで、ワード線(W)は縦方向に、データ線は横方向に配線される。
【００５９】
周辺回路について説明する。アドレス端子(A)には、行アドレス(XAD)及び、列アドレス(YAD)が時分割して入力されるアドレスマルチ方式が通常用いられる。XADは行アドレスストローブ信号(RASB)を立下げることにより、行アドレスラッチ(XLTC)に記憶され、YADは列アドレスストローブ信号CASBを立下げることにより、列アドレスラッチ(YLTC)に記憶される。アドレス端子に余裕があるならばXADとYADを同時に入力するフルアドレス方式としてもよい。XADが行制御回路(XC)に入力され、後に説明する制御信号PC、M、Tが発生される。また、XADは行デコーダ(Xdec)でデコードされ、対応したWが選択される。Wに接続されたメモリセルからデータが読み出されると、XCから発生されたセンスアンプ制御信号SN、SPによりデータが増幅される。YADが列デコーダ(Ydec)でデコードされ、列選択線(YS)が選択される。Ydecは複数のSB内の列スイッチで共有され、YSが複数のSBに共通に入力される。読み出しの場合には、YSで選択された列のデータが列スイッチを介して共通入出力線対(I/O)へ読み出され、リードライト回路(RWC)、出力バッファ(DOB)によって入出力ピン(DQ)よりチップ外へ読み出される。書き込みの場合には、YADにより選択された列のメモリセルに、チップ外からのデータが入力バッファ(DINB)、RWC、I/Oを介して書き込まれる。
【００６０】
以下の説明では、図7のUA0の部分の詳細を説明する。図8(a)に図１（実施例1）で示した本発明のスイッチ分離型階層データ線方式のアレイ(1)にYS制御方式を適用したアレイ(6)を示すが、その他の実施例で示したアレイにも同様にYS方式を適用可能である。ワード線方向に2対、データ線方向に4対のデータ線(D0-D0B、D1-D1Bなど)を、データ線と平行に配線したグローバルデータ線(GD0-GD0BからGD2-GD2B)に、QTを介して接続して一つの要素単位メモリアレイ(PUA0)を構成する。グローバルデータ線対GD0-GD0BとGD1-GD1BはQM0T-QM0B及びQM1T-QM1Bを介して互いに接続し、GD1-GD1BとGD2-GD2BはQM2T-QM2B及びQM3T-QM3Bを介して互いに接続する。両端のGD対にはセンスアンプブロック(SB)が接続される。図7に示したようにSB1の右側には別の要素単位メモリアレイPUA1が接続される。SBはCMOSセンスアンプ(SA)、プリチャージ回路(PB)、列スイッチ(YG)から成る。主入出力線対(I/O-I/OB)にはYG、およびリードライト回路(RWC)が接続されている。MC、SA、PB、YGの具体的な回路図を図8(b)、(c)、(d)、(e)に示す。CMOSセンスアンプSAは、それぞれソースが共通接続されゲートとドレインが交差結合された一対のＰ形ＭＯＳトランジスタ及び一対のＮ形ＭＯＳトランジスタからなる。Ydecの出力には列選択線(YS)が接続され、YADが同じYGは1本のYS0で共通に制御される。
【００６１】
本実施例では一つの単位メモリアレイ(UA)を複数のPUAとSBで分割して構成している。これはメモリの集積度が上がり、UAが長くなった場合に、グローバルデータ線での信号遅延や消費電力を抑える効果がある。また、データ線方向の複数の列スイッチをYSで共通に制御しているため、UAの分割数を増やしてもYdecが一つだけあればよいため、チップ面積の増加を防ぐことができる。なお、1本のデータ線対に接続されるMCの個数、PUA内のGD対の数、および一つのUA内のPUAの個数は本例で示されたものと異なっていても同様の効果が得られる。
【００６２】
図2(b)にメモリアレイ(6)でのスイッチのレイアウトを示す。また、図9に図2(b)のB-B'での断面構造を示す。
【００６３】
図8の回路図に示したように、本実施例においてはデータ線2対に対してグローバルデータ線を1対配線すればよい。通常、配線工程では上層ほど微細化が困難になるため、上層のピッチが大きい必要がある。本実施例のアレイでは、図9に示すようにデータ線よりも上層にグローバルデータ線とYSを同じ配線層を用いて配線しても、この層の配線のピッチはデータ線層のピッチよりも大きくなり、この条件が満たされる。したがってグローバルデータ線とYSを同じ配線層を用いて配線すれば配線層数が増えないという利点がある。
【００６４】
一方、YSをグローバルデータ線よりもさらに上層の配線層をもちいて配線することもできる。この場合、YSの配線層はピッチを広くできるため、配線間のカップリング容量が小さくなり、信号の伝送速度が高速になる利点がある。
【００６５】
図9の断面図において、MOSトランジスタのゲート(T1など)及びデータ線(D1など)の配線材料としてはポリシリコン、ポリシリコンと金属の化合物、タングステンなどの高融点金属を用いると、その後にメモリセルを形成する際の高温プロセスの影響を受けない利点がある。また、GD、YSにはアルミ、銅などの低抵抗材料を用いると、信号遅延を抑制できる利点がある。
【００６６】
以下、図１０と図１１により図８に示した回路による、メモリアクセス即ちメモリセルからの読み出し及び書き込み動作について説明する。
【００６７】
図10は、図8の回路のリード動作を示したタイミングチャートである。。ここではW0とD0の交点のMCからデータを読み出す。RASBが2Vの初期状態ではプリチャージ信号PC0、PC1は2V、グローバルデータ線分離用スイッチ制御線M0からM3及びデータ線接続用スイッチ制御線T0からT3までは2.5Vであり、全てのDはGDを通じて1Vにプリチャージされている。この状態からRASBを0Vに下げて行アドレスを確定した後、PC0、PC1、M0、及びT1からT3までを0Vに下げる。M1からM3まで、及びT0は2.5Vのままである。これにより、D0-D0BがGD0-GD0Bを介してSA0に接続され、D1-D1BがGD1-GD1BとGD2-GD2Bを介してSA1に接続され、フローティング状態となる。他のDはGDから切り離される。ここでW0を2.5Vに上げる。するとD0上にMCから0.1V程度の信号が出てきて、D0-D0Bの間に電位差が生ずる。そこでセンスアンプNMOS駆動線SN0を0Vへ、センスアンプPMOS駆動線SP0を2Vへと変化することにより、この電位差をSA0で増幅する。なお、同時にD1にも信号が出てくるが、これはSA1で増幅する。GD0とGD1はQM0Tで分離されているため、データは衝突しない。D0-D0Bの電位差が十分増幅された後、CASBを0Vに下げて列アドレスを確定し、YS0を2Vに上げてYGを開き、GD0-GD0BとI/O0-I/O0Bを接続する。I/O0-I/O0Bは初期状態では1Vにプリチャージされているが、YG0を開くことにより、GD0-GD0B上の相補データがI/O0-I/O0Bに現われる。高速化のため、RWC0にバイアス回路を設けてI/O0-I/O0B上での信号を0.5Vの小振幅にする。RWC0はI/O線対上の相補データを増幅して出力バッファへと伝送し、出力バッファはチップ外へデータを出力する。CASBが再び2Vに戻った後、YS0を0Vに戻してYGを閉じる。RASBが2Vに戻った後は、WL0を0Vに下げ、D0、D1からデータを再度MCに書き込む。その後SN0、SP0、SN1、SP1を1Vに戻して、PC0、PC1、M0、T1からT3までを2.5Vに上げ、D0-D0B、D1-D1Bを再度1Vにプリチャージすることにより、Readサイクルを終了する。
【００６８】
図11にライト動作を示す。リード同様にW0とD0の交点のMCへデータを書き込む。初めに上記のリード動作と同様の制御を行い、MCから古い情報を読み出す。D0-D0Bの電位差がSA0により十分増幅された後に、CASBを0Vに下げて列アドレスを確定する。これによりI/O0-I/O0BはRWCにより書き込みデータに対応して、相補に駆動される。これとともに、YS0を2Vに上げてYG0を開き、I/O0-I/O0B上のデータをGD0-GD0Bを通じてD0-D0Bに書き込む。CASBが再び2Vに戻った後、YS0を0Vに戻してYG0を閉じる。RASBが再び2Vに戻った後は、リードサイクルと同様の終了動作を行って、ライトサイクルを終了する。
【００６９】
(参考例)
図12にスイッチ交互配置型階層データ線方式におけるセンスアンプ駆動回路SADを示す。この回路はXCに含まれる。このセンスアンプ駆動回路の特徴は、グローバルワード線分離用スイッチの開閉状態に応じてセンスアンプの駆動すべき負荷の大小が変動することに応じて、センスアンプの駆動能力を可変とすることである。SAD0にはSN0を駆動するためのNMOSトランジスタDNL0とDNS0と、SP0を駆動するためのPMOSトランジスタDPL0とDPS0が含まれている。ここで、DNL0の電流駆動能力をとDNS0よりも大きくする。そのため、例えばDNL0とDNS0のゲート長を等しくし、ゲート幅をDNL0の方を大きくする。同様にDPL0の電流駆動力をDPS0よりも大きくする。SAD1も同様な構成を持つ。
【００７０】
図12においてワード線W0が選択された場合、データ対線D0-D0Bは対線GD0-GD0Bを介してSA0に接続され、対線D1-D1Bは対線GD1-GD1BとGD2-GD2Bを介してSA1に接続される。ここで、GD0、GD2はDとほぼ同じ長さであるが、GD1はDの2本分の長さを持つ。したがって、SA0に接続されるGDの長さはDと同じであるが、SA1に接続されるGDの長さはDの3倍になり、センスアンプに接続される寄生容量はSA1のほうがSA0よりも大きい。
【００７１】
図10にリード時のタイミングチャートを示すが、このときは、SAD0ではSTS0を2Vに上げて、DNS0とDPS0をオンにし、SAD1ではSTL1を2Vに上げて、DNL1とDPL1をオンにする。つまり、負荷容量の小さいSA0に対してはSN0とSP0を駆動力の小さいDNS0とDPS0で駆動し、負荷容量の大きいSA1に対してはSN1とSP1を駆動力の大きいDNL1とDPL1で駆動することにより、SA0とSA1の増幅速度がほぼ等しくなるようにする。ここで、GD2と交差するワード線が選択された場合は、SA0よりもSA1の方が負荷が小さくなるため、STS1とSTL0を2Vに上げてSN0とSP0の方を駆動力の大きいDNL0とDPL0で駆動する。
【００７２】
従って本方式によれば、グローバルデータ線の長さにアンバランスがあっても、負荷が小さいSA0が過度に高速に増幅される恐れがないため、S/Nが低下しない利点がある。
【００７３】
セル容量によるセンスアンプ入力対線間の負荷のアンバランスの影響をなくすために、図13の駆動方式をとることもできる。W0を2.5Vに上げてD0とGD0に信号を読みだした後にT0を一瞬0Vに下げ、QTの抵抗を高めながらセンスアンプを起動する。SA0とD0、D0Bが高抵抗で分離された状態で増幅を行なっており、センスアンプからセル容量がほとんど見えなくなるため、入力対線の負荷が等しくなり、S/Nが大きくなる。
【００７４】
上ではセンスアンプ間にデータ線方向にデータ線を4本配置した場合に、両側のセンスアンプに接続されるGDの長さのアンバランスが3:1になることを示した。しかし、メモリチップの容量が大きくなった場合には、センスアンプの数を減らすためにセンスアンプ間にデータ線方向にデータ線を8本配置する必要が出てくる。この場合はGDの長さのアンバランスが7:1にまで増加し、以上の制御法がさらに重要になる。
【００７５】
(参考例)
図14にメモリアレイ(7)を示す。図８のPUA0の変形例を一部を省略して示している。本実施例は図5のアレイ(4)を変形したものである。MCのトランスファーゲートとしてNチャネルMOSトランジスタを用いる場合に、図5のアレイ(4)においてCMOSセンスアンプSAの代わりに、D上にNMOSから成るセンスアンプNSAを設け、GD上のSB中にPMOSから成るセンスアンプPSAを設ける。他のデータ線対もD0-D0BおよびD1-D1Bと同様の構成である。このようにD上にNSAを配置すると、MCとNSAともにNチャネルMOSトランジスタを用いているために、データ線ごとにN/P分離領域を設ける必要はない。N/P分離領域が必要なのはGD上のPSAの部分だけである。したがって、D上にNSAを設けても、面積の増加は少ない。なお、MCのトランスファーゲートとしてPMOSを用いる場合には、図5のアレイ(4)においてCMOSセンスアンプSAの代わりに、D上にPMOSセンスアンプPSAを設け、GD上のSB中にNMOSセンスアンプNSAを設ける。
【００７６】
読み出し時には、プリチャージを止めた後、T0からT7を全て閉じ、W0を活性化してD0とD1上に信号を読み出す。その後、SN0、SN1を0Vに下げて信号を増幅する。このとき、データ線対はほぼ0Vと1Vに増幅される。それからT0とT1を開け、GD0、GD1上に信号を読み出した後、SP0、SP1を2Vにあげて、データ線を0Vと2Vに増幅する。
【００７７】
このように、初めにデータ線内で初期増幅を行なうことにより、S/Nに対するグローバルデータ線の寄生容量の影響をなくすことができる。したがって本実施例はチップが大容量化されPUAが長くなった場合に、S/Nを高めるのに有効である。
【００７８】
また、本アレイではデータ線接続スイッチ(QT)を交互配置しているため、NSAのワード線方向の長さをデータ線2対分とることができ、レイアウトが容易になる利点がある。
【００７９】
(参考例)
図15にメモリアレイ(8)を示す。図８のPUA0他の変形例を一部を省略して示している。本実施例は図5のアレイ(4)を変形したものである。MCのトランスファーゲートとしてNチャネルMOSトランジスタを用いる場合に、D上にNMOSから成るセンスアンプDSAを設け、GD上のSB中にCMOSセンスアンプSAを設ける。ここで、DSAは電圧・電流変換回路（または、電圧・電流変換形のセンス回路）である。他のデータ線対もD0-D0BおよびD1-D1Bと同様の構成である。このようにD上にDSAを配置すると、MCとDSAともにNチャネルMOSトランジスタを用いているために、データ線ごとにN/P分離領域を設ける必要はない。N/P分離領域が必要なのはGD上のSAの部分だけである。したがって、D上にDSAを設けても、面積の増加は少ない。なお、MCのトランスファーゲートとしてPMOSを用いる場合には、D上にPMOSセンスアンプからなるDSAを設ける。
【００８０】
プリチャージ時には、全てのTWが2.5V、全てのTRが0V、M0とM1が2.5Vになっている。W0とD0、D1の交点のMCからデータを読みだす場合、プリチャージを止めた後、全てのTWを0Vに下げ、TR0とTR1を2.5Vに上げ、M1を0Vに下げる。W0を2.5Vに上げてD0上に信号を読み出し、D0とD0Bの電圧差をDSA0で電流差に変換する。GD0-GD0Bの電流差をYSを2Vにあげることにより、SB0中のYG、IO対を介してRWC0に伝える。これと同時に、SA0のSP0を2V、SN0を0Vに駆動してGD0-GD0Bを0Vと2Vに増幅する。D1上の信号についても同様にSB1により処理される。再書き込み時にはTR0とTR1を0Vに下げ、TW0とTW1を2.5Vに上げて、メモリセルに0Vまたは2Vの電圧を書き込む。
【００８１】
このように、データ線内で電圧・電流変換を行なうことにより、S/Nに対するグローバルデータ線の寄生容量の影響をなくすことができる。したがって本実施例はチップが大容量化されPUAが長くなった場合に、S/Nを高めるのに有効である。また、Wを2.5Vに上げるより前にTRやYSを上げても情報が誤って読み出されることがないため、この部分でタイミングマージンがなくなり、高速な読み出しが可能である。
【００８２】
また、本アレイではデータ線接続スイッチ(QT)を交互配置しているため、DSAのワード線方向の長さをデータ線2対分とることができ、レイアウトが容易になる利点がある。
【００８３】
(参考例)
上記の例で示したようにYSがGDの1対ごとに配線されている場合は、他のGD対からのカップリングノイズはシールドされる。しかし、GDとYSの配線層に許される最小のピッチが大きく、YSを複数のGD対ごとにしか配線できない場合は他のGD対からのカップリングノイズが問題となる。
【００８４】
図19に、本発明のツイストグローバルデータ線(1)を示す。GD間のカップリングノイズを低減するために、GD線をツイストした例である。図ではGDの長さをワード線1024本分、Dの長さをワード線128本分としている。ここでセンスアンプブロックSBには図8に示すCMOSセンスアンプ、プリチャージ回路、列スイッチが含まれる。また、DとQTを省略して示している。
【００８５】
図に示すように、メモリアレイは次のように構成される。2組のGDと2組のQMにより、グローバルデータ線群GDGを形成する。2組のGDGによりグローバルデータ線単位GDUを形成する。メモリアレイはGDUをデータ線方向、ワード線方向へ繰り返し配置して構成される。センスアンプブロックSBはGDGをデータ線方向に配置したグローバルデータ線列ごとに少なくとも2個接続される。
【００８６】
GDG1においてはGDはQM2の領域でツイストし、GDG2においてはQM6の領域でツイストする。スイッチ分離型の場合は例えば図1のSWB1の部分で、スイッチ交互配置型の場合は図5のSWB4の部分でツイストする。
【００８７】
本実施例は、次の用にとらえることもできる。まず、第１主デ−タ線対があり、それを互いに長さが略等しい複数の部分（GD0,GD1,GD2,GD3,GD4の５つに区分)に分割する。そして、分割点のそれぞれを主データ線分離用スイッチ（QL0,QM0,QM1,QM2,QM3,QMR0)で接続する。第１主データ線対に隣接する第２主データ線対にも全く同じことをする。最後に、第１主データ線対に関しては、主データ線分離用スイッチを左から１から始まる番号をつければ（参照記号とは一致しないので注意を要する）偶数番の主データ線分離用スイッチ（QM0,QM2,QMR0)の近傍で主データ線対のツイストを行う。第２データ線対は逆に奇数番の主データ線分離用スイッチ（QML1,QM5,QM8)の近傍で主データ線対のツイストを行う。このように、分割する主データ線対の分割する区分の長さを等しくし、かつ隣接する主データ線対のツイスト位置を半周期ずらすとカップリング雑音は効果的にキャンセルできる。
【００８８】
従来例との違いは、例えばGD0をSB0の所で切り離さずに反対側のアレイまで伸ばし、両側のGDがSBを共有し、反対側のアレイのQMで分離している点である。したがって、全てのGDがほぼ同じ長さであり、ほぼ同数のワード線と交差する。さらにSBの接続位置をGDのほぼ中間にする。
【００８９】
本発明のGDのツイスト方法では、ワーストケースの場合にカップリングにアンバランスがなく、ノイズを完全にキャンセルできる。なお、冗長回路を用いた場合、GDによっては数本程度、交差するワード線数が異なる場合や、SBの接続位置が中央から数本程度ずれる場合があるが、この程度のアンバランスであれば、カップリングノイズを許容できる。
【００９０】
読みだし信号量がもっとも小さくなるワーストケースである、図19でQM0、QM5をオフ、他のQMをオンした場合を考える。隣接マットのGDはQML0、QMR0などで分離する。したがって、全てのGDは長さが256W分である。GDが1Vにプリチャージされ、フローティングになっている状態から、SB1中のSAを起動して、センスアンプノードI1を2Vに、I1Bを0Vに増幅したとする。このときに、I3、I3BにつながるGDが受けるカップリングノイズを考える。はじめにI3については、GD9がGD4Bから負のカップリングを受け、GD6がGD1から正のカップリングを受ける。しかし、GD9、GD6ともに長さは256W分であり、正負のカップリングがキャンセルされる。次にI3Bについては、GD8BがGD3Bから負のカップリングを受け、GD7BがGD2から正のカップリングを受ける。しかし、GD8B、GD7Bともに長さは256W分であり、正負のカップリングがキャンセルされる。従って、I3、I3Bが受けるノイズはキャンセルされるため、SB3中のSAの動作マージンが低下しない。
【００９１】
今度は逆に、SB3中のSAを起動して、センスアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI1、I1BにつながるGDが受けるカップリングノイズを考える。はじめにI1については、GD2がGD7Bから負のカップリングを受け、GD1がGD6から正のカップリングを受ける。しかし、GD2、GD1ともに長さは256W分であり、正負のカップリングがキャンセルされる。次にI1Bについては、GD4BがGD9から正のカップリングを受け、GD3BがGD8Bから負のカップリングを受ける。しかし、GD4B、GD3Bともに長さは256W分であり、正負のカップリングがキャンセルされる。従って、この場合もI1、I1Bが受けるノイズはキャンセルされるため、SB3中のSAの動作マージンが低下しない。
【００９２】
したがって、本発明のツイストグローバルデータ線では、ワーストケースの場合にカップリングにアンバランスがなく、ノイズを完全にキャンセルできるという利点がある。
【００９３】
スイッチ交互配置型の場合に図5のSWB4の部分でGDをツイストした場合の、スイッチのレイアウトを図21に示す。データ線方向には9Fの長さでレイアウト可能であり、図18の7Fに対して小さなオーバヘッドでデータ線のツイストが実現できる。
【００９４】
(参考例)
図20に、ツイストグローバルデータ線(2)を示す。上記の例と同様にGDの長さをワード線1024本分、Dの長さをワード線128本分としている。ここでセンスアンプブロックSBには図8に示すCMOSセンスアンプ、プリチャージ回路、列スイッチが含まれる。また、DとQTを省略して示している。
【００９５】
図に示すように、メモリアレイは次のように構成される。2組のGDと2組のQMにより、グローバルデータ線群GDGを形成する。2組のGDGによりグローバルデータ線単位GDUを形成する。メモリアレイはGDUをデータ線方向、ワード線方向へ繰り返し配置して構成される。センスアンプブロックSBはGDGをデータ線方向に配置したグローバルデータ線列ごとに少なくとも2個接続される。
【００９６】
本実施例ではGDG1においてはGD2の中央でツイストし、GDG2においてはGD6の中央でツイストする。ツイスト領域は、SBの領域および、スイッチ分離型の場合は例えば図1のGD1の中点部分、スイッチ交互配置型の場合は図5のSWB5の部分になる。図１９と比較すればわかるように主データ線をほぼ等しい長さで分割することは先の実施例と同じである。図１９ではツイストの位置を主データ線の分割位置であるグローバルデータ線分離用スイッチの近傍に置いたの対し、この実施例では分割位置の中間にツイスト位置を置いている。
【００９７】
本実施例でも前実施例と同様にGD0をSB0の所で切り離さずに反対側のアレイまで伸ばし、両側のGDがSBを共有し、反対側のアレイのQMで分離している。したがって、全てのGDがほぼ同じ長さであり、ほぼ同数のワード線と交差する。さらにSBの接続位置をGDのほぼ中間にする。なお、冗長回路を用いた場合、GDによっては数本程度、交差するワード線数が異なる場合があるが、この程度のアンバランスであれば、カップリングノイズを許容できる。
【００９８】
本実施例ではGDの中央部分でツイストを行うことにより、例えば、GD1-GD1BとGD6-GD6Bのように各GDの単位で隣接したGDがノイズをキャンセルできる。したがって、ワーストケースだけでなく、どのデータ線から信号を読みだす場合でも、カップリングにアンバランスがなく、ノイズを完全にキャンセルできる特長がある。
【００９９】
一例として、読みだし信号量がもっとも小さくなるワーストケースである、図20でQM0、QM5をオフ、他のQMをオンした場合を考える。隣接マットのGDはQML0、QMR0などで分離する。したがって、全てのGDは長さが256W分である。GDが1Vにプリチャージされ、フローティングになっている状態から、SB1中のSAを起動して、センスアンプノードI1を2Vに、I1Bを0Vに増幅したとする。このときに、I3、I3BにつながるGDが受けるカップリングノイズを考える。はじめにGD6とGD6BはともにGD1Bから負のカップリングを受けるが、カップリングを受けるGDの部分の長さが等しく、I3、I3Bには同相で大きさの等しいノイズが生じるため、これによりSAの動作マージンが低下することはない。GD8とGD8BがともにGD3から正のカップリングを受ける場合も同様である。GD7とGD7Bについては、GD7Bのみがカップリングノイズを受けるが、GD2から正のカップリング、GD2Bから負のカップリングを受け、これらの大きさは等しいためキャンセルする。GD9についても同様である。従って、I3、I3Bが受けるノイズはキャンセルされるため、SB3中のSAの動作マージンが低下しない。
【０１００】
今度は逆に、SB3中のSAを起動して、センスアンプノードI3を2Vに、I3Bを0Vに増幅した場合にI1、I1BにつながるGDが受けるカップリングノイズを考える。はじめにGD2とGD2BはともにGD7Bから負のカップリングを受けるが、カップリングを受けるGDの部分の長さが等しく、I1、I1Bには同相で大きさの等しいノイズが生じるため、これによりSAの動作マージンが低下することはない。GD4とGD4BがともにGD9から正のカップリングを受ける場合も同様である。GD1とGD1Bについては、GD1Bのみがカップリングノイズを受けるが、GD6から正のカップリング、GD6Bから負のカップリングを受け、これらの大きさは等しいためキャンセルする。GD3についても同様である。従って、I1、I1Bが受けるノイズはキャンセルされるため、SB1中のSAの動作マージンが低下しない。
【０１０１】
容易に推測できるように、ノイズは各GDの単位でキャンセルされているため、異なるQMで分離した場合でも、ノイズがキャンセルされることが分かる。
【０１０２】
したがって、本発明のツイストグローバルデータ線では、どのデータ線から信号を読みだした場合でもカップリングにアンバランスがなく、ノイズを完全にキャンセルできるという利点がある。
【０１０３】
スイッチ交互配置型の場合に図5のSWB5の部分でGDをツイストした場合の、スイッチのレイアウトを図22に示す。データ線方向には7Fの長さでレイアウト可能であり、図18の5Fに対して小さなオーバヘッドでデータ線のツイストが実現できる。
【０１０４】
【発明の効果】
以上のアレイ構成および動作方式を用いると、チップ面積が小さく、消費電力の低い、DRAMが実現可能である。すなわち、この構成では、面積をほとんど増加させずにデータ線を多分割でき、低消費電力化が可能である。
【図面の簡単な説明】
【図１】  参考例のメモリアレイ(1)の回路図である。
【図２】  メモリアレイ(1)のスイッチのレイアウトである。
【図３】  参考例のメモリアレイ(2)の回路図である。
【図４】  参考例のメモリアレイ(3)の回路図である。
【図５】  本発明のメモリアレイ(4)の回路図である。
【図６】  参考例のメモリアレイ(5)の回路図である。
【図７】  チップ構成図である。
【図８】  参考例のメモリアレイ(6)の回路図である。
【図９】  スイッチ部分の断面構造である。
【図１０】  メモリアレイ(6)のリード波形である。
【図１１】  メモリアレイ(6)のライト波形である。
【図１２】  センスアンプ駆動回路の回路図である。
【図１３】  S/Nを向上したリード波形である。
【図１４】  参考例のメモリアレイ(7)の回路図である。
【図１５】  参考例のメモリアレイ(8)の回路図である。
【図１６】  従来のメモリアレイの回路図である。
【図１７】  従来のメモリアレイのスイッチのレイアウトである。
【図１８】  参考例のメモリアレイ(4)のスイッチのレイアウトである。
【図１９】  参考例のツイストグローバルデータ線(1)である。
【図２０】  参考例のツイストグローバルデータ線(2)である。
【図２１】  参考例のツイストグローバルデータ線(1)のスイッチのレイアウトである。
【図２２】  参考例のツイストグローバルデータ線(2)のスイッチのレイアウトである。
【図２３】  従来のツイストグローバルデータ線である。
【符号の説明】
MC…メモリセル、D…データ線、W…ワード線、SA…センスアンプ、GD…グローバルデータ線、QT…データ線接続用スイッチ、QM…グローバルデータ線分離用スイッチ、T…データ線接続用スイッチ制御線、M…グローバルデータ線分離用スイッチ制御線、PB…プリチャージ回路、YG…列スイッチ、I/O…主入出力線、YS…列選択線、Ydec…列デコーダ、MAT…メモリマット、SMA…サブメモリアレイ、UA…単位メモリアレイ、PUA…要素単位メモリアレイ、SB…センスアンプブロック、GDG…グローバルデータ線群、GDU…グローバルデータ線単位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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