(57)【特許請求の範囲】
【請求項１】
ソース及びドレインと、
前記ソースと前記ドレインとの間に形成された半導体基板のチャネル領域上に絶縁膜を介してパターン形成された浮遊ゲートと、
前記浮遊ゲート上に誘電体膜を介して形成された制御ゲートと
を備えた半導体装置において、
前記浮遊ゲートは、第１及び第２の配線パターンを備え、
前記第１の配線パターンは、上面に前記第２の配線パターンからなる凸部を有しており、
前記第２の配線パターンは、前記第１の配線パターン幅より小さいパターン幅で形成されており、
前記凸部の両側に位置する前記半導体基板の表面領域に前記ソース及び前記ドレインが形成されており、
前記絶縁膜の前記ドレインの上部に位置する一部が除去されて露出した前記半導体基板の表面に、前記絶縁膜の膜厚に比して薄いトンネル絶縁膜が形成されており、
前記ソース及び前記ドレインがそれぞれ低濃度の不純物が導入されてなる第１の不純物層とされており、
前記誘電体膜上に前記誘電体膜を介して前記凸部の側面を覆うように側壁導電膜が形成され、前記側壁導電膜が前記制御ゲートと一体とされているとともに、前記側壁導電膜の両側に位置する前記半導体基板の表面領域に高濃度の不純物が導入されて第２の不純物層が形成され、前記第１の不純物層と前記第２の不純物層とが接合されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に素子分離構造を形成して素子活性領域を画定する工程と、
前記素子活性領域上に絶縁膜を形成する工程と、
前記絶縁膜の一部を除去し、露出した前記半導体基板の表面を熱酸化してトンネル絶縁膜を形成する工程と、
前記素子分離構造上を含む前記絶縁膜及び前記トンネル絶縁膜の全面に第１の導電膜を形成し、前記第１の導電膜の表面を平坦化する工程と、
平坦化された前記第１の導電膜上に帯状のマスクを形成し、前記第１の導電膜を前記素子分離構造の表面が露出するまでパターニングして、上面に前記マスクに倣った凸部を有する形状に前記第１の導電膜を加工し、前記第１の導電膜を各素子活性領域毎に分断する工程と、
前記半導体基板に前記第１の導電膜を介して低濃度の不純物を導入し、前記凸部の両側に位置する前記半導体基板の表面領域に低濃度の第１の不純物層を形成し、一方の前記第１の不純物層上に前記トンネル絶縁膜が位置するようにする工程と、
前記素子分離構造上を含む前記第１の導電膜の全面に誘電体膜を形成する工程と、
前記誘電体膜上に第２の導電膜を形成し、前記誘電体膜の表面が露出するまで前記第２の導電膜の全面を異方性エッチングして、前記誘電体膜を介した前記凸部の側面に前記第２の導電膜を残して側壁導電膜を形成する工程と、
前記半導体基板に前記誘電体膜及び前記浮遊ゲートを介して高濃度の不純物を導入し、前記半導体基板の表面領域における前記側壁導電膜の両側に位置する部位に高濃度の第２の不純物層を形成し、前記第１の不純物層と前記第２の不純物層とを接合する工程と、
前記誘電体膜上及び前記側壁導電膜上に第３の導電膜を形成する工程と、
前記第３の導電膜、前記誘電体膜及び前記第１の導電膜をパターニングして、各素子活性領域に対応して島状に前記第１の導電膜を残して浮遊ゲートを形成するとともに、前記浮遊ゲート上に前記誘電体膜を介して延在するように第３の導電膜を残して制御ゲートを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、極薄のゲート絶縁膜を有する半導体装置及びその製造方法に関し、特に、ゲート酸化膜の一部に極薄のトンネル酸化膜が形成されてなる半導体装置に適用して好適である。
【０００２】
【従来の技術】
近時では、半導体装置の更なる微細化及び高集積化が進み、それに伴ってトランジスタのゲート酸化膜が薄膜化される傾向にある。特に、電源との接続を断っても記憶データが保持され、しかも電気的に消去可能な不揮発性半導体メモリ、例えばＦＬＯＴＯＸ型のＥＥＰＲＯＭにおいては、ゲート酸化膜のうちドレインの上部に位置する部位に凹部状の膜厚１００Å程度の極薄のトンネル酸化膜が形成されている。
【０００３】
ＦＬＯＴＯＸ型のＥＥＰＲＯＭを製造するに際しては、先ず、ゲート酸化膜を形成した後、ウェットエッチングによりトンネル酸化膜の一部を除去してトンネル酸化膜を形成する。ここで、既述のようにゲート酸化膜のうちドレインの上部に位置する部位にトンネル酸化膜を形成するため、浮遊ゲート等を形成する前にゲート酸化膜上に所定形状のレジストパターンを形成し、このレジストパターンをマスクとして、ゲート酸化膜を介してレジストパターンの両側の半導体基板の表面領域にイオン注入して、ソース／ドレインを形成する。続いて、ゲート酸化膜のドレイン上に位置する部位を除去し、露出した半導体基板の表面を熱酸化してトンネル酸化膜を形成する。しかる後、浮遊ゲートや誘電体膜、制御ゲート等をパターン形成し、層間絶縁膜や各種配線を形成して、ＥＥＰＲＯＭを完成させる。
【０００４】
【発明が解決しようとする課題】
このように、ＦＬＯＴＯＸ型のＥＥＰＲＯＭを製造する際には、浮遊ゲートや制御ゲート等を形成する前に、ゲート酸化膜上にレジストパターンを形成してイオン注入する必要があるため、フォト工程数が増加して製造工程が煩雑となるとともに製造コストの上昇を招く。更に上述の製造方法による場合、半導体基板中の高濃度不純物の影響でトンネル酸化膜の品質が低下する懸念もある。
【０００５】
なお、特公平７−３６４４１号公報には、Ｐ- ベース領域のみを形成する必要がなく、工程を簡略化するとともに素子の縮小化を図る技術が開示されている。この手法においては、上面に段差部を持つ酸化膜を半導体基板上に形成し、この酸化膜上の多結晶シリコン膜を形成してパターニングする。そして、酸化膜を介して超高エネルギーでイオン注入し、酸化膜下の半導体基板にＰ- ベース領域を形成する。続いて、酸化膜と多結晶シリコン膜との間の半導体基板にイオン注入してソース領域を形成する。しかしながら、この手法では、超高エネルギーでイオン注入を行うため、前記酸化膜が例えばトンネル酸化膜の如き極薄の酸化膜である場合には何らかの損傷を来す懸念がある。
【０００６】
そこで、本発明の目的は、製造工程を増加させることなく形成され、信頼性の高い極薄のゲート絶縁膜、例えばトンネル酸化膜等を有する半導体装置及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、ソース及びドレインと、前記ソースと前記ドレインとの間に形成された半導体基板のチャネル領域上に絶縁膜を介してパターン形成された浮遊ゲートと、前記浮遊ゲート上に誘電体膜を介して形成された制御ゲートとを備えた半導体装置において、前記浮遊ゲートは、第１及び第２の配線パターンを備え、前記第１の配線パターンは、上面に前記第２の配線パターンからなる凸部を有しており、前記第２の配線パターンは、前記第１の配線パターン幅より小さいパターン幅で形成されており、前記凸部の両側に位置する前記半導体基板の表面領域に前記ソース及び前記ドレインが形成されており、前記絶縁膜の前記ドレインの上部に位置する一部が除去されて露出した前記半導体基板の表面に、前記絶縁膜の膜厚に比して薄いトンネル絶縁膜が形成されており、前記浮遊ゲートは、前記トンネル絶縁膜の上部に位置する部位に前記凸部を有しているとともに、前記ソース及び前記ドレインがそれぞれ低濃度の不純物が導入されてなる第１の不純物層とされており、前記誘電体膜上に前記誘電体膜を介して前記凸部の側面を覆うように側壁導電膜が形成され、前記側壁導電膜が前記制御ゲートと一体とされているとともに、前記側壁導電膜の両側に位置する前記半導体基板の表面領域に高濃度の不純物が導入されて第２の不純物層が形成され、前記第１の不純物層と前記第２の不純物層とが接合されている。
本発明の半導体装置の製造方法は、半導体基板上に素子分離構造を形成して素子活性領域を画定する工程と、前記素子活性領域上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去し、露出した前記半導体基板の表面を熱酸化してトンネル絶縁膜を形成する工程と、前記素子分離構造上を含む前記絶縁膜及び前記トンネル絶縁膜の全面に第１の導電膜を形成し、前記第１の導電膜の表面を平坦化する工程と、平坦化された前記第１の導電膜上に帯状のマスクを形成し、前記第１の導電膜を前記素子分離構造の表面が露出するまでパターニングして、上面に前記マスクに倣った凸部を有する形状に前記第１の導電膜を加工し、前記第１の導電膜を各素子活性領域毎に分断する工程と、前記半導体基板に前記第１の導電膜を介して低濃度の不純物を導入し、前記凸部の両側に位置する前記半導体基板の表面領域に低濃度の第１の不純物層を形成し、一方の前記第１の不純物層上に前記トンネル絶縁膜が位置するようにする工程と、前記素子分離構造上を含む前記第１の導電膜の全面に誘電体膜を形成する工程と、前記第２の絶縁膜上に第２の導電膜を形成し、前記第２の絶縁膜の表面が露出するまで前記第２の導電膜の全面を異方性エッチングして、前記誘電体膜を介した前記凸部の側面に前記第２の導電膜を残して側壁導電膜を形成する工程と、前記半導体基板に前記誘電体膜及び前記浮遊ゲートを介して高濃度の不純物を導入し、前記半導体基板の表面領域における前記側壁導電膜の両側に位置する部位に高濃度の第２の不純物層を形成し、前記第１の不純物層と前記第２の不純物層とを接合する工程と、前記誘電体膜上及び前記側壁導電膜上に第３の導電膜を形成する工程と、前記第３の導電膜、前記誘電体膜及び前記第１の導電膜をパターニングして、各素子活性領域に対応して島状に前記第１の導電膜を残して浮遊ゲートを形成するとともに、前記浮遊ゲート上に前記誘電体膜を介して延在するように第３の導電膜を残して制御ゲートを形成する工程とを有する。
【００２４】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【００２５】
（第１の実施形態）
初めに、第１の実施形態について説明する。この第１の実施形態においては、半導体装置として、電源との接続を断っても記憶データが保持され、しかも電気的に消去可能な不揮発性半導体メモリであって、ゲート酸化膜のうちドレインの上部に位置する部位に極薄のトンネル酸化膜が形成されているＦＬＯＴＯＸ型のＥＥＰＲＯＭについて例示する。なお、この第１の実施形態では、ＥＥＰＲＯＭメモリセルの主要構成をその製造方法とともに説明する。図１は、第１の実施形態のＥＥＰＲＯＭメモリセルの主要構成を示す概略平面図、図２〜図４はＥＥＰＲＯＭの製造方法を工程順に示す概略断面図であり、図２及び図３が図１中の一点鎖線Ｉ−Ｉ’に沿った断面に対応し、図４が図１中の一点鎖線ＩＩ−ＩＩ’に沿った断面に対応している。
【００２６】
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板１上に、フィールドシールド素子分離構造２を形成する。
【００２７】
具体的には、シリコン半導体基板１の表面に熱酸化を施してフィールドゲート酸化膜２１を形成し、続いてフィールドゲート酸化膜２１上に多結晶シリコン膜２２及びシリコン酸化膜２３を順次形成する。続いて、これらフィールドゲート酸化膜２１、多結晶シリコン膜２２及びシリコン酸化膜２３をフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングしてそれぞれ選択的に除去する。
【００２８】
そして、残存したフィールドゲート酸化膜２１、多結晶シリコン膜２２及びシリコン酸化膜２３を覆うように全面にシリコン酸化膜２４を成膜した後に、シリコン酸化膜２３の全面をＲＩＥ等により異方性ドライエッチングしてフィールドゲート酸化膜２１、多結晶シリコン膜２２及びシリコン酸化膜２３の側面のみにシリコン酸化膜２４を残す。これにより、シリコン酸化膜により囲まれた多結晶シリコン膜からなるシールドプレート電極を備えたフィールドシールド素子分離構造２が形成される。
【００２９】
なお、素子分離構造としては、フィールドシールド素子分離構造２の代わりに、いわゆるＬＯＣＯＳ法によりフィールド酸化膜を形成してもよい。
【００３０】
続いて、画定された素子活性領域３の表面に熱酸化を施して、膜厚２００Å程度のゲート酸化膜４を形成する。
【００３１】
次に、図２（ｂ）に示すように、ゲート酸化膜３の一部をウェットエッチングにより除去して、シリコン半導体基板１の表面の一部を露出させる。続いて、露出したシリコン半導体基板１の表面に再び熱酸化を施して、膜厚１１０Å程度のトンネル酸化膜５を形成する。
【００３２】
次に、図２（ｃ）に示すように、減圧ＣＶＤ法により、フィールドシールド素子分離構造２上を含む全面に多結晶シリコン膜３１を膜厚３０００Å程度に堆積形成する。
【００３３】
次に、図２（ｄ）に示すように、多結晶シリコン膜３１の表面を研磨、ここでは化学機械研磨（ＣＭＰ）法により研磨して、多結晶シリコン膜３１の表面を平坦化する。このとき、多結晶シリコン膜３１の膜厚は、フィールドシールド素子分離構造２上では素子活性領域３上に比してフィールドシールド素子分離構造２の厚み分だけ薄くなる。
【００３４】
次に、図３（ａ）及び図４（ａ）に示すように、多結晶シリコン膜３１上のフォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、所定の帯状にフォトレジスト３２を残す。ここで、フォトレジスト３２の直下にトンネル酸化膜５が存しないようなパターンにフォトレジスト３２を加工することが必要である。
【００３５】
続いて、フォトレジスト３２をマスクとするとともに、フィールドシールド素子活性領域２の表面をストッパーとして、フィールドシールド素子分離構造２の表面が露出するまで多結晶シリコン膜３１をドライエッチング（ハーフエッチング）する。このとき、多結晶シリコン膜３１は、素子活性領域３を囲むフィールドシールド素子分離構造２上で分断されて素子活性領域３を埋め込む形状となるとともに、図３（ａ）に示すように、その表面にフォトレジスト３２に倣った帯状の凸部１１を有する形状に形成される。ここで、多結晶シリコン膜３１の凸部１１が形成されていない部位（以下、薄い部位と記す。）は、フィールドシールド素子分離構造２の厚みに応じて膜厚１０００Å〜１５００Å程度となる。なお、ＭＯＳトランジスタのゲート電極を形成する際にハーフエッチングを用いる一例が特開昭６１−１４５８６８号公報に開示されている。
【００３６】
次に、図３（ｂ）に示すように、フォトレジスト３２を灰化処理等により除去した後、凸部１１及びフィールドシールド素子分離構造２をマスクとして、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４（トンネル酸化膜５）を介してシリコン半導体基板１の表面領域にイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。
【００３７】
続いて、シリコン半導体基板１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、一対の不純物拡散層であるソース６及びドレイン７を形成する。
【００３８】
次に、図３（ｃ）及び図４（ｂ）に示すように、減圧ＣＶＤ法により、フィールドシールド素子分離構造２上を含む多結晶シリコン膜３１の全面に、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をそれぞれ膜厚１００Å程度、１５０Å程度及び１００Å程度に順次堆積形成し、３層構造のＯＮＯ膜８を形成する。
【００３９】
続いて、減圧ＣＶＤ法により、ＯＮＯ膜８上に膜厚１５００Å程度の多結晶シリコン膜３３を堆積形成する。
【００４０】
次に、図３（ｄ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、多結晶シリコン膜３３、ＯＮＯ膜８及び多結晶シリコン膜３１を同時にパターニングする。具体的には、各素子活性領域３上でトンネル酸化膜５上を覆い、且つ各素子活性領域３上で各々独立するように多結晶シリコン膜３１を残すとともに、凸部１１の長手方向と略平行な帯状に多結晶シリコン膜３３を残す。このとき、各素子活性領域３上に多結晶シリコン膜３１からなる島状の浮遊ゲート９と、この浮遊ゲート９上にＯＮＯ膜８を介するとともにフィールドシールド素子分離構造２を跨いで延在する多結晶シリコン膜３３からなる制御ゲート１０が形成される。
【００４１】
なお、上記の特開昭６１−１４５８６８号公報では、ハーフエッチングに続いてレジストをマスクとして多結晶シリコン膜に窒素をイオン注入した後、ソース／ドレインを形成し、半導体基板にアニール処理を施すことにより、多結晶シリコン膜の窒素がイオン注入された部位を絶縁化する。この手法では、高温のアニール処理が必要であるため、ＥＥＰＲＯＭに適用することは困難である。また、工程数の増加を招くという問題もある。
【００４２】
しかる後、制御ゲート１０を覆う層間絶縁膜やドレイン７と接続されて制御ゲート１０と交差するビット線等（どちらも図示を省略する。）を形成し、ＥＥＰＲＯＭのメモリセルを完成させる。なお、説明は省略するが、メモリセルの選択トランジスタも上述した各工程とともに適宜形成する。
【００４３】
このように、第１の実施形態においては、トンネル酸化膜５を形成した後に、ゲート酸化膜４（トンネル酸化膜５）のみならず多結晶シリコン膜３１の薄い部位を不純物を通過させてソース６及びドレイン７を形成する。従って、従来のようにトンネル酸化膜５の形成前にソース／ドレインを形成する場合に比してフォト工程が削減され、製造工程の短縮及び製造コストの低減化が実現するとともに、トンネル酸化膜５が高濃度不純物の影響を受け難くなって信頼性の高いＥＥＰＲＯＭが実現する。
【００４４】
（変形例）
以下、第１の実施形態のいくつかの変形例について説明する。なお、第１の実施形態のＥＥＰＲＯＭと対応する部材等については同符号を記して説明を省略する。
【００４５】
−変形例１−
先ず、変形例１について説明する。この変形例１のＥＥＰＲＯＭは、第１の実施形態のＥＥＰＲＯＭとほぼ同一の構成を有して、ほぼ同一の工程を経て製造されるが、主に不純物拡散層がＬＤＤ構造とされている点で相違する。この変形例１においても、第１の実施形態と同様に、ＥＥＰＲＯＭメモリセルの主要構成をその製造方法とともに説明する。図５は、変形例１に係るＥＥＰＲＯＭの製造方法の主要工程を示す概略断面図であり、図１の一点鎖線Ｉ−Ｉ’による断面、即ち図２及び図３に対応している。
【００４６】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）、図３（ａ）の各工程を経て、表面に凸部１１を有し、且つ各々がフィールドシールド素子分離構造２で分離された多結晶シリコン膜３１を形成する。
【００４７】
次に、図５（ａ）に示すように、凸部１１及びフィールドシールド素子分離構造２をマスクとして、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４（トンネル酸化膜５）を介してシリコン半導体基板１の表面領域にイオン注入を施す。具体的には、加速エネルギーを１２０ｋｅＶ、ドーズ量を５×１０13（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、第１の実施形態の場合に比して低濃度に不純物が導入されることになる。
【００４８】
次に、図５（ｂ）に示すように、フォトレジスト３２を灰化処理等により除去した後、低圧ＣＶＤ法により、露出したフィールドシールド素子分離構造２上を含む全面に多結晶シリコン膜を形成し、再びフィールドシールド素子分離構造２をストッパーとして、多結晶シリコン膜の全面を異方性エッチングする。このとき、多結晶シリコン膜３１上で凸部１１側面のみを覆う多結晶シリコン膜からなるサイドウォール４１が形成される。
【００４９】
次に、図５（ｃ）に示すように、凸部１１、サイドウォール４１及びフィールドシールド素子分離構造２をマスクとして、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４（トンネル酸化膜５）を介してシリコン半導体基板１の表面領域に再びイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、１回目のイオン注入に比して高濃度に不純物が導入され、サイドウォール４１の直下近傍のシリコン半導体基板１の表面領域を残して高濃度の不純物領域が形成される。
【００５０】
次に、図５（ｄ）に示すように、シリコン半導体基板１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、サイドウォール４１の直下近傍のｎ- 型の低濃度拡散層４２とこの低濃度拡散層４２と接合されたｎ+ 型の高濃度拡散層４３とを形成し、これら両者からなるＬＤＤ構造のソース４４及びドレイン４５を形成する。
【００５１】
そして、第１の実施形態と同様に、ＯＮＯ膜８及び多結晶シリコン膜３３を順次堆積形成し、多結晶シリコン膜３３、ＯＮＯ膜８及び多結晶シリコン膜３１を同時にパターニングすることにより、図４（ｄ）に示すように、多結晶シリコン膜３１からなる島状の浮遊ゲート９と、この浮遊ゲート９上にＯＮＯ膜８を介するとともにフィールドシールド素子分離構造２上を跨いで延在する多結晶シリコン膜３３からなる制御ゲート１０が形成される。
【００５２】
しかる後、第１の実施形態と同様に、制御ゲート１０を覆う層間絶縁膜やドレイン４５と接続されて制御ゲート１０と交差するビット線等（どちらも図示を省略する。）を形成し、ＥＥＰＲＯＭのメモリセルを完成させる。なお、説明は省略するが、このメモリセルの選択トランジスタも上述した各工程とともに適宜形成する。
【００５３】
このように、第１の実施形態の変形例１においては、第１の実施形態の場合と同様に、トンネル酸化膜５を形成した後に、ゲート酸化膜４（トンネル酸化膜５）のみならず多結晶シリコン膜３１の薄い部位を不純物を通過させてソース４４及びドレイン４５を形成する。従って、従来のようにトンネル酸化膜５の形成前にソース／ドレインを形成する場合に比してフォト工程が削減され、製造工程の短縮及び製造コストの低減化が実現するとともに、トンネル酸化膜５が高濃度不純物の影響を受け難くなって信頼性の高いＥＥＰＲＯＭが実現する。
【００５４】
更に、この変形例１においては、ソース４４及びドレイン４５がＬＤＤ構造とされているため、上述の諸効果に加えて、ホットキャリアの発生を抑止して耐圧を大幅に向上させることが可能となる。
【００５５】
−変形例２−
次いで、第１の実施形態の変形例２について説明する。この変形例２のＥＥＰＲＯＭは、変形例１と同様に不純物拡散層がＬＤＤ構造とされるが、その工程に若干の相違がある。図６は、変形例２に係るＥＥＰＲＯＭの製造方法の主要工程を示す概略断面図であり、図１の一点鎖線Ｉ−Ｉ’による断面、即ち図２及び図３に対応している。
【００５６】
先ず、第１の実施形態と同様に、図２（ａ）〜図２（ｄ）、図３（ａ）の各工程を経て、表面に凸部１１を有し、且つ各々がフィールドシールド素子分離構造２で分離された多結晶シリコン膜３１を形成する。
【００５７】
次に、図６（ａ）に示すように、フォトレジスト３２を灰化処理等により除去した後、凸部１１及びフィールドシールド素子分離構造２をマスクとして、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４（トンネル酸化膜５）を介してシリコン半導体基板１の表面領域にイオン注入を施す。具体的には、加速エネルギーを１２０ｋｅＶ、ドーズ量を５×１０13（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、第１の実施形態の場合に比して低濃度に不純物が導入されることになる。
【００５８】
次に、図６（ｂ）に示すように、減圧ＣＶＤ法により、フィールドシールド素子分離構造２上を含む多結晶シリコン膜３１の全面に、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をそれぞれ膜厚１００Å程度、１５０Å程度及び１００Å程度に順次堆積形成し、３層構造のＯＮＯ膜８を形成する。
【００５９】
次に、図６（ｃ）に示すように、低圧ＣＶＤ法により、ＯＮＯ膜８上の全面に多結晶シリコン膜を形成し、ＯＮＯ膜８の表面をストッパーとして、多結晶シリコン膜の全面を異方性エッチングする。このとき、ＯＮＯ膜８を介して凸部１１側面のみを覆う多結晶シリコン膜からなるサイドウォール５１が形成される。
【００６０】
次に、図６（ｄ）に示すように、凸部１１、サイドウォール５１及びフィールドシールド素子分離構造２をマスクとして、ＯＮＯ膜８、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４（トンネル酸化膜５）を介してシリコン半導体基板１の表面領域に再びイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、１回目のイオン注入に比して高濃度に不純物が導入され、サイドウォール５１の直下近傍のシリコン半導体基板１の表面領域を残して高濃度の不純物領域が形成される。
【００６１】
続いて、シリコン半導体基板１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、サイドウォール５１の直下近傍のｎ- 型の低濃度拡散層５２とこの低濃度拡散層５２と接合されたｎ+ 型の高濃度拡散層５３とを形成し、これら両者からなるＬＤＤ構造のソース５４及びドレイン５５を形成する。
【００６２】
そして、第１の実施形態と同様に、ＯＮＯ膜８及びサイドウォール５１を覆うように多結晶シリコン膜３３を順次堆積形成する。このとき、サイドウォール５１と多結晶シリコン膜３３が一体となる。続いて、多結晶シリコン膜３３、ＯＮＯ膜８及び多結晶シリコン膜３１を同時にパターニングすることにより、図６（ｅ）に示すように、多結晶シリコン膜３１からなる島状の浮遊ゲート９と、この浮遊ゲート９上にＯＮＯ膜８を介するとともにフィールドシールド素子分離構造２上を跨いで延在する多結晶シリコン膜３３からなる制御ゲート１０が形成される。
【００６３】
このように、第１の実施形態の変形例２においては、第１の実施形態の場合と同様に、トンネル酸化膜５を形成した後に、ゲート酸化膜４（トンネル酸化膜５）のみならず多結晶シリコン膜３１の薄い部位を不純物を通過させてソース５４及びドレイン５５を形成する。従って、従来のようにトンネル酸化膜５の形成前にソース／ドレインを形成する場合に比してフォト工程が削減され、製造工程の短縮及び製造コストの低減化が実現するとともに、トンネル酸化膜５が高濃度不純物の影響を受け難くなって信頼性の高いＥＥＰＲＯＭが実現する。
【００６４】
更に、この変形例２においては、ソース５４及びドレイン５５がＬＤＤ構造とされているため、上述の諸効果に加えて、ホットキャリアの発生を抑止して耐圧を大幅に向上させることが可能となる。
【００６５】
−変形例３−
次いで、第１の実施形態の変形例３について説明する。この変形例３のＥＥＰＲＯＭは、第１の実施形態のＥＥＰＲＯＭとほぼ同様の構成を有し、ほぼ同様の工程を経て製造されるが、高濃度不純物によるトンネル酸化膜５への悪影響の抑止を更に考慮し、主に図３（ａ）及び図４（ａ）における多結晶シリコン膜３１上のフォトレジスト３２を、所定の帯状のものに加え、トンネル酸化膜５を覆う領域を残すように加工する点で相違するものである。図７は、変形例３のＥＥＰＲＯＭメモリセルの主要構成を示す概略平面図、図８〜図９はＥＥＰＲＯＭの製造方法を工程順に示す概略断面図であり、図８が図７中の一点鎖線Ｉ−Ｉ’に沿った断面に対応し、図９が図７中の一点鎖線ＩＩ−ＩＩ’に沿った断面に対応している。
【００６６】
先ず、第１の実施形態の場合と同様に、図２（ａ）〜図２（ｄ）の各工程を経て、フィールドシールド素子分離構造２及び素子活性領域３上で平坦化された多結晶シリコン膜３１を形成する。
【００６７】
次に、図８（ａ）及び図９（ａ）に示すように、多結晶シリコン腹３１上にフォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、所定の帯状にフォトレジスト３２を残すとともに、トンネル酸化膜５を覆う領域にもフォトレジスト３２を残す。
【００６８】
続いて、フォトレジスト３２をマスクとするとともに、フィールドシールド素子分離構造２の表面をストッパーとして、フィールドシールド素子分離構造２の表面が露出するまで多結晶シリコン膜３１をドライエッチング（ハーフエッチング）する。このとき、多結晶シリコン膜３１は、素子活性領域３を囲むフィールドシールド素子分離構造２上で分断されて素子活性領域３を埋め込む形状となるとともに、図８（ａ）に示すように、その表面にフォトレジスト３２に倣った帯状の凸部１１とトンネル酸化膜５を覆う島状、ここでは長方形の凸部１１’を有する形状に形成される。ここで、多結晶シリコン腹３１の薄い部位は、フィールドシールド素子分離構造２の厚みに応じて膜厚１０００Å〜１５００Å程度となる。
【００６９】
次に、図８（ｂ）に示すように、フォトレジスト３２を灰化処理等により除去した後、凸部１１，１１’及びフィールドシールド素子分離構造２をマスクとして、多結晶シリコン膜３１の前記簿い部位及びゲート酸化膜４を介してシリコン半導体基板１の表面領域にイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（／ｃｍ2 ）程度の各条件でｎ型不鈍物、ここでは砒素（Ａｓ）をイオン注入する、このとき、トンネル酸化膜５上には凸部１１’が存するため、シリコン半導体基板１のトンネル酸化膜５下の部位にはイオン注入が施されない。なおこの場合、トンネル酸化膜５下の部位に若干のイオン注入を施してもよい。具体的には、シリコン半導体基板１の表面に対して所定角傾斜させた方向からイオン注入を施す（斜めイオン注入）等の手法が好適である。
【００７０】
続いて、図８（ｃ）及び図９（ｂ）に示すように、シリコン半導体基板１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、一対の不純物拡散層であるソース６及びドレイン７を形成する、このとき、ドレイン７のトンネル酸化膜５の下部に相当する部位が、不純物拡散層の形成されない非形成領域７ａとなる。
【００７１】
しかる後、第１の実施形態と同様に、図３（ｄ）に対応する図８（ｄ）の工程を経て、ＥＥＰＲＯＭを完成させる。
【００７２】
このように、第１の実施形態の変形例３においては、第１の実施形態の奏する諸効果に加え、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４に不純物を通過させてソース６及びドレイン７を形成する際に、トンネル酸化膜５には高濃度不純物を通過させないために、トンネル酸化膜５の更なる高品質が担保され、信頼性の高いＥＥＰＲＯＭが実現できる。
【００７３】
−変形例４−
次いで、第１の実施形態の変形例４について説明する。この変形例４のＥＥＰＲＯＭは、変形例３と同様の構成を有し、同様の工程を経て製造されるが、素子分離構造が異なる点で相違する。図１０〜図１２は、変形例４に係るＥＥＰＲＯＭの製造方法の主要工程を示す概略断面図であり、図１０及び図１１が図７の一点鎖線Ｉ−Ｉ’による断面に、図１２が図７の一点鎖線ＩＩ−ＩＩ’による断面にそれぞれ略対応している。
【００７４】
先ず、図１０（ａ）に示すように、ｐ型のシリコン半導体基板１の表面を熱酸化してパッド酸化膜６１を膜厚３００Å程度に形成した後、ＣＶＤ法によりパッド酸化膜６１上にシリコン窒化膜６２を厚めの膜厚、例えば１０００Å〜１５００Å程度に堆積形成する。
【００７５】
次に、図１０（ｂ）に示すように、シリコン半導体基板の素子分離領域に相当する部位のシリコン窒化膜６２及びパッド酸化膜６１をフォトリソグラフィー及びそれに続くドライエッチングにより除去した後、残ったシリコン窒化膜６２をマスクとして、シリコン半導体基板１に深さ４μｍ程度の溝６３を形成する。
【００７６】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、溝６３を埋め込むように全面にシリコン酸化膜６４を堆積形成し、シリコン窒化膜６２をストッパーとしてシリコン酸化膜６４に化学機械研磨（ＣＭＰ）を施して、シリコン酸化膜６４を溝６３内に残す。
【００７７】
そして、図１０（ｄ）に示すように、所定の薬液を用いてシリコン窒化膜６２及びパッド酸化膜６１を除去し、溝６３内にシリコン酸化膜６４が充填されてなるトレンチ型素子分離構造６５を完成させる。このとき、シリコン酸化膜６４はシリコン窒化膜６２（及びパッド酸化膜６１）の膜厚分だけ、シリコン半導体基板１の表面から突出した形状となる。
【００７８】
続いて、第１の実施形態の場合のように、図２（ｂ）〜図２（ｄ）と同様の工程を経て、トンネル酸化膜５及び多結晶シリコン膜３１を形成し、多結晶シリコン膜３１の表面を平坦化する。
【００７９】
次に、図１１（ａ）及び図１２（ａ）に示すように、多結晶シリコン膜３１上のフォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、所定の帯状フォトレジスト３２を残すとともに、トンネル酸化膜５を覆う領域にもフォトレジスト３２を残す。
【００８０】
続いて、フォトレジスト３２をマスクとするとともに、トレンチ型素子分離構造６５のシリコン酸化膜６４の表面をストッパーとして、シリコン酸化膜６４の表面が露出するまで多結晶シリコン膜３１をドライエッチング（ハーフエッチング）する。このとき、多結晶シリコン膜３１は、素子活性領域３を囲むトレンチ型素子分離構造６５上で分断されて素子活性領域３を埋め込む形状となるとともに、図１１（ａ）に示すように、その表面にフォトレジスト３２に倣った帯状の凸部１１とトンネル酸化膜５を覆う島状、ここでは長方形の凸部１１’を有する形状に形成される。ここで、多結晶シリコン腹３１の薄い部位は、トレンチ型素子分離構造６５のシリコン酸化膜６４の厚みに応じて膜厚１０００Å〜１５００Å程度となる。
【００８１】
次に、図１１（ｂ）に示すように、フォトレジスト３２を灰化処理等により除去した後、凸部１１，１１’及びトレンチ型素子分離構造６５をマスクとして、多結晶シリコン膜３１の前記簿い部位及びゲート酸化膜４を介してシリコン半導体基板１の表面領域にイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（／ｃｍ2 ）程度の各条件でｎ型不鈍物、ここでは砒素（Ａｓ）をイオン注入する、このとき、トンネル酸化膜５上には凸部１１’が存するため、シリコン半導体基板１のトンネル酸化膜５下の部位にはイオン注入が施されない。
【００８２】
続いて、図１１（ｃ）及び図１２（ｂ）に示すように、シリコン半導体基板１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、一対の不純物拡散層であるソース６及びドレイン７を形成する、このとき、ドレイン７のトンネル酸化膜５の下部に相当する部位が、不純物拡散層の形成されない非形成領域７ａとなる。
【００８３】
しかる後、第１の実施形態と同様に、図３（ｄ）に対応する図１１（ｄ）の工程を経て、ＥＥＰＲＯＭを完成させる。
【００８４】
このように、第１の実施形態の変形例４においては、第１の実施形態の奏する諸効果に加え、多結晶シリコン膜３１の前記薄い部位及びゲート酸化膜４に不納物を通過させてソース６及びドレイン７を形成する際に、トンネル酸化膜５には高濃度不純物を通過させないために、トンネル酸化膜５の更なる高品質が担保され、信頼性の高いＥＥＰＲＯＭが実現できる。
【００８５】
更に、素子分離構造としてトレンチ型素子分離構造６５を形成するため、ＥＥＰＲＯＭの更なる微細化にも十分に対応することが可能となる。
【００８６】
なお、変形例４で例示したトレンチ型素子分離構造６５は、第１の実施形態及び後述の第２の実施形態やこれらの諸変形例の全てに適用可能である。なお、素子分離構造としては、フィールドシールド素子分離構造やトレンチ型素子分離構造以外、例えばＬＯＣＯＳ法により形成するフィールド酸化膜を適用しても好適である。
【００８７】
（第２の実施形態）
次いで、本発明の第２の実施形態について説明する。この第２の実施形態においては、半導体装置として、薄いゲート酸化膜を有するＭＯＳトランジスタについて例示する。なお、この第２の実施形態では、ＭＯＳトランジスタの主要構成をその製造方法とともに説明する。図１３は、第２の実施形態のＭＯＳトランジスタの主要構成を示す概略平面図、図１４〜図１６はＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図１４及び図１５が図１３中の一点鎖線Ｉ−Ｉ’に沿った断面に対応し、図１６が図１３中の一点鎖線ＩＩ−ＩＩ’に沿った断面に対応している。
【００８８】
先ず、図１４（ａ）に示すように、ｐ型のシリコン半導体基板１０１上に、フィールドシールド素子分離構造１０２を形成する。
【００８９】
具体的には、シリコン半導体基板１０１の表面に熱酸化を施してフィールドゲート酸化膜１２１を形成し、続いてフィールドゲート酸化膜１２１上に多結晶シリコン膜１２２及びシリコン酸化膜１２３を順次形成する。続いて、これら，フィールドゲート酸化膜１２１、多結晶シリコン膜１２２及びシリコン酸化膜１２３をフォトリソグラフィー及びそれに続くドライエッチング等によりパターニングしてそれぞれ選択的に除去して素子活性領域１０３を画定する。
【００９０】
そして、残存したフィールドゲート酸化膜１２１、多結晶シリコン膜１２２及びシリコン酸化膜１２３を覆うように全面にシリコン酸化膜１２４を成膜した後に、シリコン酸化膜１２３の全面をＲＩＥ等により異方性ドライエッチングしてフィールドゲート酸化膜１２１、多結晶シリコン膜１２２及びシリコン酸化膜１２３の側壁のみにシリコン酸化膜１２４を残す。これにより、フィールド領域に、シリコン酸化膜により囲まれた多結晶シリコン膜からなるシールドプレート電極を備えたフィールドシールド素子分離構造１０２が形成される。
【００９１】
なお、素子分離構造としては、フィールドシールド素子分離構造１０２の代わりに、いわゆるＬＯＣＯＳ法によりフィールド酸化膜を形成してもよい。
【００９２】
続いて、画定された素子活性領域１０３の表面に熱酸化を施して、膜厚１１０Å程度の薄いゲート酸化膜１０４を形成する。
【００９３】
次に、図１４（ｂ）に示すように、減圧ＣＶＤ法により、フィールドシールド素子分離構造１０２上を含む全面に多結晶シリコン膜１３１を膜厚３０００Å程度に堆積形成する。
【００９４】
次に、図１４（ｃ）に示すように、多結晶シリコン膜１３１の表面を研磨、ここでは化学機械研磨（ＣＭＰ）法により研磨して、多結晶シリコン膜１３１の表面を平坦化する。このとき、多結晶シリコン膜１３１の膜厚は、フィールドシールド素子分離構造１０２上では素子活性領域１０３上に比してフィールドシールド素子分離構造１０２の厚み分だけ薄くなる。
【００９５】
次に、図１５（ａ）及び図１６（ａ）に示すように、多結晶シリコン膜１３１上のフォトレジスト１３２を塗布し、フォトリソグラフィーによりフォトレジスト１３２を加工して、所定の帯状にフォトレジスト１３２を残す。
【００９６】
続いて、フォトレジスト１３２をマスクとするとともに、フィールドシールド素子分離構造１０２上で所定の膜厚となるまで多結晶シリコン膜１３１をドライエッチング（ハーフエッチング）する。このとき、多結晶シリコン膜１３１は、図１５（ａ）に示すように、その表面にフォトレジスト１３２に倣った帯状の凸部１１１を有する形状に形成される。
【００９７】
次に、図１５（ｂ）に示すように、フォトレジスト１３２を灰化処理等により除去した後、凸部１１１及びフィールドシールド素子分離構造１０２をマスクとして、多結晶シリコン膜１３１の前記薄い部位及びゲート酸化膜１０４を介してシリコン半導体基板１０１の表面領域にイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。
【００９８】
続いて、シリコン半導体基板１０１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、一対の不純物拡散層であるソース１０６及びドレイン１０７を形成する。
【００９９】
次に、図１５（ｃ）及び図１６（ｂ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより多結晶シリコン膜１３１をパターニングし、凸部１１１の長手方向と略平行な帯状に多結晶シリコン膜１３１を残す。このとき、フィールドシールド素子分離構造１０２を跨いで素子活性領域１０３上に延在する多結晶シリコン膜１３１からなるゲート電極１０８が形成される。
【０１００】
しかる後、ゲート電極１０８を覆う層間絶縁膜や、ソース１０６及びドレイン１０７と接続される各種配線等（どちらも図示を省略する。）を形成し、ＭＯＳトランジスタを完成させる。
【０１０１】
このように、第２の実施形態においては、ゲート酸化膜１０４を形成した後に、ゲート酸化膜１０４のみならず多結晶シリコン膜１３１の薄い部位を不純物を通過させてソース１０６及びドレイン１０７を形成するので、薄いゲート酸化膜１０４が高濃度不純物の影響を受け難くなって信頼性の高いＭＯＳトランジスタが実現する。
【０１０２】
（変形例）
以下、第２の実施形態の変形例について説明する。なお、第２の実施形態のＭＯＳトランジスタと対応する部材等については同符号を記して説明を省略する。この変形例のＭＯＳトランジスタは、第２の実施形態のＭＯＳトランジスタとほぼ同一の構成を有して、ほぼ同一の工程を経て製造されるが、主に不純物拡散層がＬＤＤ構造とされている点で相違する。この変形例においても、第２の実施形態と同様に、ＭＯＳトランジスタの主要構成をその製造方法とともに説明する。図１７は、変形例に係るＭＯＳトランジスタの製造方法の主要工程を示す概略断面図であり、第２の実施形態の図１３の一点鎖線Ｉ−Ｉ’による断面、即ち図１４及び図１５に対応している。
【０１０３】
先ず、第２の実施形態と同様に、図１４（ａ）〜図１４（ｃ）、図１５（ａ）の各工程を経て、表面に凸部１１１を有する多結晶シリコン膜１３１を形成する。
【０１０４】
次に、図１７（ａ）に示すように、フォトレジスト１３２を灰化処理等により除去した後、凸部１１１及びフィールドシールド素子分離構造１０２をマスクとして、多結晶シリコン膜１３１の前記薄い部位及びゲート酸化膜１０４を介してシリコン半導体基板１０１の表面領域にイオン注入を施す。具体的には、加速エネルギーを１２０ｋｅＶ、ドーズ量を５×１０13（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、第２の実施形態の場合に比して低濃度に不純物が導入されることになる。
【０１０５】
次に、図１７（ｂ）に示すように、低圧ＣＶＤ法により、露出したフィールドシールド素子分離構造１０２上を含む全面に多結晶シリコン膜を形成し、フィールドシールド素子分離構造１０２をストッパーとして、多結晶シリコン膜の全面を異方性エッチングする。このとき、多結晶シリコン膜１３１上で凸部１１１側面のみを覆う多結晶シリコン膜からなるサイドウォール１４１が形成される。
【０１０６】
次に、図１７（ｃ）に示すように、凸部１１１、サイドウォール１４１及びフィールドシールド素子分離構造１０２をマスクとして、多結晶シリコン膜１３１の前記薄い部位及びゲート酸化膜１０４を介してシリコン半導体基板１０１の表面領域に再びイオン注入を施す。具体的には、加速エネルギーを２００ｋｅＶ、ドーズ量を５×１０15（１／ｃｍ2 ）程度の各条件でｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。このとき、１回目のイオン注入に比して高濃度に不純物が導入され、サイドウォール１４１の直下近傍のシリコン半導体基板１０１の表面領域を残して高濃度の不純物領域が形成される。
【０１０７】
次に、、図１７（ｄ）に示すように、シリコン半導体基板１０１を、温度９００℃、時間３０分程度の各条件でアニール処理してイオン注入された不純物を活性化させ、サイドウォール１４１の直下近傍のｎ- 型の低濃度拡散層１４２とこの低濃度拡散層１４２と接合されたｎ+ 型の高濃度拡散層１４３とを形成し、これら両者からなるＬＤＤ構造のソース１４４及びドレイン１４５を形成する。
【０１０８】
そして、第２の実施形態と同様に、多結晶シリコン膜１３１をパターニングすることにより、図１７（ｅ）に示すように、フィールドシールド素子分離構造１０２上を跨いで素子活性領域１０３上に延在する多結晶シリコン膜１３１からなる帯状のゲート電極１０８が形成される。
【０１０９】
しかる後、第２の実施形態と同様に、ゲート電極１０８を覆う層間絶縁膜や、ソース１０６及びドレイン１０７と接続される各種配線等（どちらも図示を省略する。）を形成し、ＭＯＳトランジスタを完成させる。
【０１１０】
このように、第２の実施形態の変形例においては、ゲート酸化膜１０４を形成した後に、ゲート酸化膜１０４のみならず多結晶シリコン膜１３１の薄い部位を不純物を通過させてソース１４５及びドレイン１４６を形成するので、薄いゲート酸化膜１０４が高濃度不純物の影響を受け難くなって信頼性の高いＭＯＳトランジスタが実現する。
【０１１１】
更に、この変形例においては、ソース１４４及びドレイン１４５がＬＤＤ構造とされているため、上述の諸効果に加えて、ホットキャリアの発生を抑止して耐圧を大幅に向上させることが可能となる。
【０１１２】
【発明の効果】
本発明によれば、フォト工程が省略されて製造工程数が短縮化され、しかも良質で信頼性の高い極薄のゲート絶縁膜、例えばトンネル酸化膜等を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＥＥＰＲＯＭメモリセルの主要構成を示す概略平面図である。
【図２】本発明の第１の実施形態のＥＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の第１の実施形態のＥＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断面図である。
【図４】本発明の第１の実施形態のＥＥＰＲＯＭメモリセルの製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態の変形例１において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図６】本発明の第１の実施形態の変形例２において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図７】本発明の第１の実施形態の変形例３において、ＥＥＰＲＯＭメモリセルの主要構成を示す概略平面図である。
【図８】本発明の第１の実施形態の変形例３において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図９】本発明の第１の実施形態の変形例３において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図１０】本発明の第１の実施形態の変形例４において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本発明の第１の実施形態の変形例４において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図１２】本発明の第１の実施形態の変形例４において、ＥＥＰＲＯＭメモリセルの製造方法の主要工程を工程順に示す概略断面図である。
【図１３】本発明の第２の実施形態のＭＯＳトランジスタの主要構成を示す概略平面図である。
【図１４】本発明の第２の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、本発明の第２の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】本発明の第２の実施形態のＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】本発明の第２の実施形態の変形例において、ＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図である。
【符号の説明】
１，１０２  シリコン半導体基板
２，１０２  フィールドシールド素子分離構造
３，１０３  素子活性領域
４，１０４  ゲート酸化膜
５，１０５  トンネル酸化膜
６，４４，５４，１０６，１４４  ソース
７，４５，５５，１０７，１４５  ドレイン
７ａ  非形成領域
８  ＯＮＯ膜
９  浮遊ゲート
１０  制御ゲート
１１，１１’１１１  凸部
２１，１２１  フィールドゲート酸化膜
２２，１２２  多結晶シリコン膜
２３，２４，６４，１２３，１２４  シリコン酸化膜
３１，３３，１３１  多結晶シリコン膜
４１，５１，１４１  サイドウォール
４２，５２，１４２  低濃度拡散層
４３，５３，１４３  高濃度拡散層
６１  パッド酸化膜
６２  シリコン窒化膜
６３  溝
６５  トレンチ型素子分離構造
１０８  ゲート電極
【図１】
0003876069.tif 000002
【図２】
0003876069.tif 000003
【図３】
0003876069.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003876069.tif 000013
【図１３】
0003876069.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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