(57)【特許請求の範囲】
【請求項１】
半導体基板上の基準マークの形成された回路パターン上に、上層回路パターンを形成すべくマスク基準マークの形成されたホトリソグラフィ用マスクを整合させるホトマスクのアライメント方法であって、
前記回路パターンのその下層回路パターンに対する残留オフセット量Ａを求めること、
前記マスクの仮アライメントでのテスト露光により前記マスク基準マークに基づいて該マスクの前記回路パターンに対する補正量αを求めること、
前記残留オフセット量Ａ及び前記補正量αをオフセットの抑制用修正式に代入して修正量（Ｙ）を求めること、
前記修正量（Ｙ）に基づいて前記マスクの前記仮アライメントを修正すること、
を特徴とするホトマスクのアライメント方法。
【請求項２】
前記修正量（Ｙ）は、次式
Ｙ＝−（２α＋Ａ）／２
で示される請求項１記載のアライメント方法。
【請求項３】
前記修正量（Ｙ）は、次式
Ｙ＝−｛（Ａ＋α）ｘ＋αｙ｝／（ｘ＋ｙ）
で示され、ここで、ｘは前記マスクとその下層の前記回路パターンとの間のオフセット規格を表す絶対値であり、ｙは前記マスクと前記回路パターン下の層との間の合わせ規格を表す絶対値である請求項１記載のアライメント方法。
【請求項４】
前記残留オフセット量Ａは、品質管理のために上下二層の回路パターンが形成される毎に測定して記憶される該回路パターン間のずれ量であることを特徴とする請求項１記載のアライメント方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造工程で使用される多層配線技術を実現するのに用いられるホトマスクのアライメント方法に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度を高める技術に、多層配線技術がある。多層配線技術によれば、半導体基板上に層間絶縁膜を介して回路パターンが多層に積層される。
この多層の回路パターンの形成のために、層間絶縁膜上の回路パターン層となる被加工膜上にホトレジストが形成され、該ホトレジストに所定のマスクを用いてそのパターンが転写され、このホトレジストをエッチングマスクとして用いる選択エッチングにより、被加工膜に前記パターンが転写され、これらの作業の繰り返しにより、複数の前記回路パターンが順次、積層状に形成される。
【０００３】
このことから、半導体基板あるいは該半導体基板上に既に形成された回路パターンと、その上に新たに形成される回路パターンのためのマスクの位置合わせ、すなわちマスクのアライメントの精度が問題となる。
【０００４】
従来のマスクアライメントでは、回路パターン上に新たな回路パターンを形成するとき、既に形成された回路パターンに設けられた基準マークと、新たな回路パターンのためのマスクに設けられた基準マークとが一致するように、アライメント修正を受けた後、回路パターン層への前記したパターン転写が行われる。
【０００５】
前記したアライメント修正により、原理的には、下層の回路パターンと、その上方に新たに形成された回路パターンとの間のずれは零になるはずである。しかしながら、現実的には、残留オフセットと称されるずれが残る。
そのため、回路パターン上に、新たな回路パターンが形成されるとき、このパターン形成に先立ち、直下に位置する既に形成された回路パターンについての前記した残留オフセットが測定される。この残留オフセット量が規格許容量以内であれば、その値の大小に拘わらず、前記したと同様なアライメント修正を含むアライメント作業の繰り返しにより、順次、回路パターンが多層に形成されている。
【０００６】
【発明が解決しようとする課題】
このことから、従来の前記アライメント方法では、前記したとおり、規格許容量内の残留オフセット量が上層の回路パターンになるほど、順次積算されることとなり、多層配線を含む半導体装置の製造上の精度の低下を招くことがあった。
【０００７】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明は、半導体基板上の基準マークの形成された回路パターン上に、上層回路パターンを形成すべくマスク基準マークの形成されたホトリソグラフィ用マスクを整合させるホトマスクのアライメント方法であって、前記回路パターンのその下層回路パターンに対する残留オフセット量Ａを求めること、前記マスクの仮アライメントでのテスト露光により前記マスク基準マークに基づいて該マスクの前記回路パターンに対する補正量αを求めること、前記残留オフセット量Ａ及び前記補正量αをオフセットの抑制用修正式に代入して修正量（Ｙ）を求めること、前記修正量（Ｙ）に基づいて前記マスクの前記仮アライメントを修正することを特徴とする。
【０００８】
〈作用〉
本発明に係るアライメント方法では、前記したとおり、既に形成された回路パターン上に新たな回路パターンを形成するためのマスクアライメントの補正のための修正量Ｙとして、既に形成された前記回路パターンに対する新たな回路パターンのためのマスクの補正量αに加えて、既に形成された前記回路パターンの残留オフセット量Ａを補正するための値が付加されることから、従来のような残留オフセット量Ａの積算による大きな誤差が生じることはない。
【０００９】
前記修正量（Ｙ）は、次式
Ｙ＝−（２α＋Ａ）／２    …（１）
とすることができる。
【００１０】
また、前記修正量（Ｙ）は、次式
Ｙ＝−｛（Ａ＋α）ｘ＋αｙ｝／（ｘ＋ｙ）  …（２）
とすることができる。ここで、ｘは前記マスクとその下層の前記回路パターンとの間のオフセット規格を表す絶対値であり、ｙは前記マスクと前記回路パターン下の層との間の合わせ規格を表す絶対値である。式（２）を用いた修正により、層間でオフセット規格の異なる多層回路パターンの形成に対応することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例〉
図１は、本発明に係るマスクアライメント方法の要部を示すフローチャートであり、図２は、本発明に係るマスクアライメント方法に係る回路パターンとマスクとの間の両基準マークの関係を示す説明図である。
以下、本発明を半導体ウエハ上に３層の回路パターンを有する多層構造の形成に適用した例について説明する。
【００１２】
本発明に係るマスクアライメント方法では、図２に示すように、例えばシリコン半導体ウエハ１０上に第１層となる第１の回路パターン１１が形成される。
【００１３】
この第１の回路パターン１１の形成のために、前記ウエハ１０上には、従来よく知られた導電層からなる回路パターン層が形成され、この回路パターン層上には、従来におけると同様なホトレジストが塗布される。その後、ホトレジストに所定の回路パターンを転写すべく該回路パターンのためのホトリソグラフィ用マスクが露光装置内に仮決めされる。
【００１４】
前記半導体ウエハ上の基準マークに対応して形成されたホトレジスト上の凸状部を下層の基準マークとして、該基準マークに対する仮決めされた前記マスクの基準マークのずれが、テスト露光で測定され、仮決めされた前記マスクのずれを補正すべく、アライメント修正が行われる。
アライメント修正後の前記マスクを用いたホトレジストへの露光および現像により、該ホトレジストには新たな基準マークを含む第１の回路パターンのためのパターンが転写され、このホトレジストをエッチングマスクとするエッチング処理により、前記回路パターン層に第１の回路パターンが転写され、これにより新たな基準マーク１２を含む第１の回路パターン１１が形成される。
【００１５】
第１の回路パターン１１の前記した形成工程は、従来におけると同様であり、さらに、図示しない層間絶縁膜を介して第１の回路パターン１１上に積層状に形成される第２の回路パターン１３の形成工程でも、前記したと同様、下層たる第１層の回路パターン１１の基準マーク１２と、第２層たる第２の回路パターン１３のためのマスクに設けられた基準マークとを用いたマスクアライメントの修正が行われる。
このアライメント修正後のマスクを用いた前記したと同様な回路パターン層への選択エッチング処理により、新たな基準マーク１４を含む第２の回路パターン１３が、第１の回路パターン１１に対する所定の許容誤差内の誤差Ａのずれで以て形成される。
【００１６】
さらに、第２の回路パターン１３上に、前記したと同様な図示しない層間絶縁膜を介して、第３の回路パターン１５を形成するために、この第３の回路パターン１５のための回路パターン層１６を覆うホトレジスト（図示せず）上で、前記露光装置に仮決めされた第３の回路パターン１５のためのホトリソグラフィ用マスク１７の位置合わせであるアライメントが行われる。
【００１７】
ホトリソグラフィ用マスク１７のアライメントでは、図１にフローチャートで示されているように、既に形成された直下に位置する回路パターンの残留オフセット量Ａが測定される（ステップＳ１）。
図１に示す例では、形成しようとする第３の回路パターン１５の下に第２の回路パターン１３が形成されていることから、既に形成されたこの第２の回路パターン１３の、さらに下層たる第１の回路パターン１１に対するずれ（Ａ）が、両者１１および１３のそれぞれの基準マーク１２および１４の相互間のずれとして測定される。
【００１８】
前記した基準マーク１２および１４間のずれである残留オフセット量Ａの測定について、基準マーク１４を覆う前記層間膜あるいは該層間絶縁膜上の第３の回路パターン層１６のような下地膜のために、このような下地膜の形成後に基準マーク１２または１４が見えなくなることがある。
このような場合、第２層目である第２の回路パターン１３のためのホトリソパターニングの終了後、そのエッチング処理に先立って行われる出来検査により測定されかつ品質管理のために予め記録／データベースに保持された前記したと同様な基準マーク１２および１４間のずれの値が、残留オフセット量Ａとして採用される。
【００１９】
次に、第３の回路パターン１５のための、前記露光装置に仮決めされたマスク１７の基準マーク１８と、下層の第２の回路パターン１３の基準マーク１４とのずれ（α）が、マスク１７の第２の回路パターン１３に対するマスクアライメント補正量として、測定される（ステップＳ２）。
【００２０】
従来では、ステップＳ２で求められていたマスクアライメント補正量αのみをマスク１７の第２の回路パターン１３に対する修正量として取り扱っていたが、本願発明に係るマスクアライメント方法では、前記した補正量αに加えて、下層の回路パターン１３の残留オフセット量Ａが、許容誤差内であるに拘わらずその値を考慮して、マスク１７のためのアライメント修正量Ｙが算出される（ステップＳ３）。
【００２１】
ステップＳ３で算出された修正量Ｙで以て、前記露光装置に仮決めされたマスク１７の位置が修正され（ステップＳ４）、このアライメント修正後に、前記露光装置により前記ホトレジストに選択露光が施される（ステップＳ５）。
【００２２】
この選択露光およびその後の現像を受けたホトレジストをエッチングマスクとする回路パターン層１６への選択エッチング処理により、回路パターン層１６の不要部分が削除されて、この回路パターン層１６から前記マスク１７の基準マーク１８に対応する新たな基準マーク１９を含む第３の回路パターン１５が形成される。
【００２３】
第３の回路パターン１５のためのマスク１７のアライメント修正では、従来は考慮されなかった残留オフセット量Ａが考慮されていることから、多層の回路パターンであっても、各層毎に順次残留オフセット量によるずれを補正することができ、これにより積算残留オフセット量の増大を抑制することができることから、この残留オフセット量の増大による半導体装置の精度低下および動作不良等を防止することができる。
【００２４】
前記したマスク１７の補正量（Ｙ）は、前記式（１）から求めることができる。
前記式（１）において、Ａは、ステップＳ１で説明したとおり、形成しようとする回路パターンの直下に既に位置する第２の回路パターン１３の、さらにその下に位置する第１の回路パターン１１に対する残留オフセット量である。
また、αは、ステップＳ２で説明したとおり、第２の回路パターン１３の基準マーク１４に対する仮決めされたマスク１７の基準マーク１８のずれの量である。
【００２５】
前記式（１）を用いてマスク１７のアライメント修正を行うとき、第２の回路パターン１３に対する第３の回路パターン１５についてのオフセット規格は、±ｘμｍから新たなオフセット規格として、図２に示すとおり、＋ｘ＋Ａ（μｍ）〜−ｘ＋Ａ（μｍ）の値が採用される。
【００２６】
また、前記したマスク１７の補正量（Ｙ）は、前記式（２）から求めることができる。
前記式（２）において、Ａは、ステップＳ１で説明したとおり、形成しようとする回路パターンの直下に既に位置する第２の回路パターン１３の、さらにその下に位置する第１の回路パターン１１に対する残留オフセット量である。
また、αは、ステップＳ２で説明したとおり、第２の回路パターン１３の基準マーク１４に対する仮決めされたマスク１７の基準マーク１８のずれの量である。
【００２７】
前記式（２）では、第２の回路パターン１３に対する第３の回路パターン１５についてのオフセット規格±ｘμｍに加えて、第１の回路パターン１１に対する第３の回路パターン１５についての合わせ規格±ｙμｍが設けられる。
前記式（２）は、第３の回路パターン１５のためのマスク１７のアライメントにおいて、前記したそれぞれの規格に重み付けを考慮してアライメント修正量Ｙを求めた例を示す。
前記式（２）を用いた修正によれば、層間でオフセット規格の異なる多層回路パターンの形成に対応することが可能となる。
【００２８】
前記したところでは、本願発明の方法を３層構造における３層目の回路パターンのためのマスクアライメントに適用した例について説明したが、全ての層の回路パターンのためのマスクアライメントに本願発明を適用することができ、さらに４層以上の多層構造の製造に適用することができる。
【００２９】
【発明の効果】
本発明によれば、前記したように、マスクアライメントの補正のための修正量として、既に形成された前記回路パターンに対する新たな回路パターンのためのマスクの補正量に加えて、前記回路パターンの残留オフセット量を補正するための値が付加されることから、従来のような残留オフセット量の積算による大きな誤差の発生が防止され、これにより残留オフセットに起因する半導体装置の精度の低下が防止され、この残留オフセットに起因する短絡等の種々の不都合の解消を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明に係るマスクアライメント方法を示すフローチャートである。
【図２】本発明に係るマスクアライメント方法で形成される多層配線構造における位置合わせを概略的に示す説明図である。
【符号の説明】
１０  半導体ウエハ
１１  第１の回路パターン
１２  第１の回路パターンの基準マーク
１３  第２の回路パターン
１４  第２の回路パターンの基準マーク
１５  第３の回路パターン
１６  第３の回路パターンのための回路パターン層
１７  第３の回路パターンのためのマスク
１８  マスクの基準マーク
１９  第３の回路パターンの基準マーク
【図１】
0004022009.tif 000002
【図２】
0004022009.tif 000003