(57)【特許請求の範囲】
【請求項１】
複数個の電気的に書き換え可能な不揮発性メモリセルが直列接続され、一端がビット線に他端がソース線に接続される複数のＮＡＮＤセルユニットと、
前記複数のＮＡＮＤセルユニットで構成され、所定単位に分割されたデータ書き込み領域を備えた第１のサブアレイ及び第２のサブアレイを備えたメモリセルアレイと、
前記複数のサブアレイのそれぞれに対応して設けられ、前記ビット線を予め充電し前記ＮＡＮＤセルユニットが前記ビット線から前記ソース線に電流を流すか否かで前記ＮＡＮＤセルユニットに記憶されているデータを読み出す読み出し回路と、
前記複数のサブアレイのそれぞれに対応して設けられ、各前記複数のビット線に接続され前記ＮＡＮＤセルユニットから読み出したデータを一時記憶する複数のラッチ回路と、
前記ラッチ回路のデータを外部へ出力するデータ出力回路とを備え、
前記複数のＮＡＮＤセルは、１つのビット線に対して、２つのＮＡＮＤセルの一端が接続されており、
前記第１のサブアレイは第１のメモリユニットを、前記第２のサブアレイは第２のメモリセルユニットをそれぞれ備え、
前記各サブアレイは、それぞれ、第１と第２のメモリセルユニットを備え、
前記第１のメモリセルユニットの前記ＮＡＮＤセルユニットは、ビット線に接続された第１のしきい値を有する第１の選択トランジスタと、ソース線に接続された第２のしきい値を有する第２の選択トランジスタとを有し、
前記第２のメモリセルユニットの前記ＮＡＮＤセルユニットは、ビット線に接続された第３のしきい値を有する第３の選択トランジスタと、ソース線に接続された第４のしきい値を有する第４の選択トランジスタとを有し、
前記第１の選択トランジスタのゲートと前記第３の選択トランジスタのゲートとが第１の制御線で共通接続され、
前記第２の選択トランジスタのゲートと前記第４の選択トランジスタのゲートとが第２の制御線で共通接続され、
前記第１のしきい値は、前記第３のしきい値より大きく、
前記第１のしきい値と前記第４のしきい値が等しく、
前記第２のしきい値と前記第３のしきい値が等しく、
前記第１のメモリセルユニット又は前記第２のメモリセルユニットから読み出したデータのうち前記ラッチ回路にラッチされたデータを前記データ出力回路から外部へ出力するとともに、他方のメモリセルユニットからデータの読み出しを行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ラッチ回路は、前記複数の各ビット線の電位をセンスする機能を更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の各ビット線と前記ラッチ回路の接続を制御する複数のＭＯＳトランジスタが前記複数の各ビット線と前記ラッチ回路の間に設けられることを特徴とする請求項１ないし２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のラッチ回路のデータは複数回に分けられて前記データ出力回路から外部へ出力されることを特徴とする請求項１ないし３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き替え可能な不揮発性メモリセルを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的書き替えを可能とし高集積化を達成した不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。このＮＡＮＤセル型ＥＥＰＲＯＭは、電荷蓄積層としての例えば浮遊ゲートと、この浮遊ゲート上の絶縁膜を介して制御ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造の複数のメモリセルを、それらのソース，ドレインを隣接するもの同士で共有する形で直列接続し、これを１単位としてビット線に接続するものである。
【０００３】
ＮＡＮＤセルのドレイン側は第１の選択ゲートをゲート電極とする第１の選択ＭＯＳトランジスタを介してビット線に接続され、ソース側は第２の選択ゲートをゲート電極とする第２の選択ＭＯＳトランジスタを介してソース線に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側及びソース側の選択ＭＯＳトランジスタによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。メモリセルアレイは通常、ｎ型半導体基板に形成されたｐ型ウエル内に形成される。
【０００４】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から遠い方のメモリセルから順に行う。選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程度）を印加し、他の非選択メモリセルの制御ゲート及び第１の選択ゲートには中間電位（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ（"０"書き込み）又は中間電位（"１"書き込み）を印加する。このとき、ビット線の電位は選択メモリセルに伝達される。データ"０"の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されて、しきい値が正方向に移動する。データが"１"の時はしきい値は変化しない。
【０００５】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対してほぼ同時に行われる。即ち、全ての制御ゲート，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。これにより、全てのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値が負方向に移動する。
【０００６】
データ読み出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲートを電源電圧Ｖcc（例えば３Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。ＮＡＮＤセル型ＥＥＰＲＯＭでは、複数のメモリセルが縦列接続されているため、読み出し時のセル電流が小さい。また、メモリセルの制御ゲート及び第１，第２の選択ゲートは行方向に連続的に配設されているので、１ページ分のデータが同時にビット線に読み出される。
【０００７】
（問題点１）
従来のＮＡＮＤセル型ＥＥＰＲＯＭのセンスアンプの回路例を図３０に示す。このセンスアンプによってビット線電位の検出は以下のように行われる。まず、アドレスが設定され、読み出しモードになると、ビット線プリチャージ制御信号ＰＲＥＢがＶccからＶssになり、ビット線ＢＬj ，ノードＮ2 が電源電位Ｖccに充電される。さらに、ノードＮ2 をＶccに、ノードＮ1 をＶssにしてセンスアンプＳＡをリセットする。ワード線選択後、セルデータが"０"ならばビット線電位はＶccが保たれ、セルデータが"１"ならばビット線電位はＶssに向けて放電される。そして、ビット線の電位が決定した後に、ビット線電位はノードＮ2 に転送される。
【０００８】
次に、ＳＥＮＢがＶccからＶss、ＳＥＮがＶssからＶccになり、クロックドインバータＩＮＶ1 が活性化される。そして、ノードＮ2 の電位がクロックドインバータＩＮＶ1 の回路しきい値よりも大きければノードＮ1 はＶssに保たれ、ノードＮ2 の電位がクロックドインバータＩＮＶ2 の回路しきい値よりも小さければノードＮ1 はＶccになり、ビット線ＢＬj の電位が検知されることになる。その後、クロックドインバータＩＮＶ2 が活性化されて検知したデータがラッチされ、カラム選択信号ＣＳＬj がＶssからＶccになるとラッチされたデータがＩ／Ｏ，Ｉ／Ｏ'に出力される。
【０００９】
本方式では、上記のようにフローティング状態のビット線の電位がクロックドインバータの回路しきい値よりも大きいか或いは小さいかによってセルデータを検知するが、フローティング状態のビット線電位は隣接するビット線との間の容量結合により、隣接するビット線の状態によって変化する。例えば、セルに"０"データが書き込まれている場合には読み出し電流を流さず、ビット線ＢＬj の電位はプリチャージ電位Ｖccを保っているはずである。一方、隣接するビット線ＢＬi に接続されるセルに"１"データが書き込まれていて読み出し電流を流すと、ビット線ＢＬi の電位はＶccからＶssに下がる。すると、Ｖccを保っているはずのビット線ＢＬj の電位は、ＶccからＶssに下がる隣接するビット線ＢＬi の電位に引きずられて下がる。
【００１０】
従って、このビット線ＢＬj を"０"データであると正しく検知するためには、クロックドインバータＩＮＶ1 の回路しきい値は、ビット線間の容量結合によるビット線電位の変化を考慮して、低めに設定されなければならない。ビット線ＢＬi を"１"データと読むためには、ビット線ＢＬi の電位をＶccからクロックドインバータＩＮＶ1 の回路しきい値まで引き下げなければならず、ＮＡＮＤ型セルの読み出し電流が小さいことを考えると、クロックドインバータＩＮＶ1 の回路しきい値を低めに設定すると、ビット線の検知に要する時間が長くなる。
【００１１】
図３０のようなクロックドインバータを用いたセンスアンプでは、ビット線電位を検知するのに長い時間を要するが、これを以下では数値を用いて例示する。隣接するビット線間の容量が、ビット線の総容量の１／２を占めるとすると、Ｖccを保つはずのビット線ＢＬj は、隣接するビット線ＢＬi に応じてＶcc／２に引き下げられる。電源電圧Ｖccを例えば３Ｖとすると、ＢＬj は１．５Ｖに引き下げられることになる。従って、クロックドインバータＩＮＶ1 の回路しきい値をマージンをとって例えば１．２Ｖに設定する。ＮＡＮＤセルの読み出し電流が最も小さい場合、つまり選択のセルに"１"が書き込まれ、非選択のセルに"０"が書き込まれている場合のセル電流を１μＡとする。また、ビット線の容量を３ｐＦとすると、ビット線ＢＬi の電位を回路しきい値まで放電するには、
３ｐＦ×（３−１．２）Ｖ／１μＡ＝５．４μｓ
要することになる。
【００１２】
上記問題点を解決する方法として、ＤＲＡＭで用いられているフォールディッド・ビット線方式を用いて、センスアンプへの入力をビット線対ＢＬj ，／ＢＬj とし、これらを差動的に動作させて高速に読み出すことが考えられる。ビット線ＢＬj につながるセルを読み出す場合を例にとって、ビット線を放電する時間を見積もる。ビット線／ＢＬj の電位を例えば１．５Ｖに保ち、ビット線ＢＬj の電位を１．７Ｖにプリチャージすると、ビット線ＢＬj につながるセルの情報が"０"ならばビット線ＢＬj は１．７Ｖを保ち、"１"ならばビット線が放電して１．３Ｖになればよい。セル電流を１μＡ、ビット線容量を３ｐＦとすると、ビット線を放電するのに要する時間は、
３ｐＦ×（１．７−１．３）／１μＡ＝１．２μｓ
になり、従来のシングルエンド方式よりも読み出しが高速化される。
【００１３】
フォールディッド・ビット線方式では、ビット線ＢＬj につながるセルを読み出す場合にはビット線／ＢＬj は放電されてはならないが、従来のＮＡＮＤセル型ＥＥＰＲＯＭではメモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設されているので、隣接するビット線ＢＬj 、／ＢＬj に接続するセルが共に"１"が書き込まれていれば、ビット線ＢＬj 、／ＢＬj が同時に放電されてしまう。
【００１４】
ビット線ＢＬj につながるセルを読み出す際にビット線／ＢＬj を放電しない方法として、例えばビット線ＢＬj とビット線／ＢＬj のドレイン側の選択ゲート（又はソース側の選択ゲート）を別のタイミングで動作させる方法が考えられる。例えば、ドレイン側の選択ゲートをビット線ＢＬj とビット線／ＢＬj で別のタイミングで動作させるためには、ビット線ＢＬj の選択ゲートを選択する制御信号ＳＧＤ1 とビット線／ＢＬj を選択する制御信号ＳＧＤ2 が必要になる。ビット線コンタクトとソース線の間に８個のメモリセルが直列接続されているとすると、従来のセルアレイでは１ブロックにつき行方向に１０本（８本の制御ゲートと２本の選択ゲート）の配線が必要であるが、この方式では１１本（８本の制御ゲートと３本の選択ゲート）の配線が必要なのでセルアレイの面積が増加し、その結果チップ面積が増加するという問題がある。
【００１５】
（問題点２）
上記のようにＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルを直列に接続しているためにセル電流が小さく、ビット線の放電には数μｓ要し、ランダムリードには約１０μｓかかる。データは１ページ分、センスアンプに同時に検知及びラッチされる。ページリードは、このラッチデータを読み出すだけであるから約１００ｎｓで読める。例えばページ長が２５６バイトで、１ページのデータを読み出す場合には、ランダムリード１回とページリード２５５回で、
１０＋０．１×２５５〜３５μｓ
の時間を要する。よって、複数のページにわたるデータを読み出す場合には、ページの切り替え部で１０μｓのランダムリード動作を必要とする。
【００１６】
ページの切り替え時のランダムリード動作をなくして見かけ上ページリードのサイクルで複数ページのデータを読み出す方法として、例えばメモリセルアレイとセンスアンプを２分割してランダムリードとページリードを同時に行う方法がある。２分割したメモリセルアレイの一方でページリード動作をしている間に、他方でランダムリード動作を行うことによって、ページの切り替わり点でランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータを読み出すことができる。
【００１７】
従来のメモリセルアレイでは、２分割したメモリセルアレイでランダムリードのタイミングをずらして動作させるためには、ワード線に電圧を伝える周辺回路（ロウデコーダなど）を増加させる必要がある。特に、ＥＥＰＲＯＭでは書き込み時にワード線に２０Ｖ程度の高電圧を印加するために、ワード線に電圧を伝える周辺回路（ロウデコーダなど）を構成するトランジスタの面積は大きい。従って、従来のメモリセルアレイでこの高速ページ読み出し方法を採用すると、ワード線に電圧を伝える周辺回路（ロウデコーダなど）の増加のためにチップ面積が増加するという問題がある。
【００１８】
（問題点３）
集積度が上がり、ビット線間距離が縮まるにつれて、ビット線間容量結合が大きくなる。その結果、読み出し時に"Ｈ；High"状態を保つべきビット線の電位が、隣の"Ｌ；Ｌow"状態に放電するビット線に引きずられて"Ｈ"状態から落ちる。このビット線間容量結合に起因する雑音を低減するために、読み出し時にビット線を１本おきに定電位に保つ方法（ビット線シールド）が提案されている（特開平４−２７６３９３号公報）。ビット線シールドでは読み出しは１本おきのビット線に対して行うので、データ書き込みも１本おきのビット線に対して行う。
【００１９】
従来のセルアレイを用いたオープンビット線方式やシングルエンド方式では、隣接するビット線は選択ゲート及び制御ゲートを共有しているので、一方のビット線にセルデータを読み出す際に隣接するビット線もセルデータを読み出して、その結果放電してしまう。従って、ビット線間容量結合に起因する雑音を低減するためにビット線を１本おきに基準電位に保つ方法（ビット線シールド）を用いる際に、基準電位は０Ｖにせざるを得ない。その結果、複数ページにわたって書き込まれたデータを読む場合に、例えば偶数番目のビット線に接続されるメモリセルのデータを読み出した後に奇数番目のビット線に接続されるメモリセルのデータを読み出す際に、最初に読み出した偶数番目のビット線は電荷を全て放電して０Ｖになり、２番目に読み出す奇数番目のビット線は０Ｖからプリチャージされる。
【００２０】
即ち、偶数番目のビット線のメモリセルを読み出してから、次に奇数番目のビット線のデータを読み出す際のページ切り替わり時、及び奇数番目のビット線のメモリセルを読み出してから、次に偶数番目のビット線のデータを読み出す際のページの切り替わり時に、前に読み出したビット線を全て放電し、次に読み出す全てのビット線を０Ｖからプリチャージする必要がある。このようにビット線シールドを従来のセルアレイを用いてオープンビット線方式，シングルエンド方式に適用した場合には読み出しに、ページの切り替わりでプリチャージ時間がかかり、消費電力も大きいという問題がある。
【００２１】
次に、ビット線シールドを従来のメモリセルアレイを用いてオープンビット線方式やシングルエンド方式に適用した場合、書き込み時に生じる問題点を説明する。上記のようにビット線シールドを適用した場合、書き込みも偶数番目のビット線に接続するメモリセルと、奇数番目のビット線に接続するメモリセルで別々に行われる。従って、例えば偶数番目のビット線に接続するメモリセルに書き込みを行う際には、奇数番目のビット線に接続するメモリセルには書き込みを行わないので、奇数番目のビット線には中間電位（１０Ｖ程度）を与える。つまり、書き込み時には少なくとも半分のビット線を中間電位に充電しなければならない。
【００２２】
書き込み動作はまず書き込みを行ってから次に、書き込みが十分行われたかを調べるベリファイリードを行う。そして、十分に書き込まれたセルには追加書き込みを行わず、書き込み不十分のセルにのみ追加書き込みを行う。従来のメモリセルアレイでは偶数番目のビット線に接続するメモリセルを書き込んだ後にベリファイリードする時に、奇数番目のビット線も中間電位から放電されてしまうので、例えば偶数番目のビット線に接続するメモリセルを書き込む場合には、書き込み−ベリファイリードのサイクル毎に奇数番目のビット線を中間電位に充放電しなければならず、書き込み時間は増加し、消費電力も増加するという問題がある。
【００２３】
上記（問題点１）で述べたように、選択ＭＯＳトランジスタを制御する選択ゲートを隣接するビット線で変えれば上記（問題点３）は解決するが、その代わりにソースとビット線で挟まれたＮＡＮＤ列につき１個余分に選択ＭＯＳトランジスタの面積が必要であり、その結果チップ面積が増加するという問題がある。
【００２４】
【発明が解決しようとする課題】
（課題１）
上記のように、従来の不揮発性半導体記憶装置で用いられているシングルエンド型のセンスアンプは読み出し時間が遅いと言う問題がある。また、読み出しが高速な、いわゆるＤＲＡＭで用いられているフォールディッド・ビット線方式を不揮発性半導体記憶装置で実現する場合には、従来の不揮発性半導体記憶装置ではセルアレイの面積が増加し、その結果チップ面積が増加するという問題があった。
【００２５】
（課題２）
上記のように、従来の不揮発性半導体記憶装置では、複数のページにわたるデータを読み出す際には、ワード線の切り替え時にランダムリードを必要とするため、無駄な時間が入り、読み出し時間がかかるという問題がある。この問題を解決するために、メモリセルアレイ及びセンスアンプを２分割し、ランダムリードとページリードを同時に行う方法が提案されているが、従来の不揮発性半導体記憶装置にこの方法を適用するとチップ面積が増加するという問題がある。
【００２６】
（課題３）
従来のオープンビット線方式やシングルエンド方式のメモリセルアレイに対して、ビット線間結合容量に起因する雑音を低減するために、読み出し時にビット線を１本おきに基準電位に保つビット線シールドを適用すると、書き込み，読み出しを１本おきのビット線に対して行うので、書き込み−ベリファイリードのサイクル毎に非選択ビット線を中間電位（１０Ｖ程度）に充放電する必要がある。また、複数ページにわたるデータを読み出す際に、ページ切り替わり時にシールドするビット線の放電と、次に選択するビット線のプリチャージを必要とする。このため、書き込み及び読み出し時に消費電力が大きく、プリチャージ時間分だけ書き込み，読み出しが遅いという問題がある。
【００２７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チップ面積を増加させることなく、高速なランダムリードを可能とするメモリセルアレイ及びセンスアンプ回路を持つ不揮発性半導体記憶装置を提供することにある。
【００２８】
また、本発明の他の目的は、チップ面積を増加させることなく、ワード線の切り替え時に発生する無駄時間を無くして高速にページリード動作を行い得る不揮発性半導体装置を提供することにある。
【００２９】
また、本発明のさらに他の目的は、従来のセルアレイを用いてオープンビット線方式、シングルエンド方式にビット線シールドを適用した場合に生じる問題点、即ち複数のページにわたるデータを読み出し，書き込みを行う場合の消費電力の増加，読み出し，書き込み時間の増加を防止し得る半導体記憶装置を提供することにある。
【００３０】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００３１】
本発明の一局面では、複数個の不揮発性メモリセルが直列接続され一端がビット線に他端がソース線に接続されるＮＡＮＤセルユニットと、複数の前記ＮＡＮＤセルユニットで構成されるメモリセルアレイと、前記ビット線を予め充電し前記ＮＡＮＤセルユニットが前記ビット線から前記ソース線に電流を流すか否かで前記ＮＡＮＤセルユニットに記憶されているデータを読み出す読み出し回路と、各々のビット線に接続され前記ＮＡＮＤセルユニットから読み出したデータを一時記憶する複数のラッチ回路と、前記ラッチ回路のデータを外部へ出力するデータ出力回路とを備え、前記データ出力回路から前記ラッチ回路のデータを外部へ出力するとともに前記ＮＡＮＤセルユニットからデータの読み出しを行うことを特徴とする。本不揮発性半導体記憶装置において、下記の実施態様が好ましい。
（１）  前記ラッチ回路はビット線の電位をセンスする機能を更に備えること。
【００３２】
（２）  前記ビット線と前記ラッチ回路の接続を制御するＭＯＳトランジスタが前記ビット線と前記ラッチ回路の間に設けられること。
【００３３】
（３）  前記複数のラッチ回路のデータは複数回に分けられて前記データ出力回路から外部へ出力されること。
【００３４】
また、本発明の一局面では、不揮発性半導体記憶装置において、１個又は複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部を第１の共通信号線と導通させる第１の選択ＭＯＳトランジスタと、不揮発性メモリ部と第２の共通信号線を導通させ、且つ第１の選択ＭＯＳトランジスタとはしきい値が異なる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有することを特徴とする。
【００３５】
また、本発明一局面では、不揮発性半導体記憶装置において、１個又は複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部をビット線と導通させる第１の選択ＭＯＳトランジスタと、不揮発性メモリ部とソース線を導通させ、かつ第１の選択ＭＯＳトランジスタとはしきい値が異なる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有することを特徴とする。
【００３６】
また、本発明一局面では、複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部をビット線と導通させる第１の選択ＭＯＳトランジスタと、不揮発性メモリ部とソース線を導通させる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２のしきい値Ｖth2 を持つ第１のメモリセルユニットと、第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4 を持つ第２のメモリセルユニットとが、第１の選択ＭＯＳトランジスタのゲート電極及び第２の選択ＭＯＳトランジスタのゲート電極をそれぞれ第１及び第２の選択ゲートとして共有してサブアレイを構成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関係になっていることを特徴とする。
【００３７】
また、本発明一局面では、複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部をビット線と導通させる第１の選択ＭＯＳトランジスタと、前記不揮発性メモリ部とソース線を導通させる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２のしきい値Ｖth2 を持つ第１のメモリセルユニットと、第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4 を持つ第２のメモリセルユニットとが、第１の選択ＭＯＳトランジスタのゲート電極及び第２の選択ＭＯＳトランジスタのゲート電極をそれぞれ第１及び第２の選択ゲートとして共有してサブアレイを構成し、
第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関係になっており、かつ第２のしきい値と第３のしきい値が異なることを特徴とする。
【００３８】
また、本発明一局面では、複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部をビット線と導通させる第１の選択ＭＯＳトランジスタと、不揮発性メモリ部とソース線を導通させる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２のしきい値Ｖth2 を持つ第１のメモリセルユニットと、第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4 を持つ第２のメモリセルユニットとが、第１の選択ＭＯＳトランジスタのゲート電極及び第２の選択ＭＯＳトランジスタのゲート電極をそれぞれ第１及び第２の選択ゲートとして共有してサブアレイを構成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関係になっており、サブアレイ中の第１及び第２のメモリセルユニットで、一方のメモリセルユニット中の不揮発性メモリ部に記憶されているデータをランダムリードする間に、他方のメモリセルユニット中の不揮発性メモリ部に記憶されているデータをページリードするタイミング手段を有することを特徴とする。
【００３９】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００４０】
(1) 第１のしきい値と第４のしきい値が等しく、かつ第２のしきい値と第３のしきい値が等しいこと。
【００４１】
(2) 第１のメモリセルユニットと第２のメモリセルユニットが、交互に配設されてサブアレイを構成すること。
【００４２】
(3) 第１のメモリセルユニットの不揮発性メモリ部を読み出す時には、第１のメモリセルユニットの第１及び第２の選択ＭＯＳトランジスタの双方を導通状態とし、第２のメモリセルユニットの第１及び第２の選択ＭＯＳトランジスタの一方を非導通状態とし、第２のメモリセルユニットの不揮発性メモリ部を読み出す時には、第１のメモリセルユニットの第１及び第２の選択ＭＯＳトランジスタの一方を非導通状態とし、第２のメモリセルユニットの第１及び第２の選択ＭＯＳトランジスタの双方を導通状態とするように、選択されたサブアレイ内の第１及び第２の選択ＭＯＳトランジスタに読み出し選択ゲート電圧を印加する手段を備えたこと。
【００４３】
(4) (3) において、サブアレイ中の第１のメモリセルユニットと第２のメモリセルユニットのうち、一方のメモリセルユニット中の不揮発性メモリ部に記憶されているデータをビット線に読み出す際に、他方のメモリセルユニットが接続するビット線を非選択読み出しビット線電位に保つこと。
【００４４】
(5) (4) において、非選択読み出しビット線電位を参照電位として、読み出し時の第１のメモリセルユニットが接続される第１のビット線電位と、第２のメモリセルユニットが接続される第２のビット線電位と、の電位差を差動的に検出するビット線電圧検出手段を備えること。
【００４５】
(6) 不揮発性メモリ部は、電気的書き替え可能な複数の不揮発性メモリセルで構成されていること。
【００４６】
(7) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートを積層して形成され、複数の不揮発性メモリセルが隣接するもの同士でソース，ドレインを共有する形で直列接続されて不揮発性メモリ部を構成すること。
【００４７】
(8) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートを積層して形成され、１個又は複数の不揮発性メモリセルが全てソース，ドレインを共有する形で並列接続されて不揮発性メモリ部を構成すること。
【００４８】
(9) 不揮発性メモリセルのチャネルの不純物濃度を制御することにより、第１，第２，第３，第４のしきい値を選択すること。
【００４９】
(10)第１及び第２の選択ＭＯＳトランジスタは、半導体層上に電荷蓄積層と選択ゲートが積層されて構成されていること。
【００５０】
(11)第１の選択ＭＯＳトランジスタと第２の選択ＭＯＳトランジスタで、各々のゲート長が異なること。
【００５１】
(12)サブアレイ中の第１のメモリセルユニットと第２のメモリセルユニットのうち、一方のメモリセルユニット中の前記不揮発性メモリ部に書き込み及び書き込みが十分であるか調べるベリファイ動作を行う際に、或いは書き込み，書き込みベリファイ，再書き込み，書き込みベリファイ動作を通じて、他方のメモリセルユニットが接続するビット線を定電位に保つこと。
【００５２】
(13)メモリセルアレイが第１のサブメモリセルアレイと第２のサブメモリセルアレイで構成され、これら各サブメモリセルアレイはそれぞれ第１及び第２のメモリセルユニットからなり、第１のサブメモリセルアレイの第１の選択ＭＯＳトランジスタのゲートに印加する電圧を第２のサブメモリセルアレイの第２のＭＯＳトランジスタのゲートに印加し、かつ第１のサブメモリセルアレイの第２のＭＯＳトランジスタのゲートに印加する電圧を第２のサブメモリセルアレイの第１のＭＯＳトランジスタのゲートに印加すること。
【００５３】
また、本発明一局面では、複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部を第１の共通信号線と導通させる第１の選択ＭＯＳトランジスタと、前記不揮発性メモリ部と第２の共通信号線を導通させる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、メモリセルアレイ中の１本又は複数本のビット線に接続するメモリセルに対し読み出し又は書き込みを行う間に、メモリセルアレイ中の残りのビット線のうちの、複数本のビット線から構成されるビット線群内で、ビット線間を接続・遮断する手段を有することを特徴とする。
【００５４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００５５】
(1) ビット線間を接続・遮断する手段が、ビット線間に設けたＭＯＳトランジスタであること。
【００５６】
(2) ビット線群が、同じセンスアンプ回路に接続するビット線対で構成されること。
【００５７】
(3) 複数本のビット線が同一のセンスアンプ回路に接続され、センスアンプ回路が、該回路に接続されるビット線の間に配設されるオープンビット線方式のメモリセルアレイを構成すること。
【００５８】
(4) オープンビット線方式のメモリセルアレイで、第１のビット線対と第２のビット線対がセンスアンプを共有する共有センスアンプ方式をなし、第１のビット線対に接続するメモリセルを読み出し又は書き込みを行う際に、第２のビット線対を構成するビット線間を接続する手段を有すること。
【００５９】
(5) メモリセルアレイは、１個又は複数個の不揮発性メモリセルから構成される不揮発性メモリ部と、この不揮発性メモリ部を第１の共通信号線と導通させる第１の選択ＭＯＳトランジスタと、不揮発性メモリ部と第２の共通信号線を導通させ、かつ第１の選択ＭＯＳトランジスタとしきい値が異なる第２の選択ＭＯＳトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたものである。
【００６０】
(6) 第１の選択ＭＯＳトランジスタが第１のしきい値Ｖth1 を持ち、第２の選択ＭＯＳトランジスタが第２のしきい値Ｖth2 を持つ第１のメモリセルユニットと、第１の選択ＭＯＳトランジスタが第３のしきい値Ｖth3 を持ち、第２の選択ＭＯＳトランジスタが第４のしきい値Ｖth4 を持つ第２のメモリセルユニットとが、第１の選択ＭＯＳトランジスタのゲート電極及び第２の選択ＭＯＳトランジスタのゲート電極をそれぞれ第１及び第２の選択ゲートとして共有してサブアレイを構成し、第１及び第３のしきい値Ｖth1 ，Ｖth3 の大小関係と第２及び第４のしきい値Ｖth2 ，Ｖth4 の大小関係とは逆の関係になっていること。
【００６１】
(7) 第１のしきい値と第４のしきい値が等しく、かつ第２のしきい値と第３のしきい値が等しいこと。
【００６２】
(8) 第１のメモリセルユニットと第２のメモリセルユニットが、交互に配設されてサブアレイを構成すること。
【００６３】
(9) (4) において、サブアレイ中で、第１のメモリセルユニットは第１のビット線対に接続され、第２のメモリセルユニットは第２のビット線対に接続されること。
【００６４】
【作用】
本発明では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態と非導通状態のものを生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと、非選択状態のメモリセルを容易に実現できる。具体的には、ソース側の選択ゲートとドレイン側の選択ゲートのしきい値を変え、また隣接するメモリセルで選択ゲートのしきい値を変えることにより、例えば偶数番目のビット線に接続するメモリセルをビット線に読み出す際に、奇数番目のビット線に接続するメモリセルを非選択にすることができる。その結果、チップ面積を増加させることなくフォールディッド・ビット線方式を実現でき、高速なランダムリードが可能になる。
【００６５】
また本発明によれば、第１のメモリセルユニットと第２のメモリセルユニットの一方をランダムリードしている間に他方をページリードすることにより、チップ面積を増加させることなくワード線の切り替え時に発生する無駄時間を無くして、高速にページリード動作を行うことが可能になる。さらに本発明によると、ビット線シールド等に伴うプリチャージを省略することができることから、従来のセルアレイを用いてオープンビット線方式、シングルエンド方式にビット線シールドを適用した場合に生じる問題点、即ち複数のページにわたるデータを読み出し、書き込む場合の消費電力の増加、読み出し，書き込み時間の増加を減少させることができる。
【００６６】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
【００６７】
（実施例１）
以下、（課題１）を解決する実施例を説明する。
【００６８】
図１は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロック図である。図中の１はメモリセルアレイ、２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路、３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【００６９】
図２は、メモリセルアレイの構成を示す図であり、ＢＬ，／ＢＬはビット線、ＷＬはワード線、ＳＴＤはＮＡＮＤセルのドレイン側につながる第１の選択ＭＯＳトランジスタ、ＳＴＳはＮＡＮＤセルのソース側につながる第２の選択ＭＯＳトランジスタ、ＳＧＤは選択ＭＯＳトランジスタＳＴＤを駆動するための選択ゲート、ＳＧＳは選択ＭＯＳトランジスタＳＴＳを駆動するための選択ゲート、ＳＡはセンスアンプ、ＴＧはセンスアンプＳＡとビット線ＢＬをつなぐためのゲートを駆動する制御信号を示している。
【００７０】
センスアンプＳＡは、図２のように隣接するビット線対ＢＬj ，／ＢＬj を入力としている。これはＤＲＡＭで用いられているフォールディッド・ビット線方式である。フォールディッド・ビット線方式を実現するためには、ビット線対の一方のビット線が放電する際に、他方のビット線が放電しないようにしなければならない。これを同じ選択ゲートを共有する選択ＭＯＳトランジスタ（例えば図２のＳＴＳ00とＳＴＳ10、ＳＴＤ00とＳＴＤ10）のしきい値に差を設け、さらにドレイン側の選択ゲートとソース側の選択ゲートに異なる電圧を印加することによって実現する。
【００７１】
図２では、高いしきい値Ｖt1（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いしきい値Ｖt2（例えば０．５Ｖ）（Ｖt1＞Ｖt2）を持つ選択ＭＯＳトランジスタをＩ-type と記している。２種類の選択ＭＯＳトランジスタのゲート（選択ゲート）に印加する電圧は、Ｉ-type トランジスタもＥ-type トランジスタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1、Ｖt2）と、Ｉ-type トランジスタはオンするがＥ-type トランジスタはオフする電圧Ｖsgl （例えば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。
【００７２】
ここで、メモリセルは半導体基板上に浮遊ゲート（電荷蓄積層）と制御ゲートを積層した電気的書き替え可能な不揮発性メモリセルであり、このメモリセルを複数個直列接続してＮＡＮＤセル（不揮発性メモリ部）が構成されている。そして、ＮＡＮＤセルにＩ-type のＳＴＳとＥ-type のＳＴＤが接続されて第１のメモリセルユニットが構成され、ＮＡＮＤセルにＥ-type のＳＴＳとＩ-type のＳＴＤが接続されて第２のメモリセルユニットが構成され、第１及び第２のメモリセルユニットが交互に配置されている。そして、ワード線を共有する複数の第１及び第２のメモリセルユニットからサブアレイが構成されている。
【００７３】
図２を用いて、選択ゲートの電圧の印加方法を具体的に説明する。例えば、メモリセルＭＣ000 のデータを読み出す場合には、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ0 はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsgl にする。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場合、ソース側の選択ＭＯＳトランジスタＳＴＳ00、ＳＴＳ10は共にオンする。一方、ビット線ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット線／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ10はオフするので、メモリセルＭＣ000 のデータが"１"ならばビット線ＢＬ0 は放電するが、メモリセルＭＣ100 のデータにかかわらずビット線／ＢＬ0 は放電しない。
【００７４】
一方、メモリセルＭＣ100 のデータを読み出す場合も、メモリセルＭＣ000 を読み出すときと同様に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳＧＳ0 はＶsgl 、ドレイン側の選択ゲートＳＧＤ0 はＶsgh にする。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，ＳＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジスタＳＴＳ10はオンするのでビット線／ＢＬ0 はメモリセルＭＣ100 のデータが"１"ならば放電するが、選択ＭＯＳトランジスタＳＴＳ00はオフするのでビット線ＢＬ0 は放電しない。
【００７５】
本発明は、ビット線対ＢＬj ，／ＢＬj につながる選択ＭＯＳトランジスタで、同じ選択ゲートＳＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジスタ（例えば図２のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳＴＳ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）のしきい値に差を付ければよく、しきい値の設定の仕方は任意性を有する。例えば図３のように、ビット線ＢＬj の選択ＭＯＳトランジスタＳＴＤ00をＥ-type 、ＳＴＳ00をＩ-type 、ビット線／ＢＬj の選択ＭＯＳトランジスタＳＴＤ10をＩ-type 、ＳＴＳ10をＥ-type としてもよい。
【００７６】
また、図２ではビット線ＢＬj につながるセルのドレイン側の選択ＭＯＳトランジスタは全てＩ-type で、ソース側の選択ＭＯＳトランジスタはＥ-type だが、例えば図４のように、ビット線コンタクトを共有する２つのＮＡＮＤブロックで、ドレイン側の選択ＭＯＳトランジスタの一方をＩ-type 、他方をＥ-type としてもよい。また、図２〜図４では交互に配設されているビット線ＢＬj が同時に選択されて読み出されるが、例えば図５のように選択ＭＯＳトランジスタのしきい値を設定して、ビット線ＢＬ0 が選択される時にはビット線／ＢＬ1 が選択されるようにしてもよい。
【００７７】
本発明では、この（実施例１）だけでなく後述する（実施例５）までの全ての実施例において、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと、非導通状態のものが生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと、非選択状態のメモリセルを容易に実現できることを利用している。
【００７８】
従って、選択ＭＯＳトランジスタのしきい値や選択ゲートに印加する電圧は任意性を有する。ドレイン側の選択ＭＯＳトランジスタがＶtd1 ，Ｖtd2 （Ｖtd1 ＞Ｖtd2 ）の２種類のしきい値を持ち、ドレイン側の選択ゲートに印加する電圧がＶsghd（Ｖsghd＞Ｖtd1 ）、Ｖsgld（Ｖtd1 ＞Ｖsgld＞Ｖtd2 ）の２種類であり、ソース側の選択ＭＯＳトランジスタはＶts1 ，Ｖts2 （Ｖts1 ＞Ｖts2 ）の２種類のしきい値を持ち、ソース側の選択ゲートに印加する電圧はＶsghs（Ｖsghs＞Ｖts1 ），Ｖsgls（Ｖts1 ＞Ｖsgls＞Ｖts2 ）の２種類であればよく、上記実施例のようにＶtd1 ＝Ｖts1 ，Ｖtd2 ＝Ｖts2 ，Ｖsghd＝Ｖsghs，Ｖsgld＝Ｖsglsでなくてもよい。
【００７９】
例えば、ドレイン側の選択ＭＯＳトランジスタのしきい値を２Ｖと０．５Ｖの２種類とし、ソース側の選択ＭＯＳトランジスタのしきい値を２．５Ｖと１Ｖの２種類として、ドレイン側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．５Ｖ、ソース側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖとしてもよい。
【００８０】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れるセル電流が増加するので、ビット線放電時間が短くなりその結果、読み出し，書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【００８１】
１本の選択ゲートを共有する選択ＭＯＳトランジスタを全て導通状態にする、選択ゲートの電圧Ｖsgh は電源電圧Ｖcc以下が望ましい。Ｖsgh がＶccよりも大きい場合には、チップ内で昇圧回路が必要になるのでチップ面積の増加につながる。
【００８２】
また、選択ＭＯＳトランジスタの小さい方のしきい値Ｖt2は、負のしきい値（例えば−１Ｖ）であってもよい。書き込み時に、書き込むセルがつながっているビット線には０Ｖを印加し、書き込まないセルがつながっているビット線には中間電位（１０Ｖ程度）を印加するが、この２つのビット線間にソース線を通じて電流が流れないようにソース側の選択ゲートはオフにしなければならない。従って、Ｖt2を−１Ｖ程度の負のしきい値に設定した場合、書き込み時にソース側の選択ゲートには負のしきい値の選択ゲートがオフする負電圧（例えば−１．５Ｖ）を印加すればよい。
【００８３】
選択ゲートのしきい値のうち大きい方の値Ｖt1は、電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【００８４】
ここで、図８のタイミング図を用いて、図６のビット線ＢＬj に接続されているメモリセルＭＣ000 を読み出す場合の動作を説明する。センスアンプは制御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップフロップで形成されている。
【００８５】
まず、制御信号ＴＧがＶcc（例えば３Ｖ）からＶssになって、ＣＭＯＳフリップフロップＦＦとビット線ＢＬj ，／ＢＬj が切り離される。次いで、プリチャージ信号φpA，φpBがＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬj がＶA （例えば１．７Ｖ）に、ビット線／ＢＬj がＶB （例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬj ，／ＢＬj はフローティング状態になる。この後、ロウデコーダ３から制御ゲート（ワード線）、選択ゲートに所望の電圧が印加される（時刻ｔ2 ）。
【００８６】
図６のメモリセルＭＣ000 を読み出す場合には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ（Ｖsgh ）、ＳＧＳ0 は１．５Ｖ（Ｖsgl ）となる。メモリセルＭＣ000 に書き込まれたデータが"０"の場合はメモリセルＭＣ000 のしきい値が正なのでセル電流は流れず、ビット線ＢＬj の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬj の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＳ0 が１．５Ｖなので、選択トランジスタＳＴＳ10はオフになり、メモリセルＭＣ100 に書き込まれているデータに拘らずビット線／ＢＬj は放電せず、プリチャージ電位１．５Ｖに保たれる。
【００８７】
その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされて、ノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＴＧが３Ｖになり、ビット線とセンスアンプが接続された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖになりビット線ＢＬj ，／ＢＬj の電位差が増幅される。その後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータがラッチされる。
【００８８】
つまり、メモリセルＭＣ000 に"０"が書き込まれていれば、ノードＮ１が３Ｖ，ノードＮ２が０Ｖとなる。ＭＣ000 に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬｊが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ'に出力される（時刻ｔ8 ）。
【００８９】
次に、図６のビット線／ＢＬj に接続されるメモリセルＭＣ100 を読み出す場合のタイミング図を図１０に示した。この場合、ビット線ＢＬj に１．５Ｖ、ビット線／ＢＬj に１．７Ｖプリチャージする（時刻ｔ1 ）。セルデータのビット線への読み出し時にロウデコーダ３から制御ゲート（ワード線）に印加される電圧はメモリセルＭＣ000 を読み出す場合と同様だが、選択ゲートに印加される電圧はＳＧＤ0 は１．５Ｖ、ＳＧＳ0 は３Ｖである（時刻ｔ2 ）。
【００９０】
メモリセルＭＣ100 に書き込まれたデータが"０"の場合は、メモリセルＭＣ100 のしきい値が正なのでセル電流は流れず、ビット線／ＢＬj の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線／ＢＬj の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＤ0 が１．５Ｖなので、選択ＭＯＳトランジスタＳＴＤ00はオフになり、メモリセルＭＣ000 に書き込まれているデータに拘らずビット線ＢＬj は放電せず、プリチャージ電位１．５Ｖに保たれる。その後、メモリセルＭＣ000 を読み出しする場合と同様にビット線／ＢＬj に読み出されたデータがセンスアンプでセンス及びラッチされ、そしてＩ／Ｏ，Ｉ／Ｏ'に出力される。
【００９１】
読み出し動作のタイミングは任意性を有する。例えば、時刻ｔ5 に図９のようにビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線ＢＬj ，／ＢＬj の電位をノードＮ１，Ｎ２に転送した後、トランスファゲートをオフにしてもよい。従って、ビット線対がセンスアンプから切り離されることによりセンスアンプの負荷容量が減ったため、センス及びデータラッチ時にノードＮ１、Ｎ２の電位は急速に決定されることになる。
【００９２】
図８〜図１０のタイミング図では、センスアンプのセンス動作時にまずＳＡＮを０Ｖから３ＶにしてＣＭＯＳフリップフロップＦＦのＮチャネルトランジスタをオンにしてから後に、ＳＡＰを３Ｖから０ＶにしてＣＭＯＳフリップフロップＦＦのＰチャネルトランジスタをオンにしているが、ＳＡＮを０Ｖから３Ｖにするのとほぼ同時にＳＡＰを３Ｖから０Ｖにしてもよい。
【００９３】
ビット線ＢＬj に接続するセルのデータをセンスアンプでセンス及びラッチした時には、ビット線ＢＬj ，／ＢＬj の電位は一方が０Ｖ、他方がＶcc（例えば３Ｖ）になっている。ビット線ＢＬj のセルデータをセンスアンプからＩ／Ｏ，Ｉ／Ｏ'に出力後、φE を３Ｖにすれば、ビット線ＢＬj ，／ＢＬj 間がつながり（イコライズ）、プリチャージすることなくビット線ＢＬj ，／ＢＬj が１．５Ｖになる。その後、例えばビット線／ＢＬｊを読み出す場合にはφPBを３Ｖ、ＶB を１．７Ｖにすることにより、ビット線／ＢＬj を１．７Ｖにプリチャージすればよい。このようにビット線ＢＬj をセンス後、ビット線ＢＬj ，／ＢＬj 間をつなぐことによって、次の読み出しのプリチャージ時間を短時間にし、さらにプリチャージに要する消費電力を低減できる。
【００９４】
また、図７のようにセンスアンプに書き込み後にベリファイを行う回路を付加してもよい。
【００９５】
ビット線対に異なった電位をプリチャージする方法は、図６に示したように周辺回路から電位ＶA ，ＶB を転送する方法の他に、例えば図１１のようにダミーセルを設けてもよい。この場合、ビット線ＢＬj ，／ＢＬj を同電位ＶPRにプリチャージする。ダミーセルで流れる電流はセルの最悪の読み出し電流よりも小さくしておく。これには、直列接続するダミーＮＡＮＤ型セルをデプレッション型トランジスタにし、チャネル長Ｌを大きく、チャネル幅Ｗを小さくしておくなど方法などがある。
【００９６】
ダミー選択ＭＯＳトランジスタのしきい値を図１１のように設定すれば、ビット線ＢＬj に接続するメモリーセルのデータをビット線ＢＬj に読み出す場合には、ビット線／ＢＬj はダミーセルを通じて放電され、ビット線／ＢＬj に接続するメモリーセルのデータを読み出す場合には、ビット線ＢＬj がダミーセルを通じて放電される。
【００９７】
メモリセルＭＣ000 を読み出す場合を例にとって本実施例の動作を説明する。まず、プリチャージ制御信号ＰＲＥが３Ｖになり、ビット線ＢＬj 、／ＢＬj がプリチャージ電位ＶPR（例えば１．７Ｖ）にプリチャージされる。その後、メモリセルの制御ゲート線，選択ゲートが選択され、ダミーワード線ＤＷＬには０Ｖ、ダミー選択ゲートＤＳＧＳ，ＤＳＧＤには選択ＭＯＳトランジスタの選択ゲートＳＧＳ，ＳＧＤに印加する電圧とほぼ同じ電圧が印加される。
【００９８】
メモリセルＭＣ000 に"０"が書き込まれていれば、ビット線ＢＬj は放電せずプリチャージ電位１．７Ｖを保つ。ＭＣ000 に"１"が書き込まれていれば、ビット線ＢＬj は例えば１．３Ｖまで放電する。"１"が書き込まれたビット線ＢＬj が１．３Ｖまで放電した時に、ビット線／ＢＬj はダミーセルを通じて１．５Ｖまで放電するようすればよい。その後、ビット線対の電位をセンスアンプで差動増幅する動作は図６の実施例と同様である。
【００９９】
ビット線対に異なった電位をプリチャージする方法としては、ダミーセルを図１２のように１トランジスタ，１キャパシタで構成してもよい。まず、ビット線プリチャージ制御信号ＰＲＥが３Ｖになり、ビット線ＢＬj ，／ＢＬj を同電位ＶPRにプリチャージする。制御信号ＰＲＥが０Ｖになりビット線がフローティング状態になった後、メモリセルＭＣ000 のデータをビット線ＢＬj に読み出す場合には、φPBが３Ｖになり、キャパシタＣ1 が充電される。キャパシタＣ1 に充電された電荷分だけビット線／ＢＬj がプリチャージ電位ＶPRから下がる。これをビット線対を差動増幅する際のレファレンス電位とすればよい。
【０１００】
メモリセルＭＣ100 のデータをビット線／ＢＬj に読み出す場合には、φPAが３ＶになることによりキャパシタＣ0 が充電され、ビット線ＢＬj がプリチャージ電位ＶPRから下がる。このビット線ＢＬj をレファレンス電位とすればよい。
【０１０１】
また、図６〜図１０の実施例では、読み出すメモリセルが接続されているビット線を放電している間に、センスアンプにつながるビット線対のうちの他方のビット線（例えば図６のメモリセルＭＣ000 を読み出す場合にはビット線／ＢＬj 、メモリセルＭＣ100 を読み出す場合にはビット線ＢＬj ）はフローティング状態である。しかし、ビット線（例えばビット線ＢＬj ）が１．７Ｖにプリチャージされ、その後メモリセルのデータを読み出している間も、プリチャージ制御信号φPBを３Ｖに保つことによって、レファレンスとなるビット線（例えばビット線／ＢＬj ）をレファレンス電位１．５Ｖに固定することもできる。
【０１０２】
このようにビット線／ＢＬj をレファレンス電位に保つことによって、ビット線放電時の隣接ビット線間容量結合に起因するノイズを低減することができる。また、上記読み出しの場合と同様に書き込み後のベリファイリード（実施例４で詳細に記してある）時にはビット線はセルに書き込んだデータに従って充放電を行うが、読み出さないビット線／ＢＬj をレファレンス電位に保てば、ビット線間容量結合に起因するノイズを低減することができる。
【０１０３】
ビット線に読み出されたメモリセルのデータをセンス及びラッチする際の、隣接ビット線間容量結合によるノイズを低減するために、図１３のようにＤＲＡＭで提案されているツイスティッド・ビット線方式にしてもよい。図１４のようなツイスティッド・ビット線方式にしてもよい。
【０１０４】
選択ＭＯＳトランジスタを図１５のように選択ゲート，浮遊ゲートを有するセルで構成してもよい。本実施例の場合、半導体記憶装置を出荷する前に選択ＭＯＳトランジスタの浮遊ゲートに電子を注入することにより、選択ＭＯＳトランジスタのしきい値を決めることができる。ドレイン側の選択ＭＯＳトランジスタ（例えば図１５のＳＴＤ00）の浮遊ゲートへの電子の注入は、基板からのトンネリングで行えばよい。
【０１０５】
つまり、ワード線ＷＬ00〜ＷＬ07は中間電位（１０Ｖ程度）或いは０Ｖ、選択ゲートＳＧＤ0 はＶpp（２０Ｖ程度）、選択ゲートＳＧＤ0 は０Ｖ、ビット線ＢＬ0 は０Ｖ、ビット線／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 は中間電位（１０Ｖ程度）にすればよい。さらに、ソース側の選択ＭＯＳトランジスタのしきい値を決めるには、選択ゲートＳＧＤ0 ，ＳＧＳ0 、ワード線ＷＬ00〜ＷＬ07を全て"Ｈ"にしてＮＡＮＤセル列を全てオンにし、ビット線ＢＬ0 にはＶpp又は中間電位、ビット線／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 には０Ｖを与えてホットエレクトロン注入すればよい。
【０１０６】
このように本発明によれば、選択ＭＯＳトランジスタのしきい値と選択ゲートに印加する電圧を変えることにより、チップ面積を増加させることなくフォールディッド・ビット線方式を実現でき、高速なランダムリードが可能になる。しきい値を変える方法としては、選択ＭＯＳトランジスタのゲート酸化膜厚を変える、選択ＭＯＳトランジスタにチャネルドープした不純物の濃度を変えるなどが考えられる。或いは選択ＭＯＳトランジスタに不純物のチャネルドープするか、しないによってしきい値に差をつけてもよい。選択ＭＯＳトランジスタのチャネル長を変えることによってもしきい値を変えることができる。つまり、チャネル長が短いトランジスタでは短チャネル効果によってしきい値が小さくなるので、これをＩ-type トランジスタとしてもよい。
【０１０７】
また、ゲート酸化膜厚，チャネルの不純物濃度を変える方法としても、新たに製造工程を導入しなくても、周辺回路のチャネルドープなど、他の製造工程を利用してもよい。いずれの方法でも選択ＭＯＳトランジスタのしきい値に差をつければよく、しきい値に差ができれば基板バイアスなどによって所定のしきい値を得ることができる。
【０１０８】
従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込みブロックのソース側の選択ゲートに０Ｖを与えているが、ソース側の選択ＭＯＳトランジスタがＩ-type でしきい値Ｖt2が０．１Ｖ程度の場合（或いは負のしきい値の場合）、ソース側の選択ＭＯＳトランジスタは完全にはカットオフせず、セル電流が例えば０．１μＡ流れて書き込まないビット線が中間電位（１０Ｖ程度）から放電する。
【０１０９】
例えば、２００本のビット線に接続するメモリセルには書き込みを行わず、ビット線を中間電位に充電するとすると、セル電流は計２００×０．１μＡ＝２０μＡ流れることになる。Ｉ-type トランジスタのカットオフ特性を向上させるためには書き込み時に共通ソース線に、例えば０．５Ｖ程度の電圧を加えればよい。ソースに０．５Ｖ印加すれば、ソース−基板間の電位差が−０．５Ｖになり、基板バイアス効果でＩ-type トランジスタのしきい値が増加するので、Ｉ-type トランジスタのゲートに０Ｖ印加した時のカットオフ特性が向上し、読み出し時のセル電流を低減できる。
【０１１０】
選択ゲートのしきい値のうち、小さい方（I-type）のしきい値を例えば０．５Ｖと設定するために、基板濃度を薄くする方法が考えられる。基板濃度が薄いＩ-type トランジスタでは、ゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン−基板間の空乏層とソース−基板間の空乏層がつながりやくすなる（パンチスルー）という問題点がある。Ｉ-type の選択ＭＯＳトランジスタのパンチスルー耐圧を上げるために、Ｉ-type の選択ＭＯＳトランジスタのチャネル長Ｌを長くすればよい。
【０１１１】
なお、以上の実施例ではＮＡＮＤセル型ＥＥＰＲＯＭについて説明したが、メモリセルのドレイン側が選択ゲートを介してビット線につながり、メモリセルのソース側も選択ゲートを介してソース線につながる不揮発性半導体記憶装置であれば本発明は有効である。例えば図１６に示したようなＡＮＤセル型ＥＥＰＲＯＭ（H.Kume el al.;IEDM Tech.Dig.,Dec.1992,pp.991-993）でも本発明は有効であるし、ドレイン側の選択ゲートとソース側の選択ゲートの間に１つのメモリセルを有するＮＯＲ型ＥＥＰＲＯＭやマスクＲＯＭでも有効である。
【０１１２】
（実施例２）
以下、（課題２）を解決する実施例を説明する。
【０１１３】
図１７は、本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中の１はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なのでメモリセルは１Ａ，１Ｂに２分割されている。メモリセルアレイ１Ａ，１Ｂはそれぞれ所定単位に少なくとも２分割されている。
【０１１４】
本実施例では、１ページを２５６ビットとし、メモリセルアレイ１Ａ，１Ｂは１２８ビットずつ１Ａ１，１Ａ２と１Ｂ１，１Ｂ２に分割されているとする。２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ回路であり、メモリセルアレイ１Ａ，１Ｂと同様に所定単位毎に少なくとも２分割されている。図１７ではセンスアンプは２Ａ，２Ｂに２分割されている。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ，６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【０１１５】
メモリセルアレイ１Ａ１を図１８、１Ｂ１を図１９、１Ａ２を図２０、１Ｂ２を図２１に示した。図１８〜図２１でメモリセルアレイの選択ＭＯＳトランジスタのしきい値は上記（実施例１）と同様に２種類の値を持つ。Ｅ-type と記した選択ＭＯＳトランジスタのしきい値は２Ｖ、Ｉ-type と記した選択ＭＯＳトランジスタのしきい値は０．５Ｖであるとする。従ってＥ-type の選択ＭＯＳトランジスタもＩ-type の選択ＭＯＳトランジスタも共にオンする場合には選択ゲートにＶcc（例えば３Ｖ）を印加し、Ｉ-type のみをオンする場合には選択ゲートに１．５Ｖ印加する。
【０１１６】
メモリセルアレイ１Ａ１のデータをビット線ＢＬ0A〜ＢＬ127Aに読み出す場合には、ドレイン側の選択ゲートＳＧＤは３Ｖ、ソース側の選択ゲートＳＧＳは１．５Ｖにする。一方、メモリセルアレイ１Ａ２のデータをビット線ＢＬ128A〜ＢＬ255Aに読み出す場合には、ドレイン側の選択ゲートＳＧＤは１．５Ｖ、ソース側の選択ゲートＳＧＳは３Ｖにする。メモリセルアレイ１Ａ１と１Ａ２のデータを同時に読み出す場合には、ＳＧＳもＳＧＤも共に３Ｖにすればよい。
【０１１７】
センスアンプは上記（実施例１）のフォールディッド・ビット線方式と同様に差動式センスアンプである。メモリセルアレイ１Ａ１，１Ｂ１に接続するセンスアンプ２Ａ（ＳＡ１）を図２２、メモリセルアレイ１Ａ２，１Ｂ２に接続するセンスアンプ２Ｂ（ＳＡ２）を図２３に示した。
【０１１８】
ここで、２ページに書き込まれたデータを読み出す場合を例にとり、図２４，２５のタイミング図を用いて、本実施例の読み出し動作を説明する。まず、１ページ目では、センスアンプ２Ａ（ＳＡ１）とセンスアンプ２Ｂ（ＳＡ２）が同時に動作する。制御信号ＴＧ１，ＴＧ２が３Ｖから０ＶになってＣＭＯＳフリップフロップＦＦ１，ＦＦ２とビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，２５５）が切り離される。
【０１１９】
次に、プリチャージ信号φpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，２５５）が例えば１．７Ｖに、ビット線ＢＬjB（ｊ＝０，１，…，２５５）が例えば１．５Ｖにプリチャージされる。プリチャージが終わるとφpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖとなり、ビット線ＢＬjA、ＢＬjB（ｊ＝０，１，…，２５５）はフローティング状態になる。この後、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。
【０１２０】
図１８、１９でＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は３Ｖとなる。ワード線ＷＬ00によって選択されたメモリセルに書き込まれたデータが"０"の場合はメモリセルのしきい値が正なのでセル電流は流れず、ビット線ＢＬjAの電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjAの電位は下がり、１．５Ｖ以下になる。またビット線ＢＬjBは放電せず、プリチャージ電位１．５Ｖに保たれる。
【０１２１】
その後、ＳＡＰ1 ，ＳＡＰ2 が３Ｖ、ＳＡＮ1 ，ＳＡＮ2 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ１，ＦＦ２が不活性化され、φE1，φE2が３ＶになることによりＣＭＯＳフリップフロップＦＦ１，ＦＦ２がリセットされる。そしてＴＧ１，ＴＧ２が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ1 ，ＳＡＮ2 が３Ｖから０Ｖになりビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，２５５）の電位差が増幅される。その後、ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになりデータがラッチされる。そして、カラム選択信号ＣＳＬｊ（ｊ＝０，１，…，２５５）が次々に選択され、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ'に出力される（ページリード）。
【０１２２】
１ページ目の前半のデータ（カラムアドレス０〜１２７）をページリードした後、１ページ目の後半のデータをページリードする間に、２ページ目のロウアドレスの前半のデータ（ビット線ＢＬjA；ｊ＝０，１，…，１２７…につながるメモリセルのデータ）のランダムリードを行う。これは、例えばカラムアドレスが１２８であることを検知して行えばよい。
【０１２３】
まず、プリチャージ信号φpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が１．７Ｖにビット線ＢＬjB（ｊ＝０，１，…，１２７）が１．５Ｖにプリチャージされる。プリチャージが終わるとφpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖとなり、ビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）はフローティング状態になる。この後、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。ＷＬ01は０Ｖ，ＷＬ00、ＷＬ02〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は１．５Ｖとなる。
【０１２４】
ワード線ＷＬ01によって選択されるメモリセルに書き込まれたデータが"０"の場合は、メモリセルしきい値が正なのでセル電流は流れず、ビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位は下がり、１．５Ｖ以下になる。また、ビット線ＢＬjB（ｊ＝０，１，…，１２７）は放電せず、プリチャージ電位１．５Ｖが保たれる。
【０１２５】
その後、ＳＡＰ1 が３Ｖ、ＳＡＮ1 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ１が不活性化され、φE1が３ＶになることによりＣＭＯＳフリップフロップＦＦ１がイコライズされる。そしてＴＧ１が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ1 が３Ｖから０Ｖになりビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）の電位差が増幅される。その後、ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになりデータがセンスアンプ２Ａ（ＳＡ１）にラッチされる。
【０１２６】
１ページ目のページリードが２５６カラムアドレス分進んだところでは、既に次の２ページ目の１２８カラムアドレス分のデータがセンスアンプ２Ａ（ＳＡ１）にラッチされているので、ランダムリード動作をする必要ない。センスアンプ２Ａ（ＳＡ１）から２ページ目のカラムアドレス０〜１２７までをページリードしている間に、２ページ目の後半のカラムアドレス１２８〜２５５に対するランダムリード動作を行う。つまり、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。ＷＬ01は０Ｖ、ＷＬ00，ＷＬ02〜ＷＬ07は３Ｖ、ＳＧＤ0 は１．５Ｖ、ＳＧＳ0 は３Ｖとなる。
【０１２７】
ワード線ＷＬ01によって選択されるメモリセルに書き込まれたデータが"０"の場合は、メモリセルしきい値が正なのでセル電流は流れず、ビット線ＢＬjAの電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）の電位は下がり、１．５Ｖ以下になる。
【０１２８】
また、ビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）は放電せず、プリチャージ電位１．５Ｖに保たれる。そして、ＳＡＰ2 が３Ｖ、ＳＡＮ2 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ２が不活性化され、φE2が３ＶになることによりＣＭＯＳフリップフロップＦＦ２がリセットされる。そして、ＴＧ２が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ2 が０Ｖから３Ｖになりビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）の電位差が増幅される。その後、ＳＡＰ2 が３Ｖから0 Ｖになりデータがセンスアンプ２Ｂ（ＳＡ２）にラッチされる。
【０１２９】
２ページ目のページリードが１２８カラムアドレス分進んだところでは、既に次の２ページ目の後半の１２８カラムアドレス分のデータがセンスアンプ２Ｂ（ＳＡ２）にラッチされているので、ランダムリード動作をする必要なく、２ページ目の後半の１２８カラムアドレス分のデータをシリアルリードできる。
【０１３０】
本発明は、上記実施例に限られない。上記実施例では、メモリセルを２分割したが、例えば４分割にしてもかまわないし、任意の数に分割してもよい。
【０１３１】
図２４，２５のタイミングチャートは一例を示したにすぎない。１ページ目のデータのランダムリードを図２４，２５のタイミングチャートではセンスアンプ２Ａ（ＳＡ１）とセンスアンプ２Ｂ（ＳＡ２）で同時に行っているが、図２６，２７のタイミング図に示したように、まず１ページ目の前半のカラムアドレスに相当するメモリセルのランダムリードを行い、続いて１ページ目の前半のデータをページリードしている間に１ページ目の後半のデータをランダムリードしてもよい。
【０１３２】
さらに、図２４，２５では２ページ目の前半のデータのランダムリードと２ページ目の後半のデータのランダムリードでビット線のプリチャージを同時に行っているが、図２６，２７のようにセンスアンプ２Ａ（ＳＡ１）でランダムリードする場合と、センスアンプ２Ｂ（ＳＡ２）でランダムリードする場合でビット線のプリチャージのタイミングを変えてもよい。
【０１３３】
また、メモリセルアレイの分割は物理的に連続のものを１つの分割単位としなくてもよい。例えば、図２８、図２９に示したようにセンスアンプＳＡ１に接続するビット線と、センスアンプＳＡ２に接続するビット線を交互に配列してもよい。センスアンプＳＡ１に接続するビット線をランダムリードする間は、センスアンプＳＡ２に接続するビット線を０Ｖに接地することができるが、この場合センスアンプＳＡ１に接続するビット線間距離は図１８〜図２１の場合の２倍になるので、ランダムリードの際にビット線間容量結合に起因する雑音を低減することができる。
【０１３４】
本発明を適用できるのはオープンビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj （ｊ＝０，１，…，２５５）に接続するメモリセルアレイは図２８のビット線ＢＬjA（ｊ＝０，１，…，２５５）に接続するメモリセルアレイのようにすればよい。
【０１３５】
（実施例３）
以下、（課題３）を解決する実施例を説明する。
【０１３６】
従来のメモリセルアレイでは、読み出し，書き込み時にロウデコーダ３であるワード線を選択すると、選択されたワード線とビット線が交差する所に配設されているメモリセルは全て選択される。従って、隣接するビット線に接続するメモリセルの一方を選択し、他方を非選択にすることはできない。
【０１３７】
上記（実施例１）、（実施例２）で説明しているように、本発明によればＮＡＮＤブロックのソース側の選択ＭＯＳトランジスタとドレイン側の選択ＭＯＳトランジスタのしきい値を変え、更にソース側の選択ゲートとドレイン側の選択ゲートに印加する電圧を変えることによって、隣接するビット線の一方を選択し、他方のビット線を非選択にすることができる。その結果、読み出し，書き込み時のビット線へのプリチャージを省略することによって、プリチャージ時間を短縮し、消費電力を低減することができる。
【０１３８】
そこで本実施例（実施例３）では、読み出し時にプリチャージ時間を短縮し、消費電力を低減する実施例を説明する。また、書き込み時にプリチャージ時間を短縮し、消費電力を低減する例は次の実施例（実施例４）で説明する。
【０１３９】
図３２は、本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中の１はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なので１Ａ，１Ｂに２分割されている。本実施例では１ページを２５６ビットとする。２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ回路である。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【０１４０】
メモリセルアレイ１Ａは図２８と同様、メモリセルアレイ１Ｂは図２９と同様である。但し、メモリセルアレイ１Ａ、１Ｂに配設されている図２８のビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）に接続するセンスアンプＳＡ１は図２２ではなく、図３３である。同様にメモリセルアレイ１Ａ，１Ｂに配設されている図２９のビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）に接続するセンスアンプＳＡ２は図２３ではなく、図３４である。図３３、図３４のセンスアンプＳＡ１，ＳＡ２では図２２、図２３のセンスアンプＳＡ１，ＳＡ２にビット線ＢＬjA，ＢＬjB間を制御信号φEQ1 ，φEQ2 によってイコライズする（同電位にする）ためのトランジスタが付加されている。
【０１４１】
読み出し時に、ビット線間容量結合に起因する雑音を低減するために、ビット線を１本おきに基準電位に保つ（ビット線シールド）。この場合、書き込み動作はまず例えばビット線ＢＬjA（ｊ＝０，１，…，１２７）につながるセルに対して行ってから、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するセルに対して書き込みを行う。ここでは、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に書き込まれたデータ（１ページ目のデータ）をまず読み、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に書き込まれたデータ（２ページ目のデータ）を読み出す場合を例にとって、本実施例を説明する。
【０１４２】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）のデータを読み出す場合に、シールドするビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は基準電位（例えば１．５Ｖ）に保つ。従来のメモリセルアレイでは隣接するビット線が同時に選択されて放電するために、シールドするビット線は０Ｖしかできなかった。以下１ページ目のデータをビット線に読み出す時とビット線に読み出されたデータをセンスアンプでセンスする時、及び２ページ目のデータをビット線に読み出す場合に分けて、図３５のタイミング図を用いて説明する。
【０１４３】
＜ビット線への１ページ目のデータ読み出し時＞
図２８のメモリセルアレイでワード線ＷＬ00で選択され、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルを読み出す際には、まずビット線ＢＬjA（ｊ＝０，１，…，１２７）を１．７Ｖに、ビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）を１．５Ｖにプリチャージし、シールドするビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）は基準電位（例えば１．５Ｖ）にプリチャージする。
【０１４４】
ビット線プリチャージ後、制御ゲートＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖにする。この場合、ビット線ＢＬjA（ｊ＝０，１，…，１２７）のソース側の選択ＭＯＳトランジスタはオンするが、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）のソース側の選択ＭＯＳトランジスタはオフする。従って、ビット線ＢＬjA（ｊ＝０，１，…，１２７）はワード線ＷＬ00により選択されるメモリセルのデータが"１"ならば放電するが、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は放電しない。
【０１４５】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）が放電することによって、ビット線間容量結合でビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）の電位が基準電位から落ちるが、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が放電している間に、例えばＶA2，ＶB2を基準電位１．５Ｖ、制御信号φPA2 ，φPB2 を３Ｖにすることによって、ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）を１．５Ｖにプリチャージしつづければ、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）を基準電位に保つことができる。
【０１４６】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）にセルデータが読み出された後、制御信号φPA2 ，φPB2 が０Ｖになり、ビット線ＢＬjB（ｊ＝０，１，…，１２７）、及びビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）はフローティングになる。
【０１４７】
ビット線へのセルデータの読み出し時には、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）間は制御信号φEQ2 を３Ｖにすることによってイコライズしてもよいし、シールドするビット線ＢＬjAとＢＬjB（ｊ＝１２８，１２９，…，２５５）を接続せずに（イコライズせずに）独立に基準電位１．５Ｖにプリチャージしてもよい。
【０１４８】
＜ビット線に読み出された１ページ目のデータを増幅、センスする時＞
ワード線ＷＬ00によって選択されたメモリセルのデータを反映して、ビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位が決定した後、ビット線の電位を（実施例２）で説明しているのと同様に、差動式にセンスする。その際、シールドするビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）はフローティング状態であるが、制御信号φEQ2 を３Ｖに保つことによってイコライズされて同電位（１．５Ｖ）になっている。差動的にセンスすることによって、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に読み出したセルデータが"０"ならばビット線ＢＬjAは３Ｖになり、ビット線ＢＬjB（ｊ＝０，１，…，１２７）は０Ｖになる。
【０１４９】
従って、図３６（ａ）のように、センスによってシールドするビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は、ビット線ＢＬjA（ｊ＝０，１，…，１２７）との間の容量結合でδだけ基準電位から電位が持ち上がる。一方、シールドするビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）は、ビット線ＢＬjB（ｊ＝０，１，…，１２７）との間の容量結合で−δだけ基準電位から電位が下がる。しかし、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）間はイコライズされているのでビット線ＢＬjAにかかるビット線容量結合ノイズδと、ビット線ＢＬjBにかかるビット線容量結合ノイズ−δが打ち消し合い、その結果シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）は基準電位１．５Ｖに保たれる。
【０１５０】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）に読み出されたデータが"１"である場合も同様に、図３６（ｂ）のように、ビット線ＢＬjA（ｊ＝０，１，…，１２７）、ＢＬjB（ｊ＝０，１，…，１２７）間をつなげる（イコライズする）ことによって、シールドされるビット線は基準電位を保つことができる。
【０１５１】
＜２ページ目のデータを読み出す時＞
以上で説明したように、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを読み出した後では、ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）は既に１．５Ｖにプリチャージされている。また、最初に読み出されたビット線ＢＬjA（ｊ＝０，１，…，１２７）、及びビット線ＢＬjB（ｊ＝０，１，…，１２７）はセンス動作後、一方が０Ｖ、他方が３Ｖになっているので、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するデータを読み出す場合には、φEQ1 を３Ｖにすれば（φE1を３Ｖにしてもよい）、プリチャージすることなくシールドするビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）を基準電位１．５Ｖにすることができる。
【０１５２】
従って、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを１ページ分読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するメモリセルのデータを読み出す場合には、２回目のプリチャージは読み出すビット線ＢＬjA（１２８，１２９，…，２５５）を１．５Ｖから１．７Ｖにするだけでよい。
【０１５３】
このようにビット線シールドを用いて読み出しを行う場合、本発明のメモリセルアレイ及びセンスアンプを適用すると、シールドするビット線を０Ｖ以外の基準電位に設定することができる。その結果、複数ページにわたるデータを読み出す際に、プリチャージを短縮することができ、読み出しを高速化し、消費電力を低減することができる。
【０１５４】
本実施例ではビット線ＢＬjA，ＢＬjB間を制御信号φEQ1 ，φEQ2 によってイコライズしているが、制御信号φE1，φE2によってイコライズしてもよい。図３３、図３４では制御信号φE1（φE2）で選択される２つのトランジスタのソースとドレインが接続するノードがＶcc／２電位（例えば１．５Ｖ）で固定されている。セルデータのビット線への読み出し時は、図３３、図３４のままでよいが、ビット線のセンス時は、シールドするビット線をフローティングにするので、このノードに接続する端子をフローティング状態にする必要がある。
【０１５５】
本実施例では、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するメモリセルのデータを読み出す場合を例にとったが、読み出すビット線は任意性を有する。センスアンプＳＡ１に接続するビット線を読み出す後に、センスアンプＳＡ２に接続するビット線を読み出す場合ならばどのようなビット線でもよい。また、センスアンプＳＡ２に接続するビット線を読み出した後に、センスアンプＳＡ１に接続するビット線を読み出す場合でもよい。
【０１５６】
本発明は、複数のビット線を１つのセンスアンプで共有したいわゆる共有センスアンプ方式でも有効である。この共有センスアンプ方式を採用した場合のメモリセルアレイを図３７、図３８に示した。図３９はセンスアンプＳＡ３の具体的構成を示す図である。ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続され、ワード線ＷＬ00で選択されるメモリセルのデータを読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）につながりワード線ＷＬ00で選択されるメモリセルのデータを読み出す場合のタイミング図は図４０である。読み出し動作は、ビット線１本につきセンスアンプを１個有する上記実施例とほぼ同様である。
【０１５７】
本発明を適用できるのはオープビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj に接続するメモリセルアレイは、図２８のビット線ＢＬjAに接続するメモリセルアレイのようにすればよい。
【０１５８】
また、本実施例ではビット線にセルのデータを読み出した後、読み出したビット線の電位をセンスする際には、シールドする２本のビット線間を接続して（イコライズして）基準電位に保っていた。ビット線の電位をセンスする際には、シールドする２本のビット線をイコライズせずに、基準電位を与える端子と接続したままでもよい。例えば、図２３或いは図３３のセンスアンプに接続するビット線をシールドする（基準電位に保つ）場合には、φPA1 ，φPB1 を３Ｖ、ＴＧ１，ＴＧ２を０Ｖ、ＶA1，ＶB1を基準電位（例えば１．５Ｖ）に保てばよい。
【０１５９】
（実施例４）
（実施例３）から引き続き、以下に（課題３）を解決するための実施例を説明する。
【０１６０】
本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図は、（実施例３）と同様に図３２である。メモリセルアレイも（実施例３）と同様である。即ち、メモリセルアレイ１Ａは図２８と同様、メモリセルアレイ１Ｂは図２９と同様である。但し、メモリセルアレイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）に接続するセンスアンプＳＡ１は図２２でも図３３でもよい。同様にメモリセルアレイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）に接続するセンスアンプＳＡ２は図２３でも図３４でもよい。
【０１６１】
ビット線間容量結合を減らすために読み出し時にビット線を１本おきに基準電位に保つビット線シールド方式を行った場合、（実施例３）で記したように書き込み動作は例えばビット線ＢＬjA（ｊ＝０，１，…，１２７）につながるセルに対して行ってから、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するセルに書き込みを行う。書き込み動作はまず書き込みを行ってから次に、書き込みが十分行われたかを調べるベリファイリードを行う。そして十分に書き込まれたセルには追加書き込みを行わず、書き込み不十分のセルにのみ追加書き込みを行う。ここでは、図２８のメモリセルアレイ１Ａのビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続し、ワード線ＷＬ00で選択されるメモリセルを書き込む場合を例にとって本実施例を説明する。
【０１６２】
図４１は、データ入出力バッファ７からセンスアンプ２への書き込みデータのデータロード動作を除く、書き込み／書き込みベリファイリード動作を示している。書き込みに先だって、メモリセルアレイは制御ゲートを全て０Ｖとしメモリセルが形成されるｐ基板（又はｐ型ウエルとｎ基板）を高電圧Ｖpp（２０Ｖ程度）として一括してデータ消去される。書き込みデータがデータ入出力バッファ７から入出力線Ｉ／Ｏ、Ｉ／Ｏ'を介してＣＭＯＳフリップフロップＦＦにラッチされた後、まず制御信号φPA1 ，φPA2 ，φPB1 ，φPB2 が３Ｖになり、全てのビット線がリセットされる。
【０１６３】
この後、ビット線ＢＬjA（ｊ＝０，１，…，１２７）とセンスアンプを接続するトランスファゲート制御信号ＴＧA1，ＶSWが中間電位（１０Ｖ程度）になると、ビット線ＢＬjA（ｊ＝０，１，…，１２７）はデータに応じて"１"の時には中間電位、"０"の時には０Ｖとなる。ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は書き込みを行わないので、端子ＶA2から中間電位に充電される。そして、ロウデコーダ３によりワード線ＷＬ00が選択された時には、ＷＬ00がＶpp、ＷＬ01〜ＷＬ07、ＳＧＤ0 が中間電位、ＳＧＳ0 が０Ｖになる。
【０１６４】
一定時間（〜２０μｓ）の後に、制御ゲート，選択ゲートが０Ｖにリセットされた後、トランスファゲート制御信号ＴＧA1は０Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）とセンスアンプが切り離される。その後、制御信号φPA1 が３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）は０Ｖにリセットされる。ＶSWも３Ｖになる。なお、この間もビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は中間電位にプリチャージされたままである。
【０１６５】
次に、ベリファイリード動作となる。まず、φPA1 ，φPB1 が３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が１．７Ｖに、ビット線ＢＬjB（ｊ＝０，１，…，１２７）が１．５Ｖに充電され、その後φPA1 ，φPB1 が０Ｖになり、ビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）はフローティング状態になる。次に、制御ゲートＷＬ00に例えば０．５Ｖを印加し、ワード線ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖにする。通常の読み出しでは、メモリセルのしきい値が０Ｖ以上であれば"０"と読まれるが、ベリファイリードでは０．５Ｖ以上でないと、"０"と読まれない。
【０１６６】
ビット線放電後、ベリファイ信号φAVが３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が"１"書き込みした場合には、３Ｖ近くに充電される。ここで、ベリファイ信号によって行われるプリチャージの電圧レベルはビット線ＢＬjB（ｊ＝０，１，…，１２７）のプリチャージ電圧１．５Ｖ以上であればよい。その後、イコライズ信号φE が３Ｖになり、センスアンプがリセットされる。そして、トランスファゲート制御信号ＴＧA1，ＴＧB1が３Ｖになって、ビット線ＢＬjA（ｊ＝０，１，…，１２７）のデータが読み出される。読み出されたデータはセンスアンプにラッチされ、次の再書き込みのデータとなる。
【０１６７】
ベリファイリードの間、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は放電されず、中間電位を保つのでビット線ＢＬjA（ｊ＝０，１，…，１２７）のベリファイリード時にはシールド線となってビット線間結合容量雑音を低減させる。
【０１６８】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）を再書き込みする時にはビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は既に中間電位にプリチャージされているので再び充電する必要はなく、充電時間を省略できる。また、中間電位を充電する昇圧回路は、昇圧しはじめる際に電力を多く消費するので、本実施例によれば書き込み時の消費電力を減少できる。
【０１６９】
本実施例ではベリファイリード時、非選択ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）を中間電位に充電し続けているが、例えばφPA2 を０Ｖにすることによって非選択ビット線を中間電位でフローティング状態にしてもよい。
【０１７０】
本実施例も複数のビット線を１つのセンスアンプで共有したいわゆる共有センスアンプ方式でも有効である。図３７、図３８は共有センスアンプ方式を採用した場合のメモリセルアレイである。共有センスアンプ方式を採用した場合のＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図も（実施例３）と同様に図３２である。共有センスアンプ方式を採用した場合のセンスアンプＳＡ３が図３９である。共有センスアンプ方式を採用した場合のタイミング図は図４１とほぼ同じである。
【０１７１】
本発明を適用できるのはオープビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj に接続するメモリセルアレイは、図２８のビット線ＢＬjAに接続するメモリセルアレイのようにすればよい。
【０１７２】
本発明は、図４２のようなフォールディッド・ビット線方式にも適用できる。センスアンプに接続する２本のビット線のうちの１本（例えば図４２のＢＬ0 ）につながるメモリセルに書き込みを行っている間、他方のビット線ＢＬ1 はトランスファゲート制御信号ＴＧ2 を０Ｖにし、端子ＶB から中間電位（１０Ｖ程度）に充電しつづければよい。書き込みを行ったビット線ＢＬ0 につながるメモリセルの、ベリファイリードを行っている間はビット線ＢＬ1 は中間電位に保つので、ビット線ＢＬ0 につながるメモリセルのベリファイリードは差動的に行えない。
【０１７３】
しかし、例えば通常の読み出しは（実施例１）で説明したようにフォールディッド・ビット線方式で差動的に行い、ベリファイリード時には［従来の技術］の項でも述べたようにシングルエンド型、つまりセンスアンプのフリップフロップを構成する２個のインバータの一方を不活性にし、図３０のようにビット線の電位がインバータの回路しきい値よりも大きいか否かによって読み出したデータが"０"であるか"１"であるかを判定してもよい。
【０１７４】
（実施例５）
本実施例では、書き込みのベリファイ読み出し時、及び通常の読み出し時にロウデコーダ３で選択される１ブロックのなかで、半分のメモリセルユニットのドレイン側の選択ＭＯＳトランジスタにＳＧＤ0 が印加され、ソース側の選択ＭＯＳトランジスタにＳＧＳ0 が印加される場合に、残りの半分のメモリセルユニットではドレイン側の選択ＭＯＳトランジスタにＳＧＳ0 が印加され、ソース側の選択ＭＯＳトランジスタにはＳＧＤ0 が印加される。
【０１７５】
選択ゲートに電圧を印加する方法としては、例えば図４３のように、ビット線ＢＬ0 〜ＢＬ127 に接続するメモリセルの選択ゲートに印加する信号と、ビット線ＢＬ128 〜ＢＬ255 に接続するメモリセルの選択ゲートに印加する信号を別に配設すればよい。また、図４４のように、メモリセルアレイの中間でソース側の選択ゲートとドレイン側の選択ゲートを入れ換えてもよい。
【０１７６】
図４３、図４４のようにすれば、例えばワード線ＷＬ00によって選択するメモリセルを読み出す場合に、選択ゲートＳＧＳ0 を３Ｖ、ＳＧＤ0 を１．５Ｖとすればビット線ＢＬj （ｊ；偶数）に接続するメモリセルが読み出される。この場合、読み出されない非選択ビット線ＢＬj （ｊ；奇数）のうち、非選択ビット線ＢＬj （ｊ＝１，３，５，…，１２５，１２７）はソース側の選択ＭＯＳトランジスタがオフし、非選択ビット線ＢＬj （ｊ＝１２９，１３１，１３３，…，２５３，２５５）はドレイン側の選択ＭＯＳトランジスタがオフする。つまり、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。
【０１７７】
一方、図４３、図４４でビット線ＢＬj （ｊ；奇数）に接続するメモリセルを読み出す場合には、選択ゲートＳＧＳ0 を１．５Ｖ、ＳＧＤ0 を３Ｖとすればよい。この場合、読み出されない非選択ビット線ＢＬj （ｊ；偶数）のうち、非選択ビット線ＢＬj （ｊ＝０，２，４，…，１２４，１２６）はドレイン側の選択ＭＯＳトランジスタがオフし、非選択ビット線ＢＬj （ｊ＝１２８，１３０，１３２，…，２５２，２５４）はソース側の選択ＭＯＳトランジスタがオフする。つまり、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。
【０１７８】
このように読み出し時に、奇数番目のビット線を読み出す場合も偶数番目のビット線を読み出す場合でも、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。従って、奇数番目のビット線を読み出す場合も偶数番目のビット線を読み出す場合も、非選択ビット線全体の容量は同じであり、ビット線ＢＬj （ｊ；奇数）を読み出す場合もビット線ＢＬj （ｊ；偶数）を読み出す場合もプリチャージ時間、及び読み出し時間を同じにすることができる。
【０１７９】
ここでは読み出しの場合について説明したが、書き込み後のベリファイリードの場合でも奇数番目のビット線を読み出す場合と偶数番目のビット線を読み出す場合で、ビット線全体の容量が等しくなる。
【０１８０】
なお、図４３、図４４ではフォールディッド・ビット線方式を例にとっているが、（実施例１）〜（実施例４）で説明したオープンビット線方式でもよいし、シングルエンド方式でもよい。また、複数のビット線を１つのセンスアンプが共有したいわゆる共有センスアンプ方式でもよい。
【０１８１】
（実施例６）
次に、別の実施例を説明する。この実施例は、基本的には第１の実施例と同様であり、第１の実施例と異なる点は選択ＭＯＳトランジスタのタイプを変えたことである。
【０１８２】
図４５は、本実施例におけるメモリセルアレイの構成を示す図である。前記図２とは、Ｉ-type の選択ＭＯＳトランジスタの一部をＤ-type にした点が異なっている。
【０１８３】
図４５では、高いしきい値Ｖt1（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いしきい値Ｖt2，Ｖt3（例えば０．５Ｖ，−１Ｖ）（Ｖt1＞Ｖt2＞Ｖt3）を持つ選択ＭＯＳトランジスタをＩ-type ，Ｄ-type と記している。選択ゲートに印加する電圧はＩ-type トランジスタ、Ｄ-type ，Ｅ-type トランジスタすべてがオンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1，Ｖt2，Ｖt3）、及びＩ-type トランジスタはオンするが、Ｅ-type トランジスタはオフする電圧Ｖsgl1（例えば１．５Ｖ）（Ｖt1＞Ｖsgl1＞Ｖt2）、及びＤ-type トランジスタはオンするが、Ｅ-type トランジスタはオフする電圧Ｖsgl2（例えば０Ｖ）（Ｖt1＞Ｖsgl2＞Ｖt3）である。
【０１８４】
図４５を用いて、選択ゲートの電圧の印加方法を具体的に説明する。例えば、メモリセルＭＣ000 のデータを読み出す場合には、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ0 はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsgl1にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場合、ソース側の選択ＭＯＳトランジスタＳＴＳ00，ＳＴＳ10は共にオンする。一方、ビット線ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット線／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ10はオフするので、ビット線ＢＬ0 は放電するが、ビット線／ＢＬ0 は放電しない。
【０１８５】
一方、メモリセルＭＣ100 のデータを読み出す場合も、メモリセルＭＣ000 を読み出すときと同様に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳＧＳ0 はＶsgl2、ドレイン側の選択ゲートＳＧＤ０はＶsgh にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，ＳＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジスタＳＴＳ10はオンするのでビット線／ＢＬ0 は放電するが、選択ＭＯＳトランジスタＳＴＳ00はオフするのでビット線ＢＬ0 は放電しない。
【０１８６】
本発明は、ビット線対ＢＬｊ，／ＢＬｊにつながる選択ＭＯＳトランジスタで、同じ選択ゲートＳＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジスタ（例えば図４５のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳＴＳ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）のしきい値に差を付ければよく、しきい値の設定の仕方は任意性を有する。図４５ではビット線ＢＬｊにつながるセルのドレイン側の選択ＭＯＳトランジスタは全てＩ-type で、ソース側の選択ＭＯＳトランジスタはＥ-type だが、例えばビット線コンタクトを共有する２つのＮＡＮＤブロックで、ドレイン側の選択ＭＯＳトランジスタの一方をＩ-type 、他方をＥ-type としてもよい。
【０１８７】
本発明では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと、非導通状態のものが生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと、非選択状態のメモリセルを容易に実現できることを利用している。
【０１８８】
図４６のようにドレイン側に接続する選択ＭＯＳトランジスタをＥ-type 又はＤ-type 、そしてソース側に接続する選択ＭＯＳトランジスタをＥ-type 又はＩ-type にしてもよい。この場合、メモリセルユニット２内のメモリセル（例えばＭＣ000 ）を選択する場合には、ＳＧＳ0 をＶsgh （例えば３Ｖ）、ＳＧＤ0 をＶsgl2（例えば０Ｖ）、ＳＧＤ1 ，ＳＧＳ1 を０Ｖにすればよい。メモリセルユニット１内のメモリセル（例えばＭＣ100 ）を選択する場合には、ＳＧＳ0 をＶsgl1（例えば１．５Ｖ）、ＳＧＤ0 をＶsgh （例えば３Ｖ）、ＳＧＳ1 ，ＳＧＤ1 を０Ｖにすればよい。
【０１８９】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れる電流が増加するので、ビット線放電時間が短くなり、その結果読み出し、書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【０１９０】
またＩ-type 選択ＭＯＳトランジスタとＤ-type 選択ＭＯＳトランジスタのしきい値は、共に負のしきい値（例えば−１Ｖと−２Ｖ）であってもよい。
【０１９１】
選択ゲートのしきい値のうち大きい方の値Ｖt1も電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【０１９２】
ここで、図４７のタイミング図を用いて図４８のビット線ＢＬ1 に接続されているメモリセルＭＣ000 を読み出す場合の動作を説明する。センスアンプは制御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップフロップで形成されている。
【０１９３】
まず、制御信号φA ，φB がＶssになってＣＭＯＳフリップフロップＦＦとビット線ＢＬ0 ，ＢＬ1 が切り離される。次いで、プリチャージ信号φpA，φpBがＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１がＶB （例えば１．７Ｖ）にダミービット線ＢＬ０がＶA （例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬ０，ＢＬ１はフローティング状態になる。この後、ロウデコーダ３から制御ゲート（ワード線）、制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。
【０１９４】
図４８のメモリセルＭＣ000 を読み出す場合には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は１．５Ｖとなる。メモリセルＭＣ000 に書き込まれたデータが"０"の場合はメモリセルＭＣ000 のしきい値が正なのでセル電流は流れず、ビット線ＢＬ1 の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＳ0 が１．５Ｖなので、選択ゲートトランジスタＳＴＳ10はオフになり、メモリセルＭＣ100 に書き込まれているデータに拘らずビット線ＢＬ0 は放電せず、プリチャージ電位１．５Ｖに保たれる。
【０１９５】
その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ1 ，Ｎ2 がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にφA ，φB が３Ｖになり、ビット線とセンスアンプが接続された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖになりビット線ＢＬ0 ，ＢＬ1 の電位差が増幅される。その後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータがラッチされる。つまり、メモリセルＭＣ000 に"０"が書き込まれていれば、ノードＮ1 が３Ｖ、ノードＮ2 が０Ｖになり、ＭＣ000 に"１"が書き込まれていれば、ノードＮ1 が０Ｖ、ノードＮ2 が３Ｖになる。その後、カラム選択信号ＣＳＬ1 が０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ′に出力される（時刻ｔ8 ）。
【０１９６】
読み出し動作のタイミングは任意性を有する。例えば時刻ｔ5 にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線ＢＬ1 ，ＢＬ2 の電位をノードＮ1 ，Ｎ2 に転送した後、トランスファゲートをオフしてもよい。従って、ビット線対がセンスアンプから切り離されることによりセンスアンプの負荷容量が減ったため、センス及びデータラッチ時にノードＮ1 ，Ｎ2 の電位は急速に決定されることになる。
【０１９７】
また、センスアンプのセンス動作時にまずＳＡＮを０Ｖから３ＶにしてＣＭＯＳフリップフロップＦＦのＮチャネルトランジスタをオンにしてから後に、ＳＡＰを３Ｖから０ＶにしてＣＭＯＳフリップフロップＦＦのＰチャネルトランジスタをオンにしているが、ＳＡＮを０Ｖから３Ｖにするのと同時にＳＡＰを３Ｖから０Ｖにしてもよい。
【０１９８】
また、上記の実施例では読み出すメモリセルが接続されているビット線を放電している間に、センスアンプにつながるビット線対のうちの他方のダミービット線（例えば図４８のメモリセルＭＣ000 を読み出す場合にはビット線ＢＬ0 、メモリセルＭＣ100 を読み出す場合にはビット線ＢＬ1 ）はフローティング状態である。しかし、ビット線ＢＬ1 がプリチャージされ、その後メモリセルＭＣ000 のデータを読み出している間も、プリチャージ制御信号φpAを３Ｖに保つことによってレファレンスとなるダミービット線ＢＬ0 をレファレンス電位１．５Ｖに固定することもできる。
【０１９９】
このようにダミービット線をレファレンス電位に保つことによって、ビット線放電時の隣接ビット線間容量結合に起因するノイズを低減することができる。また、上記読み出しの場合と同様に書き込み後のベリファイリード時にはビット線はセルに書き込んだデータに従って充放電を行うが、読み出さないダミービット線をレファレンス電位に保てば、ビット線間容量結合に起因するノイズを低減することができる。
【０２００】
＜書き込み＞
本実施例の書き込み動作、例えば図４８のメモリセルＭＣ000 に書き込みを行う場合の書き込み手順を以下で説明する。
【０２０１】
選択ゲートＳＧＤ0 、制御ゲートＷＬ01〜ＷＬ07を中間電位Ｖｍ（１０Ｖ程度）、ＷＬ00をＶpp（２０Ｖ程度）にし、ビット線ＢＬ0 をＶA からＶm8（８Ｖ程度）に充電する。メモリセルＭＣ000 に"１"を書き込みする場合には、フリップフロップＦＦからＶm8、"０"書き込みする場合には０Ｖをビット線ＢＬ1 に印加する。そうすると、書き込まないメモリセルＭＣ100 、及び"１"書き込みを行う場合のメモリセルＭＣ000 の浮遊ゲートには電子が注入されず、"０"書き込みを行うメモリセルＭＣ000 の浮遊ゲートにはチャネルから電子が注入される。
【０２０２】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電されて書き込み動作は終了する。
【０２０３】
図４５のようなメモリセルアレイのＭＣ000 に書き込みを行う際には、選択ゲートＳＧＳ0 にはＤ-type 選択ＭＯＳトランジスタＳＴＳ10がオフする電圧（例えば−３Ｖ）を印加してもよい。
【０２０４】
書き込み終了後は書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。
【０２０５】
まず、φA ，φB がＶcc、プリチャージ信号φpB，φpAがＶccになり、ビット線ＢＬ1 が例えば１．７Ｖに（ダミー）ビット線ＢＬ0 が例えば１．５Ｖにプリチャージされる。
【０２０６】
プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬ1 ，ＢＬ0 はフローティング状態になる。この後、ロウデコーダ３から選択ゲート、制御ゲートに所望の電圧が印加される。制御ゲートＷＬ00がベリファイ電圧（例えば０．５Ｖ）、ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）、ＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖとなる。メモリセルＭＣ000 に"０"書き込みが十分の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ1 の電位は１．７Ｖのままである。"１"書き込み又は"０"書き込み不十分の場合は、セル電流が流れてビット線ＢＬ1 の電位は下がり、１．５Ｖ以下になる。ダミービット線ＢＬ0 はこの間、フローティングにしてもよいし、φpAをＶccにすることにより１．５Ｖに固定していても良い。ダミービット線を定電圧に保てば、ビット線放電時のビット線間容量結合ノイズを著しく低減できる。
【０２０７】
ビット線放電後、ベリファイ信号φBVが３Ｖになり、メモリセルＭＣ000 に書き込まれるデータが"１"の場合にはビット線ＢＬ1 は３Ｖ近くに充電される。ここで、ベリファイ信号によって行われる充電の電圧レベルはダミービット線ＢＬ0 のプリチャージ電圧１．５Ｖ以上であればよい。
【０２０８】
その後、ＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、φE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ1 ，Ｎ2 がＶcc／２（例えば１．５Ｖ）になる。その後、φA ，φB が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮが０Ｖから３Ｖ、ＳＡＰが３Ｖから０Ｖになり、ビット線ＢＬ1 とダミービット線ＢＬ0 の電位差が増幅され、再書き込みのデータがセンスアンプがラッチされる。
【０２０９】
このように本実施例によれば、選択ＭＯＳトランジスタのしきい値と選択ゲートに印加する電圧を変えることにより、第１の実施例と同様に、チップ面積を増加させることなくフォールディッド・ビット線方式を実現でき、高速なランダムリードが可能になる。しきい値を変える方法としては、第１の実施例で説明した各種の方法を採用することができる。
【０２１０】
【発明の効果】
以下、本発明の実施例を図面を参照して説明する。
【０２１１】
（実施例１）
以下、（課題１）を解決する実施例を説明する。
【０２１２】
図１は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロック図である。図中の１はメモリセルアレイ、２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路、３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【０２１３】
図２は、メモリセルアレイの構成を示す図であり、ＢＬ，／ＢＬはビット線、ＷＬはワード線、ＳＴＤはＮＡＮＤセルのドレイン側につながる第１の選択ＭＯＳトランジスタ、ＳＴＳはＮＡＮＤセルのソース側につながる第２の選択ＭＯＳトランジスタ、ＳＧＤは選択ＭＯＳトランジスタＳＴＤを駆動するための選択ゲート、ＳＧＳは選択ＭＯＳトランジスタＳＴＳを駆動するための選択ゲート、ＳＡはセンスアンプ、ＴＧはセンスアンプＳＡとビット線ＢＬをつなぐためのゲートを駆動する制御信号を示している。
【０２１４】
センスアンプＳＡは、図２のように隣接するビット線対ＢＬj ，／ＢＬj を入力としている。これはＤＲＡＭで用いられているフォールディッド・ビット線方式である。フォールディッド・ビット線方式を実現するためには、ビット線対の一方のビット線が放電する際に、他方のビット線が放電しないようにしなければならない。これを同じ選択ゲートを共有する選択ＭＯＳトランジスタ（例えば図２のＳＴＳ00とＳＴＳ10、ＳＴＤ00とＳＴＤ10）のしきい値に差を設け、さらにドレイン側の選択ゲートとソース側の選択ゲートに異なる電圧を印加することによって実現する。
【０２１５】
図２では、高いしきい値Ｖt1（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いしきい値Ｖt2（例えば０．５Ｖ）（Ｖt1＞Ｖt2）を持つ選択ＭＯＳトランジスタをＩ-type と記している。２種類の選択ＭＯＳトランジスタのゲート（選択ゲート）に印加する電圧は、Ｉ-type トランジスタもＥ-type トランジスタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1、Ｖt2）と、Ｉ-type トランジスタはオンするがＥ-type トランジスタはオフする電圧Ｖsgl （例えば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。
【０２１６】
ここで、メモリセルは半導体基板上に浮遊ゲート（電荷蓄積層）と制御ゲートを積層した電気的書き替え可能な不揮発性メモリセルであり、このメモリセルを複数個直列接続してＮＡＮＤセル（不揮発性メモリ部）が構成されている。そして、ＮＡＮＤセルにＩ-type のＳＴＳとＥ-type のＳＴＤが接続されて第１のメモリセルユニットが構成され、ＮＡＮＤセルにＥ-type のＳＴＳとＩ-type のＳＴＤが接続されて第２のメモリセルユニットが構成され、第１及び第２のメモリセルユニットが交互に配置されている。そして、ワード線を共有する複数の第１及び第２のメモリセルユニットからサブアレイが構成されている。
【０２１７】
図２を用いて、選択ゲートの電圧の印加方法を具体的に説明する。例えば、メモリセルＭＣ000 のデータを読み出す場合には、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ0 はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsgl にする。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場合、ソース側の選択ＭＯＳトランジスタＳＴＳ00、ＳＴＳ10は共にオンする。一方、ビット線ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット線／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ10はオフするので、メモリセルＭＣ000 のデータが"１"ならばビット線ＢＬ0 は放電するが、メモリセルＭＣ100 のデータにかかわらずビット線／ＢＬ0 は放電しない。
【０２１８】
一方、メモリセルＭＣ100 のデータを読み出す場合も、メモリセルＭＣ000 を読み出すときと同様に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳＧＳ0 はＶsgl 、ドレイン側の選択ゲートＳＧＤ0 はＶsgh にする。ＳＧＳ1 ，ＳＧＤ1 は０Ｖにする。この場合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，ＳＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジスタＳＴＳ10はオンするのでビット線／ＢＬ0 はメモリセルＭＣ100 のデータが"１"ならば放電するが、選択ＭＯＳトランジスタＳＴＳ00はオフするのでビット線ＢＬ0 は放電しない。
【０２１９】
本発明は、ビット線対ＢＬj ，／ＢＬj につながる選択ＭＯＳトランジスタで、同じ選択ゲートＳＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジスタ（例えば図２のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳＴＳ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）のしきい値に差を付ければよく、しきい値の設定の仕方は任意性を有する。例えば図３のように、ビット線ＢＬj の選択ＭＯＳトランジスタＳＴＤ00をＥ-type 、ＳＴＳ00をＩ-type 、ビット線／ＢＬj の選択ＭＯＳトランジスタＳＴＤ10をＩ-type 、ＳＴＳ10をＥ-type としてもよい。
【０２２０】
また、図２ではビット線ＢＬj につながるセルのドレイン側の選択ＭＯＳトランジスタは全てＩ-type で、ソース側の選択ＭＯＳトランジスタはＥ-type だが、例えば図４のように、ビット線コンタクトを共有する２つのＮＡＮＤブロックで、ドレイン側の選択ＭＯＳトランジスタの一方をＩ-type 、他方をＥ-type としてもよい。また、図２〜図４では交互に配設されているビット線ＢＬj が同時に選択されて読み出されるが、例えば図５のように選択ＭＯＳトランジスタのしきい値を設定して、ビット線ＢＬ0 が選択される時にはビット線／ＢＬ1 が選択されるようにしてもよい。
【０２２１】
本発明では、この（実施例１）だけでなく後述する（実施例５）までの全ての実施例において、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと、非導通状態のものが生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと、非選択状態のメモリセルを容易に実現できることを利用している。
【０２２２】
従って、選択ＭＯＳトランジスタのしきい値や選択ゲートに印加する電圧は任意性を有する。ドレイン側の選択ＭＯＳトランジスタがＶtd1 ，Ｖtd2 （Ｖtd1 ＞Ｖtd2 ）の２種類のしきい値を持ち、ドレイン側の選択ゲートに印加する電圧がＶsghd（Ｖsghd＞Ｖtd1 ）、Ｖsgld（Ｖtd1 ＞Ｖsgld＞Ｖtd2 ）の２種類であり、ソース側の選択ＭＯＳトランジスタはＶts1 ，Ｖts2 （Ｖts1 ＞Ｖts2 ）の２種類のしきい値を持ち、ソース側の選択ゲートに印加する電圧はＶsghs（Ｖsghs＞Ｖts1 ），Ｖsgls（Ｖts1 ＞Ｖsgls＞Ｖts2 ）の２種類であればよく、上記実施例のようにＶtd1 ＝Ｖts1 ，Ｖtd2 ＝Ｖts2 ，Ｖsghd＝Ｖsghs，Ｖsgld＝Ｖsglsでなくてもよい。
【０２２３】
例えば、ドレイン側の選択ＭＯＳトランジスタのしきい値を２Ｖと０．５Ｖの２種類とし、ソース側の選択ＭＯＳトランジスタのしきい値を２．５Ｖと１Ｖの２種類として、ドレイン側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．５Ｖ、ソース側の選択ゲートに印加する電圧をＶsgh ＝３Ｖ，Ｖsgl ＝１．２Ｖとしてもよい。
【０２２４】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れるセル電流が増加するので、ビット線放電時間が短くなりその結果、読み出し，書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【０２２５】
１本の選択ゲートを共有する選択ＭＯＳトランジスタを全て導通状態にする、選択ゲートの電圧Ｖsgh は電源電圧Ｖcc以下が望ましい。Ｖsgh がＶccよりも大きい場合には、チップ内で昇圧回路が必要になるのでチップ面積の増加につながる。
【０２２６】
また、選択ＭＯＳトランジスタの小さい方のしきい値Ｖt2は、負のしきい値（例えば−１Ｖ）であってもよい。書き込み時に、書き込むセルがつながっているビット線には０Ｖを印加し、書き込まないセルがつながっているビット線には中間電位（１０Ｖ程度）を印加するが、この２つのビット線間にソース線を通じて電流が流れないようにソース側の選択ゲートはオフにしなければならない。従って、Ｖt2を−１Ｖ程度の負のしきい値に設定した場合、書き込み時にソース側の選択ゲートには負のしきい値の選択ゲートがオフする負電圧（例えば−１．５Ｖ）を印加すればよい。
【０２２７】
選択ゲートのしきい値のうち大きい方の値Ｖt1は、電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【０２２８】
ここで、図８のタイミング図を用いて、図６のビット線ＢＬj に接続されているメモリセルＭＣ000 を読み出す場合の動作を説明する。センスアンプは制御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップフロップで形成されている。
【０２２９】
まず、制御信号ＴＧがＶcc（例えば３Ｖ）からＶssになって、ＣＭＯＳフリップフロップＦＦとビット線ＢＬj ，／ＢＬj が切り離される。次いで、プリチャージ信号φpA，φpBがＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬj がＶA （例えば１．７Ｖ）に、ビット線／ＢＬj がＶB （例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬj ，／ＢＬj はフローティング状態になる。この後、ロウデコーダ３から制御ゲート（ワード線）、選択ゲートに所望の電圧が印加される（時刻ｔ2 ）。
【０２３０】
図６のメモリセルＭＣ000 を読み出す場合には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ（Ｖsgh ）、ＳＧＳ0 は１．５Ｖ（Ｖsgl ）となる。メモリセルＭＣ000 に書き込まれたデータが"０"の場合はメモリセルＭＣ000 のしきい値が正なのでセル電流は流れず、ビット線ＢＬj の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬj の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＳ0 が１．５Ｖなので、選択トランジスタＳＴＳ10はオフになり、メモリセルＭＣ100 に書き込まれているデータに拘らずビット線／ＢＬj は放電せず、プリチャージ電位１．５Ｖに保たれる。
【０２３１】
その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされて、ノードＮ１，Ｎ２がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にＴＧが３Ｖになり、ビット線とセンスアンプが接続された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖになりビット線ＢＬj ，／ＢＬj の電位差が増幅される。その後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータがラッチされる。
【０２３２】
つまり、メモリセルＭＣ000 に"０"が書き込まれていれば、ノードＮ１が３Ｖ，ノードＮ２が０Ｖとなる。ＭＣ000 に"１"が書き込まれていれば、ノードＮ１が０Ｖ、ノードＮ２が３Ｖになる。その後、カラム選択信号ＣＳＬｊが０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ'に出力される（時刻ｔ8 ）。
【０２３３】
次に、図６のビット線／ＢＬj に接続されるメモリセルＭＣ100 を読み出す場合のタイミング図を図１０に示した。この場合、ビット線ＢＬj に１．５Ｖ、ビット線／ＢＬj に１．７Ｖプリチャージする（時刻ｔ1 ）。セルデータのビット線への読み出し時にロウデコーダ３から制御ゲート（ワード線）に印加される電圧はメモリセルＭＣ000 を読み出す場合と同様だが、選択ゲートに印加される電圧はＳＧＤ0 は１．５Ｖ、ＳＧＳ0 は３Ｖである（時刻ｔ2 ）。
【０２３４】
メモリセルＭＣ100 に書き込まれたデータが"０"の場合は、メモリセルＭＣ100 のしきい値が正なのでセル電流は流れず、ビット線／ＢＬj の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線／ＢＬj の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＤ0 が１．５Ｖなので、選択ＭＯＳトランジスタＳＴＤ00はオフになり、メモリセルＭＣ000 に書き込まれているデータに拘らずビット線ＢＬj は放電せず、プリチャージ電位１．５Ｖに保たれる。その後、メモリセルＭＣ000 を読み出しする場合と同様にビット線／ＢＬj に読み出されたデータがセンスアンプでセンス及びラッチされ、そしてＩ／Ｏ，Ｉ／Ｏ'に出力される。
【０２３５】
読み出し動作のタイミングは任意性を有する。例えば、時刻ｔ5 に図９のようにビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線ＢＬj ，／ＢＬj の電位をノードＮ１，Ｎ２に転送した後、トランスファゲートをオフにしてもよい。従って、ビット線対がセンスアンプから切り離されることによりセンスアンプの負荷容量が減ったため、センス及びデータラッチ時にノードＮ１、Ｎ２の電位は急速に決定されることになる。
【０２３６】
図８〜図１０のタイミング図では、センスアンプのセンス動作時にまずＳＡＮを０Ｖから３ＶにしてＣＭＯＳフリップフロップＦＦのＮチャネルトランジスタをオンにしてから後に、ＳＡＰを３Ｖから０ＶにしてＣＭＯＳフリップフロップＦＦのＰチャネルトランジスタをオンにしているが、ＳＡＮを０Ｖから３Ｖにするのとほぼ同時にＳＡＰを３Ｖから０Ｖにしてもよい。
【０２３７】
ビット線ＢＬj に接続するセルのデータをセンスアンプでセンス及びラッチした時には、ビット線ＢＬj ，／ＢＬj の電位は一方が０Ｖ、他方がＶcc（例えば３Ｖ）になっている。ビット線ＢＬj のセルデータをセンスアンプからＩ／Ｏ，Ｉ／Ｏ'に出力後、φE を３Ｖにすれば、ビット線ＢＬj ，／ＢＬj 間がつながり（イコライズ）、プリチャージすることなくビット線ＢＬj ，／ＢＬj が１．５Ｖになる。その後、例えばビット線／ＢＬｊを読み出す場合にはφPBを３Ｖ、ＶB を１．７Ｖにすることにより、ビット線／ＢＬj を１．７Ｖにプリチャージすればよい。このようにビット線ＢＬj をセンス後、ビット線ＢＬj ，／ＢＬj 間をつなぐことによって、次の読み出しのプリチャージ時間を短時間にし、さらにプリチャージに要する消費電力を低減できる。
【０２３８】
また、図７のようにセンスアンプに書き込み後にベリファイを行う回路を付加してもよい。
【０２３９】
ビット線対に異なった電位をプリチャージする方法は、図６に示したように周辺回路から電位ＶA ，ＶB を転送する方法の他に、例えば図１１のようにダミーセルを設けてもよい。この場合、ビット線ＢＬj ，／ＢＬj を同電位ＶPRにプリチャージする。ダミーセルで流れる電流はセルの最悪の読み出し電流よりも小さくしておく。これには、直列接続するダミーＮＡＮＤ型セルをデプレッション型トランジスタにし、チャネル長Ｌを大きく、チャネル幅Ｗを小さくしておくなど方法などがある。
【０２４０】
ダミー選択ＭＯＳトランジスタのしきい値を図１１のように設定すれば、ビット線ＢＬj に接続するメモリーセルのデータをビット線ＢＬj に読み出す場合には、ビット線／ＢＬj はダミーセルを通じて放電され、ビット線／ＢＬj に接続するメモリーセルのデータを読み出す場合には、ビット線ＢＬj がダミーセルを通じて放電される。
【０２４１】
メモリセルＭＣ000 を読み出す場合を例にとって本実施例の動作を説明する。まず、プリチャージ制御信号ＰＲＥが３Ｖになり、ビット線ＢＬj 、／ＢＬj がプリチャージ電位ＶPR（例えば１．７Ｖ）にプリチャージされる。その後、メモリセルの制御ゲート線，選択ゲートが選択され、ダミーワード線ＤＷＬには０Ｖ、ダミー選択ゲートＤＳＧＳ，ＤＳＧＤには選択ＭＯＳトランジスタの選択ゲートＳＧＳ，ＳＧＤに印加する電圧とほぼ同じ電圧が印加される。
【０２４２】
メモリセルＭＣ000 に"０"が書き込まれていれば、ビット線ＢＬj は放電せずプリチャージ電位１．７Ｖを保つ。ＭＣ000 に"１"が書き込まれていれば、ビット線ＢＬj は例えば１．３Ｖまで放電する。"１"が書き込まれたビット線ＢＬj が１．３Ｖまで放電した時に、ビット線／ＢＬj はダミーセルを通じて１．５Ｖまで放電するようすればよい。その後、ビット線対の電位をセンスアンプで差動増幅する動作は図６の実施例と同様である。
【０２４３】
ビット線対に異なった電位をプリチャージする方法としては、ダミーセルを図１２のように１トランジスタ，１キャパシタで構成してもよい。まず、ビット線プリチャージ制御信号ＰＲＥが３Ｖになり、ビット線ＢＬj ，／ＢＬj を同電位ＶPRにプリチャージする。制御信号ＰＲＥが０Ｖになりビット線がフローティング状態になった後、メモリセルＭＣ000 のデータをビット線ＢＬj に読み出す場合には、φPBが３Ｖになり、キャパシタＣ1 が充電される。キャパシタＣ1 に充電された電荷分だけビット線／ＢＬj がプリチャージ電位ＶPRから下がる。これをビット線対を差動増幅する際のレファレンス電位とすればよい。
【０２４４】
メモリセルＭＣ100 のデータをビット線／ＢＬj に読み出す場合には、φPAが３ＶになることによりキャパシタＣ0 が充電され、ビット線ＢＬj がプリチャージ電位ＶPRから下がる。このビット線ＢＬj をレファレンス電位とすればよい。
【０２４５】
また、図６〜図１０の実施例では、読み出すメモリセルが接続されているビット線を放電している間に、センスアンプにつながるビット線対のうちの他方のビット線（例えば図６のメモリセルＭＣ000 を読み出す場合にはビット線／ＢＬj 、メモリセルＭＣ100 を読み出す場合にはビット線ＢＬj ）はフローティング状態である。しかし、ビット線（例えばビット線ＢＬj ）が１．７Ｖにプリチャージされ、その後メモリセルのデータを読み出している間も、プリチャージ制御信号φPBを３Ｖに保つことによって、レファレンスとなるビット線（例えばビット線／ＢＬj ）をレファレンス電位１．５Ｖに固定することもできる。
【０２４６】
このようにビット線／ＢＬj をレファレンス電位に保つことによって、ビット線放電時の隣接ビット線間容量結合に起因するノイズを低減することができる。また、上記読み出しの場合と同様に書き込み後のベリファイリード（実施例４で詳細に記してある）時にはビット線はセルに書き込んだデータに従って充放電を行うが、読み出さないビット線／ＢＬj をレファレンス電位に保てば、ビット線間容量結合に起因するノイズを低減することができる。
【０２４７】
ビット線に読み出されたメモリセルのデータをセンス及びラッチする際の、隣接ビット線間容量結合によるノイズを低減するために、図１３のようにＤＲＡＭで提案されているツイスティッド・ビット線方式にしてもよい。図１４のようなツイスティッド・ビット線方式にしてもよい。
【０２４８】
選択ＭＯＳトランジスタを図１５のように選択ゲート，浮遊ゲートを有するセルで構成してもよい。本実施例の場合、半導体記憶装置を出荷する前に選択ＭＯＳトランジスタの浮遊ゲートに電子を注入することにより、選択ＭＯＳトランジスタのしきい値を決めることができる。ドレイン側の選択ＭＯＳトランジスタ（例えば図１５のＳＴＤ00）の浮遊ゲートへの電子の注入は、基板からのトンネリングで行えばよい。
【０２４９】
つまり、ワード線ＷＬ00〜ＷＬ07は中間電位（１０Ｖ程度）或いは０Ｖ、選択ゲートＳＧＤ0 はＶpp（２０Ｖ程度）、選択ゲートＳＧＤ0 は０Ｖ、ビット線ＢＬ0 は０Ｖ、ビット線／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 は中間電位（１０Ｖ程度）にすればよい。さらに、ソース側の選択ＭＯＳトランジスタのしきい値を決めるには、選択ゲートＳＧＤ0 ，ＳＧＳ0 、ワード線ＷＬ00〜ＷＬ07を全て"Ｈ"にしてＮＡＮＤセル列を全てオンにし、ビット線ＢＬ0 にはＶpp又は中間電位、ビット線／ＢＬ0 ，ＢＬ1 ，／ＢＬ1 には０Ｖを与えてホットエレクトロン注入すればよい。
【０２５０】
このように本発明によれば、選択ＭＯＳトランジスタのしきい値と選択ゲートに印加する電圧を変えることにより、チップ面積を増加させることなくフォールディッド・ビット線方式を実現でき、高速なランダムリードが可能になる。しきい値を変える方法としては、選択ＭＯＳトランジスタのゲート酸化膜厚を変える、選択ＭＯＳトランジスタにチャネルドープした不純物の濃度を変えるなどが考えられる。或いは選択ＭＯＳトランジスタに不純物のチャネルドープするか、しないによってしきい値に差をつけてもよい。選択ＭＯＳトランジスタのチャネル長を変えることによってもしきい値を変えることができる。つまり、チャネル長が短いトランジスタでは短チャネル効果によってしきい値が小さくなるので、これをＩ-type トランジスタとしてもよい。
【０２５１】
また、ゲート酸化膜厚，チャネルの不純物濃度を変える方法としても、新たに製造工程を導入しなくても、周辺回路のチャネルドープなど、他の製造工程を利用してもよい。いずれの方法でも選択ＭＯＳトランジスタのしきい値に差をつければよく、しきい値に差ができれば基板バイアスなどによって所定のしきい値を得ることができる。
【０２５２】
従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込みブロックのソース側の選択ゲートに０Ｖを与えているが、ソース側の選択ＭＯＳトランジスタがＩ-type でしきい値Ｖt2が０．１Ｖ程度の場合（或いは負のしきい値の場合）、ソース側の選択ＭＯＳトランジスタは完全にはカットオフせず、セル電流が例えば０．１μＡ流れて書き込まないビット線が中間電位（１０Ｖ程度）から放電する。
【０２５３】
例えば、２００本のビット線に接続するメモリセルには書き込みを行わず、ビット線を中間電位に充電するとすると、セル電流は計２００×０．１μＡ＝２０μＡ流れることになる。Ｉ-type トランジスタのカットオフ特性を向上させるためには書き込み時に共通ソース線に、例えば０．５Ｖ程度の電圧を加えればよい。ソースに０．５Ｖ印加すれば、ソース−基板間の電位差が−０．５Ｖになり、基板バイアス効果でＩ-type トランジスタのしきい値が増加するので、Ｉ-type トランジスタのゲートに０Ｖ印加した時のカットオフ特性が向上し、読み出し時のセル電流を低減できる。
【０２５４】
選択ゲートのしきい値のうち、小さい方（I-type）のしきい値を例えば０．５Ｖと設定するために、基板濃度を薄くする方法が考えられる。基板濃度が薄いＩ-type トランジスタでは、ゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン−基板間の空乏層とソース−基板間の空乏層がつながりやくすなる（パンチスルー）という問題点がある。Ｉ-type の選択ＭＯＳトランジスタのパンチスルー耐圧を上げるために、Ｉ-type の選択ＭＯＳトランジスタのチャネル長Ｌを長くすればよい。
【０２５５】
なお、以上の実施例ではＮＡＮＤセル型ＥＥＰＲＯＭについて説明したが、メモリセルのドレイン側が選択ゲートを介してビット線につながり、メモリセルのソース側も選択ゲートを介してソース線につながる不揮発性半導体記憶装置であれば本発明は有効である。例えば図１６に示したようなＡＮＤセル型ＥＥＰＲＯＭ（H.Kume el al.;IEDM Tech.Dig.,Dec.1992,pp.991-993）でも本発明は有効であるし、ドレイン側の選択ゲートとソース側の選択ゲートの間に１つのメモリセルを有するＮＯＲ型ＥＥＰＲＯＭやマスクＲＯＭでも有効である。
【０２５６】
（実施例２）
以下、（課題２）を解決する実施例を説明する。
【０２５７】
図１７は、本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中の１はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なのでメモリセルは１Ａ，１Ｂに２分割されている。メモリセルアレイ１Ａ，１Ｂはそれぞれ所定単位に少なくとも２分割されている。
【０２５８】
本実施例では、１ページを２５６ビットとし、メモリセルアレイ１Ａ，１Ｂは１２８ビットずつ１Ａ１，１Ａ２と１Ｂ１，１Ｂ２に分割されているとする。２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ回路であり、メモリセルアレイ１Ａ，１Ｂと同様に所定単位毎に少なくとも２分割されている。図１７ではセンスアンプは２Ａ，２Ｂに２分割されている。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ，６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【０２５９】
メモリセルアレイ１Ａ１を図１８、１Ｂ１を図１９、１Ａ２を図２０、１Ｂ２を図２１に示した。図１８〜図２１でメモリセルアレイの選択ＭＯＳトランジスタのしきい値は上記（実施例１）と同様に２種類の値を持つ。Ｅ-type と記した選択ＭＯＳトランジスタのしきい値は２Ｖ、Ｉ-type と記した選択ＭＯＳトランジスタのしきい値は０．５Ｖであるとする。従ってＥ-type の選択ＭＯＳトランジスタもＩ-type の選択ＭＯＳトランジスタも共にオンする場合には選択ゲートにＶcc（例えば３Ｖ）を印加し、Ｉ-type のみをオンする場合には選択ゲートに１．５Ｖ印加する。
【０２６０】
メモリセルアレイ１Ａ１のデータをビット線ＢＬ0A〜ＢＬ127Aに読み出す場合には、ドレイン側の選択ゲートＳＧＤは３Ｖ、ソース側の選択ゲートＳＧＳは１．５Ｖにする。一方、メモリセルアレイ１Ａ２のデータをビット線ＢＬ128A〜ＢＬ255Aに読み出す場合には、ドレイン側の選択ゲートＳＧＤは１．５Ｖ、ソース側の選択ゲートＳＧＳは３Ｖにする。メモリセルアレイ１Ａ１と１Ａ２のデータを同時に読み出す場合には、ＳＧＳもＳＧＤも共に３Ｖにすればよい。
【０２６１】
センスアンプは上記（実施例１）のフォールディッド・ビット線方式と同様に差動式センスアンプである。メモリセルアレイ１Ａ１，１Ｂ１に接続するセンスアンプ２Ａ（ＳＡ１）を図２２、メモリセルアレイ１Ａ２，１Ｂ２に接続するセンスアンプ２Ｂ（ＳＡ２）を図２３に示した。
【０２６２】
ここで、２ページに書き込まれたデータを読み出す場合を例にとり、図２４，２５のタイミング図を用いて、本実施例の読み出し動作を説明する。まず、１ページ目では、センスアンプ２Ａ（ＳＡ１）とセンスアンプ２Ｂ（ＳＡ２）が同時に動作する。制御信号ＴＧ１，ＴＧ２が３Ｖから０ＶになってＣＭＯＳフリップフロップＦＦ１，ＦＦ２とビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，２５５）が切り離される。
【０２６３】
次に、プリチャージ信号φpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，２５５）が例えば１．７Ｖに、ビット線ＢＬjB（ｊ＝０，１，…，２５５）が例えば１．５Ｖにプリチャージされる。プリチャージが終わるとφpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖとなり、ビット線ＢＬjA、ＢＬjB（ｊ＝０，１，…，２５５）はフローティング状態になる。この後、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。
【０２６４】
図１８、１９でＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は３Ｖとなる。ワード線ＷＬ00によって選択されたメモリセルに書き込まれたデータが"０"の場合はメモリセルのしきい値が正なのでセル電流は流れず、ビット線ＢＬjAの電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjAの電位は下がり、１．５Ｖ以下になる。またビット線ＢＬjBは放電せず、プリチャージ電位１．５Ｖに保たれる。
【０２６５】
その後、ＳＡＰ1 ，ＳＡＰ2 が３Ｖ、ＳＡＮ1 ，ＳＡＮ2 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ１，ＦＦ２が不活性化され、φE1，φE2が３ＶになることによりＣＭＯＳフリップフロップＦＦ１，ＦＦ２がリセットされる。そしてＴＧ１，ＴＧ２が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ1 ，ＳＡＮ2 が３Ｖから０Ｖになりビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，２５５）の電位差が増幅される。その後、ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになりデータがラッチされる。そして、カラム選択信号ＣＳＬｊ（ｊ＝０，１，…，２５５）が次々に選択され、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ'に出力される（ページリード）。
【０２６６】
１ページ目の前半のデータ（カラムアドレス０〜１２７）をページリードした後、１ページ目の後半のデータをページリードする間に、２ページ目のロウアドレスの前半のデータ（ビット線ＢＬjA；ｊ＝０，１，…，１２７…につながるメモリセルのデータ）のランダムリードを行う。これは、例えばカラムアドレスが１２８であることを検知して行えばよい。
【０２６７】
まず、プリチャージ信号φpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖから３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が１．７Ｖにビット線ＢＬjB（ｊ＝０，１，…，１２７）が１．５Ｖにプリチャージされる。プリチャージが終わるとφpA1 ，φpB1 ，φpA2 ，φpB2 が０Ｖとなり、ビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）はフローティング状態になる。この後、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。ＷＬ01は０Ｖ，ＷＬ00、ＷＬ02〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は１．５Ｖとなる。
【０２６８】
ワード線ＷＬ01によって選択されるメモリセルに書き込まれたデータが"０"の場合は、メモリセルしきい値が正なのでセル電流は流れず、ビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位は下がり、１．５Ｖ以下になる。また、ビット線ＢＬjB（ｊ＝０，１，…，１２７）は放電せず、プリチャージ電位１．５Ｖが保たれる。
【０２６９】
その後、ＳＡＰ1 が３Ｖ、ＳＡＮ1 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ１が不活性化され、φE1が３ＶになることによりＣＭＯＳフリップフロップＦＦ１がイコライズされる。そしてＴＧ１が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ1 が３Ｖから０Ｖになりビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）の電位差が増幅される。その後、ＳＡＰ1 ，ＳＡＮ2 が０Ｖから３Ｖになりデータがセンスアンプ２Ａ（ＳＡ１）にラッチされる。
【０２７０】
１ページ目のページリードが２５６カラムアドレス分進んだところでは、既に次の２ページ目の１２８カラムアドレス分のデータがセンスアンプ２Ａ（ＳＡ１）にラッチされているので、ランダムリード動作をする必要ない。センスアンプ２Ａ（ＳＡ１）から２ページ目のカラムアドレス０〜１２７までをページリードしている間に、２ページ目の後半のカラムアドレス１２８〜２５５に対するランダムリード動作を行う。つまり、ロウデコーダ３から制御ゲート、選択ゲートに所望の電圧が印加される。ＷＬ01は０Ｖ、ＷＬ00，ＷＬ02〜ＷＬ07は３Ｖ、ＳＧＤ0 は１．５Ｖ、ＳＧＳ0 は３Ｖとなる。
【０２７１】
ワード線ＷＬ01によって選択されるメモリセルに書き込まれたデータが"０"の場合は、メモリセルしきい値が正なのでセル電流は流れず、ビット線ＢＬjAの電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）の電位は下がり、１．５Ｖ以下になる。
【０２７２】
また、ビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）は放電せず、プリチャージ電位１．５Ｖに保たれる。そして、ＳＡＰ2 が３Ｖ、ＳＡＮ2 が０Ｖとなり、ＣＭＯＳフリップフロップＦＦ２が不活性化され、φE2が３ＶになることによりＣＭＯＳフリップフロップＦＦ２がリセットされる。そして、ＴＧ２が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮ2 が０Ｖから３Ｖになりビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）の電位差が増幅される。その後、ＳＡＰ2 が３Ｖから0 Ｖになりデータがセンスアンプ２Ｂ（ＳＡ２）にラッチされる。
【０２７３】
２ページ目のページリードが１２８カラムアドレス分進んだところでは、既に次の２ページ目の後半の１２８カラムアドレス分のデータがセンスアンプ２Ｂ（ＳＡ２）にラッチされているので、ランダムリード動作をする必要なく、２ページ目の後半の１２８カラムアドレス分のデータをシリアルリードできる。
【０２７４】
本発明は、上記実施例に限られない。上記実施例では、メモリセルを２分割したが、例えば４分割にしてもかまわないし、任意の数に分割してもよい。
【０２７５】
図２４，２５のタイミングチャートは一例を示したにすぎない。１ページ目のデータのランダムリードを図２４，２５のタイミングチャートではセンスアンプ２Ａ（ＳＡ１）とセンスアンプ２Ｂ（ＳＡ２）で同時に行っているが、図２６，２７のタイミング図に示したように、まず１ページ目の前半のカラムアドレスに相当するメモリセルのランダムリードを行い、続いて１ページ目の前半のデータをページリードしている間に１ページ目の後半のデータをランダムリードしてもよい。
【０２７６】
さらに、図２４，２５では２ページ目の前半のデータのランダムリードと２ページ目の後半のデータのランダムリードでビット線のプリチャージを同時に行っているが、図２６，２７のようにセンスアンプ２Ａ（ＳＡ１）でランダムリードする場合と、センスアンプ２Ｂ（ＳＡ２）でランダムリードする場合でビット線のプリチャージのタイミングを変えてもよい。
【０２７７】
また、メモリセルアレイの分割は物理的に連続のものを１つの分割単位としなくてもよい。例えば、図２８、図２９に示したようにセンスアンプＳＡ１に接続するビット線と、センスアンプＳＡ２に接続するビット線を交互に配列してもよい。センスアンプＳＡ１に接続するビット線をランダムリードする間は、センスアンプＳＡ２に接続するビット線を０Ｖに接地することができるが、この場合センスアンプＳＡ１に接続するビット線間距離は図１８〜図２１の場合の２倍になるので、ランダムリードの際にビット線間容量結合に起因する雑音を低減することができる。
【０２７８】
本発明を適用できるのはオープンビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj （ｊ＝０，１，…，２５５）に接続するメモリセルアレイは図２８のビット線ＢＬjA（ｊ＝０，１，…，２５５）に接続するメモリセルアレイのようにすればよい。
【０２７９】
（実施例３）
以下、（課題３）を解決する実施例を説明する。
【０２８０】
従来のメモリセルアレイでは、読み出し，書き込み時にロウデコーダ３であるワード線を選択すると、選択されたワード線とビット線が交差する所に配設されているメモリセルは全て選択される。従って、隣接するビット線に接続するメモリセルの一方を選択し、他方を非選択にすることはできない。
【０２８１】
上記（実施例１）、（実施例２）で説明しているように、本発明によればＮＡＮＤブロックのソース側の選択ＭＯＳトランジスタとドレイン側の選択ＭＯＳトランジスタのしきい値を変え、更にソース側の選択ゲートとドレイン側の選択ゲートに印加する電圧を変えることによって、隣接するビット線の一方を選択し、他方のビット線を非選択にすることができる。その結果、読み出し，書き込み時のビット線へのプリチャージを省略することによって、プリチャージ時間を短縮し、消費電力を低減することができる。
【０２８２】
そこで本実施例（実施例３）では、読み出し時にプリチャージ時間を短縮し、消費電力を低減する実施例を説明する。また、書き込み時にプリチャージ時間を短縮し、消費電力を低減する例は次の実施例（実施例４）で説明する。
【０２８３】
図３２は、本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。図中の１はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なので１Ａ，１Ｂに２分割されている。本実施例では１ページを２５６ビットとする。２はデータ書き込み，読み出しを行うためのラッチ手段としてのセンスアンプ回路である。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ／Ｏセンスアンプ、７はデータ入出力バッファ、８は基板電位制御回路である。
【０２８４】
メモリセルアレイ１Ａは図２８と同様、メモリセルアレイ１Ｂは図２９と同様である。但し、メモリセルアレイ１Ａ、１Ｂに配設されている図２８のビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）に接続するセンスアンプＳＡ１は図２２ではなく、図３３である。同様にメモリセルアレイ１Ａ，１Ｂに配設されている図２９のビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）に接続するセンスアンプＳＡ２は図２３ではなく、図３４である。図３３、図３４のセンスアンプＳＡ１，ＳＡ２では図２２、図２３のセンスアンプＳＡ１，ＳＡ２にビット線ＢＬjA，ＢＬjB間を制御信号φEQ1 ，φEQ2 によってイコライズする（同電位にする）ためのトランジスタが付加されている。
【０２８５】
読み出し時に、ビット線間容量結合に起因する雑音を低減するために、ビット線を１本おきに基準電位に保つ（ビット線シールド）。この場合、書き込み動作はまず例えばビット線ＢＬjA（ｊ＝０，１，…，１２７）につながるセルに対して行ってから、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するセルに対して書き込みを行う。ここでは、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に書き込まれたデータ（１ページ目のデータ）をまず読み、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に書き込まれたデータ（２ページ目のデータ）を読み出す場合を例にとって、本実施例を説明する。
【０２８６】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）のデータを読み出す場合に、シールドするビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は基準電位（例えば１．５Ｖ）に保つ。従来のメモリセルアレイでは隣接するビット線が同時に選択されて放電するために、シールドするビット線は０Ｖしかできなかった。以下１ページ目のデータをビット線に読み出す時とビット線に読み出されたデータをセンスアンプでセンスする時、及び２ページ目のデータをビット線に読み出す場合に分けて、図３５のタイミング図を用いて説明する。
【０２８７】
＜ビット線への１ページ目のデータ読み出し時＞
図２８のメモリセルアレイでワード線ＷＬ00で選択され、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルを読み出す際には、まずビット線ＢＬjA（ｊ＝０，１，…，１２７）を１．７Ｖに、ビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）を１．５Ｖにプリチャージし、シールドするビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）は基準電位（例えば１．５Ｖ）にプリチャージする。
【０２８８】
ビット線プリチャージ後、制御ゲートＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖにする。この場合、ビット線ＢＬjA（ｊ＝０，１，…，１２７）のソース側の選択ＭＯＳトランジスタはオンするが、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）のソース側の選択ＭＯＳトランジスタはオフする。従って、ビット線ＢＬjA（ｊ＝０，１，…，１２７）はワード線ＷＬ00により選択されるメモリセルのデータが"１"ならば放電するが、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は放電しない。
【０２８９】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）が放電することによって、ビット線間容量結合でビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）の電位が基準電位から落ちるが、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が放電している間に、例えばＶA2，ＶB2を基準電位１．５Ｖ、制御信号φPA2 ，φPB2 を３Ｖにすることによって、ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）を１．５Ｖにプリチャージしつづければ、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）を基準電位に保つことができる。
【０２９０】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）にセルデータが読み出された後、制御信号φPA2 ，φPB2 が０Ｖになり、ビット線ＢＬjB（ｊ＝０，１，…，１２７）、及びビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）はフローティングになる。
【０２９１】
ビット線へのセルデータの読み出し時には、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）間は制御信号φEQ2 を３Ｖにすることによってイコライズしてもよいし、シールドするビット線ＢＬjAとＢＬjB（ｊ＝１２８，１２９，…，２５５）を接続せずに（イコライズせずに）独立に基準電位１．５Ｖにプリチャージしてもよい。
【０２９２】
＜ビット線に読み出された１ページ目のデータを増幅、センスする時＞
ワード線ＷＬ00によって選択されたメモリセルのデータを反映して、ビット線ＢＬjA（ｊ＝０，１，…，１２７）の電位が決定した後、ビット線の電位を（実施例２）で説明しているのと同様に、差動式にセンスする。その際、シールドするビット線ＢＬjA、ＢＬjB（ｊ＝１２８，１２９，…，２５５）はフローティング状態であるが、制御信号φEQ2 を３Ｖに保つことによってイコライズされて同電位（１．５Ｖ）になっている。差動的にセンスすることによって、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に読み出したセルデータが"０"ならばビット線ＢＬjAは３Ｖになり、ビット線ＢＬjB（ｊ＝０，１，…，１２７）は０Ｖになる。
【０２９３】
従って、図３６（ａ）のように、センスによってシールドするビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は、ビット線ＢＬjA（ｊ＝０，１，…，１２７）との間の容量結合でδだけ基準電位から電位が持ち上がる。一方、シールドするビット線ＢＬjB（ｊ＝１２８，１２９，…，２５５）は、ビット線ＢＬjB（ｊ＝０，１，…，１２７）との間の容量結合で−δだけ基準電位から電位が下がる。しかし、シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）間はイコライズされているのでビット線ＢＬjAにかかるビット線容量結合ノイズδと、ビット線ＢＬjBにかかるビット線容量結合ノイズ−δが打ち消し合い、その結果シールドするビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）は基準電位１．５Ｖに保たれる。
【０２９４】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）に読み出されたデータが"１"である場合も同様に、図３６（ｂ）のように、ビット線ＢＬjA（ｊ＝０，１，…，１２７）、ＢＬjB（ｊ＝０，１，…，１２７）間をつなげる（イコライズする）ことによって、シールドされるビット線は基準電位を保つことができる。
【０２９５】
＜２ページ目のデータを読み出す時＞
以上で説明したように、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを読み出した後では、ビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）は既に１．５Ｖにプリチャージされている。また、最初に読み出されたビット線ＢＬjA（ｊ＝０，１，…，１２７）、及びビット線ＢＬjB（ｊ＝０，１，…，１２７）はセンス動作後、一方が０Ｖ、他方が３Ｖになっているので、次にビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するデータを読み出す場合には、φEQ1 を３Ｖにすれば（φE1を３Ｖにしてもよい）、プリチャージすることなくシールドするビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）を基準電位１．５Ｖにすることができる。
【０２９６】
従って、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを１ページ分読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するメモリセルのデータを読み出す場合には、２回目のプリチャージは読み出すビット線ＢＬjA（１２８，１２９，…，２５５）を１．５Ｖから１．７Ｖにするだけでよい。
【０２９７】
このようにビット線シールドを用いて読み出しを行う場合、本発明のメモリセルアレイ及びセンスアンプを適用すると、シールドするビット線を０Ｖ以外の基準電位に設定することができる。その結果、複数ページにわたるデータを読み出す際に、プリチャージを短縮することができ、読み出しを高速化し、消費電力を低減することができる。
【０２９８】
本実施例ではビット線ＢＬjA，ＢＬjB間を制御信号φEQ1 ，φEQ2 によってイコライズしているが、制御信号φE1，φE2によってイコライズしてもよい。図３３、図３４では制御信号φE1（φE2）で選択される２つのトランジスタのソースとドレインが接続するノードがＶcc／２電位（例えば１．５Ｖ）で固定されている。セルデータのビット線への読み出し時は、図３３、図３４のままでよいが、ビット線のセンス時は、シールドするビット線をフローティングにするので、このノードに接続する端子をフローティング状態にする必要がある。
【０２９９】
本実施例では、ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続するメモリセルのデータを読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するメモリセルのデータを読み出す場合を例にとったが、読み出すビット線は任意性を有する。センスアンプＳＡ１に接続するビット線を読み出す後に、センスアンプＳＡ２に接続するビット線を読み出す場合ならばどのようなビット線でもよい。また、センスアンプＳＡ２に接続するビット線を読み出した後に、センスアンプＳＡ１に接続するビット線を読み出す場合でもよい。
【０３００】
本発明は、複数のビット線を１つのセンスアンプで共有したいわゆる共有センスアンプ方式でも有効である。この共有センスアンプ方式を採用した場合のメモリセルアレイを図３７、図３８に示した。図３９はセンスアンプＳＡ３の具体的構成を示す図である。ビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続され、ワード線ＷＬ00で選択されるメモリセルのデータを読み出した後に、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）につながりワード線ＷＬ00で選択されるメモリセルのデータを読み出す場合のタイミング図は図４０である。読み出し動作は、ビット線１本につきセンスアンプを１個有する上記実施例とほぼ同様である。
【０３０１】
本発明を適用できるのはオープビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj に接続するメモリセルアレイは、図２８のビット線ＢＬjAに接続するメモリセルアレイのようにすればよい。
【０３０２】
また、本実施例ではビット線にセルのデータを読み出した後、読み出したビット線の電位をセンスする際には、シールドする２本のビット線間を接続して（イコライズして）基準電位に保っていた。ビット線の電位をセンスする際には、シールドする２本のビット線をイコライズせずに、基準電位を与える端子と接続したままでもよい。例えば、図２３或いは図３３のセンスアンプに接続するビット線をシールドする（基準電位に保つ）場合には、φPA1 ，φPB1 を３Ｖ、ＴＧ１，ＴＧ２を０Ｖ、ＶA1，ＶB1を基準電位（例えば１．５Ｖ）に保てばよい。
【０３０３】
（実施例４）
（実施例３）から引き続き、以下に（課題３）を解決するための実施例を説明する。
【０３０４】
本実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図は、（実施例３）と同様に図３２である。メモリセルアレイも（実施例３）と同様である。即ち、メモリセルアレイ１Ａは図２８と同様、メモリセルアレイ１Ｂは図２９と同様である。但し、メモリセルアレイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）に接続するセンスアンプＳＡ１は図２２でも図３３でもよい。同様にメモリセルアレイ１Ａ，１Ｂでビット線ＢＬjA，ＢＬjB（ｊ＝１２８，１２９，…，２５５）に接続するセンスアンプＳＡ２は図２３でも図３４でもよい。
【０３０５】
ビット線間容量結合を減らすために読み出し時にビット線を１本おきに基準電位に保つビット線シールド方式を行った場合、（実施例３）で記したように書き込み動作は例えばビット線ＢＬjA（ｊ＝０，１，…，１２７）につながるセルに対して行ってから、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）に接続するセルに書き込みを行う。書き込み動作はまず書き込みを行ってから次に、書き込みが十分行われたかを調べるベリファイリードを行う。そして十分に書き込まれたセルには追加書き込みを行わず、書き込み不十分のセルにのみ追加書き込みを行う。ここでは、図２８のメモリセルアレイ１Ａのビット線ＢＬjA（ｊ＝０，１，…，１２７）に接続し、ワード線ＷＬ00で選択されるメモリセルを書き込む場合を例にとって本実施例を説明する。
【０３０６】
図４１は、データ入出力バッファ７からセンスアンプ２への書き込みデータのデータロード動作を除く、書き込み／書き込みベリファイリード動作を示している。書き込みに先だって、メモリセルアレイは制御ゲートを全て０Ｖとしメモリセルが形成されるｐ基板（又はｐ型ウエルとｎ基板）を高電圧Ｖpp（２０Ｖ程度）として一括してデータ消去される。書き込みデータがデータ入出力バッファ７から入出力線Ｉ／Ｏ、Ｉ／Ｏ'を介してＣＭＯＳフリップフロップＦＦにラッチされた後、まず制御信号φPA1 ，φPA2 ，φPB1 ，φPB2 が３Ｖになり、全てのビット線がリセットされる。
【０３０７】
この後、ビット線ＢＬjA（ｊ＝０，１，…，１２７）とセンスアンプを接続するトランスファゲート制御信号ＴＧA1，ＶSWが中間電位（１０Ｖ程度）になると、ビット線ＢＬjA（ｊ＝０，１，…，１２７）はデータに応じて"１"の時には中間電位、"０"の時には０Ｖとなる。ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は書き込みを行わないので、端子ＶA2から中間電位に充電される。そして、ロウデコーダ３によりワード線ＷＬ00が選択された時には、ＷＬ00がＶpp、ＷＬ01〜ＷＬ07、ＳＧＤ0 が中間電位、ＳＧＳ0 が０Ｖになる。
【０３０８】
一定時間（〜２０μｓ）の後に、制御ゲート，選択ゲートが０Ｖにリセットされた後、トランスファゲート制御信号ＴＧA1は０Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）とセンスアンプが切り離される。その後、制御信号φPA1 が３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）は０Ｖにリセットされる。ＶSWも３Ｖになる。なお、この間もビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は中間電位にプリチャージされたままである。
【０３０９】
次に、ベリファイリード動作となる。まず、φPA1 ，φPB1 が３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が１．７Ｖに、ビット線ＢＬjB（ｊ＝０，１，…，１２７）が１．５Ｖに充電され、その後φPA1 ，φPB1 が０Ｖになり、ビット線ＢＬjA，ＢＬjB（ｊ＝０，１，…，１２７）はフローティング状態になる。次に、制御ゲートＷＬ00に例えば０．５Ｖを印加し、ワード線ＷＬ01〜ＷＬ07は３Ｖ、選択ゲートＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖにする。通常の読み出しでは、メモリセルのしきい値が０Ｖ以上であれば"０"と読まれるが、ベリファイリードでは０．５Ｖ以上でないと、"０"と読まれない。
【０３１０】
ビット線放電後、ベリファイ信号φAVが３Ｖになり、ビット線ＢＬjA（ｊ＝０，１，…，１２７）が"１"書き込みした場合には、３Ｖ近くに充電される。ここで、ベリファイ信号によって行われるプリチャージの電圧レベルはビット線ＢＬjB（ｊ＝０，１，…，１２７）のプリチャージ電圧１．５Ｖ以上であればよい。その後、イコライズ信号φE が３Ｖになり、センスアンプがリセットされる。そして、トランスファゲート制御信号ＴＧA1，ＴＧB1が３Ｖになって、ビット線ＢＬjA（ｊ＝０，１，…，１２７）のデータが読み出される。読み出されたデータはセンスアンプにラッチされ、次の再書き込みのデータとなる。
【０３１１】
ベリファイリードの間、ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は放電されず、中間電位を保つのでビット線ＢＬjA（ｊ＝０，１，…，１２７）のベリファイリード時にはシールド線となってビット線間結合容量雑音を低減させる。
【０３１２】
ビット線ＢＬjA（ｊ＝０，１，…，１２７）を再書き込みする時にはビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）は既に中間電位にプリチャージされているので再び充電する必要はなく、充電時間を省略できる。また、中間電位を充電する昇圧回路は、昇圧しはじめる際に電力を多く消費するので、本実施例によれば書き込み時の消費電力を減少できる。
【０３１３】
本実施例ではベリファイリード時、非選択ビット線ＢＬjA（ｊ＝１２８，１２９，…，２５５）を中間電位に充電し続けているが、例えばφPA2 を０Ｖにすることによって非選択ビット線を中間電位でフローティング状態にしてもよい。
【０３１４】
本実施例も複数のビット線を１つのセンスアンプで共有したいわゆる共有センスアンプ方式でも有効である。図３７、図３８は共有センスアンプ方式を採用した場合のメモリセルアレイである。共有センスアンプ方式を採用した場合のＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図も（実施例３）と同様に図３２である。共有センスアンプ方式を採用した場合のセンスアンプＳＡ３が図３９である。共有センスアンプ方式を採用した場合のタイミング図は図４１とほぼ同じである。
【０３１５】
本発明を適用できるのはオープビット線配置のメモリセルアレイに限らない。例えば、図３０のようなインバータ型センスアンプを持つ図３１のようなシングルエンド型のメモリセル配置にしてもよい。図３１でビット線ＢＬj に接続するメモリセルアレイは、図２８のビット線ＢＬjAに接続するメモリセルアレイのようにすればよい。
【０３１６】
本発明は、図４２のようなフォールディッド・ビット線方式にも適用できる。センスアンプに接続する２本のビット線のうちの１本（例えば図４２のＢＬ0 ）につながるメモリセルに書き込みを行っている間、他方のビット線ＢＬ1 はトランスファゲート制御信号ＴＧ2 を０Ｖにし、端子ＶB から中間電位（１０Ｖ程度）に充電しつづければよい。書き込みを行ったビット線ＢＬ0 につながるメモリセルの、ベリファイリードを行っている間はビット線ＢＬ1 は中間電位に保つので、ビット線ＢＬ0 につながるメモリセルのベリファイリードは差動的に行えない。
【０３１７】
しかし、例えば通常の読み出しは（実施例１）で説明したようにフォールディッド・ビット線方式で差動的に行い、ベリファイリード時には［従来の技術］の項でも述べたようにシングルエンド型、つまりセンスアンプのフリップフロップを構成する２個のインバータの一方を不活性にし、図３０のようにビット線の電位がインバータの回路しきい値よりも大きいか否かによって読み出したデータが"０"であるか"１"であるかを判定してもよい。
【０３１８】
（実施例５）
本実施例では、書き込みのベリファイ読み出し時、及び通常の読み出し時にロウデコーダ３で選択される１ブロックのなかで、半分のメモリセルユニットのドレイン側の選択ＭＯＳトランジスタにＳＧＤ0 が印加され、ソース側の選択ＭＯＳトランジスタにＳＧＳ0 が印加される場合に、残りの半分のメモリセルユニットではドレイン側の選択ＭＯＳトランジスタにＳＧＳ0 が印加され、ソース側の選択ＭＯＳトランジスタにはＳＧＤ0 が印加される。
【０３１９】
選択ゲートに電圧を印加する方法としては、例えば図４３のように、ビット線ＢＬ0 〜ＢＬ127 に接続するメモリセルの選択ゲートに印加する信号と、ビット線ＢＬ128 〜ＢＬ255 に接続するメモリセルの選択ゲートに印加する信号を別に配設すればよい。また、図４４のように、メモリセルアレイの中間でソース側の選択ゲートとドレイン側の選択ゲートを入れ換えてもよい。
【０３２０】
図４３、図４４のようにすれば、例えばワード線ＷＬ00によって選択するメモリセルを読み出す場合に、選択ゲートＳＧＳ0 を３Ｖ、ＳＧＤ0 を１．５Ｖとすればビット線ＢＬj （ｊ；偶数）に接続するメモリセルが読み出される。この場合、読み出されない非選択ビット線ＢＬj （ｊ；奇数）のうち、非選択ビット線ＢＬj （ｊ＝１，３，５，…，１２５，１２７）はソース側の選択ＭＯＳトランジスタがオフし、非選択ビット線ＢＬj （ｊ＝１２９，１３１，１３３，…，２５３，２５５）はドレイン側の選択ＭＯＳトランジスタがオフする。つまり、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。
【０３２１】
一方、図４３、図４４でビット線ＢＬj （ｊ；奇数）に接続するメモリセルを読み出す場合には、選択ゲートＳＧＳ0 を１．５Ｖ、ＳＧＤ0 を３Ｖとすればよい。この場合、読み出されない非選択ビット線ＢＬj （ｊ；偶数）のうち、非選択ビット線ＢＬj （ｊ＝０，２，４，…，１２４，１２６）はドレイン側の選択ＭＯＳトランジスタがオフし、非選択ビット線ＢＬj （ｊ＝１２８，１３０，１３２，…，２５２，２５４）はソース側の選択ＭＯＳトランジスタがオフする。つまり、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。
【０３２２】
このように読み出し時に、奇数番目のビット線を読み出す場合も偶数番目のビット線を読み出す場合でも、非選択ビット線の半数はドレイン側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められ、残りの半数の非選択ビット線はソース側の選択ＭＯＳトランジスタがオフすることによってビット線の放電が止められる。従って、奇数番目のビット線を読み出す場合も偶数番目のビット線を読み出す場合も、非選択ビット線全体の容量は同じであり、ビット線ＢＬj （ｊ；奇数）を読み出す場合もビット線ＢＬj （ｊ；偶数）を読み出す場合もプリチャージ時間、及び読み出し時間を同じにすることができる。
【０３２３】
ここでは読み出しの場合について説明したが、書き込み後のベリファイリードの場合でも奇数番目のビット線を読み出す場合と偶数番目のビット線を読み出す場合で、ビット線全体の容量が等しくなる。
【０３２４】
なお、図４３、図４４ではフォールディッド・ビット線方式を例にとっているが、（実施例１）〜（実施例４）で説明したオープンビット線方式でもよいし、シングルエンド方式でもよい。また、複数のビット線を１つのセンスアンプが共有したいわゆる共有センスアンプ方式でもよい。
【０３２５】
（実施例６）
次に、別の実施例を説明する。この実施例は、基本的には第１の実施例と同様であり、第１の実施例と異なる点は選択ＭＯＳトランジスタのタイプを変えたことである。
【０３２６】
図４５は、本実施例におけるメモリセルアレイの構成を示す図である。前記図２とは、Ｉ-type の選択ＭＯＳトランジスタの一部をＤ-type にした点が異なっている。
【０３２７】
図４５では、高いしきい値Ｖt1（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ-type 、低いしきい値Ｖt2，Ｖt3（例えば０．５Ｖ，−１Ｖ）（Ｖt1＞Ｖt2＞Ｖt3）を持つ選択ＭＯＳトランジスタをＩ-type ，Ｄ-type と記している。選択ゲートに印加する電圧はＩ-type トランジスタ、Ｄ-type ，Ｅ-type トランジスタすべてがオンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh ＞Ｖt1，Ｖt2，Ｖt3）、及びＩ-type トランジスタはオンするが、Ｅ-type トランジスタはオフする電圧Ｖsgl1（例えば１．５Ｖ）（Ｖt1＞Ｖsgl1＞Ｖt2）、及びＤ-type トランジスタはオンするが、Ｅ-type トランジスタはオフする電圧Ｖsgl2（例えば０Ｖ）（Ｖt1＞Ｖsgl2＞Ｖt3）である。
【０３２８】
図４５を用いて、選択ゲートの電圧の印加方法を具体的に説明する。例えば、メモリセルＭＣ000 のデータを読み出す場合には、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）にする。そして、ソース側の選択ゲートＳＧＳ0 はＶsgh 、ドレイン側の選択ゲートＳＧＤ0 はＶsgl1にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場合、ソース側の選択ＭＯＳトランジスタＳＴＳ00，ＳＴＳ10は共にオンする。一方、ビット線ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ00はオンするが、ビット線／ＢＬ0 のドレイン側の選択ＭＯＳトランジスタＳＴＤ10はオフするので、ビット線ＢＬ0 は放電するが、ビット線／ＢＬ0 は放電しない。
【０３２９】
一方、メモリセルＭＣ100 のデータを読み出す場合も、メモリセルＭＣ000 を読み出すときと同様に、ワード線ＷＬ00，ＷＬ08〜ＷＬ15は０Ｖ、ワード線ＷＬ01〜ＷＬ07はＶccにする。ソース側の選択ゲートＳＧＳ0 はＶsgl2、ドレイン側の選択ゲートＳＧＤ０はＶsgh にする。ＳＧＳ１，ＳＧＤ１は０Ｖにする。この場合、ドレイン側の選択ＭＯＳトランジスタＳＴＤ00，ＳＴＤ10は共にオンする。ソース側の選択ＭＯＳトランジスタＳＴＳ10はオンするのでビット線／ＢＬ0 は放電するが、選択ＭＯＳトランジスタＳＴＳ00はオフするのでビット線ＢＬ0 は放電しない。
【０３３０】
本発明は、ビット線対ＢＬｊ，／ＢＬｊにつながる選択ＭＯＳトランジスタで、同じ選択ゲートＳＧＳ，ＳＧＤによって制御される選択ＭＯＳトランジスタ（例えば図４５のＳＴＤ00とＳＴＤ10、ＳＴＳ00とＳＴＳ10、ＳＴＤ01とＳＴＤ11、ＳＴＳ01とＳＴＳ11）のしきい値に差を付ければよく、しきい値の設定の仕方は任意性を有する。図４５ではビット線ＢＬｊにつながるセルのドレイン側の選択ＭＯＳトランジスタは全てＩ-type で、ソース側の選択ＭＯＳトランジスタはＥ-type だが、例えばビット線コンタクトを共有する２つのＮＡＮＤブロックで、ドレイン側の選択ＭＯＳトランジスタの一方をＩ-type 、他方をＥ-type としてもよい。
【０３３１】
本発明では、１本の選択ゲートを共有する選択ＭＯＳトランジスタの中で、導通状態のものと、非導通状態のものが生じさせることができ、またそのような選択ゲートを２本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと、非選択状態のメモリセルを容易に実現できることを利用している。
【０３３２】
図４６のようにドレイン側に接続する選択ＭＯＳトランジスタをＥ-type 又はＤ-type 、そしてソース側に接続する選択ＭＯＳトランジスタをＥ-type 又はＩ-type にしてもよい。この場合、メモリセルユニット２内のメモリセル（例えばＭＣ000 ）を選択する場合には、ＳＧＳ0 をＶsgh （例えば３Ｖ）、ＳＧＤ0 をＶsgl2（例えば０Ｖ）、ＳＧＤ1 ，ＳＧＳ1 を０Ｖにすればよい。メモリセルユニット１内のメモリセル（例えばＭＣ100 ）を選択する場合には、ＳＧＳ0 をＶsgl1（例えば１．５Ｖ）、ＳＧＤ0 をＶsgh （例えば３Ｖ）、ＳＧＳ1 ，ＳＧＤ1 を０Ｖにすればよい。
【０３３３】
Ｖsgh をＶccよりも大きくすれば、選択ＭＯＳトランジスタのコンダクタンスの増加（つまり抵抗の減少）につながり、読み出しの際にＮＡＮＤセル列を流れる電流が増加するので、ビット線放電時間が短くなり、その結果読み出し、書き込みのベリファイ読み出しが高速化される。Ｖsgh は例えばチップ内の昇圧回路でＶccから昇圧すればよい。
【０３３４】
またＩ-type 選択ＭＯＳトランジスタとＤ-type 選択ＭＯＳトランジスタのしきい値は、共に負のしきい値（例えば−１Ｖと−２Ｖ）であってもよい。
【０３３５】
選択ゲートのしきい値のうち大きい方の値Ｖt1も電源電圧Ｖcc以上の電圧（例えば３．５Ｖ）に設定してもよい。この場合、読み出しやベリファイ読み出し時にＶt1のしきい値を持つ選択ＭＯＳトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば４Ｖを印加すればよい。
【０３３６】
ここで、図４７のタイミング図を用いて図４８のビット線ＢＬ1 に接続されているメモリセルＭＣ000 を読み出す場合の動作を説明する。センスアンプは制御信号ＳＡＮ，ＳＡＰで制御されるＣＭＯＳフリップフロップで形成されている。
【０３３７】
まず、制御信号φA ，φB がＶssになってＣＭＯＳフリップフロップＦＦとビット線ＢＬ0 ，ＢＬ1 が切り離される。次いで、プリチャージ信号φpA，φpBがＶssからＶccになり（時刻ｔ0 ）、ビット線ＢＬ１がＶB （例えば１．７Ｖ）にダミービット線ＢＬ０がＶA （例えば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬ０，ＢＬ１はフローティング状態になる。この後、ロウデコーダ３から制御ゲート（ワード線）、制御ゲートに所望の電圧が印加される（時刻ｔ2 ）。
【０３３８】
図４８のメモリセルＭＣ000 を読み出す場合には、ＷＬ00は０Ｖ、ＷＬ01〜ＷＬ07は３Ｖ、ＳＧＤ0 は３Ｖ、ＳＧＳ0 は１．５Ｖとなる。メモリセルＭＣ000 に書き込まれたデータが"０"の場合はメモリセルＭＣ000 のしきい値が正なのでセル電流は流れず、ビット線ＢＬ1 の電位は１．７Ｖのままである。データが"１"の場合は、セル電流が流れてビット線ＢＬ１の電位は下がり、１．５Ｖ以下になる。また、選択ゲートＳＧＳ0 が１．５Ｖなので、選択ゲートトランジスタＳＴＳ10はオフになり、メモリセルＭＣ100 に書き込まれているデータに拘らずビット線ＢＬ0 は放電せず、プリチャージ電位１．５Ｖに保たれる。
【０３３９】
その後、時刻ｔ3 にＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、時刻ｔ4 にφE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ1 ，Ｎ2 がＶcc／２（例えば１．５Ｖ）になる。時刻ｔ5 にφA ，φB が３Ｖになり、ビット線とセンスアンプが接続された後（時刻ｔ6 ）、ＳＡＮが０Ｖから３Ｖになりビット線ＢＬ0 ，ＢＬ1 の電位差が増幅される。その後、時刻ｔ7 にＳＡＰが３Ｖから０Ｖになりデータがラッチされる。つまり、メモリセルＭＣ000 に"０"が書き込まれていれば、ノードＮ1 が３Ｖ、ノードＮ2 が０Ｖになり、ＭＣ000 に"１"が書き込まれていれば、ノードＮ1 が０Ｖ、ノードＮ2 が３Ｖになる。その後、カラム選択信号ＣＳＬ1 が０Ｖから３Ｖとなると、ＣＭＯＳフリップフロップにラッチされていたデータがＩ／Ｏ，Ｉ／Ｏ′に出力される（時刻ｔ8 ）。
【０３４０】
読み出し動作のタイミングは任意性を有する。例えば時刻ｔ5 にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線ＢＬ1 ，ＢＬ2 の電位をノードＮ1 ，Ｎ2 に転送した後、トランスファゲートをオフしてもよい。従って、ビット線対がセンスアンプから切り離されることによりセンスアンプの負荷容量が減ったため、センス及びデータラッチ時にノードＮ1 ，Ｎ2 の電位は急速に決定されることになる。
【０３４１】
また、センスアンプのセンス動作時にまずＳＡＮを０Ｖから３ＶにしてＣＭＯＳフリップフロップＦＦのＮチャネルトランジスタをオンにしてから後に、ＳＡＰを３Ｖから０ＶにしてＣＭＯＳフリップフロップＦＦのＰチャネルトランジスタをオンにしているが、ＳＡＮを０Ｖから３Ｖにするのと同時にＳＡＰを３Ｖから０Ｖにしてもよい。
【０３４２】
また、上記の実施例では読み出すメモリセルが接続されているビット線を放電している間に、センスアンプにつながるビット線対のうちの他方のダミービット線（例えば図４８のメモリセルＭＣ000 を読み出す場合にはビット線ＢＬ0 、メモリセルＭＣ100 を読み出す場合にはビット線ＢＬ1 ）はフローティング状態である。しかし、ビット線ＢＬ1 がプリチャージされ、その後メモリセルＭＣ000 のデータを読み出している間も、プリチャージ制御信号φpAを３Ｖに保つことによってレファレンスとなるダミービット線ＢＬ0 をレファレンス電位１．５Ｖに固定することもできる。
【０３４３】
このようにダミービット線をレファレンス電位に保つことによって、ビット線放電時の隣接ビット線間容量結合に起因するノイズを低減することができる。また、上記読み出しの場合と同様に書き込み後のベリファイリード時にはビット線はセルに書き込んだデータに従って充放電を行うが、読み出さないダミービット線をレファレンス電位に保てば、ビット線間容量結合に起因するノイズを低減することができる。
【０３４４】
＜書き込み＞
本実施例の書き込み動作、例えば図４８のメモリセルＭＣ000 に書き込みを行う場合の書き込み手順を以下で説明する。
【０３４５】
選択ゲートＳＧＤ0 、制御ゲートＷＬ01〜ＷＬ07を中間電位Ｖｍ（１０Ｖ程度）、ＷＬ00をＶpp（２０Ｖ程度）にし、ビット線ＢＬ0 をＶA からＶm8（８Ｖ程度）に充電する。メモリセルＭＣ000 に"１"を書き込みする場合には、フリップフロップＦＦからＶm8、"０"書き込みする場合には０Ｖをビット線ＢＬ1 に印加する。そうすると、書き込まないメモリセルＭＣ100 、及び"１"書き込みを行う場合のメモリセルＭＣ000 の浮遊ゲートには電子が注入されず、"０"書き込みを行うメモリセルＭＣ000 の浮遊ゲートにはチャネルから電子が注入される。
【０３４６】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電されて書き込み動作は終了する。
【０３４７】
図４５のようなメモリセルアレイのＭＣ000 に書き込みを行う際には、選択ゲートＳＧＳ0 にはＤ-type 選択ＭＯＳトランジスタＳＴＳ10がオフする電圧（例えば−３Ｖ）を印加してもよい。
【０３４８】
書き込み終了後は書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。
【０３４９】
まず、φA ，φB がＶcc、プリチャージ信号φpB，φpAがＶccになり、ビット線ＢＬ1 が例えば１．７Ｖに（ダミー）ビット線ＢＬ0 が例えば１．５Ｖにプリチャージされる。
【０３５０】
プリチャージが終わるとφpA，φpBがＶssとなり、ビット線ＢＬ1 ，ＢＬ0 はフローティング状態になる。この後、ロウデコーダ３から選択ゲート、制御ゲートに所望の電圧が印加される。制御ゲートＷＬ00がベリファイ電圧（例えば０．５Ｖ）、ＷＬ01〜ＷＬ07はＶcc（例えば３Ｖ）、ＳＧＳ0 は１．５Ｖ、ＳＧＤ0 は３Ｖとなる。メモリセルＭＣ000 に"０"書き込みが十分の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線ＢＬ1 の電位は１．７Ｖのままである。"１"書き込み又は"０"書き込み不十分の場合は、セル電流が流れてビット線ＢＬ1 の電位は下がり、１．５Ｖ以下になる。ダミービット線ＢＬ0 はこの間、フローティングにしてもよいし、φpAをＶccにすることにより１．５Ｖに固定していても良い。ダミービット線を定電圧に保てば、ビット線放電時のビット線間容量結合ノイズを著しく低減できる。
【０３５１】
ビット線放電後、ベリファイ信号φBVが３Ｖになり、メモリセルＭＣ000 に書き込まれるデータが"１"の場合にはビット線ＢＬ1 は３Ｖ近くに充電される。ここで、ベリファイ信号によって行われる充電の電圧レベルはダミービット線ＢＬ0 のプリチャージ電圧１．５Ｖ以上であればよい。
【０３５２】
その後、ＳＡＰが３Ｖ、ＳＡＮが０Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化され、φE が３ＶになることによりＣＭＯＳフリップフロップＦＦがイコライズされてノードＮ1 ，Ｎ2 がＶcc／２（例えば１．５Ｖ）になる。その後、φA ，φB が３Ｖになり、ビット線とセンスアンプが接続された後、ＳＡＮが０Ｖから３Ｖ、ＳＡＰが３Ｖから０Ｖになり、ビット線ＢＬ1 とダミービット線ＢＬ0 の電位差が増幅され、再書き込みのデータがセンスアンプがラッチされる。
【０３５３】
このように本実施例によれば、選択ＭＯＳトランジスタのしきい値と選択ゲートに印加する電圧を変えることにより、第１の実施例と同様に、チップ面積を増加させることなくフォールディッド・ビット線方式を実現でき、高速なランダムリードが可能になる。しきい値を変える方法としては、第１の実施例で説明した各種の方法を採用することができる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示す図。
【図２】第１の実施例におけるメモリセルアレイの構成を示す図。
【図３】第１の実施例におけるメモリセルアレイの構成を示す図。
【図４】第１の実施例におけるメモリセルアレイの構成を示す図。
【図５】第１の実施例におけるメモリセルアレイの構成を示す図。
【図６】第１の実施例のメモリセルアレイ及びセンスアンプ回路の構成を示す図。
【図７】第１の実施例のメモリセルアレイ及びセンスアンプ回路の構成を示す図。
【図８】第１の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図９】第１の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図１０】第１の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図１１】第１の実施例のメモリセルアレイ及びセンスアンプ回路の構成を示す図。
【図１２】第１の実施例のメモリセルアレイ及びセンスアンプ回路の構成を示す図。
【図１３】ツイスティッド・ビット線方式の構成を示す図。
【図１４】ツイスティッド・ビット線方式の構成を示す図。
【図１５】選択ＭＯＳトランジスタが選択ゲート，浮遊ゲートを有するメモリセルアレイの構成を示す図。
【図１６】第１の実施例におけるメモリセルアレイの構成を示す図。
【図１７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示す図。
【図１８】第２の実施例におけるメモリセルアレイの構成を示す図。
【図１９】第２の実施例におけるメモリセルアレイの構成を示す図。
【図２０】第２の実施例におけるメモリセルアレイの構成を示す図。
【図２１】第２の実施例におけるメモリセルアレイの構成を示す図。
【図２２】第２の実施例におけるセンスアンプ回路の構成を示す図。
【図２３】第２の実施例におけるセンスアンプ回路の構成を示す図。
【図２４】第２の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図２５】第２の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図２６】第２の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図２７】第２の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図２８】第２の実施例におけるメモリセルアレイの構成を示す図。
【図２９】第２の実施例におけるメモリセルアレイの構成を示す図。
【図３０】インバータ型センスアンプ回路の構成を示す図。
【図３１】シングルエンド型メモリセルアレイとセンスアンプの構成を示す図。
【図３２】第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示す図。
【図３３】第３の実施例におけるセンスアンプ回路の構成を示す図。
【図３４】第３の実施例におけるセンスアンプ回路の構成を示す図。
【図３５】第３の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図３６】ビット線電位を増幅する際に、ビット線間容量結合によって隣接するビット線に与えるノイズの影響を示す図。
【図３７】共有センスアンプ方式のメモリセルアレイの構成を示す図。
【図３８】共有センスアンプ方式のメモリセルアレイの構成を示す図。
【図３９】共有センスアンプ方式のセンスアンプ回路の構成を示す図。
【図４０】第３の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図４１】第４の実施例におけるデータ書き込み動作を説明するためのタイミング図。
【図４２】第４の実施例におけるフォールディッド・ビット線方式のセンスアンプ回路の構成を示す図。
【図４３】第５の実施例におけるメモリセルアレイの構成を示す図。
【図４４】第５の実施例におけるメモリセルアレイの構成を示す図。
【図４５】第６の実施例におけるメモリセルアレイの構成を示す図。
【図４６】第６の実施例におけるメモリセルアレイの構成を示す図。
【図４７】第６の実施例におけるデータ読み出し動作を説明するためのタイミング図。
【図４８】第６の実施例のメモリセルアレイ及びセンスアンプ回路の構成を示す図。
【符号の説明】
１，１Ａ，１Ｂ，１Ａ１，１Ａ２，１Ｂ１，１Ｂ２…メモリセルアレイ
２，２Ａ，２Ｂ…センスアンプ兼ラッチ回路
３，３Ａ，３Ｂ…ロウデコーダ
４…カラムデコーダ
５…アドレスバッファ
６…Ｉ／Ｏセンスアンプ
７…データ入出力バッファ
８…基板電位制御回路
ＢＬ…ビット線
ＷＬ…ワード線
ＳＴＤ…第１の選択ＭＯＳトランジスタ
ＳＴＳ…第２の選択ＭＯＳトランジスタ
ＳＧＤ…第１の選択ゲート
ＳＧＳ…第２の選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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