(57)【特許請求の範囲】
【請求項１】
外部から入力される外部クロック信号を所定時間遅延させて正常遅延クロック信号を出力し、前記正常遅延クロック信号を所定時間遅延させた追加遅延クロック信号を出力するクロック同期制御手段、
前記正常遅延クロック信号の位相及び前記追加遅延クロック信号の位相を合成して内部クロック信号を出力する位相合成手段、
前記クロック同期制御手段の遅延時間を調節するシフトレジスタ、
前記外部クロック信号の位相と前記内部クロック信号の位相とを比較し、該比較結果に応じて前記シフトレジスタを制御する位相検出手段、及び、
前記比較結果に応じて前記位相検出手段から出力される制御信号に応じて、前記位相合成手段の動作を制御して前記内部クロック信号の位相を決定する位相制御手段を備え、
前記位相合成手段が、
前記正常遅延クロック信号を、前記外部クロック信号の位相が前記内部クロック信号の位相よりも進んでいる場合に前記位相制御手段から出力される第１の制御信号に従って選択的に駆動する複数の正常駆動手段、
前記追加遅延クロック信号を、前記外部クロック信号の位相が前記内部クロック信号の位相よりも遅れている場合に前記位相制御手段から出力される第２の制御信号に従って選択的に駆動する複数の追加駆動手段、及び、
前記正常駆動手段の出力信号と前記追加駆動手段の出力信号とを合成して内部クロック信号を生成するクロック合成手段を備えていることを特徴とするクロック同期回路。
【請求項２】
前記クロック同期制御手段が、
前記シフトレジスタの複数の出力信号に応じて前記外部クロック信号を選択的に出力する複数の出力選択手段、
該出力選択手段によって選択的に出力される前記外部クロック信号を遅延させる直列接続された複数の単位遅延セル、
電源電圧が一方の入力端子に印加され、複数の前記単位遅延セルの中の最後の単位遅延セルの出力信号が他方の入力端子に入力されて前記正常遅延クロック信号を出力する出力駆動手段、及び
前記正常遅延クロック信号を所定時間遅延させ、前記追加遅延クロック信号を出力する追加遅延セルを備えていることを特徴とする請求項１に記載のクロック同期回路。
【請求項３】
前記単位遅延セルが、
以前の単位遅延セルの出力信号が一方の入力端子に入力され、対応する前記出力選択手段により選択的に出力された前記外部クロック信号が他方の入力端子に入力される第１遅延素子、及び
電源電圧が一方の入力端子に印加され、前記第１遅延素子の出力信号が他方の入力端子に印加される第２遅延素子を備えていることを特徴とする請求項２に記載のクロック同期回路。
【請求項４】
前記追加遅延セルが、
電源電圧が一方の入力端子に印加され、前記正常遅延クロック信号が他方の入力端子に入力される第１追加遅延素子、及び
電源電圧が一方の端子に印加され、前記第１追加遅延素子の出力信号が他方の入力端子に入力され、前記追加遅延クロック信号を出力する第２追加遅延素子を備えていることを特徴とする請求項２に記載のクロック同期回路。
【請求項５】
前記追加遅延セルが、前記単位遅延セルと同等の素子で構成され、前記単位遅延セルと同等の単位遅延時間を有することを特徴とする請求項２に記載のクロック同期回路。
【請求項６】
前記正常駆動手段が、
電源電圧と接地電圧との間に直列接続され、
ゲートに前記正常遅延クロック信号が入力される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
各々のゲートに対応する前記位相制御手段の制御信号が印加される第２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタとを備え、
前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタの共通接続されたドレインが出力端子を形成することを特徴とする請求項１に記載のクロック同期回路。
【請求項７】
前記追加駆動手段が、
電源電圧と接地電圧との間に直列接続され、
ゲートに前記追加遅延クロック信号が入力される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、
各々のゲートに対応する前記位相制御手段の制御信号が印加される第２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタとを備え、
前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタの共通接続されたドレインが出力端子を形成することを特徴とする請求項１に記載のクロック同期回路。
【請求項８】
入力される前記内部クロック信号のデューティーサイクルを調節して出力するデューティーサイクル駆動手段、及び
該デューティーサイクル駆動手段の出力信号のデューティーサイクルを検出し、該検出されたデューティーサイクルが予め設定された値になるように前記デューティーサイクル駆動手段を制御するデューティーサイクル制御手段をさらに備えていることを特徴とする請求項１に記載のクロック同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のクロック同期回路に関し、特に、位相合成手段を用いるディジタル遅延同期ループ（Delay Locked Loop：ＤＬＬ）によって生成された一定時間の差を有する２つのクロック信号の位相の間の位相を有するクロック信号を出力することによって、ジッタ（jitter）特性を向上させることができるクロック同期回路に関する。
【０００２】
【従来の技術】
一般に、外部クロック信号とデータ信号、又は外部クロック信号と内部クロック信号の間のスキュー（skew）を補償するために、クロック発生装置としてクロック同期回路（ＤＬＬ、ＰＬＬ等）を用いる。
【０００３】
図１は、従来の技術に係る半導体メモリ装置に使用されるクロック同期回路の概略構成を示すブロック図である。ここでは、線形レジスタ制御遅延同期ループ（linear register controlled DLL）を例に挙げて説明する。
【０００４】
クロック同期回路は、外部クロック信号ＥＸＣＬＫをバッファする受信部１と、受信部１から出力されるバッファリングクロック信号ｉＣＬＫを一定時間遅延させて内部クロック信号ＩＮＣＬＫを生成する可変遅延ライン２と、可変遅延ライン２から出力される内部クロック信号ＩＮＣＬＫの遅延時間をモニターする遅延モニター３と、バッファリングクロック信号ｉＣＬＫの位相と内部クロック信号ＩＮＣＬＫの位相とを比較し、その比較結果に対応する信号ＳＨＬ、ＳＨＲを出力する位相検出器４と、位相検出器４の出力信号ＳＨＬ、ＳＨＲに応じて可変遅延ライン２の遅延時間を制御するシフトレジスタ５とを備えて構成されている。
【０００５】
外部クロック信号ＥＸＣＬＫがバッファされて出力されるバッファリングクロック信号ｉＣＬＫは、可変遅延ライン２により一定時間遅延され、内部クロック信号ＩＮＣＬＫとして出力される。
【０００６】
内部クロック信号ＩＮＣＬＫは、遅延モニター３を介して位相検出器４に入力され、バッファリングクロック信号ｉＣＬＫと比較して位相が進んでいるか、遅れているかが判断される。
【０００７】
位相検出器４は、バッファリングクロック信号ｉＣＬＫと内部クロック信号ＩＮＣＬＫとが同一の位相を有するようにシフトレジスタ５を制御し、このシフトレジスタ５によって可変遅延ライン２は、バッファリングクロック信号ｉＣＬＫが一定時間遅延されるように制御される。
【０００８】
図２は、図１に示したクロック同期回路における可変遅延ライン２の構成を示す回路図である。
【０００９】
可変遅延ライン２は、シフトレジスタ５の出力信号ＳＬ１〜ＳＬＮに応じてバッファリングクロック信号ｉＣＬＫを選択的に出力するＮＡＮＤゲートＮＤ１〜ＮＤＮと、ＮＡＮＤゲートＮＤ１〜ＮＤＮにより選択的に出力されたバッファリングクロック信号ｉＣＬＫを遅延させる直列接続された単位遅延セルＤＥＬ１〜ＤＥＬＮと、電源電圧ＶＣＣが一方の端子に印加され、最終端の単位遅延セルＤＥＬＮの出力信号が他方の端子に印加され、内部クロック信号ＩＮＣＬＫを出力するＮＡＮＤゲートＮＤＡとを備えて構成されている。
【００１０】
単位遅延セルＤＥＬＮは、１つ前の単位遅延セルＤＥＬ（Ｎ−１）の出力信号が一方の入力端子に入力され、ＮＡＮＤゲートＮＤＮの出力信号が他方の入力端子に入力されるＮＡＮＤゲートＮＤ１Ｎと、電源電圧ＶＣＣが一方の入力端子に印加され、ＮＡＮＤゲートＮＤ１Ｎの出力信号が他方の入力端子に入力されるＮＡＮＤゲートＮＤ２Ｎとを備えて構成されている。他の単位遅延セルＤＥＬ２〜ＤＥＬ（Ｎ−１）も単位遅延セルＤＥＬＮと同様に構成されている。また、単位遅延セルＤＥＬ１は、前段の単位遅延セルが無く、前段の単位遅延セルの出力信号の代わりに電源電圧ＶＣＣが印加されることを除いて、単位遅延セルＤＥＬＮと同様に構成されている。
【００１１】
このような構成を有する従来技術に係るクロック同期回路の動作を説明すると、次の通りである。
【００１２】
初期状態において、シフトレジスタ５の出力信号ＳＬ１〜ＳＬＮのうち、第２の信号ＳＬ２のみがハイレベルで、他の信号ＳＬ１、ＳＬ３〜ＳＬＮはローレベルであると仮定すれば、バッファリングクロック信号ｉＣＬＫは、第２の遅延セルＤＥＬ２から最後の遅延セルＤＥＬＮまでの遅延経路を介して遅延され、内部クロック信号ＩＮＣＬＫとして出力される。
【００１３】
このとき、位相検出器４は、バッファリングクロック信号ｉＣＬＫの位相と内部クロック信号ＩＮＣＬＫの位相とを比較し、その比較の結果バッファリングクロック信号ｉＣＬＫの位相が内部クロック信号ＩＮＣＬＫの位相よりも早いと判断した場合、制御信号ＳＨＬを出力し、シフトレジスタ５を左シフト（shift left）させる。即ち、図１において、その時点でハイレベルで出力している信号ＳＬｉ（ｉ＝２〜Ｎ）の左側の信号ＳＬ（ｉ−１）をハイレベルで出力し、信号ＳＬｉをローレベルで出力するように、シフトレジスタ５を制御する。
【００１４】
具体的には、初期状態においてシフトレジスタ５の出力信号ＳＬ１〜ＳＬＮのうち第２の信号ＳＬ２のみがハイレベルで、他の信号ＳＬ１、ＳＬ３〜ＳＬＮはローレベルであることから、位相検出器４の制御信号ＳＨＬに応じてシフトレジスタ５の出力信号ＳＬ１〜ＳＬＮのうち、ハイレベルとなる信号が第２の信号ＳＬ２から第１の信号ＳＬ１に移動し、第１の信号ＳＬ１のみがハイレベルで、他の信号ＳＬ２〜ＳＬＮはローレベルとなり、バッファリングクロック信号ｉＣＬＫは第１の遅延セルＤＥＬ１から最後の遅延セルＤＥＬＮまでの遅延経路を介して遅延され、内部クロック信号ＩＮＣＬＫとして出力される。
【００１５】
逆に、位相検出器４が、バッファリングクロック信号ｉＣＬＫの位相と内部クロック信号ＩＮＣＬＫの位相とを比較し、その比較の結果バッファリングクロック信号ｉＣＬＫの位相が内部クロック信号ＩＮＣＬＫの位相よりも遅いと判断した場合、制御信号ＳＨＲを出力してシフトレジスタ５を右シフト（shift right）、即ち左シフトの場合と逆に、ハイレベルで出力すべき信号を右側に移動させる。
【００１６】
具体的には、初期状態においてシフトレジスタ５の出力信号ＳＬ１〜ＳＬＮのうち第２の信号ＳＬ２のみがハイレベルで、他の信号ＳＬ１、ＳＬ３〜ＳＬＮはローレベルであることから、位相検出器４の制御信号ＳＨＬに応じてシフトレジスタ５の出力信号ＳＬ１〜ＳＬＮのうち、ハイレベルとなる信号が第２の信号ＳＬ２から第３の信号ＳＬ３に移動し、第３の信号ＳＬ３のみがハイレベルで、他の信号ＳＬ１、ＳＬ２、ＳＬ４〜ＳＬＮはローレベルとなり、バッファリングクロック信号ｉＣＬＫは第３の遅延セルＤＥＬ３から最後の遅延セルＤＥＬＮまでの遅延経路を介して遅延され、内部クロック信号ＩＮＣＬＫとして出力される。
【００１７】
このように、従来の技術に係る半導体メモリ装置のクロック同期回路においては、可変遅延ライン２は、ＮＡＮＤゲートＮＤ１ｉとＮＡＮＤゲートＮＤ２ｉとが直列接続されて構成された単位遅延セルＤＥＬｉが直列に接続されて構成されている（ｉ＝１〜Ｎ）。
【００１８】
したがって、内部クロックＩＣＬＫの遅延時間を増加又は減少させるためには、バッファリングクロック信号ｉＣＬＫが経由する単位遅延セルＤＥＬｉの個数を増加又は減少させることが必要となる。ここで増加又は減少される遅延時間の最小単位は１つの単位遅延セルＤＥＬｉの遅延時間になるので、単位遅延セルＤＥＬｉの遅延時間よりも短時間の精密な遅延が必要な場合、対応する遅延を発生させることができないという問題がある。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、遅延率を調節してジッタ特性を向上させたディジタル方式の遅延同期ループ（ＤＬＬ）を使用したクロック同期回路を提供することにある。
【００２０】
本発明の他の目的は、内部クロック信号のデューティーサイクル（duty  cycle）を調節して動作性能を向上させたディジタル方式の遅延同期ループ（ＤＬＬ）を使用したクロック同期回路を提供することにある。
【００２１】
上記課題を解決するために、本発明に係る半導体メモリ装置のクロック同期回路は、外部から入力される外部クロック信号を所定時間遅延させて正常遅延クロック信号を出力し、前記正常遅延クロック信号を所定時間遅延させた追加遅延クロック信号を出力するクロック同期制御手段、前記クロック同期制御手段の遅延時間を調節するシフトレジスタ、前記外部クロック信号の位相と前記内部クロック信号の位相とを比較し、該比較結果に応じて前記シフトレジスタを制御する位相検出手段、及び、前記比較結果に応じて前記位相検出手段から出力される制御信号に応じて、前記位相合成手段の動作を制御して前記内部クロック信号の位相を決定する位相制御手段を備え、前記位相合成手段が、前記正常遅延クロック信号を、前記外部クロック信号の位相が前記内部クロック信号の位相よりも進んでいる場合に前記位相制御手段から出力される第１の制御信号に従って選択的に駆動する複数の正常駆動手段、前記追加遅延クロック信号を、前記外部クロック信号の位相が前記内部クロック信号の位相よりも遅れている場合に前記位相制御手段から出力される第２の制御信号に従って選択的に駆動する複数の追加駆動手段、及び、前記正常駆動手段の出力信号と前記追加駆動手段の出力信号とを合成して内部クロック信号を生成するクロック合成手段を備えている。
【００２２】
【発明の実施の形態】
以下において、添付した図面を参照し、本発明の実施の形態を詳細に説明する。
【００２３】
図３は、本発明の好ましい実施の形態に係るクロック同期回路の概略構成を示すブロック図である。ここでは、ディジタルレジスタ制御遅延同期ループ（digital register controlled DLL）を例に挙げて説明する。
【００２４】
クロック同期回路は、受信部１０、可変遅延ライン２０、遅延モニター３０、位相検出器４０、シフトレジスタ５０、位相合成部６０及び制御部７０を備え構成されている。
【００２５】
ここで、受信部１０は、外部クロック信号ＥＸＣＬＫを受信してバッファリングし、バッファリングクロック信号ｉＣＬＫを出力する。
【００２６】
可変遅延ライン２０は、バッファリングクロック信号ｉＣＬＫを一定時間遅延させて正常遅延クロック信号ＮＤＳを出力し、その正常遅延クロック信号ＮＤＳを更に一定時間（ＤＬ）遅延させた追加遅延クロック信号ＡＤＳも併せて出力する。
【００２７】
位相合成部６０は、可変遅延ライン２０の正常遅延クロック信号ＮＤＳ及び追加遅延クロック信号ＡＤＳの位相を合成し、２つのクロック信号ＮＤＳ、ＡＤＳの位相の間に存在する位相を有する内部クロック信号ＩＮＣＬＫを出力する。
【００２８】
制御部７０は、制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮを出力して位相合成部６０の動作を制御し、内部クロック信号ＩＮＣＬＫの位相が正常遅延クロック信号ＮＤＳの位相と追加遅延クロック信号ＡＤＳの位相との間の位相を有するように制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮを設定する。
【００２９】
図４は、本発明に係るクロック同期回路の可変遅延ライン２０の構成を示す回路図である。
【００３０】
可変遅延ライン２０は、シフトレジスタ５０の出力信号ＣＳＬ１〜ＣＳＬＮに従ってバッファリングクロック信号ｉＣＬＫを選択的に出力するＮＡＮＤゲートＮＤ３１〜ＮＤ３Ｎと、これらのＮＡＮＤゲートＮＤ３１〜ＮＤ３Ｎにより選択的に出力されたバッファリングクロック信号ｉＣＬＫを遅延させる直列接続された単位遅延セルＤＥＬ１１〜ＤＥＬ１Ｎと、電源電圧ＶＣＣが一方の入力端子に印加され、単位遅延セルＤＥＬ１Ｎの出力信号が他方の入力端子に入力されて正常遅延クロック信号ＮＤＳを出力するＮＡＮＤゲートＮＤＢと、正常遅延クロック信号ＮＤＳを一定時間（ＤＬ）遅延させて追加遅延クロック信号ＡＤＳを出力する追加遅延セルＡＤＥＬとを備えて構成されている。
【００３１】
ここで、単位遅延セルＤＥＬ１Ｎは、前段の単位遅延セルＤＥＬ１（Ｎ−１）の出力信号が一方の入力端子に入力され、ＮＡＮＤゲートＮＤ３Ｎの出力信号が他方の入力端子に入力されるＮＡＮＤゲートＮＤ４Ｎと、電源電圧ＶＣＣが一方の入力端子に印加され、ＮＡＮＤゲートＮＤ４Ｎの出力信号が他方の入力端子に入力されるＮＡＮＤゲートＮＤ５Ｎとを備えて構成されている。ここで、他の単位遅延セルＤＥＬ１２〜ＤＥＬ１（Ｎ−１）も単位遅延セルＤＥＬ１Ｎと同様に構成されている。また、単位遅延セルＤＥＬ１１は、前段の単位遅延セルが無く、前段の単位遅延セルの出力信号の代わりに電源電圧ＶＣＣが印加されることを除いて、単位遅延セルＤＥＬ１Ｎと同様に構成されている。
【００３２】
追加遅延セルＡＤＥＬは、電源電圧ＶＣＣが一方の入力端子に印加され、正常遅延クロック信号ＮＤＳが他方の入力端子に入力されるＮＡＮＤゲートＮＤ６０と、電源電圧ＶＣＣが一方の端子に印加され、ＮＡＮＤゲートＮＤ６０の出力信号が他方の入力端子に入力され、追加遅延クロック信号ＡＤＳを出力するＮＡＮＤゲートＮＤ７０とを備えて構成されている。ここで、追加遅延セルＡＤＥＬは単位遅延セルＤＥＬ１１〜ＤＥＬ１Ｎと同様の素子で構成されるため、単位遅延セルＤＥＬ１１〜ＤＥＬ１Ｎと同じ単位遅延時間を有する。
【００３３】
図５は、位相合成部６０の構成を示す回路図である。
【００３４】
位相合成部６０は、正常遅延クロック信号ＮＤＳを入力され、制御信号ＳＮ１〜ＳＮＮに従って選択的に駆動、即ち正常遅延クロック信号ＮＤＳに対応する信号を出力する駆動部８１〜８Ｎと、追加遅延クロック信号ＡＤＳを入力され、制御信号ＳＡ１〜ＳＡＮに従って選択的に駆動、即ち追加遅延クロック信号ＡＤＳに対応する信号を出力する駆動部９１〜９Ｎと、駆動部８１〜８Ｎ、９１〜９Ｎにより出力された信号を合成して内部クロック信号ＩＮＣＬＫとして出力する合成部１００とを備えて構成されている。
【００３５】
図６は、位相合成部６０における駆動部８１の詳細な構成を示す回路図である。
【００３６】
駆動部８１は、電源電圧ＶＣＣと接地電圧ＶＳＳとの間に直列接続され、ゲートに正常遅延クロック信号ＮＤＳが入力されるＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１と、ゲートに制御信号ＳＮ１、及びその反転制御信号／ＳＮ１が印加されるＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ２とを含んで構成され、ＮＭＯＳトランジスタＮＭ２及びＰＭＯＳトランジスタＰＭ２の共通接続されたドレインが出力端子ＯＵＴを形成する。ここで、他の駆動部８２〜８Ｎも上記した駆動部８１と同様に構成されている。また、駆動部９１〜９Ｎは、正常遅延クロック信号ＮＤＳの代わりに追加遅延クロック信号ＡＤＳを使用し、制御信号ＳＮ１及びその反転信号／ＳＮ１の代わりに制御信号ＳＡｉ及びその反転信号／ＳＡｉ（ｉ＝１〜Ｎ）を使用して、上記した駆動部８１と同様に構成されている。
【００３７】
ここで、制御信号ＳＮ１〜ＳＮＮは正常遅延クロック信号ＮＤＳの駆動を制御するための信号であり、制御信号ＳＡ１〜ＳＡＮは追加遅延クロック信号ＡＤＳの駆動を制御するための信号である。
【００３８】
このような構成を有する本発明に係るクロック同期回路の動作を説明すると、次の通りである。
【００３９】
初期状態として、シフトレジスタ５０の出力信号ＣＳＬ１〜ＣＳＬＮのうち、第２の信号ＣＳＬ２のみがハイレベルで、他の信号ＣＳＬ１、ＣＳＬ３〜ＣＳＬＮはローレベルであると仮定すれば、バッファリングクロック信号ｉＣＬＫは、第２の遅延セルＤＥＬ１２から最後の遅延セルＤＥＬ１Ｎまでの遅延経路を介して遅延され、正常遅延クロック信号ＮＤＳとして位相合成部６０に出力され、さらに、その正常遅延クロック信号ＮＤＳが追加遅延セルＡＤＥＬを介して一定時間（ＤＬ）遅延され、追加遅延クロック信号ＡＤＳとして位相合成部６０に出力される。
【００４０】
ここで、位相合成部６０は、制御部７０の制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮに応じて正常遅延クロック信号ＮＤＳと追加遅延クロック信号ＡＤＳとの位相の間の位相を有する内部クロック信号ＩＮＣＬＫを出力する。図７に、正常遅延クロック信号ＮＤＳ、追加遅延クロック信号ＡＤＳ及び内部クロック信号ＩＮＣＬＫの位相関係を示す。
【００４１】
上記したように、位相合成部６０に入力される正常遅延クロック信号ＮＤＳと追加遅延クロック信号ＡＤＳとの位相差は、追加遅延セルＡＤＥＬの遅延時間に相当する位相差になるが、追加遅延セルＡＤＥＬは単位遅延セルＤＥＬ１１〜ＤＥＬ１Ｎと同じ回路構成を有するため、１個の単位遅延セルＤＥＬ１ｉ（ｉ＝１〜Ｎ）の遅延時間に相当する位相差と等しくなる。
【００４２】
また、制御部７０は、位相合成部６０の内部クロック信号ＩＮＣＬＫの位相を２つの入力信号ＮＤＳ、ＡＤＳのどちらの位相に近く設定するかを制御する制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮを位相合成部６０に入力し、位相合成部６０が２つの入力信号ＮＤＳ、ＡＤＳの位相の間に存在する位相を有する内部クロック信号ＩＮＣＬＫを出力する。
【００４３】
ここで、位相合成部６０の動作は次の［数式１］により決定することができる。
［数式１］
φ（ＩＮＣＬＫ）＝φ（ＮＤＳ）×（１−α）＋φ（ＡＤＳ）×α
ここで、φ（ＩＮＣＬＫ）、φ（ＮＤＳ）、φ（ＡＤＳ）は、それぞれ信号ＩＮＣＬＫ、ＮＤＳ、ＡＤＳの位相を表わし、αは制御部７０が出力する制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮにより決定される数値である。数式１は、αの値が０.５よりも大きくなると追加遅延クロック信号ＡＤＳの位相に近い位相を持った内部クロック信号ＩＮＣＬＫが出力され、αの値が０.５よりも小さくなると正常遅延クロック信号ＮＤＳの位相に近い位相を持った内部クロック信号ＩＮＣＬＫが出力されることを表わしている。
【００４４】
先ず、バッファリングクロック信号ｉＣＬＫの位相が内部クロック信号ＩＮＣＬＫの位相よりも進んでいる場合の動作を説明すると、次の通りである。
【００４５】
初期状態においては、［数式１］のαの値を“０”に設定するが、これは、制御信号ＳＮ１〜ＳＮＮが全てハイレベルになって正常遅延クロック信号ＮＤＳを駆動する全ての駆動部８１〜８Ｎをイネーブルさせ、制御信号ＳＡ１〜ＳＡＮが全てローレベルになって追加遅延クロック信号ＡＤＳを駆動する全ての駆動部９１〜９Ｎをディスエーブルさせることである。
【００４６】
これによって、位相合成部６０は、正常遅延クロック信号ＮＤＳと同一の位相を有する内部クロック信号ＩＮＣＬＫを出力する。
【００４７】
このような設定は、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相に或る一定の差まで近づくまで維持される。
【００４８】
次に、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相に一定の差まで近づいたとき、［数式１］のα値を少しずつ増加させながら、内部クロック信号ＩＮＣＬＫの位相が追加遅延クロック信号ＡＤＳの位相に近くなるように設定する。
【００４９】
すなわち、制御部７０が出力する制御信号ＳＮ１〜ＳＮＮによって正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎのイネーブルされる個数を減少させ、制御信号ＳＡ１〜ＳＡＮによって追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎのイネーブルされる個数を増加させる。
【００５０】
これによって、内部クロック信号ＩＮＣＬＫの位相を微細に増加させて出力することができる。
【００５１】
このような動作は、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相と同一になるまで繰り返される。
【００５２】
若し、位相合成部６０が制御部７０の制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮによって正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎが全てディスエーブルされ、追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎが全てイネーブルされ、内部クロック信号ＩＮＣＬＫの位相が追加遅延クロック信号ＡＤＳの位相と同一になったにも拘らず、内部クロック信号ＩＮＣＬＫの位相が、バッファリングクロック信号ｉＣＬＫの位相と同一にならず、依然として進んでいる場合、制御部７０が制御信号ＣＯＮを出力して、シフトレジスタ５０が左シフト（shift left）され、第１の制御信号ＣＳＬ１のみがハイレベルとなり、他の制御信号ＣＳＬ２〜ＣＳＬＮが全てローレベルになって、第１の単位遅延セルＤＥＬ１１から最後の単位遅延セルＤＥＬ１Ｎまでつながった遅延経路を形成し、新たな正常遅延クロック信号ＮＤＳ及び追加遅延クロック信号ＡＤＳが出力される。この動作の後に、再び制御部７０の制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮによって正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎのイネーブルされる個数と、追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎのイネーブルされる個数が調節され、すなわち、内部クロック信号ＩＮＣＬＫの位相が微細に調節されて出力され、この動作は内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相と同一になるまで繰り返される。
【００５３】
逆に、バッファリングクロック信号ｉＣＬＫの位相が内部クロック信号ＩＮＣＬＫの位相より遅い場合、初期状態においては［数式１］のα値を“１”に設定して、内部クロック信号ＩＮＣＬＫの位相が追加遅延クロック信号ＡＤＳの位相と同じになるように設定する。
【００５４】
この設定は、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相に或る一定の差まで近づくまで維持される。
【００５５】
次に、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相に或る一定の差まで近くなったとき、［数式１］のα値を少しずつ減少させながら、内部クロック信号ＩＮＣＬＫの位相を正常遅延クロック信号ＮＤＳの位相に近くなるように設定する。
【００５６】
すなわち、制御部７０が出力する制御信号ＳＮ１〜ＳＮＮによって正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎのイネーブルされる個数を増加させ、制御信号ＳＡ１〜ＳＡＮによって追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎのイネーブルされる個数を減少させる。
【００５７】
これによって、内部クロック信号ＩＮＣＬＫの位相を微細に減少させて出力することができる。
【００５８】
このような動作は、内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相と同一になるまで繰り返される。
【００５９】
若し、位相合成部６０が制御部７０の制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮに従って正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎが全てイネーブルされ、追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎが全てディスエーブルされ、内部クロック信号ＩＮＣＬＫの位相が正常遅延クロック信号ＮＤＳの位相と同一になったにも拘らず、内部クロック信号ＩＮＣＬＫの位相が、バッファリングクロック信号ｉＣＬＫの位相と同一にならず、依然として遅れている場合、制御部７０が制御信号ＣＯＮを出力して、シフトレジスタ５０が右シフト（shift right）され、第３の制御信号ＣＳＬ３のみがハイレベルとなり、他の制御信号ＣＳＬ１、ＣＳＬ２、ＣＳＬ３〜ＣＳＬＮが全てローレベルになって、第３の単位遅延セルＤＥＬ１３から最後の単位遅延セルＤＥＬ１Ｎまでつながった遅延経路を形成し、新たな正常遅延クロック信号ＮＤＳ及び追加遅延クロック信号ＡＤＳが出力される。
【００６０】
この動作の後に、再び制御部７０の制御信号ＳＮ１〜ＳＮＮ、ＳＡ１〜ＳＡＮによって正常遅延クロック信号ＮＤＳを駆動する駆動部８１〜８Ｎのイネーブルされる個数と、追加遅延クロック信号ＡＤＳを駆動する駆動部９１〜９Ｎのイネーブルされる個数が調節され、すなわち、内部クロック信号ＩＮＣＬＫの位相が微細に調節されて出力され、この動作は内部クロック信号ＩＮＣＬＫの位相がバッファリングクロック信号ｉＣＬＫの位相と同一になるまで繰り返される。
【００６１】
図８は、本発明の別の実施の形態に係る半導体メモリ装置のクロック同期回路の構成を示すブロック図である。
【００６２】
本実施の形態に係るクロック同期回路は、上記の実施の形態と同様に受信部１１０、可変遅延ライン１２０、遅延モニター１３０、位相検出器１４０、シフトレジスタ１５０、位相合成部１６０及び制御部１７０を備えて構成され、さらに位相合成部１６０の合成クロック信号ＭＩＸＣＬＫを所定のレベル比率に応じて駆動するデューティー駆動部１８０と、デューティー駆動部１８０の比率を制御するデューティーサイクル制御部１９０とを備えている。
【００６３】
デューティー駆動部１８０は、デューティーサイクル制御部１９０の制御信号ＤＳＣに応じて、位相合成部１６０の合成クロック信号ＭＩＸＣＬＫのハイレベルである区間（時間幅）とローレベルである区間（時間幅）との比率（time  duration  ratio）、即ちレベル比率を１に設定して駆動、即ち入力信号に対応する信号を出力する。すなわち、デューティー駆動部１８０は、デューティーサイクルが５０％である内部クロック信号ＩＮＣＬＫを出力する。
【００６４】
例えば、内部クロック信号ＩＮＣＬＫが５００ＭＨｚの周波数を有していれば１クロックの周期は２ナノ秒（ｎｓ）であることから、デューティーサイクルが正確に５０％であるとすれば、内部クロック信号ＩＮＣＬＫのハイレベルである時間は１ｎｓになり、ローレベルである時間も１ｎｓになる。
【００６５】
このように内部クロックＩＮＣＬＫのデューティーサイクルを５０％に調整する理由は、例えば、ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic RAM）の場合には、クロック信号の上昇エッジだけでなく下降エッジにおいても動作を行うためである。
【００６６】
上記した動作以外のクロック同期回路の動作は、上記した実施の形態の説明における動作と同様であるため、ここではその説明を省略する。
【００６７】
以上、本発明に関して好ましい実施の形態を基に説明したが、これらの実施の形態は、例示を目的として開示したものであり、当業者であれば、本発明の技術的思想の範囲内において、種々の改良、変更、付加等が可能であり、そのような改良、変更、付加等も、本発明の技術的範囲に属する。
【００６８】
【発明の効果】
上記したように、本発明に係るクロック同期回路は、ディジタル方式の遅延同期ループ（ＤＬＬ）によって構成されたクロック同期回路において、可変遅延ライン（ＶＤＬ）により遅延されたクロック信号だけでなく、追加の遅延セルにより遅延されたクロック信号を出力し、この２つのクロック信号を合成して単位遅延セルの遅延時間よりも短い時間の遅延を有する内部クロック信号を出力することによって、短時間で微細に外部クロック信号と内部クロック信号とを同期させることができる。
【００６９】
さらに、本発明に係るクロック同期回路は、デューティーサイクルを調節する駆動手段とその制御手段を備え、デューティーサイクルを５０％に設定して動作性能を向上させることができる効果を奏する。
【図面の簡単な説明】
【図１】従来技術のクロック同期回路の構成を示すブロック図である。
【図２】図１に示したブロック図における可変遅延ラインの構成を示す回路図である。
【図３】本発明の実施の形態に係るクロック同期回路の構成を示すブロック図である。
【図４】図３に示したブロック図における可変遅延ラインの構成を示す回路図である。
【図５】図３に示したブロック図における位相合成部の構成を示す回路図である。
【図６】図５に示した回路図における駆動部の構成を示す回路図である。
【図７】図５に示した位相合成部の動作を示すタイミング図である。
【図８】本発明の別の実施の形態に係るクロック同期回路の構成を示すブロック図である。
【符号の説明】
１０、１１０    受信部
２０、１２０    可変遅延ライン
３０、１３０    遅延モニター
４０、１４０    位相検出器
５０、１５０    シフトレジスタ
６０、１６０    位相合成部
７０、１７０    制御部
８１〜８Ｎ、９１〜９Ｎ    駆動部
１００    合成部
１８０    デューティー駆動部
１９０    デューティーサイクル制御部
ＤＥＬ１１〜ＤＥＬ１Ｎ    単位遅延セル
ＡＤＥＬ    追加遅延セル
ＮＤ３１〜ＮＤ３Ｎ、ＮＤ４１〜ＮＤ４Ｎ、ＮＤ５１〜ＮＤ５Ｎ、ＮＤ６０、ＮＤ７０、ＮＤＡ、ＮＤＢ    ＮＡＮＤゲート
ＰＭ１、ＰＭ２    ＰＭＯＳトランジスタ
ＮＭ１、ＮＭ２    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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