(57)【特許請求の範囲】
【請求項１】
選択信号を伝達する複数の走査線、画像信号を表示するデータ電圧またはデータ電流を伝達する複数のデータ線、及び前記複数の走査線と前記複数のデータ線に連結される複数の画素回路からなる平面表示装置パネルと、前記データ線に前記データ電圧またはデータ電流を印加するデータ駆動部と、前記走査線に前記選択信号を選択的に出力する走査駆動部と、を含み、
前記走査駆動部は、
ＮＯＲゲートまたはＮＡＮＤゲートのいずれか一方からなる複数の論理ゲート及び複数のスイッチング素子からなり、互いに直列に連結される複数のフリップフロップ及び前記複数のフリップフロップの出力を受けて前記走査線を各々駆動する複数のバッファー部を含む２つ以上の分割走査部と、
前記分割走査部のうち前記選択信号を出力していない分割走査部の前記論理ゲートを一定値に維持するクリア信号を出力する選択制御部と、を含み、
前記フリップフロップは、前記クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として含む第１論理ゲートと、
前記第１論理ゲートの出力及び前記クリア信号を入力として含み、その出力が前記第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結されている第２論理ゲートと、
前記クリア信号及び第３スイッチング素子を経て入力される前記第１論理ゲートの出力を入力として含み、出力が前記フリップフロップの出力となる第３論理ゲートと、
前記第３論理ゲートの出力及び前記クリア信号を入力として含み、その出力が前記第３スイッチング素子を経て入力される前記第１論理ゲートの出力に第４スイッチング素子を経て連結されている第４論理ゲートと、を含む平面表示装置。
【請求項２】
前記選択制御部は、前記分割走査部の初期値を設定するリセット信号をさらに出力する、請求項１に記載の平面表示装置。
【請求項３】
前記選択制御部は、前記分割走査部の初期値を設定するリセット信号をさらに出力し、
前記第１論理ゲート及び前記第４論理ゲートは、前記リセット信号を入力としてさらに含む、請求項１に記載の平面表示装置。
【請求項４】
前記バッファー部は、前記フリップフロップの出力、前記クリア信号及び前記リセット信号を入力として含む第５論理ゲートを含む、請求項１に記載の平面表示装置。
【請求項５】
前記バッファー部は、
前記第５論理ゲートの出力に連結されたインバータと、
前記インバータの出力に連結されたバッファーと、をさらに含む、請求項１に記載の平面表示装置。
【請求項６】
前記第１乃至第５論理ゲートを構成する薄膜トランジスタは単一導電タイプのみである、請求項４に記載の平面表示装置。
【請求項７】
前記第１乃至第５論理ゲートはＮＯＲゲートであり、
前記ＮＯＲゲートを構成する薄膜トランジスタはＰＭＯＳトランジスタである、請求項４に記載の平面表示装置。
【請求項８】
前記第１乃至第５論理ゲートはＮＡＮＤゲートであり、前記ＮＡＮＤゲートを構成する薄膜トランジスタはＮＭＯＳトランジスタである、請求項６に記載の平面表示装置。
【請求項９】
複数の走査線、複数のデータ線及び行列形態の複数の画素からなる平面表示装置パネルの前記走査線に前記画素の行を選択するための選択信号を印加し、出力が隣接するフリップフロップの入力となり、ＮＯＲゲート及びＮＡＮＤゲートのうちのいずれかからなる論理ゲートを複数含む複数のフリップフロップと、前記フリップフロップの出力を受けて前記走査線を各々駆動し、前記論理ゲートを含む複数のバッファー部からなる走査駆動部を含む平面表示装置を駆動する方法において、
前記走査駆動部を複数の分割走査部に分割し、ｎ番目分割走査部で前記選択信号が出力される間に前記論理ゲートの出力を他の入力に関係なく一定にするレベルを有する第１クリア信号を残りの分割走査部に印加し、前記ｎ番目分割走査部には前記第１クリア信号と反対のレベルを有する第２クリア信号を印加する第１段階と、
前記ｎ番目分割走査部に隣接する（ｎ＋１）番目分割走査部で前記ｎ番目分割走査部の最後のフリップフロップから出力される前記選択信号を受ける前に前記（ｎ＋１）番目分割走査部に前記第２クリア信号を印加する第２段階と、
前記（ｎ＋１）番目分割走査部で前記選択信号が出力され始まると前記ｎ番目分割走査部に前記第１クリア信号を印加する第３段階と、を含み、
前記フリップフロップは、
前記クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として含む第１論理ゲートと、
前記第１論理ゲートの出力及び前記クリア信号を入力として含み、その出力が前記第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結されている第２論理ゲートと、
前記クリア信号及び第３スイッチング素子を経て入力される前記第１論理ゲートの出力を入力として含み、出力が前記フリップフロップの出力となる第３論理ゲートと、
前記第３論理ゲートの出力及び前記クリア信号を入力として含み、その出力が前記第３スイッチング素子を経て入力される前記第１論理ゲートの出力に第４スイッチング素子を経て連結されている第４論理ゲートと、を含む平面表示装置の駆動方法。
【請求項１０】
前記第２段階は、前記（ｎ＋１）番目分割走査部に前記第２クリア信号を印加する前に前記（ｎ＋１）番目分割走査部の初期値を設定するリセット信号を印加する段階をさらに含む、請求項９に記載の平面表示装置の駆動方法。
【請求項１１】
前記論理ゲートは、ＰＭＯＳトランジスタからなるＮＯＲゲートである、請求項９に記載の平面表示装置の駆動方法。
【請求項１２】
前記論理ゲートは、ＮＭＯＳトランジスタからなるＮＡＮＤゲートである、請求項９に記載の平面表示装置の駆動方法。
【請求項１３】
複数の走査線、複数のデータ線及び複数の画素回路からなる平面表示装置パネルの前記走査線に選択信号を印加して平面表示装置を駆動するための駆動装置において、
ＮＯＲゲート及びＮＡＮＤゲートのうちのいずれかからなる複数の論理ゲート及び複数のスイッチング素子からなり、互いに直列に連結される複数のフリップフロップ及び前記複数のフリップフロップの出力を受けて前記走査線を各々駆動する複数のバッファー部を含む２つ以上の分割走査部と、
前記分割走査部のうち前記選択信号を出力していない分割走査部の前記論理ゲートを他の入力に関係なく常に一定の値に維持するクリア信号を出力する選択制御部と、を含み、
前記フリップフロップは、
前記クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として有する第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力及び前記クリア信号を入力として有し、その出力が前記第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結されている第２ＮＯＲゲートと、
前記クリア信号及び第３スイッチング素子を経て入力される前記第１ＮＯＲゲートの出力を入力として有し、出力が前記フリップフロップの出力になる第３ＮＯＲゲートと、
前記第３ＮＯＲゲートの出力及び前記クリア信号を入力として有し、その出力が前記第３スイッチング素子を経て入力される前記第１ＮＯＲゲートの出力に第４スイッチング素子を経て連結されている第４ＮＯＲゲートと、を含み、
前記バッファー部は、前記フリップフロップの出力及び前記クリア信号を入力として含む第５ＮＯＲゲートを含み、
前記第１乃至第５ＮＯＲゲートは、ＰＭＯＳトランジスタからなる平面表示装置の駆動装置。
【請求項１４】
前記選択制御部は、前記分割走査部の初期値を設定するリセット信号をさらに出力する、請求項１３に記載の平面表示装置の駆動装置。
【請求項１５】
前記選択制御部は、前記分割走査部の初期値を設定するリセット信号をさらに出力し、
前記第１、第４及び第５ＮＯＲゲートは、前記リセット信号を入力としてさらに含む、請求項１３に記載の平面表示装置の駆動装置。
【請求項１６】
複数の走査線、複数のデータ線及び複数の画素回路からなる平面表示装置パネルの前記走査線に選択信号を印加して平面表示装置を駆動するための駆動装置において、
ＮＯＲゲート及びＮＡＮＤゲートのうちのいずれかからなる複数の論理ゲート及び複数のスイッチング素子からなり、互いに直列に連結される複数のフリップフロップ及び前記複数のフリップフロップの出力を受けて前記走査線を各々駆動する複数のバッファー部を含む２つ以上の分割走査部と、
前記分割走査部のうち前記選択信号を出力していない分割走査部の前記論理ゲートを他の入力に関係なく常に一定の値に維持するクリア信号を出力する選択制御部と、を含み、
前記フリップフロップは、
前記クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として有する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力及び前記クリア信号を入力として有し、その出力が前記第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結されている第２ＮＡＮＤゲートと、
前記クリア信号及び第３スイッチング素子を経て入力される前記第１ＮＡＮＤゲートの出力を入力として有し、出力が前記フリップフロップの出力となる第３ＮＡＮＤゲートと、
前記第３ＮＡＮＤゲートの出力及び前記クリア信号を入力として有し、その出力が前記第３スイッチング素子を経て入力される前記第１ＮＡＮＤゲートの出力に第４スイッチング素子を経て連結されている第４ＮＡＮＤゲートと、を含み、
前記バッファー部は、前記フリップフロップの出力及び前記クリアリセット信号を入力として含む第５ＮＡＮＤゲートを含み、前記第１乃至第５ＮＡＮＤゲートは、ＮＭＯＳトランジスタからなる平面表示装置の駆動装置。
【請求項１７】
前記選択制御部は、前記分割走査部の初期値を設定するリセット信号をさらに出力し、
前記第１、第４及び第５ＮＡＮＤゲートは、前記リセット信号を入力としてさらに含む、請求項１６に記載の平面表示装置の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、平面表示装置及びその走査駆動部に関し、特に消費電力が少ない有機電界発光（以下、有機ＥＬとする）表示装置及びその走査駆動部に関する。
【０００２】
【従来の技術】
一般に、有機ＥＬ表示装置は、蛍光性有機化合物を電気的に励起させ発光させる表示装置であって、Ｎ×Ｍ個の行列形態に配列された有機発光セルを電圧駆動あるいは電流駆動して映像を表現することができる。このような有機発光セルは、正極（ＩＴＯ）、有機ＥＬ薄膜、負極の構造を有している。有機薄膜は、電子と正孔の均衡を良くして発光効率を向上させるために発光層、電子輸送層及び正孔輸送層を含む多層構造からなり、また、別途の電子注入層と正孔注入層を含む。
【０００３】
このように構成される有機発光セルを駆動する方式には、単純マトリックス（ｐａｓｓｉｖｅ  ｍａｔｒｉｘ）方式と薄膜トランジスタ（ＴＦＴ）を利用した能動マトリックス（ａｃｔｉｖｅ  ｍａｔｒｉｘ）方式がある。単純マトリックス方式は、複数の正極駆動線と複数の負極駆動線を交差させて形成し、駆動線を選択して駆動する。一方、能動マトリックス方式は、画素電極となる各ＩＴＯ正極にＴＦＴを接続し、ＴＦＴのゲートに接続されたキャパシター容量によって維持される画素電圧によって駆動する方式で、駆動線は、ゲート用トランジスタとして用いられるＴＦＴのゲートとソース／ドレーンに接続される。
【０００４】
このような有機ＥＬ表示装置は、一般的に有機ＥＬ表示装置パネル、走査駆動部（走査ドライバー）及びデータ駆動部（データドライバー）を含む。有機ＥＬ表示装置パネルは、各画素の状態を表現するデータ電圧を伝達する複数のデータ線、選択信号を伝達する複数の走査線、隣接した二つのデータ線と隣接した二つの走査線によって定義される画素領域に形成されている画素回路を含む。このような有機ＥＬ表示装置において、走査駆動部が走査線に選択信号を印加すれば、画素回路内のゲート用トランジスタが選択信号により導通し、データ電圧がデータ駆動部からデータ線を通じて駆動用トランジスタのゲートに印加され、このデータ電圧に対応する電流がトランジスタを通じて有機ＥＬ素子に流れ、それを発光させる。
【０００５】
ところで、駆動線を順次選択するように選択信号を生成する走査駆動部は、各信号の継続時間に比例する静的電流消費が多い。勿論、信号の生成個数に比例する過渡的電流消費も重要であるが、ここでは静的電流消費に重点をおいて検討する。
【０００６】
図１Ａは、一般的な走査駆動部の構造を示しており、マスター−スレーブ型のフリップフロップとＮＡＮＤゲートからなり、一つのフリップフロップは、図１Ｂに示したように４つのインバータからなる。この時、ＣＭＯＳトランジスタに比べて工程が簡単なＰＭＯＳトランジスタやＮＭＯＳトランジスタでインバータとＮＡＮＤゲートを形成し、しかも基本回路となるインバータの内部負荷としてダイオードを使用する場合には、外部負荷とは無関係に内部で静的な貫通電流が流れる。
【０００７】
図２Ａ及び２Ｂは、ＰＭＯＳトランジスタのみ、または、ＮＭＯＳトランジスタのみを使用したインバータまたはＮＡＮＤゲートにおいて、静的電流が発生する出力部分を示す回路図である。
【０００８】
図２ＡのようにＰＭＯＳトランジスタのみを使用してダイオード負荷型の論理回路を構成した場合、出力（Ｖｏｕｔｐｕｔ）がハイレベルであれば静的電流が流れ、図２Ｂに示したようにＮＭＯＳトランジスタのみを使用してダイオード負荷型の論理回路を構成した場合、出力がローレベルであれば静的電流が流れる。したがって、ＰＭＯＳトランジスタを使用したインバータは入力がローレベルである場合に、ＰＭＯＳを使用したＮＡＮＤゲートの場合には入力のうちの少なくとも一つがローレベルである場合に、出力がハイレベルになって静的電流が流れる。しかし、４つのインバータで形成されたフリップフロップの場合、必ず２つのインバータにはローレベルの入力が、他の２つのインバータにはハイレベルの入力が入っていく。したがって、フリップフロップ内部のインバータのうちの半分には静的電流が常に流れる。このことは、選択信号を送出する時は静的電流が流れないが、残りの大部分を占める待機状態では静的電流が流れ、しかも、通常は数百本の走査線のうち、１本だけが流れずに、他の数百本すべてで同時に流れるから、静的電流の合計値は莫大であることを意味する。
【０００９】
そして、有機ＥＬ表示装置パネルで走査線に連結されているＰＭＯＳトランジスタをノーマリーオフスイッチとして用いるためには、ＰＭＯＳトランジスタに印加される入力、つまり、走査駆動部でＮＡＮＤゲート（ＰＭＯＳトランジスタで形成した場合）の出力がハイレベルにならなければならない。したがって、ＮＡＮＤゲートでも大部分の時間継続して静的電流が流れるようになり、多くの電力を消費する。
【００１０】
このように、静的電流が流れる場合には、静的電力損失が増加して、走査駆動部、特にフリップフロップとＰＭＯＳ−ＮＡＮＤゲートで消費電力が増加するという問題が発生する。
【００１１】
【発明が解決しようとする課題】
本発明が目的とする技術的課題は、走査駆動部内での静的電流を減らして消費電力を減らすことである。
【００１２】
【課題を解決するための手段】
このような課題を解決するために本発明では、走査駆動部を複数の小部分（以下、分割走査部という）に分けて、各分割走査部に待機状態／停止状態を区別するクリア信号を印加して、停止部分の静的電流を減らすように状態を制御する。
【００１３】
本発明による平面表示装置は、平面表示装置パネルと、データ線にデータ電圧を印加するデータ駆動部及び走査線に選択信号を印加する走査駆動部を含み、平面表示装置パネルは、選択信号を伝達する複数の走査線と、画像信号を表現するデータ電圧を伝達する複数のデータ線と、走査線及びデータ線に連結される画素回路とを備える。
【００１４】
ここで、走査駆動部は、２つ以上の分割走査部とクリア信号を出力する選択制御部からなり、各分割走査部は、互いに直列（多段接続：Ｃａｓｃａｄｅ）に連結されてシフトレジスタになっている複数のフリップフロップと、フリップフロップの出力を受けて複数の走査線を各々駆動するバッファー部とを含む。フリップフロップは、複数のＮＯＲゲートまたは複数のＮＡＮＤゲートと複数のスイッチング素子を備える。クリア信号は、分割走査部のうち選択信号を出力していない停止状態の分割走査部の論理ゲートを他の入力に関係なく一定値に維持する。
【００１５】
この時、フリップフロップは、第１乃至第４論理ゲートからなり、第１論理ゲートは、クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として含み、第２論理ゲートは、第１論理ゲートの出力及びクリア信号を入力として含み、その出力が第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結される。第３論理ゲートは、クリア信号及び第３スイッチング素子を経て入力される第１論理ゲートの出力を入力として含んでその出力がフリップフロップの出力となり、第４論理ゲートは、第３論理ゲートの出力及びクリア信号を入力として含み、その出力が第３スイッチング素子を経て入力される第１論理ゲートの出力に第４スイッチング素子を経て連結される。
【００１６】
また、選択制御部は、分割走査部の初期値を設定するリセット信号をさらに出力することができる。この時、第１及び第４論理ゲートは、リセット信号を入力としてさらに含むことが好ましい。
【００１７】
また、バッファー部は、フリップフロップの出力信号及びクリア信号を入力として受け入れる第５論理ゲートを含むのが好ましい。この時、バッファー部は、第５論理ゲートの出力端子に連結されたインバータと、インバータの出力端子に連結されたバッファー用の増幅器とを含むことができる。
【００１８】
この時、第１乃至第５論理ゲートは、同一導電タイプの薄膜トランジスタのみで構成することが好ましい。
【００１９】
または、第１乃至第５論理ゲートはＮＯＲゲートであり、ＮＯＲゲートを構成する薄膜トランジスタはＰＭＯＳトランジスタでありうる。
【００２０】
または、第１乃至第５論理ゲートはＮＡＮＤゲートであり、ＮＡＮＤゲートを構成する薄膜トランジスタはＮＭＯＳトランジスタでありうる。
【００２１】
本発明による平面表示装置を駆動する方法によれば、走査駆動部を複数の分割走査部に分割し、ｎ番目分割走査部で選択信号が出力される期間には、論理ゲートの出力を他の入力に関係なく一定にするレベルを有する第１クリア信号を残り分割走査部に印加し、ｎ番目分割走査部には、第１クリア信号と論理的に反対のレベルを有する第２クリア信号を印加する。次に、ｎ番目分割走査部に隣接する（ｎ＋１）番目分割走査部でｎ番目分割走査部の最後のフリップフロップから出力される選択信号を受ける前に（ｎ＋１）番目分割走査部に第２クリア信号を印加する。（ｎ＋１）番目分割走査部で選択信号が出力されはじめると、ｎ番目分割走査部に第１クリア信号を印加する。
この時、フリップフロップは、第１乃至第４論理ゲートからなり、第１論理ゲートは、クリア信号及び第１スイッチング素子を経て入力される直前フリップフロップの出力を入力として含み、第２論理ゲートは、第１論理ゲートの出力及びクリア信号を入力として含み、その出力が第１スイッチング素子を経て入力される直前フリップフロップの出力に第２スイッチング素子を経て連結される。第３論理ゲートは、クリア信号及び第３スイッチング素子を経て入力される第１論理ゲートの出力を入力として含んでその出力がフリップフロップの出力となり、第４論理ゲートは、第３論理ゲートの出力及びクリア信号を入力として含み、その出力が第３スイッチング素子を経て入力される第１論理ゲートの出力に第４スイッチング素子を経て連結される。
【００２２】
また、（ｎ＋１）番目分割走査部に第２クリア信号を印加する前に（ｎ＋１）番目分割走査部の初期値を設定するリセット信号を印加することができる。
【００２３】
この時、論理ゲートは、ＰＭＯＳトランジスタからなるＮＯＲゲートであるのが好ましい。または、論理ゲートは、ＮＭＯＳトランジスタからなるＮＡＮＤゲートであるのが好ましい。
【００２４】
【発明の実施の形態】
添付した図面を参照して、本発明の実施の形態について、本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態で実現することができ、ここで説明する実施の形態には限定されない。
【００２５】
図面から本発明を明確に説明するために説明と関係ない部分は省略した。明細書全体にわたって類似の部分については同一図面符号を付けた。ある部分が他の部分と連結されているとする時、これは直接的に連結されている場合だけでなく、その中間に他の素子を介在させて電気的に連結されている場合も含む。
【００２６】
次に、本発明の実施の形態による有機ＥＬ表示装置とその駆動方法及び駆動装置について図面を参照して詳細に説明する。
【００２７】
まず、図３及び図４を参照して、本発明の第１実施形態による有機ＥＬ表示装置及びその走査駆動部に対して詳細に説明する。
【００２８】
図３は、本発明の実施の形態による有機ＥＬ表示装置を示す図面である。図４は、本発明の実施の形態による有機ＥＬ表示装置の走査駆動部を示す図面である。
【００２９】
図３に示すように、本発明の第１実施形態による有機ＥＬ表示装置は、有機ＥＬ表示装置パネル１００、走査駆動部２００及びデータ駆動部３００を含む。
【００３０】
有機ＥＬ表示装置パネル１００は、画像信号を表現するデータ電圧を伝達する複数のデータ線（Ｙ１，Ｙ２，…，ＹＮ）、選択信号を伝達するための複数の走査線（Ｘ１，Ｘ２，…，ＸＭ）及び複数の画素回路１１０を含む。有機ＥＬ表示装置が電流プログラム方式で実現されれば、複数のデータ線（Ｙ１，Ｙ２，…，ＹＮ）にはデータ電流が印加される。有機ＥＬ表示装置パネル１００のノーマリーオフスイッチとして使用するために走査線（Ｘ１，Ｘ２，…，ＸＭ）に連結されているトランジスタはＰＭＯＳトランジスタである。画素回路１１０は、隣接した二つのデータ線と隣接した二つの走査線によって定義される画素領域に形成されている。
【００３１】
走査駆動部２００は、走査線（Ｘ１，Ｘ２，…，ＸＭ）に選択信号を印加し、データ駆動部３００は、データ線（Ｙ１，Ｙ２，…，ＹＮ）に画像信号を表現するデータ電圧を印加する。この時、電流プログラミング方式である場合、データ駆動部３００は、データ線（Ｙ１，Ｙ２，…，ＹＮ）に画像信号を表示するデータ電流を印加する。
【００３２】
図４に示したように、本発明の第１実施形態による走査駆動部２００は、第１乃至第３分割走査部２１０、２２０、２３０及びクリア信号を生成するブロック選択制御部２４０を含む。
【００３３】
第１乃至第３分割走査部２１０、２２０、２３０は、従来の走査駆動部を３つの部分に分けたもので、必ず３つの部分に分ける必要はなく、必要に応じていくつの部分に分けても差し支えはなく、これにより変わる構成及び動作は、以下の第１実施形態に関する説明を参照することによって、本発明の属する技術分野における通常の知識を有する者が容易に理解できる。例えば２４０段の走査駆動部を３つの部分に分けた場合、第１乃至第３分割走査部２１０、２２０、２３０は、各々８０段の分割走査部となり、８ブロックに分ければ、各々３０段の分割走査部となる。
【００３４】
ブロック選択制御部２４０は、静的電流を除去するためのクリア信号（ＶＣ１、ＶＣ２、ＶＣ３）及び第１乃至第３分割走査部２１０、２２０、２３０の初期値を設定するためのリセット信号（ＲＳＴ１、ＲＳＴ２、ＲＳＴ３）を出力して第１乃至第３分割走査部２１０、２２０、２３０の動作を制御する。
【００３５】
以下、図５乃至図９を参照して、本発明の第１実施形態に用いる分割走査部を詳細に説明する。
【００３６】
図５は第１分割走査部、図６はフリップフロップ、図７Ａ及び図７Ｂは、フリップフロップに用いる２入力及び３入力ＮＯＲゲート、図８は、バッファー部を概略的に示す回路図であり、図９は、バッファー部を具体的に示すトランジスタレベル回路図である。
【００３７】
図５乃至図９に示すように、第１分割走査部２１０は、ｍ個のフリップフロップ（ＦＦ１，ＦＦ２，…，ＦＦｍ）と、それらの各出力を各々入力として有するｍ個のバッファー部（ｂｕｆ１，ｂｕｆ２，…，ｂｕｆｍ）からなり、各フリップフロップ（ＦＦ１，ＦＦ２，…，ＦＦｍ）には、入力信号（Ｖｉｎ）、クロック信号（ｃｌｋ、ｃｌｋｂ）及び第１のクリア信号（ＶＣ１）が入力される。バッファー部（ｂｕｆ１，ｂｕｆ２，…，ｂｕｆｍ）は、ＯＲゲートとこのＯＲゲートの出力を入力として有するバッファーからなり、ＯＲゲートにはＯＥ信号、フリップフロップの出力（Ｖｆｆｏｕｔ）及びクリア信号（ＶＣ１）が入力される。
【００３８】
ここで、パネル全体でＭ本の走査線（Ｘ１，Ｘ２，…，ＸＭ）に選択信号を順次印加する走査駆動部２００を３つの部分の分割走査部２１０、２２０、２３０に分けた本発明の第１実施形態において、第１分割走査部２１０のフリップフロップ（ＦＦ１，ＦＦ２，…，ＦＦｍ）及びバッファー部（ｂｕｆ１，ｂｕｆ２，…，ｂｕｆｍ）の個数（ｍ）は各々Ｍ／３に当たる。
【００３９】
このようなフリップフロップ群（ＦＦ１，ＦＦ２，…，ＦＦｍ）のうちの一個のフリップフロップ（ＦＦ）は、図６に示すように、２個の２入力ＮＯＲゲート（ＮＯＲ２、ＮＯＲ３）と２個の３入力ＮＯＲゲート（ＮＯＲ１、ＮＯＲ４）及び４個のＰＭＯＳスイッチ（Ｐ０，…，Ｐ３）を結合して構成され、クリア信号（ＶＣ１）が全てのＮＯＲゲート（ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４）に、リセット信号（ＲＳＴ１）が３入力ＮＯＲゲート（ＮＯＲ１、ＮＯＲ４）に、クロック（ｃｌｋ）がスイッチ（Ｐ０、Ｐ３）に、反転クロック（ｃｌｋｂ）がスイッチ（Ｐ１、Ｐ２）に入力される。
【００４０】
詳しく説明すれば、フリップフロップ（ＦＦ）の前半部では、ＮＯＲゲート（ＮＯＲ１）にはクリア信号（ＶＣ１）とリセット信号（ＲＳＴ１）の他に直前フリップフロップの出力（Ｖｉｎ）がクロック（ｃｌｋ）によってオン／オフされるＰＭＯＳトランジスタ（Ｐ０）を経て入力される。ＮＯＲゲート（ＮＯＲ１）の出力は、クリア信号（ＶＣ１）と共にＮＯＲゲート（ＮＯＲ２）の入力となり、ＮＯＲゲート（ＮＯＲ２）の出力は、反転クロック（ｃｌｋｂ）によってオン／オフされるＰＭＯＳトランジスタ（Ｐ１）を経てＮＯＲゲート（ＮＯＲ１）の第３入力端子に連結される。また、ＮＯＲゲート（ＮＯＲ１）の出力は、ＦＦ後半部に送られて、反転クロック（ｃｌｋｂ）によってオン／オフされるＰＭＯＳトランジスタ（Ｐ２）を経てクリア信号（ＶＣ１）と共にＮＯＲゲート（ＮＯＲ３）に入力される。
【００４１】
ＦＦ後半部では、ＮＯＲゲート（ＮＯＲ３）の出力は、クリア信号（ＶＣ１）及びリセット信号（ＲＳＴ１）と共にＮＯＲゲート（ＮＯＲ４）に入力され、ＮＯＲゲート（ＮＯＲ４）の出力は、クロック（ｃｌｋ）によってオン／オフされるＰＭＯＳトランジスタ（Ｐ３）を経てＮＯＲゲート（ＮＯＲ３）の第２入力端子に連結される。また、ＮＯＲゲート（ＮＯＲ３）の出力は、フリップフロップ（ＦＦ）の出力（Ｖｆｆｏｕｔ）として後続フリップフロップの入力（Ｖｉｎ）となる。
【００４２】
この時、２入力ＮＯＲゲート（ＮＯＲ２、ＮＯＲ３）及び３入力ＮＯＲゲート（ＮＯＲ１、ＮＯＲ４）は、例えば、各々図７Ａ及び図７Ｂに示したように構成できる。
【００４３】
図７Ａに示したように、２入力ＮＯＲゲート（ＮＯＲ２、ＮＯＲ３）は各々３つのＰＭＯＳトランジスタからなるが、ＰＭＯＳトランジスタ（Ｐ４、Ｐ５）のゲートに各々ＮＯＲゲート（ＮＯＲ２、ＮＯＲ３）の２つの入力が連結される。ＰＭＯＳトランジスタ（Ｐ４）のソースは電源（＋ＶＤＤ）に連結され、ドレーンはＰＭＯＳトランジスタ（Ｐ５）のソースに連結されている。ＰＭＯＳトランジスタ（Ｐ５）のドレーンがＮＯＲゲートの出力になり、このドレーンは、ダイオード接続されたＰＭＯＳトランジスタ（Ｐ７）のソースに連結されている。ＰＭＯＳトランジスタ（Ｐ７）のゲートとドレーンは、互いに連結されて接地（ＧＮＤ）されている。
【００４４】
図７Ｂに示したように、３入力ＮＯＲゲート（ＮＯＲ１、ＮＯＲ４）は、図７Ａに示したような２入力ＮＯＲゲートのＰＭＯＳトランジスタ（Ｐ５、Ｐ７）の間に３入力ＮＯＲゲートの一つの入力がゲートに連結されるＰＭＯＳトランジスタ（Ｐ６）をさらに有する。
【００４５】
このように構成されたフリップフロップは、クロック（ｃｌｋ、ｃｌｋｂ）のサイクルに同期してスイッチ用トランジスタがオン／オフされることにより、入力（Ｖｉｎ）が次のフリップフロップに伝達されるシフトレジスタとして作動する。
【００４６】
また、このようなバッファー部（ｂｕｆ１，ｂｕｆ２，…，ｂｕｆｍ）のうちの一つのバッファー部（ｂｕｆ）において、図８のようにＯＲゲートは、ＮＯＲゲート（ＮＯＲ５）と相補入力型インバータ（ＩＮＶ１）を用いて構成され、バッファーは２つの相補入力型インバータ（ＩＮＶ２、ＩＮＶ３）を用いて構成される。この時、トランジスタレベルの構成として、ＮＯＲゲート（ＮＯＲ５）及びインバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）を、図９のようにＰＭＯＳトランジスタのみで構成できる。また、３個のインバータはダイオード負荷を用いないので静的な貫通電流が流れないという効果がある。
【００４７】
第２及び第３分割走査部２２０、２３０の入力部分は、クリア信号及びリセット信号として、クリア信号（ＶＣ２、ＶＣ３）及びリセット信号（ＲＳＴ２、ＲＳＴ３）が入力される点を除けば第１分割走査部２１０と同じ構造を有するので詳細な説明は省略する。
【００４８】
次に、図１０を参照して本発明の第１実施形態による走査駆動部の動作について説明する。
【００４９】
図１０は、本発明の第１実施形態による走査駆動部の入出力波形のタイミング図である。
【００５０】
図１０に示すように、第１分割走査部２１０において、画素回路をターンオンするローレベルの選択信号（Ｖｏｕｔｉ、ｉ＝１〜８０）が出力されている間に、つまり、第１分割走査部２１０の出力（Ｖｏｕｔ１，Ｖｏｕｔ２，…，Ｖｏｕｔ８０）がローレベルである間は、第１分割走査部２１０に入力されるクリア信号（ＶＣ１）はローレベルであり、第２分割走査部２２０に入力されるクリア信号（ＶＣ２）はＶｏｕｔ８０が出力される直前までハイレベル、第３分割走査部２３０に入力されるクリア信号（ＶＣ３）は第２分割走査部２２０からＶｏｕｔ１６０が出力される直前までハイレベルである。
【００５１】
同様に第２分割走査部２２０の出力（Ｖｏｕｔ８１，Ｖｏｕｔ８２，…，Ｖｏｕｔ１６０）がローレベルである間には、第２分割走査部２２０に入力されるクリア信号（ＶＣ２）がローレベルであり、クリア信号（ＶＣ１、ＶＣ３）がハイレベルである。第３分割走査部２３０の出力（Ｖｏｕｔ１６１，Ｖｏｕｔ１６２，…，Ｖｏｕｔ２４０）がローレベルである間には、第３分割走査部２３０に入力されるクリア信号（ＶＣ３）がローレベルであり、クリア信号（ＶＣ１、ＶＣ２）がハイレベルである。
【００５２】
このようにクリア信号がハイレベルであれば、フリップフロップ（ＦＦ）内部にＰＭＯＳトランジスタのみで、図７Ａ−７Ｂのように構成されたＮＯＲゲートの出力は常にローレベルになり、ＧＮＤ側には従来技術で説明したような静的電流が流れなくなる。また、図９に示したようにバッファー部（ｂｕｆ）のＯＲゲートとしてＰＭＯＳトランジスタで形成されたＮＯＲゲートの出力もローレベルになり、従来の技術に説明したような静的電流は流れなくなる。このように画素回路をターンオンする選択信号が出力されない分割走査部にクリア信号を入力することによって静的電流を除去することができる。
【００５３】
次に、第１分割走査部２１０から第２分割走査部２２０に移行する過程について説明する。
【００５４】
第２分割走査部２２０は、第１分割走査部２１０の最後の出力（Ｖｏｕｔ８０）を入力として受けて動作を開始する。この時、第１分割走査部２１０の最後の出力（Ｖｏｕｔ８０）のパルスが終わるまでクリア信号（ＶＣ１）がローレベルであれば良いが、回路の動作マージンのため、更に半クロック程度クリア信号（ＶＣ１）をローレベルに維持する。また、第１分割走査部２１０が動作している間ハイレベルのクリア信号（ＶＣ２）によってクリアされている第２分割走査部２２０の初期値設定のために、リセット信号（ＲＳＴ２）を第２分割走査部２２０の移行入力（Ｖｏｕｔ８０）より１クロック早く印加する。そして、第２分割走査部２２０の動作のためにクリア信号（ＶＣ２）をローレベルに設定する。この時、リセット信号（ＲＳＴ２）は回路の動作マージンのためにクリア信号（ＶＣ２）より半クロック以上早く与えられる。
【００５５】
また、第２分割走査部２２０から第３分割走査部２３０に移行する過程は、第１分割走査部から第２分割走査部２２０に移行する過程と同様であるため、説明を省略する。
【００５６】
次に、本発明の第２実施形態による有機ＥＬ表示装置、走査駆動部及びその駆動方法について説明する。
【００５７】
本発明の第２実施形態による有機ＥＬ表示装置及び走査駆動部は、ＰＭＯＳトランジスタの代りにＮＭＯＳトランジスタを使用して論理回路を構成した点を除けば第１実施形態と同一である。
【００５８】
詳しく説明すれば、ＰＭＯＳトランジスタを使用する第１実施形態では、静的電流を除去するためのクリア信号（ＶＣ１、ＶＣ２、ＶＣ３）としてハイレベルの信号を使用し、ハイレベルの信号が入力される時出力が常にローレベルに固定されるＮＯＲゲートを利用して論理回路を構成したが、ＮＭＯＳトランジスタを使用する第２実施形態では静的電流を除去するためのクリア信号（ＶＣ１、ＶＣ２、ＶＣ３）としてローレベルの信号を使用し、ローレベルの信号が入力される時出力が常にハイレベルに固定されるＮＡＮＤゲートを利用して論理回路を形成する。
【００５９】
つまり、フリップフロップ（ＦＦ１，ＦＦ２，…，ＦＦｍ）をＮＯＲゲート（ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、ＮＯＲ４）とＰＭＯＳトランジスタの代りにＮＡＮＤゲート（ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４）とＮＭＯＳトランジスタを使用して形成する。バッファー部（ｂｕｆ１，ｂｕｆ２，…，ｂｕｆｍ）のＯＲゲートとバッファーをＡＮＤゲートとバッファーを使用して形成し、ＡＮＤゲートはＮＡＮＤゲートとインバータを使用して形成する。
【００６０】
さらに詳細な構造及び駆動方法は、以上の説明から、本発明の属する技術分野における通常の知識を有する者が容易に理解できるため、重複する説明は省略する。
【００６１】
また、本発明の第１及び第２実施形態で第１乃至第３分割走査部２１０、２２０、２３０の初期値設定のためにリセット信号（ＲＳＴ１、ＲＳＴ２、ＲＳＴ３）を印加したが、実際回路動作においてリセット信号を印加しないこともある。
【００６２】
以上、本発明の実施の形態では有機ＥＬ表示装置を例に挙げて説明したが、本発明は有機ＥＬ表示装置に限定されるわけではなく、同一の走査駆動部を用いる他の平面表示装置にも適用することができる。
【００６３】
以上、本発明の好ましい実施の形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もやはり本発明の権利範囲に属する。
【００６４】
【発明の効果】
このような本発明を利用すると、相補入力型インバータの採用により静的電流を削減し、静的電流阻止動作を制御するクリア信号の採用によりダイオード負荷形式のインバータ又はこれを変形した論理ゲートのダイオード負荷に流れる静的電流を阻止でき、これにより消費電力を減らすことができる。
【図面の簡単な説明】
【図１】Ａ、Ｂは、従来技術による走査駆動部とフリップフロップを示す回路図である。
【図２】Ａ、Ｂは、従来技術による走査駆動部で用いられるインバータ及びＮＡＮＤゲートに各々ＰＭＯＳトランジスタとＮＭＯＳトランジスタを使用した場合に静的電流が発生する出力部分を示す回路図である。
【図３】本発明の実施例による有機ＥＬ表示装置を示す図面である。
【図４】本発明の実施例による有機ＥＬ表示装置の走査駆動部を示す図面である。
【図５】本発明の実施例による第１分割走査部を示す回路図である。
【図６】本発明の実施例によるフリップフロップを示す回路図である。
【図７】Ａ、Ｂは、各々本発明の実施例によるフリップフロップに用いられる２入力及び３入力ＮＯＲゲートを示す回路図である。
【図８】本発明の実施例によるバッファー部を概略的に示す回路図である。
【図９】本発明の実施例によるバッファー部を具体的に示す回路図である。
【図１０】本発明の実施例による走査駆動部の入出力波形のタイミング図である。
【符号の説明】
１００        有機ＥＬ表示装置パネル
１１０        画素回路
２００        走査駆動部
２１０        第１分割走査部
２２０        第２分割走査部
２３０        第３分割走査部
２４０        ブロック選択制御部
３００        データ駆動部
【図１】
0004008834.tif 000002
【図２】
0004008834.tif 000003
【図３】
0004008834.tif 000004
【図４】
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【図５】
0004008834.tif 000006
【図６】
0004008834.tif 000007
【図７】
0004008834.tif 000008
【図８】
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【図９】
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【図１０】
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