(57)【特許請求の範囲】
【請求項１】
基準クロックを遅延させた複数の遅延クロックを生成するためにディレイ素子をチェーン状に接続したディレイチェーン部と、
基準信号に同期した遅延クロックを前記ディレイチェーン部から複数選択し、その情報から１周期分のディレイ段数に相当する同期情報を導き出す同期信号検出部と、
前記同期信号検出部で導き出された同期情報と、所望のパルスを生成するためのパルス生成情報とを参照し、前記ディレイチェーン部から必要な遅延クロックを選択して、所望のパルス幅および所望のタイミングの出力パルスを生成するパルス生成手段と、
目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって生じる伝播変動分を含んだ状態の出力パルスであるフィードバックパルスと前記パルス生成手段で生成された出力パルスを前記ディレイチェーン部により遅延させた遅延出力パルスとを前記同期信号検出部で比較することにより、位相差を検出するフィードバック手段と、
前記フィードバック手段で検出された位相差に応じて前記パルス生成手段で生成される出力パルスのタイミングを修正する修正手段と、
を有し、
前記ディレイチェーン部と前記同期信号検出部とを２系統備え、フィードバックによる位相差の検出と、
検出された位相差に応じた出力パルスのタイミングの修正とを並列に実行する、
ことを特徴とするディジタルＰＬＬパルス発生装置。
【請求項２】
前記修正手段は、出力パルスとフィードバックパルスとの位相差を保持する記憶部を備え、前記記憶部に保持された位相差を相殺するように出力パルスのタイミングを修正する、
ことを特徴とする請求項１記載のディジタルＰＬＬパルス発生装置。
【請求項３】
複数の遅延クロックを生成するためディレイ素子をチェーン状に接続した第１ディレイチェーン部と、
複数の遅延クロックもしくは複数の遅延出力パルスを生成するためディレイ素子をチェーン状に接続した第２ディレイチェーン部と、
基準信号に同期した遅延クロックを前記第１ディレイチェーン部から複数選択し、その情報から１周期分のディレイ段数に相当する第１同期情報を導き出す第１同期信号検出部と、
基準信号に同期した遅延クロックを前記第２ディレイチェーン部から選択し、その情報から第２同期情報を導き出すと共に、目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって生じる伝播変動分を含んだ状態の出力パルスであるフィードバックパルスに同期した遅延出力パルスを前記第２ディレイチェーン部から選択し、その情報からフィードバック時同期情報を導き出す第２同期信号検出部と、
前記第１同期信号検出部で導き出された第１同期情報と、前記第２同期信号検出部で導き出されたフィードバック時同期情報と、第１同期情報と第２同期情報との位相差と、所望のパルスを生成するためのパルス生成情報とを参照し、前記第１ディレイチェーン部から必要な遅延クロックを選択して、所望のパルス幅および所望のタイミングであって、フィードバックパルスの変動を相殺するような出力パルスを生成するパルス生成手段と、
を有することを特徴とするディジタルＰＬＬパルス発生装置。
【請求項４】
前記第１同期情報の導出と、前記第２同期情報の導出と、フィードバックパルスの変動を相殺する前記出力パルスの生成とを、並列に実行する、
ことを特徴とする請求項３記載のディジタルＰＬＬパルス発生装置。
【請求項５】
前記第２同期信号検出部での第２同期情報は、基準クロックとフィードバックパルスとの状態、および、出力パルスとフィードバックパルスとの状態を含む、
ことを特徴とする請求項３または請求項４のいずれかに記載のディジタルＰＬＬパルス発生装置。
【請求項６】
前記ディレイチェーン部と、前記同期信号検出部と、前記パルス生成手段と、前記フィードバック手段と、前記修正手段とが集積回路で構成される、
ことを特徴とする請求項１乃至請求項５のいずれかに記載のディジタルＰＬＬパルス発生装置。
【請求項７】
前記ディレイチェーン部と、前記同期信号検出部と、前記パルス生成手段と、前記フィードバック手段と、前記修正手段とがディジタル回路で構成される、
ことを特徴とする請求項１乃至請求項６のいずれかに記載のディジタルＰＬＬパルス発生装置。
【請求項８】
前記パルス生成手段はＣＰＵにより制御される、
ことを特徴とする請求項１乃至請求項７のいずれかに記載のディジタルＰＬＬパルス発生装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明はディジタルＰＬＬパルス発生装置に関し、さらに詳しくは、目的とするタイミングのパルスを瞬時に安定して発生することが可能なディジタルＰＬＬパルス発生装置に関する。
【０００２】
【従来の技術】
各種ディジタル回路において、回路動作のためにクロックを必要としている。このクロックは、各種方式のクロック発生回路によって生成されている。
【０００３】
この場合、各種回路が必要としているパルス幅やタイミングは、基準となる基準クロックから直接的には得られない場合が多い。一般的には、クロック発生回路からの基準クロックを利用して、回路の遅延または専用の遅延素子などを活用して得るようにしている。
【０００４】
【発明が解決しようとする課題】
これらクロックに関しては、それを要求するデバイスにより適正な範囲があって、この範囲を逸脱すると正常な動作が保証できなくなる。
【０００５】
近年、機器の高速化と共に、それを構成するデバイスの駆動・動作速度も増し、クロック周波数が高くなるだけでなく、それらデバイスが要求する出力パルスの適正範囲も狭まる傾向になっている。
【０００６】
しかしながら、機器を構成するデバイスの動作環境は、本来不安定なものであり、電源電圧，周囲温度，湿度，回路素子や配線環境の物理的条件などが変動し、回路動作に影響を与えることがある。したがって、上述した出力パルスや処理パルスを発生する回路も影響を受けて、出力パルスに変動が生じることがある。
【０００７】
このような場合に、入力されるクロックを、集積回路内のＰＬＬ回路によってロックして使用するものが多数存在している。
このように、入力されるクロックをＰＬＬ回路によってロックしてクロックとして使用する市販のＩＣ（ＡＳＩＣなど）では、不連続なクロックに対して正常動作が保証されていなかったり、内部にフィードバックループを有するためセットアップタイムがかかるといった問題を有していた。
【０００８】
本発明は、上記の課題を解決するためになされたものであって、各種の変動にかかわらず、所望のタイミングのパルスを安定して供給することが可能なディジタルＰＬＬパルス発生装置を実現することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題は以下の構成により解決することができる。
〈構成〉
（１）請求項１記載の発明は、基準クロックを遅延させた複数の遅延クロックを生成するためにディレイ素子をチェーン状に接続したディレイチェーン部と、基準信号に同期した遅延クロックを前記ディレイチェーン部から複数選択し、その情報から１周期分のディレイ段数に相当する同期情報を導き出す同期信号検出部と、前記同期信号検出部で導き出された同期情報と、所望のパルスを生成するためのパルス生成情報とを参照し、前記ディレイチェーン部から必要な遅延クロックを選択して、所望のパルス幅および所望のタイミングの出力パルスを生成するパルス生成手段と、目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって生じる伝播変動分を含んだ状態の出力パルスであるフィードバックパルスと前記パルス生成手段で生成された出力パルスを前記ディレイチェーン部により遅延させた遅延出力パルスとを前記同期信号検出部で比較することにより、位相差を検出するフィードバック手段と、前記フィードバック手段で検出された位相差に応じて前記パルス生成手段で生成される出力パルスのタイミングを修正する修正手段と、を有し、前記ディレイチェーン部と前記同期信号検出部とを２系統備え、フィードバックによる位相差の検出と、検出された位相差に応じた出力パルスのタイミングの修正とを並列に実行する、ことを特徴とするディジタルＰＬＬパルス発生装置である。
【００１０】
（２）請求項２記載の発明は、前記修正手段は、出力パルスとフィードバックパルスとの位相差を保持する記憶部を備え、前記記憶部に保持された位相差を相殺するように出力パルスのタイミングを修正する、ことを特徴とする請求項１記載のディジタルＰＬＬパルス発生装置である。
【００１３】
（３）請求項３記載の発明は、複数の遅延クロックを生成するためディレイ素子をチェーン状に接続した第１ディレイチェーン部と、複数の遅延クロックもしくは複数の遅延出力パルスを生成するためディレイ素子をチェーン状に接続した第２ディレイチェーン部と、基準信号に同期した遅延クロックを前記第１ディレイチェーン部から複数選択し、その情報から１周期分のディレイ段数に相当する第１同期情報を導き出す第１同期信号検出部と、基準信号に同期した遅延クロックを前記第２ディレイチェーン部から選択し、その情報から第２同期情報を導き出すと共に、目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって生じる伝播変動分を含んだ状態の出力パルスであるフィードバックパルスに同期した遅延出力パルスを前記第２ディレイチェーン部から選択し、その情報からフィードバック時同期情報を導き出す第２同期信号検出部と、前記第１同期信号検出部で導き出された第１同期情報と、前記第２同期信号検出部で導き出されたフィードバック時同期情報と、第１同期情報と第２同期情報との位相差と、所望のパルスを生成するためのパルス生成情報とを参照し、前記第１ディレイチェーン部から必要な遅延クロックを選択して、所望のパルス幅および所望のタイミングであって、フィードバックパルスの変動を相殺するような出力パルスを生成するパルス生成手段と、を有することを特徴とするディジタルＰＬＬパルス発生装置である。
【００１４】
（４）請求項４記載の発明は、前記第１同期情報の導出と、前記第２同期情報の導出と、フィードバックパルスの変動を相殺する前記出力パルスの生成とを、並列に実行する、ことを特徴とする請求項５記載のディジタルＰＬＬパルス発生装置である。
【００１５】
（５）請求項５記載の発明は、前記第２同期信号検出部での第２同期情報は、基準クロックとフィードバックパルスとの状態、および、出力パルスとフィードバックパルスとの状態を含む、ことを特徴とする請求項３または請求項４のいずれかに記載のディジタルＰＬＬパルス発生装置である。
【００１６】
（６）請求項６記載の発明は、前記ディレイチェーン部と、前記同期信号検出部と、前記パルス生成手段と、前記フィードバック手段と、前記修正手段とが集積回路で構成される、ことを特徴とする請求項１乃至請求項５のいずれかに記載のディジタルＰＬＬパルス発生装置である。
【００１７】
（７）請求項７記載の発明は、前記ディレイチェーン部と、前記同期信号検出部と、前記パルス生成手段と、前記フィードバック手段と、前記修正手段とがディジタル回路で構成される、ことを特徴とする請求項１乃至請求項６のいずれかに記載のディジタルＰＬＬパルス発生装置である。
【００１８】
（８）請求項８記載の発明は、前記パルス生成手段はＣＰＵにより制御される、ことを特徴とする請求項１乃至請求項７のいずれかに記載のディジタルＰＬＬパルス発生装置である。
【００１９】
〈作用〉
以上の（１）〜（８）に記載された本発明のディジタルＰＬＬパルス発生装置によれば、複数のクロックから選択して目的の処理パルスを発生した後に、フィードバック結果によってクロックを選択し直すことにより、位相比較を開始してから所望のタイミングの出力パルスを得るまで、１０クロック以内で行うことが可能になる。
【００２０】
すなわち、ディジタル的なフィードバックを実行することで、各種の変動にかかわらず、所望のタイミングのパルスを安定して速やかに供給することが可能になる。
【００２２】
また、（１）〜（４）に記載された本発明のディジタルＰＬＬパルス発生装置によれば、２系統の回路で並列処理する構成になっているため、常時リアルタイムで、フィードバックをかけて補正をすることが可能になる。
【００２３】
また、本願発明のディジタルＰＬＬパルス発生装置はディジタル的な処理を行っているため、（６）のように集積回路で構成するのに適している。
また、本願発明のディジタルＰＬＬパルス発生装置はディジタル的な処理を行っているため、（７）のようにディジタル回路で構成するのに適している。
【００２４】
また、本願発明のディジタルＰＬＬパルス発生装置はディジタル的な処理を行っているため、（８）のようにＣＰＵによって制御しつつ構成するのに適している。
【００２５】
【発明の実施の形態】
以下、図面を参照して、本発明のディジタルＰＬＬパルス発生装置の実施の形態例を詳細に説明する。
【００２６】
〈第１の実施の形態例〉
この図１において、ＣＰＵ４０１はクロック発生装置全体を制御する制御手段として動作している。なお、このＣＰＵ４０１が、クロックの１周期以内に、出力パルスの周波数やタイミングの基本的な制御を実行している。
【００２７】
基準クロック発生部４１０は基準となるクロック（基準クロック：図１▲１▼）を生成している。
クロック生成部としてのディレイチェーン部４２０は、通常時において、入力信号（基準クロック発生部４１０からの基準クロック）を遅延させて位相が少しずつ異なる複数の遅延クロック（複数のクロック：図１▲２▼、図２参照）を得るための、本発明の請求項におけるクロック生成部を構成するディレイ素子群である。
【００２８】
ここで、ディレイチェーン部４２０は、位相が少しずつ異なる遅延クロックについて、基準クロックの２周期分にわたって生成できる段数になるようにチェーン状にディレイ素子が縦続接続されていて、各ディレイ素子から遅延クロックを出力できることが好ましい。なお、各ディレイ素子の入出力には反転論理の論理回路を接続して、デューティの崩れを最小限にすることが望ましい。また、各ディレイ素子の出力間隔ができるだけ細かく均等になるような回路やレイアウトを行うことも望ましい。
【００２９】
なお、ここではディレイ素子を用いて遅延クロックを生成したが、ディレイ素子を用いずに位相の異なる複数のクロックを生成できるクロック生成部を設けるようにしてもよい。
【００３０】
なお、基準クロック発生部４１０は、複数のクロック発生装置が存在する場合に、個々のクロック発生装置にそれぞれ内蔵されていてもよいが、単一の基準クロック発生部４１０からそれぞれのクロック発生装置や基板に基準クロックを分配してもよい。
【００３１】
なお、この第１の実施の形態例においては、フィードバック時には、ディレイチェーン部４２０は、セレクタ４６０を介して、装置が出力する出力パルス（図１▲８▼）を受けてディレイ素子によって遅延させる。
【００３２】
同期信号検出部４３０は、通常時には、複数のクロック（図１▲２▼）の中で基準クロック（所望の入力信号の先端位置）に同期している遅延クロックの段数（同期ポイント）を検出する手段であり、同期情報を出力する。なお、この同期情報を位相差状態と呼ぶこともでき、この同期情報（位相差状態）は、後述する同期ポイント情報や位相差そのものの状態（位相差状態）を含む。
【００３３】
ここで、同期信号検出部４３０は、通常時にはセレクタ４７０経由で基準クロックが与えられ、複数のクロック（図１▲２▼）の中で、最初に基準クロックに同期している第１同期ポイント情報Ｖ1stと、２番目に基準クロックに同期している第２同期ポイント情報Ｖ2ndと、それらの間の遅延段数Ｖprdを出力（図１▲４▼）できることが好ましい。図２に示す例では、第１同期ポイント情報Ｖ1st＝２０，第２同期ポイント情報Ｖ2nd＝５０，遅延段数Ｖprd＝３０，となっている。
【００３４】
また、同期信号検出部４３０は、フィードバック時には、セレクタ４７０経由で外部機器からのフィードバックパルス（たとえば、生成した出力パルスを目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって伝播変動を含んだ状態の出力パルス）と、ディレイチェーン部４２０を経由して装置が出力する出力パルス（図１▲８▼）が与えられ、フィードバックパルスの遅延状態を示すフィードバック時同期ポイント情報Ｖfbを出力する（図１▲４▼）。すなわち、この同期信号検出部４３０は、フィードバック時には、フィードバック手段を構成している。
【００３５】
なお、以上のように基準クロックに同期する段数を検出するためには、複数のディレイチェーン部４２０の隣接する各出力同士を入力とするフリップフロップを設け、隣接する入力の論理が反転する箇所を検出するようにすればよい。
【００３６】
すなわち、ディレイチェーン部４２０からの複数の遅延信号の出力にそれぞれフリップフロップを接続し、前記複数の遅延信号のうち互いに隣り合う出力の論理が相異なる箇所を１カ所以上を検出する論理回路を設け、すべてのフリップフロップのクロックは同一のクロックまたは同一の任意の信号を入力し、論理が相異なる箇所の値（遅延段数）遅延情報として用いればよい。
【００３７】
記憶部４３１は通常時の同期ポイント情報とフィードバック時同期ポイント情報との誤差成分を保持し、この保持している誤差成分を利用して、補償した同期ポイント情報を通常時に出力する（図１▲５▼）。すなわち、請求項での修正手段を構成している。
【００３８】
切替制御部４４０は、基準クロック発生部４１０からの基準クロック（図１▲１▼）と、同期信号検出部４３０と記憶部４３１からの同期ポイント情報（図１▲５▼）と、ＣＰＵ４０１からのシフト情報（図１▲６▼：請求項における「パルス生成情報」）とをもとにして、所望のタイミング（所定の時刻もしくは所定の時間）にクロックの立ち上がりと立ち下がりを生じさせて所望の出力パルスを生成するために、複数のクロック（図１▲２▼）の中からどの位相のクロックを選択すべきかのセレクト段数情報（図１▲７▼）を出力する。なお、ここで切替制御部４４０に対してＣＰＵ４０１から与えられる「シフト情報」としては、ＣＰＵmode、ＣＰＵdata、ＣＰＵadjustなどの信号が存在する。
【００３９】
セレクト部４５０は、切替制御部４４０からのセレクト段数情報（図１▲７▼）を受け、複数のクロック（図１▲２▼）の中から、所望の立ち上がりと立ち下がりのクロックを選択して、クロックを受けて所望のパルス幅および所望のタイミングの出力パルス（図１▲８▼）を生成する。
【００４０】
なお、このセレクト部４５０は、図３に示すように、所望の立ち上がりタイミングのクロックを選択するためのセレクタ４５１と、所望の立ち下がりタイミングのクロックを選択するためのセレクタ４５２と、所望の立ち上がりタイミングのクロックと所望の立ち下がりタイミングのクロックとによって所望の出力パルスを生成する論路回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ，ＥｘＯＲ，ＥｘＮＯＲなど）で構成された組み合わせ回路４５３で構成されている。
【００４１】
セレクタ４６０は、ＣＰＵ４０１の制御にしたがって、通常時にはディレイチェーン部４２０に対して基準クロック発生部４１０からの基準クロック（図１▲１▼）を供給し、フィードバック時にはディレイチェーン部４２０に対して出力する出力パルス（図１▲８▼）を供給する。
【００４２】
セレクタ４７０は、ＣＰＵ４０１の制御にしたがって、通常時には同期信号検出部４３０に対して基準クロック発生部４１０からの基準クロックを供給し、フィードバック時には同期信号検出部４３０に対して外部機器からのフィードバックパルスを供給する。
【００４３】
図４は切替制御部４４０の通常時の動作状態を示すタイムチャートである。ここでは、説明を簡単にするため、前述した遅延段数Ｖprd＝１００であるとする（図４（ａ））。
【００４４】
そして、所望の出力パルスは（図４（ｂ））、Ｖprd×０のタイミングで立ち上がり、Ｖprd×０．２５のタイミングで立ち下がる、基準クロックの２５％の周期のパルスであるとする。
【００４５】
この場合、切替制御部４４０はセレクト段数情報（図１▲７▼）として、
Ｆsync1＝０＋１００×０＝０，
Ｆsync2＝０＋１００×０．２５＝２５，
をセレクト部４５０に対して出力する。
【００４６】
なお、このセレクト段数情報は、電源電圧や環境温度などで変化することに鑑みて、Ｖprd，Ｖ1st，V2ndなどを、ある任意の間隔で更新しておくことが望ましい。
【００４７】
また、このＦsync1とＦsync2に関して、ＣＰＵ４０１からのシフト情報ＣＰＵmodeによってＣＰＵ４０１から直接Ｆsync1とＦsync2とを書き込むモード（ＣＰＵdata→Ｆsync1，Ｆsync2）や、±のアジャストを行うモード（Ｆsync±ＣＰＵadjust）などの設定も可能である。このようなＣＰＵモードに関しては、本実施の形態例がディジタル的なＰＬＬ回路（ディジタルＰＬＬ回路）であることから、任意に設定することが可能になっている。
【００４８】
このようにして、通常時には、基準クロック（図１▲１▼）を遅延させた複数の遅延クロック（図１▲２▼）から所望の立ち上がりと立ち下がりとを選択することで、所望のパルス幅および所望のタイミングの出力パルス（図１▲８▼）を生成する。
【００４９】
図５はフィードバックパルスの遅延状態を示すフィードバック時同期ポイント情報Ｖfbを生成する様子を示すタイムチャートである。図１のブロック図において、フィードバック時には、ディレイチェーン部４２０は、セレクタ４６０を通過した出力パルス（図１▲８▼）を受けて、ディレイ素子によって遅延させる。同様に、フィードバックパルスがセレクタ４７０を通過する。これにより、同期信号検出部４３０では、フィードバックパルス（図５（ａ））と出力パルスの遅延信号（図５（ｂ）〜（ｄ））との同期状態が、フィードバックパルスの遅延状態を示すフィードバック時同期ポイント情報Ｖfbとして出力される。図５の場合は、フィードバックパルス（図５（ａ））は遅延信号ＤＬ２と同期しているため、Ｖfb＝＋２となる。このフィードバック時同期ポイント情報Ｖfb＝＋２が、フィードバック時に記憶部４３１に記憶される。
【００５０】
図６は出力パルスのタイミングについて、フィードバック時同期ポイント情報Ｖfbを用いて修正する様子を示すタイムチャートである。ここで、図６（ａ）〜（ｄ）では、フィードバック実行前に、ＤＬ１０〜ＤＬ２５を用いて出力パルスを生成する様子を示している。ここで、フィードバックの実行により、記憶部４３１がＶfb＝＋２を記憶し、フィードバック実行後の通常動作では、切替制御部４４０はＶfb＝＋２を補償するために、ＤＬ８とＤＬ２３を選択するためのセレクト段数情報をセレクト部４５０に対して出力する。したがって、セレクト部４５０では、ＤＬ８とＤＬ２３とがセレクタによって選択され、ＤＬ８〜ＤＬ２３の出力パルスが生成される。なお、ここでは、Ｖfbが２の場合の例であったので、遅延クロックを２段分戻すように補正を行っている。
【００５１】
このようにすることで、出力パルスを目的の負荷に接続することに起因する回路素子のバラツキ、配線長などの物理的変化および、電源電圧、周囲温度、湿度などの環境変化によって生じる伝播変動分などが補正される。すなわち、各種の変動にかかわらず、ディジタルＰＬＬパルス発生装置に必要な一定のパルスを供給することが可能になる。
【００５２】
なお、このようなフィードバックを行う時間や間隔はＣＰＵ４０１が任意に定めることができる。
以上の実施の形態例によれば、クロック周波数が高く、それらデバイスが要求する出力パルスの適正範囲も狭まっているものにも対応できる。また、電源電圧，周囲温度，湿度，回路素子や配線環境の物理的条件などが変動する場合でも、出力パルスには変動が生じない。そして、従来のアナログのＰＬＬ回路とは異なり、ディジタル的なＰＬＬ回路であるため、不連続なクロックに対しても正常動作が期待でき、かつ、数クロック分のセットアップタイムで安定した動作ができる。
【００５３】
なお、この第１の実施の形態例では、フィードバック動作と位相修正動作とを、同一の回路で時分割で行っている（図８（ｂ）参照）。このフィードバック動作は、本実施の形態例を画像形成装置などに応用した場合には、非画像領域で実行すればよい。このようにすることで、回路構成を簡略化できる利点がある。
【００５４】
また、図１を用いた以上の説明では、セレクト部４５０が単一の出力パルスを生成するようにしている構成を示したが、セレクト部を複数設けて、複数の異なる出力パルスを生成・出力することも可能である。
【００５５】
なお、以上説明した第１の実施の形態例の各部はディジタル回路であるので、集積回路として構成することに適している。さらに、パルス発生に関する各部ＣＰＵにより制御されることが望ましい。
【００５６】
〈第２の実施の形態例〉
図７は本発明の第２の実施の形態例の構成を示すブロック図である。図１と同一物には同一番号を付してある。
【００５７】
この実施の形態例では、ディレイチェーン部と同期信号検出部とが２系統配置されていることを特徴としている。
すなわち、ディレイチェーン部４２０ａ（第１ディレイチェーン部）と同期信号検出部４３０ａ（第１同期信号検出部）では、基準クロック（図７▲１▼）を遅延させた複数の遅延クロック（図７▲２▼）を生成し、同期状態（図７▲４▼：第１同期情報）を参照して所望の立ち上がりと立ち下がりとを選択することで、所望のパルス幅および所望のタイミングの出力パルス（図１▲８▼）を生成している。
【００５８】
一方、ディレイチェーン部４２０ｂ（第２ディレイチェーン部）と同期信号検出部４３０ｂ（第２同期信号検出部）では、ＣＰＵ４０１からの制御を受けたセレクタ４１１により、電源投入直後は基準クロック（図７▲１▼）を受けて、基準クロック（図７▲１▼）を遅延させた複数の遅延クロック（図７▲２▼′）について、同期信号検出部４３０ｂで同期状態（図７▲４▼′：第２同期情報）を生成する。
【００５９】
すなわち、電源投入直後に、ディレイチェーン部４２０ａの同期状態（図７▲４▼）とディレイチェーン部４２０ｂの同期状態（図７▲４▼′）とを比較して、位相比較部４３２が２系統のディレイチェーン部の位相差Ｖdiffを把握しておく（図８（ｃ），（ｄ）の電源投入時）。
【００６０】
そして、通常時には、セレクタ４１１は出力パルスをディレイチェーン部４２０ｂに供給しており、ディレイチェーン部４２０ｂと同期信号検出部４３０ｂとで、フィードバックパルスと出力パルスとのフィードバックを連続して実行して、フィードバック時同期ポイント情報Ｖfbを得る（図８（ｃ）参照）。
【００６１】
さらに、通常時には、ディレイチェーン部４２０ａと同期信号検出部４３０ａとで、基準クロックを遅延させて遅延クロックを生成する作業を連続して実行して、通常時同期ポイント情報を得る（図８（ｄ）参照）。
【００６２】
ここで、位相比較部４３２は、予め求めておいた２系統のディレイチェーン部の位相差（Ｖdiff）と同期信号検出部４３０ｂからのフィードバック時同期ポイント情報（Ｖfb）とを参照して、通常時同期ポイント情報（Ｖ1st，Ｖ2nd，Ｖprd）を補正して、補正済同期ポイント情報（図７▲５▼）を切替制御部に供給する。この後、図１の説明と同様にして所望の出力パルスを得る。
【００６３】
この第２の実施の形態例では、電源投入時に２系統のディレイチェーン部の位相比較を行った後、２系統それぞれでフィードバックと通常動作を分担して並列動作（並列処理）を行っている。この結果、第１の実施の形態例のようなフィードバックと通常動作との繰り返し（図８（ｂ））が必要なくなる。したがって、連続して安定した動作を、リアルタイムで実現することができる。
【００６４】
また、この実施の形態例によれば、クロック周波数が高く、それらデバイスが要求する出力パルスの適正範囲も狭まっているものにも対応できる。また、電源電圧，周囲温度，湿度，回路素子や配線環境の物理的条件などが変動する場合でも、出力パルスには変動が生じない。そして、従来のアナログのＰＬＬ回路とは異なり、ディジタル的なＰＬＬ回路であるため、不連続なクロックに対しても正常動作が期待でき、かつ、数クロック分のセットアップタイムで安定した動作ができる。
【００６５】
なお、以上説明した第２の実施の形態例の各部はディジタル回路であるので、集積回路として構成することに適している。さらに、パルス発生に関する各部ＣＰＵにより制御されることが望ましい。
【００６６】
【発明の効果】
以上詳細に説明したように、本発明によれば、ディジタル的なフィードバックを行うことにより、各種の変動にかかわらず、所望のタイミングのパルスを安定して供給することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例のクロック発生装置の全体の電気的構成を示す構成図である。
【図２】本発明の第１の実施の形態例のクロック発生装置の動作を説明するタイムチャートである。
【図３】本発明の第１の実施の形態例のクロック発生装置の主要部の電気的構成を示す構成図である。
【図４】本発明の第１の実施の形態例のクロック発生装置の動作を説明するタイムチャートである。
【図５】本発明の第１の実施の形態例のクロック発生装置の動作を説明するタイムチャートである。
【図６】本発明の第１の実施の形態例のクロック発生装置の動作を説明するタイムチャートである。
【図７】本発明の第２の実施の形態例のクロック発生装置の構成を示すブロック図である。
【図８】本発明の実施の形態例のクロック発生装置の動作状態を示すタイムチャートである。
【符号の説明】
４０１  ＣＰＵ
４１０  基準クロック発生部
４２０  ディレイチェーン部
４３０  同期信号検出部
４３１  記憶部
４４０  切替制御部
４５０  セレクト部
４６０，４７０  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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