(57)【特許請求の範囲】
【請求項１】
Ｎ段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、
前記遅延時間検出回路は、
前記電圧制御遅延素子の（ｉ＋１）段目から（ｉ＋Ｋ−１）段目までの（Ｋ−１）段分の遅延時間を各段ごとに検出する（Ｋ−１）個のＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路により検出された各段の遅延時間の論理和をとるＯＲ回路とを備え、
前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする多相クロック生成回路。
【請求項２】
前記電圧制御遅延素子１個分の最大遅延時間は、前記基準クロックの１周期より短いことを特徴とする請求項１記載の多相クロック生成回路。
【請求項３】
Ｎ段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、
前記遅延時間検出回路は、
前記（Ｋ−１）段分の電圧制御遅延素子をＭ（１≦Ｍ＜Ｋ−１）分割したグループごとに遅延時間を検出するＭ個のＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路により検出された各グループの遅延時間の論理和をとるＯＲ回路とを備え、
前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする多相クロック生成回路。
【請求項４】
前記グループ１個分の最大遅延時間は、前記基準クロックの１周期より短いことを特徴とする請求項３記載の多相クロック生成回路。
【請求項５】
前記遅延時間判定回路は、
前記ｉ段目の電圧制御遅延素子に入力されるパルスに同期して、前記ＯＲ回路の出力をラッチするＤフリップフロップを備えることを特徴とする請求項１〜４のいずれか１項記載の多相クロック生成回路。
【請求項６】
前記遅延時間下降回路は、
前記Ｄフリップフロップの出力がハイレベルである期間、前記位相比較回路により制御される遅延時間の下降を継続することを特徴とする請求項５記載の多相クロック生成回路。
【請求項７】
前記ＫはＮ／２より大きいことを特徴とする請求項１〜６のいずれか１項記載の多相クロック生成回路。
【請求項８】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、
前記多相クロック生成回路は、
Ｎ段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のＮ段目の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、
前記遅延時間検出回路は、
前記電圧制御遅延素子の（ｉ＋１）段目から（ｉ＋Ｋ−１）段目までの（Ｋ−１）段分の遅延時間を各段ごとに検出する（Ｋ−１）個のＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路により検出された各段の遅延時間の論理和をとるＯＲ回路とを備え、
前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とするクロック逓倍回路。
【請求項９】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、
前記多相クロック生成回路は、
Ｎ段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のＮ段目の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、
前記遅延時間検出回路は、
前記（Ｋ−１）段分の電圧制御遅延素子をＭ（１≦Ｍ＜Ｋ−１）分割したグループごとに遅延時間を検出するＭ個のＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路により検出された各グループの遅延時間の論理和をとるＯＲ回路とを備え、
前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とするクロック逓倍回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多相クロック生成回路およびクロック逓倍回路に関し、特に、ＤＬＬ（遅延同期ループ）回路に適用して好適なものである。
【０００２】
【従来の技術】
従来のクロック逓倍回路には、多相クロックを波形合成して逓倍クロックを得るものがある。
ここで、多相クロックとは、多相クロックの周期をＴとすると、Ｔ／ＮずつエッジのずれたＮ個のクロック信号である。
【０００３】
多相クロック生成回路には、ＰＬＬ回路を用いる方式とＤＬＬ回路を用いる方式とがある。
ＰＬＬ回路を用いる方式の場合、多相クロックを生成するためにリングオシレータが必要とされるが、リングオシレータに固有の低周波雑音が悪影響し、多相クロックにジッタ（クロック周期のばらつき）が生じることが問題となる。
【０００４】
そのため、多相クロックのジッタを抑制するためには、ＤＬＬ回路を用いることが望ましい。
図１０は、ＤＬＬ回路を用いた従来の多相クロック生成回路の構成例を示すブロック図、図１１は、従来の多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。なお、図１０の多相クロック生成回路では、Ｎ＝１０の場合を示す。
【０００５】
図１０において、従来の多相クロック生成回路には、位相比較器ＰＤ３、チャージポンプ回路ＣＰ３、コンデンサＣ３および電圧制御遅延素子Ｈ２１〜Ｈ３０が設けられている。
ここで、電圧制御遅延素子Ｈ２１〜Ｈ３０は直列接続され、各電圧制御遅延素子Ｈ２１〜Ｈ３０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、初段の電圧制御遅延素子Ｈ２１には、基準クロックＳｒｅｆが入力され、最終段の電圧制御遅延素子Ｈ３０から出力される多相クロックＣｋ１０は、位相比較器ＰＤ３にフィードバックされる。
【０００６】
そして、位相比較器ＰＤ３にフィードバックされた多相クロックＣｋ１０は、位相比較器ＰＤ３にて基準クロックＳｒｅｆと比較され、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相のずれに対応して、Ｕｐ３信号またはＤｏｗｎ３信号がチャージポンプ回路ＣＰ３に出力される。
チャージポンプ回路ＣＰ３では、Ｕｐ３信号が出力されると、コンデンサＣ３に電荷を充電し、Ｄｏｗｎ３信号が出力されると、コンデンサＣ３に蓄積されている電荷を放電させる。
【０００７】
そして、チャージポンプ回路ＣＰ３は、コンデンサＣ３の電荷の蓄積量に対応した制御電圧Ｖｃを発生させ、この制御電圧Ｖｃを各電圧制御遅延素子Ｈ２１〜Ｈ３０に出力する。
ここで、各電圧制御遅延素子Ｈ２１〜Ｈ３０は、制御電圧Ｖｃによって遅延時間τが変化し、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相を一致させることにより、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τをＴ／１０にロックさせる。
【０００８】
この結果、図１１に示すように、エッジがＴ／１０ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０を生成することができる。
ここで、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相を一致させるように、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τを制御すると、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τは、Ｔ／１０でロックできるだけでなく、ｎ・Ｔ／１０（ｎは２以上の整数）でもロックすることができる。
【０００９】
このため、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τが取り得る最大値τｍａｘがｎ・Ｔ／１０を上回ると、多相クロックの位相のずれ量が、Ｔ／１０にロックされずに、ｎ・Ｔ／１０に不正ロックされることがある。
図１２は、従来の多相クロック生成回路の不正ロック時の動作を説明するタイミングチャートである。
【００１０】
図１２において、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相は一致しているが、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τが２Ｔ／１０でロックされている。
この結果、多相クロックＣｋ１〜Ｃｋ１０のエッジのずれ量がＴ／１０でロックされずに、２Ｔ／１０で不正ロックされている。
【００１１】
ここで、多相クロックＣｋ１〜Ｃｋ１０のエッジのずれ量が２Ｔ／１０で不正ロックされると、所望の逓倍クロックが得られなくなる。
このため、従来のＤＬＬ回路では、基準クロックＳｒｅｆの周波数ｆ（＝１／Ｔ）を２／（Ｎ・τｍａｘ）より小さくし、各電圧制御遅延素子Ｈ２１〜Ｈ３０の遅延時間τの取り得る最大値τｍａｘが２Ｔ／１０を上回らないようにすることにより、不正ロックを防止することが行われていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、不正ロックを防止するために、基準クロックＳｒｅｆの周波数ｆに制約を設けると、動作周波数に応じて異なる回路を設計しなければならず、一つのＤＬＬ回路を様々の用途に流用することが困難になるという問題があった。
【００１３】
そこで、本発明の目的は、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能な多相クロック生成回路およびクロック逓倍回路を提供することである。
【００２１】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の多相クロック生成回路によれば、Ｎ段接続された電圧制御遅延素子と、前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、前記遅延時間検出回路は、前記電圧制御遅延素子の（ｉ＋１）段目から（ｉ＋Ｋ−１）段目までの（Ｋ−１）段分の遅延時間を各段ごとに検出する（Ｋ−１）個のＲＳフリップフロップ回路と、前記ＲＳフリップフロップ回路により検出された各段の遅延時間の論理和をとるＯＲ回路とを備え、前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【００２２】
これにより、電圧制御遅延素子のＫ段分の遅延時間が基準クロックの１周期分を超える場合においても、簡易な回路構成を追加するだけで、電圧制御遅延素子のＫ段分の遅延時間を正確に検出することが可能となり、不正ロックを容易に防止することが可能となる。
また、請求項２記載の多相クロック生成回路によれば、前記電圧制御遅延素子１個分の最大遅延時間は、前記基準クロックの１周期より短いことを特徴とする。
【００２３】
これにより、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となるだけでなく、多相クロック生成回路が別の動作モードでロックされることも防止することが可能となる。
また、請求項３記載の多相クロック生成回路によれば、Ｎ段接続された電圧制御遅延素子と、前記電圧制御遅延素子のＮ段目からの出力信号の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、前記遅延時間検出回路は、前記（Ｋ−１）段分の電圧制御遅延素子をＭ（１≦Ｍ＜Ｋ−１）分割したグループごとに遅延時間を検出するＭ個のＲＳフリップフロップ回路と、前記ＲＳフリップフロップ回路により検出された各グループの遅延時間の論理和をとるＯＲ回路とを備え、前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【００２４】
これにより、回路構成の簡略化を図りつつ、電圧制御遅延素子のＫ段分の遅延時間を検出することが可能となり、不正ロックを容易に防止することが可能となる。
また、請求項４記載の多相クロック生成回路によれば、前記グループ１個分の最大遅延時間は、前記基準クロックの１周期より短いことを特徴とする。
【００２５】
これにより、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となるだけでなく、回路構成の簡略化を図りつつ、多相クロック生成回路が別の動作モードでロックされることも防止することが可能となる。
また、請求項５記載の多相クロック生成回路によれば、前記遅延時間判定回路は、前記ｉ段目の電圧制御遅延素子に入力されるパルスに同期して、前記ＯＲ回路の出力をラッチするＤフリップフロップを備えることを特徴とする。
【００２６】
これにより、簡単な回路構成を付加することで、電圧制御遅延素子のＫ段分の遅延時間が基準クロックの１周期内かどうかを容易に判定することが可能となるとともに、電圧制御遅延素子のＫ段分の遅延時間が基準クロックの１周期分を一旦超えた場合には、ＯＲ回路から出力された遅延時間検出信号が、基準クロックの１周期分だけ保持されることを可能として、正常ロック状態に安定して移行させることができる。
【００２７】
また、請求項６記載の多相クロック生成回路によれば、前記遅延時間下降回路は、前記Ｄフリップフロップの出力がハイレベルである期間、前記位相比較回路により制御される遅延時間の下降を継続することを特徴とする。
これにより、電圧制御遅延素子のＫ段分の遅延時間が基準クロックの１周期を上回った場合、電圧制御遅延素子の遅延時間を下降させることができ、電圧制御遅延素子の遅延時間を所定値以下に制限して、不正ロックを容易に防止することが可能となる。
【００２８】
また、請求項７記載の多相クロック生成回路によれば、前記ＫはＮ／２より大きいことを特徴とする。
これにより、不正ロック状態に入る前に、電圧制御遅延素子のＫ段分の遅延時間が基準クロックの１周期分を超えるようにすることができ、各段ごとの電圧制御遅延素子の遅延時間が小さい場合においても、不正ロックを防止することができる。
【００２９】
また、請求項８記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、前記多相クロック生成回路は、Ｎ段接続された電圧制御遅延素子と、前記電圧制御遅延素子のＮ段目の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、前記遅延時間検出回路は、前記電圧制御遅延素子の（ｉ＋１）段目から（ｉ＋Ｋ−１）段目までの（Ｋ−１）段分の遅延時間を各段ごとに検出する（Ｋ−１）個のＲＳフリップフロップ回路と、前記ＲＳフリップフロップ回路により検出された各段の遅延時間の論理和をとるＯＲ回路とを備え、前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
また、請求項９記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、前記多相クロック生成回路は、Ｎ段接続された電圧制御遅延素子と、前記電圧制御遅延素子のＮ段目の位相と１段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子Ｋ（Ｋ＜Ｎ）段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの１周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、前記遅延時間検出回路は、前記（Ｋ−１）段分の電圧制御遅延素子をＭ（１≦Ｍ＜Ｋ−１）分割したグループごとに遅延時間を検出するＭ個のＲＳフリップフロップ回路と、前記ＲＳフリップフロップ回路により検出された各グループの遅延時間の論理和をとるＯＲ回路とを備え、前記基準クロックの第１番目のパルスが（ｉ＋１）段目の電圧制御遅延素子に入力されてから、前記第１番目のパルスが（ｉ＋Ｋ−１）段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第１番目のパルスに続く第２番目のパルスがｉ段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【００３０】
これにより、電圧制御遅延素子の遅延時間を所定値以下に制限することが可能となり、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となることから、多相クロック生成回路の設計変更を行なうことなく、様々の周波数で動作可能なクロック逓倍回路を構成することが可能となる。また、多相クロック生成回路としてＤＬＬ回路を様々の周波数で用いることが可能となり、多相クロックを生成するために、リングオシレータを用いる必要がなくなることから、ジッタを抑制することができ、高品質の逓倍クロックを容易に生成することが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態に係る多相クロック生成回路およびクロック逓倍回路について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【００３２】
図１において、多相クロック生成回路には、位相比較器ＰＤ１、チャージポンプ回路ＣＰ１、コンデンサＣ１および電圧制御遅延素子Ｈ１〜Ｈ１０が設けられ、ＤＬＬ回路を構成するとともに、ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５、ＯＲ回路Ｕ１およびＤフリップフロップＦＦ６がさらに設けられている。
ここで、電圧制御遅延素子Ｈ１〜Ｈ１０は直列接続され、各電圧制御遅延素子Ｈ１〜Ｈ１０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、初段の電圧制御遅延素子Ｈ１には、基準クロックＳｒｅｆが入力され、最終段の電圧制御遅延素子Ｈ１０から出力される多相クロックＣｋ１０は、位相比較器ＰＤ１にフィードバックされる。
【００３３】
また、電圧制御遅延素子Ｈ１、Ｈ２から出力される多相クロックＣｋ１、Ｃｋ２は、ＲＳフリップフロップ回路ＦＦ１のＳＲ入力端子にそれぞれ入力され、電圧制御遅延素子Ｈ２、Ｈ３から出力される多相クロックＣｋ２、Ｃｋ３は、ＲＳフリップフロップ回路ＦＦ２のＳ、Ｒ入力端子にそれぞれ入力され、電圧制御遅延素子Ｈ３、Ｈ４から出力される多相クロックＣｋ３、Ｃｋ４は、ＲＳフリップフロップ回路ＦＦ３のＳ、Ｒ入力端子にそれぞれ入力され、電圧制御遅延素子Ｈ４、Ｈ５から出力される多相クロックＣｋ４、Ｃｋ５は、ＲＳフリップフロップ回路ＦＦ４のＳ、Ｒ入力端子にそれぞれ入力され、電圧制御遅延素子Ｈ５、Ｈ６から出力される多相クロックＣｋ５、Ｃｋ６は、ＲＳフリップフロップ回路ＦＦ５のＳ、Ｒ入力端子にそれぞれ入力され、各ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５から出力されるパルス信号Ｄ１〜Ｄ５は、ＯＲ回路Ｕ１に入力される。
【００３４】
また、ＤフリップフロップＦＦ６のＤ入力端子には、ＯＲ回路Ｕ１から出力される遅延時間検出信号ＤＴ１が入力されるとともに、ＤフリップフロップＦＦ６のクロック端子ＣＫには、基準クロックＳｒｅｆが入力され、ＤフリップフロップＦＦ６のＱ出力端子からは、制御信号ＯＶ１が位相比較器ＰＤ１に入力される。
【００３５】
そして、位相比較器ＰＤ１にフィードバックされた多相クロックＣｋ１０は、位相比較器ＰＤ１にて基準クロックＳｒｅｆと比較され、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相のずれに対応して、Ｕｐ１信号またはＤｏｗｎ１信号がチャージポンプ回路ＣＰ１に出力される。
例えば、位相比較器ＰＤ１は、多相クロックＣｋ１０のエッジが基準クロックＳｒｅｆのエッジに対して遅れていれば、Ｕｐ１信号を出力し、多相クロックＣｋ１０のエッジが基準クロックＳｒｅｆのエッジに対して進んでいれば、Ｄｏｗｎ１信号を出力する。
【００３６】
チャージポンプ回路ＣＰ１では、Ｕｐ１信号が出力されると、コンデンサＣ１に電荷を充電し、Ｄｏｗｎ１信号が出力されると、コンデンサＣ１に蓄積されている電荷を放電させる。そして、チャージポンプ回路ＣＰ１は、コンデンサＣ１の電荷の蓄積量に対応した制御電圧Ｖｃを発生させ、この制御電圧Ｖｃを各電圧制御遅延素子Ｈ１〜Ｈ１０に出力する。
【００３７】
ここで、各電圧制御遅延素子Ｈ１〜Ｈ１０は、制御電圧Ｖｃによって遅延時間τが変化し、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相を一致させることにより、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τをＴ／１０にロックさせる。
この結果、各電圧制御遅延素子Ｈ１〜Ｈ１０からは、エッジがＴ／１０ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０が出力される。
【００３８】
一方、ＲＳフリップフロップ回路ＦＦ１からは、多相クロックＣｋ１、Ｃｋ２のエッジのずれ幅に対応したパルス信号Ｄ１が出力され、ＲＳフリップフロップ回路ＦＦ２からは、多相クロックＣｋ２、Ｃｋ３のエッジのずれ幅に対応したパルス信号Ｄ２が出力され、ＲＳフリップフロップ回路ＦＦ３からは、多相クロックＣｋ３、Ｃｋ４のエッジのずれ幅に対応したパルス信号Ｄ３が出力され、ＲＳフリップフロップ回路ＦＦ４からは、多相クロックＣｋ４、Ｃｋ５のエッジのずれ幅に対応したパルス信号Ｄ４が出力され、ＲＳフリップフロップ回路ＦＦ５からは、多相クロックＣｋ５、Ｃｋ６のエッジのずれ幅に対応したパルス信号Ｄ５が出力される。
【００３９】
そして、各ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５から出力されたパルス信号Ｄ１〜Ｄ５は、ＯＲ回路Ｕ１にて論理和がとられ、多相クロックＣｋ１から多相クロックＣｋ６までの遅延時間５τに対応した遅延時間検出信号ＤＴ１が生成される。
そして、ＯＲ回路Ｕ１で生成された遅延時間検出信号ＤＴ１はＤフリップフロップＦＦ６に出力され、基準クロックＳｒｅｆに同期して、遅延時間検出信号ＤＴ１がラッチされる。
【００４０】
そして、遅延時間検出信号ＤＴ１がＤフリップフロップＦＦ６でラッチされると、その遅延時間検出信号ＤＴ１に対応した制御信号ＯＶ１が位相比較器ＰＤ１に出力され、位相比較器ＰＤ１で生成されるＵｐ１信号およびＤｏｗｎ１信号の出力を制御する。
例えば、多相クロックＣｋ１〜Ｃｋ１０の遅延時間τが長くなり、基準クロックの周期Ｔの２倍でロックされる状態に近づくと、多相クロックＣｋ１〜Ｃｋ６のエッジのずれ量が大きくなり、各ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５から出力されるパルス信号Ｄ１〜Ｄ５の幅も大きくなる。
【００４１】
このため、ＯＲ回路Ｕ１から出力される遅延時間検出信号ＤＴ１の幅も大きくなり、基準クロックＳｒｅｆに同期して、遅延時間検出信号ＤＴ１がラッチされるようになるため、ＤフリップフロップＦＦ６から制御信号ＯＶ１が出力される。
ここで、制御電圧Ｖｃが大きい程、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが短くなると仮定した場合、位相比較器ＰＤ１は、制御信号ＯＶ１がＤフリップフロップＦＦ６から出力されると、Ｕｐ１信号をチャージポンプ回路ＣＰ１に強制的に出力するとともに、Ｄｏｗｎ１信号の出力を抑制し、チャージポンプ回路ＣＰ１から出力される制御電圧Ｖｃを大きくする。
【００４２】
この結果、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが短くなり、電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τの総計１０τが、基準クロックＳｒｅｆの周期Ｔに近づく。
このため、基準クロックの周期Ｔのｎ（ｎ＝２、３、４、・・・）倍でロックされることを防止して、基準クロックの周期Ｔにロックさせることが可能となり、基準クロックの周波数ｆ（＝１／Ｔ）に制約を設けることなく、不正ロックを防止することが可能となる。
【００４３】
図２は、図１の位相比較器ＰＤ１の構成を示すブロック図である。
図２において、位相比較器ＰＤ１には、図１０の位相比較器ＰＤ３に加え、ＯＲ回路Ｕ２、インバータＵ４およびＡＮＤ回路Ｕ３が設けられている。
ここで、ＯＲ回路Ｕ２には、制御信号ＯＶ１が入力されるとともに、位相比較器ＰＤ３からのＵｐ３信号が入力され、ＡＮＤ回路Ｕ３には、制御信号ＯＶ１がインバータＵ４を介して入力されるとともに、位相比較器ＰＤ３からのＤｏｗｎ３信号が入力される。
【００４４】
そして、制御信号ＯＶ１がハイレベルになると、Ｕｐ１信号がハイレベルになるとともに、Ｄｏｗｎ１信号がロウレベルになる。
これにより、Ｕｐ１信号をチャージポンプ回路ＣＰ１に強制的に出力するとともに、Ｄｏｗｎ１信号の出力を抑制することが可能となり、図１０の位相比較器ＰＤ３に簡単な回路構成を付加するだけで、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τの大きさを制限して、不正ロックを容易に防止することが可能となる。
【００４５】
図３は、本発明の第１実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
図３において、正常ロック時には、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τの総計１０τが、基準クロックＳｒｅｆの周期Ｔに一致するように、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが制御される。
【００４６】
このため、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τ＝Ｔ／１０となり、各ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５から出力されるパルス信号Ｄ１〜Ｄ５の幅もτ＝Ｔ／１０となる。
このため、ＯＲ回路Ｕ１から出力される遅延時間検出信号ＤＴ１の幅は、５τ＝５Ｔ／１０となり、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、６τ＝６Ｔ／１０となる。
【００４７】
一方、基準クロックＳｒｅｆが今回立ち上がってから、基準クロックＳｒｅｆが次回立ち上がるまでの時間は、基準クロックＳｒｅｆの周期Ｔに等しい。
この結果、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ１はロウレベルとなり、ＤフリップフロップＦＦ６から出力される制御信号ＯＶ１はロウレベルとなる。
【００４８】
このため、図２の位相比較器ＰＤ３から出力されるＵｐ３信号およびＤｏｗｎ３信号が、図１の位相比較器ＰＤ１のＵｐ１信号およびＤｏｗｎ１信号として、そのままチャージポンプ回路ＣＰ１に出力され、正常ロック状態をそのまま維持することができる。
図４は、本発明の第１実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【００４９】
図４において、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τは、Ｔ／１０よりも長く、多相クロック生成回路はロックが外れた状態にある。
もし、遅延時間τがさらに長くなり、２Ｔ／１０にまで達することがあると、位相比較器ＰＤ１は多相クロックＣｋ１０が基準クロックＳｒｅｆに正常ロックした状態と区別ができなくなるため、図１２のような不正ロックに陥る可能性がある。
【００５０】
しかしながら、図４に示されるように、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τがＴ／６を越えると、各ＲＳフリップフロップ回路ＦＦ１〜ＦＦ５から出力されるパルス信号Ｄ１〜Ｄ５の幅τもＴ／６を上回り、ＯＲ回路Ｕ１から出力される遅延時間検出信号ＤＴ１の幅は、５τ＞５Ｔ／６となる。
このため、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、６τ＞６Ｔ／６＝Ｔとなる。
【００５１】
この結果、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ１はハイレベルとなり、ＤフリップフロップＦＦ６から出力される制御信号ＯＶ１はハイレベルとなる。
このため、ＤフリップフロップＦＦ６から出力されるハイレベル信号が、図２のＯＲ回路Ｕ２を介し、図１の位相比較器ＰＤ１のＵｐ１信号としてチャージポンプ回路ＣＰ１に出力されるとともに、このハイレベル信号がインバータＵ４で反転されたロウレベル信号が、図２のＡＮＤ回路Ｕ３を介し、図１の位相比較器ＰＤ１のＤｏｗｎ１信号として、チャージポンプ回路ＣＰ１に出力される。
【００５２】
このため、制御電圧Ｖｃが大きくなり、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが短くなり始め、多相クロック生成回路が正常ロック状態に近づく。
そして、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが短くなり、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄが、基準クロックＳｒｅｆの周期Ｔより小さくなると、Ｓｒｅｆの立ち上がり時点において、遅延時間検出信号ＤＴ１はロウレベルとなり、制御信号ＯＶ１はロウレベルに復帰する。
【００５３】
このため、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが２Ｔ／１０を上回ることはなく、多相クロック生成回路を正常ロックさせることが可能となる。
このように、上述した第１実施形態によれば、多相クロックＣｋ１〜Ｃｋ６のエッジのずれ幅を各段ごとに検出することにより、各電圧制御遅延素子Ｈ１〜Ｈ６の遅延時間６τを検出することが可能となり、不正ロックを未然に防止することが可能となる。
【００５４】
このため、基準クロックＳｒｅｆの周波数ｆ（＝１／Ｔ）を２／（Ｎ・τｍａｘ）より小さくする必要がなくなり、ＤＬＬ回路に広範な周波数を入力することが可能となることから、動作周波数に応じて異なる回路を設計する必要がなくなり、一つのＤＬＬ回路を様々の用途に流用することができる。
ただし、電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが基準クロックＳｒｅｆの周期Ｔ以上になった場合、見かけ上は、電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが基準クロックＳｒｅｆの周期Ｔだけ短い時と、動作波形の区別がつかなくなる。
【００５５】
このため、見かけ上は、正常ロック動作であっても、内部的には、別の動作モードでロックしている事態も想定され、複数の動作モードで最適な動作を行なわせることができなくなる。
従って、ＤＬＬ回路に入力される周波数制限を緩和する場合においても、最低でも、電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τが、基準クロックＳｒｅｆの周期Ｔを超えないように、周波数ｆを制限することが好ましい。
【００５６】
すなわち、複数の動作モードに対して最適な設計を施すためには、ＤＬＬ回路に入力される周波数ｆの最大値は、１／τｍａｘに制限することが好ましい。
ただし、この場合でも、図１０の構成に比べ、ＤＬＬ回路に入力される周波数ｆの最大値はＮ／２倍に拡大することができ、設計変更を伴うことなく、一つのＤＬＬ回路を多様な用途に用いることができるという効果に変わりはない。
【００５７】
また、上述した第１実施形態では、５個のＲＳフリップフロップ回路ＦＦ１〜ＦＦ５を用いることにより、５個のクロック信号Ｄ１〜Ｄ５を生成し、電圧制御遅延素子Ｈ２〜Ｈ６の５段分の遅延時間検出信号ＤＴ１を検出する方法について説明したが、遅延時間検出信号ＤＴ１を検出するための電圧制御遅延素子Ｈ２〜Ｈ６の段数は５段に限られることなく、５〜８段のいずれでもよい。
【００５８】
例えば、ＲＳフリップフロップ回路を１個増やして、このＲＳフリップフロップ回路のＲＳ入力端子に多相クロックＣｋ６、Ｃｋ７を入力することにより、遅延時間検出信号ＤＴ１を検出するための段数を電圧制御遅延素子Ｈ２〜Ｈ７の６段にしたものとする。
この場合、遅延時間検出信号ＤＴ１の幅は６τとなるため、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、７τとなる。
【００５９】
この結果、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τがＴ／７を上回ると、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ１がハイレベルとなるため、制御信号ＯＶ１が、位相比較器ＰＤ１に出力される。
このため、遅延時間検出信号ＤＴ１を検出するための電圧制御遅延素子Ｈ１〜Ｈ１０の段数を増やすと、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τの上限をより厳しく制限することができ、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、最大９τまで増やすことができる。
【００６０】
また、多相クロックの相数がＮ相であれば、基準クロックＳｒｅｆが立ち上がってから遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、最大（Ｎ−１）τまで増やすことができる。
一方、ＲＳフリップフロップ回路ＦＦ４、ＦＦ５を省略し、遅延時間検出信号ＤＴ１を検出するための段数を、電圧制御遅延素子Ｈ２〜Ｈ４の３段にしたものとする。
【００６１】
この場合、遅延時間検出信号ＤＴ１の幅は３τとなるため、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、４τとなる。
この結果、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τがＴ／４を超えるまでは、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ１がハイレベルとならないため、それまでは制御信号ＯＶ１が位相比較器ＰＤ１に出力されなくなる。
【００６２】
このため、各電圧制御遅延素子Ｈ１〜Ｈ１０の遅延時間τがＴ／５になっても、制御信号ＯＶ１が位相比較器ＰＤ１に出力されないため、τ＝Ｔ／５で不正にロックされる可能性がある。
従って、基準クロックＳｒｅｆの立ち上がり時点で遅延時間検出信号ＤＴ１のレベルを検出する場合には、不正ロック状態になる前に、時間Ｔｄが５τより長くなるように、遅延時間検出信号ＤＴ１を検出するための電圧制御遅延素子Ｈ１〜Ｈ１０の段数を設定することが必要になる。
【００６３】
多相クロックの相数がＮ相であれば、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ１が立ち下がるまでの時間Ｔｄは、（Ｎ／２）τ以上にする必要があり、遅延時間検出信号ＤＴ１を検出するための電圧制御遅延素子Ｈ１〜Ｈ１０の段数は、（Ｎ／２）以上にする必要がある。
図５は、本発明の第２実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【００６４】
図５において、多相クロック生成回路には、位相比較器ＰＤ２、チャージポンプ回路ＣＰ２、コンデンサＣ２および電圧制御遅延素子Ｈ１１〜Ｈ２０が設けられ、ＤＬＬ回路を構成するとともに、ＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２、ＯＲ回路Ｕ５およびＤフリップフロップＦＦ１３がさらに設けられている。なお、位相比較器ＰＤ２は、図２と同様の構成を用いることができる。
【００６５】
ここで、電圧制御遅延素子Ｈ１１〜Ｈ２０は直列接続され、各電圧制御遅延素子Ｈ１１〜Ｈ２０からは多相クロックＣｋ１〜Ｃｋ１０が出力されるとともに、初段の電圧制御遅延素子Ｈ１１には、基準クロックＳｒｅｆが入力され、最終段の電圧制御遅延素子Ｈ２０から出力される多相クロックＣｋ１０は、位相比較器ＰＤ２にフィードバックされる。
【００６６】
また、電圧制御遅延素子Ｈ１１、Ｈ１４から出力される多相クロックＣｋ１、Ｃｋ４は、ＲＳフリップフロップ回路ＦＦ１１のＳ、Ｒ入力端子にそれぞれ入力され、電圧制御遅延素子Ｈ１４、Ｈ１６から出力される多相クロックＣｋ４、Ｃｋ６は、ＲＳフリップフロップ回路ＦＦ１２のＳ、Ｒ入力端子にそれぞれ入力される。
【００６７】
また、ＤフリップフロップＦＦ１３のＤ入力端子には、ＯＲ回路Ｕ５から出力される遅延時間検出信号ＤＴ２が入力されるとともに、ＤフリップフロップＦＦ１３のクロック端子ＣＫには、基準クロックＳｒｅｆが入力され、ＤフリップフロップＦＦ１３のＱ出力端子からは、制御信号ＯＶ２が位相比較器ＰＤ２に入力される。
【００６８】
そして、位相比較器ＰＤ２にフィードバックされた多相クロックＣｋ１０は、位相比較器ＰＤ２にて基準クロックＳｒｅｆと比較され、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相のずれに対応して、Ｕｐ２信号またはＤｏｗｎ２信号が、チャージポンプ回路ＣＰ２に出力される。
チャージポンプ回路ＣＰ２では、Ｕｐ２信号が出力されると、コンデンサＣ２に電荷を充電し、Ｄｏｗｎ２信号が出力されると、コンデンサＣ２に蓄積されている電荷を放電させる。
【００６９】
そして、チャージポンプ回路ＣＰ２は、コンデンサＣ２の電荷の蓄積量に対応した制御電圧Ｖｃを発生させ、この制御電圧Ｖｃを各電圧制御遅延素子Ｈ１１〜Ｈ２０に出力する。
ここで、各電圧制御遅延素子Ｈ１１〜Ｈ２０は、制御電圧Ｖｃによって遅延時間τが変化し、多相クロックＣｋ１０と基準クロックＳｒｅｆとの位相を一致させることにより、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τをＴ／１０にロックさせる。
【００７０】
この結果、各電圧制御遅延素子Ｈ１１〜Ｈ２０からは、位相がＴ／１０ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０が出力される。
一方、ＲＳフリップフロップ回路ＦＦ１１からは、多相クロックＣｋ１１、Ｃｋ１４間のエッジのずれ幅に対応したパルス信号Ｄ１１が出力され、ＲＳフリップフロップ回路ＦＦ１２からは、多相クロックＣｋ１４、Ｃｋ１６間のエッジのずれ幅に対応したパルス信号Ｄ１２が出力される。
【００７１】
そして、各ＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２から出力されたパルス信号Ｄ１１、Ｄ１２は、ＯＲ回路Ｕ５にて論理和がとられ、多相クロックＣｋ１から多相クロックＣｋ６までの遅延時間５τに対応した遅延時間検出信号ＤＴ２が生成される。
そして、ＯＲ回路Ｕ５で生成された遅延時間検出信号ＤＴ２はＤフリップフロップＦＦ１３に出力され、基準クロックＳｒｅｆに同期して、遅延時間検出信号ＤＴ２がラッチされる。
【００７２】
そして、遅延時間検出信号ＤＴ２がＤフリップフロップＦＦ１３でラッチされると、その遅延時間検出信号ＤＴ２に対応した制御信号ＯＶ２が位相比較器ＰＤ２に出力され、位相比較器ＰＤ２で生成されるＵｐ２信号およびＤｏｗｎ２信号の出力を制御する。
例えば、多相クロックＣｋ１〜Ｃｋ１０の遅延時間τが長くなり、基準クロックの周期Ｔの２倍でロックされる状態に近づくと、多相クロックＣｋ１〜Ｃｋ６のエッジのずれ量が大きくなり、各ＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２から出力されるパルス信号Ｄ１１、Ｄ１２の幅も大きくなる。
【００７３】
このため、ＯＲ回路Ｕ５から出力される遅延時間検出信号ＤＴ２の幅も大きくなり、基準クロックＳｒｅｆに同期して、遅延時間検出信号ＤＴ２がラッチされるようになるため、ＤフリップフロップＦＦ１３から制御信号ＯＶ２が出力される。
ここで、位相比較器ＰＤ２は、制御信号ＯＶ２がＤフリップフロップＦＦ１３から出力されると、Ｕｐ２信号をチャージポンプ回路ＣＰ２に強制的に出力するとともに、Ｄｏｗｎ２信号の出力を抑制し、チャージポンプ回路ＣＰ２から出力される制御電圧Ｖｃを大きくする。
【００７４】
この結果、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τが短くなり、電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τの総計１０τが、基準クロックＳｒｅｆの周期Ｔに近づく。
このため、遅延時間検出信号ＤＴ２を生成するためのＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２の個数を減らすことが可能となるとともに、基準クロックの周期Ｔのｎ（ｎ＝２、３、４、・・・）倍でロックされることを防止して、基準クロックの周期Ｔにロックさせることが可能となり、基準クロックの周波数ｆ（＝１／Ｎ）に制約を設けることなく、不正ロックを防止することが可能となる。
【００７５】
図６は、本発明の第２実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
図６において、正常ロック時には、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τの総計１０τが、基準クロックＳｒｅｆの周期Ｔに一致するように、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τが制御される。
【００７６】
このため、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τ＝Ｔ／１０となり、各ＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２から出力されるパルス信号Ｄ１１、Ｄ１２の幅がそれぞれ３Ｔ／１０、２Ｔ／１０となる。
このため、ＯＲ回路Ｕ５から出力される遅延時間検出信号ＤＴ２の幅は、５Ｔ／１０となり、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ２が立ち下がるまでの時間Ｔｄは、６Ｔ／１０となる。
【００７７】
この結果、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ２はロウレベルとなり、ＤフリップフロップＦＦ１３から出力される制御信号ＯＶ２はロウレベルとなる。
このため、図２の位相比較器ＰＤ３から出力されるＵｐ３信号およびＤｏｗｎ３信号が、図５の位相比較器ＰＤ２のＵｐ２信号およびＤｏｗｎ２信号として、そのままチャージポンプ回路ＣＰ２に出力され、正常ロック状態をそのまま維持することができる。
【００７８】
図７は、本発明の第１実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
図７において、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τは、Ｔ／１０よりも長く、多相クロック生成回路はロックが外れた状態にある。
もし、遅延時間τがさらに長くなり、２Ｔ／１０にまで達することがあると、位相比較器ＰＤ１は多相クロックＣｋ１０が基準クロックＳｒｅｆに正常ロックした状態と区別がつかなくなるため、図１２のような不正ロックに陥る可能性がある。
【００７９】
しかしながら、図７に示されるように、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τがＴ／６を越えると、各ＲＳフリップフロップ回路ＦＦ１１、ＦＦ１２から出力されるパルス信号Ｄ１１、Ｄ１２の幅３τおよび２τもそれぞれ３Ｔ／６、２Ｔ／６を上回り、ＯＲ回路Ｕ５から出力される遅延時間検出信号ＤＴ２の幅は、５τ＞５Ｔ／６となる。
【００８０】
このため、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ２が立ち下がるまでの時間Ｔｄは、６τ＞６Ｔ／６＝Ｔとなる。
この結果、基準クロックＳｒｅｆの立ち上がり時点では、遅延時間検出信号ＤＴ２はハイレベルとなり、ＤフリップフロップＦＦ１３から出力される制御信号ＯＶ２はハイレベルとなる。
【００８１】
このため、このハイレベル信号が、図２のＯＲ回路Ｕ２を介し、図５の位相比較器ＰＤ２のＵｐ２信号として、チャージポンプ回路ＣＰ２に出力されるとともに、このハイレベル信号がインバータＵ４で反転されたロウレベル信号が、図２のＡＮＤ回路Ｕ３を介し、図５の位相比較器ＰＤ２のＤｏｗｎ２信号として、チャージポンプ回路ＣＰ２に出力される。
【００８２】
このため、制御電圧Ｖｃが大きくなり、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τが短くなり始め、多相クロック生成回路が正常ロック状態に近づく。そして、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τが短くなり、基準クロックＳｒｅｆが立ち上がってから、遅延時間検出信号ＤＴ２が立ち下がるまでの時間Ｔｄが、基準クロックＳｒｅｆの周期Ｔより小さくなると、Ｓｒｅｆの立ち上がり時点において、遅延時間検出信号ＤＴ２はロウレベルとなり、制御信号ＯＶ２はロウレベルに復帰する。
【００８３】
このため、各電圧制御遅延素子Ｈ１１〜Ｈ２０の遅延時間τが２Ｔ／１０を上回ることはなく、多相クロック生成回路を正常ロックさせることが可能となる。このように、上述した第２実施形態によれば、複数段に跨って多相クロックＣｋ１１〜Ｃｋ２０エッジのずれ幅を検出することにより、遅延時間検出信号ＤＴ２を生成するために使われるＲＳフリップフロップ回路の個数を減らすことができ、回路構成を簡略化することが可能となる。
【００８４】
ただし、複数個分の電圧制御遅延素子Ｈ１１〜Ｈ２０に跨るようにＲＳフリップフロップ回路を設けると、正常な検出が行われなくなる場合がある。
例えば、３段分の電圧制御遅延素子Ｈ１２〜Ｈ１４の遅延時間３τを１個のＲＳフリップフロップ回路ＦＦ１１で受け持つ場合、３τが基準クロックＳｒｅｆの周期Ｔを上回ることがあると、このＲＳフリップフロップ回路ＦＦ１１で検出されるパルス信号Ｄ１１の幅は、所望の値よりもＴだけ短くなる。
【００８５】
このため、Ｍ個分の電圧制御遅延素子Ｈ１１〜Ｈ２０をまとめて扱う場合、Ｍ・τｍａｘが基準クロックＳｒｅｆの周期Ｔよりも小さいことが必要になる。
また、この時許容できる基準クロックＳｒｅｆの最大値は、１／（Ｍ・τｍａｘ）に低下する。
図８は、本発明の一実施形態に係るクロック逓倍回路の構成を示すブロック図、図９は、本発明の一実施形態に係るクロック逓倍回路の動作を示すタイミングチャートである。
【００８６】
図８において、クロック逓倍回路には、多相クロック生成回路ＣＧ、ＲＳフリップフロップ回路ＦＦ２１〜ＦＦ２５およびＯＲ回路Ｕ６が設けられている。
ここで、多相クロック生成回路ＣＧは、図１または図５の構成を用いることができ、この多相クロック生成回路ＣＧでは、図３に示すように、基準信号Ｓｒｅｆが入力され、エッジが１／１０周期ずつずれた１０相分の多相クロックＣｋ１〜Ｃｋ１０が出力される。
【００８７】
そして、多相クロックＣｋ１、Ｃｋ２はＲＳフリップフロップ回路ＦＦ２１に入力され、多相クロックＣｋ３、Ｃｋ４はＲＳフリップフロップ回路ＦＦ２２に入力され、多相クロックＣｋ５、Ｃｋ６はＲＳフリップフロップ回路ＦＦ２３に入力され、多相クロックＣｋ７、Ｃｋ８はＲＳフリップフロップ回路ＦＦ２４に入力され、多相クロックＣｋ９、Ｃｋ１０はＲＳフリップフロップ回路ＦＦ２５に入力される。
【００８８】
そして、各ＲＳフリップフロップ回路ＦＦ２１〜ＦＦ２５にて、各多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジがそれぞれ検出され、図９に示すように、各多相クロックＣｋ１〜Ｃｋ１０のエッジのずれに対応したノン・オーバーラップ・パルスＳ１〜Ｓ５が出力される。
このノン・オーバーラップ・パルスＳ１〜Ｓ５は、ＯＲ回路Ｕ６にそれぞれ出力され、このＯＲ回路Ｕ６にて、このノン・オーバーラップ・パルスＳ１〜Ｓ５の論理和がとられる。
【００８９】
この結果、図９に示すように、基準信号Ｓｒｅｆの５倍の周波数の逓倍クロックが、ＯＲ回路Ｕ６を介して出力される。
これにより、リングオシレータを用いることなく、逓倍クロックを生成することができ、リングオシレータに固有の低周波雑音の発生を防止することが可能となるとともに、基準クロックＳｒｅｆの周波数制限を緩和しつつ、不正ロックを防止することが可能となり、多相クロック生成回路ＣＧの設計変更を行なうことなく、様々の周波数で動作可能なクロック逓倍回路を構成することが可能となる。
【００９０】
なお、例えば、図１の多相クロック生成回路ＣＧを用いてクロック逓倍回路を構成する場合、図８のＲＳフリップフロップ回路ＦＦ２１を図１のＲＳフリップフロップ回路ＦＦ１と兼用し、図８のＲＳフリップフロップ回路ＦＦ２２を図１のＲＳフリップフロップ回路ＦＦ３と兼用し、図８のＲＳフリップフロップ回路ＦＦ２３を図１のＲＳフリップフロップ回路ＦＦ５と兼用するようにしてもよく、これにより、ＲＳフリップフロップ回路の使用個数を減らして、回路構成を簡略化することが可能となる。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、電圧制御遅延素子の遅延時間を所定値以下に制限することが可能となり、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となることから、多相クロック生成回路の設計変更を行なうことなく、様々の用途に流用することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図２】本発明の一実施形態に係る位相比較器の構成を示すブロック図である。
【図３】本発明の第１実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図４】本発明の第１実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【図５】本発明の第２実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図６】本発明の第２実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図７】本発明の第１実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【図８】本発明の一実施形態に係るクロック逓倍回路の構成を示すブロック図である。
【図９】本発明の一実施形態に係るクロック逓倍回路の動作を示すタイミングチャートである。
【図１０】従来の多相クロック生成回路の構成を示すブロック図である。
【図１１】従来の多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図１２】従来の多相クロック生成回路の不正ロック時の動作を説明するタイミングチャートである。
【符号の説明】
ＰＤ１〜ＰＤ３  位相比較器
ＣＰ１、ＣＰ２  チャージポンプ回路
Ｃ１、Ｃ２  コンデンサ
Ｈ１〜Ｈ１０、Ｈ１１〜Ｈ２０  電圧制御遅延素子
ＦＦ１〜ＦＦ５、ＦＦ１１、ＦＦ１２、ＦＦ２１〜ＦＦ２５  ＲＳフリップフロップ回路
ＦＦ６、ＦＦ１３  Ｄフリップフロップ
Ｕ１、Ｕ２、Ｕ５、Ｕ６  ＯＲ回路
Ｕ３  ＡＮＤ回路
Ｕ４  インバータ
ＣＧ  多相クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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