(57)【特許請求の範囲】
【請求項１】
外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、
前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、
前記基準電圧の基準値からの増減に応じて調整された電源電圧を前記インバータに供給する電源電圧回路と、
前記基準電圧の基準値からの増減に応じて調整された接地電圧を前記インバータに供給する接地電圧回路と、
を備えることを特徴とするバッファ。
【請求項２】
前記電源電圧回路は、前記基準電圧が基準値を超えれば前記電源電圧を低下させ、前記基準電圧が前記基準値より低ければ前記電源電圧を上昇させることを特徴とする請求項１に記載のバッファ。
【請求項３】
前記接地電圧回路は、前記基準電圧が基準値を超えれば前記接地電圧を上昇させ、前記基準電圧が前記基準値より低ければ前記接地電圧を低下させることを特徴とする請求項１に記載のバッファ。
【請求項４】
前記増幅器は、前記外部信号の電圧レベルが前記基準電圧より高ければ前記接地電圧を出力し、前記外部信号の電圧レベルが前記基準電圧より低ければ前記電源電圧を出力することを特徴とする請求項１に記載のバッファ。
【請求項５】
前記電源電圧回路は、前記電源電圧が入力され、前記基準電圧に応答して前記電源電圧を調整することを特徴とする請求項４に記載のバッファ。
【請求項６】
前記接地電圧回路は、前記接地電圧が入力され、前記基準電圧に応答して前記接地電圧を調整することを特徴とする請求項４に記載のバッファ。
【請求項７】
前記電源電圧回路は、前記電源電圧が入力され、前記電源電圧と前記インバータとの間に連結されたトランジスタを備えることを特徴とする請求項４に記載のバッファ。
【請求項８】
前記トランジスタのゲートは、前記基準電圧に連結されたことを特徴とする請求項７に記載のバッファ。
【請求項９】
前記トランジスタのソースは前記電源電圧に連結され、前記トランジスタのドレインは前記インバータに連結されたことを特徴とする請求項８に記載のバッファ。
【請求項１０】
前記電源電圧回路は、前記トランジスタと並列であり、かつ、前記電源電圧と前記インバータとの間に連結された他のトランジスタを備え、前記他のトランジスタのゲートは前記接地電圧に連結されたことを特徴とする請求項９に記載のバッファ。
【請求項１１】
前記トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１０に記載のバッファ。
【請求項１２】
前記接地電圧回路は前記接地電圧が入力され、前記接地電圧と前記インバータとの間に連結されたトランジスタを備えることを特徴とする請求項４に記載のバッファ。
【請求項１３】
前記トランジスタのゲートは前記基準電圧に連結されたことを特徴とする請求項１２に記載のバッファ。
【請求項１４】
前記トランジスタのソースは前記接地電圧に連結され、前記トランジスタのドレインは前記インバータに連結されたことを特徴とする請求項１３に記載のバッファ。
【請求項１５】
前記接地電圧回路は前記トランジスタと並列であり、かつ、前記接地電圧と前記インバータとの間に連結された他のトランジスタを備え、前記他のトランジスタのゲートは前記電源電圧に連結されたことを特徴とする請求項１４に記載のバッファ。
【請求項１６】
前記トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１５に記載のバッファ。
【請求項１７】
前記インバータは、前記電源電圧回路と前記接地電圧回路との間に連結され、互いに直列連結された第１及び第２トランジスタを備えることを特徴とする請求項４に記載のバッファ。
【請求項１８】
前記第１及び第２トランジスタのゲートは前記増幅器の出力の共通ノードに連結され、前記第１トランジスタのドレインと第２トランジスタのソースは共通電圧出力ノードに連結され、前記第１トランジスタのソースは前記電源電圧回路に連結され、前記第２トランジスタのソースは前記接地電圧回路に連結されたことを特徴とする請求項１７に記載のバッファ。
【請求項１９】
前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１８に記載のバッファ。
【請求項２０】
前記増幅器は、
ソースが接地電圧に連結され、ゲートが前記基準電圧に連結された第１ＮＭＯＳトランジスタと、
ソースが前記接地電圧に連結され、ゲートが前記外部信号に連結された第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタのドレインに連結され、その入力端が電源電圧に連結された電流ミラーと、
をさらに備えることを特徴とする請求項１に記載のバッファ。
【請求項２１】
外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、を備えるバッファのスキュー減少方法において、
(ａ)前記基準電圧の基準値からの増減に応じて前記インバータに供給される電源電圧を調整する段階と、
(ｂ)前記基準電圧の基準値からの増減に応じて前記インバータに供給される接地電圧を調整する段階と、
を含むことを特徴とするバッファのスキュー減少方法。
【請求項２２】
前記(ａ)段階は、前記基準電圧が基準値を超えれば前記電源電圧を低下させ、前記基準電圧が前記基準値より低ければ前記電源電圧を上昇させる段階をさらに含むことを特徴とする請求項２１に記載のバッファのスキュー減少方法。
【請求項２３】
前記(ｂ)段階は、前記基準電圧が基準値を超えれば前記接地電圧を上昇させ、前記基準電圧が前記基準値より低ければ前記接地電圧を低下させる段階をさらに含むことを特徴とする請求項２１に記載のバッファのスキュー減少方法。
【請求項２４】
外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、
前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、
電源電圧と前記インバータとの間に直列連結された第１トランジスタを有し、前記第１トランジスタの制御電極が前記基準電圧に連結され、前記基準電圧の基準値からの増減に応じて調整された電源電圧を前記インバータに供給する電圧供給回路と、
を備えることを特徴とするバッファ。
【請求項２５】
前記電圧供給回路は、前記第１トランジスタと並列連結された第２トランジスタをさらに備え、前記第２トランジスタの制御電極は、接地電圧に連結されたことを特徴とする請求項２４に記載のバッファ。
【請求項２６】
前記第１及び第２トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項２５に記載のバッファ。
【請求項２７】
接地電圧と前記インバータとの間に直列連結された第２トランジスタを備え、前記第２トランジスタの制御電極は前記基準電圧に連結された接地電圧供給回路をさらに備えることを特徴とする請求項２４に記載のバッファ。
【請求項２８】
外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、
前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、
接地電圧と前記インバータとの間に直列連結された第１トランジスタを有し、前記第１トランジスタの制御電極が前記基準電圧に連結され、前記基準電圧の基準値からの増減に応じて調整された接地電圧を前記インバータに供給する接地電圧供給回路と、
を備えることを特徴とするバッファ。
【請求項２９】
前記接地電圧供給回路は前記第１トランジスタと並列連結された第２トランジスタをさらに備え、前記第２トランジスタの制御電極は電源電圧に連結されたことを特徴とする請求項２８に記載のバッファ。
【請求項３０】
前記第１及び第２トランジスタはＮＭＯＳトランジスタであることを特徴とする請求項２９に記載のバッファ。
【請求項３１】
電源電圧と前記インバータとの間に直列連結された第２トランジスタを備え、前記第２トランジスタの制御電極は前記基準電圧に連結された接地電圧供給回路をさらに備えることを特徴とする請求項２８に記載のバッファ。
【請求項３２】
外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、
前記差動増幅部の出力を反転させて出力する反転部と、
電源電圧を前記反転部に供給し、前記基準電圧の基準値からの増減に応じて前記反転部に供給される前記電源電圧の電荷量を変動させる電源電圧供給部と、
前記反転部に接地電圧を供給し、前記基準電圧の基準値からの増減に応じて前記反転部に供給される接地電圧の電荷量を変動させる接地電圧供給部と、
を備えることを特徴とする差動型入出力バッファ。
【請求項３３】
前記基準電圧が基準値より増加すれば前記反転部に供給される電源電圧の電荷量を減少させることによって前記反転部の出力信号の上昇時間が遅れ、前記反転部に供給される接地電圧の電荷量を増加させることによって前記反転部の出力信号の下降時間が早くなることを特徴とする請求項３２に記載の差動型入出力バッファ。
【請求項３４】
前記基準電圧が基準値より減少すれば前記反転部に供給される電源電圧の電荷量を増加させることによって前記反転部の出力信号の上昇時間が早くなり、前記反転部に供給される接地電圧の電荷量を減少させることによって前記反転部の出力信号の下降時間が遅れることを特徴とする請求項３２に記載の差動型入出力バッファ。
【請求項３５】
前記電源電圧供給部は、
ソースに前記電源電圧が印加され、ゲートに前記基準電圧が印加され、ドレインは前記反転部に連結される第１ＰＭＯＳトランジスタと、
ソースに前記電源電圧が印加され、ゲートに前記接地電圧が印加され、ドレインは前記反転部に連結される第２ＰＭＯＳトランジスタと、
を備えることを特徴とする請求項３２に記載の差動型入出力バッファ。
【請求項３６】
前記接地電圧供給部は、
ドレインは前記反転部に連結され、ゲートに前記基準電圧が印加され、ソースに前記接地電圧が印加される第１ＮＭＯＳトランジスタと、
ドレインは前記反転部に連結され、ゲートに前記電源電圧が印加され、ソースに前記接地電圧が印加される第２ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項３２に記載の差動型入出力バッファ。
【請求項３７】
外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、
前記基準電圧と電源電圧とが入力され、前記差動増幅部の出力信号が論理ローである場合に、前記基準電圧の基準値からの増減に応じて調整された前記電源電圧レベルの出力信号を出力するプルアップ部と、
前記基準電圧と接地電圧とが入力され、前記差動増幅部の出力信号が論理ハイである場合に、前記基準電圧の基準値からの増減に応じて調整された前記接地電圧レベルの出力信号を出力するプルダウン部と、
を備えることを特徴とする差動型入出力バッファ。
【請求項３８】
前記プルアップ部は、前記基準電圧が基準値より増加すれば前記入出力バッファの出力信号の上昇時間を遅らせ、前記基準電圧が前記基準値より減少すれば前記入出力バッファの出力信号の上昇時間を早めることを特徴とする請求項３７に記載の差動型入出力バッファ。
【請求項３９】
前記プルダウン部は、前記基準電圧が基準値より増加すれば前記入出力バッファの出力信号の下降時間を早め、前記基準電圧が前記基準値より減少すれば前記入出力バッファの出力信号の下降時間を遅らせることを特徴とする請求項３７に記載の差動型入出力バッファ。
【請求項４０】
外部信号と基準電圧とが入力されて前記外部信号を増幅して出力する差動増幅部と、
前記差動増幅部の出力を反転させて出力する反転部と、
前記基準電圧が入力され、前記差動増幅部の出力が論理ハイから論理ローに遷移される場合に、前記基準電圧が基準値より増加すれば前記反転部の出力信号が論理ローから論理ハイに上昇する時間を遅らせ、逆に前記基準電圧が前記基準値より減少すれば前記反転部の出力信号が論理ローから論理ハイに上昇する時間を早める電源電圧供給部と、
を備えることを特徴とする差動型入出力バッファ。
【請求項４１】
外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、
前記差動増幅部の出力を反転させて出力する反転部と、
前記基準電圧が入力され、前記差動増幅部の出力が論理ローから論理ハイに遷移される場合に、前記基準電圧が基準値より増加すれば前記反転部の出力信号が論理ハイから論理ローに下降する時間を早め、逆に前記基準電圧が前記基準値より減少すれば前記反転部の出力信号が論理ハイから論理ローに下降する時間を遅らせる接地電圧供給部と、
を備えることを特徴とする差動型入出力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は差動型入出力バッファに係り、特に半導体メモリ装置に備えられる差動型入出力バッファに関する。
【０００２】
【従来の技術】
半導体メモリ装置は多様な回路を備える。その中でも入出力バッファは半導体メモリ装置に必須なものとして備えられる。
【０００３】
図１は、従来の差動型入出力バッファのブロック図である。図１を参照すると、従来の差動型入出力バッファ１０１は差動増幅器１１１とインバータ１２１とを備える。
【０００４】
差動増幅器１１１には基準電圧Ｖｒｅｆ及び外部信号ＩＮが印加される。外部信号ＩＮは差動増幅器１１１によりＣＭＯＳ(Complementary Metal Oxide Semiconductor)レベルに変換された後に、インバータ１２１により反転されて出力される。
【０００５】
ところで、差動増幅器１１１に印加される基準電圧Ｖｒｅｆが外部要因、例えばノイズにより変動すると、差動増幅器１１１の共通モードが変動する。差動増幅器１１１の共通モードが変動すれば、図２に示されたようにインバータ１２１の出力信号Ｖｏｕｔにはスキュー２２１、２３１が大きく発生する。
【０００６】
すなわち、基準電圧Ｖｒｅｆが基準値、例えば１.２５ボルトより増加すれば差動増幅器１１１の出力信号の上昇時間は遅くなり、下降時間は早くなる。それにより、インバータ１２１の出力信号Ｖｏｕｔの下降時間は基準信号２１１より遅くなり(２２２)、出力信号Ｖｏｕｔの上昇時間は基準信号２１１より早くなる(２２１)。
【０００７】
逆に、基準電圧Ｖｒｅｆが前記基準値より減少すれば差動増幅器１１１の出力信号の上昇時間は早くなり、下降時間は遅くなる。これにより、インバータ１２１の出力信号Ｖｏｕｔの下降時間は基準信号２１１より早くなり(２３２)、出力信号Ｖｏｕｔの上昇時間は基準信号２１１より遅くなる(２３１)。したがって、図２に示されたようにインバータ１２１の出力信号Ｖｏｕｔにはスキューが大きく発生する。
【０００８】
このように従来の技術によれば差動増幅器１１１に印加される基準電圧Ｖｒｅｆが変動することによってインバータ１２１の出力信号Ｖｏｕｔにスキューが大きく発生する。前記スキューによって入出力バッファ１０１を備える半導体装置は誤動作を起こす恐れがある。
【０００９】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、基準電圧の変動時に出力信号に発生するスキューを減少させる入出力バッファを供給することである。
【００１０】
本発明が解決しようとする他の技術的課題は、前記入出力バッファの動作方法を供給することである。
【００１１】
【課題を解決するための手段】
前記技術的な課題を達成するために本発明は、外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、前記基準電圧に応答して調整された電源電圧を前記インバータに供給する電源電圧回路と、前記基準電圧に応答して調整された接地電圧を前記インバータに供給する接地電圧回路と、を備えることを特徴とするバッファを供給する。
【００１２】
望ましくは、前記電源電圧回路は、前記基準電圧が基準値を超えれば前記電源電圧を低下させ、前記基準電圧が前記基準値より低ければ前記電源電圧を上昇させる。
【００１３】
また望ましくは、前記接地電圧回路は、前記基準電圧が基準値を超えれば前記接地電圧を上昇させ、前記基準電圧が前記基準値より低ければ前記接地電圧を低下させる。
【００１４】
また望ましくは、前記増幅器は、前記外部信号の電圧レベルが前記基準電圧より高ければ前記接地電圧を出力し、前記外部信号の電圧レベルが前記基準電圧より低ければ前記電源電圧を出力する。
【００１５】
また望ましくは、前記電源電圧回路は、前記電源電圧が供給され、前記基準電圧に応答して前記電源電圧を調整する。
【００１６】
また望ましくは、前記接地電圧回路は、前記接地電圧が入力され、前記基準電圧に応答して前記接地電圧を調整する。
【００１７】
また望ましくは、前記電源電圧回路は、前記電源電圧が入力され、前記電源電圧と前記インバータとの間に連結されたトランジスタを備える。
【００１８】
また望ましくは、前記トランジスタのゲートは、前記基準電圧に連結される。
【００１９】
また望ましくは、前記トランジスタのソースは前記電源電圧に連結され、前記トランジスタのドレインは前記インバータに連結される。
【００２０】
また望ましくは、前記電源電圧回路は、前記トランジスタと並列であり、かつ、前記電源電圧と前記インバータとの間に連結された他のトランジスタを備え、前記他のトランジスタのゲートは前記接地電圧に連結される。
【００２１】
また望ましくは、前記トランジスタはＰＭＯＳトランジスタである。
【００２２】
また望ましくは、前記接地電圧回路は前記接地電圧が入力され、前記接地電圧と前記インバータとの間に連結されたトランジスタを備える。
【００２３】
また望ましくは、前記トランジスタのゲートは前記基準電圧に連結される。
【００２４】
また望ましくは、前記トランジスタのソースは前記接地電圧に連結され、前記トランジスタのドレインは前記インバータに連結される。
【００２５】
また望ましくは、前記接地電圧回路は前記トランジスタと並列であり、また前記接地電圧と前記インバータ間に連結された他のトランジスタを備え、前記他のトランジスタのゲートは前記電源電圧に連結される。
【００２６】
また望ましくは、前記トランジスタはＮＭＯＳトランジスタである。
【００２７】
また望ましくは、前記インバータは、前記電源電圧回路と前記接地電圧回路間に連結され、相互直列連結された第１及び第２トランジスタを備える。
【００２８】
また望ましくは、前記第１及び第２トランジスタのゲートは前記増幅器の出力の共通ノードに連結され、前記第１トランジスタのドレインと第２トランジスタのソースは共通電圧出力ノードに連結され、前記第１トランジスタのソースは前記電源電圧回路に連結され、前記第２トランジスタのソースは前記接地電圧回路に連結される。
【００２９】
また望ましくは、前記第１トランジスタはＰＭＯＳトランジスタであり、前記第２トランジスタはＮＭＯＳトランジスタである。
【００３０】
また望ましくは、前記増幅器は、ソースが接地電圧に連結され、ゲートは前記基準電圧に連結された第１ＮＭＯＳトランジスタと、ソースが前記接地電圧に連結され、ゲートは前記外部信号に連結された第２ＮＭＯＳトランジスタと、前記第１及び第２ＮＭＯＳトランジスタのドレインに連結され、その入力端が電源電圧に連結された電流ミラーをさらに備える。
【００３１】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、電源電圧と前記インバータ間に直列連結された第１トランジスタを備え、前記第１トランジスタの制御電極が前記基準電圧に連結された電圧供給回路と、を備えることを特徴とするバッファを供給する。
【００３２】
望ましくは、前記電圧供給回路は、前記第１トランジスタと並列連結された第２トランジスタをさらに備え、前記第２トランジスタの制御電極は接地電圧に連結される。
【００３３】
また望ましくは、前記第１及び第２トランジスタはＰＭＯＳトランジスタである。
【００３４】
また望ましくは、接地電圧と前記インバータ間に直列連結された第２トランジスタを備え、前記第２トランジスタの制御電極は前記基準電圧に連結された接地電圧供給回路をさらに備える。
【００３５】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、接地電圧と前記インバータ間に直列連結された第１トランジスタを備え、前記第１トランジスタの制御電極が前記基準電圧に連結された接地電圧供給回路を備えることを特徴とするバッファを供給する。
【００３６】
望ましくは、前記接地電圧供給回路は前記第１トランジスタと並列連結された第２トランジスタをさらに備え、前記第２トランジスタの制御電極は電源電圧に連結される。
【００３７】
また望ましくは、前記第１及び第２トランジスタはＮＭＯＳトランジスタである。
【００３８】
また望ましくは、電源電圧と前記インバータ間に直列連結された第２トランジスタを備え、前記第２トランジスタの制御電極は前記基準電圧に連結された接地電圧供給回路をさらに備える。
【００３９】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、前記差動増幅部の出力を反転させて出力する反転部と、電源電圧を前記反転部に供給し、前記基準電圧に応答して前記反転部に供給される前記電源電圧の電荷量を変動させる電源電圧供給部と、前記反転部に接地電圧を供給し、前記基準電圧に応答して前記反転部に供給される接地電圧の電荷量を変動させる接地電圧供給部と、を備えることを特徴とする差動型入出力バッファを供給する。
【００４０】
望ましくは、前記基準電圧が基準値より増加すれば前記反転部に供給される電源電圧の電荷量を減少させることによって前記反転部の出力信号の上昇時間が遅れ、また前記反転部に供給される接地電圧の電荷量を増加させることによって前記反転部の出力信号の下降時間が早くなる。
【００４１】
また望ましくは、前記基準電圧が基準値より減少すれば前記反転部に供給される電源電圧の電荷量を増加させることによって前記反転部の出力信号の上昇時間が早くなり、また前記反転部に供給される接地電圧の電荷量を減少させることによって前記反転部の出力信号の下降時間が遅れる。
【００４２】
また望ましくは、前記電源電圧供給部は、ソースに前記電源電圧が印加され、ゲートに前記基準電圧が印加され、ドレインは前記反転部に連結される第１ＰＭＯＳトランジスタと、ソースに前記電源電圧が印加され、ゲートに前記接地電圧が印加され、ドレインは前記反転部に連結される第２ＰＭＯＳトランジスタと、を備える。
【００４３】
また望ましくは、前記接地電圧供給部は、ドレインは前記反転部に連結され、ゲートに前記基準電圧が印加され、ソースに前記接地電圧が印加される第１ＮＭＯＳトランジスタと、ドレインは前記反転部に連結され、ゲートに前記電源電圧が印加され、ソースに前記接地電圧が印加される第２ＮＭＯＳトランジスタと、を備える。
【００４４】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、前記基準電圧と電源電圧とが入力され、前記差動増幅部の出力信号が論理ローである場合に、前記基準電圧に応答して前記電源電圧レベルの出力信号を出力するプルアップ部と、前記基準電圧と接地電圧とが入力され、前記差動増幅部の出力信号が論理ハイである場合に、前記基準電圧に応答して前記接地電圧レベルの出力信号を出力するプルダウン部と、を備えることを特徴とする差動型入出力バッファを供給する。
【００４５】
望ましくは、前記プルアップ部は、前記基準電圧が基準値より増加すれば前記入出力バッファの出力信号の上昇時間を遅らせ、前記基準電圧が前記基準値より減少すれば前記入出力バッファの出力信号の上昇時間を早める。
【００４６】
また望ましくは、前記プルダウン部は、前記基準電圧が基準値より増加すれば前記入出力バッファの出力信号の下降時間を早め、前記基準電圧が前記基準値より減少すれば前記入出力バッファの出力信号の下降時間を遅らせる。
【００４７】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力されて前記外部信号を増幅して出力する差動増幅部と、前記差動増幅部の出力を反転させて出力する反転部と、前記基準電圧が入力され、前記差動増幅部の出力が論理ハイから論理ローに遷移される場合に、前記基準電圧が基準値より増加すれば前記反転部の出力信号が論理ローから論理ハイに上昇する時間を遅らせ、逆に前記基準電圧が前記基準値より減少すれば前記反転部の出力信号が論理ローから論理ハイに上昇する時間を早める電源電圧供給部と、を備えることを特徴とする差動型入出力バッファを供給する。
【００４８】
前記技術的な課題を達成するために本発明はまた、外部信号と基準電圧とが入力され、前記外部信号を増幅して出力する差動増幅部と、前記差動増幅部の出力を反転させて出力する反転部と、前記基準電圧が入力され、前記差動増幅部の出力が論理ローから論理ハイに遷移される場合に、前記基準電圧が基準値より増加すれば前記反転部の出力信号が論理ハイから論理ローに下降する時間を早め、逆に前記基準電圧が前記基準値より減少すれば前記反転部の出力信号が論理ハイから論理ローに下降する時間を遅らせる接地電圧供給部と、を備えることを特徴とする差動型入出力バッファを供給する。
【００４９】
前記他の技術的な課題を達成するために本発明は、外部信号と基準電圧とが入力され、これらの差に応答して増幅信号を発生する増幅器と、前記増幅信号が入力され、前記増幅信号に応答して反転信号を発生するインバータと、を備えるバッファのスキュー減少方法において、(ａ)前記基準電圧に応答して前記インバータに供給される電源電圧を調整する段階と、(ｂ)前記基準電圧に応答して前記インバータに供給される接地電圧を調整する段階と、を含むことを特徴とするバッファのスキュー減少方法を供給する。
【００５０】
望ましくは、前記(ａ)段階は、前記基準電圧が基準値を超えれば前記電源電圧を低下させ、前記基準電圧が前記基準値より低ければ前記電源電圧を上昇させる段階をさらに含む。
【００５１】
また望ましくは、前記(ｂ)段階は、前記基準電圧が基準値を超えれば前記接地電圧を上昇させ、前記基準電圧が前記基準値より低ければ前記接地電圧を低下させる段階をさらに含む。
【００５２】
前記本発明によって基準電圧が基準値より増減しても入出力バッファの出力信号のスキューは大きくならない。
【００５３】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００５４】
以下、添付した図面に基づいて本発明の望ましい実施の形態を詳細に説明する。各図面に提示された同じ参照符号は同様の部材を示す。
【００５５】
図３は、本発明の第１の実施の形態に係る差動型入出力バッファのブロック図である。図３を参照すれば、差動型入出力バッファ３０１は差動増幅部３１１、反転部３２１、電源電圧供給部３３１及び接地電圧供給部３４１を備える。
【００５６】
差動増幅部３１１は外部信号ＩＮ及び基準電圧Ｖｒｅｆが入力され、外部信号ＩＮを増幅して出力する。すなわち、差動増幅部３１１は外部信号ＩＮが基準電圧Ｖｒｅｆより高ければ接地電圧Ｖｓｓレベルの信号ＶＯＵＴ１を出力し、外部信号ＩＮが基準電圧Ｖｒｅｆより低ければ電源電圧Ｖｄｄレベルの信号ＶＯＵＴ１を出力する。例えば、本実施形態の入出力バッファ３０１が入力バッファとして使われる場合、外部信号ＩＮはＴＴＬ(Transistor Transistor Logic)レベルやＳＳＴＬ(Stub Series Terminated Logic)レベルの電圧を有し、電源電圧ＶｄｄはＣＭＯＳレベルの電圧より構成されうる。これにより、差動増幅部３１１に入力されるＴＴＬまたはＳＳＴＬレベルの外部信号ＩＮはＣＭＯＳレベルの信号に変換されて出力される。
【００５７】
差動増幅部３１１は、基準電圧Ｖｒｅｆが基準値(図５のＶａ)、例えば１.２５ボルトより増加すれば(図５の５２１)、出力信号ＶＯＵＴ１を基準信号(図６の６１１)より早く出力し(図６の６３１)、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すれば(図５の５３１)、出力信号ＶＯＵＴ１を基準信号(図６の６１１)より遅く出力する(図６の６２１)。
【００５８】
基準信号６１１は基準電圧Ｖｒｅｆが基準値５１１である場合に、差動増幅部３１１から出力される信号である。
【００５９】
反転部３２１は差動増幅部３１１の出力を反転させて入出力バッファ３０１の出力信号ＶＯＵＴ２として出力する。
【００６０】
電源電圧供給部３３１は、電源電圧Ｖｄｄを反転部３２１に供給する。電源電圧供給部３３１は基準電圧Ｖｒｅｆに応答して反転部３２１に供給される電源電圧Ｖｄｄの電荷量を変動させる。すなわち、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加すれば反転部３２１に供給される電源電圧Ｖｄｄの電荷量が減少し、逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すれば反転部３２１に供給される電源電圧Ｖｄｄの電荷量が増加する。
【００６１】
接地電圧供給部３４１は、反転部３２１に接地電圧Ｖｓｓを供給する。接地電圧供給部３４１は基準電圧Ｖｒｅｆに応答して反転部３２１に供給される接地電圧Ｖｓｓの電荷量を変動させる。すなわち、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加すれば反転部３２１に供給される接地電圧Ｖｓｓの電荷量が増加し、逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すれば反転部３２１に供給される接地電圧Ｖｓｓの電荷量が減少する。即ち、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加すれば反転部３２１から接地端に流れる電荷量が増加し、基準電圧Ｖｒｅｆ及び基準値(図５のＶａ)より減少すれば反転部３２１から前記接地端に流れる電荷量が減少する。
【００６２】
図４は、図３に示された入出力バッファ３０１の回路図である。
【００６３】
差動増幅部３１１は、ＮＭＯＳトランジスタＮＭ１、ＮＭ２、電流ミラー４１１及びＰＭＯＳトランジスタＰＭ１を備える。基準電圧Ｖｒｅｆと外部信号ＩＮは、ＮＭＯＳトランジスタＮＭ１、ＮＭ２に入力される。ＰＭＯＳトランジスタＰＭ１のゲートに印加される制御信号Ｐ１が論理ローである場合に、ＰＭＯＳトランジスタＰＭ１はアクティブにされて電源電圧Ｖｄｄを電流ミラー４１１に供給する。差動増幅部３１１は場合によってはＰＭＯＳトランジスタＰＭ１を備えなくても良い。また、差動増幅部３１１は、ノードＮ１と接地電圧Ｖｓｓとの間に電流源(図示せず)が備えられる。電流ミラー４１１は、ＰＭＯＳトランジスタＰＭ２、ＰＭ３を備える。
【００６４】
反転部３２１は、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ３を備える。ノードＮ２に入力される差動増幅部３１１の出力信号ＶＯＵＴ１は反転されてノードＮ３から入出力バッファ３０１の出力信号ＶＯＵＴ２として出力される。
【００６５】
電源電圧供給部３３１は、ゲートに基準電圧Ｖｒｅｆが印加されるＰＭＯＳトランジスタＰＭ５とゲートが接地されたＰＭＯＳトランジスタＰＭ６とを備える。ＰＭＯＳトランジスタＰＭ６は常にアクティブ状態に保たれる。したがって、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加すればＰＭＯＳトランジスタＰＭ５のゲートソース電圧Ｖｇｓが減少し、反転部３２１に供給される電荷量が減少し、逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すればＰＭＯＳトランジスタＰＭ５のゲートソース電圧Ｖｇｓが増加し、反転部３２１に供給される電荷量が増加する。
【００６６】
接地電圧供給部３４１は、ゲートに基準電圧Ｖｒｅｆが印加されるＮＭＯＳトランジスタＮＭ４とゲートに電源電圧Ｖｄｄが印加されるＮＭＯＳトランジスタＮＭ５とを備える。ＮＭＯＳトランジスタＮＭ５は常にアクティブ状態に保たれる。したがって、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加すればＮＭＯＳトランジスタＮＭ４のゲートソース電圧Ｖｇｓが増加して反転部３２１から接地端に流れる電荷量が増加し、逆に基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少すればＮＭＯＳトランジスタＮＭ４のゲートソース電圧Ｖｇｓが減少して反転部３２１から接地端に流れる電荷量が減少する。
【００６７】
図５は、図３及び図４に示された基準電圧Ｖｒｅｆが基準値Ｖａより高くなるる場合(５２１)、及び低くなる場合(５３１)を示す。
【００６８】
図７は、図３及び図４に示された入出力バッファ３０１の出力信号の波形図である。図７を参照すれば、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より増加する場合の入出力バッファ３０１の出力信号７２１、及び基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少する場合の入出力バッファ３０１の出力信号７３１は、基準信号７１１に非常に近いために、スキューが従来技術に比べて顕著に減少する。すなわち、基準電圧Ｖｒｅｆの変動時における従来の入出力バッファ１０１の出力信号Ｖｏｕｔのスキューは(-１０７)〜(＋７７)であるが、本実施形態の入出力バッファ３０１の出力信号ＶＯＵＴ２のスキューは(-２１)〜(＋２２)に減少する。すなわち、本実施形態によれば、スキューが約７５%改善される。基準信号７１１は基準電圧Ｖｒｅｆが基準値(図５のＶａ)である場合の入出力バッファ３０１から出力される信号ＶＯＵＴ２である。
【００６９】
以下、図７を参照して図３及び図４に示された入出力バッファ３０１の全体的な動作を説明する。
【００７０】
第１に、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高い場合について説明する。
【００７１】
最初に、外部信号ＩＮが基準電圧Ｖｒｅｆより低い状態であると仮定すれば、差動増幅部３１１の出力信号ＶＯＵＴ１は論理ハイであり、反転部３２１の出力信号ＶＯＵＴ２は論理ローである。この状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高くなると、差動増幅部３１１の出力信号ＶＯＵＴ１は論理ハイから論理ローに遷移される。ところで、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高いので差動増幅部３１１の出力信号ＶＯＵＴ１は図６に示されたように早く遷移される(６３１)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理ローに遷移されることによって反転部３２１のＰＭＯＳトランジスタＰＭ４がアクティブにされて反転部３２１の出力信号ＶＯＵＴ２は論理ローから論理ハイに遷移される。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高いのでＰＭＯＳトランジスタＰＭ５のゲートソース電圧Ｖｇｓが減少し、これにより電源電圧供給部３３１から出力される電荷量が減少する。したがって、反転部３２１の出力信号ＶＯＵＴ２が論理ローから論理ハイに遷移される時間が遅れて出力信号７２１は基準信号７１１に近接する。
【００７２】
この状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低くなれば差動増幅部３１１の出力信号ＶＯＵＴ１は論理ローから論理ハイに遷移される。ところで、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高いので差動増幅部３１１の出力信号ＶＯＵＴ１は図６に示されたように遅く遷移される(６３２)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理ハイに遷移されることによって反転部３２１のＮＭＯＳトランジスタＮＭ４がアクティブにされて入出力バッファ３０１の出力信号ＶＯＵＴ２は論理ハイから論理ローに遷移される。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高いのでＮＭＯＳトランジスタＮＭ４のゲートソース電圧Ｖｇｓが増加して反転部３２１から接地端に出力される電荷量が増加する。したがって、反転部３２１の出力信号ＶＯＵＴ２の論理ハイから論理ローへの遷移時間が早められて出力信号７２２は基準信号７１１に近接する。
【００７３】
第２に、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より減少した場合について説明する。
【００７４】
初期に外部信号ＩＮが基準電圧Ｖｒｅｆより低い状態であると仮定すれば、差動増幅部３１１の出力信号ＶＯＵＴ１は論理ハイであり、反転部３２１の出力信号ＶＯＵＴ２は論理ローである。この状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高くなると差動増幅部３１１の出力信号ＶＯＵＴ１は論理ハイから論理ローに遷移される。ところで、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低いので差動増幅部３１１の出力信号ＶＯＵＴ１は図６に示されたように遅く遷移される(６２１)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理ローに遷移されることによって反転部３２１のＰＭＯＳトランジスタＰＭ５がアクティブにされて反転部３２１の出力信号ＶＯＵＴ２は論理ローから論理ハイに遷移される。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低いのでＰＭＯＳトランジスタＰＭ５のゲートソース電圧Ｖｇｓが増加し、電源電圧供給部３３１から出力される電荷量が増加する。したがって、反転部３２１の出力信号ＶＯＵＴ２の論理ローから論理ハイへの遷移時間が早められて出力信号７３１は基準信号７１１に近接する。
【００７５】
この状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低くなると、差動増幅部３１１の出力信号ＶＯＵＴ１は論理ローから論理ハイに遷移される。ところで、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低いので差動増幅部３１１の出力信号ＶＯＵＴ１は図６に示されたように早く遷移される(６２２)。差動増幅部３１１の出力信号ＶＯＵＴ１が論理ハイに遷移されることによって反転部３２１のＮＭＯＳトランジスタＮＭ４がアクティブにされて入出力バッファ３０１の出力信号ＶＯＵＴ２は論理ハイから論理ローに遷移される。この際、基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低いので、ＮＭＯＳトランジスタＮＭ４のゲートソース電圧Ｖｇｓが減少し、これにより反転部３２１から接地端に出力される電荷量が減少する。したがって、反転部３２１の出力信号ＶＯＵＴ２の論理ハイから論理ローへの遷移時間が遅らせられて出力信号７３２は基準信号７１１に近接する。
【００７６】
このように、基準電圧Ｖｒｅｆが変動しても入出力バッファ３０１の出力信号ＶＯＵＴ２のスキューは図７に示されたように大きくならない。
【００７７】
図８は、本発明の第２の実施の形態に係る差動型入出力バッファの回路図である。図８を参照すれば、差動型入出力バッファ８０１は、差動増幅部８１１、プルアップ部８２１及びプルダウン部８３１を備える。
【００７８】
差動増幅部８１１は外部信号ＩＮと基準電圧Ｖｒｅｆとが入力され、外部信号ＩＮを増幅して出力する。すなわち、差動増幅部８１１は外部信号ＩＮが基準電圧Ｖｒｅｆより高ければ接地電圧Ｖｓｓレベルの信号を出力し、外部信号ＩＮが基準電圧Ｖｒｅｆより低ければ電源電圧Ｖｄｄレベルの信号を出力する。例えば、本実施形態の入出力バッファ８０１が入力バッファとして使われる場合、外部信号ＩＮはＴＴＬレベルやＳＳＴＬレベルの電圧を有し、電源電圧ＶｄｄはＣＭＯＳレベルの電圧で構成されうる。これにより、差動増幅部８１１に入力されるＴＴＬまたはＳＳＴＬレベルの外部信号ＩＮはＣＭＯＳレベルの信号に変換されて出力される。
【００７９】
差動増幅部８１１は、図５に示されたように基準電圧Ｖｒｅｆが基準値５１１より増加すれば、図６に示されたように信号６３１、６２２を基準信号６１１より早く出力し、基準電圧Ｖｒｅｆが基準値５１１より減少すれば信号６２１、６３２を基準信号６１１より遅く出力する。
【００８０】
差動増幅部８１１は、図４に示された差動増幅部３３１の構成を含む。
【００８１】
プルアップ部８２１は差動増幅部８１１の出力信号と基準電圧Ｖｒｅｆとが入力される。プルアップ部８２１は差動増幅部８１１の出力信号が論理ローである場合に、電源電圧Ｖｄｄレベルの信号を入出力バッファ８０１の出力信号ＶＯＵＴとして出力する。
【００８２】
基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高くなると、差動増幅部８１１の出力信号は論理ハイから論理ローに基準信号６１１より遅く遷移される。これにより、プルアップ部８２１の出力信号ＶＯＵＴは論理ローから論理ハイに基準信号７１１より遅く遷移されるが、この際、プルアップ部８２１は出力信号７３１を図７に示されたように基準信号７１１に近接して遷移させる。
【００８３】
基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより高くなると差動増幅部８１１の出力信号は論理ハイから論理ローに基準信号６１１より早く遷移される。これにより、プルアップ部８２１の出力信号は論理ローから論理ハイに基準信号７１１より早く遷移されるが、この際、プルアップ部８２１は出力信号７２１を図７に示されたように基準信号７１１に近接して遷移させる。
【００８４】
プルアップ部８２１は、図４に示された電源電圧供給部３３１及びＰＭＯＳトランジスタＰＭ４の構成を含む。
【００８５】
プルダウン部８３１は、差動増幅部８１１の出力信号と基準電圧Ｖｒｅｆとを入力する。プルダウン部８３１は差動増幅部８１１の出力信号が論理ハイである場合に、接地電圧Ｖｓｓレベルの信号を入出力バッファ８０１の出力信号ＶＯＵＴとして出力する。
【００８６】
基準電圧Ｖｒｅｆが基準値(図５のＶａ)より高い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低くなると、差動増幅部８１１の出力信号は論理ローから論理ハイに基準信号６１１より早く遷移される。これにより、プルダウン部８３１の出力信号は論理ハイから論理ローに基準信号７１１より早く遷移されるが、この際、プルダウン部８３１は出力信号７３２を図７に示されたように基準信号７１１に近接して遷移させる。
【００８７】
基準電圧Ｖｒｅｆが基準値(図５のＶａ)より低い状態で外部信号ＩＮが基準電圧Ｖｒｅｆより低くなると、差動増幅部８１１の出力信号は論理ローから論理ハイに基準信号６１１より遅く遷移される。これにより、プルダウン部８３１の出力信号は論理ハイから論理ローに基準信号７１１より遅く遷移されるが、この際、プルダウン部８３１は出力信号７２２を図７に示されたように基準信号７１１に近接して遷移させる。
【００８８】
プルダウン部８４１は図４に示された接地電圧供給部３４１及びＮＭＯＳトランジスタＮＭ３の構成を含む。
【００８９】
このように、基準電圧Ｖｒｅｆが変動しても入出力バッファ８０１の出力信号ＶＯＵＴのスキューは図７に示されたように大きくならない。
【００９０】
前述したように本実施形態によれば、基準電圧Ｖｒｅｆが基準値５１１より増減しても入出力バッファ３０１、８０１の出力信号に発生するスキューは大きくならない。すなわち、本実施形態の入出力バッファ３０１、８０１によれば従来の入出力バッファ１０１に比べてスキューが７５%程度改善される。スキューが減少すれば、入出力バッファ３０１、８０１を備える半導体装置の誤動作を防止することができる。
【００９１】
以上述べたように、本実施形態によれば、基準電圧が基準値より増減しても入出力バッファの出力信号のスキューは大きくならない。
【００９２】
図面及び明細書において最適の実施の形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するために使われたものに過ぎず、意味限定や特許請求の範囲上に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他実施の形態が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想により決まるべきである。
【００９３】
【発明の効果】
以上述べたように、本発明によれば、基準電圧の変動時に出力信号に発生するスキューを減少させることができる。
【図面の簡単な説明】
【図１】従来の差動型入出力バッファのブロック図である。
【図２】図１に示された基準電圧が変動される場合にインバータの出力信号にスキューが現れる状態を示す。
【図３】本発明の第１の実施の形態に係る差動型入出力バッファのブロック図である。
【図４】図３に示された入出力バッファの回路図である。
【図５】図３及び図４に示された基準電圧の変動状態を示す。
【図６】図３及び図４に示された基準電圧の変動時の差動増幅部の出力信号の波形図である。
【図７】図３及び図４に示された入出力バッファの出力信号の波形図である。
【図８】本発明の第２の実施の形態に係る差動型入出力バッファのブロック図である。
【符号の説明】
３０１  差動型入出力バッファ
３１１  差動増幅部
３２１  反転部
３３１  電源電圧供給部
３４１  接地電圧供給部
【図１】
0004008845.tif 000002
【図２】
0004008845.tif 000003
【図３】
0004008845.tif 000004
【図４】
0004008845.tif 000005
【図５】
0004008845.tif 000006
【図６】
0004008845.tif 000007
【図７】
0004008845.tif 000008
【図８】
0004008845.tif 000009