(57)【特許請求の範囲】
【請求項１】
第１方向に沿って伸びる棒状のプレートラインと、
前記プレートライン上に形成され前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインと、
前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上に形成されたアイランド状の半導体膜と、
前記半導体膜を横切ってその上部に形成され前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインと、
前記第１および第２ワードラインの間に区画されて前記半導体膜に形成された共通ソースと、
前記第１ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第１ドレーンと、
前記第２ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第２ドレーンと、
前記共通ソースに接続されており前記第２方向に沿って形成された駆動ラインと、
前記第１ドレーンに接続されており前記第１方向に沿って形成された第１ビットラインと、
前記第２ドレーンに接続されており前記第１方向に沿って形成された第２ビットラインと、を有し、
１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する２つのセルトランジスタが形成されていることを特徴とする単一トランジスタセル。
【請求項２】
前記第１および第２ビットラインは前記駆動ラインの上部に位置することを特徴とする請求項１に記載の単一トランジスタセル。
【請求項３】
前記プレートラインは白金で形成されており、前記強誘電体ラインはＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３及びＳＢＴの中のいずれか一つで形成されていることを特徴とする請求項１に記載の単一トランジスタセル。
【請求項４】
前記半導体膜は錫酸化膜で形成されていることを特徴とする請求項１に記載の単一トランジスタセル。
【請求項５】
前記第１および第２ワードラインは、不純物がドープされた多結晶シリコンまたはアルミニウムで形成されていることを特徴とする請求項１に記載の単一トランジスタセル。
【請求項６】
第１方向に沿って伸びる棒状のプレートラインを半導体基板上に形成する第１工程と、
前記プレートラインが形成されている結果物の基板上に、前記プレートラインと交差されるように前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインを形成する第２工程と、
前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上にアイランド状の半導体膜を形成する第３工程と、
前記半導体膜の上部を横切るように前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインを形成する第４工程と、
前記第１および第２ワードラインが形成されている結果物基板の全面に不純物イオンを注入して、前記第１および第２ワードラインの間に区画された前記半導体膜に共通ソースを形成し、前記第１ワードラインを中心にして前記共通ソースの反対側に区画された前記半導体膜に第１ドレーンを形成し、前記第２ワードラインを中心にして前記共通ソースの反対側に区画された前記半導体膜に第２ドレーンを形成する工程と、
前記共通ソース、第１ドレーン、および第２ドレーンが形成されている基板の全面に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を選択的に食刻して前記共通ソースを部分的に露出させる第１接触窓を形成する工程と、
前記第１接触窓を通じて前記共通ソースと接続されており前記第２方向に沿った駆動ラインを前記第１層間絶縁膜上に形成する工程と、
前記駆動ラインが形成されている結果物基板の全面に第２層間絶縁膜を形成する工程と、
前記第１及び第２層間絶縁膜を選択的に食刻して前記第１および第２ドレーンを部分的に露出させる第２接触窓を形成する工程と、
前記第２接触窓を通じて前記第１ドレーンと接続されており前記第１方向に沿った第１ビットライン、および前記第２ドレーンと接続されており前記第１方向に沿った第２ビットラインを前記第２層間絶縁膜上に形成する工程と、を含み、
１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する２つのセルトランジスタを形成することを特徴とする単一トランジスタセル製造方法。
【請求項７】
前記プレートラインを形成する前に、前記半導体基板と前記強誘電体ラインが相互反応することをなくすために反応防止膜を形成する工程を行なうことを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項８】
前記反応防止膜はチタン酸化物を使用して形成することを特徴とする請求項７に記載の単一トランジスタセル製造方法。
【請求項９】
前記プレートラインを形成する第１工程は、半導体基板の全面に白金を蒸着する段階と前記白金を前記第１方向に沿って延設されるようにフォトリソグラフィーによって食刻する段階を含むことを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項１０】
前記強誘電体ラインを形成する第２工程は、前記プレートラインが形成されている結果物基板の全面にゾルゲルコーティング法又はスパッタリング法によって強誘電体を蒸着してその表面が平坦化された強誘電体膜を形成する段階と、前記強誘電体膜を前記プレートラインと交差させ前記第１方向に対して直交する前記第２方向に沿って延びた棒状になるようにフォトリソグラフィーによって食刻する段階とを含むことを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項１１】
前記強誘電体はＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３及びＳＢＴの中のいずれか一つであることを特徴とする請求項１０に記載の単一トランジスタセル製造方法。
【請求項１２】
前記半導体膜を形成する第３工程は、前記強誘電体ラインが形成されている結果物基板の全面に錫酸化膜を形成する段階と、前記錫酸化膜にインジウムイオンを注入する段階と、当該インジウムイオンが注入された前記錫酸化膜をフォトリソグラフィーによって食刻して前記プレートラインと前記強誘電体ラインが重畳される領域にアイランド状になった半導体膜を形成する段階を含むことを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項１３】
前記半導体膜は酸化物半導体で形成することを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項１４】
前記第１および第２ワードラインを形成する第４工程は、前記半導体膜が形成されている結果物基板の全面に酸化膜を形成する段階と、前記酸化膜上に導電物質を形成する段階と、前記導電物質と酸化膜をフォトリソグラフィーによって食刻して前記半導体膜の上部を横切るように前記第２方向に沿ってそれぞれ延びる棒状の第１および第２ワードラインを形成する段階とを含むことを特徴とする請求項６に記載の単一トランジスタセル製造方法。
【請求項１５】
第１方向に沿って伸びる棒状のプレートラインと、
前記プレートライン上に形成され前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインと、
前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上に形成されたアイランド状の半導体膜と、
前記半導体膜を横切ってその上部に形成され前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインと、
前記第１および第２ワードラインの間に区画されて前記半導体膜に形成された共通ソースと、
前記第１ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第１ドレーンと、
前記第２ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第２ドレーンと、
前記共通ソースに接続されており前記第２方向に沿って形成された駆動ラインと、
前記第１ドレーンに接続されており前記第１方向に沿って形成された第１ビットラインと、
前記第２ドレーンに接続されており前記第１方向に沿って形成された第２ビットラインと、を有し、
１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する奇数セルトランジスタおよび偶数セルトランジスタからなる２つのセルトランジスタが形成された単位回路がセルアレイ全体にわたってマトリックス状に配置されていることを特徴とする単一トランジスタセルで構成されたメモリ回路。
【請求項１６】
前記単位回路は相互横側に隣接する他の単位回路とは前記プレートラインを共有し、相互横側に隣接する他の単位回路中奇数セルトランジスタのドレーンは前記第１ビットラインを共有し、相互横側に隣接する他の単位回路の中偶数セルトランジスタのドレーンは前記第２ビットラインを共有し、相互縦側に隣接する他の単位回路とは前記駆動ラインを共有し、相互縦側に隣接する他の単位回路の中奇数セルトランジスタのゲートは前記第１ワードラインを共有し、相互縦側に隣接する他の単位回路中偶数セルトランジスタのゲートは前記第２ワードラインを共有するようになっていることを特徴とする請求項１５に記載の単一トランジスタセルで構成されたメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子とその製造方法並びにメモリ回路に係り、具体的には、単位トランジスタセルとこれを製造する方法及びこのメモリ素子で構成された回路に関する。
【０００２】
【従来の技術】
強誘電体は外部電界の印加によって物質の内部に分極が発生し、その分極の一部が外部電界が取り除かれた以後にも残存し、外部電界の方向を変化させることによって分極の方向を変えられる誘電物質である。
【０００３】
強誘電体薄膜を用いて製造されたメモリ素子は２種に区別される。
【０００４】
第一は、一度記憶された情報を読出せばその情報が消されて再び同じ情報を書込まなくてはならない情報破壊型（ＤＲＯ）メモリ素子である。このような素子は強誘電体薄膜を誘電体膜としたキャパシタと、このキャパシタに記憶された２方向の信号を読出したり書込むためのトランジスタとで構成される。このようなメモリ素子を通称して強誘電ランダムアクセスメモリ(Ferro electric Random Access Memory; 以下、「ＦＲＡＭ」と称する。) という。ＦＲＡＭの基本的な駆動原理はダイナミックランダムアクセスメモリ(Dynamic Random Access Memory ; 以下、「ＤＲＡＭ」と称する。) の駆動原理とに似た概念を持っている。但し、ＦＲＡＭは、ＤＲＡＭとは異なりリフレッシを要さず、電源が消えても記憶された情報が消されない不揮発性メモリである。
【０００５】
第二は、情報破壊型メモリ素子とは違って記憶された情報を破壊しなくても読出すことができる情報非破壊型（Non-Destructive Read Out ;  以下、「ＮＤＲＯ」と称する。) の強誘電体メモリ素子である。このような素子はトランジスタのゲート電極上に強誘電体キャパシタを形成した構造を有し、強誘電体キャパシタの分極方向によってゲート酸化膜の下のシリコン表面にチャンネルが存在するか否かを決定し、例えばチャンネルが存在するならば１、存在しないならば０を記録したことと認識するというものである。
【０００６】
このようなメモリ素子は既存のＤＲＡＭやＦＲＡＭに比較して別途キャパシタを製作しなくても単一トランジスタのみでメモリセルを構成するために集積化の面では有利なことは事実であるが、ＤＲＡＭのように任意的なアクセス（ランダムアクセス) 動作をするためにはある特定セルを選択するためのアクセスまたは選択トランジスタ(selection transistor)を付加しなければならないという短所がある。
【０００７】
ＮＤＲＯ方式における一つのトランジスタのみでなされたセルアレイを正確に具現する特許は現在まで発表されていない。しかし、近接する特許としてラジアントテクノロジ（社）のＳＦＲＡＭが知られている( 特許番号:USP5,070,385,発明者 : Evans, Jr., Joseph T. ; Bullington, Jeff A., 発明の名称 : Ferro electric non-volatile variable resistive element)。
【０００８】
図１は従来のＳＦＲＡＭを示した断面図であり、前記したラジアントテクノロジ（社）の特許を引用したものである。
【０００９】
図１において、図面符号１０はゲート（すなわち、ワードライン）を、１２は強誘電体膜を、１４はトランジスタのチャンネル領域を、１６はドレーンを、１８はソースを、２０は層間絶縁膜を、２２は第１金属電極を、そして２４は第２金属電極を示す。
【００１０】
図１のＳＦＲＡＭはＴＦＴ（Thin Film Transistor、薄膜トランジスタ) 構造であり、ワードライン１０は酸化膜（図示せず）を介して半導体基板（図示せず）上に形成されており、強誘電体膜１２は前記ワードライン１０上部に形成されている。前記ワードライン１０を中心にして左側（図１基準）の半導体膜にはドレーン１６が形成されており、前記ワードライン１０を中心にして右側の半導体膜にはソース１８が形成されている。チャンネル領域１４は前記ワードライン１０の上部ドレーン１６とソース１８との間に形成されている。
【００１１】
ワードライン１０に所定の電圧を印加すれば、前記強誘電体膜１２に分極が誘導され、これにより前記チャンネル領域１４に伝導性チャンネルが形成されるように構成できる。あるいは、この逆に、ワードライン１０に所定の電圧を印加して前記強誘電体膜１２に分極が誘導されると、前記チャンネル領域１４に伝導性チャンネルが形成されない（非伝導性チャンネルが形成される）ように構成することもできる。
【００１２】
前記ソース及びドレーンがＮ型不純物でドープされている場合を例に挙げて、セルトランジスタに１（ここでは「チャンネル領域に伝導性チャンネルが形成されている状態を１といい、伝導性チャンネルが形成されていない状態を０という。）または０を書き込む駆動方法を説明する。
【００１３】
前記ワードライン１０にポジティブ電圧＋Ｖを印加すれば、前記強誘電体膜１２の分極により前記チャンネル領域１４にはＮ型イオンが集まるようになって伝導性チャンネルを形成するようになるので、セルトランジスタには１が書き込まれる。これと反対に、前記ワードライン１０にネガティブ電圧−Ｖを印加すれば、前記強誘電体膜１２の分極により前記チャンネル領域１４にはＰ型イオンが集まるようになって非伝導性チャンネルを形成するようになるのでセルトランジスタには０が書き込まれる。
【００１４】
一方、セルトランジスタに書き込まれた記憶を読み出す場合は、前記第２金属電極２４にポジティブ電圧を印加すれば、前記チャンネル領域１４に伝導性チャンネルが形成されている場合（１が書き込まれた場合）には前記第１金属電極２２に電流が流れるようになり、前記チャンネル領域１４に非伝導性チャンネルが形成されている場合（０が書き込まれた場合）には前記第１金属電極２２に電流を流さない。したがって、前記第１金属電極２２に流れる電流を感知するによってセルトランジスタに記憶された状態が１か０であるかを読み出すことができる。
【００１５】
このように従来のＳＦＲＡＭによれば、単位セル自体の書込みと読出は正常的に駆動している。しかし、任意的な一つの単位セルに情報を書き込んだり読み出すためにはアクセストランジスタを各セルごとに２個ずつさらに形成しなければならないという問題点がある。この問題点は、メモリ素子の集積化に大きな阻害要素として作用する。
【００１６】
【発明が解決しようとする課題】
本発明の第１目的は一つのトランジスタで単位セルを構成してこの単位セルをランダムにアクセスすることを可能にした単一トランジスタセルを提供することにある。
【００１７】
本発明の第２目的は前記単一トランジスタセルを製造する場合における最適の製造方法を提供することにある。
【００１８】
本発明の第３目的は一つのトランジスタで単位セルを構成して、この単位セルにランダムアクセスすることを可能にした、単一トランジスタセルで構成されたメモリ回路を提供することにある。
【００１９】
本発明の第４目的は前記メモリ回路を駆動する方法を提供することにある。
【００２０】
【課題を解決する為の手段】
前記第１目的を達成するための、本発明による単一トランジスタセルは、第１方向に沿って伸びる棒状のプレートラインと、前記プレートライン上に形成され前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインと、前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上に形成されたアイランド状の半導体膜と、前記半導体膜を横切ってその上部に形成され前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインと、前記第１および第２ワードラインの間に区画されて前記半導体膜に形成された共通ソースと、前記第１ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第１ドレーンと、前記第２ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第２ドレーンと、前記共通ソースに接続されており前記第２方向に沿って形成された駆動ラインと、前記第１ドレーンに接続されており前記第１方向に沿って形成された第１ビットラインと、前記第２ドレーンに接続されており前記第１方向に沿って形成された第２ビットラインと、を有し、１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する２つのセルトランジスタが形成されている。
【００２１】
この時、前記プレートラインは白金Ｐｔで形成されており、前記強誘電体ラインはＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３またはＳＢＴ（Strontium Barium Tinanate,一般にＹ１と略される。以下同じ。）などの強誘電体で形成されており、前記半導体膜は錫酸化膜ＳｎＯ２などの各種酸化物半導体で形成されており、前記ワードラインは漏れ電流を減らすために仕事関数が高い物質、例えば不純物がドープされた多結晶シリコンまたはアルミニウムで形成されている。
【００２２】
前記第２目的を達成するための、本発明による単一トランジスタセル製造方法は、第１方向に沿って伸びる棒状のプレートラインを半導体基板上に形成する第１工程と、前記プレートラインが形成されている結果物の基板上に、前記プレートラインと交差されるように前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインを形成する第２工程と、前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上にアイランド状の半導体膜を形成する第３工程と、前記半導体膜の上部を横切るように前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインを形成する第４工程と、前記第１および第２ワードラインが形成されている結果物基板の全面に不純物イオンを注入して、前記第１および第２ワードラインの間に区画された前記半導体膜に共通ソースを形成し、前記第１ワードラインを中心にして前記共通ソースの反対側に区画された前記半導体膜に第１ドレーンを形成し、前記第２ワードラインを中心にして前記共通ソースの反対側に区画された前記半導体膜に第２ドレーンを形成する工程と、前記共通ソース、第１ドレーン、および第２ドレーンが形成されている基板の全面に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を選択的に食刻して前記共通ソースを部分的に露出させる第１接触窓を形成する工程と、前記第１接触窓を通じて前記共通ソースと接続されており前記第２方向に沿った駆動ラインを前記第１層間絶縁膜上に形成する工程と、前記駆動ラインが形成されている結果物基板の全面に第２層間絶縁膜を形成する工程と、前記第１及び第２層間絶縁膜を選択的に食刻して前記第１および第２ドレーンを部分的に露出させる第２接触窓を形成する工程と、前記第２接触窓を通じて前記第１ドレーンと接続されており前記第１方向に沿った第１ビットライン、および前記第２ドレーンと接続されており前記第１方向に沿った第２ビットラインを前記第２層間絶縁膜上に形成する工程と、を含み、１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する２つのセルトランジスタを形成する。
【００２３】
前記プレートラインを形成する前に、前記半導体基板と強誘電体ラインが相互反応することをなくすために反応防止膜を形成する工程をさらに行なう。この時、前記反応防止膜はチタン酸化物ＴｉＯ２を使用して形成される。
【００２４】
前記プレートラインを形成する第１工程は、半導体基板の全面に白金を蒸着する段階、前記白金を前記第１方向に沿って延設されるようにフォトリソグラフィーによって食刻する段階の順序で進行する。
【００２５】
前記強誘電体ラインを形成する第２工程は、前記プレートラインが形成されている結果物基板の全面にゾルゲルコーティング法又はスパッタリング法で強誘電体を蒸着してその表面が平坦化された強誘電体膜を形成する段階と、前記強誘電体膜を前記プレートラインと交差させ前記第１方向に対して直交する前記第２方向に沿って延びた棒状になるようにフォトリソグラフィーによって食刻する段階とを有する。この時、前記強誘電体はＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３またはＳＢＴ等で形成される。
【００２６】
前記半導体膜を形成する第３工程は、強誘電体ラインが形成されている結果物基板の全面に錫酸化膜ＳｎＯ２を形成する段階と、前記錫酸化膜にインジウムイオンを注入する段階と、インジウムイオンが注入された前記錫酸化膜をフォトリソグラフィーによって食刻して前記プレートラインと強誘電体ラインが重畳される領域にアイランド状になった半導体膜を形成する段階とからなる。この時、前記錫酸化膜の代わりに他の酸化物半導体で置き換えることもある。
【００２７】
前記第１および第２ワードラインを形成する第４工程は、前記半導体膜が形成されている結果物基板の全面に酸化膜を形成する段階と、前記酸化膜上に導電物質を形成する段階と、前記導電物質と酸化膜をフォトリソグラフィーによって食刻して前記半導体膜の上部を横切るように前記第２方向に沿ってそれぞれ延びる棒状の第１および第２ワードラインを形成する段階とからなる。
【００２９】
前記第３目的を達成するための、本発明による単一トランジスタセルで構成されたメモリ回路によれば、第１方向に沿って伸びる棒状のプレートラインと、前記プレートライン上に形成され前記第１方向に対して直交する第２方向に沿って伸びる棒状の強誘電体ラインと、
前記強誘電体ラインと前記プレートラインが重畳された領域の前記強誘電体ライン上に形成されたアイランド状の半導体膜と、前記半導体膜を横切ってその上部に形成され前記第２方向に沿ってそれぞれ伸びる棒状の第１および第２ワードラインと、前記第１および第２ワードラインの間に区画されて前記半導体膜に形成された共通ソースと、前記第１ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第１ドレーンと、前記第２ワードラインを中心にして前記共通ソースの反対側に区画されて前記半導体膜に形成された第２ドレーンと、前記共通ソースに接続されており前記第２方向に沿って形成された駆動ラインと、前記第１ドレーンに接続されており前記第１方向に沿って形成された第１ビットラインと、前記第２ドレーンに接続されており前記第１方向に沿って形成された第２ビットラインと、を有し、１つの前記アイランド状の半導体膜あたり前記共通ソースを共有する奇数セルトランジスタおよび偶数セルトランジスタからなる２つのセルトランジスタが形成された単位回路がセルアレイ全体にわたってマトリックス状に配置されている。
【００３０】
この時、前記単位回路は相互横側に隣接する他の単位回路とは前記プレートラインを共有し、相互横側に隣接する他の単位回路中奇数セルトランジスタのドレーンは前記第１ビットラインと共有し、相互横側に隣接する他の単位回路等偶数セルトランジスタのドレーンは前記第２ビットラインと共有し、相互縦側に隣接する他の単位回路とは前記駆動ラインを共有し、相互縦側に隣接する他の単位回路中奇数セルトランジスタのゲートは前記第１ワードラインを共有し、相互縦側に隣接する他の単位回路中偶数セルトランジスタのゲートは前記第２ワードラインを共有するようになっている。
【００３４】
【発明の実施の形態】
以下、添付した図面を参照して、本発明による単一トランジスタセルとこれを製造する方法及び前記単一トランジスタで構成されたメモリ回路とこれを駆動する方法に対して詳細に説明する。
【００３５】
［単一トランジスタセル］
図２は本発明による単一トランジスタセルを概略的に示した斜視図であり、図面符号３０は半導体基板を、３２は反応防止膜を、３４はプレートラインを、３６は強誘電体ラインを、３８は半導体膜を、４０はワードラインを、４２は駆動ラインを、そして４４はビットラインを示す。尚、単一トランジスタとしてみれば、ワードライン４０はゲートとして機能する（あるいは、ゲートがワードライン４０に連結されているともいえる）。
【００３６】
本発明による単一トランジスタセルは、第１の方向（図２の下部左側から上部右側への方向）に沿って延びた長い棒状のプレートライン３４と、前記プレートライン３４上に形成された第１方向に対して直交する第２の方向（図２の上部左側から下部右側への方向）に沿って延びた長い棒状の強誘電体ライン３６と、プレートライン３４と重畳された前記強誘電体ライン３６の上に形成された半導体膜３８と、前記半導体膜３８を横切ってその上部に形成され前記第２方向に沿って延びた長い棒状のワードライン４０と、前記ワードライン４０を中心にして区画された第１の側の前記半導体膜に形成されたソース（図示せず）とその区画された他方側にあたる第２の側の前記半導体膜に形成されたドレーン（図示せず）と、前記第１側の半導体膜に連結された駆動ライン４２と、前記駆動ライン４２と互いに垂直に交差するように位置して前記第２側の半導体膜に連結されたビットライン４４とから構成されている。
【００３７】
この時、前記ビットライン４４は前記駆動ライン４２の上部に位置する。前記プレートライン３４は白金で形成されており、前記強誘電体ライン３６はＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３またはＳＢＴなどの強誘電体で形成されており、前記半導体膜３８は錫酸化膜ＳｎＯ２などの各種の酸化物半導体で形成されており、前記ワードライン４０は漏れ電流を減少させるために仕事関数が高い物質、例えば不純物がドープされた多結晶シリコンやアルミニウムで形成されている。また、前記強誘電体ライン３６はその表面が平坦化されている。
【００３８】
本発明による単一トランジスタセルは前記第１方向に沿って延びる棒状のプレートライン３４と、前記強誘電体ライン３６及び半導体膜３８を間に置いて当該プレートラインに対向されており第２方向に沿って延びる棒状をしたワードライン４０との作用で任意の単位セルに情報を書き込んだり読み出すことを可能にする。具体的なメモリ回路の駆動方法に対しては後述する。
【００３９】
また、駆動ライン４２とビットライン４４を互いに垂直に交差するように配置することによって情報を読み出す際に、隣接するラインとの干渉によりデータセンシングマージンが減少することを防止できる。すなわち、駆動ライン４２とビットライン４４が同一な層で互いに平行になるように配置されている場合（従来の場合）には、読出し動作時に干渉現像によって、任意のターンオンされていない（電圧が供給されていない）ラインに対して、ターンオンされている隣接ラインから漏れ電流が流れてしまうためにデータセンシングマージンを落とすことがあるが、本発明ではビットライン４４を前記駆動ライン４２と相異なる層に形成するとともに、前記駆動ライン４２に対して垂直に配置することによって、上述した干渉現像を最小化する。
【００４０】
この時、前記半導体膜３８は前記プレートライン３４とワードライン４０が重畳される領域にアイランド状に形成し、他の半導体膜から電気的に分離された一つの任意の、アイランド状の半導体膜にはソースを共有する二つのトランジスタが形成される（図２には一つのトランジスタのみ示されている）。
【００４１】
一つの孤立された半導体膜３８に形成されている前記二つのトランジスタはともに、同一なプレートライン３４によって電気的に影響を受けるが、他方、各トランジスタは相異なるワードラインによっても電気的に影響を受けることができるため単位セルに任意的に情報を書き込むことが可能であり、読み出すことは、前記一つの孤立された半導体膜３８に形成されている二つのトランジスタのソースは同一な駆動ライン４２によって電気的に影響を受けるが、他方、各トランジスタは各ドレーンと連結された相異なるビットラインによっても電気的に影響を受けることができるため単位セルから任意的に情報を読み出すことが可能である。
【００４２】
図２において、反応防止膜３２は半導体基板３０と強誘電体ライン３６が直接接することを防止することによって半導体基板３０と強誘電体ライン３６との間の化学的反応を防止するために形成されるものであるが、例えばチタン酸化膜ＴｉＯ２のような金属酸化物で形成されている。
【００４３】
図３は本発明による単一トランジスタセルを形成するのに必要なマスクパターンを示した平面図である。Ｍ１はプレートライン３４形成のためのマスクパターンを、Ｍ２は強誘電体ライン３６形成のためのマスクパターンを、Ｍ３は半導体膜形成３８のためのマスクパターンを、Ｍ４及びＭ５は各々第１及び第２ワードライン４０形成のためのマスクパターンを、Ｍ６は第１及び第２セルトランジスタのソースを部分的に露出させる接触窓形成のためのマスクパターンを、Ｍ７は駆動ライン４２形成のためのマスクパターンを、Ｍ８及びＭ９は各々第１及び第２セルトランジスタのドレーンを部分的に露出させる接触窓形成のためのマスクパターンを、そしてＭ１０及びＭ１１は各々第１及び第２ビットライン４４形成のためのマスクパターンを示す。
【００４４】
Ｍ１は前記第１方向（図３を基準に縦方向）に沿って延びる棒状に配置されている。Ｍ２は第１方向と直交する前記第２方向（図３を基準に横方向）に沿って延びる棒状で配置されている。Ｍ３は前記Ｍ１とＭ２が重畳される領域に第１方向に長い矩形状で配置されている。Ｍ４及びＭ５は第２方向に沿って延びる棒状で各々Ｍ６を基準にその両側に配置されている。Ｍ６は前記Ｍ４とＭ５間及びＭ３の中央部分に配置されている。Ｍ７は第２方向に沿って延びる棒状で前記Ｍ４とＭ５間で前記Ｍ６を含むように配置されている。Ｍ８は前記Ｍ４を間に置いて前記Ｍ６と対向されるように配置されている。Ｍ９は前記Ｍ５を間に置いて前記Ｍ６と対向されるように配置されている。Ｍ１０は前記Ｍ８を含む突出部を有する第１方向に長い棒状で配置されている。Ｍ１１は前記Ｍ９を含む突出部を有する第１方向に長い棒状で配置されている。
【００４５】
図３上で同一の線種（ライン形状）で表されているマスクパターンは同一なマスク（１枚のマスク）にそのパターンが形成されていることを意味する。言い換えれば、同一ライン形状を有するマスクパターンは半導体基板上に同一なフォトリソグラフィーを用いた食刻工程によって同一層にパターンを形成することができることを意味する。例えば実線で表示されたＭ１０とＭ１１は１枚のマスクに共存しており、このマスクを使用してフォトリソグラフィーによる食刻工程を行なうことによって実際に同一層に各々第１ビットラインと第２ビットラインが形成される。
【００４６】
［製造方法］
図４Ａ乃至図９Ａと図４Ｂ乃至図９Ｂは本発明による単一トランジスタセルを製造する方法を工程順序別に説明するために示した断面図であり、各図において、Ａは図３のＡＡ´線を切って見た断面であり、Ｂは図３のＢＢ´線を切って見た断面である。
【００４７】
まず、図４Ａと図４Ｂはプレートライン３４を形成する工程を説明するために示した断面図であり、この工程は、半導体基板３０上に反応防止膜３２を形成する段階、前記反応防止膜３２上に第１方向（図４乃至図９Ａを基準に横方向）に長い棒状の前記プレートライン３４を形成する段階の順序に進行する。
【００４８】
この時、前記反応防止膜３２は前記半導体基板３０と以後に形成される強誘電体ライン（図５の図面符号３６）との化学的反応を防止するための膜であり、例えばチタン酸化膜ＴｉＯ２のような金属酸化膜を形成する。例えばＰＺＴである強誘電体膜と半導体基板とが直接に接するようにすれば、この間の界面に前記ＰＺＴに含まれている鉛Ｐｂと前記半導体基板を構成するシリコンＳｉ粒子が結合して結晶体ＰｂＳｉｘを形成するようになるが、前記反応防止膜３２がこの間の化学的結合を防止して前記のような結晶体が形成されないようにする。
【００４９】
また、前記プレートライン３４は前記反応防止膜３２の全面上に、例えば白金のような導電物質を蒸着した後、前記導電物質を図３のＭ１マスクパターンを使用し、フォトリソグラフィーによる食刻をすることによって形成される。
【００５０】
図５Ａと図５Ｂは強誘電体ライン３６を形成する工程を説明するために示した断面図であり、この工程は、前記プレートライン３４が形成されている基板の全面に強誘電体膜を形成する段階、前記強誘電体膜をフォトリソグラフィーによって食刻して前記第１方向と垂直に交差される第２方向（図４Ａ乃至図９Ａを基準に地面をあける縦方向）に長い棒状の前記強誘電体ライン３６を形成する段階の順序に進行する。
【００５１】
前記強誘電体膜は、例えばＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰｂＴｉＯ３またはＳＢＴのような強誘電体をゾルゲルコーティング（sol-gel coating)法またはスパッタリング法で形成し、前記フォトリソグラフィーによる食刻は図３のＭ２マスクパターンを使用して行なわれる。この時、前記強誘電体膜は基板の全面にわたって、その表面が平坦化された形状で形成される。
【００５２】
図６Ａと図６Ｂは半導体膜３８を形成する工程を説明するために示した断面図であり、この工程は、前記強誘電体ライン３６が形成されている基板の全面に酸化物半導体膜を形成する段階、前記酸化物半導体膜に極性を付与するために不純物イオンを注入する段階、前記酸化物半導体膜をフォトリソグラフィーによって食刻して前記プレートライン３４と強誘電体ライン３６が重畳される領域に孤立されたアイランド状の前記半導体膜３８を形成する段階の順序で進行する。
【００５３】
前記酸化物半導体としては、例えば錫酸化膜ＳｎＯ２が使用され、この時、前記不純物イオンとしてはインジウム(indium)イオンが使用される。また、前記フォトリソグラフィーによる食刻は図３のＭ３マスクパターンを使用して行なわれる。
【００５４】
図７Ａと図７Ｂは第１及び第２ワードライン４０ａ及び４０ｂを形成する工程を説明するため示した断面図であり、この工程は、前記半導体膜３８が形成されている基板の全面に薄い酸化膜６０を形成する段階と、前記薄い酸化膜６０上に導電物質層を形成する段階と、前記導電物質層と薄い酸化膜を同時にフォトリソグラフィーにより食刻して第２方向に沿って延びる棒状の前記第１及び第２ワードライン４０ａ及び４０ｂを形成する段階とからなり、この順序で進行する。
【００５５】
この時、前記薄い酸化膜６０はゲート絶縁膜であり、膜形成時にかかる熱負担を小さくする一方、高い膜質を具現できるようにアトミックレイヤーデポジション（Atomic Layer Deposition ; ALD)のような塗布方式で形成するが、例えば酸化アルミニウムＡｌ２Ｏ３で形成する。
【００５６】
また、前記第１及び第２ワードライン４０ａ及び４０ｂを形成するための導電物質として、例えば不純物がドープされた多結晶シリコンまたはアルミニウムのような仕事関数(work function) が高い物質を使用するが、これは前記第１及び第２ワードライン４０ａ及び４０ｂと半導体膜３８間で発生する漏れ電流を減少させるためである。前記フォトリソグラフィーによる食刻は図３のＭ４及びＭ５マスクパターンを使用してされる。この時、Ｍ４マスクパターンでは前記第１ワードライン４０ａを形成し、Ｍ５マスクパターンでは前記第２ワードライン４０ｂを形成する。前記第１ワードライン４０ａは第１セルトランジスタのワードラインであり、前記第２ワードライン４０ｂは第２セルトランジスタのワードラインである。
【００５７】
図８Ａと図８Ｂは駆動ライン４２を形成する工程を説明するために示した断面図であり、この工程は、前記第１及び第２ワードライン４０ａ及び４０ｂが形成されている基板の全面に不純物イオンを注入して前記第１及び第２ワードライン４０ａ及び４０ｂ両側の半導体膜に第１及び第２セルトランジスタのソースとドレーン（図示せず）を各々形成する段階と、以後基板の全面に絶縁物質を塗布して第１層間絶縁膜６６を形成する段階と、前記第１層間絶縁膜６６を選択的に食刻して前記ソースを部分的に露出させる第１接触窓６８を形成する段階と、前記第１接触窓６８を完全に埋め込むように導電物質を蒸着した後これをパターニングすることによって前記第２方向に沿って延びる棒状の前記駆動ライン４２を形成する段階とを有し、この順序で進行する。
【００５８】
この時、第１セルトランジスタのソース及びドレーンは各々前記第１ワードライン４０ａを中心にして右側及び左側（図８Ａを基準）に形成され、第２セルトランジスタのソース及びドレーンは各々前記第２ワードライン４０ｂを中心にして左側及び右側に形成される。そして、第１セルトランジスタと第２セルトランジスタはソースを共有する。
【００５９】
また、前記第１層間絶縁膜６６は別途の平坦化工程を行なわなくてもその表面を平坦に形成することができるが、これは前記強誘電体ライン３６の表面が平坦化されているためである。
【００６０】
図８Ａで説明した工程において、前記第１接触窓６８は図３のＭ６マスクパターンを使用したフォトリソグラフィーによる食刻によって形成し、前記駆動ライン４２は図３のＭ７マスクパターンを使用したフォトリソグラフィーによる食刻で形成する。
【００６１】
図９Ａと図９Ｂは第１及び第２ビットライン４４ａ及び４４ｂを形成する工程を説明するために示した断面図であり、この工程は、前記駆動ライン４２が形成されている基板の全面に絶縁物質を塗布して第２層間絶縁膜７２を形成する段階と、前記第２及び第１層間絶縁膜７２及び６６を選択的に食刻して第１及び第２セルトランジスタのドレーンを各々部分的に露出させる第２接触窓７４及び第３接触窓７６を形成する段階と、前記第２及び第３接触窓７４及び７６を完全に埋め込むように導電物質を蒸着した後これをパターニングすることによって、前記第２接触窓７４を通じて第１セルトランジスタのドレーンと接する前記第１方向に沿って延びる棒状の第１ビットライン４４ａと前記第３接触窓７６を通じて第２セルトランジスタのドレーンと接する第１方向に沿って延びる棒状の第２ビットライン４４ｂを形成する段階とを有し、この順序で進行する。
【００６２】
第１及び第２ビットライン４４ａ及び４４ｂは別途の平坦化工程を行なわなくてもその表面が平坦に形成されるが、これは前記強誘電体ライン３６が平坦化されているためである。前記第２及び第３接触窓７４及び７６は各々図３のＭ８及びＭ９マスクパターンを使用したフォトリソグラフィーによる食刻によって形成し、前記第１及び第２ビットライン４４ａ及び４４ｂは各々図３のＭ１０及びＭ１１マスクパターンを使用したフォトリソグラフィーによる食刻で形成する。
【００６３】
この時、駆動ライン４２の場合には前記第２方向に沿って延びる棒状で形成されており、第１及び第２ビットライン４４ａ及び４４ｂの場合には前記第１方向に沿って延びる棒状で形成されているので、このラインは互いに垂直に交差している。
【００６４】
［メモリ回路］
図１０は本発明による単一トランジスタで構成されたメモリ回路図である。
【００６５】
第１セルトランジスタ＃１のソースと第２セルトランジスタ＃２のソースは第１駆動ラインＤ／Ｌ１に共通に連結されており、前記第１セルトランジスタ＃１のドレーンは第２ビットラインＢ／Ｌ２に連結されており、前記第２セルトランジスタ＃２のドレーンは第１ビットラインＢ／Ｌ１に連結されており、第１セルトランジスタ＃１のゲートは第１ワードラインＷ／Ｌ１に連結されており、第２セルトランジスタ＃２のゲートは第２ワードラインＷ／Ｌ２に連結されており、前記第１セルと第２セルトランジスタ＃１及び＃２の強誘電体膜は第１プレートラインＰ／Ｌ１に共通に連結されている。このような連結によって、第１セルトランジスタ＃１と第２セルトランジスタ＃２とによって単位回路が構成され、このような単位回路がセルアレイ全体に渡りマトリックス状で配置されている。
【００６６】
この時、前記第１及び第２セルトランジスタ＃１及び＃２で構成された単位回路は相互横側に隣接する他の単位回路（例えば第３及び第４セルトランジスタ＃３及び＃４で構成された単位回路）とは前記第１プレートラインＰ／Ｌ１を共有し、相互横側に隣接する他の単位回路中奇数セルトランジスタ（例えば、第３セルトランジスタ＃３）のドレーンとは前記第２ビットラインＢ／Ｌ２と共有し、相互横側に隣接する他の単位回路中偶数セルトランジスタ（例えば、第４セルトランジスタ＃４）のドレーンとは前記第１ビットラインＢ／Ｌ１を共有し、相互縦側に隣接する他の単位回路（例えば、第５及び第６セルトランジスタ＃５及び＃６で構成された単位回路）とは前記第１駆動ラインＤ／Ｌ１を共有し、相互縦側に隣接する他の単位回路中奇数セルトランジスタ（例えば、第５セルトランジスタ＃５）のゲートとは前記第１ワードラインＷ／Ｌ１を共有し、相互縦側に隣接する他の単位回路中偶数セルトランジスタ（例えば、第６セルトランジスタ＃６）のゲートとは前記第２ワードラインＷ／Ｌ２を共有するように構成されている。
【００６７】
［メモリ回路の駆動方法］
メモリへの書込みの場合には、メモリ回路は、以下のように駆動される。
【００６８】
第１セルトランジスタ＃１に１（伝導性チャンネルが形成された状態）を書き込もうとする場合には、前記第１プレートラインＰ／Ｌ１にはＶ電圧を印加し、前記第１ワードラインＷ／Ｌ１は接地させ、第１駆動ラインＤ／Ｌ１及び第２ビットラインＢ／Ｌ２はフローティングさせる。
【００６９】
第１セルトランジスタ＃１に０（伝導性チャンネルが形成されない状態）を書き込もうとする場合には、前記第１プレートラインＰ／Ｌ１にはＶ電圧を印加し、前記第１ワードラインＷ／Ｌ１には＋Ｖ電圧を印加し、前記第１駆動ラインＤ／Ｌ１と第２ビットラインＢ／Ｌ２はフローティングさせる。
【００７０】
この時、前記第１セルトランジスタ＃１と第１プレートラインＰ／Ｌ１を共有する他のセルトランジスタ（例えば、第２、第３及び第４セルトランジスタ＃２、＃３及び＃４）のうち書込みを望まないセルトランジスタのワードライン、ビットライン及び駆動ラインはフローティングさせる。
【００７１】
本発明によるメモリ回路は列（任意のプレートラインを共有するセルトランジスタの配列）単位で書込みを行なう。すなわち、例えば図１０の場合、第１列を構成する第１、第２、第３及び第４セルトランジスタ＃１、＃２、＃３及び＃４に同時に任意の情報を書き込んだ後、以後他の列を構成するセルトランジスタにも順次に情報を書き込む。この時、情報が書き込まれる列はプレートラインＰ／Ｌに所定の電圧を印加することで選択される。
【００７２】
例えば、第１列を構成する第１、第２、第３及び第４セルトランジスタ＃１、＃２、＃３及び＃４に各々１、０、Ｘ、１を書き込もうとする場合には、まず、第１プレートラインＰ／Ｌ１にＶ電圧を印加して第１列を選択し、他のプレートライン（例えば、第２及び第３プレートラインＰ／Ｌ２及びＰ／Ｌ３）はフローティングさせる。その後、第１ワードラインＷ／Ｌ１は接地させ、第２ワードラインＷ／Ｌ２には＋Ｖ電圧を印加し、第３ワードラインＷ／Ｌ３はフローティングさせ、第４ワードラインＷ／Ｌ４は接地させる。この時、第１及び第２ビットラインＢ／Ｌ１及びＢ／Ｌ２と第１及び第２駆動ラインＤ／Ｌ１及びＤ／Ｌ２はすべてフローティングさせる。
【００７３】
セルトランジスタに１を書き込む場合には、ワードラインＷ／ＬとプレートラインＰ／Ｌ間の電位差をさらに大きくするために前記ワードラインＷ／Ｌを接地させる代わり−Ｖ電圧を印加することができ、セルトランジスタに０を書き込む場合、ワードラインＷ／ＬとプレートラインＰ／Ｌ間の電位差をさらに大きくするために前記プレートラインＰ／ＬにＶ電圧を印加する代わり−Ｖ電圧を印加することができる。
【００７４】
また、素子製造過程中発生する残留分極Ｐｒ、強制的な電圧Ｖｃ、及び界面損傷などの変化によって、セルトランジスタのオン電流が小さくなったり、あるいは、オフ状態の漏れ電流が大きくなるために、オン／オフ電流比が小さくなってセンシングマージンが減少する場合には、ワードラインＷ／Ｌに１／３Ｖ乃至１／２Ｖ程度の電圧を印加してオン電流を増やすことができる。
【００７５】
前記では任意のプレートラインに電圧を印加して書き込もうとする列を選択した後この列に配置されている各ワードラインの状態を異なる方法で列単位で書くことを行なう場合を説明したが、任意のワードラインに電圧を印加することで書き込もうとする行を選択した後この行に配置されている各プレートラインの状態を異なるようにして行単位で書込みを行なうことができることはもちろんである。この時、全てのビットライン、駆動ラインと情報が書き込まれることを望まないプレートラインはフローティングさせる。
【００７６】
メモリからの読出の場合には、メモリ回路は、以下のように駆動される。
【００７７】
第１セルトランジスタ＃１に記憶された情報を読み出そうとする場合、前記第１駆動ラインＤ／Ｌ１にＶ電圧を印加して前記第２ビットラインＢ／Ｌ２に誘起される電流を感知する。この時、前記第１セルトランジスタ＃１と連結された第１駆動ラインＤ／Ｌ１以外の他の駆動ラインは（例えば、第２駆動ラインＤ／Ｌ２）はすべてフローティングさせる。
【００７８】
第２ビットラインＢ／Ｌ２にオン電流が感知されれば第１セルトランジスタ＃１に１が記憶されていると判断し、第２ビットラインＢ／Ｌ２にオフ電流が感知されれば第１セルトランジスタ＃１に０が記憶されていると判断し、第２ビットラインＢ／Ｌ２に電流が感知されないと第１セルトランジスタ＃１になんにも記憶されていないと判断する。
【００７９】
この時、第１駆動ラインＤ／Ｌ１に共通に連結されている第２セルトランジスタ＃２に記憶された情報は第１ビットラインＢ／Ｌ１によって読まれるので、第１セルトランジスタ＃１に記憶された情報と第２セルトランジスタ＃２に記憶された情報を区別して読むことができる。
【００８０】
例えば、第３、第４、第７、第８、第１１及び第１２セルトランジスタ＃３、＃４、＃７、＃８、＃１１及び＃１２に各々１、０、０、１、Ｘ、１が記憶されている場合には、第２駆動ラインＤ／Ｌ２にＶ電圧を印加すれば、第１列の第１ビットライン（Ｂ／Ｌ１）にはオフ電流が感知されるとともに第２ビットライン（Ｂ／Ｌ２）にはオン電流が感知され、第２列の第３ビットライン（Ｂ／Ｌ３）にはオン電流が感知されるとともに第４ビットライン（Ｂ／Ｌ４）にはオフ電流が感知され、第３列の第５ビットライン（Ｂ／Ｌ５）にはオン電流が感知される一方、第６ビットライン（Ｂ／Ｌ６）には電流が感知されない。したがって、第３、第４、第７、第８、第１１及び第１２セルトランジスタ＃３、＃４、＃７、＃８、＃１１及び＃１２各々に１、０、０、１、Ｘ、１が記憶されていることが分かる。
【００８１】
図１１は本発明によるＦＲＡＭの電位等高線を示した図面であって、各電極にバイアスを加える前の状態を示している。
【００８２】
半導体膜の上下には各々仕事関数の大きい（５．３ｅＶ）電極を適用した。図面で見るように半導体膜の真ん中部分の電位が大きくなりながら伝導性チャンネルがバルク方向に形成されており、これはオフ電流を低めるための助けになると判断される。なぜなら、半導体膜と強誘電体膜間の界面付近の損傷密度が高いために初期状態での漏れ電流の経路がバルク方向に形成されているということは望ましいからである。これは、食刻工程をより一層容易にするためにワードラインとして多結晶シリコンを使用する場合にも、同様に適用できる。
【００８３】
図１２は本発明によるＦＲＡＭのドレーン電流Ｉｄ対ゲート電圧Ｖｇ特性を示したグラフである。これを参照すれば、１Ｖ以上のメモリウィンドウ(memory window) を得られることが分かる。
【００８４】
【発明の効果】
本発明による単一トランジスタセルとこれを製造する方法及びこのセルで構成されたメモリ回路によれば、別途のトランジスタなしで一つのトランジスタで単位セルを構成できるのみならず、ランダムアクセスが可能であり、データセンシングマージンを増やすことができる。また、工程を単純化させることができる。
【００８５】
本発明は前記実施例に限らず、多くの変形が本発明の技術的思想内において当分野で通常の知識を有する者によって可能であるということは明白である。
【図面の簡単な説明】
【図１】  従来のスタティック強誘電ランダムアクセスメモリ（ＳＦＲＡＭ）素子を示した断面図である。
【図２】  本発明による単一トランジスタセルを概略的に示した斜視図である。
【図３】  本発明による単一トランジスタセルを形成するのに必要なマスクパターンを示した平面図である。
【図４】  プレートライン３４を形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図５】  強誘電体ライン３６を形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図６】  半導体膜３８を形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図７】  第１及び第２ワードライン４０ａ及び４０ｂを形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図８】  駆動ライン４２を形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図９】  第１及び第２ビットライン４４ａ及び４４ｂを形成する工程を説明するための断面図である。Ａは図３のＡＡ´線で切断した断面図であり、Ｂは図３のＢＢ´線で切断した断面図である。
【図１０】本発明による単一トランジスタセルで構成された回路図である。
【図１１】本発明によるＦＲＡＭの電位等高線を示す図である。
【図１２】本発明によるＦＲＡＭのドレーン電流Ｉｄ対ゲート電圧Ｖｇ特性を示すグラフである。
【符号の説明】
３０：  半導体基板
３２：  反応防止膜
３４：  プレートライン
３６：  強誘電体ライン
３８：  半導体膜
４０：  ワードライン
４０ａ：  第１ワードライン
４０ｂ：  第２ワードライン
４２：  駆動ライン
４４：  ビットライン
４４ａ：  第１ビットライン
４４ｂ：  第２ビットライン
６０：  薄い酸化膜（ゲート酸化膜）
６６：  第１層間絶縁膜
６８：  第１接触窓
７２：  第２層間絶縁膜
７４：  第２接触窓
７６：  第３接触窓
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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