(57)【特許請求の範囲】
【請求項１】
第１の導電型の基板（１）上の半導体装置であって、
該基板（１）に埋め込まれているソース領域およびボデー領域（３，４）並びにゲート電極（５，６）から成る、少なくとも１つの電界効果トランジスタから成るトランジスタ装置（２）と、
相互にアイソレーションされる該第２の導電型の領域（７，８）が、該トランジスタ装置のソース領域およびボデー領域と基板エッジとの間に形成されており、
該第２の導電型の領域（７，８）は、該少なくとも１つの電界効果トランジスタのソース領域およびボデー領域（３，４）と基板エッジ（９）との間に配置されており、基板（１）の表面から基板（１）内部に延在して、トランジスタ装置（２）を取り囲んでいる形式のものにおいて、
前記少なくとも２つの第２の導電型の領域（７，８）の相互間に配置するためのそれぞれ２つのアイソレーショントレンチ領域（１０，１１）が、相互にアイソレーションされる該第２の導電型の領域（７，８）の、それぞれ他方の相互にアイソレーションされる第２の導電型の領域（７，８）の方を向いている側の境界に設けられており、
該２つのアイソレーショントレンチ領域は基板（１）の表面から基板（１）内に延在している
ことを特徴とする半導体装置。
【請求項２】
前記アイソレーショントレンチ領域（１０，１１）が該基板の表面から該基板の内部に挿入される深さ方向の長さは、第２の導電型の領域（７，８）が該基板の表面から該基板の内部に挿入される深さ方向の長さより小さい、
請求項１記載の半導体装置。
【請求項３】
それぞれのアイソレーショントレンチ領域（１０，１１）は、該基板の表面から該基板内部に延在するアイソレーション層によって形成される
請求項１または２記載の半導体装置。
【請求項４】
それぞれのアイソレーショントレンチ領域（１０，１１）は、アイソレーション層（１４）によって取り囲まれている導電層（１２，１３）によって形成される
請求項１または２記載の半導体装置。
【請求項５】
少なくとも、隣接するアイソレーショントレンチ領域（１０，１１）の導電層（１２，１３）は相互に導電接続されている
請求項４記載の半導体装置。
【請求項６】
隣接するアイソレーショントレンチ領域（１０，１１）の導電層は、該トランジスタ装置（２）のゲート電極（６）またはカソード電極（３）に導電接続されている
請求項４記載の半導体装置。
【請求項７】
少なくとも、トランジスタ装置（２）に接している、第２の導電型の最も内側の領域（７）は、フローティング領域として実現されている
請求項１から６までのいずれか１項記載の半導体装置。
【請求項８】
少なくとも、基板エッジ（９）に最も隣接している、最も外側の第２の導電型の領域（８）は、該トランジスタ装置（２）のカソード電極（３）に導電接続されている
請求項１から７までのいずれか１項記載の半導体装置。
【請求項９】
基板（１）の表面から基板（１）中に延在している、相互にアイソレーションされた少なくとも２つの第２の導電型の領域（７，８）を有する半導体装置を第１の導電型の基板（１）に製造するための方法であって、
ソース領域とボデー領域とゲート電極とを含む少なくとも１つの電界効果トランジスタを備えたトランジスタ装置を形成し、
相互にアイソレーションされる該第２の導電型の領域（７，８）を、該トランジスタ装置のソース領域およびボデー領域と基板エッジとの間に形成する形式の方法において、
前記生成すべき相互にアイソレーションされた第２の導電型の領域（７，８）の範囲にドープ剤を注入し、
相互にアイソレーションされる該第２の導電型の領域（７，８）の、それぞれ他方の相互にアイソレーションされる第２の導電型の領域（７，８）の方を向いている側の境界にそれぞれ１つのトレンチ（１０，１１）を生成し、ここで該トレンチの深さは、ドープ剤注入後の該第２の導電型の領域（７，８）の深さより深いが、相互にアイソレーションされる該第２の導電型の領域（７，８）の深さより浅くなっており、
トレンチ（１０，１１）の深さより深い深さまでドープ剤を拡散させ、
該トレンチ（１０，１１）内部と基板（１）の表面とにアイソレーション層（１４）を生成する
ことを特徴とする方法。
【請求項１０】
ドープ剤の注入を、基板（１）の表面に設けられた酸化物を通して行う
請求項９記載の方法。
【請求項１１】
トレンチ（１０，１１）の内面および基板（１）の表面にアイソレーション層（１４）を生成しかつ該トレンチを引き続いて導電層（１２，１３）によって充填する
請求項９または１０記載の方法。
【発明の詳細な説明】
【０００１】
半導体素子を製造する際に頻繁に生じる問題の１つは、半導体基板におけるドーピングされた領域を効果的にアイソレーションすることである。この問題は殊に、半導体素子に、比較的広く拡散されているドーピングされた領域が存在しているときに発生する。これに対する例は、集積回路におけるＣＭＯＳウェルまたはパワートラジスタまたはＩＧＢＴにおいてセルフィールドを取り囲みかつエッジ領域を流れる電流を放出するものであるリング形状のドーピング領域である。数多くの例において、このような領域は別のドーピング領域から空間的にかつ電気的にアイソレーションされているようになっている。
【０００２】
ドーピング領域を空間的にかつ電気的にアイソレーションするための１つの手段は、この種領域が後続の拡散プロセスにおいて互いの中に拡散せずに、十分に大きな間隔を保持するように大きな間隔でインプランテーションすることである。その際インプランテーションの間隔は、製造プロセスの終了時に所望される間隔より、ドーピング領域の拡散幅の合計だけ大きくなければならない。それ故に、拡散領域が深い場合には不都合にも、大きなストラクチャが生じる。
【０００３】
ＵＳ５５２５８２１号明細書には、まず、拡散領域を生成し、かつこれらを引き続いて深いトレンチストラクチャによって相互にアイソレーションする方法が記載されている。確かにこの方法によって、横方向の拡がりは僅かであるストラクチャを製造することができる。しかしトレンチの深さが少なくとも、拡散領域の深さに達していなければならないことは不都合である。この場合に結果的にストラクチャ化ステップは一層煩雑になり、他方において、拡散領域をアイソレーションするためのトレンチと同時に、例えばトレンチトランジスタのために利用するようになってるトレンチも製造するように設定したいときには制限が生じる。トレンチの深さが既に、拡散領域によって前以て決められた後、トレンチトランジスタの最適化のためのストラクチャ化にもはや十分な自由度は残されていない。
【０００４】
深さが拡散領域の深さより浅くてもよいトレンチによる拡散領域のアイソレーションはＵＳ５４３０３２４号明細書またはＧＢ２３１４２０６号から公知である。しかしここでも、まず、ドーピング領域のインプランテーションが十分に大きな間隔で行われなければならないという問題が生じる。そうしなければ、トレンチの深さが浅いことによって、ドーピングされた領域の空間的かつ電気的なアイソレーションが十分には保証されないというおそれがある。
【０００５】
従って本発明の課題は、半導体基板においてドーピングされた領域をトレンチにより効果的にアイソレーションするための方策を提供することであるが、ストラクチャの大きさをできるだけ抑えかつトレンチの製造の際の自由度を大きくできるようにしたい。
【０００６】
この課題は、請求項１の特徴部分によって解決される。この種の装置を製造するための方法は、請求項１４の特徴部分に記載されている。
【０００７】
上述したように、半導体装置の種々異なった領域におけるドーピングされた領域をアイソレーションするための必要性が生じることがある。すなわち、例えば半導体装置のアクティブ領域、すなわちトランジスタが配置されている領域におけるドーピングされた領域をアイソレーションすることが必要になってくることがある。同様に、半導体装置のエッジストラクチャの領域、すなわちトランジスタ装置と基板エッジとの間の領域におけるドーピングされた領域を相互にアイソレーションしなければならないことも生じ得る。このような領域において、基板の表面から基板内部に延在しかつトランジスタ装置をリングとして取り囲んでいるドーピングされた領域をトランジスタ装置と基板エッジとの間に設けようという可能性がある。その際トランジスタ装置自体は任意の数および形式から成っていることがある。その際殊に、電界効果トランジスタとして実現されておりかつ基板内部に埋め込まれている少なくとも２つのドーピングされた領域並びに少なくとも１つのゲート電極を有しているトランジスタを使用することができる。しかし基本的に、例えば、バイポーラ・トランジスタが使用されていてもよい。
【０００８】
そこでドーピングされた領域を効果的にアイソレーションするために、少なくともそれぞれ２つの隣接する、アイソレーショントレンチ領域が設けられ、これら領域はドーピングされた領域の間に配置されておりかつ基板の表面から基板内部に延在している。従って、本発明によれば、２つのドーピングされた領域の間に、効果的なアイソレーションのために場合によっては十分ではないただ１つのトレンチが存在しているのではなく、ドーピングされた領域の間に２つまたはそれ以上の複数のトレンチが配置される。これにより、ドーピングされた領域の深さより浅い、比較的浅めの深さのトレンチでも、ドーピングされた領域を電気的および空間的に一層申し分なくアイソレーションすることができる。その際トレンチの深さは、例えばトレンチトランジスタを生成するなど与えられている条件に整合させることができる。
【０００９】
既述のように、本発明では、ドーピングされた領域のアイソレーションのためのトレンチの深さの形成の際の自由度は比較的大きくなる。すなわちこの種のトレンチの深さは、ドーピングされた領域の深さより浅くすることができる。勿論、ドーピングされた領域の深さに相応するかまたはドーピングされた領域の深さより深い深さを有するトレンチを設けることもできる。
【００１０】
トレンチには種々の材料を充填することができる。すなわち例えば、それぞれのトレンチ領域またはトレンチ領域の少なくとも一部がアイソレーション層によって充填されているもしくはアイソレーション層によって形成されるようにすることもできる。しかしこれらに対して択一的に、トレンチ領域に導電層が存在していて、それをアイソレーション層によって取り囲むようにすることもできる。ドーピングされた領域の相互の十分なアイソレーションが実現されることが保証されさえすればよい。従って、トレンチ領域におけるアイソレーション層ないし導電層に対して、その都度与えられている条件に整合することができる種々の材料を選択することができる。すなわちアイソレーション層として例えば酸化層または窒化層を設けることができ、導電層として例えばポリシリコン層を設けることができる。
【００１１】
導電層を含んでいるトレンチ領域が設けられているのであれば、個々のトレンチ領域相互の導電接続部を設けることができる。このことは、相互に接続されているトレンチ領域を１つのまとまった電位に保持することによって実現される。その際正確に定められた電位を実現するために、導電層を有している個々のまたはすべてのトレンチがトランジスタ装置の電極の１つ、例えばゲート電極またはカソード電極に接続されるようにすることができる。例えば、トランジスタ装置に最も隣接して配置されている少なくとも最も内側のトレンチ領域がゲート電極またはカソード電極に接続されているようにすることができる。
【００１２】
ドーピングされた領域は、フローティングゲート電極として実現されていてよいし、例えばトランジスタ装置の電極とつながっている導電接続部を介して定められた電位に保持されていてもよい。有利には、トランジスタ装置に接している少なくとも最も内側のドーピングされた領域がフローティングゲート電極として実現される、すなわち定められた電位に保持されないようにされる。このことは、トランジスタ装置の領域において、トレンチＩＧＢＴの場合にそうであるように、キャリアができるだけ良好に溢れ出ることが望まれるときに殊に効果的である。
【００１３】
他方において、有利には、基板エッジに最も隣接している、少なくとも最も外側のドーピングされた領域がトランジスタ装置の電極、殊にカソード電極に導電接続されているようにされる。これにより、スイッチング過程の際にエッジ領域からホールを一層効果的に放出することができかつこのようにして半導体装置のスイッチング特性を最適化することができるようになる。
【００１４】
本発明の思想は、半導体装置のアクティブ領域、すなわちトランジスタ装置と基板エッジとの間に配置することができる装置に対しても使用してもよいことは既に述べたとおりである。その場合には更に、本発明の装置と本来の基板エッジとの間に、更に別のエッジストラクチャが設けられるようにすることができる。すなわちこの領域において、例えば更に、磁気抵抗効果素子または磁界リング並びにチャネルストッパを設けることができる。このような個々のエッジストラクチャエレメントを組み合わせるようにしてもよい。すなわち例えば、複数の磁気抵抗効果素子および磁界リングが設けられており、ここでそれぞれ磁界リングは磁気抵抗効果素子に接続されている。磁気抵抗効果素子と磁界リングとのこの組み合わせは、磁気抵抗効果素子と磁界リングから成るそれぞれ隣接する組み合わせに対して同様に種々の方法で配置するようにしてもよい。すなわち、この装置の相互のオーバラップはなされていないようにすることができる。どのようなオーバラップもないこのような装置は例えば、エッジストラクチャの外周領域、すなわちエッジストラクチャの近傍に設けるようにすることができる。他方において、磁気抵抗効果素子と磁界リングとの一方の組み合わせの磁気抵抗効果素子と、磁気抵抗効果素子と磁界リングとの他方の組み合わせの磁界リングとのオーバラップをカスコード回路の形において設けることもできる。この種の装置は有利には、トランジスタ装置に最も隣接している、エッジストラクチャの領域に対して推奨される。磁気抵抗効果素子またはエッジストラクチャの磁界リングは、トランジスタ装置の電極に通じている導電接続部によって規定の電位に保持することができる。
【００１５】
通例、基板エッジに直接配置されているチャネルストッパに対しても、種々様々な実現形態を実現することができる。すなわち、例えばチャネルストッパは、基板と同じ導電型またはそれとは反対の導電型を有し、かつ基板のエッジに配置されているドーピングされた領域からだけ成っていてよい。しかしチャネルストッパは、双方が相互に導電接続されている、この種の層と磁気抵抗効果素子との組み合わせによって形成することもできる。別の実施形態において、チャネルストッパのドーピングされた層は反対の導電型の別の層によって取り囲まれているようにすることができる。これにより、ドーピングされた層の、チャネルストッパとしての作用は低減されかつチャネルストッパの本来の作用は大幅に磁気抵抗効果素子に制限される。
【００１６】
次に、少なくとも２つの構造的にも電気的にも相互にアイソレーションされている領域を有する半導体装置の製造を可能にする本発明の方法について説明する。ここでまず、生成すべきこの種領域の範囲にドープ剤を注入する。半導体基板へのドープ剤の注入は種々異なった方法で行うことができ、その際従来技術から公知のすべての方法を使用することができる。例えば、インプランテーションを用いて半導体基板へドープ剤を注入するようにすることができ、ここでインプランテーションは基板の表面に設けられた酸化物を通して行われる。ドープ剤の注入後、第１の拡散ステップを行うようにすることができる。これにより、ドープ剤は後の完成したドーピングされた領域の所望の深さより浅い深さまで拡散されることになる。しかしこの第１の拡散ステップは省略することもでき、その場合には第１のステップだけで適当なインプランテーションが行われる。
【００１７】
その際この領域が基板内に形成される間隔は、完成して実現された後の領域の所望の間隔より多少大きく選択されるべきである。しかしこの間隔は、後に所望されるストラクチャ間隔の和より大きく選択されてはならない。第１の拡散ステップの場合には、第１の拡散ステップにおける拡散の幅の２倍より大きくてはならない。
【００１８】
ドープ剤の注入に続いて、それぞれのトレンチの生成は、ドーピングされる領域のそれぞれの、それぞれ他方の領域の方を向いている側の境界にて行われる。しかしトレンチは、ドープ剤注入後、および場合により引き続く第１の拡散後の該領域の深さより大きい深さを有していなければならない。しかしトレンチの深さは、後のドーピングされる領域の深さより浅く選択することができる。それから例えば、トレンチの深さがトレンチトランジスタの同時の製造のための相応のストラクチャ化ステップによって前以て決められているのであれば、ドープ剤の注入および場合により第１の拡散ステップをこの条件に整合させて、ドープ剤の注入および場合により第１の拡散がトレンチの深さを上回らないようにすることができる。
【００１９】
トレンチの製造後、所望の深さへのドープ剤の第２の拡散が行われる。この所望の深さは、普通はトレンチの深さより深い。しかし少なくとも２つのトレンチがそれぞれ２つのドーピングされた領域の間に生成されたので、トレンチの深さより大きい深さへの拡散にも拘わらず、ドーピングされた領域が相互に混じり合うまたは十分な空間的なアイソレーションがもはや保証されていないというおそれはない。
【００２０】
引き続いて、形成されたトレンチにアイソレーション層を充填することができる。この層は完全に酸化物または窒化物のようなアイソレーション材料から成っていてもよいし、マルチ層ストラクチャとして実現されていてもよく、この場合まず、トレンチはアイソレーション層によって被覆され、それから、例えば導電材料から成る別の層で充電される。すなわち、例えばアイソレーション層を形成するために、トレンチの内側および基板の上表面にアイソレーション層を生成することができる。このことは例えば、シリコン酸化物を形成するための半導体基板の酸化によって行われる。次いでトレンチには、導電層、例えばポリシリコンが充填される。
【００２１】
本発明の固有の実施例を図１ないし図７並びに以下の記述に基づいて説明する。
【００２２】
その際：
図１は、トレンチＩＧＢＴを有する半導体装置の横断面を示し、
図２は、図１のエッジストラクチャの択一的な実施例を示し、
図３ないし図７は、２つアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す。
【００２３】
図１には、トランジスタ装置２の部分として２つのトレンチ形状のゲート電極５，６を有するＩＧＢＴが図示されている半導体装置が示されており、ここでｐ型ボデー領域４およびｎ＋ソース領域３がｎ型基板１に埋め込まれている。基板１には更に、導電型ｐのアノード層２２が設けられており、それには裏面金属化部２１が被着されている。更に、基板１内部にｐ型の２つのドーピングされた領域７および８が延在している。これら２つの領域は２つのトレンチ１０および１１によって相互にアイソレーションされている。トレンチ１０および１１のそれぞれには、アイソレーション層１４が張りめぐらされており、このためにゲート電極５，６のゲート酸化物を形成するのと同じ層が使用された。更に、トレンチ１０および１１には、ゲート電極の導電層と同じ層によって形成される導電層１２および１３が充填されている。従ってトレンチ１０および１１はゲート電極５，６を有するストラクチャ化ステップにおいて同時に生成することができる。その際アイソレーション層１４は酸化層として、導電層１２，１３はポリシリコン層として設けられていてよい。
【００２４】
ＩＧＢＴのゲート電極６に接しているドーピングされた領域７はフローティング領域として設けられている。これにより、ＩＧＢＴの作動の際、キャリアが改善されて溢れでることを保証することができる。これに対して第２のドーピングされた領域８はソース領域３に導電接続されている。従ってこの領域はソース電位に保持される。
【００２５】
ドーピング領域７，８と基板エッジ９との間に、エッジストラクチャが設けられている。これは図１の実施例では磁気抵抗効果素子並びにチャネルストッパとして形成される。このために例えば、酸化層に埋め込まれておりかつ基板１の上に配置されている磁気抵抗効果素子１５が図示されている。磁気抵抗効果素子１５はソース電極３またはゲート電極５，６に導電接続されている。チャネルストッパ１６はドーピングされた層１９によって形成される。この層は導電型ｐであってもｎであってもよく、基板エッジ９に直接配置されている。このドーピングされた層は磁気抵抗効果素子１８と導電接続されている。この磁気抵抗効果素子も酸化層に埋め込まれておりかつ基板１の上に配置されている。
【００２６】
エッジストラクチャの択一的な実施例は図２に示されている。ここには、複数の磁気抵抗効果素子が示されている。これらはそれぞれ、磁界リング１７に接続されている。磁界リングはドーピング領域として基板１内に埋め込まれている。エッジストラクチャの、ドーピング領域７，８に接している領域では、磁気抵抗効果素子１５がそれぞれ接している磁界リング１７の上にカスコードの形で重なっているようになっている。
【００２７】
これに対して、基板エッジ９の領域に配置されている、エッジストラクチャの領域においては、磁気抵抗効果素子の、隣接している磁気抵抗効果素子または磁界リングとの重なりは生じないようになっている。
【００２８】
チャネルストッパ１６の方は、磁気抵抗効果素子１８と、ドーピング領域１９とによって形成される。これらは相互に導電接続されている。しかし今や、例えば導電型ｎのドーピングを有しているこのドーピング領域１９は反対の導電型を有する別の層、すなわちこの場合は導電型ｐの層によって取り囲まれている。従ってチャネルストッパの作用は、磁気抵抗効果素子１８の作用に大幅に制限される。
【００２９】
図１および図２の例において、それぞれ２つのドーピングされた領域７，８が示されている。これらは２つのトレンチ１０，１１によってアイソレーションされており、ここでこれらトレンチは相互にかつゲート電極６と導電接続されている。しかし２つだけではなくそれ以上の数のドーピングされた領域７，８を設けてもいいし、２つだけではなくそれ以上の数のトレンチ１０，１１を設けてもよい。図１および図２のエッジストラクチャは例示されているにすぎず、図１に図示の例よりずっと多くの数の磁気抵抗効果素子１５および磁界リング１７を使用することもできる。
【００３０】
図３ないし図７には、２つのトレンチ１０，１１によって相互にアイソレーションされている２つのドーピングされた領域７，８の製造ステップが略示されている。このために、第１のステップにおいて、基板１への酸化物２３によるインプランテーションが行われ、その際基板のその他の領域はマスク２４によって被覆されている。第１の拡散ステップにおいて拡散領域２５が生成され、この領域の深さは後の、拡散し終わった領域８の所望の深さより浅い。酸化物２３は基板表面から除去されかつ基板内部にトレンチ１１のストラクチャ化が行われ、ここでこのトレンチ１１の深さは拡散領域２５より深いが、拡散し終わった領域８の所望の深さより浅い。
【００３１】
第２の拡散ステップにおいて、ドープ剤の、拡散し終わって完成した領域８の所望の深さまでの拡散が行われる。その際この深さは、図６に示されているように、トレンチ１１の深さより深くてよい。更に、基板表面およびトレンチ１１の内壁に対するアイソレーション層１４の生成、並びにトレンチの、導電層１３による充填が行われる。基本的に、トレンチのこの充填は、領域８を最終的に生成するための第２の拡散ステップの前に行うこともできる。
【００３２】
第２のドーピングされた領域７並びに第２のトレンチ１０の生成は、領域８並びにトレンチ１１の生成と並列に行うことができる。図３ないし図６において、簡単にする理由から、領域８並びにトレンチ１１の生成だけが図示されている。図７には、２つのドーピングされた領域７および８から成り、２つのトレンチ１０，１１によってアイソレーションされている完成した装置が示されている。２つのトレンチには導電層１２，１３が充填されている。これらは共通のステップにおいて例えば、ポリシリコンのデポジットによって生成することができ、ここで導電層１２，１３はアイソレーション層１４によって取り囲まれている。この層は、同じく共通のステップにおいて例えば基板の酸化によって生成することができる。
【図面の簡単な説明】
【図１】  トレンチＩＧＢＴを有する半導体装置の横断面である。
図１のエッジストラクチャの択一的な実施例を示し、
【図２】  図１のエッジストラクチャの択一的な実施例を示す横断面である。
【図３】  ２つのアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す略図である。
【図４】  ２つのアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す略図である。
【図５】  ２つのアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す略図である。
【図６】  ２つのアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す略図である。
【図７】  ２つのアイソレーショントレンチ領域によってアイソレーションされた２つのドーピングされた領域を製造するためのステップを示す略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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