(57)【特許請求の範囲】
【請求項１】
半導体基板上にストップ層を形成するステップと、ここでストップ層の厚さは、絶縁領域とデバイスアクティブ領域下の埋込領域の結合した厚さを画定するために選択され、
ストップ層に少なくとも１つの、前記半導体基板内に延長するトレンチを形成するステップと、
形成されたストップ層を有する前記半導体基板上に誘電材料の第１の層を沈着させ、トレンチはそれによりトレンチ絶縁領域を形成する誘電材料で満たされるステップと、
ストップ層上から誘電材料を取り除くステップと、
ストップ層をパターニングし、そこから前記半導体基板の部分を露出させるステップと、
半導体基板の露出された部分に誘電材料を選択的に形成するステップと、
前記誘電材料が前記半導体基板の前記露出領域上に選択的に形成された後に、ストップ層を取り除くステップと、
半導体基板上と半導体基板の露出部分上に選択的に形成された誘電材料の上とに半導体材料の層を形成して、誘電材料の上に形成された半導体材料の層は半導体デバイスのアクティブ領域を画定するステップとから成ることを特徴とするデバイス製造の方法。
【請求項２】
ストップ層は半導体基板上に形成された酸化シリコンの第一層と、この上に形成された、窒化シリコンと、ドープ二酸化シリコンと、アモルファスシリコンと、さらに多結晶シリコンとから成るグループから選択されたエッチングストップ材料の第二層とから成ることを特徴とする請求項１に記載の方法。
【請求項３】
ストップ層の第二層は第一層よりも少なくとも１０倍厚いことを特徴とする請求項２に記載の方法。
【請求項４】
トレンチに沈着させた誘電材料は二酸化シリコンであることを特徴とする請求項１に記載の方法。
【請求項５】
二酸化シリコンは化学的機械研磨により取り除かれることを特徴とする請求項４に記載の方法。
【請求項６】
ストップ層を通して露出された基板の部分上に形成された誘電材料は二酸化シリコンであることを特徴とする請求項１に記載の方法。
【請求項７】
二酸化シリコンは、ストップ層を通して露出された基板の部分を、少なくとも厚さ１５ｎｍの二酸化シリコンを形成するのに十分な時間、酸素を含有する、８００℃から１１００℃範囲の温度にさらされて形成されることを特徴とする請求項６に記載の方法。
【請求項８】
二酸化シリコンの厚さは５０ｎｍから１００ｎｍであることを特徴とする請求項７に記載の方法。
【請求項９】
半導体材料はシリコンであることを特徴とする請求項１に記載の方法。
【請求項１０】
前記半導体材料の層は、前記シリコン基板の露出部分からシリコンのエピタキシャル成長により前記誘電材料の上に形成するステップと次いで、アモルファスシリコンをエピタキシャル成長により形成したシリコンと前記誘電材料の上に沈着させ、するステップと次いでアモルファスシリコンを再結晶化することから形成されることを特徴とする請求項９に記載の方法。
【請求項１１】
さらに、トレンチ絶縁領域上に形成された再結晶シリコンを取り除く方法を有することを特徴とする請求項１０に記載の方法。
【請求項１２】
前記再結晶シリコンは化学的機械研磨により取り除かれることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デバイスが形成される半導体基板にて形成された絶縁領域を有する半導体デバイスに関するものである。本発明はまた、これらの絶縁領域の形成がシャロートレンチアイソレーションと一体化される半導体デバイスの製造方法に関するものである。
【０００２】
【従来の技術】
絶縁体上シリコン（ＳＯＩ）基板は漂遊容量の問題解決に提供されている。漂遊容量の削減はより高い稼働頻度を可能にする。ＳＯＩは、低しきい電圧、ジャンクション漏れ低減、実装密度改善、ボーダレスコンタクト、ラッチアップ解除、およびラジエーション強度といったような他の効果をももたらす。
【０００３】
ＳＯＩ回路は、半導体のウェーハ上に形成された二酸化シリコンの層に結晶シリコンの薄いフィルムを形成することによって製造される。このような構造を形成するために多くの方法が提示されてきた。しかし、ＳＯＩ基板形成における処理解決を成功させることは複雑であり簡単ではない。なぜならば、結晶シリコンとなるには薄いシリコンフィルムが必要であり、回路性能を最効率化するためにこれは約２００ｎｍ未満の厚さでなくてはならない。他の試みとして、この薄いシリコンフィルムの厚さを十分に均一化するものもある。
【０００４】
現状のＳＯＩには、トランジスタボディ（すなわち、基板）接続が「フロート」されたままであるというまた別の困難もある。すなわち、シリコンフィルムと絶縁体との間のインターフェースの電位が一定値に設定されていない。従って、しきい値と他のデバイスパラメータはランダムに変化する。
【０００５】
ＳＯＩ  ＭＯＳトランジスタの一製造方法が、ワンレスによる（以下、ワンレスとする）米国特許Ｎｏ．５，８９１，７６３において開示されている。ワンレスの方法においては、二酸化シリコンの層が単結晶シリコン基板上に形成される。そして、窒化シリコンの層が二酸化シリコンの層の上に形成される。また、トランジスタの場所を明確化する二層構造にて窓が形成される。二酸化シリコンはこれら窓で成長し、また、窓はその酸化物層にて形成される。これらの窓は後にトランジスタチャネルロケーションと整列する。次にアモルファスシリコンが結果形成された構造上に配置される。次に構造は化学的、機械的に研磨され、アモルファスシリコンをデバイスエリアの外側へ取り除く。窓に沈着したアモルファスシリコンは残る。構造はアニールされ、アモルファスシリコンを単結晶シリコンに変換する。絶縁層に形成された窓により、トランジスタ領域をシリコン基板上に直接形成することが可能となる。絶縁層はトランジスタ領域以外の領域と半導体基板との間に配置される。同様のタイプのデバイスが、ＩＥＤＭ８７（１９８７年）、Ｖｏｌ．１４．６の３４４ページから３４５ページに記載のティクボタ等による「ラテラルエピタキシャルシリコン層上のトランジスタによる新ソフトエラー免疫ＤＲＡＭセル」により開示されている。このデバイスにおいては、トランジスタと積層型コンデンサとが単一基板上に形成される。再びこのデバイスにおいて二酸化シリコンの層がシリコン基板上に形成される。また、２段階カットアウトが二酸化シリコン層に形成される。２段階カットアウトの上段は下段よりも広い。上段はトランジスタエリアを画定する。次に、シリコン層が構造上にエピタキシャルに形成され、この構造はポリッシュバックされる。よって、残っているエピタキシャルシリコンだけが２段階カットアウトのシリコンである。カットアウトのエピタキシャルシリコンは二酸化シリコンの層が形成されるシリコン基板と接触する。しかし、絶縁フィルムは積層型コンデンサと基板との間に配置される。
【０００６】
【発明が解決しようとする課題】
しかしながら、デバイスシリコンとシリコン基板間をコンタクトさせることにより「フローティングボディ」効果を回避するＳＯＩ基板効果を有するデバイスの製造方法は、二酸化シリコン層内に所望の面積を有する窓の範囲を画定する目的で複雑なリソグラフィーとエッチングステップとを必要とする点において依然複雑である。二酸化シリコン層上に形成されるデバイス構造に関連して、二酸化シリコンの層を通して窓を形成する自己整合技術が現状ないことから、リソグラフィーは依然必要とされる。従って、ＳＯＩトランジスタを形成する代替工程が求められる。
【０００７】
【課題を解決するための手段】
上述した問題を解決するため、本発明は、シャロートレンチアイソレーションの工程と一体化した（ＳＯＩ）ＭＯＳトランジスタを製造する方法を開示する。本発明の方法において、最初にシャロートレンチアイソレーションをシリコン基板上にて実行する。シャロートレンチアイソレーション工程は従来技術により知られている通りである。シャロートレンチアイソレーション工程において、パッド酸化層がシリコン基板上に形成される。そのパッド酸化層上に、後続する化学的機械研磨ステップ（例えば、窒化シリコン、アモルファスシリコン、多結晶シリコン、ドープシリコン酸化）のエッチングストップとして使用される材料の層が形成される。エッチングストップ層が窒化シリコンであると有益である。なぜならば、後続する窒化シリコン除去の処理が、アモルファスシリコンか多結晶シリコン、あるいはドープシリコン酸化を除去するために必要な処理よりも、より現状の処理に適合するからである。例として、これに画定されるものではないが、ＣＭＰストップ層はここでは窒化シリコン層である。パッド酸化層と窒化シリコン層との結合した厚さは、後に基板に形成される絶縁アイランドの結合した厚さと、絶縁アイランド上に形成される単結晶シリコンの厚さとを画定する。
【０００８】
そこに形成された二重層のパッド酸化／窒化シリコンによりシリコン基板にトレンチが形成される。トレンチの深さは選択され、シリコン基板上に形成された集積回路のアクティブ表面部分を電気的に絶縁する絶縁領域の深さを画定する。トランジスタ、コンデンサ、抵抗、あるいはダイオードといったような、１個あるいはそれ以上の異なる回路コンポーネントが異なる別々の部分に形成され、上記のアクティブ表面でコンダクタにより電気的に接続される。
【０００９】
基板にトレンチが形成された後、二酸化シリコンの層を基板に沈着させ、トレンチを満たす。高密度プラズマ（ＨＤＰ）のテトラエチルオルトケイ酸塩（ＴＥＯＳ）のような従来技術が二酸化シリコン層に適すると考えられる。窒化シリコンの表面に置かれた二酸化シリコンは除去され、トレンチに置かれた二酸化シリコンは残る。化学的機械研磨は二酸化シリコンを除去するための適当な処理である。窒化シリコン層は化学的機械研磨ステップのストップ層としての役目を果たす。従来のシャロートレンチアイソレーション工程においては、そこで窒化シリコン層と二酸化シリコン層とは基板表面から取り除かれる。本工程においては、窒化シリコン層と二酸化シリコン層とはさらに処理において使用される。
【００１０】
窒化シリコン／二酸化シリコン層は次に、絶縁材料のアイランドの形成される基板領域を明確化するためにパターン化される。窒化シリコン層は標準的なリソグラフィック技術を用いてパターン化される。デバイス製造の標準的リソグラフィにおいて、パターンは、窒化シリコン層上に形成されるエネルギー感応性レジスト材料に形成される。そのパターンは従来のエッチング処理を用いて下にある窒化シリコン層内にトランスファされる。そこで基板上の窒化シリコンのパターン層を残して、エネルギー感応性レジスト材料のパターン層は取り除かれる。パターンは開口部分を有しており、そこを通して下にある基板表面が露出される。これら開口部分は、基板における絶縁材料アイランドの配置を画定する。
【００１１】
次に、窒化シリコンマスクを通して露出されたシリコン基板の領域を酸化する目的で、基板は酸素含有アモルファスの上昇温度にさらされる。このように形成された二酸化シリコン領域の厚さが選択され、後に絶縁アイランド上に形成されるデバイスからジャンクション漏れ電流を取り除く。従い、二酸化シリコンの厚さは少なくとも約１５ｎｍとなる。このように形成された厚さは、後続の処理の後、少なくとも約５ｎｍの厚さが残ることを確実とする。絶縁領域が、絶縁材料のアイランド上に後に形成されるデバイスのジャンクションキャパシタンスを減じるか、あるいは取り除くと有利である。この点に関して、絶縁材料のアイランドが約５０ｎｍから約１００ｎｍの厚さであることが望ましい。
【００１２】
窒化シリコンのマスクと下にあるパッド酸化物のマスクが次に取り除かれる。マスクの下にあるシリコンがそれにより露出される。そこでシリコンは露出したシリコン表面上でエピタキシャルに成長する。露出したシリコン表面上と、露出したシリコン表面に隣接した二酸化シリコンアイランドの小さな部分の上に単結晶シリコンが形成される。そうでない場合には単結晶シリコンの二酸化シリコン絶縁領域上への形成はなされない。
【００１３】
二酸化シリコンアイランドの上に単結晶シリコンを形成するために、アモルファスシリコンが構造の上に置かれる。次に構造は、アモルファスシリコンが再結晶化するのに十分な時間と十分な温度とで熱せられる。シリコン絶縁領域上に置かれ再結晶化されたアモルファスシリコンを取り除いて、構造はさらに処理される。基板表面を平坦化するために、化学的機械研磨はこの目的を達成するために適した処理の一例である。結果形成された構造は、基板のアクティブ領域を分離する二酸化シリコン絶縁領域を有する。少なくとも１つのアクティブ領域は単結晶表面下に形成された二酸化シリコンアイランドを有する。本発明の工程における効果のひとつは、絶縁領域の上のアクティブ領域だけでなく絶縁領域もトレンチアイソレーション領域と自己整合することである。従って、トレンチアイソレーション領域と絶縁領域とを整合させるための複雑なリソグラフィが必要なくなる。より複雑なリソグラフィック代替を回避することに加え、トレンチアイソレーション領域と絶縁領域の正確なアライメントが基板表面エリアのより効果的な使用法を可能にする。現在の傾向が基板表面エリアのユニットごとのデバイス数を増やすことにあるため、基板表面エリアのより効果的な使用方法を可能にする工程が望まれる。また、アクティブシリコン領域の厚さはシャロートレンチアイソレーションの高さによって画定される。従い、アクティブシリコン領域の厚さは調整可能であり、デバイス全体に対して均一である。これは、デバイスパラメータ（例えば、しきい値電圧、ドーパントプロファイル等）が正確で確実な集積回路の製造を可能にする。
【００１４】
【発明の実施の形態】
本発明について、図１から図５に基づき説明をおこなう。図１は、二酸化シリコン層２０および窒化シリコン層２５が形成されているシリコン基板１０の断面図である。二酸化シリコンの絶縁領域１５は従来のシャロートレンチアイソレーション技術を用いて基板に形成される。シャロートレンチアイソレーション工程は従来技術においてよく知られており、ここではその詳細な説明を行わない。シリコン基板１０の表面上にある二酸化シリコンの絶縁領域１５の高さ１６は選択され、後に形成される絶縁材料のアイランドの結合した厚さと、絶縁材料のアイランド上に形成される単結晶シリコンの厚さを画定する。ゆえに高さ１６は、設計上の選択の問題であり、所望するデバイスの設計と性能に基づいて決定される。
【００１５】
図２に関して、エネルギー感応性レジスト３０のマスクが基板上に形成される。マスクは、絶縁材料のアイランドが形成されるべきアクティブエリアにおける領域を画定する。（すなわち、アクティブエリアは絶縁領域１５により境界づけされる。）マスクは、図１に示した構造の上にエネルギー感応性レジスト３０を置くことによって形成される。マルチレイヤースタックは標準的リソグラフィック技術を用いてパターン化される。デバイス製造のための標準的リソグラフィにおいて、最初にパターンがエネルギー感応性レジスト３０に形成される。次にパターンは窒化シリコン２５と二酸化シリコン２０との下にある層にトランスファされる。パターンは開口部３１を有しており、そこを通して下にある基板表面が露出される。これら開口部は、基板における絶縁材料アイランドの配置を画定する。
【００１６】
次に、基板１０上の窒化シリコン２５のパターン層と二酸化シリコン２０のパターン層とを残して、エネルギー感度材料３０のパターン層が取り除かれる。窒化シリコン層２５および二酸化シリコン層２０のパターン層のマスクを通して露出されたシリコン基板の部分３１を酸化するために、この構造は酸素含有下において温度上昇される。後に絶縁アイランド上に形成されるデバイスからのジャンクション漏れ電流を削減する。このように形成された二酸化シリコン部分３５（図３）の厚さが選択されて、従い、二酸化シリコンの厚さは少なくとも約１５ｎｍとなる。後に絶縁材料のアイランド上に形成されるデバイスのジャンクションキャパシタンスを絶縁領域が減じるか除去すると有利である。これに関して、絶縁材料のアイランドが約５０ｎｍから約１００ｎｍの厚さを有することが望ましい。
【００１７】
さらに、二酸化シリコン２０および窒化シリコン２５の連続する層のマスクが取り除かれる。これらの層はシャロートレンチアイソレーション工程にて使用される従来の処理を用いて取り除かれる。窒化シリコンは従来のウェットエッチング処理（例えばフォトニック酸）を用いて取り除かれる。ウェットエッチング処理は、二酸化シリコンに比較して窒化シリコンに対する選択性がある。そしてこのように二酸化シリコンは取り除かれずにすむ。窒化シリコンが取り除かれると、薄い二酸化シリコン層２０が従来のウェットエッチング処理（例えば希釈したＨＦ）を用いて取り除かれる。このステップにおいて、非常に薄い層２０を取り除くのに必要な分だけ、トレンチ１５における二酸化シリコンパッド３５と二酸化シリコンとがエッチングされる。尚、窒化シリコン層２５の厚さはパッド酸化物層２０の厚さより約１０倍厚く形成されている。結果の構造を図３において示している。これにより取り除かれたマスクの下にあるシリコン基板１０の部分が露出される。図４に関して、シリコン４０は、基板１０の露出されたシリコン表面上で成長する。露出したシリコン表面に隣接する二酸化シリコンアイランド３５の小さな部分上に単結晶シリコン４０を沈着させる。そうでない場合には二酸化シリコン絶縁領域１５および３５上への単結晶シリコンの形成はなされない。
【００１８】
二酸化シリコンアイランド３５上に単結晶シリコンを形成する目的で、図４にて示した構造上にアモルファスシリコンを沈着させる。次に構造をアモルファスシリコンが再結晶化するのに十分な時間と十分な温度とにて熱する。構造はさらに処理がなされ、シリコン絶縁領域上に沈着して再結晶化したアモルファスシリコンを取り除き、基板表面を平坦化する。化学的機械研磨はこの目的を達成するために適した処理の一例である。その結果の構造を図５に示している。この結果形成された構造は、基板１０のアクティブ領域１７を分離する二酸化シリコン絶縁領域１５を有している。少なくとも１つのアクティブ領域１７は単結晶表面下に形成された二酸化シリコンアイランド３５を有する。
【００１９】
以上、本発明の実施形態を詳細に説明したが、本発明の範囲を逸脱することなく他の方法でも具体化出来ることは当業者にとって明らかである。
【図面の簡単な説明】
【図１】本発明による一実施形態の工程における、あるステップ中のシリコン基板の断面図である。
【図２】本発明による一実施形態の工程における、あるステップ中のシリコン基板の断面図である。
【図３】本発明による一実施形態の工程における、あるステップ中のシリコン基板の断面図である。
【図４】本発明による一実施形態の工程における、あるステップ中のシリコン基板の断面図である。
【図５】本発明による一実施形態の工程における、あるステップ中のシリコン基板の断面図である。
【図１】
0003958506.tif 000002
【図２】
0003958506.tif 000003
【図３】
0003958506.tif 000004
【図４】
0003958506.tif 000005
【図５】
0003958506.tif 000006