(57)【特許請求の範囲】
【請求項１】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を検知する検出手段と、
第１のＭＯＳトランジスタで形成され、入力電圧、基準電圧及び動作制御電圧が供給される第１のオペアンプ回路と、前記第１のＭＯＳトランジスタよりもしきい値電圧が低い第２のＭＯＳトランジスタで形成され、前記入力電圧、前記基準電圧及び前記動作制御電圧が供給される第２のオペアンプ回路と、前記検出手段で検出した結果に応じて、前記第１，第２のオペアンプ回路の出力を切り換える選択トランジスタとを備える切換手段と
を具備することを特徴とする半導体装置。
【請求項２】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を示すデータを格納する格納手段と、
前記格納手段に格納されたイオン注入の有無を示すデータに応じて、前記ＭＯＳトランジスタを含む回路の少なくとも一部を切り換える切換手段と
を具備することを特徴とする半導体装置。
【請求項３】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を検出する検出手段と、
前記検出手段で検出した結果に応じて、パワーオン切換レベルを切り換える切換手段と
を具備することを特徴とする半導体装置。
【請求項４】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を示すデータを格納する格納手段と、
前記格納手段に格納されたイオン注入の有無を示すデータに応じて、パワーオン切換レベルを切り換える切換手段と
を具備することを特徴とする半導体装置。
【請求項５】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を検出する第１の検出手段と、
電源電圧レベルを検出する第２の検出手段と、
前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル型ＭＯＳトランジスタを有するＣＭＯＳ回路と、
前記ＣＭＯＳ回路の貫通電流を制限する電流制限回路と、
前記第１の検出手段で検出したイオン注入の有無と、前記第２の検出手段で検出した電源電圧レベルとに応じて、前記電流制限回路を切り換える切換手段と
を具備することを特徴とする半導体装置。
【請求項６】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル型ＭＯＳトランジスタを有するＣＭＯＳ回路と、
前記ＣＭＯＳ回路の貫通電流を制限する電流制限回路と、
イオン注入の有無を示すデータを格納する格納手段と、
電源電圧レベルを検出する検出手段と、
前記格納手段に格納されたイオン注入の有無を示すデータと、前記検出手段で検出された電源電圧レベルの検出結果とに応じて、前記電流制限回路を切り換える切換手段と
を具備することを特徴とする半導体装置。
【請求項７】
前記格納手段は、ヒューズ、アンチヒューズ、レジスタ及びメモリのいずれかを含むことを特徴とする請求項２、４または６に記載の半導体装置。
【請求項８】
前記ＭＯＳトランジスタを含む回路は、オペアンプであることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記ＭＯＳトランジスタを含む回路は、転送ゲート回路であることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記ＣＭＯＳ回路は、オペアンプであることを特徴とする請求項５または６に記載の半導体装置。
【請求項１１】
前記ＣＭＯＳ回路は、転送ゲート回路であることを特徴とする請求項５または６に記載の半導体装置。
【請求項１２】
しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、
イオン注入の有無を検知する検出手段と、
第１の入力端に基準電圧が印加され、第２の入力端にモニタ電圧が印加され、前記モニタ電圧を前記基準電圧と等しくなるように制御するオペアンプと、前記オペアンプの前記第２の入力端に並列接続され、選択信号に応じて選択され、且つイオン注入の有無に応じてオン状態とオフ状態が決定される複数のスイッチ回路とを有する転送ゲート回路を備えた切換手段と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば半導体記憶装置のアナログ回路部に係り、特に低電圧動作を考えたときに回路の最低動作電源電圧レベルを低下させるために、しきい値電圧の浅い（低い）トランジスタを用いる必要のある回路に適用されるもので、しきい値電圧を浅くするためのイオン注入を行うか、行わないかによって回路が切り換えられる半導体装置に関する。
【０００２】
【従来の技術】
図１３（ａ），（ｂ）はそれぞれ、従来の半導体装置について説明するためのもので、（ａ）図はオペアンプのシンボル図、（ｂ）図はオペアンプの具体的な構成例を示す回路図である。このオペアンプＯＰには、モニタすべき入力電圧ＶＭＯＮと基準電圧ＶＲＥＦが入力され、信号ＯＵＴを出力する。（ｂ）図に示す破線で囲まれたトランジスタＱ１〜Ｑ５はそれぞれ、通常のロジック回路で用いられるＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタやＰチャネル型（ＰＭＯＳ）ＭＯＳトランジスタよりも浅めのしきい値電圧（以後ＬＶＴ（Ｌｏｗ  Ｖｔｈ）トランジスタと略称する）のトランジスタを示している。
【０００３】
上記オペアンプＯＰは、例えばレベル検出回路として用いられ、レベル検知時の条件としてＮＭＯＳトランジスタＱ３〜Ｑ５とＰＭＯＳトランジスタＱ１，Ｑ２とが５極管領域で動作する必要がある。このため、通常、オペアンプＯＰの最低動作電源電圧ＶＣＣｍｉｎ（所望の回路動作をする最低の電源電圧レベル）は、ＣＭＯＳインバータに比べて高いレベルとなってしまう。
【０００４】
この結果、一般には、オペアンプＯＰの最低動作電源電圧ＶＣＣｍｉｎは１．８Ｖ程度と高く、低電圧化（例えば１．８Ｖ以下）を想定した場合には、オペアンプＯＰを構成しているＮＭＯＳトランジスタＱ３〜Ｑ５及びＰＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧を下げる必要がある。
【０００５】
しかし、ＮＭＯＳトランジスタＱ３〜Ｑ５及びＰＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧を下げるには、トランジスタＱ１〜Ｑ５のチャネル領域のドーズ量をその他の回路で用いられるトランジスタのチャネル領域のドーズ量とは変える必要があるため、しきい値電圧を下げるためのイオン注入用のマスク工程を追加しなければならない。このようなマスク工程を追加することは、半導体装置の製作工期を長くすることとなり、製造コストを増加させてしまうため、低電圧化の必要がない場合にはしきい値電圧を下げるためのイオン注入は行わない。
【０００６】
このため、低電圧化が必要な場合と不要な場合の２通りの回路を用意する必要が生ずるが、ＬＶＴトランジスタが必要な個所には予め低電圧化を想定してイオン注入層を入れておけば、マスクを適用するか否かで自動的にトランジスタのしきい値電圧を変えることが可能である。
【０００７】
しかしながら、上記オプションマスクによってトランジスタのしきい値電圧を切り換える方法は、しきい値電圧だけ平行シフトし、他のトランジスタ特性が全く同じ場合には可能であるが、チャネル領域のドーズ量の変化により短チャネル効果やサブスレッショルド特性がずれ、そのままの回路では性能を落とす恐れがある。
【０００８】
このような懸念から、図１４に示すようにＡｌオプションによって回路を切り換えるようにした回路が提案されている。図１４に示すオペアンプは、ＬＶＴトランジスタＱ１〜Ｑ５（図１３（ｂ）の回路と同じ）で形成した第１のオペアンプ回路ＯＰ１と、通常（ＬＶＴではない）のトランジスタＱ６〜Ｑ１０で形成した第２のオペアンプ回路ＯＰ２を予め形成しておき、ＡｌオプションＡＬＳ１〜ＡＬＳ５，ＡＬＯ１〜ＡＬＯ５によって一方のオペアンプ回路を選択するように回路を切り換えるものである。
【０００９】
図１４では、ＡｌオプションＡＬＳ１〜ＡＬＳ５がショート状態（接続状態）、ＡｌオプションＡＬＯ１〜ＡＬＯ５がオープン状態（開放状態）でオペアンプ回路ＯＰ２が選択された例を示している。入力電圧ＶＭＯＮはＡｌオプションＡＬＳ１を介してＮＭＯＳトランジスタＱ８のゲートに、動作制御電圧ＩＲＥＦＮはＡｌオプションＡＬＳ２を介してＮＭＯＳトランジスタＱ１０のゲートにそれぞれ供給される。そして、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ９のドレイン共通接続点がＡｌオプションＡＬＳ５を介して出力端子に接続され、オペアンプ回路ＯＰ２が選択されて出力信号ＯＵＴを出力する。この際、ＮＭＯＳトランジスタＱ３のゲートはＡｌオプションＡＬＳ３によって電源ＶＳＳ（接地点）に接続され、ＮＭＯＳトランジスタＱ５のゲートはＡｌオプションＡＬＳ４によって電源ＶＳＳ（接地点）に接続されるので、オペアンプ回路ＯＰ２は非動作状態であり、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４のドレイン共通接続点がＡｌオプションＡＬＯ５によって出力端子から切り離されている。
【００１０】
一方、低電圧化が必要な場合には、上記ＡｌオプションＡＬＳ１〜ＡＬＳ５をオープン状態、ＡｌオプションＡＬＯ１〜ＡＬＯ５をショート状態にすることにより、ＬＶＴトランジスタＱ１〜Ｑ５で形成したオペアンプ回路ＯＰ１を選択できる。
【００１１】
【発明が解決しようとする課題】
上述したように、図１３（ａ），（ｂ）に示したイオン注入の有無でトランジスタのしきい値電圧を切り換える方法では、短チャネル効果やサブスレッショルド特性等のトランジスタ特性がずれた場合には、悪い特性側に回路を合わせ込むことになるため、全体として回路の性能を落とすことになる。
【００１２】
また、図１４に示したような異なるしきい値電圧のトランジスタで形成された複数の回路を切り換える方法では、回路の性能を最適化することは可能であるが、オプションによる切り換えが必要なため、Ａｌオプションの修正とＡｌマスクのリファインが必要となり、手間がかかるという問題がある。
【００１３】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、回路性能を落とすことなく比較的容易にアナログ回路における最低動作電源電圧を低下させることできる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を検知する検出手段と、第１のＭＯＳトランジスタで形成され、入力電圧、基準電圧及び動作制御電圧が供給される第１のオペアンプ回路と、前記第１のＭＯＳトランジスタよりもしきい値電圧が低い第２のＭＯＳトランジスタで形成され、前記入力電圧、前記基準電圧及び前記動作制御電圧が供給される第２のオペアンプ回路と、前記検出手段で検出した結果に応じて、前記第１，第２のオペアンプ回路の出力を切り換える選択トランジスタとを備える切換手段とを具備する。
【００１５】
また、この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を示すデータを格納する格納手段と、前記格納手段に格納されたイオン注入の有無を示すデータに応じて、前記ＭＯＳトランジスタを含む回路の少なくとも一部を切り換える切換手段とを具備する。
【００１６】
更に、この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を検出する検出手段と、前記検出手段で検出した結果に応じて、パワーオン切換レベルを切り換える切換手段とを具備する。
【００１７】
更にまた、この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を示すデータを格納する格納手段と、前記格納手段に格納されたイオン注入の有無を示すデータに応じて、パワーオン切換レベルを切り換える切換手段とを具備する。
【００１８】
この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を検出する第１の検出手段と、電源電圧レベルを検出する第２の検出手段と、前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル型ＭＯＳトランジスタを有するＣＭＯＳ回路と、前記ＣＭＯＳ回路の貫通電流を制限する電流制限回路と、前記第１の検出手段で検出したイオン注入の有無と、前記第２の検出手段で検出した電源電圧レベルとに応じて、前記電流制限回路を切り換える切換手段とを具備する。
【００１９】
また、この発明の半導体装置は、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、前記Ｎチャネル型ＭＯＳトランジスタと前記Ｐチャネル型ＭＯＳトランジスタを有するＣＭＯＳ回路と、前記ＣＭＯＳ回路の貫通電流を制限する電流制限回路と、イオン注入の有無を示すデータを格納する格納手段と、電源電圧レベルを検出する検出手段と、前記格納手段に格納されたイオン注入の有無を示すデータと、前記検出手段で検出された電源電圧レベルの検出結果とに応じて、前記電流制限回路を切り換える切換手段とを具備する。
更に、しきい値電圧をイオン注入の有無により変えることができるようにレイアウトパターン化されたＭＯＳトランジスタを用いた半導体装置であって、イオン注入の有無を検知する検出手段と、第１の入力端に基準電圧が印加され、第２の入力端にモニタ電圧が印加され、前記モニタ電圧を前記基準電圧と等しくなるように制御するオペアンプと、前記オペアンプの前記第２の入力端に並列接続され、選択信号に応じて選択され、且つイオン注入の有無に応じてオン状態とオフ状態が決定される複数のスイッチ回路とを有する転送ゲート回路を備えた切換手段とを具備する。
【００２０】
上記のような構成によれば、ＬＶＴトランジスタのしきい値検知回路によって、しきい値を変えるためのイオン注入が行われているか否かを検知して、ＬＶＴトランジスタ適用回路を切り換えることで、回路性能を落とすことなくアナログ回路における最低動作電源電圧を低下させることができる半導体装置を実現できる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１（ａ），（ｂ）はそれぞれ、この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図は概念を示すブロック図、（ｂ）図はトランジスタのＶｇ（ゲート電圧）−Ｉｄｓ（ドレイン，ソース間電流）特性図である。
【００２２】
半導体装置中には、ＬＶＴトランジスタしきい値検知回路１１が設けられており、この検知回路１１の検知判定信号ＬＶＴｅｎｂ（ＬＶＴイネーブル信号）がオペアンプ（ＯＰアンプ）などのＬＶＴトランジスタ使用回路１２へ供給される。この検知回路１１は、ＬＶＴトランジスタを形成するためのイオン注入（ＬＶＴイオン注入と略称する）が行われたか否かを検知する回路であり、（ｂ）図に示すようにＬＶＴイオン注入の有無でトランジスタのＶｇ−Ｉｄｓ特性がＬＣ（ＬＶＴ  ＮＭＯＳトランジスタ特性）とＮＣ（通常使用するＮＭＯＳトランジスタ特性）のように変化するので、しきい値検知レベル（Ｖ１）での電流の有無によってＬＶＴイオン注入の有無を検知する。
【００２３】
図２は、上記図１（ａ）に示した回路におけるＬＶＴトランジスタしきい値電圧検知回路１１の具体的な構成例を示す回路図である。ＬＶＴトランジスタしきい値検知回路１１は、しきい値検知レベル（Ｖ１）生成部１３、しきい値検知部１４及びデータ保持部１５などを含んで構成されている。
【００２４】
上記しきい値検知レベル生成部１３は、オペアンプ２０、ＰＭＯＳトランジスタＱ１１及び抵抗Ｒ１，Ｒ２，Ｒ３から構成される。上記ＰＭＯＳトランジスタＱ１１及び抵抗Ｒ１，Ｒ２，Ｒ３は、電源ＶＣＣ，ＶＳＳ間に直列接続される。上記オペアンプ２０の一方の入力端には基準電圧ＶＲＥＦが印加され、他方の入力端は抵抗Ｒ１，Ｒ２の接続点に接続され、出力端はＰＭＯＳトランジスタＱ１１のゲートに接続される。そして、上記抵抗Ｒ２，Ｒ３の接続点からしきい値検知レベルＶ１を出力する。
【００２５】
上記ＬＶＴトランジスタ検知部１４は、ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ１３、ＮＭＯＳトランジスタＱ１４及びインバータ２１から構成されている。上記ＰＭＯＳトランジスタＱ１２、ＮＭＯＳトランジスタＱ１３及びＮＭＯＳトランジスタＱ１４は、電源ＶＣＣ，ＶＳＳ間に直列接続されている。上記ＰＭＯＳトランジスタＱ１２のゲートにはテスト信号ＴＥＳＴが、上記ＮＭＯＳトランジスタＱ１３のゲートには上記しきい値検知レベルＶ１が、上記ＮＭＯＳトランジスタＱ１４のゲートには上記テスト信号ＴＥＳＴがそれぞれ供給される。上記インバータ２１の入力端は、上記トランジスタＱ１２，Ｑ１３の電流通路の接続点に接続され、このインバータ２１の出力信号がデータ保持部１５に供給されるようになっている。
【００２６】
上記データ保持部１５は、ＳＲ型フリップフロップ（ＳＲ  Ｆ／Ｆ）２２で構成されている。このフリップフロップ２２のセット入力端には上記インバータ２１から出力されるしきい値検知部１４の出力信号が供給され、リセット入力端にはリセット信号ＲＳＴが供給される。そして、このフリップフロップ２２の出力端から、ＬＶＴイオン注入が行われているか否かを示す信号ＬＶＴｅｎｂが出力される。
【００２７】
上記のような構成において、しきい値検知レベル生成部１３によりしきい値電圧検知レベルＶ１を生成し、ＬＶＴトランジスタ検知部１４でＬＶＴトランジスタＱ１３がオンするか否かを検知し、この検知結果をデータ保持部１５に保持する。データ保持部１５では、ＬＶＴイオン注入が行われている場合には信号ＬＶＴｅｎｂをハイレベルとし、行われていない場合にはロウレベルとする。
【００２８】
上記データ保持部１５から出力される信号ＬＶＴｅｎｂは、ＬＶＴトランジスタが使用されている回路に供給され、ＬＶＴイオン注入の有無により、ＬＶＴトランジスタ使用回路１２が切り替わる。ＬＶＴトランジスタ使用回路１２は、例えば図３、図４及び図５に示されるように、最低動作電源電圧ＶＣＣｍｉｎの高いオペアンプ、電圧生成回路等に使用される転送ゲート回路、及びパワーオン検知回路などである。
【００２９】
図３は、ＬＶＴトランジスタの第１の使用回路例を示しており、オペアンプである。ＬＶＴトランジスタＱ２１〜Ｑ２５で形成した第１のオペアンプ回路ＯＰ１と、通常のトランジスタＱ２６〜Ｑ３０で形成した第２のオペアンプ回路ＯＰ２に、共通の入力電圧ＶＭＯＮ、基準電圧ＶＲＥＦ及び動作制御電圧ＩＲＥＦＮをそれぞれ与え、これら第１，第２のオペアンプ回路ＯＰ１，ＯＰ２の出力を選択トランジスタＱ３１，Ｑ３２で切り換えて出力するものである。上記選択トランジスタＱ３１には、上記データ保持部１５から出力される信号ＬＶＴｅｎｂがインバータ２３を介して入力され、選択トランジスタＱ３２には、上記信号ＬＶＴｅｎｂが直接入力される。よって、信号ＬＶＴｅｎｂがハイレベルの時（ＬＶＴイオン注入が行われている場合）には選択トランジスタＱ３２がオン状態、Ｑ３１がオフ状態となり、第１のオペアンプ回路ＯＰ１の出力が選択される。一方、信号ＬＶＴｅｎｂがロウレベルの時（ＬＶＴイオン注入が行われていない場合）には選択トランジスタＱ３１がオン状態、Ｑ３２がオフ状態となり、第２のオペアンプ回路ＯＰ２の出力が選択される。
【００３０】
図４は、ＬＶＴトランジスタの第２の使用回路例を示しており、電圧生成回路等に使用される転送ゲート回路である。この転送ゲート回路は、オペアンプ２４、ＰＭＯＳトランジスタＱ３３、抵抗Ｒ４−１〜Ｒ４−３、ＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３、ＮＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ３５−１〜Ｑ３５−３、インバータ２５−１〜２５−３，２６−１〜２６−３、ノアゲート２７−１〜２７−３，２８−１〜２８−３、抵抗Ｒ５及びＮＭＯＳトランジスタＱ３６などから構成されている。上記ＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３，Ｑ３５−１〜Ｑ３５−３、インバータ２５−１〜２５−３，２６−１〜２６−３、及びノアゲート２７−１〜２７−３，２８−１〜２８−３は、スイッチ回路ＳＷ１〜ＳＷ３を構成している。
【００３１】
上記ＰＭＯＳトランジスタＱ３３のソースは電源ＶＣＣに接続され、ドレインは抵抗Ｒ４−１〜Ｒ４−３の一端にそれぞれ接続され、ゲートはオペアンプ２４の出力端に接続される。上記抵抗Ｒ４−１〜Ｒ４−３の他端にはそれぞれ、ＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３の一端、及びＮＭＯＳトランジスタＱ３５−１〜Ｑ３５−３の一端がそれぞれ接続され、これらＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３，Ｑ３５−１〜Ｑ３５−３の他端は抵抗Ｒ５の一端に共通接続される。この抵抗Ｒ５の一端には、上記オペアンプ２４の一方の入力端が接続され、このオペアンプ２４の他方の入力端には基準電圧ＶＲＥＦが印加される。
【００３２】
上記ＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３のゲートにはノアゲート２７−１〜２７−３の出力端がそれぞれ接続され、上記ＮＭＯＳトランジスタＱ３５−１〜Ｑ３５−３のゲートにはノアゲート２８−１〜２８−３の出力端がそれぞれ接続されている。選択信号ＳＥＬ１〜ＳＥＬ３はそれぞれ、インバータ２５−１〜２５−３を介してノアゲート２７−１〜２７−３，２８−１〜２８−３の一方の入力端に供給される。信号ＬＶＴｅｎｂは、上記ノアゲート２７−１〜２７−３の他方の入力端に供給されるとともに、インバータ２６−１〜２６−３をそれぞれ介してノアゲート２８−１〜２８−３の他方の入力端に供給される。
【００３３】
そして、上記抵抗Ｒ５の他端と電源ＶＳＳ間にＮＭＯＳトランジスタＱ３６が接続され、このトランジスタＱ３６のゲートにイネーブル信号ＥＮＢが供給される。
【００３４】
上記転送ゲート回路では、選択信号ＳＥＬ１〜ＳＥＬ３に応じてスイッチ回路ＳＷ１〜ＳＷ３が選択される。この際、信号ＬＶＴｅｎｂがハイレベルの時（ＬＶＴイオン注入が行われている場合）には選択されたスイッチ回路中のＮＭＯＳトランジスタＱ３５−１〜Ｑ３５−３のいずれかがオン状態、非選択のスイッチ回路中のＮＭＯＳトランジスタＱ３５−１〜Ｑ３５−３及びＱ３４−１〜Ｑ３４−３はオフ状態となる。一方、信号ＬＶＴｅｎｂがロウレベルの時（ＬＶＴイオン注入が行われていない場合）には選択されたスイッチ回路中のＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３のいずれかがオン状態、非選択のスイッチ回路中のＮＭＯＳトランジスタＱ３４−１〜Ｑ３４−３及びＱ３５−１〜Ｑ３５−３はオフ状態となる。
【００３５】
図５は、ＬＶＴトランジスタの第３の使用回路例を示しており、パワーオン検知回路である。このパワーオン検知回路は、抵抗Ｒ６〜Ｒ８、ＰＭＯＳトランジスタＱ４１，Ｑ４２，Ｑ４６，Ｑ４７、ＮＭＯＳトランジスタＱ４３〜Ｑ４５，Ｑ４８〜Ｑ５０、インバータ２９〜３２及びナンドゲート３３〜３５などから構成されている。上記抵抗Ｒ６〜Ｒ８は、電源ＶＣＣ，ＶＳＳ間に直列接続される。上記ＰＭＯＳトランジスタＱ４１，Ｑ４２とＮＭＯＳトランジスタＱ４３〜Ｑ４５は、ＬＶＴトランジスタであり、第１の差動増幅器（オペアンプ）ＣＭＰ１を構成している。上記ＮＭＯＳトランジスタＱ４３のゲートは上記抵抗Ｒ６，Ｒ７の接続点に接続され、上記ＭＯＳトランジスタＱ４４のゲートには基準電圧ＶＲＥＦが印加され、上記ＭＯＳトランジスタＱ４５のゲートには動作制御電圧ＩＲＥＦＮが印加される。
【００３６】
また、上記ＰＭＯＳトランジスタＱ４６，Ｑ４７とＮＭＯＳトランジスタＱ４８〜Ｑ５０は、第２の差動増幅器（オペアンプ）ＣＭＰ２を構成している。上記ＮＭＯＳトランジスタＱ４８のゲートは上記抵抗Ｒ７，Ｒ８の接続点に接続され、上記ＭＯＳトランジスタＱ４９のゲートには上記基準電圧ＶＲＥＦが印加され、上記ＭＯＳトランジスタＱ５０のゲートには上記動作制御電圧ＩＲＥＦＮが印加される。
【００３７】
上記ＰＭＯＳトランジスタＱ４２とＮＭＯＳトランジスタＱ４４の電流通路の接続点から出力される第１の差動増幅器ＣＭＰ１の出力は、インバータ２９，３０を介してナンドゲート３３の一方の入力端に供給される。このナンドゲート３３の他方の入力端には信号ＬＶＴｅｎｂが供給され、その出力がナンドゲート３５の一方の入力端に供給される。
【００３８】
上記ＰＭＯＳトランジスタＱ４７とＮＭＯＳトランジスタＱ４９の接続点から出力される第２の差動増幅器ＣＭＰ２の出力は、インバータ３１，３２を介してナンドゲート３４の一方の入力端に供給される。このナンドゲート３４の他方の入力端には信号／ＬＶＴｅｎｂ（符号の前に付した“／”は反転信号、すなわちバーを意味する）が供給され、その出力がナンドゲート３５の他方の入力端に供給される。
【００３９】
そして、上記ナンドゲート３５からパワーオン信号ＰＷＯＮを出力するようになっている。
【００４０】
上記のような構成において、信号ＬＶＴｅｎｂがハイレベルの時（ＬＶＴイオン注入が行われている場合）には、ナンドゲート３３がインバータ動作を行い、パワーオンによって抵抗Ｒ６，Ｒ７の接続点の電位が基準電圧ＶＲＥＦよりも高くなると、差動増幅器ＣＭＰ１の出力信号が反転されてナンドゲート３５に供給される。この時、ナンドゲート３４の出力はハイレベルに固定されてナンドゲート３５に供給される。これによって、上記ナンドゲート３５からパワーオン信号ＰＷＯＮが出力される。
【００４１】
一方、信号ＬＶＴｅｎｂがロウレベルの時（ＬＶＴイオン注入が行われていない場合）には、ナンドゲート３４がインバータ動作を行い、パワーオンによって抵抗Ｒ７，Ｒ８の接続点の電位が基準電圧ＶＲＥＦよりも高くなると、差動増幅器ＣＭＰ２の出力信号が反転されてナンドゲート３５に供給される。この時、ナンドゲート３３の出力はハイレベルに固定されてナンドゲート３５に供給される。これによって、上記ナンドゲート３５からパワーオン信号ＰＷＯＮが出力される。
【００４２】
上記図３及び図４に示した回路では、ＬＶＴトランジスタがＬＶＴイオン注入の有無により、短チャネル効果やサブスレッショルド特性が変化した場合、通常のトランジスタとＬＶＴトランジスタの特性に合わせてサイズがそれぞれ最適化されている。従って、双方のトランジスタ特性を十分生かす領域で使用でき、且つＬＶＴイオン注入適用時の回路切り換えの修正とＡｌオプションマスクの作製の必要性が無くなり、開発工期の時間短縮に繋がる。
【００４３】
また、上記図５に示したパワーオン検出回路は、ＬＶＴイオン注入の適用により、チップの最低動作電源電圧ＶＣＣｍｉｎを決定しているアナログ回路のＶＣＣｍｉｎが低くなるので、パワーオンレベルを下げることが可能になる。このため、図５に示した回路ではパワーオン検知レベルをＬＶＴイオン注入有りの時と無しの時の２レベル用意して、切り換えられるようにした回路例である。これも、従来であると、ＬＶＴイオン注入適用の有無により、パワーオンレベルを変えるため２枚のＡｌマスクが必要になるが、上記のような回路構成にすることにより１枚のＡｌマスクで済む。
【００４４】
図６は、上記図１（ａ）に示した回路におけるＬＶＴトランジスタしきい値検知回路１１の他の具体的な構成例を示す回路図である。このＬＶＴトランジスタしきい値検知回路１１は、検知部１６とデータ保持部１７とを含んで構成されている。
【００４５】
上記検知部１６は、ＰＭＯＳトランジスタＱ５１，Ｑ５２とＮＭＯＳトランジスタＱ５３〜Ｑ５５で構成されている。これらのトランジスタＱ５１〜Ｑ５５は差動増幅器（オペアンプ）を構成しており、ＮＭＯＳトランジスタＱ５３，Ｑ５４のゲートに基準電圧ＶＲＥＦが印加され、ＮＭＯＳトランジスタＱ５５のゲートに動作制御電圧ＩＲＥＦＮが供給されている。ここでＮＭＯＳトランジスタＱ５３は、ＬＶＴトランジスタで構成されており、ＬＶＴイオン注入が行われていれば、このトランジスタＱ５３がオン状態、Ｑ５４がオフ状態となって検知部１６の出力はハイレベルとなる。一方、ＬＶＴイオン注入が行われていなければ、トランジスタＱ５３，Ｑ５４がオン状態となって、検知部１６の出力はロウレベルとなる。この検知部１６の出力は、データ保持部１５に供給されて保持される。
【００４６】
上記データ保持部１５は、ＳＲ型フリップフロップ（ＳＲ  Ｆ／Ｆ）２２で構成されている。このフリップフロップ２２のセット入力端には上記トランジスタＱ５２，Ｑ５４の電流通路の接続点から出力される検知部１６の出力信号が供給され、リセット入力端にはリセット信号ＲＳＴが供給される。そして、このフリップフロップ２２の出力端から、ＬＶＴイオン注入が行われているか否かを示す信号ＬＶＴｅｎｂが出力される。
【００４７】
このような構成であっても、上記図２に示した回路と同様に、ＬＶＴイオン注入が行われているか否かに応じて、信号ＬＶＴｅｎｂを出力できる。
【００４８】
図７は、この発明の第２の実施の形態に係る半導体装置について説明するためのブロック図である。上述した第１の実施の形態では、ＬＶＴイオン注入適用の有無を回路的に検知していたのに対し、本実施の形態ではヒューズデータとして保持している点にある。このヒューズデータをもとに、第１の実施の形態と同様にしてＬＶＴトランジスタ使用回路を切り換える。
【００４９】
すなわち、半導体装置中には、ＬＶＴイオン注入適用の有無をヒューズデータで保持するＬＶＴトランジスタ使用・未使用判定回路４０が設けられており、この判定回路４０の検知判定信号ＬＶＴｅｎｂがオペアンプ（ＯＰアンプ）などのＬＶＴトランジスタ使用回路４１へ供給される。
【００５０】
図８は、上記判定回路４０中に設けられているヒューズ回路を抽出して示している。このヒューズ回路は、インバータ４２〜４５、ＰＭＯＳトランジスタＱ５６，Ｑ５７、ＮＭＯＳトランジスタＱ５８及びヒューズＦＳを含んで構成されている。リセット信号Ｒｅｓｅｔは、インバータ４２の入力端に供給され、このインバータ４２の出力がＰＭＯＳトランジスタＱ５６及びＮＭＯＳトランジスタＱ５８のゲートにそれぞれ供給される。上記トランジスタＱ５６，Ｑ５８とヒューズＦＳは、電源ＶＣＣ，ＶＳＳ間に直列接続される。上記トランジスタＱ５６，Ｑ５８の接続点（ノードＮ１）と電源ＶＣＣ間には、ＰＭＯＳトランジスタＱ５７の電流通路が接続される。インバータ４３の入力端は上記ノードＮ１に接続され、出力端は上記ＰＭＯＳトランジスタＱ５７のゲート及びインバータ４４の入力端に接続されている。上記インバータ４４の出力端はインバータ４５の入力端に接続され、このインバータ４５の出力端からヒューズデータＦＤを出力するようになっている。
【００５１】
上記ヒューズ回路は、リセット信号Ｒｅｓｅｔ（通常パワーオンリセット信号となっており、電源投入時にハイレベルとなる）に応答して、ノードＮ１をＰＭＯＳトランジスタＱ５６により電源ＶＣＣで充電し、このノードＮ１のハイレベルを、インバータ４３とＰＭＯＳトランジスタＱ５７で構成されるラッチ回路にラッチする。そして、リセット信号Ｒｅｓｅｔがロウレベルになると、ヒューズＦＳがブロー（溶断）されているか否かでノードＮ１のレベルが変化する。すなわち、ヒューズＦＳがブローされている時にはハイレベルのままであり、ブローされていない時には、ノードＮ１はヒューズＦＳを介して放電されてロウレベルとなる。このヒューズＦＳの状態が上記ラッチ回路にラッチされ、ヒューズデータＦＤとして読み出される。
【００５２】
このような構成であっても、上記ヒューズデータＦＤを上記第１の実施の形態における、ＬＶＴイオン注入が行われているか否かを示す信号ＬＶＴｅｎｂとして用いることにより、上記第１の実施の形態と実質的に同様な作用効果が得られる。
【００５３】
なお、上記ヒューズＦＳとして溶断型を用いる場合を例にとって説明したが、アンチヒューズ等を用いて実質的に同様な回路を構成することもできる。また、上記ヒューズデータをレジスタやメモリに記憶するようにしても良く、不揮発性メモリであればＲＯＭ内のヒューズデータ領域を利用しても構わない。
【００５４】
図９は、この発明の第３の実施の形態に係る半導体装置について説明するためのブロック図である。半導体装置中には、ＬＶＴトランジスタしきい値検知回路５０、ＶＣＣレベル検知回路５１及び定電流制御回路５２などが設けられており、同一チップ中に設けられたＣＭＯＳ回路５３を制御して貫通電流を制限するようになっている。
【００５５】
図９に示した回路におけるＬＶＴトランジスタしきい値検知回路５０は、第１の実施の形態で示した回路（図２または図６）と実質的に同じ回路構成であり、ＬＶＴイオン注入が行われているか否かを示す信号ＬＶＴｅｎｂを出力する。この信号ＬＶＴｅｎｂとＶＣＣレベル検知回路５１の出力信号ＶＣＣｆｌｇが定電流制御回路５２に供給される。そして、上記定電流制御回路５２から出力される動作制御電圧ＩＲＥＦＮ２がＣＭＯＳ回路５３に供給される。
【００５６】
図１０は、上記図９に示した回路におけるＶＣＣレベル検出回路５１の具体的な構成例を示す回路図である。このＶＣＣレベル検出回路５１は、電源電圧をワイドレンジのスペックとしたときに好適なもので、抵抗Ｒ９，Ｒ１０とオペアンプ６０で構成されている。上記抵抗Ｒ９，Ｒ１０は、電源ＶＣＣ，ＶＳＳ間に直列接続されており、これら抵抗Ｒ９，Ｒ１０の接続点に上記オペアンプ６０の一方の入力端が接続される。上記オペアンプ６０の他方の入力端には基準電圧ＶＲＥＦが印加されており、このオペアンプ６０から電源ＶＣＣの電圧が高い場合にハイレベルとなる信号ＶＣＣｆｌｇが出力される。
【００５７】
上記定電流制御回路５２は、図１１に示すように、定電流発生回路５４、ナンドゲート５５、インバータ５６、ＰＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ６１〜Ｑ６４及びＮＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ６５〜Ｑ６７から構成されている。上記ＰＭＯＳトランジスタＱ６１，Ｑ６２及びＮＭＯＳトランジスタＱ６５，Ｑ６６は、電源ＶＣＣ，ＶＳＳ間に直列接続されている。上記トランジスタＱ６２，Ｑ６５の接続点と電源ＶＣＣ間には、ＰＭＯＳトランジスタＱ６４が接続されている。また、上記ＰＭＯＳトランジスタＱ６３及びＮＭＯＳトランジスタＱ６７は、電源ＶＣＣ，ＶＳＳ間に直列接続されている。
【００５８】
信号ＬＶＴｅｎｂ及び信号ＶＣＣｆｌｇは、ナンドゲート５５に供給され、このナンドゲート５５の出力信号がインバータ５６及びＰＭＯＳトランジスタＱ６１のゲートに供給される。上記インバータ５６の出力信号は、ＰＭＯＳトランジスタ６４のゲート及びＮＭＯＳトランジスタＱ６６のゲートに供給される。上記定電流発生回路５４の出力（動作制御電圧）ＩＲＥＦＰは、ＰＭＯＳトランジスタＱ６２，Ｑ６３のゲートに供給される。
【００５９】
そして、上記ＮＭＯＳトランジスタＱ６７のゲートが、このトランジスタＱ６７とＰＭＯＳトランジスタＱ６３の接続点に接続され、この接続点から第１の動作制御電圧ＩＲＥＦＮを出力する。また、上記ＮＭＯＳトランジスタＱ６５のゲートが、このトランジスタＱ６５とＰＭＯＳトランジスタＱ６２の接続点に接続され、この接続点から第２の動作制御電圧ＩＲＥＦ２を出力するようになっている。
【００６０】
第３の実施の形態では、ＣＭＯＳインバータにＬＶＴトランジスタを適用した場合を想定しており、上記ＣＭＯＳ回路５３は、ＰＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ６８及びＮＭＯＳトランジスタ（ＬＶＴトランジスタ）Ｑ６９，Ｑ７０から構成されている。上記各トランジスタＱ６８〜Ｑ７０は、電源ＶＣＣ，ＶＳＳ間に直列接続される。上記トランジスタＱ６８，Ｑ６９のゲートには、前段の回路からの信号が供給され、これらトランジスタＱ６８，Ｑ６９の接続点から次段の回路に反転信号を出力するようになっている。そして、上記トランジスタＱ７０のゲートに、上記定電流制御回路５２から出力される動作制御電圧ＩＲＥＦＮ２が供給される。
【００６１】
図１２は、上記図１１に示した回路における定電流発生回路５４の具体的な構成例を示す回路図である。この定電流発生回路５４は、ＰＭＯＳトランジスタＱ７１，Ｑ７２（ＬＶＴトランジスタ）、ＮＭＯＳトランジスタＱ７３，Ｑ７４（ＬＶＴトランジスタ）、ダイオードＤ１及び抵抗Ｒ１１から構成されている。ＰＭＯＳトランジスタＱ７１、ＮＭＯＳトランジスタＱ７３及びダイオードＤ１は電源ＶＣＣ，ＶＳＳ間に直列接続され、ＰＭＯＳトランジスタＱ７２、ＮＭＯＳトランジスタＱ７４及び抵抗Ｒ１１も電源ＶＣＣ，ＶＳＳ間に直列接続されている。上記ＰＭＯＳトランジスタＱ７１，Ｑ７２のゲートは、トランジスタＱ７１，Ｑ７３のドレイン共通接続点に接続され、カレントミラー回路を構成している。また、上記ＮＭＯＳトランジスタＱ７３，Ｑ７４のゲートは、トランジスタＱ７２，Ｑ７４のドレイン共通接続点に接続されている。そして、上記トランジスタＱ７１，Ｑ７３のドレイン共通接続点から動作制御電圧ＩＲＥＦＰを出力するようになっている。
【００６２】
前述した第１，第２の実施の形態では主に最低動作電源電圧ＶＣＣｍｉｎの高いアナログ回路部でＬＶＴトランジスタを適用することでＶＣＣｍｉｎを下げる場合について説明した。ここでいうアナログ回路とは、図３に示したようなオペアンプ、図４に示したような転送ゲート回路、及び図５に示したようなパワーオン検知回路を指し、これらの回路にだけＬＶＴトランジスタを適用した場合について説明した。
【００６３】
これに対し、第３の実施の形態では、アナログ回路だけではなく、ロジック回路（ここではＣＭＯＳインバータ）にもＬＶＴトランジスタを適用している。電源電圧の低電圧化とともに、従来品との互換性を考え、従来の電源電圧（例えば３Ｖ程度）にも対応し、ワイドレンジでの電圧使用を考える。低電圧化では、ＬＶＴトランジスタから構成されるＣＭＯＳ回路であっても問題はないが、ワイドレンジで電圧が高くなると、ＬＶＴトランジスタでは貫通電流が大きくなる。すなわち、ＬＶＴトランジスタの適用によりトランジスタのしきい値電圧が低下するとゲート電圧が０Ｖ（ＶＧ＝ＶＳＳ）でも完全にカットオフできずリークが発生してしまう。また、もし、電源電圧の仕様として、１．５Ｖの低電圧から３．６Ｖ程度までワイドレンジで使用できるデバイスを想定すると、ＬＶＴイオン注入を行った時には、最も高い３．６Ｖの時のリーク電流が非常に大きくなる。一方、携帯用として１．５Ｖの電池で動作するような低電圧仕様としてもリーク電流の増大により長時間使用することができない。
【００６４】
このような観点から、ＬＶＴイオン注入が適用され、且つ電源ＶＣＣの電圧が高い場合には、ＣＭＯＳ回路５３の貫通パスに、貫通電流を制限する回路（ＮＭＯＳトランジスタＱ７０）を組み込んでいる。そして、定電流発生回路５４によって生成した動作制御電圧ＩＲＥＦＰから別の動作制御電圧ＩＲＥＦＮ２を生成し、ＣＭＯＳ回路５３のリーク電流を動作制御電圧ＩＲＥＦＮ２によって決まる電流で制限するようにしている。但し、この電流制限はＬＶＴイオン注入が適用され、電源電圧をワイドレンジで使用し、高い電圧で使用しているときに限っている。
【００６５】
ＬＶＴイオン注入が適用されているか否かは、図９に示したＬＶＴトランジスタしきい値検知回路（詳細な構成は図２、図６参照）で検出し、信号ＬＶＴｅｎｂで判断する。電源電圧が高いか否かは、ＶＣＣレベル検知回路（図１０参照）５１で検知し、信号ＶＣＣｆｌｇで判断する。ＣＭＯＳ回路５３のリーク電流を制限するのは図９及び図１１に示した定電流制御回路５２である。この定電流制御回路５２は、信号ＬＶＴｅｎｂと信号ＶＣＣｆｌｇによりＬＶＴイオン注入が行われ、且つ電源ＶＣＣの電圧が設計で決定した切り替え電圧よりも高いことを判定し、その場合にはＰＭＯＳトランジスタＱ６１をオンさせて、ある一定の電流に制限するための動作制御電圧ＩＲＥＦＮ２を生成し、ＣＭＯＳ回路５３中のＮＭＯＳトランジスタＱ７０を定電流素子として動作させることによりリーク電流を抑える。
【００６６】
一方、それ以外の場合には、ＰＭＯＳトランジスタＱ６１をオフ状態、ＰＭＯＳトランジスタＱ６４をオン状態としているので、ＩＲＥＦＮ２＝ＶＣＣとなってＣＭＯＳ回路５３中のＮＭＯＳトランジスタＱ７０がオンする。つまり、貫通電流制限が解除され、通常のＣＭＯＳ回路と同等の動作となる。これにより、ＬＶＴイオン注入が行われ、且つ電源ＶＣＣの電圧が高い場合にのみＣＭＯＳ回路５３のリークを抑えることができる。
【００６７】
以上第１乃至第３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６８】
【発明の効果】
以上説明したように、この発明によれば、回路性能を落とすことなく比較的容易にアナログ回路における最低動作電源電圧を低下させることができる半導体装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体装置について説明するためのもので、（ａ）図は概念を示すブロック図、（ｂ）図はトランジスタのＶｇ−Ｉｄｓ特性図。
【図２】図１（ａ）に示した回路におけるＬＶＴトランジスタしきい値電圧検知回路の具体的な構成例を示す回路図。
【図３】図１（ａ）に示した回路におけるＬＶＴトランジスタの使用回路例を示しており、オペアンプを示す回路図。
【図４】図１（ａ）に示した回路におけるＬＶＴトランジスタの使用回路例を示しており、転送ゲート回路を示す回路図。
【図５】図１（ａ）に示した回路におけるＬＶＴトランジスタの使用回路例を示しており、パワーオン検知回路を示す回路図。
【図６】図１（ａ）に示した回路におけるＬＶＴトランジスタしきい値検知回路の他の具体的な構成例を示す回路図。
【図７】この発明の第２の実施の形態に係る半導体装置について説明するためのブロック図。
【図８】図７に示した回路におけるＬＶＴトランジスタ使用・未使用判定回路中に設けられたヒューズ回路の構成例を示す回路図。
【図９】図９は、この発明の第３の実施の形態に係る半導体装置について説明するためのブロック図。
【図１０】図９に示した回路におけるＶＣＣレベル検出回路の具体的な構成例を示す回路図。
【図１１】図９に示した回路における定電流制御回路及びＣＭＯＳ回路の具体的な構成例を示す回路図。
【図１２】図１１に示した回路における定電流発生回路の具体的な構成例を示す回路図。
【図１３】従来の半導体装置について説明するためのもので、（ａ）図はオペアンプ回路のシンボル図、（ｂ）図は具体的な構成例を示す回路図。
【図１４】従来の半導体装置の他の例について説明するためのもので、Ａｌオプションによって回路を切り換えるようにした回路例を示す図。
【符号の説明】
１１…ＬＶＴトランジスタしきい値検知回路、
１２…ＬＶＴトランジスタ使用回路、
１３…しきい値検知レベル生成部、
１４…しきい値検知部、
１５…データ保持部、
１６…検知部、
１７…データ保持部、
２０…オペアンプ、
２２…フリップフロップ、
４０…ＬＶＴトランジスタ使用・未使用判定回路、
４１…ＬＶＴトランジスタ使用回路、
５０…ＬＶＴトランジスタしきい値検知回路、
５１…ＶＣＣレベル検知回路、
５２…定電流制御回路、
５３…ＣＭＯＳ回路、
５４…定電流発生回路、
ＬＶＴｅｎｂ…検知判定信号（ＬＶＴイオン注入が行われているか否かを示す信号）、
Ｖ１…しきい値検知レベル、
ＶＣＣ，ＶＳＳ…電源、
Ｒ１〜Ｒ１１…抵抗、
Ｑ１〜Ｑ１４，Ｑ２１〜Ｑ３６，Ｑ４１〜Ｑ５８，Ｑ６１〜Ｑ７４…トランジスタ、
ＦＳ…ヒューズ。
【図１】
0003923795.tif 000002
【図２】
0003923795.tif 000003
【図３】
0003923795.tif 000004
【図４】
0003923795.tif 000005
【図５】
0003923795.tif 000006
【図６】
0003923795.tif 000007
【図７】
0003923795.tif 000008
【図８】
0003923795.tif 000009
【図９】
0003923795.tif 000010
【図１０】
0003923795.tif 000011
【図１１】
0003923795.tif 000012
【図１２】
0003923795.tif 000013
【図１３】
0003923795.tif 000014
【図１４】
0003923795.tif 000015