(57)【特許請求の範囲】
【請求項１】
抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第１のＲＣネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、前記４個の入力ノードの内の隣接する２個の入力ノードの共通接続点を第１の入力点とし、残りの隣接する２個のノードの共通接続点を第２の入力点として、前記第１、第２の入力点の間に差動入力信号を入力し、前記出力ノードの内の１つ置きの２個の出力ノードを各々第１、第２の出力点として該第１、第２の出力点の間に第１差動出力信号を出力し、残りの２個の出力ノードを各々第３、第４の出力点として該第３、第４の出力点の間に前記第１の差動出力信号と直交関係にある第２の差動出力信号を出力するポリフェーズフィルタであって、
隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組をパターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１、第２の入力点を前記パターン中心部分に配置し、前記第１乃至第４の出力点を前記４個の抵抗素子と前記４個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタ。
【請求項２】
抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第１のＲＣネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、前記４個の入力ノードの内の隣接する２個の入力ノードの共通接続点を第１の入力点とし、残りの隣接する２個のノードの共通接続点を第２の入力点として、前記第１、第２の入力点の間に差動入力信号を入力し、前記出力ノードの内の１つ置きの２個の出力ノードを各々第１、第２の出力点として該第１、第２の出力点の間に第１差動出力信号を出力し、残りの２個の出力ノードを各々第３、第４の出力点として該第３、第４の出力点の間に前記第１の差動出力信号と直交関係にある第２の差動出力信号を出力するポリフェーズフィルタであって、
隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組をパターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１、第２の入力点を前記４個の抵抗素子と前記４個の容量素子の外側に配置し、前記第１乃至第４の出力点を前記パターン中心部分に配置したことを特徴とするポリフェーズフィルタ。
【請求項３】
請求項１において、
抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第２のＲＣネットワークを設け、該第２のＲＣネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、該第２のネットワークの４個の入力ノードに前記第１のＲＣネットワークの前記各出力点を接続したポリフェーズフィルタであって、
前記第２のＲＣネットワークの隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組を前記パターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１乃至第４の出力ノードを前記第２のＲＣネットワークの前記４個の抵抗素子と前記４個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタ。
【請求項４】
請求項２において、
抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第２のＲＣネットワークを設け、該第２のＲＣネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、該第２のネットワークの４個の入力ノードに前記第１のＲＣネットワークの前記各出力点を接続したポリフェーズフィルタであって、
前記第２のＲＣネットワークの隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組を前記パターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１乃至第４の出力ノードを前記第２のＲＣネットワークの前記４個の抵抗素子と前記４個の容量素子の内側に配置したことを特徴とするポリフェーズフィルタ。
【請求項５】
請求項１乃至４のいずれか１つにおいて、
前記第１、第２の入力点から引き出される入力配線とシリコン基板との間、前記抵抗素子と容量素子を接続する配線とシリコン基板との間、および前記抵抗素子と前記容量素子の間の部分に、接地されたメタル配線層を配置したことを特徴とするポリフェーズフィルタ。
【請求項６】
請求項５において、
前記接地されたメタル配線層を最も前記シリコン基板側に近い配線層としたことを特徴とするポリフェーズフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波直交アナログ信号を高精度に得るためのオンチップ型のポリフェーズフィルタに関するものである。
【０００２】
【従来の技術】
現在一般的に使用されているスーパーヘテロダイン受信機の構成を図８に示す。受信されたＲＦ信号は２分岐され、乗算器１、２においてオンチップ型のポリフェーズフィルタ３から入力するそれぞれ９０度位相の異なる内部信号が乗ぜられた後、これら両信号はそれぞれローパスフィルタ４、５を通ることで、９０度位相の異なる中間周波信号（以下ＩＦ信号と呼ぶ。）が得られる。この後、一方のＩＦ信号を移相器６により９０度位相をシフトして加算器７により両者を加算することでスプリアス成分であるイメージ信号の抑圧を行っている。このとき、これら２つのＩＦ信号間に信号の振幅のずれΔＡ／Ａ（Ａは一方の振幅、ΔＡは両者間の振幅のずれ）や目標としている位相差の９０度からのずれΔθ（ラジアン）が存在するとイメージ抑圧比ＩＲＲが劣化して、
ＩＲＲ≒{（ΔＡ／Ａ）2＋（Δθ）2}/４        (1)
のようになる（資料：RF Microelectronics, Rehzad Razavi,Prentice Hall PTR,p143）。
【０００３】
また、現在一般的に使用されている直交変調器の構成を図９に示す。入力する直交関係にあるベースバンド信号は、乗算器１１、１２においてオンチップ型のポリフェーズフィルタ１３から入力するそれぞれ９０度位相の異なる内部信号が乗ぜられた後、加算器１４で加算され、バンドパスフィルタ１５を通過して、パワーアンプ１６に供給される。この場合も送信機信号におけるＩＲＲは上記式(1)で示される。
【０００４】
このためオンチップ型のポリフェーズフィルタ３、１３としては、９０度からの位相のずれができるだけ小さいものが必要となる。このポリフェーズフィルタ３、１３としては例えば以下のような回路構成が知られている。
【０００５】
図１０にその１例であるオンチップ型のポリフェーズフィルタのパターンレイアウトを示す。これは、同じ容量値の容量素子Ｃ１〜Ｃ４、同じ抵抗値の抵抗素子Ｒ１〜Ｒ４の該抵抗素子と該容量素子を交互にループ形状に接続したＲＣネットワークからなるものである。Ｃ１とＲ１の共通接続点を２１、Ｃ２とＲ２の共通接続点を２２、Ｃ３とＲ３の共通接続点を２３、Ｃ４とＲ４の共通接続点を２４とし、Ｒ１とＣ２の共通接続点を２５、Ｒ２とＣ３の共通接続点を２６、Ｒ３とＣ４の共通接続点を２７、Ｒ４とＣ１の共通接続点を２８とすると、共通接続点２１、２２と共通接続点２３、２４との間に差動信号（−cos(ωt）、cos(ωt））を入力することで、共通接続点２５〜２８に９０度づつ位相の異なる直交信号が得られる。すなわち、共通接続点２５と２７の間に第１の差動出力信号（−sin(ωt+θ）、sin(ωt+θ））が、共通接続点２６と２８の間に第２の差動出力信号（−cos(ωt+θ）、cos(ωt+θ））が得られ、第１の差動出力信号と第２の差動出力信号は直交関係にある。なお、容量素子Ｃ１〜Ｃ４の容量値と抵抗素子Ｒ１〜Ｒ４の抵抗値は使用する周波数に応じて設定される。
【０００６】
オンチップ容量素子Ｃ１〜Ｃ４は図１１(a)に示すように、Ｐ型シリコン基板３１のＮ型層３２の上部に形成されたSiO2絶縁層３３に、ポリシリコン３４、３５の間にSiO2絶縁層３３を介在させて構成した「ポリシリコン／SiO2／ポリシリコン構造」からなるＰＩＰ容量素子が使用される。３６はメタル１層である。又は、図１１(b)に示すようにメタル３７、３８の間にSiO2絶縁層３３を介在させて構成した「メタル／SiO2／メタル構造」からなるＭＩＭ容量素子が使用される。さらに、オンチップ抵抗素子Ｒ１〜Ｒ４は図１１(c)に示すようにポリシリコン抵抗素子３９が通常用いられる。
【０００７】
【発明が解決しようとする課題】
ところで、前記した式(1)より、高いイメージ抑圧比ＩＲＲを得るには信号の移相量の９０度からのずれおよび振幅のずれはできるだけ小さい必要がある。しかしながら図１０に示した従来技術のパターンレイアウトでは、信号線２９１が信号線２９２、信号線２９３、信号線２９４とは非対称となり、Ｃ１とＲ１、Ｃ２とＲ２、Ｃ３とＲ３、Ｃ４とＲ４の各組の配線の容量値、抵抗値、インダクタンス値を完全に一致させることができないため、扱う信号周波数が数百ＭＨｚ以上になると、出力信号の移相量が９０度からずれるという問題があった。また、シリコン基板３１上に図１１(a)〜(c)に示した容量素子と抵抗素子を用いてポリフェーズフィルタを形成すると、１００ＭＨｚ以上の信号では、信号が基板３１を通して干渉してしまうという問題もあった。
【０００８】
図１２はシリコン基板の一種であるＳＩＭＯＸ基板を用いて、基板上で１５０μｍ離れたところからの基板を介した信号の干渉（ＳパラメータのＳ２１）を測定したものである（Jpn.J.Appl.Phys.Vol.39(2000),p.2256)。通常（Normal SIMOX）型基板の場合を○印で、高抵抗（High-R SIMOX）型基板の場合を▲印で示した。信号周波数が１００ＭＨｚ以上になると基板を介した信号の干渉が大きくなるのが確認されている。なお、図１２にはエアギャップを介した干渉の測定結果も示した。このように図１０のようにレイアウトが出力する４位相信号に対して対称的でないと、互いに干渉して精度の良い直交信号が得られないという問題があった。
【０００９】
本発明は以上のような点に鑑みてなされたものであり、その目的は、信号の移相量および信号振幅のずれの小さい直交信号を得ることができるようにして、高精度・高性能な送受信機を実現できるようにしたポリフェーズフィルタを提供することである。
【００１０】
【課題を解決するための手段】
請求項１にかかる発明は、抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第１のＲＣネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、前記４個の入力ノードの内の隣接する２個の入力ノードの共通接続点を第１の入力点とし、残りの隣接する２個のノードの共通接続点を第２の入力点として、前記第１、第２の入力点の間に差動入力信号を入力し、前記出力ノードの内の１つ置きの２個の出力ノードを各々第１、第２の出力点として該第１、第２の出力点の間に第１差動出力信号を出力し、残りの２個の出力ノードを各々第３、第４の出力点として該第３、第４の出力点の間に前記第１の差動出力信号と直交関係にある第２の差動出力信号を出力するポリフェーズフィルタであって、隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組をパターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１、第２の入力点を前記パターン中心部分に配置し、前記第１乃至第４の出力点を前記４個の抵抗素子と前記４個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタとした。
【００１１】
請求項２にかかる発明は、抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第１のＲＣネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、前記４個の入力ノードの内の隣接する２個の入力ノードの共通接続点を第１の入力点とし、残りの隣接する２個のノードの共通接続点を第２の入力点として、前記第１、第２の入力点の間に差動入力信号を入力し、前記出力ノードの内の１つ置きの２個の出力ノードを各々第１、第２の出力点として該第１、第２の出力点の間に第１差動出力信号を出力し、残りの２個の出力ノードを各々第３、第４の出力点として該第３、第４の出力点の間に前記第１の差動出力信号と直交関係にある第２の差動出力信号を出力するポリフェーズフィルタであって、隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組をパターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１、第２の入力点を前記４個の抵抗素子と前記４個の容量素子の外側に配置し、前記第１乃至第４の出力点を前記パターン中心部分に配置したことを特徴とするポリフェーズフィルタとした。
【００１２】
請求項３にかかる発明は、請求項１にかかる発明において、抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第２のＲＣネットワークを設け、該第２のＲＣネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、該第２のネットワークの４個の入力ノードに前記第１のＲＣネットワークの前記各出力点を接続したポリフェーズフィルタであって、前記第２のＲＣネットワークの隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組を前記パターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１乃至第４の出力ノードを前記第２のＲＣネットワークの前記４個の抵抗素子と前記４個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタとした。
【００１３】
請求項４にかかる発明は、請求項２にかかる発明において、抵抗値が同一の４個の抵抗素子と容量値が同一の４個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第２のＲＣネットワークを設け、該第２のＲＣネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の１つ置きの４個の共通接続点を入力ノードとし、残り４個の共通接続点を出力ノードとし、該第２のネットワークの４個の入力ノードに前記第１のＲＣネットワークの前記各出力点を接続したポリフェーズフィルタであって、前記第２のＲＣネットワークの隣接する前記１個の抵抗素子と前記１個の容量素子とそれらを接続する配線を１組として、４組を前記パターン中心を中心に９０度の角度間隔をもって回転対称に配置し、前記第１乃至第４の出力ノードを前記第２のＲＣネットワークの前記４個の抵抗素子と前記４個の容量素子の内側に配置したことを特徴とするポリフェーズフィルタとした。
【００１４】
請求項５にかかる発明は、請求項１乃至４のいずれか１つにかかる発明において、前記第１、第２の入力点から引き出される入力配線とシリコン基板との間、前記抵抗素子と容量素子を接続する配線とシリコン基板との間、および前記抵抗素子と前記容量素子の間の部分に、接地されたメタル配線層を配置したことを特徴とするポリフェーズフィルタとした。
【００１５】
請求項６にかかる発明は、請求項５にかかる発明において、前記接地されたメタル配線層を最も前記シリコン基板側に近い配線層としたことを特徴とするポリフェーズフィルタとした。
【００１６】
【発明の実施の形態】
［第１の実施形態］
図１に本発明における第１の実施形態のポリフェーズフィルタのレイアウトパターン図を示す。図１において、抵抗値が同一の４個の抵抗素子Ｒ１〜Ｒ４と容量値が同一の４個の容量素子Ｃ１〜Ｃ４は、抵抗素子と容量素子が交互接続されてループ形状のＲＣネットワークをなしている。容量素子Ｃ１〜Ｃ４の容量値と抵抗素子Ｒ１〜Ｒ４の抵抗値は使用する周波数に応じて設定される。抵抗素子Ｒ１〜Ｒ４はパターン中心を中心として９０度の角度間隔で中心から等距離に配置されている。また、容量素子Ｃ１〜Ｃ４もパターン中心を中心として９０度の角度間隔で中心から等距離に配置されているが、抵抗素子Ｒ１〜Ｒ４の配置位置に対してほぼ４５度ずれている。すなわち、Ｒ１とＣ１の組、Ｒ２とＣ２の組、Ｒ３とＣ３の組、Ｒ４とＣ４の組は、それらの配線も含めてパターン中心を中心として９０度の角度間隔で中心から等距離に配置されている。
【００１７】
抵抗素子と容量素子のループ接続における各共通接続点の内の１つ置きの４個の共通接続点２１〜２４は入力ノードとしてパターン中央に配置され、その内の共通接続点２１と２２はさらに共通接続されて入力点となりそこから入力配線４１によりパターン外側に引き出され、また共通接続点２３と２４もさらに共通接続されて入力点となりそこから入力配線４２によりパターン外側に引き出されている。
【００１８】
一方、抵抗素子と容量素子のループ接続における各共通接続点の内の１つ置きの残りの４個の共通接続点２５〜２８は出力ノードとしてパターン外側に配置され、その内の共通接続点２５と２７は各々出力点となり図１において左側に出力配線４３、４４により引き出され、共通接続点２６と２８も各々出力点となりそこから図１において下側に出力配線４５、４６により引き出されている。
【００１９】
入力配線４１と４２間に差動信号（−cos(ωt)、cos(ωt)）を入力すると、出力配線４３と４４間に第１の差動出力信号（−sin(ωt+θ)、sin(ωt+θ)）が現れ、出力配線４５と４６間に第２の差動出力信号（−cos(ωt+θ)、cos(ωt+θ)）が現れる。この第１、第２の差動出力信号は直交関係にある。
【００２０】
このように、本実施形態では、抵抗素子と容量素子が９０度回転対称で配置されており、配線も同様に対称である。従って、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【００２１】
［第２の実施形態］
図２に本発明における第２の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図２において、抵抗値が同一の４個の抵抗素子Ｒ１〜Ｒ４と容量値が同一の４個の容量素子Ｃ１〜Ｃ４は、抵抗素子と容量素子が交互接続されてループ形状のＲＣネットワークをなしている。抵抗素子Ｒ１〜Ｒ４はパターン中心を中心として９０度の角度間隔で中心から等距離に配置されている。また、容量素子Ｃ１〜Ｃ４もパターン中心を中心として９０度の角度間隔で中心から等距離に配置されているが、抵抗素子Ｒ１〜Ｒ４の配置位置に対してほぼ４５度ずれている。すなわち、Ｒ１とＣ１の組、Ｒ２とＣ２の組、Ｒ３とＣ３の組、Ｒ４とＣ４の組は、それらの配線も含めてパターン中心を中心として９０度の角度間隔で中心から等距離に配置されている。
【００２２】
抵抗素子と容量素子のループ接続における各共通接続点の内の１つ置きの４個の共通接続点２１〜２４は入力ノードとしてパターン外側に配置され、その内の共通接続点２１と２２はさらに共通接続されて入力点となりそこから入力配線５１により図２において右上に引き出され、また共通接続点２３と２４もさらに共通接続されて入力点となりそこから入力配線５２により同様に右上に引き出されている。
【００２３】
一方、抵抗素子と容量素子のループ接続における各共通接続点の内の１つ置きの残りの４個の共通接続点２５〜２８は出力ノードとしてパターンの内側に配置され、その内の共通接続点２５と２７は各々出力点となりそこから図２において右側に出力配線５３、５４により引き出され、共通接続点２６と２８も各々出力点となりそこから図２において下側に出力配線５５、５６により引き出されている。
【００２４】
入力配線５１と５２間に差動信号（−cos(ωt)、cos(ωt)）を入力すると、出力配線５３と５４間に第１の差動出力信号（−sin(ωt+θ)、sin(ωt+θ)）が現れ、出力配線５５と５６間に第２の差動出力信号（−cos(ωt+θ)、cos(ωt+θ)）が現れる。この第１、第２の差動出力信号は直交関係にある。
【００２５】
このように、本実施形態は、入力ノードがパターン外側に、出力ノードがパターン中心部に配置されている点で、前記した第１の実施形態と異なるが、抵抗素子と容量素子が９０度回転対称で配置されており、配線も同様に対称である。従って、第１の実施形態と同様に、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【００２６】
［第３の実施形態］
図３に本発明における第３の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図３においても、抵抗値が同一の４個の抵抗素子Ｒ１〜Ｒ４と容量値が同一の４個の容量素子Ｃ１〜Ｃ４は、抵抗素子と容量素子が交互接続されてループ形状のＲＣネットワークをなしているが、Ｃ１−Ｒ１−Ｃ２−Ｒ２−Ｃ３−Ｒ３−Ｃ４−Ｒ４−Ｃ１の並びが、第１の実施形態では時計回りであったのに対し、この第３の実施形態では反時計回りに配置されている点が異なっている。
【００２７】
よって、この第３の実施形態でも、抵抗素子と容量素子が９０度回転対称で配置されており、配線も同様に対称である。従って、第１の実施形態と同様に、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【００２８】
［第４の実施形態］
図４に本発明における第４の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図４において、図１と同じものには同じ符号を付けた。本実施形態では、図１に示したパターンの外側の共通接続点２５〜２８を共通接続点とするように、そのパターンの外側に、抵抗値が同一の４個の抵抗素子Ｒ５〜Ｒ８と容量値が同一の４個の容量素子Ｃ５〜Ｃ８の抵抗素子と容量素子が交互接続によりループ接続されている。抵抗素子Ｒ５〜Ｒ８はパターン中心から抵抗素子Ｒ１〜Ｒ４の放射方向外側に同一距離はなれて配置され、容量素子Ｃ５〜Ｃ８は容量素子Ｃ１〜Ｃ４の放射方向外側に同一距離はなれて配置されている。すなわち、抵抗素子Ｒ１〜Ｒ４と容量素子Ｃ１〜Ｃ４および関連配線を第１のＲＣネットワークとし、抵抗素子Ｒ５〜Ｒ８と容量素子Ｃ５〜Ｃ８および関連配線を第２のＲＣネットワークとして、第２のＲＣネットワークを第１のＲＣネットワークの外側に配置したものである。
【００２９】
ここでは、Ｒ５とＣ６の共通接続点６１、Ｒ７とＣ８の共通接続点６３を出力ノードとしてそこから出力配線７１、７２が図４の左側に引き出され、Ｒ６とＣ７の共通接続点６２、Ｒ８とＣ５の共通接続点６４を出力ノードとしてそこから出力配線７３、７４が図４の下側に引き出されている。
【００３０】
入力配線４１と４２間に差動信号（−cos(ωt)、cos(ωt)）を入力すると、出力配線７１と７２間に第１の差動出力信号（−sin(ωt+θ)、sin(ωt+θ)）が現れ、出力配線７３と７４間に第２の差動出力信号（−cos(ωt+θ)、cos(ωt+θ)）が現れる。この第１、第２の差動出力信号は直交関係にある。
【００３１】
このように、本実施形態では、２段のＲＣネットワークによりポリフェーズフィルタを構成しているので、移相量の９０度からのずれがより小さくなる。また、全ての抵抗素子と容量素子が９０度回転対称で配置されており、配線も同様に対称であるので、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。なお、第３の実施形態（図３）で説明したポリフェーズフィルタについても全く同様に２段のＲＣネットワーク構成にできる。また、第２の実施形態（図２）で説明したポリフェーズフィルタでは、第２のＲＣネットワークをパターン内側に接続すればよい。さらに第３、第４あるいはそれ以上のＲＣネットワークを設けて多段のＲＣネットワークを構築することもでき、振幅のずれや移相量の９０度からのずれをより小さくすることができる。
【００３２】
［第５の実施形態］
図５と図６に本発明における第５の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図５はポリフェーズフィルタ部分全体の説明図、図６は部分説明図で、図６(b)〜(d)は図６(a)のＢ，Ｃ，Ｄ部分の拡大断面図である。ここでは、第１の実施形態のポリフェーズフィルタにおいて、差動の入力配線４１、４２とシリコン基板３１の間、抵抗素子と容量素子を接続する配線４７とシリコン基板３１との間、抵抗素子と容量素子の相互間に、接地されたメタル配線層８１を配置したものである。
【００３３】
このため、抵抗素子や容量素子への信号成分以外のノイズの重畳が低減でき、信号振幅のずれが大幅に改善できる。また、第２、第３、第４の各実施形態のポリフェーズフィルタにおいても、差動の入力配線とシリコン基板間、抵抗素子と容量素子を接続する配線とシリコン基板間、抵抗素子および容量素子の間に、接地されたメタル配線層を配置することで、同様の効果を得ることができる。
【００３４】
［第６の実施形態］
第６の実施形態は、第５の実施形態における接地されたメタル配線層８１を、最も下層のメタル配線層により形成するものである（図示省略）。このようにシリコン基板に最も近いメタル配線層に、接地となるメタル配線層を配置することにより、シリコン基板を介した信号成分以外のノイズの重畳がより効果的に低減される。
【００３５】
［実験例］
ここで、図８に示したスーパーヘテロダイン受信機におけるポリフェーズフィルタ３として、第１の実施形態（図１）のポリフェーズフィルタと第６の実施形態のポリフェーズフィルタを適用し、イメージ波抑圧比ＩＲＲを測定した結果を図７に示す。第６の実施形態は第１の実施形態に比べて、信号の精度が高いため、高いＩＲＲが得られている。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、信号振幅および位相のずれの小さいポリフェーズフィルタを提供することができ、より高精度、高性能な直交変復調器を実現できる。無線通信システムにおいては、高精度のイメージ抑圧を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図２】  本発明の第２の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図３】  本発明の第３の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図４】  本発明の第４の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図５】  本発明の第５の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図６】  図５の一部の詳細な説明図である。
【図７】  図８のポリフェーズフィルタとして第１、第６の実施形態のものを使用したときのイメージ抑圧比の特性図である。
【図８】  スーパーヘテロダイン受信機の構成を示すブロック図である。
【図９】  直交変調器の構成を示すブロック図である。
【図１０】  従来のポリフェーズフィルタのパターンレイアウト図である。
【図１１】  ＬＳＩにおける素子の断面を示す図で、(a)はＬＳＩにおけるＰＩＰ容量素子の断面図、(b)はＭＩＭ容量素子の断面図、(c)はポリシリコン抵抗素子の断面図である。
【図１２】  ＳＩＭＯＸ基板による基板を介した信号干渉の測定結果の特性図である。
【符号の説明】
Ｒ１〜Ｒ８：抵抗素子、Ｃ１〜Ｃ８：容量素子
１，２：乗算器、３：ポリフェーズフィルタ、４，５：ローパスフィルタ、６：９０度移相器、７：加算器
１１，１２：乗算器、１３：ポリフェーズフィルタ、１４：加算器、１５：バンドパスフィルタ、１６：パワーアンプ
２１〜２８：共通接続点
３１：Ｐ型シリコン基板、３２：Ｎ型層、３３：絶縁層、３４，３５：ポリシリコン、３６：メタル１層、３７，３８：メタル層、３９：ポリシリコン抵抗
４１，４２：入力配線、４３〜４６：出力配線
５１，５２：入力配線、５３〜５６：出力配線
６１〜６４：共通接続点
７１〜７４：出力配線
８１：メタル配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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