(57)【特許請求の範囲】
【請求項１】
所定の符号を発生する符号発生装置において、
連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、
前記２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、
前記第１の演算処理回路と、前記第２の演算処理回路の演算結果を統合する統合回路と、
を有することを特徴とする符号発生装置。
【請求項２】
前記２進数データ派生回路は、前記２進数データ発生回路によって発生された各２進数データの所定のビットまたはビット群を操作することにより、（ｍ＋１）個の２進数データを派生させることを特徴とする請求項１記載の符号発生装置。
【請求項３】
前記第１の演算処理回路は、前記２進数データ派生回路によってビットまたはビット群が操作されていない部分に対する演算処理を行い、
前記第２の演算処理回路は、前記２進数データ派生回路によってビットまたはビット群が操作された部分に対する演算処理を個別に行なう、
ことを特徴とする請求項２記載の符号発生装置。
【請求項４】
前記所定の符号は階層化直交符号であり、
前記第１の演算処理回路は、前記２進数データ派生回路によって派生された２進数データのうち、前記２進数データ派生回路によってビットまたはビット群が操作されていない部分と、階層化直交符号番号の対応する部分との間で論理積を演算して得られた結果の排他的論理和を出力し、
前記第２の演算処理回路は、前記２進数データ派生回路によって派生された前記２進数データのうち、前記２進数データ派生回路によってビットまたはビット群が操作された部分と、前記階層化直交符号番号の対応する部分との間でそれぞれ論理積を演算して得られた結果の排他的論理和を出力し、
前記統合回路は、前記第１の演算処理回路と、前記第２の演算処理回路の出力のそれぞれとの排他的論理和を出力する、
ことを特徴とする請求項１記載の符号発生装置。
【請求項５】
所定の符号を発生する符号発生回路を有する半導体装置において、
連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、
前記２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、
前記第１の演算処理回路と、前記第２の演算処理回路の演算結果を統合する統合回路と、
を有することを特徴とする半導体装置。
【請求項６】
所定の符号を発生し、当該符号を用いて受信信号を復調する受信装置において、
連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、
前記２進数データ発生回路によって発生された各２進数データから（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、
前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、
前記第１の演算処理回路と、前記第２の演算処理回路の演算結果を統合する統合回路と、
を有することを特徴とする受信装置。
【請求項７】
連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生させる２進数データ発生処理と、
前記発生された２進数データから当該２進数データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生処理と、
前記派生された２進数データにおいて、ビットの状態が同一である部分について所定の演算処理を実行する第１の演算処理と、
前記派生された２進数データにおいて、ビットの状態が異なる部分について所定の演算処理を実行する第２の演算処理と、
前記第１の演算処理と前記第２の演算処理の演算結果を統合する統合処理とを、
有することを特徴とする符号発生方法。
【請求項８】
前記第１の演算処理は、前記２進数データ派生処理によってビットまたはビット群が操作されていない部分に対する演算処理を行い、
前記第２の演算処理は、前記２進数データ派生処理によってビットまたはビット群が操作された部分に対する演算処理を行う
ことを特徴とする請求項７記載の符号発生方法。
【請求項９】
前記第１の演算処理は、前記２進数データ派生処理によってビットまたはビット群が操作されていない部分と、階層化直交符号番号の対応する部分との間で論理積を演算して得られた結果の排他的論理和を行い、
前記第２の演算処理は、前記２進数データ派生処理によってビットまたはビット群が操作された部分と、前記階層化直交符号番号の対応する部分との間で論理積を演算して得られた結果の排他的論理和を行う
ことを特徴とする請求項８記載の符号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は符号発生装置、半導体装置および受信装置に関し、特に、所定の符号を発生する符号発生装置、所定の符号を発生する符号発生回路を有する半導体装置および所定の符号を発生し、当該符号を用いて受信信号を復調する受信装置に関する。
【０００２】
【従来の技術】
スペクトラム拡散方式による通信方式では、通信チャンネル毎に異なる拡散符号を用いて拡散変調を行い送信する。受信側では、送信側で用いた拡散符号と同じ符号で逆拡散を行なう必要がある。その為、受信側では、拡散符号の検出およびタイミングを初期同期において確立しなければならない。
【０００３】
この初期同期方法として、３段階初期同期方法があり、第１段階でチップ同期の確立を行い、第２段階でスプレッディング符号グループの同定およびフレームタイミングの確立を行い、第３段階でスプレッディング符号を同定する。
【０００４】
この第２段階および第３段階においては、複数の種類の拡散符号の中から１種類をいかに早く同定するかが、システム高性能化への課題である。マッチドフィルタを用いる場合は、受信ベースバンド信号を蓄積し、同じ受信ベースバンド信号に対し、複数の拡散符号列との相関検出を行い、拡散符号の検出およびタイミングの確立を行なう。
【０００５】
従来のマッチドフィルタを用いた初期同期装置の回路構成について図８を用いて説明する。図８の初期同期装置は、コード発生回路１０、Ｓ／Ｐ（Serial to Parallel）１１、シフトレジスタ１２、乗算回路１３−１〜１３−ｍおよび加算回路１４によって構成されており、階層化直交符号を発生し、受信ベースバンド信号との間で相関値を演算して出力する。
【０００６】
コード発生回路１０は、チャネライゼーションコード番号１０ａ、スクランブリングコード番号１０ｂ、チャネライゼーションコード発生回路１０ｃ、スクランブリングコード発生回路１０ｄおよび排他的論理和回路１０ｅによって構成されており、拡散符号を発生して出力する。
【０００７】
ここで、チャネライゼーションコード番号１０ａは、各ユーザに固定的に付与された番号である。
スクランブリングコード番号１０ｂは、スクランブリングコードとしてのゴールド符号（ＧＯＬＤ符号）を指定するための番号である。
【０００８】
チャネライゼーションコード発生回路１０ｃは、チャネライゼーションコード番号１０ａに対応する階層化直交符号を発生する。
スクランブリングコード発生回路１０ｄは、スクランブリングコード番号１０ｂに対応するゴールド符号を発生する。
【０００９】
排他的論理和回路１０ｅは、チャネライゼーションコード発生回路１０ｃから出力された階層化直交符号と、スクランブリングコード発生回路１０ｄから出力されたゴールド符号との排他的論理和をビット単位で演算して出力する。
【００１０】
Ｓ／Ｐ１１は、排他的論理和回路１０ｅから出力されたビット信号（シリアル信号）をパラレル信号に変換して出力する。
シフトレジスタ１２は、受信ベースバンド信号を入力し、ビット単位でシフトしつつ乗算回路１３−１〜１３−ｍに対して出力する。
【００１１】
乗算回路１３−１〜１３−ｍは、Ｓ／Ｐ１１から出力されたパラレル信号と、シフトレジスタ１２から出力されたパラレル信号のそれぞれ対応するビット同士を乗算して出力する。
【００１２】
加算回路１４は、乗算回路１３−１〜１３−ｍからそれぞれ出力されたビット信号を加算し、得られた結果を「相関出力」として出力する。
次に、図９を参照して、図８に示すチャネライゼーションコード発生回路１０ｃの詳細な構成について説明する。図９に示すように、チャネライゼーションコード発生回路１０ｃは、符号位相発生回路２０、ＡＮＤゲート２１〜２９、ＥＸ−ＯＲゲート３０およびレジスタ３１によって構成されている。
【００１３】
ここで、符号位相発生回路２０は、符号位相として０〜５１１のデータを発生して出力する。
ＡＮＤゲート２１〜２９は、チャネライゼーションコード番号１０ａとしての階層化直交符号番号ｋの各ビットと、符号位相発生回路２０から出力された符号位相ｎの各ビットとの論理積を演算して出力する。
【００１４】
ＥＸ−ＯＲゲート３０は、ＡＮＤゲート２１〜２９からの出力の排他的論理和を演算して出力する。
レジスタ３１は、ＥＸ−ＯＲゲート３０から出力されたデータ（階層化直交符号Ｃk,n）の全ビットを格納し、出力する。
【００１５】
次に、以上に示した従来例の動作について説明する。
タイミング同期を例に挙げて説明すると、チャネライゼーションコード発生回路１０ｃは、ユーザ毎に付与されているチャネライゼーションコード番号１０ａを入力し、この番号に対応するチャネライゼーションコードを発生する。
【００１６】
即ち、図９に示すチャネライゼーションコード発生回路１０ｃの各ＡＮＤゲート２１〜２９には、チャネライゼーションコード番号である階層化直交符号番号ｋが供給される。一方、符号位相発生回路２０からは、符号位相である０〜５１１のデータが順次発生され、ＡＮＤゲート２１〜２９に供給される。このとき、ＬＳＢ（Least Significant Bit）とＭＳＢ（Most Significant Bit）とは入れ替えられて供給される。
【００１７】
ＡＮＤゲート２１〜２９は、階層化直交符号番号ｋの各ビットと、符号位相発生回路２０から供給される符号位相ｎの各ビットの論理積をそれぞれ演算して出力する。
【００１８】
ＥＸ−ＯＲゲート３０は、ＡＮＤゲート２１〜２９からの出力の排他的論理和を演算して出力する。
レジスタ３１は、ＥＸ−ＯＲゲート３０から出力される符号位相０〜５１に対応するビットデータを格納し、階層化直交符号として出力する。
【００１９】
一方、スクランブリングコード発生回路１０ｄは、スクランブリングコード番号１０ｂに対応するスクランブリングコードとしてのゴールド符号を発生し、出力する。なお、ゴールド符号は、基本的には、周期が等しい２種類のＭ系列を加算して得られる符号系列であり、シンボル長の符号長を有する「チャネライゼーションコード」に対して、複数シンボル長の符号長を有している。
【００２０】
排他的論理和回路１０ｅは、チャネライゼーションコード発生回路１０ｃから出力されたデータと、スクランブリングコード発生回路１０ｄから出力されたデータと乗算して出力する。前述のように、チャネライゼーションコードよりもスクランブリングコードの方がビット長が長いので、チャネライゼーションコード発生回路１０ｃは、同一のコードを繰り返し出力し、乗算回路１０ｅは、スクランブリングコードと繰り返し出力されるチャネライゼーションコードとを乗算する。
【００２１】
Ｓ／Ｐ１１は、乗算回路１０ｅから出力されるシリアルデータを内蔵されているレジスタに格納し、パラレルデータに変換して乗算回路１３−１〜１３−ｍに対してそれぞれ出力する。
【００２２】
シフトレジスタ１２は、受信ベースバンド信号を左端から入力し、１ビットずつ右側へシフトしていく。このとき、各ビットは、乗算回路１３−１〜１３−ｍにそれぞれ供給される。
【００２３】
乗算回路１３−１〜１３−ｍは、シフトレジスタ１２から出力されたベースバンド信号の各ビットと、Ｓ／Ｐ１１から出力された拡散符号の各ビットとの間で乗算を行い、得られた結果を加算回路１４に対して出力する。
【００２４】
加算回路１４は、乗算回路１３−１〜１３−ｍからそれぞれ出力されたデータを加算し、「相関出力」として出力する。ここで、タイミング同期処理においては、Ｓ／Ｐ１１から出力される拡散符号が固定された状態で、受信ベースバンド信号が逐次入力され、相関出力が最も大きくなるタイミングが同期タイミングと判定される。
【００２５】
ところで、このような構成では、チャネライゼーションコード発生回路１０ｃにより階層化直交符号を発生するのに時間がかかるため、回路の構成を多重化し、並行して符号を発生することにより、処理時間を短縮することができる。
【００２６】
図１０は、階層化直交符号発生回路を多重化した場合の回路の構成例を示す図である。この図の例は、符号位相発生回路５０、インクリメント回路５１、ＡＮＤゲート６１〜６９、ＥＸ−ＯＲゲート７０、ＡＮＤゲート７１〜７９、ＥＸ−ＯＲゲート８０およびレジスタ８１によって構成されている。
【００２７】
ここで、符号位相発生回路５０は、符号位相データとして、０，２，・・・，５１０（偶数データ）を発生して出力する。
インクリメント回路５１は、符号位相発生回路５０から出力されたデータを１だけインクリメントして出力する。
【００２８】
ＡＮＤゲート６１〜６９は、符号位相発生回路５０から出力された符号位相データの各ビットと、階層化直交符号番号ｋの各ビットとのそれぞれの論理積を演算して出力する。なお、符号位相データのＬＳＢとＭＳＢは入れ替えがなされている。
【００２９】
ＡＮＤゲート７１〜７９は、インクリメント回路５１から出力された符号位相データの各ビットと、階層化直交符号番号ｋの各ビットとのそれぞれの論理積を演算して出力する。なお、符号位相データのＬＳＢとＭＳＢは入れ替えがなされている。
【００３０】
ここで、符号位相発生回路５０から出力される位相データは、０，２，・・・，５１０のように偶数データであり、また、インクリメント回路５１から出力されるデータは、符号位相発生回路５０から出力されるデータが１だけインクリメントされているので奇数データとなる。従って、階層化直交符号発生回路＃１は、符号位相が偶数の階層化直交符号を発生し、また、階層化直交符号発生回路＃２は、符号位相が奇数の階層化直交符号を発生する。なお、階層化直交符号発生回路＃１および階層化直交符号発生回路＃２は同時に動作するので、図９の場合に比較して１／２の処理時間で符号を発生することが可能になる。
【００３１】
【発明が解決しようとする課題】
しかしながら、図１０に示すような構成では、階層化直交符号発生回路＃１および階層化直交符号発生回路＃２の２つが必要になるため、ハードウエアの構成が複雑になるという問題点があった。また、ハードウエアの構成が複雑になることから回路サイズも大きくなり、その結果としてチップ面積が増大するという問題点があった。
【００３２】
本発明はこのような点に鑑みてなされたものであり、チップ面積を増大することなく、かつ、符号の発生を高速に行なうことが可能な符号発生装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明では上記課題を解決するために、所定の符号を発生する符号発生装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路１と、前記２進数データ発生回路１によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路２と、前記２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路３と、前記２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路４と、前記第１の演算処理回路３と、前記第２の演算処理回路４の演算結果を統合する統合回路５と、を有することを特徴とする符号発生装置が提供される。
【００３４】
ここで、２進数データ発生回路１は、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する。２進数データ派生回路２は、２進数データ発生回路１によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる。第１の演算処理回路３は、２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する。第２の演算処理回路４は、２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する。統合回路５は、第１の演算処理回路３と、第２の演算処理回路４の演算結果を統合する。その結果、回路規模を増大することなく、符号発生処理を高速化することが可能になる。
【００３５】
また、本発明では上記課題を解決するために、所定の符号を発生する符号発生回路を有する半導体装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、前記２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、前記第１の演算処理回路と、前記第２の演算処理回路の演算結果を統合する統合回路と、を有することを特徴とする半導体装置が提供される。
【００３６】
ここで、２進数データ発生回路は、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する。２進数データ派生回路は、２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる。第１の演算処理回路は、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する。第２の演算処理回路は、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する。統合回路は、第１の演算処理回路と、第２の演算処理回路の演算結果を統合する。その結果、半導体装置の回路規模を増大することなく、符号発生処理を高速化することが可能になる。
【００３７】
更に、本発明では上記課題を解決するために、所定の符号を発生し、当該符号を用いて受信信号を復調する受信装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、前記２進数データ発生回路によって発生された各２進数データから（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、前記２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、前記第１の演算処理回路と、前記第２の演算処理回路の演算結果を統合する統合回路と、を有することを特徴とする受信装置が提供される。
【００３８】
ここで、２進数データ発生回路は、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する。２進数データ派生回路は、２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる。第１の演算処理回路は、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する。第２の演算処理回路は、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する。統合回路は、第１の演算処理回路と、第２の演算処理回路の演算結果を統合する。その結果、受信装置の回路規模を増大することなく、初期同期動作を高速化することが可能になる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の符号発生装置は、２進数データ発生回路１、２進数データ派生回路２、第１の演算処理回路３、第２の演算処理回路４および統合回路５によって構成されている。
【００４０】
ここで、２進数データ発生回路１は、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する。
２進数データ派生回路２は、２進数データ発生回路１によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる。
【００４１】
第１の演算処理回路３は、２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する。
【００４２】
第２の演算処理回路４は、２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する。
【００４３】
統合回路５は、第１の演算処理回路３と、前記第２の演算処理回路４の演算結果を統合する。
次に、以上の原理図の動作について説明する。
【００４４】
２進数データ発生回路１は、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する。例えば、２進数データ発生回路１は、０〜５１０（ｎ＝５１１）までの２進数データを、１置きに発生する。従って、２進数データＤとして、０，２，４，・・・，５１０が発生される。
【００４５】
２進数データ派生回路２は、２進数データ発生回路１によって発生された２進数データＤから、当該データを含む（ｍ＋１）個の２進数データを派生させる。例えば、２進数データ発生回路１によって発生された０，２，４，・・・，５１０から、０，１，２，３，４，５，・・・，５１０，５１１を派生させる。
【００４６】
第１の演算処理回路３は、２進数データ派生回路２によって派生された（ｍ＋１）個データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する。例えば、２進数データ０からは、０（＝０００００００００）と１（＝００００００００１）とが派生され、ビットの状態が同一である部分であるＤｃ（上位８ビット（＝００００００００））が第１の演算処理回路３に出力され、そこで所定の処理が施された後、処理結果Ｒ１として出力される。
【００４７】
一方、第２の演算処理回路４は、２進数データ派生回路２によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する。例えば、第２の演算処理回路４は、前述したデータにおいて、ビットの状態が異なる部分（ＬＳＢの０および１）をＤｄとして入力し、それぞれのビットに対して所定演算処理を施した後、処理結果Ｒ２として出力する。
【００４８】
統合回路５は、第１の演算処理回路３から出力された演算結果Ｒ１と、第２の演算処理回路４から出力された演算結果Ｒ２とを統合し、得られた結果を求めるべき符号として出力する。
【００４９】
以上に説明したように、本発明の実施の形態によれば、２進数データ発生回路１が１個のデータを生成する毎に、（ｍ＋１）の符号を発生することが可能になるので、符号の発生に必要な時間を短縮することが可能になる。
【００５０】
また、本発明の実施の形態では、（ｍ＋１）の２進数データのうち、ビットの状態が共通する部分については、第１の演算処理回路３において統合して演算処理するようにしたので、回路規模を削減することが可能になる。
【００５１】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の実施の形態は、本発明の符号発生装置を含む初期同期装置の構成例である。なお、この図において、図８に示す従来例と対応する部分には同一の符号を付してある。本実施の形態では、図８と比較すると、チャネライゼーションコード発生回路１５のみが異なっている。
【００５２】
この図に示すように、本実施の形態は、コード発生回路１０、Ｓ／Ｐ１１、シフトレジスタ１２、乗算回路１３−１〜１３−ｍおよび加算回路１４によって構成されており、階層化直交符号を発生し、受信ベースバンド信号との間で相関値を演算して出力する。
【００５３】
コード発生回路１０は、チャネライゼーションコード番号１０ａ、スクランブリングコード番号１０ｂ、チャネライゼーションコード発生回路１５、スクランブリングコード発生回路１０ｄおよび排他的論理和回路１０ｅによって構成されており、階層化直交符号を発生して出力する。
【００５４】
ここで、チャネライゼーションコード番号１０ａは、各ユーザに固定的に付与された番号である。
スクランブリングコード番号１０ｂは、チャネライゼーションコードとしてのゴールド符号（ＧＯＬＤ符号）を指定するための番号である。
【００５５】
チャネライゼーションコード発生回路１５は、後述する処理により、チャネライゼーションコード番号１０ａに対応する階層化直交符号を発生する。
スクランブリングコード発生回路１０ｄは、スクランブリングコード番号１０ｂに対応するゴールド符号を発生する。
【００５６】
排他的論理和回路１０ｅは、チャネライゼーションコード発生回路１５から出力された階層化直交符号と、スクランブリングコード発生回路１０ｄから出力されたゴールド符号との排他的論理和をビット単位で演算して出力する。
【００５７】
Ｓ／Ｐ１１は、排他的論理和回路１０ｅから出力されたビット信号（シリアル信号）をパラレル信号に変換して出力する。
シフトレジスタ１２は、受信ベースバンド信号を入力し、ビット単位でシフトしつつ乗算回路１３−１〜１３−ｍに対して出力する。
【００５８】
乗算回路１３−１〜１３−ｍは、Ｓ／Ｐ１１から出力されたビット信号と、シフトレジスタ１２から出力されたビット信号のそれぞれ対応するビット同士を乗算して出力する。
【００５９】
加算回路１４は、乗算回路１３−１〜１３−ｍからそれぞれ出力されたビット信号を加算し、得られた結果を「相関出力」として出力する。
次に、図３を参照して、図２に示すチャネライゼーションコード発生回路１５の詳細な構成について説明する。図３に示すように、チャネライゼーションコード発生回路１５は、符号位相発生回路１００、ＡＮＤゲート１０１〜１１０、ＥＸ−ＯＲゲート１１１〜１１３およびレジスタ１１４によって構成されている。
【００６０】
ここで、符号位相発生回路１００は、符号位相として０〜５１０のデータを１置きに発生して出力する。
ＡＮＤゲート１０１は、階層化直交符号番号ｋのＭＳＢと、符号位相発生回路１００から出力された符号位相データのＬＳＢとの論理積を演算して出力する。
【００６１】
ＡＮＤゲート１０２は、階層化直交符号番号ｋのＭＳＢと、符号位相発生回路１００から出力された符号位相データのＬＳＢを反転した結果との論理積を演算して出力する。
【００６２】
ＡＮＤゲート１０３〜１０９は、階層化直交番号符号番号ｋの上位から第２番目のビットから第８番目のビットと、符号位相データの上位から第２番目のビットから第８番目のビットとのそれぞれの論理積を演算して出力する。
【００６３】
ＡＮＤゲート１１０は、階層化直交符号番号ｋのＬＳＢと、符号位相データのＭＳＢとの論理積を演算して出力する。
ＥＸ−ＯＲゲート１１１は、ＡＮＤゲート１０３〜１１０の出力の排他的論理和を演算して出力する。
【００６４】
ＥＸ−ＯＲゲート１１２は、ＡＮＤゲート１０１の出力と、ＥＸ−ＯＲゲート１１１の出力の排他的論理和を演算して出力する。
ＥＸ−ＯＲゲート１１３は、ＡＮＤゲート１０２の出力と、ＥＸ−ＯＲゲート１１１の出力の排他的論理和を演算して出力する。
【００６５】
レジスタ１１４は、ＥＸ−ＯＲゲート１１２およびＥＸ−ＯＲゲート１１３から出力された演算結果のデータ（９ビットのデータ）を格納し、階層化直交符号として出力する。
【００６６】
次に、以上に示した実施の形態の動作について説明する。
タイミング同期を例に挙げて説明すると、チャネライゼーションコード発生回路１５は、ユーザ毎に付与されているチャネライゼーションコード番号１０ａを入力し、この番号に対応するチャネライゼーションコードを発生する。その結果、チャネライゼーションコード発生回路１５は、後述する処理により、階層化直交符号を発生する。
【００６７】
ここで、階層化直交符号とは、図４に示す行列式によって生成される符号である。ｎの値は０以上の整数を用いる。図５には、図４で示した生成法に基づきｎ＝０〜３のときに生成したそれぞれの階層化直交符号番号に対する拡散符号列を示す。図から分かるように、ｎ＝３の時は、階層化直交符号番号０〜７（十進表記）の８種類の拡散符号列が生成される。なお、この図において、ＳＦ（Spreading Factor）は、ｎに１を加算した値を示している。
【００６８】
このような階層化直交符号を高速に発生するためには、例えば、図６に示すように、回路を多重化して並列的に処理する方法が従来採用されていたが、回路規模が増大するため、本実施の形態では、図６において破線で囲繞する部分（ＡＮＤゲート６２〜６９およびＡＮＤゲート７２〜７９）を共通の回路とし、それ以外の部分（ＡＮＤゲート６１およびＡＮＤゲート７１）を個別の構成とすることで、回路規模を増大することなく、処理を高速化することが可能になる。
【００６９】
図３に戻って、チャネライゼーションコード発生回路１５の各ＡＮＤゲート１０１〜１１０には、チャネライゼーションコード番号である階層化直交符号番号ｋが供給される。一方、符号位相発生回路１００からは、符号位相である０〜５１０のデータが１置きに順次発生され、ＡＮＤゲート１０１〜１１０に供給される。このとき、ＬＳＢとＭＳＢとは入れ替えられて供給される。
【００７０】
ＡＮＤゲート１０３〜１０９は、階層化直交符号番号ｋの上位から第２番目〜第８番目のビットと、符号位相データの上位から第２番目〜第８番目のビットとの論理積を演算して出力する。ＡＮＤゲート１１０は、階層化直交符号番号ｋのＬＳＢと、符号位相データのＭＳＢとの論理積を演算して出力する。
【００７１】
一方、ＡＮＤゲート１０１は、階層化直交符号番号ｋのＭＳＢと、符号位相発生回路１００から出力された符号位相データのＬＳＢとの論理積を演算して出力する。ＡＮＤゲート１０２は、階層化直交符号番号ｋのＭＳＢと、符号位相発生回路１００から出力された符号位相データのＬＳＢを反転した結果との論理積を演算して出力する。
【００７２】
即ち、ＡＮＤゲート１０３〜１１０は、２種類の位相データのビットの状態が共通する部分に対する演算処理を実行し、ＡＮＤゲート１０１，１０２は、ビットの状態が異なる部分（ＬＳＢ）についての演算処理を実行する。
【００７３】
ＥＸ−ＯＲゲート１１１は、ＡＮＤゲート１０３〜１１０の出力、即ち、符号位相データのビットの状態が同一である部分の排他的論理和を演算して出力する。
【００７４】
ＥＸ−ＯＲゲート１１２は、ＡＮＤゲート１０１の出力と、ＥＸ−ＯＲゲート１１１の出力の排他的論理和を演算して出力する。その結果、ＥＸ−ＯＲゲート１１２からは、偶数番目の符号位相データに対応する符号が出力される。一方、ＥＸ−ＯＲゲート１１３は、ＡＮＤゲート１０２の出力と、ＥＸ−ＯＲゲート１１１の出力の排他的論理和を演算して出力する。その結果、ＥＸ−ＯＲゲート１１３からは、奇数番目の符号位相データに対応する符号が出力される。
【００７５】
レジスタ１１４は、ＥＸ−ＯＲゲート１１２とＥＸ−ＯＲゲート１１３から出力されたデータをそれぞれ対応する領域に格納する。
このような処理は、符号位相発生回路１００による符号位相の発生が終了するまで繰り返され、８ビットの階層化直交符号が生成されることになる。
【００７６】
一方、スクランブリングコード発生回路１０ｄは、スクランブリングコード番号１０ｂに対応するスクランブリングコードとしてのゴールド符号を発生し、出力する。なお、ゴールド符号は、基本的には、周期が等しい２種類のＭ系列を加算して得られる符号系列であり、シンボル長の符号長を有する「チャネライゼーションコード」に対して、複数シンボル長の符号長を有している。
【００７７】
乗算回路１０ｅは、チャネライゼーションコード発生回路１５から出力されたデータと、スクランブリングコード発生回路１０ｄから出力されたデータと乗算して出力する。前述のように、チャネライゼーションコードよりもスクランブリングコードの方がビット長が長いので、チャネライゼーションコード発生回路１５は、同一のコードを繰り返し出力し、乗算回路１０ｅは、スクランブリングコードと繰り返し出力されるチャネライゼーションコードとを乗算する。
【００７８】
Ｓ／Ｐ１１は、乗算回路１０ｅから出力されるシリアルデータを内蔵されているレジスタに格納し、パラレルデータに変換して乗算回路１３−１〜１３−ｍに対してそれぞれ出力する。
【００７９】
シフトレジスタ１２は、受信ベースバンド信号を左端から入力し、１ビットずつ右側へシフトしていく。このとき、各ビットは、乗算回路１３−１〜１３−ｍにそれぞれ供給される。
【００８０】
乗算回路１３−１〜１３−ｍは、シフトレジスタ１２から出力されたベースバンド信号の各ビットと、Ｓ／Ｐ１１から出力された拡散符号の各ビットとの間で乗算を行い、得られた結果を加算回路１４に対して出力する。
【００８１】
加算回路１４は、乗算回路１３−１〜１３−ｍからそれぞれ出力されたデータを加算し、「相関出力」として出力する。ここで、タイミング同期処理においては、Ｓ／Ｐ１１から出力される拡散符号が固定された状態で、受信ベースバンド信号が逐次入力され、相関出力が最も大きくなるタイミングが同期タイミングと判定される。
【００８２】
以上の実施の形態によれば、回路規模を増大させることなく、高速に階層化直交符号を発生することが可能になる。
また、図１０に示す従来例に比較して、回路の消費電力を削減することが可能になる。
【００８３】
次に、図７を参照して、本発明の初期同期装置を適用したＣＤＭＡ受信装置（ＣＤＭＡ通信装置）について説明する。
図示されるように、ＣＤＭＡ受信装置は、受信アンテナ２０１、高周波信号処理部２０２、Ａ／Ｄ（Analog to Digital）変換部２０３、データ復調部２０４、データ復号部２０５、ＣＯＤＥＣ部２０６、初期同期回路２０７、クロック発生部２０８およびタイミングコントロール部２０９によって構成されている。
【００８４】
ここで、受信アンテナ２０１は、基地局から送信された電波を捕捉する。
高周波信号処理部２０２は、受信アンテナ２０１によって捕捉された電波を所定の周波数でフィルタリングおよび増幅する。
【００８５】
Ａ／Ｄ変換部２０３は、高周波信号処理部２０２から出力されたアナログ信号をディジタル信号に変換する。
データ復調部２０４は、Ａ／Ｄ変換部２０３から出力されたディジタル信号を復調する。
【００８６】
ＣＯＤＥＣ部２０６は、データ復号部２０５によって復号された信号を音声に変換する。
初期同期回路２０７は、基地局との間で通信を開始する際に、同期の獲得を行なう。
【００８７】
クロック発生部２０８は、クロック信号を発生し、初期同期回路２０７に供給する。
タイミングコントロール部２０９は、初期同期回路２０７の制御を行なう。
【００８８】
次に、以上の実施の形態の動作について説明する。
初期同期回路２０７には、Ａ／Ｄ変換部２０３から拡散変調されたディジタル信号からなる受信ベースバンド信号が与えられ、クロック発生部２０８から与えられるクロック信号が印加される。タイミングコントロール部２０９では、逆拡散を行なうタイミング等の制御を行なう。初期同期回路２０７では、ＡＤ変換部２０３から与えられる受信ベースバンド信号との逆拡散演算が行なわれ、同期獲得をした結果として逆拡散演算結果がデータ復調部２０４に出力される。データ復調部２０４では、初期同期回路２０７より得られた逆拡散演算結果をもとにデータ復調し、データ復号部２０５にデータを与える。
【００８９】
なお、初期同期回路２０７は、図２に示す実施の形態で説明したものと同じ構成を有しており、拡散符号列をパラレルに連続サイクルで生成することが可能であるため、初期同期獲得の高速化を図ることができる。このように、本発明のＣＤＭＡ受信装置、初期同期獲得の高速化を図ることができる。
【００９０】
また、前述の実施の形態で説明した初期同期装置のいずれかを、ＣＤＭＡ方式の移動体無線通信を行なう基地局装置または移動体装置の無線受信部に備えてもよいし、その他の通信端末の無線受信部として使用してもよい。この場合も、初期同期の早期獲得に有効である。
【００９１】
なお、図２に示す初期同期装置、図３に示すチャネライゼーションコード発生回路１５、または、図８にＣＤＭＡ受信装置を半導体装置として実施することも可能である。
【００９２】
また、以上に示す実施の形態は、一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。
【００９３】
【発明の効果】
以上説明したように本発明では、所定の符号を発生する符号発生装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、第１の演算処理回路と、第２の演算処理回路の演算結果を統合する統合回路と、を設けるようにしたので、演算回路を個別に設けた場合に比較して、回路規模を縮減することができる。また、複数の演算を並行して行なうようにしたので、符号の発生処理を高速化することが可能になる。
【００９４】
また、本発明では、所定の符号を発生する符号発生回路を有する半導体装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、２進数データ発生回路によって発生された各２進数データから、当該データを含む（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、第１の演算処理回路と、第２の演算処理回路の演算結果を統合する統合回路と、設けるようにしたので、半導体装置の回路規模を増大することなく、符号の発生処理を高速化することが可能になるとともに、消費電力を削減することが可能になる。
【００９５】
また、本発明では、所定の符号を発生し、当該符号を用いて受信信号を復調する受信装置において、連続する第１乃至第ｎ（ｎ≧２）の２進数データをｍ（ｍ≧１）置きに発生する２進数データ発生回路と、２進数データ発生回路によって発生された各２進数データから（ｍ＋１）個の２進数データを派生させる２進数データ派生回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が同一である部分に対して統一的に所定の演算処理を実行する第１の演算処理回路と、２進数データ派生回路によって派生された（ｍ＋１）個の２進数データにおいて、ビットの状態が異なる部分に対して個別に所定の演算処理を実行する第２の演算処理回路と、第１の演算処理回路と、第２の演算処理回路の演算結果を統合する統合回路と、設けるようにしたので、受信装置の回路規模を増大することなく、受信の際の初期同期動作を高速化することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】階層化直交符号を発生する行列式を説明する図である。
【図４】図３に示す行列式によって発生された階層化直交符号の一例である。
【図５】図２に示すチャネライゼーションコード発生回路の詳細な構成例を示す図である。
【図６】図５に示すチャネライゼーションコード発生回路の動作原理を説明するための図である。
【図７】本発明の初期同期装置を適用したＣＤＭＡ受信装置の構成例を示す図である。
【図８】従来の初期同期装置の構成例を示す図である。
【図９】図８に示すチャネライゼーションコード発生回路の詳細な構成例を示す図である。
【図１０】図８に示すチャネライゼーションコード発生回路の他の詳細な構成例を示す図である。
【符号の説明】
１  ２進数データ発生回路
２  ２進数データ派生回路
３  第１の演算処理回路
４  第２の演算処理回路
５  統合回路
１０  コード発生回路
１０ａ  チャネライゼーションコード番号
１０ｂ  スクランブリングコード番号
１０ｃ  チャネライゼーションコード発生回路
１０ｄ  スクランブリングコード発生回路
１０ｅ  乗算回路
１１  Ｓ／Ｐ
１２  シフトレジスタ
１３−１〜１３−ｍ  乗算回路
１４  加算回路
１５  チャネライゼーションコード発生回路
１００  符号位相発生回路
１０１〜１１０  ＡＮＤゲート
１１１〜１１３  ＥＸ−ＯＲゲート
１１４  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003948970.tif 000009
【図９】
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【図１０】
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