(57)【特許請求の範囲】
【請求項１】
半導体上に、Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層及びＳｉv （Ｇｅw Ｃ1-w ）1-v 層（但し、０＜ｘ＜ｖ＜１，０＜ｙ≦１，０＜ｗ≦１）を順次堆積させたのち、前記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層上に金属層を堆積させ、加熱処理により金属化合物を形成して金属シリサイド電極とする半導体装置の製造方法であって、前記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層におけるＳｉ組成比ｖをｖ≧０．６、Ｃの組成比（１−ｘ）（１−ｙ）及び（１−ｗ）（１−ｖ）を０．０５以下に設定するとともに、前記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層の厚みを、前記金属層との反応により完全にシリサイド化される厚みに設定することを特徴とする半導体装置の製造方法。
【請求項２】
加熱処理後の上記Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層におけるＧｅの組成比が所定値となるように、加熱処理前の前記Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層の組成比を、上記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層からのＧｅの拡散を見込んで予め前記所定値より小さく設定することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、Ｓｉ及びＧｅを含む半導体層とその上に堆積させた金属層とを熱処理することによって低抵抗の金属シリサイド電極を形成する際のＳｉ及びＧｅを含む半導体層の構成に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置の高速化に伴って、ソース・ドレイン電極及びゲート電極に金属シリサイドを用いるサリサイドプロセスが広く用いられているが、この様なサリサイドプロセスを用いたＭＯＳ型半導体集積回路装置において、高集積化に伴いゲート寸法が微細化するとソース・ドレイン領域を構成する不純物拡散領域の深さは浅くなる。
【０００３】
この様な浅いソース・ドレイン領域に対してｐｎ接合リーク電流の増加を抑制したまま低抵抗のシリサイド電極を形成するために、ソース・ドレイン領域上にシリコン層を堆積し、このシリコン層の上にシリサイド電極を形成することが試みられている。
この様なシリサイド電極の形成方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に完全空乏化型のＭＯＳＦＥＴを形成する場合にも、ソース・ドレイン領域にシリサイド電極を形成する際にも利用できる。
【０００４】
最近、この様なシリコン層の代わりに、シリコン層よりの禁制帯幅の小さなＳｉとＧｅとを含む層、即ち、Ｓｉ1-x Ｇｅx 層を用いることが提案されており、シリコン層よりの禁制帯幅の小さなＳｉ1-x Ｇｅx 層を用いることによって、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高さを低くして、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のコンタクト抵抗を減少させることが試みられているので、図６及び図７を参照してこの様なシリサイド電極の形成工程を説明する。
【０００５】
まず、図６を参照して、従来のＣｏシリサイド電極の形成工程を説明するが、説明を簡単にするために、ソース・ドレイン領域の一部を拡大して図示する。
図６（ａ）参照
まず、ソース・ドレイン領域４１上にＣＶＤ法を用いてＳｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）を堆積させたのち、スパッタ法によってＣｏ層４３を堆積させる。
【０００６】
図６（ｂ）参照
次いで、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて、例えば、４５０〜８００℃において３０〜１２０秒間、加熱処理することによって、Ｃｏ層４３とＳｉ1-x Ｇｅx 層４２とを反応させてＣｏシリサイド層４４を形成して、ソース・ドレイン電極とする。
【０００７】
次に、図７を参照して、従来のＴｉシリサイド電極の形成工程を説明するが、この場合も、説明を簡単にするために、ソース・ドレイン領域の一部を拡大して図示する。
図７（ａ）参照
まず、ソース・ドレイン領域４１上にＣＶＤ法を用いてＳｉ1-x Ｇｅx 層４２（例えば、Ｓｉ0.5 Ｇｅ0.5 層）を堆積させたのち、スパッタ法によってＴｉ層４５を堆積させる。
【０００８】
図７（ｂ）参照
次いで、ＲＴＡ法を用いて、例えば、５５０〜８００℃において３０〜１２０秒間、加熱処理することによって、Ｔｉ層４５とＳｉ1-x Ｇｅx 層４２とを反応させてＴｉシリサイド層４６を形成し、次いで、未反応のＴｉ層４５を除去することによってＴｉＳｉ2 からなるソース・ドレイン電極を形成する。
【０００９】
【発明が解決しようとする課題】
しかし、従来のＳｉ1-x Ｇｅx 層に対するシリサイド電極の形成方法においては、上述の加熱条件では十分なＳｉ−金属反応が行われず、Ｓｉ／金属比率の小さな高抵抗のシリサイド層が形成されたり、或いは、金属が未反応のまま残ってしまうという問題がある。
【００１０】
例えば、Ｃｏシリサイドの場合には、Ｃｏ層とＳｉ1-x Ｇｅx 層とが反応する場合、ＣｏはＳｉと優先的に反応するのに対して、Ｇｅはその反応を抑制するように作用するため、Ｇｅの組成比が大きい場合、上述の加熱条件では十分なＳｉ−Ｃｏ反応が行われず、抵抗の高いＣｏＳｉ層が形成され、低抵抗のＣｏＳｉ2 層が形成されないため、シリサイド層自体の比抵抗が大きくなり、それによって、ソース・ドレイン電極全体の抵抗が大きくなる。
【００１１】
図８参照
図８は、Ｓｉ1-x Ｇｅx 層上にＣｏシリサイド層を形成した場合のシート抵抗の配線層幅依存性を示した図であり、配線層幅依存性は殆ど見られないものの、Ｓｉ層上にＣｏシリサイド層を形成した場合と比較すると、約２０倍シート抵抗値が増加している。
【００１２】
一方、Ｔｉシリサイド層の場合にも、ＴｉとＳｉとは１：２の比率でのみシリサイドを形成するので、即ち、ＴｉＳｉ2 のみを形成するので、上述の加熱条件では十分なＳｉ−Ｔｉ反応が起こらず、未反応のＴｉ層が残存し、必要な厚さのＴｉシリサイド層を形成することができないという問題がある。
【００１３】
なお、十分な反応が行われる程度の温度及び時間で熱処理した場合には、サイドウォール上に堆積した金属層もシリサイド化して、ソース・ドレイン領域とゲート電極とがシリサイド層を介して短絡してしまうという問題が生ずる。
【００１４】
また、Ｓｉ1-x Ｇｅx 層を構成するＧｅは、上述の加熱条件では、金属と実効的に反応しないため、シリサイドを形成した領域におけるＧｅがシリサイドを構成しない領域に拡散して、残存するＳｉ1-x Ｇｅx 層の混晶比ｘを変化させてしまうという問題がある。
【００１５】
したがって、本発明は、Ｓｉ及びＧｅを含む半導体層と金属層とを反応させて低抵抗のシリサイド層を所望の厚さに形成することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１（ａ）乃至（ｃ）参照
（１）本発明は、半導体１上に、Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層２及びＳｉv （Ｇｅw Ｃ1-w ）1-v 層３（但し、０＜ｘ＜ｖ＜１，０＜ｙ≦１，０＜ｗ≦１）を順次堆積させたのち、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３上に金属層４を堆積させ、加熱処理により金属化合物を形成して金属シリサイド電極とする半導体装置の製造方法であって、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３におけるＳｉ組成比ｖをｖ≧０．６、Ｃの組成比（１−ｘ）（１−ｙ）及び（１−ｗ）（１−ｖ）を０．０５以下に設定するとともに、前記Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３の厚みを、前記金属層４との反応により完全にシリサイド化される厚みに設定することを特徴とする。
【００１７】
この様に、Ｓｉ（ＧｅＣ）層を用いて低抵抗の金属化合物層５，６、即ち、シリサイド電極を形成する場合に、金属層４側が高Ｓｉ比のＳｉ組成比の異なる二層構造にすることによって、半導体１側には任意の禁制帯幅を有するＳｉx （Ｇｅy Ｃ1-y ）1-x 層２を設けることができ、それによって金属化合物層６とＳｉx （Ｇｅy Ｃ1-y ）1-x 層２との界面のショットキー障壁を低くすることができ、且つ、金属化合物層５，６を形成する側のＳｉv （Ｇｅw Ｃ1-w ）1-v 層３のＳｉ比を大きくしておくことによってシリサイド化反応が阻害されることがないので、低抵抗のシリサイド電極を形成することができる。
なお、通常は、シリサイド化反応は、サイドウォール上の金属層４のシリサイド化を防止するために、図１（ｂ）→（ｃ）に示すように二段階反応で行う。
【００１９】
また、このＳｉv （Ｇｅw Ｃ1-w ）1-v 層３は完全にシリサイド化する必要があるので、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３の厚さは、堆積させる金属層４の膜厚により決定する。
【００２０】
（２）また、本発明は、上記（１）において、加熱処理後のＳｉx （Ｇｅy Ｃ1-y ）1-x 層２におけるＧｅの組成比が所定値となるように、加熱処理前のＳｉx （Ｇｅy Ｃ1-y ）1-x 層２の組成比を、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３からのＧｅの拡散を見込んで予め所定値より小さく設定することを特徴とする。
【００２１】
Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３のシリサイド化反応の際に、化合物を形成しないＧｅはＳｉx （Ｇｅy Ｃ1-y ）1-x 層２側へ拡散し、Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層２の組成比を変化させるので、この半導体１側に設けるＳｉx （Ｇｅy Ｃ1-y ）1-x 層２の組成比は、Ｇｅの拡散を考慮して最終的に得たい組成比よりＧｅ組成比を小さくする必要があり、この場合の組成比は、堆積させる金属層４の膜厚、及び、Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層３の組成比及び膜厚によって決定する。
【００２２】
【発明の実施の形態】
ここで、本発明の第１の実施の形態を図２及び図３を参照して説明する。
図２（ａ）参照
まず、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１２を形成したのち、素子形成領域にＢを導入してｐ型ウエル領域１３を形成する。次いで、ｐ型ウエル領域１３の表面に絶縁膜を形成したのちｎ+ 型多結晶Ｓｉ膜を堆積させ、パターニングすることによってゲート絶縁膜１４及びゲート電極１５を形成する。
次いで、このゲート電極１５をマスクとしてＡｓをイオン注入することによってｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６を形成したのち、全面にＳｉＯ2 膜を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成する。
次いで、ゲート電極１５及びサイドウォール１７をマスクとしてＡｓをより高エネルギーでイオン注入することによってｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９を形成することによって、ｎチャネル型ＭＯＳＦＥＴの基本的構成部分が完成する。
【００２３】
次いで、全体を洗浄により清浄化したのち、ＳｉＨ4 とＧｅＨ4 とを用いた選択ＣＶＤ法によって、露出しているゲート電極１５、ｎ+ 型ソース領域１８、及び、ｎ+ 型ドレイン領域１９上に、厚さが１０〜６０ｎｍ、例えば、３０ｎｍで、Ａｓ濃度が、例えば、５×１０20ｃｍ-3のＳｉ0.53Ｇｅ0.47層２０を堆積させ、引き続いて、厚さが、例えば、４０ｎｍで、Ａｓ濃度が、例えば、３×１０19ｃｍ-3のＳｉ0.9 Ｇｅ0.1 層２１を堆積させる。
この場合、成長ガス雰囲気中にＧｅが含まれているので、良好な選択成長が可能になり、素子分離酸化膜１２等の絶縁膜の上には堆積しない。
なお、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９に接するＳｉＧｅ層の最終的な組成比をＳｉ0.5 Ｇｅ0.5 層にするために、Ｇｅの拡散分を見込んでＳｉ0.53Ｇｅ0.47層２０としている。
【００２４】
図２（ｂ）参照
次いで、スパッタ法を用いて、全面に、厚さが、例えば、１０ｎｍのＣｏ層２２を堆積させる。
なお、この場合のＣｏ層２２の膜厚は、必要とするシリサイド層の厚さによって決定されるものであり、このＣｏ層２２の膜厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定されることになる。
【００２５】
図２（ｃ）参照
次いで、Ｎ2 雰囲気中で、４００〜６００℃、例えば、５００℃の温度で、１０〜９００秒、例えば、３０秒間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層２２とＳｉ0.9 Ｇｅ0.1 層２１を反応させてＣｏＳｉ層２３を形成する。
この場合、素子分離酸化膜１２及びサイドウォール１７等の絶縁膜の上に堆積したＣｏ層２２は未反応のまま未反応Ｃｏ層２４，２５として残存する。
なお、より高温でより長時間熱処理すると、低抵抗相のＣｏＳｉ2 層を形成することができるが、サイドウォール１７の露出表面に堆積したＣｏ層２２もシリサイド化してゲート電極１５とｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９とが短絡することになるので望ましくない。
【００２６】
図３（ｄ）参照
次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液で２０分間エッチングを行うことによって未反応Ｃｏ層２４，２５を除去する。
【００２７】
図３（ｅ）参照
次いで、Ｎ2 雰囲気中で、７００〜９００℃、例えば、８００℃の温度で、１０〜９００秒、例えば、３０秒間のＲＴＡ処理を施すことによってＣｏＳｉ層２３と残りのＳｉ0.9 Ｇｅ0.1 層２１を反応させて、低抵抗相のＣｏＳｉ2 層２６を形成する。
【００２８】
このＲＴＡ工程において、Ｓｉ0.9 Ｇｅ0.1 層２１中のＧｅはＣｏと反応せずにＳｉ0.53Ｇｅ0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２０の組成比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。
したがって、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９に接する側に堆積させるＳｉ1-x Ｇｅx 層の組成比は、Ｇｅの拡散を見込んで予めＧｅ組成比ｘを小さくしておく必要があり、小さくする程度は、シリサイド化反応する側のＳｉ1-x Ｇｅx 層の組成比及び厚さによって決定されるものであり、また、シリサイド化反応する側のＳｉ1-x Ｇｅx 層の厚さはＣｏ層２２の厚さによって決定されるので、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９に接するＳｉ1-x Ｇｅx 層の組成比はＣｏ層２２の厚さにも依存することになる。
【００２９】
この様に、本発明の第１の実施の形態においては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ0.5 Ｇｅ0.5 層２７になるようにしているので、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高さを低くすることができ、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のコンタクト抵抗を減少させることができる。
【００３０】
また、Ｃｏ層２２と反応してシリサイド層を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さなＳｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシリサイド化反応が阻害されることがほとんどなく、低抵抗相のＣｏＳｉ2 層２６を形成することができるので、ソース・ドレイン電極全体を低抵抗化することができる。
【００３１】
また、シリサイド化のための熱処理を２段階で行っているので、サイドウォール１７上に堆積したＣｏ層がシリサイド化することなく、Ｃｏ層のエッチング工程で除去されるので、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９とゲート電極１５とがシリサイド層を介して短絡することがない。
【００３２】
次に、図４及び図５を参照して、本発明の第２の実施の形態を説明する。
図４（ａ）参照
まず、上記の第１の実施の形態と同様にｎチャネル型ＭＯＳＦＥＴの基本的構成部分を形成したのち、全体を洗浄により清浄化し、次いで、ＳｉＨ4 とＧｅＨ4 とを用いた選択ＣＶＤ法によって、露出しているゲート電極１５、ｎ+ 型ソース領域１８、及び、ｎ+ 型ドレイン領域１９上に、厚さが１０〜６０ｎｍ、例えば、３０ｎｍで、Ａｓ濃度が、例えば、５×１０20ｃｍ-3のＳｉ0.53Ｇｅ0.47層２０を堆積させ、引き続いて、厚さが、例えば、５１ｎｍで、Ａｓ濃度が、例えば、３×１０19ｃｍ-3のＳｉ0.9 Ｇｅ0.1 層２１を堆積させる。
【００３３】
図４（ｂ）参照
次いで、スパッタ法を用いて、全面に、厚さが、例えば、３０ｎｍのＴｉ層２８を堆積させる。
なお、この場合のＴｉ層２８の膜厚も、必要とするシリサイド層の厚さによって決定されるものであり、このＴｉ層２８の膜厚によってＳｉ0.9 Ｇｅ0.1 層２１の厚さが決定されることになる。
【００３４】
図４（ｃ）参照
次いで、Ｎ2 雰囲気中で、６５０〜７５０℃、例えば、７００℃の温度で、１０〜９００秒、例えば、３０秒間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｔｉ層２８の表面にＴｉＮ層３０を形成するとともに、Ｔｉ層２８とＳｉ0.9 Ｇｅ0.1 層２１を反応させて準安定な低温相の結晶であるＣ−４９からなるＴｉＳｉ2 層２９を形成する。
この場合、熱処理をＮ2 雰囲気中で行ってＴｉＮ層３０を形成することによって、サイドウォール１７の露出表面に堆積したＴｉ層２８のシリサイド化反応が抑制されるので、ゲート電極１５とｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９とが短絡することを防止することができる。
なお、この場合も絶縁膜上のＴｉ層２８は、未反応Ｔｉ層３１，３３のままでであるとともに、ＴｉＳｉ2 層２９上にも未反応Ｔｉ層３２が残存する場合がある。
【００３５】
図５（ｄ）参照
次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の混合液をエッチング液として用いてＴｉＮ膜３０及び未反応Ｔｉ層３１，３３を除去する。
なお、ＴｉＳｉ2 層２９上にも未反応Ｔｉ層３２の多少残存している場合には、未反応Ｔｉ層３１，３３の除去工程において同時に除去されることになる。
【００３６】
図５（ｅ）参照
次いで、Ａｒ雰囲気中で、７５０〜９００℃、例えば、８００℃の温度で、１０〜６００秒、例えば、３０秒間の急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、低温相のＣ−４９からなるＴｉＳｉ2 層２９を、安定で低抵抗な高温相のＣ−５４からなるＴｉＳｉ2 層３４に変換することによってシリサイド電極が完成する。
【００３７】
この場合も、ＲＴＡ工程において、Ｓｉ0.9 Ｇｅ0.1 層２１中のＧｅはＴｉと反応せずにＳｉ0.53Ｇｅ0.47層２０側に拡散し、Ｓｉ0.53Ｇｅ0.47層２０の組成比を変えてＳｉ0.5 Ｇｅ0.5 層２７となる。
したがって、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９に接する様に堆積させるＳｉ1-x Ｇｅx 層の組成比は、シリサイド化反応する側のＳｉ1-x Ｇｅx 層の組成比及び厚さ、及び、Ｔｉ層２８の厚さに依存することになる。
【００３８】
この様に、本発明の第２の実施の形態においては、ｎ+ 型ソース領域１８及びｎ+ 型ドレイン領域１９と接するＳｉ1-x Ｇｅx 層の最終的な組成比がＳｉ0.5 Ｇｅ0.5 層２７になるようにしているので、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のショットキー障壁の高さを低くして、シリサイド層／Ｓｉ1-x Ｇｅx 層界面のコンタクト抵抗を減少させることができる。
【００３９】
また、Ｔｉ層２８と反応してシリサイド層を形成するＳｉ1-x Ｇｅx 層をＧｅ比が０．１と小さなＳｉ0.9 Ｇｅ0.1 層２１にしているので、Ｇｅによりシリサイド化反応が阻害されることがほとんどなく、充分な厚さのＴｉＳｉ2 層２９、したがって、充分な厚さのＴｉＳｉ2 層３４を形成することができるので、ソース・ドレイン電極全体を低抵抗化することができる。
【００４０】
以上、本発明の各実施の形態を説明してきたが、本発明は、各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、格子整合及びショットキー障壁の高さの低減を考慮してソース・ドレイン領域に接するＳｉ1-x Ｇｅx 層の最終的な組成がＳｉ0.5 Ｇｅ0.5 になるように設定しているが、必ずしもＳｉ0.5 Ｇｅ0.5 である必要はなく、組成比は任意であり、ｘが大きくなると格子不整合が大きくなるのでエピタキシャル成長が困難になり多結晶になる可能性が高くなり、一方、ｘが小さくなると格子整合はとれるがショットキー障壁の高さが高くなる。
【００４１】
また、上記の各実施の形態においては、シリサイド化させるＳｉ1-x Ｇｅx 層の組成をＳｉ0.9 Ｇｅ0.1 としているが、必ずしもＳｉ0.9 Ｇｅ0.1 である必要はなく、ソース・ドレイン領域に接するＳｉ1-x Ｇｅx 層よりＳｉリッチな層であれば良く、Ｓｉ（ｘ＝０）であっても良いが、Ｓｉの場合には選択成長が困難になる。
但し、必要とするシリサイド層の厚さを考慮すると、ｘ≦０．４、即ち、Ｓｉ／Ｇｅ≧１．５とすることが望ましい。
【００４２】
また、上記の各実施の形態においては、Ｓｉ及びＧｅを含む層をＳｉ1-x Ｇｅx として構成しているが、Ｃを加えてＳｉx （Ｇｅy Ｃ1-y ）1-x 層としても良いものである。
即ち、原子半径の小さなＣを加えることによってＧｅの原子半径の大きさを相殺することができ、それによって、ソース・ドレイン領域を構成するＳｉと格子整合させることができるので、Ｇｅ組成比ｙの自由度を高めることができる。
なお、Ｃの組成比（１−ｙ）（１−ｘ）は、０．０５（５．０％）程度以下であり、禁制帯幅はＣの混入によって寧ろ低減するので、ショットキー障壁の高さが高くなることはない。
【００４３】
また、上記の各実施の形態においては、Ｓｉ1-x Ｇｅx 層を格子整合が可能なように選択して、単結晶が成長するようにしているが、必ずしも単結晶である必要はなく、多結晶でも良いし、非晶質でも良く、さらには、多結晶と非晶質とが混在した状態の膜でも良い。
但し、低抵抗化の面では、単結晶の方が望ましい。
【００４４】
また、上記の各実施の形態においては、Ｓｉ1-x Ｇｅx 層をＣＶＤ法を用いて選択成長させているが、必ずしもＣＶＤ法である必要はなく、スパッタ法或いは蒸着法を用いても良いものである。
さらには、Ｓｉ層を堆積させたのちＧｅをイオン注入してＳｉ1-x Ｇｅx 層を形成しても良いし、逆に、Ｇｅ層を堆積させたのちＳｉをイオン注入してＳｉ1-x Ｇｅx 層を形成しても良い。
【００４５】
また、上記の各実施の形態の説明においては、シリサイド化させる金属層として低抵抗なシリサイド層の得られるＣｏ層或いはＴｉ層を用いているが、Ｃｏ或いはＴｉに限られるものではなく、Ｎｉ，Ｐｔ，Ｗ等を用いても良いものである。
但し、Ｎｉシリサイドは中温で形成されたシリサイドが低抵抗ではあるが不安定であるので、低抵抗相のシリサイド形成後に高温工程がともなった場合、高抵抗のシリサイドに変化するので、熱工程の管理に注意を要する。
また、Ｗシリサイドは熱的に安定であるが、比較的抵抗が高く、また、Ｐｔはこれらの中間の特性を示す。
【００４６】
また、上記の各実施の形態の説明においては、シリサイド化させる金属層をスパッタ法によって形成しているが、必ずしもスパッタ法である必要はなく、用いる金属の融点及び蒸気圧等に応じて、抵抗加熱による蒸着法、電子ビーム蒸着法、或いは、ＣＶＤ法等を用いても良いものである。
【００４７】
また、上記の第１の実施の形態においては、２度のＲＴＡ工程をＮ2 雰囲気中で行っているが、必ずしもＮ2 雰囲気である必要はなく、Ａｒ等の他の不活性ガスを用いても良いものである。
【００４８】
また、上記の各実施の形態においては、ｎチャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャネル型ＭＯＳＦＥＴにも当然に適用されるのものであり、その場合には、各Ｓｉ1-x Ｇｅx 層に不純物としてＢ等のｐ型不純物をドープすれば良い。
【００４９】
また、上記の各実施の形態においては、ソース・ドレイン電極及びゲート電極に対するコンタクト電極として説明しているが、必ずしも、ＭＯＳ型半導体装置のコンタクト電極に限られるものではなく、バイポーラ型半導体素子のエミッタ電極，ベース電極，コレクタ電極を始めとする各種の半導体素子のコンタクト電極としても用いることができるものである。
【００５０】
さらには、必ずしもコンタクト電極に限られるものではなく、ゲート電極自体としても良いものである。
その場合には、ゲート絶縁膜と接する側のＳｉ1-x Ｇｅx 層を堆積させ、ゲート電極としてパターニングしたのち、シリサイド化させるＳｉ1-y Ｇｅy 層（ｘ＞ｙ）を選択成長させれば良い。
但し、シリサイド化に伴うＧｅの固相拡散によりゲート電極の組成比が変化し、それに伴ってしきい値電圧Ｖthも変化するので、この様なＧｅの固相拡散量を見込んで、ゲート絶縁膜と接するＳｉ1-x Ｇｅx 層の組成比を制御する必要がある。
【００５１】
【発明の効果】
本発明によれば、ソース・ドレイン領域等の半導体領域にシリサイドコンタクト電極を形成する際に、組成比の異なる２層構造のＳｉ1-x Ｇｅx 層を用い、低抵抗相のシリサイド層を形成するためのシリサイド化反応の促進と、ショットキーバリアハイトの低減とを両立させているので、製造時間の増加や電極間の短絡を発生させることなしに低抵抗のコンタクト電極を形成することができ、延いては、高集積度半導体装置の高性能化及び製造歩留りの向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態の途中までの製造工程の説明図である。
【図５】本発明の第２の実施の形態の図４以降の製造工程の説明図である。
【図６】従来のＣｏシリサイド電極の形成工程の説明図である。
【図７】従来のＴｉシリサイド電極の形成工程の説明図である。
【図８】従来のシリサイド電極形成工程における問題点の説明図である。
【符号の説明】
１  半導体
２  Ｓｉx （Ｇｅy Ｃ1-y ）1-x 層
３  Ｓｉv （Ｇｅw Ｃ1-w ）1-v 層
４  金属層
５  金属化合物層
６  金属化合物層
１１  ｎ型シリコン基板
１２  素子分離酸化膜
１３  ｐ型ウエル領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｎ型ＬＤＤ領域
１７  サイドウォール
１８  ｎ+ 型ソース領域
１９  ｎ+ 型ドレイン領域
２０  Ｓｉ0.53Ｇｅ0.47層
２１  Ｓｉ0.9 Ｇｅ0.1 層
２２  Ｃｏ層
２３  ＣｏＳｉ層
２４  未反応Ｃｏ層
２５  未反応Ｃｏ層
２６  ＣｏＳｉ2 層
２７  Ｓｉ0.5 Ｇｅ0.5 層
２８  Ｔｉ層
２９  ＴｉＳｉ2 層
３０  ＴｉＮ層
３１  未反応Ｔｉ層
３２  未反応Ｔｉ層
３３  未反応Ｔｉ層
３４  ＴｉＳｉ2 層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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