(57)【特許請求の範囲】
【請求項１】
発振回路のクロック出力を分周してリアルタイム・クロックを生成するリアルタイム・クロック装置において、
前記リアルタイム・クロックを計数するカウンタと、前記発振回路のクロック出力が停止したか否かを検出する発振停止検出回路と、電源電圧の低下を検出する電源電圧低下検出回路と、前記発振停止検出回路の出力を保持する記憶部と、前記電源電圧低下検出回路の出力を保持する記憶部を具備し、
電源電圧の低下により前記発振回路の発振が停止し前記発振停止検出回路によりそれが検出されるときの電源電圧レベルを、前記電源電圧低下検出回路により電源電圧が低下したことが検出されるときの電源電圧レベルより低く設定したことを特徴とするリアルタイム・クロック装置。
【請求項２】
請求項１記載のリアルタイム・クロック装置において、
前記発振停止検出回路の出力を保持する記憶部の内容と前記電源電圧低下検出回路の出力を保持する記憶部の内容に基づいて、発振停止の原因あるいはその後の処理内容を決定する手段を設けたことを特徴とするリアルタイム・クロック装置。
【請求項３】
請求項１または２記載のリアルタイム・クロック装置において、
前記発振停止検出回路と前記電源電圧低下検出回路を半導体チップ内に設けたことを特徴とするリアルタイム・クロック装置。
【請求項４】
請求項３記載のリアルタイム・クロック装置において、
さらに、前記半導体チップ内に不揮発性のメモリ回路を設け、
前記発振停止検出回路により前記発振回路の発振の停止が検出されるか、前記電源電圧低下検出回路により電源電圧の低下が検出された場合に、前記カウンタの値を前記メモリ回路に転送して保持することを特徴とするリアルタイム・クロック装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種コンピュータ、マイクロコンピュータ内蔵のＯＡ機器、携帯電話、ビデオなどの家電機器、自動販売機などに内蔵されるリアルタイム・クロック装置に関し、特に、発振回路の発振停止を検出し内部データが正確か否かを判別するとともに発振停止の原因をも判別することが可能なリアルタイム・クロック装置に関する。
【０００２】
【従来の技術】
近年の情報処理社会においては、各分野で機械化が進み、各種コンピュータやマイクロコンピュータ内蔵のＯＡ機器あるいは家電などが普及してきている。このような機器においては、通常リアルタイム・クロック装置（時計装置）が内蔵されている。リアルタイムクロック装置は、その動作をできる限り停止させないために、ＭＰＵ（マイクロプロセッサユニット）側の主電源とは別の予備電源によりバックアップされているのが普通である。
【０００３】
このようなリアルタイム・クロック装置において、内部の時計データが電源電圧の低下などにより破壊されているか否かを、ＭＰＵ側で常時監視する必要があり、従来は、リアルタイム・クロック装置からの時計データをメモリに一時保存し、その後、そのメモリに保存されている時計データと新たにリアルタイム・クロック装置から読み出した時計データとを比較し、同じであればリアルタイム・クロック装置が停止しており、その時計データは正しくないと判断するようにしていた。しかしながら、それでは、余分なメモリ領域が必要となり、またプログラムにより比較処理と判断処理などの煩雑な処理を行わなければならなかった。
【０００４】
これを解消するものとして、特許第２７２２５０７号（特開平２−３２４１３号公報）に開示されたリアルタイム・クロック装置（以下、従来技術という）がある。図５は、上記従来技術で提案されたリアルタイム・クロック装置の構成を示す図である。
【０００５】
この従来技術は、水晶振動子などの圧電振動子からなる発振回路１００のクロック出力を分周回路４００を通して論理回路５００のレジスタ類などにセットするようにしたリアルタイム・クロック装置において、発振検出回路２００と発振停止検出フラグ３００（フリップ・フロップ）を設け、発振検出回路２００により発振回路１００の発振が停止したこと検出し、この検出出力により発振停止検出フラグ３００をセットし、ＭＰＵ側からこの発振停止検出フラグ３００を監視することにより、内部の時計データやレジスタ類のデータが有効であるか否かを判断するようにしたものである。
【０００６】
図６は発振検出回路２００を説明するための図であり、同図（ａ）は発振検出回路２００の構成回路例を、同図（ｂ）はその原理を示している。同図において、Ｇ１はインバータ回路、Ｇ２はナンド回路、Ｐ１およびＰ２はＰチャネルＭＯＳトランジスタ（図６（ｂ）のスイッチＳＷ１，ＳＷ２に対応）、Ｒ１およびＲ２は抵抗、Ｃ１およびＣ２はコンデンサ、ＶＤＤはドレイン電圧、ＶＳＳはソース電圧である。
【０００７】
この回路においては、ＰチャネルＭＯＳトランジスタ（Ｐ１，Ｐ２）がオンのとき、コンデンサ（Ｃ１，Ｃ２）の電荷は抵抗（Ｒ１，Ｒ２）を通してＣ１・Ｒ１およびＣ２・Ｒ２の時定数に従って放電する。この場合、Ｃ１・Ｒ１およびＣ２・Ｒ２の時定数を、発振回路１００の出力の周期の半分より十分長くとることにより、発振回路１００のクロック出力が定常的に入力されている限り、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２が周期的に交互に導通し、ナンド回路Ｇ２のいずれの入力もスレッシュホールド電圧以下にならず、そのためナンド回路Ｇ２の出力すなわち発振検出回路２０の出力はローレベルとなり発振が継続していることを示す。
【０００８】
しかし、発振回路１００の発振が停止しクロック出力がなくなった場合、ナンド回路Ｇ２のいずれか一方の入力がスレッシュホールド電圧以下になり、ナンド回路Ｇ２の出力すなわち発振検出回路２００の出力はハイレベルとなり、発振回路１００の発振が停止したことを示す。この発振検出回路２０の出力が発振停止検出フラグ３００にセットされる。なお、図６は、発振の停止を検出する一つの例を示したに過ぎず、発振の停止を検出できるものであれば如何なる構成のものでもよい。
【０００９】
なお、発振回路１００の最低動作電源電圧は、通常、論理回路５００内のカウンタやレジスタの最低データ保持電圧より高く設定してある。
【００１０】
【発明が解決しようとする課題】
上記従来技術によると、余分なメモリ領域を不要とし、またプログラムによる比較処理や判断処理などが不要となるが、この従来技術は、あくまでもリアルタイムクロック装置の時計データが有効か無効かを判定することを主要な目的とするものであり、発振回路の発振停止を示す発振検出回路の出力により時計データが無効であると判定された場合でもその原因が不明であるため、具体的にどのような処置を行えばよいかはわからなかった。
【００１１】
例えば、発振回路の発振停止の原因が電源電圧の低下であった場合は、バッテリーの交換が必要であり、一方、発振回路の発振停止の原因が異常な外来ノイズまたは異常な電源ノイズまたは結露であった場合は、リアルタイムクロックデータの初期化が必要であるはずであるのに、上記従来技術では、単に発振回路の発振が停止したことが判定できるだけで、その発振停止の原因が判定できなかったので、どのような対応処置を行えばよいかもわからなかったという問題点があった。
【００１２】
さらに、上記従来技術は、電源電圧が停電などで継続的に低下してしまった場合には有効であるが、何らかの原因で電源電圧が瞬間的に低下（瞬断）した場合には有効でない。すなわち、電源電圧の瞬断が発生した場合、それを検出して時計データを無効（クリア）にする必要があるが、上記従来技術ではこのような瞬断を検出できないという問題点があった。
【００１３】
本発明は、上記問題点を解消し、発振回路の発振停止を検出し内部データが正確か否かを判別するとともに、前記従来技術では判定不可能であった発振回路の発振停止の原因、発振停止に対する対処方法（処置方法）を決定することが可能なリアルタイム・クロック装置を提供することを目的としている。
【００１４】
具体的には、請求項１〜２記載の発明は、発振回路の発振停止，電源電圧の低下を検出し、それらの結果により、発振停止の原因、対処方法を決定することが可能な、また、その場合の発振停止検出回路と電源電圧低下検出回路の検出レベルの条件を与えたリアルタイム・クロック装置を提供することを目的としている。
【００１５】
また、請求項３記載の発明は、上記各検出回路を同一半導体チップ内の設けることを、請求項４記載の発明は、上記各検出回路の検出結果を不揮発的に保存しておき、後の解析や分析を可能としたリアルタイム・クロック装置を提供することを目的としている。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、発振回路（１）のクロック出力を分周してリアルタイム・クロックを生成するリアルタイム・クロック装置において、リアルタイム・クロックを計数するカウンタ（６）と、発振回路（１）のクロック出力が停止したか否かを検出する発振停止検出回路（２）と、電源電圧の低下を検出する電源電圧低下検出回路（３）と、発振停止検出回路（２）の出力を保持する記憶部（ＲＥＧ１）と、該電源電圧低下検出回路（３）の出力を保持する記憶部（ＲＥＧ２）を具備し、電源電圧の低下により発振回路（１）の発振が停止し発振停止検出回路（２）によりそれが検出されるときの電源電圧レベルを、電源電圧低下検出器（３）により電源電圧の低下が検出されるときの電源電圧レベルより低く設定したことを特徴としている。
【００１７】
請求項２記載の発明は、請求項１記載のリアルタイム・クロック装置において、発振停止検出回路（２）の出力を保持する記憶部（ＲＥＧ１）の内容と、該電源電圧低下検出回路（３）の出力を保持する記憶部（ＲＥＧ２）の内容に基づいて発振停止の原因、その後の処理内容を決定する手段（ＭＰＵ）を設けたことを特徴としている。
【００１９】
請求項３記載の発明は、請求項１または２記載のリアルタイム・クロック装置において、発振停止検出回路（２）と電源電圧低下検出回路（３）を単一の半導体チップ内に設けたことを特徴としている。
【００２０】
請求項４記載の発明は、請求項３記載のリアルタイム・クロック装置において、さらに、前記半導体チップ内に不揮発性のメモリ回路（９）を設け、発振停止検出回路（２）により発振回路（１）の発振の停止が検出されるか、電源電圧低下検出回路（３）により電源電圧の低下が検出された場合に、カウンタ（６）の値をメモリ回路（９）に転送して保持することを特徴としている。
【００２１】
【発明の実施の形態】
図１は、本発明に係るリアルタイム・クロック装置のブロック構成図である。図１において、１は水晶振動子などの圧電振動子よりクロックを供給する発振回路、２は発振回路のクロック出力の有無を判定する発振停止検出回路、３は電源電圧ＶＤＤが所定のレベル以上か以下かを判定する電源電圧低下検出回路、４は電源の立ち上がりを検出するためのパワーオン検出回路である。なお、通常はパワーオンが検出された場合に内部回路をリセット（初期化）するパワーオンリセット機構を有しており、この機構とパワーオン検出回路４を合わせてパワーオンクリア回路を構成している。
【００２２】
また、５は発振回路の出力を分周するための分周回路、６は分周回路の出力を計数するタイムカウンタ（秒，分，時，日，曜日，月，年などの時刻データに対応）、７は発振停止検出回路２の出力信号を保持するレジスタＲＥＧ１，電源電圧低下検出回路３の出力信号を保持するレジスタＲＥＧ２，およびパワーオン検出回路４の出力信号を保持するレジスタＲＥＧ３を含むレジスタ群（レジスタＲＥＧ１〜ＲＥＧ３は、それぞれ個別のレジスタとして別個に設けてもよいが、ＲＡＭなどの記憶部の一部領域をレジスタとして使用してもよい）、８は入出力制御部、９はレジスタＲＥＧ１〜３の内容やタイムカウンタ６の内容を待避保持可能なメモリ回路、１０はＭＰＵ（マイクロプロセッサユニット）である。タイムカウンタ６，レジスタ群７およびメモリ回路９の内容は、ＭＰＵから入出力制御部８を介して参照可能となっている。上記各構成部は同一の半導体チップ上に設けられる。
【００２３】
これらの各ブロックのうち、発振回路１，発振停止検出回路２，分周回路５は、上記従来技術における発振回路１００，発振検出回路２００，分周回路５００と同じである。本発明は、上記従来技術に、新たに、電源電圧低下検出回路３，パワーオン検出回路４，メモリ回路９を付加することによって、本発明の上記目的を達成するようにしたものである。なお、図１におけるタイムカウンタ６，レジスタ群７は、上記従来技術における論理回路５００に対応するものであるが、上述したように、図１のレジスタ群７は、発振停止検出回路２，電源電圧低下検出回路３，およびパワーオン検出回路４のそれぞれの出力を保持するように構成されている。
【００２４】
図２は、電源電圧低下検出回路３の回路構成の一例を示す図である。
電源電圧低下検出回路３は、例えば、同図に示すように、電源電圧ＶＤＤと接地電位間に直列に設けられた抵抗Ｒ２０とＲ２１の接続点から得られる電源電圧ＶＤＤの分割電圧を一方の入力とし、基準電圧源２２から得られる基準電圧ＶＲを他方の入力とする電圧比較器２１から電源電圧低下検出信号ＶＤＥＴを得る回路であり、電源電圧ＶＤＤが所定の電圧レベル以上（この場合は、ＶＤＤが（Ｒ２０＋Ｒ２１）ＶＲ/Ｒ２１以上）の場合にハイレベル（“１”）の電源電圧低下検出信号ＶＤＥＴを出力する回路である。
【００２５】
図３は、パワーオン検出回路４を説明するための図であり、同図（ａ）はその回路構成の一例を、同図（ｂ）は回路の各点の電圧レベルを示している。パワーオン検出回路４は、例えば、同図（ａ）に示すように、電源電圧ＶＤＤと接地電位間に直列に設けられた抵抗Ｒ３０とコンデンサＣ２０の接続点Ａから得られる電源電圧ＶＤＤの分割電圧を、同じく電源電圧ＶＤＤと接地電位間に直列に設けられたＰチャネルＭＯＳトランジスタＴ１とＮチャネルＭＯＳトランジスタＴ２のゲートに接続し、ＰチャネルＭＯＳトランジスタＴ１とＮチャネルＭＯＳトランジスタＴ２の接続点Ｂからパワーオンクリア信号ＰＯＣを出力する回路である。
【００２６】
この回路構成において、同図（ｂ）に示すように、電源電圧ＶＤＤが０ボルト（接地電位）のときＡ点の電位も０ボルトであり、ＰチャネルＭＯＳトランジスタＴ１はオン、ＮチャネルＭＯＳトランジスタＴ２はオフである。電源電圧ＶＤＤが０ボルトから立ち上がり始めるとき、Ａ点の電圧もそれにつれて引き上げられ、オン状態のＰチャネルＭＯＳトランジスタＴ１を通してＢ点の電圧（すなわちパワーオンクリア信号ＰＯＣ）も引き上げられる。しかし、Ａ点の電圧が所定の電圧を越えた時点で、ＰチャネルＭＯＳトランジスタＴ１がオフになりＮチャネルＭＯＳトランジスタＴ２がＯＮになり、Ｂ点の電圧（パワーオンクリア信号ＰＯＣ）は０ボルト（接地電位）に低下する。この結果、電源電圧ＶＤＤの立ち上がり時に、パルス状のパワーオンクリア信号ＰＯＣが出力される。
【００２７】
図４は、本発明における各検出回路の検出結果と、発振停止の原因とそれに対する対処方法（処置方法）の関係を示す図である。同図において、ＰＯＣはパワーオン検出回路４から出力されるパワーオンクリア信号、ＸＳＴは発振停止検出回路２から出力される発振停止検出信号、ＶＤＥＴは電源電圧低下検出回路３から出力される電源電圧低下検出信号を表しており、これらの信号は全てアクティブ時に”１（ハイレベル）”を表すものとする。また、”＊”は、”１（ハイレベル）”でも”０（ローレベル）”でもよいことを示している。
【００２８】
図４は、パワーオンクリア信号ＰＯＣ，発振停止検出信号ＸＳＴ，電源電圧低下検出信号ＶＤＥＴそれぞれの値、その状態の意味、その状態が生じる要因、その状態が発生した場合にどのように対処したらよいのかを示す対処方法（処置方法）を示している。
【００２９】
さらに具体的に説明すると、図４において、（ａ）は、パワーオンクリア信号ＰＯＣおよび電源電圧低下検出信号ＶＤＥＴは“０”であるが、発振停止検出信号ＸＳＴが“１”の場合、すなわち発振だけが停止した場合であり、この場合の要因としては、結露や異常ノイズ発生により発振回路が停止したことが考えられる。この場合は、発振停止によりデータは正しくなくなっているので、対処方法（処置方法）としてデータの初期化を行う必要がある。
【００３０】
（ｂ）は、パワーオンクリア信号ＰＯＣは“０”であるが、発振停止検出信号ＸＳＴおよび電源電圧低下検出信号ＶＤＥＴが“１”の場合、すなわち発振が停止し電源電圧が低下した場合であり、この場合の要因としては、バッテリーの消耗が考えられる。この場合は、消耗したバッテリーを交換するか充電する必要があり、さらに、発振の停止と電源電圧の低下によりデータは正しくなくなっているので、対処方法（処置方法）としてデータの初期化を行う必要もある。
【００３１】
（ｃ）は、パワーオンクリア信号ＰＯＣ，発振停止検出信号ＸＳＴ，および電源電圧低下検出信号ＶＤＥＴが全て“０”の場合、すなわち上記各検出回路で全く異常が検出されなかった場合であり、この場合はリアルタイム・クロック装置が正常であるため、何ら特別の処置をする必要はない。
【００３２】
（ｄ）は、パワーオンクリア信号ＰＯＣおよび発振停止検出信号ＸＳＴは“０”であるが、電源電圧低下検出信号ＶＤＥＴが“１”の場合、すなわち電源電圧の立ち上げがなく発振も継続しているが、電源電圧が低下した場合であり、この場合の要因としては、バッテリーの消耗が考えられる。この場合は、消耗したバッテリーを交換するか充電する必要がある。この場合、まだデータは正常であるのでデータの初期化を行う必要はない。
【００３３】
（ｅ）は、パワーオンクリア信号ＰＯＣと発振停止検出信号ＸＳＴがともに“１”である場合であり（電源電圧低下検出信号ＶＤＥＴは“１”または“０”のいずれでもよい）、これは電源の立ち上がりと発振停止が検出されたことを意味しており、電源を新たに立ち上げた場合に生じる状態である。この状態が生じる要因としては、電源異常の回復後に新たに電源を立ち上げたり、バッテリを交換した場合などが考えられる。この場合はデータは正しくなくなっているので、対処方法（処置方法）としてデータの初期化を行う必要がある。
【００３４】
（ｆ）は、パワーオンクリア信号ＰＯＣは“１”であるが、発振停止検出信号ＸＳＴが“０”の場合であり（電源電圧低下検出信号ＶＤＥＴは“１”または“０”のいずれでもよい）、この場合の要因としては、電源の瞬断が考えられる。電源が短時間だけ瞬間的に断となっても、発振回路１を構成する水晶振動子の特性により発振が停止してしまうことはない。この場合も、電源電圧の低下によりデータは正しくなくなっているので、対処方法（処置方法）としてデータの初期化を行う必要がある。
【００３５】
本実施例では、図４からわかるように、パワーオンクリア信号ＰＯＣ，発振停止検出信号ＸＳＴ，電源電圧低下検出信号ＶＤＥＴそれぞれの値によって、発振停止や電源電圧の低下などの各種異常がどのような原因で生じたかを識別することができ、異常の原因によってその異常に対する対処方法（処置方法）も変わってくる。
【００３６】
従って、パワーオンクリア信号ＰＯＣ，発振停止検出信号ＸＳＴ，電源電圧低下検出信号ＶＤＥＴそれぞれの値をレジスタ群７の各レジスタＲＥＧ１〜ＲＥＧ３に保持し、それらの値をＭＰＵ側で認識し解析することにより、異常の状態、異常に対する対処方法（処置方法）を決定でき、これを表示器などに表示して利用者に知らせることによりバッテリーの交換や充電などの対処方法（処置方法）を促したり、または、対処方法がデータの初期化の場合には、ＭＰＵで初期化プログラムを実行することにより自動的にデータの初期化を行わせることも可能になる。
【００３７】
また、タイムカウンタ６の値（秒、分、時、日、曜日、月、年などのデータに対応）や、レジスタ群にある各レジスタＲＥＧ１，ＲＥＧ２，ＲＥＧ３に保持されている値（ＰＯＣ，ＸＳＴ，ＶＤＥＴ）を、例えば不揮発性のメモリ回路９に転送して保持しておけば、電源断後であっても、必要に応じていつでもＭＰＵ（マイクロプロセッサユニット）側で解析したり、表示器に表示したり、プリンタに出力したりすることができ、異常発生の日時やその状態、対処方法などを分析することが可能となる。
【００３８】
さらに、新たな事象が発生する都度（ＰＯＣ，ＸＳＴ，またはＶＤＥＴの状態が変化する都度）、そのときのタイムカウンタ６の値と各レジスタＲＥＧ１，ＲＥＧ２，ＲＥＧ３に保持されている値（ＰＯＣ，ＸＳＴ，ＶＤＥＴ）を上記メモリ回路９に保持しておくことにより、異常発生の時間的な統計を分析することができ、異常防止対策にとって極めて有効である。
【００３９】
なお、上述した実施例においては、発振停止検出回路と電源電圧低下検出回路とパワーオン検出回路を設け、これら３つの検出回路の出力結果によって処理方法（処置方法）を決定する例を示したが、発振停止検出回路とパワーオン検出回路の出力結果により処理方法（処置方法）を決定するようにすることも可能である。
【００４０】
なお、本実施例では、電源電圧の低下により前記発振回路の発振が停止し前記発振停止検出回路によりそれが検出されるときの電源電圧レベルを、前記電源電圧低下検出器により電源電圧が低下したことが検出されるときの電源電圧レベルより低く設定している。これは、例えば、電源電圧が徐々に低下した場合、発振停止検出回路により発振回路のクロック出力が停止しても電源電圧の低下が検出されないと、誤った時計データを正しいと認識してしまうなどの誤動作が生じるためである。
【００４１】
【発明の効果】
以上述べたように、本発明によれば、発振回路の発振停止を検出し内部データが正確か否かを判別するとともに、従来技術では判定不可能であった発振回路の発振停止の原因、その後の対処方法を決定することが可能なリアルタイム・クロック装置を実現できる。
【００４２】
具体的には、請求項１〜２記載の発明によれば、発振回路の発振停止，パワーオン、電源電圧の低下を検出し、それらの結果により、発振停止の原因、対処方法を詳しく決定することが可能となり、また、その場合に必要な発振停止検出回路が発振停止を検出するときの電源電圧レベルと電源電圧低下検出回路が電源電圧の低下を検出するときの電源電圧レベルの条件が与えられる。
【００４３】
また、請求項３および４記載の発明によれば、各検出回路を同一半導体チップ内の設け、各検出回路の検出結果を同一半導体チップ上のメモリ回路に不揮発的に保存しておくことができ、後の解析や分析が可能になる。
【図面の簡単な説明】
【図１】本発明に係るリアルタイム・クロック装置のブロック構成図である。
【図２】電源電圧低下検出回路の回路構成の一例を示す図である。
【図３】パワーオン検出回路を説明するための図である。
【図４】本発明における各検出回路の検出結果と、発振停止の原因とそれに対する対処方法（処置方法）の関係を示す図である。
【図５】従来技術で提案されたリアルタイム・クロック装置の構成を示す図である。
【図６】発振検出回路を説明するための図である。
【符号の説明】
１：発振回路
２：発振停止検出回路
３：電源電圧低下検出回路
４：パワーオン検出回路
５：分周回路
６：タイムカウンタ
７：レジスタ群
ＲＥＧ１〜ＲＥＧ３：レジスタ
８：入出力制御部
９：メモリ回路
１０：ＭＰＵ（マイクロプロセッサユニット）
２１：電圧比較器
２２：基準電圧源
１００：発振回路
２００：発振検出回路
３００：発振停止フラグ検出回路
４００：分周回路
５００：論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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