(57)【特許請求の範囲】
【請求項１】
複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源の駆動装置であって、
前記走査線に走査信号を印加する走査線駆動手段と、
前記信号線に変調信号を印加する信号線駆動手段と、を有し、
前記複数の信号線は、変調信号が印加され始めるタイミングが互いに異なるＮ組（Ｎは２以上の整数）の信号線の組に分けられており、
前記走査線の電気容量をＣ、該走査線の電気抵抗をＲ、前記Ｎ組のうち変調信号が印加され始めるタイミングの差が最小となる２つの組を第１の信号線の組及び第２の信号線の組、前記第１の信号線の組に変調信号が印加され始めるタイミングと前記第２の信号線の組に変調信号が印加され始めるタイミングとの差をΔｔとした場合に、
Δｔは、前記第１の信号線の組に変調信号が印加され得る期間と前記第２の信号線の組に変調信号が印加され得る期間とが時間的に重複し、かつ、０．９×ＣＲ以上となるように設定されること
を特徴とする電子源の駆動装置。
【請求項２】
前記電子放出素子は、ゲート電極と、カソード電極と、前記ゲート電極と前記カソード電極との間に位置する絶縁層と、を有し、
前記ゲート電極又は前記カソード電極の一方の電極が前記走査線に接続され、
前記ゲート電極又は前記カソード電極の他方の電極が前記信号線に接続されること
を特徴とする請求項１に記載の電子源の駆動装置。
【請求項３】
前記信号線駆動手段が前記信号線に印加する変調信号は、入力された画像信号の階調に応じて変調されたパルス幅を有する信号であること
を特徴とする請求項１または２に記載の電子源の駆動装置。
【請求項４】
前記信号線駆動手段が前記信号線に印加する変調信号は、入力された画像信号の階調に応じて変調された波高値を有する信号であること
を特徴とする請求項１乃至３のうちいずれか１項に記載の電子源の駆動装置。
【請求項５】
前記Ｎは２以上１０以下の整数であること
を特徴とする請求項１乃至４のうちいずれか１項に記載の電子源の駆動装置。
【請求項６】
前記走査線と前記信号線のそれぞれの交差部に複数の電子放出素子が設けられていること
を特徴とする請求項１乃至５のうちいずれか１項に記載の電子源の駆動装置。
【請求項７】
複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源と、該電子源を駆動する駆動装置と、該電子源から放出された電子によって画像を形成する画像形成部材と、を備えた画像形成装置であって、前記駆動装置が請求項１乃至６のうちいずれか１項に記載の電子源の駆動装置であること
を特徴とする画像形成装置。
【請求項８】
複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源の駆動方法であって、
前記複数の信号線は、変調信号が印加され始めるタイミングが互いに異なるＮ組（Ｎは２以上の整数）の信号線の組に分けられており、
前記走査線の電気容量をＣ、該走査線の電気抵抗をＲ、前記Ｎ組のうち変調信号が印加され始めるタイミングの差が最小となる２つの組を第１の信号線の組及び第２の信号線の組、前記第１の信号線の組に変調信号が印加され始めるタイミングと前記第２の信号線の組に変調信号が印加され始めるタイミングとの差をΔｔとした場合に、
Δｔは、前記第１の信号線の組に変調信号が印加され得る期間と前記第２の信号線の組に変調信号が印加され得る期間とが時間的に重複し、かつ、０．９×ＣＲ以上となるように設定されること
を特徴とする電子源の駆動方法。
【請求項９】
前記電子放出素子は、ゲート電極と、カソード電極と、前記ゲート電極と前記カソード電極との間に位置する絶縁層と、を有し、
前記ゲート電極又は前記カソード電極の一方の電極が前記走査線に接続され、
前記ゲート電極又は前記カソード電極の他方の電極が前記信号線に接続されること
を特徴とする請求項８に記載の電子源の駆動方法。
【請求項１０】
前記信号線に印加される変調信号は、入力された画像信号の階調に応じて変調されたパルス幅を有すること
を特徴とする請求項８または９に記載の電子源の駆動方法。
【請求項１１】
前記信号線に印加される変調信号は、入力された画像信号の階調に応じて変調された波高値を有すること
を特徴とする請求項８乃至１０のうちいずれか１項に記載の電子源の駆動方法。
【請求項１２】
前記Ｎは２以上１０以下の整数であること
を特徴とする請求項８乃至１１のうちいずれか１項に記載の電子源の駆動方法。
【請求項１３】
前記走査線と前記信号線のそれぞれの交差部に複数の電子放出素子が設けられていること
を特徴とする請求項８乃至１２のうちいずれか１項に記載の電子源の駆動方法。
【請求項１４】
電子源と、該電子源から放出された電子によって画像を形成する画像形成部材と、を備えた画像形成装置の駆動方法であって、前記電子源を請求項８乃至１３のうちいずれか１項に記載の駆動方法によって駆動することによって画像を形成すること
を特徴とする画像形成装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電子放出素子を備えた電子源の駆動装置及び駆動方法に関するものであり、さらに、それを使用した画像形成装置の駆動方法に関するものである。
【０００２】
【従来の技術】
従来、電子放出素子として熱電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には電界放出型（以下、ＦＥ型と称する）、金属／絶縁層／金属型（以下、ＭＩＭ型と称する）や、表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型の例としてはＷ．Ｐ．Ｄｙｋｅ＆Ｗ．Ｗ．Ｄｏｌａｎ，“Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ”，Ａｄｖａｎｃｅ  ｉｎ  Ｅｌｅｃｔｒｏｎ  Ｐｈｙｓｉｃｓ，８，８９  （１９５６）  あるいはＣ．Ａ．Ｓｐｉｎｄｔ，“ＰＨＹＳＩＣＡＬ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆｔｈｉｎ−ｆｉｌｍ  ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ  ｃａｔｈｏｄｅｓ  ｗｉｔｈ  ｍｏｌｙｂｄｅｎｉｕｍ  ｃｏｎｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５２４８（１９７６）等に開示されたものが知られている。
【０００４】
ＭＩＭ型の例としてはＣ．Ａ．Ｍｅａｄ，“Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｔｕｎｎｅｌ−Ｅｍｉｓｓｉｏｎ  Ｄｅｖｉｃｅｓ”，Ｊ．Ａｐｐｌｙ．Ｐｈｙｓ．，３２，６４６（１９６１）等に開示されたものが知られている。
【０００５】
また、最近の例では、Ｔｏｓｈｉａｋｉ．Ｋｕｓｕｎｏｋｉ，“Ｆｌｕｃｔｕａｔｉｏｎ−ｆｒｅｅ  ｅｌｅｃｔｒｏｎ  ｅｍｉｓｓｉｏｎ  ｆｒｏｍ  ｎｏｎ−ｆｏｒｍｅｄ  ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ（ＭＩＭ）ｃａｔｈｏｄｅｓ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  ｌｏｗ  ｃｕｒｒｅｎｔ  Ａｎｏｄｉｃ  ｏｘｉｄａｔｉｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．３２（１９９３）ｐｐ．Ｌ１６９５，Ｍｕｔｓｕｍｉ  ｓｕｚｕｋｉ  ｅｔａｌ“Ａｎ  ＭＩＭ−Ｃａｔｈｏｄｅ  Ａｒｒａｙ  ｆｏｒ  Ｃａｔｈｏｄｅ  ｌｕｍｉｎｅｓｃｅｎｔ  Ｄｉｓｐｌａｙｓ”，ＩＤＷ’９６，（１９９６）ｐｐ．５２９等が研究されている。
【０００６】
表面伝導型の例としては、エリンソンの報告（Ｍ．Ｉ．Ｅｌｉｎｓｏｎ  Ｒａｄｉｏ  Ｅｎｇ．Ｅｌｅｃｔｒｏｎ  Ｐｈｙｓ．，１０（１９６５））に記載のもの等があり、この表面伝導型電子放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。表面伝導型素子では、前記のエリンソンの報告に記載のＳｎＯ２薄膜を用いたもの、Ａｕ薄膜を用いたもの、（Ｇ．Ｄｉｔｔｍｅｒ．Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ，９，３１７（１９７２））、Ｉｎ２Ｏ３／ＳｎＯ２薄膜によるもの（Ｍ．Ｈａｒｔｗｅｌｌ  ａｎｄ  Ｃ．Ｇ．Ｆｏｎｓｔａｄ，ＩＥＥＥＴｒａｎｓ．ＥＤ  Ｃｏｎｆ．，５１９（１９８３））等が報告されている。
【０００７】
電子放出素子の配列については、種々のものが採用される。一例として、電子放出素子をＸ方向及びＹ方向に行列状に複数個配し、同じ行に配された複数の電子放出素子の電極の一方を、Ｘ方向の配線に共通に接続し、同じ列に配された複数の電子放出素子の電極の他方を、Ｙ方向の配線に共通に接続した単純マトリクス配置がある。以下単純マトリクス配置について図１２で詳述する。
【０００８】
ｍ本のＸ方向配線６２は、Ｄｘ１，Ｄｘ２，…Ｄｘｍからなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、幅は、適宜設計される。Ｙ方向配線６３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ本の配線よりなり、Ｘ方向配線６２と同様に形成される。これらｍ本のＸ方向配線６２とｎ本のＹ方向配線６３との間には、層間絶縁層（不図示）が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【０００９】
層間絶縁層（不図示）は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ２等で構成される。例えば、Ｘ方向配線６２を形成した基体６１の全面或いは一部に所望の形状で形成され、特に、Ｘ方向配線６２とＹ方向配線６３の交差部の電位差に耐え得るように、膜厚、材料、製法が適宜設定される。Ｘ方向配線６２とＹ方向配線６３は、それぞれ外部端子として引き出されている。
【００１０】
電子放出素子６４を構成するｍ本のＸ方向配線６２は、カソード電極を兼ねる場合もあり、ｎ本のＹ方向配線６３は、ゲート電極を兼ねる場合があり、層間絶縁層はゲート電極・カソード電極間の絶縁層を兼ねる場合がある。
【００１１】
Ｘ方向配線６２には、Ｘ方向に配列した電子放出素子６４の行を、選択するための走査信号を印加する走査信号印加手段が接続される。一方、Ｙ方向配線６３には、Ｙ方向に配列した電子放出素子６４の各列を入力信号に応じて、変調するための変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当前記素子に印加される走査信号と変調信号との差電圧として供給される。
【００１２】
電子放出素子を画像形成装置に応用するには、蛍光体を十分な輝度で発光させる放出電流が必要であり、一方で、オフの際には電子を放出させないように電子放出素子を制御しなければならない。また、階調数を増やすことは画質を高める上で重要な要素であることは言うまでもない。さらにディスプレイの高精細化のためには蛍光体に照射される電子ビームの径が小さいものである事が要求され、画素数も多く必要となる。そして製造し易いという事が重要である。
【００１３】
従来のＦＥ型の例としてＳｐｉｎｄｔ型の電子放出素子がある。Ｓｐｉｎｄｔ型では、放出点としてマイクロチップが形成され、その先端から電子が放出される構成が一般的であり、蛍光体を発光させるために放出電流密度を大きくすると、電子放出部の熱的な破壊を誘起し、ＦＥ素子の寿命を制限することになる。また、先端から放出された電子は、ゲート電極で形成された電場によって広がる傾向があり、ビーム径を小さくできないという欠点がある。
【００１４】
このようなＦＥ素子の欠点を克服するために、個別の解決策として様々な例が提案されている。
【００１５】
電子ビームの広がりを防ぐ例としては、電子放出部上方に収束電極を配置した例がある。これは放出された電子ビームを収束電極の負電位により絞るのが一般的だが、製造工程が複雑となり、製造コストの増大を招く。
【００１６】
電子ビーム径を小さくする別の例としては、Ｓｐｉｎｄｔ型のようなマイクロチップを形成しない方法がある。たとえば、特開平８−０９６７０３号公報、特開平８−０９６７０４号公報に記載されたものがある。
【００１７】
これは孔内に配置した薄膜から電子放出を行なわせるため、電子放出膜面上に平坦な等電位面が形成され電子ビームの広がりが小さくなるという利点がある。また、電子放出物質として低仕事関数の構成材料を使用することで、マイクロチップを形成しなくても電子放出が可能であり、低駆動電圧が図れる。また製造方法が比較的に簡易であるという利点もある。さらに、電子放出が面で行われるために、過度な電界の集中がおきず、その結果、チップの破壊がおこらず、長寿命を実現できる。
【００１８】
これらＦＥ型の電子放出素子は、通常カソード電極と接続された電子放出物質に対し、電子放出物質に近接したゲート電極により電子放出に必要な電界（通常、Ｓｐｉｎｄｔ型では１×１０８Ｖ／ｍ〜１×１０１０Ｖ／ｍ）が電子放出物質に与えられることで、電子放出が可能となる。また通常、素子の上方に配置されたアノード電極と素子間に形成される電界により、電子放出素子から放出された電子を加速し、十分なエネルギーを与える構成となっている。アノード電極に達した電子は、アノード電極に捕捉されて放出電流となる。
【００１９】
通常、カソード電極とゲート電極との間の変調電圧は、数１０Ｖから数１００Ｖであり、一方、カソード電極とアノード電極との間の電圧は数１００Ｖから数１０ｋＶである。すなわち、カソード電極とゲート電極との間の変調電圧より数１０倍から数１００倍、高圧となっている。
【００２０】
従って、素子からの電子放出のＯＮ−ＯＦＦの制御には、変調電圧の小さなカソード電極―ゲート電極間の電圧を変調することが一般的に行われている。これらの電子放出素子を駆動する方法の一例としては、特開平８−０９６７０３号公報で示されている。その方式を簡単に図１５に示し、説明する。
【００２１】
本構成では、カラー画像表示のために、ＲＧＢのアノードを時分割で変調させているが、基本的には、アノード電極は一定値（２５０Ｖ）で保持し、画像表示のための信号は、カソード−ゲート電極の電圧を変調（２０Ｖ）することで実現されている。また、ＯＦＦ時には、カソード−ゲート電極の電圧を同電位とし、両者とも０Ｖに設定されている。また、このときのカソード−アノード間の距離は、３００μｍである。まず選択された走査線であるカソードに電位−βＶを与え、それに応じて、信号線であるゲートにはαＶの電位が必要な時間だけかかり、その時、ゲート−カソード間にはα＋βＶの電圧がかかり電子を放出する。一走査期間が終わると、選択された走査線であるカソードの電位が０Ｖとなり、次に選択された走査線であるカソードの電位が−βＶとなって、上記動作を順次繰り返す。また、アノード電位を一定にした場合、カソード−アノード間の距離は、ビーム径の縮小化には小さい方が望まれるが、真空形成の容易さ、放電の回避などから、むやみに小さくすることは好ましくない。
【００２２】
【発明が解決しようとする課題】
上記単純マトリクス駆動においては走査線と信号線によるクロストークや容量結合による電圧の擾乱が起こる。特に電子放出素子の場合、走査線と信号線の面的な交点上に素子が形成されるほうが電子放出面積を稼げるという意味で好ましい。一方では、交点上に素子を配置すると、重なり面積が大きいため、走査線と信号線の容量は増大し、電圧の擾乱に関しては好ましくない。
【００２３】
図１６を用いて、単純マトリクス配列された電子放出素子を線順次駆動した際の状態変化を説明しながら、上記電圧の擾乱について説明する。図１６は図１２に示した単純マトリクス配置された複数の電子放出素子６４を動作させたときのタイミング図を示す。ここでは一つの例としてｍ＝ｎ＝５の例で説明する。アノード電圧はＶａで一定である。それぞれの走査線（Ｄｘ１〜Ｄｘ５）に印加される電位波形および、信号線（Ｄｙ１〜Ｄｙ５）に印加される電位波形を図１６に示す。
【００２４】
尚、ここで説明する例においても、走査線６２は、各電子放出素子６４のカソード電極に接続し、信号線は各電子放出素子６４のゲート電極に接続する。
【００２５】
まず、全ての端子がオフ状態にリセットする。具体的には、走査線の電位を信号線の電位よりも高く設定する（例えば走査線の電位は全て２０Ｖ、信号線の電位は全て０Ｖ）。こうすることで電子放出素子にはマイナス２０Ｖの電圧がかかり、全てオフ状態（電子が放出されない状態）とすることができる。
【００２６】
次に、Ｄｘ１の走査線をオン状態の電位（例えばＶｘＯｎ＝０Ｖ）に変化させる。これにより、Ｄｘ１につながる電子放出素子のカソードには０Ｖの電位が印加されることになる。
【００２７】
ついで、オン状態にしたい電子放出素子（例えば、Ｄｙ１〜Ｄｙ４につながる電子放出素子）につながる信号線に一括でオン信号ＶｙＯｎを印加する。例えばオン信号が２０Ｖの電位であるとすると、Ｄｙ１―Ｄｙ４には２０Ｖが加わる。このとき、Ｄｘ１と、Ｄｙ１からＤｙ４との各交点の電子放出素子が発光する。
【００２８】
尚、Ｄｙ５は、一走査期間（ある走査配線が選択されてから、次の走査配線が選択されるまでの期間）常にオフ状態のため、ＶｙＯｆｆの電位である０ＶがＤｙ５には与えられ続ける。
【００２９】
また、時分割パルス階調（パルス幅変調）の場合は、ある画素を同時に発光させ、階調に合わせて順次Ｄｙｉをオフ状態にするようにＶｙＯｆｆ電圧を供給する。図１６に示した例ではＤｙ１−Ｄｙ３の３信号線が一走査期間の半分の時間後にオフ電位のＶｙＯｆｆ（＝０Ｖ）が印加することで、中間調を表示する例である。Ｄｙ４は、１走査期間中に選択された後にＶｙＯｆｆの電位である０Ｖが印加される。
【００３０】
そして、一走査期間中における、Ｄｘ１に走査信号を印加する時間が終了すると、Ｄｘ１の電位を、オフ電位ＶｘＯｆｆである２０Ｖに変化させる。このときに、全ての電子放出素子が前述したオフ状態（リセット状態）に戻る。
【００３１】
ついで、走査線Ｄｘ２がオン状態になり、Ｄｘ１のときと同様の駆動で、Ｄｙｉにその階調に応じた時間、オン状態電位を印加する。これを全ての走査線（Ｄｘ５）まで順次繰り返し（線順次駆動し）、１フレームの表示が終了する。
【００３２】
ここでは５×５の例で示しているが、説明上の問題であり、たとえば解像度がＸＧＡの場合、マトリクスの交点の総数は、１０２４×７６８個になり、さらに、ＲＧＢを考えると、走査線の総数：ｍ＝７６８、信号線の総数：ｎ＝１０２４×３＝３０７２となる。
【００３３】
ここで、例えばＤｘ１を選択している（ＶｘＯｎが印加されている）ときに、Ｄｙ１，Ｄｙ２，Ｄｙ３の信号線が電位を変化させた際に他の配線にも影響を及ぼしてしまうという問題について説明する。
【００３４】
走査線Ｄｘ１は信号線Ｄｙ１−Ｄｙ５と容量Ｃｄを形成している。また走査線Ｄｘ１の、信号線以外との容量である寄生容量をＣｐｘとすると、ＣｐｘとＣｄ×５の和である、Ｃｏｘ＝Ｃｐｘ＋５ＣｄがＤｘ１配線の容量（Ｃｏｘ）である。この値は基本的に全ての走査線（Ｄｘｉ）で同じである。一方、信号線Ｄｙｉの容量（Ｃｏｙ）は、寄生容量Ｃｐｙと、信号線Ｄｙｉと走査線Ｄｘ１−Ｄｘ５とでつくる容量Ｃｄ×５との和である、Ｃｏｙ＝Ｃｐｙ＋５Ｃｄとなる。
【００３５】
ここで、例えば初期にはＤｙ１−Ｄｙ４までオン信号が入っていて、その後、Ｄｙ１〜Ｄｙ３を同時にオフするタイミング「Ａ」での電圧変化について述べる（図１６参照）。その時はＤｘ１からＤｘ５まで全てδＶ＝２０Ｖ×３Ｃｄ／（Ｃｐｘ＋５Ｃｄ）で表す容量結合による電圧変化を示す。例えば、Ｃｐｘ＝Ｃｄであると、δＶとして約１０Ｖの電圧降下を起こす。電圧源より電圧を供給しているためにこれが定常的に走査線の電位として変化してしまうわけではないが、図１６にあるようにＣＲの時定数時間分は変動してしまう。
【００３６】
従って、Ｄｘ２−〜Ｄｘ５までの各走査線と、Ｄｙ４との各交点に位置する各電子放出素子では、Ｄｘ２〜Ｄｘ５の電位が１０Ｖ、Ｄｙ４の電位が２０Ｖのため、その差分である１０Ｖ（擾乱電位）が、そのまま各電子放出素子に印加されてしまう（図１６の下から２番目の電位波形はＤｙ４とＤｘ２との交点に印加される電圧波形）。この擾乱電位（１０Ｖ）が、電子放出素子の閾値以下ならば電子放出しないが閾値以上であると電子放出してしまう。
【００３７】
しかもこの擾乱はｙの数だけ起こる可能性があり、大きな擾乱となる。ここではｍ＝ｎ＝５の例なので、δＶ＝１０Ｖですんだが、ｍ、ｎが非常に大きくなる、通常の画像形成装置では、δＶはほとんど２０Ｖに近づく。その結果、本来、電子を放出しないはずの電子放出素子が多数電子を放出してしまい、結果、表示上大きな問題となる。
【００３８】
液晶装置のようなフレーム期間中発光しつづけ、フレーム積算で発光強度を得ている素子においてはこの時間程度の発光は画質に影響しにくいが、電子放出を利用する画像形成装置では瞬間の発光（インパルス状の出力）で輝度を得ているため、擾乱された発光がそのまま画質に大きく影響を及ぼす。
【００３９】
上記タイミング図（図１６）においてもう一つの問題はＤｘ１とＤｙ５との交点の電子放出素子である。この素子には、黒表示を示す信号が入力されているが、やはり、Ｄｙ１〜Ｄｙ３がオフ状態であるときに発光してしまう。ただし、これは１フレームに一度しか起こらないものであり、上記選択されていない走査線での課題に比べると重要性は少ない。
【００４０】
このような条件で、画像形成装置を構成すると、通常の駆動方法では、オフ状態でなけばいけない画素（電子放出素子）がオン状態となり、コントラストの低下がおこってしまい問題となる。
【００４１】
本発明は上記の従来技術の課題を解決するためになされたもので、その目的とするところは、電子ビーム径が小さく、高効率が可能な電子放出素子を複数備えた電子源を単純マトリクス駆動で駆動する際に、電子源を良好に駆動する装置及び方法を提案するものであり、さらに、この電子源を利用して、画質の良好で高精細な画像形成装置の駆動方法を提供することにある。
【００４２】
【課題を解決するための手段】
上記目的を達成するために本発明に係る電子源の駆動装置及び駆動方法並びにこれを使用した画像形成装置の駆動方法は以下のように構成される。
【００４３】
本発明に係る電子源の駆動装置は、複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源の駆動装置であって、前記走査線に走査信号を印加する走査線駆動手段と、前記信号線に変調信号を印加する信号線駆動手段と、を有し、前記複数の信号線は、変調信号が印加され始めるタイミングが互いに異なるＮ組（Ｎは２以上の整数）の信号線の組に分けられており、前記走査線の電気容量をＣ、該走査線の電気抵抗をＲ、前記Ｎ組のうち変調信号が印加され始めるタイミングの差が最小となる２つの組を第１の信号線の組及び第２の信号線の組、前記第１の信号線の組に変調信号が印加され始めるタイミングと前記第２の信号線の組に変調信号が印加され始めるタイミングとの差をΔｔとした場合に、Δｔは、前記第１の信号線の組に変調信号が印加され得る期間と前記第２の信号線の組に変調信号が印加され得る期間とが時間的に重複し、かつ、０．９×ＣＲ以上となるように設定されることを特徴とする。前記電子放出素子は、ゲート電極と、カソード電極と、前記ゲート電極と前記カソード電極との間に位置する絶縁層と、を有し、前記ゲート電極又は前記カソード電極の一方の電極が前記走査線に接続され、前記ゲート電極又は前記カソード電極の他方の電極が前記信号線に接続されることが好ましい。前記信号線駆動手段が前記信号線に印加する変調信号は、入力された画像信号の階調に応じて変調されたパルス幅を有する信号であることが好ましい。前記信号線駆動手段が前記信号線に印加する変調信号は、入力された画像信号の階調に応じて変調された波高値を有する信号であることが好ましい。前記Ｎは２以上１０以下の整数であることが好ましい。前記走査線と前記信号線のそれぞれの交差部に複数の電子放出素子が設けられていることが好ましい。
【００４４】
本発明に係る画像形成装置は、複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源と、該電子源を駆動する駆動装置と、該電子源から放出された電子によって画像を形成する画像形成部材と、を備えた画像形成装置であって、前記駆動装置が上述した本発明に係る電子源の駆動装置であることを特徴とする。
【００４９】
さらに、本発明に係る電子源の駆動方法は、複数の電子放出素子が複数の走査線と複数の信号線で配線されている電子源の駆動方法であって、前記複数の信号線は、変調信号が印加され始めるタイミングが互いに異なるＮ組（Ｎは２以上の整数）の信号線の組に分けられており、前記走査線の電気容量をＣ、該走査線の電気抵抗をＲ、前記Ｎ組のうち変調信号が印加され始めるタイミングの差が最小となる２つの組を第１の信号線の組及び第２の信号線の組、前記第１の信号線の組に変調信号が印加され始めるタイミングと前記第２の信号線の組に変調信号が印加され始めるタイミングとの差をΔｔとした場合に、Δｔは、前記第１の信号線の組に変調信号が印加され得る期間と前記第２の信号線の組に変調信号が印加され得る期間とが時間的に重複し、かつ、０．９×ＣＲ以上となるように設定されることを特徴とする。前記電子放出素子は、ゲート電極と、カソード電極と、前記ゲート電極と前記カソード電極との間に位置する絶縁層と、を有し、前記ゲート電極又は前記カソード電極の一方の電極が前記走査線に接続され、前記ゲート電極又は前記カソード電極の他方の電極が前記信号線に接続されることが好ましい。前記信号線に印加される変調信号は、入力された画像信号の階調に応じて変調されたパルス幅を有することが好ましい。前記信号線に印加される変調信号は、入力された画像信号の階調に応じて変調された波高値を有することが好ましい。前記Ｎは２以上１０以下の整数であることが好ましい。前記走査線と前記信号線のそれぞれの交差部に複数の電子放出素子が設けられていることが好ましい。
【００５６】
さらに、本発明に係る画像形成装置の駆動方法は、電子源と、電子源から放出された電子によって画像を形成する画像形成部材と、を備えた画像形成装置の駆動方法であって、前記電子源を上述した本発明に係る電子源の駆動方法によって駆動することによって画像を形成する。
【００５７】
このような構成によって、本発明の適用可能な電界放出型電子放出素子の駆動方法を応用した電子源及び画像形成装置の駆動方法は、電子ビーム径が小さく、高効率な電子放出素子を単純マトリクス駆動で駆動する際に、駆動による電圧の擾乱があっても画質に影響を与えず良質な画像を提供することができる。
【００５８】
【発明の実施の形態】
以下に図１〜８を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではなく、また、カソード、ゲート、アノードの各電極に印加される電位、駆動波形等の条件も、特に記載がない限り、それらのみに限定する趣旨のものではないのはいうまでもない。
【００５９】
図２は本発明の駆動方法が好ましく適用される、最も基本的な構成の電子放出素子を示す模式図である。図２（ａ）は断面図、図２（ｂ）は平面図である。また、図３はこの素子を駆動させた場合（ＯＮ―ＯＦＦ状態）の駆動電圧と放出電流の図である。また、図１は、図２、３で示す本発明の素子の駆動条件を説明する図である。
【００６０】
図２において、１は基板、２はカソード電極、３は絶縁層、４はゲート電極、５は電子放出層をそれぞれ示し、これらが電子放出素子を構成している。
【００６１】
カソード電極２にはカソード電位Ｖｃが、ゲート電極４にはゲート電位Ｖｇが電源６により変調されて、カソード−ゲート間電圧（Ｖｇ−Ｖｃ）が駆動電圧として与えられる。
【００６２】
７はアノード電極を示し、アノード電圧Ｖａが高圧電源８により与えられる。アノード電極７では電子が捕捉され、電子放出電流Ｉｅが検出される。
【００６３】
また、図２における電子放出素子では、ｗ１の幅、ｈ１の高さを有する孔が形成されている。また、アノード電極７は、電子放出素子上方にＨだけはなれて配置される。アノード電極―素子間距離Ｈの素子の位置とは、通常はカソード電極２の位置を基準とすればいい。
【００６４】
駆動状態では、カソード電位、ゲート電位、アノード電位が与えられて、それに応じた電界が形成される。
【００６５】
図３はこの本発明の素子電圧−放出電流特性であり、電圧が０Ｖもしくはマイナスの場合は電流は流れない。ある閾値を持って電流が流れ始める。
【００６６】
図４は本発明の電子放出素子を図１２に示した様に、マトリクス配列し、そして、マトリクス駆動（線順次駆動）した際のオン状態−オフ状態を示す概略図である。尚、ここで説明する例においては、走査線６２がＤｘ１〜Ｄｘ１０から構成され、信号線６３がＤｙ１〜Ｄｙ１０から構成される場合を示す。
【００６７】
図４（ａ）は本発明の駆動方法により実現する表示画像を模式的に表す平面図である。ここでは、電子放出素子を１０×１０個マトリクス状に配列した例で説明する。しかし、本発明は、さらに画素（電子放出素子数）が増えても適用できる。この図では、Ｄｙ１〜Ｄｙ８とＤＸ１〜Ｄｘ５との各交点で電子放出素子が中間調状態であり、Ｄｙ９とＤｘ１〜Ｄｘ５との各交点が白状態となる例で示す。その他の部分はオフ状態である。このときの、駆動タイミングチャートおよびその電圧波形を図１に示す。
【００６８】
ここでは、図２で示す絶縁膜の厚さを１μｍとし、２０Ｖの電圧がゲートにかかると電界としてはおよそ、２×１０５Ｖ／ｃｍとなり、電子が放出されるような電子放出素子を用いている。そして、ここで説明する例では、信号線のオン電圧（ＶｙＯｎ）が２０Ｖ、走査線のオン電圧（ＶｘＯｎ）を０Ｖとしている。
【００６９】
また、ここでは、信号線Ｄｙ１〜Ｄｙ１０が、２つの組に分割されて駆動される例を示す。Ｄｙ１−Ｄｙ５が第１組、Ｄｙ６−Ｄｙ１０が第２組であり、第２組よりも先に第１組を駆動するものである。
【００７０】
図１では、まず、走査線Ｄｘ１がＯＦＦ状態である２０ＶからＯＮ状態である０Ｖとなり、ついで、信号線Ｄｙ１−Ｄｙ５がＯＮ状態の２０Ｖになる。続いて、ある時間Δｔの後にＤｙ６−Ｄｙ９がＯＮ状態になる。その後画像に応じてオフするわけであるが、まず、中間調表示のＤｙ１−Ｄｙ５が１走査線時間の半分でオフする。この時Ｄｘ１−Ｄｘ１０のカソード電極の電位は容量結合によりマイナス側にふられる。ただし、Ｄｙ１−Ｄｙ５との容量結合であり、Ｄｙ６−Ｄｙ１０は電圧変化しないのでその分はふられ量も小さい。ついで、時間差Δｔ後にＤｙ６−Ｄｙ８がオフ状態になり、また、その時にカソード電位は容量結合によりマイナス側にふられる。最後に一走査線の終了時にＤｙ９がオフし、その後Ｄｘ１がオフ電圧となる。
【００７１】
次に、Ｄｘ２がオン状態に変化し、Ｄｘ１で行ったと同様な駆動を行う。これをＤｘ１０まで順次繰り返し（線順次駆動し）１フィールドとする。
【００７２】
図１６を用いて説明した駆動方法では、図４（ｂ）のように、Ｄｘ６−１０とＤｙ９の交点で発光してしまい、たて筋状の発光を生じる場合があったが、本発明の駆動方法では、そのような発光は原理的に抑制できるため、コントラストを低下させてしまう現象を抑制することができた。
【００７３】
以下に一般的な数値例で示す。
【００７４】
走査線の総数をｍ、信号線の総数をｎ、走査線のオン電圧およびオフ電圧をそれぞれＶｘＯｎ、ＶｘＯｆｆ、信号線のオン電圧およびオフ電圧をそれぞれＶｙＯｎ、ＶｙＯｆｆ、信号線と走査線の交差部での容量をＣｄ、走査線の寄生容量をＣｐｘ、信号線の寄生容量をＣｐｙとし、信号線の分割数をＮ、分割されたある組を構成する信号線の数をＰ本、とすると、ある組を構成する全ての信号線がオン状態からオフ状態に移ると、瞬間的に容量結合により、走査線は以下の電圧降下が起こる。
【００７５】
【数１】
0003927865.tif 000002
【００７６】
信号線を均等にＮ分割したとすれば、ＮＰ＝ｎであり、Ｐ＝ｎ／Ｎなので、分割しない場合と比べてδＶが１／Ｎになることが重要である。Ｎ＝２だとしてもδＶは１／２となりδＶを抑制することに非常に大きな効果があることがわかる。
【００７７】
最も問題となる電子放出の閾値電圧をＶｔｈとした場合に、オン状態の信号線とオフ状態の走査線との交差部において必要な条件は、Ｖｔｈ＞素子にかかる電圧（＝｜ＶｙＯｎ−ＶｘＯｆｆ｜−δＶ）である。δＶを小さくすること、即ち、上記理由からＮを１でなく２以上にすることで、条件を満たすことができる。
【００７８】
ただし、Ｎが大きくなることは、ある組の駆動と、別の組の駆動に時間差を取ることからその時間差ｘＮの時間のロスが必須である。そのため、１フレームあたりの発光の１Ｂｉｔの時間を小さくする必要があるため、輝度の低下もしくは輝度を低下させないために各種電圧の上昇（ゲート、カソード、もしくはアノード）から消費電力の増加へとつながる。特に走査線の数が増え画素数が多くなるほど好ましくない。Ｎとしては２以上１０以下の値が適当である。特には、Ｎは３が好ましい。これは、ＲＧＢ毎に分割することで、対応することができ、駆動回路の設計上も好ましいためである。
【００７９】
さらに、各組の駆動の時間差は長く取る方が各組の駆動系に影響が及ばないため好ましいことはいうまでもないが、上記同じ理由から制限が課せられる。時間差としては走査線のＣＲ以上であれば、一つの組の駆動による擾乱がほぼおさまり、各組の擾乱が重なりδＶが大きくなることが抑制される。そのため、おおむねＣＲ程度（実効的には、ＣＲ±１０％）が理想的である。したがって、時間差は、０．９×ＣＲ以上であればよい。また、ここでの説明では走査線をカソードとし、信号線をゲートとして説明したが、逆の場合、すなわち走査線がゲートで、信号線がカソードの場合も同様に適応できることは言うまでもなく、限定されるものではない。
【００８０】
また、上記Ｃｐｘは、隣接する走査線との容量が支配的であり、その他、アノードとの容量や下地基板との容量等が考えられる。表示領域外ではカソードで無い他の固定電位の層や出力バッファーでの容量（表示領域内の容量に比べると殆んど無視できる）等が有る。上記Ｃｄは、画素部分の断面像（例えばＳＥＭ像）をもとにして、基本的な式である、Ｃｄ＝ε０εＳ／ｄから求めることができる（ε０：真空の誘電率、ε：走査線と信号線完材料の比誘電率、Ｓ：走査線と信号線の重なり面積、ｄ：走査線と信号線の距離）。
【００８１】
ただし、平行平板からのずれであるフリンジ効果等はその形状から算出し、係数をかければ良い。一方、全体容量Ｃは、例えば、今、容量を求めようとする走査線以外の走査線や信号線の電位を全て固定し、今、容量を求めようとする走査線に特定の周波数で交流電圧をかけることでＱが測定でき、Ｃ＝Ｑ／Ｖから求めることができる。そして、Ｃ−ｎＣｄで得られる値が、走査線の寄生容量Ｃｐｘとして得ることができる。
【００８２】
本発明に好ましく適用可能な電子放出素子では、電子放出層５とアノード電極７の間に歪みが少なく平坦な電界が形成されているために、電子ビームの広がりも小さい。即ち、電子ビーム径を小さくすることができる。
【００８３】
さらには、本発明の素子は積層を繰り返した非常に単純な構成であり、製造プロセスが容易であり、歩留まり良く製造できる。
【００８４】
本素子の一般的な製造方法を図５に示した。
【００８５】
以下、図５を参照して本発明の適用可能な電子放出素子の製造方法の一例を説明する。
【００８６】
図５（ａ）に示すように、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等にスパッタ法等によりＳｉＯ２を積層した積層体、アルミナ等セラミックスの絶縁性基板などを基板１として用いることができる。そして、基板１上にカソード電極２を積層する。
【００８７】
カソード電極２は一般的に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。カソード電極２の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ２，ＺｒＢ２，Ｌｂａ６，ＣｅＢ６、ＹＢ４，ＧｄＢ４等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。カソード電極２の厚さとしては、数十ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎｍから数μｍの範囲で選択される。
【００８８】
次に、図５（ｂ）に示すようにカソード電極２に続いて絶縁層３を堆積する。絶縁層３は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、その厚さとしては、数ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲から選択される。望ましい材料としてはＳｉＯ２，ＳｉＮ，Ａｌ２Ｏ３，ＣａＦなどの高電界に絶えられる耐圧の高い材料が望ましい。
【００８９】
更に、絶縁層３に続きゲート電極４を堆積する。ゲート電極４は、カソード電極２と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。ゲート電極４の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６、ＹＢ４，ＧｄＢ４等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料等から適宜選択される。ゲート電極４の厚さとしては、数ｎｍから数十μｍの範囲で設定され、好ましくは数ｎｍから数百ｎｍの範囲で選択される。
【００９０】
なお、電極２，４は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良い。
【００９１】
次に、図５（ｃ）に示すように、フォトリソグラフィー技術によりマスクパターン４１を形成する。
【００９２】
そして、図５（ｄ）に示すように、各層３，４の一部がカソード電極２から取り除かれた、積層構造が形成される。ただし、本エッチング工程は、カソード電極２上で停止しても良いし、カソード電極２の一部がエッチングされても良い。
【００９３】
エッチング工程はそれぞれの各層３，４，及び１７の材料に応じて、エッチング方法を選択すれば良い。
【００９４】
次に、図５（ｅ）に示すように、全面に電子放出層５を堆積する。電子放出層５は蒸着法、スパッタ法、プラズマＣＶＤ法等の一般的成膜技術で形成される。電子放出層５を構成する材料は、低仕事関数の材料を選択するのが好ましい。
【００９５】
電子放出層５を構成する材料としては、例えば、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。好ましくはより仕事関数の低いダイヤモンド薄膜、ダイヤモンドライクカーボン等が良い。
【００９６】
電子放出層５の膜厚としては、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。また、本発明においては、電子放出層５として、複数のカーボンファイバーを含む膜から構成されるものも好ましく用いられる。カーボンファイバーとしては、カーボンナノチューブ（ファイバーの軸を取り巻くように筒状のグラフェンを有するファイバー（シングルウォールカーボンナノチューブ）や、マルチウォールカーボンナノチューブ（ファイバーの軸を取り巻くように複数の筒状のグラフェンを有するファイバー）を含む）や、グラファイトナノファイバー（ファイバーの軸方向に対して非平行に積層されたグラフェンを有するファイバー）が好ましく用いられる。
【００９７】
カーボンファイバーの中では、特に、グラファイトナノファイバーを用いることが大きな放出電流を得る上で好ましい。また、上記カーボンファイバーとしては、カーボンファイバーがコイル状になったカーボンナノコイルも含む。
【００９８】
次に、図５（ｆ）のようにマスクパターン４１を剥離して図１で示すような素子が完成する。
【００９９】
図２に示した孔（ゲートおよび絶縁層に設けた開口）の径ｗ１は、素子の電子放出特性に大きく依存する因子であり、素子を構成する材料の特性、特に電子放出層の仕事関数や膜厚、素子の駆動電圧、その時に必要とする電子放出ビームの形状により適宜設定される。通常、ｗ１は数百ｎｍから数十μｍの範囲から選択される。
【０１００】
孔の形状は特に定められるものではなく、矩形形状であってもよい。
【０１０１】
孔の高さｈ１は、素子の電子放出特性に依存するもうひとつの因子であり、電子放出に必要な電界を与えるためには絶縁層、電子放出層の膜厚によって適宜設定される。また、電子放出ビームの形状にも関連している。さらに、マトリクス配線にしたときの走査線と信号線との容量を決定するパラメーターであり、他のパラメーターとの整合を取って設計すべき項目である。
【０１０２】
さらに、カソード電極２のパターンニング後、電子放出層５を全面に形成し、エッチング工程で、電子放出層５の上面でエッチングを停止させる場合もある。また、ダイヤモンド薄膜、またはダイヤモンドライクカーボン等を所望の場所に選択的に堆積する場合もある。
【０１０３】
さらに、本発明は、図２などに示した構造だけではなく、図１１に示すように、カソード電極２が、絶縁層３を間に挟んでゲート電極４上に配置した構造の電子放出素子にも好ましく適用することができる。この様な形態の場合には、電子放出層５には、複数のカーボンファイバーを含む膜を用いるのが好ましく、カーボンファイバーとしては、特に、グラファイトナノファイバーを用いるのが好ましい。
【０１０４】
また、電子放出層から放出された電子がゲート電極４に照射されることを抑制するために、図１１に示すように、電子放出層５の周囲を、カソード電極の周囲よりも内側に設けることが好ましい。
【０１０５】
上記電子放出素子の複数個を基体上にマトリクス状に配列した電子源並びに画像形成装置の構成例を以下に説明する。
【０１０６】
電子放出素子の配列については、種々のものが採用されるが、例えば、前述した単純マトリクス駆動を用いて画像形成装置が構成できる。
【０１０７】
上記構成においては、単純なマトリクス配線を用いて、個別の素子を選択し、独立に駆動可能とすることができる。このような単純マトリクス配置の電子源及びその駆動装置を用いて構成した画像形成装置について、図６を用いて説明する。
【０１０８】
図６は、画像形成装置の表示パネルの一例を示す模式図である。図６において、７１は電子放出素子、８１は電子放出素子を複数配した電子源基板、９１は電子源基板８１を固定したリアプレート、９６はガラス基体９３の内面に蛍光膜９４とメタルバック９５等が形成されたフェースプレートである。９２は、支持枠であり、前記支持枠９２には、リアプレート９１、フェースプレート９６がフリットガラスなどを用いて接続される。
【０１０９】
外囲器（パネル）９８は、上述の如く、フェースープレート９６、支持枠９２、リアプレート９１で構成される。リアプレート９１は主に基板８１の強度を補強する目的で設けられるため、基板８１自体で十分な強度を持つ場合は別体のリアプレート９１は不要とすることができ、基板８１とリアプレート９１が一体構成の部材であっても構わない。
【０１１０】
蛍光膜９４とメタルバック９５とをその内側表面に配置したフェースプレート９６とリアプレート９１と支持枠９２とが接合する接着面にフリットガラスを塗布し、フェースプレート９６と支持枠９２とリアプレート９１とを、所定の位置で合わせ、固定し、加熱して焼成し封着する。
【０１１１】
また、焼成し封着する加熱手段は、赤外線ランプ等を用いたランプ加熱、ホットプレート等、種々のものが採用でき、これらに限定されるものではない。
【０１１２】
また、外囲器を構成する複数の部材を加熱接着する接着材料は、フリットガラスに限るものではなく、封着工程後、充分な真空雰囲気を形成できる材料であれば、種々の接着材料を採用することができる。
【０１１３】
上述した外囲器は、本発明の一実施態様であり、限定されるものではなく、種々のものが採用できる。
【０１１４】
他の例として、基板８１に直接支持枠９２を封着し、フェースプレート９６、支持枠９２及び基体８１で外囲器９８を構成しても良い。また、フェースープレート９６、リアプレート９１間に、スペーサーとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ外囲器９８を構成することもできる。
【０１１５】
また、図７にフェースープレート９６に形成された蛍光膜９４を模式図で示す。蛍光膜９４は、モノクロームの場合は蛍光体８５のみから構成することができる。カラーの蛍光膜の場合は、ブラックストライプ、ブラックマトリクスなどと呼ばれる黒色導電材８６と蛍光体８５とから構成することができる。
【０１１６】
ブラックストライプ、ブラックマトリクスを設ける目的は、カラー表示の場合、必要となる三原色蛍光体の各蛍光体８５間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜９４における外光反射によるコントラストの低下を抑制することにある。ブラックストライプの材料としては、通常用いられている黒鉛を主成分とする材料の他、導電性があり、光の透過及び反射が少ない材料を用いることができる。
【０１１７】
ガラス基板９３に蛍光体を塗布する方法は、モノクローム、カラーによらず、沈澱法、印刷法等が採用できる。蛍光膜９４の内面側には、通常メタルバック９５が設けられる。メタルバックを設ける目的は、蛍光体の発光のうち内面側への光をフェースプレート９６側へ鏡面反射させることにより輝度を向上させること、電子ビーム加速電圧を印加するための電極として作用させること、外囲器内で発生した負イオンの衝突によるダメージから蛍光体９４を保護すること等である。メタルバック９５は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常、「フィルミング」と呼ばれる。）を行い、その後Ａｌを真空蒸着等を用いて堆積させることで作製できる。
【０１１８】
フェースプレート９６には、更に蛍光膜９４の導電性を高めるため、蛍光膜９４の外面側に透明電極（不図示）を設けてもよい。
【０１１９】
本発明においては、電子放出素子７１の直上に電子ビームが到達するため、電子放出素子７１の直上に蛍光膜９４が配置されるように、位置あわせされて構成される。
【０１２０】
次に、封着工程を施した外囲器（パネル）を封止する真空封止工程について説明する。
【０１２１】
真空封止工程は、外囲器（パネル）９８を加熱して、８０〜２５０℃に保持しながら、イオンポンプ、ソープションポンプなどの排気装置によりの排気管（不図示）を通じて排気し、有機物質の十分少ない雰囲気にした後、排気管をバーナーで熱して溶解させて封じきる。外囲器９８の封止後の圧力を維持するために、ゲッター処理を行なうこともできる。
【０１２２】
これは、外囲器９８の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等を用いた加熱により、外囲器９８内の所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する処理である。ゲッターは通常Ｂａ等が主成分であり、前記蒸着膜の吸着作用により、外囲器９８内の雰囲気を維持するものである。
【０１２３】
以上の工程によって製造された単純マトリクス配置の電子源を用いて構成した画像形成装置は、図８に示すように各電子放出素子に、容器外端子Ｄｘ１〜Ｄｘｍ、Ｄｙ１〜Ｄｙｎを介して電圧を印加することにより、電子放出が生ずる。
【０１２４】
高圧端子９７を介してメタルバック９５、あるいは透明電極（不図示）に高圧を印加し、電子ビームを加速する。
【０１２５】
加速された電子は、蛍光膜９４に衝突し、発光が生じて画像が形成される。
【０１２６】
図８はＮＴＳＣ方式のテレビ信号に応じて表示を行うための駆動回路（駆動装置）の一例を示すブロック図を示した。
【０１２７】
走査手段としての走査回路１３０２について説明する。同回路は、内部にＭ個のスイッチング素子を備えたもので（図中、Ｓ１ないしＳｍで模式的に示している）ある。各スイッチング素子は、直流電圧源Ｖｘ１の出力電圧もしくは電源Ｖｘ２のいずれか一方を選択し、表示パネル１３０１の端子Ｄｘ１ないしＤｘｍと電気的に接続される。Ｓ１乃至Ｓｍの各スイッチング素子は、制御回路１３０３が出力する制御信号Ｔｓｃａｎに基づいて動作するものであり、例えばＦＥＴのようなスイッチング素子を組み合わせることにより構成することができる。
【０１２８】
直流電圧源Ｖｘ１、Ｖｘ２は、本例の場合には前述の本発明に適用可能な電子放出素子の特性に基づき設定されている。
【０１２９】
制御回路１３０３は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる機能を有する。制御回路１３０３は、同期信号分離回路１３０６より送られる同期信号Ｔｓｙｎｃに基づいて、各部に対してＴｓｃａｎおよびＴｓｆｔおよびＴｍｒｙの各制御信号を発生する。
【０１３０】
同期信号分離回路１３０６は、外部から入力されるＮＴＳＣ方式のテレビ信号から同期信号成分と輝度信号成分とを分離する為の回路で、一般的な周波数分離（フィルター）回路等を用いて構成できる。同期信号分離回路１３０６により分離された同期信号は、垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上Ｔｓｙｎｃ信号として図示した。前記テレビ信号から分離された画像の輝度信号成分は便宜上ＤＡＴＡ信号と表した。前記ＤＡＴＡ信号はシフトレジスタ１３０４に入力される。
【０１３１】
シフトレジスタ１３０４は、時系列的にシリアルに入力される前記ＤＡＴＡ信号を、画像の１ライン毎にシリアル／パラレル変換するためのもので、前記制御回路１３０３より送られる制御信号Ｔｓｆｔに基づいて動作する（即ち、制御信号Ｔｓｆｔは、シフトレジスタ１３０４のシフトクロックであるということもできる。）。
【０１３２】
シリアル／パラレル変換された画像１ライン分（電子放出素子Ｎ素子分の駆動データに相当）のデータは、Ｉｄ１乃至ＩｄｎのＮ個の並列信号として前記シフトレジスタ１３０４より出力される。
【０１３３】
ラインメモリ１３０５は、画像１ライン分のデータを必要時間の間だけ記憶する為の記憶装置であり、制御回路１３０３より送られる制御信号Ｔｍｒｙに従って適宜Ｉｄ１乃至Ｉｄｎの内容を記憶する。記憶された内容は、Ｉ’ｄ１乃至Ｉ’ｄｎとして出力され、変調信号発生器１３０７に入力される。さらにこの制御信号により、信号線を複数の組に分割し、時間差を持って出力するように制御される。
【０１３４】
信号線駆動手段としての変調信号発生器１３０７は、画像データＩ’ｄ１乃至Ｉ’ｄｎの各々に応じて本発明の電子放出素子の各々を適切に駆動変調する為の信号源であり、その出力信号は、端子Ｄｏｙ１乃至Ｄｏｙｎを通じて表示パネル１３０１内の本発明の電子放出素子に印加される。
【０１３５】
本素子にパルス状の電圧を印加する場合、例えば電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、パルスの波高値Ｖｍを変化させる事により出力電子ビームの強度を制御することが可能である。また、パルスの幅Ｐｗを変化させることにより出力される電子ビームの電荷の総量を制御する事が可能である。さらには、上記ＶｍとＰｗとを組み合わせることにより出力される出力電子ビームの強度と電子ビームの電荷の総量とを同時に制御する事が可能である。
【０１３６】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。電圧変調方式を実施するに際しては、変調信号発生器１３０７として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。尚、本発明は、パルス幅変調方式あるいは、パルス幅変調方式を基本として電圧変調方式を一部取り入れた変調方式において特に効果を発揮する。
【０１３７】
パルス幅変調方式を実施するに際しては、変調信号発生器１３０７として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【０１３８】
シフトレジスタ１３０４やラインメモリ１３０５は、デジタル信号式あるいはアナログ信号式のものを採用できる。画像信号のシリアル／パラレル変換や記憶が所定の速度で行なわれれば良いからである。
【０１３９】
デジタル信号式を用いる場合には、同期信号分離回路１３０６の出力信号ＤＡＴＡをデジタル信号化する必要があるが、これには１３０６の出力部にＡ／Ｄ変換器を設ければ良い。これに関連してラインメモリ１３０５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器１３０７に用いられる回路が若干異なったものとなる。即ち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回路などを付加する。パルス幅変調方式の場合、変調信号発生器１３０７には、例えば高速の発振器および発振器の出力する波数を計数する計数器（カウンタ）及び計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ）を組み合せた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を本発明の電子電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付加することもできる。
【０１４０】
アナログ信号を用いた電圧変調方式の場合、変調信号発生器１３０７には、例えばオペアンプなどを用いた増幅回路を採用でき、必要に応じてレベルシフト回路などを付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発振回路（ＶＣＯ）を採用でき、必要に応じて本発明の電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【０１４１】
ここで述べた画像形成装置の構成は、本発明を適用可能な画像形成装置の一例であり、本発明の技術思想に基づいて種々の変形が可能である。入力信号については、ＮＴＳＣ方式を挙げたが入力信号はこれに限られるものではなく、ＰＡＬ、ＳＥＣＡＭ方式など他、これよりも、多数の走査線からなるＴＶ信号（例えば、ＭＵＳＥ方式をはじめとする高品位ＴＶ）方式をも採用できる。
【０１４２】
また表示装置の他、感光性ドラム等を用いて構成された光プリンターとしての画像形成装置等としても用いることができる。
【０１４３】
また、本発明が好ましく適用できる電子放出素子としては、例えば、フィールドエミッション型の電子放出素子、ＭＩＭ型電子放出素子、表面伝導型電子放出素子、などが挙げられる。
【０１４４】
【実施例】
以下、本発明の実施例を詳細に説明する。
【０１４５】
［実施例１］
図２に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。以下に、本実施例の電子放出素子の製造工程を詳細に説明する。
【０１４６】
（工程１）
まず、図５（ａ）に示すように、基板１に石英を用い、十分洗浄を行った後、スパッタ法によりカソード電極２として厚さ５００ｎｍのＷを形成した。
【０１４７】
（工程２）
次に、図５（ｂ）に示すように、絶縁層３として厚さ６００ｎｍのＳｉＯ２、ゲート電極４として厚さ１００ｎｍのＴｉをこの順で堆積した。
【０１４８】
（工程３）
次に、図５（ｃ）に示すように、フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ１５００／クラリアント社製）のスピンコーティング、フォトマスクパターンを露光し、現像し、マスクパターン４１を形成した。
【０１４９】
（工程４）
図５（ｄ）に示すように、マスクパターン４１をマスクとして、Ｔａのゲート電極４及び絶縁層３をＣＦ４ガスを用いてそれぞれドライエッチングし、カソード電極２で停止させ、幅ｗ１が３μｍの円形の孔を形成した。
【０１５０】
（工程５）
続いて図５（ｅ）に示すように、プラズマＣＶＤ法でダイヤモンドライクカーボンの電子放出層５を全面に１００ｎｍ程度堆積した。反応ガスはＣＨ４ガスを用いた。
【０１５１】
（工程６）
図５（ｆ）に示すように、マスクパターン４１を完全に除去し、本実施例の電子放出素子を完成させた。
【０１５２】
孔の高さｈ１は２μｍとなった。
【０１５３】
以上のようにして作製した電子放出素子を、図１のように、Ｈ＝２ｍｍとして配置して、図１で示す駆動を行った。Ｖａ＝１０ｋＶ、ＶｘＯｎ＝０Ｖ、ＶｘＯｆｆ＝２０Ｖ、ＶｙＯｎ＝２０Ｖ、ＶｙＯｆｆ＝０Ｖとした。分割数は２であり、画素数はＱＶＧＡ画素であるため３２０（ＲＧＢ別で９６０）×２４０のＱＶＧＡである。本実施例では、カソードを走査線、ゲートを信号線とし、信号線側を変調した。また、本実施例ではＲＧＢ画素に対応して信号線を配置しているため、信号線の総数は９６０本ある。容量は走査線と信号線の重なり容量が０．７５ｐＦである。走査線の全体の容量に対して信号線と走査線の重なりとで形成する容量は８０％であり、１つの組の信号線がすべて２０Ｖ変動すると、各走査線は１０Ｖ×０．８＝８Ｖ電圧降下した。この２つの組の時間差としては走査線容量が全体で１×１０−９Ｆで、抵抗が１００Ωであり、ＣＲとしては０．１μｓである。６４階調表示素子であり、１Ｂｉｔとしては約１μｓなので、時間差は１Ｂｉｔ分の１μｓとした。本実施例では走査線が８Ｖの電圧降下しても、電子放出素子にかかる電圧は、２０−２０＋８＝８Ｖとなりオフしたままであった。信号線を同時に駆動させると電圧降下は倍の１６Ｖとなり、電子放出素子にかかる電圧が１６Ｖとなり、本来は黒である部分でコントラストの低下が観察された。それに対し、本実施例における駆動を行ったところ、ＯＦＦ時の電子放出電流ＩｅはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１５４】
本実施例では２分割の例で示したが、実施態様で示したようにこれに制限されることがなく、３分割や４分割でも良い。また、各組で同じ信号線の数にすることに限定されることもなく、各組の信号線の数は同じであっても、異なっても良い。
【０１５５】
また、一走査期間にある組の信号線のみを動作させ、他の組は次のフレームに動作させ、信号線による走査線への擾乱を抑制することも可能であり限定されないが、このときは１フレームで全ての画素が発光するわけではないので、画質的には多少劣化が生じるため、そのような画像でも許容される用途には同様に使用できるため、本発明の駆動方法が適用できる。
【０１５６】
［実施例２］
本発明の示す第２実施例を示し、本発明の他の駆動方法を説明する。本実施例では時間階調でなくアナログ階調とした。このときのタイミングチャートを図９に示す。アナログ階調なので信号線の電位は一定でなく、階調に合わせて電位値が異なる。本実施例では４分割に信号線を分類し、駆動した例で示す。一括駆動であると階調によらず、オンタイミングと、オフタイミングは全ての信号線で共通であり、以下の電圧の擾乱が各走査線であるカソードにのる。
【０１５７】
【数２】
0003927865.tif 000003
【０１５８】
ここでＭは信号線の合計本数である。オンタイミングではプラスであり、オフタイミングではマイナスである。
【０１５９】
この擾乱により、実施例１で記述したようにコントラストの低下が生じるが、４分割すると
【０１６０】
【数３】
0003927865.tif 000004
【０１６１】
となり、図９で示すように各値が異なるがδＶの絶対値は小さくなり、擾乱時間は増えるものの電子放出素子に与える影響は小さくなった。すなわちこの擾乱が１走査線ごとにプラスマイナスで各４回生じるが絶対値のδＶが小さくなるためオフ状態の電子放出素子を発光するには至らず、実施例１と同様に大きな効果が生じ、コントラストの低下は起こらず、良質な画像が得られた。
【０１６２】
［実施例３］
次に、本発明の実施例３を示す。実施例１及び２の例では走査線と信号線の交点で電子放出素子が１つあるような図面で説明したが、本実施例では、図１０に示すように画素に複数の電子放出素子を形成し、そのために走査線と信号線の交面を大きく取り、電子放出面積を大きくとった。従って、電子放出効率をあげることができ、且つ必要電界を得る電圧を小さくすることができ、消費電力を下げることができた。しかしながら走査線の全体の容量に対して信号線と走査線とで形成する容量は約９５％と大きく、信号線がすべて２０Ｖ変動すると、各走査線は１９Ｖ電圧降下した。しかしながら、本発明の駆動法を用い、信号線を１０分割して駆動することにより、この値は１０分の１となり問題となる擾乱にならず、電子放出素子の誤動作は起きなかった。従って、良質なコントラストの画像を得ることができた。
【０１６３】
［実施例４］
図２に本実施例により作製した電子放出素子の平面図、断面図の一例を、図５に本実施例の電子放出素子の製造方法の一例を示した。以下に、本実施例の電子放出素子の製造工程を詳細に説明する。
【０１６４】
（工程１）
まず、図５（ａ）に示すように、基板１に石英を用い、十分洗浄を行った後、スパッタ法によりカソード電極２として厚さ５００ｎｍのＷを形成した。
【０１６５】
（工程２）
次に、図５（ｂ）に示すように、絶縁層３として厚さ６００ｎｍのＳｉＯ２、ゲート電極４として厚さ１００ｎｍのＴｉをこの順で堆積した。
【０１６６】
（工程３）
次に、図５（ｃ）に示すように、フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ１５００／クラリアント社製）のスピンコーティング、フォトマスクパターンを露光し、現像し、マスクパターン４１を形成した。
【０１６７】
（工程４）
図５（ｄ）に示すように、マスクパターン４１をマスクとして、Ｔａのゲート電極４及び絶縁層３をＣＦ４ガスを用いてそれぞれドライエッチングし、カソード電極２で停止させ、幅ｗ１が３μｍの円形の孔を形成した。
【０１６８】
（工程５）
続いて図５（ｅ）に示すように、プラズマＣＶＤ法でダイヤモンドライクカーボンの電子放出層５を全面に１００ｎｍ程度堆積した。反応ガスはＣＨ４ガスを用いた。
【０１６９】
（工程６）
図５（ｆ）に示すように、マスクパターン４１を完全に除去し、本実施例の電子放出素子を完成させた。
【０１７０】
孔の高さｈ１は２μｍとなった。
【０１７１】
以上のようにして作製した電子放出素子を図１１で示すマトリクス配線の電子放出素子とし、図６、８で示す画像形成装置とした。画素サイズは、ｘ＝１００μｍ、ｙ＝１００μｍのピッチで配置し、画素数はＶＧＡとした。画素数が増え１走査線に与えられる時間はたかだか３０μｓ程度となり、２５６階調表示で、１ビットあたりの許容時間は０．１μｓと小さい。本実施例ではカソードをタングステンで形成し約１μｍ厚さで抵抗を小さくし、走査線のＣＲを小さくた。このときのＣＲは０．０５μｓであり、各組の時間差もこのＣＲと同じ０．０５μｓに設定した。尚、信号線は、２つの組に分割した。素子上方にはアノード電極とともに蛍光体を配置した。このとき波形状は隣接組の擾乱が重なりはするが、最大値同士では重ならないため、電子放出素子への影響は少なく、良好な特性を示した。コントラストは２００以上と高く階調表示も良好で、高精細な画像形成装置を形成することができた。
【０１７２】
［実施例５］
本実施例では、実施例４で作成したものと同様の構成の電子放出素子を図１２で示すマトリクス配線の電子放出素子とし、図６、８で示す画像形成装置とした。
【０１７３】
画素サイズは、ｘ＝１３２μｍ、ｙ＝４４μｍのピッチで配置し、画素数はＸＧＡとした。この場合、１つの走査線に与えられる選択時間はたかだか１９μｓ程度となる。そして２５６階調で表示する場合、１ＬＳＢあたりの許容時間は０．０７４２μｓと小さい。
【０１７４】
本実施例では、ゲートを走査線、カソードを信号線とし、信号線側を変調した。また、本実施例ではＲＧＢ画素に対応して信号線を配置しているため、信号線の総数は１０２４×３＝３０７２本ある。ゲートはアルミニウムで形成し約１μｍ厚さで抵抗を小さくし、走査線のＣＲを小さくした。このときのＣＲは０．０５μｓである。
【０１７５】
図１３に本実施例で作成した画像形成装置のシステムブロック図を示す。出力ボード１３１からの映像は、先ずビデオデコーダーボード１３４でアナログ信号からデジタル信号変換される。続いて、８Ｂｉｔ信号として、Ｘ方向ドライバー（変調信号用ドライバー）であるＲドライバ１３６，Ｇドライバ１３７，Ｂドライバ１３８及びＹ方向ドライバー（走査信号用ドライバー）である走査用ドライバ１３５に伝達される。そしてＰＬＬ１３２、ＴＧ１３３からのタイミング信号で、Ｘ方向ドライバーおよびＹ方向ドライバーが機能し、それぞれ変換ボード１４０，１４１にて所望の信号に変換されパネル（画像形成装置）１３９に入力される。なお、ビデオデコーダーボード１３４、走査用ドライバ１３５、Ｒドライバ１３６、Ｇドライバ１３７、Ｂドライバ１３８に入力する矢印は、ＴＧ１３３から出力されるタイミング信号を意味する。
【０１７６】
本実施例ではＲ，Ｇ，Ｂ毎に分けられた、各Ｘ方向ドライバーの出力タイミングをほぼＣＲ分である０．０５μｓずつずらしてパネル（画像形成装置）１３９に入力するようにした。
【０１７７】
Ｒ用の信号線とＧ用の信号線とで０．０５μｓの時間差があり、Ｇ用の信号線とＢ用の信号線とで０．０５μｓの時間差があるので、Ｒ用の信号線とＢ用の信号線とでは２ＣＲ分の０．１０μｓタイミングがずれる。このときのオフ状態のタイミング図を図１４に示す。Ｒ信号線の電位をオフ状態にした時点で、ＧとＢの信号線の印加電位は変化しないので、容量分割により、走査線の電圧変化は、信号線の電圧変化の１／３以下の電圧変動しか起こらない。
【０１７８】
このとき波形は隣接組の擾乱が多少重なりはするが、最大値同士では重ならないため、電子放出素子への影響は少なく、良好な特性を示した。また、表示画像のコントラストは２００以上と高く、階調表示も良好で、高精細な画像形成装置を形成することができた。
【０１７９】
Ｘ方向ドライバーはＲ，Ｇ，Ｂ毎に分けられているため、そのタイミングをずらせばよく、例えば１クロック分ずらすとか、ドライバー内にディレイ回路を設けてしまうとかで対処でき、システムとしても負荷は少ない。さらに、ＸＧＡのように画素数が多くなると、１走査期間も短くなる。
【０１８０】
そのため、本発明の駆動方法の問題点である１走査線の期間がタイミングずらしの分長くなる点が気になるが、本実施例のように０．０５μｓというＣＲ程度だと３分割でも０．１μｓ程度の時間ロスですみ、１ＬＳＢへの許容時間は０．７３８μｓと分割しない場合の０．７４２μｓと比較してほとんど差は無い。ブランキングで調整できる範囲である。
【０１８１】
［実施例６］
次に、本発明の第６実施例を示す。本実施例の電子放出素子は、図１１（ａ）に示すように基板１上に、ゲート電極４、絶縁層３、カソード電極２、電子放出層５の順番で積層した構造を有しいる。尚、本実施例においては、電子放出層５として、複数のカーボンファイバーを含む膜を用いた。また、カーボンファイバーとしては、カーボンナノチューブを用いた。
【０１８２】
電子放出素子を構成する材質、サイズは、実施例１に準じｗ１＝３μｍとした。ただし、膜厚は、カソード電極２は１００ｎｍ、絶縁層３は５００ｎｍ、ゲート電極４は２μｍとした。また、電子放出層は、カソード電極上部の全面に配置するのではなくｗ２なる幅、本実施例では２μｍとした。本実施例の電子放出素子を、実施例５と同様な構成でマトリクス配列することで電子源を構成した。
【０１８３】
尚、本実施例においては、カソード電極２をＸ方向配線（Ｄｘ１〜Ｄｘｍ）とし、ゲート電極４をＹ方向配線（Ｄｙ１〜Ｄｙｎ）とし、Ｘ方向配線には走査信号を、そしてＹ方向配線には変調信号を印加する構成とした。そして、３原色（ＲＧＢ）を発光する蛍光体を配置したフェースプレートを前記電子源に対抗して配置し、図６に示した画像形成装置を形成した。そして、実施例５と同様に、ＲＧＢ毎に分けられるように、変調信号線（Ｄｙ１〜Ｄｙｎ）を３つの組に分け、各組毎（ＲＧＢ毎）に、電位の印加タイミングをＣＲと同程度づつずらして印加した（図１３、図１４参照）。本実施例で作成した画像形成装置では、実施例５と同様に、良好なコントラストを実現することができた。
【０１８４】
【発明の効果】
以上説明したように、本発明によれば、電子放出素子をマトリクス状に配列した電子源を用いた画像形成装置を線順次駆動した際に、コントラストを良好に維持することができる。
【０１８５】
また、このような電子源を画像形成装置に適用すると、性能に優れた画像形成装置を実現できる。
【図面の簡単な説明】
【図１】本発明に係る電子放出素子の駆動方法を説明するタイミングチャート図である。
【図２】本発明に適用可能な基本的な電子放出素子の構成を示す図である。
【図３】本発明に係る電子放出素子の電流電圧特性を示す図である。
【図４】本発明に係る電子放出素子の表示例を示す図である。
【図５】本発明に適用可能な電子放出素子の製造方法の一例を示す図である。
【図６】本発明に適用可能な単純マトリクス配置の電子源を用いた画像形成装置を示す概略構成図である。
【図７】本発明に適用可能な画像形成装置における蛍光膜を示す図である。
【図８】本発明に係る画像形成装置の全体構成を表すブロック図である。
【図９】本発明に係る第２実施例の電子放出素子の駆動方法を説明するタイミングチャート図である。
【図１０】本発明に適用可能な基本的な電子放出素子の構成を示す図である。
【図１１】本発明に適用可能な電子放出素子の他の一例を示した模式図である。
【図１２】本発明に適用可能な単純マトリクス配置の電子放出素子を示す概略構成図である。
【図１３】本発明における駆動回路の一例の模式図である。
【図１４】本発明の駆動方法の一例を示したタイミングチャートを示す模式図である。
【図１５】従来の画像形成装置の駆動方法の一例を模式的に示した図である。
【図１６】従来の画像形成装置の駆動方法の一例を示したタイミングチャート図である。
【符号の説明】
１  基板
２  カソード電極
３  絶縁層
４  ゲート電極
５  電子放出層
６  駆動電源
７  アノード電極
８  高圧電源
４１  マスクパターン
６１  電子源基板
６２  Ｘ方向配線
６３  Ｙ方向配線
６４  電子放出素子
７１  電子放出素子
８０  電子源基板
８１  電子源基板
８５  蛍光体
８６  黒色導電材
９１  リアプレート
９２  支持枠
９３  ガラス基体
９４  蛍光膜
９５  メタルバック
９６  フェースプレート
９７  高圧端子
９８  外囲器
１３１  出力ボード
１３２  ＰＬＬ
１３３  ＴＧ
１３４  ビデオデコーダーボード
１３５  走査用ドライバ
１３６  Ｒドライバ
１３７  Ｇドライバ
１３８  Ｂドライバ
１３９  パネル
１４０，１４１  変換ボード
１３０１  表示パネル
１３０２  スイッチ
１３０３  制御回路
１３０４  シフトレジスタ
１３０５  ラインメモリ
１３０６  同期信号分離回路
１３０７  変調信号発生器
【図１】
0003927865.tif 000005
【図２】
0003927865.tif 000006
【図３】
0003927865.tif 000007
【図４】
0003927865.tif 000008
【図５】
0003927865.tif 000009
【図６】
0003927865.tif 000010
【図７】
0003927865.tif 000011
【図８】
0003927865.tif 000012
【図９】
0003927865.tif 000013
【図１０】
0003927865.tif 000014
【図１１】
0003927865.tif 000015
【図１２】
0003927865.tif 000016
【図１３】
0003927865.tif 000017
【図１４】
0003927865.tif 000018
【図１５】
0003927865.tif 000019
【図１６】
0003927865.tif 000020