(57)【特許請求の範囲】
【請求項１】
構成要素を製造する方法であって、
該方法は、
貴金属層（２８）と、該貴金属層（２８）の表面と接触するシリコン層（３０）とを、この順序で、基板に付与する工程と、
該シリコン層（３０）と接触する該貴金属層（２８）の表面をサリサイド化することにより、サリサイド化された層を形成する工程と、
該形成されたサリサイド化された層を酸化することにより、酸化されたサリサイド化された層（３０’）を形成し、該サリサイド化する工程の後で残存し得る該シリコン層のサリサイド化されていない領域を酸化する工程と、
絶縁層（３４）を該酸化されたサリサイド化された層（３０’）に付与する工程と
を包含し、
該サリサイド化する工程と該酸化する工程とは、酸素を含む雰囲気中で共通の熱処理の間に行われる、方法。
【請求項２】
前記貴金属層（２８）は、前記シリコン層（３０）を付与する前に、パターン化される、請求項１に記載の方法。
【請求項３】
前記貴金属層（２８）は、さらなる貴金属層（２４）を覆う強誘電性または誘電性コンデンサ誘電体（２６）に付与され、
該さらなる貴金属層（２４）と、該コンデンサ誘電体（２６）と、該貴金属層（２８）とが、共通のマスク（３２）を用いてパターン化されることにより、スタックを形成し、
該シリコン層（３０）が、該スタック上に適合して堆積され、サリサイド化され、酸化され、該シリコン層（３０）は、該コンデンサ誘電体と直接的に接触する領域において、完全に酸化される、請求項２に記載の方法。
【請求項４】
前記絶縁層（３４）は、前記酸化の後に付与される、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記酸化の前に、前記貴金属層（２８）と前記シリコン層（３０）とが、リソグラフィによって製造されたマスクを用いてパターン化される、請求項１に記載の方法。
【請求項６】
少なくとも１つのコンタクトホール（３６）が前記絶縁層（３４）と、前記酸化されたサリサイド化された層（３０’）とに導入され、前記貴金属層（２８）への導電性接続を形成する導電性材料で充填される、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記コンタクトホール（３６）の形成後に、該コンタクトホールの底部に存在する前記サリサイド化された層は除去される、請求項６に記載の方法。
【請求項８】
構成要素を製造する方法であって、
該方法は、
絶縁層（２０）と、シリコン層（４０）と、該シリコン層と接触する表面を有する貴金属層（２４）とを、この順序で、基板に付与する工程と、
該シリコン層（４０）と接触する該貴金属層（２４）の表面をサリサイド化することにより、サリサイド化された層を形成する工程と、
該形成されたサリサイド化された層と、該サリサイド化する工程の後で残存し得る、該シリコン層のサリサイド化されていない領域とを酸化する工程と
を包含する、方法。
【請求項９】
前記サリサイド化する工程と前記酸化する工程とは、酸素を含む雰囲気中で共通の熱処理の間に行なわれる、請求項８に記載の方法。
【請求項１０】
前記熱処理は、水蒸気の雰囲気中で行なわれる、請求項９に記載の方法。
【請求項１１】
前記サリサイド化された層と残存し得る前記シリコン層の前記サリサイド化されていない領域とは、完全に酸化される、請求項１〜６および８〜１０のいずれか一項に記載の方法。
【請求項１２】
前記シリコン層（３０、４０）が完全にサリサイド化された場合に、前記貴金属層（２４、２８）が、部分的にのみ消耗され、かつ、該シリコン層（３０、４０）から離れた該貴金属層（２４、２８）の表面が、実質的に、該貴金属層（２４、２８の材料とシリコンとの化合物を有しない状態のままであるように、前記シリコン層（３０、４０）の厚さと、前記貴金属層（２４、２８）の厚さとが互いに調整される、請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
前記貴金属層（２４、２８）は、前記シリコン層（３０、４０）よ
り、１０〜２０倍厚く付与される、請求項１２に記載の方法。
【請求項１４】
構成要素を製造する方法であって、
貴金属層（２８）を基板に付与する工程と、
該貴金属層（２８）を所定の温度で少なくともシランを含む雰囲気に曝すことにより、該貴金属層の表面に該貴金属層（２８）の材料とシリコンとの化合物層（３１）が形成される工程と、
絶縁層（３４）を該化合物層（３１）の表面を含む領域に付与する工程と
を包含する、方法。
【請求項１５】
前記シランは、炭素を含まないシランである、請求項１４に記載の方法。
【請求項１６】
前記シランは、ＳｉｎＨ２ｎ＋２、ただしｎ≧１である、請求項１５に記載の方法。
【請求項１７】
前記所定の温度は、３００℃より高い、請求項１４〜１６のいずれか一項に記載の方法。
【請求項１８】
前記所定の温度は、６００℃より高い、請求項１７に記載の方法。
【請求項１９】
前記貴金属層（２４、２８）の材料は、ルテニウム、ロジウム、パラジウム、レニウム、オスミウム、プラチナ、イリジウムおよび金からなる群から選択された金属である、請求項１〜１８のいずれか一項に記載の方法。
【請求項２０】
半導体メモリを製造する方法であって、
該方法は、
請求項１〜１９のいずれか一項に記載の工程を実行することによって複数の記憶コンデンサを形成する工程であって、該複数の記憶コンデンサのそれぞれは、２つの電極（２４、２８）を有する、工程と、
該２つの電極間に位置するコンデンサ誘電体（２６）を形成する工程であって、該２つの電極のうちの少なくとも１つは、貴金属層により形成される、工程と
を包含する、方法。
【請求項２１】
貴金属層と、
絶縁層と
を有し、
該絶縁層（２０、３４）に面する該貴金属層（２４、２８）の表面に、付着促進層として機能する混合層（３０’、４０’）が形成され、該混合層は、該貴金属層の材料とシリコンと酸素とを含み、
該絶縁層（２０、３４）から離れた該貴金属層（２４、２８）の表面は、強誘電性または誘電性コンデンサ誘電体（２６）に隣接している、構成要素。
【請求項２２】
前記貴金属層（２４、２８）の材料は、ルテニウム、ロジウム、パラジウム、レニウム、オスミウム、プラチナ、イリジウムおよび金からなる群から選択された金属である、請求項２１に記載の構成要素。
【請求項２３】
前記構成要素は、複数の記憶コンデンサを有する半導体メモリであり、２つの電極のうちの少なくとも１つは、前記貴金属層より形成される、請求項２１または２２に記載の構成要素。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、構成要素、特に、超小型電子構成要素の分野、および、とりわけ半導体メモリの分野に属する。
【０００２】
【従来の技術】
構成要素の製造において、種々の材料の層が順に設けられ、かつ構成される。製造された構成要素の信頼性を保証するために、設けられた層は十分な付着を有さなければならない。問題となるのは、例えば、シリコン酸化物およびシリコン窒化物等の絶縁材料の、貴金属および他の酸化し難い金属、特に、周期表のサブグループＶＩＩＩｂ属からの金属への付着である。
【０００３】
プラチナまたはイリジウムは、例えば、強誘電性または高ε誘電性（εは、通常、２０より大きい）コンデンサ誘電体を有する半導体メモリのコンデンサ電極を製造する際に用いられる。なぜなら、この金属は、コンデンサ誘電体を堆積させるために必要とされるプロセス条件において、十分に耐え得るからである。電極は、特に、上昇した温度での酸化に耐えなければならない。しかしながら、著しい化学的不活性は、半導体技術において標準的に用いられる絶縁材料への付着を考慮すると、むしろ不利である。２つの層間の良好な付着は、隣接し合う層の特定の化学的相互作用、または相互拡散と結びついていることが推定される。例えば、チタンとアルミニウムとの間にＴｉＡｌ３層が形成される。この層は、付着を容易にする。さらに、相対的に酸化し易い金属をシリコン酸化物上に堆積させる際に、付着を促す金属酸化物層の形成が観察される。
【０００４】
貴金属または他の酸化し難い金属の場合、例えば、酸化物層との化学的相互作用は非常に少ない。従って、ここで、問題は付着に際して特によく生じる。これは、例えば、半導体メモリに見出され得るように、益々小さい構造において特に起こり易い（ｋｒｉｔｉｓｃｈ）。ここで、電極が、例えば、予め構造化された絶縁層上に堆積され、次に背面研磨（Ｒｕｅｃｋｐｏｌｉｅｒｅｎ）（ＣＭＰ＝化学的機械的研磨）することによって形成される。背面研磨するために用いられる回転研磨盤は、ここで、堆積された金属層上に特定の機械的圧力を及ぼす。この圧力は、付着が不十分なために、金属層を剥離させ得る。場合によっては、金属層がエッチングにより構造化された後、または加工が完成した半導体チップの超音波結合における洗浄工程が特別な機械的負荷となることが判明した。
【０００５】
貴金属層の付着を改善するために、例えば、半導体メモリのメモリコンデンサに関する特許文献１において、下部コンデンサ電極の貴金属と、シリコン酸化物を含む絶縁層との間に、例えば、サブグループＩＶｂ属、Ｖｂ属またはＶＩｂ属からの遷移金属を含む層を提供することが提示される。この金属は、アンモニアを含む雰囲気中で熱処理すると、貴金属層との界面にて金属窒化物層を形成する。この場合、貴金属層は、窒素または遷移金属と反応しない。さらに、遷移金属とシリコン酸化物との間の界面にて、金属酸化物層が形成される。しかしながら、このアプローチにおいて問題があるのは、遷移金属が、エッチングされたエッジ部分にて、次に設けられるべきコンデンサ誘電体と接触し、少なくともここで、酸化されることである。さらに、遷移金属がコンデンサ誘電体の中に拡散（ｅｉｎｄｉｆｆｕｎｄｉｅｒｅｎ）し、その誘電性または強誘電性の特性を損ない得る。遷移金属がコンデンサ誘電体の中に拡散することを回避するために、例えば、特許文献２において、コンデンサ誘電体の堆積の前に、遷移金属のエッジの酸化が行なわれることが提示され得る。しかしながら、この方法の場合、堆積が著しく増大することが観察され、堆積の増大は、遷移金属層上に位置する貴金属層の機械的破損に至り得る。さらに、下部電極を接触接続するために利用される断面が制限される。
【０００６】
特許文献３は、メモリコンデンサの上部金属電極と酸化物層との間の付着媒体として、シリコン層が堆積される、半導体構成要素の製造方法を記載する。
【０００７】
特許文献４から、センサの誘電性キャリア層上へのプラチナ層の付着を改善するために、誘電性キャリア層とプラチナ層との間にプラチナシリサイド層（Ｐｌａｔｉｎｓｉｌｉｚｉｄｓｃｈｉｃｈｔ）が提供されることが公知である。プラチナシリサイド層は、プラチナ層を堆積させる前に設けられたシリコン層をサリサイド化することによって製造される。
【０００８】
【特許文献１】
米国特許第５，６６８，０４０号
【０００９】
【特許文献２】
欧州特許出願公開第０  ６９７  ７１８  Ａ１号
【００１０】
【特許文献３】
独国特許出願公開第１９８  ２８  ９６９  Ａ１号
【００１１】
【特許文献４】
独国特許出願公開第１９６  ０１  ５９２  Ｃ１号
【００１２】
【発明が解決しようとする課題】
本発明は、従来と比較して絶縁層への貴金属層の付着が改良された構成要素の製造方法を目的とする。
【００１３】
【課題を解決するための手段】
本課題は、本発明による、構成要素の製造方法によって解決される。この方法は、
貴金属層と、この貴金属層の表面と接触するシリコン層が、この順序で、基板上に設けられる工程、
サリサイド化が行なわれ、シリコン層と接触する貴金属層の表面がサリサイド化される工程、
酸化が行なわれ、形成されたシリコン化合物層、および場合によっては残存する、シリコン層のサリサイド化されない領域が酸化される工程と、
絶縁層が設けられる工程と
を包含する。
【００１４】
サリサイド化および酸化によって、設けられたシリコン層は、酸化されたシリコン化合物層に変更される（ｕｍｇｅｗａｎｄｅｌｔ）。ここで、貴金属は、比較的容易にサリサイド化され得るという認識が利用される。貴金属層とシリコン化合物層との間の付着は、非常に良好である。次に、絶縁層に良好な付着ベースを提供するために、形成されたシリコン化合物層は、酸化され得る。サリサイド化および酸化によって、シリコン化合物または貴金属と、シリコン酸化物との比較的強い混合および相互拡散を有する層が生成される。その結果、シリコン化合物または貴金属と、シリコン酸化物との間に比較的大きい内部表面が形成される。この内部表面は、付着を改善することに貢献する。簡単に述べると、貴金属層から開始して、シリコン化合物層、実質的に貴金属とシリコン酸化物との混合層、およびシリコン酸化物層を有する多層の付着層が形成されるということがさらに述べられ得る。シリコン層が比較的薄く設けられる場合、実質的に、１つの混合層のみが認識され得、ここで、シリコン化合物の濃度は、貴金属層に向かって、およびシリコン酸化物の濃度は、絶縁層に向かって濃くなる。概して、シリコン化合物層上の表面のシリコン酸化物層についても述べられ得る。酸化されたシリコン化合物層の構成の正確な態様は、設けられたシリコン層の層厚、シリサイドと酸化との温度および持続時間に強く依存する。
【００１５】
シリコン化合物およびシリコン酸化物の相互拡散は、サリサイド化と酸化の結果であるので、反応性混合、すなわち、異なった化学反応に基づく混合についても述べられ得る。この場合、貴金属表面から離れた面上の酸化、しかしながら、サリサイド化は、シリコン層の貴金属層に面する面上で開始するという有用な結果をもたらす。従って、両方の反応は、空間的に互いに対して進行する。
【００１６】
シリコン化合物の酸化は、例えば、Ｓ．Ｐ．Ｍｕｒａｒｋａによる「Ｓｉｌｉｃｉｄｅｓ  ｆｏｒ  ＶＬＳＴ  Ａｐｐｌｉｃａｔｉｏｎｓ」ＡｃａｄｅｍｉｃＰｒｅｓｓ、１９８３年、１０２〜１４３ページに記載される。簡略に、シリコン化合物の場合、形成されたシリコン化合物が分解し、シリコン酸化物が生成され得るということが想定され得る。進行するメカニズムに関するさらなる指摘は、Ｓ．Ｍａｎｔｌによる専門論文「Ｓｉｌｉｃｉｄ−Ｍｉｋｒｏｓｔｒｕｋｔｕｒｅｎ  ｄｕｒｃｈ  ｌｏｋａｌｅ  Ｏｘｉｄａｔｉｏｎ」、Ｐｈｙｓｉｋａｌｉｓｃｈｅ  Ｂｌａｅｔｔｅｒ  ５１（１９９５年）、９５１〜９５３ページから見出され得る。貴金属層、特に、プラチナのサリサイド化に関する詳細な研究は、Ｃ．Ｃａｎａｌｉらによる［Ｐｔ２ＳｉおよびＰｔＳｉ  ｆｏｒｍａｔｉｏｎ  ｗｉｔｈ  ｈｉｇｈ−ｐｕｒｉｔｙ  ＰＴ  ｔｈｉｎ  ｆｉｌｍｓ」Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．３１、Ｎｏ．１、１９７７年、４３〜４５に記載される。
【００１７】
本発明による方法のさらなる利点は、構成要素、特に半導体構成要素を製造する際に、通常、用いられる材料を用いることである。シリコン、シリコン化合物およびシリコン酸化物は、技術的によく使いこなされている標準的な材料である。
【００１８】
好適には、サリサイド化および酸化は、酸素を含む雰囲気中での、共通の熱処理の間に行なわれる。共通の処理により、他の構造への温度負荷は低減される。さらに、このように製作された酸化されたシリコン化合物層は、貴金属層と絶縁層との間に特に良好な付着を媒体する。強誘電体（例えば、ＳＢＴ＝ストロンチウム−ビスマス−タンタレートまたはＰＺＴ＝鉛−ジルコニウム−チタネート）または高ε誘電体（ＢＳＴ＝バリウム−ストロンチウム−チタネート）を有する半導体メモリを製造する場合、熱処理は、さらに、誘電体の酸化処理の枠内で行なわれる。
【００１９】
サリサイド化および酸化は、さらに、分離された工程で実行され得る。方法の実行と関係無く、シリコン層から離れた貴金属層の表面は、酸化物またはシリコン化合物を有さない。
【００２０】
酸化されたシリコン層を形成する基礎となるメカニズムは、酸素を含む雰囲気中での熱処理の際に、以下のように理解されるが、制限されることを意図しない。十分に高い温度でサリサイド化するために行なわれる熱処理において、貴金属層に面するシリコン層の面は、シリコン化合物層に変換され、他方、貴金属層から離れたシリコン層の表面は酸化される。従って、最初に、シリコン酸化物層によって覆われるシリコン化合物層が形成される。熱処理が進行すると、シリコン化合物は、益々分解する。ここで自由になったシリコンは、酸素を含む雰囲気の方向、従って、すでに形成されたシリコン酸化物層の方向に拡散する。その結果、シリコンは、貴金属を通って反対側に位置する表面に向かって拡散し得ないことが同時に達成される。この表面は、ここで、シリコン化合物を有しない。最終的に、最初に形成されたシリコン化合物は、酸化の継続において、ほぼ完全にシリコン酸化物および金属に変更され、ここで、付着を改善する混合が取得された状態である。上述のシーケンスは、原則的に、分離されたサリサイド化および酸化におけるシーケンスに対応する。サリサイド化が最初に完全に行なわれた場合であっても、次の酸化において、シリコン酸化物はシリコン化合物を犠牲にして形成される。その結果、貴金属と強く混合されたシリコン酸化物層が生成される。シリコン化合物がどの程度残存するかは、特に、処理の温度および持続時間に依存する。
【００２１】
熱処理をさらに低減するために、熱処理は、水蒸気が存在する状態にて、特に好適に行なわれる。なぜなら、シリコン化合物の酸化は、水蒸気を含む雰囲気中で、より速く進行するからである。例えば、レーザアニーリングおよび電子ビーム走査等のサリサイド化および酸化を行なう代替的方法が、同様に可能である。
【００２２】
好適には、可能な限り良好な付着を達成するために、シリコン層が完全に変更される。
【００２３】
さらに、シリコン層および貴金属層の厚さは、シリコン層が完全にサリサイド化される場合、貴金属層は部分的にのみ使用され、シリコン層から離れた貴金属層の表面が、実質的にシリコン化合物を有さない状態であるように、互いに調整されるならば好ましい。ここで、シリコン層は、貴金属層よりも極めて薄いことが望ましい。有利なのは、例えば、約１０〜２０倍厚い貴金属層である。
【００２４】
シリコン層は、好適には、多結晶または非結晶層として堆積される。このために適切な方法は、例えば、スパッタリングまたはプラズマにより支援されるＣＶＤ法である。さらに、シリコン層の堆積において、シリコン化合物がｉｎ  ｓｉｔｕ（その場で）で形成されるならば有利である。このために必要な条件、特に、必要とされる温度は、容易に実現され得る。
【００２５】
好適には、貴金属層は、シリコン層を設ける前に構造化されて、貴金属層のエッジおよび側面領域も、シリコン層によっておおわれることが望ましい。
【００２６】
貴金属層が、さらなる貴金属層を覆う強誘電性または誘電性コンデンサ誘電体上に設けられ、
さらなる貴金属層、コンデンサ誘電体および貴金属層が、共通のマスクを用いて、スタックを形成して構造化され、
シリコン層は、このスタック上に適合して堆積、サリサイド化および酸化され、
ここで、シリコン層は、コンデンサ誘電体と直接的に接触する領域において、完全に酸化されるならば有利である。
【００２７】
シリコン層は、スタックを可能な限り完全に覆う必要がある。コンデンサ誘電体の領域において、シリコン層はサリサイド化されず、完全に酸化されるにすぎない。従って、スタックの外側において、包囲して完全に絶縁する領域がシリコン層内に形成される。従って、貴金属層およびさらなる貴金属層は、電気的に互いに絶縁される。
【００２８】
可能な限り妨げられない、完全な酸化を可能にするために、同様に、酸化の後に絶縁層が設けられることが望ましい。絶縁層がシリコン酸化物を含む場合、この層もまた、酸化の前に設けられ得る。なぜなら、シリコン酸化物は、酸素を透過するからである。絶縁層がシリコン窒化物を含む場合、シリコン窒化物が酸素障壁としてみなされることに注意されたい。従って、持続的な酸化は、シリコン窒化物の厚さに依存して、対応して長い持続時間が提供されなければならない。
【００２９】
酸化の前に、貴金属層およびシリコン層がリソグラフィによって製造されたマスクを用いて構造化されるならば、さらに有利である。ここで、有利にも、シリコン層の反射防止層としての特性（ＡＲＣ＝ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ−ｃｏａｔｉｎｇ）が利用され得る。特に望ましいのは、ここで、スパッタリングによってシリコン層が堆積されることである。
【００３０】
望ましいことが、さらに明らかであるのは、絶縁層および酸化されたシリコン化合物層の中に、少なくとも１つのコンタクトホールを導入し、導電性材料で充填することである。この材料は、貴金属層への導電性接続を製造する。ここで、コンタクトホールが形成された後、コンタクトホールの底部に存在するシリコン化合物が、電気的接触抵抗（Ｕｅｂｅｒｇａｎｇｓｗｉｄｅｒｓｔａｎｄ）を低減するために除去され得る。特に、貴金属層の材料としてイリジウムを用いる場合、残存したシリコン化合物を除去することが推奨され得る。なぜなら、そうでない場合、接触抵抗が非常に高いからである。
【００３１】
貴金属層の材料は、好適には、ルテニウム、ロジウム、パラジウム、レニウム、オスミウム、プラチナ、イリジウムおよび金の群を含む金属である。プラチナおよびイリジウムが特に好ましい。さらに、上述の貴金属の合金が可能である。
【００３２】
本発明は、さらに、以下の工程、
絶縁層、シリコン層、およびシリコン層と接触する貴金属層が、この順序で、基板上に設けられる工程と、
サリサイド化が行われ、シリコン層と接触する貴金属層の表面がサリサイド化される工程と、
酸化が行なわれ、形成されたシリコン化合物層、および場合によっては残存する、シリコン層のサリサイド化されない領域が酸化される工程と
を有する、構成要素の製造方法によって解決される。
【００３３】
この場合、下に位置するシリコン層を有する貴金属層が絶縁層上に設けられる。サリサイド化および酸化は、ここで、同様に、上述の酸化されたシリコン化合物層に至る。サリサイド化および酸化は、同様に、共通の熱処理において実行され得る。
【００３４】
本発明は、さらに、以下の工程、
貴金属層が基板上に設けられる工程と、
貴金属層が、高温にて、少なくともシランを含む雰囲気に曝されて、貴金属層の表面にシリコン化合物層が形成される工程と、
絶縁層が設けられる工程と
を包含する構成要素の製造方法によって解決される。
【００３５】
温度は、ここで、シランが温度によって分解される程度の高さに選択される必要がある。このために必要な、約３００〜７００℃の温度は、サリサイド化のために必要な温度より高いので、シリコン化合物層がｉｎ  ｓｉｔｕで、貴金属表面上に形成される。これに対して、絶縁層または基板の、貴金属層によって覆われない領域上では、堆積されたシリコンは変更されない。選択的に、付着をさらに改善するために、続いて、酸化が行われ得る。酸化されなければ、最後に設けられる絶縁層への付着は、ｉｎ  ｓｉｔｕで形成されるシリコン化合物層によってのみ促されるにすぎないが、多くの目的には、これで十分である。
【００３６】
一般的な式ＳｉｎＨｘＲｙ、ただしｎ≧１およびｘ、ｙ≧０のシランが用いられる。Ｒｙはここで、例えば、ＣＨ３、ＮＨ２、ハロゲン、特にＦまたはＣｌである残基を示す。
【００３７】
好適には、置換されないシラン、特に、炭素を含まないシランが用いられる。炭素を含まないシランは、特に、炭素を含まないシリコン化合物を生成するか、ＳｉＯ２／貴金属混合位相の中に炭素を埋め込むことを回避するという利点を有する。
【００３８】
特に好適なのは、ＳｉｎＨ２ｎ＋２、ただしｎ≧１のシラン、特に、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）およびトリシラン（Ｓｉ３Ｈ８）である。
【００３９】
堆積の際に、上昇した温度は、３００℃より高く、特に、６００℃より高い必要がある。
【００４０】
好適には、本発明による方法は、それぞれ２つの電極、および２つの電極間に位置するコンデンサ誘電体を有する複数のメモリコンデンサを備える半導体メモリを製造するために用いられる。ここで、２つの電極のうちの少なくとも１つが貴金属層から形成される。
【００４１】
本発明は、さらに、貴金属層および絶縁層を有する構成要素に関する。このような構成要素は、上述の特許出願４から公知である。
【００４２】
貴金属層と絶縁層との間の付着を改善するために、絶縁層に面する貴金属層の表面にて、貴金属、シリコンおよび酸素からなる材料を含む、付着媒体層として機能する混合層が形成されることが、本発明により提示される。
【００４３】
混合層は、特に、本発明による方法によって取得され得る。貴金属層の材料は、特に、ルテニウム、ロジウム、パラジウム、レニウム、オスミウム、プラチナ、イリジウムおよび金の群を含む金属である。特に好適なのは、プラチナおよびイリジウムである。上述の貴金属の合金も可能である。好適には、絶縁層から離れた貴金属層の表面に、強誘電性または誘電性コンデンサ誘電体が境界を接する。
【００４４】
好適には、構成要素は、複数のメモリコンデンサを有する半導体メモリであり、２つの電極のうちの少なくとも１つが貴金属層から形成される。
【００４５】
以下において、本発明は、例示の実施形態を参照して説明され、図に示される。
【００４６】
単に、より良い例示目的で、本発明は、誘電性または強誘電性コンデンサ誘電体を有するメモリコンデンサを含む、半導体メモリの製造を参照して記載される。しかしながら、本発明は、当然、これに限定されず、貴金属層と絶縁層との間の付着が改善されるべき、至るところに用途が見出され得る。
【００４７】
【発明の実施の形態】
図１Ａは、選択トランジスタ８のドーピング領域４および６が埋め込まれる単結晶シリコンを含むベース基板２を示す。選択トランジスタ８のゲート電極は１０で表示される。導電性プラグ１２を介して、ドーピング領域６の１つがビット線１４と接続される。さらなるプラグ１６は、もう１つのドーピング領域４から、メモリコンデンサの形成されるべき下部電極に至る。例えば、ドーピングされたポリシリコンを含むプラグ１２、１６、ビット線１４およびゲート電極１０は、平坦化された絶縁層２０に埋め込まれる。
【００４８】
誘電性または強誘電性コンデンサ誘電体を有するメモリコンデンサの場合、コンデンサ誘電体の堆積の際に、プラグが酸化されることを防ぐために、ポリシリコンを含むプラグ１６と下部電極との間に、酸素障壁層が必要とされる。このために、絶縁層２０上に、対応する障壁層２２が堆積される。障壁層は、１つ以上の層で構成され得る。適切な材料は、例えば、ＥＰ０  ６９７  ７１８  Ａ１号に記載される。特に好適なのは、酸素を含むイリジウム層およびイリジウム酸化物層を含む障壁層の構成であり、これは、ＤＥ１９８  ６０  ０８０  Ａ１号およびＤＥ１９９  ０９  ２９５  Ａ１号に記載され、本開示内容は、本明細書中に、その全体が援用される。障壁層は、次に設けられるべき貴金属層への良好な付着を有する。
【００４９】
障壁層２２上に、好適には、プラチナを含む貴金属層２４（下部電極）、コンデンサ誘電体２６、同様に、好適にはプラチナを含む貴金属層２８（上部電極）、およびシリコン化合物層３０が堆積される。コンデンサ誘電体２６のために適切な材料は、特に、強誘電性および高ε誘電性特性を有する金属酸化物であり、これらは、例えば、同様に、ＤＥ１９８  ６０  ０８０  Ａ１号およびＤＥ１９９  ０９  ２９５  Ａ１号に記載される。次に設けられるべき絶縁層への貴金属層２８の付着は、シリコン層３０によって改善される。貴金属層２８の厚さは、約１００ｎｍであり、シリコン層３０の厚さは、約５ｎｍである。
【００５０】
３５０℃より高い温度で、特に、約７５０℃の温度での、酸素を含む雰囲気中での熱処理によって、シリコン層が変更される。ここで、貴金属層２８に面するシリコン層３０の面からサリサイド化が、シリコン層３０の反対側の面から酸化が開始する。貴金属層２８は、ここで、表面がサリサイド化される。貴金属層２８は、シリコン層３０よりも著しく大きい厚さを有するので、シリコン層３０から離れた、コンデンサ誘電体２６に面する貴金属層２８の表面は、サリサイド化されない状態である。熱処理が持続する場合（合計約２０分）、最初に形成されたシリコン化合物（この場合、プラチナシリサイド）は分解し、ここで、自由になるシリコンが酸化される。その結果、強い相互拡散を特徴とする、シリコン酸化物、貴金属、および場合によっては、シリコン化合物を含む混合層（酸化されたシリコン化合物層）が存在する。変更は、線影が付けられた層３０’によって、図１Ｂに模式的に示される。シリコン化合物の酸化工程の基礎となるメカニズムに関するさらなる指摘は、Ｓ．Ｐ．Ｍｕｒａｒｋａによる開示「Ｓｉｌｉｃｉｄｅｓ  ｆｏｒ  ＶＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎｓ」Ａｃａｄｅｍｉｃ  Ｐｒｅｓｓ、１９８３年、１０２〜１４３を参照されたい。シリサイドおよび酸化におけるプロセス条件は、所望の使用目的および用いられた貴金属に応じて、対応して容易に適合され得る。
【００５１】
シリコン層は、種々の方法によって設けられ得る。可能な方法は、
ａ）ＤＣスパッタリングを用いて約１０ｎｍの厚さの非結晶シリコン層を設ける。このような方法は、例えば、金属層をｇ線リソグラフィするために、反射防止層（ＡＲＣ）をスパッタリングする際に用いられる。
【００５２】
ｂ）プラズマにより支援される化学気層成長（ＰＥ−ＣＶＤ）。典型的な条件は、１００ｓｃｃｍのＳｉＨ４ガス流、４００℃の堆積温度、５Ｔｏｒｒ（約６６０Ｐａ）および５００ＷのＲＦパワーである。
【００５３】
ｃ）熱により活性化されるＬＰ−ＣＶＤ法（減圧化学気相成長）によって、ＳｉＨ４またはＳｉＨ２Ｃｌ２、６００℃〜７００℃の温度、および７０（約９３１０Ｐａ）〜１００Ｔｏｒｒ（約１３３００Ｐａ）の気圧を用いて、ポリシリコン層または非結晶シリコンを堆積させる。選択的に、プラズマによる支援（Ｐｌａｓｍａ−Ｕｎｔｅｒｓｔｕｅｔｚｕｎｇ）が提供され得る。プラチナの場合、サリサイド化は、３５０℃未満ですら開始するので、ここで、サリサイド化は、少なくとも部分的にｉｎ  ｓｉｔｕで行なわれる。プラチナのサリサイド化に関する、特に、変換温度（Ｕｍｗａｎｄｌｕｎｇｔｅｍｐｅｒａｔｕｒ）、形成速度および基礎となるメカニズムに関する記載は、Ｃ．Ｃａｎａｌｉらによる、上述の専門論文「Ｐｔ２ＳｉおよびＰｔＳｉ  ｆｏｒｍａｔｉｏｎ  ｗｉｔｈ  ｈｉｇｈ−ｐｕｒｉｔｙ  ＰＴ  ｔｈｉｎ  ｆｉｌｍｓ」Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．３１、Ｎｏ．１、１９７７年、４３〜４５から読み取られ得る。さらなるｅｘ  ｓｉｔｕのサリサイド化工程は、次に、同様に、実行され得る。この方法を用いて、わずかな単層の厚さのみのシリコン化合物層が生成され得る。
【００５４】
用いられた出発材料は、部分的に、水素を含むので、アニール工程は、酸素を含む雰囲気中に提供されて、水素によって引き起こされたダメージが、強誘電性または誘電性コンデンサ誘電体において回復される。次に続く、絶縁層（シリコン酸化物等の酸化物、または窒化シリコン等の窒化物）のあらゆる堆積は、同様に、ｉｎ  ｓｉｔｕ（インサイチュ）で行なわれ得る。
【００５５】
酸化されたシリコン化合物層の形成は、単一の熱処理または連続する処理にて行なわれ得る。酸化されたシリコン化合物層の形成は、コンデンサ誘電体の調整のために必要とされるアニール工程の枠内（強誘電性誘電体の場合は、強アニールとも呼ばれる）で行なわれることも可能である。
【００５６】
水蒸気を含む雰囲気中での熱処理に関して、特に、以下の条件が有利であると思われる。すなわち、６００℃より高い温度で約３０分である。貴金属シリコン化合物の完全な酸化のために、９００℃といった、より高い温度が必要とされる。
【００５７】
酸化されたシリコン層３０’が形成された後、図１Ｃによると、マスク３２が設けられる。このマスクは、障壁層２２までを含む層全体を構造化するために用いられる。好適には、例えば、窒化チタンまたは二酸化シリコンを含むハードマスクである。異方性エッチング法（例えば、アルゴンスパッタリングまたは塩素／アルゴン高温ＲＩＥ）を用いて構造化された後、絶縁層２０上に、障壁層２２、貴金属層２４、コンデンサ誘電体２６、貴金属層２８および酸化されたシリコン化合物層３０’を含むスタックが存在する。図１Ｅによると、例えば、酸化物を含む絶縁層３４は、このスタック、および露出された絶縁層２０上に設けられ、平坦化される。ここで詳細に図示されないマスクを用いて、貴金属層２８まで達するコンタクトホール３６が、絶縁層３４および酸化されたシリコン層３０’の中にエッチングされる。ここで、貴金属層２８と、コンタクトホール３６を充填するために用いられる導電性材料との間の接触抵抗を可能な限り小さい状態で保持するために、場合によっては存在する、コンタクトホール３６の底部におけるシリコン化合物が、同様に、除去される。導体トラック３８は、電極２８への電気的接続を製造する。
【００５８】
酸化されたシリコン層３０’によって、貴金属層２８と絶縁層との間の付着は著しく改善される。
【００５９】
図２Ａ〜図２Ｃにおいて、別の方法シーケンスが示される。図２Ａに示されるように、コンデンサ誘電体２６、貴金属層２８およびシリコン層３０が適合して堆積される前に、貴金属層２４および障壁層２２が構造化される。この場合、さらに、貴金属層２４の側面が、有効なコンデンサ表面として利用可能である。その結果、コンデンサのキャパシタンスが大きくなる。これによって、一定のキャパシタンスで、より小さいコンデンサが製造され得、その結果、集積密度が高くなり得る。
【００６０】
サリサイド化および酸化によって、シリコン層３０が酸化されたシリコン化合物層３０’に変更された後で、絶縁層３４が設けられ、コンタクトホール３６および導体トラック３８が製造される。コンデンサ誘電体２６、貴金属層２８および酸化されたシリコン化合物層３０’は、広い部分において構造化されず、隣接し合うメモリセルを覆う。従って、貴金属層２８は、複数のメモリコンデンサ用の共通の上部電極である。これによって、さらに、貴金属層２８を接触接続するために、より少ないコンタクトホール３６が必要とされ、その結果、集積密度は、さらに、高くなり得る。さらに、貴金属層は、より大きい面が、酸化されたシリコン化合物層によって覆われ、それにより、付着は、さらに改善される。
【００６１】
図３Ａ〜図３Ｃに示される方法シーケンスは、図１Ａ〜図１Ｅに示される方法シーケンスと、特に、以下の点で異なる。すなわち、ここで、絶縁層３４の堆積、およびコンタクトホール３６の形成の後、シリコン層３０が、熱処理によって、酸化された絶縁層に変換されるという点である。サリサイド化が、シリコン層３０’の堆積の際に、すでにｉｎ  ｓｉｔｕで開始しない場合、この方法シーケンスにおいて、さらに、コンタクトホールの底部においてシリコン化合物は形成されない。
【００６２】
図４Ａ〜図４Ｃに示される方法シーケンスの場合、シリコン層３０が構造化によって形成されたスタック上に適合して堆積される前に、障壁層２２、貴金属層２４、コンデンサ誘電体２６および貴金属層２８が構造化される。次に、シリコン層３０が変更される。スタックの側面における露出されたコンデンサ誘電体２６の領域内、および絶縁層２０の露出された表面上のシリコン層３０は、貴金属と接触しないため、シリコン層３０は、ここでもサリサイド化されず、完全にシリコン酸化物層３０”に変換される。コンデンサ誘電体の露出する領域に沿って形成されつつあるシリコン酸化物によって、貴金属層２８と２４との間の絶縁が保証される。
【００６３】
図５Ａ〜図５Ｆにおいて、方法シーケンスが示される。ここでは、さらに、下部貴金属層２４と絶縁層２０との間の付着が、酸化されたシリコン化合物層によって改善される。ここで製造されたメモリコンデンサは、図１〜図４に示されるスタックキャパシタと逆に、オフセットキャパシタとも呼ばれる。
【００６４】
例えば、シリコン酸化物を含む絶縁層２０上に、シリコン層４０および貴金属層２４が堆積され、マスク４２を用いて構造化される。このように構造化された層上に、コンデンサ誘電体２６、貴金属層２８およびシリコン層３０が堆積され、さらなるマスク４４を用いて構造化される。シリコン層３０は、この場合、リソグラィによってマスク４４が製造される際に、同時に、反射防止層として機能する。ここで、可能な限り最適な結果を達成するために、シリコン層の厚さは、露光に用いるビームの波長に対応して設定される。
【００６５】
次に、熱処理によって、シリコン層３０および４０が、酸化されたシリコン化合物層３０’および４０’それぞれに変更される。続いて設けられた絶縁層３４において、第３のマスク４６を用いて、コンタクトホール（プラグの）４８、５０および５２が生成され、導電性材料を用いて充填される。コンタクトホール４８は、ここで、絶縁層３４および絶縁層２０を通過し、選択トランジスタ８のドーピング層４にまで達する。絶縁層３４上に位置する導体トラック５４は、コンタクトホール４８を、貴金属層２８（上部電極）にまで達するコンタクトホール５０と接続し、従って、貴金属層２８とドーピング領域４との間に導電性接続を製造する。貴金属層２４にまで達するコンタクトホール５２、および、同様に、絶縁層３４に位置する導体トラック５６を用いて、貴金属層２４（下部電極）が接触接続される。
【００６６】
図６Ａ〜図６Ｅに示される方法シーケンスの場合、図５Ａ〜図５Ｆに示される方法シーケンスと逆に、シリコン層３０のサリサイド化は、堆積される際に（ｉｎ  ｓｉｔｕで、すでに、少なくとも部分的に実行される。さらに、ここで、シリコン層４０は、貴金属層２４が構造化される前に、酸化されたシリコン化合物層４０’にすでに変換された。ここで、プラチナ等の貴金属は、酸素を透過性であるという事情が利用される。貴金属層２４および酸化されたシリコン化合物層４０’は、同様に、マスク４２を用いて構造化される。次に設けられるコンデンサ誘電体２６および貴金属層２８の構造化は、マスク４４を用いて行なわれる。次の、シリコン層３０の堆積において、シリコン層が、貴金属層２４または２８と直接的に接触するところで、サリサイド化がｉｎ  ｓｉｔｕで行なわれる。従って、シリコン化合物３１およびシリコン層３０が生成される。堆積には、一般的な式ＳｉｎＨｘＲｙ、ただしｎ≧１およびｘ、ｙ≧０のシランが用いられる。ここで、Ｒｙは、例えば、ＣＨ３、ＮＨ２、ハロゲン、特にＦまたはＣｌである残基を示す。ＳｉＨ４、Ｓｉ２Ｈ６およびＳｉ２Ｈ２Ｃｌ２が特に望ましい。堆積は、熱によって活性化されて、すなわち、シランの熱分解を可能にする十分に高い温度にて行なわれる。適切な条件は、例えば、７００℃、２Ｔｏｒｒ、ＳｉＨ４／Ａｒの雰囲気である。シリコン層３０、およびｉｎ  ｓｉｔｕで形成されたシリコン化合物層３１のさらなる酸化は、ここでは行なわれない。この場合、貴金属層２４と２８との間の短絡を回避するために、サリサイド化されない領域３０は、選択的に、サリサイド化された領域３１から除去され得る。除去されない場合、サリサイド化された領域３０は、酸化の際に完全に酸化される（領域３０”）。次に続く工程は、図５Ｅおよび図５Ｆに対応する。
【００６７】
次に酸化が行なわれないｉｎ  ｓｉｔｕでのサリサイド化は、当然、図１〜図４に示される構造の場合でも可能である。特に、図１、図２および図３の構造において、変更されないシリコンによる短絡の危険は生じない。これに対して、図４による構造の場合、変更されないシリコンは除去されるか、または酸化によって絶縁体に変換される。
【００６８】
図７Ａは、コンデンサの拡大された部分図を示す。ここで、貴金属層２８上に、シリコン層６０が設けられ、すでに部分的に変更されている。下部領域６１は、金属シリコン化合物であり、他方、上部領域６２は、シリコン酸化物を含む。酸化が進行するにつれ、形成されたシリコン化合物が分解し、ここで自由になるシリコンは酸化される。
【００６９】
図７Ｂおよび図７Ｃは、コンデンサの側方エッジを示す。このエッジ上に、シリコン層６０が同様に堆積され、第１の熱処理によってシリコン化合物層６１に変換された。これに対して、側方エッジにて露出するコンデンサ誘電体２６の領域において、シリコン層６０が変更されずに残存する。次に続く酸化（図７Ｃ）において、初めて、この領域６２は酸化され、他方、シリコン層６０の残りの領域（シリコン化合物層６１）は、酸化されたシリコン化合物層６３に変更される。
【００７０】
図８は、酸化されたシリコン化合物層によって覆われたプラチナ構造を示す。酸化されたシリコン化合物層は、多結晶構造を有する。
【００７１】
酸化されたシリコン化合物層の組成は、図９Ａおよび図９Ｂに示される。これらは、酸化されたシリコン化合物層の異なった深さのＥＤＸ（エネルギー分散Ｘ線分析）スペクトルを示す。これらの深さは、異なった大きさの加速電圧によって設定される。酸化されたシリコン化合物層の深さが小さい場合（図９Ａ）、酸素の割合が比較的大きいことが見出され得る。シリコンおよびプラチナの信号は、ほぼ同じである。より下に位置する酸化されたシリコン化合物層の深さがより大きい層（図９Ｂ）において、プラチナの割合が増大し、逆に、シリコンおよび酸素の割合は減少する。考察された層は、以下の条件の下で製造された。
【００７２】
ａ）プラチナ層、ＳＢＴ層およびプラチナ層を含む層スタックの堆積、
ｂ）４００℃で、シランを用いて、プラズマ支援のＣＶＤ法による、約５０ｎｍの厚さの窒化物層の堆積。すでに、安定化工程（所与の温度における、フローの設定）およびプラズマの点火の際に、シランの分解に基づいて、プラチナシリサイドの形成が行なわれる。
【００７３】
ｃ）５００℃で３時間、および８００℃で１５分、酸素中にて熱処理、
ｄ）プラズマエッチング法（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ  ＩｎｃによるＰ５０００ＭｘＰ設備における、少ないＶＤＣで、ＣＦ４／酸素エッチングプロセス）による窒化物層の除去、および
ｅ）７００℃にて約３０分酸素中で後処理。
【００７４】
限定されることを望むことなく、窒化物層は、酸素障壁であるので、シリコン化合物の酸化は、実質的に、工程ｅ）において行なわれることが推測される。しかしながら、酸素およびＨ２Ｏは、さらに、ＳＢＴ層から拡散し、酸化に貢献する。
【００７５】
【発明の効果】
本発明は、従来と比較して絶縁層への貴金属層の付着が改良された構成要素の製造方法を提供することを可能とする。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明による製造方法の個別の方法工程を示す。
【図１Ｂ】図１Ｂは、本発明による製造方法の個別の方法工程を示す。
【図１Ｃ】図１Ｃは、本発明による製造方法の個別の方法工程を示す。
【図１Ｄ】図１Ｄは、本発明による製造方法の個別の方法工程を示す。
【図１Ｅ】図１Ｅは、本発明による製造方法の個別の方法工程を示す。
【図２Ａ】図２Ａは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図２Ｂ】図２Ｂは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図２Ｃ】図２Ｃは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図３Ａ】図３Ａは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図３Ｂ】図３Ｂは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図３Ｃ】図３Ｃは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図４Ａ】図４Ａは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図４Ｂ】図４Ｂは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図４Ｃ】図４Ｃは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ａ】図５Ａは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ｂ】図５Ｂは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ｃ】図５Ｃは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ｄ】図５Ｄは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ｅ】図５Ｅは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図５Ｆ】図５Ｆは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図６Ａ】図６Ａは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図６Ｂ】図６Ｂは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図６Ｃ】図６Ｃは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図６Ｄ】図６Ｄは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図６Ｅ】図６Ｅは、本発明による製造方法の、さらなる実施形態の個別の方法工程を示す。
【図７Ａ】図７Ａは、酸化されたシリコン化合物層を有するメモリコンデンサの部分図を示す。
【図７Ｂ】図７Ｂは、酸化されたシリコン化合物層を有するメモリコンデンサの部分図を示す。
【図７Ｃ】図７Ｃは、酸化されたシリコン化合物層を有するメモリコンデンサの部分図を示す。
【図８】図８は、酸化されたシリコン化合物層によって覆われたＳＥＭ写真画像を示す。
【図９Ａ】図９Ａは、酸化されたシリコン化合物層のＥＤＸスペクトルを異なった深さで示す。
【図９Ｂ】図９Ｂは、酸化されたシリコン化合物層のＥＤＸスペクトルを異なった深さで示す。
【符号の説明】
２  ベース基板
４、６  ドーピング領域
８  選択トランジスタ
１０  ゲート電極
１２、１６  プラグ
１４  ビット線
２０  絶縁層
２２  障壁層
２４、２８  貴金属層
２６  コンデンサ誘電体
３０、４０  シリコン層
３０’、４０’  シリコン層
３０”  シリコン酸化物層
３１  シリコン化合物層
３２  マスク
３４  絶縁層
３６  コンタクトホール
３８  導体トラック
４２、４４、４６  マスク
４８、５０、５２  コンタクトホール／プラグ
５４、５６  導体トラック
６０  シリコン層
６１  シリコン化合物層
６２  シリコン酸化物層
６３  酸化されたシリコン化合物層
【図１Ａ】
0003958229.tif 000002
【図１Ｂ】
0003958229.tif 000003
【図１Ｃ】
0003958229.tif 000004
【図１Ｄ】
0003958229.tif 000005
【図１Ｅ】
0003958229.tif 000006
【図２Ａ】
0003958229.tif 000007
【図２Ｂ】
0003958229.tif 000008
【図２Ｃ】
0003958229.tif 000009
【図３Ａ】
0003958229.tif 000010
【図３Ｂ】
0003958229.tif 000011
【図３Ｃ】
0003958229.tif 000012
【図４Ａ】
0003958229.tif 000013
【図４Ｂ】
0003958229.tif 000014
【図４Ｃ】
0003958229.tif 000015
【図５Ａ】
0003958229.tif 000016
【図５Ｂ】
0003958229.tif 000017
【図５Ｃ】
0003958229.tif 000018
【図５Ｄ】
0003958229.tif 000019
【図５Ｅ】
0003958229.tif 000020
【図５Ｆ】
0003958229.tif 000021
【図６Ａ】
0003958229.tif 000022
【図６Ｂ】
0003958229.tif 000023
【図６Ｃ】
0003958229.tif 000024
【図６Ｄ】
0003958229.tif 000025
【図６Ｅ】
0003958229.tif 000026
【図７Ａ】
0003958229.tif 000027
【図７Ｂ】
0003958229.tif 000028
【図７Ｃ】
0003958229.tif 000029
【図８】
0003958229.tif 000030
【図９Ａ】
0003958229.tif 000031
【図９Ｂ】
0003958229.tif 000032