(57)【特許請求の範囲】
【請求項１】
基板の表側及び裏側から、該基板の表面及び裏面にＣＶＤにより第１膜を形成する第１膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第１膜をエッチングによりパターニングする第１膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第１膜を含む前記基板の表面に形成された積層体上及び前記第１膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第２膜を形成する第２膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第２膜を、パターニングする前にレジストで覆って保護する工程と、
前記第２膜が前記レジストで覆われた状態で、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程と、
を含むことを特徴とする基板装置の製造方法。
【請求項２】
基板の表側及び裏側から、該基板の表面及び裏面にＣＶＤにより第１膜を形成する第１膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第１膜をエッチングによりパターニングする第１膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第１膜を含む前記基板の表面に形成された積層体上及び前記第１膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第２膜を形成する第２膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第２膜を含む前記基板の表面に形成された積層体上及び前記第２膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第３膜を形成する第３膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第３膜を、パターニングする前にレジストで覆って保護する工程と、
前記第３膜が前記レジストで覆われた状態で、前記第３膜、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と、
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第３膜をエッチングによりパターニングする第３膜パターニング工程と、
を備えることを特徴とする基板装置の製造方法。
【請求項３】
前記一括除去工程は、ウエットエッチングを行う工程を含むことを特徴とする請求項１又は２に記載の基板装置の製造方法。
【請求項４】
前記一括除去工程は、エッチングガスを少なくとも１回交換して同一エッチング装置によりドライエッチングを行う工程を含むことを特徴とする請求項１から３のいずれか一項に記載の基板装置の製造方法。
【請求項５】
前記第１膜及び前記第２膜は、ポリシリコン膜からなることを特徴とする請求項１から４のいずれか一項に記載の基板装置の製造方法。
【請求項６】
前記第１膜パターンニング工程と前記一括除去工程との間に、前記基板の表側及び裏側から、酸化膜を形成する酸化膜形成工程を更に含み、
前記一括除去工程では、前記酸化膜、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体を一括して除去することを特徴とする請求項１から５のいずれか一項に記載の基板装置の製造方法。
【請求項７】
前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりも感度が低いことを特徴とする請求項１から６のいずれか一項に記載の基板装置の製造方法。
【請求項８】
前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりも膜厚が厚いことを特徴とする請求項１から７に記載の基板装置の製造方法。
【請求項９】
前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりもポストベーク温度が高いことを特徴とする請求項１から８に記載の基板装置の製造方法。
【請求項１０】
請求項１から９のいずれか一項に記載の基板装置の製造方法を含み、
前記第１膜形成工程及び前記第１膜パターニング工程により、前記基板上で各画素に構築される電子素子及び該電子素子に接続された配線の少なくとも一部を前記第１膜から形成することを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴアレイ基板装置、半導体基板装置等の基板装置の製造方法及びこれを含む電気光学装置の製造方法の技術分野に属し、特に液晶装置等の電気光学装置を構成する基板装置を製造するのに好適な基板装置の製造方法及びこれを含む電気光学装置の製造方法の技術分野に属する。
【０００２】
【従来の技術】
従来、この種の基板装置の製造方法として、例えば薄膜トランジスタ（以下適宜、ＴＦＴと称す）を備えたＴＦＴアレイ基板装置を製造する方法では、石英基板等の基板上に、ＣＶＤ（化学蒸着）によりチャネル領域を有する半導体層となるポリシリコン膜を形成し、レジストを用いてのフォトリソグラフィ及びエッチングにより、所定パターンとする。次に、その上にゲート酸化膜としての酸化膜を熱酸化等により形成する。更にその上にゲート電極となるポリシリコン膜をＣＶＤにより形成し、レジストを用いてのフォトリソグラフィ及びエッチングにより、所定パターンとする。
【０００３】
上述の製造方法によれば、ポリシリコン膜をＣＶＤで成膜する際に、基板の表面だけでなく裏面にも同様にポリシリコン膜が形成される。しかるに、電気光学装置用の基板装置等の場合、当該基板装置の透過率が問題とされるため、このように裏面に形成されると共に透過率を低める要因となる不要なポリシリコン膜を是非取り除かねばならない。
【０００４】
ここで、基板の表面に形成されたポリシリコン膜をパターニングする際のエッチングにより裏面に形成されたポリシリコン膜も除去することが考えられる。しかし、基板の表面に形成されたポリシリコン膜を配線や素子の一部とするようにパターニングする場合、高いパターン精度が要求されるので、指向性の高いドライエッチングを用いる必要がある。従って、このような基板の表側に対するエッチングでは、裏面に形成されたポリシリコン膜を除去することはできない。
【０００５】
そこで現状では、裏面にポリシリコン膜が形成される都度に（即ち、表面に形成されたポリシリコン膜上で、次の成膜等を行う以前に）、これを専用の（即ち、裏面に形成されたポリシリコン膜を除去するために専用の）エッチングにより除去している。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＣＶＤにより裏面に形成される不要なポリシリコン膜が形成される都度に、これを除去するために専用の（基板表面へのレジストの塗布、焼成、剥離等を含む）フォトリソグラフィ及びエッチングを行っているのでは、工程数削減や製造工程の単純化、或いは製造コストの削減等の一般的な要請に沿うのは困難であるという問題点がある。更に、ＴＦＴの半導体層やゲート電極となる有用なポリシリコン膜が表面に露出した状態における裏面の不要なポリシリコンを除去する作業は、当該表面にある有用なポリシリコン膜にダメージを与える原因となる。更に裏面に形成されるポリシリコン膜等はその都度除去されるため、当該基板装置の一連の製造プロセスの大半において、石英基板等の基板の裏面は、露出した状態とされるので、いずれかの工程で基板の裏面にキズが付く可能性が基本的に高い。この結果、上述の製造方法によれば製造される基板装置或いはこれを備えた電気光学装置における装置信頼性を高めるのが困難であるという問題点もある。
【０００７】
本発明は上述した問題点に鑑みなされたものであり、製造工程の効率化を図ることができ、しかも製造された装置の信頼性を高めることも可能である基板装置の製造方法及びこれを含む電気光学装置の製造方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明の基板装置の製造方法では、基板の表側及び裏側から、該基板の表面及び裏面にＣＶＤにより第１膜を形成する第１膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第１膜をエッチングによりパターニングする第１膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第１膜を含む前記基板の表面に形成された積層体上及び前記第１膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第２膜を形成する第２膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第２膜をレジストで覆って保護する工程と、
前記第２膜が前記レジストで覆われた状態で、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程と、
を含むことを特徴とする。
また、本発明の基板装置の製造方法では、基板の表側及び裏側から、該基板の表面及び裏面にＣＶＤにより第１膜を形成する第１膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第１膜をエッチングによりパターニングする第１膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第１膜を含む前記基板の表面に形成された積層体上及び前記第１膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第２膜を形成する第２膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第２膜を含む前記基板の表面に形成された積層体上及び前記第２膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第３膜を形成する第３膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第３膜をレジストで覆って保護する工程と、
前記第３膜が前記レジストで覆われた状態で、前記第３膜、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と、
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第３膜をエッチングによりパターニングする第３膜パターニング工程と、
を備えることを特徴とする。
【０００９】
本発明の基板装置の製造方法によれば、先ず石英基板、半導体基板等の基板が用意され、第１膜形成工程で、ＣＶＤにより、基板の表面に第１膜が形成される。この際、ＣＶＤは、スパッタリング等の技術と異なり指向性が殆ど無いため、基板の表側及び裏側から作用する。このため、基板の裏面にも、第１膜が形成される。このように裏面に形成された第１膜はこの時点では除去されず、第１膜で基板の裏面が覆われた状態のまま、引き続いて基板の表面におけるパターニング工程或いは成膜工程が行われることになる。即ち次に、第１膜パターニング工程で、基板の表側からのエッチングにより、基板の表面に形成された第１膜はパターニングされ、製造すべき基板装置の仕様に応じた所定パターンとされる。更に、製造すべき基板装置の仕様に応じて、パターニングされた第１膜上に直接或いは該第１膜を含む積層体上における酸化膜や絶縁膜の成膜等を経た後に、第２膜形成工程で、ＣＶＤにより、第１膜を含む基板の表面に形成された積層体上に第２膜が形成される。この際、ＣＶＤで成膜を行っているので、第１膜を含む基板の裏面に形成された積層体上にも第２膜が形成される。次に、製造すべき基板装置の仕様に応じて基板の表側で第１膜を含む積層体上における酸化膜や絶縁膜の成膜等を経た後に、若しくは第２膜の成膜直後又は第２膜のパターニング後に、一括除去工程で、第２膜のみならず第１膜形成工程後に除去されていない第１膜を含む基板の裏面に形成された積層体が、エッチングにより一括して除去される。ここに、「一括して除去」とは、他の成膜処理やパターニング処理を、第２膜及び第１膜をエッチングにより除去する間に介在させること無く、これらの第２膜及び第１膜を連続或いは一連のエッチングにより除去する意味であり、同一のエッチング装置内で同一のエッチングガス又は液により除去する場合の他、エッチングガス又は液を途中で（第２膜用から第１膜用に）交換する場合や、途中で異なるエッチング装置に移してエッチングを続ける場合も含む。また、基板の裏側で第２膜と第１膜との間に他の膜（例えば、酸化膜や絶縁膜）が存在する場合には、当該他の膜並びに第２膜及び第１膜を連続的に或いは一連のエッチングにより除去する意味である。
【００１０】
このように本発明の基板装置の製造方法によれば、一括して第２膜及び第１膜をエッチングにより除去するので、第１膜や第２膜を形成する都度にこれら裏面に形成された膜を一々専用のエッチング（表面におけるレジスト塗布、焼成、剥離等を含むプロセス）により除去する場合と比べて、製造工程を単純化できる。
【００１１】
また、このように裏面に形成された膜を一々専用のエッチングにより除去する場合と比べて、基板の表面に形成された積層体上にレジストを塗布し、焼成し、後にこれを剥離するプロセスを含むエッチングを、裏面に形成された膜を除去するために行う回数が、１／２以下に減る。従って、基板の表面に形成された積層体が当該専用エッチングの過程でダメージを受ける可能性が低減される。このため、最終的に基板の表面に形成された積層体からなる配線や素子が不良化する可能性を低減でき、製造される基板装置における装置信頼性を高めることが可能となる。
【００１２】
更に、第１膜を形成してから、第１膜を第２膜と共にエッチングにより除去するまでの間は、基板の裏面は、少なくとも第１膜により覆われている。このため、当該第１膜が基板の裏面用の保護膜として機能し、最終的に基板の裏面にキズ等のダメージが付くの効果的に防止できる（即ち、裏面を覆う第１膜にキズ等がついてもその後の一括除去工程で除去されてしまうので問題とならない）。従って、この意味からも、最終的に製造される装置における装置信頼性及び性能を高めることが可能となる。
【００１３】
これに加えて、第１膜を形成してから、第１膜を第２膜と共にエッチングにより除去するまでの間は、基板の裏面に形成されている第１膜等を利用して静電チャックを用いることも可能となるので一層有利である（即ち、石英基板では、絶縁性が高いため、静電チャックを用いることができず、製造装置内における基板の搬送や固定には、専らクランプ等を用いなくてはならず、ハイパフォーマンスの装置は使用できない）。
【００１４】
但し、本発明の基板装置の製造方法では、一括除去工程があまり遅くなったのでは（例えば、基板の裏面において、第１膜形成工程後に行われる複数の工程を経て、第１膜上に第２膜以外に複数の膜や特に厚い膜が形成されたのでは）、その後にエッチングにより一括して除去するのは困難である。例えば、第２膜上にＣＶＤによる層間絶縁膜（ＮＳＧ、ＢＳＧ等）を膜厚８００ｎｍ程度に形成した後では、一括除去は非常に困難となる（時間がかかる）。このため個々の基板装置を製造する上での、個別具体的な一括除去工程の容易性（エッチング時間）、一括除去により得られる製造上の利益、第１膜等を保護膜として機能させる期間、第１膜により静電チャックの利用を可能ならしめる期間等を総合的に勘案して、適当と考えられる工程後に、当該一括除去工程を入れるのが好ましい。
【００１５】
本発明の基板装置の製造方法の一態様では、前記一括除去工程の前に、前記基板の表側から、前記第２膜及び前記第１膜を含む前記基板の表面に形成された積層体をレジストで覆って保護する工程を更に含み、前記一括除去工程は、前記第２膜及び前記第１膜を含む前記基板の表面に形成された積層体が前記レジストで覆われた状態のまま終始行われる。
【００１６】
この態様によれば、第２膜及び第１膜を含む基板の表面に形成された積層体はレジストで覆われ保護された状態のままで、一括除去工程が開始され、終了される。従って、一括除去工程に用いられるエッチング装置の種類や数や、エッチングガス又は液の種類や数によらず、裏面に形成された第２膜及び第１膜を除去するためには、基板の表側には一つのレジストを夫々１回だけ塗布・焼成・剥離すれば足る。この結果、製造工程の簡略化を図ることができると共にレジストの塗布から剥離に至る過程で基板の表面側におけるダメージを最小限に抑えられる。
【００１７】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程を更に含む。
【００１８】
この態様によれば、一括除去工程の後に、基板の裏側で第２膜が除去された状態で、基板の表側で第２膜が第２膜パターニング工程によりエッチングによりパターニングされる。従って、基板の表側では、パターニング前の均一な第２膜上に、一括除去工程におけるエッチング用のレジストを塗布できる。この結果、当該レジストを良好に塗布、焼成及び剥離可能となり、当該レジストの塗布、焼成及び剥離に起因する第２膜のダメージを低減できる。
【００１９】
或いは本発明の基板装置の製造方法の他の態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程を更に含む。
【００２０】
この態様によれば、基板の表側で第２膜が第２膜パターニング工程によりエッチングによりパターニングされ、その後、一括除去工程により基板の裏側で第２膜及び第１膜が除去される。従って、第２パターニング工程の間も、基板の裏面は第２膜及び第１膜により保護されている。即ち、比較的長期に亘って基板の裏面を第２膜及び第１膜により保護できるので、当該基板の裏面がキズ等のダメージを受ける可能性を一層低減できる。
【００２１】
或いは本発明の基板装置の製造方法の他の態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第２膜をエッチングによりパターニングする第２膜パターニング工程と、前記基板の表側及び裏側から、前記パターニングされた第２膜を含む前記基板の表面に形成された積層体上及び前記第２膜を含む前記基板の裏面に形成された積層体上に、ＣＶＤにより第３膜を形成する第３膜形成工程とを更に含み、前記一括除去工程では、前記第３膜、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する。
【００２２】
この態様によれば、基板の表側で第２膜が第２膜パターニング工程でエッチングによりパターニングされ、その後、第３成膜工程で、このようにパターニングされた第２膜を含む基板の表面に形成された積層体（第１膜と第２膜との間や、第２膜上に酸化膜や絶縁膜が形成されているものも含む）上に、ＣＶＤにより第３膜が形成される。この際、ＣＶＤは指向性が殆ど無く、基板の表側及び裏側から作用するため、基板の裏面にも第３膜が形成される。更にその後、一括除去工程により基板の裏側で第３膜、第２膜及び第１膜が一括して除去される。従って、３つの膜を一括して除去するので、これら第１〜第３膜を形成する都度にこれら基板の裏面に形成された膜を一々専用のエッチングにより除去する場合と比べて、製造工程を遥かに単純化できる。
【００２３】
尚、エッチングにより一括して除去可能な程度において、第３膜の上に更にＣＶＤにより形成された複数の膜（例えば、第４膜、第５膜、第６膜、…）を含めて一括して除去してもよい。或いは、これら複数の膜（第１膜、第２膜、第３膜、…）を２つ以上ずつ一括してエッチングにより除去してもよい。
【００２４】
この態様では、前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第３膜をエッチングによりパターニングする第３膜パターニング工程を更に含んでもよい。
【００２５】
この態様によれば、一括除去工程の後に、基板の裏側で第３膜が除去された状態で、基板の表側で第３膜が第３膜パターニング工程によりエッチングによりパターニングされる。従って、基板の表側では、パターニング前の均一な第３膜上に、一括除去工程におけるエッチング用のレジストを塗布できる。
【００２６】
或いはこの態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第３膜をエッチングによりパターニングする第３膜パターニング工程を更に含んでもよい。
【００２７】
この態様によれば、基板の表側で第３膜が第３膜パターニング工程によりエッチングによりパターニングされ、その後、一括除去工程により基板の裏側で第３膜、第２膜及び第１膜が除去される。従って、第３パターニング工程の間も、基板の裏面は第３膜、第２膜及び第１膜により保護されている。
【００２８】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程は、ウエットエッチングを行う工程を含む。
この態様によれば、ウエットエッチングにより一括除去工程の少なくとも一部が行われる。一般に、ウエットエッチングでは指向性がなくパターン精度を出すことが困難であるが、一括除去工程ではパターン精度を出す必要は全く無い（即ち、表側は全く除去せず、裏側は全面的に除去すればよい）。このため、例えば低品位のエッチング液を用いて簡易なウエットエッチング環境でも当該一括除去処理を問題なく行える。更に、大量の基板装置をバッチ処理によりまとめて行っても特に問題無く行えるので実用上便利である。但し、酸化膜を除去するに、ポリシリコン除去用のウエットエッチング液では困難であり、酸化膜除去用のエッチング液で処理が可能である。また、同一装置内のポリシリコン用と酸化膜用のエッチング液を貯蔵した二層式であれば同時に処理が可能である。例えば第２膜と第３膜との間に酸化膜がある場合等には、一括除去工程の中で、第３膜除去用のウエットエッチングを行った後に、酸化膜除去用のドライエッチングを行い、続いて第２膜除去用のウエットエッチングを行い、更に第１膜除去用のウエットエッチングを行うようにすればよい。また、第１膜と第２膜との間に酸化膜がある場合には、一括除去工程の中で、第２膜をドライエッチングし、酸化膜をウエットエッチング、第１膜をドライエッチングするとよい。
【００２９】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程は、エッチングガスを少なくとも１回交換して同一エッチング装置によりドライエッチングを行う工程を含む。
【００３０】
この態様によれば、エッチングガスを少なくとも１回交換しての、同一エッチング装置によるドライエッチングにより、一括除去工程が行われる。一般に、基板の表側で配線や素子の一部となるように第１膜や第２膜をパターニングするためには、高いパターン精度でドライエッチングを行う必要があるが、一括除去工程ではパターン精度を出す必要は全く無い。このため、例えば低品位のエッチングガスを用いて簡易なドライエッチング環境でも当該一括除去処理を問題なく行える。更に、例えばウエットエッチングでは除去困難な酸化膜が、第１膜と第２膜との間にある場合等には、同一エッチング装置内における一括除去工程の中で、第２膜除去用のエッチングガス（例えば、ＣＦ4、Ｏ2等を含むガス）を用いてドライエッチングを行った後に、酸化膜除去用のエッチングガス（例えば、ＣＦ4、Ｏ2等に加えてＳＦ6+ＣＨＦ3等のガスを含むガス）に交換してドライエッチングを行い、更に第１膜除去用のエッチングガスに交換してドライエッチングを行うようにすればよい。このように、比較的効率良く複数の膜を一括して除去できる。尚、エッチングガスを交換するだけでなく、一括除去工程の中で、各膜毎に専用のエッチング装置に交換しつつ複数の膜を一括して除去してよいことは言うまでもない。
【００３１】
本発明の基板装置の製造方法の他の態様では、前記第１膜及び前記第２膜は、ポリシリコン膜からなる。
【００３２】
この態様によれば、第１膜形成工程及び第２膜形成工程で、ポリシリコン膜からなる第１膜及び第２膜が基板の裏側と表側とに夫々形成され、その後、基板の裏側に形成された第１膜及び第２膜については、一括除去工程により一括して除去される。従って、例えばＴＦＴなどの、ポリシリコン膜からなる半導体層や電極を備えた基板装置を比較的簡単に製造できる。
【００３３】
本発明の基板装置の製造方法の他の態様では、前記第１膜パターンニング工程と前記一括除去工程との間に、前記基板の表側及び裏側から、酸化膜を形成する酸化膜形成工程を更に含み、前記一括除去工程では、前記酸化膜、前記第２膜及び前記第１膜を含む前記基板の裏面に形成された積層体を一括して除去する。
【００３４】
この態様によれば、基板の表側では、第１膜及び第２膜の間に酸化膜が配置された積層構造を用いて、例えばＴＦＴを製造することが可能となる。そして、この製造に伴って裏側に形成されるこれら３つの膜については一括除去工程で一括して除去できるので、係るＴＦＴ等を比較的簡単に製造できる。尚、この場合の一括除去工程では、酸化膜を除去する際には、フッ素を含んだエッチングガスを用いればよい。
【００３５】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりも感度が低い。
【００３６】
この態様によれば、感度の低いレジストで基板の表側の積層体の全体を覆ってのエッチングにより裏側の第２膜及び第１膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されない。このため、感度の低いレジストを用いても何ら問題はないため、一般に安価なレジストを用いることができ、コスト削減に繋がる。
【００３７】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりも膜厚が厚い。
【００３８】
この態様によれば、膜厚が厚い（例えば、パターニングを行う際のレジストの膜厚が約１．０μｍであるのに対して、約１．８μｍ程度に厚い）レジストで基板の表側全体を覆ってのエッチングにより裏側の第２膜及び第１膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されないため、膜厚の厚いレジストを用いても何ら問題はない。逆に、レジストの膜厚を厚くすることで、その焼成から剥離に至る過程で、基板の表側に対する保護膜としての機能が向上する。従って、この機能向上に応じて、基板の表側に形成された第２膜や第１膜がキズ等のダメージを受ける可能性が低まり、最終的に製造される基板装置の装置信頼性が高まる。
【００３９】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第１膜パターニング工程で用いられるレジストよりもポストベーク温度が高い。
【００４０】
この態様によれば、ポストベーク温度を高くして（例えば、パターニングを行う際のレジストのポストベーク温度が約１１５℃であるのに対して、約１５０℃程度に高くして）焼成したレジストで、基板の表側全体を覆ってのエッチングにより裏側の第２膜及び第１膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されないため、ポストベーク温度を高めて、硬度の高いレジストを用いても、何ら問題はない。逆に、レジストの硬度を高めることで、その焼成から剥離に至る過程で、基板の表側に対する保護膜としての機能が向上する。従って、この機能向上に応じて、基板の表側に形成された第２膜や第１膜がキズ等のダメージを受ける可能性が低まり、最終的に製造される基板装置の装置信頼性が高まる。
【００４１】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の基板装置の製造方法（各種態様も含む）を含み、前記第１膜形成工程及び前記第１膜パターニング工程により、前記基板上で各画素に構築される電子素子及び該電子素子に接続された配線の少なくとも一部を前記第１膜から形成する。
【００４２】
本発明の電気光学装置の製造方法によれば、上述した本発明の基板装置の製造方法における第１膜形成工程及び第１膜パターニング工程により、電子素子や配線が第１膜から形成される。従って、信頼性の高い電子素子や配線を備えた電気光学装置を比較的容易に製造できる。
【００４３】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００４４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００４５】
（基板装置の製造方法の第１実施形態）
先ず、本発明の基板装置の製造方法の第１実施形態について、図１を参照して説明する。図１は、第１実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【００４６】
図１において、先ず工程（１）では、半導体基板、ＴＦＴ基板（例えば、石英基板、ガラス基板など）等の基板８００が用意される。基板８００が半導体基板であれば、本実施形態の製造方法により各種半導体基板装置を製造可能である。或いは、ＴＦＴ基板であれば、本実施形態の製造方法により各種ＴＦＴ基板装置を製造可能である。
【００４７】
次に工程（２）では、基板８００の表面（図１で上面）上に、減圧ＣＶＤ、常圧ＣＶＤ、プラズマＣＶＤ等のＣＶＤにより、第１膜の一例たる第１ポリシリコン膜８０１ａを形成する。この際、ＣＶＤを用いているため、基板８００の裏面（図１で下面）上にも、第１ポリシリコン膜８０１ｂが同様に形成される。
【００４８】
次に工程（３）では、第１ポリシリコン膜８０１ａに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターニングして、第１ポリシリコン膜８０１とする。より具体的には、先ず第１ポリシリコン膜８０１ａ上にレジスト８０４を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト８０４を介してのドライエッチングを行う。これにより、レジスト８０４と同一パターンの第１ポリシリコン膜８０１が形成される。その後、レジスト８０４は、剥離される。他方、基板８００の裏側に位置する第１ポリシリコン膜８０１ｂは、従来のようにこの段階でエッチングにより除去することなく、そのまま残しておく。
【００４９】
次に工程（４）では、第１ポリシリコン膜８０１及び基板８００の上に、減圧ＣＶＤ、常圧ＣＶＤ、プラズマＣＶＤ等のＣＶＤにより、第２膜の一例たる第２ポリシリコン膜８０２ａを形成する。この際、ＣＶＤを用いているため、基板８００の裏面（図１で下面）の第１ポリシリコン膜８０１ｂ上にも、第２ポリシリコン膜８０２ｂが同様に形成される。
【００５０】
次に工程（５）では、第２ポリシリコン膜８０２ａに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。より具体的には、先ず第２ポリシリコン膜８０２ａ上にレジスト８０６を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト８０６を介してのドライエッチングを行う。これにより、レジスト８０６と同一パターンの第２ポリシリコン膜８０２が形成される。その後、レジスト８０６は、剥離される。
【００５１】
次に工程（６）では、先ず、基板８００の表側から、第２ポリシリコン膜８０２及び第１ポリシリコン膜８０１からなる基板８００の表面に形成された積層体を、レジスト８０８で全面的に覆う。そして、この状態で、基板８００の裏側に位置する第２ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８０１ａを一括してエッチングにより除去する。その後、レジスト８０８を剥離する。
【００５２】
以上の結果、所定の平面形状に夫々パターンニングされた第１ポリシリコン膜８０１及び第２ポリシリコン膜８０２が基板８００上に形成されてなる基板装置が製造される。
【００５３】
このように第１実施形態によれば、工程（２）で基板８００の裏面に形成された第１ポリシリコン膜８０１ｂはこの時点では除去されず、第１ポリシリコン膜８０１ｂで基板８００の裏面が覆われた状態のまま、引き続いて工程（３）から工程（５）が行われることになる。そして、工程（６）で第２ポリシリコン膜８０２ｂのみならず第１ポリシリコン膜８０１ｂを含む基板８００の裏面に形成された積層体が、エッチングにより一括して除去されるので、第１ポリシリコン膜８０１ａや第２ポリシリコン膜８０２ａを表側に形成する都度に裏側に形成された第１ポリシリコン膜８０１ｂや第２ポリシリコン膜８０２ｂを一々専用のエッチングにより除去する場合と比べて、製造工程を単純化できる。
【００５４】
また、このように裏面に形成された第１ポリシリコン膜８０１ｂや第２ポリシリコン膜８０２ｂを一々専用のエッチングにより除去する場合と比べて、基板８００の表面に形成された積層体上にレジスト８０８を塗布し、焼成し、後にこれを剥離する一連のプロセスを、裏面に形成された第１ポリシリコン膜８０１ｂや第２ポリシリコン膜８０２ｂ膜を除去するために行う回数が、１／２に減る。従って、基板８００の表面に形成された積層体（即ち、第１ポリシリコン膜８０１及び第２ポリシリコン膜８０２）が当該専用エッチングの過程でダメージを受ける可能性が低減される。
【００５５】
更に、第１ポリシリコン膜８０１ａ及び８０1ｂを形成してから、第１ポリシリコン膜８０1ｂを第２ポリシリコン膜８０２ｂと共にエッチングにより除去するまでの工程（２）から工程（５）の間は、基板８００の裏面は、少なくとも第１ポリシリコン膜８０１ｂにより覆われている。このため、第１ポリシリコン膜８０１ｂ（これに加えて工程（４）及び工程（５）では、第２ポリシリコン膜８０２ｂ）が基板８００の裏面用の保護膜として機能し、最終的に基板の裏面にキズ等のダメージが付くの効果的に防止できる。
【００５６】
これに加えて、第１ポリシリコン膜８０１ａ及び８０１ｂを形成してから、第１ポリシリコン膜８０１ｂを第２ポリシリコン膜８０２ｂと共にエッチングにより一括除去するまでの工程（２）から工程（５）の間は、基板８００の裏面に形成されている第１ポリシリコン膜８０１ｂ又は第２ポリシリコン膜８０２ｂ膜を利用して静電チャックを用いることも可能となる。
【００５７】
尚、このような本実施形態の基板装置の製造方法は、一般には、マザー基板上に多数の基板装置が作り込まれる、例えば８インチ程度の大型のマザー基板上で行われるものである。
【００５８】
上述した第１実施形態では特に、工程（６）において、一括除去前に、レジスト８０８で基板８００の上側を全面的に覆って保護するので、一括除去に用いられるエッチング装置の種類や数や、エッチングガス又は液の種類や数によらず、裏面に形成された第２ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８０１ｂを除去するためには、基板８００の表側に一つのレジスト８０８を夫々１回だけ塗布・焼成・剥離すれば足りる。この結果、製造工程の簡略化を図ることができると共にレジスト８０８の塗布から剥離に至る過程で基板８００の表面側におけるダメージを最小限に抑えられる。
【００５９】
更に第１実施形態では、工程（６）における一括除去前に、工程（５）におけるパターニングを行うので、該パターニングの最中も、基板８００の裏面は第２ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８０１ｂにより保護されている。従って、基板８００の裏面がキズ等のダメージを受けるのを阻止できる。
【００６０】
第１実施形態では、好ましくは工程（６）で、ウエットエッチングを行う。工程（６）におけるエッチングでは、パターン精度は要求されないので、例えば低品位のエッチング液を用いて簡易なウエットエッチング環境でも当該一括除去を行える。更に大量の基板装置をバッチ処理によりまとめて行ってもよい。
【００６１】
また、第１実施形態では、工程（６）の一括除去で用いられるレジスト８０８は、工程（３）或いは工程（５）のパターニングで用いられるレジスト８０４或いは８０６よりも感度が低くてよい。即ち、一括除去では、基板８００の表側は全く除去せず且つ裏側は全面的に除去すればよいのでパターン精度は要求されない。従って、感度が低く均一性に優れておらず、より安価なレジスト８０８を用いることでコスト削減を図れる。また、工程（６）の一括除去で用いられるレジスト８０８は、工程（３）或いは工程（５）のパターニングで用いられるレジスト８０４或いは８０６よりも膜厚を厚くすることが好ましい。例えば、レジスト８０４やレジスト８０６の膜厚が約１．０μｍであれば、レジスト８０８を、約１．８μｍ程度に厚く形成するのが好ましい。これにより、レジスト８０８の焼成から剥離に至る過程で、基板８００の表側に対するレジスト８０８の保護膜としての機能が向上する。更に、工程（６）の一括除去で用いられるレジスト８０８は、工程（３）或いは工程（５）のパターニングで用いられるレジスト８０４或いは８０６よりもポストベーク温度を高くするのが好ましい。即ち、より硬く焼成するのが好ましい。例えば、レジスト８０４や８０６のポストベーク温度が約１１５℃であれば、レジスト８０８を約１５０℃程度の高いポストベーク温度で硬く焼成するのが好ましい。これにより、レジスト８０８のの焼成から剥離に至る過程で、基板８００の表側に対するレジスト８０８の保護膜としての機能が向上する。
【００６２】
（基板装置の製造方法の第２実施形態）
次に本発明の基板装置の製造方法の第２実施形態について、図２を参照して説明する。図２は、第２実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。尚、図１と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【００６３】
図２において、第２実施形態の工程（１）から工程（４）までは、図１に示した第１実施形態の工程（１）から工程（５）と同じである。
【００６４】
次に工程（５）では先ず、基板８００の表側から、第２ポリシリコン膜８０２ａ及び第１ポリシリコン膜８０１からなる基板８００の表面に形成された積層体を、レジスト８０８で全面的に覆う。そして、この状態で、基板８００の裏側に位置する第２ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８０１ｂを一括してエッチングにより除去する。その後、レジスト８０８を剥離する。
【００６５】
次に工程（６）では、ポリシリコン膜８０２ａに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。より具体的には、先ず第２ポリシリコン膜８０２ａ上にレジスト８０６を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト８０６を介してのドライエッチングを行う。これにより、レジスト８０６と同一パターンの第２ポリシリコン膜８０２が形成される。その後、レジスト８０６は、剥離される。
【００６６】
以上の結果、所定の平面形状に夫々パターンニングされた第１ポリシリコン膜８０１及び第２ポリシリコン膜８０２が基板８００上に形成されてなる基板装置が製造される。
【００６７】
このように第２実施形態によれば、工程（５）の一括除去の後に、工程（６）のパターニングにより、基板８００の表面に形成された第２ポリシリコン膜８０２ａをエッチングする。従って、基板８００の表側では、パターニング前の比較的均一な第２ポリシリコン膜８０２ａ上に、一括除去におけるエッチング用のレジスト８０８を塗布できる。この結果、レジスト８０８を良好に塗布、焼成及び剥離可能となり、レジスト８０８の塗布、焼成及び剥離に起因する第２ポリシリコン膜８０１や第１ポリシリコン膜８０２のダメージを低減できる。
【００６８】
（基板装置の製造方法の第３実施形態）
次に本発明の基板装置の製造方法の第３実施形態について、図３を参照して説明する。図３は、第３実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。尚、図１と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【００６９】
図３において、先ず工程（１）では、半導体基板、ＴＦＴ基板等の基板８００が用意される。
【００７０】
次に工程（２）では、基板８００の表面上に、減圧ＣＶＤ、常圧ＣＶＤ、プラズマＣＶＤ等のＣＶＤにより、第１膜の一例たる第１ポリシリコン膜９０１ａを形成する。この際、ＣＶＤを用いているため、基板８００の裏面上にも、第１ポリシリコン膜９０１ｂが同様に形成される。
【００７１】
次に工程（３）では、第１ポリシリコン膜９０１ａに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターニングして、第１ポリシリコン膜９０１とする。他方、基板８００の裏側に位置する第１ポリシリコン膜９０１ｂは、従来のようにこの段階でエッチングにより除去することなく、そのまま残しておく。
【００７２】
次に、工程(４)では、熱酸化すること等により、第１ポリシリコン膜９０１の表面に絶縁薄膜９０２を形成する。この際、熱酸化を用いているため、基板８００の裏面の第１ポリシリコン膜９０１ｂ上にも、絶縁薄膜９０２ｂが同様に形成される。なお、絶縁薄膜９０２はＣＶＤ、あるいは熱酸化とＣＶＤにより形成してもよい。
【００７３】
次に工程（５）では、第１ポリシリコン膜９０１及び基板８００の上に、減圧ＣＶＤ、常圧ＣＶＤ、プラズマＣＶＤ等のＣＶＤにより、第２膜の一例たる第２ポリシリコン膜９０３ａを形成する。この際、ＣＶＤを用いているため、基板８００の裏面側にも、絶縁薄膜９０２ｂ上に第２ポリシリコン膜９０３ｂが同様に形成される。なお、ポリシリコン膜９０３ａはα−Ｓｉを成膜後、アニール処理によりポリシリコン化してもよい。
【００７４】
次に工程（６）では、第２ポリシリコン膜９０３ａに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。これにより、レジスト８０６と同一パターンの第２ポリシリコン膜９０３が形成される。
【００７５】
次に工程（７）では、先ず、基板８００の表側から、第２ポリシリコン膜９０３、絶縁薄膜９０２及び第１ポリシリコン膜９０１からなる基板８００の表面に形成された積層体を、レジスト８０８で全面的に覆う。そして、この状態で、基板８００の裏側に位置する第２ポリシリコン膜９０３ｂ、絶縁薄膜９０２ｂ及び第１ポリシリコン膜８０１ｂを一括してエッチングにより除去する。その後、レジスト８０８を剥離する。
【００７６】
なお、前記工程（６）と工程（７）を逆にして、基板の裏面エッチング後に、第２ポリシリコン膜を形成してもよい。
【００７７】
以上の結果、所定の平面形状に夫々パターンニングされた第１ポリシリコン膜９０１、絶縁薄膜９０２及び第２ポリシリコン膜９０３が基板８００上に形成されてなる基板装置が製造される。
【００７８】
特に第３実施形態では、工程（７）の一括除去で、酸化膜たる絶縁薄膜９０３ｂをもエッチング除去する必要があるが、このためには基本的に、フッ素を含んだエッチングガスを用いてドライエッチングを行えばよい。また、ウエットエッチングでも可能である。
【００７９】
従って、このような一括除去工程では例えば、第２ポリシリコン膜９０３ｂ除去用のウエットエッチング又はドライエッチングを行った後に、酸化膜除去用のドライエッチングを行い、続いて第１ポリシリコン膜９０１ｂ除去用のウエットエッチング又はドライエッチングを行うようにすればよい。
【００８０】
或いは、一括除去工程では例えば、エッチングガスを少なくとも１回交換して、同一エッチング装置によりドライエッチングを行ってもよい。例えば同一エッチング装置内における一括除去工程の中で、第２ポリシリコン膜９０３ｂ除去用のＣＦ4、Ｏ2等を含むエッチングガスを用いてドライエッチングを行った後に、酸化膜除去用のＣＦ4、Ｏ2等に加えてＳＦ6+ＣＨＦ3等のガスを含むエッチングガスに交換してドライエッチングを行い、更に第１ポリシリコン膜９０１Ｂ膜除去用のＣＦ4、Ｏ2等を含むエッチングガスに交換してドライエッチングを行うようにすればよい。
【００８１】
以上説明したように第３実施形態によれば、工程（２）で基板８００の裏面に形成された第１ポリシリコン膜９０１ｂはこの時点では除去されず、第１ポリシリコン膜９０１ｂで基板８００の裏面が覆われた状態のまま、引き続いて工程（３）から工程（６）が行われることになる。そして、工程（７）で第２ポリシリコン膜９０３ｂのみならず、絶縁薄膜９０２ｂ及び第１ポリシリコン膜９０１ｂを含む基板８００の裏面に形成された積層体が、エッチングにより一括して除去される。このため、第１ポリシリコン膜９０１ａや第２ポリシリコン膜９０２ａを表側に形成する都度に裏側に形成された第１ポリシリコン膜９０１ｂや第２ポリシリコン膜９０３ｂを一々専用のエッチングにより除去する場合と比べて、製造工程を単純化できる。
【００８２】
（電気光学装置）
次に上述した実施形態に係る基板装置を備えた電気光学装置の実施形態について図４から図８を参照して説明する。本実施形態は、上述した実施形態に係る基板装置をＴＦＴアレイ基板上にＴＦＴが形成された基板装置として具現化したものであり、該ＴＦＴアレイ基板と対向基板とを対向配置して、両者間に液晶等の電気光学物質を挟持してなる電気光学装置に係る実施形態である。
【００８３】
先ず図４から図６を参照して、本実施形態の電気光学装置の画像表示領域における構成についてその動作と共に説明する。ここに、図４は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図５は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図６は、図５のＡ−Ａ’断面図である。尚、図６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００８４】
図４において、本実施形態の電気光学装置では、その画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９aと当該画素電極９ａを制御するためのＴＦＴ３０とがマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。電気光学物質は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される電気光学物質容量と並列に蓄積容量７０を付加する。
【００８５】
図５において、本実施形態の電気光学装置においては、ＴＦＴアレイ基板上に、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介してポリシリコン膜等からなる半導体層１ａのうち後述のソース領域に電気的接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的接続されている。また、半導体層１ａのうちチャネル領域（図中右下がりの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部とを有する。また、図中太線で示した矩形の島状領域には夫々、各ＴＦＴの少なくともチャネル領域をＴＦＴアレイ基板側から見て一画素毎に夫々覆う位置に、島状の第１遮光膜１１ａが設けられている。
【００８６】
次に図６の断面図に示すように、電気光学装置は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜（Indium Tin Oxide膜）などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。他方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。ＴＦＴアレイ基板１０には、図６に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。対向基板２０には、更に図６に示すように、各画素の開口領域（即ち、画像表示領域内において実際に入射光が透過して表示に有効に寄与する領域）以外の領域に、第２遮光膜２３が設けられている。
【００８７】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材（図７及び図８参照）により囲まれた空間に液晶等の電気光学物質が封入され、電気光学物質層５０が形成される。電気光学物質層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。電気光学物質層５０は、例えば一種又は数種類のネマティック液晶を混合した電気光学物質からなる。シール材は、ＴＦＴ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００８８】
図５及び図６において本実施の形態では、データ線６ａ、走査線３ａ及び容量線３ｂ並びにＴＦＴ３０を含む図５中右上がりの斜線が引かれた網目状の領域においては、ＴＦＴアレイ基板１０が凹状に窪んでおり、画像表示領域の平坦化用の溝が形成されている。
【００８９】
図６に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各画素スイッチング用ＴＦＴ３０との間には、一画素毎に島状に第１遮光膜１１ａが設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
【００９０】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的絶縁するために設けられるものである。更に、第１層間絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。
【００９１】
本実施の形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体層１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。
【００９２】
図６において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。本実施の形態では特にデータ線６ａは、Ａｌ等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。
【００９３】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部であるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施の形態では、画素スイッチング用ＴＦＴ３０のゲート電極をソース−ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。
【００９４】
尚、本実施形態では特に、図６に示したように、半導体層１ａのソース側及びドレイン側のコンタクトホール５及び８を開孔する領域における半導体層１ａの直下には、コンタクトマージン層８０１が夫々島状に形成されている。コンタクトマージン層８０１は、半導体層１ａと同じくポリシリコン膜から形成されており、コンタクトホール５及び８を開孔する際のエッチングの突き抜け防止のために設けられており、これにより比較的長いコンタクトホールであっても容易に開孔できる。なお、コンタクトマージン層８０１はドレイン側だけでもよい。
【００９５】
次に図７及び図８を参照して、以上のように構成された電気光学装置の全体構成を説明する。尚、図７は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図８は、対向基板２０を含めて示す図７のＨ−Ｈ’断面図である。
【００９６】
図７において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る額縁としての第３遮光膜５３が設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図８に示すように、図７に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００９７】
以上図４から図８を参照して説明した電気光学装置の実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、本願発明をＴＦＴアクティブマトリクス駆動方式以外の、ＴＦＤ（薄膜ダイオード）アクティブマトリクス方式、パッシブマトリクス駆動方式などいずれの方式に適用しても高品位の画像表示が可能な電気光学装置を実現できる。更にまた、上述の電気光学装置では、対向基板２０の外面及びＴＦＴアレイ基板１０の外面には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００９８】
（電気光学装置の製造プロセス）
次に、図４から図８に示した如き構成を持つ電気光学装置を構成するＴＦＴアレイ基板側の製造プロセスについて、図９を参照して説明する。図９は、このようなＴＦＴアレイ基板側の製造プロセスにおける各工程を順を追って示すプロセスチャートである。
【００９９】
先ず図９のステップＳ１では、先ず石英基板、ハードガラス基板、シリコン基板等のＴＦＴアレイ基板１０を用意し、ウエットエッチング又はドライエッチングにより、図６に示した如きデータ線６ａ等を形成すべき領域に溝を掘る。
【０１００】
続いてステップＳ２では、ＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属から、スパッタリング工程又は蒸着工程等により遮光膜を形成し、その後フォトリソグラフィ工程、エッチング工程等により図５に示した如き平面パターンを持つ第１遮光膜１１ａを形成する。
【０１０１】
次にステップＳ３では、第１遮光膜１１ａが形成されたＴＦＴアレイ基板１０上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなり、膜厚が約５００〜２０００ｎｍの下地絶縁膜である第１層間絶縁膜１２を形成する。
【０１０２】
次に、ステップＳ４では、下地絶縁膜１２の上に、減圧ＣＶＤ等によりアモルファスシリコン膜を形成しアニール処理を施すことにより、ポリシリコン膜を固相成長させる。或いは、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜を直接形成する。次に、このポリシリコン膜に対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、コンタクトホール５及び８に対向する予定の領域にコンタクトマージン層８０１を形成する。
【０１０３】
次に、ステップＳ５では、コンタクトマージン層８０１及び下地絶縁膜１２の上に、減圧ＣＶＤ等によりアモルファスシリコン膜を形成しアニール処理を施すことにより、ポリシリコン膜を固相成長させる。或いは、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜を直接形成する。次に、このポリシリコン膜に対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、図５に示した如き第1蓄積容量電極１ｆを含む所定パターンを有する半導体層１ａを形成する。
【０１０４】
次に、ステップＳ６では、熱酸化、あるいはＣＶＤ、熱酸化+ＣＶＤを行い、ＴＦＴ３０のゲート絶縁膜と共に蓄積容量形成用の第１誘電体膜を含む絶縁薄膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０５】
次に、ステップＳ７では、半導体層１ａのチャネル領域１ａ’及び第１蓄積容量電極１ｆに不純物イオン打ち込みを行ってこれらの領域で所定の抵抗値を得る。
【０１０６】
次に、ステップＳ８では、減圧ＣＶＤ法等によりポリシリコン膜を約１００〜５００ｎｍの厚さに堆積し、更にＰ（リン）を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、図５に示した如き所定パターンの走査線３ａ及び容量線３ｂを形成する。尚、走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【０１０７】
次に、ステップＳ９では、ステップＳ４でＴＦＴアレイ基板１０の裏側に形成された第１膜の一例としてのコンタクトマージン層８０１と同一膜、ステップＳ５でＴＦＴアレイ基板１０の裏側に形成された第２膜の一例としての半導体層１ａと同一膜、ステップＳ６でＴＦＴアレイ基板１０の裏側に形成された酸化膜の一例であるゲート絶縁膜２と同一膜、並びにステップＳ８でＴＦＴアレイ基板１０の裏側に形成された第３膜の一例としての走査線３ａ及び容量線３ｂと同一膜を、上述した実施形態に係る基板装置の製造方法における一括除去工程を用いて一括除去する。
【０１０８】
但し、この例においてはステップＳ８及びＳ９の処理で、図１に示した第１実施形態の如くステップＳ８の走査線３ａ及び容量線３ｂのパターニング後に４つの層（即ち、コンタクトマージン層８０１、半導体層１ａ、ゲート絶縁膜２並びに走査線３ａ及び容量線３ｂと夫々同一膜から形成された、ＴＦＴアレイ基板１０の裏側に積層された４つの膜）の一括除去を行っているが、図２に示した第２実施形態の如くステップＳ８の走査線３ａ及び容量線３ｂのパターニング前（且つ、走査線３ａ及び容量線３ｂを形成するためのポリシリコン膜の形成後）に、このような一括除去を行ってもよい。
【０１０９】
或いは、このように４つの層を一括除去する代りに、ステップＳ４及びステップＳ５でＴＦＴアレイ基板１０の裏側に形成される２つの層（即ち、コンタクトマージン層８０１及び半導体層１ａと夫々同一膜から形成された、ＴＦＴアレイ基板１０の裏側に積層された２つの膜）を、ステップＳ６より前に、一旦一括除去しておき、その後、ステップＳ６及びステップＳ８でＴＦＴアレイ基板１０の裏側に形成される２つの層（即ち、走査線３ａ及び容量線３ｂと夫々同一膜から形成された、ＴＦＴアレイ基板１０の裏側に積層された２つの膜）を、一括除去してもよい。
【０１１０】
次に、ステップＳ１０では、低濃度及び高濃度の２段階で不純物イオンをドープすることにより、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを含む、ＬＤＤ構造の画素スイッチング用ＴＦＴ３０を形成する。
【０１１１】
尚、以上のステップＳ１からＳ１０と並行して、ＴＦＴから構成されるデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。
【０１１２】
次に、ステップＳ１１では、走査線３ａ及び容量線３ｂが形成された第１層間絶縁膜９１上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４は、例えば５００〜２０００ｎｍ程度の膜厚とされる。尚、この熱焼成と並行して或いは相前後して、半導体層１ａを活性化するために約１０００℃のアニール処理を行ってもよい。
【０１１３】
次に、ステップＳ１２では、データ線６ａと半導体層１ａの高濃度ソース領域１ｄを電気的に接続するためのコンタクトホール５を第２層間絶縁膜４及び絶縁薄膜２に開孔する。また、走査線３ａや容量線３ｂを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により開孔することができる。
【０１１４】
次に、ステップＳ１３では、第２層間絶縁膜４の上に、スパッタリング処理等により、Ａｌ等の低抵抗金属膜や金属シリサイド膜を約１００〜５００ｎｍの厚さに堆積した後、フォトリソグラフィ工程及びエッチング工程等により、図５に示した如き平面パターンを持つデータ線６ａを形成する。
【０１１５】
次に、ステップＳ１４では、データ線６ａが形成された第２層間絶縁膜４上に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７は、例えば５００〜２０００ｎｍ程度の膜厚とされる。
【０１１６】
次に、ステップＳ１５では、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。
【０１１７】
次に、ステップＳ１６では、第３層間絶縁膜７の上に、スパッタリング処理等により、ＩＴＯ膜等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積し、更にフォトリソグラフィ工程及びエッチング工程等により、画素電極９ａを形成する。
【０１１８】
次に、ステップＳ１７では、ＴＦＴアレイ基板１０の周辺領域に、図７及び図８に示した如き外部回路接続端子１０２を形成する。
【０１１９】
尚、ステップＳ１６又はＳ１７の後には、画素電極９ａを含む全表面に、配向膜１６をスピンコート等によりポリイミド薄膜などの有機薄膜から形成した後、所定のラビング処理を施す。
【０１２０】
以上説明したステップＳ１からＳ１７により電気光学装置のＴＦＴアレイ基板側の製造が完了するが、本実施形態の電気光学装置の製造方法は特に、ステップＳ４〜ステップＳ９において、図１から図３を参照して説明した基板装置の製造方法を含んでいる。従って、本実施形態の電気光学装置の製造方法によれば、信頼性の高いＴＦＴ３０、走査線３ａ、容量線３ｂを備えた電気光学装置を比較的容易に製造できる。
【０１２１】
本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう基板装置の製造方法及び電気光学装置の製造方法もまた本発明の技術的範囲に含まれるものである。
【０１２２】
【発明の効果】
以上詳細に説明したように本発明によれば、信頼性が高く且つ配線抵抗が低い配線を比較的容易に製造することが可能となる。また、このような配線を備えることにより装置信頼性が高く且つ高品位の画像表示が可能な電気光学装置を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図２】本発明の第２実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図３】本発明の第３実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図４】本発明の電気光学装置の実施形態における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図５】図４の電気光学装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図６】図５のＡ−Ａ’断面図である。
【図７】本発明の電気光学装置の実施形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図８】図７のＨ−Ｈ’断面図である。
【図９】本発明の実施形態に係る電気光学装置のＴＦＴアレイ基板側の製造工程を順を追って示すプロセスチャートである。
【符号の説明】
１ａ…半導体層
２…ゲート絶縁膜
３ａ…走査線
３ｂ…容量線
５…コンタクトホール
６ａ…データ線
８…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ…第１遮光膜
２０…対向基板
２１…対向電極
２３…第２遮光膜
３０…画素スイッチング用ＴＦＴ
５０…電気光学物質層
５２…シール材
７０…蓄積容量
１０１…データ線駆動回路
１０４…走査線駆動回路
８００…基板
８０１、８０１ａ、８０１ｂ…第１膜
８０２、８０２ａ，８０２ｂ…第２膜
９０１、９０１ａ、９０１ｂ…第１膜
９０２、９０２ｂ…酸化膜
９０３、９０３ａ，９０３ｂ…第２膜
８０４…レジスト
８０６…レジスト
８０８…レジスト
【図１】
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【図２】
0003968954.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003968954.tif 000007
【図７】
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【図８】
0003968954.tif 000009
【図９】
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