(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の膜を選択的に形成する工程と、
前記半導体基板上に前記第１の膜を覆う、面積の異なる複数の凸部を有する第２の膜を形成する工程と、
前記第２の膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、
前記第２の膜を研磨して表面を平坦化する工程とを有し、
前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の凹部は同一の深さに形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の膜の研磨は、化学的機械研磨により行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に配線を形成する工程と、
前記半導体基板上に前記配線を覆う、面積の異なる複数の凸部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、
前記絶縁膜を研磨して表面を平坦化する工程とを有し、
前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に形成した膜の表面を平坦化する工程を有する半導体装置の製造方法に関し、特に多層配線構造を有する半導体装置の製造に好適な半導体装置の製造方法にする。
【０００２】
【従来の技術】
多層配線構造を有する半導体装置は、所定の素子が形成された半導体基板上に下地となる絶縁膜を形成した後、配線を形成する工程と、その配線を被覆する層間絶縁膜を形成する工程とを繰り返すことより製造される。
ところで、配線上に層間絶縁膜を形成すると、層間絶縁膜の表面には配線の厚さに相当する高さの凸部が形成される。層間絶縁膜の表面に高さが高い凸部があると、その後のフォトリソグラフィ工程において露光時に焦点ずれが発生し、パターン精度が悪くなる。このため、層間絶縁膜を形成した後、その表面を平坦化する工程が必要になる。
【０００３】
層間絶縁膜を平坦化する方法としてＣＭＰ（化学的機械研磨）法が知られている。ＣＭＰ法では、研磨布と研磨剤を使用して絶縁膜の表面を化学的及び機械的に研磨する。
しかし、層間絶縁膜に生じた凸部の面積（上から見たときの面積：以下、同じ）が小さいときは比較的容易に表面を平坦化することができるが、凸部の面積が大きいと、凸部の中央に比べて縁部近傍が速く研磨され、層間絶縁膜の表面に大きなうねりが生じてしまう。このような不具合を回避するための技術として、特許番号第２５６１００７号公報には、凸部の内側をエッチングして凸部の縁を環状に残し、その後研磨することが提案されている。
【０００４】
図５，図６は上記の技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図である。
まず、図５（ａ）に示すように、所定の素子（図示せず）が形成された半導体基板３０の上に絶縁膜３１を形成する。その後、絶縁膜３１にコンタクトホール（図示せず）を選択的に形成する。そして、半導体基板３０の上側全面に導電体膜を形成し、フォトリソグラフィ法を使用して導電体膜をパターニングすることにより、第１層目の配線３２を形成する。
【０００５】
次に、半導体基板３０の上側全面に層間絶縁膜３３を形成する。このとき、図５（ａ）に示すように、配線３２が形成された領域の上方には、層間絶縁膜３３の凸部３３ａ，３３ｂが生じる。
次に、図５（ｂ）に示すように、層間絶縁膜３３上にフォトレジスト膜３４を形成し、選択露光及び現像処理を行い、凸部３３ａ，３３ｂの縁よりも若干内側の領域の層間絶縁膜３４が露出するように開口部３４ａ，３４ｂを形成する。
【０００６】
次に、フォトレジスト膜３４をマスクとして開口部３４ａ，３４ｂの内側に露出した層間絶縁膜３３をエッチングする。これにより、図５（ｃ）に示すように、凸部３３ａ，３３ｂの縁部３３ｃ，３３ｄのみが残存する。その後、フォトレジスト膜３４を除去する。
次に、図６に示すように、ＣＭＰ法により層間絶縁膜３３の表面を研磨して、層間絶縁膜３３の表面を平坦化する。
【０００７】
次いで、層間絶縁膜３３にコンタクトホール（図示せず）を選択的に形成した後、層間絶縁膜３３上に第２層目の配線（図示せず）を形成する。そして、第２層目の配線を被覆する層間絶縁膜（図示せず）を形成し、層間絶縁膜３３と同様にして、その表面を平坦化する。
このように、配線を形成する工程、層間絶縁膜を形成する工程及び層間絶縁膜の表面を平坦化する工程を順次繰り返し、多層配線構造を有する半導体装置が完成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の方法では、以下に示す欠点がある。すなわち、図５（ａ）に示すように、層間絶縁膜３３に面積が大きい凸部３３ａと面積が小さい凸部３３ｂとがある場合、各凸部３３ａ，３３ｂの内側をエッチングして、縁部３３ｃ，３３ｄのみを残す。このとき、図５（ｂ），（ｃ）に示すように、面積が小さい凸部３３ｂ側ではレジスト膜３４の開口部３４ｂの面積が小さいため、開口部３４ａの開口面積が大きい凸部３３ａ側に比べてエッチング深さが浅くなってしまう。そうすると、ＣＭＰ法により研磨したときに、図６に示すように、凸部３３ｆが残り、平坦化の精度が低くなる。また、面積が大きい凸部３３ａの場合、縁部３３ｃの内側の面積も大きくなる。そうすると、ＣＭＰ法で使用する研磨布には弾性があるため、縁部３３ｃの内側中央が過剰に研磨され、図６に示すように窪み３３ｅが形成されてしまう。
【０００９】
このように、図５，図６に示す従来の方法では、絶縁膜の表面に面積が異なる凸部が複数形成された場合に、凸部の面積によって凸部が残ったり又は窪みが発生するため、絶縁膜の表面を高い精度で平坦化することは難しい。
本発明は、凸部の面積に拘わらず高い精度で平坦な面が得られる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記した課題は、半導体基板上に第１の膜を選択的に形成する工程と、前記半導体基板上に前記第１の膜を覆う、面積の異なる複数の凸部を有する第２の膜を形成する工程と、前記第２の膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、前記第２の膜を研磨して表面を平坦化する工程とを有し、前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法により解決する。
【００１１】
上記した課題は、半導体基板上に配線を形成する工程と、前記半導体基板上に前記配線を覆う、面積の異なる複数の凸部を有する絶縁膜を形成する工程と、前記絶縁膜の前記複数の凸部のそれぞれに複数の凹部を形成する工程と、前記絶縁膜を研磨して表面を平坦化する工程とを有し、前記複数の凹部は同一の幅及び同一のピッチで形成されてなることを特徴とする半導体装置の製造方法により解決する。
【００１２】
本発明においては、半導体基板上に第１の膜（例えば、配線等）を形成し、更に前記第１の膜を覆う第２の膜（例えば、層間絶縁膜）を形成する。そうすると、第１の膜が形成された領域の上方に、第２の膜の凸部が形成される。この凸部に複数の凹部（穴又は溝）を形成する。これにより、凸部の内側に凹部間の壁が存在することとなり、研磨布の弾性に起因する窪みの発生が回避される。また、凹部を形成するときに、凹部の幅を同じにすることにより、凹部の深さが均一化される。これにより、ＣＭＰによる研磨後に面積が小さい凸部の領域に凸部が残ることが回避され、第２の膜の表面を高精度で平坦化することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１，図２は本発明の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００１４】
まず、図１（ａ）に示すように、所定の素子が形成された半導体基板１０の上にＳｉＯ2 等からなる絶縁膜１１を形成する。そして、絶縁膜１１にコンタクトホール（図示せず）を選択的に形成した後、半導体基板１０の上側全面に例えばアルミニウムからなる導電体膜を約０．７〜１μｍの厚さに形成する。次に、公知のフォトリソグラフィ法により導電体膜をパターニングして、第１層目の配線１２を形成する。その後、半導体基板１０の上側全面に例えばＳｉＯ2 からなる層間絶縁膜１３を約１〜２μｍの厚さに形成する。この場合、配線１２が形成されている領域の上に層間絶縁膜１３の凸部が形成される。ここでは、図１（ａ）に示すように、面積が大きな凸部１３ａと小さな凸部１３ｂとが形成されたとする。なお、凸部１３ａ、１３ｂの高さは配線１２の厚さに関係し、凸部の面積に拘わらず略一定となる。
【００１５】
次に、図１（ｂ）に示すように、層間絶縁膜１３の上にフォトレジスト膜１４を形成し、凸部１３ａ，１３ｂの上に、例えば１辺の長さが１００μｍの正方形の複数の開口部１４ａを例えば１００μｍの間隔で形成する。本実施の形態では、凸部１３ａ，１３ｂの面積に拘わらず、開口部１４ａの大きさ及び配列ピッチは一定とする。
【００１６】
次に、図１（ｃ）に示すように、フォトレジスト膜１４をマスクとして層間絶縁膜１３をエッチングし、複数の穴１３ｃを形成する。このとき、穴１３ｃの深さが凸部１３ａ，１３ｂの高さ、すなわち配線１２の厚さとほぼ等しくなるようにエッチング時間を設定する。フォトレジスト膜１４の各開口部１４ａの開口面積は同一であるので、各穴１３ａの深さ（エッチング深さ）は均一になる。このようにして、凸部１３ａ，１３ｂに同一サイズ及び同一深さの複数の穴１３ｃを形成した後、フォトレジスト膜１４ａを除去する。穴１３ｃを形成した後の基板上面図を図３に示す。
【００１７】
次に、図２に示すように、ＣＭＰ法により、層間絶縁膜１３の表面を研磨して平坦化処理する。この場合、凸部１３ａ，１３ｂの中央領域にも穴１３ｃ間の壁が存在するので、凸部の縁部のみを残してエッチングする従来方法（図５，図６参照）と異なり、凸部１３ａ，１３ｂの中央に窪みが発生することが回避される。また、穴１３ｃのサイズ及び配列ピッチが一定であるので、凸部１３ａ，１３ｂの面積に拘わらず研磨速度が同じになる。従って、高い精度で層間絶縁膜１３の表面が平坦化される。
【００１８】
次いで、層間絶縁膜１３にコンタクトホール（図示せず）を選択的に形成した後、層間絶縁膜１３上に第２層目の配線（図示せず）を形成する。そして、層間絶縁膜１３上に第２層目の層間絶縁膜（図示せず）を形成し、層間絶縁膜１３と同様にして、第２層目の層間絶縁膜の表面を平坦化する。このようにして、多層配線構造を有する半導体装置が製造される。
【００１９】
本実施の形態においては、層間絶縁膜１３に形成された凸部１３ａ，１３ｂに複数の穴１３ｃを形成する。従って、凸部１３ａ，１３ｂの中央にも穴１３ｃ間の壁が存在する。また、フォトレジスト膜１４に形成した複数の開口部１４ａの開口面積が同一であるので、各穴１３ｃのエッチング深さが均一になる。これらにより、本実施の形態の方法においては、凸部を縁だけ残してエッチングした後にＣＭＰ法により表面を平坦化する従来の方法に比べて、より高精度で平坦化が達成される。従って、層間絶縁膜上に配線を形成する工程で露光の焦点ずれが回避され、微細な配線を形成することができる。
【００２０】
以下、本実施の形態により実際に基板上の絶縁膜の表面を平坦化した結果について、比較例と比較して説明する。
まず、半導体基板上に配線パターンを形成し、その上にＳｉＯ2 からなる層間絶縁膜を形成した。層間絶縁膜の表面には、高さが約１μｍ、縦及び横の長さがいずれも約２ｍｍの凸部が形成された。
【００２１】
この凸部が形成された半導体基板を試験体とし、図１，図２に示す上記の方法により、凸部に多数の穴を形成し、その後平坦化処理を施した。なお、穴のサイズは縦及び横がいずれも１００μｍ、穴と穴との間隔が１００μｍである。一方、比較例として、同一の試験体に対し、凸部の縁部のみを残し、凸部内側の縦が１．８ｍｍ、横が１．８ｍｍの範囲をエッチングした後、ＣＭＰ法により平坦化処理した。
【００２２】
その結果、実施例では層間絶縁膜の表面の平坦化の状態は良好であったが、比較例では、凸部の中央に窪みが発生した。窪みの深さは凸部の高さの１０％以上（０．１μｍ以上）であった。
（その他の実施の形態）
第１の実施の形態においては、凸部の面積（上から見たときの面積）に拘わらず穴１３ｃの大きさを一定にした場合について説明したが、凸部の面積に応じて穴のサイズを変えてもよい。例えば、面積が大きい凸部には比較的大きな穴を形成し、面積が小さい凸部には比較的小さな穴を形成してもよい。また、穴の大きさを一定とし、凸部の面積に応じて穴のピッチ、すなわち各穴の間の壁の幅を変えてもよい。
【００２３】
このように、凸部の面積により穴の大きさ又はピッチを調整することにより、より高精度で絶縁膜の表面を平坦化することができる。
更に、第１の実施の形態においては凸部に穴を形成する場合について説明したが、図４に示すように、絶縁膜１３の凸部１３ａ，１３ｂに幅及びピッチが一定の溝１３ｄを形成してもよい。この場合も、第１の実施の形態と同様の効果が得られる。
【００２４】
【発明の効果】
以上説明したように、本発明によれば、半導体基板上に第１の膜を選択的に形成した後に前記第１の膜を覆う第２の膜を形成し、第２の膜に生じた凸部に複数の凹部を形成し、その後第２の膜を研磨して平坦化するので、凸部の大きさに拘わらず、第２の膜の表面を高い精度で平坦化することができる。
【００２５】
特に、半導体基板上に配線を形成し、その上に層間絶縁膜を形成してその表面を平坦化する場合に、層間絶縁膜の凸部に一定の大きさの複数の凹部を形成しその後研磨を行うことにより、層間絶縁膜の表面が高い精度で平坦化される。これにより、層間絶縁膜上に配線を形成する工程で露光の焦点ずれが回避され、微細な配線を形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図（その１）である。
【図２】本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図（その２）である。
【図３】本発明の第１の実施の形態において、凸部に穴を形成した後の基板上面図である。
【図４】本発明の他の実施の形態において、凸部に形成された溝を示す基板上面図である。
【図５】従来の平坦化技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図（その１）である。
【図６】従来の平坦化技術を使用した多層配線構造を有する半導体装置の製造方法を工程順に示す断面図（その２）である。
【符号の説明】
１０，３０  半導体基板、
１１，３１  絶縁膜、
１２，３２  配線、
１３，３３  層間絶縁膜、
１３ａ，１３ｂ，３３ａ，３３ｂ  凸部、
１３ｃ  穴、
１３ｄ  溝、
１４，３４  レジスト膜、
１４ａ，１４ｂ，３４ａ，３４ｂ  開口部、
３３ｃ，３３ｄ  縁部。
【図１】
0003980160.tif 000002
【図２】
0003980160.tif 000003
【図３】
0003980160.tif 000004
【図４】
0003980160.tif 000005
【図５】
0003980160.tif 000006
【図６】
0003980160.tif 000007