(57)【特許請求の範囲】
【請求項１】
金属材料よりなる第１の導電領域、第１のトンネル絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１の導電領域と第１のトンネル絶縁膜は耐熱金属とその金属酸化物あるいは耐熱金属とその窒化物のいずれかから形成されていることを特徴とする半導体装置。
【請求項２】
ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタであって、ソースまたはドレイン電極となる金属材料よりなる第１の導電領域上に第１のトンネル絶縁物層を有し、前記第１のトンネル絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体材料層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有し、且つ前記第１の導電領域と第１のトンネル絶縁膜は耐熱金属とその金属酸化物あるいは耐熱金属とその窒化物のいずれかから形成されていることを特徴とする半導体装置。
【請求項３】
金属材料よりなる第１の導電領域、第１のトンネル絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１の導電領域はチタン、チタンシリサイド、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、白金、白金シリサイド、ニッケル、ニッケルシリサイドのいずれかからなり、第１のトンネル絶縁膜はシリコン酸化膜、シリコン窒化膜のいずれかからなることを特徴とする半導体装置。
【請求項４】
ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタであって、ソースまたはドレイン電極となる金属材料よりなる第１の導電領域上に第１のトンネル絶縁物層を有し、前記第１のトンネル絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体材料層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有し、且つ前記第１の導電領域はチタン、チタンシリサイド、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、白金、白金シリサイド、ニッケル、ニッケルシリサイドのいずれかからなり、第１のトンネル絶縁膜はシリコン酸化膜、シリコン窒化膜のいずれかからなることを特徴とする半導体装置。
【請求項５】
チタンよりなる第１の導電領域、チタンオキサイドよりなる第１のトンネル絶縁膜、シリコンよりなる第１の半導体領域、チタンオキサイドよりなる第２のトンネル絶縁膜およびチタンよりなる第２の導電領域とを積層した積層領域と、前記第１の半導体領域の前記積層領域の積層方向とは交差する側面に設けた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の膜面に設けられた第３の導電領域と、を有し、前記第１の導電領域に電荷を蓄積することにより情報を保持する書き込みトランジスタと、前記第１の導電領域の下に設けられた第２にゲート絶縁膜の両側に形成されたソース、ドレインからなる読み出しトランジスタからなることを特徴とする半導体記憶装置。
【請求項６】
半導体基板と、当該半導体基板に相対して設けられた第１不純物領域及び第２の不純物領域と、少なくとも前記第１不純物領域及び第２の不純物領域に挟まれた第１のチャネルとなる第１の半導体領域を覆う第１のゲート絶縁膜とからなる読み出しトランジスタと、当該第１のゲート絶縁膜の上部に設けられた金属材料よりなる第１の導電領域、金属酸化膜よりなる第１のトンネル絶縁膜、第１のチャネル領域と交差する方向に設けられた第２のチャネルとなる第２の半導体領域、第２の導電領域と、前記第２の半導体領域の側面に設けられた第２のゲート絶縁膜、および前記第２のゲート絶縁膜の膜面に設けられた第３の導電領域とからなる書き込みトランジスタ、とを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、大規模集積化が可能な半導体装置、並びにこれを用いた半導体記憶装置に関するものである。更には、本願発明はこの半導体装置あるいは半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
現在の代表的な集積化半導体装置であるシリコン基板を用いたＵＬＳＩのトランジスタの主要部は、図１に示すような断面構造を有している。ＣＭＯＳで用いているトランジスタは、半導体基板１００に、ソース、ドレインとして高濃度に不純物をドーピングした拡散層（２００、３００）を電極領域として用いた絶縁ゲート型トランジスタを用いて構成されている。尚、符号５００はゲート電極である。
【０００３】
絶縁ゲート型トランジスタ、その代表例たるＭＯＳＦＥＴは、制御するチャネルのキャリアが、チャネルとなる基板と反対導伝型キャリアのみを用いる。このことから絶縁ゲート型トランジスタはユニポーラデバイスと呼ばれている。ユニポーラデバイスでは、ソース、ドレインといった電極が基板１００と電気的に分離されていることがデバイス動作上の基本となる。通常、拡散層と基板は、異なる導伝型を用いることでＰＮ接合を形成し、接合のビルトイン障壁によってそれぞれの電極と基板を電気的に分離してきた。しかし、ソース、ドレイン間の距離が短くなるに従い、この障壁のみでは良好な分離を果たすことができず、基板へのリーク、そしてソース、ドレイン間にリーク電流を生じる問題が顕著になってきた。こうした電流リークは、ドレイン電界の影響がソース側まで及ぶため生じるものと考えられている。そのため、リークを抑制するには、前記不純物拡散層２００、３００の深さを小さく（浅く）することで、ソース、ドレインの対向面積を小さくすることが有効である。この深さは図１にＸｊとして示されている。しかし、拡散層深さを浅くすると、拡散層の抵抗が増大し、トランジスタの電流駆動力を低下させる問題が生じてきている。
【０００４】
また、これとは異なるアプローチとして、拡散層電極周囲を絶縁膜層で囲み、電極とチャネル（基板）の間にリークにたいするバリアを設けることが考えられている。また、日本国公開特許公報、特開平１０―２００００１に見られる構造は、拡散層電極とチャネル間のみではなく、さらに、チャネル部にも多層の絶縁膜層を差し挟んだ構造になっている。但し、後者では、その製造工程上、チャネル部が単結晶ではなく多結晶により構成された、一種の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造とみることができる。これらの構造では、拡散層抵抗を増大させることなくリークを抑制することは可能であるが、絶縁膜を介してチャネル電流を流すことが必要となるため、電流駆動力を低下させる問題が生じてくる。
【０００５】
浅接合化による電極抵抗増大を解決する方法として、ソース、ドレインに金属材を用いることが提案されている。一般には、電極と基板との分離がＰＮ接合ではなく、金属と半導体接触部に形成されるショットキー接合によりなされているため、ショットキーバリア ソース・ドレイン ＭＯＳＦＥＴ(ＳＢ-ＭＯＳＦＥＴ)と呼ばれている。これらの構造については、例えば、アプライド、フィジックス、レター、６５巻、６１８頁から６２０頁(Appl. Phys. Lett. 65(5),ｐｐ.618-620,1994) において、Tucker等により検討されている。また、実際の試作としては、エス、ピー、アイ、イー、コンファレンス、オン、マイクロエレクトロニック、デバイス、テクノロジー、ツー、１９９８年７月、エス、ピー、アイ、イー、３５０６巻、２３０頁から２３３頁(Part of the SPIE Conference on Microelectronic Device Technology II, SPIE vol. 3506, pp.230-233)においてＷａｎｇ等の報告がみられる。これらの報告では、ショットキー接合を用いた効果として、ソース、ドレイン間の距離を小さくした短チャネル構造でも、接合間のリークを有効に抑えることができることが明らかになってきた。しかし、ＰＮ接合に比べ良好な接合を形成することが困難なため、基板との間のリークが増大してしまい、ソース、ドレイン間のリークの低減効果を打ち消してしまったり、接合のオン抵抗が高いため、結局、電極抵抗の低減効果も見えなくなっている。
【０００６】
又、半導体記憶装置に用いるゲインセルとしては、例えば書き込み用にｐ型ＭＯＳ、読み取り用にｎ型ＭＯＳを用いた例が、Ｓｈｏｊｉ ＳｈｕｋｕｒｉらによるＩＥＤＭ９２、１００６−１００８に見られる。
【０００７】
【発明が解決しようとする課題】
本願の第１の目的は、リーク電流の極めて低い絶縁ゲート型電界効果型トランジスタを提供するものである。即ち、本願発明は、短チャネル化を進めるために増大してきたリーク電流を低減するために行われてきた上記の様々な対策により生じる駆動力の低下を抑制するものである。
【０００８】
本願の第２の目的は、記憶特性の良好な半導体記憶装置を提供するものである。前記のリーク電流の低い絶縁ゲート型電界効果型トランジスタを用いて、リーク電流の少ない３端子スイッチング素子を得ることができる。従って、このことは、特に、半導体記憶素子を形成する上で有効なものとなる。
【０００９】
本願の更に別な目的は、前記の半導体装置、あるいは半導体記憶装置等を提供する為の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
先ず、ここでは発明の理解を容易にする為に、本願発明の発明思想の骨子を説明する。そして、発明の実施の形態の欄に更に詳細な発明の諸形態を説明する。
【００１１】
ショットキー接合では、接合を挟む異なる物質の界面ができることにより、ＰＮ接合に比べ接合のリークが多くなっている。従来の図１に示した構造をもとにＳＢ−ＭＯＳＦＥＴを形成すると、スイッチングに用いているのは、ゲート端部の接合のみで、底面等はスイッチング動作上は不要であるにも関わらず、接合の面積のほとんどを占めることになるため、この底面がリークの主要発生源となっている。こうした不要なリークを抑えるには、図２に模式的に示すように、ゲート５００、５１０により、両側からチャネル１０１を挟む構造にし、不要な接合をなくし、接合をチャネル方向のみとすることが有効である。本発明における具体的構造については、実施形態の説明において、製造方法をもとに詳細に述べる。この構造では、スイッチングに必要なゲート端部のみに接合が設けられており、不要な接合によるリークを生じることがない。
【００１２】
さらにリークを抑えるため、金属と半導体の間にリークを妨げる障壁となる絶縁層を挟む構造をとっている。これは、拡散層電極周辺を絶縁膜で囲む構造を適用したものである。
【００１３】
図３は通例のショトッキー接合を説明する為のバンド構造図である。図３には、金属部３５０と半導体部１１０の接合領域、及び価電子帯の上端、伝導帯の下端、およびフェルミ準位Ｅｆが示される。図４は本願発明で用いる接合を説明する為のバンド構造図である。図４の構成では図３の構造に絶縁物層９３１が設けられている。
【００１４】
すなわち、ショットキー接合では図３のバンド図に示したように、ショットキーバリアと呼ばれる障壁Ｐｍによりリーク電流を抑えている。そこに、図４にみられるように、Ｐｍに比べより大きな障壁高さＰｉを持った絶縁膜をはさむことで、金属側から半導体側に通り抜けるキャリアを低減することができる。このショットキー接合に代えて絶縁層を挟んだ構造の接合は、ＭＩＳ接合（ＭｅｔａｌＩｎｓｕｌａｔｉｏｎ  Ｊｕｎｃｔｉｏｎ）として知られている。この例は、例えば、Ｓｚｅ著のフィジックス オブ セミコンダクタ デバイシーズ、第２版、ジョンウィリー アンド サンズ(Physics of Semiconductor Devices, second edition, JOHN WILEY & SONS)の５４０頁から５５３頁に記述されている。このように高い障壁高さＰｉを持つ絶縁層を挟んでも、絶縁層の膜厚を極めて薄くすることで、トンネル現象を促進できることから、接合のスイッチング動作させることができる。
【００１５】
一般に、この絶縁膜をトンネル現象により通り抜けるキャリアは、障壁高さ、膜厚、およびキャリアのエネルギーに依存している。デバイス構造としては、金属材と絶縁膜間の障壁高さ、絶縁膜の膜厚、非平衡状態のポテンシャル分布を制御することができる。
【００１６】
本発明の構造では、さらに、縦形のチャネル配置をとることにより、平面面積を増やすことなくチャネル長の大きなデバイスを形成している。これにより、短チャネル化によるリーク電流の増大を抑えることができる。さらに、ゲートを両側に配置することで、より有効に電界効果を活かすことができるようになる。この縦形構造をとることで、従来困難であった非対称型系のトランジスタを容易に形成することができるようになっている。そのため、絶縁膜による障壁は片側のみに形成することができており、駆動力の低下を抑制することができている。
【００１７】
これらの効果を有効に引き出すことで、リーク電流を極めて低く抑制できる３端子トランジスタ構造を得ることができる。また、この低リーク特性は、記憶保持および、書き込み、読み出し動作に優れた半導体記憶装置を形成する上で有効であることを、実施例をもとに説明する。
【００１８】
【発明の実施の形態】
本願発明の実施の形態を具体的に説明するに先だって、本願発明の主な諸形態の概略を列挙し、説明する。
【００１９】
本願に係る半導体装置
本願発明の半導体装置の代表的な第１の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域と、少なくとも前記第１の半導体領域に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００２０】
本発明は新規なスイッチ素子を提供することが出来る。そして、後述するように、新規な半導体記憶装置のスイッチ部として極めて有用である。又、本発明の構造は通例の半導体分野の製造方法によって製造することが出来る。従って、本発明の半導体装置は極めて安価に提供することが出来る。
【００２１】
本願発明の半導体装置の代表的な第２の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とが積層された半導体積層領域と、少なくとも前記第１の半導体領域の前記半導体積層領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００２２】
上記の諸形態では、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域が、絶縁ゲート型電界効果型トランジスタの電荷移送手段及び電荷移送領域を構成する。前記第１の半導体領域は、いわゆるチャネル領域に、前記第１及び第２の導電領域はソースあるいはドレインのいずれかに相当する。これらをソースあるいはドレインと称するかはその動作状態に依存する相違にすぎない。そして、前記第１の導電領域、第１の絶縁膜、第１の半導体領域の半導体領域が、図４を用いて説明したバンド構造を有する積層体である。本形態において、前記第１の絶縁膜を設けた点がわけても重要な点である。
【００２３】
この第１の絶縁膜は、通例第１の導電領域として用いる金属の酸化物、酸化度の低い酸化物、窒化物、窒化度の低い窒化物、シリコンと金属の酸化物、シリコンと金属の窒化物、あるいはこれらの内の少なくとも２者を含む絶縁物などが用いられる。より具体的に、これらの金属とこれに適した絶縁物の諸例をかかげれば、耐熱金属とその酸化物、窒化物、あるいはシリサイドが好適である。更に、具体例をかかげれば、金属あるいは金属相当の導電体として、チタン、チタンシリサイド、タングステン、タングステン・シリサイド、コバルト、コバルト・シリサイド、白金、白金シリサイド、ニッケル、ニッケル・シリサイドなどをあげることが出来る。絶縁物の具体例としては、シリコン酸化物、シリコン窒化物などが代表例である。更に、絶縁物の例としては、前記各種金属あるいは耐熱金属の酸化物、あるいは窒化物などをあげることが出来る。チタンとチタン・シリサイドなどは熱的に安定であり、好ましい例である。シリコン酸化物、あるいはシリサイド等は通例の半導体分野に製造工程に多く用いられている材料であり、本願発明の半導体装置、半導体記憶装置の製造に好都合である。勿論、その要求によって、前記例示した金属および絶縁物を適宜組み合わせて用いることが出来る。
【００２４】
そして、これらの絶縁膜が当該接合におけるトンネル効果を奏する厚さとなす。この絶縁膜の厚さ例をかかげれば、シリコン酸化物の場合、３ｎｍ以下、好ましくは１ｎｍより２ｎｍ程度が多用される。
【００２５】
尚、第１の導電領域と第１の絶縁膜の具体例について言及したが、これらの諸例は、以下本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。
【００２６】
第３の形態は、ソースとドレインとゲート電極およびチャネル領域を有する絶縁ゲート型電界効果トランジスタにおいて、ソースまたはドレイン電極となる第１の導電領域上に第１の絶縁物層を有し、前記第１の絶縁膜の上部にチャネル領域となる半導体材料層を有し、前記半導体層上にドレインまたはソース電極となる第２の導電領域を有し、前記チャネル領域側面に第２の絶縁膜層を有し、前記第２の絶縁膜層を介して電界効果を前記チャネル領域におよぼすゲート電極を有することを特徴とする半導体装置と言うことが出来る。
【００２７】
上記の各部の材料の選択によって、下記の諸形態が考えられる。
【００２８】
本願の第４の形態は、前記の諸形態における第１の導電領域が金属材料により形成されているものである。
【００２９】
更に、本願の第５の形態は、前記の諸形態における前記第１の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。
【００３０】
更に、本願の第６の形態は、第２の導電領域が高濃度に不純物をドーピングすることで実質的に金属化された半導体材料により形成されているものである。
【００３１】
本願発明においては、前記の各導電領域を組み合わせ用いることが出来る。即ち、本願の第７の形態は、前記第１の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第２の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。
【００３２】
本願の第８の形態は、前記第１の導電領域が高濃度に不純物をドーピングすることで金属化された半導体材料により形成され、前記第２の導電領域が金属材料あるいは高濃度に不純物をドーピングすることで金属化された半導体材料により形成されているものである。
【００３３】
前記半導体材料を母材とした金属化に必要な不純物のドープ量は、通例の半導体分野における範囲を用いて十分である。シリコンに対してのドープ量は通例、１０20ｃｍ―3程度以上の範囲である。
【００３４】
これらのドープ量に関する諸例は、本願明細書に記載される発明の諸形態、実施の諸形態に対しても適用できるものであることは言うまでもない。
【００３５】
尚、本願発明の半導体装置において、第１の導電領域および第２の導電領域に挟まれた半導体領域が、電界効果型トランジスタの電荷移送領域、即ち、いわゆるチャネル領域を構成する。従って、この意味において、本願発明においては、電荷移送領域は、半導体領域とトンネル絶縁膜との双方で電荷移送領域を構成することとなる。従って、この意図を示す形態の例は次のように言うことが出来る。
【００３６】
本願発明の第９の形態は、第１の導電領域、第１の絶縁膜、第１の半導体領域、および第２の導電領域とを有する半導体領域と、前記第２の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第２の絶縁膜と、前記第２の絶縁膜の膜面に設けられた第３の導電領域と、を有し、且つ前記第１あるいは第２の導電領域の内のいずれかが高濃度に不純物をドーピングした多結晶シリコンにより形成され、前記第１あるいは第２の導電領域の内の他方のいずれかが金属により形成され、前記第１の導電領域から第２の導電領域に流れる電流経路に、シリコンおよびトンネル絶縁膜が配置されている半導体装置である。
【００３７】
上記の形態をより具体的に示せば、本例はソースが高濃度不純物をドーピングした多結晶シリコンにより形成され、ドレインが金属により形成され、ソースからドレインに流れる電流経路において、シリコンとトンネル絶縁膜が配置されている半導体装置と言うことが出来る。
【００３８】
これまで述べてきた本願発明の諸形態の半導体装置の更なる実用上の形態を示せば、当該半導体装置のスイッチングがオフ状態においてチャネル部のキャリアが空乏化されている半導体装置であると言うことが出来る。半導体記憶装置
次に、これまで説明してきた半導体装置、即ち絶縁ゲート型電界効果型トランジスタを用いた半導体記憶装置について説明する。
【００３９】
当該半導体記憶装置の代表的な第１０の形態は、前述の本願発明の諸半導体装置のいずれかを情報書き込み装置とし、前記第１の導電領域を電荷保持部とし、この電荷保持部に電気的に接続された情報読み出し素子を有する半導体記憶装置である。
【００４０】
そして、前記情報読み出し素子が電界効果型トランジスタであるのが、より実際的な半導体記憶装置である。
【００４１】
そして、この形態の半導体記憶装置において、前記電荷保持部が絶縁膜で囲まれ、前記電荷保持部に保持した電荷量により情報を記憶することが、より好ましい。
【００４２】
このように、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、当該半導体記憶装置の電荷蓄積ノード側に、前記本願発明の係わる半導体装置のトンネル絶縁膜に接して設けられた導電領域を接続するのが好ましい。それは、蓄積電荷を確保するにとより好都合であるからである。勿論、当該半導体装置の第１および第２の導電領域のいずれを当該半導体記憶装置の電荷蓄積ノード側に設置しても、半導体記憶装置を提供できることは言うまでもない。
【００４３】
又、本願発明の半導体装置の諸形態を情報書き込み手段として用いて半導体記憶装置を構成する場合、Ｎ型の絶縁ゲート型電界効果型トランジスタを横型の素子として配置し、Ｐ型の絶縁ゲート型電界効果型トランジスタとして本願に係るトンネル絶縁膜をい用いた縦型の素子として用いるのがより好都合である。
【００４４】
本願発明の半導体記憶装置の代表的な第１１の形態は、キャリアを移動せしめる第１の経路と、前記第１の経路の伝導性を変化させる電界を生成する電荷を蓄積する為の手段と、所望の電圧に対して所望の電荷を前記電荷を蓄積する為の手段に供給する手段とを、有し、且つ所望の電荷を前記電荷を蓄積する為の手段に供給する手段が、金属性電極部、トンネル絶縁膜、および半導体領域とを有する接合を有することを特徴とすることである。
【００４５】
言い換えれば、この形態は、本願発明に係る半導体装置なる電界効果型トランジスタ（Ｔ１）のソースまたはドレイン電極と、半導体基板上に形成された絶縁ゲート型電界効果型トランジスタ（Ｔ２）を有する半導体記憶装置において、Ｔ１のチャネルを介してＴ２のゲート電極に接続がなされている半導体記憶装置である。そして、トンネル絶縁膜を利用してスイッチ動作を行なうものである。前述の本願発明に係る半導体装置なる電界効果型トランジスタ（Ｔ１）は、少なくとも、導電領域―チャネル領域―トンネル絶縁膜―金属導電領域の積層構造を有する。ここで、導電領域、ないしは金属導電領域が、電界効果型トランジスタのソース、あるいはドレインに相当するものである。従って、前記Ｔ１とＴ２の接続は次の形態がある。
【００４６】
（１）導電領域―半導体領域―トンネル絶縁膜―金属導電領域―Ｔ２のゲート、
（２）金属導電領域―トンネル絶縁膜―半導体領域―導電領域―Ｔ２のゲート
そして、この場合、実際の構造においては、前記（１）における金属導電領域―Ｔ２のゲート、あるいは前記（２）における導電領域―Ｔ２のゲートは同一層で形成し、その両者の役割を兼ねることが、より実際的である。
【００４７】
本願発明の半導体記憶装置の動作を要約すれば、前記第１１の形態にある電荷によって情報を記憶させた半導体記憶装置において、書き込み素子Ｔ１を介して電荷を出し入れし、Ｔ２を電荷の保持状況を読み出す読み出し素子としていると言うことが出来る。
【００４８】
本願発明の半導体装置の、第１２の形態は、半導体基板と、当該半導体基板に相対して設けられた第１の不純物領域及び第２の不純物領域と、少なくとも前記第１不純物領域及び第２の不純物領域に挟まれた第１の半導体領域を覆う第１の絶縁膜と、当該第１の絶縁膜の上部に設けられた第１の導電領域、第２の絶縁膜、第２の半導体領域、および第２の導電領域とを有する半導体領域と、前記第２の半導体領域の前記半導体領域の積層方向とは交差する側面に設けた第３の絶縁膜と、前記第３の絶縁膜の膜面に設けられた第３の導電領域と、を有する半導体装置である。
【００４９】
本形態は、スイッチ素子部を構成する電界効果型トランジスタ部が、そのチャネル領域が当該半導体記憶装置の基板に交差、ないしは実質的に直交する方向に構成されている。これはいわゆる縦形半導体装置と称されている形態である。従って、この形態は装置の小型化に有利である。更に、前記第２の半導体領域の側壁が絶縁膜で覆われた構造を採用すれば、よりリーク電流の少ない半導体記憶装置を提供することが出来る。
【００５０】
本願発明の主なその他の形態
本願の第１３の形態は、前記第１０の半導体装置において、書き込み素子のゲート電極配線と基板電位間に電位を安定化させる手段を有する集積半導体装置である。より具体的な要請は、電源が切れた場合においてもゲート電極と導電領域との間の相対的な電位関係が固定されていることである。この電位の安定化の為の手段の最も簡単で実用的なものは抵抗である。しかし、本要請に答えるには多くの回路を用いることが出来る。
【００５１】
本願の第１４の形態は、例えば、前記第１１、ないしは前記第１２の半導体記憶装置を少なくとも２つ用いた集積半導体装置において、読み出し素子Ｔ２が電気的に縦積みされた配置をとっている半導体装置である。
【００５２】
本願の第１５の形態は、例えば、前記の諸半導体記憶装置において、情報読み出し時に、書き込み素子Ｔ１のゲート電極電位を変えることなく、Ｔ２のソース、ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。
【００５３】
前述したように、ゲート電位が固定される必要があることから、本願発明の半導体記憶装置においては、ゲート電位を固定し、ソースあるいはドレインの電位を変化させるのが好ましい。
【００５４】
本願の第１６の形態は、例えば、前述の諸半導体記憶装置において、情報読み出し時に、読み出し素子Ｔ２のゲート電極電位を変えることなく、ソース、ドレイン電位を変化させることで、該ゲート電極と該ソース、ドレイン電極間の電位差変化を与えることで読み出し操作を行う半導体記憶装置である。
【００５５】
本願の第１７の形態は、例えば、前記第１１ないしは第１２の半導体記憶装置を複数用いてアレイ状に配置し、基板上に形成された読み出し素子Ｔ２のソース、ドレイン電極に接続された配線層が直交するように平面配置されている半導体記憶装置である。
【００５６】
本願の第１８の形態は、本願に係わる半導体装置、ないしは半導体記憶装置、例えば前記第１、第２、あるいは第１０、第１１の半導体装置、ないしは半導体記憶装置が、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成されている集積化半導体装置である。基板に絶縁基板を用いることから、本願発明のリーク電流の抑制された半導体装置、ないしは半導体記憶装置の要請がより有効に機能する。
【００５７】
本願の第１９の形態は、上記集積半導体記憶装置において、書き込み素子のゲート電極配線と基板電位間に電力を消費することなく電位を安定化させる装置を有する集積半導体装置である。
【００５８】
本願の第２０の形態は、電界効果トランジスタによる書き込み装置と、該書き込み装置と異なる導電型をもった電界効果トランジスタによる読み出し装置を持つ半導体記憶装置である。
【００５９】
本願の第２１の形態は、例えば前記２０の半導体記憶装置において、情報読み出し時に、書き込み素子のゲート電極に、電荷保持時に比べ書き込み素子のチャネルをよりオフ状態とする電位を加える半導体記憶装置である。
【００６０】
本願の第２２の形態は、例えば前記２０の半導体記憶装置において、書き込まれる電位情報が少なくとも３つ以上の値を持つ集積半導体装置である。
【００６１】
本願の第２３の形態は、例えば前記２１の半導体記憶装置において、保持された電荷情報を連続した電位として読み出す集積半導体装置である。  本願の第２４の形態は、例えば前記１２、あるいは前記２０の半導体装置において、保持電荷とゲート電極電位により演算処理を行なわせる機能を付加した半導体装置である。
【００６２】
本願の製造方法に係わる発明の主な形態
本願の製造方法に係わる第１の形態は、半導体基板上に第１の絶縁膜を形成する工程と、この絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、この金属材層もしくは金属化された半導体材料層の上部に第２の絶縁膜を形成する工程と、この第２の絶縁膜上に半導体材料層を形成する工程と、この半導体材料層の側面に第３の絶縁膜を形成する工程と、この第３の絶縁膜の側面に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程を有する半導体装置の製造方法である。
【００６３】
本願の製造方法に係わる第２の形態は、半導体基板上に第１の絶縁膜を形成する工程と、この第１の絶縁膜上に金属層もしくは高濃度に不純物をドーピングすることで金属化された半導体材料層を形成する工程と、前記金属材層もしくは金属化された半導体材料層の上部に第２の絶縁膜を形成する工程と、半導体材料をアモルファス状態で形成する工程と、このアモルファス状態の半導体材料層に所定の金属層を形成する工程と、加熱によって当該金属によって前記アモルファス状態の半導体材料層を結晶化する工程を有する半導体装置の製造方法である。
【００６４】
この第２の半導体装置の製造方法は、わけても前記の縦型のトランジスタを製造するに当って有効である。即ち、本願発明の半導体装置では、半導体層を金属あるいは絶縁物層の上部に半導体層を積層する工程を有するので、当該半導体層を形成後の加熱によって、良好に結晶化する本方法が有効なのである。
【００６５】
前記第２の半導体装置の製造方法に用いる金属の代表例はニッケル（Ｎｉ）である。この金属層の厚さは、結晶化を要するアモルファス状態の半導体材料層の厚さにも依存する。その厚さの例をあげれば、概ね２ｎｍより１５ｎｍ、あるいは５ｎｍより１２ｎｍ程度を多用する。加熱は摂氏５００度より７００度程度の範囲から選択される。実際の製造に際して、やや低温の領域、５００度より５６０度程度が好ましい。加熱の雰囲気は真空で十分である。加熱時間も結晶化を促す半導体層の厚さに依存するが、概ね２０時間程度である。
【００６６】
尚、アモルファス状態の半導体材料層に金属層、例えばニッケル層を形成し、加熱によって、ニッケルをこの半導体層に移動させ、この移動過程で、当該アモルファス状態の半導体材料層が結晶化する。この現象自体はＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）として知られている。
【００６７】
以下、図面を用いて本願発明の実施例について詳細に説明する。
【００６８】
図１１は、本発明による代表的な素子の断面構造を表わしたもの、また図１２はその平面レイアウトを示したものである。本素子の配線構造およびその製造方法は、通常のＬＳＩと同様のため、図１１では、素子基本部分の形成終了時の構造で示し、いわゆる素子間等で行われる配線層については省略している。図１１において、２５０、３５０はソース、ドレインであり、チャネル１５０に対して絶縁膜９８０を介して、ゲート５００が電界効果を両側から及ぼしている。ドレイン３５０とチャネル１５０間に挟まれた絶縁膜９３１を通過（トンネル）するキャリアが、ゲート５００により制御されている。６００はドレイン３５０から引き出す埋め込み配線層である。
【００６９】
この構造では、図２で示したチャネル以外の不要な接合は存在せず、また、チャネルと電極との接合に絶縁膜９３１を挟むことになり、リーク電流を抑制することができる。
【００７０】
以下、図５から図１１を用いてその製造工程を説明する。
【００７１】
シリコン基板１００表面に厚さ５００ｎｍの熱酸化膜９００を形成する。次いで、この上部にホトレジスト層を形成し、このホトレジスト層を所望形状にパターニングする。そして、こうして準備したシリコン基板を通例の異方性のドライエッチングにより熱酸化膜９００中に、例えば３００ｎｍの深さの溝１０２、１０３を形成する。（図５）
上記基板表面にタングステンを堆積し、ＣＭＰ（Chemical Mechanical Polishing）法により、溝１０２、１０３以外に堆積したタングステンを取り除く。この工程はダマシン法として知られている。これにより、溝１０２、１０３中にタングステン６００を詰め込んだ構造が得られる。（図６）
上記基板上にチタン１００ｎｍ（３５０）、チタンオキサイド５ｎｍ（９３１）を堆積し、さらに、多結晶シリコン２００ｎｍ（１５０）を堆積する。この多結晶シリコン層１５０はチャネルとなる層である。ここを単結晶化することでリーク電流を生じるもととなる粒界の準位を低減することができる。本素子構造は、図５を用いて説明した溝を形成する以外、パターニングを行う工程を有さない。また、溝を用いて形成した下部配線層は、図１１に示したように、チャネル部１５０等の下に配置している。そのため、最初に積層構造をはり合せることで形成し、上部から積層をパターニング加工することで形成することができる。そのため、単結晶を用いたチャネルを実現することができる。（図７）
また、前記のチタンオキサイド堆積後、ニッケル薄膜を堆積する。こののち、アモルファス状のシリコンを堆積し、５５０℃の低温熱処理を加えることで、ニッケルをシリコン中移動させ、多結晶シリコン層１５０を結晶化することができる。これにより良好な結晶性を持つチャネル領域を得ることができる。尚、このニッケル薄膜は、２ｎｍより１０ｎｍの厚さの範囲、より好ましくは３ｎｍより６ｎｍの範囲で選択される。又、前記の結晶化処理を終えて後、このニッケル層を除去することも出来る。
【００７２】
ホトレジストを用いてパターニングを行い、多結晶シリコン、チタンオキサイド、チタンを加工し、溝以外では酸化膜９００表面を露出させる。  こうして準備した半導体基体上に、酸化膜９２０を堆積する。次いで、この表面をＣＭＰ法により酸化膜９２０をエッチングし、この酸化膜９２０の表面を多結晶シリコン層１５０表面に合わせて平坦化を行う。次いで、この上部に不純物を高濃度にドーピングした多結晶層２５０、さらにシリコン窒化膜９５０を堆積する。このとき、不純物を高濃度にドーピングした多結晶層２５０の堆積前に多結晶シリコン層１５０表面を窒化することで、極めて薄い絶縁膜を形成することができる。この薄い絶縁膜によって、多結晶シリコン層１５０中への、外部からの不純物の拡散を抑えることができる。この絶縁膜は、チャネルの電流駆動力に対しては負荷となるため、必要な熱処理に比べチャネル長を確保できる場合には、多結晶シリコン層１５０上に直接堆積することができる。尚、ここで、前記チャネル長は多結晶シリコン１５０の厚さに相当する。
【００７３】
電極層２５０として、Ｐｔ、Ｅｒ等のシリサイドや金属窒化膜、例えばＴｉＮやＷＮ等を耐熱バリア層として堆積したのち、さらに金属材（例えば、タングステン等）の層を積層して形成することができる。該窒化膜および金属層を９２０表面までエッチングする。断面構造では現れていないが、このとき、図１２に符号２５０で示したようにコンタクト（７２０）形成の引き出しを形成する。（図８）
こうして準備した基体の上部にシリコン酸化膜９２１を堆積し、ＣＭＰ法により表面を平坦化する。ここでは、以下層間膜となる堆積積層された酸化膜層は符号９２１で示す。（図９）
更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、層間絶縁膜９２１に溝１０４を形成する。電極層２５０およびチャネルとなる多結晶シリコン１５０の側面を露出させる。（図１０）
前記溝１０４内の積層体の表面に、ＣＶＤ法により５ｎｍのシリコン酸化膜９８０を堆積した後、ゲート５００を溝内に形成する。ゲート絶縁膜としては、例えばシリコン窒化膜やチタンオキサイドをも用いることができる。尚、図１１ではシリコン酸化膜９８０は溝１０４の内面の全面に形成されている。このシリコン酸化膜は、この溝１０４の全面に必ずしも必要はない。例えば、層間絶縁膜９２１の側壁等は必ずしも必要はない。しかし、この例では酸化膜はＣＶＤ法によって形成されている為、溝１０４の全面に形成されている。このことは、以下の実施の諸形態においても同様である。（図１１）
以下、通常のＬＳＩの製造プロセスと同様に配線を形成する。
【００７４】
図１２は当該半導体装置の主要部よりの引出し用のコンタクト領域の平面レイアウトを示す図である。符号５００の領域がゲートに対応する平面的な領域を示している。図は、埋め込み引き出し層６００へのコンタクト７１０、ゲート５００へのコンタクト７３０、電極２５０へのコンタクト７２０の配置例を示している。図１１に見られるように、この構造では、電極３５０はチャネル１５０との間にバリア９３１が挟まれているため、リーク電流を強く抑制することができる。
【００７５】
また、電極２５０に高濃度にドーピングした多結晶シリコンを用いた場合、該電極がチャネルのキャリアの供給源となるため、不純物による導電型により、Ｎ型およびＰ型のデバイスを形成することができる。
【００７６】
上記の実施例では、引き出し形成のため、上部電極２５０をチャネルパターニング後形成しているが、チャネル１５０と同時に形成することができる。この例を、図１３から図１７を用いて説明する。
【００７７】
本例においては、上記実施例の図５より図７までと同様に製造される。即ち、所定の基体に、配線６００、及びチタン層３５０、チタンオキサイド層９３１、多結晶シリコン層１５０が形成される。こうして準備された基体の上部に、更に、チタンオキサイド層９３２、チタン層２５０、絶縁膜９５０を堆積する。（図１３）
この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、酸化膜９００表面が露出するまで、該積層膜をエッチングする。（図１４）
次いで、基体位上に、酸化膜９２０を堆積した後、ＣＭＰ法により平坦化し、更に、絶縁膜９５０表面が露出するまでエッチバックする。（図１５）
更に、この基体の上部に、通例のフォトレジストを用いたゲートパターンを形成する。そして、このゲートパターンを用いたエッチング方法によって、層９２０に溝１０５を形成する。こうして形成した溝１０５内の積層体の側壁にゲート絶縁膜９８０形成する。更に、溝１０５中にゲート層５００を堆積する。そして、ゲート層５００をエッチバックすることで、電極層２５０側面までゲート層５００が埋め込む構造とする。（図１６）  ゲート層５００上の溝を絶縁膜９２１で埋めた後、表面を平坦化し、絶縁膜９５０を露出させる。そして、絶縁膜９５０を除去した後、金属材の層６５０を形成することにより電極層２５０に対する配線を形成する。この工程は通常のコンタクトホール形成および金属配線形成プロセスと同様である。こうして、ゲート層５００および埋め込み層６００へのコンタクト形成および配線形成を同時に行うことができる。（図１７）
本素子を集積回路に用いた場合の有効性を示すため、代表的演算ゲートであるＯＲ回路とＡＮＤ回路（あるいはＮＡＮＤ回路）を形成する例を示す。
【００７８】
図１８は４入力のＯＲ回路を示す等価回路図である。図１９はこれに対応した電極部の平面レイアウトを示す図である。尚、図１９においては、全体の配置を示すため、ゲート層５００、引き出し部６００、および電極２５０引き出しと、それぞれのコンタクトのみを記した。
【００７９】
図１８に示す回路自体は通例のものであるが、本願発明は、この回路を構成する絶縁ゲート型電界効果型トランジスタのチャネル領域の構造およびその各部の取りだし構造に特徴を有する。図において理解を容易にする為、本願発明に係わる絶縁ゲート型電界効果型トランジスタのチャネル領域は波線で示した。
【００８０】
図２０は３入力のＡＮＤ回路の等価回路図である。図２１はこれに対応した電極部の平面レイアウトを示す図である。引き出し部６００と電極２５０を、交互につないで行くことで、回路上の素子の縦積みが形成できる。従って、本例は極めて小型化に有利である。図２１では、この様子を解りやすくするため、上部引き出し層である電極層２５０をハッチングで示した。
【００８１】
前述したように、本発明の構造を用いて、不純物の選択によりＣＭＯＳのような相補型の素子を形成することができる。即ち、本願発明の構造では、電極２５０形成時に、イオン打ち込み法により、ドーピングする不純物の導電型を変えることができるためである。
【００８２】
図２２はインバータの例の電極部の平面レイアウトを示す図である。この例は、本願発明の半導体装置の構造を用い、且つそのチャネル領域がＮ型およびＰ型の各素子を用いてインバータを形成したものである。２つの電極２５０のうち、上側には、砒素を、下側にはボロンをドーピングしている。ゲートコンタクト７３０が入力端子、引き出し６００へのコンタクト７２０が出力端子である。配線６５０により電極層２５０へ、それぞれ、グランド電位、電源電位が給電されている。
【００８３】
図２３は、インバータを２段接続した様子を示す電極部の平面レイアウトを示す図である。即ち、図２３の構造は図２２の構造を２段接続した構造である。入力７３０と出力７２０を重ねることで、２つのインバータの接続がなされている。
【００８４】
プロセスにおいては、ゲート５００堆積前にコンタクト７２０を形成することで、直接次段と連結することができる。
【００８５】
本願発明の素子構造では、縦形構造を用いているため、上部電極２５０からの引き出し配線の形成が一つの課題である。上記実施例以外の引き出し形成方法について、図２４から図２９を用いて説明する。図２４から図２９は、本例を説明するため、製造工程順に示した素子の断面図である。
【００８６】
本願発明の製造方法を説明した工程によって前記図１３と同様の積層体を得る。即ち、半導体基板１００の上部に、絶縁層９００が設けられ、この絶縁膜に埋め込み配線６００等を形成される。そして、こうして準備した基体の上部に、金属電極３５０を構成するチタン層、トンネル絶縁膜９３１となるチタンオキサイド層、チャネル領域１５０となる多結晶シリコン層、更に、第２の導電領域２５０を構成するチタン層、上部の絶縁物層９２０としてのシリコン酸化物層を積層する。そして、電界効果型トランジスタのキャリアの進行方向、即ち、チャネル方向に所望形状を得る為、通例の方法によって、パターニングを行う。図２４は、紙面垂直方向にパターニングされた柱状積層膜（層３５０、１５０、２５０、９２０）の断面を示したものである。（図２４）
こうして準備した基体上に、ゲート絶縁膜を形成後、ゲート電極層５００および絶縁膜９５５を積層する。尚、前記ゲート絶縁膜は層５００と層９２０の間に存在するが、図２５ではその断面の取り方で現れていない。又、絶縁膜９５５はシリコン窒化膜を用いた。そして、これらの積層体、層５００，及び層９５５を所望形状にパターニングを行う。図２５では、断面の取り方によって柱上のみゲート断面が示されている。例えば、図１６に見られるように、層５００は溝１０５内に深く形成されている。同様の構造は本例でも存在すると言うことである。（図２５）
次いで、前記層５００及び層９５５の側壁に、スペーサとなる絶縁膜９５６を堆積後する。絶縁膜９５５、絶縁膜９５６の領域をマスク領域として、積層膜９２０、２５０、１５０、３５０を、所望形状にエッチングする。尚、絶縁膜９５５及び９５６の形成は、例えば、通例のＣＶＤ法によれば良い。（図２６）
こうして、準備した基体上に、酸化膜９２１を堆積し、更に、ＣＭＰ法により、積層体の表面を平坦化する。（図２７）
引き出し形成部に対応する領域に開口を有するマスクをかけ、且つ、絶縁膜９５５、絶縁膜９５６の領域をマスク領域として溝を形成し、導電体層２５０側面を露出せしめる。（図２８）
この溝の内部にタングステン６２５を埋め込むことで、引き出し配線を形成する。これにより隣接する素子同士を自己整合的に接続してゆくことができる。即ち、図２９における、各導電層２５０の領域が溝部２５１によって隔てられているが、タングステン層６２５によって相互に電気的に接続される。そして、このタングステン層６２５は、これまでに形成された溝２５１によってその寸法を規定されている。即ち、本例では、溝形成の為に用いるマスクの形成によって、その後の寸法規定がなされている。（図２９）
本願発明の半導体装置は、電極のリークを極めて低く抑えられることに特徴がある。この特徴を活かす上で、一般に、電荷によって情報の記憶を行うメモリ素子への応用が好適である。なかでもゲインセルと呼ばれるタイプに用いることで、優れた半導体記憶装置を供することができる。
【００８７】
図３０は主要部のみを模式的に示したゲインセルでの本願発明に係る半導体装置の適応例の断面図である。メモリセルは、半導体基板１００に形成された素子による読み出し部と、本発明素子を用いた記憶情報書き込み部よりなる。
【００８８】
半導体基板１００に通例の不純物領域２２０、および３２０が形成され、電界効果型トランジスタのチャネル領域を構成する。このチャネル領域を覆ってゲート絶縁膜９７０が形成される。こうして構成されたトランジスタ部が前記の読み出し部となる。そして、この上部に次のような記憶情報書き込み部が形成される。尚、前記記憶情報書き込み部となる半導体装置は、これまで述べてきた本願発明に係る素子であるので、ここではその詳細の説明は省略する。図３０において、符号９３１はトンネル絶縁膜、１５０はチャネルとなる半導体層、２５０は第２の導電体層、９８０はゲート絶縁膜、５００はゲート電極層である。
【００８９】
電極となる導電領域３５０は、前記ゲート絶縁膜９７０の上部に直接形成され、書き込み素子のドレインであるとともに、読み出し素子のゲート電極となっている。本メモリセルにおいては、電極３５０のもつ電荷により情報として記憶され、その読み出し素子に与える電界効果によって、チャネル特性を変化させ、電極２２０、３２０間を流れる電流として、情報が読み出される。記憶保持部である導電領域３５０のリークが少ないことが、良好な情報保持性能を可能にしている。ここで導電領域３５０は記憶保持部であるため、抵抗値はあまり重要ではない。そのため、高濃度に不純物をドーピングすることで金属化した多結晶シリコンを用いてこの導電領域、電極層を形成してもよい。
【００９０】
代表的メモリ素子の基本回路構成の例を図３１及び図３２に示した。次に、これらのメモリセルの動作について説明する。
【００９１】
図３１は、図３０に示した半導体素子を等価的に示したメモリセルの回路図である。回路の理解を容易にする為に、図３１の２つのトランジスタＴ１、Ｔ２に対して、図３０の構造図に示した各部の符号を付した。素子Ｔ１読み出し部を構成するトランジスタ、素子Ｔ２は本願発明に係る半導体装置を用いた記憶情報書き込み部である。
【００９２】
Ｄ１は読み出しワード線、Ｄ２は書き込みワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しデータ線である。Ｄ２をオンさせることで、記憶保持部（ゲート電極）にＤ３電位を書き込み、オフすることで、電荷を保持させる。このとき、読み出し素子のゲート電位が決められる。例えば、ゲート電位がトランジスタの閾値を超えている場合、Ｄ１、Ｄ４間に電位差を与えると、電流が流れる。一方、ゲート電位が閾値より低い場合、Ｄ１、Ｄ４間に電位差を与えても電流は流れない。そのため、この電流によって、ゲート電位を読み出すことができる。
【００９３】
図５９は上記の例での各信号の例のタイムチャートである。Ｄ１、Ｄ２、Ｄ３、およびＤ４は各々読み出しワード線、書き込みワード線、書き込みデータ線、読み出しデータ線への電圧の印加を示している。ここでは、図３１に示した配線記号を用いている。図５９は、同一導電型素子を書き込み、読み出し素子に用いたメモリセルによる書き込み（ｔｗ）、読み出し（ｔｒ）を繰り返す例を示している。ここでは、読み出し時に、Ｄ４の電位変化を読み取り、センスアンプにより駆動させる例を示している。Ｄ４はｔｒステップの前に一度中間電位を与え、そこからの変化で読み出す例を示している。
【００９４】
この構造では、書き込み部と読み出し部が、動作上分離されているため、集積化しても、読み出し動作が他のセルの情報を破壊する問題は生じてこない。図３１に示した等価回路図では、Ｄ１とＤ２、Ｄ３とＤ４とが各組毎に幾何学的に平行になるように配置されている。しかし、実際の半導体装置の構造では、少なくともＤ１とＤ４、Ｄ２とＤ３が幾何学的に直交するように配置されていればよい。Ｄ１とＤ２、Ｄ３とＤ４とは、必ずしも幾何学的に平行に配置する必要はない。それは、読み出しと書き込みが分離されているためである。
【００９５】
図３２は、書き込みと読み出しのワード線をＤ４に兼用させたものである。動作を説明するために、容量素子９１０を積極的に加えている。しかし、実際の構造においては、電極３５０とゲート５００にはオーバーラップが存在するため、特別なプロセスを追加することなく形成することができる。いわゆる寄生容量を設定し、これをもってこの容量となすことが可能である。
【００９６】
Ｄ１、Ｄ３は読み出しデータ線、Ｄ２は書き込みデータ線、Ｄ４はワード線である。書き込み素子と、読み出し素子を反対導電型によって形成すると、相補的に動作させることができる。例えば、書き込み素子をＰ型、読み出し素子をＮ型としたとき、書き込み素子はワード線Ｄ４に負電位を加えることでオン状態となり、電位が書き込まれる。一方、読み出し素子においては、正電位を加えることで、チャネルはオン状態となる。すなわち、Ｄ４に正電位を加えることで、容量カップリングにより読み出し素子のゲートに正電位を与えることができる。このとき、書き込み素子においては、よりオフ状態が強まるため、電荷リークを抑えることができる。従来のゲインセルでは、相補的動作ができなかったため、書き込み（消去）時に、最も高いゲート電圧を与え、その情報を破壊しないように、それより、低い電圧で読み出す必要があった。そのため、情報として使える電位範囲が狭く、多値情報を持たせることが困難であった。相補的動作においては、読み出し時のワード線電位には、こうした制約がないため、多値の情報（多段階の電位状態）を用いることができる。
【００９７】
図６０は、相補型メモリセルの基本動作のタイムチャートを示している。ここで、Ｄ２が書き込み（ｔｗ）時と読み出し（ｔｒ）時に反対方向にバイアスされるのが特徴である。図６０において、４値の電位を記憶ノードに順次書き込み、それぞれ読み出し動作を繰り返す例を示している。ここで、Ｄ４ｈａ電流センスを与え、一定電位で動作させる例を示している。尚、Ｄ１、Ｄ３は読み出しデータ線、Ｄ２は書き込みデータ線、Ｄ４はワード線に対する電圧を示している。Ｄ３の電圧状態に見られるように、例えば実質的に４値の情報を用いることが可能となる。
【００９８】
また、読み出し時のゲート電位にデータ破壊による制約がないことから、自由に印加電位を与えることができるため、デジタル化したものではなく、保持電荷状態を連続した状態として読み出すこともできる。また、ゲート印加電圧と保持電荷状態により読み出し結果が与えられることから、これを用いて演算処理を行うことができる。
【００９９】
図３３は図３１のメモリセルのアレイ状に配置した例を示したものである。Ｃ０は書き込みワード線のドライバ部、Ｃ１は書き込みデータ線のドライバ部、Ｃ２は読み出しワード線のドライバ部、Ｃ３は読み出しデータ線のセンス部である。図３３で各メモリセル部は前述したところであるので、ここでは詳細は省略する。本例は通例のメモリ装置の駆動方法を取ることが出来る。
【０１００】
本願発明の半導体装置の構造におけるリーク電流の抑制は、電極とチャネル部に挟まれた絶縁膜のトンネル現象をゲート電極により有効に制御することで成り立っている。すなわち、書き込み素子ゲートと記憶保持部であるドレイン電極の電位関係を保持することが、リーク電流低減において重要である。そこで、本メモリ素子応用において、書き込みワード線をある電位状態で安定化することができる装置Ｒをおくことが有効である。この手段については、前述した通り、例えば装置Ｒとして抵抗を接続することで十分である。この手段Ｒによって、書き込みワード線の電位を通常、接地電位となるようにすることができる。
【０１０１】
すなわち、この記憶装置が電源から切り離されても、ワード線は接地電位に固定されリーク電流は抑制できるため、長時間、情報を保持し続けることができる。装置Ｒとして抵抗を用いた場合、動作状態、すなわちワード線が選択された状態では、消費電力を増大させることになるが、選択されるワード線は最大でもアレイ中一本であり、適当な大きさの抵抗を選ぶことでそれほど消費電力を増大させることなく良好な情報保持特性を得ることができる。
【０１０２】
図３２に示したメモリセルを用いても、図３３と同様にメモリセルアレイを形成することができる。他方、図３４に示すように多段のメモリセルを積み重ねる、いわゆるＮＡＮＤ型のアレイを組むことが有効である。相補的に働かせることができるため、同一の読み出しデータ線であるＢ０、Ｂ１、Ｂ２に連なるセルを、Ａ０からＡ７に順次電圧を加えることでオンさせることができるためである。そのため、データ線が、拡散層とチャネルによって形成されるため、配線およびコンタクトの形成を減らすことができる。そのためメモリセルの微細化が容易になり、高集積化することが可能になる。
【０１０３】
図３５から図４０を用いて、代表的メモリセルの形成プロセスを説明する。これらの図は、半導体記憶装置の断面構造を示している。また、図には、中央のギャップを挟んで左右でそれぞれ別の断面での様子を示している。図の左側の断面図ではゲート電極５００が紙面に垂直に延在するような断面、右側の断面図では紙面の面内にゲート電極５００を含む断面である。
【０１０４】
シリコン基板１００上に通常のＭＯＳＬＳＩの形成に用いられる浅溝素子分離法により、素子分離絶縁膜９００を形成する。次に、露出したシリコン表面を熱酸化することで、読み出し素子用ゲート絶縁膜９０５を形成する。その上に、記憶ノードとなる金属電極３５０およびトンネル膜９３１、チャネル１５０を積層する。（図３５）
チャネル領域となる半導体層１５０および電極３５０を、通例のホトレジスト法により所望形状にパターニングする。こうして溝１０５が形成される。次いで、前記の加工によって開口された領域にイオン打ち込みを行い拡散層２２０を形成する。（図３６）
こうして準備した基板上に酸化膜９２１を堆積し、その表面をＣＭＰ法により平坦化し、多結晶シリコン１５０が露出するまでエッチバックする。（図３７）不純物拡散抑制のために薄い窒化膜を形成したのち、高濃度不純物をドーピングした多結晶シリコン２５０を堆積する。そして、この多結晶シリコン２５０を所望形状に加工し、書き込み素子データ線２５０とする。尚、ここで、前記不純物拡散抑制のために薄い窒化膜は図示が省略されている。（図３８）
書き込み素子用ゲート形成部の酸化膜をエッチングし溝１０７を形成する。こうして、露出したチャネル領域１５０の少なくとも側面等にゲート絶縁膜９８０を堆積する。拡散層上に形成した絶縁膜は、耐圧劣化が大きいことが知られている。そのため、ここでは、スペーサとなる絶縁層９３５をおいて耐圧向上を図っている。スペーサおよび拡散層を除き、基板上にゲート絶縁膜を形成することで、拡散層の代わりにゲートの電界効果による反転層によりソース、ドレインを形成してもよい。（図３９）
ゲート層５００を形成し、次いで、この層５００を書き込み素子ワード線としてパターニングする。図４０の右側の断面図では所望形状とされたゲート５００が、左側の断面図では溝部１０７に存在するゲート電極がしめされている。本メモリセルは、シリコン基板上に形成されているので、従来のＭＯＳＦＥＴと整合性よく集積することができる。（図４０）
次に、上記とは異なる別なメモリセル形成法を、図４１から図４６を用いて説明する。これらの図においては、前記と同じく、２つの断面構造を合わせてしめしている。
【０１０５】
素子分離領域９００を形成したシリコン基板１００上に、読み出し素子のゲート絶縁膜９０５、記憶ノードとなる電極２５０、トンネル膜９３１、チャネル１５０、上部電極２５０、電極保護膜９５０を積層する。（図４１）
読み出しデータ方向に溝状２０１に積層膜を加工し、イオン打ち込み法により、電極２２０を形成する。（図４２）
データ線と直交するワード線方向にワード線パターンにより積層膜を加工する。（図４３）
ゲート絶縁膜９８０形成後、ゲート５００を堆積しエッチングすることで、柱状積層膜周囲にスペーサ状のゲートを形成する。この時、図中右に示したようにワード線方向の柱間隔を、データ線方向（図中左）に比べ狭くし、かつ、５００の堆積厚さをワード線方向間隔の１／２以上、データ線方向間隔の１／２以下とすることで、ワード線方向のみ、自己整合的にゲート電極を接続することができる。（図４４）
こうして準備した基体の上部に、層間膜９２１を堆積、そして、これを平坦化し電極保護膜９５０を露出させる。（図４５）
電極保護膜９５０を除去し、金属配線６２５を堆積する。そして、この金属配線６２５を所望形状に加工することで、書き込み素子データ線を形成することができる。（図４６）
尚、本メモリセルにおいて、ゲート５００形成前（図４１の段階後）一旦酸化膜で平坦化しエッチバックすることで、シールド層９３５を形成することができる。（図４７）これにより、書き込み素子と読み出し素子の相互干渉を減らし、また読み出し素子の耐圧を向上することができる。
【０１０６】
更に、その他のメモリセル形成方法を、図４８から図５８を用いて説明する。図４８は図３１に示したメモリセルをアレー状に配置した半導体記憶装置のレイアウトである。ここでは、１２セルを用いて示している。図４８でのＤ１、Ｄ２、Ｄ３、及びＤ４は各々図３１におけるそれに対応する。即ち、Ｄ１は読み出しワード線、Ｄ２は書き込みワード線、Ｄ３は書き込みデータ線、Ｄ４は読み出しデータ線を表している。図は各データ線及び各ワード線、コンタクトホール、基体での不純物拡散領域が模式的に示されている。細い線で表された読み出しワード線Ｄ１及び読み出しデータ線Ｄ４は、半導体積層体での下層に、太い線で表された書き込みワード線Ｄ２は上層に配置されている。ハッチングを施された領域は不純物拡散領域である。又、細い線で示されたコンタクトホール１００３は下層に配置されたＤ３とＤ４、あるいはＤ３とＤ１とを接続する為の開口部である。一方、太い線で表されたコンタクトホール１００２はＤ３と上層に配置された書き込みワード線Ｄ２とを接続する為の開口部である。より具体的には以下の図４９から図５８の断面図によって明らかにされる。
【０１０７】
また、図４９から図５８は図４８のＡ−Ａ、Ｂ−Ｂ断面を、それぞれ左、右に分けて同時に示したものである。
【０１０８】
図４９より図５８までは、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてメモリセルを形成する方法を示す。勿論、前記メモリセルにおいても、読み出し素子をＳＯＩ基板に形成できることは明白である。
【０１０９】
先ず、支持基板１２００に搭載された埋め込み酸化膜９００上にシリコン層（ＳＯＩ）１００、および、保護層９１０としての酸化膜を持ったウエハを準備する。支持基板１２００は通例シリコンである。支持基板は構造、動作の基本に直接関係ないので、以下の図面ではこの支持基板は図示を省略する。（図４９）
前記のウエハに、通例の浅溝分離法により素子分離領域９６０および保護膜９１０を再び形成する。また熱処理を加えることで、必要な拡散層２２０を形成する。（図５０）
保護膜９１０にコンタクト形成部に対応した開口９０１する。そして、この開口部９０１を通して高濃度ドープした多結晶シリコン３６０を堆積し、読み出しワード線および引き出し層を形成する。そして、この上部に絶縁膜９９００および９９０１を形成し、これらを所望形状にパターニングする。（図５１）
こうして準備した半導体基体の引き出し層上部にコンタクトを開口９０２する。そして、再び、この上部に高濃度ドープした多結晶シリコン膜６６０、及び層間絶縁膜９９０２を堆積する。そして、層間絶縁膜９９０２を通例の方法で所望形状になし、この層間絶縁膜９９０２をマスク領域として、前記多結晶シリコン膜６６０を読み出しデータ線の所望形状に形成する。（図５２）
次いで、層間絶縁膜９２２および層間絶縁膜層９２３を堆積した後、表面をＣＭＰ法により平坦化する。ここで、絶縁膜９２２は例えばシリコン窒化膜、絶縁膜９２３は例えばシリコン酸化膜である。（図５３）
次いで、書き込み素子形成部の層間膜を除去し開口９０３を形成する。この開口内にシリコン１００の表面が露出する。（図５４）
更に、ゲート酸化膜９０５形成後、メタル電極３５０、トンネル膜９３１、多結晶シリコン１５０を積層する。（図５５）
この積層膜、３５０、９３１、１５０を食刻し、絶縁膜９２３の表面まで柱状に加工する。この上部に層間絶縁膜９２１を堆積し、エッチバックすることで、多結晶シリコン膜１５０を露出せしめる。（図５６）
前記多結晶シリコン膜１５０上に、書き込みデータ線２５０を形成する。更に、この書き込みデータ線２５０を覆って層間絶縁膜９２６を形成し、この層により、積層体の表面を平坦化する。（図５７）
層間絶縁膜９２６、９２１にゲートパターンに応ずる溝９０４を形成する。少なくとも露出した半導体層１５０の側壁にゲート絶縁膜９８０を形成する。そして、このゲート絶縁膜９８０を覆って書き込みワード線５００を形成する。この構造では、ゲート電極と前記書き込みワード線が同一の層で形成されてれいる。（図５８）
上述したこれらの方法により、すぐれた書き込み、記憶保持性能を有する半導体記憶装置を形成することができる。
【０１１０】
電界効果型トランジスタにおいて、ショットキー接合に絶縁膜を挟み、トンネル現象を制御することで、ソース、ドレインとなる電極のリーク電流を極めて低く抑制することができた。また、この低リーク特性を応用することで、優れた情報保持特性をもった半導体記憶装置を形成することができる。
【０１１１】
以上、本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。
【０１１２】
本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。
【０１１３】
本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。
【０１１４】
【発明の効果】
本願発明によれば、リーク電流の極めて低い電界効果型トランジスタを提供することが出来る。
【０１１５】
本願発明の別な形態によれば、優れた情報保持特性をもった半導体記憶装置を提供することが出来る。
【０１１６】
本願発明の製造方法によれば、新規な装置をリーク電流の極めて低い電界効果型トランジスタ、あるいは半導体記憶装置を簡便に製造することが出来る。
【図面の簡単な説明】
【図１】図１は従来の素子構造を表わした代表的素子断面図である。
【図２】図２はその他の従来の素子構造を模式的に示した断面構造図である。
【図３】図３は従来のショットキー接合を説明するバンド図である。
【図４】図４は本発明で用いる接合を説明するバンド図である。
【図５】図５は素子製造工程を説明する断面構造図である。
【図６】図６は素子製造工程を説明する断面構造図である。
【図７】図７は素子製造工程を説明する断面構造図である。
【図８】図８は素子製造工程を説明する断面構造図である。
【図９】図９は素子製造工程を説明する断面構造図である。
【図１０】図１０は素子製造工程を説明する断面構造図である。
【図１１】図１１は素子製造工程を説明する断面構造図である。
【図１２】図１２は素子平面配置を説明する平面レイアウト図である。
【図１３】図１３はその他の形態の素子製造工程を説明する断面構造図である。
【図１４】図１４はその他の形態の素子製造工程を説明する断面構造図である。
【図１５】図１５はその他の形態の素子製造工程を説明する断面構造図である。
【図１６】図１６はその他の形態の素子製造工程を説明する断面構造図である。
【図１７】図１７はその他の形態の素子製造工程を説明する断面構造図である。
【図１８】図１８はＯＲゲートを説明する等価回路図である。
【図１９】図１９はＯＲゲートの平面配置を説明する平面レイアウト図である。
【図２０】図２０はＡＮＤゲートを説明する等価回路図である。
【図２１】図２１はＡＮＤゲートの平面配置を説明する平面レイアウト図である。
【図２２】図２２はインバータゲートの平面配置を説明する平面レイアウト図である。
【図２３】図２３は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図２４】図２４はその他の素子製造工程を説明する断面構造図である。
【図２５】図２５はその他の素子製造工程を説明する断面構造図である。
【図２６】図２６はその他の素子製造工程を説明する断面構造図である。
【図２７】図２７はその他の素子製造工程を説明する断面構造図である。
【図２８】図２８はその他の素子製造工程を説明する断面構造図である。
【図２９】図２９はその他の素子製造工程を説明する断面構造図である。
【図３０】図３０はメモリセル素子構造を模式的に示した断面構造図である。
【図３１】図３１はメモリセルを説明する等価回路図である。
【図３２】図３２はその他のメモリセルを説明する等価回路図である。
【図３３】図３３はメモリセルアレイを説明する等価回路図である。
【図３４】図３４はメモリセルアレイを説明する等価回路図である。
【図３５】図３５はメモリセルの素子製造工程を説明する断面構造図である。
【図３６】図３６はメモリセルの素子製造工程を説明する断面構造図である。
【図３７】図３７はメモリセルの素子製造工程を説明する断面構造図である。
【図３８】図３８はメモリセルの素子製造工程を説明する断面構造図である。
【図３９】図３９はメモリセルの素子製造工程を説明する断面構造図である。
【図４０】図４０はメモリセルの素子製造工程を説明する断面構造図である。
【図４１】図４１はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４２】図４２はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４３】図４３はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４４】図４４はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４５】図４５はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４６】図４６はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４７】図４７はその他のメモリセルの素子製造工程を説明する断面構造図である。
【図４８】図４８はメモリセルアレイの平面配置を説明する平面レイアウト図である。
【図４９】図４９は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５０】図５０は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５１】図５１は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５２】図５２は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５３】図５３は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５４】図５４は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５５】図５５は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５６】図５６は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５７】図５７は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５８】図５８は多段インバータゲートの平面配置を説明する平面レイアウト図である。
【図５９】図５９は半導体メモリの基本動作に対するタイムチャートを示す図である。
【図６０】図６０は多値情報を取り扱う半導体記憶装置の基本動作に対するタイムチャートを示す図である。
【符号の説明】
１００、１１０：シリコン基板、１５０：多結晶シリコン、３２０：不純物拡散層電極、５００、５１０：ゲート電極、２５０、３５０：電極、６００、６２５、６６０：金属配線、７１０、７２０、７３０：コンタクト、９００、９０１、９０５、９１０、９２０、９２１、９２２、９２３、９２４、９２５、９２６、９３１、９３２、９５５、９５６、９６０、９８０：絶縁膜層。
【図１】
0003936830.tif 000002
【図２】
0003936830.tif 000003
【図３】
0003936830.tif 000004
【図４】
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【図５】
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【図６】
0003936830.tif 000007
【図７】
0003936830.tif 000008
【図８】
0003936830.tif 000009
【図９】
0003936830.tif 000010
【図１０】
0003936830.tif 000011
【図１１】
0003936830.tif 000012
【図１２】
0003936830.tif 000013
【図１３】
0003936830.tif 000014
【図１４】
0003936830.tif 000015
【図１５】
0003936830.tif 000016
【図１６】
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【図１７】
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【図１８】
0003936830.tif 000019
【図１９】
0003936830.tif 000020
【図２０】
0003936830.tif 000021
【図２１】
0003936830.tif 000022
【図２２】
0003936830.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0003936830.tif 000027
【図２７】
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【図２８】
0003936830.tif 000029
【図２９】
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【図３０】
0003936830.tif 000031
【図３１】
0003936830.tif 000032
【図３２】
0003936830.tif 000033
【図３３】
0003936830.tif 000034
【図３４】
0003936830.tif 000035
【図３５】
0003936830.tif 000036
【図３６】
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【図３７】
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【図３８】
0003936830.tif 000039
【図３９】
0003936830.tif 000040
【図４０】
0003936830.tif 000041
【図４１】
0003936830.tif 000042
【図４２】
0003936830.tif 000043
【図４３】
0003936830.tif 000044
【図４４】
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【図４５】
0003936830.tif 000046
【図４６】
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【図４７】
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【図４８】
0003936830.tif 000049
【図４９】
0003936830.tif 000050
【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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