(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素とを備える表示装置を駆動するための駆動回路であって、
画像データの書き込みと読み出しとを非同期で行う記憶部と、
第１発振回路を備え、当該第１発振回路から出力されるクロック信号に基づいて、前記記憶部への前記画像データの書き込みを行うための書き込みクロック信号を生成するとともに、開始信号に基づいて、前記画像データの書き込みを許可する信号を生成する外部タイミング制御回路と、
第２発振回路を備え、当該第２発振回路から出力されるクロック信号に基づいて、前記書き込みクロック信号とは非同期であり、前記記憶部から前記画像データを読み出すための読み出しクロック信号を生成するとともに、前記開始信号を生成して、前記外部タイミング制御回路に出力する内部タイミング制御回路と、
を備え、
前記外部タイミング制御回路は、前記内部タイミング制御回路から供給される前記開始信号に基づいて、前記記憶部からの前記画像データの読み出し開始に先行して、前記記憶部への前記画像データの書き込みを開始させること
を特徴とする駆動回路。
【請求項２】
前記記憶部は１フレーム分の画像データを記憶し、
前記書き込み開始タイミングから前記読み出し開始タイミングまでの時間が、１フレーム分の画像データを書き込むのに要する書き込み期間と１フレーム分の画像データを読み出すのに要する読み出し期間との差の時間より長いこと
を特徴とする請求項１に記載の駆動回路。
【請求項３】
複数の走査線と、
複数のデータ線と、
前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素と、
前記走査線を順次選択する走査線駆動回路と、
前記記憶部から読み出された画像データに基づいて、前記各データ線に供給されるデータ信号を生成するデータ線駆動回路と、
請求項１に記載した駆動回路とを備えることを特徴とする表示装置。
【請求項４】
前記データ線駆動回路はラインメモリを備え、前記ラインメモリは、前記読み出しクロック信号に同期して前記記憶部から供給される前記画像データを転送することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記外部タイミング制御回路を含み前記画像データを前記記憶部に書き込む画像信号処理回路と、を備えたことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記画像信号処理回路において、前記開始信号を遅延させ、当該遅延させた信号によって前記記憶部への画像データの書き込みを開始することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記画像信号処理回路は、前記画像データに同期した書き込みクロック信号を生成し、当該書き込みクロック信号の周波数は、前記読み出しクロック信号の周波数よりも高いことを特徴とする請求項５に記載の表示装置。
【請求項８】
前記記憶部は１フレーム分の画像データを記憶し、
前記画像信号処理回路は、前記画像データに同期した書き込みクロック信号を生成し、
当該書き込みクロック信号の周波数をｆｗ、前記読み出しクロック信号の周波数をｆｒ、前記書き込み開始タイミングから前記読み出し開始タイミングまでの時間をＴ、総画素数をｋとしたとき、
ｋ／ｆｒ−ｋ／ｆｗ＜Ｔ
が成り立つことを特徴とする請求項５に記載の表示装置。
【請求項９】
請求項５に記載の表示装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データの読み出しが書き込みを追い越すのを防止するのに好適な駆動回路、表示パネル、表示装置、および電子機器に関する。
【０００２】
【従来の技術】
マトリクス型の表示パネルは、マトリクス状に配列された画素電極の各々にスイッチング素子が設けられるとともに各スイッチング素子の一端が接続された複数のデータ線が設けられた素子基板と、走査線やカラーフィルタなどが形成された対向基板と、両基板の間に充填された液晶とを備えている。このような構成において、スイッチング素子として薄膜ダイオード（ＴＦＤ：Thin Film Diode）などの２端子型非線形素子を用いたものがある。
【０００３】
この表示パネルの各データ線に、表示階調に応じてパルス幅変調されたデータ線信号を供給する一方、各走査線にそれらを順次選択する走査線信号を供給すると、各画素のスイッチング素子が表示階調に応じた期間だけオン状態となり、液晶に電圧が印加される。これにより、所望の階調表示が得られることになる。
【０００４】
データ線駆動回路は、画像データに基づいて上述したデータ線信号を生成するが、このデータ線駆動回路の前段に書き込みと読み出しを同時に行うことができるＶＲＡＭを設けることがある。ＶＲＡＭからの画像データの読み出しは、表示パネルに設けられた制御回路によって制御される一方、外部装置はＶＲＡＭに対して画像データを書き込む。
【０００５】
静止画を表示する場合には、ＶＲＡＭに記憶された画像データを繰り返し読み出せばよいので、画像データの生成処理を簡略化できる。これにより、システム全体の消費電力を削減することが可能となる。
【０００６】
【発明が解決しようとする課題】
ところで、ＶＲＡＭへの画像データの書き込みは外部装置が行う一方、ＶＲＡＭからの画像データの読み出しは内部の制御回路が行うため、書き込みと読み出しが同期していない。このため、読み出しアドレスが書き込みアドレスを追い越す場合がある。
このような場合、ある画面の途中から表示内容が次画面に切り替わるので、不連続な画面が表示されてしまい表示画像の品質が損なわれるといった問題がある。とくに、スイッチング素子を用いたアクティブマトリックス型の表示装置の場合には、応答速度が早いため、大きな問題となる。
【０００７】
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、連続した画面を表示するのに好適な駆動回路、表示装置、および、電子機器を提供することにある。
【０００８】
上記目的を達成するために、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素とを備える表示装置を駆動するための駆動回路であって、画像データの書き込みと読み出しとを非同期で行う記憶部と、第１発振回路を備え、当該第１発振回路から出力されるクロック信号に基づいて、前記記憶部への前記画像データの書き込みを行うための書き込みクロック信号を生成するとともに、開始信号に基づいて、前記画像データの書き込みを許可する信号を生成する外部タイミング制御回路と、第２発振回路を備え、当該第２発振回路から出力されるクロック信号に基づいて、前記書き込みクロック信号とは非同期であり、前記記憶部から前記画像データを読み出すための読み出しクロック信号を生成するとともに、前記開始信号を生成して、前記外部タイミング制御回路に出力する内部タイミング制御回路と、を備え、前記外部タイミング制御回路は、前記内部タイミング制御回路から供給される前記開始信号に基づいて、前記記憶部からの前記画像データの読み出し開始に先行して、前記記憶部への前記画像データの書き込みを開始させることを特徴とする。
【０００９】
この発明によれば、駆動回路はタイミング基準信号を外部に出力するが、タイミング基準信号は、所定の画素に対応する画像データの読み出しタイミングを示すから、外部回路では、タイミング基準信号に基づいて、１フレームの先頭に対応する画像データの読み出し開始タイミングを検知することができる。そして、外部回路が、読み出し開始タイミングに対して余裕を持って画像データを供給することにより、読み出しが書き込みを追い越すことを防止することができる。
【００１０】
また、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素を備える表示パネルを駆動するものであって、画像データの書き込みと読み出しとを非同期で行う記憶部と、前記記憶部から読み出された画像データに基づいて、前記各データ線を駆動するためのデータ信号を生成するデータ線駆動部と、前記画像データを読み出すための読み出しクロック信号を生成するとともに、前記画像データの読み出し開始タイミングに先行する書き込み開始タイミングを示す書き込み開始信号を生成して外部に出力する制御部とを備えることを特徴とする。
【００１１】
この発明によれば、駆動回路は書き込み開始信号を出力するが、当該信号は読み出し開始タイミングに先行する書き込み開始タイミングを示すものであるから、外部回路は書き込み開始信号に従って画像データを供給することにより、書き込みを読み出しに先行して開始することができる。
【００１２】
ここで、前記書き込み開始信号は、パルスの前エッジで書き込み開始を示し、かつ後エッジで読み出し開始を示すものであってもよい。駆動回路においては、読み出し開始を指示する開始パルスを生成するが、この発明によれば、開始パルスと書き込み開始信号を兼用することができ、新たに書き込み開始信号を生成する必要がない。
【００１３】
また、前記記憶部は１フレーム分の画像データを記憶し、前記書き込み開始タイミングから前記読み出し開始タイミングまでの時間が、１フレーム分の画像データを書き込むのに要する書き込み期間と１フレーム分の画像データを読み出すのに要する読み出し期間との差の時間より長いことが好ましい。書き込み開始タイミングは読み出し開始タイミングより先行するから、この条件の下に書き込みと読み出しを行えば、１フレーム分の画像データの読み出しが終了する前に書き込みを必ず終了させることができる。したがって、読み出しが書き込みを追い越すことがない。
【００１４】
本発明の表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素と、前記走査線を順次選択する走査線駆動回路と、前記記憶部から読み出された画像データに基づいて、前記各データ線に供給されるデータ信号を生成するデータ線駆動回路と、上述の駆動回路とを備えることを特徴とする。
また、前記データ線駆動回路はラインメモリを備え、前記ラインメモリは、前記読み出しクロック信号に同期して前記記憶部から供給される前記画像データを転送することを特徴とする。
【００１５】
本発明の表示装置は、前記外部タイミング制御回路を含み前記画像データを前記記憶部に書き込む画像信号処理回路と、を備えたことを特徴とする。
また、前記画像信号処理回路において、前記開始信号を遅延させ、当該遅延させた信号によって前記記憶部への画像データの書き込みを開始することを特徴とする。
【００１６】
さらに、前記画像信号処理回路は、前記画像データに同期した書き込みクロック信号を生成し、当該書き込みクロック信号の周波数は、前記読み出しクロック信号の周波数よりも高いことが好ましい。この場合、書き込みが読み出しに先行し、かつ、書き込みクロック信号の周波数は読み出しクロック信号の周波数よりも高いので、読み出しが書き込みを追い越すことがない。
【００１７】
ここで、前記記憶部は１フレーム分の画像データを記憶し、前記画像信号処理回路は、前記画像データに同期した書き込みクロック信号を生成し、当該書き込みクロック信号の周波数をｆｗ、前記読み出しクロック信号の周波数をｆｒ、前記書き込み開始タイミングから前記読み出し開始タイミングまでの時間をＴ、総画素数をｋとしたとき、ｋ／ｆｒ−ｋ／ｆｗ＜Ｔが成り立つことが好ましい。
ｋ／ｆｒは１フレーム分の画像データを読み出すために要する読み出し期間であり、ｋ／ｆｗは１フレーム分の画像データを読み出すために要する書き込み期間である。したがって、発明によれば、読み出し期間と書き込み期間の差時間よりも長い時間、書き込みを読み出しに先行させて開始することができるから、１フレーム分の画像データの書き込みを読み出しに先行させて終了させることができる。この結果、読み出しが書き込みを追い越すことがない。
【００１８】
次に、本発明の表示パネルは、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との各交差に対応して設けられた複数の画素と、前記走査線を順次選択する走査線駆動回路と、書き込み開始信号を生成する駆動回路を備え、前記書き込み開始信号を外部に出力することが望ましい。この発明によれば、表示パネルに駆動回路を組み込むことができるので、小型化を図ることができる。
【００１９】
次に、本発明に係る表示装置は、上記表示パネルと、前記書き込み開始信号の指示する書き込み開始タイミングから前記画像データを生成して前記表示パネルに供給する画像信号処理回路とを備えたことを特徴とする。この発明よれば、記憶部からの読み出しに先行して画像データを表示パネルに供給できるから、書き込みを読み出しに先行させることが可能となる。
【００２０】
さらに、前記画像信号処理回路は、前記画像データに同期した書き込みクロック信号を生成し、当該書き込みクロック信号の周波数は、前記読み出しクロック信号の周波数よりも高いことが好ましい。この場合、書き込みが読み出しに先行し、かつ、書き込みクロック信号の周波数は読み出しクロック信号の周波数よりも高いので、読み出しが書き込みを追い越すことがない。
【００２１】
次に、本発明に係る電子機器は、上述した表示装置を備えるものであって、例えば、携帯電話、携帯端末、ディジタルスチルカメラの他にも、液晶テレビや、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが該当する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
＜１．第１実施形態＞
＜１−１：表示装置の全体構成＞
はじめに、本発明の第１実施形態に係る表示装置の電気的構成について説明する。図１は、この表示装置の電気的な構成を示すブロック図である。この図に示すように表示装置は、液晶パネル１００、画像信号処理回路７００、および電源回路８００を備える。
【００２３】
このうち、液晶パネル１００の表示領域Ａには、ｎ本のデータ線（セグメント電極）２１２が列（Ｙ）方向に延在して形成される一方、ｍ本の走査線（コモン電極）３１２が行（Ｘ）方向に延在して形成されるとともに、データ線２１２と走査線３１２との各交差に対応して画素１１６が形成されている。さらに、各画素１１６は、液晶層１１８と、スイッチング素子の一例であるＴＦＤ（Thin Film Diode：薄膜ダイオード）２２０との直列接続からなる。
【００２４】
また、液晶パネル１００のＹドライバ３５０は、１チップのＩＣで構成され、一般には走査線駆動回路と呼ばれる。Ｙドライバ３５０は、走査信号Ｙ１、Ｙ２、……、Ｙｍを対応する走査線３１２に供給するものであって、詳細には、走査線３１２を１本毎に（１水平走査期間毎に）順次選択する。
【００２５】
この例のＸドライバ２５０は、１チップのＩＣで構成され、ＶＲＡＭ４００、データ線駆動回路５００、および制御回路６００を備える。
まず、ＶＲＡＭ４００は書き込みと読み出しが非同期で動作する２ポートタイプのもので、総画素数ｋ（＝ｎ・ｍ）と一致する数の記憶領域を備えており、各記憶領域に画像データが記憶されるようになっている。すなわち、ＶＲＡＭ４００には、１フレーム分の画像データが記憶されることになる。以下の説明ではＶＲＡＭ４００に書き込む画像データを入力画像データＤin、ＶＲＡＭ４００から読み出す画像データを出力画像データＤoutと称することにする。
【００２６】
次に、データ線駆動回路５００は、Ｙドライバ３５０により選択された走査線３１２に位置する画素１１６に対し、表示内容に応じたデータ信号Ｘ１、Ｘ２、……、Ｘｎを、それぞれ対応するデータ線２１２を介して供給するものである。
【００２７】
次に、制御回路６００は、第２マスタークロック信号を生成する発振回路を内蔵しており、第２マスタークロック信号に基づいて、Ｙドライバ３５０、ＶＲＡＭ４００、およびデータ線駆動回路５００に対して、各種制御信号やクロック信号などを供給して、これらを制御する。詳細には後述するが、制御回路６００は、ＶＲＡＭ４００から出力画像データＤoutを読み出すための読み出しクロック信号ＣＫｒと読み出しアドレス信号ＡＤＲｒを生成し、これをＶＲＡＭ４００に供給するようになっている。
【００２８】
また、制御回路６００は、電源回路８００から給電される電源電圧に基づいて、データ信号におけるデータ電圧および走査信号の非選択電圧として兼用される電圧±ＶD／２と、走査信号の選択電圧として用いられる電圧±ＶSとをそれぞれ生成する。さらに、制御回路６００は、ＶＲＡＭ４００から画像データを読み出すタイミングの基準となる信号を生成し、これを画像信号処理回路へ出力する。なお、本実施形態においては、走査線３１２やデータ線２１２に印加される電圧の極性は、データ線２１２に印加されるデータ電圧±ＶD／２の中間電位を基準として高電位側を正とし、低電位側を負としている。
【００２９】
次に、画像信号処理回路７００は、入力画像データＤinを生成するとともに、これをＶＲＡＭ４００に書き込むために用いる書き込みクロック信号ＣＫｗと書き込みアドレスＡＤＲｗ等を生成し、ＶＲＡＭ４００に供給するものである。
【００３０】
＜１−２：液晶パネルの機械的構成＞
次に、本実施形態に係る液晶パネルの機械的な構成について説明する。図２は、液晶パネル１００の全体構成を示す斜視図である。この図に示されるように、液晶パネル１００にあっては、素子基板２００と対向基板３００とを互いに貼付した構成となっている。そして、素子基板２００の対向面において対向基板３００から張り出した一方の部分には、Ｘドライバ２５０がＣＯＧ（Chip On Glass）技術により実装されるとともに、Ｘドライバ２５０に各種信号を供給するためのＦＰＣ（Flexible Printed Circuit）基板２６０の一端が接続される。同様に、素子基板２００の対向面において対向基板３００から張り出した他方の部分には、Ｙドライバ３５０がＣＯＧ技術により実装される。なお、ＦＰＣ基板２６０の他端には、画像信号処理回路７００や電源回路８００（図１参照）がそれぞれ接続される。
【００３１】
ここで、Ｘドライバ２５０およびＹドライバ３５０における実装は、それぞれ、第１に、基板との所定位置において、接着材中に導電性微粒子を均一に分散させたフィルム状の異方性導電膜を挟持し、第２に、ベアチップたるドライバを基板に加圧・加熱することにより行われる。ＦＰＣ基板２６０の接続も同様にして行われる。なお、Ｘドライバ２５０およびＹドライバ３５０を、それぞれ素子基板２００および対向基板３００に実装する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いて、ドライバが実装されたＴＣＰ（Tape Carrier Package）を、基板の所定位置に設けられる異方性導電膜により電気的および機械的に接続する構成としても良い。
【００３２】
次に、液晶パネル１００における画素１１６の詳細構成について説明する。図３は、その構造を示す部分破断斜視図である。この図に示されるように、素子基板２００の対向面には、ＩＴＯ（Indium Tin Oxide）などの透明導電体からなる画素電極２３４がＸ方向およびＹ方向にマトリクス状に配列しており、このうち、同一列に配列する２４０個の画素電極２３４が、Ｙ方向に延在するデータ線２１２の１本に、それぞれＴＦＤ２２０を介して接続されている。ここで、ＴＦＤ２２０は、基板側からみると、タンタル単体やタンタル合金などから形成され、データ線２１２から枝分かれした第１の導電体２２２と、この第１の導電体２２２を陽極酸化してなる絶縁体２２４と、クロム等などの第２の導電体２２６とから構成されて、導電体／絶縁体／導電体のサンドイッチ構造を採る。このため、ＴＦＤ２２０は、電流−電圧特性が正負双方向にわたって非線形となるダイオードスイッチング特性を有することになる。
【００３３】
また、絶縁体２０１は、素子基板２００の上面に形成されて、透明性および絶縁性を有するものである。この絶縁体２０１が形成される理由は、第２の導電体２２６の堆積後における熱処理により、第１の導電体２２２が剥離しないようにするため、および、第１の導電体２２２に不純物が拡散しないようにするためである。したがって、これらが問題とならない場合には、絶縁体２０１は省略可能である。
一方、対向基板３００の対抗面には、ＩＴＯなどからなる走査線３１２が、データ線２１２とは直交する行方向に延在し、かつ、画素電極２３４の対向する位置に配列している。したがって、走査線３１２は、画素電極２３４の対向電極として機能することになる。
【００３４】
そして、このような素子基板２００と対向基板３００とは、基板周辺に沿って塗布されるシール剤（図示省略）と、適切に散布されたスペーサ（図示省略）とによって、一定の間隙を保っており、この閉空間に例えば、ＴＮ（Twisted Nematic）型の液晶１０５が封入されている。したがって、図１における液晶層１１８は、データ線２１２と走査線３１２との交差において、当該走査線３１２と、画素電極２３４と、両者の間に位置する液晶１０５とで構成されることになる。
【００３５】
ほかに、対向基板３００には、液晶パネル１００の用途に応じて、例えば、ストライプ状や、モザイク状、トライアングル状等に配列されたカラーフィルタが設けられ、それ以外の領域には遮光のためブラックマトリクスが設けられる。くわえて、素子基板２００および対向基板３００の各対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、各基板の背面には配向方向に応じた偏光子などがそれぞれ設けられる（いずれも図示省略）。
【００３６】
＜１−３：ＶＲＡＭおよびその周辺回路＞
次に、図４はＶＲＡＭ４００とその周辺回路の構成を示すブロック図であり、図５はＶＲＡＭ４００の動作を示すタイミングチャートである。なお、上述したようにＶＲＡＭ４００はｋ個の画像データを記憶する。
【００３７】
まず、画像信号処理回路７００は、第１発振回路７１０、外部タイミング制御回路７２０、書き込みアドレスカウンタ７３０、および画像データ生成回路７４０を備えている。第１発振回路７１０が第１マスタークロック信号ＭＣＫ１を生成して外部タイミング制御回路７２０に出力すると、外部タイミング制御回路７２０は、第１マスタークロック信号ＭＣＫ１を所定の分周比で分周して書き込みクロック信号ＣＫｗを生成する。
【００３８】
また、外部タイミング制御回路７２０は、制御回路６００からの開始パルスＹＤに基づいてリセット信号ＲＥＳＴとライトイネーブル信号ＷＥとを生成する。ここで、開始パルスＹＤは、所定期間だけローレベルとなる信号であって、その立ち上がりエッジ（後エッジ）を基準として１枚の画面表示処理が開始される。また、ライトイネーブル信号ＷＥはハイレベルでアクティブとなり、ＶＲＡＭ４００のライトイネーブル端子（図示せず）と画像データ生成回路７４０へ供給される。
【００３９】
ＶＲＡＭ４００は、常時、読み出し状態にあり、また、ライトイネーブル端子の論理レベルがハイレベルのときに入力画像データＤinの書き込みを許可する一方、その論理レベルがローレベルのとき、書き込みを不許可とする。画像データ生成回路７４０は、ライトイネーブル信号ＷＥがハイレベルの期間中、書き込みクロック信号ＣＫｗに同期して入力画像データＤinを出力する。
【００４０】
図５に示すようにライトイネーブル信号ＷＥは、開始パルスＹＤがローレベルになった後（時刻ｔ０）、最初の書き込みクロック信号ＣＫｗの立ち上がりエッジに同期してハイレベルとなり（時刻ｔ１）、書き込みクロック信号ＣＫｗのｋ周期と一致する期間だけハイレベルを維持した後、ハイレベルからローレベルへ遷移する（時刻ｔ４）。したがって、画像データ生成回路７４０は、時刻ｔ２から時刻ｔ５までの書き込み期間Ｔｗにおいて入力画像データＤinを出力する。
【００４１】
また、図５に示すようにリセット信号ＲＥＳＴは開始パルスＹＤがローレベルになった後（時刻ｔ０）、最初の書き込みクロック信号ＣＫｗの立ち上がりエッジに同期してハイレベルとなり（時刻ｔ１）、次の立ち上がりエッジに同期してローレベルとなる（時刻ｔ２）。
【００４２】
書き込みアドレスカウンタ７３０は、同期式のカウンタであって、書き込みクロック信号ＣＫｗの立ち上がりエッジに同期してカウント値をインクリメントさせるとともに、リセット端子電圧がハイレベルのとき書き込みクロック信号ＣＫｗの立ち上がりエッジに同期してカウント値をリセットする。この書き込みアドレスカウンタ７３０のリセット端子には、上述したリセット信号ＲＥＳＴが供給される一方、書き込みアドレスカウンタ７３０からはカウント値が書き込みアドレスＡＤＲｗとして出力される。
【００４３】
リセット信号ＲＥＳＴは、時刻ｔ２において書き込みクロック信号ＣＫｗの立ち上がりエッジに同期してローレベルとなるから、このタイミングで書き込みアドレスカウンタ７３０はリセットされる。したがって、時刻ｔ２において、書き込みアドレスＡＤＲｗは「０」となる。以後、書き込みアドレスＡＤＲｗは書き込みクロック信号ＣＫｗに同期して順次インクリメントされることになる。
【００４４】
このようにして得られた入力画像データＤin、書き込みアドレスＡＤＲｗ、およびライトイネーブル信号ＷＥがＶＲＡＭ４００に供給されると、書き込みアドレスＡＤＲｗに対応する記憶領域に入力画像データＤinが書き込まれる。例えば、時刻ｔ２においては、ＡＤＲｗ＝０に対応する先頭の記憶領域にデータｄ０が書き込まれることになる。
【００４５】
次に、制御回路６００は、第２発振回路６１０、内部タイミング制御回路６２０、および読み出しアドレスカウンタ６３０を備えている。
第２発振回路６１０が第２マスタークロック信号ＭＣＫ２を生成して内部タイミング制御回路６２０に出力すると、内部タイミング制御回路６２０は、第２マスタークロック信号ＭＣＫ２に基づいて上述した開始パルスＹＤを生成するとともに、第２マスタークロック信号ＭＣＫ２を所定の分周比で分周して読み出しクロック信号ＣＫｒを生成する。第２マスタークロック信号ＭＣＫ２は上述した第１マスタークロック信号ＭＣＫ１と異なる第２発振回路６１０によって生成されるから、読み出しクロック信号ＣＫｒと書き込みクロック信号ＣＫｗとは非同期となる。
【００４６】
次に、読み出しアドレスカウンタ６３０は、同期式のリングカウンタであって、読み出しクロック信号ＣＫｒの立ち上がりエッジをカウントし、カウント値を読み出しアドレスＡＤＲｒとして出力する。このカウント値は、開始パルスＹＤの立ち上がりエッジに同期して「０」となるように調整されている。したがって、時刻ｔ３においてＡＤＲｒ＝０となり対応する記憶領域からデータｄ０が出力画像データＤoutとして読み出される。以後、ｄ１、ｄ２、…、ｄk-1の順に読み出される。
【００４７】
ここで、書き込みクロック信号ＣＫｗの周波数をｆｗ、読み出しクロック信号ＣＫｒの周波数をｆｒとすれば、書き込み周波数ｆｗと読み出し周波数ｆｒの関係は、ｆｒ＜ｆｗとなっている。この例では、１フレーム当たりの画像データの総数はｋ個であるから、書き込み期間はＴｗ＝ｋ／ｆｗとなり、読み出し期間はＴｒ＝ｋ／ｆｒとなる。したがって、書き込み期間Ｔｗは読み出し期間Ｔｒより常に短くなる。
【００４８】
また、この例では、開始パルスＹＤをＸドライバ２５０から画像信号処理回路７００に出力するので、画像信号処理回路７００において、読み出し開始に先行して書き込みを開始させることができる。具体的には、時刻ｔ１から入力画像データＤinの書き込みが開始される一方、時刻ｔ３から出力画像データＤoutの読み出しが開始される。すなわち、Ｘドライバ２５０は、開始パルスＹＤを出力することによって、外部装置に対して、読み出し開始タイミング（開始パルスＹＤの後エッジ）を知らせるとともに、これに先行する書き込み開始タイミング（開始パルスＹＤの先エッジ）を知らせている。
【００４９】
このように、書き込み開始タイミングが読み出し開始タイミングよりも先行し、かつ、書き込み期間Ｔｗは読み出し期間Ｔｒより短いので、１フレーム分の入力画像データＤinの書き込みを出力画像データＤoutの読み出しに先行して終了させることができる。これにより、読み出しが書き込みを追い越すことが原理的になくなり、高品質の画像を表示することが可能となる。
【００５０】
＜１−４：データ線駆動回路＞
次に、データ線駆動回路５００の詳細について説明する。図６は、このデータ線駆動回路５００の構成を示すブロック図である。この図において、ラインメモリ５１０は、１ライン分のＦＩＦＯで構成されており、ｎ個の出力ポートを備えている。ラインメモリ５１０は、出力画像データＤoutを読み出しクロック信号ＣＫｒに同期して順次転送する。
ラッチ回路５２０は、ラインメモリ５１０のｎ個の出力ポートから出力されるデータを１水平走査期間毎に供給されるラッチパルスＬＰでラッチする。これにより、点順次の出力画像データＤoutが線順次の画像データに変換される。
【００５１】
次に、ＰＷＭデコーダ５３０は、データ信号を階調に応じてパルス幅変調するためのものであり、データ信号Ｘ１〜Ｘｎの電圧を選択する電圧選択信号を、画像データに応じて、交流駆動信号ＭＸとリセット信号ＲＥＳと階調コードパルスＧＣＰとから各データ線２１２毎に生成する。ここで、本実施形態において、データ線２１２に印加されるデータ信号の電圧は、＋ＶD／２（正側データ電圧）、−ＶD／２（負側データ電圧）の２値である。
【００５２】
次に、セレクタ５４０は、ＰＷＭデコーダ５３０による電圧選択信号によって指示される電圧を実際に選択して、対応するデータ線２１２の各々に供給するものである。
【００５３】
＜１−５：Ｙドライバ＞
次に、Ｙドライバ３５０の詳細について説明する。図７は、このＹドライバ３５０の構成を示すブロック図である。この図において、シフトレジスタ３５０２は、走査線３１２に総数に対応するｎビットシフトレジスタであり、１垂直走査期間の最初に供給される開始パルスＹＤを、１水平走査期間１Ｈの周期を有するクロック信号ＹＣＬＫにしたがってシフトして、転送信号ＹＳ１、ＹＳ２、…、ＹＳｍとして順次出力するものである。ここで、転送信号ＹＳ１、ＹＳ２、…、ＹＳｍは、それぞれ１行目、２行目、…、ｍ行目の走査線３１２にそれぞれ１対１に対応するものであって、いずれかの転送信号がＨレベルになると、それに対応する走査線３１２を選択すべきであることを意味するものである。
【００５４】
続いて、電圧選択信号形成回路３５０４は、交流駆動信号ＭＹおよび転送信号ＹＳ１、ＹＳ２、…、ＹＳｍから、走査線３１２に印加すべき電圧を定める電圧選択信号を、走査線３１２毎に対応して出力するものである。ここで、本実施形態において、走査線３１２に印加される走査信号の電圧は、上述したように＋ＶＳ（正極側選択電圧）、＋ＶＤ／２（正極側非選択電圧）、−ＶＳ（負極側非選択電圧）、−ＶＤ／２（負極側選択電圧）の４値である。非選択電圧は、選択電圧＋ＶＳが印加された後では＋ＶＤ／２であり、選択電圧−ＶＳが印加された後では−ＶＤ／２であって、直前の選択電圧により一義的に定まっている。
【００５５】
このため、電圧選択信号形成回路３５０４は、転送信号ＹＳ１、ＹＳ２、…、ＹＳｍのいずれかがＨレベルになって、それに対応する走査線３１２の選択が指示されると、当該走査線３１２への走査信号の電圧レベルを、交流駆動信号ＭＹの信号レベルに対応した極性の選択電圧とする。一方、転送信号ＹＳ１、ＹＳ２、…、ＹＳｍのいずれかがローレベルになって、それに対応する走査線３１２の非選択が指示されると、当該走査線３１２への走査信号の電圧レベルを、直前の選択電圧の極性と同一の極性を取る非選択電圧とする。
【００５６】
そして、レベルシフタ３５０６は、電圧選択信号形成回路３５０４によって出力される電圧選択信号の電圧振幅を拡大するものである。そして、セレクタ３５０８は、電圧振幅が拡大された電圧選択信号によって指示される電圧を、実際に選択して、対応する走査線３１２の各々に印加するものである。
【００５７】
＜１−６：駆動方法＞
ここで、液晶パネル１００の駆動方法を説明する。ここでは４値駆動法（１Ｈセレクト、１Ｈ反転）を一例として説明する。図８は、この４値駆動法の波形例を示す図である。この駆動法では、走査信号Ｙｊ（ｊは１からｍまでの自然数）として、１水平走査期間１Ｈに選択電圧＋ＶＳを印加した後、保持期間に非選択電圧＋ＶＤ／２を印加して保持するとともに、前回の選択から１垂直走査期間（１フレーム）１Ｖ経過すると、今度は選択電圧−ＶＳを印加して、保持期間に非選択電圧−ＶＤ／２を印加して保持する、という動作を繰り返す一方、データ信号Ｘｉとして電圧±ＶＤ／２のいずれかを印加する、というものである。この際、ある走査線への走査信号Ｙｊとして選択電圧＋ＶＳを印加すると、その次の走査線への走査信号Ｙｊ＋１として選択電圧−ＶＳを印加する、というように１水平走査期間１Ｈ毎に、選択電圧の極性を反転する動作も行われる。
【００５８】
この４値駆動法（１Ｈセレクト、１Ｈ反転）におけるデータ信号Ｘｉの電圧は、選択電圧＋ＶＳを印加する場合であって、画素１１６をオン表示（例えば、ノーマリーホワイトモードにおいては黒色表示）とするときには−ＶＤ／２となり、画素１１６をオフ表示（ノーマリーホワイトモードにおいては白色表示）とするときには＋ＶＤ／２となる一方、選択電圧−ＶＳを印加する場合であって、画素１１６をオン表示とするときには＋ＶＤ／２となり、画素１１６をオフ表示とするときには−ＶＤ／２となる。
【００５９】
＜２．第２実施形態＞
上述した第１実施形態においては、開始パルスＹＤをＸドライバ２５０から、入力画像データＤinを供給する画像信号処理回路７００に出力し、開始パルスＹＤの立ち下がりエッジに同期して入力画像データＤinの書き込みを開始した。
【００６０】
これに対して第２本実施形態に係わる液晶表示装置にあっては、画像処理回路７００の内部にタイマー回路を設け、開始パルスＹＤを遅延させて書き込み開始パルスＷＳを生成し、これに同期して入力画像データＤinの書き込みを開始する。
【００６１】
図９は、開始パルスＹＤと書き込み開始パルスＷＳの関係を示すタイミングチャートである。ただし、この例では、タイマー回路の遅延時間をＴｄとしている。ここで、時刻ｔ３から開始される読み出し期間Ｔｒに着目すると、書き込み期間Ｔｗは、開始パルスＹＤの立ち下がりエッジ（時刻ｔ２）よりも更に先行する時刻ｔ１から開始する。このため、十分な余裕をもって入力画像データＤinの書き込みと出力画像データＤoutの書き込みを行うことが可能となる。
なお、タイマー回路を制御回路６００に取り込み、Ｘドライバ２５０から書き込み開始パルスＷＳを出力するようにしてもよい。
【００６２】
＜３．変形例＞
本発明は上述した第１および第２実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
（１）上述した各実施形態にあっては、Ｘドライバ２５０から開始パルスＹＤを出力したが、本発明はこれに限定されるものではなく、Ｘドライバ２５０から予め定められた画素に対応する出力画像データＤoutの読み出しの基準となるタイミングを示すタイミング基準信号を出力するのであれば、どのようなものであってもよい。どの画素に対応するかが既知であれば、外部装置において、タイミング基準信号に基づいて読み出し開始タイミングを知ることができ、それに先行させて入力画像データＤinの書き込みを開始することができるからである。
【００６３】
（２）また、上述した各実施形態においては、書き込み周波数ｆｗと読み出し周波数ｆｒとの間にはｆｗ＞ｆｒの関係があるとしたが、本発明はこれに限定されるものではなく、読み出しが書き込みを追い越さないように書き込み周波数ｆｗと読み出し周波数ｆｒを設定するのであれば、それら大小関係は問わない。
具体的には、書き込み開始タイミングが読み出しタイミングより時間Ｔだけ先行するものとすれば、以下の式が成り立てばよい。
Ｔｒ−Ｔｗ＜Ｔ
ｋ／ｆｒ−ｋ／ｆｗ＜Ｔ
【００６４】
この場合には、書き込み周波数ｆｗが読み出し周波数ｆｒよりも低くても、入力画像データＤinの書き込みが出力画像データＤoutの読み出しより必ず先に終了するので、読み出しが書き込みを追い越すことはない。
【００６５】
（３）上述した各実施形態においては、図１に示すように、ＴＦＤ２２０はデータ線２１２の側に接続され、液晶層１１８が走査線３１２の側に接続されているが、これとは逆に、ＴＦＤ２２０が走査線３１２の側に、液晶層１１８がデータ線２１２の側にそれぞれ接続される構成でも良い。
【００６６】
また、上述した液晶パネル１００におけるＴＦＤ２２０は、スイッチング素子の一例であり、他に、ＺｎＯ（酸化亜鉛）バリスタや、ＭＳＩ（Metal Semi-Insulator）などを用いた素子や、これら素子を２つ逆向きに直列接続または並列接続したものなどの二端子型素子が適用可能であり、さらに、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）や、絶縁ゲート型電界効果トランジスタなどの三端子型素子が適用可能である。
【００６７】
ここで、スイッチング素子としてＴＦＴを適用する場合には、例えば、素子基板２００の表面にシリコン薄膜を形成するとともに、この薄膜にソース、ドレイン、チャネルを形成すれば良い。また、スイッチング素子として絶縁ゲート型電界効果トランジスタを適用する場合には、例えば、素子基板２００を半導体基板とし、当該半導体基板表面にソース、ドレイン、チャネルを形成すれば良いが、半導体基板が光透過性を有しないので、画素電極２３４をアルミニウムなどの金属からなる反射電極から形成して、反射型として用いることになる。
【００６８】
なお、スイッチング素子として三端子型素子を適用する場合には、素子基板２００にデータ線２１２および走査線３１２の一方だけではなく、双方を交差させて形成しなければならないので、それだけ配線ショートの可能性が高まる点、さらに、ＴＦＴ自体は、ＴＦＤよりも構成が複雑であるので、製造プロセスが複雑化する点において、不利である。
【００６９】
また、ＴＦＤやＴＦＴのようなスイッチング素子を用いずに、ＳＴＮ（Super Twisted Nematic）型液晶を用いたパッシブ型液晶などにも適用可能である。また、画素電極２３４を反射性金属から構成して、あるいは、画素電極２３４の下側に反射層を別途形成して、反射型として用いても良いし、さらには、当該反射層を極めて薄く形成して半透過・半反射型として用いても良い。
【００７０】
さらに、上述した説明にあっては、電気光学材料として液晶を用いた表示装置を例にとって説明したが、エレクトロルミネッセンスや、蛍光表示管、プラズマディスプレイなど、電気光学効果により表示を行う表示装置に適用可能である。すなわち、本発明は、上述した表示装置と類似の構成を有するすべての表示装置に適用なものである。
【００７１】
＜４．電子機器＞
次に、上述した液晶装置を具体的な電子機器に用いた例のいくつかについて説明する。
＜その１：携帯電話機＞
上述した表示装置を、携帯電話の表示部に適用した例について説明する。図１０は、この携帯電話機の構成を示す斜視図である。図において、携帯電話２３００は、複数の操作ボタン２３０２のほか、受話口２３０４、送話口２３０６とともに、上述した液晶パネル１００を備えるものである。なお、この液晶パネル１００の背面には、視認性を高めるためのバックライトが設けられるが、外観には表れないので、図示を省略している。
【００７２】
＜その２：携帯端末＞
上述した表示装置を、携帯端末の表示部に適用した例について説明する。図１１は、この携帯端末の構成を示す斜視図である。図において、携帯端末２２００は、ＧＰＳアンテナ２２０２、ジョグダイヤル２２０３、電源ボタン２２０４のほか、上述した液晶パネル１００を備えるものである。なお、この液晶パネル１００の背面にも、視認性を高めるためのバックライトが設けられるが、外観には表れないので、図示を省略している。
＜その３：ディジタルスチルカメラ＞
次に、上述した表示装置をファインダに用いたディジタルスチルカメラについて説明する。図１２は、このディジタルスチルカメラの構成を示す斜視図であるが、外部機器との接続についても簡易的に示すものである。
【００７３】
通常のカメラは、被写体の光像によってフィルムを感光するのに対し、ディジタルスチルカメラ２４００は、被写体の光像をＣＣＤ（Charge Coupled Device）などの撮像素子により光電変換して撮像信号を生成するものである。ここで、ディジタルスチルカメラ２４００におけるケース２４０２の背面には、上述した液晶パネル１００が設けられ、ＣＣＤによる撮像信号に基づいて、表示を行う構成となっている。このため、液晶パネル１００は、被写体を表示するファインダとして機能する。また、ケース２４０２の前面側（図１３においては裏面側）には、光学レンズやＣＣＤなどを含んだ受光ユニット２４０４が設けられている。
【００７４】
ここで、撮影者が液晶パネル１００に表示された被写体像を確認して、シャッタボタン２４０６を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板２４０８のメモリに転送・格納される。また、このディジタルスチルカメラ２４００にあっては、ケース２４０２の側面に、ビデオ信号出力端子２４１２と、データ通信用の入出力端子２４１４とが設けられている。そして、図に示されるように、前者のビデオ信号出力端子２４１２にはテレビモニタ２４２０が、また、後者のデータ通信用の入出力端子２４１４にはパーソナルコンピュータ２４３０が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板２４０８のメモリに格納された撮像信号が、テレビモニタ２４２０や、パーソナルコンピュータ２４３０に出力される構成となっている。
【００７５】
なお、電子機器としては、図１０の携帯電話や、図１２の携帯端末、図１３のディジタルスチルカメラの他にも、液晶テレビや、ビューファインダ型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、上述した表示装置が適用可能なのは言うまでもない。
【００７６】
【発明の効果】
以上説明したように本発明によれば、画像データの読み出しが画像データの書き込みを追い越さないようにできるので、連続した画面を表示する際に表示画像の品質を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る表示装置の電気的な構成を示すブロック図である。
【図２】  同表示装置における液晶パネルの構成を示す斜視図である。
【図３】  同液晶パネルの要部構成を摸式的に示す部分破断斜視図である。
【図４】  同表示装置におけるＶＲＡＭとその周辺回路の構成を示すブロック図である。
【図５】  同表示装置におけるＶＲＡＭの動作を示すタイミングチャートである。
【図６】  同表示装置におけるデータ線駆動回路の構成を示すブロック図である。
【図７】  同表示装置におけるＹドライバの構成を示すブロック図である。
【図８】  同表示装置における４値駆動法の波形例を示すタイミングチャートである。
【図９】  第２実施形態に係わる表示装置における開始パルスと書き込み開始パルスの関係を示すタイミングチャートである。
【図１０】  同表示装置を適用した電子機器の一例たる携帯電話機の構成を示す斜視図である。
【図１１】  同表示装置を適用した電子機器の一例たる携帯端末の構成を示す斜視図である。
【図１２】  同表示装置を適用した電子機器の一例たるディジタルスチルカメラの構成を示す斜視図である。
【符号の説明】
１００……液晶パネル
１０５……液晶
１１６……画素
１１８……液晶層
２００……素子基板
２１２……データ線
２２０……ＴＦＤ
２３４……画素電極
２５０……Ｘドライバ
３００……対向基板
３１２……走査線
３５０……Ｙドライバ
２２００……パーソナルコンピュータ
２３００……携帯電話
２４００……ディジタルスチルカメラ
【図１】
0003876626.tif 000002
【図２】
0003876626.tif 000003
【図３】
0003876626.tif 000004
【図４】
0003876626.tif 000005
【図５】
0003876626.tif 000006
【図６】
0003876626.tif 000007
【図７】
0003876626.tif 000008
【図８】
0003876626.tif 000009
【図９】
0003876626.tif 000010
【図１０】
0003876626.tif 000011
【図１１】
0003876626.tif 000012
【図１２】
0003876626.tif 000013