(57)【特許請求の範囲】
【請求項１】
被測定アナログ信号をデジタル信号処理のために２進データに変換する形式の測定機器であって、
上記アナログ信号を受け、増幅する前置増幅器モジュールと、
増幅された上記アナログ信号を受け、２進データのストリームを発生するデジタイザ・モジュールと、
バスに別々に結合可能な複数のモジュールと、
リボン・ケーブルとを具え、
上記複数のモジュールには、各トリガ信号が異なるトリガ条件である１つ以上のトリガ信号を発生するトリガ用のモジュールと、上記１つ以上のトリガ信号に応じて上記２進データのストリームを蓄積する取込みメモリ・モジュールとを含み、
上記リボン・ケーブルは、上記複数のモジュールの各々に上記２進データのストリームを順次伝送し、上記複数のモジュールの各々が上記２進データのストリームを処理し、
上記バスは、制御パラメータを上記複数のモジュールに伝送し、
上記取込みメモリ・モジュールをアクセスして、上記２進データ・ストリームの蓄積された一部を表示用に読出すことを特徴とする測定機器。
【請求項２】
上記トリガ用モジュールは複数個であり、これら複数のトリガ用モジュールの各々は、上記トリガ信号を発生するトリガ条件が異なり、上記２進データのストリームの異なる部分を上記取込みメモリ・モジュールに蓄積することを特徴とする請求項１の測定機器。
【請求項３】
上記複数のモジュールは、上記取込みメモリ・モジュールの前段に設けられたタイムベース・モジュールを含み、該タイムベース・モジュールは、タイムベースを定義するデシメータを有することを特徴とする請求項１又は２の測定機器。
【請求項４】
上記取込みメモリ・モジュールは複数個であり、これら複数の取込みメモリ・モジュールの各々は、上記トリガ信号の異なる１つに応答して上記２進データ・ストリームの異なる部分を蓄積することを特徴とする請求項１〜３の測定機器。
【請求項５】
上記複数のモジュールは、信号発生器、スペクトラム・アナライザ、アナログ・デジタル変換器、ハードディスク・メモリのモジュールを含むことを特徴とする請求項１〜４の測定機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、デジタル・オシロスコープの如き測定機器に関し、特に、オシロスコープなどのデジタル測定機器用の新規なアーキテクチャに関する。
【０００２】
【従来の技術】
最新のデジタル・オシロスコープは、一般に、デジタル・ストレージ・オシロスコープ（ＤＳＯ）又はデジタル・フォスファ・オシロスコープ（ＤＰＯ）と呼ばれている。いずれの形式のオシロスコープにおいても、このアーキテクチャの主な特徴は、被試験アナログ信号を高速の一連のデジタル・サンプルに変換するＡ／Ｄ（アナログ・デジタル）変換器と、これらサンプルをメモリに転送するデマルチプレクサと、こららサンプルを蓄積する循環型取込みメモリ・アレイ（配列）とを用いることである。システム・マイクロプロセッサを用いて、取込みメモリから波形サンプルを読み出し、これらサンプルを表示用に処理している。
【０００３】
【発明が解決しようとする課題】
これらオシロスコープは、現在まで合理的に適切に動作してきたが、かかる構成には欠点があることが認められている。かかる欠点の１つは、上述の従来の取込みメモリの設計では、技術コストが比較的に高価あり、拡張が困難であるという傾向にある。例えば、デマルチプレクサ集積回路は、速いデータ入力レートを、現在のメモリ・チップの動作限界と両立性のある遅い書込みレートに低減できなければならない。さらに、可能な最長メモリ長は、デマルチプレクサ・チップのアドレス・ラインの数により制限された。
【０００４】
第２の欠点は、従来のオシロスコープがデータ取込みを行う方法に存在する。すなわち、トリガが検出されるまで、循環形式（重ね書き形式）で、データをデータ取込みメモリに書き込んでいる。その後、ポスト・トリガ事象の検出に応答して、外部プロセッサが取込みメモリから波形データを読み出すまで、書込み処理を停止する。データを読み出した後、取込みメモリは、再び、データ受信状態にされ、次のトリガ事象に応答する。特に、この欠点は、表示のために、波形を読出し且つ処理するので、非常に大量のシステム・ソフトウェアがオーバーヘッドになる（即ち、処理時間が非常にかかる）という事実に基づく。波形サンプルを処理するのに必要な特定のアルゴリズムに応じて、被試験波形の異常が検出できないという非常に長期間の「デッド・タイム（不感時間）」が生じる。
【０００５】
従来のデジタル・オシロスコープの第３の欠点は、メモリ長を容易に拡張できないことである。ある程度のメモリ拡張はできるが、各メモリ拡張は、取込みボード上でメモリ集積回路に利用できる空間量と、上述の如く、デマルチプレクサ集積回路のメモリ・アドレスの能力とで制限される。よって、取込みメモリの大幅な拡張は、著しい開発成果がなければ、不可能であった。
【０００６】
したがって、本発明は、不感時間を短縮し、異常を検出できる確率を高め、メモリ長を容易に拡張できる新規なアーキテクチャを用いた測定機器及びオシロスコープを提供するものである。
【０００７】
【課題を解決するための手段】
本発明は、被測定アナログ信号をデジタル信号処理のために２進データに変換する形式の測定機器であって；アナログ信号を受け、増幅する前置増幅器モジュール（２１０）と；増幅されたアナログ信号を受け、２進データのストリームを発生するデジタイザ・モジュール（２２０）と；バス（２０１）に別々に結合可能な複数のモジュール（２２０、２３０、２４０、２５０、２６０、２７０、２８０）と；リボン・ケーブル（３１０）とを具え；複数のモジュールには、各トリガ信号が異なるトリガ条件である１つ以上のトリガ信号を発生するトリガ用のモジュール（２３０、２４０）と、１つ以上のトリガ信号に応じて２進データのストリームを蓄積する取込みメモリ・モジュール（２６０）とを含み；リボン・ケーブルは、複数のモジュールの各々に２進データのストリームを順次伝送し、複数のモジュールの各々が２進データのストリームを処理し；バスは、制御パラメータを複数のモジュールに伝送し；取込みメモリ・モジュールをアクセスして、２進データ・ストリームの蓄積された一部を表示用に読出すことを特徴とする。
【０００８】
本発明による「ストリーミング分配オシロスコープ」（ＳＤＯ）のアーキテクチャは、前置増幅器モジュール、デジタイザ・モジュール、取込みメモリ・モジュールを有する少なくとも１チャネルを具えている。ＳＤＯは、モニタすべき波形の総ての取込みサンプルをその処理ボードの総てに供給する。多数のプロセッサ・ボードは、サンプル・データの総てをアクセスできるので、ＳＤＯは、不感時間がない状態で、連続したデータ・ストリームのほぼ総てのサンプルを測定できる。ＳＤＯは、更にメモリ・ボード（メモリ・モジュール）を単に追加することにより、メモリ長を容易に拡張できると共に、オブジェクト指向アーキテクチャによって、ユーザが再構成できる。ＳＤＯ波形は、トリガ・ソース（トリガの源）及び取込みメモリにより定義される。ＳＤＯは、同じチャネルにおける同じデータ・ストリームからの異なるトリガに基づいて、多数の波形を取り込むことができる。所定チャネルのＳＤＯタイムベースは、取込みメモリの前段のデシメータ（間引き回路）により定義される。多数のタイムベースが同じＳＤＯチャネルに共存する。
【０００９】
【発明の実施の形態】
以下、本発明をオシロスコープの環境で説明するが、本発明は、その他の測定機器にも適用できることが当業者には理解できよう。
【００１０】
図２は、従来から既知である典型的なデジタル・ストレージ・オシロスコープ１００のアーキテクチャを示す。このオシロスコープ１００は、前置増幅器１１０と、Ａ／Ｄ変換器１２０と、デマルチプレクサ１３０と、取込みメモリ１４０と、制御器（マイクロプロセッサ、即ち、μＰ）１５０と、表示メモリ１６０と、表示器ユニット１７０とをこの順序に配置された直列配置を具えている。この種の配置は、典型的には、１個又は２個のプリント基板上で構成されており、ユーザが再構成できるものではない。
【００１１】
図２に示したオシロスコープは、かかるオシロスコープの設計を実施する際に用いるカスタム・ハードウェア集積回路の細部と融合した実時間ソフトウェアを必要とすることが当業者には理解できよう。ハードウェア設計がたとえわずかであっても変更になる度に、ソフトウェア技術者は、そのソフトウェアを修正しなければならないので、これは、非常に複雑な問題である。この状況は、システム実時間ソフトウェアが、可能な異なるハードウェア構成の総てをサポートしなければならいという事実と類似している。明らかに、ハードウェア構成の数が増加するに従って、既存の製品及び以前のバージョンの製品の動作に偶然に悪影響を与えることなく、新たなバージョンの製品を作ることは、ますます困難になってきている。すなわち、新たな構成を無事に作るためには、総ての以前の構成の履歴の知識が設計技術者に必要となる。以下に説明する本発明によるＳＤＯアーキテクチャは、これらの問題を解決する。
【００１２】
図１は、本発明によるストリーミング分配オシロスコープ（ＳＤＯ）２００の主要部の簡略化したブロック図である。ＳＤＯアーキテクチャにおいて、オブジェクト指向アプローチを用いて、所定モジュール及びそれらのハードウェア細部の動作を分離し、各モジュールに分ける。任意の所定モジュールは、標準で、一般的で、一定の出力信号を供給するのに必要な総てのロジックを含んでおり、かかるモジュールのハードウェアを後から機能向上させることに問題はない。
【００１３】
データ・ストリームにおける各種のモジュールが標準の１組のアトリビュートを具えるように、ＳＤＯアーキテクチャが設計されている。このアプローチにより、インタフェースのＰＣ（プログラマブル・コントロール）側ソフトウェアのいかなる変更もすることなく、新たな前置増幅器を設計し、システムに組み込む（プラグインする）ことができる。メモリ・ボード自体を除いて、いかなる変更もなく、新たなメモリ・ボードを設計し、設置することができる。
【００１４】
本発明のストリーミング分配オシロスコープのアーキテクチャを用いることにより、ハードウェア要素及びソフトウェア要素の両方を具えた新たなカスタム・アプリケーションを３〜６ヶ月で開発することが可能である点に留意されたい。更に顕著な本発明の特徴として、標準に利用可能なストリーミング・スコープ・モジュールのオプションや、それらのライブラリ、新たなアプリケーション構成を、数週間ではなく、わずかな時間で開発できることである。
【００１５】
この点に関して、ＳＤＯアーキテクチャのモジュール方式により、任意の数のチャネルが可能である点に留意されたい。また、モジュール方式により、前置増幅器を選択的且つ相互交換可能にできる（例えば、帯域を標準で１ＧＨｚとし、差動、無線、光、オーディオ／サーボに対しては１０ＭＨｚとする）。デジタイザ（デジタル化回路）モジュールは、８ビットで２ＧＳ／ｓ（サンプル／秒）のモジュール、１２ビットで１００ＭＨｚのモジュール、及び１６ビットで２０ＭＨｚのモジュールから選択できる。また、２５６Ｍバイト、１２８Ｍバイト及び６４Ｍバイトのメモリ・モジュールも、同じく容易に交換可能である。デジタル・アナログ（Ｄ／Ａ）モジュールは、標準の８ビット・モジュール、１２ビット・モジュール、及び１６ビット・モジュールから選択可能である。実時間スペクトラム・アナライザ用のスペクトラム・アナライザ・モジュールの選択には、ＦＦＴ（高速フーリエ変換）に基づくプロセッサ、又は掃引デジタル・フィルタがある。ストリーム・プロセッサ・モジュールのオプションに最も適当なのは、測定のためにデータ・ストリームを処理するフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を基本にしたものや、測定に基づくトリガ用のものや、データ・ストリームでの事象検索用のものである。信号ソース（信号源）モジュールには、８ビットＤ／Ａ、１２ビットＤ／Ａ、１６ビットＤ／Ａ、光、高電圧パルスなどのオプションがある。最後に、ＦＰＧＡプロセッサにより、非常な困難を伴うことなく、種々の種類のデジタル・フィルタを実施できる点に留意されたい。従来は、上述の如き選択には、大幅なソフトウェアの変更が必要であったが、本発明によるＳＤＯによれば、これらのいかなる選択もユーザ側でユーザ自身がＳＤＯを再構成できることが判る。すなわち、ＳＤＯのユーザは、新たなオシロスコープ・アプリケーションを作るのに、わずかな時間で、そのシステム・ハードウェア及びそのソフトウェア・ライブラリを構成できる。
【００１６】
ＳＤＯは、１チャネルのときに２ＧＳ／ｓのサンプリング・レートで、また、２チャネルのときに１ＧＳ／ｓのサンプリング・レートで動作することができる。また、ＳＤＯアーキテクチャは、データ・ストリームの多数のポイントから標準波形の捕捉（取込み）を行う。ＳＤＯアーキテクチャにより、１つのデータ・ストリームに対して同時の多数トリガ及び多数取込みメモリが可能である。これにより、１つのデータ・ストリームに対して、エッジ・トリガによる測定と、ある値でのトリガによる測定との両方を選択できる。
【００１７】
ＳＤＯアーキテクチャの他の特別な利点は、ＳＤＯがサンプルを取り逃すことなく連続的にデータ・ストリームを処理できることである。すなわち、総てのサンプルに対して測定が行え、不感時間がゼロになる。処理パイプラインは、１個のＡ／Ｄボードと、望ましい数だけの他の形式のボードとで構成できる。これら付加的なボードは、パイプライン内で任意所望の処理順序に構成できる。
【００１８】
上述の如く、ＳＤＯは、設定変更可能なバス・アーキテクチャを用いている。すなわち、ＳＤＯは、本質において、バス上の一連のモジュールである。図１は、ストリーミング分配オシロスコープ（ＳＤＯ）２００を示している。高感度前置増幅器、標準前置増幅器又は光前置増幅器でもよい前置増幅器２１４を含んだ前置増幅器モジュール２１０は、直列インタフェース・バス２０１の最初のモジュールである。この直列インタフェース・バス２０１は、好ましくは、ファイバ・チャネル光直列インタフェース・バスである。前置増幅器モジュール２１０は、チャネル入力接続ＣＨ１及びＣＨ２を含んでいるが、これは、少なくとも１チャネルはある。前置増幅器モジュール２１０からのアナログ出力信号は、デジタイザ（デジタル化回路）モジュール２２０に供給され、これらアナログ出力信号をサンプリングし、一連のデジタル信号サンプルに変換する。デジタイザ・モジュール２２０は、８ビットのＡ／Ｄ変換器（デジタイザ）２２４を用いて、連続した２ＧＳ／ｓ（ギガ・サンプル／秒）のデータ・ストリームを発生するか、若しくは、１２ビット又は１６ビットのＡ／Ｄ変換器を用いて、２ＧＳ／ｓよりも遅いレート（速度）で連続したデータ・ストリームを発生する。デジタイザ・モジュール２２０は、クロック回路２２８及びラッチ２２６も具えている。このクロック回路２２８が、デジタイザ２２４、ラッチ２２６、２３２、２３６、２４２、２４６、２５２、２５６、２６２、２６６、２７２、２７６、２８２、２８６のラッチのタイミングを制御する。
【００１９】
デジタイザ・モジュール２２０からのデータ・ストリームは、ラッチ回路であるＦＩＦＯ（先入れ先出し）回路２２６を介して、リボン・ケーブル（簡略化のために単に矢印で示す）により次段のボード２３０に供給される。プロセッサ・モジュールであるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）ボード２３０、２４０は、ＦＰＧＡパイプライン２３４及び２４４を夫々有し、データ・ストリームを１つのボードから次段のボードにパイプ接続するように、デイジー・チェーンにできる。多数のＦＰＧＡボードを追加して、多数のＡ／Ｄ変換器をインターリーブとして、実時間サンプリング速度を速くすることができる。
【００２０】
Ｄ／Ａ変換器ボード２５０は、必要に応じて、デイジー・チェーン内の任意の処理ボードの間に挿入して、アナログ出力信号を発生できる。典型的なＤ／Ａ変換器ボードは、ラッチ回路である入力ＦＩＦＯ２５２と、Ｄ／Ａ変換器回路２５４と、ラッチ回路である出力ＦＩＦＯ２５６とを具えており、データ・ストリームを次段のボードに順次供給する。Ｄ／Ａ変換器ボード２５０を用いて、外部のオシロスコープ又は他の測定機器（図示せず）をトリガできる。また、Ｄ／Ａ変換器ボード２５０を用いて、外部制御信号や、連続した測定結果を外部でモニタするための信号を供給できる。メモリ・ボード（メモリ・モジュール）２６０、２７０は、データ・ストリームの任意の位置に配置することができる。これらメモリ・ボードを用いて、例えば、ＤＰＯ（デジタル・フォスファ・オシロスコープ）データベースを作ることができるし、又は表示用にデータのフレームを捕捉できる。
【００２１】
取込みメモリ・ボード２６０は、入力データ・ストリームを受け、パイプラインの次のボードにデータ・ストリームを出力するように構成されている。前段のＦＰＧＡボード（プロセッサ・モジュール）２３０、２４０からのトリガ・ライン信号を受けると、データのフレームが捕捉され、取込みメモリ２６４に蓄積される。このフレームは、ＰＣバス２０１で利用可能であり、表示器（図示せず）に供給される。複数のメモリ・ボード（又はモジュール）は、多数のトリガ入力を有しているので、データ・ストリームの異なる部分における異なる種類のトリガに基づいて波形を捕捉できる。なお、図１では、取込みメモリ・モジュールがメモリ・モジュール２６０だけであるが、夫々プロセッサ・モジュールからトリガ信号を受ける複数の取込みメモリ・モジュールを設けてもよい。
【００２２】
測定トリガの動作は、最も価値のあるものの１つであり、本発明のアーキテクチャの独特な概念に関連する。ＦＰＧＡモジュールは、立ち上がり時間、振幅、周期などの事象の総ての発生において、一定の測定を実行する。トリガは、任意のこれら測定に基づいたＦＰＧＡボード（プロセッサ・モジュール）からの出力信号である。このトリガ信号を任意の取込みメモリ・モジュールに供給してもよく、これらメモリ・モジュールは、処理チェーン内に分布させてもよい。アナログ・トリガ回路が必要でないかもしれないが、望むならば、アナログ・トリガを本発明のアーキテクチャの一部として実施してもよい。好ましくは、トリガ・スイッチ・マトリクス・モジュールを用いて、システム制御プロセッサ（ＰＣ）により、どのトリガがどの取込みメモリ・モジュールに行くかを制御できる。かかるトリガ・スイッチ・マトリクス・モジュールは、図１１を参照して後述する。
【００２３】
信号発生器や、スペクトラム・アナライザや、他の処理モジュールの如き他の種類のボード（モジュール）を必要に応じてデータ・ストリームの任意の位置に挿入してもよい。図１では、モジュール２７０が、メモリの他に、スペクトル処理を行うスペクトル集積回路も具えている。
【００２４】
ハードディスク駆動モジュール２８０をデータ・ストリーム内に（例えば、ＦＩＦＯ２７６の出力端に）設けて、総ての入力サンプル（例えば、データの２０ギガ・サンプル）を受け、ハードディスク・メモリ２８４に蓄積できることが判る。サンプル・データ速度がハードディスクの書込み速度を超さなければ、これは事実である。実際の蓄積の大きさ（容量）は、選択したディスク・ドライブの大きさのみにより制限される。
【００２５】
光ファイバ・チャネル２０１を用いると、付加的なスレーブ・システムを接続できるので、任意所望の数の処理チャネルを短時間に接続できる。ＪＡＶＡ（Ｒ）などのソフトウェアでプログラムして、接続された総てのスレーブ・システム・ボードを自動的に認識できることが当業者には理解できよう。
【００２６】
図３は、各コネクタ３３０を介して、マザーボード３２０に接続された４個のモジュール３００Ａ、３００Ｂ、３００Ｃ及び３００Ｄの側面図を示している。好ましくは、リボン・ケーブル３１０を用いて、これらモジュール３００Ａ、３００Ｂ、３００Ｃ及び３００Ｄの間を、高速サンプリング速度の信号が伝送するように結合している。リボン・ケーブル３１０を用いることにより、マザーボード上のプリント回路基板信号路（トレース）による信号伝送よりも利点がある。リボン・ケーブル３１０により、より多くのデータ・ストリームを追加して、インターリーブ機能を拡張することが容易になる。マザーボード上のプリント回路基板信号路によりデータ・ストリームを伝送する場合は、かかる拡張は、非常に困難であった。これは、追加のコネクタ及びバス・トレースを設けなければならないためである。回路基板上の物理的空間は、常に貴重であり、バス・トレースを追加することは、他の通信バスや電源路との間で物理空間を奪い合うことになる。
【００２７】
図４は、１個のＳＤＯモジュールからのデータ・ストリームを次のモジュールに供給するために、２個のリボン・ケーブル４１０を有するＳＤＯモジュール４００Ａの斜視図である。図３及び図４において、同じ参照符号の素子は、同じ機能を果たす。
【００２８】
図５は、ＳＤＯを制御するフロント・パネル５００を示す。このフロント・パネル５００のほとんどの制御は、オシロスコープ分野において周知であり、詳細な説明を省略する。簡単に説明すれば、各項目の下にある矩形は、押しボタンを示し、二重円は、回転摘みを示す。ＣＵＲＳＯＲＳボタンはカーソルを制御し、ＤＩＳＰＬＡＹボタンは表示を制御し、ＣＯＮＦＩＧボタンはオシロスコープ構成を制御し、ＡＵＴＯＳＥＴは自動設定を制御する。ＧＥＮＥＲＡＬは一般性であり、ＰＲＥＡＭＰは前置増幅器の制御であり、ＷＡＶＥＦＯＲＭは、波形定義の制御であり、ＴＲＩＧＧＥＲはトリガ制御であり、ＴＩＭＥＢＡＳＥは時間軸制御であり、ＤＵＲＡＴＩＯＮはサンプリングにおける制御であり、ＧＡＴＥはゲートの制御であり、ＳＰＥＣＴＲＡＬはスペクトルの制御である。ＳＤＯは、従来のＤＳＯ（デジタル・ストレージ・オシロスコープ）と異なり、ＳＤＯシステムにおいては、多数のタイムベースの設定を同時に使用できる点に留意することが重要である。すなわち、ユーザは、１つのデータ・ストリームに対していくつかの異なるタイムベース設定を行えると共に、別のデータ・ストリームに対して異なる設定を行える。したがって、ＳＤＯにおけるタイムベース制御の全体的な構成は、従来のＤＳＯと本質的に異なり、柔軟性がある。
【００２９】
一般的に、タイムベースには、制御すべき２つの基本的なパラメータがある。これらパラメータは、取込んだ波形の記録長とサンプリング・レート（速度）である。しかし、ＳＤＯのデータ・ストリームにおいては、記録長がなく、サンプリング速度のみが関連する。さらに、上述の如く、サンプリング速度は、データ・ストリームの異なるポイントで変化してもよい。また、データ・ストリーム内に挿入される取込みメモリ・モジュールは１個より多くてもよく、取込みメモリ・モジュールは、異なるサンプリング速度や記録長で動作できる。
【００３０】
ＳＤＯのサンプリング速度は、データ・ストリーム内のプロセッサ・モジュールにより決まる。ＳＤＯの記録長は、データ・ストリーム内の取込みメモリ・モジュールの大きさで決まり、このシステム内の異なるメモリ・モジュールを異なる記録長に設定できる。
【００３１】
フロント・パネル水平タイムベース制御がＳＤＯチャネルに「所属」されると（即ち、論理的に割り当てられると）、デフォルト（省略時）設定に応じて、第１デシメータがサンプリング速度を設定し、そのストリーム内の第１取込みメモリが記録長（ＲＥＣＯＲＤ  ＬＥＮＧＴＨ）を制御する。しかし、通常使用期間中は、制御されるモジュールの最後の設定が蓄積されている。
【００３２】
従来のＤＳＯでは、このＤＳＯのフロント・パネル上の水平スケール摘みを用いてサンプリング速度の調整を行って、取込みメモリに捕捉される信号の期間を制御していた。しかし、本発明によるＳＤＯにおいては、サンプリング速度が利用可能な信号処理帯域幅にも影響するので、このサンプリング速度の良好な制御を維持する必要がある。データ・ストリームにおける１ポイントにおけるサンプリング速度を変化させると、その後のストリームの総てに影響する。データ・ストリームにおける１個又は複数のプロセッサ・ボードがサンプリング速度を制御する。ヒューマン・インタフェースにより、ユーザは、ＳＤＯにおける特定のデータ・ストリームと、サンプリング速度制御用のストリームにおける特定のプロセッサとを選択できる。データ・ストリームにおける各取込みメモリ・モジュール用の記録長を個別に調整してもよい。ヒューマン・インタフェースにより、ユーザは、ＳＤＯにおける特定のデータ・ストリームと、記録長調整用のストリームにおける特定の取込みメモリ・モジュールとを選択できる。異なる取込みメモリ・モジュールを異なる記録長に設定できる。記録長を調整することにより、利用可能な帯域幅を変更することなく、また、以後のストリームのいかなる信号特性に影響を与えることなく、取込みメモリにおける波形の期間（ＤＵＲＡＴＩＯＮ）を実際に変更できる。
【００３３】
密度（ＤＥＮＳＩＴＹ）の制御は、特定の取込みメモリ・モジュールに関連している。この動作により、次に利用可能な上流のデシメータのサンプリング速度も同時に調整でき、取込みメモリ・モジュールの記録長を制御できる。これにより、取り込んだ波形の時間間隔を同じに維持するが、その期間にわたるサンプルの数を変化させる。この機能は、記録長及びサンプリング速度の両方を同時に変更する必要がある。
【００３４】
図６は、ＳＤＯヒューマン・インタフェースのメニューを示す。図６のウィンドウ表示は、特定のＳＤＯシステムのハードウェア・モジュールの構成（ＳＤＯＳＹＳＴＥＭ  ＣＯＮＦＩＧＵＲＡＴＩＯＮ  ＭＯＤＵＬＥＳ）を示す。この表示は、マスタ・ユニット及び取り付け可能な総てのスレーブ・ユニットに存在する総てのチャネルを示している。任意のモジュール・ボックスをクリックすると（マウス又はタッチ・スクリーンを用いる）、モジュール構成ウィンドウ（図示せず）が生じ、ユーザは、そのモジュールの制御及びパラメータを設定できる。同様なモジュールの列に沿ってボックスをドラッグする（引きずる）と、これらモジュールが強調されて、互いにロックされる。マウスの右ボタンをクリックすると、総ての選択したモジュールの調整に対してモジュール構成ウィンドウが現れる。
【００３５】
次に図６及び図７の両方を参照する。なお、図７は、本発明によるＳＤＯマスタ・ユニット及びＳＤＯスレーブ・ユニットの正面図である。各チャネルの識別（ＩＤ）番号は、ユニット番号−チャネル番号である。例えば、ＩＤ番号１−３は、マスタ・ユニット７００の第３チャネルを表す。番号「１」は、常にマスタ・ユニット７００を示す。ＩＤ番号３−１は、ＩＤ番号が３のスレーブ・ユニットの第１チャネルを示す。ユニット及びチャネル番号の上をクリックして、チャネル構成メニュー・ウィンドウを呼び出す。チャネル構成メニューの目的により、ユーザは、プロセッサのライブラリ機能と、ＤＳＰ機能及びトリガ機能などを含むチャネル内の種々のモジュールのパラメータとを構成（設定）できる。チャネルはサブチャネルを含んでいるが、図６のスクリーン表示にはサブチャネルが示されていない点に留意されたい。サブチャネルは、チャネル・ビュー・メニュー（図示せず）及び図９のチャネル構成概略ウィンドウ（ＳＤＯ  ＣＨＡＮＮＥＬ  ＣＯＮＦＩＧＵＲＡＴＩＯＮ  ＳＣＨＥＭＡＴＩＣ）内に表示される。この概略図は、個別のサブチャネル又はインターリーブされたチャネルと、トリガ接続とを示している。
【００３６】
図７では、ＳＤＯシステムが１個のマスタ・ユニット７００と、任意の数のスレーブ・ユニット７２０、７３０、７４０とを用いて構成できることを示している。ＳＤＯマスタ・ユニット及びスレーブ・ユニットは、光ファイバ・チャネル・インタフェース・ユニット７１０を介して相互接続されている。
【００３７】
ＳＤＯマスタ・ユニット７００は、好ましくは、ウィンドウ２０００又はその他のオペレーティング・システムの最新バージョンで動作するメニュー・システム・プロセッサ（図示せず）を含んでいる。また、マスタ・ユニット７００は、表示器７０２も含んでいるし、ビデオ信号を外部モニタにも供給できる。マスタ・ユニット７００は、オプションとしてのマウス又はキーボード（共に図示せず）によっても制御できる。ＳＤＯマスタ・ユニット７００は、従来のオシロスコープのフロント・パネルと類似のフロント・パネル７０６も含んでいる。しかし、フロント・パネル７０６は、従来のオシロスコープのフロント・パネルと異なり、図５を参照して上述した如く、波形定義を行う特殊制御器や、スペクトル分析を実行する制御器を含んでいる点に留意されたい。
【００３８】
再び図７を参照する。ＳＤＯスレーブ・ユニット７２０、７３０及び７４０は、電源と、信号サンプル処理チャネルと、初期化、通信及びローカル化制御機能を制御する最小のプロセッサとのみを含んでいる。マスタ・ユニット７００は、接続された総てのスレーブ・ユニットを認識できると共に、その制御メニューを構成できる。マスタ・ユニット７００は、スレーブ・ユニットに物理的に配置されたチャネルを含むＳＤＯシステム内の任意のチャネルを制御するために論理的に所属する制御摘みを具えている。スレーブ・ユニット７２０、７３０、７４０は、小さな液晶表示器（ＬＣＤ）７２２、７３２、７４２を含んでおり、これら液晶表示器は、特定のスレーブ・ユニットがシステムに接続された際に、マスタ・ユニット７００が割り当てる構成ＩＤ番号を表示できる。ＳＤＯシステムは、インターネットを介しても制御可能にできる。すなわち、ＳＤＯ測定機器は、いくつかの基本ファイルと、スクリーン・ダンプ（スクリーン表示のコピー用）ユーティリティを有し、ＳＤＯ測定機器をインターネットに接続して、測定結果を出力できると共に、スレーブ・ユニットを遠隔制御できる。この特徴により、電気通信設備は、インターネットを介して、ある中央位置から、ＳＤＯシステムの多くの部分を遠隔からモニタできる。
【００３９】
図８は、ＳＤＯシステム用に定義した波形を示すスクリーン表示である。ＳＤＯシステム内の各波形は、特定の取込みメモリ・モジュールに供給された特定のアクティブ・トリガにより定義される。用語「アクティブ」は、トリガ・ソースをトリガ入力端に接続して、図８のウィンドウ表示に示すように波形を定義することを意味する。「波形定義、トリガ受信器（ＳＤＯ  ＤＥＦＩＮＥ  ＷＡＶＥＦＯＲＭＳ・・ＴＲＩＧＧＥＲ  ＲＥＣＥＩＶＥＲＳ）」メニューにより、ユーザは、プロセッサのトリガ・ソースを取込みメモリ・モジュール入力トリガ端子に割り当てて、波形を定義できる。このメニューにより、ユーザは、トリガの受信器（トリガを受けるモジュール）を定義し、波形ＩＤ及び名称ラベルを特定の波形に割り当てることができる。「トリガ・ソースの定義（ＤＥＦＩＮＥ  ＴＲＩＧＧＥＲ  ＳＯＵＲＣＥＳ）」メニュー（図示せず）により、ユーザは、トリガ・ソースを定義できると共に、どの種類の事象により各トリガが生じるかを定義できる。トリガ・ソースは、外部であるか、プロセッサ・モジュールからか、又は他のメモリ・モジュールからである。
【００４０】
図８のメニュー・ウィンドウ内で定義した「波形」は、図９に示すチャネル・ハードウェア構成を実際に定義する。図９に示す各ブロックは、ＳＤＯチャネル内のモジュールを示す。図９の例において、サーボ（ＳＥＲＶＯ）制御信号は、振幅変調されて、システムの遠隔部分に伝送される。この信号は、ＳＤＯのチャネル１−１（ＣＨ１−１）の入力端に供給され、波形ＩＤであるＷ１とラベルＲＦを有する。チャネル１においてＰ２で示すプロセッサ・モジュールは、ＡＭ復調の機能と、低速サンプリング速度へのデシメーションの機能とを実行する。プロセッサ・モジュールＰ２は、パルス幅変調された信号から復調制御信号を発生する。プロセッサ・モジュールＰ２も設定して、制御信号のパルス幅が特定値を超えたときに、トリガ信号Ｔ１を発生する。このトリガ信号は、Ｍ１と示す取込みメモリ・モジュールに戻される。すなわち、復調した信号から発生したトリガＴ１に応答して、ＲＦ信号を捕捉する。このトリガ信号は、スレーブ・ユニット２内のチャネル２−１（ＣＨ２−１）にも供給される。チャネル２−１は、入力端にて、サーボ・システムからのエラー信号を受け、３２０Ｍのサンプルの非常に長い（即ち、ウルトラ・ロング）記録長として構成されている。
【００４１】
図９において、所定チャネル内に配置されたハードウェア・ブロックは、システム制御器プロセッサにより感知されて、概略図がスクリーン表示上に自動的に描画される。このハードウェアの構成は、図９のウィンドウ表示内の種々のブロックを引きずり（ドラグし）、ドロップして、これらブロックを所望に接続することにより、変更できる。ユーザは、マウス又は他の描画機能手段により、トリガ接続を完了する。図９の概略図にて図形的に操作することにより、図８の波形リストが影響され、新たな構成に一致するように変更を行う。よって、図８のリストを変更すると、図９で表す概略図のチャネル内の変更も生じる。
【００４２】
表示に利用可能か、システムに捕捉された各波形は、それに関連したＩＤ番号を有する。これは、Ｗ１、Ｗ２・・・ＷＮである。なお、Ｎは、システム内で定義された波形の数である。再び図８を参照する。波形ＩＤ（ＷＦＭ  ＩＤ）列は、３つの波形Ｗ１、Ｗ２及びＷ３が生じたことを示している点に留意されたい。波形Ｗ３は、多数の取込みメモリ・モジュールにて取り込まれた複数波形から構成されているので、この波形は、サブセグメントを有する。これは、取込みメモリ・モジュールが、トリガ出力端を有するためであり、取込みメモリ・モジュールが取込みを完了した瞬間に、このトリガ出力端に出力トリガ信号を発生する。つぎに、トリガ出力信号Ｔ１は、データ・ストリームの次段の取込みメモリ・モジュールのトリガ入力端に供給される。この方法において、所望の数だけの取込みメモリ・モジュールＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５を直列にカスケード接続して、非常に長い記録長の取込みを行う。
【００４３】
ユーザは、システムにて定義された各波形にラベルを割り当てることができる。これにより、波形を収集した被試験装置の一部を各波形に関連づけるのが容易になる。波形ラベルは、好ましくは８文字又はそれ未満である。図８のウィンドウ表示のトリガ割り当て（ＴＲＩＧＧＥＲ  ＡＳＳＩＧＮＭＥＮＴＳ）列は、システム波形（即ち、トリガ・ソース及びメモリ）を特定するのに必要な情報を含んでいる。ＣＨ（＜ａ−ｂ＞）は、どのチャネルがソース（源）プロセッサを含んでいるかを示している。「ａ」は、チャネル番号を示し、「ｂ」は、そのチャネル内のサブチャネル番号を示す。Ｐ＜ｎ＞は、トリガ・ソースであるプロセッサ・モジュールを特定する。チャネル内のプロセッサ・モジュール「ｎ」には、そのチャネル内のＮ個のモジュールに対して、１、２・・・Ｎというラベルが付される。Ｍ＜ｎ＞は、波形を蓄積するチャネル内の取込みメモリ・モジュールを識別する。「ｎ」の値は、１、２・・・Ｎの如き番号であり、Ｎは、そのチャネル内に含まれるメモリ・モジュールの数である。Ｔ＜ｎ＞は、そのチャネルに関連したメモリ・モジュールのトリガ入力端子を識別する。「ｎ」の値は、１、２・・・Ｎであり、Ｎは、メモリ・モジュールで利用可能なトリガ入力端子の数である。ＥＸＴを用いて、外部のトリガ・ソースを示してもよい。
【００４４】
システムにおける総ての波形がトリガを有さなければならないことに留意することが重要である。たとえ、チャネルに１個の取込みメモリ・モジュールしかなくても、トリガし、メモリに捕捉するために３２個までの波形を定義することが可能である。この場合に対して、取り込んだ総ての波形は、異なるタイム・スタンプを有する。同じタイム・スタンプで総てのチャネルが取り込まれた場合、各波形に対して別々の取込みメモリ・モジュールが必要である。典型的なＳＤＯ取込みメモリ・モジュールのメモリは、１個、２個又は４個の入力データ・ストリームを含み、１個、２個又は４個の波形を同時に蓄積できる。システムに含まれる各メモリ・ボードに対して、少なくとも１個のトリガ接続が必要である。
【００４５】
従来のＤＳＯアーキテクチャにおいては、ユーザは、総てのチャネルに対して１度に１つのトリガ条件に制限されていた。すなわち、ＤＳＯは、１つのトリガに基づいて、４チャネル総てを取り込んだ。これとは対照的に、ＳＤＯに構成できるトリガ・システムは、大幅に融通が利く。ＳＤＯアーキテクチャは、多数のチャネルの種々の形式の多くのトリガを同時に用いることができるので、ユニークである。異なる形式の多数のトリガを、単一のチャネルに使用できる。これは、チャネル内のタイムベースがわずか１個であっても、正しい。ここでは、単一のプロセッサ・モジュールが、異なる測定に基づいて多数のトリガ出力信号を発生できるためである。
【００４６】
メモリにトリガを設定する処理は、取込み波形を定義する。この処理の第１ステップは、チャネル内のプロセッサ・ボードのトリガ出力端を、そのチャネル内のメモリ・ボードのトリガ入力端に物理的に配線する。トリガ出力端及び入力端は、ＳＤＯユニットの背面パネルでアクセス可能である。ケーブルの長さは、チャネル間のトリガがタイミングに影響する。しかし、各トリガ入力端は、それ専用の遅延カウンタ１０４０Ａ、１０４０Ｂ・・・１０４０Ｎを具えており、全体のシステム・タイミングを適切に配列できる。ユーザは、このタイミング配列を手動でできるが、ソフトウェア・アプリケーションにより、種々のチャネルの総てに対してトリガ配列ルーチンを自動化することが好ましい。約３２個のトリガ相互接続ラインがマザーボードに形成されているので、チャネル内にて、任意のトリガ出力端を任意のトリガ入力端に結合できる。別の実施例では、プラグイン・トリガ・スイッチ・マトリクス・モジュールに、トリガ供給路用のスイッチング・ロジックを設ける。かかるトリガ・スイッチ・マトリクス・モジュールを図１１に示す。
【００４７】
この処理の第２ステップは、波形定義メニューにアクセスし、どのようにトリガを配線するかをシステムに伝えるデータを入力する。トリガ・スイッチ・マトリクス・モジュールを用いる場合、システムは既にトリガ構成を検知しているので、情報データを入力することが不要である。トリガ用の配線がシステムに行われると、リストを作成する。システムにて定義されたトリガの各々に対して、取込み波形を定義する。単一の取込みメモリ・モジュールに入力できるトリガの最大数は、メモリ・ボードの絶対インタフェースに応じて、３２である（以下でも説明する）。
【００４８】
最終ステップでは、トリガ信号の発生を生じる所望形式の事象に対して、各プロセッサ・ボードで各トリガ出力を構成する。利用可能なトリガ形式は、使用するプロセッサ・ボードの種類と、利用可能な機能のライブラリとで決まる。例えば、ＦＰＧＡプロセッサ・モジュールは、トリガを発生するのに利用できる測定のある組合せを有する。また、ＳＤＯシステムは、トリガ形式の独自ライブラリを有するカスタム集積回路を用いるアナログ・トリガ・モジュールを含むことができる。
【００４９】
図９のスクリーン表示に示したように、システム・ソフトウェアは、バスにプラグインされたモジュールを検出し、その現在のシステム構成のブロック図を表示できる。処理ブロック図でブロックを選択することにより、構成メニューが現れ、ユーザは、特定ボードに対する制御パラメータを設定できる。選択されたブロックがプロセッサ・ボードならば、利用可能な測定又は信号処理機能が選択される。このアプローチにより、所望に応じて、システム・ハードウェアを任意の順序で構成できるし、又は、異なる種類のボードを使用できる。新たなシステムを構成するのに、新たなソフトウェア設計や、ハードウェア設計が必要ない。デフォルト設定を使用でき、ユーザは設定を変更して、システム・ソフトウェア・ライブラリで利用可能な任意の種類の処理や、測定を行うことができる。
【００５０】
図１０は、図１の取込みメモリ・ボード（モジュール）２６０のより詳細なブロック図である。取込みメモリ・モジュール１０００のストリーム・スプリッタ１０１０は、上述で示したリボン・ケーブルを介して、任意数の１６ビット・データ・ストリームからデータを受ける。これらデータ・ストリームは、最高データ速度、最低でも１ＧＳ／ｓで連続的に受信される。より高速の速度も可能である。メモリ・ボード２６０にデマルチプレクサ１０２０を設けて、取込みメモリ１０３０が利用可能な速度にまでデータ速度を遅くすることができる点に留意されたい。ストリーム・スプリッタ・ユニット１０１０は、入力ストリームから受信したサンプルを、そのチャネル内の次段のモジュールに出力する。この方法において、第２取込みメモリ・モジュールは、異なるトリガに応答して、同じデータから異なる波形を取り込むことができる。これは、強力な機能であり、異なる測定トリガに基づいて、データ・ストリームの異なる部分から多数の波形を収集できる。例えば、１個のメモリ・モジュールが大きな振幅変動によりトリガされた波形を収集し蓄積する一方、第２メモリ・モジュールが周期限界を外れた際の測定に基づいて波形を取り込む。
【００５１】
この点に関し、データ・ストリーム内の多数のポイントに挿入された多数のボードが、異なる測定トリガに基づいて、各ポイントから波形トレースを収集することが理解できよう。「良好」なトレースを１つの表示メモリ・データベースに蓄積する一方、測定「トリガ」を用いて検出した不良なトレースを「異常」波形用のメモリ・データベースに蓄積できる。代わりに、「不良」トレースがまれにしか生じない場合、この「不良」トレースに関連したデータを個別トレースとして蓄積することもできる。または、「不良」トレースを波形ＦＩＦＯバッファに蓄積し、このＦＩＦＯバッファが最後の１０個（又はその程度）の波形を個別トレースとして保持することもできる。この場合、クロックによりＦＩＦＯバッファの終端が出力された総てのトレースは、単一の「不良データ」用データベースに蓄積される。
【００５２】
取込みメモリ１０３０は、循環形式で動作する。すなわち、取込みメモリ１０３０がイネーブル（付勢）されると、入力ストリームからのデータは、連続的に取込みメモリに書き込まれ、所定記憶場所に総て書き込まれた後、以前に書き込まれた記憶場所のデータの上に重ね書きされる。取込みメモリ１０３０は、特定数のプリトリガ・サンプル（トリガの前のサンプル）を受けるまで、トリガを受けつける状態にアーミングされない（準備状態にされない）。トリガを受信し、適切な量のポスト・トリガ・サンプル（トリガの後のサンプル）を捕捉すると、書込みが停止する。すなわち、取込みメモリ１０３０は、連続的に波形を取込み、トリガを受信すると、サンプルの蓄積を停止する。再び、アーミングされるまで、取込みは再開されない。
【００５３】
蓄積するデータは、高速サンプリング速度の単一の信号か、メモリ内でインターリーブされる多数の信号である。総てのデータ・ストリームが単一のメモリに同時に書き込まれるが、システム制御器プロセッサは、インターリーブされた多数の信号を検知しない。システム制御器プロセッサが、４個の波形の内の波形＃３に関連するデータを求めるときには常に、１つずつ増分しながら連続的にアドレス指定する一方、内部メモリ・モジュール・ロジック（マイクロ制御器）１０７０は、適切な量で増分するアドレス指定を行い、波形＃３に関連するデータを読み出す。
【００５４】
取込みメモリ・モジュール１０００は、少なくとも２個のトリガ入力端子１０３５Ａ、１０３５Ｂ・・・１０３５Ｎを具えることができる。トリガ入力端子１０３５Ａ、１０３５Ｂ・・・１０３５Ｎは、ボードの後側の縁に設けられ、測定機器の後からアクセスできる。入力トリガ・ソースが時々変更しなければならないのならば、ユーザは、これらトリガ入力端子をラックのフロント・パネルにまで広げてもよい。
【００５５】
各トリガ入力端子は、入力トリガ信号を遅延カウンタ１０４０Ａ、１０４０Ｂ・・・１０４０Ｎに供給する。これら遅延カウンタ１０４０Ａ、１０４０Ｂ・・・１０４０Ｎにより、ＳＤＯ内の種々のチャネル及びサブチャネルのデータのスキューをなくせる。すなわち、これら遅延カウンタを用いて、タイミング校正を行う。
【００５６】
さらに、取込みメモリ・モジュール１０００は、１個の出力トリガ端子を有しており、この端子に出力トリガ信号が発生する。この出力トリガ信号は、取込みメモリ１０３０が取込みを完了した瞬間に発生する。この出力トリガ信号の主な用途は、他のメモリ・モジュールにトリガ入力を供給することである。この場合、非常に長い記録長の取込みが行える。この方法で、望ましい数だけのメモリ・モジュールをカスケード接続する。トリガ出力信号の他の用途は、割り込み信号をメイン・システム・プロセッサ（又は、システム・制御ＰＣ）に供給することである。
【００５７】
取込みメモリ・モジュール１０００は、直列光ファイバ・チャネル・インタフェース１０８０を介してシステム制御器プロセッサをインタフェースする。標準ＰＣＩバスは４スロットのみに限定されるので、光ファイバ・チャネル・インタフェース１０８０を標準ＰＣＩバスの上位で選択する。望むならば、内部データ・バス通信のために、電子データ伝送チャネルを用いて、コストを低減できる。しかし、スレーブ・ユニットを有する外部バス・インタフェースに対して、光ファイバ・チャネルを用いて、動作距離を伸ばすことが提案されている。この点に関し、光ファイバ・チャネル・インタフェース１０８０により、ＳＤＯの多数のチャネルは、図７に示す如く、ラック・マウント・システムに配置された多数の物理的ボックス内で動作できる。
【００５８】
取込みメモリ・モジュール１０００は、タイム・スタンプ・クロックに結合された内部バス１０７５を更に含んでおり、生じる各トリガに関連したタイム・スタンプを記録する。取込みメモリ・モジュール１０００のマイクロ制御器（マイクロコントローラ）１０７０は、各メモリ読出し動作の総ての状況を扱う。ＳＤＯアーキテクチャにより、システム制御器プロセッサは、取込みメモリ・モジュール１０００のロジック制御に関するいかなる内部知識も必要としない。システム制御器プロセッサは、後述の標準抽象（abstract）インタフェースにより、マイクロ制御器１０７０を介して取込みメモリ・モジュール１０００と通信をする。この機能により、取込みメモリ・モジュール１０００のハードウェア設計の変更は、システム・ファームウェアのいかなる変更も必要としない。よって、時間のかかるソフトウェア設計をすることなく、ハードウェアを更新できる。
【００５９】
図１１は、全体的に参照符号１１００で示すトリガ・スイッチ・マトリクス・モジュールの簡略化したブロック図である。この例において、トリガ・スイッチ・マトリクス・モジュール１１００は、１６×１６トリガ・マトリクスとして設定されている。すなわち、任意の１６個の入力トリガ信号を任意の１６個の出力トリガ端子に接続できる。このマトリクスは、４個の８×８クロスポイント・スイッチ・モジュール１１１０、１１２０、１１３０及び１１４０で構成される。これらクロスポイント・スイッチ・モジュールは、アメリカ合衆国カリフォルニア州サンタクララのナショナル・セミコンダクタ社製のＣＬＣ０１８型１．４Ｇｂｐｓデジタル・クロスポイント・スイッチでもよい。８×８デジタル・クロスポイント・スイッチ集積回路１１１０、１１２０、１１３０及び１１４０は、好ましくはローカル制御器（図を簡略化するために、図示せず）の制御下で、行デコーダ１１５０及び列デコーダ１１６０により制御される。クロスポイント・スイッチ集積回路１１１０及び１１２０の出力端子は、互いにワイヤード・オアされており（出力線を接続して、オア・ゲートとして機能させる）、同様に、クロスポイント・スイッチ集積回路１１３０及び１１４０の出力端子も互いにワイヤード・オアされている。集積回路１１６０の列制御信号がクロスポイント・スイッチ１１１０、１１２０、１１３０及び１１４０の各々のトライステート制御端子に接続されているので、これら出力端子のワイヤード・オア接続が可能である。
【００６０】
図１２、図１３及び図１４は、各ＳＤＯチャネルが多数のサブチャネルを含んでいることを示している。ＳＤＯチャネルを識別する必要がない点に留意することが重要である。実際に、異なるチャネルは、他のチャネルに用いるのと全体的に異なるサンプリング速度で、異なる帯域幅で、異なる処理要素によって、動作している。システム・ソフトウェアは、各チャネルとそれに関連したサブチャネルを認識し、それらが含んでいるモジュールを識別し、それに応じて自動的にメニューを構成する能力を有する。
【００６１】
本明細書で用いる用語「ＳＤＯチャネル」は、あるモジュールから次のモジュールに直列に通過するアナログ及びデジタルのデータ・ストリームに応じて種々の動作を実施できるモジュールのグループから構成されている点に留意することが重要である。
【００６２】
図１２において、図示の特定のＳＤＯチャネルは、４個のサブチャネルＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４を有する。これは、１より多い信号がチャネルを通過することを意味する。例えば、１チャネルは、４個の外部プローブから４つの入力信号を受ける。これら４つの信号の各々は、チャネルの１つのサブチャネルを伝送する。
【００６３】
ＳＤＯチャネルの第１モジュール１２０５は、常に前置増幅器であり、測定用の外部信号を受ける。すなわち、メイン・システム・プロセッサにより、ＳＤＯに存在する各前置増幅器モジュールは、チャネルの第１要素であるとみなされる。連続したバス・スロットにて前置増幅器に続く各処理モジュールは、そのチャネルの要素である。広範囲の前置増幅器モジュールが可能である。前置増幅器の例としては、標準オシロスコープ用前置増幅器、マイクロボルト・レベルの信号まで検知できる高感度前置増幅器、広帯域前置増幅器、１６又は２４ビットＡ／Ｄ変換器と共に用いる低歪の狭帯域前置増幅器、差動前置増幅器、光電変換器用前置増幅器などがある。前置増幅器モジュール１２０５は、ダウン・コンバータを含んでもよい。
【００６４】
以下の構成は、図１２に示されていないが、任意の妥当な数のアナログ処理モジュールを前置増幅器スロットの後でデジタイザ・モジュールの前のスロットに挿入することができる点に留意されたい。特定アプリケーションの要求を満足するように、アナログ処理モジュールを選択する。かかるアナログ処理モジュールの例としては、アンチエリアシング・フィルタ、他の種類のフィルタ、復調器などがある。
【００６５】
前置増幅器モジュール１２０５からの信号は、４個の同軸ケーブル１２０８ａ、１２０８ｂ、１２０８ｃ及び１２０８ｄを介してデジタイザ・モジュール１２１０に供給される。デジタイザ・モジュール１２１０の後段で任意所望の順序で種々の所望数のモジュール１２２０、１２３０、１２４０を用いて、チャネルを形成する。
【００６６】
データ・ストリームは、好適には、システム・クロックに同期して、モジュールからモジュールに供給される点に留意されたい。よって、モジュール１２３０が後の信号サンプルａ（ｎ＋１）、ｂ（ｎ＋１）、ｃ（ｎ＋１）、ｄ（ｎ＋１）を受け、モジュール１２２０が更に後の信号サンプルａ（ｎ＋２）、ｂ（ｎ＋２）、ｃ（ｎ＋２）、ｄ（ｎ＋２）を受けると、モジュール１２４０は、信号サンプルａ（ｎ）、ｂ（ｎ）、ｃ（ｎ）、ｄ（ｎ）を受ける。
【００６７】
上述の如く、サブチャネルの総数が２のｎ乗に等しければ、ＳＤＯチャネルは、任意所望数のサブチャネルを含んでもよい。なお、ｎは、｛１、２、３・・・｝の要素である。各サブチャネルは、そのソースとして１個のデジタイザ・モジュール１２１０、１３１０、１４１０を有する。サブチャネル・データは、パケット・バイト、１６ビット整数、又は浮動小数点データとして構成できる。
【００６８】
さらに、図１３及び図１４に示すように、２の倍数の係数でサブチャネルをインターリーブしてもよい。すなわち、ＳＤＯアーキテクチャは、単一のＡ／Ｄ変換器が可能なサンプリング速度よりも高速なサンプリング速度を達成するために、データ・ストリームをインターリーブする概念をサポートしている。図１３は、４ウェイ・インターリーブを有するＳＤＯチャネルの例である。図１４は、２ウェイ・インターリーブを有するＳＤＯチャネルの例である。４ウェイ・インターリーブが有効な場合、４入力チャネルの１つのみを用いることができる。２ウェイ・インターリーブが有効な場合、４入力チャネルの２つのみを用いることができる。インターリーブが有効でない場合、総ての入力チャネルを使用できる。
【００６９】
Ａ／Ｄ変換器ボードのサンプリング・クロックをスキューして、インターリーブを実行できることが当業者には理解できよう。しかし、Ａ／Ｄ変換器ボードの各ストリーム出力となる出力サンプル（Ａ／Ｄ変換器ボードへの入力サンプル）は、デスキューされている。例えば、４ウェイ・インターリーブが有効な場合、図１３に示すように、４つのサンプルが正確に同時にＡ／Ｄ変換器ボードを通って、４つの異なるストリームになる。下流のＤ／Ａ変換器が、インターリーブされたストリームをアナログ・フォーマットに戻す場合、これらサンプルはスキューされて、正確な時間位置にならなければならない。
【００７０】
インターリーブの要素は、デジタイザの数及びストリームの物理的空間のみにより制限される。例えば、各々が１ＧＳ／ｓの１６個のＡ／Ｄ変換器を有するデジタイザ・ボードは、全体で１６ＧＳ／ｓになるように、パケット・バイト・データ・モードにて８つのデータ・ストリームを出力するように構成できる。しかし、ストリームを次段のプロセッサに渡す際に、各デジタイザ・ボードが各８ビットの１６個のリボン・ケーブルを必要とするために、物理的空間が要求されるので、上述の構成が実際的ではない。
【００７１】
デジタイザ・モジュール１２１０は、デジタル・データ・サンプルのストリームを発生するために、Ａ／Ｄ変換器を含んでいる。データ・ストリームは、上述の如く、所定チャネルにおいて、リボン・ケーブル・コネクタを介して１つのモジュールから次のモジュールに渡される。プロセッサ・モジュールは、データを次のモジュールに渡す前に、フィルタ処理か、他の変換アルゴリズムを実行して、データ・ストリームを変更できる点に留意されたい。サンプリング速度のデシメーション及び補間は、データ・ストリームに対する可能な２つの動作である。
【００７２】
ＳＤＯにおけるデータ・ストリームは、被測定入力信号のデジタル化されたものである。データ・ストリームは、ＳＤＯ内の内部モジュールにより発生することもできる。例えば、デジタイザ・モジュールでのＡ／Ｄ変換器の出力は、入力信号を表す２進数のデータ・ストリームである。データ・ストリームは、Ａ／Ｄ変換器の基本サンプリング速度で生じる入力信号のサンプルの連続したストリームである。物理的ハードウェアがサポートとする限り、下流の任意所望ポイントにおけるサンプリング速度をデシメーション又は補間することが可能である。データ・ストリームの物理的構造及び可能なデータ・フォーマットは、任意所望数のインターリーブされたチャネル用にシステムが構成され、上述の如く、多数のストリームが単一チャネルに共存できるようになっている。すなわち、ＳＤＯチャネルのデータ・ストリームは、クロック信号と一緒に、多くの１６ビット・リボン・ケーブルにより伝送される。各データ・ストリームにおいて、ソースは、デジタイザ・モジュールにおける１６ビット、１２ビット又は８ビットのＡ／Ｄ変換器である。単一の１６ビット・データ・ストリーム・ケーブルを介して、２つの８ビットＡ／Ｄ変換器出力信号を送ることも可能である。
【００７３】
データ・ストリームは、チャネルのプロセッサ・モジュールの１つから構成してもよい。例えば、プロセッサ・モジュールは、出力信号を下流のモジュールに供給する任意波形発生器（ＡＷＧ）として動作できる。さらに、プロセッサ・モジュールは、多数のデータ・ストリームからデータを受信し、これらデータに対して数式的処理を実行し、その結果のデータ・ストリームを出力できる。上述の如く、サンプリング・クロックは、データ・ストリームと一緒に伝送される。よって、プロセッサ・モジュールがサンプリング速度をデシメーションすると、サンプリング・クロックも適当なレートに分周され、この分周されたサンプリング・クロックが次段のボードに渡される。
【００７４】
プロセッサ・モジュールは、データ・ストリームがモジュールの入力端から出力端に通過する際に、このデータ・ストリームに対して、測定を行えるか、又は、信号処理アルゴリズムを適用できる。プロセッサ・モジュールが実行した測定結果は、所定レベルと比較され、トリガとして使用できる。プロセッサ・ボードは、多数のトリガ出力を有し、プロセッサ・モジュールは、トリガ入力信号を有することができる。プロセッサ・モジュールは、これらトリガ入力信号を種々の方法で用いるが、これら方法は、特定のプロセッサが生成した機能のライブラリにより決まる。例えば、トリガ入力信号は、トリガとして作用して、プロセッサ・モジュールが測定を行うようにアーミングする。いくつかのプロセッサ・ボードは、ＦＰＧＡを用いて構成でき、そのいくつかは、標準ＤＳＰチップを用いてもよい。しかし、いくつかのプロセッサ・ボードは、トリガ・ソースの専用のライブラリを有する。トリガ・ソース・ウィンドウ・メニューの目的は、プロセッサ・ボードのトリガ出力に割り当てられたトリガ形式をユーザに選択できるようにすることである。
【００７５】
図１５は、図１０の取込みメモリ・モジュール１０００のストリーム・スプリッタ１０１０の簡略化したブロック図である。この簡略化したブロック図において、ストリーム・スプリッタ１０１０は、クロックされて少なくとも１つのデータ・ストリームを受信する入力ラッチ１５０５と、ラッチされたデータをデマルチプレクサ回路１０２０に供給するバッファ配列１５１５と、クロックされる出力ラッチ１５１０と、単一又は複数のデータ・ストリームを次段のモジュールに順次渡す出力バッファ配列１５２０とを具えている。
【００７６】
システム制御器プロセッサがメモリ・ボード用に設定及び／又は読出すパラメータのリストを次に示す。これらパラメータは、異なるボード・モジュールが異なる数の入力ストリーム又はトリガを有するか、又は総合メモリ長を有するように選択されている。
【００７７】
ＮａｍｅＳｔｒｉｎｇ：このパラメータは、このメモリ・ボードの名称、モデル番号及びシリアル番号を含むストリングを有する。
【００７８】
Ｔｒｉｇｇｅｒ１Ｄｅｌａｙ・・・Ｔｒｉｇｇｅｒ３２：秒単位での遅延単位。これは、トリガが生じた時点から、メモリ・モジュールがそのトリガを実際に認める時点までの時間である。このカウンタの分解能は、１ピコ秒であり、最大値が１０秒である。上述の如く、メモリ・モジュールは、１から３２までのトリガ入力のいずれかを実際には含んでいる。メモリ・モジュールは、２つのトリガ位置を認識する。Ｔ１は、入力におけるトリガ事象の実際の瞬間である。Ｔ２は、遅延されたトリガ位置である。Ｔ２は、常に、取り込んだ波形記録の中で生じる。Ｔ１は、取り込んだ波形記録の開始の前に生じるかもしれないし、生じないかもしれない。絶対時間において、Ｔ１＝０で、遅延＝Ｔ２である。表示スクリーンに適切な波形表示にて、Ｔ２は常に波形上にある。Ｔ２における垂直線カーソルの位置の値は、ゼロと読み取られる。垂直線カーソルは、Ｔ２に対する秒を読取る。
【００７９】
Ｔｒｉｇｇｅｒ１Ｅｎａｂｌｅ・・・Ｔｒｉｇｇｅｒ３２Ｅｎａｂｌｅ：この変数は、トリガがイネーブルされたかを判断する。イネーブルされると、トリガ事象の発生により、波形がメモリに取り込まれる。
【００８０】
Ｉｎｔｅｒｎａｌ  ｔｒｉｇｇｅｒ  ｄｉｓａｂｌｅｓ：トリガが３２個のトリガ入力ラインのいずれかで受信されると、そのラインのラッチ１０３５Ａ、１０３５Ｂ・・・１０３５Ｎがセットされる。次に、他の総ての入力トリガ・ライン上のラッチをディスエーブルする。システム制御器プロセッサは、このトリガ・レジスタを読み出して、波形取込みにどのトリガ入力が用いられているかを判断できる。
【００８１】
ＰｒｅＴｒｉｇｇｅｒ：サンプルにおけるパラメータ。このパラメータは、トリガ事象の前にどの位のサンプルを取り込むかを決める。オシロスコープ・メニューにおけるトリガ位置タブにより、ユーザは、記録長の百分率単位か、Ｔ２に対する秒の単位で、プリトリガ値を設定できる。
【００８２】
ＰｏｓｔＴｒｉｇｇｅｒ：サンプルにおけるパラメータ。このパラメータは、トリガ事象の後にどのくらいのサンプルが取り込まれるかを決める。
【００８３】
ＲｅｓｅｔＡｃｑｕｉｓｉｔｉｏｎ：このパラメータが１に等しければ、総てのメモリ制御ロジックは、リセット状態にリセットされる。これは、ＥｎａｂｌｅＡｃｑｕｓｉｔｉｏｎが１にセットされると、メモリ・モジュールがデータの収集を開始するように準備する。
【００８４】
ＥｎａｂｌｅＡｃｑｕｓｉｔｉｏｎ：このパラメータが１に等しければ、メモリがイネーブルされて、データ・サンプルの収集を開始する。このパラメータがゼロにリセットされると、データ・ストリームがボードを通過しても、データがメモリに蓄積されない。
【００８５】
Ａｒｍ：これは、読出し専用のパラメータである。必要数のプリトリガ・サンプルが蓄積されると、内部メモリ・ボード・ロジックによって１にセットされる。ＲｅｓｅｔＡｃｑｕｓｉｔｉｏｎが表明されると、ゼロにセットされる。アーミングされると、メモリ・モジュールは、トリガを受信する用意が整う。トリガの検出により、循環メモリへのサンプルの取込みが開始する。必要な数のポスト・トリガ・サンプルが収集されると、ＥｎａｂｌｅＡｃｑｕｉｓｉｔｉｏｎパラメータがゼロにセットされて、データ・ストリームがメモリに蓄積されるのを停止する。
【００８６】
ＲｅａｄＷａｖｅｆｏｒｍ：ＰＣインタフェース・バスで波形サンプルが要求されると、これら波形サンプルは順番にメモリから読み出される。モジュール・ロジックは、非循環順序でサンプルを読み出す。
【００８７】
ＭｅｍｏｒｙＳｉｚｅ：これは、読出し専用パラメータである。メモリの最大長をサンプルの単位でシステムＰＣに伝える。これらサンプルは、浮動小数点形式でも、１６ビット整数形式でもよい。
【００８８】
ＭｅｍｏｒｙＴｙｐｅ：このパラメータは、どの種類のデータがメモリにあるかを特定する。データの２つの一般的な種類は、整数と、浮動小数点である。
【００８９】
ＩｎｔｅｒｌｅａｖｅＦａｃｔｏｒ：このパラメータは、インターリーブ・ファクタを決める。入力データ・ストリームは、インターリーブであるかないかにかかわらず、同じ順序で、メモリに蓄積される。しかし、プリトリガ数及びポスト・トリガ数は、設定しなければならない。データをインターリーブし、ＰＣ波形番号１を要求すると、１がインデックスであるアドレスを用いて、ＰＣがそのデータを得る。メモリ・ロジックは、インターリーブ・ファクタによりアドレスを増分する。
【００９０】
ＮｕｍｂｅｒＯｆＩｎｐｕｔＳｔｒｅａｍｓ：このパラメータは、読出し専用である。その値は、どの位の１６ビット入力ストリームがメモリ・ボードに届くかを特定する。つぎに、外部ＰＣは、インターリーブ及びメモリ形式パラメータを設定することにより、どの位のデータ・ストリームが解釈されるかを決める。出力ストリームの数は、入力ストリームの数に常に等しい。
【００９１】
ＮｕｍｂｅｒＯｆＴｒｉｇｇｅｒ：このパラメータは、読出し専用である。これは、どの位のトリガ入力がメモリ・ボードに届くかを特定する。
【００９２】
ＴｉｍｅＳｔａｍｐ：各取込み波形は、関連したタイム・スタンプを有する。このタイム・スタンプは、トリガが生じた後にメモリ・ボードから読み出される。
【００９３】
総ての前置増幅器モジュールに共通のアブストラクト（抽象）インタフェース（abstract interface）を次に説明する。このアブストラクト・インタフェースは、システム制御器プロセッサが、前置増幅器を制御する常に同じ１組の共通コマンドを有することを確実にするが、どの種類の前置増幅器がチャネルのスロット０に挿入されるかは関係ない。ここで説明する総てのパラメータは、前置増幅器モジュールに蓄積される。追加的なコマンドが必要なモジュールは、アブストラクト・インタフェースのサブクラスとして作ってもよい。
【００９４】
ｎａｍｅＳｔｒｉｎｇ：このパラメータは、前置増幅器のモデル、シリアル及び種類を含むストリングを戻す。例えば、差動、ＤＡ１０１、シリアル００００３２となる。モジュール全体に、１つのシリアル番号が存在する。しかし、各前置増幅器チャネルは、専用の名前ストリング及びモデル番号を有する。
【００９５】
ｎｕｍｂｅｒＯｆＣｈａｎｎｅｌｓ：これは、読出し専用のパラメータである。前置増幅器は、任意所望数のチャネルをそこに有している。このパラメータは、どの位の前置増幅器がボード上に設けてあるかを特定する。これらチャネルは、下流で、多数に分ける（multiway）インターリーブ設備と同じである。異なる形式の増幅器モジュールがＳＤＯに存在できるが、１個より多い増幅器を有するモジュールは、同じ形式の増幅器を有する。
【００９６】
ＰｏｓｓｉｂｌｅＢｗ１・・・ｐｏｓｓｉｂｌｅＢｗＮ：このパラメータは、各チャネルに対して可能な帯域幅設定の配列である。この配列の終わりは、ゼロで締めくくる。（総てのチャネルがモジュール・ボード上である。）
【００９７】
ｂｗ１・・・ｂｗＮ：このパラメータは、各増幅器に対して１つであり、そのチャネルの帯域幅を特定する。このパラメータの値は、ロジックがハードウェアを正しい設定に切り替えられるようにするパラメータである。
【００９８】
ｐｏｓｓｉｂｌｅＳｃａｌｅ１・・・ｐｏｓｓｉｂｌｅＳｃａｌｅＮ：ｐｏｓｓｉｂｌｅＳｃａｌｅパラメータは、浮動小数点の読出し専用配列である。この配列は、関連した前置増幅器が得ることのできる可能な垂直スケール設定を特定する。入力単位が何であるかに関係なく、利得により、スケール・ファクタを特定する。この利得は、増幅器の電圧出力／電圧入力である。ＳＤＯは、ｉｎｐｕｔＲａｎｇｅと呼ぶデジタイザ・ボード用パラメータを読み出し、選択した目盛り（ディビジョン）の数に応じて単位目盛り当たりの電圧を計算して、単位目盛り当たりの電圧を求める。値ゼロを配列の終わりに配置しなければならないので、外部ソフトウェアがその配列の終了を識別できる。
【００９９】
ｓｃａｌｅ１・・・ｓｃａｌｅＮ：このパラメータは、利用可能なＮ個のスケール設定の１つを選択するインデックス値を受ける。これは、ｐｏｓｓｉｂｌｅＳｃａｌｅＮの配列へのインデックスである。
【０１００】
ｐｒｅａｍｐＵｎｉｔｓ１・・・ｐｒｅａｍｐＵｎｉｔｓＮ：前置増幅器へのこの入力は、テクトロニクス社製プローブの標準インタフェースをサポートする。ｐｒｅａｍｐＵｎｉｔｓＮパラメータを読み出して、モジュールからプローブ用単位を読み出す。
【０１０１】
明示的に述べないが、例えば、校正又は他の用途用の他のパラメータをこのリストに加えてもよいことが当業者には理解できよう。ＳＤＯ用のＡ／Ｄ変換器やトラック・アンド・ホールド集積回路を含むデジタイザ・モジュールに属するアブストラクト・パラメータを次に説明する。このフォーマットは、標準形式のフラッシュＡ／Ｄ変換器用に特定されている。
【０１０２】
ｎａｍｅＳｔｒｉｎｇ：このパラメータは、デジタイザ・ボードの名称、モデル番号、シリアル番号を含んでいる。
【０１０３】
ＢａｓｅＳａｍｐｌｅＲａｔｅ：これは、デジタイザ・モジュールの基本サンプリング速度を特定する読出し専用パラメータである。モジュール上の総てのデジタイザは、同じサンプリング速度で動作する点に留意されたい。しかし、ＳＤＯは、多数のデジタイザ・モジュールを含んでもよい。望むならば、異なるデジタイザ・モジュールは、ＳＤＯシステム内で異なる基本サンプリング速度で動作できる。
【０１０４】
ｄｉｇｉｔｉｚｅｒ  ｍｏｄｕｌｅｓ  ｗｉｌｌ  ｒｅｃｅｉｖｅ  ｉｎｐｕｔ  ｓｉｇｎａｌｓ：デジタイザ・モジュールは、前置増幅器モジュール・ボードから入力信号を受信する。
【０１０５】
ｄｉｇｉｔｉｚｅｒ  ｍｏｄｕｌｅｓ  ｗｉｌｌ  ｈａｖｅ  ａ  ｓｙｎｃｈｒｏｎｉｚｅｒ  ｉｎｐｕｔ：デジタイザ・モジュールは、スコープの背面からアクセス可能なモジュールの後側に同期装置（シンクロナイザ）入力端を有する。これにより、サンプリング・クロックを発生する位相ロック・ループが入力のエッジに対して同期できる。
【０１０６】
ｓａｍｐｌｅＣｌｏｃｋ：このパラメータは、サンプリング・クロック・ソースを特定する。これは、内部又は外部に設定される。
【０１０７】
ｎｕｍｂｅｒＯｆＤｉｇｉｔｉｚｅｒｓ：このパラメータは、読み出し専用であり、いくつのＡ／Ｄ変換器がモジュール上にあるかを特定する。デジタイザの数は、典型的には、２のべき乗である。
【０１０８】
ｉｎｔｅｒｌｅａｖｅＦａｃｔｏｒ：このパラメータは、多数に分ける（multiway）インターリーブに対してボードを設定する。トラック・アンド・ホールド集積回路を設定するのに適するロジックがボード上に含まれている。外部ＰＣは、所望設定のｉｎｔｅｒｌｅａｖｅＦａｃｔｏｒパラメータを簡単にロードする。よって、ボードからの出力ストリームは、１、２、４、８又は１６ウェイのインターリーブを表す。
【０１０９】
ｄｉｇ１Ｓｋｅｗ１Ｗａｙ・・・ｄｉｇＮＳｋｅｗ１Ｗａｙ：これらパラメータは、種々の方法でのインターリーブ用にデジタイザを設定するＤＡＣ値を含んでいる。これらは、校正されなければならない。また、これらは、ユーザ選択設定で、システム制御器プロセッサからダウンロードされる。
【０１１０】
次のアブストラクト・インタフェースは、ＤＰＯモード・スタイルの表示を実行する。理想的には、この表示は、入力ストリーム内の総てのデータ・サンプルをビット・マップ・メモリに蓄積するように設計されている。このＤＰＯモジュールを潜在的に定義する種々の方法がある。しかし、最初に、次の実施を仮定する。
【０１１１】
ビット・マップがＸＹ連続モードで動作するとき、入力ストリームの総てのデータ・サンプルは、ビット・マップに蓄積される。トリガされたＹＴ（振幅対時間）モードにおいて、メモリには、トリガの間に非常に短い時間が存在する。このシステムは、光アナログ・ビデオ出力信号を有するように特定される。これは、ビデオを生成するために、メモリのラスタ走査出力を同時に発生する期間中に、入力サンプルを連続的に書き込みできる程度に充分遅いサンプリング速度で動作できる。このビデオは、必要に応じて、システム表示に切り替えられる。
【０１１２】
ロール・モード・アブストラクト・モジュールは、システム内の他のビデオ信号に同期されたビデオ出力信号を発生できる。ストリームが生じた際に、このストリーム内の総てのサンプルを観察できるようにビデオ表示を設計する。このモードは、表示から有用な情報を得るために、人間の目にとって充分に遅いサンプリング速度のストリームを有効にする。
【０１１３】
ハードディスク・ドライブ・アブストラクト・インタフェースは、データ・ストリームを入力として受信でき、これらを次段のモジュールに渡すことのできるハードディスク・ドライブ・カードに対してパラメータを定義する。サンプリング速度が充分に遅ければ、トリガ入力を受けた際に、ストリームの総てのサンプルをディスク・ドライブ・ファイルに蓄積することも可能である。サンプリング速度が速くなりすぎると、データが失われ、ボード上のＬＥＤが点灯する。システム・ソフトウェアを良好に読み出すために、このオーバーフロー信号が利用可能である。
【０１１４】
ディスク・ドライブ・アブストラクト・インタフェースは、次の特性を有する。これは、取込みメモリ・モジュールと類似したトリガ入力を有する。各トリガ入力は、遅延カウンタを有する。プリトリガ・サンプルは存在しない。プリトリガを可能にするために行うデータの循環バッファへの書き込みを行わない。エネーブルされた入力トリガの１つが活性化された瞬間に、ファイルへのデータ書込み動作が開始する。ディスク・ドライブ・ボードは、マイクロ制御器を具えており、システム・インタフェース・コマンドをマシン・レベルのレジスタ及びビットに変換する。これは、制御に必要である。
【０１１５】
選択されたチャネルは、一組になった総ての制御及びパラメータを有するので、パラメータの調整は、総ての選択されたチャネルに影響する。同じハードウェア構成のチャネルのみが互いにロックされる。種々のチャネルが、一組になった垂直制御を有することが、ＳＤＯシステムの主要な特徴である。ユーザは、任意所望の組合せ、及び任意数の組合せにおいて、制御のグループをまとめることができる。
【０１１６】
異なるチャネルは、サンプリング速度及び記録長において多くの設定を有するので、タイムベース・メニュー（図示せず）は、取り扱いが一層難しい。同じハードウェア構成のチャネルのみが互いにロックされる。
【０１１７】
タイムベースは、プロセッサ・ボード上のデシメータと、取込みメモリ・モジュールとの組合せである。これは、ストリーム内にどのようなモジュールが存在するか、それらがどのような順序で接続されているかにより決まる。例えば、取込みメモリ・モジュールの後段にデシメータがあると、これら両方のモジュールのタイムベース制御が、メニューに現れる。
【０１１８】
第１デシメータ、第１メモリ、第２デシメータ及び第２メモリが存在すると、２つのタイムベースが存在し、１つのチャネルを選択するための２つのタイムベース・メニュー・タブが存在する。
【０１１９】
デシメータの後段にメモリが存在すると、２つのタイムベース・タグが存在する。取込みメモリ・モジュール用のサンプリング速度に関連するメニュー項目がグレイ色（他と識別可能な色）になる。同様に、第２タイムベースでは、記録長に関連するメニュー項目がグレイ色になる。
【０１２０】
この規則は、前置増幅器モジュールから開始する下流を検索し、そのデータ・ストリームにどの位のタイムベースが存在するかを決定する。存在する各データベースに対して、メニュー・タブを作る。
【０１２１】
同じチャネルのみが、選択されたチャネル・メニューと一組になる。ユーザがあるタブから別のタブに切り替えると、これら選択されたチャネル・メニューの設定が記憶される。
【０１２２】
インターリーブに必要な追加のチャネルがオン状態でない場合のみ、サンプリング速度を調整することにより、インターリーブが作用する。
【０１２３】
本発明のアーキテクチャの最も顕著な概念は、おそらく、ハードウェア要素及びソフトウェア要素の両方がオブジェクト指向なことである。これは、システムの実時間ソフトウェアが、新たな挙動（behavior）がサブクラスに追加されない限り変化しないハードウェア・インタフェースを「調べる」オブジェクトで構成されているということである。なお、インタフェース上のハードウェア・オブジェクトの構成のみが変化する。
【０１２４】
ＳＤＯソフトウェア・アーキテクチャは、厳密にオブジェクト指向である。ソフトウェア・オブジェクトは、このシステム全体に振り分け（分布）られている。例えば、各モジュールは、そのモジュールにローカルなアブストラクト・ソフトウェア・インタフェースを実現できるローカル・マイクロ制御器を具えている。この振り分けられたアプローチにより、ボードＳＷのその部分で、新たなボードを設計でき、ボード・ロジック設計又は構成を変更できる。このメイン・システム・プロセッサは、その形式の総てのボードに対して有効な標準アブストラクト・インタフェースを介して、ボードと依然会話をできる。（ボードの形式は、デジタイザ、前置増幅器、メモリ、Ｄ／Ａ変換器などである。）ボードが新たな機能をインタフェースに負荷する必要がなければ、サブクラス・オブジェクトが生成される。これは、元のアブストラクト・クラス挙動を受け継ぎ、新たな挙動を追加する。この場合、最小のメイン・システム・ファームウェアの変更が必要になる。例えば、デジタイザ・モジュールは、固定アブストラクト・インタフェースを有するので、２個のデジタイザを有するボード又は１６個のデジタイザを有するボードをプラグインすることが可能であり、システム制御器プロセッサ用ソフトウェアは、これらボードとの通信にいかなる困難も見つからない。ボードの現在のバージョンは、アブストラクト・インタフェースに質問することにより、他のバージョンのボードよりも、多くの資源又は少ない資源を具えていることが判る。
【０１２５】
ソフトウェア・クライエントのオブジェクトをシステム全体に分布させた最終目的は、各時点で、新たなシステム・モジュールを設計することであり、ソフトウェアの作用は非常に小さな作用であり、モジュール自体にローカル化されている。この結果、ＳＤＯシステムの一部を更新又は変更するのに、設計期間を短くできる。これにより、市場に出す時間を短くでき、開発コストも低減できる。これにより、システム全体を維持するのが容易になる。これは、少ない技術者で、モジュールのボード上のソフトウェアの変更をローカルにできるためである。なお、メイン・システムのソフトウェア・アーキテクチャを変更するには、多くの技術者が必要となる。
【０１２６】
ＳＤＯシステムは、カストマの試験及び測定システムにも埋め込めることが理解できよう。ＳＤＯは、実時間信号処理及びアナログ信号発生もできる。かかる信号は、ユーザの入力信号から得ることができるし、また、例えば、任意波形発生器（ＡＷＧ）により内部的に発生することもできる。
【０１２７】
【発明の効果】
上述の如く本発明の測定機器によれば、不感時間を短縮し、異常を検出できる確率を高め、メモリ長を容易に拡張できる。
【図面の簡単な説明】
【図１】本発明によるストリーミング分配オシロスコープ（ＳＤＯ）の簡略化したブロック図である。
【図２】従来の典型的なデジタル・ストレージ・オシロスコープの簡略化したブロック図である。
【図３】図１のＳＤＯモジュールの間の接続を示す簡略化した側面図である。
【図４】図３のリボン・ケーブル接続の簡略化した斜視図である。
【図５】本発明を実施するのに有用なＳＤＯ制御パネルを示す図である。
【図６】本発明によるスクリーン表示例を示す図である。
【図７】本発明によるＳＤＯマスタ・ユニット及びＳＤＯスレーブ・ユニットの正面図である。
【図８】本発明によるスクリーン表示例を示す図である。
【図９】本発明によるスクリーン表示例を示す図である。
【図１０】図１のＳＤＯ取込みメモリ・モジュールの回路要素を示す簡略化したブロック図である。
【図１１】本発明に用いるのに適するトリガ・マトリクス・ボード簡略化したブロック図である。
【図１２】図１のＳＤＯモジュール間の接続を示す上面図である。
【図１３】図１のＳＤＯモジュール間の接続を示す上面図である。
【図１４】図１のＳＤＯモジュール間の接続を示す上面図である。
【図１５】図１０の取込みメモリ・モジュールのストリーム・スプリッタの簡略化したブロック図である。
【符号の説明】
２００  ストリーミング分配オシロスコープ（ＳＤＯ）
２０１  インタフェース・バス（光ファイバ・チャネル）
２１０  前置増幅器モジュール
２２０  デジタイザ・モジュール
２２４  Ａ／Ｄ変換器
２３０、２４０  ＦＰＧＡボード（プロセッサ・モジュール）
２５０  Ｄ／Ａ変換器ボード
２６０  メモリ・ボード（メモリ・モジュール）
２７０  メモリ・ボード
２８０  ハードディスク駆動モジュール
３００  モジュール
３１０  リボン・ケーブル
３３０  コネクタ
４００  ＳＤＯモジュール
４１０  リボン・ケーブル
５００  フロント・パネル
７００  マスタ・ユニット
７０２  表示器
７０６  フロント・パネル
７１０  光ファイバ・チャネル・インタフェース・ユニット
７２０  スレーブ・ユニット
７２２  液晶表示器
７３０  スレーブ・ユニット
７３２  液晶表示器
７４０  スレーブ・ユニット
７４２  液晶表示器
１０００  メモリ・モジュール
１０１０  ストリーム・スプリッタ
１０２０  デマルチプレクサ
１０３０  取込みメモリ
１０４０  遅延カウンタ
１０７０  マイクロ制御器
１０８０  光ファイバ・チャネル・インタフェース
１１００  トリガ・スイッチ・マトリクス・モジュール
１１１０、１１２０、１１３０、１１４０  クロスポイント・スイッチ
１１５０  行デコーダ
１１６０  列デコーダ
１２０５  前置増幅器モジュール
１２０８  同軸ケーブル
１２１０  デジタイザ・モジュール
１２２０、１２３０、１２４０  モジュール
１３１０、１３２０、１３３０、１３４０  デジタイザ・モジュール
１４１０、１４２０、１４３０、１４４０  デジタイザ・モジュール
１５０５  入力ラッチ
１５１０  出力ラッチ
１５１５、１５２０  バッファ配列
【図１】
0004021159.tif 000002
【図２】
0004021159.tif 000003
【図３】
0004021159.tif 000004
【図４】
0004021159.tif 000005
【図５】
0004021159.tif 000006
【図６】
0004021159.tif 000007
【図７】
0004021159.tif 000008
【図８】
0004021159.tif 000009
【図９】
0004021159.tif 000010
【図１０】
0004021159.tif 000011
【図１１】
0004021159.tif 000012
【図１２】
0004021159.tif 000013
【図１３】
0004021159.tif 000014
【図１４】
0004021159.tif 000015
【図１５】
0004021159.tif 000016