(57)【特許請求の範囲】
【請求項１】
ゲート幅方向の両端に生成される電界集中部分から電流集中部分をずらせる為にドレイン電極領域に於けるゲート幅方向端部のキャップ層を完全に除去して形成したオーミック・リセスと、
キャップ層上に形成され且つアロイ化されたソース側オーミック電極及び該オーミック・リセス内を含めて形成され且つアロイ化されたドレイン側リセス・オーミック電極と
を備えてなることを特徴とする化合物電界効果半導体装置。
【請求項２】
ゲート幅方向の両端に生成される電界集中部分から電流集中部分をずらせる為にソース電極領域全域及びドレイン電極領域に於けるゲート幅方向端部のキャップ層を完全に除去して形成したオーミック・リセスと、
該オーミック・リセス内を含めて形成され且つアロイ化されたソース側リセス・オーミック電極及びドレイン側リセス・オーミック電極と
を備えてなることを特徴とする化合物電界効果半導体装置。
【請求項３】
ドレイン電極領域に於けるゲート幅方向端部のキャップ層を完全に除去して形成されるオーミック・リセスがゲート幅方向端部以外に在ること
を特徴とする請求項２記載の化合物電界効果半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界或いは電流の集中に起因して発生する衝突イオン化を抑止できるようにして素子が破壊されることを防止し、信頼性を向上した化合物電界効果半導体装置に関する。
【０００２】
【従来の技術】
化合物半導体を材料とする例えばＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタに於いては、高速動作化する為、チャネル材料にＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ等の狭エネルギ・バンド・ギャップ材料が用いられている。
【０００３】
また、オーミック・コンタクト電極が形成されるキャップ層には、格子定数がＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ等に近く、且つ、低接触抵抗が得られる高濃度ドーピングＩｎＧａＡｓやＩｎＡｌＡｓが用いられていて、これ等の材料を半導体層中に含む電界効果トランジスタ作製用半導体層積層構造に於いては、素子間分離をイオン注入に依って行うことは困難であるところから、活性部分をメサ化することで素子間分離を実現している。
【０００４】
図１３はメサに依って素子間分離した従来の電界効果トランジスタを表す要部説明図であり、（Ａ）は要部切断側面、（Ｂ）は要部切断平面をそれぞれ示している。尚、（Ａ）の要部切断側面は、（Ｂ）に見られる線Ｘ−Ｘに沿って切断した側面である。
【０００５】
図に於いて、１は基板、２はバッファ層、３はチャネル層、４は電子供給層、５はキャップ層、５Ｇはゲート・リセス、６Ｓはソース側ノン・アロイ・オーミック電極、６Ｄはドレイン側ノン・アロイ・オーミック電極、７はゲート電極、８Ａは電界集中部分をそれぞれ示している。
【０００６】
図示の電界効果トランジスタに於けるオーミック電極６Ｓ及び６Ｄは、良好な接触抵抗を実現する為に高濃度ドーピングしたキャップ層５上にノンアロイで形成されている。
【０００７】
ノン・アロイ・オーミック電極構造は、例えばＪｏｕｎａｌ  ｏｆ  Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１３（５）１９９５  ｐ．２０９２、ＪＪＡＰ  Ｖｏｌ３５（１９９６）ｐ．５６４２に開示されている。
【０００８】
図示の電界効果トランジスタに於いて、チャネル層３の材料にＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ等の狭エネルギ・バンド・ギャップ材料を用いた場合、チャネル材料の衝突イオン化率が大きい為、素子動作時にチャネルに流れる電流に依って衝突イオン化が起こり、発生した正孔が過剰にゲート電極に流れ込む際、素子を破壊してしまう旨の問題がある。
【０００９】
この衝突イオン化は素子内で電界や電流が集中する箇所で起こる為、その箇所に於ける電界或いは電流の集中を緩和することができれば、衝突イオン化は抑制され、素子の信頼性は向上する。
【００１０】
また、前記したＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ等の狭エネルギ・バンド・ギャップ材料からなる半導体層、及び、ＩｎＡｌＡｓ、ＩｎＡｌＰ等の半導体層のヘテロ接合をもつ素子に於いては、ノン・アロイのオーミック電極構造を形成すると素子内に電流集中部分が生成され、衝突イオン化が大きくなってしまう。
【００１１】
そこで、オーミック電極構造を異なる構造に変えることで、素子内の電界や電流の集中を緩和し、衝突イオン化を抑制することが考えられるのであるが、従来から知られているオーミック電極構造のなかで、前記衝突イオン化抑制効果があるのではないかと思われるものとして、トランジスタのソース抵抗を低減する目的で用いられているアロイ・オーミック構造及びリセス・オーミック構造が期待される。
【００１２】
アロイ・オーミック構造については、例えばＪｏｕｒｎａｌ  ｏｆ  Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１３（１）１９９５  ｐ．１６３、特開平１０−１０７２５９号公報、特開平１０−１０７２６１号公報、特開平５−２９３５３号公報などに開示がある。
【００１３】
ＧａＡｓに対する一般的なオーミック電極として、Ａｕ系やＡｕＧｅ系の材料を用い、電極形成後にアロイすることで半導体とのオーミック・コンタクトを得る方法があり、この方法をＩｎＧａＡｓに対するオーミック電極の形成に応用する。
【００１４】
図１４は従来のアロイ・オーミック電極構造を説明する為の電界効果半導体装置の要部説明図であり、（Ａ）は要部切断側面を、また、（Ｂ）は要部切断平面をそれぞれ示し、図１３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１５】
図に於いて、９Ｓはソース側アロイ・オーミック電極、９Ｄはドレイン側アロイ・オーミック電極をそれぞれ示している。
【００１６】
図１４に表された電界効果半導体装置は、図１３について説明した電界効果半導体装置に於けるノン・アロイ・オーミック電極をアロイ・オーミック電極に置き換えたところが異なっている。
【００１７】
リセス・オーミック構造については、例えば特開平６−１２４９６５号公報に開示がある。
【００１８】
図１５は従来のリセス・オーミック電極構造を説明する為の電界効果半導体装置を表す要部切断側面図であり、図１３及び図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１９】
図に於いて、４Ｓ及び４Ｄはキャップ層５の表面からチャネル層３の表面に達するオーミック電極形成用リセスであり、そのリセス４Ｓ内にソース側ノン・アロイ・オーミック電極６Ｓが、リセス４Ｄ内にドレイン側ノン・アロイ・オーミック電極６Ｄが形成される。
【００２０】
また、素子内の衝突イオン化を低減させる為、電界強度を緩和する構造として非対称リセス構造が知られ、特開平５−２１８０９０号公報に開示されている。
【００２１】
図１６は従来の非対称リセス構造を説明する為の電界効果半導体装置を表す要部説明図であり、（Ａ）は要部切断側面を、また、（Ｂ）は要部切断平面をそれぞれ示し、図１３乃至図１５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２２】
非対称リセス構造は、図１６から明らかなように、ソース・ゲート間に対してゲート・ドレイン間のリセス長が大きくなっている点に特徴があり、その非対称リセス構造の代表的な製造方法としては、リセス５Ｇを形成した後、ゲート電極７をソース側に偏位して形成する。
【００２３】
以上列挙説明した従来の電界効果半導体装置のうち、ノン・アロイ・オーミック電極構造をもつ電界効果半導体装置について、素子破壊が発生する現象を詳細に解析してあるので説明する。
【００２４】
図１３について説明したノン・アロイ・オーミック電極構造に於いては、電界集中部分８Ａとして表示してあるように、ゲート幅方向のオーミック電極端部で素子動作時に電界と電流の集中が起こり、その部分で素子破壊が起こる旨の問題がある。
【００２５】
図１７はノン・アロイ・オーミック電極構造をもつ電界効果半導体装置に於いて素子破壊が発生する過程を詳細に説明する為の電界効果半導体装置を表す要部切断側面図であり、図１３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２６】
図示の電界効果半導体装置は、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ等の狭エネルギ・バンド・ギャップ半導体層、及び、ＩｎＡｌＡｓ、ＩｎＡｌＰ等の半導体層からなるヘテロ接合をもち、そのヘテロ接合界面の内部抵抗は大きい。
【００２７】
ソース側ノン・アロイ・オーミック電極６Ｓからキャップ層５に注入された電流はキャップ層５中を通ってゲート・リセス５Ｇのソース側の際でチャネル層３に流れ込み、チャネル層３中を通ってゲート・リセス５Ｇのドレイン側の際に達するとキャップ層５中へと流れ出る経路をたどる。
【００２８】
そのような経路をたどる電流がチャネル層３からキャップ層５中へと流れ出る際、即ち、ゲート・リセス５Ｇのドレイン側の際を縦方向に流れる箇所に電流集中部分８Ｂが発生し、従って、図１３について説明した電界集中部分８Ａと一致することになり、従って、素子動作時にチャネルに流れる電流に依って衝突イオン化が起こり、発生した正孔が過剰にゲート電極７に流れ込んで素子が破壊されるのである。
【００２９】
ここで、従来から知られている電極構造のうち、先に挙げたように素子内の電界や電流の集中を緩和して衝突イオンを抑制できるであろうと期待されているアロイ・オーミック電極構造、リセス・オーミック電極構造、非対称リセス構造について更に詳細に説明する。
【００３０】
図１４について説明したアロイ・オーミック電極構造もゲート幅方向のアロイ・オーミック電極９Ｓ及び９Ｄ端部に電界集中部分８Ａが存在する。また、アロイ化する為には、キャップ層５上から熱処理を加えることで電極材料と半導体とを反応させ、アロイ・オーミック電極９Ｓ及び９Ｄの先端がチャネル層３に届くようにしている。
【００３１】
然しながら、前記熱処理の際、半導体層がＩｎを含むＩｎＧａＡｓやＩｎＡｌＡｓである場合、ＡｕＧｅやＡｕなどのＡｕ系材料がＩｎと過剰に熱反応して接触抵抗が上昇してしまう為、不都合な電流経路が生成される。
【００３２】
図１８は電極構造に依存して生じる電流経路を説明する為の電界効果半導体装置を表す要部切断側面図であり、（Ａ）はアロイ・オーミック電極構造の場合、（Ｂ）はリセス・オーミック電極構造の場合をそれぞれ示し、図１３乃至図１７に於いて用いた記号と同記号は同部分を表すか又は同じ意味を持つものとする。
【００３３】
図１８（Ａ）に見られるように、アロイ・オーミック電極構造の場合、素子内の電流について、アロイ・オーミック電極９Ｓからキャップ層５や電子供給層４に流れ込む経路は存在せず、アロイ・オーミック電極９Ｓからチャネル層３に直接流れ込み、そのまま対向するアロイ・オーミック電極９Ｄへと流れてゆく経路を採り、その際、チャネル層３のゲート・ドレイン間には電流集中部分８Ｂが生成される。
【００３４】
従って、この場合も電流集中部分８Ｂと図１４（Ｂ）に示した電界集中部分８Ａとは一致することになり、従って、素子動作時にチャネルに流れる電流に依って衝突イオン化が起こり、発生した正孔が過剰にゲート電極７に流れ込んで素子が破壊される現象が起こる。
【００３５】
図１８（Ｂ）に見られるように、リセス・オーミック電極構造にした場合、オーミック電極６Ｓ及び６Ｄがチャネル層３に直接コンタクトしている為、電流はオーミック電極６Ｓからチャネル層３に直接流れ込み、そのまま対向するオーミック電極６Ｄへと流れてゆく経路を採り、その際、チャネル層３のゲート・ドレイン間には電流集中部分８Ｂが生成される。
【００３６】
従って、この場合も図１８（Ａ）について説明したアロイ・オーミック電極の場合と同様に電流集中部分８Ｂと電界集中部分８Ａとが一致することになり、素子動作時にチャネルに流れる電流に依って衝突イオン化が起こり、発生した正孔が過剰にゲート電極７に流れ込んで素子が破壊される現象が起こる。
【００３７】
図１９は非対称リセス構造に於いて発生する電流経路を説明する為の電界効果半導体装置を表す要部切断側面図であり、図１３乃至図１８に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３８】
図１６について説明したように、非対称リセス構造にしてもゲート幅方向のノン・アロイ・オーミック電極６Ｓ及び６Ｄ端部に電界集中部分８Ａが存在し、そして、ゲート・ドレイン間の距離が大きくなっても、ヘテロ接合界面の内部抵抗が大きい為、図１９に示してあるようにソース側ノン・アロイ・オーミック電極６Ｓからキャップ層５に注入された電流はキャップ層５中を通ってゲート・リセス５Ｇのソース側の際でチャネル層３に流れ込み、チャネル層３中を通ってゲート・リセス５Ｇのドレイン側の際に達するとキャップ層５中へと流れ出る経路をたどる。
【００３９】
そのような経路をたどる電流がチャネル層３からキャップ層５中へと流れ出るとき、即ち、ゲート・リセス５Ｇのドレイン側の際を縦方向に流れる箇所に電流集中部分８Ｂが発生し、従って、図１６について説明した電界集中部分８Ａと一致することになり、従って、素子動作時にチャネルに流れる電流に依って衝突イオン化が起こり、発生した正孔が過剰にゲート電極７に流れ込んで素子が破壊される。
【００４０】
【発明が解決しようとする課題】
本発明では、化合物電界効果半導体装置のオーミック電極及びリセスの構造に簡単な改変を加えることで、素子動作時にチャネルに流れる電流に依る衝突イオン化を起こり難くして素子の信頼性を向上しようとする。
【００４１】
【課題を解決するための手段】
本発明に依る化合物電界効果半導体装置に於いては、ゲート幅方向の両端に生成される電界集中部分から電流集中部分をずらせる為にドレイン電極領域に於けるゲート幅方向端部のキャップ層を完全に除去して形成したオーミック・リセスと、キャップ層上に形成され且つアロイ化されたソース側オーミック電極及び該オーミック・リセス内を含めて形成され且つアロイ化されたドレイン側リセス・オーミック電極とを備えてなることが基本になっている。
【００４２】
前記手段を採ることに依り、素子動作時にチャネルに流れる電流に依る衝突イオン化が起こり難くなり、素子の信頼性を向上する。
【００４３】
【発明の実施の形態】
図１は本発明の実施の形態１を説明する為の化合物電界効果半導体装置を表す要部切断平面図、図２は同じく要部切断側面図で（Ａ）は図１の線Ｘ１−Ｘ１に沿う断面、（Ｂ）は図１の線Ｘ２−Ｘ２に沿う断面をそれぞれ示し、図１３乃至図１９に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４４】
図に於いて、１１Ｓはソース側オーミック電極、１１Ｄはドレイン側オーミック電極、１２Ｄはドレイン側リセス・オーミック電極をそれぞれ示している。
【００４５】
実施の形態１では、図１及び図２（Ａ）に見られるように、ドレイン側電極領域に於けるゲート幅方向の端部にキャップ層５をエッチングに依って除去したオーミック電極形成用リセスが設けられ、その後、ソース側オーミック電極１１Ｓ及びドレイン側オーミック電極１１Ｄが形成される。
【００４６】
ここで、アロイ化の熱処理を行うのであるが、そのアロイ化は、ドレイン側リセス・オーミック電極１２Ｄが延伸してチャネル層３にコンタクトする程度に実施される。従って、ソース側オーミック電極１１Ｓ及びドレイン側オーミック電極１１Ｄの延伸はキャップ層５中に留まっている。
【００４７】
図３は本発明の実施の形態２を説明する為の化合物電界効果半導体装置を表す要部切断平面図、図４は同じく要部切断側面図で（Ａ）は図３の線Ｘ１−Ｘ１に沿う断面、（Ｂ）は図３の線Ｘ２−Ｘ２に沿う断面をそれぞれ示し、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４８】
図に於いて、２１Ｓはソース側リセス・オーミック電極、２１Ｄはドレイン側リセス・オーミック電極、２２Ｄはドレイン側オーミック電極をそれぞれ示している。
【００４９】
実施の形態２では、図３及び図４に見られるように、ソース側電極領域の全域及びドレイン側電極領域に於けるゲート幅方向の端部を除く全域に於いてキャップ層５をエッチングに依って除去したオーミック電極形成用リセスが設けられ、その後、ソース側リセス・オーミック電極２１Ｓ、ドレイン側リセス・オーミック電極２１Ｄ、ドレイン側オーミック電極２２Ｄが形成される。
【００５０】
ここで、アロイ化の熱処理を行うのであるが、そのアロイ化は、ソース側リセス・オーミック電極２１Ｓ及びドレイン側リセス・オーミック電極２１Ｄが延伸してチャネル層３にコンタクトする程度に実施される。従って、ドレイン側オーミック電極２２Ｄの延伸はキャップ層５中に留まっている。
【００５１】
図５は本発明の実施の形態３を説明する為の化合物電界効果半導体装置を表す要部切断平面図であり、図１乃至図４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００５２】
図に於いて、２３Ｓはソース側オーミック電極、２３Ｄはドレイン側オーミック電極、２５Ｇはゲート・リセス、２６Ｇはゲート長方向に長さを拡大したゲート・リセスをそれぞれ示している。
【００５３】
実施の形態３では、ゲート幅方向のオーミック電極端部近傍に於けるゲート・リセスのゲート長方向リセス長が他の部分のゲート長方向リセス長に比較して大きくしてある。尚、この場合のオーミック電極は、ソース側であるとドレイン側であるとに拘わらずノン・アロイ電極及びアロイ電極の何れでも良く、また、オーミック電極形成用リセスの有無は問わない。
【００５４】
ところで、アロイ・オーミック電極とチャネル層との接触抵抗がヘテロ接合を乗り越える場合の抵抗に比較して大きい場合、図１及び図２について説明した実施の形態１の構造にすることで、ソース側の電流経路は、図２（Ａ）及び（Ｂ）に見られるように、ヘテロ接合を乗り越えてチャネル層３に流入するものとなって低いソース抵抗が得られる。
【００５５】
ドレイン側の電流経路は、ゲート幅方向の端部では、図２（Ａ）に見られるように、チャネル層３を通ってドレイン側リセス・オーミック電極１２Ｄに流れ込むものとなり、そして、ゲート幅方向の端部以外では、図２（Ｂ）に見られるように、チャネル層３からヘテロ接合を乗り越えてドレイン側オーミック電極１１Ｄに流れ込むものとなる。
【００５６】
従って、ゲート幅方向の端部に於ける素子内電流経路の方が抵抗が大きくなる為、電流量はゲート幅方向の端部以外に於ける素子内電流経路の方に比較して少なくなり、その結果、ゲート幅方向の端部に於ける電界集中部分と素子内の電流集中部分とは一致せず、素子の破壊は抑止されることになる。
【００５７】
また、アロイ・オーミック電極とチャネル層との接触抵抗がヘテロ接合を乗り越える場合の抵抗に比較して小さい場合、図３及び図４について説明した実施の形態２の構造にすることで、ソース側の電流経路は、図４（Ａ）及び（Ｂ）に見られるように、リセス・オーミック電極２１Ｓからチャネル層３に直接流れ込むものとなるから、低いソース抵抗が得られる。
【００５８】
ドレイン側の電流経路は、ゲート幅方向の端部では、図４（Ａ）に見られるように、チャネル層３からヘテロ接合を乗り越えてドレイン側オーミック電極２２Ｄに流れ込むものとなり、ゲート幅方向の端部以外では、図４（Ｂ）に見られるように、チャネル層３からドレイン側リセス・オーミック電極２１Ｄに直接流れ込むこととなり、従って、ゲート幅方向の端部に於ける素子内の電流経路の方が抵抗が大きくなって、電流量はゲート幅方向の端部以外よりも少なくなり、その結果、ゲート幅方向の端部に於ける電界集中部分と素子内の電流集中部分とは一致せず、素子の破壊は抑止されることになる。
【００５９】
図５について説明した実施の形態３に於いて、ゲート幅方向の端部では、ゲート・リセスのゲート長方向リセス長が他の部分のゲート長方向リセス長に比較して大きくしてあることから、ゲート幅方向の端部に於ける素子内の電流経路の抵抗値が大きくなって、電流量はゲート幅方向の端部以外に比較して少なくなり、その結果、ゲート幅方向の端部に於ける電界集中部分と素子内の電流集中部分とは一致せず、素子の破壊は抑止されることになる。
【００６０】
半導体装置の製造工程例１
図６乃至図９は本発明に依る化合物電界効果半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照して説明する。尚、図１乃至図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００６１】
図６（Ａ）参照
（１）
ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依って、基板１上にバッファ層２、チャネル層３、電子供給層４、キャップ層５を成長させる。尚、ここで適用する成膜方法としては、ＭＯＣＶＤ法の他に種々な公知の成膜方法を採ることができる。尚、電子供給層４は、実際には、スペーサ層、供給層、バリア層
層の積層体からなっている。
【００６２】
各半導体部分に関する主要なデータを例示すると次の通りである。
▲１▼  基板１
材料：ＩｎＰ
▲２▼  バッファ層２
材料：ＩｎＡｌＡｓ
厚さ：２００〔ｎｍ〕
▲３▼  チャネル層３
材料：ＩｎＧａＡｓ
厚さ：２５〔ｎｍ〕
▲４▼  電子供給層４
スペーサ層材料：ｉ−ＩｎＡｌＡｓ
厚さ：３〔ｎｍ〕
供給層材料：ｎ−ＩｎＡｌＡｓ
不純物濃度：５×１０18〔cm-3〕
バリア層材料：ｉ−ＩｎＡｌＡｓ
▲５▼  キャップ層５
材料：ｎ−ＩｎＧａＡｓ
厚さ：５０〔ｎｍ〕
【００６３】
ここで作製したウエハは、前記説明した各実施の形態に共通して用いることができ、電子供給層４を構成するｉ−ＩｎＡｌＡｓスペーサ層とｎ−ＩｎＡｌＡｓ供給層の厚さが１５〔ｎｍ〕と１０〔ｎｍ〕である場合、図１及び図２について説明したヘテロ接合乗り越えの抵抗は０．１〔Ω・ｍｍ〕であって、アロイ・オーミック電極とチャネル層との接触抵抗である０．２〔Ω・ｍｍ〕より小さく、また、ｉ−ＩｎＡｌＡｓスペーサ層とｎ−ＩｎＡｌＡｓ供給層の厚さが１０〔ｎｍ〕と５〔ｎｍ〕である場合、図３及び図４について説明したヘテロ接合乗り越えの抵抗は０．３５〔Ω・ｍｍ〕であって、アロイ・オーミック電極とチャネル層との接触抵抗である０．２〔Ω・ｍｍ〕より大きくなる。
【００６４】
（２）
図６（Ａ）に見られるウエハを用い、活性領域のキャップ層５からバッファ層２までをメサ・エッチングして素子間分離を行う。尚、ここでは、素子間分離された部分のみを取り出して図示してある。
【００６５】
以下の工程説明では、図１及び図２について説明した半導体装置を作製する場合について説明するが、他の半導体装置、例えば図３及び図４について説明した半導体装置を作製する場合に容易に応用することができる。
【００６６】
図６（Ｂ）参照
（３）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ドレイン側電極形成予定領域に於けるリセス形成予定領域に開口３１Ａをもつレジスト膜３１を形成する。
【００６７】
図７（Ａ）参照
（４）
リン酸系、クエン酸系、コハク酸系から選択されたエッチング液を用いるウエット・エッチング法を適用することに依り、レジスト膜３１をマスクとしてキャップ層５をエッチングしてオーミック電極リセス５Ａを形成する。
【００６８】
（５）
レジスト膜３１を除去してから、新たにリソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース側電極形成予定領域及びドレイン側電極形成予定領域に開口３２Ａをもつレジスト膜３２を形成する。
【００６９】
図７（Ｂ）参照
（６）
蒸着法及びリフト・オフ法を適用することに依り、Ｎｉ／ＡｕＧｅ／Ａｕからなるソース側オーミック電極１１Ｓ及びドレイン側オーミック電極１１Ｄ及びドレイン側リセス・オーミック電極１２Ｄを形成する。尚、ここで参照している図は、図１に於ける線Ｘ１−Ｘ１に沿う切断側面であるから、ドレイン側オーミック電極１１Ｄは表されていない。
【００７０】
図８（Ａ）参照
（７）
電子ビーム・リソグラフィ技術を適用することに依り、ゲート・リセス形成予定領域に開口をもつレジスト膜を形成する。
【００７１】
（８）
リン酸系、クエン酸系、コハク酸系から選択されたエッチング液を用いるウエット・エッチング法を適用することに依り、工程（７）で形成したレジスト膜をマスクとしてキャップ層５をエッチングしてゲート・リセス５Ｇを形成する。
【００７２】
図８（Ｂ）参照
（９）
温度を３００〔℃〕、時間を５〔分〕とする熱処理を行って、ソース側オーミック電極１１Ｓ及びドレイン側オーミック電極１１Ｄ及びドレイン側リセス・オーミック電極１２Ｄと半導体とをアロイ化する。
【００７３】
前記したように、電極は最下層に反応制御層であるＮｉ層を用いたこと及び熱処理温度を３００〔℃〕に抑えたことに依って、反応深さが２５〔ｎｍ〕〜５０〔ｎｍ〕程度であるアロイ・オーミック電極とすることができ、キャップ層５の半導体材料とＡｕ系オーミック電極材料とが過剰に反応して接触抵抗が上昇することはない。
【００７４】
尚、この場合、反応制御層の材料はＮｉの他にＰｄやＴｉを用いることができ、また、熱処理温度は２５０〔℃〕〜３００〔℃〕の範囲で選択して良い。
【００７５】
図９参照
（１０）
電子ビーム・リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法を適用することに依り、ゲート・リセス５Ｇ内にＴｉ／Ｐｔ／Ａｕからなるゲート電極７を形成する。
【００７６】
半導体装置の製造工程例２
図１０及び図１１は図５について説明した実施の形態３である半導体装置を製造する工程例を説明する為の工程要所に於ける半導体装置を表す要部切断平面図であり、以下、これ等の図を参照して説明する。尚、図１乃至図９に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００７７】
図５に見られる半導体装置を製造する場合、ソース側オーミック電極２３Ｓ及びドレイン側オーミック電極２３Ｄを形成するまでの工程は具体例１の製造工程と変わりないので省略し、その次の段階から説明する。尚、この場合のオーミック電極は、ソース側であるとドレイン側であるとに拘わらずノン・アロイ電極及びアロイ電極の何れでも良く、また、オーミック電極形成用リセスの有無は問わないことは前記した通りである。
【００７８】
図１０（Ａ）参照
（１）
電子ビーム・リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、成膜したレジスト膜（図示せず）にゲート・リセス形成予定部分に対応する開口を形成する為の電子線描画を行う。
【００７９】
この際、留意すべきことは、ゲート幅方向の端部には二重露光、或いは、多ドーズ量露光などゲート長方向のリセス長を拡大した開口を形成する為の描画領域３３Ａ及び通常の描画領域３３について電子線描画を行うことである。
【００８０】
図１０（Ｂ）参照
（２）
前記のようにして露光したレジスト膜（図示せず）を現像すると、ゲート・リセス形成予定部分に開口３４及びゲート長方向に拡大された開口３４Ａが形成される。
【００８１】
（３）
エッチャントをリン酸系或いはクエン酸系或いはコハク酸系とするウエット・エッチング法を適用することに依り、開口３４及び３４Ａを介してキャップ層５のエッチングを行ってゲート・リセス２５Ｇ及び２６Ｇを形成する。
【００８２】
図１１参照
（４）
ソース側オーミック電極２３Ｓ及びドレイン側オーミック電極２３Ｄがアロイ・オーミックである場合、温度３００〔℃〕、時間５〔分〕のアロイ化熱処理を行う。
【００８３】
（５）
電子ビーム・リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、
リフト・オフ法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極８を形成する。
【００８４】
図１２は本発明に依る電界効果半導体装置及び従来の技術に依る電界効果半導体装置に於けるゲート幅方向に沿ったリセス面からの電子正孔対の発光強度を比較して表した線図であり、横軸にゲート幅方向の長さ、縦軸に発光強度をそれぞれ採ってある。
【００８５】
図に於いて、実線は本発明の電界効果半導体装置に依って得られた発光強度、破線は従来の電界効果半導体装置に依って得られた発光強度をそれぞれ示していて、これ等のデータは、本発明の電界効果半導体装置として図３及び図４について説明したものを用い、従来の電界効果半導体装置として図１３について説明したものを用いて得られたものである。
【００８６】
図からすると、従来の電界効果半導体装置に於けるデータでは、矢印で指示したゲート幅方向のオーミック電極端部で強い発光が見られて電流が集中しているものと認識されるが、本発明に依る電界効果半導体装置に於けるデータでは、ゲート幅方向のオーミック電極端部で電流の集中は緩和されていることが看取される。
【００８７】
【発明の効果】
本発明に依る化合物電界効果半導体装置に於いては、ゲート幅方向の両端に生成される電界集中部分から電流集中部分をずらせる為にドレイン電極領域に於けるゲート幅方向端部のキャップ層を完全に除去して形成したオーミック・リセスと、キャップ層上に形成され且つアロイ化されたソース側オーミック電極及び該オーミック・リセス内を含めて形成され且つアロイ化されたドレイン側リセス・オーミック電極とを備えてなることが基本になっている。
【００８８】
前記構成を採ることに依り、素子動作時にチャネルに流れる電流に依る衝突イオン化を起こり難くなり、素子の信頼性を向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１を説明する為の化合物電界効果半導体装置を表す要部切断平面図である。
【図２】本発明の実施の形態１を説明する為の化合物電界効果半導体装置を表す要部切断側面図である。
【図３】本発明の実施の形態２を説明する為の化合物電界効果半導体装置を表す要部切断平面図である。
【図４】本発明の実施の形態２を説明する為の化合物電界効果半導体装置を表す要部切断側面図である。
【図５】本発明の実施の形態３を説明する為の化合物電界効果半導体装置を表す要部切断平面図である。
【図６】本発明に依る化合物電界効果半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明に依る化合物電界効果半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に依る化合物電界効果半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明に依る化合物電界効果半導体装置の製造工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】図５について説明した実施の形態３である半導体装置を製造する工程例を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１１】図５について説明した実施の形態３である半導体装置を製造する工程例を説明する為の工程要所に於ける半導体装置を表す要部切断平面図である。
【図１２】本発明に依る電界効果半導体装置及び従来の技術に依る電界効果半導体装置に於けるゲート幅方向に沿ったリセス面からの電子正孔対の発光強度を比較して表した線図である。
【図１３】メサに依って素子間分離した従来の電界効果トランジスタを表す要部説明図である。
【図１４】従来のアロイ・オーミック電極構造を説明する為の電界効果半導体装置の要部説明図である。
【図１５】従来のリセス・オーミック電極構造を説明する為の電界効果半導体装置を表す要部切断側面図である。
【図１６】従来の非対称リセス構造を説明する為の電界効果半導体装置を表す要部説明図である。
【図１７】ノン・アロイ・オーミック電極構造をもつ電界効果半導体装置に於いて素子破壊が発生する過程を詳細に説明する為の電界効果半導体装置を表す要部切断側面図である。
【図１８】電極構造に依存して生じる電流経路を説明する為の電界効果半導体装置を表す要部切断側面図である。
【図１９】非対称リセス構造に於いて発生する電流経路を説明する為の電界効果半導体装置を表す要部切断側面図である。
【符号の説明】
１  基板
２  バッファ層
３  チャネル層
４  電子供給層
５  キャップ層
５Ｇ  ゲート・リセス
６Ｓ  ソース側ノン・アロイ・オーミック電極
６Ｄ  ドレイン側ノン・アロイ・オーミック電極
７  ゲート電極
８Ａ  電界集中部分
９Ｓ  ソース側アロイ・オーミック電極
９Ｄ  ドレイン側アロイ・オーミック電極
１１Ｓ  ソース側オーミック電極
１１Ｄ  ドレイン側オーミック電極
１２Ｄ  ドレイン側リセス・オーミック電極
２１Ｓ  ソース側リセス・オーミック電極
２１Ｄ  ドレイン側リセス・オーミック電極
２２Ｄ  ドレイン側オーミック電極
２３Ｓ  ソース側オーミック電極
２３Ｄ  ドレイン側オーミック電極
２５Ｇ  ゲート・リセス
２６Ｇ  ゲート長方向に長さを拡大したゲート・リセス
【図１】
0003952383.tif 000002
【図２】
0003952383.tif 000003
【図３】
0003952383.tif 000004
【図４】
0003952383.tif 000005
【図５】
0003952383.tif 000006
【図６】
0003952383.tif 000007
【図７】
0003952383.tif 000008
【図８】
0003952383.tif 000009
【図９】
0003952383.tif 000010
【図１０】
0003952383.tif 000011
【図１１】
0003952383.tif 000012
【図１２】
0003952383.tif 000013
【図１３】
0003952383.tif 000014
【図１４】
0003952383.tif 000015
【図１５】
0003952383.tif 000016
【図１６】
0003952383.tif 000017
【図１７】
0003952383.tif 000018
【図１８】
0003952383.tif 000019
【図１９】
0003952383.tif 000020