(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板の表面上に、ゲート絶縁膜を介して、ノンドープシリコン膜を形成し、該ノンドープシリコン膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクとして前記シリコン基板の表層部に第１の不純物を注入してエクステンション領域を形成し、さらに、該シリコン基板及びゲート電極の上に第１の絶縁膜を堆積する工程と、
（ｂ）前記第１の絶縁膜を異方性エッチングして、前記ゲート電極に隣接する領域上に第１のサイドウォールスペーサを残す工程と、
（ｃ）前記工程（ｂ）の後、前記ゲート電極に前記第１の不純物と同一導電型の第２の不純物を注入するとともに、前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして前記シリコン基板に前記第２の不純物を注入して前記エクステンション領域よりも深い不純物拡散領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第１のサイドウォールスペーサを除去し、さらに、前記シリコン基板の表面のうち前記第１のサイドウォールスペーサで覆われていた領域よりも狭い領域を覆う第２のサイドウォールスペーサを、前記ゲート電極の側面上に形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ゲート電極及び前記第２のサイドウォールスペーサをマスクとして、前記シリコン基板の表層部に前記第１の不純物と同一導電型の第３の不純物を注入して、前記不純物拡散領域よりも浅く、かつ前記エクステンション領域よりも深いソース領域及びドレイン領域を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記シリコン基板上に金属膜を堆積し、熱処理を行うことにより、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程（ｃ）において、前記第１のサイドウォールスペーサが、前記ゲート電極に隣接する前記シリコン基板表層部への不純物注入のマスクとして機能する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）の前に、さらに、前記シリコン基板の表層部に第１の絶縁材料からなる素子分離絶縁膜を形成する工程を有し、
前記工程（ａ）において、前記ゲート電極を形成した後、前記ゲート電極、前記素子分離絶縁膜、及び前記シリコン基板の表面を、前記第１の絶縁材料とは異なる第２の絶縁材料からなる第２の膜で覆い、該第２の膜の上に前記第１の絶縁膜を堆積する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、スピンオングラスによる絶縁膜またはレジスト膜である請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
（ａ）シリコン基板の表面上に、ゲート絶縁膜を介してノンドープシリコン膜を形成し、該ノンドープシリコン膜をパターニングしてゲート電極を形成し、さらに、該シリコン基板及びゲート電極の上に第１の絶縁膜を堆積する工程と、
（ｂ）前記第１の絶縁膜を異方性エッチングして、前記ゲート電極に隣接する領域上に第１のサイドウォールスペーサを残す工程と、
（ｃ）前記工程（ｂ）の後、前記ゲート電極に第１の不純物を注入するとともに、前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして前記シリコン基板に前記第１の不純物を注入して不純物拡散領域を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記第１のサイドウォールスペーサを除去し、さらに、前記シリコン基板の表面のうち前記第１のサイドウォールスペーサで覆われていた領域よりも狭い領域を覆う第２のサイドウォールスペーサを、前記ゲート電極の側面上に形成する工程と、
（ｅ）前記工程（ｄ）の後、前記ゲート電極及び前記第２のサイドウォールスペーサをマスクとして、前記シリコン基板の表層部に前記第１の不純物と同一導電型の第２の不純物を注入して、前記不純物拡散領域よりも浅いソース領域及びドレイン領域を形成する工程と、
（ｆ）前記工程（ｅ）の後、前記第２のサイドウォールスペーサを除去する工程と、
（ｇ）前記工程（ｆ）の後、前記ゲート電極をマスクとして、前記シリコン基板の表層部に、前記工程（ｅ）で注入される不純物の深さ方向の濃度分布が最大値を示す位置よりも浅い位置で、不純物濃度分布が最大値を示す条件で前記第１の不純物と同一導電型の第３の不純物を注入してエクステンション領域を形成する工程と、
（ｈ）前記ゲート電極の側壁上に、少なくとも、前記工程（ｅ）で形成された前記ソース領域及び前記ドレイン領域の各々の、該ゲート電極側の縁まで達する第３のサイドウォールスペーサを形成する工程と、
（ｉ）前記工程（ｈ）の後、前記シリコン基板上に金属膜を堆積し、熱処理を行うことにより、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項６】
（ｉ）シリコン基板の表面上に、ゲート絶縁膜を介してノンドープシリコン膜を形成し、該ノンドープシリコン膜をパターニングしてゲート電極を形成する工程と、
（ｊ）前記ゲート電極をマスクとして、前記シリコン基板の表層部に、第１の不純物を注入してエクステンション領域を形成する工程と、
（ｋ）前記工程（ｊ）の後、前記ゲート電極の側面上に、絶縁材料からなる第１のサイドウォールスペーサを形成する工程と、
（ｌ）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記シリコン基板の表層部に前記第１の不純物と同一導電型の第２の不純物を注入して前記エクステンション領域よりも深いソース領域及びドレイン領域を形成する工程と、
（ｍ）前記工程（ｌ）の後、前記第１のサイドウォールスペーサの側面上に、絶縁材料からなる第２のサイドウォールスペーサを形成する工程と、
（ｎ）前記工程（ｍ）の後、前記ゲート電極、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサをマスクとして前記シリコン基板に前記第１の不純物と同一導電型の第３の不純物を注入して、前記ソース領域及び前記ドレイン領域よりも深い不純物拡散領域を形成する工程と、
（ｏ）前記工程（ｎ）の後、前記第２のサイドウォールスペーサを除去し、前記第１のサイドウォールスペーサは残す工程と、
（ｐ）前記工程（ｏ）の後、前記シリコン基板上に金属膜を堆積し、熱処理を行うことにより、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記工程（ｎ）の不純物注入及び前記工程（ｐ）の熱処理は、熱処理後に、前記ゲート電極に注入された不純物が該ゲート電極の底面まで達する条件で行う請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にゲート電極、ソース及びドレイン領域に不純物注入を行うＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴのゲート電極の材料として、多結晶シリコンまたはアモルファスシリコンが用いられる。このゲート電極に不純物を注入する方法として、ゲート電極となるシリコン膜をパターニングする前に、シリコン膜にｐ型及びｎ型の不純物を注入する方法と、パターニング後にソース及びドレイン領域への不純物注入と同時にゲート電極へ不純物を注入する方法が知られている。
【０００３】
【特許文献１】
特開平９−２７５１４９号公報
【０００４】
【発明が解決しようとする課題】
シリコン膜に不純物を注入した後にパターニングを行う方法では、ゲート電極の断面形状を制御することが困難である。
【０００５】
図１５（Ａ）に、ゲート電極の断面図の一例を示す。シリコン基板５００の表層部に素子分離絶縁膜５０１が形成されている。素子分離絶縁膜５０１で画定された活性領域上に、ゲート電極５０２及び５０３が形成されている。ゲート電極５０２及び５０３は、それぞれシリコン膜のリン（Ｐ）注入領域及びボロン（Ｂ）注入領域を、アニールを行うことなくパターニングして形成されたものである。
【０００６】
ボロンが注入されたシリコン膜をパターニングする場合には、ほぼ矩形の断面形状を有するゲート電極５０３を得ることができる。これに対し、リンが注入されたシリコン膜をパターニングすると、ゲート電極５０２が、中間部分のくびれた断面形状になる。
【０００７】
図１５（Ｂ）に、シリコン膜に不純物を注入した後、パターニングする前にアニールを行った場合のゲート電極の断面図を示す。ボロンの注入された領域では、断面形状が矩形のゲート電極５０３Ａが得られる。ところが、リンが注入された領域に形成されるゲート電極５０２Ａの断面は、裾を引いた台形状になりやすい。
【０００８】
最小加工寸法が比較的大きな場合には、この断面形状のばらつきは大きな問題にはならなかった。集積化が進むと、ゲート電極の表面上に形成される酸化シリコン膜や酸窒化シリコン膜の膜厚が非常に薄くなってくる。ゲート電極の断面形状にばらつきがあると、非常に薄い膜を再現性よく形成することが困難になる。
【０００９】
シリコン膜をパターニングした後に、ソース及びドレイン領域への不純物の注入と同時にゲート電極に不純物を注入する方法では、ソース及びドレイン領域の不純物濃度とゲート電極の不純物濃度とを独立に制御することができない。ゲート電極の空乏化を防止するために、ゲート電極へのイオン注入のドーズ量を、例えば７×１０15ｃｍ-2以上にすることが好ましい。
【００１０】
このとき、ソース及びドレイン領域のドーズ量も７×１０15ｃｍ-2以上になる。ソース及びドレイン領域のドーズ量をゲート電極のドーズ量と同程度まで増加させると、ソース及びドレイン領域がゲート電極の直下まで広がり、短チャネル効果の影響が大きくなってしまう。
【００１１】
本発明の目的は、ゲート電極の断面形状のばらつきを少なくし、かつソース及びドレイン領域の不純物濃度とは独立にゲート電極の不純物濃度を設定することが可能な半導体装置の製造方法を提供することである。
【００１３】
本発明の一観点によると、（ａ）シリコン基板の表面上に、ゲート絶縁膜を介して、ノンドープシリコン膜を形成し、該ノンドープシリコン膜をパターニングしてゲート電極を形成し、該ゲート電極をマスクとして前記シリコン基板の表層部に第１の不純物を注入してエクステンション領域を形成し、さらに、該シリコン基板及びゲート電極の上に第１の絶縁膜を堆積する工程と、（ｂ）前記第１の絶縁膜を異方性エッチングして、前記ゲート電極に隣接する領域上に第１のサイドウォールスペーサを残す工程と、（ｃ）前記工程（ｂ）の後、前記ゲート電極に前記第１の不純物と同一導電型の第２の不純物を注入するとともに、前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして前記シリコン基板に前記第２の不純物を注入して前記エクステンション領域よりも深い不純物拡散領域を形成する工程と、（ｄ）前記工程（ｃ）の後、前記第１のサイドウォールスペーサを除去し、さらに、前記シリコン基板の表面のうち前記第１のサイドウォールスペーサで覆われていた領域よりも狭い領域を覆う第２のサイドウォールスペーサを、前記ゲート電極の側面上に形成する工程と、（ｅ）前記工程（ｄ）の後、前記ゲート電極及び前記第２のサイドウォールスペーサをマスクとして、前記シリコン基板の表層部に前記第１の不純物と同一導電型の第３の不純物を注入して、前記不純物拡散領域よりも浅く、かつ前記エクステンション領域よりも深いソース領域及びドレイン領域を形成する工程と、（ｆ）前記工程（ｅ）の後、前記シリコン基板上に金属膜を堆積し、熱処理を行うことにより、金属シリサイド膜を形成する工程とを有する半導体装置の製造方法が提供される。
【００１４】
シリコン基板の表面を第１のサイドウォールスペーサで覆った状態でゲート電極に不純物を注入するため、半導体基板の表層部（ソース及びドレイン領域）に不純物を注入することなく、ゲート電極にのみ不純物を注入することができる。
【００１６】
本発明の他の観点によると、（ｉ）シリコン基板の表面上に、ゲート絶縁膜を介してノンドープシリコン膜を形成し、該ノンドープシリコン膜をパターニングしてゲート電極を形成する工程と、（ｊ）前記ゲート電極をマスクとして、前記シリコン基板の表層部に、第１の不純物を注入してエクステンション領域を形成する工程と、（ｋ）前記工程（ｊ）の後、前記ゲート電極の側面上に、絶縁材料からなる第１のサイドウォールスペーサを形成する工程と、（ｌ）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記シリコン基板の表層部に前記第１の不純物と同一導電型の第２の不純物を注入して前記エクステンション領域よりも深いソース領域及びドレイン領域を形成する工程と、（ｍ）前記工程（ｌ）の後、前記第１のサイドウォールスペーサの側面上に、絶縁材料からなる第２のサイドウォールスペーサを形成する工程と、（ｎ）前記工程（ｍ）の後、前記ゲート電極、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサをマスクとして前記シリコン基板に前記第１の不純物と同一導電型の第３の不純物を注入して、前記ソース領域及び前記ドレイン領域よりも深い不純物拡散領域を形成する工程と、（ｏ）前記工程（ｎ）の後、前記第２のサイドウォールスペーサを除去し、前記第１のサイドウォールスペーサは残す工程と、（ｐ）前記工程（ｏ）の後、前記シリコン基板上に金属膜を堆積し、熱処理を行うことにより、金属シリサイド膜を形成する工程とを有する半導体装置の製造方法が提供される。
【００１７】
ゲート電極の側面上に、２層のサイドウォールスペーサを形成した状態でゲート電極に不純物を注入するため、サイドウォールスペーサの下方のエクステンション部やソース及びドレイン領域に不純物を注入することなく、ゲート電極に不純物を注入することができる。
【００１９】
【発明の実施の形態】
図１〜図４を参照して、本発明の第１の実施例による半導体装置の製造方法について説明する。
【００２０】
図１（Ａ）に示すように、シリコンからなる基板１の表層部に、周知のシャロートレンチアイソレーション技術を用いて酸化シリコンからなる素子分離絶縁膜２を形成する。素子分離絶縁膜２により活性領域が画定される。ｎチャネルＭＯＳＦＥＴを形成すべき領域にｐ型ウェル３を形成し、ｐチャネルＭＯＳＦＥＴを形成すべき領域にｎ型ウェル４を形成する。
【００２１】
基板１の表面上に、厚さ１．２ｎｍの酸窒化シリコン（ＳｉＯＮ）膜を形成する。ＳｉＯＮ膜は、基板１の表面を熱酸化して酸化シリコン膜を形成した後、窒素雰囲気中で酸化シリコン膜をアニールすることにより形成される。このＳｉＯＮ膜の上に、厚さ１１０ｎｍのノンドープの多結晶シリコン膜を、化学気相成長（ＣＶＤ）により形成する。
【００２２】
多結晶シリコン膜の表面をレジストパターンで覆い、多結晶シリコン膜をエッチングする。ｐ型ウェル３の表面上に、多結晶シリコンからなるゲート電極６Ｎが残り、ｎ型ウェル４の表面上に、多結晶シリコンからなるゲート電極６Ｐが残る。多結晶シリコン膜のエッチングは、ＨＢｒとＯ2とを用いた反応性イオンエッチングにより行うことができる。ゲート長は、例えば４０〜１００ｎｍである。多結晶シリコン膜に不純物が添加されていないため、ゲート電極６Ｎ及び６Ｐの断面形状のばらつきを抑制することができる。
【００２３】
ゲート電極６Ｎ及び６Ｐを形成した後、レジストパターンを除去する。このとき、ゲート電極６Ｎ及び６Ｐで覆われていないＳｉＯＮ膜が除去される。
図１（Ｂ）に示すように、ｎ型ウェル４が形成されている領域をレジストパターン７で覆う。ゲート電極６Ｎをマスクとして、ｐ型ウェル３の表層部に、加速エネルギ５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で砒素（Ａｓ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向（キャリアの移動方向）へ傾いており、その入射角は０〜７°である。砒素のイオン注入により、ｎ型のソース及びドレイン領域のエクステンション部８Ｎが形成される。
【００２４】
次に、ゲート電極６Ｎをマスクとして、ｐ型ウェル３の表層部に、加速エネルギ９ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でボロン（Ｂ）イオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。ボロンのイオン注入により、ｐ型のポケット領域９Ｎが形成される。イオン注入後、レジストパターン７を除去する。
【００２５】
図１（Ｃ）に示すように、ｐ型ウェル３が形成されている領域をレジストパターン１１で覆う。ゲート電極６Ｐをマスクとして、ｎ型ウェル４の表層部に、加速エネルギ０．５ｋｅＶ、ドーズ量８×１０14ｃｍ-2の条件でＢイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は０〜７°である。Ｂイオン注入により、ｐ型のソース及びドレイン領域のエクステンション部８Ｐが形成される。
【００２６】
次に、ゲート電極６Ｐをマスクとして、ｎ型ウェル４の表層部に、加速エネルギ６０ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でＡｓイオンを注入する。なお、イオンビームは、基板法線方向からゲート長方向へ傾いており、その入射角は１５〜３０°である。Ａｓのイオン注入により、ｎ型のポケット領域９Ｐが形成される。イオン注入後、レジストパターン１１を除去する。
【００２７】
図１（Ｄ）に示すように、ゲート電極６Ｎ、６Ｐ、及び基板１の表面上に、ＣＶＤにより厚さ１０〜２０ｎｍの酸化シリコン膜１５を形成する。酸化シリコン膜１５の表面上に、ＣＶＤにより厚さ２０ｎｍの窒化シリコン膜１６を形成する。
【００２８】
図２（Ｅ）に示すように、窒化シリコン膜１６の上に、厚さ１００〜３００ｎｍの厚い酸化シリコン膜１７をＣＶＤにより形成する。図２（Ｆ）に示すように、厚い酸化シリコン膜１７を異方性エッチングし、ゲート電極６Ｎの側面上に酸化シリコンからなるマスク部材１７ａを残し、ゲート電極６Ｐの側面上に酸化シリコンからなるマスク部材１７ｂを残す。マスク部材１７ａは、基板１の法線方向に平行な視線で見たとき、基板１の表面のうちゲート電極６Ｎを取り囲む環状領域の上に配置されている。同様に、マスク部材１７ｂは、基板１の表面のうちゲート電極６Ｐを取り囲む環状領域の上に配置されている。
【００２９】
図２（Ｇ）に示すように、ｎ型ウェル４が形成されている領域を、レジストパターン１９で覆う。加速エネルギ８ｋｅＶ、ドーズ量７×１０15ｃｍ-2の条件で、ゲート電極６ＮにＰイオンを注入する。ゲート電極６Ｎの周囲の基板表面はマスク部材１７ａで覆われているため、ゲート電極近傍の基板表層部には、Ｐイオンが注入されない。ｐ型ウェル３のうちマスク部材１７ａで覆われていない領域には、Ｐイオンが注入された高濃度領域２０が形成される。Ｐイオンの注入後、レジストパターン１９を除去する。
【００３０】
図２（Ｈ）に示すように、ｐ型ウェル３が形成されている領域を、レジストパターン２３で覆う。加速エネルギ３ｋｅＶ、ドーズ量４×１０15ｃｍ-2の条件で、ゲート電極６ＰにＢイオンを注入する。ゲート電極６Ｐの周囲の基板表面はマスク部材１７ｂで覆われているため、ゲート電極近傍の基板表層部には、Ｂイオンが注入されない。ｎ型ウェル４のうちマスク部材１７ｂで覆われていない領域には、Ｂイオンが注入された高濃度領域２４が形成される。Ｂイオンの注入後、レジストパターン２３を除去する。
【００３１】
図３（Ｉ）に示すように、図２（Ｈ）に示したマスク部材１７ａ及び１７ｂを、フッ酸（ＨＦ）を用いて除去する。酸化シリコンからなる素子分離絶縁膜２が窒化シリコン膜１６で覆われているため、フッ酸による素子分離絶縁膜２の表層部のエッチングが防止される。
【００３２】
図３（Ｊ）に示すように、窒化シリコン膜１６の上に、酸化シリコンからなる厚さ８０ｎｍの絶縁膜２６をＣＶＤにより形成する。なお、絶縁膜２６を窒化シリコンで形成してもよい。
【００３３】
図３（Ｋ）に示すように、図３（Ｊ）に示した酸化シリコン膜１５、窒化シリコン膜１６、及び絶縁膜２６を異方性エッチングする。基板法線に平行な視線で見たとき、ゲート電極６Ｎに隣接しゲート電極６Ｎを取り囲む環状の領域上、及びゲート電極６Ｎの側面上に、酸化シリコン膜１５Ｎが残る。酸化シリコン膜１５Ｎは、その下地表面に倣って（コンフォーマルに）形成されている。
【００３４】
酸化シリコン膜１５Ｎの表面上に、窒化シリコン膜１６Ｎが残る。窒化シリコン膜１６Ｎも、その下地表面に倣って形成されている。窒化シリコン膜１６Ｎの表面上に、酸化シリコンからなるサイドウォールスペーサ２６Ｎが残る。ｎ型ウェル４が形成されている領域にも、酸化シリコン膜１５Ｐ、窒化シリコン膜１６Ｐ、及びサイドウォールスペーサ２６Ｐが残る。
【００３５】
図３（Ｌ）に示すように、ｎ型ウェル４が形成されている領域をレジストパターン３０で覆う。ゲート電極６Ｎ、酸化シリコン膜１５Ｎ、窒化シリコン膜１６Ｎ及びサイドウォールスペーサ２６Ｎをマスクとして、ｐ型ウェル３の表層部に、加速エネルギ８ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｐイオンを注入する。Ｐイオンの注入により、ソース及びドレイン領域３１Ｎが形成される。このとき、ゲート電極６ＮにもＰイオンが注入される。このため、ゲート電極６ＮへのＰの合計のドーズ量は９×１０15ｃｍ-2になる。Ｐイオンの注入後、レジストパターン３０を除去する。
【００３６】
図４（Ｍ）に示すように、ｐ型ウェル３の形成された領域をレジストパターン３４で覆う。ｎ型ウェル４の表層部に、加速エネルギ３ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件で、Ｂイオンを注入する。Ｂイオンの注入により、ソース及びドレイン領域３１Ｐが形成される。ゲート電極６ＰにもＢイオンが注入され、ゲート電極６ＰへのＢの合計のドーズ量は６×１０15ｃｍ-2になる。
【００３７】
図４（Ｎ）に示すように、図４（Ｍ）に示したレジストパターン３４を除去する。１０５０℃で３秒間の熱処理を行い、イオン注入された不純物を活性化させる。
【００３８】
図４（Ｏ）に示す状態に至るまでの工程を説明する。ゲート電極６Ｎ、６Ｐ、サイドウォールスペーサ２６Ｎ、２６Ｐ、及び基板１の表面上に、コバルト（Ｃｏ）膜を形成する。熱処理を行うことにより、Ｃｏ膜とシリコンとのシリサイド反応を生じさせる。ソース及びドレイン領域３１Ｎ、及びｎ型の高濃度領域２０の表面にコバルトシリサイド（ＣｏＳｉ）膜３３Ｎが形成され、ゲート電極６Ｎの上面にＣｏＳｉ膜３４Ｎが形成される。また、ソース及びドレイン領域３１Ｐ、及びｐ型の高濃度領域２４の表面にコバルトシリサイド（ＣｏＳｉ2）膜３３Ｐが形成され、ゲート電極６Ｐの上面にＣｏＳｉ2膜３４Ｐが形成される。シリサイド反応後、未反応のＣｏ膜を除去する。
【００３９】
上記第１の実施例では、図２（Ｇ）及び図２（Ｈ）に示した工程で、それぞれゲート電極６Ｎ及び６Ｐにイオン注入される。このとき、ソース及びドレイン領域がマスク部材１７ａ及び１７ｂで覆われているため、ゲート電極６Ｎ及び６Ｐに注入される不純物は、ソース及びドレイン領域には注入されない。このため、ソース及びドレイン領域の不純物濃度とは独立して、ゲート電極６Ｎ及び６Ｐの不純物濃度を設定することができる。
【００４０】
マスク部材１７ａ及び１７ｂで覆われていない領域に、高濃度領域２０及び２４が形成されるが、この領域はゲート電極６Ｎ及び６Ｐから十分離れているため、ＭＯＳＦＥＴの動作には影響を及ぼさない。
【００４１】
また、図４（Ｏ）に示したように、ゲート電極６Ｎ及び６Ｐの側面が、それぞれ酸化シリコン膜１５Ｎ及び１５Ｐで覆われている。酸化シリコンの誘電率は窒化シリコンの誘電率よりも低いため、ゲート電極６Ｎ及び６Ｐの側面上に窒化シリコン膜１６Ｎ及び１６Ｐが直接接触している場合に比べて、ゲート電極６Ｎとエクステンション部８Ｎとの間の寄生容量、及びゲート電極６Ｐとエクステンション部８Ｐとの間の寄生容量を低減することができる。
【００４２】
次に、図５〜図８を参照して、本発明の第２の実施例による半導体装置の製造方法ついて説明する。
図５（Ａ）に示した状態に至るまでの工程について説明する。図５（Ａ）に示した構成は、第１の実施例の図２（Ｇ）の状態からエクステンション部８Ｎ、８Ｐ、及びポケット領域９Ｎ、９Ｐを除去したものと等しい。第１の実施例における図１（Ｂ）に示したエクステンション部８Ｎ及びポケット領域９Ｎを形成するためのイオン注入工程、及び図１（Ｃ）に示したエクステンション部８Ｐ及びポケット領域９Ｐを形成するためのイオン注入工程を省略することにより、図５（Ａ）に示した構成が得られる。第１の実施例と同様に、ゲート電極６ＮにＰイオンを注入した後、レジストパターン１９を除去する。
【００４３】
図５（Ｂ）に示したように、ｐ型ウェル３が形成された領域をレジストパターン２３で覆い、ゲート電極６ＰにＢイオンを注入する。イオン注入の条件は、第１の実施例の図２（Ｈ）に示したＢイオンの注入条件と同一である。Ｂイオンを注入した後、レジストパターン２３を除去する。
【００４４】
図５（Ｃ）に示すように、図５（Ｂ）に示したマスク部材１７ａ及び１７ｂを、フッ酸（ＨＦ）を用いて除去する。酸化シリコンからなる素子分離絶縁膜２が窒化シリコン膜１６で覆われているため、フッ酸による素子分離絶縁膜２の表層部のエッチングが防止される。
【００４５】
図６（Ｄ）に示すように、窒化シリコン膜１６の上に、さらに、厚さ８０ｎｍの窒化シリコン膜４０をＣＶＤにより形成する。
図６（Ｅ）に示すように、図６（Ｄ）に示した窒化シリコン膜４０と１６とを異方性エッチングし、ゲート電極６Ｎの側面上に、窒化シリコン膜１６Ｎ及び４０Ｎを残し、ゲート電極６Ｐの側面上に、窒化シリコン膜１６Ｐ及び４０Ｐを残す。窒化シリコン膜４０Ｎ及び４０Ｐは、基板１の表面のうち、図５（Ａ）に示したマスク部材１７ａ及び１７ｂが配置されていた領域よりも狭い領域上に配置される。
【００４６】
図６（Ｆ）に示すように、ｎ型ウェル４が形成された領域をレジストパターン４１で覆い、ゲート電極６Ｎ、窒化シリコン膜１６Ｎ及び４０Ｎをマスクとして、ｐ型ウェル３の表層部にＰイオンを注入する。Ｐイオンの注入により、ソース及びドレイン領域３１Ｎが形成される。イオン注入条件は、第１の実施例の図３（Ｌ）の工程で行ったソース及びドレイン領域３１Ｎを形成するためのＰイオンの注入条件と同一である。ゲート電極６ＮにもＰイオンが注入される。Ｐイオンの注入後、レジストパターン４１を除去する。
【００４７】
図７（Ｇ）に示すように、ｐ型ウェル３が形成された領域をレジストパターン４２で覆い、ゲート電極６Ｐ、窒化シリコン膜１６Ｐ及び４０Ｐをマスクとして、ｎ型ウェル４の表層部にＢイオンを注入する。Ｂイオンの注入により、ソース及びドレイン領域３１Ｐが形成される。イオン注入条件は、第１の実施例の図４（Ｍ）の工程で行ったソース及びドレイン領域３１Ｐを形成するためのＢイオンの注入条件と同一である。ゲート電極６ＰにもＢイオンが注入される。
【００４８】
図７（Ｈ）に示すように、図７（Ｇ）に示したレジストパターン４２を除去する。１０００℃で３秒間の熱処理を行い、イオン注入された不純物を活性化させる。
【００４９】
図７（Ｉ）に示すように、図７（Ｈ）に示した窒化シリコン膜１６Ｎ、１６Ｐ、４０Ｎ、及び４０Ｐを、燐酸を用いてエッチング除去する。
図７（Ｊ）に示すように、図７（Ｉ）に示した酸化シリコン膜１５を異方性エッチングする。ゲート電極６Ｎの側面上に酸化シリコンからなるサイドウォールスペーサ１５Ｎが残り、ゲート電極６Ｐの側面上にサイドウォールスペーサ１５Ｐが残る。
【００５０】
図８（Ｋ）に示すように、ｎ型ウェル４の形成された領域をレジストパターン４５で覆う。ゲート電極６Ｎ及びサイドウォールスペーサ１５Ｎをマスクとして、エクステンション部８Ｎを形成するためのＡｓイオンの注入、及びポケット領域９Ｎを形成するためのＢイオンの注入を行う。これらのイオン注入条件は、第１の実施例の図１（Ｂ）の工程で説明したエクステンション部８Ｎ及びポケット領域９Ｎを形成するためのイオン注入条件と同一である。イオン注入の後、レジストパターン４５を除去する。
【００５１】
図８（Ｌ）に示すように、ｐ型ウェル３の形成されている領域をレジストパターン４６で覆う。ゲート電極６Ｐ及びサイドウォールスペーサ１５Ｐをマスクとして、エクステンション部８Ｐを形成するためのＢイオンの注入、及びポケット領域９Ｐを形成するためのＰイオンの注入を行う。これらのイオン注入条件は、第１の実施例の図１（Ｃ）の工程で説明したエクステンション部８Ｐ及びポケット領域９Ｐを形成するためのイオン注入条件と同一である。イオン注入の後、レジストパターン４６を除去する。
【００５２】
１０５０℃で極短時間の熱処理を行い、エクステンション部８Ｎ、８Ｐ及びポケット領域９Ｎ、９Ｐに注入された不純物を活性化させる。この熱処理時間は、ソース及びドレイン領域３１Ｎ、３１Ｐに注入された不純物の活性化の熱処理時間（３秒）に比べて充分短い。このため、エクステンション部８Ｎ及び８Ｐに注入された不純物の拡散を抑制することができる。エクステンション部８Ｎ及び８Ｐ内の不純物の深さ方向の濃度分布が最大値を示す位置は、ソース及びドレイン領域３１Ｎ及び３１Ｐ内の不純物の濃度分布が最大値を示す位置よりも浅い。
【００５３】
図８（Ｍ）に示すように、サイドウォールスペーサ１５Ｎの外側の側面上に、窒化シリコンからなるサイドウォールスペーサ４７Ｎを形成する。同時に、サイドウォールスペーサ１５Ｐの外側の側面上に、窒化シリコンからなるサイドウォールスペーサ４７Ｐを形成する。サイドウォールスペーサ４７Ｎ及び４７Ｐは、厚さ８０ｎｍの窒化シリコン膜をＣＶＤにより堆積させた後、異方性エッチングすることにより形成される。
【００５４】
サイドウォールスペーサ４７Ｎは、少なくともソース及びドレイン領域３１Ｎの、ゲート電極６Ｎ側の縁まで達する。サイドウォールスペーサ４７Ｐは、少なくともソース及びドレイン領域３１Ｐの、ゲート電極６Ｐ側の縁まで達する。
【００５５】
図８（Ｎ）に示すように、ソース及びドレイン領域３１Ｎ、３１Ｐ、ゲート電極６Ｎ、６Ｐの上面に、それぞれＣｏＳｉ2膜３３Ｎ、３３Ｐ、３４Ｎ、及び３４Ｐを形成する。ＣｏＳｉ2膜３３Ｎ、３３Ｐ、３４Ｎ、及び３４Ｐの形成方法は、第１の実施例の図４（Ｏ）に示したＣｏＳｉ2膜３３Ｎ、３３Ｐ、３４Ｎ、及び３４Ｐの形成方法と同一である。
【００５６】
上記第２の実施例の場合も、第１の実施例の場合と同様に、図５（Ａ）及び図５（Ｂ）に示した工程で、ソース及びドレイン領域に不純物を注入することなく、ゲート電極６Ｎ及び６Ｐにのみ不純物が注入される。このため、ゲート電極６Ｎ及び６Ｐの不純物濃度を、ソース及びドレイン領域の不純物濃度とは独立して設定することができる。
【００５７】
また、第２の実施例では、図８（Ｋ）及び図８（Ｌ）に示したように、エクステンション部８Ｎ及び８Ｐを形成するためのイオン注入を行うときに、ゲート電極６Ｎ及び６Ｐの側面上に厚さ１０〜２０ｎｍ程度の薄いサイドウォールスペーサ１５Ｎ及び１５Ｐが形成されている。このため、エクステンション部８Ｎ及び８Ｐの先端が、ゲート電極６Ｎ及び６Ｐの下方まで深く侵入してしまうことを防止することができる。
【００５８】
次に、図９〜図１２を参照して、本発明の第３の実施例による半導体装置の製造方法について説明する。
図９（Ａ）は、第１の実施例の図１（Ａ）と同一の構成を示している。第１の実施例の場合と同様の工程を経て、図９（Ａ）に示した状態に至る。
【００５９】
図９（Ｂ）に示すように、スピンオングラス（ＳＯＧ）法により、ゲート電極６Ｎ及び６Ｐを埋め込むように、例えば厚さ２００ｎｍの絶縁膜５０を形成する。
【００６０】
図９（Ｃ）に示すように、ゲート電極６Ｎ及び６Ｐの上面が露出するまで、絶縁膜５０の化学機械研磨（ＣＭＰ）を行う。なお、必ずしもゲート電極６Ｎ及び６Ｐの上面を露出させる必要はなく、イオン注入時にマスクとして機能しない程度薄い膜がゲート電極６Ｎ及び６Ｐの上に残っていてもよい。例えば、ＣＭＰまたはエッチバックにより、絶縁膜５０の表面を、成膜直後の表面よりも平坦に近づけることにより、ゲート電極６Ｎ及び６Ｐの上方の膜厚を、所望の厚さまで薄くすることができる。
【００６１】
図９（Ｄ）に示すように、絶縁膜５０の表面のうち、ｎ型ウェル４の上方の領域をレジストパターン５１で覆う。なお、ｎ型ウェル４の上方の全領域をレジストパターン５１で覆う必要はなく、少なくともゲート電極６Ｐの上面を覆えばよい。
【００６２】
レジストパターン５１をマスクとして、ゲート電極６ＮにＰイオンを注入する。Ｐイオンの注入条件は、第１の実施例の図２（Ｇ）の工程で説明したゲート電極６ＮへのＰイオンの注入条件と同一である。ゲート電極６Ｎの周辺の基板表面は絶縁膜５０で覆われているため、基板１の表層部にはＰイオンが注入されない。Ｐイオンの注入後、レジストパターン５１を除去する。
【００６３】
図１０（Ｅ）に示すように、絶縁膜５０の表面のうち、ｐ型ウェル３の上方の領域をレジストパターン５２で覆う。なお、少なくともゲート電極６Ｎの上面を覆っておけばよい。レジストパターン５２をマスクとして、ゲート電極６ＰにＢイオンを注入する。Ｂイオンの注入条件は、第１の実施例の図２（Ｈ）の工程で説明したゲート電極６ＰへのＢイオンの注入条件と同一である。ゲート電極６Ｐの周辺の基板表面は絶縁膜５０で覆われているため、基板１の表層部にはＢイオンが注入されない。Ｂイオンの注入後、レジストパターン５２を除去する。
【００６４】
図１０（Ｆ）に示すように、図１０（Ｅ）に示した絶縁膜５０をフッ酸を用いて除去する。ＳＯＧで形成した絶縁膜５０は、素子分離絶縁膜２よりもエッチング速度が速いため、絶縁膜５０のエッチング時に素子分離絶縁膜２はほとんど膜減りしないと考えられる。
【００６５】
図１０（Ｇ）に示すように、ｎ型ウェル４の配置されている領域をレジストパターン５３で覆う。ゲート電極６Ｎをマスクとして、エクステンション部８Ｎを形成するためのＡｓイオンの注入、及びポケット領域９Ｎを形成するためのＢイオンの注入を行う。イオン注入の条件は、第１の実施例の図１（Ｂ）に示した工程で説明したエクステンション部８Ｎ及びポケット領域９Ｎを形成するためのイオン注入条件と同一である。イオン注入後、レジストパターン５３を除去する。
【００６６】
図１１（Ｈ）に示すように、ｐ型ウェル３の配置されている領域をレジストパターン５４で覆う。ゲート電極６Ｐをマスクとして、エクステンション部８Ｐを形成するためのＢイオンの注入、及びポケット領域９Ｐを形成するためのＡｓイオンの注入を行う。イオン注入の条件は、第１の実施例の図１（Ｃ）に示した工程で説明したエクステンション部８Ｐ及びポケット領域９Ｐを形成するためのイオン注入条件と同一である。イオン注入後、レジストパターン５４を除去する。
【００６７】
図１１（Ｉ）に示すように、ゲート電極６Ｎ及び６Ｐの側面上に、それぞれ酸化シリコンまたは窒化シリコンからなるサイドウォールスペーサ５５Ｎ及び５５Ｐを形成する。サイドウォールスペーサ５５Ｎ及び５５Ｐは、酸化シリコン膜または窒化シリコン膜のＣＶＤによる堆積、及び異方性エッチングの工程を経て形成される。
【００６８】
図１１（Ｊ）に示すように、ｎ型ウェル４の形成されている領域をレジストパターン５６で覆う。ゲート電極６Ｎ及びサイドウォールスペーサ５５Ｎをマスクとして、ソース及びドレイン領域３１Ｎを形成するためのＰイオンの注入を行う。イオン注入条件は、第１の実施例の図３（Ｌ）の工程で説明したソース及びドレイン領域３１Ｎを形成するためのイオン注入条件と同一である。Ｐイオンの注入後、レジストパターン５６を除去する。
【００６９】
図１２（Ｋ）に示すように、ｐ型ウェル３の形成されている領域をレジストパターン５７で覆う。ゲート電極６Ｐ及びサイドウォールスペーサ５５Ｐをマスクとして、ソース及びドレイン領域３１Ｐを形成するためのＢイオンの注入を行う。イオン注入条件は、第１の実施例の図４（Ｍ）の工程で説明したソース及びドレイン領域３１Ｐを形成するためのイオン注入条件と同一である。
【００７０】
図１２（Ｌ）に示すように、図１２（Ｋ）に示したレジストパターン５７を除去する。温度１０５０℃で３秒程度の熱処理を行い、イオン注入された不純物を活性化させる。
【００７１】
図１２（Ｍ）に示すように、ソース及びドレイン領域３１Ｎの表面にＣｏＳｉ2膜３３Ｎを形成し、ゲート電極６Ｎの上面にＣｏＳｉ2膜３４Ｎを形成する。同時に、ソース及びドレイン領域３１Ｐの表面にＣｏＳｉ2膜３３Ｐを形成し、ゲート電極６Ｐの上面にＣｏＳｉ2膜３４Ｐを形成する。
【００７２】
上記第３の実施例では、図９（Ｄ）及び図１０（Ｅ）に示した工程において、基板１の表層部を絶縁膜５０でマスクして、ゲート電極６Ｎ及び６Ｐに不純物が注入される。このため、ソース及びドレイン領域の不純物濃度とは独立して、ゲート電極の不純物濃度を設定することができる。
【００７３】
上記第３の実施例では、図９（Ｂ）に示した工程で、基板１の表面をＳＯＧ法で形成した絶縁膜５０で覆ったが、レジスト材料をスピンコートしてレジスト膜で基板１の表面を覆ってもよい。レジスト膜で覆った後、ＣＭＰまたはエッチバックによりレジスト膜の表面を平坦化し、図９（Ｃ）に示したように、ゲート電極６Ｎ及び６Ｐの上面を露出させることができる。
【００７４】
次に、図１３及び図１４を参照して、本発明の第４の実施例による半導体装置の製造方法について説明する。なお、図１３及び図１４では、ｐチャネルＭＯＳＦＥＴの形成される活性領域のみを示しているが、図には示されていない活性領域内にｎチャネルＭＯＳＦＥＴが形成される。
【００７５】
図１３（Ａ）に示すように、シリコン基板１の表層部に、ゲート絶縁膜５Ｐ、ゲート電極６Ｐ、エクステンション部８Ｐ、ポケット領域９Ｐを形成する。ここまでの工程は、図１（Ａ）〜（Ｃ）に示した第１の実施例によるｐチャネルＭＯＳＦＥＴの形成工程と同一である。例えば、ゲート電極６Ｐの高さを１１０ｎｍ、ゲート長を４０ｎｍとする。なお、ｎチャネルＭＯＳＦＥＴの形成工程も、図１（Ａ）及び（Ｂ）に示した第１の実施例のｎチャネルＭＯＳＦＥＴの形成工程と同様である。
【００７６】
基板の全表面を覆うように、ＣＶＤにより厚さ４０〜１００ｎｍの窒化シリコン膜を形成し、異方性エッチングを行うことにより、ゲート電極６Ｐの側面上に、サイドウォールスペーサ６０を残す。
【００７７】
図１３（Ｂ）に示すように、ゲート電極６Ｐ及びサイドウォールスペーサ６０をマスクとして、基板１の表層部に、加速エネルギ１〜２．５ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件でＢイオンを注入する。サイドウォールスペーサ６０よりも外側の基板表層部に、エクステンション部８Ｐよりも深いソース及びドレイン領域６１が形成される。このとき、ゲート電極６Ｐにもボロンが注入されるが、ボロンの注入された領域６２は、ゲート電極６Ｐの上側の一部分に止まり、底面までは達しない。なお、ｎチャネルＭＯＳＦＥＴを形成する場合には、例えば加速エネルギ３〜６ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で、Ｐイオンを注入する。
【００７８】
図１３（Ｃ）に示すように、基板１の全表面を覆うように、ＣＶＤにより厚さ２０〜５０ｎｍの酸化シリコン膜６５を堆積させる。
図１３（Ｄ）に示すように、酸化シリコン膜６５を異方性エッチングし、サイドウォールスペーサ６０の側面上に２層目のサイドウォールスペーサ６５ａを残す。
【００７９】
図１４（Ｅ）に示すように、ゲート電極６Ｐに、加速エネルギ４ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で、Ｂイオンを注入する。このとき、２層目のサイドウォールスペーサ６５ａよりも外側の基板表層部にもＢイオンが注入され、不純物拡散領域６７が形成される。なお、ｎチャネルＭＯＳＦＥＴのゲート電極には、加速エネルギ１０ｋｅＶ、ドーズ量８×１０15ｃｍ-2の条件で、Ｐイオンを注入する。
【００８０】
図１４（Ｆ）に示すように、温度１０５０℃の条件でラピッドサーマルアニール（ＲＴＡ）を行う。ゲート電極６Ｐ及び基板の表層部に注入されている不純物が活性化すると共に、横方向及び深さ方向に拡散する。ソース及びドレイン領域６１のゲート電極側の先端が、１層目のサイドウォールスペーサ６０の縁よりも内側まで入り込み、不純物拡散領域６７のゲート電極側の先端が、２層目のサイドウォールスペーサ６５ａの縁よりも内側に入り込む。この結果、１層目のサイドウォールスペーサ６０は、ソース及びドレイン領域６１の上面の途中まで達することになる。
【００８１】
図１４（Ｇ）に示すように、図１４（Ｆ）に示した２層目のサイドウォールスペーサ６５ａを除去する。１層目のサイドウォールスペーサ６０が窒化シリコンで形成されており、２層目のサイドウォールスペーサ６５ａが酸化シリコンで形成されているため、フッ酸を用いたウェット処理により、２層目のサイドウォールスペーサ６５ａを選択的に除去することができる。
【００８２】
図１４（Ｈ）に示すように、活性領域の表面のうちゲート電極６Ｐ及びサイドウォールスペーサ６０で覆われていない領域上に、コバルトシリサイド等からなる金属シリサイド膜６８を形成する。金属シリサイド膜６８は、例えば、基板全表面を覆うようにコバルト膜を堆積させ、熱処理を行うことによりシリサイド反応を生じさせ、その後未反応のコバルト膜を除去することにより形成される。
【００８３】
上記第４の実施例でも、多結晶シリコン膜に不純物が注入されていない状態でゲート電極のパターニングを行い、ゲート電極を形成するため、ゲート電極６Ｐの断面形状のばらつきを抑制することができる。図１３（Ｂ）に示したソース及びドレイン領域６１を形成するためのイオン注入では、ゲート電極６Ｐの底部まで不純物が注入されないが、その後図１４（Ｅ）に示した工程で、ゲート電極６Ｐの深い領域まで不純物が注入される。図１４（Ｅ）のゲート電極６Ｐへの不純物注入、及び図１４（Ｆ）の熱処理工程は、ゲート電極６Ｐに注入された不純物が、熱処理後にゲート電極６Ｐの底面まで達する条件で行うことが好ましい。この条件で不純物注入及び熱処理を行うことにより、ゲート電極６Ｐの空乏化を防止することができる。
【００８４】
ソース及びドレイン領域６１は、ゲート電極６Ｐの高さに比べて浅い。このため、通常は、図１４（Ｅ）に示したゲート電極６Ｐに不純物を注入する時の加速エネルギが、図１３（Ｂ）に示したソース及びドレイン領域６１を形成するためのイオン注入時の加速エネルギよりも高くなる。
【００８５】
ゲート電極６Ｐへの不純物注入時には、ゲート電極６Ｐの側面上に、２層のサイドウォールスペーサ６０及び６５ａが形成されており、この２層のサイドウォールスペーサ６０及び６５ａがイオン注入のマスクとして作用する。ゲート電極６Ｐへの不純物注入時に形成される不純物拡散領域６７は、ソース及びドレイン領域６１よりも深いが、ゲート電極６Ｐの直下のチャネルから離れている。このため、不純物拡散領域６７は、パンチスルー現象発生の要因にはなりにくい。
【００８６】
パンチスルー現象の発生を防止するために必要な２層のサイドウォールスペーサ６０及び６５ａの合計の厚さは、ゲート電極へのボロン注入時の加速エネルギ及びドーズ量に依存する。加速エネルギを４ｋｅＶにし、ドーズ量を１×１０15ｃｍ-2、４×１０15ｃｍ-2、８×１０15ｃｍ-2、及び１×１０16ｃｍ-2とした場合、２層のサイドウォールスペーサ６０及び６５ａの合計の厚さを、それぞれ４０ｎｍ、６０ｎｍ、８０ｎｍ、及び１００ｎｍ以上にすることが好ましい。
【００８７】
上記第４の実施例では、図１４（Ｆ）に示した１層目のサイドウォールスペーサ６０を窒化シリコンで形成し、２層目のサイドウォールスペーサ６５ａを酸化シリコンで形成した。このように、２つのサイドウォールスペーサを、相互にエッチング特性の異なる絶縁材料で形成することにより、２層目のサイドウォールスペーサ６５ａのみを選択的に除去することができる。
【００８８】
特に、２層目のサイドウォールスペーサ６５ａを酸化シリコンで形成すると、図１４（Ｈ）に示したシリサイド工程の前処理で、２層目のサイドウォールスペーサ６５ａを除去することができる。このため、工程数の増加を伴うことなく、２層目のサイドウォールスペーサ６５ａを除去することが可能になる。
【００８９】
また、上記第４の実施例では、図１４（Ｅ）に示したゲート電極６Ｐに不純物を注入する時に、ゲート電極６Ｐの上面が露出している。ゲート電極上に酸化シリコンや窒化シリコン等の膜が形成されている場合には、ノックオン現象により、これらの膜中の原子（窒素や酸素）がゲート電極中に注入される場合がある。第４の実施例の場合には、ノックオン現象によるゲート電極への予期せぬ不純物の注入を防止することができる。
【００９０】
また、第４の実施例では、図１３（Ａ）に示したエクステンション部８Ｐを形成した後、その上に形成されたサイドウォールスペーサ６０が最後まで残る。サイドウォールスペーサ６０を除去する場合には、サイドウォールスペーサ６０の除去時に、エクステンション部８Ｐの表層部が極わずかエッチングされる。このため、このエッチング量を考慮してエクステンション部８Ｐの接合の深さを制御しなければならない。第４の実施例では、サイドウォールスペーサ６０をエッチングする工程がないため、エクステンション部８Ｐの深さを、不純物注入時の条件のみで制御することができる。
【００９１】
また、図１３（Ｂ）の工程でソース及びドレイン領域６１を形成した後、図１３（Ｃ）の工程で成膜される酸化シリコン膜６５は、１層目のサイドウォールスペーサ６０に比べて薄くてもよい。このため、ソース及びドレイン領域６１に加わる熱負荷を軽減することができ、不純物の再拡散を抑制することができる。ソース及びドレイン領域６１の再拡散が抑制されるため、短チャネル効果の発現を防止することができる。
【００９２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９３】
上記実施例から、以下の付記に示された発明が導出される。
（付記１）  （ａ）半導体基板の表面の一部の領域上に、半導体からなるゲート電極を形成する工程と、
（ｂ）前記半導体基板の表面のうち、前記ゲート電極に隣接する領域上にマスク部材を形成する工程と、
（ｃ）前記ゲート電極に不純物を注入する工程と、
（ｄ）前記マスク部材を除去する工程と、
（ｅ）前記ゲート電極の両側の、前記半導体基板の表層部に不純物を注入して、ソース領域及びドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【００９４】
（付記２）  前記工程（ａ）と工程（ｂ）との間に、前記ゲート電極をマスクとして、前記半導体基板の表層部に不純物を注入する工程を有し、
前記工程（ｅ）が、
（ｅ１）前記半導体基板の表面のうち前記マスク部材で覆われていた領域よりも狭い領域を覆うように、前記ゲート電極の側面上にサイドウォールスペーサを形成する工程と、
（ｅ２）前記ゲート電極及び前記サイドウォールスペーサをマスクとして、前記半導体基板の表層部に不純物を注入する工程と
を含む付記１に記載の半導体装置の製造方法。
【００９５】
（付記３）  前記工程（ｅ）が、前記工程（ｅ２）の後に、さらに前記工程（ｅ２）で不純物が注入された領域の表面及び前記ゲート電極の上面に、金属シリサイド膜を形成する工程を含む付記２に記載の半導体装置の製造方法。
【００９６】
（付記４）  前記工程（ａ）が、
（ａ１）前記半導体基板の表面上に、半導体からなる第１の半導体層を形成する工程と、
（ａ２）前記第１の半導体層をパターニングして、前記ゲート電極を残す工程と
有する付記１〜３のいずれかに記載の半導体装置の製造方法。
【００９７】
（付記５）  前記工程（ａ１）で形成される前記第１の半導体層が、不純物のドープされていない半導体で形成されている付記４に記載の半導体装置の製造方法。
【００９８】
（付記６）  前記工程（ａ）の前に、さらに、前記半導体基板の表層部に第１の絶縁材料からなる素子分離絶縁膜を形成する工程を有し、
前記工程（ａ）と工程（ｂ）との間に、さらに、前記ゲート電極、前記素子分離絶縁膜、及び前記半導体基板の表面を、前記第１の絶縁材料とは異なる第２の絶縁材料からなる第２の膜で覆う工程と
を含み、上記工程（ｂ）において、前記マスク部材を該第２の膜の上に形成する付記１〜５のいずれかに記載の半導体装置の製造方法。
【００９９】
（付記７）  前記工程（ｂ）が、
前記ゲート電極を覆うように前記半導体基板上に第１の膜を形成する工程と、
該第１の膜のエッチング速度が前記第２の膜のエッチング速度よりも速い条件で、前記第１の膜を異方性エッチングし、前記ゲート電極の側面上に該第１の膜からなる前記マスク部材を残す工程と
を含む付記６に記載の半導体装置の製造方法。
【０１００】
（付記８）  前記工程（ｂ）が、
（ｂ１）前記ゲート電極を覆うように前記半導体基板の上に、スピンオングラスによる絶縁膜またはレジスト膜である第３の膜を形成する工程と、
（ｂ２）前記第３の膜をエッチバックまたは化学機械研磨して、該第３の膜の表面を、成膜直後の表面よりも平坦に近づける工程と
を含む付記１〜６のいずれかに記載の半導体装置の製造方法。
【０１０１】
（付記９）  前記工程（ｂ２）において、前記ゲート電極上方の第３の膜を除去するとともに、該ゲート電極の配置されていない領域に該第３の膜からなる前記マスク部材を残す付記８に記載の半導体装置の製造方法。
【０１０２】
（付記１０）  前記工程（ｅ）が、
（ｅ１）前記半導体基板の表面のうち前記マスク部材が配置されていた領域よりも狭い領域上に配置されるように、前記ゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、
（ｅ２）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記半導体基板の表層部に不純物を注入する工程と、
（ｅ３）前記第１のサイドウォールスペーサを除去する工程と、
（ｅ４）前記ゲート電極をマスクとして、前記半導体基板の表層部に、前記工程（ｅ２）で注入される不純物の深さ方向の濃度分布が最大値を示す位置よりも浅い位置で、不純物濃度分布が最大値を示す条件で不純物を注入する工程と
を含む付記１に記載の半導体装置の製造方法。
【０１０３】
（付記１１）  前記工程（ｅ）の後に、さらに、前記ゲート電極の側面上に、少なくとも前記工程（ｅ２）で注入された不純物注入領域のゲート電極側の縁まで達する第２のサイドウォールスペーサを形成する工程と、
前記ゲート電極の上面及び前記工程（ｅ２）で注入された不純物注入領域のうち前記第２のサイドウォールスペーサで覆われていない領域の表面に、金属シリサイド膜を形成する工程と
を含む付記１０に記載の半導体装置の製造方法。
【０１０４】
（付記１２）  前記工程（ａ）の前に、さらに、前記半導体基板の表層部に第１の絶縁材料からなる素子分離絶縁膜を形成する工程を有し、
前記工程（ａ）と工程（ｂ）との間に、さらに、
（ｆ）前記ゲート電極、前記素子分離絶縁膜、及び前記半導体基板の表面を、前記第１の絶縁材料とは異なり、前記第１のサイドウォールスペーサと同一の第２の絶縁材料からなる第２の膜で覆う工程を含み、
前記工程（ｅ３）で、前記第１のサイドウォールスペーサと共に前記第２の膜を除去する付記１１に記載の半導体装置の製造方法。
【０１０５】
（付記１３）  前記工程（ａ）と工程（ｆ）との間に、さらに、
（ｇ）前記ゲート電極、前記素子分離絶縁膜、及び前記半導体基板の表面を、前記第２の絶縁材料とは異なる第３の絶縁材料からなる第３の膜で覆う工程を含み、
前記工程（ｆ）において、前記第３の膜の表面上に前記第２の膜を形成し、
前記工程（ｅ４）が、さらに、前記第３の膜を異方性エッチングして、前記ゲート電極の両側の半導体基板の表面を覆う該第３の膜を除去すると共に、該ゲート電極の側面上に該第３の膜を残す工程を含み、前記ゲート電極及び該ゲート電極の側面上に残った前記第３の膜をマスクとして、前記不純物の注入を行う付記１２に記載の半導体装置の製造方法。
【０１０６】
（付記１４）  半導体基板と、
前記半導体基板の表面の一部の領域上に形成された第１の絶縁材料からなるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記ゲート電極の側面、及び前記半導体基板の表面のうち該ゲート電極の側面に連続した第１の領域を、下地表面に倣うように覆う第２の絶縁材料からなる第１の膜と、
前記第１の膜の表面に倣うように、該第１の膜の表面上に配置された第３の絶縁材料からなる第２の膜と、
前記第２の膜の表面上に配置された第４の絶縁材料からなるサイドウォールスペーサと、
前記半導体基板の表層部のうち、前記第１の領域内に配置された第１導電型のエクステンション部と、
前記半導体基板の表層部のうち、前記ゲート電極を中心として、前記第１の領域よりも外側の第２の領域に配置された第１導電型のソース及びドレイン領域と、
前記半導体基板の表層部のうち、前記ゲート電極を中心として前記第２の領域よりも外側の第３の領域に配置され、前記ソース及びドレイン領域よりも不純物濃度の高い高濃度領域と
を有する半導体装置。
【０１０７】
（付記１５）  前記第２及び第４の絶縁材料が酸化シリコンであり、前記第３の絶縁材料が窒化シリコンである付記１４に記載の半導体装置。
（付記１６）  さらに、前記ゲート電極、前記ソース及びドレイン領域、及び前記高濃度領域の上面に形成された金属シリサイド膜を有する付記１４または１５に記載の半導体装置。
【０１０８】
（付記１７）  （ｉ）半導体基板の表面の一部の領域上に、半導体からなるゲート電極を形成する工程と、
（ｊ）前記ゲート電極をマスクとして、前記半導体基板の表層部に、不純物を注入する工程と、
（ｋ）前記ゲート電極の側面上に、絶縁材料からなる第１のサイドウォールスペーサを形成する工程と、
（ｌ）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記半導体基板の表層部に不純物を注入する工程と、
（ｍ）前記第１のサイドウォールスペーサの側面上に、絶縁材料からなる第２のサイドウォールスペーサを形成する工程と、
（ｎ）前記ゲート電極に不純物を注入する工程と、
（ｏ）注入された不純物を活性化させるための熱処理を行う工程と
を有する半導体装置の製造方法。
【０１０９】
（付記１８）  前記工程（ｎ）の後、さらに、
（ｐ）前記第２のサイドウォールスペーサを除去する工程と、
（ｑ）少なくとも前記第２のサイドウォールスペーサが除去されて露出し、前記工程（ｌ）で不純物が注入された領域の表面上に金属シリサイド膜を形成する工程を有する付記１７に記載の半導体装置の製造方法。
【０１１０】
（付記１９）  前記工程（ｑ）において、前記ゲート電極の上面上にも金属シリサイド膜を形成する付記１８に記載の半導体装置の製造方法。
（付記２０）  前記工程（ｎ）の不純物注入及び前記工程（ｏ）の熱処理は、熱処理後に、前記ゲート電極に注入された不純物が該ゲート電極の底面まで達する条件で行う付記１７〜１９のいずれかに記載の半導体装置の製造方法。
【０１１１】
（付記２１）  前記工程（ｌ）における不純物注入時の加速エネルギよりも、前記工程（ｎ）における不純物注入時の加速エネルギの方が大きい付記１７〜２０のいずれかに記載の半導体装置の製造方法。
【０１１２】
（付記２２）  半導体基板と、
前記半導体基板の表面の一部の領域上に形成された第１の絶縁材料からなるゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記半導体基板の表層部のうち前記ゲート電極の両側に配置された不純物拡散領域であって、該不純物拡散領域の各々は、前記ゲート電極側から順番に、第１の領域、該第１の領域よりも深い第２の領域、及び該第２の領域よりも深い第３の領域を含む不純物拡散領域と、
前記ゲート電極の側面上に形成され、前記第２の領域の上面の途中まで達するサイドウォールスペーサと、
前記第２の領域の上面のうち前記サイドウォールスペーサで覆われていない領域、及び前記第３の領域の表面上に形成された金属シリサイド膜と
を有する半導体装置。
【０１１３】
【発明の効果】
以上説明したように、本発明によれば、半導体層に不純物を注入する前に、ゲート電極を形成するためのパターニングが行われる。このため、ゲート電極の断面形状のばらつきを抑制することができる。また、ゲート電極の両側のソース及びドレイン領域をマスク部材で覆ってゲート電極に不純物が注入される。このため、ソース及びドレイン領域の不純物濃度とは独立して、ゲート電極の不純物濃度を高めることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図２】  本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図３】  本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図４】  本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図５】  本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図６】  本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図７】  本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図８】  本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図９】  本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図１０】  本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１１】  本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その３）である。
【図１２】  本発明の第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その４）である。
【図１３】  本発明の第４の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図１４】  本発明の第４の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図１５】  従来の方法で形成したゲート電極の断面図である。
【符号の説明】
１  基板
２  素子分離絶縁膜
３  ｐ型ウェル
４  ｎ型ウェル
５Ｎ、５Ｐ  ゲート絶縁膜
６Ｎ、６Ｐ  ゲート電極
７、１１、１９、２３、３０、３４、４１、４２、４５、４６、５１、５２、５３、５４、５６、５７  レジストパターン
８Ｎ  エクステンション部
９Ｎ  ポケット領域
１５  酸化シリコン膜
１６  窒化シリコン膜
１７  酸化シリコン膜
１７ａ、１７ｂ  マスク部材
２０  ｎ型高濃度領域
２４  ｐ型高濃度領域
２６  絶縁膜
２６Ｎ、２６Ｐ、５５Ｎ、５５Ｐ、６０、６５ａ  サイドウォールスペーサ
３１Ｎ、３１Ｐ、６１  ソース及びドレイン領域
３３Ｎ、３３Ｐ、３４Ｎ、３４Ｐ、６８  ＣｏＳｉ膜
４０  窒化シリコン膜
５０  絶縁膜
６５  酸化シリコン膜
６７  不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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