(57)【特許請求の範囲】
【請求項１】
ゲートに入力される第１のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタ、及びゲートに入力される第２のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項２】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を低電位で保つ請求項１記載のドライバ回路。
【請求項３】
ゲートに入力される第１のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタ、及びゲートに入力される第２のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号とその反転信号である第３のパルス信号を出力するラッチ部と、
外部より供給される１個もしくは複数個の入力信号と前記第３のパルス信号が入力され、前記第１のパルス信号を出力する入力制御回路と、
を有するドライバ回路。
【請求項４】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を低電位から高電位に遷移させ、かつ、前記第３のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を低電位で保ち、かつ、前記第３のパルス信号を高電位で保つ請求項３記載のドライバ回路。
【請求項５】
前記入力制御回路は、
外部より供給される１個もしくは複数個の入力信号の論理演算結果に応答して、第１のパルス信号を高電位から低電位に遷移させ、
前記第３のパルス信号が高電位から低電位に切り換わることで、第１のパルス信号を低電位から高電位に遷移させる請求項４記載のドライバ回路。
【請求項６】
複数種類の入力信号がそれぞれ高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、直列に接続された複数のＰＭＯＳトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項７】
複数種類の入力信号のうち、いずれか１つが高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、並列に接続された複数のＰＭＯＳトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項８】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を低電位で保つ請求項６または７記載のドライバ回路。
【請求項９】
ゲートに入力される第１のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタ、ゲートに入力される第２のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項１０】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を高電位で保つ請求項９記載のドライバ回路。
【請求項１１】
ゲートに入力される第１のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタ、ゲートに入力される第２のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号とその反転信号である第３のパルス信号を出力するラッチ部と、
外部より供給される１個もしくは複数個の入力信号と前記第３のパルス信号が入力され、前記第１のパルス信号を出力する入力制御回路と、
を有するドライバ回路。
【請求項１２】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を高電位から低電位に遷移させ、かつ前記第３のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を高電位で保ち、かつ、前記第３のパルス信号を低電位で保つ請求項１１記載のドライバ回路。
【請求項１３】
前記入力制御回路は、
外部より供給される１個もしくは複数個の入力信号の論理演算結果に応答して、第１のパルス信号を低電位から高電位に遷移させ、
前記第３のパルス信号が低電位から高電位に切り換わることで、第１のパルス信号を高電位から低電位に遷移させる請求項１２記載のドライバ回路。
【請求項１４】
複数種類の入力信号がそれぞれ低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、直列に接続された複数のＮＭＯＳトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項１５】
複数種類の入力信号のうち、いずれか１つが低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、並列に接続された複数のＮＭＯＳトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有するドライバ回路。
【請求項１６】
前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を高電位で保つ請求項１４または１５記載のドライバ回路。
【請求項１７】
アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータから成る第１の論理積回路と、
前記第１の論理積回路の出力信号のうち、前記アドレス信号の２ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータを備えた第２の論理積回路と、
前記第２の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＮＡＮＤゲートを備えた第３の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第１の論理積回路、及び前記第２の論理積回路がそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第３の論理積回路が有するＮＡＮＤゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、請求項１乃至５のいずれか１項に記載された複数のドライバ回路を有するデコーダ回路。
【請求項１８】
アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力タイミングで、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータから成る第１の論理積回路と、
前記第１の論理積回路の出力信号のうち、前記アドレス信号の２ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータを備えた第２の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第１の論理積回路、及び前記第２の論理積回路がそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第２の論理積回路が有するインバータから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、前記第２の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、請求項６乃至８のいずれか１項に記載されたドライバ回路を有するデコーダ回路。
【請求項１９】
アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータから成る第１の論理積回路と、
前記第１の論理積回路の出力信号のうち、前記アドレス信号の２ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータを備えた第２の論理積回路と、
前記第２の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＡＮＤゲートを備えた第３の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記ＮＡＮＤゲート及びＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第１の論理積回路、及び前記第２の論理積回路がそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第３の論理積回路が有するＡＮＤゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、請求項９乃至１３のいずれか１項に記載された複数のドライバ回路を有するデコーダ回路。
【請求項２０】
アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力タイミングで、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータから成る第１の論理積回路と、
前記第１の論理積回路の出力信号のうち、前記アドレス信号の２ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、複数のＮＡＮＤゲートを備えた第２の論理積回路と、
を有し、
前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記ＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第１の論理積回路が有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第２の論理積回路が有するＮＡＮＤゲートから入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、前記第２の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する、請求項１４乃至１６のいずれか１項に記載されたドライバ回路を有するデコーダ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のワード線を駆動するためのドライバ回路、及び該ドライバ回路が最終段に配置される、アドレス信号をデコードするためのデコーダ回路に関する。
【０００２】
【従来の技術】
図２３は半導体記憶装置の一構成例を示すブロック図である。なお、図２３に示した半導体記憶装置はＳＲＡＭ（Static Random Access Memory）の構成例を示している。
【０００３】
図２３に示すように、半導体記憶装置は、データが格納されるＭ行Ｌ列（Ｍ、Ｌは正の整数）のメモリセルからなるメモリセルアレイ１と、メモリセルアレイ１に対してデータを読み書きするための制御を行うコントローラ２と、メモリセルアレイ１に格納されたデータを読み出すための読み出し回路３と、データの書き込み／読み出しを行うメモリセルに対してアクセスするためにアドレス信号をデコードするデコーダ回路４と、メモリセルアレイ１に書き込むデータ及びメモリセルアレイ１から読み出されたデータを一時的に保持する、外部とデータの送受信を行うためのデータＩ／Ｏ５とを有する構成である。
【０００４】
デコーダ回路４はその最終段にワード線を駆動するためのＭ個のドライバ回路を備えている。また、読み出し回路は読み出されたデータを再生するためのＬ個のセンスアンプを２本のビット線毎にそれぞれ備えている。コントローラにはチップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、クロックＣＬＫ等の半導体記憶装置を制御するための制御信号がそれぞれ供給される。
【０００５】
このような構成において、次に図２３に示した半導体記憶装置が有するデコーダ回路及び該デコーダ回路の最終段に備えるドライバ回路について図２４〜２７を用いて説明する。
【０００６】
図２４は図２３に示した半導体記憶装置が有するデコーダ回路の従来の構成を示す回路図である。また、図２５は図２４に示したデコーダ回路が備えるドライバ回路の従来の構成を示す回路図であり、図２６は図２４に示したデコーダ回路が備えるＮＡＮＤゲートの構成を示す回路図である。図２７は図２４に示したデコーダ回路の動作を示すタイミングチャートである。なお、図２４に示すデコーダ回路は４ビットのアドレス信号を１６のデコード信号にデコードする場合の構成例を示している。
【０００７】
図２４に示すように、従来のデコーダ回路は、アドレス信号を各ビット毎に反転させる複数のインバータ１１と、デコード結果を出力させるためのタイミングクロック信号の入力で、アドレス信号及びインバータの出力信号をそれぞれ出力する、複数のＮＡＮＤゲート及びインバータを備えた第１の論理積回路１２と、第１の論理積回路１２の出力信号のうち、アドレス信号の２ビット毎に、アドレス信号及びインバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する複数のＮＡＮＤゲート及びインバータを備えた第２の論理積回路１３と、第２の論理積回路１３の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する複数のＮＡＮＤゲート及びインバータを備えた第３の論理積回路１４とを有する構成である。なお、第３の論理積回路１４が備えるインバータはそれぞれワード線を駆動するためのドライバ回路となる。
【０００８】
図２５に示すように、従来のドライバ回路は、出力信号を電源電位側（以下、高電位と称す）に遷移させるＰＭＯＳトランジスタＱＰ１と、ＰＭＯＳトランジスタＱＰ１とゲートどうしが共通に接続され、出力信号を接地電位側（以下低電位と称す）に遷移させるＮＭＯＳトランジスタＱＮ１とを有する構成である。ここで、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１のサイズ比は、出力信号を低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値に設定される。
【０００９】
なお、図２４に示したデコーダ回路が有するインバータは、図２５に示したドライバ回路と同様の構成であり、各インバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比は、出力信号を低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値にそれぞれ設定される。
【００１０】
図２６に示すように、デコーダ回路が有するＮＡＮＤゲートは、出力信号を高電位に遷移させる並列に接続された２つのＰＭＯＳトランジスタＱＰ２，ＱＰ３と、出力信号を低電位に遷移させる直列に接続された２つのＮＭＯＳトランジスタＱＮ２，ＱＮ３とを有する構成である。ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ１が入力される。また、ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ２が入力される。ここで、ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２のサイズ比、及びＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３のサイズ比は、上記ドライバ回路やインバータと同様に、出力信号ＯＵＴを低電位から高電位に遷移させる時間と高電位から低電位に遷移させる時間とが等しくなるような値にそれぞれ設定される。
【００１１】
このような構成において、次に図２４に示した従来のデコーダ回路の動作について図２７を用いて説明する。
【００１２】
外部から供給されるアドレス信号が確定すると、デコーダ回路からデコード結果を出力させるために、図２７に示すような所定のパルス幅を有するタイミングクロック信号がコントローラから供給される。
【００１３】
上述したように、デコーダ回路の各ＮＡＮＤゲート、インバータ、及びドライバ回路は、出力信号が低電位から高電位に遷移する時間と高電位から低電位に遷移する時間とが等しくなるように、それぞれのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が設定されている。したがって、図２４に示すノードＮ０１、ノードＮ０２、及びアドレス信号で一意に決まるドライバ回路の出力からは、タイミングクロック信号と同様のパルス幅を有するデコード信号が所定の遅延時間を有して出力される（以下、活性化と称する場合もある）。
【００１４】
【発明が解決しようとする課題】
近年のＳＲＡＭなどの半導体記憶装置は、ＣＰＵによる処理の高速化に対応してアクセス時間の高速化がより一層求められている。また、携帯電話機やＰＤＡ（Personal Digital Assistance）等の移動端末装置でも用いられるために消費電流の低減も要求される。
【００１５】
図２５や図２６に示した従来のインバータやＮＡＮＤゲートを用いたデコーダ回路は、回路構成が簡単であるために消費電流が比較的少なくて済むが、高速化させるためには各素子の特性を改善するしか方法がないため、高速化が困難であるという問題があった。
【００１６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、消費電流を大きく増大させることなく高速化を実現するデコーダ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため本発明のドライバ回路は、ゲートに入力される第１のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタ、及びゲートに入力される第２のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号を出力するラッチ部と、
を有する構成である。
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を低電位で保ってもよい。
【００１８】
また、本発明の他のドライバ回路は、ゲートに入力される第１のパルス信号が高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタ、及びゲートに入力される第２のパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号とその反転信号である第３のパルス信号を出力するラッチ部と、
外部より供給される１個もしくは複数個の入力信号と前記第３のパルス信号が入力され、前記第１のパルス信号を出力する入力制御回路と、
を有する構成である。
【００１９】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を低電位から高電位に遷移させ、かつ、前記第３のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を低電位で保ち、かつ、前記第３のパルス信号を高電位で保ってもよく、
前記入力制御回路は、
外部より供給される１個もしくは複数個の入力信号の論理演算結果に応答して、第１のパルス信号を高電位から低電位に遷移させ、
前記第３のパルス信号が高電位から低電位に切り換わることで、第１のパルス信号を低電位から高電位に遷移させてもよい。
【００２０】
また、本発明の他のドライバ回路は、複数種類の入力信号がそれぞれ高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、直列に接続された複数のＰＭＯＳトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
または、複数種類の入力信号のうち、いずれか１つが高電位から低電位に切り換わると出力信号を低電位から高電位に遷移させる、並列に接続された複数のＰＭＯＳトランジスタ、及びゲートに入力されるパルス信号が低電位から高電位に切り換わると前記出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
【００２１】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を低電位で保ってもよい。
【００２２】
また、本発明の他のドライバ回路は、ゲートに入力される第１のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタ、ゲートに入力される第２のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号を出力するラッチ部と、
を有する構成である。
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を高電位で保ってもよい。
【００２３】
また、本発明の他のドライバ回路は、ゲートに入力される第１のパルス信号が低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる駆動用ＮＭＯＳトランジスタ、ゲートに入力される第２のパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記第２のパルス信号とその反転信号である第３のパルス信号を出力するラッチ部と、
外部より供給される１個もしくは複数個の入力信号と前記第３のパルス信号が入力され、前記第１のパルス信号を出力する入力制御回路と、
を有する構成である。
【００２４】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記第２のパルス信号を高電位から低電位に遷移させ、かつ前記第３のパルス信号を低電位から高電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記第２のパルス信号を高電位で保ち、かつ、前記第３のパルス信号を低電位で保ってもよく、
前記入力制御回路は、
外部より供給される１個もしくは複数個の入力信号の論理演算結果に応答して、第１のパルス信号を低電位から高電位に遷移させ、
前記第３のパルス信号が低電位から高電位に切り換わることで、第１のパルス信号を高電位から低電位に遷移させてもよい。
【００２５】
さらに、本発明の他のドライバ回路は、複数種類の入力信号がそれぞれ低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、直列に接続された複数のＮＭＯＳトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
または、複数種類の入力信号のうち、いずれか１つが低電位から高電位に切り換わると出力信号を高電位から低電位に遷移させる、並列に接続された複数のＮＭＯＳトランジスタ、及びゲートに入力されるパルス信号が高電位から低電位に切り換わると前記出力信号を低電位から高電位に遷移させる駆動用ＰＭＯＳトランジスタを備えた出力駆動部と、
互いの入力と出力がそれぞれ接続された２つのインバータを備え、前記出力駆動部の出力信号を保持するための出力保持部と、
外部より供給されるリセット信号が入力され、前記出力駆動部の出力信号に応答して、前記パルス信号を出力するラッチ部と、
を有する。
【００２６】
ここで、前記ラッチ部は、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が低電位である場合には前記パルス信号を高電位から低電位に遷移させ、
前記リセット信号が入力されたときに前記出力駆動部の出力信号が高電位である場合には前記パルス信号を高電位で保ってもよい。
【００２７】
一方、本発明のデコーダ回路は、アドレス信号を各ビット毎に反転させる複数のインバータと、
デコード結果を出力させるための活性化タイミングクロック信号の入力で、前記アドレス信号及び前記インバータの出力信号をそれぞれ出力する第１の論理積回路と、
前記第１の論理積回路の出力信号のうち、前記アドレス信号の２ビット毎に、前記アドレス信号及び前記インバータの出力信号の全ての組み合わせにおける論理積をそれぞれ出力する第２の論理積回路と、
前記第２の論理積回路の出力信号の全ての組み合わせにおける論理積をそれぞれ出力する第３の論理積回路と、
を有し、前記アドレス信号のデコード結果を出力するデコーダ回路であって、
前記第１の論理積回路、前記第２の論理積回路、あるいは前記第３の論理積回路がそれぞれ有するＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第１の論理積回路、前記第２の論理積回路、あるいは前記第３の論理積回路ががそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定され、
前記第２の論理積回路、または前記第３の論理積回路から入力信号が供給され、リセット信号として前記デコード結果の出力を停止させるための不活性化タイミングクロック信号が供給される、複数の上記ドライバ回路を有する構成である。
【００２８】
上記のように構成されたドライバ回路では、出力駆動部を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが入力信号またはリセット信号により個別に駆動されるため、入力信号またはリセット信号を供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。
【００２９】
また、ラッチ部により、出力駆動部が活性化されたときのみリセット信号で不活性化することで、ドライバ回路の不要な動作が抑制される。
【００３０】
上記のように構成されたデコーダ回路では、第１の論理積回路、第２の論理積回路、あるいは第３の論理積回路がそれぞれ有するＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、第１の論理積回路、第２の論理積回路、あるいは第３の論理積回路がそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定されることで、第１の論理積回路に入力された活性化タイミングクロック信号の立ち上がりエッジのタイミングが最終段まで高速に伝達される。
【００３１】
また、デコーダ回路の最終段に本発明のデコーダ回路を用いることで、不活性化タイミングクロック信号により高速にデコード結果の出力が停止される。
【００３２】
このとき、ドライバ回路にラッチ部を備えることで、デコード結果を出力しているドライバ回路のみ不活性化タイミングクロック信号でデコード結果の出力が停止される。
【００３３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３４】
（第１の実施の形態）
図１は本発明の半導体記憶装置が有するドライバ回路の第１の実施の形態の構成を示す回路図であり、図２は図１に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。なお、図２に示すデコーダ回路は４ビットのアドレス信号を１６個の信号にデコードする場合の構成例を示している。アドレス信号は４ビットに限定されるものではなく、メモリセルアレイの記憶容量に応じて、例えば、８、１６、３２ビット等に設定される。
【００３５】
図１に示すように、第１の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部１０１と、出力信号ＯＵＴを保持するための出力保持部１０２とを有する構成である。
【００３６】
出力駆動部１０１は、入力信号ＩＮが供給される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳトランジスタＱＰ１１と、外部からリセット信号ＲＳが供給される、出力信号ＯＵＴを低電位に遷移させるＮＭＯＳトランジスタＱＮ１１とを有する構成である。
【００３７】
出力保持部１０２は、互いの入力と出力がそれぞれ接続された２つのインバータを備え、その接続端が出力駆動部１０１の出力端に接続されている。
【００３８】
このような構成では、出力駆動部を構成するＰＭＯＳトランジスタＱＰ１１とＮＭＯＳトランジスタＱＮ１１とが、入力信号ＩＮまたはリセット信号ＲＳにより個別に駆動されるため、入力信号ＩＮ及びリセット信号ＲＳを供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。したがって、従来の構成に比べて高速に動作するドライバ回路を得ることができる。
【００３９】
なお、図１に示した構成では、出力駆動部１０１のＰＭＯＳトランジスタＱＰ１１に入力信号ＩＮが供給され、ＮＭＯＳトランジスタＱＮ１１にリセット信号ＲＳが供給される構成を示しているが、ＰＭＯＳトランジスタＱＰ１１にリセット信号ＲＳが供給され、ＮＭＯＳトランジスタＱＮ１１に入力信号ＩＮが供給される構成であってもよい。その場合、入力信号ＩＮ及びリセット信号ＲＳに対する出力信号ＯＵＴの論理が逆になる。
【００４０】
図２に示すように、第１の実施の形態のデコーダ回路は、図２４に示した従来のデコーダ回路の第３の論理積回路の最終段が図１に示したドライバ回路に変更された構成である。
【００４１】
また、デコーダ回路からデコード結果を出力させるための活性化タイミングクロック信号の入力端から奇数段目に配置されたＮＡＮＤゲートは、その出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比がそれぞれ設定されている（レシオ  大）。
【００４２】
さらに、活性化タイミングクロック信号の入力端から偶数段目に配置されるインバータは、その出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるように、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比がそれぞれ設定されている（レシオ  小）。
【００４３】
このように、デコーダ回路が有する各ＮＡＮＤゲート及びインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比をそれぞれ設定することで、活性化タイミングクロック信号の立ち上がりエッジからドライバ回路の出力パルスが立ち上がるまでの遅延量を従来のデコーダ回路に比べて少なくすることができる。具体的には、従来のデコーダ回路に比べて約７０％程度の遅延量が実現できる。
【００４４】
また、本実施形態のデコーダ回路では、最終段に配置された各ドライバ回路に対して、出力信号ＯＵＴを高電位から低電位に遷移させるための不活性化タイミングクロック信号をリセット信号ＲＳとして供給する。このような不活性化タイミングクロック信号を用いてドライバ回路の出力信号ＯＵＴを高電位から低電位に遷移させることで、活性化タイミングクロック信号によって高電位に遷移したドライバ回路の出力信号ＯＵＴを不活性化タイミングクロック信号のタイミングで高速に低電位に遷移させることができる。したがって、図２４に示した従来の構成よりも高速に動作するデコーダ回路が得られる。
【００４５】
次に、図２に示したデコーダ回路の動作について図３を用いて説明する。
【００４６】
図３は図２に示したデコーダ回路の動作を示すタイミングチャートである。
【００４７】
図３に示すように、本実施形態のデコーダ回路では、活性化タイミングクロック信号の初期値は低電位であり、デコード信号の初期値は低電位である。また、不活性化タイミングクロック信号の初期値は低電位である。
【００４８】
このような状態で外部から供給されるアドレス信号が確定すると、図３に示すように活性化タイミングクロック信号が低電位から高電位に遷移し、所定の時間が経過した後、高電位から低電位に遷移する。すなわち、所定のパルス幅を有する活性化タイミングクロック信号がコントローラから供給される。
【００４９】
活性化タイミングクロック信号が低電位から高電位に遷移すると、図２に示したノードＮ０１、ノードＮ０２も低電位から高電位に遷移する。このとき、デコーダ回路が有するＮＡＮＤゲート及びインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比がそれぞれ上述したように設定されているため、ドライバ回路には従来のデコーダ回路よりも少ない遅延量で高電位から低電位に遷移する入力信号が供給される。
【００５０】
また、活性化タイミングクロック信号が高電位から低電位に遷移すると、図２に示したノードＮ０１、ノードＮ０２は、従来のデコーダ回路よりも多い遅延量で高電位から低電位に遷移し、図３に示すようにパルス幅が広がっていく。
【００５１】
デコーダ回路の最終段では、活性化タイミングクロック信号が低電位から高電位に遷移すると、アドレス信号で一意に決まるドライバ回路にのみ高電位から低電位に遷移する入力信号ＩＮが供給され、そのドライバ回路の出力信号ＯＵＴ（デコード信号）が低電位から高電位に遷移する。この状態は、活性化タイミングクロック信号が高電位から低電位に遷移して入力信号が低電位から高電位に遷移しても出力保持部１０２により維持される。
【００５２】
続いて、不活性化タイミングクロック信号が低電位から高電位に遷移すると、各ドライバ回路が有する出力駆動部のＮＭＯＳトランジスタがそれぞれオンし、高電位状態にあったドライバ回路の出力信号ＯＵＴが低電位に遷移する。すなわち、活性化タイミングクロック信号により高電位に遷移したドライバ回路の出力を不活性化タイミングクロック信号のタイミングで低電位に遷移させることができる。
【００５３】
ここで、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、ノードＮ０２が高電位の間は不活性化タイミングクロック信号（リセット信号ＲＳ）を低電位から高電位に遷移させない必要がある。
【００５４】
なお、ドライバ回路がＰＭＯＳトランジスタＱＰ１１にリセット信号ＲＳが供給され、ＮＭＯＳトランジスタＱＮ１１に入力信号ＩＮが供給される構成である場合は、上述したように入力信号及びリセット信号に対する出力信号の論理が反転する。したがって、この場合は、第３の論理積回路のＮＡＮＤゲートをＡＮＤゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる構成にすればよい。
【００５５】
（第２の実施の形態）
次に本発明の半導体記憶装置の第２の実施の形態について図面を参照して説明する。
【００５６】
図４は本発明の半導体記憶装置が有するドライバ回路の第２の実施の形態の構成を示す回路図であり、図５は図４に示したラッチ部の構成を示す回路図である。
【００５７】
デコーダ回路では最終段に配置された複数のドライバ回路のうち、アドレス信号で一意に決まるいずれか１つが選択されて入力信号が供給される（活性化される）。第１の実施の形態のデコーダ回路では、活性化されていないドライバ回路も不活性化タイミングクロック信号によって動作させるため、消費電流が不必要に多くなる問題がある。そこで、第２の実施の形態では、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作させるようにする。
【００５８】
図４に示すように、第２の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部２０１と、出力信号ＯＵＴを保持するための出力保持部２０２と、出力信号ＯＵＴに応じてリセット信号ＲＳで動作させるか否かを制御するラッチ部２０３とを有する構成である。
【００５９】
出力駆動部２０１は、入力信号ＩＮが供給される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳトランジスタＱＰ２１と、ラッチ部２０３の内部ノード信号ＲＳ１が供給される、出力信号ＯＵＴを低電位に遷移させるＮＭＯＳトランジスタＱＮ２１とを備えた構成である。
【００６０】
出力保持部２０２は、互いの入力と出力がそれぞれ接続された２つのインバータを備え、その接続端が出力駆動部２０１の出力端に接続されている。
【００６１】
図５に示すように、ラッチ部２０３は、リセット信号ＲＳが入力される第１のＮＡＮＤゲート２１と、第１のＮＡＮＤゲート２１の出力を反転する第１のインバータ２２と、出力駆動部２０１の出力信号ＯＵＴを反転する第２のインバータ２３と、第２のインバータ２３の出力信号及び第１のＮＡＮＤゲート２１の出力信号が入力される第２のＮＡＮＤゲート２４とを有する構成である。第２のＮＡＮＤゲート２４の出力信号は第１のＮＡＮＤゲート２１の入力に帰還される。なお、デコーダ回路は図２に示した第１の実施の形態と同様の構成であるため、その説明は省略する。
【００６２】
次に、図４に示したドライバ回路の動作について図６を用いて説明する。
【００６３】
図６は図４に示したドライバ回路の動作を示すタイミングチャートである。
【００６４】
まず、図６に示す時刻ｔ１〜時刻ｔ４について以下のように定義する。
【００６５】
時刻ｔ１：入力信号ＩＮが高電位から低電位に遷移する時刻
時刻ｔ２：入力信号ＩＮが低電位から高電位に遷移する時刻
時刻ｔ３：内部ノード信号ＲＳ１が低電位から高電位に遷移する時刻
時刻ｔ４：内部ノード信号ＲＳ１が高電位から低電位に遷移する時刻
図６に示すように、入力信号ＩＮの初期値は高電位であり、出力信号ＯＵＴの初期値は低電位である。また、リセット信号ＲＳの初期値は低電位である。ここで、時刻ｔ１において入力信号ＩＮが高電位から低電位に遷移すると、出力駆動部２０１のＰＭＯＳトランジスタＱＰ２１がオンし、出力信号ＯＵＴが低電位から高電位に遷移する。このとき、ラッチ部２０３の内部ノードＬＴが低電位から高電位にセットされる。
【００６６】
この状態では、リセット信号ＲＳによる動作が有効になり、図６に示すようにラッチ部２０３の内部ノード信号ＲＳ１がリセット信号ＲＳと同様に遷移する。すなわち、時刻ｔ３において、リセット信号ＲＳが低電位から高電位に遷移すると、ラッチ部２０３の内部ノード信号ＲＳ１も低電位から高電位に遷移する。この結果、出力駆動部２０１のＮＭＯＳトランジスタＱＮ２１がオンし、出力信号ＯＵＴが高電位から低電位に遷移する。
【００６７】
続いて、時刻ｔ４において、リセット信号ＲＳが高電位から低電位に遷移すると、ラッチ部２０３の内部ノード信号ＲＳ１が高電位から低電位に遷移し、同時にラッチ部２０３の内部ノードＬＴが高電位から低電位にリセットされて一連の動作を終了する。
【００６８】
ここで、入力信号ＩＮが高電位で維持され、出力信号ＯＵＴが低電位で維持されていると、ラッチ部２０３の内部ノードＬＴが低電位で維持されるため、リセット信号ＲＳが低電位から高電位に遷移しても、内部ノード信号ＲＳ１は低電位で維持される。したがって出力駆動部２０１のＮＭＯＳトランジスタＱＮ２１がオンすることなく、ドライバ回路は全く動作しない。
【００６９】
したがって、図２に示すデコーダ回路の最終段に本実施形態のドライバ回路を備えれば、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作するため、デコーダ回路の消費電流を低減することができる。
【００７０】
なお、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、入力信号ＩＮが低電位から高電位に遷移する前にリセット信号ＲＳ（不活性化タイミングクロック信号）を低電位から高電位に遷移しないようにする。また、リセット信号ＲＳが高電位から低電位に遷移する前に次の入力信号ＩＮを高電位から低電位に遷移しないように（次の活性化タイミング信号を低電位から高電位に遷移しないように）する必要がある。
【００７１】
本実施形態のデコーダ回路と第１の実施の形態のデコーダ回路のリセット動作時の消費電流を比較すると、以下のようになる。
【００７２】
図４に示したドライバ回路をファンアウト４程度で設計すると、リセット信号ＲＳの入力容量は「１」、出力駆動部のＮＭＯＳトランジスタの入力容量は「１０」、信号線容量は「１００」となる。このとき、第１の実施の形態のデコーダ回路ではリセット動作時に充放電されるトランジスタ容量が以下のようになる。
【００７３】
１０×１６＋１００×１＝２６０
これに対して、本実施形態のデコーダ回路では、リセット動作時に充放電されるトランジスタ容量が以下のようになる。但し、ラッチ部２０３の内部容量を５とする。
【００７４】
１×１６＋５×１＋１０×１＋１００×１＝１３１
したがって、リセット動作時に充放電されるトランジスタ容量を半減できる。特にアドレス信号のビット数が増大すればこの差は大きくなる。例えば、アドレス信号が８ビットの場合、出力される信号線の本数は２５６本である。したがって、リセット動作時に充放電されるトランジスタ容量は、第１の実施の形態では２６６０となり、本実施形態では３７１となるため、第１の実施の形態のデコーダ回路の消費電流の１４％程度にまで削減できる。
【００７５】
（第３の実施の形態）
図７は本発明の半導体記憶装置が有するドライバ回路の第３の実施の形態の構成を示す回路図である。
【００７６】
第３の実施の形態のドライバ回路は、出力駆動部３０１が複数の入力信号（図７ではＩＮ１，ＩＮ２）にしたがって不図示の負荷をドライブする点で第２の実施の形態と異なっている。出力保持部及びラッチ部の構成は第２の実施の形態と同様であるため、その説明は省略する。
【００７７】
本実施形態の出力駆動部３０１は、出力信号ＯＵＴを高電位に遷移させる、直列に接続された複数のＰＭＯＳトランジスタ（図７ではＱＰ３１，ＱＰ３２）と、ラッチ部から出力される内部ノード信号ＲＳ１が入力される、出力信号ＯＵＴを低電位に遷移させるＮＭＯＳトランジスタＱＮ３１とを有する構成である。
【００７８】
このように複数のＰＭＯＳトランジスタを直列に接続し、それぞれに入力信号を供給することで、出力駆動部３０１に複数入力の論理積演算結果を出力する機能を持たせることができる。
【００７９】
なお、出力駆動部３０１が有するＰＭＯＳトランジスタは直列に接続されている必要はなく、複数のＰＭＯＳトランジスタを並列に接続する構成にしてもよい。その場合、出力駆動部３０１に複数入力の論理和演算結果を出力する機能を持たせることができる。また、出力駆動部３０１が有するＰＭＯＳトランジスタを直列及び並列に接続すれば、出力駆動部３０１に論理積と論理和とを組み合わせた所望の論理演算機能を持たせることができる。
【００８０】
第３の実施の形態のドライバ回路は、出力駆動部３０１に備えた論理演算機能にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号ＯＵＴが供給される。その他の動作は第２の実施の形態と同様であるため、その説明は省略する。
【００８１】
本実施形態のように、ドライバ回路の出力駆動部３０１に所望の論理演算機能を備えることで、デコーダ回路の最終段に配置されるドライバ回路にその前段のＮＡＮＤゲートの機能を持たせることができる。したがって、図８に示すように、デコーダ回路の第３の論理積回路が有するＮＡＮＤゲートを削減できるため、デコーダ回路の消費電流を第２の実施の形態よりもさらに低減することができる。
【００８２】
（第４の実施の形態）
図９は本発明の半導体記憶装置が有するドライバ回路の第４の実施の形態の構成を示す回路図である。
【００８３】
第４の実施の形態のドライバ回路は、図４に示した第２の実施の形態のドライバ回路に、複数の入力信号（図８ではＩＮ１、ＩＮ２）が供給される、所定の論理回路（図９では２入力ＮＡＮＤゲート）４０４を追加した構成である。
【００８４】
論理回路４０４の出力信号は出力駆動部のＰＭＯＳトランジスタに供給される。論理回路４０４の構成は、ＮＡＮＤゲート、ＮＯＲゲート、あるいはそれらを組み合わせたどのような回路であってもよい。その他の構成は第２の実施の形態と同様であるため、その説明は省略する。
【００８５】
第４の実施の形態のドライバ回路では、論理回路４０４にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号ＯＵＴが供給される。その他の動作は第２の実施の形態と同様であるため、その説明は省略する。
【００８６】
本実施形態では、ドライバ回路に所望の論理回路４０４を備えることで、デコーダ回路の最終段に配置されるドライバ回路に、その前段の論理ゲートの機能を持たせている。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第３の実施の形態と同様に図８に示す回路で構成される。
【００８７】
（第５の実施の形態）
図１０は本発明の半導体記憶装置が有するドライバ回路の第５の実施の形態の構成を示す回路図であり、図１１は図１０に示したラッチ回路の構成を示す回路図である。
【００８８】
第５の実施の形態のドライバ回路は、図４に示した第２の実施の形態のドライバ回路に、入力信号及びリセット信号のタイミング条件を緩和するための入力制御回路５０５を追加した構成である。また、図１１に示すように、本実施形態のラッチ部５０３は、図５に示した第２の実施の形態と同様構成のラッチ部が有する第１のＮＡＮＤゲート５１から内部ノード信号ＲＳＢを出力させる構成である。その他の構成は第２の実施の形態と同様であるため、その説明は省略する。
【００８９】
図１０に示すように、入力制御回路５０５は、出力信号を高電位に遷移させる、並列に接続された３つのＰＭＯＳトランジスタＱＰ５１，ＱＰ５２，ＱＰ５３と、出力信号を低電位に遷移させる、直列に接続された３つのＮＭＯＳトランジスタＱＮ５１，ＱＮ５２，ＱＮ５３とを有する構成である。ＰＭＯＳトランジスタＱＰ５１とＮＭＯＳトランジスタＱＮ５１とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ１が入力される。また、ＰＭＯＳトランジスタＱＰ５２とＮＭＯＳトランジスタＱＮ５２とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ２が入力される。さらに、ＰＭＯＳトランジスタＱＰ５３とＮＭＯＳトランジスタＱＮ５３とはそれぞれのゲートどうしが共通に接続され、ラッチ部５０３から出力される内部ノード信号ＲＳＢが入力される。
【００９０】
なお、入力制御回路５０５は、複数の入力信号（図１０ではＩＮ１、ＩＮ２）の論理積演算を出力する機能も備えている。入力信号が１つの場合は、ＰＭＯＳトランジスタＱＰ５１とＮＭＯＳトランジスタＱＮ５１、あるいはＰＭＯＳトランジスタＱＰ５２とＮＭＯＳトランジスタＱＮ５２のいずれか一方が不要になる。入力制御回路５０５は、内部ノード信号ＲＳＢで出力駆動部のＰＭＯＳトランジスタをオフさせるＰＭＯＳトランジスタＱＰ５３とＮＭＯＳトランジスタＱＮ５３を備えていれば、どのような論理演算機能を備えていてもよい。
【００９１】
上述したように、第２の実施の形態のドライバ回路では、入力信号ＩＮが低電位から高電位に遷移する前にリセット信号ＲＳ（不活性化タイミングクロック信号）を低電位から高電位に遷移しないようにする必要があった。また、リセット信号ＲＳが高電位から低電位に遷移する前に次の入力信号ＩＮを高電位から低電位に遷移しないように（次の活性化タイミング信号を低電位から高電位に遷移しないように）する必要があった。
【００９２】
本実施形態のドライバ回路では、図１２に示すように、入力信号ＩＮが高電位から低電位に遷移する（入力制御回路にＮＡＮＤゲート機能を備えているため第２の実施の形態とは論理が逆になっている）前にリセット信号ＲＳが低電位から高電位に遷移しても、入力制御回路５０５により出力駆動部のＰＭＯＳトランジスタがオフされるため、出力駆動部は貫通電流を生ずることなく動作する。
【００９３】
なお、図１０に示した入力制御回路では、リセット信号が高電位から低電位に遷移する前に入力信号ＩＮが高電位から低電位に遷移する必要がある。
【００９４】
また、本実施形態では、上述したように入力制御回路５０５に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第３の実施の形態と同様に図８に示す回路で構成される。
【００９５】
（第６の実施の形態）
図１３は本発明の半導体記憶装置が有するドライバ回路の第６の実施の形態の構成を示す回路図である。
【００９６】
第６の実施の形態のドライバ回路は、入力制御回路に出力駆動部の出力信号ＯＵＴを帰還させる構成であり、第５の実施の形態の入力制御回路よりも入力信号及びリセット信号のタイミング条件をさらに緩和させた構成である、その他の構成は第５の実施の形態と同様であるため、その説明は省略する。
【００９７】
本実施形態のドライバ回路が有する入力制御回路６０５は、出力を低電位に遷移させる直列に接続された３つのＮＭＯＳトランジスタＱＮ６１，ＱＮ６２，ＱＮ６３と、ラッチ部から出力される内部ノード信号ＲＳＢが入力される、出力を高電位に遷移させるＰＭＯＳトランジスタＱＰ６１と、出力駆動部の出力信号ＯＵＴを反転するインバータ６１と、インバータ６１の出力信号が入力される、出力を高電位に遷移させるＰＭＯＳトランジスタＱＰ６２とを有する構成である。
【００９８】
なお、入力制御回路６０５は、複数の入力信号（図１３ではＩＮ１、ＩＮ２）の論理積演算を出力する機能も備えている。入力信号が１つの場合は、ＮＭＯＳトランジスタＱＮ６１、あるいはＮＭＯＳトランジスタＱＮ６２のいずれか一方が不要になる。入力制御回路６０５は、出力駆動部の出力信号ＯＵＴで駆動されるインバータ６１及びＰＭＯＳトランジスタＱＰ６２を備えていればどのような論理演算機能を備えていてもよい。
【００９９】
図１３に示した入力制御回路６０５の論理積演算を行う回路構成では、内部ノード信号ＲＳＢが高電位のときに入力信号ＩＮ１，ＩＮ２の少なくとも一方が低電位になると、出力駆動部のＰＭＯＳトランジスタのゲート電圧が不定状態になる。そこで、ＰＭＯＳトランジスタＱＰ６２をオンさせて出力駆動部のＰＭＯＳトランジスタのゲート電圧を高電位に確定させる。
【０１００】
このような構成にすることで、リセット信号ＲＳが低電位から高電位に遷移する前に入力信号ＩＮ１，ＩＮ２が高電位から低電位に遷移しても、入力制御回路６０５により出力駆動部のＰＭＯＳトランジスタがオフされるため、出力駆動部が貫通電流を生ずることなく動作する。特に、出力信号ＯＵＴが低電位から高電位に遷移すれば、出力駆動部のＰＭＯＳトランジスタが入力制御回路６０５でオフされるため、第５の実施の形態のように、リセット信号が高電位から低電位に遷移する前に入力信号ＩＮを高電位から低電位に遷移させる必要もなくなる。
【０１０１】
また、本実施形態では、上述したように入力制御回路６０５に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第３の実施の形態と同様に図８に示す回路で構成される。
【０１０２】
（第７の実施の形態）
図１４は本発明の半導体記憶装置が有するドライバ回路の第７の実施の形態の構成を示す回路図であり、図１５は図１３に示したラッチ回路の構成を示す回路図である。
【０１０３】
図１４に示すように、第７の実施の形態のドライバ回路は、不図示の負荷をドライブするための出力駆動部７０１と、出力信号ＯＵＴを保持するための出力保持部７０２と、出力信号ＯＵＴに応じてリセット信号ＲＳで動作させるか否かを制御するラッチ部７０３とを有する構成である。
【０１０４】
出力駆動部７０１は、入力信号ＩＮが供給される、出力信号ＯＵＴを低電位に遷移させるＮＭＯＳトランジスタＱＮ７１と、ラッチ部７０３の内部ノード信号ＲＳ１が供給される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳトランジスタＱＰ７１とを備えた構成である。
【０１０５】
出力保持部７０２は、互いの入力と出力がそれぞれ接続された２つのインバータを備え、その接続端が出力駆動部７０１の出力端に接続されている。
【０１０６】
図１５に示すように、ラッチ部７０３は、リセット信号ＲＳが入力される第１のＮＯＲゲート７１と、第１のＮＯＲゲート７１の出力を反転する第１のインバータ７２と、出力駆動部７０１の出力信号ＯＵＴを反転する第２のインバータ７３と、第２のインバータ７３の出力信号及び第１のＮＯＲゲート７１の出力信号が入力される第２のＮＯＲゲート７４とを有する構成である。第２のＮＯＲゲート７４の出力信号は第１のＮＯＲゲート７１の入力に帰還される。
【０１０７】
なお、本実施形態のドライバ回路を最終段に有するデコーダ回路は、図２に示した構成のうち、第３の論理積回路のＮＡＮＤゲートをＡＮＤゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる構成である。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。
【０１０８】
次に、図１４に示したドライバ回路の動作について図１６を用いて説明する。
【０１０９】
図１６は図１４に示したドライバ回路の動作を示すタイミングチャートである。
【０１１０】
まず、図１６に示す時刻ｔ５〜時刻ｔ８について以下のように定義する。
【０１１１】
時刻ｔ５：入力信号ＩＮが低電位から高電位に遷移する時刻
時刻ｔ６：入力信号ＩＮが高電位から低電位に遷移する時刻
時刻ｔ７：内部ノード信号ＲＳ１が高電位から低電位に遷移する時刻
時刻ｔ８：内部ノード信号ＲＳ１が低電位から高電位に遷移する時刻
図１６に示すように、入力信号ＩＮの初期値は低電位であり、出力信号ＯＵＴの初期値は高電位である。また、リセット信号ＲＳの初期値は高電位である。ここで、時刻ｔ５において入力信号ＩＮが低電位から高電位に遷移すると、出力駆動部７０１のＰＭＯＳトランジスタＱＰ７１がオンし、出力信号ＯＵＴが高電位から低電位に遷移する。このとき、ラッチ部７０３の内部ノードＬＴが高電位から低電位にセットされる。
【０１１２】
この状態では、リセット信号ＲＳによる動作が有効になり、図１６に示すようにラッチ部７０３の内部ノード信号ＲＳ１がリセット信号ＲＳと同様に遷移する。すなわち、時刻ｔ７において、リセット信号ＲＳが高電位から低電位に遷移すると、ラッチ部７０３の内部ノード信号ＲＳ１も高電位から低電位に遷移する。この結果、出力駆動部７０１のＰＭＯＳトランジスタＱＰ７１がオンし、出力信号ＯＵＴが低電位から高電位に遷移する。
【０１１３】
続いて、時刻ｔ８において、リセット信号ＲＳが低電位から高電位に遷移すると、ラッチ部７０３の内部ノード信号ＲＳ１が低電位から高電位に遷移し、同時にラッチ部７０３の内部ノードＬＴが低電位から高電位にリセットされて一連の動作を終了する。
【０１１４】
ここで、入力信号ＩＮが低電位で維持され、出力信号ＯＵＴが高電位で維持されていると、ラッチ部７０３の内部ノードＬＴが高電位で維持されるため、リセット信号ＲＳが高電位から低電位に遷移しても、内部ノード信号ＲＳ１は高電位で維持される。したがって出力駆動部７０１のＰＭＯＳトランジスタＱＰ７１がオンすることなく、ドライバ回路は全く動作しない。
【０１１５】
したがって、第２の実施の形態と同様に、デコーダ回路の最終段に本実施形態のドライバ回路を備えれば、活性化されたドライバ回路のみ不活性化タイミングクロック信号で動作するため、デコーダ回路の消費電流を低減することができる。
【０１１６】
なお、本実施形態のドライバ回路は、第２の実施の形態で示したドライバ回路に対して入力信号に対する出力信号の論理が逆であるため、上述したように、図２に示したデコーダ回路の構成のうち、第３の論理積回路のＮＡＮＤゲートをＡＮＤゲートに変更し、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる。
【０１１７】
また、本実施形態のデコーダ回路を正しく動作させるためには、ドライバ回路内で電源電位から接地電位に直接電流が流れる貫通電流が生じないように、入力信号ＩＮが高電位から低電位に遷移する前にリセット信号ＲＳ（不活性化タイミングクロック信号）を高電位から低電位に遷移しないようにする。また、リセット信号ＲＳが低電位から高電位に遷移する前に次の入力信号ＩＮを低電位から高電位に遷移しないように（次の活性化タイミング信号を低電位から高電位に遷移しないように）する必要がある。
【０１１８】
（第８の実施の形態）
図１７は本発明の半導体記憶装置が有するドライバ回路の第８の実施の形態の構成を示す回路図である。
【０１１９】
第８の実施の形態のドライバ回路は、出力駆動部８０１が複数の入力信号（図１７ではＩＮ１，ＩＮ２）にしたがって不図示の負荷をドライブする点で第７の実施の形態と異なっている。出力保持部及びラッチ部の構成は第７の実施の形態と同様であるため、その説明は省略する。
【０１２０】
本実施形態の出力駆動部８０１は、出力信号ＯＵＴを低電位に遷移させる、直列に接続された複数のＮＭＯＳトランジスタ（図１７ではＱＮ８１，ＱＮ８２）と、ラッチ部から出力される内部ノード信号ＲＳ１が入力される、出力信号ＯＵＴを高電位に遷移させるＰＭＯＳトランジスタＱＰ８１とを有する構成である。
【０１２１】
このように複数のＮＭＯＳトランジスタを直列に接続し、それぞれに入力信号を供給することで、出力駆動部８０１に複数入力の論理積演算結果を出力する機能を持たせることができる。
【０１２２】
なお、出力駆動部８０１が有するＮＭＯＳトランジスタは直列に接続されている必要はなく、複数のＮＭＯＳトランジスタを並列に接続する構成にしてもよい。その場合、出力駆動部８０１に複数入力の論理和演算結果を出力する機能を持たせることができる。また、出力駆動部８０１が有するＮＭＯＳトランジスタを直列及び並列に接続すれば、出力駆動部８０１に論理積と論理和とを組み合わせた所望の論理演算機能を備えることができる。
【０１２３】
第８の実施の形態のドライバ回路は、出力駆動部８０１に備えた論理演算機能にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号ＯＵＴが供給される。その他の動作は第７の実施の形態と同様であるため、その説明は省略する。
【０１２４】
本実施形態のように、ドライバ回路の出力駆動部８０１に所望の論理演算機能を備えることで、デコーダ回路の最終段に配置されるドライバ回路にその前段のＮＡＮＤゲートの機能を持たせることができる。したがって、第３の実施の形態と同様に、第３の論理積回路が有するＮＡＮＤゲートを削減できるため、デコーダ回路の消費電流を第７の実施の形態よりもさらに低減することができる。
【０１２５】
なお、本実施形態のドライバ回路は、第３の実施の形態で示したドライバ回路に対して入力信号に対する出力信号の論理が逆であるため、図８に示したデコーダ回路の構成のうち、第２の論理積回路のインバータを無くし、不活性化タイミングクロック信号の初期値を高電位に設定して動作時に低電位に遷移させる。
【０１２６】
（第９の実施の形態）
図１８は本発明の半導体記憶装置が有するドライバ回路の第９の実施の形態の構成を示す回路図である。
【０１２７】
第９の実施の形態のドライバ回路は、図１４に示した第７の実施の形態のドライバ回路に、複数の入力信号（図１８ではＩＮ１、ＩＮ２）が供給される、所定の論理回路（図１９では２入力ＮＯＲゲート）９０４を追加した構成である。
【０１２８】
論理回路９０４の出力信号は出力駆動部のＮＭＯＳトランジスタに供給される。論理回路９０４の構成は、ＮＡＮＤゲート、ＮＯＲゲート、あるいはそれらを組み合わせたどのような回路であってもよい。その他の構成は第７の実施の形態と同様であるため、その説明は省略する。
【０１２９】
第７の実施の形態のドライバ回路は、論理回路９０４にしたがって各入力信号が所定の条件を満たしたときのみ不図示の負荷に出力信号ＯＵＴが供給される。その他の動作は第７の実施の形態と同様であるため、その説明は省略する。
【０１３０】
本実施形態では、ドライバ回路に所望の論理回路９０４を備えることで、デコーダ回路の最終段に配置されるドライバ回路に、その前段の論理ゲートの機能を持たせている。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第８の実施の形態と同様の構成である。
【０１３１】
（第１０の実施の形態）
図１９は本発明の半導体記憶装置が有するドライバ回路の第１０の実施の形態の構成を示す回路図であり、図２０は図１９に示したラッチ回路の構成を示す回路図である。
【０１３２】
第１０の実施の形態のドライバ回路は、図１４に示した第７の実施の形態のドライバ回路に、入力信号及びリセット信号のタイミング条件を緩和するための入力制御回路１００５を追加した構成である。また、図２０に示すように、本実施形態のラッチ部１００３は、図１５に示した第７の実施の形態と同様構成のラッチ部が有する第１のＮＯＲゲートから内部ノード信号ＲＳＢを出力させる構成である。その他の構成は第７の実施の形態と同様であるため、その説明は省略する。
【０１３３】
図１９に示すように、入力制御回路１００５は、出力信号を低電位に遷移させる、並列に接続された３つのＮＭＯＳトランジスタＱＮ１０１，ＱＮ１０２，ＱＮ１０３と、出力信号を高電位に遷移させる、直列に接続された３つのＰＭＯＳトランジスタＱＰ１０１，ＱＰ１０２，ＱＰ１０３とを有する構成である。ＰＭＯＳトランジスタＱＰ１０１とＮＭＯＳトランジスタＱＮ１０１とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ１が入力される。また、ＰＭＯＳトランジスタＱＰ１０２とＮＭＯＳトランジスタＱＮ１０２とはそれぞれのゲートどうしが共通に接続され、入力信号ＩＮ２が入力される。さらに、ＰＭＯＳトランジスタＱＰ１０３とＮＭＯＳトランジスタＱＮ１０３とはそれぞれのゲートどうしが共通に接続され、ラッチ部１００３から出力される内部ノード信号ＲＳＢが入力される。
【０１３４】
なお、入力制御回路１００５は、複数の入力信号（図１９ではＩＮ１、ＩＮ２）の論理積演算を出力する機能も備えている。入力信号が１つの場合は、ＰＭＯＳトランジスタＱＰ１０１とＮＭＯＳトランジスタＱＮ１０１、あるいはＰＭＯＳトランジスタＱＰ１０２とＮＭＯＳトランジスタＱＮ１０２のいずれか一方が不要になる。入力制御回路１００５は、内部ノード信号ＲＳＢで出力駆動部のＮＭＯＳトランジスタをオフさせるＰＭＯＳトランジスタＱＰ１０３とＮＭＯＳトランジスタＱＮ１０３を備えていれば、どのような論理演算機能を備えていてもよい。
【０１３５】
上述したように、第７の実施の形態のドライバ回路では、入力信号ＩＮが高電位から低電位に遷移する前にリセット信号ＲＳ（不活性化タイミングクロック信号）を高電位から低電位に遷移しないようにする必要があった。また、リセット信号ＲＳが低電位から高電位に遷移する前に次の入力信号ＩＮを低電位から高電位に遷移しないように（次の活性化タイミング信号を低電位から高電位に遷移しないように）する必要があった。
【０１３６】
本実施形態のドライバ回路では、図２１に示すように、入力信号ＩＮが低電位から高電位に遷移する（入力制御回路にＮＡＮＤゲート機能を備えているため第７の実施の形態とは論理が逆になっている）前にリセット信号ＲＳが高電位から低電位に遷移しても、入力制御回路１００５により出力駆動部のＮＭＯＳトランジスタがオフされるため、出力駆動部は貫通電流を生ずることなく動作する。
【０１３７】
なお、図１９に示した入力制御回路で１００５は、リセット信号が低電位から高電位に遷移する前に入力信号ＩＮが低電位から高電位に遷移する必要がある。
【０１３８】
また、本実施形態では、上述したように入力制御回路１００５に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第８の実施の形態と同様の構成である。
【０１３９】
（第１１実施例）
図２２は本発明の半導体記憶装置が有するドライバ回路の第１１の実施の形態の構成を示す回路図である。
【０１４０】
第１１の実施の形態のドライバ回路は、入力制御回路に出力駆動部の出力信号ＯＵＴを帰還させる構成であり、第１０の実施の形態の入力制御回路よりも入力信号及びリセット信号のタイミング条件をさらに緩和させた構成である、その他の構成は第１０の実施の形態と同様であるため、その説明は省略する。
【０１４１】
本実施形態のドライバ回路が有する入力制御回路１１０５は、出力を高電位に遷移させる直列に接続された３つのＰＭＯＳトランジスタＱＰ１１１，ＱＰ１１２，ＱＰ１１３と、ラッチ部から出力される内部ノード信号ＲＳＢが入力される、出力を低電位に遷移させるＮＭＯＳトランジスタＱＮ１１１と、出力駆動部の出力信号ＯＵＴを反転するインバータ１０６と、インバータ１１０６の出力信号が入力される、出力を低電位に遷移させるＮＭＯＳトランジスタＱＮ１１２とを有する構成である。
【０１４２】
なお、入力制御回路１１０５は、複数の入力信号（図２２ではＩＮ１、ＩＮ２）の論理積演算を出力する機能も備えている。入力信号が１つの場合は、ＰＭＯＳトランジスタＱＰ１１１、あるいはＰＭＯＳトランジスタＱＰ１１２のいずれか一方が不要になる。入力制御回路１１０５は、出力駆動部の出力信号ＯＵＴで駆動されるインバータ１１０６及びＮＭＯＳトランジスタＱＮ１１２を備えていればどのような論理演算機能を備えていてもよい。
【０１４３】
図２２に示した入力制御回路１１０５の論理積演算を行う回路構成では、内部ノード信号ＲＳＢが低電位のときに入力信号ＩＮ１，ＩＮ２の少なくとも一方が高電位になると、出力駆動部のＮＭＯＳトランジスタのゲート電圧が不定状態になる。そこで、ＮＭＯＳトランジスタＱＮ１１２をオンさせて出力駆動部のＮＭＯＳトランジスタのゲート電圧を低電位に確定させる。
【０１４４】
このような構成にすることで、リセット信号ＲＳが高電位から低電位に遷移する前に入力信号ＩＮ１，ＩＮ２が低電位から高電位に遷移しても、入力制御回路１１０５により出力駆動部のＮＭＯＳトランジスタがオフされるため、出力駆動部が貫通電流を生ずることなく動作する。特に、出力信号ＯＵＴが高電位から低電位に遷移すれば、出力駆動部のＮＭＯＳトランジスタが入力制御回路１１０５でオフされるため、第１０の実施の形態のように、リセット信号が低電位から高電位に遷移する前に入力信号ＩＮを低電位から高電位に遷移させる必要もなくなる。
【０１４５】
また、本実施形態では、上述したように入力制御回路１１０５に論理演算機能を備えているため、デコーダ回路の最終段に配置されるドライバ回路にその前段の論理ゲートの機能を持たせることができる。したがって、本実施形態のドライバ回路を最終段に有するデコーダ回路は、第８の実施の形態と同様の回路で構成される。
【０１４６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【０１４７】
本発明のドライバ回路は、出力駆動部を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタが入力信号またはリセット信号により個別に駆動されるため、入力信号またはリセット信号を供給する回路からみた負荷容量が従来のドライバ回路よりも低減する。したがって、従来の構成よりも高速に動作するドライバ回路が得られる。
【０１４８】
また、ラッチ部により、出力駆動部が活性化されたときのみリセット信号で不活性化することで、ドライバ回路の不要な動作が抑制される。
【０１４９】
一方、本発明のデコーダ回路は、第１の論理積回路、第２の論理積回路、あるいは第３の論理積回路がそれぞれ有するＮＡＮＤゲートのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が低電位から高電位に遷移する時間よりも高電位から低電位に遷移する時間が短くなるようにそれぞれ設定され、第１の論理積回路、第２の論理積回路、あるいは第３の論理積回路がそれぞれ有するインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比が、出力信号が高電位から低電位に遷移する時間よりも低電位から高電位に遷移する時間が短くなるようにそれぞれ設定されることで、第１の論理積回路に入力された活性化タイミングクロック信号の立ち上がりエッジのタイミングが最終段まで高速に伝達される。
【０１５０】
また、デコーダ回路の最終段に本発明のデコーダ回路を用いることで、不活性化タイミングクロック信号により高速にデコード結果の出力が停止される。
【０１５１】
したがって、従来の構成よりも高速に動作するデコーダ回路が得られる。
【０１５２】
このとき、ドライバ回路にラッチ部を備えることで、デコード結果を出力しているドライバ回路のみ不活性化タイミングクロック信号でデコード結果の出力が停止されるため、デコーダ回路の消費電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置が有するドライバ回路の第１の実施の形態の構成を示す回路図である。
【図２】図１に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。
【図３】図２に示したデコーダ回路の動作を示すタイミングチャートである。
【図４】本発明の半導体記憶装置が有するドライバ回路の第２の実施の形態の構成を示す回路図である。
【図５】図４に示したラッチ回路の構成を示す回路図である。
【図６】図４に示したドライバ回路の動作を示すタイミングチャートである。
【図７】本発明の半導体記憶装置が有するドライバ回路の第３の実施の形態の構成を示す回路図である。
【図８】図７に示したドライバ回路を最終段に備えたデコーダ回路の構成を示す回路図である。
【図９】本発明の半導体記憶装置が有するドライバ回路の第４の実施の形態の構成を示す回路図である。
【図１０】本発明の半導体記憶装置が有するドライバ回路の第５の実施の形態の構成を示す回路図である。
【図１１】図１０に示したラッチ回路の構成を示す回路図である。
【図１２】図１０に示したドライバ回路の動作を示すタイミングチャートである。
【図１３】本発明の半導体記憶装置が有するドライバ回路の第６の実施の形態の構成を示す回路図である。
【図１４】本発明の半導体記憶装置が有するドライバ回路の第７の実施の形態の構成を示す回路図である。
【図１５】図１３に示したラッチ回路の構成を示す回路図である。
【図１６】図１４に示したドライバ回路の動作を示すタイミングチャートである。
【図１７】本発明の半導体記憶装置が有するドライバ回路の第８の実施の形態の構成を示す回路図である。
【図１８】本発明の半導体記憶装置が有するドライバ回路の第９の実施の形態の構成を示す回路図である。
【図１９】本発明の半導体記憶装置が有するドライバ回路の第１０の実施の形態の構成を示す回路図である。
【図２０】図１９に示したラッチ回路の構成を示す回路図である。
【図２１】図１９に示したドライバ回路の動作を示すタイミングチャートである。
【図２２】本発明の半導体記憶装置が有するドライバ回路の第１１の実施の形態の構成を示す回路図である。
【図２３】半導体記憶装置の一構成例を示すブロック図である。
【図２４】図２３に示した半導体記憶装置が有するデコーダ回路の従来の構成を示す回路図である。
【図２５】図２４に示したデコーダ回路が備えるドライバ回路の従来の構成を示す回路図である。
【図２６】図２４に示したデコーダ回路が備えるＮＡＮＤゲートの構成を示す回路図である。
【図２７】図２４に示したデコーダ回路の動作を示すタイミングチャートである。
【符号の説明】
２１、５１    第１のＮＡＮＤゲート
２２    第１のインバータ
２３    第２のインバータ
２４    第２のＮＡＮＤゲート
６１、１１０６    インバータ
７１    第１のＮＯＲゲート
７２    第１のインバータ
７３    第２のインバータ
７４    第２のＮＯＲゲート
１０１、２０１、３０１、７０１、８０１    出力駆動部
１０２、２０２、７０２    出力保持部
２０３、５０３、７０３、１００３    ラッチ部
４０４、９０４    論理回路
５０５、６０５、１００５、１１０５    入力制御回路
１００６    第１のＮＯＲゲート
ＱＰ１１、ＱＰ２１、ＱＰ３１、ＱＰ３２、ＱＰ５１−ＱＰ５３、ＱＰ６１、ＱＰ６２、ＱＰ７１、ＱＰ８１、ＱＰ１０１−ＱＰ１０３、ＱＰ１１１−ＱＰ１１３    ＰＭＯＳトランジスタ
ＱＮ１１、ＱＮ２１、ＱＮ３１、ＱＮ５１−ＱＮ５３、ＱＮ６１−ＱＮ６３、ＱＮ７１、ＱＮ８１、ＱＮ８２、ＱＮ１０１−ＱＮ１０３、ＱＮ１１１、ＱＮ１１２    ＮＭＯＳトランジスタ
【図１】
0003968560.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003968560.tif 000008
【図８】
0003968560.tif 000009
【図９】
0003968560.tif 000010
【図１０】
0003968560.tif 000011
【図１１】
0003968560.tif 000012
【図１２】
0003968560.tif 000013
【図１３】
0003968560.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003968560.tif 000018
【図１８】
0003968560.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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