(57)【特許請求の範囲】
【請求項１】
パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、
半導体基板上に形成された複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜と、上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、上記エッチングストッパ膜上にそれぞれ所定パターンで複数層交互に形成された上記エッチングストッパ膜とエッチング選択性を有する層間絶縁膜及び導電層とを備え、
上記エッチングストッパ膜上に位置する第１の層間絶縁膜上で上記パターンが密にて成る箇所に形成された第１の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続されるとともに、
上記第１の層間絶縁膜とその上層に位置する層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが疎にて成る箇所に形成された第２の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに上記半導体基板又は上記活性領域と電気的に接続される導電物からなり上記パターンが疎にて成る箇所に形成された第１のプラグと、上記絶縁積層体における上記第１のプラグより上層に位置する層間絶縁膜をエッチングして上記第１のプラグ上に形成される第４のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続され、
上記第１の導電層と上記第１のプラグとは同一の導電材料にて成ることを特徴とする半導体装置。
【請求項２】
上記第１のプラグ上にこの第１のプラグと一体的に形成されて電気的に接続されるダミー配線を有し、このダミー配線上に上記第４のコンタクトホールが形成され、上記第２の導電層がこの第４のコンタクトホールと上記ダミー配線と上記第１のプラグとを介して上記半導体基板又は上記活性領域と接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、
半導体基板上に形成された複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜と、上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、上記エッチングストッパ膜上にそれぞれ所定パターンで少なくとも３層以上交互に形成された上記エッチングストッパ膜とエッチング選択性を有する層間絶縁膜及び導電層とを備え、
上記エッチングストッパ膜上に位置する第１の層間絶縁膜上で上記パターンが密にて成る箇所に形成された第１の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続され、
上記第１の層間絶縁膜とその上層に位置する第２の層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが密にて成る箇所に形成された第２の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は活性領域と電気的に接続される導電物からなる上記パターンが密にて成る箇所に形成された第１のプラグと、上記第２の層間絶縁膜をエッチングして上記第１のプラグ上に形成される第３のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続されるとともに、
上記第１の層間絶縁膜及び上記第２の層間絶縁膜と、その上層に位置する第３の層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが疎にて成る箇所に形成された第３の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第４のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続される導電物からなる上記パターンが疎にて成る箇所に形成された第２のプラグと、上記第２の層間絶縁膜をエッチングして上記第２のプラグ上に形成された第５のコンタクトホール内に埋め込まれ、上記第２のプラグと電気的に接続される導電物からなる第３のプラグと、上記第３の層間絶縁膜をエッチングして上記第３のプラグ上に形成される第６のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続され、
上記第１の導電層と上記第１のプラグと上記第２のプラグとは同一の導電材料にて成ることを特徴とする半導体装置。
【請求項４】
上記第２の層間絶縁膜上の上記第３のプラグ上部にこの第３のプラグと電気的に接続される第２のダミー配線を有し、この第２のダミー配線上に上記第６のコンタクトホールが形成され、上記第３の導電層がこの第６のコンタクトホールと上記第２のダミー配線と上記第３のプラグと上記第２のプラグとを介して上記半導体基板又は上記活性領域と接続されたことを特徴とする請求項３記載の半導体装置。
【請求項５】
パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、
半導体基板上に形成された複数のゲート電極と、
これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、
上記ゲート電極の側壁を覆う側壁絶縁膜と、
上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、
このエッチングストッパ膜とエッチング選択性を有し、上記エッチングストッパ膜上に形成された第１の層間絶縁膜と、
この第１の層間絶縁膜上に形成され、この第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続され上記パターンが密にて成る箇所に形成された第１の配線と、
上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続され上記パターンが密にて成る箇所に形成された第１のプラグと、
上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第４のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続され上記パターンが疎にて成る箇所に形成された第２のプラグと、
上記第１の配線上に形成された第２の層間絶縁膜と、
この第２の層間絶縁膜上に形成され、この第２の層間絶縁膜をエッチングして上記第１のプラグ上に形成された第３のコンタクトホール及び上記第１のプラグを介して上記活性領域と電気的に接続されるとともに、キャパシタ下部電極、キャパシタ絶縁膜、及びキャパシタ上部電極より構成されるキャパシタ電極と、
このキャパシタ下部電極と同じ導電膜からなり上記第２の層間絶縁膜をエッチングして上記第２のプラグ上に形成された第５のコンタクトホールを介して上記第２のプラグと電気的に接続されるダミー配線と、
このダミー配線上に形成された第３の層間絶縁膜と、
この第３の層間絶縁膜上に形成され、この第３の層間絶縁膜をエッチングして上記ダミー配線上に形成された第６のコンタクトホールを介して上記ダミー配線と電気的に接続される第２の配線を備え、上記第２の配線が上記第６のコンタクトホールと上記ダミー配線と上記第５のコンタクトホールと上記第２のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続され、
上記第１の配線と上記第１のプラグと上記第２のプラグとが同一の導電材料にて成ることを特徴とする半導体装置。
【請求項６】
上記キャパシタ絶縁膜が高誘電率材料膜又は強誘電体材料膜からなることを特徴とする請求項５記載の半導体装置。
【請求項７】
上記エッチングストッパ膜がシリコン窒化膜からなることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
上記第１の層間絶縁膜は、ドーパントを含まないシリコン酸化膜にて形成され、上記第１の層間絶縁膜より上層に形成される層間絶縁膜は、ドーパントを含むシリコン酸化膜にて形成されることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置の製造方法において、
半導体基板上に複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面の活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜とを形成する工程と、
上記活性領域及び上記側壁絶縁膜上にこの側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜を形成する工程と、
このエッチングストッパ膜上にこのエッチングストッパ膜とエッチング選択性を有する第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜を上記エッチングストッパ膜と選択的にエッチングできる条件でエッチングし、このエッチングストッパ膜で一旦エッチングを停止させた後、エッチング条件を変更し、上記エッチングストッパ膜を上記側壁絶縁膜と選択的にエッチングできる条件でエッチングし、上記活性領域上の上記パターンが密にて成る箇所に上記側壁絶縁膜で覆われたゲート電極に対して自己整合的な第１のコンタクトホールと上記半導体基板又は上記活性領域上の上記パターンが疎にて成る箇所に第２のコンタクトホールとを同時に形成する工程と、
上記第１の層間絶縁膜上に導電膜を堆積し、上記第１のコンタクトホール上にこの第１のコンタクトホール内にも埋め込まれて上記活性領域と電気的に接続される第１の導電層と上記第２のコンタクトホール内に第１のプラグとを同時に形成する工程と、
上記第１の導電層及び上記第１のプラグ上に第２の層間絶縁膜を形成する工程と、
この第２の層間絶縁膜をエッチングし、上記第１のプラグ上に第４のコンタクトホールを形成する工程と、
上記第２の層間絶縁膜上に導電膜を堆積し、上記第４のコンタクトホール上に、この第４のコンタクトホールと、上記第１のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続される第２の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
上記第１の層間絶縁膜上に導電膜を堆積し、この導電膜からなる上記第１の導電層を形成する工程において、この第１の導電層とともに、上記第１のプラグ上に上記導電膜からなり、上記第１のプラグと電気的に接続されるダミー配線を形成した後、このダミー配線上に上記第４のコンタクトホールを形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置の製造方法において、
半導体基板上に複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面の活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜とを形成する工程と、
上記活性領域及び上記側壁絶縁膜上にこの側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜を形成する工程と、
このエッチングストッパ膜上にこのエッチングストッパ膜とエッチング選択性を有する第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜を上記エッチングストッパ膜と選択的にエッチングできる条件でエッチングし、このエッチングストッパ膜で一旦エッチングを停止させた後、エッチング条件を変更し、上記エッチングストッパ膜を上記側壁絶縁膜と選択的にエッチングできる条件でエッチングし、上記活性領域上の上記パターンが密にて成る箇所に上記側壁絶縁膜で覆われたゲート電極に対して自己整合的な第１のコンタクトホールおよび第２のコンタクトホールと上記半導体基板又は上記活性領域上の上記パターンが疎にて成る箇所に第４のコンタクトホールとを同時に形成する工程と、
上記第１の層間絶縁膜上に導電膜を堆積し、上記第１のコンタクトホール上にこの第１のコンタクトホール内にも埋め込まれて上記活性領域と電気的に接続される第１の導電層と上記第２のコンタクトホール内に上記活性領域と電気的に接続される第１のプラグと上記第４のコンタクトホール内に上記半導体基板又は上記活性領域と電気的に接続される第２のプラグとを同時に形成する工程と、
上記第１の導電層及び上記第１のプラグ及び上記第２のプラグ上に第２の層間絶縁膜を形成する工程と、
この第２の層間絶縁膜をエッチングし、上記第１のプラグ上に第３のコンタクトホールと上記第２のプラグ上に第５のコンタクトホールとを同時に形成する工程と、
上記第３のコンタクトホール内に第４のプラグと上記第５のコンタクトホール内の第３のプラグとを同時に形成する工程と、
上記第２の層間絶縁膜上に導電膜を堆積し、上記第４のプラグ上に、この第４のプラグと、上記第１のプラグとを介して上記活性領域と電気的に接続される第２の導電層を形成する工程と、上記第２の導電層及び上記第３のプラグ上に第３の層間絶縁膜を形成する工程と、
この第３の層間絶縁膜をエッチングし、上記第３のプラグ上に第６のコンタクトホールを形成する工程と、
上記第３の層間絶縁膜上に導電膜を堆積し、上記第６のコンタクトホール上に、この第６のコンタクトホールと、上記第３のプラグと、上記第２のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続される第３の導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１２】
上記第２の層間絶縁膜上に導電膜を堆積し、この導電膜からなる上記第２の導電層を形成する工程において、この第２の導電層とともに、上記第３のプラグ上に上記導電膜からなり、上記第３のプラグと電気的に接続される第２のダミー配線を形成した後、この第２のダミー配線上に上記第６のコンタクトホールを形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
上記エッチングストッパ膜を異方性エッチング法によって、エッチングすることを特徴とする請求項９〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
上記エッチングストッパ膜を等方性エッチング法によって、エッチングすることを特徴とする請求項９〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
上記エッチングストッパ膜がシリコン窒化膜からなることを特徴とする請求項９〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
上記第１の層間絶縁膜が、ドーパントを含まないシリコン酸化膜にて成り、上記第１の層間絶縁膜より上層に形成される層間絶縁膜が、ドーパントを含むシリコン酸化膜にて成ることを特徴とする請求項９〜１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体メモリ装置等の半導体装置の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
最先端のＤＲＡＭでは、そのセル面積の縮小化に伴って、非常に狭い活性領域へコンタクトホールを開口する必要が生じてきている。しかしながら、写真製版技術における重ね合わせ精度を考えると、狭い活性領域とコンタクトを確実に取ることが困難になってきている。そこで、自己整合的にコンタクトホールを形成する技術が要求され、このような自己整合的にコンタクトホールを形成する方法の１つとして、ＤＲＡＭのメモリセルへのビット配線のコンタクトホールを形成する方法が挙げられる。
【０００３】
図１３〜図１７は従来の半導体装置の製造工程を順次示す製造工程断面図であって、（ａ）はメモリセル等のパターンが密に形成されている箇所、（ｂ）は周辺回路部等のパターンが疎な箇所を示している。図１３（ｉ）に示されるように、まず、基板１上にフィールド酸化膜からなる分離領域２を形成した後不純物拡散層である活性領域３を形成し、ゲート電極４ａ及びゲート電極配線４ｂを形成する。その後ゲート電極４ａ及びゲート電極配線４ｂを覆う絶縁膜５を形成した後、ＴＥＯＳ酸化膜６を形成する。続いてエッチングストッパ膜となるシリコン窒化膜７を堆積し、このシリコン窒化膜７上にシリコン酸化膜からなる第１の層間絶縁膜８を堆積する。次に、この第１の層間絶縁膜８上に写真製版法にてレジストパターンを形成した後、この第１の層間絶縁膜８であるシリコン酸化膜をシリコン窒化膜７に対して選択的にエッチングできる条件にて第１の層間絶縁膜８のエッチングを行う。このことによって、シリコン窒化膜７上で事実上エッチングはストップすることになる。
【０００４】
次に、図１３（ｉｉ）に示されるように、ゲート電極４ａ及びゲート電極配線４ｂを覆う絶縁膜５に対して選択的にシリコン窒化膜７をエッチングできる条件で、シリコン窒化膜７をエッチングすることによって、上記絶縁膜５がマスクとなり、この活性領域３上のＴＥＯＳ酸化膜６を除去することによってビット配線用のコンタクトホール１０１が活性領域３のみが開口部となる活性領域３上に自己整合的に形成される。
【０００５】
次に、図１４（ｉ）に示されるように、ビット配線１０となる導電体膜を堆積した後、写真製版技術にてレジストパターン２２を形成した後、エッチングを施し、ビット配線１０を形成する。
【０００６】
次に、図１４（ｉｉ）に示されるように、第２の層間絶縁膜１２を堆積し、写真製版技術にて、キャパシタ電極となる部分が開口部となるレジストパターンを形成し、シリコン窒化膜７に対し選択的に第２の層間絶縁膜１２及び第１の層間絶縁膜８をエッチングできる条件にてエッチングを行うことによって事実上シリコン窒化膜７上でエッチングを停止させる。
次に図１５（ｉ）に示されるようにシリコン酸化膜に対して選択的にシリコン窒化膜７をエッチングできる条件にて、シリコン窒化膜７をエッチングした後、基板１上に形成されたＴＥＯＳ酸化膜６を除去し、キャパシタ電極用コンタクトホール１０２が形成される。
【０００７】
次に、図１５（ｉｉ）に示されるように、キャパシタ電極用コンタクトホール１０２を埋め込むように、多結晶シリコン膜を堆積した後、エッチバック法によりキャパシタ電極用コンタクトホール１０２内に多結晶シリコンプラグ１０３を形成する。
【０００８】
次に、図１６（ｉ）に示されるように、多結晶シリコンプラグ１０３上に例えば多結晶シリコン膜からなるキャパシタ下部電極１５を形成した後、例えばシリコン酸化窒化膜１６を形成し、このシリコン酸化窒化膜１６上に例えば多結晶シリコン膜からなるキャパシタ上部電極１７を形成した後、シリコン酸化膜からなる第３の層間絶縁膜１８を堆積する。
【０００９】
次に、図１６（ｉｉ）に示されるように、周辺回路部にメタル配線用コンタクトホール１０４部分が開口部となるレジストパターンを写真製版技術によって形成した後、シリコン窒化膜７に対し、選択的にシリコン酸化膜をエッチングする条件にてエッチングを行う。このとき第１及び第２、第３の層間絶縁膜８、１２、１８がエッチングされた後シリコン窒化膜７上で事実上エッチングはストップされる。
【００１０】
次に、図１７（ｉ）に示されるように、メタル配線用コンタクトホール１０４の底部のシリコン窒化膜７をシリコン酸化膜に対し選択的にエッチングできるエッチング条件にて除去した後、基板１上に形成されたＴＥＯＳ酸化膜６をエッチング除去することによってメタル配線用コンタクトホール１０４が形成される。
【００１１】
次に、図１７（ｉｉ）に示されるように、メタル配線用コンタクトホール１０４を埋め込むように、例えば、Ｔｉ膜２０ａとＴｉＮ膜２０ｂからなるバリアメタル膜を堆積した後、例えばタングステンやアルミ系材料等の導電体膜を堆積し、エッチバック法によってメタル配線用コンタクトホール１０４内にメタルプラグ１０５を形成し、このメタルプラグ１０５上に例えばＡｌ、Ｃｕからなるメタル配線２１を形成する。
【００１２】
上述したプロセスにて、シリコン酸化膜がシリコン窒化膜に対して選択的にエッチングできる条件は月刊Semiconductor World 1993,10,「高密度プラズマを用いたエッチング」Ｐ６８〜Ｐ７５に示されており、高密度プラズマを用いることによってシリコン酸化膜とシリコン窒化膜とのエッチング選択比を２０以上とすることができることは公知である。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したような半導体装置の製造方法においては、シリコン窒化膜７をエッチングストッパ膜として第１の層間絶縁膜８をエッチングし、自己整合的にビット配線用コンタクトホール１０１が形成されるため、活性領域３に確実に接続でき、さらに、このシリコン窒化膜７をエッチングストッパ膜として、エッチングストッパ膜上の第１、第２、第３の層間絶縁膜８、１２、１８をエッチングし、キャパシタ電極用コンタクトホール１０２、メタル配線用コンタクトホール１０４が形成されるので、オーバーエッチング等による活性領域３、半導体基板１のダメージを防ぐことができるものの、各コンタクトホール１０１、１０２、１０４の形成工程毎に、それぞれシリコン窒化膜７のエッチング工程が必要となるため、製造工程が複雑となり、製造コストが上昇するという問題点があった。
【００１４】
さらに、最先端のＤＲＡＭにおいては、キャパシタ電極用コンタクトホール１０２、メタル配線用コンタクトホール１０４では、高アスペクト比となるため、層間絶縁膜のエッチングのために形成されたレジストパターンは、エッチング中に形状崩れを起こしたり、さらにエッチング中に無くなったりし、その結果、コンタクトホールの径が大きく広がり隣接する配線がショートし、ウエハプロセスの歩留りが低下するという問題もあった。
【００１５】
本発明は係る問題点を解決するためになされたもので、製造工程数を減少させることによって、製造コストを抑えることができるとともに、ウエハプロセスの歩留りを向上させることのできる半導体装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の請求項１記載の半導体装置においては、パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、半導体基板上に形成された複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜と、上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、上記エッチングストッパ膜上にそれぞれ所定パターンで複数層交互に形成された上記エッチングストッパ膜とエッチング選択性を有する層間絶縁膜及び導電層とを備え、上記エッチングストッパ膜上に位置する第１の層間絶縁膜上で上記パターンが密にて成る箇所に形成された第１の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続されるとともに、上記第１の層間絶縁膜とその上層に位置する層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが疎にて成る箇所に形成された第２の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに上記半導体基板又は上記活性領域と電気的に接続される導電物からなり上記パターンが疎にて成る箇所に形成された第１のプラグと、上記絶縁積層体における上記第１のプラグより上層に位置する層間絶縁膜をエッチングして上記第１のプラグ上に形成される第４のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続され、上記第１の導電層と上記第１のプラグとは同一の導電材料にて成ることを特徴とするものである。
【００１７】
本発明の請求項２記載の半導体装置においては、上記第１のプラグ上にこの第１のプラグと一体的に形成されて電気的に接続されるダミー配線を有し、このダミー配線上に上記第４のコンタクトホールが形成され、上記第２の導電層がこの第４のコンタクトホールと上記ダミー配線と上記第１のプラグとを介して上記半導体基板又は上記活性領域と接続されたことを特徴とするものである。
【００１８】
本発明の請求項３記載の半導体装置においては、パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、半導体基板上に形成された複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜と、上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、上記エッチングストッパ膜上にそれぞれ所定パターンで少なくとも３層以上交互に形成された上記エッチングストッパ膜とエッチング選択性を有する層間絶縁膜及び導電層とを備え、上記エッチングストッパ膜上に位置する第１の層間絶縁膜上で上記パターンが密にて成る箇所に形成された第１の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続され、上記第１の層間絶縁膜とその上層に位置する第２の層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが密にて成る箇所に形成された第２の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は活性領域と電気的に接続される導電物からなる上記パターンが密にて成る箇所に形成された第１のプラグと、上記第２の層間絶縁膜をエッチングして上記第１のプラグ上に形成される第３のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続されるとともに、上記第１の層間絶縁膜及び上記第２の層間絶縁膜と、その上層に位置する第３の層間絶縁膜が連接して積層されてなる絶縁積層体上で上記パターンが疎にて成る箇所に形成された第３の導電層が、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第４のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続される導電物からなる上記パターンが疎にて成る箇所に形成された第２のプラグと、上記第２の層間絶縁膜をエッチングして上記第２のプラグ上に形成された第５のコンタクトホール内に埋め込まれ、上記第２のプラグと電気的に接続される導電物からなる第３のプラグと、上記第３の層間絶縁膜をエッチングして上記第３のプラグ上に形成される第６のコンタクトホールとを介して上記半導体基板又は上記活性領域と電気的に接続され、上記第１の導電層と上記第１のプラグと上記第２のプラグとは同一の導電材料にて成ることを特徴とするものである。
【００１９】
本発明の請求項４記載の半導体装置においては、上記第２の層間絶縁膜上の上記第３のプラグ上部にこの第３のプラグと電気的に接続される第２のダミー配線を有し、この第２のダミー配線上に上記第６のコンタクトホールが形成され、上記第３の導電層がこの第６のコンタクトホールと上記第２のダミー配線と上記第３のプラグと上記第２のプラグとを介して上記半導体基板又は上記活性領域と接続されたことを特徴とするものである。
【００２０】
本発明の請求項５記載の半導体装置においては、パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置において、半導体基板上に形成された複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面に形成された活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜と、上記活性領域及び上記側壁絶縁膜上に形成され上記側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜と、このエッチングストッパ膜とエッチング選択性を有し、上記エッチングストッパ膜上に形成された第１の層間絶縁膜と、この第１の層間絶縁膜上に形成され、この第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして上記側壁絶縁膜で覆われたゲート電極に対して自己整合的に形成された第１のコンタクトホール内にも埋め込まれて、上記活性領域と電気的に接続され上記パターンが密にて成る箇所に形成された第１の配線と、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第２のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続され上記パターンが密にて成る箇所に形成された第１のプラグと、上記第１の層間絶縁膜及び上記エッチングストッパ膜をエッチングして形成された第４のコンタクトホール内に埋め込まれるとともに、上記半導体基板又は上記活性領域と電気的に接続され上記パターンが疎にて成る箇所に形成された第２のプラグと、上記第１の配線上に形成された第２の層間絶縁膜と、この第２の層間絶縁膜上に形成され、この第２の層間絶縁膜をエッチングして上記第１のプラグ上に形成された第３のコンタクトホール及び上記第１のプラグを介して上記活性領域と電気的に接続されるとともに、キャパシタ下部電極、キャパシタ絶縁膜、及びキャパシタ上部電極より構成されるキャパシタ電極と、このキャパシタ下部電極と同じ導電膜からなり上記第２の層間絶縁膜をエッチングして上記第２のプラグ上に形成された第５のコンタクトホールを介して上記第２のプラグと電気的に接続されるダミー配線と、このダミー配線上に形成された第３の層間絶縁膜と、この第３の層間絶縁膜上に形成され、この第３の層間絶縁膜をエッチングして上記ダミー配線上に形成された第６のコンタクトホールを介して上記ダミー配線と電気的に接続される第２の配線を備え、上記第２の配線が上記第６のコンタクトホールと上記ダミー配線と上記第５のコンタクトホールと上記第２のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続され、上記第１の配線と上記第１のプラグと上記第２のプラグとが同一の導電材料にて成ることを特徴とするものである。
【００２１】
本発明の請求項６記載の半導体装置においては、上記キャパシタ絶縁膜が高誘電率材料膜又は強誘電体材料膜からなることを特徴とするものである。
【００２２】
本発明の請求項７記載の半導体装置においては、上記エッチングストッパ膜がシリコン窒化膜からなることを特徴とするものである。
【００２３】
本発明の請求項８記載の半導体装置においては、上記第１の層間絶縁膜は、ドーパントを含まないシリコン酸化膜にて形成され、上記第１の層間絶縁膜より上層に形成される層間絶縁膜は、ドーパントを含むシリコン酸化膜にて形成されることを特徴とするものである。
【００２４】
本発明の請求項９記載の半導体装置の製造方法においては、パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置の製造方法において、半導体基板上に複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面の活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜とを形成する工程と、上記活性領域及び上記側壁絶縁膜上にこの側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜を形成する工程と、このエッチングストッパ膜上にこのエッチングストッパ膜とエッチング選択性を有する第１の層間絶縁膜を形成する工程と、この第１の層間絶縁膜を上記エッチングストッパ膜と選択的にエッチングできる条件でエッチングし、このエッチングストッパ膜で一旦エッチングを停止させた後、エッチング条件を変更し、上記エッチングストッパ膜を上記側壁絶縁膜と選択的にエッチングできる条件でエッチングし、上記活性領域上の上記パターンが密にて成る箇所に上記側壁絶縁膜で覆われたゲート電極に対して自己整合的な第１のコンタクトホールと上記半導体基板又は上記活性領域上の上記パターンが疎にて成る箇所に第２のコンタクトホールとを同時に形成する工程と、上記第１の層間絶縁膜上に導電膜を堆積し、上記第１のコンタクトホール上にこの第１のコンタクトホール内にも埋め込まれて上記活性領域と電気的に接続される第１の導電層と上記第２のコンタクトホール内に第１のプラグとを同時に形成する工程と、上記第１の導電層及び上記第１のプラグ上に第２の層間絶縁膜を形成する工程と、この第２の層間絶縁膜をエッチングし、上記第１のプラグ上に第４のコンタクトホールを形成する工程と、上記第２の層間絶縁膜上に導電膜を堆積し、上記第４のコンタクトホール上に、この第４のコンタクトホールと、上記第１のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続される第２の導電層を形成する工程とを備えたことを特徴とするものである。
【００２５】
本発明の請求項１０記載の半導体装置の製造方法においては、上記第１の層間絶縁膜上に導電膜を堆積し、この導電膜からなる上記第１の導電層を形成する工程において、この第１の導電層とともに、上記第１のプラグ上に上記導電膜からなり、上記第１のプラグと電気的に接続されるダミー配線を形成した後、このダミー配線上に上記第４のコンタクトホールを形成することを特徴とするものである。
【００２６】
本発明の請求項１１記載の半導体装置の製造方法においては、パターンが密にて成る箇所とパターンが疎にて成る箇所とを有する半導体装置の製造方法において、半導体基板上に複数のゲート電極と、これらの隣接したゲート電極間の上記半導体基板表面の活性領域と、上記ゲート電極の側壁を覆う側壁絶縁膜とを形成する工程と、上記活性領域及び上記側壁絶縁膜上にこの側壁絶縁膜とエッチング選択性を有するエッチングストッパ膜を形成する工程と、このエッチングストッパ膜上にこのエッチングストッパ膜とエッチング選択性を有する第１の層間絶縁膜を形成する工程と、この第１の層間絶縁膜を上記エッチングストッパ膜と選択的にエッチングできる条件でエッチングし、このエッチングストッパ膜で一旦エッチングを停止させた後、エッチング条件を変更し、上記エッチングストッパ膜を上記側壁絶縁膜と選択的にエッチングできる条件でエッチングし、上記活性領域上の上記パターンが密にて成る箇所に上記側壁絶縁膜で覆われたゲート電極に対して自己整合的な第１のコンタクトホールおよび第２のコンタクトホールと上記半導体基板又は上記活性領域上の上記パターンが疎にて成る箇所に第４のコンタクトホールとを同時に形成する工程と、上記第１の層間絶縁膜上に導電膜を堆積し、上記第１のコンタクトホール上にこの第１のコンタクトホール内にも埋め込まれて上記活性領域と電気的に接続される第１の導電層と上記第２のコンタクトホール内に上記活性領域と電気的に接続される第１のプラグと上記第４のコンタクトホール内に上記半導体基板又は上記活性領域と電気的に接続される第２のプラグとを同時に形成する工程と、上記第１の導電層及び上記第１のプラグ及び上記第２のプラグ上に第２の層間絶縁膜を形成する工程と、この第２の層間絶縁膜をエッチングし、上記第１のプラグ上に第３のコンタクトホールと上記第２のプラグ上に第５のコンタクトホールとを同時に形成する工程と、上記第３のコンタクトホール内に第４のプラグと上記第５のコンタクトホール内の第３のプラグとを同時に形成する工程と、上記第２の層間絶縁膜上に導電膜を堆積し、上記第４のプラグ上に、この第４のプラグと、上記第１のプラグとを介して上記活性領域と電気的に接続される第２の導電層を形成する工程と、上記第２の導電層及び上記第３のプラグ上に第３の層間絶縁膜を形成する工程と、この第３の層間絶縁膜をエッチングし、上記第３のプラグ上に第６のコンタクトホールを形成する工程と、上記第３の層間絶縁膜上に導電膜を堆積し、上記第６のコンタクトホール上に、この第６のコンタクトホールと、上記第３のプラグと、上記第２のプラグとを介して上記半導体基板又は上記活性領域と電気的に接続される第３の導電層を形成する工程とを備えたことを特徴とするものである。
【００２７】
本発明の請求項１２記載の半導体装置の製造方法においては、上記第２の層間絶縁膜上に導電膜を堆積し、この導電膜からなる上記第２の導電層を形成する工程において、この第２の導電層とともに、上記第３のプラグ上に上記導電膜からなり、上記第３のプラグと電気的に接続される第２のダミー配線を形成した後、この第２のダミー配線上に上記第６のコンタクトホールを形成することを特徴とするものである。
【００２８】
本発明の請求項１３記載の半導体装置の製造方法においては、上記エッチングストッパ膜を異方性エッチング法によって、エッチングすることを特徴とするものである。
【００２９】
本発明の請求項１４記載の半導体装置の製造方法においては、上記エッチングストッパ膜を等方性エッチング法によって、エッチングすることを特徴とするものである。
【００３０】
本発明の請求項１５記載の半導体装置の製造方法においては、上記エッチングストッパ膜がシリコン窒化膜からなることを特徴とするものである。
【００３１】
本発明の請求項１６記載の半導体装置の製造方法においては、上記第１の層間絶縁膜が、ドーパントを含まないシリコン酸化膜にて成り、上記第１の層間絶縁膜より上層に形成される層間絶縁膜が、ドーパントを含むシリコン酸化膜にて成ることを特徴とするものである。
【００３２】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１である半導体装置を示す一部断面図である。この図において、（ａ）はメモリセル等のパターンが密に形成されている箇所、（ｂ）は周辺回路部等のパターンが疎な箇所を示す。また、１はシリコン等の半導体からなる基板、２はこの基板１上に形成されたフィールド酸化膜からなる分離領域、３は基板１の分離領域２間に挟持された領域に形成され、不純物拡散層からなる活性領域、４ａは隣接した活性領域３間に挟持された領域のゲート絶縁膜上に形成され、導電膜である例えばリンドープトポリシリコン膜からなる膜厚約５０〜２００ｎｍのゲート電極、４ｂは先端部がゲート電極（図示せず）となるゲート電極配線である。
【００３３】
５は例えばシリコン酸化膜からなり、これらゲート電極４ａ及びゲート電極配線４ｂを覆うように形成され、側壁絶縁膜と上面の絶縁膜からなる絶縁膜、６はこの絶縁膜５上に形成された例えばＴＥＯＳ酸化膜からなる膜厚約３０ｎｍの薄い絶縁膜、７はこの薄い絶縁膜６上に形成されたエッチングストッパ膜で、例えば膜厚２０〜５０ｎｍのシリコン窒化膜である。このエッチングストッパ膜は絶縁膜５とエッチング選択性を有する物質であればよい。８はこのシリコン窒化膜７上に形成された例えばＴＥＯＳ酸化膜、又はＢＰＳＧ（Boron Phosphorous Silicate Glass）膜からなる膜厚約２００〜５００ｎｍの第１の層間絶縁膜である。この第１の層間絶縁膜８は、エッチングストッパ膜であるシリコン窒化膜とエッチング選択性を有する物質であればよい。
【００３４】
９ａはこの第１の層間絶縁膜８及びシリコン窒化膜７及び薄い絶縁膜６を貫通し、基板１に到達する開口部である第１のコンタクトホール、９ｂはこの第１のコンタクトホール９ａと同時に形成された第２のコンタクトホールで、この第１のコンタクトホール９ａはビット配線用コンタクトホールとなる。１０はこの第１の層間絶縁膜８上に形成され、例えば多結晶シリコン膜又は多結晶シリコン膜１０ａとタングステンシリサイド膜又はチタンシリサイド膜１０ｂとの積層膜等の導電膜からなる膜厚約５０〜２００ｎｍの第１の導電層であるビット配線で、このビット配線１０は第１のコンタクトホール９ａを介して基板１の活性領域３と電気的に接続されている。１１はこのビット配線１０の形成工程に同時に形成された第２のコンタクトホール９ｂ内に埋め込まれ、導電膜である例えば多結晶シリコン膜からなる第１のプラグで、この第１のプラグ１１の底部は基板１又は活性領域３と電気的に接続されている。
【００３５】
１２はビット配線１０上に形成され、例えばＢＰＳＧ膜等の絶縁膜からなる膜厚約１μｍの第２の層間絶縁膜、１３はこの第２の層間絶縁膜１２を貫通し、第１のプラグ１１にまで到達する第３のコンタクトホール、１４はこの第３のコンタクトホール１３内に埋め込まれ、多結晶シリコン膜等の導電膜からなる第２のプラグで、この第２のプラグ１４の底部は第１のプラグ１１と電気的に接続されている。１５はこの第２のプラグ１４上に形成され、導電膜である例えば膜厚約１００〜８００ｎｍの多結晶シリコン膜からなるキャパシタ下部電極で、このキャパシタ下部電極１５は第２のプラグ１４と電気的に接続されており、この第２のプラグ１４及び第１のプラグ１１を介して基板１の活性領域３と電気的に接続され、キャパシタ電極コンタクトを形成する。１６はこのキャパシタ下部電極１５上に形成され、例えば膜厚約３〜１０ｎｍのシリコン酸化窒化膜からなるキャパシタ絶縁膜、１７はこのキャパシタ絶縁膜１６上に形成され、導電膜である例えば多結晶シリコン膜からなる膜厚約５０〜３００ｎｍのキャパシタ上部電極であって、キャパシタ下部電極１５、キャパシタ誘電体膜１６及びキャパシタ上部電極１７によってキャパシタ電極が構成されている。
【００３６】
１８はキャパシタ上部電極１７上に形成された例えばＢＰＳＧ膜からなる第３の層間絶縁膜、１９はこの第３の層間絶縁膜１８及び第２の層間絶縁膜１２を貫通し、第１のプラグ１１にまで到達する開口部である第４のコンタクトホール、２０はこの第４のコンタクトホール１９内に埋め込まれ、例えばタングステン等の導電膜からなる第３のプラグで、この第３のプラグ２０の底部にはバリアメタル膜が形成されており、このバリアメタル膜は例えばＴｉ膜２０ａとＴｉＮ膜２０ｂとの積層膜から構成されている。この第３のプラグ２０は第１のプラグ１１と電気的に接続され、この第１のプラグ１１を介して基板１と電気的に接続され、メタル配線コンタクトを形成する。２１はこの第３のプラグ２０上又は第３の層間絶縁膜１８上に形成された例えばＡｌ、Ｃｕ等からなるメタル配線で、第３のプラグ２０上に形成されたメタル配線２１は第３のプラグ２０及び第１のプラグ１１を介して基板１と電気的に接続されている。
【００３７】
次に、上述したように構成された半導体装置の製造方法について以下、図１〜図７に基づいて説明する。図２〜図７は本発明の実施の形態１の半導体装置の製造方法を順次示す製造工程断面図である。まず、図２（ｉ）に示されるように、従来よりある方法によりフィールド酸化膜である分離領域２を形成した後、熱酸化法によりゲート絶縁膜を形成し、ＣＶＤ法により多結晶シリコン膜及びシリコン酸化膜からなる絶縁膜を堆積し、写真製版技術によって所定のレジストパターンを形成した後、異方性エッチングによってパターニングし、ゲート絶縁膜、ゲート電極４ａ及びゲート電極配線４ｂを形成する。次に、ゲート電極４ａ及びゲート電極配線４ｂをマスクとしてイオン注入し、活性領域３を形成し、ＭＯＳ型トランジスタが完成する。次に、ＣＶＤ法によりＴＥＯＳ酸化膜を全面に堆積し、異方性ドライエッチング法によって全面をエッチングし、ゲート電極４ａ及びゲート電極配線４ｂの側面に側壁絶縁膜を自己整合的に残置せしめる。次に、低圧ＣＶＤ法により原料ガスとしてテトラエトキシシランオルソシリケート（ケイ酸エチル）を用い、成膜温度６５０〜８００℃、成膜圧力数Ｔｏｒｒ以下でＴＥＯＳ酸化膜からなる薄い絶縁膜６と原料ガスとしてシラン系ガス及びアンモニアガスを用いて成膜温度６５０〜８００℃、圧力数Ｔｏｒｒ以下でシリコン窒化膜７とを順次堆積する。この薄い絶縁膜６は後工程で行われるシリコン窒化膜のエッチングの際に活性領域３にダメージを与えないように保護するためのものである。
【００３８】
次に、図２（ｉｉ）に示されるように、第１の層間絶縁膜８としてＴＥＯＳ酸化膜又はＢＰＳＧ膜を堆積する。このときＴＥＯＳ酸化膜の場合、低圧ＣＶＤ法によって原料ガスとしてテトラエトキシシランオルソシリケート（ケイ酸エチル）を用い、成膜温度６５０〜８００℃、成膜圧力数Ｔｏｒｒ以下で形成し、ＢＰＳＧ膜の場合、常圧ＣＶＤ法によってシラン系ガス、酸素、フォスフィン（ＰＨ３）、ジボラン（Ｂ２Ｈ６）等を成膜時間４００〜５００℃で堆積する。
【００３９】
次に、図３（ｉ）に示されるように、第１の層間絶縁膜８を貫通し、基板１にまで到達する第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂを異方性エッチングにて形成するためのレジストパターンを写真製版技術にて形成し、このレジストパターンをマスクとしてドライエッチングを施す。このとき、第１の層間絶縁膜８のエッチング条件は、エッチングストッパ膜となるシリコン窒化膜７に対して大きく選択比が取れる条件にて行う。つまり、この実施の形態１においては、異方性ドライエッチング法により、エッチャントにＣＨＦ３／ＣＦ４の混合ガスを用いることによって、選択比はＴＥＯＳ酸化膜の場合１０以上、ＢＰＳＧ膜の場合２０以上とすることができる。従って、このエッチング時のシリコン窒化膜７のエッチング速度は第１の層間絶縁膜８のエッチング速度の１／１０以下なので、第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂの底部においては、事実上、シリコン窒化膜７上でエッチングが停止することとなる。また、この第２のコンタクトホール９ｂは後の工程で基板１と電気的に接続される必要が生じる箇所、例えばキャパシタ電極コンタクト、メタル配線コンタクト等の全てにおいて形成されることとなる。
【００４０】
次に、図３（ｉｉ）に示されるように、第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂの底部にあるシリコン窒化膜７を第１の層間絶縁膜８をマスクとして異方性エッチング法にて除去する。このとき、シリコン窒化膜７のエッチング条件は、第１の層間絶縁膜８及び薄い絶縁膜６、ゲート電極４ａ及びゲート電極配線４ｂを覆う絶縁膜５を構成する側壁絶縁膜に対して大きく選択比が取れる条件にて行われることになる。つまり、この実施の形態１においては、エッチャントにＦ系ガスを用いることによって、選択比を１０以上とすることができる。続いて、第１のコンタクトホール９ａ内の基板１上に形成された薄い絶縁膜６を希フッ酸（例えば１／５０希釈ＨＦ）で除去することによって、第１のコンタクトホール９ａを、活性領域３上に自己整合的に形成できるとともに、第２のコンタクトホール９ｂも同時に形成できる。
【００４１】
次に、図４（ｉ）に示されるように、ビット配線１０となる導電膜である例えば多結晶シリコン膜１０ａとタングステンシリサイド膜又はチタンシリサイド膜１０ｂとの積層膜を堆積する。この実施の形態１においては、ＬＰＣＶＤ法にて、シラン系ガスを原料ガスとして成膜温度５００〜７００℃、圧力数Ｔｏｒｒで多結晶シリコン膜１０ａを形成した後、多結晶シリコン膜とタングステンシリサイド膜との積層膜の場合ＤＣマグネトロンスパッタ装置を用い、ＷＳｉ２をターゲットとして基板温度５００℃以下、圧力０．００１〜０．１Ｔｏｒｒでタングステンシリサイド膜を成膜し、多結晶シリコン膜とチタンシリサイド膜との積層膜の際は、ＤＣマグネトロンスパッタ装置を用い、ＴｉをターゲットとしてＴｉ膜を形成後、窒素雰囲気中で７００〜８００℃の熱処理を施し、チタンシリサイド膜１０ｂを形成する。
【００４２】
次に、図４（ｉｉ）に示されるように、写真製版技術によってビット配線１０となる箇所が残存するように第１のコンタクトホール９ａ上にレジストパターン２２を形成した後、このレジストパターン２２をマスクとして、エッチングを施し、ビット配線１０をパターニングする。このとき、ビット配線１０が形成されない第２のコンタクトホール９ｂ、つまり、後の工程でキャパシタ電極コンタクト、メタル配線コンタクトとなる箇所においては、第２のコンタクトホール９ｂ内に多結晶シリコン膜が埋め込まれることとなり、第１のプラグ１１が形成されることとなる。
【００４３】
次に、図５（ｉ）に示されるように、第２の層間絶縁膜１２となる例えばＢＰＳＧ膜を基板１全面に堆積する。このとき、ＢＰＳＧ膜の成膜条件は、上述した第１の層間絶縁膜８のＢＰＳＧ膜の成膜条件と全く同様である。その後、７００〜８００℃の熱処理を施し、第２の層間絶縁膜１２の表面形状を円滑にした後、さらに平坦性を向上させるため、エッチャントにＣＦ４ガスを用い、エッチバックプロセスを施す。
【００４４】
次に、図５（ｉｉ）に示されるように、第３のコンタクトホール１３が形成される箇所のみが開口部となるレジストパターンを写真製版技術にて形成した後、このレジストパターンをマスクとして、例えばエッチャントにＣ４Ｆ８ガスを用いる異方性ドライエッチング法によって第１のプラグ１１に到達するまで第２の層間絶縁膜１２を選択的にエッチングし、第３のコンタクトホール１３を開口する。
【００４５】
次に、図６（ｉ）に示されるように、ＬＰＣＶＤ法を用いシラン系ガスを原料ガスとして成膜温度５００〜７００℃、圧力数Ｔｏｒｒにて多結晶シリコン膜を基板１全面に堆積し、エッチャントにＦ系ガスを用いエッチバックプロセスを施すことによって、第３のコンタクトホール１３内に多結晶シリコン膜が埋め込まれ、第２のプラグ１４が形成される。
この第２のプラグ１４と第１のプラグ１１は、第３のコンタクトホール１３を形成するための写真製版の重ね合わせの精度範囲内でずれを生じることがあるが、このずれ量は、第２のプラグ１４と第１のプラグ１１との接触面積に比べて非常に小さいので配線抵抗が大きくなる等の問題が生じることはない。
【００４６】
次に、図６（ｉｉ）に示されるように、上述した多結晶シリコン膜と同様の条件にてキャパシタ下部電極１５となる多結晶シリコン膜を成膜し、写真製版技術によって所定のレジストパターンを形成した後、このレジストパターンをマスクとして異方性エッチングを施し、キャパシタ下部電極１５をパターニングする。次に、キャパシタ絶縁膜１６となる例えばシリコン酸化窒化膜及びキャパシタ上部電極１７となる例えば多結晶シリコン膜を成膜する。この実施の形態１において、シリコン酸化窒化膜はＬＰＣＶＤ法にてシラン系ガス及びアンモニアガス（ＮＨ４ＯＨ）の混合ガスを用い、成膜温度６５０〜８００℃、圧力数Ｔｏｒｒ以下でシリコン窒化膜を形成した後、膜の一部を酸化し形成する。多結晶シリコン膜は上述した方法と同様である。その後、写真製版技術にて所定のレジストパターンを形成し、このレジストパターンをマスクとしてエッチングを施し、キャパシタ絶縁膜１６及びキャパシタ上部電極１７を形成する。
【００４７】
次に、図７（ｉ）に示されるように、第３の層間絶縁膜１８となるＢＰＳＧ膜を上述した同様の方法で堆積した後、周辺回路部に形成された第１のプラグ１１上が開口部となるレジストパターンを写真製版技術によってレジストパターンを形成し、このレジストパターンをマスクとして酸化膜の異方性ドライエッチング法でエッチャントにＣ４Ｆ８ガスを用いて第１のプラグ１１に到達するまで、第３及び第２の層間絶縁膜１８、１２をエッチングし第４のコンタクトホール１９を形成する。
【００４８】
次に、図１に示されるように、第３のプラグ２０のバリアメタル膜となるＴｉ膜２０ａとＴｉＮ膜２０ｂとの積層膜を堆積した後、第４のコンタクトホール１９内を埋め込むタングステン膜を堆積する。この実施の形態１において、Ｔｉ膜はＤＣマグネトロンスパッタ装置で、Ｔｉターゲットを用い基板温度５００℃以下、圧力０．００１〜０．１Ｔｏｒｒで成膜し、続いて反応性マグネトロンスパッタ装置で、Ｔｉターゲットを用い、基板温度５００℃以下、窒素雰囲気中、圧力０．００１〜０．１ＴｏｒｒでＴｉＮ膜２０ｂを成膜する。タングステン膜はＤＣマグネトロンスパッタ装置で、Ｗターゲットを用い、基板温度５００℃以下、圧力０．００１〜０．１Ｔｏｒｒで成膜する。
【００４９】
次に、エッチャントにＦ系ガスを用いてエッチバックプロセスを施すことによって、第４のコンタクトホール１９内の底部にバリアメタル膜が形成されるとともに、このバリアメタル膜上にタングステン膜が埋め込まれた第３のプラグ２０を形成する。次に、Ａｌ、Ｃｕ等の導電膜を堆積し、所定のレジストパターンを写真製版技術にて形成し、このレジストパターンをマスクとしてエッチングを施すことによって、メタル配線２１が形成される。また、周辺回路部の第３のプラグ２０上に形成されたメタル配線２１は第１及び第３のプラグ１１、２０を介して基板１と電気的に接続されることとなる。また、この第３のプラグ２０と第１のプラグ１１は、第４のコンタクトホール１９を形成するための写真製版時の重ね合わせ精度範囲内でずれを生じることがあるが、このずれ量は、第３のプラグ２０と第１のプラグ１１との接触面積に比べて小さいので配線抵抗が大きくなる等の問題が生じることはない。
【００５０】
上述した半導体装置の製造方法においては、ビット配線１０用のコンタクトホールである第１のコンタクトホール９ａは第１の層間絶縁膜８をエッチングする際に、シリコン窒化膜７がストッパ膜として一旦エッチングを停止させた後、ゲート電極４ａを覆う側壁酸化膜が残存するようにシリコン窒化膜７を選択的にエッチングし、その下の薄い絶縁膜６をエッチング除去することによって、この側壁酸化膜がマスクとなり自己整合的に隣接した狭いゲート電極４ａ間の活性領域３と確実にコンタクトがとれるため、パターンの微細化が可能となるとともに、ビット配線１０とゲート電極４ａがショートすることなく信頼性が向上する。
【００５１】
また、ビット配線１０用のコンタクトホールである第１の層間絶縁膜８、シリコン窒化膜７及び薄い絶縁膜６を貫通する開口部の第１のコンタクトホール９ａを形成する工程において、従来後の工程で形成されるべきキャパシタ電極用コンタクトホール、メタル配線２１用コンタクトホール等の基板１にまで到達するコンタクトホールとなる箇所に第２のコンタクトホール９ｂを形成しておくことによって、従来、コンタクトホール形成工程毎に必要であったシリコン窒化膜７及び薄い絶縁膜６のエッチング工程が全工程を通じて一回となるため、製造工程数を削減でき、製造コストを抑えることができるという効果がある。さらに、エッチングストッパ膜であるシリコン窒化膜７を異方性エッチング法でエッチングすることによって、第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂの側壁よりサイドエッチングが入るようなことがないので、後の工程で、上記第１及び第２のコンタクトホール９ａ、９ｂ内に完全に導電物を埋め込むことができるため熱処理等によって歪みが生じることなく、半導体装置の信頼性が向上する。
【００５２】
また、第２のコンタクトホール９ｂ内に導電膜からなる第１のプラグ１１を埋め込むことによって、この第１のプラグ１１上に形成される第３のコンタクトホール１３及び第４のコンタクトホール１９のアスペクト比は、従来のように基板１まで一回のエッチングで形成する場合と比較して小さくなるので、コンタクトホール形成時のエッチング時におけるレジストパターン形状のくずれが小さくできるので、コンタクトホールを設計通り形成し易くなり、隣接した配線がショートすることを防ぐことができ、半導体装置として歩留りが向上する。
【００５３】
また、本発明のこの実施の形態１においては、第１の層間絶縁膜８にシリコン酸化膜であるＴＥＯＳ酸化膜又はＢＰＳＧ膜を用いたものについて説明したが、ＴＥＯＳ酸化膜等のドーパントを含まないシリコン酸化膜を用いた場合においては、第２の層間絶縁膜１２の平坦化のための熱処理等の高温熱処理時においても、安定しているため第１のコンタクトホール９ａが歪んだりすることなく、コンタクト形状に影響しないものの、ＴＥＯＳ酸化膜とシリコン窒化膜に対するエッチング選択比は１０程度と小さい。これに対し、ドーパントを含むシリコン酸化膜であるＢＰＳＧ膜は、平坦化のための熱処理時に絶縁膜が動きコンタクトホールが歪む可能性が大きいものの、ＢＰＳＧ膜とシリコン窒化膜７とのエッチング選択比が２０以上と大きくできるため、エッチング時間が短く、レジストパターン形状の崩れも小さいので、所定のコンタクトホール形状が形成できる。
【００５４】
従って、下層に形成される層間絶縁膜は、後工程において平坦化の熱処理が行われることにより、ドーパントを含まないシリコン酸化膜によって形成し、上層に形成される層間絶縁膜は、後の工程で熱処理工程が行われなければドーパントを含むシリコン酸化膜で形成することによって、コンタクトホールの形成が容易で、安定した構造の半導体装置を得ることができる。
【００５５】
実施の形態２．
図８は本発明の実施の形態２である半導体装置の製造方法の一部を示す製造工程断面図である。この実施の形態２の半導体装置の製造方法は、第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂを形成するために第１の層間絶縁膜８をエッチングするまでの工程は上述した実施の形態１と全く同一であるので省略し、ここではその後の工程について説明する。図８（ｉ）に示されるように、シリコン窒化膜７がエッチングされることとなるが上述した実施の形態１では異方性エッチングを用いたが、この実施の形態２では等方性エッチングを用いる。この点のみが、上述した実施の形態１と異なる。
【００５６】
つまり、図８（ｉ）に示されるように、第１の層間絶縁膜８までエッチングした後、シリコン窒化膜７を第１の層間絶縁膜８及びゲート電極４ａ、ゲート電極配線４ｂを覆う絶縁膜５に対して選択的にエッチングできる等方性エッチングを行うものであって、この実施の形態２においては、熱リン酸がエッチャントとして用いられ２０〜５０以上の選択比が得られることとなる。このように、等方性のエッチングを用いると一般的に選択比が大きくとれる。この選択比が小さい場合、シリコン窒化膜７のエッチング工程において、基板１を保護するために形成された薄い絶縁膜６がエッチングされたり、さらに、その下の基板１にまで影響することがある。
さらに、ゲート電極４ａの側壁に形成された絶縁膜５までエッチングされゲート電極４ａまで露出し、ビット配線１０がゲート電極４ａと短絡し、歩留りが低下するということが生じることがあるが、シリコン窒化膜７のエッチングに等方性エッチングを用いることによって、上述した問題が生じることを防ぐことができる。
【００５７】
また、シリコン窒化膜７のエッチングに、等方性エッチングを用いることによって、第１のコンタクトホール９ａ及び第２のコンタクトホール９ｂの側壁形状がシリコン窒化膜７の箇所でわずかに凹んだ形状となるが、図８（ｉｉ）に示されるように、ビット配線１０となる多結晶シリコン膜１０ａとチタンシリサイド膜を堆積した際にこのわずかな凹部はほとんど埋め込まれることになり、半導体装置の機能的にほとんど問題はない。次に、図８（ｉｉｉ）に示されるように、これ以後の工程は全く実施の形態１と同じである。
【００５８】
実施の形態３．
図９及び図１０は、本発明の実施の形態３である半導体装置の製造方法の一部を示す製造工程断面図であって、図９（ｉ）に示されるように、第２の層間絶縁膜１２を形成するまでの工程は、上述した実施の形態１と全く同一であるので、ここでは省略し、その後の工程について説明する。まず、キャパシタ電極用コンタクトホールとなる箇所とメタル配線２１用コンタクトホールとなる箇所が開口部となるようなレジストパターンを写真製版法によって形成する。つまり、第１のプラグ１１上に後の工程でコンタクトホールが形成される箇所が全て開口部となるようにレジストパターンを形成する。
【００５９】
このレジストパターンをマスクとして、第１のプラグ１１に到達するまで第２の層間絶縁膜１２をエッチングし、第３のコンタクトホール１３ａ及び第５のコンタクトホール１３ｂを形成する。
このときのエッチング条件は、実施の形態１で示したものと全く同一である。その後、図９（ｉｉ）に示されるように、上述した実施の形態１と全く同一の方法で第３のコンタクトホール１３ａ及び第５のコンタクトホール１３ｂ内に第２のプラグ１４を形成する。このとき、周辺回路部のメタル配線２１用コンタクトホールとなる箇所である第５のコンタクトホール１３ｂにおいて、第１のプラグ１１上に第２のプラグ１４が形成されており、この第１のプラグ１１と第２のプラグ１４は電気的に接続されている。
【００６０】
続いて、図１０（ｉ）に示されるように、キャパシタ電極及び第３の層間絶縁膜１８を実施の形態１と全く同一の方法にて形成した後、メタル配線２１用コンタクトホールを形成するため第２のプラグ１４上に第６のコンタクトホール２３を形成する。この第６のコンタクトホール２３を形成する方法は、上述した実施の形態１で示した第４のコンタクトホール１９の形成方法と同様に、レジストパターンをマスクとして異方性エッチングを施し形成する。
【００６１】
その後、図１０（ｉｉ）に示されるように、上述した実施の形態１の第３のプラグ２０と全く同じ方法で、第６のコンタクトホール２３内にバリアメタル膜を底部に有する第４のプラグ２４を形成し、第４のプラグ２４上及び第３の層間絶縁膜１８上にメタル配線２１を形成する。このとき、第４のプラグ２４上に形成されたメタル配線２１は、第４のプラグ２４、第２のプラグ１４及び第１のプラグ１１を介して基板１と電気的に接続されることとなる。
【００６２】
上述したように、第６のコンタクトホール２３が形成される箇所には、第２の層間絶縁膜１２中に第２のプラグ１４が埋め込まれているため、第６のコンタクトホール２３のアスペクト比は、実施の形態１で示したように第２及び第３の層間絶縁膜１２、１８を貫通する第３のコンタクトホール１９のアスペクト比と比べて、非常に小さくできるため、コンタクトホール形成時のエッチング工程でのレジストパターンの形状変化が小さく、所定形状のコンタクトホールが形成でき易くなるため、エッチングプロセスマージンが向上する。またアスペクト比が小さいので、コンタクトホール内に導電膜を埋め込み易くなるため、半導体装置としての信頼性が向上する。
【００６３】
実施の形態４．
図１１及び図１２は本発明の実施の形態４である半導体装置の製造方法の一部を示す製造工程断面図である。この実施の形態４が上述した実施の形態３と異なる点は、キャパシタ下部電極１５の形成工程において同時に導電膜からなるダミー配線２５が形成され、この配線２５上に第６のコンタクトホール２３を形成し、この第６のコンタクトホール２３内に第４のプラグ２４を形成し、メタル配線２１が第４のプラグ２４、ダミー配線２５、第２のプラグ１４及び第１のプラグ１１を介して基板１と電気的に接続される点である。
【００６４】
以下、詳細に説明する。まず、図１１（ｉ）に示されるように、キャパシタ上部電極１５となる多結晶シリコン膜を形成するまでは、実施の形態３と全く同じで、ここでは、写真製版技術によってキャパシタ下部電極１５となるレジストパターンを形成する工程において、同時に周辺回路部におけるメタル配線２１が形成される箇所の第２のプラグ１４上にダミー配線２５が残るようにレジストパターンを形成する。このレジストパターンをマスクとして、エッチングを施し、キャパシタ下部電極１５及びダミー配線２５をパターニングする。
【００６５】
次に、図１１（ｉｉ）に示されるように、第３の層間絶縁膜１８を堆積した後、図１２（ｉ）に示されるように、ダミー配線２５上に第６のコンタクトホール２３を形成する。その後、実施の形態３で説明したものと全く同じ方法で第４のプラグ２４及びメタル配線２１を形成する。
【００６６】
上述したように、キャパシタ下部電極１５を形成する工程において、写真製版用のマスクを変更することによって、キャパシタ下部電極１５と同時にメタル配線用コンタクトホールとなる第５のコンタクトホール１３ｂ上にダミー配線２５を形成することによって、次の工程において形成される第６のコンタクトホール２３が形成される位置は、ダミー配線２５上のいずれの位置でも良くなるため、製造工程数を増やすことなく、メタル配線２１のレイアウトの自由度を向上させることができ、高密度化に適する構造とすることができる。
【００６７】
また、第６のコンタクトホール２３は、第２の層間絶縁膜１２上に形成されたダミー配線２５上までの深さとなるため、上述した実施の形態３よりさらに、アスペクト比が小さくなり、第６のコンタクトホール２３形状が向上し、導電膜によって埋め込み易くなるため、半導体装置としての信頼性が向上することとなる。
【００６８】
また、本発明の実施の形態４においては、キャパシタ下部電極１５とともに、第５のコンタクトホール１３ｂ内の第２のプラグ１４上にダミー配線２５を形成したものについて説明したが、これに限るものでなく、他の配線の形成時においてもダミー配線を形成し電気的に接続するプラグ間にダミー配線を介在させることにより同様にレイアウトの自由度を向上させることができる。
【００６９】
実施の形態５．
この実施の形態５の半導体装置は、構造的に見ると上述した実施の形態４と全く同一であって、実施の形態４と異なる点は、キャパシタ絶縁膜１６に高誘電率材料である（Ｂａ、Ｓｒ）ＴｉＯ３、ＳｒＴｉＯ３、又は強誘電体材料であるＰＺＴ、ＰＬＺＴなどを用いた点であって、キャパシタ絶縁膜１６に高誘電率材料又は強誘電体材料を用いることによって、キャパシタ下部電極１５にＰｔ／Ｔｉ系の積層膜、Ｒｕ系膜、Ｉｒ系膜、Ｐｄ膜、Ｒｈ膜、Ｎｉ膜、Ｗ膜、Ｒｕ／ＲｕＯ２／Ｔｉ系積層膜、Ｉｒ／ＩｒＯ２／Ｔｉ系の積層膜等の低抵抗な金属材料を用いることが可能となり、このキャパシタ下部電極１５と同時に形成されるダミー配線２５も同じ低抵抗な金属材料で形成されることとなる。従って、ダミー配線２５が低抵抗な配線とすることができる。
【００７０】
上述した実施の形態の半導体装置の製造方法は、上述した実施の形態４と工程順は全く同じで、異なるのはキャパシタ下部電極１５とダミー配線２５となる導電膜である例えばＰｔ膜を堆積する方法と、キャパシタ絶縁膜１６となる高誘電率材料である（Ｂａ、Ｓｒ）ＴｉＯ３膜を堆積する方法である。
【００７１】
Ｐｔ膜は、例えばＤＣマグネトロンスパッタ法を用い、Ｐｔターゲット、基板温度５００℃以下、圧力０．００１〜０．１Ｔｏｒｒで堆積する。また、（Ｂａ、Ｓｒ）ＴｉＯ３膜は、ＬＰＣＶＤ法を用い、有機系ＴｉＣＶＤ原料と有機系ＢａＣＶＤ原料と有機系ＳｒＣＶＤ原料を原料ガスとして、成膜温度４００〜７００℃、圧力数Ｔｏｒｒ以下で成膜する。
【００７２】
上述した実施の形態３〜５においては、シリコン窒化膜７のエッチング方法として異方性エッチングを用いたものについて説明したが、実施の形態２で説明したように、シリコン窒化膜７のエッチング方法に等方性エッチングを用いても良いことは言うまでもない。
【００７３】
また、上述した実施の形態１〜５においては、エッチングストッパ膜として、シリコン窒化膜を用いたものについて説明したが、これに限るものでなく、第１の層間絶縁膜８とゲート電極４ａ及びゲート電極配線４ｂを覆う絶縁膜５とエッチング選択性を有する物質であればよく、膜厚もデバイス構造に適した膜厚を設定すれば良い。
【００７４】
【発明の効果】
本発明の半導体装置においては、第１の層間絶縁膜及びエッチングストッパ膜をエッチングして自己整合的に形成された第１のコンタクトホールを介して第１の導電層が活性領域と電気的に接続されるため、高密度化に適した構造とすることができる。さらに、第１の導電層より上層に位置する第２の導電層と半導体基板又は活性領域と電気的に接続するために必要な第２のコンタクトホールと第１のコンタクトホールとは、第１の層間絶縁膜及びエッチングストッパ膜をエッチングする同じ工程で形成できるため、従来コンタクトホール形成毎に必要であったエッチングストッパ膜のエッチング工程が一回となり、製造工程数が削減できる半導体装置の構造を提供するという効果を有する。
【００７５】
さらに第１のプラグ上の絶縁積層体をエッチングして第３のコンタクトホールを形成して、第２の導電層と第３のコンタクトホール及び第１のプラグを介して半導体基板または活性領域とを電気的に接続することとなるので、第３のコンタクトホールのアスペクト比を小さくできるため、コンタクトホールの形成が容易にできる半導体装置の構造を提供するという効果を有する。
【００７６】
さらに、本発明の半導体装置においては、請求項１と同様の効果を有するとともに、さらに、第３の導電層は半導体基板又は活性領域とを電気的に接続するためのコンタクトホールを第２のコンタクトホールと第５のコンタクトホールと第６のコンタクトホールとに分けて形成されるため、各コンタクトホールのアスペクト比が小さくできるので、コンタクトホールを精度良く形成できる半導体装置の構造を提供するという効果を有する。
【００７７】
さらに、本発明の半導体装置においては、第１のプラグ上にダミー配線を形成し、このダミー配線上の自由な位置に第２の導電層と第１のプラグを電気的に接続するための第３のコンタクトホールを形成することができるので、レイアウトの自由度が増加するため、高密度化に適した構造とすることができるという効果を有する。
【００７８】
また、本発明の半導体装置においては、請求項３と同様に第２のプラグ上に第２のダミー配線を形成することによって、レイアウトの自由度が増し、高密度化に適した構造とすることができるという効果を有する。
【００７９】
また、本発明の半導体装置においては、第１の層間絶縁膜及びエッチングストッパ膜をエッチングして自己整合的に形成された第１のコンタクトホールを介して第１の配線が活性領域と確実に電気的に接続されるため、高密度化に適した構造とすることができる。さらに、キャパシタ電極と半導体基板又は活性領域と電気的に接続するためのコンタクトホールを第２のコンタクトホールと第３のコンタクトホールに分けて形成することによって、各コンタクトホールのアスペクト比が小さくできるとともに、さらに、キャパシタ下部電極とともに同じ導電膜からなるダミー配線を形成することによって、このダミー配線上の自由な位置に第６のコンタクトホールを形成できるため、製造工程数を増やすことなくレイアウトの自由度が増した構造とすることができるという効果を有する。
【００８０】
さらに、半導体装置においては、キャパシタ絶縁膜を高誘電率材料膜又は強誘電体材料膜によって形成することによって、キャパシタ下部電極に低抵抗な金属材料膜を用いることができるため、キャパシタ下部電極と同じ導電膜からなるダミー配線も低抵抗な金属材料膜によって形成できるという効果を有する。
【００８１】
また、半導体装置においては、エッチングストッパ膜をシリコン窒化膜によって構成することによって、上述したような効果が確実に得られる。
【００８２】
また、本発明の半導体装置の製造方法においては、第１の層間絶縁膜上に形成される第１の導電層と活性領域とを電気的に接続するための第１のコンタクトホールとともに第２のコンタクトホールを第１の層間絶縁膜及びエッチングストッパ膜をエッチングして形成し、この第２のコンタクトホール内に第１のプラグを形成し、この第１のプラグを介して第２の層間絶縁膜上に形成された第２の導電層を半導体基板又は活性領域と接続させたため、エッチングストッパ膜のエッチング工程が第１のコンタクトホール及び第２のコンタクトホール形成時の一回となるため、製造工程数が削減でき製造コストを抑えることができるという効果を有する。
【００８３】
さらに、本発明の半導体装置の製造方法においては、第１のプラグ上に形成された第２及び第３の層間絶縁膜毎にコンタクトホールを形成することによって１回に形成されるコンタクトホールのアスペクト比が小さくできるので、コンタクトホールを精度良く形成できるため、ウエハプロセスでの歩留りが向上するとともに、半導体装置の高密度化を進めることができるという効果を有する。
【００８４】
また本発明の半導体装置の製造方法においては、第１のプラグ上にダミー配線を形成し、このダミー配線上の自由な位置に第２の導電層と第１のプラグを電気的に接続するための第３のコンタクトホールを形成することができるので、レイアウトの自由度が増加するため、高密度化に適した半導体装置を提供することができるという効果を有する。
【００８５】
さらに、本発明の半導体装置の製造方法においては、第２のプラグ上に第２のダミー配線を形成することによって、レイアウトの自由度が増し、高密度化に適した半導体装置を提供することができるという効果を有する。
【００８６】
本発明の半導体装置の製造方法においては、エッチングストッパ膜を異方性エッチングにより除去することによって、コンタクトホールの側壁に凹形状ができることなく、高信頼性の半導体装置を提供することができるという効果を有する。
【００８７】
本発明の半導体装置の製造方法において、エッチングストッパ膜を層間絶縁膜及び側壁絶縁膜に対して大きなエッチング選択比を有する等方性エッチングによってエッチングストッパ膜を除去することによって、ゲート電極とショートすることを防ぐとともに、エッチングストッパ膜をエッチングする際の活性領域へのダメージを小さくすることができるため、信頼性の高い半導体装置を提供することができるという効果を有する。
【００８８】
本発明の半導体装置の製造方法において、エッチングストッパ膜をシリコン窒化膜で形成することによって、請求項８〜１３記載の効果を確実に実現できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１である半導体装置を示す断面図である。
【図２】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図３】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図４】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図５】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図６】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図７】  本発明の実施の形態１である半導体装置の製造方法を示す製造工程断面図である。
【図８】  本発明の実施の形態２である半導体装置の製造方法を示す製造工程断面図である。
【図９】  本発明の実施の形態３である半導体装置の製造方法を示す製造工程断面図である。
【図１０】  本発明の実施の形態３である半導体装置の製造方法を示す製造工程断面図である。
【図１１】  本発明の実施の形態４である半導体装置の製造方法を示す製造工程断面図である。
【図１２】  本発明の実施の形態４である半導体装置の製造方法を示す製造工程断面図である。
【図１３】  従来の半導体装置の製造方法を示す製造工程断面図である。
【図１４】  従来の半導体装置の製造方法を示す製造工程断面図である。
【図１５】  従来の半導体装置の製造方法を示す製造工程断面図である。
【図１６】  従来の半導体装置の製造方法を示す製造工程断面図である。
【図１７】  従来の半導体装置の製造方法を示す製造工程断面図である。
【符号の説明】
１  半導体基板、３  活性領域、４ａ  ゲート電極、４ｂ  ゲート電極配線、
５  絶縁膜、７  シリコン窒化膜、８  第１の層間絶縁膜、
９ａ  第１のコンタクトホール、９ｂ  第２のコンタクトホール、１０  ビット配線、
１１  第１のプラグ、１２  第２の層間絶縁膜、１３  第３のコンタクトホール、
１３ｂ  第５のコンタクトホール、１４  第２のプラグ、１５  キャパシタ下部電極、
１６  キャパシタ絶縁膜、１７  キャパシタ上部電極、１８  第３の層間絶縁膜、
１９  第４のコンタクトホール、２０  第３のプラグ、２１  メタル配線、
２３  第６のコンタクトホール、２５  ダミー配線。
【図１】
0003966918.tif 000002
【図２】
0003966918.tif 000003
【図３】
0003966918.tif 000004
【図４】
0003966918.tif 000005
【図５】
0003966918.tif 000006
【図６】
0003966918.tif 000007
【図７】
0003966918.tif 000008
【図８】
0003966918.tif 000009
【図９】
0003966918.tif 000010
【図１０】
0003966918.tif 000011
【図１１】
0003966918.tif 000012
【図１２】
0003966918.tif 000013
【図１３】
0003966918.tif 000014
【図１４】
0003966918.tif 000015
【図１５】
0003966918.tif 000016
【図１６】
0003966918.tif 000017
【図１７】
0003966918.tif 000018