(57)【特許請求の範囲】
【請求項１】
支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置の製造方法であって、
前記半導体基板の前記支持基板と貼り合わされる側の面に、第１絶縁体層と遮光層と第２絶縁体層とを順次形成する工程と、
前記支持基板上に前記半導体基板を貼り合わせて、該支持基板の上層に前記第２絶縁体層が位置し、該第２絶縁体層の上層に前記遮光層が位置し、該遮光層の上層に前記第１絶縁体層が位置し、該第１絶縁体層の上層に前記半導体層が位置するように、前記複合基板を形成する工程と、
前記半導体層を熱酸化して酸化膜を形成した後、該酸化膜をエッチングにより除去して、前記半導体層を所定の膜厚にする工程と、
前記第１絶縁体層を貫通して前記遮光層に達するコンタクトホールを形成する工程とを備え、
前記所定の膜厚を有する半導体層には、トランジスタのチャネル領域を形成してなることを特徴とする電気光学装置の製造方法。
【請求項２】
前記コンタクトホールは、ウエットエッチングを用いて形成することを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記第１絶縁体層を、厚みが３０ｎｍないし２００ｎｍの範囲となるように形成することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記第２絶縁体層上を化学的機械研磨法を用いて平坦化した後、前記支持基板上に前記半導体基板を貼り合わせることを特徴とする請求項１から３のいずれか一項に記載の電気光学装置の製造方法。
【請求項５】
前記トランジスタは、完全空乏型トランジスタであることを特徴とする請求項１から４のいずれか一項に記載の電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓilicon On Insulator（以下、「ＳＯＩ」）と略記する。）技術を適用した電気光学装置および電気光学装置の製造方法、並びに投射型表示装置、電子機器に関し、とくに、歩留まりよく製造することができ、高い信頼性が得られる電気光学装置および電気光学装置の製造方法、並びにこの電気光学装置を備えた信頼性の高い投射型表示装置および電子機器に関する。
【０００２】
【従来の技術】
絶縁基体上にシリコンなどからなる半導体薄膜を形成し、その半導体薄膜を半導体デバイスに形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化を図ることができる等の利点を有することから、例えば電気光学装置に好ましく適用されている技術である。
【０００３】
ＳＯＩ技術を適用した電気光学装置を製造するには、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨する方法等により薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば液晶駆動用の薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」と略記する。）等のトランジスタ素子に形成している。
【０００４】
また、ＳＯＩ技術を用いた電気光学装置は、従来から、例えば、液晶プロジェクタ等の投射型表示装置の液晶ライトバルブに適用されている。このような液晶ライトバルブでは、支持基板が光透過性を有する場合に、表示面側から入射した光が支持基板の裏面側の界面で反射して、ＴＦＴ等のトランジスタ素子のチャネル領域に戻り光として入射することがある。このため、支持基板の表面側におけるトランジスタ素子領域に対応する位置に、戻り光を遮光するための遮光層が形成された液晶ライトバルブが提唱されている。
また、このような支持基板の表面に遮光層が形成された液晶ライトバルブでは、遮光層と定電位源とを電気的に接続することにより遮光層の電位を定電位に固定して、遮光層の電位変動がトランジスタ素子に悪影響を及ぼすことがないようにしている。
【０００５】
このような支持基板の表面に遮光層を有する電気光学装置を製造するには、支持基板の表面に遮光層をパターニングし、その上を絶縁体層で覆って研磨により平坦化した後、得られた平坦面に半導体基板を貼り合わせる。そして、半導体基板を構成する単結晶半導体層を研磨する方法等により、薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば液晶駆動用のＴＦＴ等のトランジスタ素子に形成している。また、支持基板上に貼り合わされた半導体基板の薄膜単結晶半導体層が存在しない場所に、支持基板上に設けられている絶縁体層を貫通して前記遮光層に達するコンタクトホールを、ウエットエッチングを用いて形成し、コンタクトホールを介して遮光層と定電位源とを電気的に接続している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した電気光学装置においては、遮光層の電位の制御に使用されるコンタクトホールが、支持基板上に設けられている絶縁体層をウエットエッチングを用いて貫通させて得られたものであるため、コンタクトホールを形成する際に、エッチング液が支持基板と半導体基板との貼り合わせ界面から浸透し、貼り合わせ界面を構成する層までもがエッチングされてしまうという課題がある。そして、貼り合わせ界面を構成する層がエッチングされると、支持基板と半導体基板とが剥離するなどの不良が発生しやすくなるため、製品の歩留まりを低下させてしまう。
【０００７】
本発明は、上記の課題を解決するためになされたものであって、ＳＯＩ技術が適用され、支持基板の表面に遮光層が形成された電気光学装置において、遮光層の電位を定電位に固定するためのコンタクトホールをウエットエッチングを用いて形成する際に、半導体基板と支持基板との貼り合わせ界面からエッチング液が浸透するという不都合が発生しないため、歩留まりよく製造することができ、高い信頼性が得られる電気光学装置を提供することを目的としている。
また、上記の電気光学装置の製造方法および上記の電気光学装置を備えた信頼性の高い投射型表示装置および電子機器を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の電気光学装置は、支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置であって、前記半導体層の下側に設けられた第１絶縁体層と、前記第１絶縁体層よりも下側に設けられた第２絶縁体層と、前記第１絶縁体層と前記第２絶縁体層との間に設けられた遮光層と、少なくとも前記第１絶縁体層を貫通して前記遮光層に達するコンタクトホールとを備え、前記遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置していることを特徴とする。
【０００９】
すなわち、本発明の電気光学装置では、下側から順に、支持基板、第２絶縁体層、遮光層、第１絶縁体層、半導体層が備えられていることになり、貼り合わせ界面よりも上側に位置している遮光層よりも、さらに上側に位置する第１絶縁体層を貫通して遮光層に達するコンタクトホールは、半導体基板と支持基板との貼り合わせ界面を貫通しないものとなる。
したがって、コンタクトホールをウエットエッチングを用いて形成する際に、従来の電気光学装置のように、半導体基板と支持基板との貼り合わせ界面からエッチング液が浸透するという不都合は発生しない。このため、歩留まりよく製造することができ、高い信頼性を有する電気光学装置となる。
【００１０】
また、本発明の電気光学装置では、上述したように、遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置している。このため、以下に示すように、第１絶縁体層の厚みを薄くして半導体層と遮光層との間の距離を短くすることができる。
【００１１】
例えば、遮光層が貼り合わせ界面よりも下側に位置している場合には、半導体層と遮光層との間に貼り合わせ界面が存在することになるので、半導体層と遮光層との間の距離を短くすることはできない。半導体層と遮光層との間に貼り合わせ界面が存在していると、半導体層と遮光層との間の距離には、化学的機械研磨法を行う際に、研磨のばらつきによる遮光層の露出が発生しないような残膜厚の距離や、支持基板と半導体基板とを貼り合わせる際に必要な厚みに相当する距離が含まれることになる。したがって、通常、半導体層と遮光層との間の距離は、支持基板と半導体基板とを貼り合わせた後の結果として得られる寸法であり、半導体層と遮光層とを絶縁するために必要な厚みよりも非常に厚い８００ｎｍないし１０００ｎｍ程度となっている。また、半導体層と遮光層との間の距離を２００ｎｍ以下にすると、貼り合わせを行う前の化学的機械研磨法が困難になってしまうため、遮光層が貼り合わせ界面よりも下側に位置している場合には、半導体層と遮光層との間の距離を２００ｎｍ以下にすることはできない。
【００１２】
これに対し、本発明の電気光学装置によれば、上述したように、遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置しているので、半導体層と遮光層との間には貼り合わせ界面が存在しないことになり、半導体層と遮光層との間の距離に、化学的機械研磨法の研磨のばらつきによる遮光層の露出が発生しないような残膜厚の距離や、支持基板と半導体基板とを貼り合わせる際に必要な厚みに相当する距離が含まれることはない。したがって、半導体層と遮光層との間の距離を、半導体層と遮光層とを絶縁することが可能な範囲で短くすることができる。
すなわち、本発明の電気光学装置においては、半導体層と遮光層との間の距離に相当する第１絶縁体層の厚みを薄くすることができる。
第１絶縁体層の厚みを薄くすると、半導体層と遮光層とが接近するので、遮光層を例えばＴＦＴのバックゲートとして積極的に使用することが可能となり、遮光層の電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができるものとなる。
【００１３】
具体的には、上記の電気光学装置においては、第１絶縁体層の厚みは、３０ｎｍないし２００ｎｍの範囲であることが望ましい。
このような電気光学装置とすることで、半導体層と遮光層とを確実に絶縁することができるとともに、遮光層の電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができるものとなるため、より一層優れた電気光学装置とすることができる。
【００１４】
また、上記の電気光学装置においては、前記第１絶縁体層の厚みは、５０ｎｍないし１００ｎｍの範囲であることがより望ましい。
このような電気光学装置とすることで、半導体層と遮光層とをより一層確実に絶縁することができるとともに、より一層効果的にオフリーク電流を低減することやオン電流を増加させることができるものとなる。
【００１５】
また、上記の目的を達成するために、本発明の電気光学装置は、支持基板上に、半導体層と遮光層とを備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置であって、前記遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置していることを特徴とする。
このような電気光学装置では、遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置しているものであるので、遮光層よりも上側に形成された部材を貫通して遮光層に達するコンタクトホールを備えたものとする場合には、コンタクトホールが半導体基板と支持基板との貼り合わせ界面を貫通しないものとなる。したがって、このコンタクトホールをウエットエッチングを用いて形成する際には、従来の電気光学装置のように、半導体基板と支持基板との貼り合わせ界面からエッチング液が浸透するという不都合は発生しない。
また、前記遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置している。したがって、半導体層と遮光層との間には貼り合わせ界面が存在しないことになり、半導体層と遮光層との間の距離を半導体層と遮光層とを絶縁することが可能な範囲で短くすることができる。
【００１６】
また、上記の目的を達成するために、本発明の投射型表示装置は、上記の電気光学装置を備えた投射型表示装置であって、光源と、該光源から出射された光を変調する前記電気光学装置と、該電気光学装置により変調された光を投射面に拡大投影する拡大投影光学系とを有することを特徴とする。
このような投射型表示装置は、上記の電気光学装置を備えたものであるので、信頼性の高い投射型表示装置とすることができる。
【００１７】
また、上記の目的を達成するために、本発明の電子機器は、上記の電気光学装置を備えたことを特徴とする。
このような電子機器とすることで、信頼性の高い表示部を備えた電子機器とすることができる。
【００１８】
また、上記の目的を達成するために、本発明の電気光学装置の製造方法は、支持基板上に、半導体層を備えた半導体基板を貼り合わせてなる複合基板を用いた電気光学装置の製造方法であって、前記半導体基板の前記支持基板と貼り合わされる側の面に、第１絶縁体層と遮光層と第２絶縁体層とを順次形成する工程と、前記支持基板上に前記半導体基板を貼り合わせて前記複合基板を形成する工程と、前記半導体層をパターニングする工程と、前記第１絶縁体層を貫通して前記遮光層に達するコンタクトホールをウエットエッチングを用いて形成する工程とを備えていることを特徴とする。
【００１９】
このような電気光学装置の製造方法は、前記半導体基板の前記支持基板と貼り合わされる側の面に、第１絶縁体層と遮光層と第２絶縁体層とを順次形成する工程と、前記支持基板上に前記半導体基板を貼り合わせて前記複合基板を形成する工程とを備えているので、前記遮光層は、前記支持基板と前記半導体基板との貼り合わせ界面よりも上側に位置していることになり、前記第１絶縁体層を貫通して前記遮光層に達するコンタクトホールをウエットエッチングを用いて形成する工程において、半導体基板と支持基板との貼り合わせ界面を貫通させる必要はない。したがって、コンタクトホールをウエットエッチングを用いて形成する際に、半導体基板と支持基板との貼り合わせ界面からエッチング液が浸透するという不都合が発生しない。このため、歩留まりよく製造することができ、高い信頼性を有する電気光学装置が得られる。
【００２０】
また、前記半導体基板の前記支持基板と貼り合わされる側の面に、第１絶縁体層と遮光層と第２絶縁体層とを順次形成する工程と、前記支持基板上に前記半導体基板を貼り合わせて前記複合基板を形成する工程とを備えた製造方法であり、遮光層を半導体基板上に形成してから半導体基板と支持基板とを貼り合わせるので、半導体層と遮光層との間には、貼り合わせ界面が存在しないことになる。したがって、半導体層と遮光層との間の距離に相当する第１絶縁体層の厚みを、半導体層と遮光層とを絶縁することが可能な範囲で短くすることができる。
【００２１】
また、上記電気光学装置の製造方法においては、前記第１絶縁体層の厚みが３０ｎｍないし２００ｎｍの範囲となるように形成することが望ましい。
このような電気光学装置の製造方法とすることで、半導体層と遮光層とを確実に絶縁することができるとともに、遮光層の電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができる一層優れた電気光学装置が得られる。
【００２２】
また、上記電気光学装置の製造方法においては、前記第２絶縁体層上を、化学的機械研磨（ＣＭＰ）法を用いて平坦化することが望ましい。
このような電気光学装置の製造方法とすることで、第２絶縁体層上を容易に精度よく平坦化することができ、第２絶縁体層が支持基板と半導体基板との貼り合わせ界面を構成する場合に、支持基板と半導体基板との密着性を高めることができ、容易に精度よく貼り合わせることができる。このため、容易に高い信頼性を有する電気光学装置を形成することができる。
【００２３】
（第１実施形態）
（電気光学装置の構造）
以下、本発明に係る実施の形態について詳細に説明する。
本実施形態においては、電気光学装置の一例として、ＴＦＴ（トランジスタ素子）をスイッチング素子として用いたアクティブマトリクス型の液晶装置を取り上げて説明する。
【００２４】
図１は、液晶装置の画素部（表示領域）を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。また、図２は、データ線、走査線、画素電極、遮光層等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群を拡大して示す平面図である。また、図３は、図２のＡ−Ａ'断面図である。
なお、図１〜図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２５】
図１において、液晶装置の画素部を構成するマトリクス状に形成された複数の画素は、マトリクス状に複数形成された画素電極９ａと画素電極９ａを制御するための画素スイッチング用ＴＦＴ（トランジスタ素子）３０とからなり、画像信号が供給されるデータ線６ａが当該画素スイッチング用ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａに対して、グループ毎に供給するようにしても良い。また、画素スイッチング用ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。
【００２６】
画素電極９ａは、画素スイッチング用ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子である画素スイッチング用ＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された後述する対向電極との間で一定期間保持される。
【００２７】
また、保持された画像信号のリークによってコントラスト比の低下やフリッカと呼ばれるちらつきなど表示上の不具合が生じるのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、データ線に電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い電気光学装置が実現できる。本実施形態では特に、このような蓄積容量７０を形成するために、後述の如く走査線と同層、もしくは導電性の遮光層を利用して低抵抗化された容量線３ｂを設けている。
【００２８】
次に、図２に基づいて、ＴＦＴアレイ基板のトランジスタ素子の形成領域（画素部）内の平面構造について詳細に説明する。図２に示すように、電気光学装置のＴＦＴアレイ基板上のトランジスタ素子の形成領域（画素部）内には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ'により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介して半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域（図中右上りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。
【００２９】
図２において、右上がりの斜線で示した領域には、複数の遮光層１１ａが設けられている。より具体的には、遮光層１１ａは夫々、画素部において半導体層１ａのチャネル領域を含む画素スイッチング用ＴＦＴ３０をＴＦＴアレイ基板の後述する基板本体側から見て覆う位置に設けられており、更に、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。遮光層１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、遮光層１１ａと容量線３ｂとを相互に電気的に接続するコンタクトホール１３が設けられている。即ち、本実施形態では、遮光層１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的に接続されている。
【００３０】
また、本実施形態において、画素電極９ａ、画素スイッチング用ＴＦＴ３０、及び遮光層１１ａは画素部内にのみ設けられている。
【００３１】
次に、図３に基づいて、液晶装置の画素部内の断面構造について説明する。
ＴＦＴアレイ基板１０は、石英からなる支持基板１０Ａとその液晶層５０側表面上に形成された画素電極９ａ、画素スイッチング用ＴＦＴ（トランジスタ素子）３０、配向膜１６を主体として構成されており、対向基板２０は透明なガラスや石英などの光透過性基板からなる基板本体２０Ａとその液晶層５０側表面上に形成された対向電極（共通電極）２１と配向膜２２とを主体として構成されている。
【００３２】
ＴＦＴアレイ基板１０の支持基板１０Ａの液晶層５０側表面上には、画素電極９ａが設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ（インジウム・ティン・オキサイド）などの透明導電性薄膜からなり、配向膜１６は、例えばポリイミドなどの有機薄膜からなる。
【００３３】
また、支持基板１０Ａの液晶層５０側表面上には、図３に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００３４】
他方、対向基板２０の基板本体２０Ａの液晶層５０側表面上には、その全面に渡って対向電極（共通電極）２１が設けられており、その液晶層５０側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えばＩＴＯなどの透明導電性薄膜からなり、配向膜２２は、例えばポリイミドなどの有機薄膜からなる。
【００３５】
また、基板本体２０Ａの液晶層５０側表面上には、更に図３に示すように、各画素部の開口領域以外の領域に対向基板遮光層２３が設けられている。このように対向基板２０側に対向基板遮光層２３を設けることにより、対向基板２０側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ'やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入することを防止することができるとともに、コントラストを向上させることができる。
【００３６】
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、両基板の周縁部間に形成されたシール材（図示略）により囲まれた空間に液晶が封入され、液晶層５０が形成されている。
【００３７】
液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなっており、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態を採る。
【００３８】
また、ＴＦＴアレイ基板１０は、支持基板１０Ａ上に、単結晶シリコン基板を貼り合わせてなる複合基板を用いたものであり、支持基板１０Ａの液晶層５０側表面上に設けられた下側貼り合わせ膜１０Ｂと下側貼り合わせ膜１０Ｂの上に設けられている上側貼り合わせ膜１２（特許請求の範囲における「第２絶縁体層」に相当する）との間が、支持基板１０Ａ上と半導体基板との貼り合わせ界面となっている。
【００３９】
上側貼り合わせ膜１２の表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａが埋め込まれている。遮光層１１ａは、後述及び図５に示すように、単結晶シリコン基板の支持基板１０Ａと貼り合わされる側の面に形成され、その後、支持基板１０Ａ上に単結晶シリコン基板２０８を貼り合わせることにより支持基板１０Ａ上に形成されたものであるので、遮光層１１ａが設けられた単結晶シリコン基板上に遮光層１１ａを覆うように形成された上側貼り合わせ膜１２によって埋め込まれた状態となっている。
【００４０】
また、遮光層１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
遮光層１１ａをこのような材料から構成することにより、ＴＦＴアレイ基板１０の支持基板１０Ａの表面上において、遮光層１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、遮光層１１ａが破壊されたり溶融することを防止することができる。
【００４１】
本実施形態においては、このようにＴＦＴアレイ基板１０に遮光層１１ａが形成されているので、ＴＦＴアレイ基板１０側からの戻り光等が画素スイッチング用ＴＦＴ３０のチャネル領域１ａ'やＬＤＤ領域１ｂ、１ｃに入射することを防ぐことができ、光電流の発生によりトランジスタ素子としての画素スイッチング用ＴＦＴ３０の特性が劣化することを防止することができる。
【００４２】
また、上側貼り合わせ膜１２上および遮光層１１ａ上には、第１層間絶縁膜２０６ｂ（特許請求の範囲における「第１絶縁体層」に相当する）が設けられている。第１層間絶縁膜２０６ｂは、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的絶縁するために設けられるものであり、支持基板１０Ａの表面上の全面に形成されている。
また、このようにＴＦＴアレイ基板１０の表面上に第１層間絶縁膜２０６ｂを設けることにより、遮光層１１ａが画素スイッチング用ＴＦＴ３０等を汚染することを防止することもできる。
【００４３】
第１層間絶縁膜２０６ｂの厚みは、３０ｎｍ〜２００ｎｍの範囲とし、５０ｎｍ〜１００ｎｍの範囲とすることがより望ましい。
第１層間絶縁膜２０６ｂの厚みが、３０ｎｍ未満であると、半導体層と遮光層とを確実に絶縁することができない恐れが生じるため好ましくない。また、第１層間絶縁膜２０６ｂの厚みが２００ｎｍ以内であれば、遮光層をバックゲートとして積極的に使用することができる。
【００４４】
また、本実施形態では、遮光層１１ａ（及びこれに電気的に接続された容量線３ｂ）は、第１層間絶縁膜２０６ｂを貫通して遮光層１１ａに達するコンタクトホール１３を介して、定電位源に電気的に接続されることにより、定電位とされている。従って、遮光層１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し遮光層１１ａの電位変動が悪影響を及ぼすことはない。また、容量線３ｂは、蓄積容量７０の第２蓄積容量電極として良好に機能し得る。
定電位源としては、本実施形態の電気光学装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等を挙げることができる。このように周辺回路等の電源を利用すれば、専用の電位配線や外部入力端子を設ける必要なく、遮光層１１ａ及び容量線３ｂを定電位にすることができる。
【００４５】
また、遮光層１１ａに可変電圧を与える構成とすれば、遮光層１１ａの電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができる。
【００４６】
また、本実施形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。
【００４７】
より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａの下に延設されて、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、第１蓄積容量電極（半導体層）１ｆとされている。特に蓄積容量７０の誘電体としての絶縁膜２は、高温酸化により単結晶半導体層上に形成される画素スイッチング用ＴＦＴ３０のゲート絶縁膜２に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、蓄積容量７０は比較的小面積で大容量の蓄積容量として構成できる。
【００４８】
更に、蓄積容量７０においては、図２及び図３から分かるように、遮光層１１ａを、第２蓄積容量電極としての容量線３ｂの反対側において第１蓄積容量電極１ｆに第１層間絶縁膜２０６ｂを介して第３蓄積容量電極として対向配置させることにより（図３の図示右側の蓄積容量７０参照）、蓄積容量が更に付与されるように構成されている。即ち、本実施形態では、第１蓄積容量電極１ｆを挟んで両側に蓄積容量が付与されるダブル蓄積容量構造が構築されており、蓄積容量がより増加する。このような構造とすることにより、本実施形態の電気光学装置が持つ、表示画像におけるフリッカや焼き付きを防止する機能を向上させることができる。
【００４９】
これらの結果、データ線６ａ下の領域及び走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という開口領域を外れたスペースを有効に利用して、画素電極９ａの蓄積容量を増やすことが出来る。
【００５０】
次に、図３において、画素スイッチング用ＴＦＴ３０は、完全空乏型のＮ型トランジスタである。半導体層１ａの膜厚を３０ｎｍから１００ｎｍまでの範囲、好ましくは４０ｎｍから６０ｎｍまでの範囲で一定の膜厚とする。半導体層１ａの膜厚が１００ｎｍ以下であれば、チャネル部の不純物濃度によらずゲート電極が制御する空乏層が半導体層１ａよりも大きく拡がるため、画素スイッチング用ＴＦＴ３０は完全空乏型となる。
【００５１】
また、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ'、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。
【００５２】
また、半導体層１ａが３０ｎｍ以上であり、好ましくは４０ｎｍ以上のためチャネル領域１ａ'の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。さらに、半導体層１ａが１００ｎｍ好ましくは６０ｎｍ以下のため、前記遮光層１１ａで防止することの出来ない迷光が半導体層１ａに照射されても、光励起の電子正孔対の生成量が小さく抑えることができる。したがって、光リーク電流が小さくでき、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として有効である。
【００５３】
データ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性金属薄膜から構成されている。また、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜２０６ｂの上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。このソース領域１ｂへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気的接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
尚、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ｂと同一のポリ半導体膜を中継して電気的接続するようにしてもよい。
【００５４】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃにそれぞれ不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００５５】
また、画素スイッチング用ＴＦＴ３０のゲート電極（走査線）３ａをソース−ドレイン領域１ｂ及び１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにダブルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００５６】
ここで、一般には、半導体層１ａのチャネル領域１ａ'、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ等の単結晶半導体層は、光が入射すると半導体が有する光電変換効果により光電流が発生してしまい画素スイッチング用ＴＦＴ３０のトランジスタ特性が劣化するが、本実施形態では、走査線３ａを上側から覆うようにデータ線６ａがＡｌ等の遮光性の金属薄膜から形成されているので、少なくとも半導体層１ａのチャネル領域１ａ'及びＬＤＤ領域１ｂ、１ｃに光が入射するのを効果的に防ぐことが出来る。
【００５７】
また、前述のように、画素スイッチング用ＴＦＴ３０の下側には、遮光層１１ａが設けられているので、少なくとも半導体層１ａのチャネル領域１ａ'及び低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃへの戻り光が入射することについても効果的に防ぐことが出来る。更に、上記の構成から漏れて入射する光があったとしても、画素スイッチング用ＴＦＴ３０の半導体層１ａが薄いため、光リークを十分に抑えることが出来る。
【００５８】
なお、本実施形態においては、半導体層１ａは単結晶半導体の場合に限定される訳ではなく、半導体層１ａが多結晶半導体の場合についても同様の構造を適用できることはもちろんである。
【００５９】
（電気光学装置の製造方法）
次に、上記構造を有する電気光学装置の製造方法について、図４〜図１３を参照して説明する。
はじめに、図４〜図１３に基づいて、ＴＦＴアレイ基板１０の製造方法について説明する。なお、図４〜図８と図９〜図１３とは異なる縮尺で示している。
【００６０】
まず、図４（ａ）に示すように、例えば、厚さが６００μｍ程度の単結晶シリコン層（特許請求の範囲における「半導体層」に相当する。）からなる単結晶シリコン基板２０８（特許請求の範囲における「半導体基板」に相当する。）を用意する。この単結晶シリコン基板２０８の支持基板１０Ａと貼り合わされる側の表面には、シリコン酸化膜からなる第１層間絶縁膜２０６ｂ（特許請求の範囲における「第１絶縁体層」に相当する。）があらかじめ形成されている。
第１層間絶縁膜２０６ｂは、単結晶シリコン基板２０８の表面を酸化することにより形成され、第１層間絶縁膜２０６ｂの厚みは、３０ｎｍ〜２００ｎｍの範囲とし、５０ｎｍないし１００ｎｍの範囲とすることがより望ましい。
【００６１】
また、単結晶シリコン基板２０８の支持基板１０Ａと貼り合わされる側の表面には、水素イオン（Ｈ+）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０16／ｃｍ2にて注入されている。
【００６２】
次に、図４（ｂ）に示すように、単結晶シリコン基板２０８の第１層間絶縁膜２０６ｂ上に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光層１１を形成する。
【００６３】
次に、単結晶シリコン基板２０８の表面上の全面にフォトレジストを形成し、最終的に形成する遮光層１１ａのパターン（図２参照）を有するフォトマスクを用いてフォトレジストを露光する。その後フォトレジストを現像することにより、図４（ｃ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
【００６４】
次に、フォトレジスト２０７をマスクとして遮光層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、図４（ｄ）に示すように、単結晶シリコン基板２０８の表面上に、所定のパターンを有する遮光層１１ａが形成される。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとなる。
【００６５】
次に、図５（ａ）に示すように、遮光層１１ａが形成された単結晶シリコン基板２０８の表面上に、ＣＶＤ法などにより、ＳｉＯ2からなる上側貼り合わせ膜１２（特許請求の範囲における「第２絶縁体層」に相当する）となる絶縁体層１２Ａを形成する。絶縁体層１２Ａの膜厚は、少なくとも遮光層１１ａの膜厚よりも厚く設定し、例えば、約４００〜１２００ｎｍとするのが好ましく、より好ましくは１０００〜１２００ｎｍ程度とする。
【００６６】
次に、図５（ｂ）に示すように、遮光層１１ａの上に位置する絶縁体層１２Ａの表面を、ＣＭＰ（化学的機械研磨）法を用いて研磨して平坦化することにより、支持基板１０Ａとの貼り合わせ界面を構成する上側貼り合わせ膜１２が形成される。上側貼り合わせ膜１２の膜厚は、例えば４００〜６００ｎｍとなる。
以上のようにして、第１層間絶縁膜２０６ｂと遮光層１１ａと上側貼り合わせ膜１２とを備えた単結晶シリコン基板２０８が形成される。
【００６７】
次に、図５（ｃ）に示すように、支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせを行うことにより複合基板とする。
ここで使用される支持基板１０Ａの単結晶シリコン基板２０８と貼り合わされる側の表面には、単結晶シリコン基板２０８との貼り合わせ界面２２１を構成する下側貼り合わせ膜１０Ｂがあらかじめ形成されている。下側貼り合わせ膜１０Ｂは、上側貼り合わせ膜１２と同様に、ＳｉＯ2からなるものであり、ＣＶＤ法などにより形成される。
そして、支持基板１０Ａと単結晶シリコン基板２０８とは、支持基板１０Ａの下側貼り合わせ膜１０Ｂと単結晶シリコン基板２０８の上側貼り合わせ膜１２とを対向させた状態で貼り合わせられ、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２との間が貼り合わせ界面２２１となる。
【００６８】
ここでの支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせは、例えば３００℃で２時間熱処理することによって行われる。支持基板１０Ａと単結晶シリコン基板２０８との貼り合わせ強度をさらに高めるためには、熱処理温度を上昇させて４５０℃程度にする必要があるが、石英などからなる支持基板１０Ａと単結晶シリコン基板２０８との熱膨張係数の差が大きいため、支持基板１０Ａと単結晶シリコン基板２０８とを貼り合わせた状態でさらに加熱すると、単結晶シリコン基板２０８の単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。
【００６９】
このようなクラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０８を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行う方法によって貼り合わせ強度を高めることが望ましい。具体的には、例えば、単結晶シリコン基板２０８と支持基板１０Ａとを３００℃で熱処理することにより貼り合わせ、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０８の厚さが１５０μｍなるようにエッチングを行い、その後、４５０℃で再び熱処理することにより、貼り合わせ強度を高めることが望ましい。
【００７０】
次に、単結晶シリコン基板２０８の単結晶シリコン層の一部を、単結晶シリコン基板２０８を熱処理することによって剥離し、図５（ｄ）に示すように、薄膜単結晶シリコン層２０６ａを支持基板１０Ａ上に形成する。
ここでの単結晶シリコン層の剥離現象は、あらかじめ単結晶シリコン基板２０８中に導入されている水素イオンによって、単結晶シリコン基板２０８の表面近傍のある層で半導体の結合が分断されるために生じるものである。
【００７１】
単結晶シリコン層を剥離するための熱処理は、例えば、毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、単結晶シリコン基板２０８の単結晶シリコン層の一部が分離される。
なお、薄膜単結晶シリコン層２０６ａは、単結晶シリコン基板２０８に対して行われる水素イオン注入の加速電圧を変えることによって、５０ｎｍ〜３０００ｎｍまでの任意の膜厚で形成することが可能である。
【００７２】
なお、薄膜単結晶シリコン層２０６ａは、上述した方法以外に、単結晶シリコン基板２０８の表面を研磨して膜厚を３〜５μｍとした後に、さらにＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法によってエッチングして仕上げる方法や、多孔質半導体上に形成したエピタキシャル半導体層を、多孔質半導体層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（登録商標）（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００７３】
次に、図６および図７を参照して、薄膜単結晶シリコン層２０６ａを熱酸化することにより酸化膜２０６ｃを形成し、酸化膜２０６ｃをウエットエッチングにより除去する工程を説明する。この工程は、画素スイッチング用ＴＦＴ３０を構成する薄膜単結晶シリコン層２０６ａの膜厚を制御するための工程である。
【００７４】
まず、図６（ａ）に示すように、支持基板１０Ａの表面上の全面に、減圧化学気相堆積法（ＬＰＣＶＤ法）を用いたジクロロシランとアンモニアの反応により、シリコン窒化膜２０９を１００ｎｍ〜３００ｎｍ程度形成する。
【００７５】
次に、図６（ｂ）に示すように、シリコン窒化膜２０９の上に、フォトレジスト２０５を形成する。その後、搬送時などに、支持基板１０Ａの端面に設けられたフォトレジスト２０５が剥がれないように、支持基板１０Ａの端面に位置するフォトレジスト２０５の除去を行う。ここでのフォトレジスト２０５の除去は、支持基板１０Ａの端面を露光して感光することにより行ってもよいし、また、水酸化カリウム水溶液などのアルカリ溶液で剥離することにより行ってもよい。
【００７６】
次に、図６（ｃ）に示すように、フォトマスクを用いてフォトレジスト２０５を露光し、現像することにより、完全空乏型のトランジスタを作りこみたい領域を除く領域を覆うパターンを有するフォトレジスト２０５ａを形成する。
【００７７】
次に、フォトレジスト２０５ａをマスクとして、ウエットエッチングによりシリコン窒化膜２０９をエッチングし、その後、フォトレジスト２０５ａを除去することにより、図６（ｄ）に示すように、薄膜単結晶シリコン層２０６ａ上において完全空乏型のトランジスタを作りこみたい領域を除く領域を覆う選択酸化用マスクパターン２０９ａを形成する。
【００７８】
次に、図７（ａ）に示すように、選択酸化用マスクパターン２０９ａに覆われていない領域に設けられている薄膜単結晶シリコン層２０６ａを、熱酸化することにより局所的に成長させ、酸化膜２０６ｃを形成する。酸化膜２０６ｃの膜厚は、例えば、薄膜単結晶シリコン層２０６ａの膜厚が４００ｎｍ程度である場合、７００ｎｍ程度とすることが望ましい。
【００７９】
次に、図７（ｂ）に示すように、酸化膜２０６ｃをウエットエッチングで除去し、その後、図７（ｃ）に示すように、選択酸化用マスクパターン２０９ａを、熱リン酸を用いる方法や、反応性エッチングや反応性イオンビームエッチングなどのドライエッチングを行う方法などにより除去し、完全空乏型のトランジスタを作りこみたい領域の薄膜単結晶シリコン層２０６ａを３０ｎｍ〜１００ｎｍまでの範囲の一定の膜厚に形成した。
【００８０】
次に、図８（ａ）に示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層１ａを形成する。すなわち、データ線６ａの下で容量線３ｂが形成される領域および走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。なお、図８には、第１蓄積容量電極１ｆは図示していない。
【００８１】
次に、図８（ｂ）に示すように、半導体層１ａを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化し、約６０ｎｍの比較的薄い厚さの熱酸化半導体膜を形成することによりゲート絶縁膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１７０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【００８２】
次に、図９〜図１３を参照して、ゲート絶縁膜２が形成された支持基板１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図９〜図１３は、各工程におけるＴＦＴアレイ基板の一部分を、図３に示した断面図に対応させて示した工程図である。また、図９から図１３は、図４から図８と異なる縮尺で示してある。
【００８３】
図９（ａ）に示すように、ゲート絶縁膜２が形成された支持基板１０ＡにおけるＮチャネルの半導体層１ａに対応する位置に、レジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０11／ｃｍ2のドーズ量にて）ドープする。
【００８４】
次に、図９（ｂ）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢなどのIII族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０12／ｃｍ2のドーズ量にて）ドープする。
【００８５】
次に、図９（ｃ）に示すように、Ｐチャネル、Ｎチャネル毎に、半導体層１ａのチャネル領域１ａ'の端部を除く支持基板１０Ａの表面にレジスト膜３０５を形成し、Ｐチャネルには、図７（ａ）に示した工程の約１〜１０倍のドーズ量でＰなどのＶ族元素のドーパント３０６をドープし、Ｎチャネルには、図７（ｂ）に示した工程の約１〜１０倍のドーズ量でＢなどのIII族元素のドーパント３０６をドープする。
【００８６】
次に、図９（ｄ）に示すように、半導体層１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、支持基板１０Ａの表面の走査線３ａ（ゲート電極）に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０14／ｃｍ2のドーズ量にて）ドープする。
【００８７】
次に、図１０（ａ）に示すように、反応性エッチングや反応性イオンビームエッチングなどのドライエッチング、あるいはウエットエッチングにより、第１層間絶縁膜２０６ｂを貫通して遮光層１１ａに達するコンタクトホール１３を形成する。
コンタクトホール１３を開孔する際には、図１０（ａ）に示すように、第１層間絶縁膜２０６ｂを貫通するだけで遮光層１１ａに達するので、下側貼り合わせ膜１０Ｂと上側貼り合わせ膜１２との間に位置する単結晶シリコン基板２０８と支持基板１０Ａとの貼り合わせ界面２２１を貫通する必要はない。
【００８８】
また、コンタクトホール１３の開孔は、反応性エッチング、反応性イオンビームエッチングのような異方性を有するドライエッチングにより行った方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、異方性を有するドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール１３の形状をテーパ状にすることができるので、配線接続時の断線を防止できるという利点が得られる。
【００８９】
次に、図１０（ｂ）に示すように、減圧ＣＶＤなどによりポリ半導体膜３を３５０ｎｍ程度の厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリ半導体膜３を導電化する。又は、Ｐイオンをポリ半導体膜３の成膜と同時に導入したドープ半導体膜を用いてもよい。これにより、ポリ半導体膜３の導電性を高めることができる。
【００９０】
次に、図１０（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程などにより、所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、支持基板１０Ａの裏面に残存するポリ半導体膜を支持基板１０Ａの表面をレジスト膜で覆ってエッチングにより除去する。
【００９１】
次に、図１０（ｄ）に示すように、半導体層１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、まずＢなどのIII族元素のドーパント３１０を低濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、３×１０13／ｃｍ2のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００９２】
続いて、図１０（ｅ）に示すように、半導体層１ａにＰチャネルの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、走査線３ａよりも幅の広いマスク（図示せず）でレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、ＢなどのIII族元素のドーパント３１１を高濃度で（例えば、ＢＦ2イオンを９０ｋｅＶの加速電圧、２×１０15／ｃｍ2のドーズ量にて）ドープする。
【００９３】
次に、図１１（ａ）に示すように、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０12／ｃｍ2のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【００９４】
続いて、図１１（ｂ）に示すように、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、ＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０15／ｃｍ2のドーズ量にて）ドープする。
【００９５】
次に、図１１（ｃ）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【００９６】
この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約８５０℃のアニール処理を２０分程度行う。
【００９７】
次に、図１１（ｄ）に示すように、データ線３１に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【００９８】
次に、図１２（ａ）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積した後、図１２（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【００９９】
次に、図１２（ｃ）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【０１００】
次に、図１３（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１０１】
次に、図１３（ｂ）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積した後、図１３（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の電気光学装置を反射型電気光学装置とする場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１０２】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、図３に示すＴＦＴアレイ基板１０が製造される。
【０１０３】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶装置を製造する方法について説明する。
図３に示した対向基板２０を製造するには、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、対向基板遮光層２３を形成する。対向基板遮光層２３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、対向基板遮光層２３は、上記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【０１０４】
その後、基板本体２０Ａの表面上の全面にスパッタリング法などにより、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、図１に示す対向基板２０が製造される。
【０１０５】
最後に、上述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６と配向膜２２とが互いに対向するようにシール材により貼り合わせ、真空吸引法などの方法により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶を吸引して、所定の厚みを有する液晶層５０を形成することにより、上記構造の液晶装置が製造される。
【０１０６】
本実施形態の液晶装置の製造方法では、単結晶シリコン基板２０８の支持基板１０Ａと貼り合わされる側の面に、第１層間絶縁膜２０６ｂと遮光層１１ａと上側貼り合わせ膜１２とを順次形成し、その後、支持基板１０Ａ上に単結晶シリコン基板２０８を貼り合わせて複合基板を形成するので、遮光層１１ａは、単結晶シリコン基板２０８と支持基板１０Ａとの貼り合わせ界面２２１よりも上側に形成されることになり、第１層間絶縁膜２０６ｂを貫通して遮光層１１ａに達するコンタクトホール１３をウエットエッチングを用いて形成する工程において、貼り合わせ界面２２１を貫通させる必要はない。したがって、コンタクトホール１３をウエットエッチングを用いて形成する際に、貼り合わせ界面２２１からエッチング液が浸透するという不都合が発生しない。このため、歩留まりよく製造することができ、高い信頼性を有する液晶装置が得られる。
【０１０７】
また、本実施形態の液晶装置の製造方法においては、上側貼り合わせ膜１２上をＣＭＰを用いて平坦化するので、上側貼り合わせ膜１２上を容易に精度よく平坦化することができ、単結晶シリコン基板２０８と支持基板１０Ａとの密着性を高めることができ、単結晶シリコン基板２０８と支持基板１０Ａとを容易に精度よく貼り合わせることができる。
【０１０８】
また、本実施形態の液晶装置では、遮光層１１ａが単結晶シリコン基板２０８と支持基板１０Ａとの貼り合わせ界面２２１よりも上側に位置し、遮光層１１ａよりも上側に位置する半導体層１ａと遮光層１１ａとの間には貼り合わせ界面２２１が存在しないため、半導体層１ａと遮光層１１ａとの間の距離に、単結晶シリコン基板２０８と支持基板１０Ａとを貼り合わせる際に必要な厚みに相当する距離が含まれることはない。
【０１０９】
したがって、半導体層１ａと遮光層１１ａとの間の距離、すなわち第１層間絶縁膜２０６ｂの厚みを、半導体層１ａと遮光層１１ａとを絶縁することが可能な範囲で薄くすることができる。このことにより、半導体層１ａと遮光層１１ａとの距離を接近させることができ、遮光層１１ａをバックゲートとして積極的に使用することが可能となる。
【０１１０】
本実施形態の液晶装置においては、第１層間絶縁膜２０６ｂの厚みを、３０ｎｍ〜２００ｎｍの範囲としたので、半導体層１ａと遮光層１１ａとを確実に絶縁することができるとともに、遮光層１１ａの電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができ、より一層優れた液晶装置とすることができる。
【０１１１】
なお、本発明においては、本実施形態に示した例のように、単結晶シリコン基板２０８と支持基板１０Ａとの密着性を高めるために、支持基板１０Ａの単結晶シリコン基板２０８と貼り合わされる側の表面には、上側貼り合わせ膜１２と同様の材質からなる下側貼り合わせ膜１０Ｂが形成されていることが望ましいが、下側貼り合わせ膜１０Ｂが形成されていなくてもよい。
【０１１２】
また、本実施形態においては、選択酸化用マスクパターン２０９ａは、シリコンナイトライドからなるものとしたが、他の無機膜やフォトレジストなどの有機膜であってもよい。
【０１１３】
（電気光学装置の全体構成）
以下、上記のように構成された本実施形態の液晶装置の全体構成を図１４及び図１５を参照して説明する。なお、図１４は、ＴＦＴアレイ基板１０を対向基板２０側から見た平面図であり、図１５は、対向基板２０を含めて示す図１３のＨ−Ｈ'断面図である。
【０１１４】
図１４において、ＴＦＴアレイ基板１０の表面上には、シール材５２がその縁に沿って設けられており、図１５に示すように、図１４に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
対向基板２０の表面上には、図１５に示すように、シール材５２の内側に並行させて、例えば対向基板遮光層２３と同じ或いは異なる材料から成る周辺見切りとしての対向基板遮光層５３が設けられている。
【０１１５】
また、ＴＦＴアレイ基板１０において、シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならない場合には、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。
【０１１６】
また、データ線駆動回路１０１を表示領域（画素部）の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線６ａは表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【０１１７】
更に、ＴＦＴアレイ基板１０の残る一辺には、表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。更に、周辺見切りとしての対向基板遮光層５３の下に隠れてプリチャージ回路を設けてもよい。また、ＴＦＴアレイ基板１０と対向基板２０間のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。
【０１１８】
また、ＴＦＴアレイ基板１０の表面上には更に、製造途中や出荷時の電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の表面上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺領域に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【０１１９】
また、対向基板２０の光が入射する側及びＴＦＴアレイ基板１０の光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【０１２０】
本実施形態の液晶装置がカラーの液晶プロジェクタ（投射型表示装置）に適用される場合には、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、その場合には上記実施形態で示したように、対向基板２０に、カラーフィルタは設けられていない。
【０１２１】
しかしながら、対向基板２０の基板本体２０Ａの液晶層５０側表面上において、対向基板遮光層２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に形成してもよい。このような構成とすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー電気光学装置に、上記実施形態の電気光学装置を適用することができる。
【０１２２】
更に、対向基板２０の表面上に、１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０の表面上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１２３】
なお、本実施形態における液晶装置では、従来と同様に入射光を対向基板２０側から入射させることとしたが、ＴＦＴアレイ基板１０に遮光層１１ａを設ける構成としているので、ＴＦＴアレイ基板１０側から入射光を入射させ、対向基板２０側から出射するようにしても良い。即ち、このように液晶装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ'及びＬＤＤ領域１ｂ、１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。
【０１２４】
従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ）被膜された偏光手段を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、本実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ'及びＬＤＤ領域１ｂ、１ｃとの間に遮光層１１ａが形成されているため、このようなＡＲ被膜された偏光手段やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。
【０１２５】
従って、本実施形態によれば、材料コストを削減でき、また偏光手段の貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１２６】
（電子機器）
以下、上記の実施形態の液晶装置を用いた電子機器の一例として、投射型表示装置について説明する。
図１６は、第１実施形態の液晶装置を備えた投射型表示装置の一例を示した概略構成図である。この投射型表示装置は、３つの液晶パネルを使用した、いわゆる３板式の投射型液晶表示装置である。ここでは、上記の実施形態の液晶装置を液晶ライトバルブを構成する液晶パネルとして用いている。
図１６において、符号５１０は光源、５１３，５１４はダイクロイックミラー、５１５，５１６，５１７は反射ミラー、５１８，５１９，５２０はリレーレンズ、５２２，５２３，５２４は液晶ライトバルブ、５２５はクロスダイクロイックプリズム、５２６は投射レンズ系を示している。
【０１２７】
光源５１０は、超高圧水銀灯等のランプ５１１とランプ５１１の光を反射するリフレクタ５１２とから構成されている。青色光・緑色光反射のダイクロイックミラー５１３は、光源５１０からの白色光のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射され、赤色光用液晶ライトバルブ５２２に入射される。
【０１２８】
一方、ダイクロイックミラー５１３で反射された色光のうち、緑色光は、緑色光反射のダイクロイックミラー５１４によって反射され、緑色用液晶ライトバルブ５２３に入射される。一方、青色光は、第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ５２４に入射される。
【０１２９】
各ライトバルブにより変調された３つの色光は、クロスダイクロイックプリズム５２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されたものである。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投射光学系である投射レンズ系５２６によってスクリーン５２７上に投射され、画像が拡大されて表示される。
【０１３０】
このような投射型液晶表示装置は、上記の液晶装置を備えたものであるので、信頼性の高い優れた投射型表示装置とすることができる。
【０１３１】
以下、上記の第１実施形態の液晶装置を用いた電子機器の他の例を説明する。
図１７は、携帯電話の一例を示した斜視図である。図１７において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
【０１３２】
図１８は、腕時計型電子機器の一例を示した斜視図である。図１８において、符号１１００は時計本体を示し、符号１１０１は上記の液晶装置を用いた液晶表示部を示している。
【０１３３】
図１９は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１９において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶装置を用いた液晶表示部を示している。
【０１３４】
図１７〜図１９に示す電子機器は、上記の第１の実施形態の液晶装置を備えたものであるので、信頼性の高い優れた表示部を備えた電子機器とすることができる。
【０１３５】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば図１〜図１５を用いて説明した液晶装置の具体的な構成は、ほんの一例に過ぎず、その他、種々の構成を有する液晶装置に本発明を適用することができる。また、例えば、本発明は、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【０１３６】
【発明の効果】
以上説明したように、本発明の電気光学装置および電気光学装置の製造方法によれば、遮光層が、支持基板と半導体基板との貼り合わせ界面よりも上側に位置するので、遮光層よりも上側に形成された部材を貫通して遮光層に達するコンタクトホールを備える場合に、コンタクトホールが半導体基板と支持基板との貼り合わせ界面を貫通しないものとなる。したがって、このコンタクトホールをウエットエッチングを用いて形成する際には、従来の電気光学装置のように、半導体基板と支持基板との貼り合わせ界面からエッチング液が浸透するという不都合は発生しない。
【０１３７】
また、遮光層が、支持基板と半導体基板との貼り合わせ界面よりも上側に位置しているので、半導体層と遮光層との間には貼り合わせ界面が存在しないことになり、半導体層と遮光層との間の距離を半導体層と遮光層とを絶縁することが可能な範囲で短くすることができる。
【０１３８】
したがって、半導体層と遮光層とを接近させることができ、遮光層をバックゲートとして積極的に使用することが可能となり、遮光層の電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができるものとなる。
【０１３９】
さらに、第１絶縁体層の厚みを、３０ｎｍないし２００ｎｍの範囲とすることで、半導体層と遮光層とを確実に絶縁することができるとともに、遮光層の電位を制御することによって、オフリーク電流を低減することやオン電流を増加させることができるより一層優れた電気光学装置となる。
【図面の簡単な説明】
【図１】  本発明の電気光学装置の一例である液晶装置の画素部（表示領域）を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【図２】  データ線、走査線、画素電極、遮光層等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群を拡大して示す平面図である。
【図３】  図２のＡ−Ａ'断面図である。
【図４】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図５】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図６】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図７】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図８】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図９】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図１０】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図１１】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図１２】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図１３】  液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図１４】  第１実施形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１５】  図１４のＨ−Ｈ'断面図である。
【図１６】  液晶装置を用いた電子機器の一例である投射型表示装置の構成図である。
【図１７】  第１実施形態の液晶装置を用いた電子機器の他の例を説明するための図である。
【図１８】  第１実施形態の液晶装置を用いた電子機器の他の例を説明するための図である。
【図１９】  第１実施形態の液晶装置を用いた電子機器の他の例を説明するための図である。
【符号の説明】
１ａ  半導体層
１ａ'  チャネル領域
１ｂ  低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ  低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ  高濃度ソース領域
１ｅ  高濃度ドレイン領域
１０  ＴＦＴアレイ基板
１０Ａ  支持基板
１１ａ  遮光層
１２  上側貼り合わせ膜（第２絶縁体層）
１３  コンタクトホール
２０６ｂ  第１層間絶縁膜（第１絶縁体層）
２０８  単結晶シリコン基板（半導体基板）
２２１  貼り合わせ界面
【図１】
0003909583.tif 000002
【図２】
0003909583.tif 000003
【図３】
0003909583.tif 000004
【図４】
0003909583.tif 000005
【図５】
0003909583.tif 000006
【図６】
0003909583.tif 000007
【図７】
0003909583.tif 000008
【図８】
0003909583.tif 000009
【図９】
0003909583.tif 000010
【図１０】
0003909583.tif 000011
【図１１】
0003909583.tif 000012
【図１２】
0003909583.tif 000013
【図１３】
0003909583.tif 000014
【図１４】
0003909583.tif 000015
【図１５】
0003909583.tif 000016
【図１６】
0003909583.tif 000017
【図１７】
0003909583.tif 000018
【図１８】
0003909583.tif 000019
【図１９】
0003909583.tif 000020