(57)【特許請求の範囲】
【請求項１】
正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置において、
所定のペアセルを選択するためのワード線と、
前記ワード線によって選択されたペアセルからデータを読み書きするためのビット線と、
動作モードを設定するための設定信号の入力を受け、セルの動作試験を行うモードに設定する旨を示す前記設定信号が入力された場合には、ペアセルのうち一方のセルに対する読み書きを制限する制御回路と、を有し、
前記制御回路は、ペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする半導体記憶装置。
【請求項２】
前記各ビット線には半導体スイッチが具備されており、前記制御回路は、前記半導体スイッチを制御してＯＮまたはＯＦＦとすることにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数のペアセルが集まって構成されるセルアレイを複数有し、セルアレイ単位でデータを読み書きすることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、
前記制御回路は、前記隣接する２つのセルアレイのうち、何れか一方のセルアレイに接続されているビット線については接続を全て切断し、他方のセルアレイについてはペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、
前記制御回路は、前記隣接する２つのセルアレイのうち、動作試験の対象となるセルアレイについては、ペアセルの何れか一方のビット線の接続を切断し、動作試験の対象となっていないセルアレイについては、ペアセルの他方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記ビット線の接続が切断された側のセルに対して、読み出されたデータを再度書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記制御回路は、セルの動作試験を行うモードに設定する旨を示す前記設定信号が入力された場合には、ペアセルの何れを選択するか指定する指定信号を生成する回路と、前記指定信号により選択されたセルをビット線に接続し非選択とする他のセルと他のビット線との接続を切断するための信号を生成する回路と、を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置に関する。
【０００２】
【従来の技術】
電荷を蓄積するキャパシタとそこへのデータの入出力を行うトランジスタから構成されるＤＲＡＭ（Dynamic Random Access Memory）型の半導体記憶装置は、キャパシタからの電荷のリークを補うために、定期的にリフレッシュを行う必要がある。このようなＤＲＡＭ型の半導体記憶装置では、非動作時（外部からオペレーションが行われない非活性時）の消費電流は、このリフレッシュ動作時に消費される電流が支配的である。このようなリフレッシュ電流を削減するための有効な手段として、Ｔｗｉｎ Ｓｔｏｒａｇｅで電荷を溜める発明が開示されている（特開２００１−１４３４６３号公報参照）。
【０００３】
この発明では、記憶すべきデータを相補データとして１対のメモリセル（以下、単にセルと称する）に記憶し、その１対のセルが、ワード線の選択に応答して共通のセンスアンプに接続される１対のビット線に接続される。即ち、センスアンプに接続される１対のビット線と１本のワード線との交差位置に、１対のセルが配置され、当該ワード線を選択することで１対のビット線から相補データが１対のセルに書き込まれ、または、１対のビット線に相補データが読み出される。１ビットの記憶データに対して、１対のセルに“Ｈ”レベルと“Ｌ”レベルが記憶されるので、読み出し感度が高くなり、リフレッシュタイムを飛躍的に引き伸ばすことが可能となり、ストレージ数が２倍に増加したことを差し引いても、リフレッシュの回数を減らして非動作時電流を削減することができる。
【０００４】
図２８は、従来のＴｗｉｎ Ｓｔｏｒａｇｅ方式の半導体記憶装置の具体的な構成例を示す図である。この図に示すように、従来のＴｗｉｎ Ｓｔｏｒａｇｅ方式の半導体記憶装置は、ローアドレスプリデコーダ１０、メインワードデコーダ１１、アドレスプリデコーダ１２、サブワードデコーダ＃１〜＃４、センスアンプ１３−１〜１３−４、ワード線ＷＬ１〜ＷＬ６、ビット線ＢＬ１〜ＢＬ８、および、セルアレイ１４によって構成されている。
【０００５】
ここで、ローアドレスプリデコーダ１０は、メインワードデコーダ１１の前段処理部であり、行方向のアドレスであるロー（row）アドレスを入力してデコードし、デコード結果をメインワードデコーダ１１に供給する。
【０００６】
メインワードデコーダ１１は、ローアドレスプリデコーダ１０から供給されたデコード結果を更にデコードし、デコード結果をサブワードデコーダ＃１〜＃４にそれぞれ供給する。
【０００７】
アドレスプリデコーダ１２は、ローアドレスの入力を受け、これらのデコード結果をサブワードデコーダ＃１〜＃４にそれぞれ供給する。また、試験動作時には、試験動作を示す所定の信号の入力を受ける。
【０００８】
サブワードデコーダ＃１〜＃４は、メインワードデコーダ１１およびアドレスプリデコーダ１２から供給されたデコード結果に基づいて、ワード線ＷＬ２〜ＷＬ５をそれぞれ制御する。
【０００９】
センスアンプ１３−１〜１３−４は、セルアレイ１４を構成するセルから読み出されたデータを増幅する。
セルアレイ１４は、図２９に示すように、後述するセルユニットＣ１１〜Ｃ８２が複数集まって構成されている。
【００１０】
図３０は、図２９に示すセルユニットＣ１１〜Ｃ８２の詳細な構成を示す図である。この図に示すように、セルユニットは、セル３０，３１、ゲート３２，３３、および、コンタクト３４によって構成されている。
【００１１】
ここで、セル３０，３１は、データを記録する基本単位であり、ビット情報を保持している。
ゲート３２，３３は、それぞれワード線ＷＬ１，ＷＬ２に接続され、ワード線ＷＬ１，ＷＬ２に印加されている電圧に応じてセル３０，３１と、ビット線ＢＬ２とを接続する。
【００１２】
コンタクト３４は、セル３０，３１から読み出されたデータをビット線ＢＬ２に供給し、また、ビット線ＢＬ２に印加されているデータをセル３０，３１に供給する。
【００１３】
次に、以上の従来例の動作について、読み出し動作を例に挙げて簡単に説明する。
ローアドレスが入力されると、ローアドレスプリデコーダ１０、メインワードデコーダ１１、および、アドレスプリデコーダ１２の動作により、例えば、サブワードデコーダ＃２が選択されたとすると、ワード線ＷＬ３が活性化されることになる。
【００１４】
ワード線ＷＬ３が活性化されると、セルユニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の上側に位置するセルを制御するためのゲートに電圧が印加され、これらのセルユニットの上側に位置するセルに記憶されているビット信号が読み出される。
【００１５】
読み出されたビット信号は、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７にそれぞれ供給され、ビット線ＢＬ１，ＢＬ３に出力されたビット信号は、センスアンプ１３−１に、また、ビット線ＢＬ５，ＢＬ７に出力されたビット信号は、センスアンプ１３−２に供給される。ここで、ビット線ＢＬ１，ＢＬ３は、それぞれ、正データと補データであるので、逆の論理を有する信号である。一方、ビット線ＢＬ５，ＢＬ７も同様に、正データと補データであるので、逆の論理を有する信号である。
【００１６】
センスアンプ１３−１は、ビット線ＢＬ１，ＢＬ３から出力された信号を増幅するとともに、増幅後の信号を参照して格納されていたデータを特定し、特定された結果を出力する。
【００１７】
センスアンプ１３−２も同様に、ビット線ＢＬ５，ＢＬ７から出力された信号を増幅するとともに、増幅後の信号を参照して格納されていたデータを特定し、特定された結果を出力する。
【００１８】
【発明が解決しようとする課題】
ところがこのような方式では、正データを伝送するためのビット線（ＢＬ１，ＢＬ２，ＢＬ５，ＢＬ６）に繋がるセルと、補データを伝送するための補ビット線（ＢＬ３，ＢＬ４，ＢＬ７，ＢＬ８）に繋がるセルの両方が欠陥なく電荷を蓄えられた時に初めてリフレッシュタイムを引き伸ばすことが可能になるが、片方のセルに欠陥があって電荷を蓄えられなくてももう片方のセルに電荷が蓄えられれば、動作試験上問題なく動作しているように見えるだけのデータ保持能力を有してしまっているケースが生じてしまう可能性がある。
【００１９】
この場合、片側のセルでのみ電荷を蓄えているのであるから、そのリフレッシュ能力はＳｉｎｇｌｅ Ｓｔｏｒａｇｅ Ｃｅｌｌ と同等な程度でしかない。デバイスのリフレッシュサイクルは、全体のセルの中からリフレッシュ特性の悪いセルに合わせて設定するので、このような片側セルでのみ動作しているセルがデバイス中に存在していると、リフレッシュサイクルをそれに合わせて短く設定せざるを得なくなり、これではＴｗｉｎ Ｓｔｏｒａｇｅ にしたことによるリフレッシュサイクル引き伸ばし効果が得られなくなってしまうという問題点があった。
【００２０】
本発明は、以上のような問題点に鑑みてなされたものであり、動作試験においてこのような片方のセルのみに欠陥があるセルユニットを検出し、冗長なセルを利用して救済できる機能を有する半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明では上記課題を解決するために、請求項１の発明では、正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置において、所定のペアセルを選択するためのワード線と、ワード線によって選択されたペアセルからデータを読み書きするためのビット線と、動作モードを設定するための設定信号の入力を受け、セルの動作試験を行うモードに設定する旨を示す設定信号が入力された場合には、ペアセルのうち一方のセルに対する読み書きを制限する制御回路と、を有し、制御回路は、ペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする半導体記憶装置が提供される。
【００２２】
ここで、ワード線は、所定のペアセルを選択する。ビット線は、ワード線によって選択されたペアセルからデータを読み書きする。制御回路は、セルの動作試験を行うモードに設定する旨を示す設定信号が入力された場合には、ペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限するようにしたので、通常動作時においても１本のワード線を活性化することにより、データを読み書きすることが可能になる。
【００２７】
また、請求項２の発明では、各ビット線には半導体スイッチが具備されており、制御回路は、半導体スイッチを制御してＯＮまたはＯＦＦとすることにより、ペアセルのうち一方のセルに対する読み書きを制限するようにしたので、半導体スイッチを制御することにより、ペアセルのうち片側のセルの動作チェックを簡易に行うことができる。
【００２８】
また、請求項３の発明では、複数のペアセルが集まって構成されるセルアレイを複数有し、セルアレイ単位でデータを読み書きするようにしたので、半導体記憶装置の回路を簡略化することが可能になる。
【００２９】
また、請求項４の発明では、隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、制御回路は、隣接する２つのセルアレイのうち、何れか一方のセルアレイに接続されているビット線については接続を全て切断し、他方のセルアレイについてはペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限するようにしたので、通常動作時には１本のワード線のみを活性化することによりデータを読み書きできるので、２本を活性化する場合に比較して消費電力を削減することができる。
【００３０】
また、請求項５の発明では、隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、制御回路は、隣接する２つのセルアレイのうち、動作試験の対象となるセルアレイについては、ペアセルの何れか一方のビット線の接続を切断し、動作試験の対象となっていないセルアレイについては、ペアセルの他方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限するようにしたので、センスアンプの負荷がアンバランスになることによる誤動作を防止することが可能になる。
【００３１】
また、請求項６の発明では、ビット線の接続が切断された側のセルに対して、読み出されたデータを再度書き込むようにしたので、同一のペアセルについて連続してデータを読み出すことが可能になるので、動作試験を迅速に実行することが可能になる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の実施の形態は、ローアドレスプリデコーダ１０、メインワードデコーダ１１、アドレスプリデコーダ５０、サブワードデコーダ＃１〜＃４、センスアンプ１３−１〜１３−４、ワード線ＷＬ１〜ＷＬ６、ビット線ＢＬ１〜ＢＬ８、および、セルアレイ１４によって構成されている。なお、この実施の形態では、説明を簡単にするために半導体記憶装置の一部のみを図示してある。
【００３３】
ここで、ローアドレスプリデコーダ１０は、メインワードデコーダ１１の前段処理部であり、行方向のアドレスであるロー（row）アドレスを入力してデコードし、デコード結果をメインワードデコーダ１１に供給する。
【００３４】
メインワードデコーダ１１は、ローアドレスプリデコーダ１０から供給されたデコード結果を更にデコードし、デコード結果をサブワードデコーダ＃１〜＃４にそれぞれ供給する。
【００３５】
アドレスプリデコーダ５０は、ローアドレス、ｅｘｔｒａ  ａｄｄｒｅｓｓ、および、ｔｅｓ５９ｚ信号の入力を受け、これらのデコード結果をサブワードデコーダ＃１〜＃４にそれぞれ供給する。
【００３６】
図２は、アドレスプリデコーダ５０の詳細な構成例を示す図である。この図に示すように、アドレスプリデコーダ５０は、インバータ５０ａ〜５０ｃ，５０ｊ〜５０ｍ、および、ＮＡＮＤ素子５０ｄ〜５０ｉによって構成されている。
【００３７】
ここで、２／４  ａｄｄ．ｚ信号はローアドレス信号である。ｔｅｓ５９ｚ信号は、通常動作時には“Ｌ”に、動作試験時には“Ｈ”の状態になる信号である。更に、ｅｘｔｒａ  ａｄｄ．ｚ信号は、ビット線（ＢＬ１，３，５，７）または補ビット線（ＢＬ２，４，６，８）の何れを選択するかを示す信号である。
【００３８】
また、インバータ５０ｊ〜５０ｍからそれぞれ出力された信号ｒａｑ０ｚ，ｒａｑ１ｚ，ｒａｑ３ｚ，ｒａｑ２ｚは、サブワードデコーダ＃１，＃２，＃４，＃３にそれぞれ供給される。
【００３９】
図１に戻って、サブワードデコーダ＃１〜＃４は、メインワードデコーダ１１およびアドレスプリデコーダ５０から供給されたデコード結果に基づいて、ワード線ＷＬ２〜ＷＬ５をそれぞれ制御する。
【００４０】
センスアンプ１３−１〜１３−４は、セルアレイ１４を構成するセルから読み出されたデータを増幅する。
セルアレイ１４は、図３に示すように、後述するセルユニットＣ１１〜Ｃ８２が複数集まって構成されている。
【００４１】
図４は、図３に示すセルユニットＣ１１〜Ｃ８２の詳細な構成を示す図である。この図に示すように、セルユニットＣ２１は、セル３０，３１、ゲート３２，３３、および、コンタクト３４によって構成されている。
【００４２】
ここで、セル３０，３１は、データを記録する基本単位であり、ビット情報を保持している。
ゲート３２，３３は、それぞれワード線ＷＬ１，ＷＬ２に接続され、ワード線ＷＬ１，ＷＬ２に印加されている電圧に応じてセル３０，３１からデータを読み出す。
【００４３】
コンタクト３４は、セル３０，３１から読み出されたデータをビット線ＢＬ２に供給するとともに、ビット線ＢＬ２に印加されているデータをセル３０，３１に供給する。
【００４４】
なお、従来例と比較した場合、本実施の形態では、センスアンプ１３−１〜１３−４へのビット線ＢＬ１〜ＢＬ８の結線方法と、ワード線ＷＬ１〜ＷＬ６の活性化の仕方が異なっている。即ち、従来例では、ビット線がひとつおきに各センスアンプに接続されているが、本実施の形態では、連続する２本のビット線が各センスアンプに接続されている。なお、ワード線の活性化の仕方については、後述する。
【００４５】
次に、以上の実施の形態の動作について説明する。
（１）通常動作
通常動作時においては、ｔｅｓ５９ｚ信号が“Ｌ”の状態になるので、図５に示すように、ｅｘｔｒａ  ａｄｄ．ｚ信号の状態に拘わらず、２／４ａｄｄ．ｚ信号の状態に応じて、ｒａｑ０ｚ〜ｒａｑ３ｚ信号の状態が変化する。
【００４６】
即ち、２／４ａｄｄ．ｚ信号が“Ｌ”の状態である場合には、図５に示すように、ｒａｑ０ｚ，ｒａｑ１信号が“Ｈ”の状態になり、ｒａｑ２ｚ，ｒａｑ３信号が“Ｌ”の状態になるので、図６に示すように、ワード線ＷＬ２，ＷＬ３がアクティブとなり（この図ではアクティブとなった様子を破線で示している）、白色で示す（塗りつぶされていない）セルが選択された状態になる。
【００４７】
図７は、このときのセルアレイの様子を拡大して示す図である。この図に示すように、ワード線ＷＬ２，ＷＬ３がアクティブになると、セルユニットＣ１１，Ｃ２１に注目すると、セルユニットＣ１１の上側のセルが選択されてビット線ＢＬ１に接続され、また、セルユニットＣ２１の下側のセルが選択されてビット線ＢＬ２に接続される。ここで、これらのセルは正データと補データを格納しているセル（本明細書中「ペアセル」と称する）であるので、センスアンプ１３−１には、正データと補データが供給されることになる。
【００４８】
一方、２／４ａｄｄ．ｚ信号が“Ｈ”の状態である場合には、ｒａｑ０ｚ，ｒａｑ１信号が“Ｌ”の状態になり、ｒａｑ２ｚ，ｒａｑ３信号が“Ｈ”の状態になるので、ワード線ＷＬ４，ＷＬ５がアクティブとなる。
【００４９】
ワード線ＷＬ４，ＷＬ５がアクティブになると、セルユニットＣ１１，Ｃ２２に注目すると、セルユニットＣ１１の下側のセルが選択されてビット線ＢＬ１に接続され、また、セルユニットＣ２２の上側のセルが選択されてビット線ＢＬ２に接続される。ここで、これらのセルは正データと補データを格納しているペアセルであるので、センスアンプ１３−１には、正データと補データが供給されることになる。
【００５０】
なお、以上のような動作は、他のセルにおいても実行されるので、ワード線によって選択されたセルから正データおよび補データが読み出され、センスアンプ１３−１〜１３−４に供給されることになる。
【００５１】
（２）試験動作
試験動作時には、ｔｅｓ５９ｚ信号が“Ｈ”の状態にされ、チェックしようとするセルに応じて、ｅｘｔｒａ  ａｄｄ．ｚ信号が“Ｈ”または“Ｌ”の状態にされる。仮に、ｅｘｔｒａ  ａｄｄ．ｚが“Ｌ”の状態である場合について考えると、２／４ａｄｄ．ｚ信号が“Ｌ”の状態である場合には、図５に示すように、ｒａｑ０ｚが“Ｈ”の状態になり、それ以外は全て“Ｌ”の状態になる。その結果、ワード線ＷＬ２のみが“Ｈ”の状態になるので、図８に示すように、Ｃ２１，Ｃ４１，Ｃ６１，Ｃ８１の下側のセルが選択され、これらのセルとビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（補ビット線）とが接続される。従って、これらのビット線を介して所定のデータを書き込んだ後、再度読み出すことにより、選択されているセルが正常であるか否かを判定することができる。なお、正データと補データを格納しているペアセルのうち、補データを格納しているセルのみを選択することができるので、片方のセルのみに不具合がある場合でも検出することができる。
【００５２】
また、ｅｘｔｒａ  ａｄｄ．ｚが“Ｌ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｈ”の状態である場合には、図５に示すように、ｒａｑ３ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ５が活性化されることになる。その結果、セルユニットＣ２２，Ｃ４２，Ｃ６２，Ｃ８２の上側のセルが選択され、ビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（全て補ビット線）にそれぞれ接続されることになる。
【００５３】
また、ｅｘｔｒａ  ａｄｄ．ｚが“Ｈ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｌ”の状態である場合には、図５に示すように、ｒａｑ１ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ３が活性化されることになる。その結果、セルユニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の上側のセルが選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）にそれぞれ接続されることになる。
【００５４】
更に、ｅｘｔｒａ  ａｄｄ．ｚが“Ｈ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｈ”の状態である場合には、図５に示すように、ｒａｑ２ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ４が活性化されることになる。その結果、セルユニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の下側のセルが選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）にそれぞれ接続されることになる。
【００５５】
次に、本発明の第２の実施の形態について説明する。
図９は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図１の場合と共通する部分には同一の符号を付してあるので、その説明は省略する。
【００５６】
この実施の形態では、図１の場合と比較して、アドレスプリデコーダ５０がアドレスプリデコーダ６０に置換されており、第１の実施の形態と比較すると、ワード線の活性化方法が異なっている。その他の構成は、図１の場合と同様である。
【００５７】
図１０は、アドレスプリデコーダ６０の詳細な構成例を示す図である。この図に示すように、アドレスプリデコーダ６０は、インバータ６０ａ〜６０ｃ，６０ｊ〜６０ｍ、ＮＡＮＤ素子６０ｄ〜６０ｉによって構成されている。なお、図２の場合と比較すると、インバータ６０ｊ〜６０ｍの出力信号が供給される先が異なっている。即ち、図１０の場合では、６０ｊ〜６０ｍは、サブワードデコーダ＃１，＃３，＃４，＃２にそれぞれ供給されている。その他の構成は、図２の場合と同様である。
【００５８】
次に、本発明の第２の実施の形態の動作について説明する。
（１）通常動作
通常動作時においては、ｔｅｓ５９ｚ信号が“Ｌ”の状態になるので、図１１に示すように、ｅｘｔｒａ  ａｄｄ．ｚ信号の状態に拘わらず、２／４ａｄｄ．ｚ信号の状態に応じて、ｒａｑ０ｚ〜ｒａｑ３ｚ信号の状態が変化する。
【００５９】
即ち、２／４ａｄｄ．ｚ信号が“Ｌ”の状態である場合には、図１１に示すように、ｒａｑ０ｚ，ｒａｑ２信号が“Ｈ”の状態になり、ｒａｑ１ｚ，ｒａｑ３信号が“Ｌ”の状態になるので、図９に示すように、ワード線ＷＬ２，ＷＬ４がアクティブとなり（この図ではアクティブとなった様子を破線で示している）、白色で示す（塗りつぶされていない）セルが選択された状態になる。
【００６０】
図１２は、このときのセルアレイの様子を拡大して示す図である。この図に示すように、ワード線ＷＬ２，ＷＬ４がアクティブになると、セルユニットＣ１１，Ｃ２１に注目すると、セルユニットＣ１１の下側のセルが選択されてビット線ＢＬ１に接続され、また、セルユニットＣ２１の下側のセルが選択されてビット線ＢＬ２に接続される。ここで、これらのセルは正データと補データを格納しているペアセルであるので、センスアンプ１３−１には、正データと補データが供給されることになる。
【００６１】
一方、２／４ａｄｄ．ｚ信号が“Ｈ”の状態である場合には、ｒａｑ０ｚ，ｒａｑ２信号が“Ｌ”の状態になり、ｒａｑ１ｚ，ｒａｑ３信号が“Ｈ”の状態になるので、ワード線ＷＬ３，ＷＬ５がアクティブになる。
【００６２】
ワード線ＷＬ３，ＷＬ５がアクティブになると、セルユニットＣ１１，Ｃ２２に注目すると、セルユニットＣ１１の上側のセルが選択されてビット線ＢＬ１に接続され、また、セルユニットＣ２２の上側のセルが選択されてビット線ＢＬ２に接続される。ここで、これらのセルは正データと補データを格納しているペアセルであるので、センスアンプ１３−１には、正データと補データが供給されることになる。
【００６３】
なお、以上のような動作は、他のセルにおいても実行されるので、ワード線によって選択されたセルから正データおよび補データが読み出されたセンスアンプ１３−１〜１３−４に供給されることになる。
【００６４】
ところで、第２の実施の形態では、第１の実施の形態に比較して耐圧特性が向上するという特徴を有している。即ち、図７と図１２を比較すると、通常動作時においては、図７に示す実施の形態では、選択されるペアセル（塗りつぶされていないセル）が相互に近接して配置されているのに対して、図１２に示す第２の実施の形態では、選択されるペアセルが離れて配置されているので、耐圧特性が向上することになる。
【００６５】
但し、本発明の第２の実施の形態では、活性化される１組のワード線の間に、活性化されないワード線が挟まれた状態になるため（例えば、図１２に示すワード線ＷＬ３）、活性化されないワード線が、活性化される１組のワード線からの影響を受けやすいというデメリットを有するが、図１に示す第１の実施の形態ではそのようなデメリットはない。
【００６６】
（２）試験動作
試験動作時には、ｔｅｓ５９ｚ信号が“Ｈ”の状態にされ、チェックしようとするセルに応じて、ｅｘｔｒａ  ａｄｄ．ｚ信号が“Ｈ”または“Ｌ”の状態にされる。仮に、ｅｘｔｒａ  ａｄｄ．ｚが“Ｌ”の状態である場合について考えると、２／４ａｄｄ．ｚ信号が“Ｌ”の状態である場合には、図１１に示すように、ｒａｑ０ｚが“Ｈ”の状態になり、それ以外は全て“Ｌ”の状態になる。その結果、ワード線ＷＬ２のみが“Ｈ”の状態になるので、Ｃ２１，Ｃ４１，Ｃ６１，Ｃ８１の下側のセルが選択され、これらのセルとビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（全て補ビット線）とが接続される。従って、これらのビット線を介して所定のデータを書き込んだ後、再度読み出すことにより、選択されているセルが正常であるか否かを判定することができる。なお、正データと補データを格納しているペアセルのうち、補データを格納しているセルのみを選択することができるので、片方のセルのみに不具合がある場合でもこれを検出することができる。
【００６７】
また、ｅｘｔｒａ  ａｄｄ．ｚが“Ｌ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｈ”の状態である場合には、図１１に示すように、ｒａｑ３ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ５が活性化されることになる。その結果、セルユニットＣ２２，Ｃ４２，Ｃ６２，Ｃ８２の上側のセルが選択され、ビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８（全て補ビット線）にそれぞれ接続されることになる。
【００６８】
また、ｅｘｔｒａ  ａｄｄ．ｚが“Ｈ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｌ”の状態である場合には、図１１に示すように、ｒａｑ２ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ４が活性化されることになる。その結果、セルユニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の下側のセルが選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）にそれぞれ接続されることになる。
【００６９】
更に、ｅｘｔｒａ  ａｄｄ．ｚが“Ｈ”の状態である場合に、２／４  ａｄｄ．ｚが“Ｈ”の状態である場合には、図１１に示すように、ｒａｑ１ｚのみが“Ｈ”の状態になるので、ワード線ＷＬ３が活性化されることになる。その結果、セルユニットＣ１１，Ｃ３１，Ｃ５１，Ｃ７１の上側のセルが選択され、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７（全て正ビット線）にそれぞれ接続されることになる。
【００７０】
以上のような動作により、ペアセルのうち、任意のセルのみを選択し、データを書き込んだ後、再度データを読み出してチェックすることにより、ペアセルを構成する各セルが正常に動作しているかを検査することが可能になる。
【００７１】
次に、本発明の第３の実施の形態について説明する。
図１３は、本発明の第３の実施の形態の構成例を示す図である。この実施の形態においては、図１の場合と比較して、アドレスプリデコーダ５０がアドレスプリデコーダ７０に置換されており、センスアンプ７１，７２がセルアレイ１４−１およびセルアレイ１４−２の双方からデータを読み出す構造となっており、更に、トランジスタＴ１〜Ｔ８、および、ＢＴ制御回路７３が新たに付加されている。
【００７２】
ここで、アドレスプリデコーダ７０は、ローアドレスを入力してデコードし、その結果に基づいて、サブワードデコーダ＃１〜＃４のうち、該当するサブワードデコーダを１つ選択する。
【００７３】
センスアンプ７１，７２は、その上下に位置するセルアレイ１４−１，１４−２から読み出されたデータを増幅して出力する。
トランジスタＴ１〜Ｔ８は、ＢＴ制御回路７３の制御に応じてＯＮまたはＯＦＦの状態にされ、セルアレイ１４−１，１４−２とセンスアンプ７１，７２の接続を断続する。
【００７４】
ＢＴ制御回路７３は、ｔｅｓ５９ｚ信号が“Ｈ”の状態になった場合には、ｅｘｔｒａ  ａｄｄｒｅｓｓに応じてｂｌｔｕｘ，ｂｌｔｕｚ，ｂｌｔｌｚ，ｂｌｔｌｘの何れかを活性化し、対応するトランジスタをＯＦＦの状態にする。
【００７５】
図１４および図１５は、ＢＴ制御回路７３の詳細な構成例を示す図である。図１４は、ｓｉｎｇｌｅ−ｘ信号およびｓｉｎｇｌｅ−ｚ信号を生成する回路を示す図である。この回路は、インバータ７３ａ，７３ｄ，７３ｅ、および、ＮＡＮＤ素子７３ｂ，７３ｃによって構成されており、ｅｘｔｒａ  ａｄｄｒｅｓｓおよびｔｅｓ５９ｚ信号からｓｉｎｇｌｅ−ｘ信号およびｓｉｎｇｌｅ−ｚ信号を生成して出力する。
【００７６】
図１５は、ＢＴ制御回路７３の他の構成部分を示す図である。この回路は、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉおよびＮＡＮＤ素子７３ｊ〜７３ｍによって構成されている。ここで、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉは、例えば、ＡＮＤ−ＯＲ素子７３ｆを例に挙げて説明すると、図１４に示すインバータ７３ｅから出力されるｓｉｎｇｌｅ−ｚと、セルアレイ１４−２を選択するためのｕｐｐｅｒ  ｂｌｏｃｋ信号の論理積を演算した結果と、セルアレイ１４−１を選択するためのｌｏｗｅｒ  ｂｌｏｃｋ信号との論理和を演算した結果を出力する。
【００７７】
ＮＡＮＤ素子７３ｊ〜７３ｍは、アクセス先メモリセルの行アドレスを指定するために用いられる信号であるＲＡＳ（Row Address Strobe）信号が活性化される期間中に“Ｈ”の状態となるＲＡＳ活性化信号ｂｌｓｚと、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉの出力との論理積を反転した結果を出力する。
【００７８】
次に、本発明の第３の実施の形態の動作について説明する。
（１）通常動作
ｔｅｓ５９ｚ信号が“Ｌ”の状態である場合には、インバータ７３ｄ，７３ｅの出力であるｓｉｎｇｌｅ−ｘ信号とｓｉｎｇｌｅ−ｚ信号は、ともに“Ｌ”の状態になる。従って、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉを構成するＡＮＤ素子の出力は、ｕｐｐｅｒ  ｂｌｏｃｋ信号またはｌｏｗｅｒ  ｂｌｏｃｋ信号の状態によらず“Ｌ”の状態になる。その結果、ＡＮＤ−ＯＲ素子７３ｆ〜７３ｉの出力は、ＯＲ素子に入力されるｕｐｐｅｒ  ｂｌｏｃｋ信号またはｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の場合には、“Ｈ”の状態になる。
【００７９】
例えば、ｕｐｐｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合には、ＡＮＤ−ＯＲ素子７３ｆ，７３ｇを構成するＡＮＤ素子の出力が“Ｌ”の状態になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉを構成するＡＮＤ素子の出力も“Ｌ”の状態になる。その結果、ＡＮＤ−ＯＲ素子７３ｆ，７３ｇの出力は“Ｌ”の状態になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉの出力は“Ｈ”の状態になる（図１６参照）。
【００８０】
一方、ｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合には、ＡＮＤ−ＯＲ素子７３ｆ，７３ｇを構成するＡＮＤ素子の出力が“Ｌ”の状態になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉを構成するＡＮＤ素子の出力も“Ｌ”の状態になる。その結果、ＡＮＤ−ＯＲ素子７３ｆ，７３ｇの出力は“Ｈ”の状態になり、ＡＮＤ−ＯＲ素子７３ｈ，７３ｉの出力は“Ｌ”の状態になる（図１６参照）。
【００８１】
いま、仮に、ｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合に、ＲＡＳ活性化信号ｂｌｓｚが“Ｈ”の状態になったとすると、ＮＡＮＤ素子７３ｊ，７３ｋが“Ｌ”の状態になり、ＡＮＤ素子７３ｌ，７３ｍは“Ｈ”の状態になる。
【００８２】
すると、図１３において、ｂｌｔｌｘ信号およびｂｌｔｚ信号が接続されているトランジスタＴ５〜Ｔ８がＯＮの状態になり、ｂｌｔｕｘ信号およびｂｌｔｕｚ信号が接続されているトランジスタＴ１〜Ｔ４はＯＦＦの状態になる。その結果、セルアレイ１４−１側のビット線がセンスアンプ７１，７２に接続されることになる。
【００８３】
一方、このとき、ローアドレスが入力され、例えば、ワード線ＷＬ３が活性化されたとすると、ワード線ＷＬ３によって選択されたセルと、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７とが接続され、セルから読み出されたデータがセンスアンプ７１，７２にそれぞれ供給されることになる。
【００８４】
他方、ｕｐｐｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合には、セルアレイ１４−２から読み出されたデータがトランジスタＴ１〜Ｔ４を介してセンスアンプ７１，７２にそれぞれ供給されることになる。
【００８５】
（２）試験動作
ｔｅｓ５９ｚ信号が“Ｈ”の状態である場合には、ｅｘｔｒａ  ａｄｄｒｅｓｓと、選択されるブロックによって、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信号、および、ｂｌｔｌｚ信号は、図１６に示すように変化する。
【００８６】
例えば、セルアレイ１４−１が選択された場合（ｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合）に、ｅｘｔｒａ  ａｄｄｒｅｓｓｓが“Ｈ”にされると、図１６に示すように、ｂｌｔｌｚ信号のみが“Ｈ”の状態になり、他は全て“Ｌ”の状態になる。
【００８７】
その結果、トランジスタＴ６およびトランジスタＴ８がＯＮの状態になり、ビットラインＢＬ３およびビットラインＢＬ７がセンスアンプ７１およびセンスアンプ７２にそれぞれ接続されることになる。
【００８８】
このとき、ローアドレスが入力され、ワード線ＷＬ３が活性化されていたとすると、ワード線ＷＬ３によって選択されたセルと、ビット線ＢＬ３，ＢＬ７とが接続されることになる。その結果、ペアセルのうち、片側のセル（補データ側のセル）のみを対象として動作試験を行うことが可能になる。図１７は、このときの状態を示す図である。なお、この図においては、活性化された信号線を破線で示してある。
【００８９】
次に、図１８および図１９は、第３の実施の形態の主要部分の信号の時間的な変化を示すタイミングチャートである。
先ず、図１８は、通常動作時におけるタイミングチャートである。この図において、ｂｌｔｌｘ，ｂｌｔｌｚ信号は、ＢＴ制御回路７３から出力される信号であり、ｂｒｓｚ信号はＢＬイコライズ信号であり、また、ｌｅｚ信号はｂｌｓｚ信号を所定量だけ遅延した信号である。また、ＷＬ信号はワード線信号、ＢＬ信号およびＸＢＬ（ＢＬバー）信号は、正ビット信号および補ビット信号を示している。
【００９０】
通常動作の場合は、ＢＬイコライズ信号が“Ｈ”の状態になった場合でも、ｂｌｔｌｘ信号およびｂｌｔｌｚ信号は、“Ｈ”の状態を保持するので、トランジスタＴ５〜Ｔ８は、ＯＮの状態を保つ。そして、ｂｒｓｚ信号が“Ｌ”の状態になってから所定の時間が経過した後に、ワード線ＷＬがアクティブにされると、セルからデータが出力されるので、正ビット線ＢＬおよび補ビット線ＸＢＬの電圧が変化し始める。そして、センスアンプ７１，７２を活性化するためのｌｅｚ信号が“Ｈ”の状態になると、読み出されたデータがセンスアンプ７１，７２によって増幅され、出力される。
【００９１】
一方、試験動作時においては、図１９に示すように、ｂｌｔｌｘ信号またはｂｌｔｌｚ信号のうち何れか一方が“Ｈ”の状態となり、他方は“Ｌ”の状態になる。この例では、正ビット線に接続されている側のセルを試験の対象としているので正ビット線側のｂｌｔｌｘ信号が“Ｈ”の状態にされ、ｂｌｔｌｚ信号はｂｒｓｚ信号が活性化されると同時に“Ｌ”の状態にされる。
【００９２】
そして、ｂｒｓｚ信号が活性化されてから一定の時間が経過すると、ワード線ＷＬが活性化され、正ビット線に接続されているセルからデータが出力され、正ビット線ＢＬの電圧が変化し始める。一方、補ビット線ＸＢＬにはデータが出力されないので、一定の電位を保持する。
【００９３】
ワード線ＷＬが活性化されてから一定の時間が経過すると、ｌｅｚ信号が“Ｈ”の状態にされ、センスアンプ７１，７２が活性化され、正ビット線から読み出されたデータが出力されることになる。
【００９４】
以上の実施の形態によれば、第１および第２の実施の形態と同様に、ペアセルの片側のみを対象として動作試験を行うことが可能になる。
また、第３の実施の形態では、通常動作時において、ワード線を１本のみ活性化すればよいので、２本のワード線を活性化する必要がある第１および第２の実施の形態に比較すると、消費電力を削減することが可能になる。
【００９５】
次に、本発明の第４の実施の形態について説明する。
図２０は、本発明の第４の実施の形態の構成例を示す図である。この図に示す実施の形態では、図１７に示す第３の実施の形態に比較すると、ＢＴ制御回路７３がＢＴ制御回路８０に置換されている。その他の構成は、図１７に示す場合と同様である。
【００９６】
図２１および図２２は、図２０に示すＢＴ制御回路８０の詳細な構成例を示す図である。図２１に示す回路は、ｅｘｔｒａ  ａｄｄｒｅｓｓ信号およびｔｅｓ５９ｚ信号からｓｉｎｇｌｅ−ｘ信号、ｓｉｎｇｌｅ−ｚ信号、および、ｔｗｉｎ信号を生成する回路である。この回路は、インバータ８０ａ，８０ｄ，８０ｅ，８０ｆおよびＮＡＮＤ素子８０ｂ，８０ｃによって構成されている。
【００９７】
図２２に示す回路は、図２１に示す回路から出力された信号を用いて、トランジスタＴ１〜Ｔ８を制御するためのｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信号、および、ｂｌｔｌｚ信号を生成するための回路である。
【００９８】
この回路は、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊ、ＡＮＤ素子８０ｋ〜８０ｎ、ＯＲ素子８０ｏ〜８０ｒ、および、ＡＮＤ素子８０ｓ〜８０ｖによって構成されている。ここで、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊは、ＯＲ−ＡＮＤ素子８０ｇを例に挙げて説明すると、ｓｉｎｇｌｅ−ｚ信号とｔｗｉｎ信号の論理和を演算した結果と、ｕｐｐｅｒ  ｂｌｏｃｋ信号との論理積を演算して出力する。
【００９９】
また、ＡＮＤ素子８０ｋ〜８０ｎは、ＡＮＤ素子８０ｋを例に挙げて説明すると、ｓｉｎｇｌｅ−ｚ信号とｕｐｐｅｒ  ｂｌｏｃｋ信号との論理積を演算した結果を出力する。
【０１００】
次に、以上の実施の形態の動作について説明する。
（１）通常動作
ｔｅｓ５９ｚ信号が“Ｌ”の状態である場合には、インバータ８０ｅ，８０ｆの出力であるｓｉｎｇｌｅ−ｘ信号とｓｉｎｇｌｅ−ｚ信号は、ともに“Ｌ”の状態になる。また、ｔｗｉｎ信号は、ｔｅｓ５９ｚ信号を反転したものであるので、これは“Ｈ”の状態になる。ところで、図２２に示す、ＡＮＤ素子８０ｋ〜８０ｎを構成する入力側のＡＮＤ素子にはｓｉｎｇｌｅ−ｘ信号またはｓｉｎｇｌｅ−ｚ信号が入力されているので、他の入力端子に入力される信号の状態に拘わらずその出力は“Ｌ”の状態になる。従って、ＡＮＤ素子８０ｋ〜８０ｎの出力は全て“Ｌ”の状態になる。
【０１０１】
一方、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊを構成するＯＲ素子には、ｔｗｉｎ信号が入力されているので、他方の入力端子の信号の状態に拘わらずその出力は“Ｈ”の状態になる。従って、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊの出力は、ＡＮＤ素子に直接入力される信号の状態が“Ｈ”である場合には“Ｈ”となり、“Ｌ”の場合には“Ｌ”となる。
【０１０２】
従って、ＯＲ素子８０ｏ〜８０ｒの出力は、ＯＲ−ＡＮＤ素子８０ｇ〜８０ｊのＡＮＤ素子に直接入力される信号の状態が“Ｈ”である場合には“Ｈ”となり、“Ｌ”の場合には“Ｌ”となる。
【０１０３】
いま、仮に、セルアレイ１４−１が選択され、ｂｌｓｚ信号が“Ｈ”の状態であり、ｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態であるとすると、ＯＲ素子８０ｏ，８０ｐの出力は“Ｈ”の状態になり、ＮＡＮＤ素子８０ｓ，８０ｔの出力が“Ｌ”の状態になる。一方、ＯＲ素子８０ｑ，８０ｒの出力は“Ｌ”の状態になり、ＮＡＮＤ素子８０ｕ，８０ｖの出力が“Ｈ”の状態になる。
【０１０４】
その結果、ｂｌｔｌｚ信号とｂｌｔｌｘ信号が“Ｈ”に、また、ｂｌｔｕｘ信号とｂｌｔｕｚ信号が“Ｌ”の状態になる。なお、図２３は、ｔｅｓ５９ｚ信号、選択ｂｌｏｃｋ、ｅｘｔｒａ  ａｄｄｒｅｓｓ信号、および、ｂｌｓｚ信号の状態と、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信号、および、ｂｌｔｌｚ信号の関係を示す図である。
【０１０５】
このようにしてｂｌｔｌｚ信号とｂｌｔｌｘ信号が“Ｈ”の状態になると、トランジスタＴ５〜Ｔ８がＯＮの状態になり、セルアレイ１４−１とセンスアンプ７１，７２とが接続される。このような状態において、例えば、ワード線ＷＬ３が活性化されたとすると、ワード線ＷＬ３によって選択されたセルと、ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７とが接続されることになる。
【０１０６】
他方、ｕｐｐｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合には、セルアレイ１４−２から読み出されたデータがトランジスタＴ１〜Ｔ４を介してセンスアンプ７１，７２にそれぞれ供給されることになる。
【０１０７】
（２）試験動作
ｔｅｓ５９ｚ信号が“Ｈ”の状態である場合には、ｅｘｔｒａ  ａｄｄｒｅｓｓと、選択されるブロックによって、ｂｌｔｕｘ信号、ｂｌｔｕｚ信号、ｂｌｔｌｘ信号、および、ｂｌｔｌｚ信号が、図２３に示すように変化する。
【０１０８】
例えば、セルアレイ１４−１が選択された場合（ｌｏｗｅｒ  ｂｌｏｃｋ信号が“Ｈ”の状態である場合）に、ｅｘｔｒａ  ａｄｄｒｅｓｓｓが“Ｌ”にされると、ｓｉｎｇｌｅ−ｘ信号は“Ｈ”に、ｓｉｎｇｌｅ−ｚ信号は“Ｌ”に、また、ｔｗｉｎ信号は“Ｌ”の状態になるので、図２３に示すように、ｂｌｔｕｚ信号およびｂｌｔｌｘ信号が“Ｈ”の状態になり、他は全て“Ｌ”の状態になる。
【０１０９】
その結果、トランジスタＴ２，Ｔ４およびトランジスタＴ５，Ｔ７がＯＮの状態になり、ビットラインＢＬ１およびビットラインＢＬ５ならびにセルアレイ１４−２の該当するビットラインがセンスアンプ７１およびセンスアンプ７２にそれぞれ接続されることになる。
【０１１０】
このとき、ローアドレスが入力され、ワード線ＷＬ３が活性化されていたとすると、ワード線ＷＬ３によって選択されたセルと、ビット線ＢＬ１，ＢＬ５とが接続されることになる。その結果、ペアセルのうち、片側のセル（補データ側のセル）のみを対象として動作試験を行うことが可能になる。
【０１１１】
一方、セルアレイ１４−２については、ワード線ＷＬが活性化されないので、セルアレイとビット線とは接続されないが、ビット線がセンスアンプ７１，７２に接続されるので、センスアンプ７１，７２の負荷が正ビット線側と負ビット線側でアンバランスになることを防止することができる。図２４は、以上の状態を示す図である。なお、この図において、破線で示す部分は、活性化された信号線を示している。
【０１１２】
以上の実施の形態によれば、第３の実施の形態と同様に、ペアセルの片側のみを対象として動作試験を行うことが可能になる。
また、第４の実施の形態では、通常動作時において、ワード線を１本のみ活性化すればよいので、２本のワード線を活性化する必要がある第１および第２の実施の形態に比較すると、消費電力を削減することが可能になる。
【０１１３】
更に、第４の実施の形態では、選択されていない側のセルアレイのビット線ＷＬであって、選択された側のビット線とは反対側のビット線（例えば、補ビット線が選択された場合には正ビット線）もセンスアンプ７１，７２に接続するようにしたので、センスアンプ７１，７２の負荷がアンバランスになることを防止し、誤動作の発生を防止することが可能になる。
【０１１４】
なお、セルアレイ群の周辺部分に配置されているセルアンプは、制御対象となるセルアレイは１つのみであるので、図２０に示すような手法に基づいて負荷をバランスさせることが困難であるが、セルアレイが存在しない側については所定の容量を有するキャパシタを設け、これをビット線の代わりに接続するようにしてもよい。そのような構成によれば、セルアレイ群の周辺部分に配置されているセルアンプについても負荷のアンバランスが生じることが可能になる。
【０１１５】
次に、本発明の第５の実施の形態の構成例について説明する。
図２５は、本発明の実施の形態の構成例を示す図である。この図に示す回路は、ＲＡＳ活性化回路の構成例を示しており、ｄｅｌａｙ回路１００〜１０２、ＢＴ制御回路＆ＢＬイコライズ解除回路１０３、ワードデコーダ活性化回路１０４、Ｓ／Ａ活性化回路１０５、および、ｔｅｓ５９ｚ発生回路１０６によって構成されている。
【０１１６】
ここで、ｄｅｌａｙ回路１００〜１０２は、ＲＡＳ活性化信号であるｂｌｓｚ信号を入力し、所定の時間だけ遅延して出力する。
ＢＴ制御回路＆ＢＬイコライズ解除回路１０３は、ｂｌｓｚ信号とｔｅｓ５９ｚ信号を入力し、ＢＬイコライズ信号であるｂｒｓｚ信号、ＢＴ制御信号であるｂｌｔ０ｚ，ｌｚ信号を生成して出力する。
【０１１７】
ワードデコーダ活性化回路１０４は、ｄｅｌａｙ回路１００から出力されるｗｌｓｚ信号を入力し、ワードデコーダ活性化信号であるｒｂｌｋｉｚ信号を出力する。
【０１１８】
Ｓ／Ａ活性化回路１０５は、ｄｅｌａｙ回路１０１の出力信号であるｌｅｚ信号を入力し、センスアンプ（Ｓ／Ａ）の電源であるｐｓａ，ｎｓａを生成して出力する。
【０１１９】
ｔｅｓ５９ｚ発生回路１０６は、ｓｉｎｇｌｅ  ｓｔｏｒａｇｅ  ｔｅｓｔ  ｅｎｔｒｙ信号と、ｄｅｌａｙ回路１０２の出力であるｂｌｓｄｚ信号の入力を受け、ｔｅｓ５９ｚ信号を生成して出力する。
【０１２０】
図２６は、ｔｅｓ５９ｚ発生回路１０６の詳細な構成例を示す図である。この図に示すように、ｔｅｓ５９ｚ発生回路１０６は、インバータ１０６ａ，１０６ｃおよびＮＡＮＤ素子１０６ｂによって構成されており、ｄｅｌａｙ回路１０２から出力されるｂｌｓｄｚ信号と、ｓｉｎｇｌｅ  ｓｔｏｒａｇｅ  ｔｅｓｔ  ｅｎｔｒｙ信号からｔｅｓ５９ｚ信号を生成して出力する。
【０１２１】
次に、以上の実施の形態の動作について説明する。
ところで、本発明の第３および第４の実施の形態では、非注目側のセル（例えば、ｂｌｔｌｚに繋がるセルのデータのみを読み出したい時、対になるもう片方のｂｌｔｌｘに繋がるセル）は、ワード線ＷＬが活性化されることにより、データをビット線ＢＬに対して出力し、ビット線ＢＬには出力データが微小電位変動として現れる。しかしながら、そのようなビット線ＢＬに出力されたデータについては、トランジスタがＯＦＦの状態になっているので、センスアンプ７１，７２により増幅されず、セルの電荷がリストアされずに、データが破壊されてしまう結果となる。
【０１２２】
本発明の第５の実施の形態では、そのような場合であってもデータが破壊しないように、センスアンプ７１，７２からセルに再書き込みする。
具体的には、図１４および図２１にｓｉｎｇｌｅ  ｓｔｏｒａｇｅ  ｔｅｓｔｅｎｔｒｙ信号を直接入力していた端子（ｔｅｓ５９ｚ信号を入力する端子）の代わりに、図２６に示すようなｓｉｎｇｌｅ  ｓｔｏｒａｇｅ  ｔｅｓｔ  Ｅｎｔｒｙ信号とｂｌｓｄｚ信号との論理をとった結果をｔｅｓ５９ｚ信号として図１４および図２１に示す回路に入力する。
【０１２３】
図２５に示すように、ｂｌｓｄｚは、ＲＡＳ信号が活性化された期間中に“Ｈ”の状態となるＲＡＳ活性化信号ｂｌｓｚを、遅延回路１００〜１０２によって遅延させることにより生成する。センスアンプ７１，７２は、先ず、非選択ブロック側のトランジスタをＯＦＦの状態にするとともにＢＬイコライズを解除し、次に、ワード線ＷＬを活性化し、データがビット線ＢＬに現れたところでセンスアンプ７１，７２に対して電源を供給して増幅動作を開始する。
【０１２４】
センスアンプ７１，７２が増幅動作を開始してから一定時間が開始すると、ｄｅｌａｙ回路１０２から出力されるｂｌｓｄｚ信号が“Ｈ”の状態になるので、ｂｌｓｄｚ信号は増幅動作を開始してある程度増幅されたところ（例えばフルリストアの５０％の電位差が正ビット線ＢＬまたは補ビット線ＸＢＬに生じたところ）で“Ｈ”の状態になるように設定する。そしてＲＡＳ信号がリセット（非活性）されてからしばらくして“Ｌ”の状態に戻るようにする。
【０１２５】
このような設定にするとｔｅｓ５９ｚ信号はセンスアンプ７１，７２によって増幅された頃に“Ｌ”の状態になり、ｔｗｉｎ  ｓｔｏｒａｇｅ動作モードに切り替わる。
【０１２６】
このようにｌｅｚ信号により、ビット線ＢＬのみが接続された状態で増幅を開始し、しばらく時間が経過してある程度増幅されたところでｔｅｓ５９ｚ信号が“Ｌ”の状態になるため、ｂｌｔｌｘ信号が“Ｈ”の状態に戻り（通常動作モードに切り替わり）、センスアンプでの増幅されたデータを補ビット線ＸＢＬに再書き込みを行う。この動作によって補ビット線ＸＢＬ側のデータを破壊することなく正ビット線ＢＬのデータのみを増幅、試験できることになる。
【０１２７】
以上のような構成によれば、ペアセルの一方を読み出した場合に他方のデータが破壊されることを防止することができる。その結果、例えば、全てのセルに対してテスト用のデータを書き込んだ後、アドレスを順次インクリメント（またはディクリメント）しながら、正ビットセル、補ビットセルの順にデータを読み出してチェックすることが可能になるので、動作試験を迅速に行うことが可能になる。
【０１２８】
なお、以上の実施の形態に示す回路は、一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。
（付記１）  正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置において、
所定のペアセルを選択するためのワード線と、
前記ワード線によって選択されたペアセルからデータを読み書きするためのビット線と、
動作モードを設定するための設定信号の入力を受ける動作モード入力回路と、
前記動作モード入力回路からセルの動作試験を行うモードに設定する旨を示す設定信号が入力された場合には、ペアセルのうち一方のセルに対する読み書きを制限する制限回路と、
を有することを特徴とする半導体記憶装置。
【０１２９】
（付記２）  前記ワード線は、前記ペアセルを構成する正データ用セルおよび補データ用セルのそれぞれに対して独立に設けられており、
前記制限回路は、前記動作試験を行うモードに設定された場合には、正データ用セルおよび補データ用セルのそれぞれに対して設けられたワード線の何れか一方を活性化することを停止することにより読み書きを制限することを特徴とする付記１記載の半導体記憶装置。
【０１３０】
（付記３）  同一のペアセルに対する前記正データ用セルのワード線および補データ用セルのワード線が並置されていることを特徴とする付記２記載の半導体記憶装置。
【０１３１】
（付記４）  同一のペアセルに対する前記正データ用セルのワード線および補データ用セルのワード線が１つ置きに配置されていることを特徴とする付記２記載の半導体記憶装置。
【０１３２】
（付記５）  前記制限回路は、前記ペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする付記１記載の半導体記憶装置。
【０１３３】
（付記６）  前記各ビット線には半導体スイッチが具備されており、前記制限回路は、前記半導体スイッチを制御してＯＮまたはＯＦＦとすることにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする付記５記載の半導体記憶装置。
【０１３４】
（付記７）  前記ペアセルは、１本のワード線によって選択されることを特徴とする付記５記載の半導体記憶装置。
（付記８）  複数のペアセルが集まって構成されるセルアレイを複数有し、セルアレイ単位でデータを読み書きすることを特徴とする付記５記載の半導体記憶装置。
【０１３５】
（付記９）  隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、
前記制限回路は、前記隣接する２つのセルアレイのうち、何れか一方のセルアレイに接続されているビット線については接続を全て切断し、他方のセルアレイについてはペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする付記８記載の半導体記憶装置。
【０１３６】
（付記１０）  隣接する２つのセルアレイを構成するそれぞれのペアセルに読み書きされるデータを増幅するためのセンスアンプを有し、
前記制限回路は、前記隣接する２つのセルアレイのうち、動作試験の対象となるセルアレイについては、ペアセルの何れか一方のビット線の接続を切断し、動作試験の対象となっていないセルアレイについては、ペアセルの他方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限することを特徴とする付記８記載の半導体記憶装置。
【０１３７】
（付記１１）  セルアレイを１つだけしか制御しないセルアンプについては、ビット線と同様の容量を有するキャパシタが負荷として接続されていることを特徴とする付記９記載の半導体記憶装置。
【０１３８】
（付記１２）  前記ビット線の接続が切断された側のセルに対して、読み出されたデータを再度書き込むことを特徴とする付記５記載の半導体記憶装置。
【０１３９】
【発明の効果】
以上説明したように本発明では、正データおよび補データを格納するための１対のセルからなるペアセルを複数有する半導体記憶装置において、所定のペアセルを選択するためのワード線と、ワード線によって選択されたペアセルからデータを読み書きするためのビット線と、動作モードを設定するための設定信号の入力を受ける動作モード入力回路と、動作モード入力回路からセルの動作試験を行うモードに設定する旨を示す設定信号が入力された場合には、ペアセルの何れか一方のビット線の接続を切断することにより、ペアセルのうち一方のセルに対する読み書きを制限する制限回路と、を設けるようにしたので、ペアセルのうち、一方のみの動作チェックを行うことが可能になり、半導体記憶装置の信頼性を向上させることが可能になる。また、通常動作時においても１本のワード線を活性化することにより、データを読み書きすることができるので、消費電力を増加させることがない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成例を示す図である。
【図２】図１に示すアドレスプリデコーダの詳細な構成例を示す図である。
【図３】図１に示すセルアレイの詳細な構成例を示す図である。
【図４】図３に示すセルユニットの詳細な構成例を示す図である。
【図５】図２に示す回路の動作を説明するための図である。
【図６】図１に示す実施の形態の通常時の動作を説明するための図である。
【図７】図６のセルアレイを拡大した図である。
【図８】図１に示す実施の形態の動作試験時の動作を説明するための図である。
【図９】本発明の第２の実施の形態の構成例を示す図である。
【図１０】図９に示すアドレスプリデコーダの詳細な構成例を示す図である。
【図１１】図１０に示す回路の動作を説明するための図である。
【図１２】図９に示す実施の形態の通常時の動作を説明するための図である。
【図１３】本発明の第３の実施の形態の構成例を示す図である。
【図１４】図１３に示すＢＴ制御回路の構成例を示す図である。
【図１５】図１３に示すＢＴ制御回路の構成例を示す図である。
【図１６】図１３に示すＢＴ制御回路の動作を説明する図である。
【図１７】図１３に示す実施の形態の動作を説明するための図である。
【図１８】図１３に示す実施の形態の通常時の動作を説明するためのタイミングチャートである。
【図１９】図１３に示す実施の形態の試験動作時の動作を説明するためのタイミングチャートである。
【図２０】本発明の第４の実施の形態の構成例を示す図である。
【図２１】図２０に示すＢＴ制御回路の構成例を示す図である。
【図２２】図２０に示すＢＴ制御回路の構成例を示す図である。
【図２３】図２０に示すＢＴ制御回路の動作を説明する図である。
【図２４】図２０に示す実施の形態の動作を説明するための図である。
【図２５】本発明の第５の実施の形態の構成例を示す図である。
【図２６】図２５に示すｔｅｓ５９ｚ発生回路の詳細な構成例を示す図である。
【図２７】図２５に示す実施の形態の動作を説明するためのタイミングチャートである。
【図２８】従来の半導体記憶装置の構成例を示す図である。
【図２９】図２８に示すセルアレイの詳細な構成例を示す図である。
【図３０】図２９に示すセルユニットの詳細な構成例を示す図である。
【符号の説明】
１０  ローアドレスプリデコーダ
１１  メインワードデコーダ
１２  アドレスプリデコーダ
１３−１〜１３−４  センスアンプ
１４  セルアレイ
３０，３１  セル
３２，３３  ゲート
３４  コンタクト
５０  アドレスプリデコーダ
５０ａ〜５０ｃ  インバータ
５０ｄ〜５０ｉ  ＮＡＮＤ素子
５０ｊ〜５０ｍ  インバータ
６０  アドレスプリデコーダ
６０ａ〜６０ｃ  インバータ
６０ｄ〜６０ｉ  ＮＡＮＤ素子
６０ｊ〜６０ｍ  インバータ
７０  アドレスプリデコーダ
７１，７２  センスアンプ
７３  ＢＴ制御回路
７３ａ，７３ｄ，７３ｅ  インバータ
７３ｂ，７３ｃ  ＮＡＮＤ素子
７３ｆ〜７３ｉ  ＡＮＤ−ＯＲ素子
７３ｊ〜７３ｍ  ＮＡＮＤ素子
８０  ＢＴ制御回路
８０ａ，８０ｄ，８０ｅ，８０ｆ  インバータ
８０ｂ，８０ｃ  ＮＡＮＤ素子
８０ｇ〜８０ｊ  ＯＲ−ＡＮＤ素子
８０ｋ〜８０ｎ  ＡＮＤ素子
８０ｏ〜８０ｒ  ＯＲ素子
８０ｓ〜８０ｖ  ＮＡＮＤ素子
１００〜１０２  ｄｅｌａｙ回路
１０３  ＢＴ制御＆ＢＬイコライズ解除回路
１０４  ワードデコーダ活性化回路
１０５  Ｓ／Ａ活性化回路
１０６  ｔｅｓ５９ｚ発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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