(57)【特許請求の範囲】
【請求項１】
制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
前記パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間において前記ローパスフィルタの中間ノード又は出力ノードに信号を印加するローパスフィルタ制御手段と、
を具備するディジタル／アナログ変換回路。
【請求項２】
前記ローパスフィルタ制御手段が、
前記ローパスフィルタの中間ノード又は出力ノードに中点電位よりも高い電位を有する信号を印加するための第１のトランジスタと、
前記ローパスフィルタの中間ノード又は出力ノードに中点電位よりも低い電位を有する信号を印加するための第２のトランジスタと、
前記パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、前記セトリング期間において前記第１のトランジスタを動作させ、前記パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、前記セトリング期間において前記第２のトランジスタを動作させる制御部と、
を含む、請求項１記載のディジタル／アナログ変換回路。
【請求項３】
制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
前記パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間において前記ローパスフィルタの時定数を変化させるローパスフィルタ制御手段と、
前記ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、
前記アナログ／ディジタル変換回路から出力されるデータを入力データと比較することにより前記セトリング期間を設定するコンパレータと、
を具備するディジタル／アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、ディジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）に関し、特に、ＰＷＭ（Pulse Width Modulation：パルス幅変調）を利用してディジタル信号をアナログ信号に変換するＤＡＣに関する。
【０００２】
【従来の技術】
従来から、ＰＷＭを利用してディジタル信号をアナログ信号に変換するＤＡＣが用いられている。このようなＤＡＣは、入力データに基づいて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路と、ＰＷＭ回路の出力信号を平滑化するローパスフィルタとを含んでいる。ローパスフィルタとしては、一般的に、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。ＤＡＣの出力波形を安定させるためには、ＣＲの時定数を大きくするか、ローパスフィルタの段数を大きくする必要がある。
【０００３】
一方、プリンタにおいては、印字用紙を送ったり印字ヘッドを移動させるためのモータを駆動するモータドライバ回路においてＤＡＣが用いられている。このようなＤＡＣにおいては、応答時間を短縮することが求められる。しかしながら、ＣＲの時定数やローパスフィルタの段数が大きいと、ＤＡＣの応答が遅くなり、必要なスピードが得られないという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することを目的とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間においてローパスフィルタの中間ノード又は出力ノードに信号を印加するローパスフィルタ制御手段とを具備する。
【０００６】
ここで、ローパスフィルタ制御手段が、ローパスフィルタの中間ノード又は出力ノードに中点電位よりも高い電位を有する信号を印加するための第１のトランジスタと、ローパスフィルタの中間ノード又は出力ノードに中点電位よりも低い電位を有する信号を印加するための第２のトランジスタと、パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、セトリング期間において第１のトランジスタを動作させ、パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、セトリング期間において第２のトランジスタを動作させる制御部とを含むようにしても良い。
【００１０】
また、本発明の第２の観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間においてローパスフィルタの時定数を変化させるローパスフィルタ制御手段と、ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路から出力されるデータを入力データと比較することによりセトリング期間を設定するコンパレータとを具備する。
【００１１】
本発明によれば、ＰＷＭを利用したＤＡＣにおいて、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅が変化するセトリング期間において、ローパスフィルタに信号を印加するか、又は、ローパスフィルタの時定数を変化させることにより、出力波形を安定させたままで応答時間を短縮することが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図であり、図２は、本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００１３】
図１に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路１１と、ＰＷＭ回路１１の出力信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ１３と、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成すると共に、ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間ＴSにおいてローパスフィルタ１３の所定の部分に信号を印加するローパスフィルタ制御手段１２とを含んでいる。
【００１４】
ローパスフィルタ１３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００１５】
ローパスフィルタ制御手段１２は、制御部１４と、ルックアップテーブル１５と、トランジスタ１６及び１７と、電源電位ＶDD及びＶSSがそれぞれ供給される電源端子１８及び１９とを含んでいる。制御部１４は、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成する。また、制御部１４は、ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ1の値と所定の変化後におけるパルス幅τ2の値とをルックアップテーブル１５に出力し、これに対応するセトリング期間ＴSの値をルックアップテーブル１５から入力する。
【００１６】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をローパスフィルタ制御手段１２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル１５を用いることにより応答時間を短縮している。ルックアップテーブル１５は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００１７】
ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ１６を動作させて、中点電位（ＶDD−ＶSS）／２よりも高い電位を有するパルスＰBをローパスフィルタ１３のノードＡに印加する。一方、ＰＷＭ回路１１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ１７を動作させて、中点電位（ＶDD−ＶSS）／２よりも低い電位を有するパルスＰBをローパスフィルタ１３のノードＡに印加する。なお、これらの電位をノードＡに印加する替わりに、ノードＢに印加しても良いし、若しくは、ノードＡとノードＢとに同時に印加するようにしても良い。
【００１８】
次に、図１及び図２を参照しながら、本実施形態に係るＤＡＣの動作について説明する。図２は、パルス幅の変化量が正の場合を示している。
パルス幅の所定の変化前において、制御部１４は、一定周期Ｔでパルス幅τ1のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ローパスフィルタ１３に入力される。また、制御部１４は、トランジスタ１６及び１７をオープン状態とする。従って、パルスＰAが、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００１９】
パルス幅の所定の変化の際に、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。また、制御部１４は、所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル１５から読み出しておく。ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ１６を動作させる。トランジスタ１６は、例えば電位ＶDDのパルスＰBをローパスフィルタ１３のノードＡに印加する。パルスＰBは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTは急激に上昇する。なお、このような動作は一時的なものであり、長い期間で観察すれば、アナログ出力電圧ＶOUTの波形は安定していると言える。
【００２０】
セトリング期間ＴSの経過後において、制御部１４は、一定周期Ｔでパルス幅τ2のパルスＰAを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰAは、ローパスフィルタ１３に入力される。また、制御部１４は、トランジスタ１６及び１７をオープン状態とする。従って、パルスＰAが、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００２１】
なお、パルス幅の所定の変化の際に、ＰＷＭ回路１１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ１７を動作させる。トランジスタ１７は、例えば電位ＶSSのパルスＰBをローパスフィルタ１３のノードＡに印加する。パルスＰBは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧ＶOUTは急激に下降する。
【００２２】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタ１３の所定のノードに所定の期間ハイレベル又はローレベルの信号を印加することにより、ＤＡＣの応答時間を短縮させることができる。
【００２３】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図であり、図４は、本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００２４】
図３に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路２１と、ＰＷＭ回路２１の出力信号を平滑化してアナログ出力電圧ＶOUTを生成するローパスフィルタ２３と、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成すると共に、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間ＴSにおいてローパスフィルタ２３の時定数を変化させるローパスフィルタ制御手段２２とを具備する。
【００２５】
ローパスフィルタ２３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００２６】
ローパスフィルタ制御手段２２は、制御部２４と、ルックアップテーブル２５と、トランジスタ２６及び２７とを含んでいる。制御部２４は、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成する。また、制御部２４は、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ１の値と所定の変化後におけるパルス幅τ２の値とをルックアップテーブル２５に出力し、これに対応するセトリング期間ＴＳの値をルックアップテーブル２５から入力する。
【００２７】
セトリング期間ＴSは、パルス幅τ1及びτ2の関数ｆ（τ1，τ2）として表される。この値をローパスフィルタ制御手段２２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル２５を用いることにより応答時間を短縮している。ルックアップテーブル２５は、パルス幅τ1及びτ2の値に対応して設定されたセトリング期間ＴSの値を格納している。
【００２８】
ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ２６及び２７をオンさせて、ローパスフィルタ２３の時定数を減少させる。
【００２９】
次に、図３及び図４を参照しながら、本実施形態に係るＤＡＣの動作について説明する。図４は、パルス幅の変化が正の場合を示している。
パルス幅の所定の変化前において、制御部２４は、一定周期Ｔでパルス幅τ1のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ローパスフィルタ２３に入力される。また、制御部２４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰcが、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００３０】
パルス幅の所定の変化の際に、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、制御部２４は、所定の変化前後におけるパルス幅τ1、τ2の値に対応するセトリング期間ＴSの値を予めルックアップテーブル２５から読み出しておく。ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合には、制御部１４がセトリング期間ＴSにおいてトランジスタ２６及び２７をオンさせる。これにより、Ｒ２が短絡して、ローパスフィルタ２３の時定数ＴCRが（Ｃ１＋Ｃ２）（Ｒ１＋Ｒ２）から（Ｃ１＋Ｃ２）Ｒ１へと減少する。ここで、アナログ出力電圧ＶOUTの過渡応答は、次式で表される。
ＶOUT＝｛１−ｅｘｐ（−ｔ／ＴCR）｝Ｖ0
従って、アナログ出力電圧ＶOUTは、急激に上昇又は下降するようになる。なお、このような動作は一時的なものであり、長い期間で観察すれば、アナログ出力電圧ＶOUTの波形は安定していると言える。
【００３１】
セトリング期間ＴSの経過後において、制御部２４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ローパスフィルタ２３に入力される。また、制御部２４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰCは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００３２】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタの時定数を減少させることにより、ＤＡＣの応答時間を短縮させることができる。
【００３３】
次に、本発明の第２の実施形態の変形例について説明する。この変形例においては、予め設定されたセトリング期間の値を用いるのではなく、ＤＡＣの出力電圧をＡＤＣ（アナログ／ディジタル変換回路）を用いて再びディジタルデータに戻し、これを入力データと比較することにより、セトリング期間を決定している。
【００３４】
図５は、本発明の第２の実施形態の変形例に係るＤＡＣの構成を示している。図５に示すように、このＤＡＣにおけるローパスフィルタ制御手段３２は、制御部３４、トランジスタ２６及び２７に加えて、アナログ出力電圧ＶOUTをディジタル信号に変換するＡＤＣ３５と、ＡＤＣ３５から出力されるデータ（出力値）を入力データ（ターゲット値）と比較することによりセトリング期間を与えるコンパレータ３６とをさらに含んでいる。
【００３５】
コンパレータ３６は、出力値がターゲット値よりも小さい場合においてハイレベルの比較信号を出力し、出力値がターゲット値以上の場合において、ローレベルの比較信号を出力する。なお、コンパレータ３６における比較動作は、出力値とターゲット値の上位ビットに基づいて行うようにしても良い。
【００３６】
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ1のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ローパスフィルタ２３に入力される。また、制御部３４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰcが、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ1になる。
【００３７】
パルス幅の所定の変化の際に、制御部３４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、出力値がターゲット値よりも小さい場合において、コンパレータ３６は、ハイレベルの比較信号を出力する。制御部３４は、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、比較信号がハイレベルであるセトリング期間において、トランジスタ２６及び２７をオンさせる。これにより、Ｒ２が短絡して、ローパスフィルタ２３の時定数が減少し、アナログ出力電圧ＶOUTは、急激に上昇又は下降するようになる。
【００３８】
セトリング期間ＴSの経過後において、制御部３４は、一定周期Ｔでパルス幅τ2のパルスＰCを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰCは、ローパスフィルタ２３に入力される。また、制御部３４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰCは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧ＶOUTの値はＶ2になる。
【００３９】
このように、出力値とターゲット値を比較することによりセトリング期間を設定し、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタ２３の時定数を減少させることにより、ＤＡＣの応答時間を短縮させることができる。
【００４０】
なお、ＡＤＣ３５とコンパレータ３６とを用いてセトリング期間を設定する方式は、第２の実施形態のみならず、第１の実施形態にも適用することができる。
【００４１】
【発明の効果】
以上述べた様に、本発明によれば、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図３】本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図である。
【図４】本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図５】本発明の第２の実施形態の変形例に係るＤＡＣの構成を示すブロック図である。
【符号の説明】
１１、２１  ＰＷＭ回路
１２、２２、３２  ローパスフィルタ制御手段
１３、２３  ローパスフィルタ
１４、２４、３４  制御部
１５、２５  ルックアップテーブル
１６、１７、２６、２７  トランジスタ
１８、１９  電源端子
３５  ＡＤＣ
３６  コンパレータ
【図１】
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【図２】
0003991706.tif 000003
【図３】
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【図４】
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【図５】
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