(57)【特許請求の範囲】
【請求項１】
スイッチトキャパシタ回路において、
容量と、
トランスコンダクタンス・アンプと、
オン時に入力電圧を前記容量に印加する第１のスイッチ手段と、
オン時に前記容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加する第２のスイッチ手段と、
オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、
前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることを特徴とするスイッチトキャパシタ回路。
【請求項２】
スイッチトキャパシタ回路において、
第１及び第２の容量と、
トランスコンダクタンス・アンプと、
オン時に入力電圧を前記第１の容量に印加すると共に前記第２の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第２の出力電圧を出力させる第１のスイッチ手段と、
オン時に前記第１の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第１の出力電圧を出力させると共に入力電圧を前記第２の容量に印加する第２のスイッチ手段と、
オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、
前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることを特徴とするスイッチトキャパシタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器等のアナログＩＣ内で用いられるスイッチトキャパシタ回路に関し、特に実質的に消費電力と素子数を低減させることが可能なスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】
従来のスイッチトキャパシタ回路はサンプルホールド回路等に適用され、スイッチトキャパシタ回路は第１のフェーズで入力信号をホールドキャパシタにサンプリングし、第２のフェーズでその値をホールドすることにより、サンプルホールド回路を実現している。
【０００３】
図５はこのような従来のスイッチトキャパシタ回路の一例を示す構成ブロック図である。図５において１及び５は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、２は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、３はホールドキャパシタである容量、４は差動入力のトランスコンダクタンス・アンプ（以下、単にアンプと呼ぶ。）、１００は入力電圧、１０１は出力電圧である。
【０００４】
入力電圧１００はスイッチ回路１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、容量３の他端はアンプ４の反転入力端子及びスイッチ回路５の入力端子に接続され、アンプ４の非反転入力端子は接地される。
【０００５】
アンプ４の出力端子は出力電圧１０１を出力すると共にスイッチ回路２及び５の出力端子にそれぞれ接続される。
【０００６】
さらに、制御信号”φ１”がスイッチ回路１及び５の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２の制御入力端子にそれぞれ接続される。
【０００７】
ここで、図５に示す従来例の動作を図６を用いて説明する。図６は図５に示す従来例の動作を説明するタイミング図である。図６中（ａ）及び（ｂ）は制御信号”φ１”及び制御信号”φ２”の制御波形を示し、図６中（ｃ）はスイッチトキャパシタ回路の状態を示している。
【０００８】
図６中”ＰＨ０１”に示す期間では制御信号”φ１”によりスイッチ回路１，及び５が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２が”ＯＦＦ”になる。
【０００９】
図６中”ＲＳ０１”に示す状態では入力電圧１００は容量３に印加されて電荷が容量３に充電される（サンプリング動作）と共に、アンプ７は反転入力端子と出力端子が接続されて電圧フォロワになりリセットされる。
【００１０】
このリセット動作はメモリ効果の抑圧、アンプ４のオフセットのキャンセル及び容量３の充電基準電位の決定等のためにスッチトキャパシタ回路では必須の動作となる。
【００１１】
ここで、メモリ効果とはスイッチトキャパシタ回路の入力端子及び出力端子に直前の状態に依存する電荷が蓄積される現象であり様々な誤差の要因となるものである。
【００１２】
図６中”ＰＨ０２”に示す期間では制御信号”φ１”によりスイッチ回路１及び５が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２が”ＯＮ”になる。
【００１３】
このため、図６中”ＨＤ０１”に示す状態では出力電圧１０１には容量３に充電されている入力電圧１００と等しい電圧が出力（ホールド動作）される。
【００１４】
また、図６中”ＰＨ０１”，”ＰＨ０２”，”ＰＨ０３”及び”ＰＨ０４”に示す各期間の間には期間の間の遷移の過程で容量３に充電された電荷が漏れないように制御信号”φ１”及び制御信号”φ２”が共に”ローレベル”になる、言い換えれば、全てのスイッチ回路が一旦”ＯＦＦ”になる図６中”ＴＲ０１”，”ＴＲ０２”，”ＴＲ０３”及び”ＴＲ０４”に示す遷移期間が設けられている。
【００１５】
この結果、図６中”ＰＨ０１”等の第１のフェーズで入力電圧により容量３に電荷が充電され、図６中”ＰＨ０２”等の第２のフェーズで容量３に充電された電圧が出力されてサンプルホールド回路を実現することが可能になる。
【００１６】
【発明が解決しようとする課題】
しかし、図５に示す従来例では図６中”ＲＳ０１”や”ＲＳ０２”等のリセット動作の状態ではアンプ７は信号処理の動作を行わず待機状態であり、１／２周期の動作が効率よく利用されていないと言った問題点があった。
【００１７】
また、メモリ効果の抑制に限ればリセット動作自体は比較的短い時間で出来るにもかかわらず、アンプ７のオフセットキャンセルや容量３の充電基準電位の決定等に１／２周期の時間を費やしていると言った問題点があった。
従って本発明が解決しようとする課題は、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能なスイッチトキャパシタ回路を実現することにある。
【００１８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
スイッチトキャパシタ回路において、
容量と、トランスコンダクタンス・アンプと、オン時に入力電圧を前記容量に印加する第１のスイッチ手段と、オン時に前記容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加する第２のスイッチ手段と、オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【００２１】
請求項２記載の発明は、
スイッチトキャパシタ回路において、
第１及び第２の容量と、トランスコンダクタンス・アンプと、オン時に入力電圧を前記第１の容量に印加すると共に前記第２の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第２の出力電圧を出力させる第１のスイッチ手段と、オン時に前記第１の容量の充電された電圧を前記トランスコンダクタンス・アンプの反転入力端子と出力端子との間に印加して第１の出力電圧を出力させると共に入力電圧を前記第２の容量に印加する第２のスイッチ手段と、オン時に前記トランスコンダクタンス・アンプの差動入力端子及び出力端子を接地する第３のスイッチ手段とを備え、前記第１及び第２のスイッチ手段を交互にオン／オフさせると共に前記第１及び第２のスイッチ手段が共にオフの期間に前記第３のスイッチ手段をオンにすることにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【００２２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るスイッチトキャパシタ回路の一実施例を示す構成ブロック図である。図１において”φ１”、”φ２”、１〜４は図５と同一符号を付してあり、６は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、７は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、８及び９は制御信号”φ３”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１００ａは入力電圧、１０２は出力電圧である。
【００２３】
また、スイッチ回路１及び６はスイッチ手段５０を、スイッチ回路２及び７はスイッチ手段５１を、スイッチ回路８及び９はスイッチ手段５２をそれぞれ構成している。
【００２４】
入力電圧１００ａはスイッチ回路１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、スイッチ回路６の入力端子は接地され、スイッチ回路６の出力端子は容量３の他端及びスイッチ回路７の入力端子にそれぞれ接続される。
【００２５】
スイッチ回路７の出力端子はスイッチ回路８の一端及びアンプ４の反転入力端子にそれぞれ接続され、スイッチ回路８の他端はアンプ４の非反転入力端子に接続されると共に接地される。
【００２６】
アンプ４の出力端子は出力電圧１０２を出力すると共にスイッチ回路２の出力端子及びスイッチ回路９の一端にそれぞれ接続される。また、スイッチ回路９の他端は接地される。
【００２７】
さらに、制御信号”φ１”がスイッチ回路１及び６の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２及び７の制御入力端子にそれぞれ接続され、制御信号”φ３”がスイッチ回路８及び９の制御入力端子にそれぞれ接続される。
【００２８】
ここで、図１に示す実施例の動作を図２を用いて説明する。図２は図１に示す実施例の動作を説明するタイミング図である。図２中（ａ）、（ｂ）及び（ｃ）は制御信号”φ１”、制御信号”φ２”及び制御信号”φ３”の制御波形を示し、図２中（ｄ）はスイッチトキャパシタ回路の状態を示している。
【００２９】
図２中”ＰＨ１１”に示す期間では制御信号”φ１”によりスイッチ回路１及び６が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２及び７が”ＯＦＦ”になる。
【００３０】
そして、前述のように図２中”ＰＨ１１”に示す期間の前後に存在する遷移期間において制御信号”φ３”によりスイッチ回路８及び９が”ＯＮ”になる。すなわち、図２中”ＲＳ１１”、”ＲＳ１２”、”ＲＳ１３”及び”ＲＳ１４”等に示す期間においてアンプ７は入力及び出力が接地電位に短絡されてリセットされる。
【００３１】
一方、図２中”ＯＴ１１”に示す状態では入力電圧１００ａは容量３に印加されて電荷が容量３に充電（サンプリング動作）されるものの、アンプ４はスイッチ回路２，７，８及び９が”ＯＦＦ”であるので何ら動作はしないことになる。
【００３２】
そして、図２中”ＰＨ１２”に示す期間では制御信号”φ１”によりスイッチ回路１及び６が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２及び７が”ＯＮ”になる。
【００３３】
但し、前述のように図２中”ＰＨ１２”に示す期間の直前に存在する図２中”ＲＳ１２”に示す遷移期間において制御信号”φ３”によりスイッチ回路８及び９”ＯＮ”になり、アンプ４入力及び出力が接地電位に短絡されてリセットされる。
【００３４】
図２中”ＨＤ１１”に示す状態では出力電圧１０２には容量３に充電されている入力電圧１００ａと等しい電圧が出力（ホールド動作）される。
【００３５】
すなわち、制御信号”φ３”により遷移期間中にリセット動作を行うことにより従来リセット動作に用いられていた図２中”ＯＴ１１”及び”ＯＴ１２”に示す１／２周期に相当する期間においてアンプ７を他の動作に用いることが可能になる。
【００３６】
図３は図１に示すスイッチトキャパシタ回路を用いて１入力をインターリーブさせて２出力を得ることが可能なサンプルホールド回路の一例を示す構成ブロック図である。
【００３７】
図３において”φ１”，”φ２”，”φ３”，１〜４，６〜９及び５２は図１と同一符号を付してあり、１１，１２及び１６は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１４，１５及び１７は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１３はホールドキャパシタである容量、１００ｂは１入力の入力電圧、１０３ａ及び１０３ｂは２出力である出力電圧である。
【００３８】
また、スイッチ回路１，６，１４，１５及び１７はスイッチ手段５３を、スイッチ回路２，７，１１，１２及び１６はスイッチ手段５４をそれぞれ構成している。
【００３９】
入力電圧１００ｂはスイッチ回路１及び１１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。また、スイッチ回路６の入力端子は接地され、スイッチ回路６の出力端子は容量３の他端及びスイッチ回路７の入力端子にそれぞれ接続される。
【００４０】
一方、スイッチ回路１１の出力端子は容量１３の一端及びスイッチ回路１４の入力端子にそれぞれ接続される。また、スイッチ回路１２の入力端子は接地され、スイッチ回路１２の出力端子は容量１３の他端及びスイッチ回路１５の入力端子にそれぞれ接続される。
【００４１】
スイッチ回路７の出力端子はスイッチ回路８の一端、アンプ４の反転入力端子及びスイッチ回路１５の出力端子にそれぞれ接続され、スイッチ回路８の他端はアンプ４の非反転入力端子に接続されると共に接地される。
【００４２】
アンプ４の出力端子はスイッチ回路２及び１４の出力端子、スイッチ回路９の一端、スイッチ回路１６及び１７の入力端子にそれぞれ接続され、スイッチ回路１６及び１７の出力端子からは出力電圧１０３ａ及び１０３ｂがそれぞれ出力される。また、スイッチ回路９の他端は接地される。
【００４３】
さらに、制御信号”φ１”がスイッチ回路１，６，１４，１５及び１７の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２，７，１１，１２及び１６の制御入力端子にそれぞれ接続され、制御信号”φ３”がスイッチ回路８及び９の制御入力端子にそれぞれ接続される。
【００４４】
ここで、図３に示す実施例の動作を前述の図２を用いて説明する。図２中”ＰＨ１１”に示す期間では、図２中”ＲＳ１１”に示すリセット動作の後に、制御信号”φ１”によりスイッチ回路１，６，１４，１５及び１７が”ＯＮ”になり、制御信号”φ２”によりスイッチ回路２，７，１１，１２及び１６が”ＯＦＦ”になる。
【００４５】
このため、入力電圧１００ｂは容量３に印加され電荷が容量３に充電（サンプリング動作）されると共に出力電圧１０３ｂには容量１３に充電されている入力電圧１００ｂと等しい電圧が出力（ホールド動作）される。
【００４６】
次に、図２中”ＰＨ１２”に示す期間では、図２中”ＲＳ１２”に示すリセット動作の後に、制御信号”φ１”によりスイッチ回路１，６，１４，１５及び１７が”ＯＦＦ”になり、制御信号”φ２”によりスイッチ回路２，７，１１，１２及び１６が”ＯＮ”になる。
【００４７】
このため、入力電圧１００ｂは容量１３に印加され電荷が容量１３に充電（サンプリング動作）されると共に出力電圧１０３ａには容量３に充電されている入力電圧１００ｂと等しい電圧が出力（ホールド動作）される。
【００４８】
この結果、制御信号”φ３”により遷移期間中にリセット動作を行うことにより、従来ではリセット動作にのみ用いられていた図２中”ＯＴ１１”及び”ＯＴ１２”等に示す期間であってもアンプ４をホールド動作させることが可能になる。
【００４９】
一方、図４は図３と同様の動作を実現するサンプルホールド回路を従来例を用いて構成した場合の構成ブロック図であり、図４において”φ１”，”φ２”，１〜５は図５と同一符号を付してあり、１１，１８及び２０は制御信号”φ２”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１４及び２１は制御信号”φ１”によりその”ＯＮ／ＯＦＦ”が制御されるスイッチ回路、１３はホールドキャパシタである容量、１９は第２のアンプ、１００ｃは１入力の入力電圧、１０４ａ及び１０４ｂは２出力である出力電圧である。
【００５０】
入力電圧１００ｃはスイッチ回路１及び１１の入力端子に接続され、スイッチ回路１の出力端子は容量３の一端及びスイッチ回路２の入力端子にそれぞれ接続される。
【００５１】
一方、スイッチ回路１１の出力端子は容量１３の一端及びスイッチ回路１４の入力端子にそれぞれ接続される。
【００５２】
容量３の他端はスイッチ回路５の一端及びアンプ４の反転入力端子にそれぞれ接続され、容量１３の他端はスイッチ回路１８の一端及びアンプ１９の反転入力端子にそれぞれ接続される。
【００５３】
アンプ４の出力端子はスイッチ回路２の出力端子、スイッチ回路５の他端及びスイッチ回路２０の入力端子にそれぞれ接続され、スイッチ回路２０の出力端子からは出力電圧１０４ａが出力される。また、アンプ４の非反転入力端子は接地される。
【００５４】
アンプ１９の出力端子はスイッチ回路１４の出力端子、スイッチ回路１８の他端及びスイッチ回路２１の入力端子にそれぞれ接続され、スイッチ回路２１の出力端子からは出力電圧１０４ｂが出力される。また、アンプ１９の非反転入力端子は接地される。
【００５５】
さらに、制御信号”φ１”がスイッチ回路１，５，１４及び２１の制御入力端子にそれぞれ接続され、制御信号”φ２”がスイッチ回路２，１１，１８及び２０の制御入力端子にそれぞれ接続される。
【００５６】
このように、図４に示す従来例の動作の詳細説明は省略するものの、交互に動作するアンプが２個必要となり消費電力も図３に示す実施例と比較して２倍になってしまうことになる。
【００５７】
なお、図３に示す実施例では従来ではリセット動作にのみ用いられていた期間にであってもアンプ７をホールド動作させていたが、ホールド動作に限定されるものではなく加算、減算、増幅等の演算動作をさせても構わない。
【００５８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１及び請求項２の発明によれば、制御信号”φ３”により遷移期間中にリセット動作を行うことにより、リセット動作を短時間に行い実質的に消費電力と素子数を低減させることが可能になる。
【図面の簡単な説明】
【図１】本発明に係るスイッチトキャパシタ回路の一実施例を示す構成ブロック図である。
【図２】実施例の動作を説明するタイミング図である。
【図３】１入力をインターリーブさせて２出力を得ることが可能なサンプルホールド回路の一例を示す構成ブロック図である。
【図４】図３と同様の動作を実現するサンプルホールド回路を従来例を用いて構成した場合の構成ブロック図である。
【図５】従来のスイッチトキャパシタ回路の一例を示す構成ブロック図である。
【図６】従来例の動作を説明するタイミング図である。
【符号の説明】
１，２，５，６，７，８，９，１１，１２，１４，１５，１６，１７，１８，２０，２１  スイッチ回路
３，１３  容量
４，１９  トランスコンダクタンス・アンプ
５０，５１，５２，５３，５４  スイッチ手段
１００，１００ａ，１００ｂ，１００ｃ  入力電圧
１０１，１０２，１０３ａ，１０３ｂ，１０４ａ，１０４ｂ  出力電圧
【図１】
0003991350.tif 000002
【図２】
0003991350.tif 000003
【図３】
0003991350.tif 000004
【図４】
0003991350.tif 000005
【図５】
0003991350.tif 000006
【図６】
0003991350.tif 000007