(57)【特許請求の範囲】
【請求項１】
基板を提供するステップ、
該基板の上に素子分離領域を形成することによりＭＯＳ素子領域とセル領域を形成するステップ、
該セル領域の基板の上に誘電質構造層を形成するステップ、
該ＭＯＳ素子領域において、基板中にスレショルド電圧注入区を形成し、基板の上にゲート酸化膜を形成するステップ、
該基板の上に順に導体層と研磨終止層を形成するステップ、
該セル領域において、一部分の該研磨終止層、該導体層及び該誘電質構造層をエッチングしてビット線パターンを画定し、該ビット線パターンをマスクとしたイオン注入法で基板中にイオンドープ領域を形成することにより、ビット線を形成するステップ、
該ビット線パターンに画定された該導体層と該研磨終止層の側壁にギャップウォールを形成するステップ、
該ビット線に対してセルフアラインシリサイド工程を進行するステップ、
該ビット線の上に酸化膜を充填するステップ、
該酸化膜に対して該研磨終止層までエッチングするステップ、
該研磨終止層を除去するステップ、
ポリシリコン層を堆積させ、該セル領域において該ポリシリコン層をエッチングして複数の該導体層を接続する一つのワード線を形成し、該ＭＯＳ素子領域において該ポリシリコン層と該導体層をエッチングしてゲートを形成するステップ、
該ＭＯＳ素子領域の該ゲートの側壁にギャップウォールを形成するステップ、
該ＭＯＳ素子領域の基板中にソースドレイン領域を形成するステップ、
以上を少なくとも包括する、ＲＯＭ形成方法。
【請求項２】
請求項１に記載のＲＯＭ形成方法において、前記誘電質構造層がＯＮＯ構造を有することを特徴とする、ＲＯＭ形成方法。
【請求項３】
請求項１に記載のＲＯＭ形成方法において、前記導体層をポリシリコン、タングステン、タンタル及びケイ化タングステンより選択することを特徴とする、ＲＯＭ形成方法。
【請求項４】
請求項１に記載のＲＯＭ形成方法において、前記酸化膜を高密度プラズマＣＶＤで形成することを特徴とする、ＲＯＭ形成方法。
【請求項５】
請求項４に記載のＲＯＭ形成方法において、前記酸化膜に対して前記研磨終止層までエッチングするステップにおいて、ＣＭＰで前記研磨終止層まで研磨することを特徴とする、ＲＯＭ形成方法。
【請求項６】
請求項１に記載のＲＯＭ形成方法において、前記酸化膜をＳＯＧで形成することを特徴とする、ＲＯＭ形成方法。
【請求項７】
請求項６に記載のＲＯＭ形成方法において、前記酸化膜に対して前記研磨終止層までエッチングするステップにおいて、ＣＭＰで前記研磨終止層まで研磨することを特徴とする、ＲＯＭ形成方法。
【請求項８】
請求項１に記載のＲＯＭ形成方法において、前記誘電質構造層が酸化物を含むことを特徴とする、ＲＯＭ形成方法。
【請求項９】
請求項１に記載のＲＯＭ形成方法において、前記研磨終止層が窒化膜を含むことを特徴とする、ＲＯＭ形成方法。
【請求項１０】
請求項１に記載のＲＯＭ形成方法において、前記素子分離領域がＳＴＩであることを特徴とする、ＲＯＭ形成方法。
【請求項１１】
請求項１に記載のＲＯＭ形成方法において、前記素子分離領域がフィールド酸化領域であることを特徴とする、ＲＯＭ形成方法。
【請求項１２】
請求項１に記載のＲＯＭ形成方法において、前記導体層がポリシリコン層であり、前記セル領域の上に前記ビット線パターンを定義し並びに前記ビット線を形成するステップが、少なくとも、
一部分の前記研磨終止層、該ポリシリコン層及び前記誘電質構造層をエッチングするステップと、
イオン注入法で前記基板中に前記イオンドープ領域を形成するステップと、
を包括することを特徴とする、ＲＯＭ形成方法。
【請求項１３】
請求項１に記載のＲＯＭ形成方法において、前記ポリシリコン層を堆積させ、前記セル領域上に前記一つのワード線を形成するステップが、少なくとも、
前記ポリシリコン層を堆積させるステップと、
前記一つのワード線のパターンを該ポリシリコン層に転写するステップと、
を包括することを特徴とする、ＲＯＭ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一種のメモリアレイを形成する方法に係り、特にダミーポリシリコンを使用してメモリセルを形成する方法に関する。
【０００２】
【従来の技術】
図１は周知のＮＲＯＭ（ｎｉｔｒｉｄｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）セルである。セルは、基板１０を具え、そのなかにソース１２とドレイン１４が注入形成され、その上部にＯＮＯ構造１６が置かれ、該ＯＮＯ構造は、二層の酸化膜１８及び２０の間に一つの窒化膜１７を挟んだ構造とされる。このＯＮＯ構造１６の上にゲート導体２２が置かれている。ソース１２とドレイン１４の間にあって、一つのチャネル１５がＯＮＯ構造１６の構造の下に形成されている。
【０００３】
窒化膜１７は電荷保留タイミング制御を提供し、プログラム化メモリセルに用いられる。特に、電圧をソース１２、ドレイン１４、及びゲート導体２２に提供すると、電子がドレイン１４に向けて流れる。ホットエレクトロン効果により、一つだけのホットエレクトロンが窒化膜下方の酸化膜１８に飛び込み、酸化膜１８が非常に薄い時、ホットキャリア１７は窒化膜１７に収集される。周知の技術によると、窒化膜１７はドレイン１４近くの収集領域で電子即ち電荷２４を収集する。収集された電荷２４は明らかにドレイン１４付近のメモリセルチャネルのスレショルド電圧を上昇させ、これはチャネル１５部分のスレショルド電圧より高い。
【０００４】
読み取り時には、もとのソース、ドレインの電性が調整され、即ちソース１２の電圧が増加され、ドレイン１４の電圧が下げられる。収集された電荷２４が存在し、比較的高いスレショルド電圧が読み取るメモリセルにある時、メモリセル部分は導通状態とされない。もし収集電荷２４が存在せねば、ゲート導体２２の読み取り電圧が比較的低いスレショルド電圧を克服でき、並びにチャネル１５が反転し導通する。
【０００５】
図２に示されるのは上述のメモリセルを応用した周知のメモリアレイのある一列の側辺である。基板１０の上のビット線１２はメモリセルのソース或いはドレインとされ、ビット線酸化物５０は、ＯＮＯ構造（符号１８、１７及び２０の部分）で隔離されている。ＯＮＯ構造とビット線酸化物５０の上にはポリシリコン６０があり、ワード線が形成される。そのうちＯＮＯ構造（符号１８、１７及び２０の部分）の上方のワード線は上述のメモリセルのゲート構造とされる。このメモリアレイにおいて、ビット線酸化物５０は周知のＬＯＣＯＳ法で形成され、このためビット線酸化物５０の下方のビット線は工程上、セルフアラインサリサイド工程を使用して抵抗値を下げることができなかった。さらに、比較的高い熱予算工程は、工程の進行中に改善を行う必要があった。
【０００６】
【発明が解決しようとする課題】
上述の周知の技術において、周知のメモリセル製造工程の発生する多くの欠点を鑑み、本発明は、ダミー層を使用し、ビット線形成時にゲート酸化膜とＯＮＯ構造を保護する方法を提供することを主要な目的としている。本発明によると、ダミー層はさらにビット線を画定するセルフアラインサリサイドに用いられて電気抵抗を下げる。
【０００７】
本発明のもう一つの目的は、ビット線の受ける熱予算が比較的少なく、寸法を縮小し、さらに小さいセルギャップ、及びチャネル長を形成するのに有効なメモリセル形成方法を提供することにある。本発明によると、減少する熱予算は二つあり、その一つは周辺ゲート酸化膜とＯＮＯ構造をビット線形成の前に形成することにより減少するメモリアレイの熱予算であり、もう一つは非伝統的な熱酸化法とは異なりビット線酸化膜を高密度プラズマ法或いはＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）で形成することにより減少するメモリアレイの熱予算である。
【０００８】
【課題を解決するための手段】
請求項１の発明は、基板を提供するステップ、
該基板の上に素子分離領域を形成することによりＭＯＳ素子領域とセル領域を形成するステップ、
該セル領域の基板の上に誘電質構造層を形成するステップ、
該ＭＯＳ素子領域において、基板中にスレショルド電圧注入区を形成し、基板の上にゲート酸化膜を形成するステップ、
該基板の上に順に導体層と研磨終止層を形成するステップ、
該セル領域において、一部分の該研磨終止層、該導体層及び該誘電質構造層をエッチングしてビット線パターンを画定し、該ビット線パターンをマスクとしたイオン注入法で基板中にイオンドープ領域を形成することにより、ビット線を形成するステップ、
該ビット線パターンに画定された該導体層と該研磨終止層の側壁にギャップウォールを形成するステップ、
該ビット線に対してセルフアラインシリサイド工程を進行するステップ、
該ビット線の上に酸化膜を充填するステップ、
該酸化膜に対して該研磨終止層までエッチングするステップ、
該研磨終止層を除去するステップ、
ポリシリコン層を堆積させ、該セル領域において該ポリシリコン層をエッチングして複数の該導体層を接続する一つのワード線を形成し、該ＭＯＳ素子領域において該ポリシリコン層と該導体層をエッチングしてゲートを形成するステップ、
該ＭＯＳ素子領域の該ゲートの側壁にギャップウォールを形成するステップ、
該ＭＯＳ素子領域の基板中にソースドレイン領域を形成するステップ、
以上を少なくとも包括する、ＲＯＭ形成方法としている。
請求項２の発明は、請求項１に記載のＲＯＭ形成方法において、前記誘電質構造層がＯＮＯ構造を有することを特徴とする、ＲＯＭ形成方法としている。
請求項３の発明は、請求項１に記載のＲＯＭ形成方法において、前記導体層をポリシリコン、タングステン、タンタル及びケイ化タングステンより選択することを特徴とする、ＲＯＭ形成方法としている。
請求項４の発明は、請求項１に記載のＲＯＭ形成方法において、前記酸化膜を高密度プラズマＣＶＤで形成することを特徴とする、ＲＯＭ形成方法としている。
請求項５の発明は、請求項４に記載のＲＯＭ形成方法において、前記酸化膜に対して前記研磨終止層までエッチングするステップにおいて、ＣＭＰで前記研磨終止層まで研磨することを特徴とする、ＲＯＭ形成方法としている。
請求項６の発明は、請求項１に記載のＲＯＭ形成方法において、前記酸化膜をＳＯＧで形成することを特徴とする、ＲＯＭ形成方法としている。
請求項７の発明は、請求項６に記載のＲＯＭ形成方法において、前記酸化膜に対して前記研磨終止層までエッチングするステップにおいて、ＣＭＰで前記研磨終止層まで研磨することを特徴とする、ＲＯＭ形成方法としている。
請求項８の発明は、請求項１に記載のＲＯＭ形成方法において、前記誘電質構造層が酸化物を含むことを特徴とする、ＲＯＭ形成方法としている。
請求項９の発明は、請求項１に記載のＲＯＭ形成方法において、前記研磨終止層が窒化膜を含むことを特徴とする、ＲＯＭ形成方法としている。
請求項１０の発明は、請求項１に記載のＲＯＭ形成方法において、前記素子分離領域がＳＴＩであることを特徴とする、ＲＯＭ形成方法としている。
請求項１１の発明は、請求項１に記載のＲＯＭ形成方法において、前記素子分離領域がフィールド酸化領域であることを特徴とする、ＲＯＭ形成方法としている。
請求項１２の発明は、請求項１に記載のＲＯＭ形成方法において、前記導体層がポリシリコン層であり、前記セル領域の上に前記ビット線パターンを定義し並びに前記ビット線を形成するステップが、少なくとも、
一部分の前記研磨終止層、該ポリシリコン層及び前記誘電質構造層をエッチングするステップと、
イオン注入法で前記基板中に前記イオンドープ領域を形成するステップと、
を包括することを特徴とする、ＲＯＭ形成方法としている。
請求項１３の発明は、請求項１に記載のＲＯＭ形成方法において、前記ポリシリコン層を堆積させ、前記セル領域上に前記一つのワード線を形成するステップが、少なくとも、
前記ポリシリコン層を堆積させるステップと、
前記一つのワード線のパターンを該ポリシリコン層に転写するステップと、
を包括することを特徴とする、ＲＯＭ形成方法としている。
【０００９】
【発明の実施の形態】
本発明は一種のメモリセル形成方法を提供する。本発明によると、まず基板を提供し、並びに基板の上に誘電質構造層を形成する。本発明によると、誘電質構造層はＯＮＯ構造層或いは酸化物層を包括し、そのうち形成したＯＮＯ構造はＮＲＯＭを形成でき、酸化物層はＭＲＯＭ（ｍａｓｋ  ＲＯＭ）を形成できる。さらに、その後に本発明の一つの重要なステップを行う。即ち、誘電質構造層の上に第１ポリシリコン層と窒化膜を形成する。その後、基板上に一つのビット線パターンを画定し且つビット線を形成する。そのうち、ビット線形成の過程は、一部の誘電質構造層のエッチングを含む。続いて第１ポリシリコン層及び窒化膜の側壁にギャップウォールを形成し、並びにセルフアラインメタライズ工程を進行してビット線にサリサイドを形成する。その後、本発明のもう一つの重要なステップを行う。即ち、高密度プラズマＣＶＤ或いはＳＯＧでビット線酸化層を形成し、その後、窒化膜までＣＭＰで研磨するかエッチバックする。最後に窒化膜を除去し、並びに第２ポリシリコン層を堆積してワード線の形成に用いる。
【００１０】
【実施例】
本発明の半導体素子はさらに広い範囲に応用でき、並びに異なる半導体材料で製造できる。現在の主要な半導体素子はシリコン基板の上に製造されているため、以下に本発明の半導体素子を、シリコン基板を応用した実施例を挙げて説明する。このシリコン基板上への応用は最もよく見られる応用でもある。しかし、本発明はその他の材料の基板上にも応用される、例えばＧａＡｓ基板、ゲルマニウム基板の上にも運用されうる。このため、本発明の応用はシリコン半導体材料で製造された素子上に限定されるわけではなく、その他の半導体材料で製造された素子上にも運用されうる。
【００１１】
さらに、本発明に記載の実施例の図面はシリコン半導体素子とされるが、しかし、本発明の図面は本発明の応用範囲を限定するために提示されたものではない。例えば、絶縁のゲート制御構造を使用した例があり、しかし周知のとおり、絶縁のゲートはその他の構造に代えられうる。このように、本発明の半導体装置は図示された構造に限定されない。この装置は以下に示される本発明の実施例の使用と応用を包括する。
【００１２】
さらに、半導体素子の異なる部分は寸法に照らし合わせて表示されていない。その寸法とその他の関連寸法は誇張表示されて、本発明を明確に描写し理解を深める。本発明の半導体素子の良好な実施例の描写は特定のｐ型領域とｎ型領域を包括するが、ただし半導体素子中の異なる領域の導電性は互換可能である。増強（ｅｎｈａｎｃｅｍｅｎｔ）モードと欠乏（ｄｅｐｌｅｔｉｏｎ）モードも同様に互換可能である。
【００１３】
さらに、ここに描かれる実施例の幅と深さは異なる段階の二次元で表示されるが、表示される領域はウエハーの三次元セルの一部分に過ぎず、そのうちウエハーは三次元空間中に配列された多くのセルを含みうる。相対的に、実際の素子を製造する時、図示される領域は三次元の長さ、幅及び高度を有する。
【００１４】
本発明は一種のメモリセル形成方法を提供する。本発明によると、まず基板を提供し、並びに基板の上に誘電質構造層を形成する。本発明によると、誘電質構造層はＯＮＯ構造層或いは酸化物構造を包括し、そのうちＯＮＯ構造を形成するとＮＲＯＭを形成でき、酸化物構造を形成するとＭＲＯＭ（ｍａｓｋ  ＲＯＭ）を形成できる。その後に本発明の一つの重要なステップを行う。即ち、誘電質構造層の上にダミー層と研磨終止層を順に形成し、その後、ビット線パターンを画定し且つビット線を形成する。その後、ダミー層と研磨終止層の側壁にギャップウォールを形成する。続いて本発明のもう一つの重要なステップを行う。即ち、セルフアラインサリサイド工程によりビット線にサリサイドを形成する。このステップによりビット線の抵抗値を下げることができる。その後、高密度プラズマＣＶＤ或いはＳＯＧでビット線の上に酸化シリコンを充填し、さらにＣＭＰ或いはエッチバックで突出した酸化膜を平坦化する。そのうちダミー層の上の研磨終止層はここではＣＭＰされる終止層とされる。その後、研磨終止層を除去し、並びに一層のポリシリコン層を堆積させてワード線を形成する。
【００１５】
以下の図３から図１６は本発明の一つの望ましい実施例を示す。この実施例では、メモリセルはＭＯＳ素子と共に形成され、また本発明の製造工程は高圧ＭＯＳ素子と減圧ＭＯＳ素子を形成できる（ほとんどのプログラマブルＲＯＭは高圧素子と減圧素子を同時に必要とする）。さらに、本実施例はＮＲＯＭを形成するが、ＭＲＯＭを形成することも可能である。
【００１６】
図３に示されるように、基板１００の上に素子分離領域１１０を形成する。本実施例では、素子分離領域１１０はＳＴＩ（ｓａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）とされるが、周知のＬＯＣＯＳで形成したフィールド酸化領域とすることも可能である。一般にＳＴＩを形成する方法は、基板１００の上に順に窒化膜とレジスト層（図示せず）を形成し、その後、周知のリソグラフィー技術でＳＴＩのパターンをホトレジスト層に転写し、さらにホトレジスト層を窒化膜に対するマスクとしてエッチングしてＳＴＩのパターンを窒化膜に転写する。続いて、周知のエッチング工程で基板１００にトレンチを形成する。その後、熱酸化法で酸化膜をトレンチ中に充填し、さらにホトレジスト層、窒化膜を除去する。本実施例では、素子分離領域１１０−２の外側がウエハのメモリアレイとされ、素子分離領域１１０の中間と素子分離領域１１０−１の外側がＭＯＳ素子とされる。
【００１７】
図４に示されるように、ＭＯＳ素子領域にウェル１０４、１０６が形成され、メモリアレイ領域にセルドープ領域１０２が形成される。本実施例では、ウェル１０４と１０６にホウ素とリン（そのうちホウ素はｎＭＯＳに用いられ、リンはｐＭＯＳに用いられる）をドーパントとし、イオン注入を進行し、セルドープ領域１０２のドーパントはホウ素とされる。ウェル１０４と１０６のドーパント濃度は１０12／ｃｍ2 から１０13／ｃｍ2 とされ、セルドープ領域１０２のドーパント濃度は１０12／ｃｍ2 から１０13／ｃｍ2 とされる。
【００１８】
図５に示されるように、メモリセル領域の上にＯＮＯ構造１３２を形成し、このＯＮＯ構造は、窒化膜１３０を第１の酸化膜１２０と第２の酸化膜１２２の中間に挟んでなる。本実施例では、ＯＮＯ構造１３２を形成してプログラマブルＮＲＯＭを形成するのに用いる。しかし、一層の酸化膜を形成した場合はＭＲＯＭ（ｍａｓｋ  ＲＯＭ）を形成することができる。ＯＮＯ構造１３２は、まずＭＯＳ素子領域上にホトレジスト層（図示せず）を形成し、その後、順にメモリアレイ領域の基板１００上に、順に、下部酸化膜１２０、窒化膜１３０、及び上部酸化膜１２２を形成し、その後、さらにホトレジスト層を除去することにより形成するか、或いは、先にＯＮＯ構造１３２を形成し、さらにＭＯＳ素子の上のＯＮＯ構造１３２を除去する。酸化膜１２０は通常熱酸化法で形成され、全体のウエハーがファーネスに送られ７５０℃から１０００℃に加熱され、この酸化膜１２０の厚さは２０から１５０Åとされる。窒化膜１３０は一般にＣＶＤで形成され、窒化膜１３０の厚さは２０から１５０Åとされる。酸化膜１２２はＣＶＤを利用するか、或いは熱酸化法で窒化膜を酸化するか、或いは両者を結合させることにより得られ、その最終的な厚さは５０から１００Åとされる。注意を要することは、もし熱酸化法を選択使用するなら、窒化膜の厚さは適宜増加され、通常は、下部酸化膜１３０の厚さの１／２を増加する必要がある、ということである。
【００１９】
図６に示されるように、ＭＯＳ素子領域にあって、スレショルド電圧注入区１０５と１０７及びゲート酸化膜１２４と１２６を形成する。本実施例では、二つのＭＯＳ素子は一つが高圧素子を、もう一つが減圧素子を代表する。図中の隔離素子１１０の間のＭＯＳ素子は高圧素子とされ、隔離素子１１０−１の外側のＭＯＳ素子は減圧素子とされる。本実施例では、スレショルド電圧注入区１０５と１０７は周知のイオン注入法により形成し、ゲート酸化膜１２４の厚さは１２０から２００Å、ゲート酸化膜１２６の厚さは３０から９０Åとしている。
【００２０】
続いて本発明の一つの重要なステップであり、図７に示されるように、全体のウエハーの上に順にポリシリコン層１６０と窒化膜１３４を堆積させる。このポリシリコン層１６０はダミー層とし、それはその下のＯＮＯ構造１３２を保護し、且つビット線のパターンを画定するのに用いる。本実施例では、工程及びコスト上の配慮から、ダミー層にポリシリコン層を選択しているが、タングステン、タンタル、或いはサリサイド、例えばけい化タングステンその他の各種導体層も選択可能であり、異なる材料に対しては後の工程で対応する異なるエッチング方式を採用する。窒化膜１３４はポリシリコン層１６０を保護するほか、さらに後ＣＭＰの研磨終止層とされる。本実施例では、周知の減圧ＣＶＤでポリシリコン層１６０を形成し、その厚さは４００から８００Åとし、窒化膜１３４は周知のＰＥＣＶＤ或いは減圧ＣＶＤで形成し、その厚さは１００から３００Åとする。
【００２１】
図８に示されるように、順に一部分の窒化膜１３４、ポリシリコン層１６０、酸化膜１２２、及び窒化膜１３０をエッチングする。続いて、セルドープ領域１０２中にビット線１０３を形成する。エッチングの方式は、先にホトレジスト層（図示せず）を堆積させ並びに周知のリソグラフィー工程でホトレジスト上に開口を形成し、さらにホトレジスト層をマスクとして窒化膜１３４、ポリシリコン層１６０、酸化膜１２２、窒化膜１３０に対して順に異方性エッチング、例えばＲＩＥを行い、その後、さらにホトレジスト層を除去する。ビット線１０３の形成方式は、セルドープ領域１０２へのイオン注入により形成する。ビット線１０３のドーパントは一般には砒素とし、その濃度は２×１０15／ｃｍ2 から４×１０15／ｃｍ2 とする。このうち、ポリシリコン層１６０はイオン注入のマスクを提供する。酸化膜１２０はイオン注入の犠牲酸化膜とされ、その後のセルフアラインメタライズ工程で除去される。
【００２２】
図９に示されるように、窒化膜１３４とポリシリコン層１６０の側壁にギャップウォール１２８を形成する。ギャップウォール１２８の形成方式は、周知の方式、例えば減圧ＣＶＤとし、全体のウエハーに一層の酸化膜を堆積させ、その後にさらに異方性の方式で酸化膜をある厚さを以てフルエッチングし、ギャップウォール１２８を形成する。このうち、ギャップウォール１２８はポリシリコン層１６０を封鎖し、こうしてさらにセルフアラインサリサイド工程を進行する。
【００２３】
続いては本発明のもう一つの重要なステップであり、図１０に示されるように、周知のセルフアラインサリサイド工程でビット線１０３にサリサイド１０１を形成する。本実施例では、セルフアラインサリサイド工程中の金属はコバルト、チタン、タングステン或いは銅とする。このステップの主要な目的は、ビット線１０３の抵抗値を減らすことにある。一般にセルフアラインサリサイド工程では全体のウエハー表面に一層の金属層を堆積させ、その後、高温で堆積した金属とシリコンを反応させてサリサイドを形成する。ギャップウォール１２８或いは窒化膜１３４の上の金属層をさらに周知のウェットエッチングで除去する。
【００２４】
続いて、本発明のもう一つの重要なステップを進行する。即ち、図１１に示されるように、高密度ＣＶＤ或いはＳＯＧで酸化膜１２７を形成する。この酸化膜１２７はビット線酸化物を提供し、その厚さは少なくともビット線１０３上の開口より高くなければならない。高密度ＣＶＤ或いはＳＯＧによる酸化膜１２７の形成は形成した酸化物の熱予算を減少できる。続いて、図１２に示されるように、周知のＣＭＰ或いはエッチバックにより突出した酸化膜１２７を除去する。本実施例では窒化膜１３４をエッチング終止層とする。
【００２５】
図１３に示されるように、窒化膜１３４を除去する。窒化膜１３４除去の周知の方法は、全体のウエハーを加熱したりん酸槽内に漬けることで、これはウエットエッチングの選択性は良好であるためである。或いは、ＲＩＥにより窒化膜１３４を除去する。
【００２６】
図１４に示されるように、全体のウエハーの上に一層のポリシリコン層１６２を堆積させる。このポリシリコン層１６２はメモリセル中でワード線を形成するのに用い、ＭＯＳ素子中にあってはゲートを形成するのに用いる。本実施例では、ポリシリコン層１６２は任意の周知の方法、例えば減圧ＣＶＤで形成し、その厚さは１５００から２０００Åとする。
【００２７】
図１５に示されるように、周知のリソグラフィー工程及びエッチング方式で同時にワード線とポリシリコンゲート１６０を形成する。形成の方式はウエハー上にさらに一層のホトレジスト層（図示せず）を形成し、その後、周知のリソグラフィー工程でＭＯＳ素子のゲートパターン及びメモリセルのワード線パターンをホトレジストに転写する。その後、さらに、周知のエッチング方式でホトレジスト層をマスクとしてポリシリコン層１６２をエッチングし、最後にホトレジスト層を除去する。図中、ワード線のパターンは図示の断面と平行であり、ビット線と垂直であり、ゆえにパターン転写の過程は見ることができない。もし本実施例の断面をメモリセルのもう一つの、ビット線と平行な断面からとると、このステップのパターン転写の過程を見ることができる。このうち、メモリセル上の構造を形成した後に、周知のＭＯＳ素子をチップ上に形成する工程に続く。
【００２８】
図１６に示されるように、ＭＯＳ素子領域に順にギャップウォール１２９、ソースドレイン領域１１４、及びサリサイド１１５及び１６３を形成する。まず、同様の方式でゲート側壁にギャップウォール１２９を形成する。続いて、周知のイオン注入法で基板１００上にソースドレイン領域１１４を形成する。最後に、セルフアラインサリサイド工程でサリサイド１１５と１６３を形成する。
【００２９】
以上の説明は、本発明の望ましい実施例の説明に過ぎず、本発明の請求範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【００３０】
【発明の効果】
本発明の主要な特徴は、一つのダミー層を使用し、ビット線形成時にゲート酸化膜とＯＮＯ構造を保護することにある。このほか、ダミー層はさらにビット線を画定するセルフアラインサリサイドに用いられて電気抵抗を下げる。さらに、本発明のビット線の受ける熱予算は比較的少なく、寸法を縮小し、さらに小さいセルギャップ、及びチャネル長を形成するのに有効である。本発明により減少する熱予算は二つあり、その一つは周辺ゲート酸化膜とＯＮＯ構造をビット線形成の前に形成することにより減少するメモリアレイの熱予算であり、もう一つは非伝統的な熱酸化法とは異なりビット線酸化膜を高密度プラズマ法或いはＳＯＧで形成することにより減少するメモリアレイの熱予算である。
【図面の簡単な説明】
【図１】  周知のＮＲＯＭメモリセル構造表示図である。
【図２】  周知の技術を使用し、形成したチップ上のメモリアレイ部分の断面構造図である。
【図３】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図４】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図５】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図６】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図７】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図８】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図９】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１０】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１１】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１２】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１３】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１４】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１５】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【図１６】  本発明によりチップ上にメモリアレイを形成する各ステップの構造表示図である。
【符号の説明】
１０  基板
１２  ソース
１４  ドレイン
１５  チャネル
１６  ＯＮＯ構造
１７  窒化膜
１８  酸化膜
２０  酸化膜
２２  ゲート導体
５０  ビット線酸化層
６０  ポリシリコン
１００  基板
１０１  サリサイド
１０２  セルドープ領域
１０３  ビット線
１０４  ウェル
１０５  スレショルド電圧注入領域
１０６  ウェル
１０７  スレショルド電圧注入領域
１１０  素子分離領域
１１０−１  素子分離領域
１１０−２  素子分離領域
１１２  ソースドレイン領域
１１３  サリサイド
１１４  ソースドレイン領域
１１５  サリサイド
１２０  酸化膜
１２２  酸化膜
１２４  ゲート酸化膜
１２６  ゲート酸化膜
１２７  酸化膜
１２８  ギャップウォール
１２９  酸化膜
１３０  窒化膜
１３２  ＯＮＯ構造
１３４  窒化膜
１６０  ポリシリコン層
１６２  ポリシリコン層
１６３  サリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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