(57)【特許請求の範囲】
【請求項１】
結晶面が（１００）面であるシリコン基板の表面をドライエッチングし、前記シリコン基板の前記表面に溝を形成する工程と、
ＨＦとオゾン水の混合液を用いたウエット処理により、またはＨＦを用いたウエット処理とオゾン水を用いたウエット処理を交互に行うことにより、前記シリコン基板の（１１１）面を選択的にエッチングし、前記シリコン基板の前記表面と前記溝の側面との境界、および、結晶面が（１００）面である前記溝の底面と前記溝の前記側面との境界に、それぞれ、結晶面が（１１１）面である境界部分を形成する工程と、
前記シリコン基板の（１１１）面を選択的にエッチングする工程の後に、前記（１００）面上にゲート酸化膜を形成する工程とを有し、
前記ウエット処理を、前記（１００）面に垂直に前記シリコン基板を劈開した断面において見える１辺の長さが、前記ゲート酸化膜の膜厚以上となるように行うことを特徴とする半導体基板構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の構造、特に素子分離溝等の段差構造を有する半導体基板構造の製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ等の半導体装置においては高集積化が進んでいる。そのため、素子分離領域の占有面積を小さくできるＳＴＩ（Shallow Trench Isolation）による素子分離が多く用いられている。ＳＴＩを行った場合、シリコン基板の素子領域と素子分離溝の境界部、すなわち素子分離溝の上部エッジは尖った形状となる。その結果、上部エッジで電界集中が起こり、素子は悪影響を受けるようになる。例えば、ＭＯＳトランジスタの場合、図４に示すように、Ｉ−Ｖ特性がばらついてしまう。
【０００３】
このような問題を解決するために、ドライエッチングと熱酸化で上部エッジを丸めるという方法が提案された。この方法は、図５（ａ）に示すように、シリコン基板８１の表面に素子分離溝を形成した後、図５（ｂ）に示すように、上部エッジの一部をＣＤＥ等のドライエッチングで除去し、続いて図５（ｃ）に示すように、熱酸化（丸め酸化）によって上部エッジを丸めるというものである。図において、８２は丸め酸化によって形成されたシリコン酸化膜（丸め酸化膜）を示している。
【０００４】
しかしながら、この種の方法には以下のような問題があった。すなわち、丸め酸化によって上部エッジを丸めるためには、高温・長時間の熱酸化を行い、酸化量を多くする必要がある。その結果、丸め酸化膜８２の膜厚が厚くなり、リソグラフィの加工変換誤差が大きくなり、微細化が妨げられてしまうという問題が起こる。また、製造工程が増加するという問題もある。
【０００５】
【発明が解決しようとする課題】
上述の如く、ＳＴＩを行った場合、素子分離溝の上部エッジの形状が尖ってしまい、素子特性が悪影響を受けるという問題があった。この問題を解決するために、ドライエッチングと丸め酸化とで上部エッジを丸めるという方法が提案された。しかし、この方法はリソグラフィの加工変換誤差が大きくなり、微細化が妨げられてしまうという問題があった。また、製造工程が増加するという問題もある。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、シリコン基板の表面に形成された段差構造のエッジにおける電界集中を緩和でき、かつ上記段差構造をリソグラフィの加工変換誤差の増加を抑制して形成できる半導体基板の構造の製造方法を提供することにある。
製造方法に関する。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、上記目的を達成するために、本発明に係る半導体基板構造の製造方法は、結晶面が（１００）面であるシリコン基板の表面をドライエッチングし、前記シリコン基板の前記表面に溝を形成する工程と、ＨＦとオゾン水の混合液を用いたウエット処理により、またはＨＦを用いたウエット処理とオゾン水を用いたウエット処理を交互に行うことにより、前記シリコン基板の（１１１）面を選択的にエッチングし、前記シリコン基板の前記表面と前記溝の側面との境界、および、結晶面が（１００）面である前記溝の底面と前記溝の前記側面との境界に、それぞれ、結晶面が（１１１）面である境界部分を形成する工程と、前記シリコン基板の（１１１）面を選択的にエッチングする工程の後に、前記（１００）面上にゲート酸化膜を形成する工程とを有し、前記ウエット処理を、前記（１００）面に垂直に前記シリコン基板を劈開した断面において見える１辺の長さが、前記ゲート酸化膜の膜厚以上となるように行うことを特徴とする。
【０００９】
なお、結晶面の表記で使用されている−（マイナス記号）、例えば（１−１１）面における−は、本来はその右にある１の上のバーとして表記されるものであるが、ここでは、電子出願における表記の制限から１の前につけている。
【００１０】
本発明者等の鋭意研究によれば、上記の如き構成の段差構造のエッジにおける電界集中は緩和されることが明らかになった。そのため、丸め酸化を行うにしても丸め酸化膜の膜厚は薄くて済む。したがって、上記段差構造をリソグラフィの加工変換誤差の増加を抑制して形成できる。
【００１２】
本発明者等の鋭意研究によれば、上記の如きの結晶面におけるエッチング、およびウエット処理を行うことにより、上記の如き構成の段差構造を容易に形成できることが分かった。
【００１３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るトレンチを有するシリコン基板を示す断面図である。この断面図は、（１００）面に垂直にシリコン基板を劈開した場合の断面図である。図中、１はシリコン基板を示しており、このシリコン基板１の主面２の結晶面は（１００）面である。
【００１６】
シリコン基板１の主面２にはＳＴＩのためのトレンチ３が形成されている。トレンチ３の底面４の結晶面も（１００）面である。主面２とトレンチ３との境界部分５の面の結晶面は（１１１）面である。同様に、トレンチ３の底面４とトレンチ３の側面６との境界部分７の面の結晶面も（１１１）面である。
【００１７】
図１における境界部分５の寸法をＲ１、後で形成する図示しないゲート酸化膜の膜厚をＴoxとした場合、Ｒ１≧Ｔoxである。同様に、境界部分７の寸法をＲ２とした場合、Ｒ２≧Ｔoxである。このように設定した理由は、本発明者等の研究によれば、Ｒ１≧Ｔoxの条件を満たす場合、境界部分５において電界集中は十分に緩和されることが明らかになったからである。同様に、Ｒ２≧Ｔoxの場合、境界部分７において電界集中は十分に緩和されることが明らかになった。
【００１８】
図２は、図１のトレンチを有するシリコン基板の形成方法を示す工程断面図である。
【００１９】
図２（ａ）は、シリコン基板１の主面２と、シリコン基板１をエッチングして形成したトレンチの側面６とを示している。
【００２０】
トレンチの具体的な形成方法は、例えば以下の通りである。まず、シリコン基板１の主面２に熱酸化膜を形成し、次にこの熱酸化膜上にシリコン窒化膜、ＴＥＯＳ酸化膜を順次形成する。次にこのＴＥＯＳ酸化膜上にフォトレジストパターンを形成する。このフォトレジストパターンはトレンチに対応した開口部を有する。次に上記フォトレジストパターンをマスクにしてＴＥＯＳ酸化膜、シリコン窒化膜をエッチングし、これらの絶縁膜にフォトレジストパターンを転写し、ＴＥＯＳ酸化膜とシリコン窒化膜とからなるハードマスクを形成する。次に上記フォトレジストパターンを剥離した後、上記ハードマスクを用いて熱酸化膜およびシリコン基板１をＲＩＥ等でドライエッチングしてトレンチを形成する。この後は、ＢＨＦやＨ3 ＰＯ4 等の薬液を用いてハードマスクおよび熱酸化膜を除去して、図１（ａ）に示した構造が得られる。
【００２１】
次にＨＦとオゾン水の混合液（エッチャント）を用いて、シリコン基板１の表面をウエット処理する。上記エッチャントを用いたウエットエッチングは、（１１１）面においてエッチング速度が速くなり、（１１１）面が選択的にエッチングされる。
【００２２】
そのため、上記ウエット処理を行うと、図１（ｂ）に示すように、（１１１）面を有する境界部分５が形成される。その結果、トレンチの上部エッジにおける尖りは緩和される。図には示していないが、同様の理由により、トレンチの下部エッジにも（１１１）面を有する境界部分７が形成され、尖りは緩和される。なお、ＨＦを用いたウエット処理とオゾン水を用いたウエット処理を交互に行うことでも同様の効果は得られる。
【００２３】
上記ウエット処理は、Ｒ１≧Ｔox、Ｒ２≧Ｔoxとなるように行う。そのためには、例えば処理時間、混合液の濃度、あるいはこれらの両方を制御する。処理時間が長いほど、Ｒ１およびＲ２は大きくなる。処理時間が同じであれば、混合液の濃度が濃いほど、Ｒ１およびＲ２は大きくなる。
【００２４】
電界集中をより緩和するためには、図１（ｃ）に示すように、低温で丸め酸化を行うと良い。図中、８は丸め酸化膜を示している。低温とは、境界部分５，７の（１１１）面が消滅しない程度の温度である。このような低温の丸め酸化であれば、丸め酸化膜５の膜厚は薄く、リソグラフィの加工変換誤差の増加を効果的に抑制することができる。
【００２５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＭＯＳトランジスタを示す断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００２６】
本実施形態のＭＯＳトランジスタは、第１の実施形態で説明したシリコン基板を用いて形成したものである。すなわち、シリコン基板１のトレンチ３内をＣＶＤ酸化膜（素子分離絶縁膜）９で埋め込み、素子分離を行った後、素子領域のシリコン基板１の主面２にｐ型ウェル１０を形成し、このｐ型ウェル１０にポリサイドゲートを有するＭＯＳトランジスタを形成した。このＭＯＳトランジスタの用途は、例えばＤＲＡＭのメモリセル、ロジック回路のＣＭＯＳである。
【００２７】
図において、１１はゲート酸化膜、１２はポリシリコン膜（ゲート）、１３はタングステンシリサイド膜（ゲート）、１４はｎ+ 型ソース／ドレイン領域をそれぞれ示している。なお、ゲート構造は、ポリシリコンゲート、ポリメタルゲートあるいはメタルゲートであっても良い。
【００２８】
本実施形態によれば、第１の実施形態で述べたように、境界部分５，７における電界集中が十分に緩和されるため、Ｉ−Ｖ特性のばらつきを小さくでき、安定したトランジスタ特性を得られるようになる。
【００２９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、境界部分５，７の面が（１１１）面である場合について説明したが、（１１１）面、（１−１１）面、（１１−１）面、（１−１−１）面、（１０１）面、（１０−１）面、（１１０）面および（１−１０）面の少なくとも一つの結晶面であれば、同様の効果を得ることが可能である。
【００３０】
また、上記実施形態では、段差構造として素子分離溝で構成されたものについて説明したが、本発明は他の段差構造に対しても有効である。
【００３１】
さらに、上記実施形態では、バルクのシリコン基板を用いた場合について説明したが、ＳＯＩ基板を用いても良い。すなわち、段差構造が形成される部分がシリコンで形成された基板であれば良い。
【００３２】
さらにまた、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００３３】
【発明の効果】
以上詳説したように本発明によれば、シリコン基板の表面に形成された段差構造のエッジにおける電界集中を緩和でき、かつ上記段差構造をリソグラフィの加工変換誤差の増加を抑制して形成できる半導体基板の構造の製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るトレンチを有するシリコン基板を示す断面図である。
【図２】図１のトレンチを有するシリコン基板の形成方法を示す工程断面図
【図３】本発明の第２の実施形態に係るＭＯＳトランジスタを示す断面図
【図４】素子分離溝の上部エッジの形状が尖っている場合のＭＯＳトランジスタのＩ−Ｖ特性を示す図
【図５】従来の素子分離溝の上部エッジの形状の改善方法を示す工程断面図
【符号の説明】
１…シリコン基板
２…主面（第１の面）
３…トレンチ
４…トレンチの底面（第１の面）
５…トレンチと主面の境界部分の面（第３の面）
６…トレンチの側面（第２の面）
７…トレンチの底面とトレンチの側面の境界部分の面（第３の面）
８…丸め酸化膜
９…ＣＶＤ酸化膜（素子分離絶縁膜）
１０…ｐ型ウェル
１１…ゲート酸化膜
１２…ポリシリコン膜（ゲート）
１３…タングステンシリサイド膜（ゲート）
１４…ｎ+ 型ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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