(57)【特許請求の範囲】
【請求項１】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、
チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタをドレイン電圧が飽和条件となるようにして前記デプレッション型ＭＯＳトランジスタに直列に接続し、
２つ以上の前記エンハンスメント型ＭＯＳトランジスタはチャネルが同時に形成されたものであり、
前記エンハンスメント型ＭＯＳトランジスタ間の接続点又は前記デプレッション型ＭＯＳトランジスタと前記エンハンスメント型ＭＯＳトランジスタとの接続点を出力端子とする基準電圧発生回路。
【請求項２】
前記エンハンスメント型ＭＯＳトランジスタはゲートが共通に接続された２つのＭＯＳトランジスタを含み、両ＭＯＳトランジスタの接続点に前記出力端子が設けられている請求項１に記載の基準電圧発生回路。
【請求項３】
前記エンハンスメント型ＭＯＳトランジスタはそれぞれのゲートとドレインが接続されている請求項１に記載の基準電圧発生回路。
【請求項４】
前記エンハンスメント型ＭＯＳトランジスタはフローティングゲートを有し、ゲートのカップリング係数の違いによってしきい値電圧が異なっている請求項１から３のいずれかに記載の基準電圧発生回路。
【請求項５】
前記エンハンスメント型ＭＯＳトランジスタはフローティングゲートを有し、それぞれのフローティングゲートへの書込み量の違いによって、しきい値電圧が異なっている請求項１から３のいずれかに記載の基準電圧発生回路。
【請求項６】
前記エンハンスメント型ＭＯＳトランジスタはゲートの誘電体が異なっていることによりしきい値電圧が異なっている請求項１から３のいずれかに記載の基準電圧発生回路。
【請求項７】
前記エンハンスメント型ＭＯＳトランジスタはゲート酸化膜厚が異なっていることによりしきい値電圧が異なっている請求項１から３のいずれかに記載の基準電圧発生回路。
【請求項８】
供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えた電源装置において、前記基準電圧を発生する回路として請求項１から７のいずれかに記載の基準電圧発生回路を備えたことを特徴とする電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は単独で又は他の半導体装置に組み込まれるＭＯＳ型又はＣＭＯＳ型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。特にこの電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
【０００２】
【従来の技術】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路が知られている（特公平４−６５５４６号公報参照）。そこでは、図２に示されるように、デプレッション型ＭＯＳトランジスタＱ１のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型ＭＯＳトランジスタＱ１２とＱ１３をその定電流で動作するように直列に接続して、それらのＭＯＳトランジスタＱ１２，Ｑ１３に発生する電圧を基準電圧として取り出すものである。ここでは、いずれもＮチャネル型である。ＭＯＳトランジスタＱ１２、Ｑ１３は１個のみでもよく、図２のように２個、又は３個以上でもよい。出力端子となりうる接続点の電圧は図中に示されたようになる。ここでＶＴはそれぞれのＭＯＳトランジスタのしきい値電圧である。
【０００３】
その従来技術の文献では、エンハンスメント型トランジスタＱ１２とＱ１３のしきい値電圧を互いに異ならせることについては触れられていないが、デフレッション型ＭＯＳトランジスタＱ１とエンハンスメント型ＭＯＳトランジスタＱ１２，Ｑ１３との間でしきい値電圧を異ならせる方法として、基板の不純物濃度、あるいはチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法は、いずれもイオン注入時の注入量を変えることである。
【０００４】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路としては、他に図３に示されるものが考えられる。ここで、Ｑ１は図２のものと同じくデプレッション型ＭＯＳトランジスタ、Ｑ２はしきい値電圧の低い側のエンハンスメント型ＭＯＳトランジスタ（ＶＴｌ）、Ｑ３はしきい値電圧の高い側のエンハンスメント型ＭＯＳトランジスタ（ＶＴｈ）を示す。基準電圧ＶREFとしては、エンハンスメント型ＭＯＳトランジスタＱ３、Ｑ２のしきい値電圧の差分が出力される。
【０００５】
図４にＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のＶgs対（Ｉds）1/2波形（ただしドレイン電圧は飽和条件）を示す。ただしＱ１、Ｑ２、Ｑ３のコンダクタンスファクタ（Ｋ）は同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
【０００６】
ＭＯＳトランジスタＱ１はＶgsが０Ｖで固定されているため、図４のＱ１の波形からＩconstなる定電流を流す。したがって、Ｉds＝ＩconstとなるＭＯＳトランジスタＱ２、Ｑ３のＶgsがそれぞれＶo2、Ｖo3となる。ＶREFはこの差分で表わされるので
0004020182.tif 000002
となり、ＶREFが２つのＭＯＳトランジスタＱ３，Ｑ２のしきい値電圧Ｖt h，  Ｖt lの差分で表わされることがわかる。
【０００７】
この回路構成のＶREFの利点として次の点を挙げることができる。
（１）Ｖthの差分で決定されるため、デプレッション型ＭＯＳトランジスタのしきい値電圧Ｖthのばらつきなどによる定電流の変化に対してＶREFのばらつきが小さい。
（２）ＭＯＳトランジスタＱ２，Ｑ３の温度特性がほぼ同一であることにより、ＶREFの温度依存性が小さい。
（３）バンドギャップリファレンス回路などに比べてＭＯＳトランジスタが最低３つで構成できるため、比較的容易にかつ、小面積で構築できる。バンドギャップリファレンス回路とは、ＰＮ接合のＶｂｅ（ベース・エミッタ間の電圧）とサーマルボルテージＶｔ（＝ｋＴ／ｑ）（ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電荷）の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧ＶREFを取りだすようにしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図３の回路構成でも、より高精度のＶREFを実現するためには以下のような課題がある。
（１）２つのＭＯＳトランジスタはイオン注入によってＶthをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果としてＶREFのばらつきが大きくなる。図５にＭＯＳトランジスタＱ２のしきい値電圧Ｖthが低く、ＭＯＳトランジスタＱ３のＶthが高くなった場合の例を示す。破線が変化前の状態である。
【０００９】
（２）チャネルプロファイルが異なるため、Ｖthやモビリティーの温度特性も厳密には異なり、ＶREFの温度特性向上に限界がある。図６に高温時のＭＯＳトランジスタＱ２、Ｑ３のしきい値電圧Ｖth及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、傾斜が変化している。
本発明はこのような問題点に鑑み、プロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の基準電圧発生回路も、ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、２つ以上のエンハンスメント型ＭＯＳトランジスタをドレイン電圧が飽和条件となるようにして前記デプレッション型ＭＯＳトランジスタに直列に接続し、２つ以上の上記エンハンスメント型ＭＯＳトランジスタはチャネルが同時に形成されたものであり、それらのエンハンスメント型ＭＯＳトランジスタ間の接続点又は前記デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとの接続点を出力端子とする基準電圧発生回路である。しかし、本発明では、それらのエンハンスメント型ＭＯＳトランジスタは、チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なるものである。
【００１１】
回路構成は、それらのエンハンスメント型ＭＯＳトランジスタが、図３に示されたように、ゲートが共通に接続された２つのＭＯＳトランジスタを含み、両ＭＯＳトランジスタの接続点に出力端子が設けられているものであってもよく、又は図２に示されるように、エンハンスメント型ＭＯＳトランジスタがそれぞれのゲートとドレインが接続されているものであってもよい。図２においては、ＭＯＳトランジスタＱ１２、Ｑ１３は３個以上を直列に接続してもよい。特公平４−６５５４６号公報にはＰチャネル型ＭＯＳトランジスタで構成した基準電圧発生回路も示されており、そこに示されている基準電圧発生回路でエンハンスメント型ＭＯＳトランジスタが２個以上のものには、エンハンスメント型ＭＯＳトランジスタのしきい値電圧を異なるものにして、本発明を適用することができる。
【００１２】
【発明の実施の形態】
チャネルの不純物プロファイルが同一で、かつ、しきい値電圧の異なるものエンハンスメント型ＭＯＳトランジスタの構造として次のようないくつかの構造をとることができる。
第１の構造として、エンハンスメント型ＭＯＳトランジスタはフローティングゲートを有し、ゲートのカップリング係数の違いによってしきい値電圧が異なっている。
【００１３】
第２の構造として、エンハンスメント型ＭＯＳトランジスタはフローティングゲートを有し、それぞれのフローティングゲートへの書込み量の違いによって、しきい値電圧が異なっている。
第３の構造として、エンハンスメント型ＭＯＳトランジスタはゲートの誘電体が異なっていることによりしきい値電圧が異なっている。
第４の構造として、エンハンスメント型ＭＯＳトランジスタはゲート酸化膜厚が異なっていることによりしきい値電圧が異なっている。
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えたものであって、その基準電圧を発生する回路として請求項１から７のいずれかに記載の基準電圧発生回路を備えたものである。
【００１４】
【実施例】
実施例の基準電圧発生回路は図２や図３に示されたもの、又はそれらを基にして変形したものである。
比較のために、従来型基準電圧発生回路において、しきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタの断面図を図７に示す。ここで、図３の回路図と記号を合わせるため、しきい値電圧Ｖthの低い方のＭＯＳトランジスタをＱ２、高い方をＱ３としている。プロセス工程はポリシリコンゲート形成直後を示す。
１、２がそれぞれのチャネルドープ領域、×が注入されたボロンを示す。３がポリシリコンゲート、４がゲート酸化膜を示す。チャネルドープのボロンは、ＭＯＳトランジスタＱ３の方が多く注入されており、その分しきい値電圧Ｖthが高くなる。ボロンの量を変えることによりチャネル領域の不純物プロファイルが異なり、この違いにより前述のプロセスばらつきや温度特性の依存性が生ずる。
【００１５】
図１に本発明の実施例１を示す。上段が断面図、下段が平面図を示す。図中１〜４までは図７のものと同じものを示す。ただしチャネルドープ領域１，２のチャネル不純物は、図７のものとは異なり、全く同一プロファイルであり、同時に形成されたものである。
【００１６】
５はポリシリコンにてなるコントロールゲートで、ポリシリコンにてなるフローティングゲート１３上に、ポリ/ポリ層間膜６を介して形成されている。しきい値電圧Ｖthの低い方のＭＯＳトランジスタＱ２のフローティングゲート１３の幅がＷｌ、しきい値電圧Ｖthの高い方のＭＯＳトランジスタＱ３のフローティングゲート１３の幅がＷｈ（Ｗｈ＜Ｗｌ）である。ＭＯＳトランジスタのゲート幅Ｗとフローティングゲート１３の幅Ｗｈ，Ｗｌとの比をカップリング係数ＣＣと定義する。
ＣＣｈ＝Ｗｈ/Ｗ
ＣＣｌ＝Ｗｌ/Ｗ
【００１７】
２つのＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧Ｖthの差はカップリング係数ＣＣの違いによってのみ生じるため、チャネルドープやゲート酸化膜厚、あるいはポリ/ポリ層間膜６の膜厚がばらついてもしきい値電圧Ｖthの差は一定に保たれる。
【００１８】
以下に具体的数値例を挙げる。
ゲート酸化膜厚＝１５ｎｍ，ポリ／ポリ層間膜厚＝５０ｎｍ，ＣＣｈ＝Ｗｈ／Ｗ＝１０μｍ／１０μｍ，ＣＣｌ＝Ｗｌ／Ｗ＝２０μｍ／１０μｍ、ＭＯＳトランジスタＱ２のＶｔｈを０．６Ｖとし、２層ポリシリコンゲートＭＯＳトランジスタを単層ポリシリコンゲートの等価的なＭＯＳトランジスタとみて、そのときの容量をＣox eff、下層ゲートの容量をＣgate、上層のポリ/ポリ層間容量をＣpspsとするとき、
0004020182.tif 000003
と仮定して、
0004020182.tif 000004
ｄ gateはゲート酸化膜４の膜厚、ｄ pspsはポリ／ポリ層間膜６の膜厚、εはシリコン酸化膜の誘電率である。一般に、容量Ｃは、
0004020182.tif 000005
（ただし、Ａは容量の面積、εは誘電体の誘電率、ｄは誘電体の膜厚、Ｗは幅、Ｌは長さである。）
であるから、カップリング係数ＣＣの比（特にＷが同一の場合はフローティングゲートのＷ比）の逆比が等価的なポリ/ポリ層間膜の比であるから、
0004020182.tif 000006
から、ＣＣｈはＣＣｌの２倍の等価的膜厚をもつ（ただし単位面積当たり）。
0004020182.tif 000007
となり、Ｖthの差分０.２３ＶがＶrefとして出力される。
【００１９】
実際にはコンダクタンスファクタをそろえるため、ＭＯＳトランジスタＱ２，Ｑ３のチャネル幅Ｗを変える必要があるが、Ｖthの差分がカップリング係数ＣＣの比で決定されることに変りはなく、イオン注入量や酸化膜厚のばらつきによらない電圧が出力される。
【００２０】
考えられるばらつき要因としてエッチングばらつきによるカップリング係数ＣＣ比の変化が挙げられるが、ＶREF用のＭＯＳトランジスタは消費電力の関係から、例えばＷ／Ｌ＝２０μｍ／５０μｍというように、比較的サイズが大きくなることが多いため、エッチングばらつきの影響度は小さい。また温度依存性については、２つのＭＯＳトランジスタのチャネルプロファイルは全く同一であり、モビリティーの温度特性やしきい値電圧Ｖthの温度特性も同一である。ゆえに従来型に比較して、温度依存性も小さい。
【００２１】
また、この他の利点としてカップリング係数ＣＣを変化させることでしきい値電圧Ｖthを変化できるため、設計者が所望のしきい値電圧Ｖthを設定できることになり、ＶREFの設定電圧をレイアウト変更だけで自由に設定できる。
また、図１に示される構造のＭＯＳトランジスタで全く同一のパターン（フローティングゲート幅も同じ）２つのＭＯＳトランジスタを用意し、フローティングゲートに書き込む電荷量を変化させることにより、異なるしきい値電圧Ｖthを持たせれば、パターン間の変化やコンダクタンスファクタの補正も必要なく、所望の基準電圧発生回路を得られる。
書き込む電荷量Ｑｃとしきい値電圧の増分ΔＶthとの関係は、ゲート容量をＣoxとしたとき、
ΔＶth＝Ｑｃ／Ｃox
となり、Ｑｃを２倍にすればΔＶthが２倍になる。
【００２２】
図８に本発明の実施例２を示す。
図中１〜４までは図７のものと同じものを示す。
ＭＯＳトランジスタＱ３のゲート絶縁膜１５は酸化膜４とは誘電率の異なる絶縁体であり、例えばＣＶＤ法で形成された窒化膜や酸化膜を表わす。
【００２３】
異なるＶthを得る原理としては、実施例１と似通っていて、実施例１が上層のポリ/ポリ層間容量の面積比で実現したのに対して、実施例２では単層ポリゲートでゲート絶縁膜の絶縁体を変化させることにより実現するものである。すなわち、
0004020182.tif 000008
の式で、誘電率εを変化させて容量Ｃを変え、異なるしきい値電圧Ｖthを得る。
ゲート絶縁膜の誘電率εとしきい値電圧の増分ΔＶthとの関係は、
0004020182.tif 000009
となり、誘電率の比がΔＶthの逆比となる。
【００２４】
図９に本発明の実施例３を示す。
図中１〜４までは図７のものと同じものを示す。
２５はゲート酸化膜４とは膜厚の異なるゲート酸化膜を示す。
ゲート酸化膜厚の違いにより異なるしきい値電圧Ｖthを得る。
ゲート酸化膜厚Ｔoxとしきい値電圧の増分ΔＶthとの関係は、
0004020182.tif 000010
となり、ゲート酸化膜厚の比がΔＶthの比となる。
【００２５】
異なる膜厚のゲート酸化膜を実現する１つの方法としては、酸化を全面で行った後で、ＭＯＳトランジスタＱ２の方だけ写真製版とエッチング工程を用いて酸化膜を全て除去した後、酸化膜４の厚さになる酸化を追加する方法がある。
異なる膜厚のゲート酸化膜を実現する他の方法としては、酸化膜２５の膜厚になるまで全面で酸化を行なった後、ＭＯＳトランジスタＱ２の方だけ写真製版とエッチング工程を用いて酸化膜４の厚さにエッチングする方法がある。
【００２６】
図１０に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は携帯電話などの携帯機器に使用されるものであり、供給する電源電圧ＶDDを基準電圧ＶREFと比較することによって電源電圧ＶDDの降下又は上昇を検出する検出回路を備えた電源装置である。
【００２７】
図１０に示されている回路は、その電源装置における検出回路部分である。３４はコンパレータで、その反転入力端子にこの発明の基準電圧発生回路３２が接続され、基準電圧ＶREFが印加される。電源であるバッテリーからの出力電圧は電源端子ＶDDに印加され、その電圧は分圧抵抗３４ａと３４ｂによって分圧されてコンパレータ３０の非反転入力端子に入力される。
基準電圧発生回路３２は、例えば図２又は図３に示されたものであり、その電源VDDとしてはこの電源装置におけるバッテリーが使用される。
ここで、コンパレータ３０、基準電圧発生回路３２及び分圧抵抗３４ａ，３４ｂにより検出回路を構成している。
【００２８】
この電源装置において、バッテリーの電圧が高く、分圧抵抗３４ａ，３４ｂにより分圧された電圧が基準電圧ＶREFよりも高いときはコンパレータ３０の出力がＨを維持し、バッテリーの電圧が降下してきて分圧抵抗３４ａ，３４ｂにより分圧された電圧が基準電圧ＶREF以下になってくるとコンパレータ３０の出力がＬになる。コンパレータ３０の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。
このような検出回路を複数設け、互いに基準電圧ＶREFを異ならせたり、分圧抵抗３４ａ，３４ｂの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
本発明の基準電圧発生回路が適用される装置や機器は、上に示した電源装置に限らず、安定した基準電圧が必要とされるものであればすべて適用することができる。
【００２９】
【発明の効果】
請求項１の基準電圧発生回路においては、デプレッション型ＭＯＳトランジスタを定電流源とし、チャネルの不純物プロファイルが同一であり、かつ、しきい値電圧の異なる２つ以上のＭＯＳトランジスタをそのデプレッション型ＭＯＳトランジスタに接続することによって構成しているので、プロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項２の基準電圧発生回路においては、エンハンスメント型ＭＯＳトランジスタはゲートが共通に接続された２つのＭＯＳトランジスタを含み、両ＭＯＳトランジスタの接続点に出力端子が設けられているので、出力電圧が２つのＭＯＳトランジスタのしきい値電圧Ｖthの差分で決定されることになり、デプレッション型ＭＯＳトランジスタのしきい値電圧のばらつきなどによる定電流の変化に対して出力となる基準電圧のばらつきが小さくなる。
請求項３の基準電圧発生回路においては、エンハンスメント型ＭＯＳトランジスタはそれぞれのゲートとドレインが接続されているので、そのようなエンハンスメント型ＭＯＳトランジスタを直列に接続することによりそれぞれのエンハンスメント型ＭＯＳトランジスタのゲート、ソース間電圧を加算した電圧を基準電圧として取り出すことができ、出力電圧の自由度が高くなる。
請求項４の基準電圧発生回路においては、フローティングゲートを有するＭＯＳトランジスタのカップリング係数の違いによって回路内のしきい値電圧の異なる２つ以上のＭＯＳトランジスタを得ているため、レイアウトを変更するだけで基準電圧を自由に設定でき、かつプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項５の基準電圧発生回路においては、フローティングゲートを有するＭＯＳトランジスタの書込み量の違いによって回路内のしきい値電圧の異なる２つ以上のＭＯＳトランジスタを得ているため、全く同一のＭＯＳトランジスタパターンで基準電圧発生回路を実現きるため、ＭＯＳトランジスタ間のパターン変化によるプロセスばらつきがなく、より高精度な基準電圧発生回路を得ることができる。
請求項６の基準電圧発生回路においては、異なる誘電体を用いてゲートが構成されることによって、しきい値電圧の異なる２つ以上のＭＯＳトランジスタを得ているため、簡便な方法でプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項７の基準電圧発生回路においては、異なるゲート酸化膜厚によって、しきい値電圧の異なる２つ以上のＭＯＳトランジスタを得ているため、簡便な方法でプロセスばらつきや、温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。
請求項８の電源装置においては、本発明の基準電圧発生回路を用いて電源電圧を検出するので、電源装置の供給電圧を安定して検出することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す概略図で、上が断面図、下が平面図である。
【図２】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の一例を示す回路図で、本発明が適用される回路図の一例でもある。
【図３】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の他の例を示す回路図で、本発明が適用される回路図の一例でもある。
【図４】ドレイン電圧が飽和条件を満たしているＭＯＳトランジスタのＶgs対（Ｉds）1/2波形を示す図である。
【図５】ＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧が変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図６】高温時にＭＯＳトランジスタＱ２、Ｑ３のしきい値電圧Ｖth及びモビリティーが変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図７】従来型基準電圧発生回路におけるしきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタを示す断面図である。
【図８】本発明の第２の実施例を示す概略断面図である。
【図９】本発明の第３の実施例を示す概略断面図である。
【図１０】本発明の電源装置の一実施例における検出回路部分を示す回路図である。
【符号の説明】
Ｑ１      デプレッション型ＭＯＳトランジスタ
Ｑ２，Ｑ３      エンハンスメント型ＭＯＳトランジスタ
１、２      チャネルドープ領域
３      ポリシリコンゲート
４      ゲート酸化膜
５      コントロールゲート
６      ポリ/ポリ層間膜
１３      フローティングゲート
１５      絶縁体
２５      ゲート酸化膜
３０      コンパレータ
３２      基準電圧発生回路
【図１】
0004020182.tif 000011
【図２】
0004020182.tif 000012
【図３】
0004020182.tif 000013
【図４】
0004020182.tif 000014
【図５】
0004020182.tif 000015
【図６】
0004020182.tif 000016
【図７】
0004020182.tif 000017
【図８】
0004020182.tif 000018
【図９】
0004020182.tif 000019
【図１０】
0004020182.tif 000020