(57)【特許請求の範囲】
【請求項１】
第一ゲート電極に第一ゲート絶縁膜を介して対峙し第一ゲート電極の下方に位置する第一チャネル領域と第一導電型高濃度ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、第二ゲート電極に第二ゲート絶縁膜を介して対峙し第二ゲート電極の下方に位置する第二チャネル領域と第二導電型高濃度ソース・ドレイン領域を備える第二導電型薄膜トランジスタ、とを有する半導体装置に於いて、
該第一導電型薄膜トランジスタは該第一導電型高濃度ソース・ドレイン領域と該第一チャネル領域の間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、該第一チャネル領域は極低濃度の第二導電型不純物を含み、
該第二導電型薄膜トランジスタは該第二導電型高濃度ソース・ドレイン領域と該第二チャネル領域の間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット構造を成し、該第二チャネル領域は第一導電型トランジスタの第一チャネル領域と同じ極低濃度の第二導電型不純物を含んで居り、
前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、又は｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第二導電型不純物濃度が定められて居る事を特徴とする半導体装置。
【請求項２】
第一ゲート電極に第一ゲート絶縁膜を介して対峙し第一ゲート電極の下方に位置する第一チャネル領域と第一導電型高濃度ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、第二ゲート電極に第二ゲート絶縁膜を介して対峙し第二ゲート電極の下方に位置する第二チャネル領域と第二導電型高濃度ソース・ドレイン領域を備える第二導電型薄膜トランジスタ、とを有する半導体装置に於いて、
該第一導電型薄膜トランジスタは該第一導電型高濃度ソース・ドレイン領域と該第一チャネル領域の間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、該第一チャネル領域は極低濃度の第一導電型不純物を含み、
該第二導電型薄膜トランジスタは該第二導電型高濃度ソース・ドレイン領域と該第二チャネル領域の間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット構造を成し、該第二チャネル領域は第一導電型トランジスタの第一チャネル領域と同じ極低濃度の第一導電型不純物を含んで居り、
前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、又は｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第一導電型不純物濃度が定められて居る事を特徴とする半導体装置。
【請求項３】
請求項１又は２に規定する半導体装置を用いたアクティブマトリクス基板で有り、
前記第一導電型薄膜トランジスタ及び前記第二導電型薄膜トランジスタは駆動回路領域に於いてＣＭＯＳ回路を構成し、
前記第一導電型薄膜トランジスタ又は第二導電型薄膜トランジスタの内の一方の薄膜トランジスタは画素領域に於いて画素用薄膜トランジスタを成している事を特徴とするアクティブマトリクス基板。
【請求項４】
請求項１に記載する半導体装置の製造方法に於いて、
前記第一チャネル領域と前記第二チャネル領域と前記オフセット領域を形成する為に第二導電型不純物を極低濃度にて半導体膜に導入する極低濃度第二導電型不純物導入工程と、
前記第一ゲート電極と前記第二ゲート電極を形成するゲート電極形成工程と、
前記第一導電型低濃度ソース・ドレイン領域を形成する為に第一導電型不純物を低濃度にて半導体膜に導入する低濃度第一導電型不純物導入工程と、
前記第一導電型高濃度ソース・ドレイン領域を形成する為に第一導電型不純物を高濃度にて半導体膜に導入する高濃度第一導電型不純物導入工程と、
前記第二導電型高濃度ソース・ドレイン領域を形成する為に第二導電型不純物を高濃度にて半導体膜に導入する高濃度第二導電型不純物導入工程とを有し、
該極低濃度第二導電型不純物導入工程は該ゲート電極形成工程前に行われ、該低濃度第一導電型不純物導入工程は該ゲート電極形成後に行われ、
前記極低濃度第二導電型不純物導入工程では、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、又は｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第二導電型不純物濃度が定められ不純物の導入が行われる事を特徴とする半導体装置の製造方法。
【請求項５】
請求項２に記載する半導体装置の製造方法に於いて、
前記第一チャネル領域と前記第二チャネル領域と前記オフセット領域を形成する為に第一導電型不純物を極低濃度にて半導体膜に導入する極低濃度第一導電型不純物導入工程と、
前記第一ゲート電極と前記第二ゲート電極を形成するゲート電極形成工程と、
前記第一導電型低濃度ソース・ドレイン領域を形成する為に第一導電型不純物を低濃度にて半導体膜に導入する低濃度第一導電型不純物導入工程と、
前記第一導電型高濃度ソース・ドレイン領域を形成する為に第一導電型不純物を高濃度にて半導体膜に導入する高濃度第一導電型不純物導入工程と、
前記第二導電型高濃度ソース・ドレイン領域を形成する為に第二導電型不純物を高濃度にて半導体膜に導入する高濃度第二導電型不純物導入工程とを有し、
該極低濃度第一導電型不純物導入工程は該ゲート電極形成工程前に行われ、該低濃度第一導電型不純物導入工程は該ゲート電極形成後に行われ、
前記極低濃度第一導電型不純物導入工程では、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、又は｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第一導電型不純物濃度が定められ不純物の導入が行われる事を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は異なる導電型薄膜トランジスタ（以下ＴＦＴと略省する。）やＴＦＴと容量素子とを備えるアクティブマトリクス基板等の半導体装置、及びその製造方法に関するもので有る。更に詳しくはこれら半導体装置の製造工程を簡略化しながら、ＴＦＴの電気的特性を最適化する為の技術に関するもので有る。
【０００２】
【従来の技術】
ＴＦＴを用いた半導体装置としては液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板などが有る。アクティブマトリクス基板では、図２９に、その左側領域から右側領域に向かって駆動回路部及び画素領域を模式的に示す様に、Ｐ型の駆動回路用ＴＦＴ３０″、Ｎ型の駆動回路用ＴＦＴ２０″、及びＮ型の画素用ＴＦＴ１０″が同一の絶縁基板２の上に形成されて居る。ここで、各ＴＦＴをセルフアライン構造で形成すると、図３０にＮ型のＴＦＴのオン・オフリーク電流特性を実線Ｌ１で示し、Ｐ型のＴＦＴのオン・オフリーク電流特性を点線Ｌ２で示す様に、オフリーク電流が大きいと云う問題点が有る。この様にオフリーク電流の大きなＴＦＴを画素用ＴＦＴとして用いると、表示むらなどの原因となりやすい。また駆動回路用ＴＦＴでも、オフリーク電流が大きいと、無駄な電力消費や誤動作の原因となりやすい。さらにセルフアライン構造のＴＦＴでは、図３１（ａ）にＮ型のＴＦＴに於ける耐電圧特性を実線Ｌ２３で示し、図３１（ｂ）にＰ型のＴＦＴに於ける耐電圧特性を実線Ｌ２４で示すとおり、ＴＦＴのソース・ドレイン間の耐電圧が十分でない為、チャネル長を長めに設定せざるを得ない。
【０００３】
そこで図２９に示すアクティブマトリクス基板では、各ＴＦＴをＬＤＤ構造にして有る。（本願ではこれをＬＤＤ  ＴＦＴと略称する事も有る。）このアクティブマトリクス基板に構成されているＴＦＴはいずれも、ソース・ドレイン領域１１、１２、２１、２２、３１、３２の内ゲート電極１５、２５、３５の端部と対峙する部分が低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１になって居る。この為、図３２にＮ型のＴＦＴのオン・オフリーク電流特性を実線Ｌ３で示し、Ｐ型のＴＦＴのオン・オフリーク電流特性を点線Ｌ４で示す様に、オフリーク電流が小さい。従って、表示むらやフリッカなどの発生を防止すると共に、誤動作や無駄な電力消費を抑える事が出来る。又ＬＤＤ構造のＴＦＴは、図３１（ａ）にＮ型のＴＦＴに於ける耐電圧特性を実線Ｌ２１で示し、図３１（ｂ）にＰ型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す様に、ソース・ドレイン間耐電圧が高いので、チャネル長を短く出来ると云う利点が有る。
【０００４】
一方、アクティブマトリクス基板に上述した半導体装置を適用する場合、液晶セルに於ける電荷の保持特性を向上する為に、同一の絶縁基板２上に保持容量４０″を形成する場合もある（図２９参照）。従来この保持容量４０″は、シリコン膜を導電化した低濃度Ｎ型シリコン膜を下層側電極部４０ｇとして有して居る。ここで、下層側電極部４０ｇの表面側には、ＴＦＴのゲート絶縁膜１４、２４、３４と同時に形成されたシリコン酸化膜を誘電体膜４４として形成して有る。誘電体膜４４の表面側には、ＴＦＴのゲート電極１５、２５、３５と同時形成された専用の容量ラインの一部または前段の信号線の一部を上層側電極部４５として形成して有る。
【０００５】
かかる構造のアクティブマトリクス基板１″は、従来、以下の方法で製造されて居る。
【０００６】
まず、図３３（ａ）に示す様に、絶縁基板２の表面に形成した島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対して、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成した後、約１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込む。チャネルドープを行なう為で有る（１回目の不純物導入工程）。その結果、各シリコン膜１０ａ、２０ａ、３０ａ、４０ａは低濃度Ｐ型となる。これは薄膜トランジスタの閾値電圧（Ｖｔｈ）を調整する為に行われる。（本願ではこれをチャンネル・ドープ、Ｃ／Ｄと省略する事も有る。）
次に、図３３（ｂ）に示す様に、各ＴＦＴの形成領域をレジストマスク１５１で覆う（１回目のマスク形成工程）。続いて、約３×１０１４ｃｍ-2のドーズ量でリンイオンを打ち込んで、シリコン膜４０ａをＮ型に反転させて保持容量４０″を形成する為の下層側電極部４０ｇとする（２回目の不純物導入工程）。
【０００７】
次に、図３３（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成し、保持容量４０″を形成した後、Ｎ型の画素用ＴＦＴ１０″及びＮ型の駆動回路用ＴＦＴ２０″の形成領域をレジストマスク１５２で覆う（２回目のマスク形成工程）。続いて、約２×１０13ｃｍ-2のドーズ量でボロンイオンを打ち込んで、不純物濃度が約２．１×１０18ｃｍ-3の低濃度Ｐ型のソース・ドレイン領域３１、３２を形成する（３回目の不純物導入工程）。尚不純物が導入されなかった部分がチャネル領域３３となる。
【０００８】
次に、図３３（ｄ）に示す様に、Ｐ型の駆動回路用ＴＦＴ３０″の形成領域をレジストマスク１５３で覆う（３回目のマスク形成工程）。続いて、約１×１０13ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物濃度が約０．９×１０18ｃｍ-3の低濃度Ｎ型のソース・ドレイン領域１１、１２、２１、２２を形成する（４回目の不純物導入工程）。
【０００９】
次に、図３３（ｅ）に示す様に、Ｎ型の画素用ＴＦＴ１０″の形成領域、Ｎ型の駆動回路用ＴＦＴ２０″の形成領域、及び保持容量４０″に加えて、ゲート電極３５をも広めに覆うレジストマスク１５４を形成する（４回目のマスク形成工程）。続いて、約１×１０15ｃｍ-2のドーズ量でボロンイオンを打ち込んで、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２を形成する（５回目の不純物導入工程）。この結果、低濃度Ｐ型のソース・ドレイン領域３１、３２の内、レジストマスク１５４で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。この様にして、Ｐ型の駆動回路用ＴＦＴ３０″を形成する。
【００１０】
次に、図３３（ｆ）に示す様に、Ｐ型の駆動回路用ＴＦＴ３０″の形成領域に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク１５５を形成する（５回目のマスク形成工程）。続いて、約１×１０15ｃｍ-2のドーズ量でリンイオンを打ち込んで、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する（６回目の不純物導入工程）。低濃度Ｎ型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１５５で覆われていた部分はそのまま不純物濃度が約０．９×１０１８ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にしてＮ型の画素用ＴＦＴ１０″及びＮ型の駆動回路用ＴＦＴ２０″を形成する。
【００１１】
以降図２９に示す様に層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後にコンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すればアクティブマトリクス基板１″が完成する。斯様に従来はドナー又はアクセプター不純物を半導体膜に添加する為だけに５回のマスク形成工程（レジストマスク１５１〜１５５の形成）と６回の不純物導入工程とが行われて居た。但し保持容量４０″を形成しないのであれば、ドナー又はアクセプター不純物を半導体膜に添加する為だけに４回のマスク形成工程（レジストマスク１５２〜１５５の形成）と、５回の不純物導入工程が行われる事に成る。
【００１２】
【発明が解決しようとする課題】
しかしながらアクティブマトリクス基板の製造コストはマスク形成工程の数と、不純物導入工程の数とに大きく支配される為、従来の様にＴＦＴの最適化を図ろうとすると製造工程数が大幅に増えてしまうと云う問題点が有る。例えば図３３（ａ）〜（ｆ）を参照して説明した製造方法の様にＬＤＤ  ＴＦＴにてＣＭＯＳ構成を成し、保持容量４０″も形成する場合には、ドナー又はアクセプター不純物を半導体膜に添加する為だけに５回のマスク形成工程と６回の不純物導入工程とが必要に成って居る。これが故アクティブマトリクス基板の製造コストが著しく増大するとの問題点が認められる。この問題点はアクティブマトリクス基板に限らず、導電型の異なるＴＦＴを有するその他の半導体装置やＴＦＴと容量素子の双方を有するその他の半導体装置でも同様に存在する。
【００１３】
以上の問題点に鑑みて、本発明の課題は駆動回路内蔵のアクティブマトリクス基板の様に少なくともＴＦＴとこのＴＦＴと導電型の異なるＴＦＴを備えた半導体装置に於いて、半導体装置の製造工程を簡略化しながら、ＴＦＴの電気特性を最適化し、高性能回路とされた半導体装置とその製造方法、及びアクティブマトリクス基板を提供する事に有る。
【００１４】
【課題を解決する為の手段】
上記課題を解決する為、本発明では半導体装置を以下の様に構成する。以下に説明する各発明はいずれも最小限の製造工程数によって、各ＴＦＴの電気的特性を向上させた半導体装置やその製造方法を共通の目的と課題とするが、それらを更に分類すれば、第１群に係る発明と第２群に係る発明とに大別される。
【００１５】
第１群に係る発明は同一基板上に第一導電型及び第二導電型のＴＦＴを有する半導体装置、及びそれを適応した液晶表示装置用等のアクティブマトリクス基板、並びにこれらの半導体装置の製造方法に関する発明で有る。
【００１６】
これに対して第２群に係る発明は同一基板上にＴＦＴと容量素子を有する半導体装置、及びそれを適応した液晶表示装置用等のアクティブマトリクス基板に関する発明、及びこれらの半導体装置の製造方法に関する発明で有る。
【００１７】
(第１群に係わる発明)
第１群の一例に係わる発明は、第一ゲート電極に第一ゲート絶縁膜を介して対峙する第一チャネル領域と第一導電型高濃度ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、第二ゲート電極に第二ゲート絶縁膜を介して対峙する第二チャネル領域と第二導電型高濃度ソース・ドレイン領域を備える第二導電型薄膜トランジスタ、とを有する半導体装置に於いて、該第一導電型薄膜トランジスタは該第一導電型高濃度ソース・ドレイン領域と該第一チャネル領域の間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、該第一チャネル領域は極低濃度の第二導電型不純物を含み、該第二導電型薄膜トランジスタは該第二導電型高濃度ソース・ドレイン領域と該第二チャネル領域の間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット構造を成し、該第二チャネル領域は極低濃度の第二導電型不純物を含んで居る事を特徴とする。
【００１８】
この様に構成すると、いずれのＴＦＴもゲート電極の端部に対峙する部分が低濃度領域で有る為オフ電流が小さい。又ＴＦＴのソース・ドレイン間に於ける耐電圧が高いのでチャネル長を短く出来る。従ってオン電流が増加し、更にトランジスタ容量を低減出来るので、高速動作が可能になると云う利点も有る。更に第二導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部に対峙する低濃度領域はチャネル領域と同じ不純物濃度を有するオフセット領域として形成して有る。従って総てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工程及び不純物導入工程を其々１回分ずつ少なくする事が出来る。又極低濃度で導入された第二導電型不純物はチャネル内ではＶｔｈを調整し、オフセット領域では低濃度多数キャリアーとして作用する。斯くして最小限の製造工程数にて各ＴＦＴの電気的特性を最適化した半導体装置を実現されるので有る。
【００１９】
また、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第二チャネル領域と前記オフセット領域の第二導電型不純物濃度が定められて居る事を特徴とする。
【００２０】
この様に構成すると、オフセット領域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン電流やトランジスタ容量を略同等とする事が可能と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した場合、回路は高速で動作し、誤動作も生じにくい。又同時に回路の構成やレイアウトも簡略化される。（第一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョンを同一とし得る為。）
また、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第二導電型不純物濃度が定められて居る事を特徴とする。
【００２１】
この様に構成すると、第二導電型ＴＦＴのチャネル領域及びオフセット領域に於ける第二導電型の不純物濃度を最適化するだけで、オフセット構造である第二導電型のＴＦＴを弱いデプレーション・モードとし、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハンス・モードとする事が出来る。こうしてオフセット領域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン電流やトランジスタ容量を略同等とする事が可能と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した場合、回路は高速で動作し、誤動作も生じにくい。又同時に回路の構成やレイアウトも簡略化される。（第一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョンを同一とし得る為。）
また、前記第一チャネル領域が含有する第二導電型不純物濃度と、前記第二チャネル領域が含む第二導電型不純物濃度と、前記オフセット領域が含む第二導電型不純物濃度が総て等しい事を特徴とする。
【００２２】
即ち第二導電型ＴＦＴのチャネル領域に第二導電型不純物を導入する際に第一導電型のＴＦＴのチャネル領域にも第二導電型不純物を導入し、同時にオフセット領域にも第二導電型不純物を導入出来る。それ故工程数を削減出来る。
【００２３】
また、第一導電型と第二導電型とは互いに逆導電型で有る事を意味し、第一導電型をＮ型とした場合には第二導電型はＰ型で有る。逆に第一導電型をＰ型として場合には第二導電型はＮ型で有る。
【００２４】
斯様な半導体装置を適応した液晶表示装置用のアクティブマトリクス基板では、前記第一導電型及び前記第二導電型薄膜トランジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二導電型薄膜トランジスタの内の一方の薄膜トランジスタは画素領域に於いて画素用薄膜トランジスタを構成する。
【００２５】
また、第１群発明の上記一例に係わる半導体装置の製造においては、前記第一チャネル領域と前記第二チャネル領域と前記オフセット領域を形成する為に第二導電型不純物を極低濃度にて半導体膜に導入する極低濃度第二導電型不純物導入工程と、前記第一ゲート電極と前記第二ゲート電極を形成するゲート電極形成工程と、前記第一導電型低濃度ソース・ドレイン領域を形成する為に第一導電型不純物を低濃度にて半導体膜に導入する低濃度第一導電型不純物導入工程と、前記第一導電型高濃度ソース・ドレイン領域を形成する為に第一導電型不純物を高濃度にて半導体膜に導入する高濃度第一導電型不純物導入工程と、前記第二導電型高濃度ソース・ドレイン領域を形成する為に第二導電型不純物を高濃度にて半導体膜に導入する高濃度第二導電型不純物導入工程とを有し、該極低濃度第二導電型不純物導入工程は該ゲート電極形成工程前に行われ、該低濃度第一導電型不純物導入工程は該ゲート電極形成後に行われる事を特徴とする。
【００２６】
また、前記極低濃度第二導電型不純物導入工程では、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、または｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第二導電型不純物濃度が定められることを特徴とする。
また、極低濃度第二導電型不純物導入工程は第二導電型不純物を極低濃度含むドープト半導体膜を成膜する工程として行い、この工程を行なった後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００２７】
また、極低濃度第二導電型不純物導入工程はこの工程を行なう以前に形成した半導体膜に対して第二導電型不純物を低濃度にて導入する工程として行い、この工程を行なった後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００２８】
また、極低濃度第二導電型不純物導入工程はこの工程を行なう以前に形成した半導体膜に対してその表面に形成したゲート絶縁膜を介して第二導電型不純物を極低濃度にて導入する工程として行う事が有る。
【００２９】
第１群の第２例に係わる発明は、第一ゲート電極に第一ゲート絶縁膜を介して対峙する第一チャネル領域と第一導電型高濃度ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、第二ゲート電極に第二ゲート絶縁膜を介して対峙する第二チャネル領域と第二導電型高濃度ソース・ドレイン領域を備える第二導電型薄膜トランジスタ、とを有する半導体装置に於いて、該第一導電型薄膜トランジスタは該第一導電型高濃度ソース・ドレイン領域と該第一チャネル領域の間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、該第一チャネル領域は極低濃度の第一導電型不純物を含み、該第二導電型薄膜トランジスタは該第二導電型高濃度ソース・ドレイン領域と該第二チャネル領域の間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット構造を成し、該第二チャネル領域は極低濃度の第一導電型不純物を含んで居る事を特徴とする。
【００３０】
この様に構成すると、いずれのＴＦＴもゲート電極の端部に対峙する部分が低濃度領域で有る為オフ電流が小さい。又ＴＦＴのソース・ドレイン間に於ける耐電圧が高いのでチャネル長を短く出来る。従ってオン電流が増加し、更にトランジスタ容量を低減出来るので、高速動作が可能になると云う利点も有る。更に第二導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部に対峙する低濃度領域はチャネル領域と同じ不純物濃度を有するオフセット領域として形成して有る。従って総てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工程及び不純物導入工程を其々１回分ずつ少なくする事が出来る。又極低濃度で導入された第一導電型不純物はチャネル内ではＶｔｈを調整し、オフセット領域では低濃度多数キャリアーとして作用する。斯くして最小限の製造工程数にて各ＴＦＴの電気的特性を最適化した半導体装置を実現されるので有る。
【００３１】
また、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、前記第二チャネル領域と前記オフセット領域の第一導電型不純物濃度が定められて居る事を特徴とする。
【００３２】
この様に構成すると、オフセット領域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン電流やトランジスタ容量を略同等とする事が可能と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した場合、回路は高速で動作し、誤動作も生じにくい。又同時に回路の構成やレイアウトも簡略化される。（第一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョンを同一とし得る為。）
また、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第一導電型不純物濃度が定められて居る事を特徴とする。
【００３３】
この様に構成すると、第二導電型ＴＦＴのチャネル領域及びオフセット領域に於ける第一導電型の不純物濃度を最適化するだけで、オフセット構造である第二導電型のＴＦＴを弱いデプレーション・モードとし、ＬＤＤ構造で有る第一導電型のＴＦＴを弱いエンハンス・モードとする事が出来る。こうしてオフセット領域の寄生抵抗に起因する第二導電型ＴＦＴのオン電流の減少を最小とし、第一導電型ＴＦＴと第二導電型ＴＦＴのオン電流やトランジスタ容量を略同等とする事が可能と成る。従ってこうしたＴＦＴにてＣＭＯＳ回路を構成した場合、回路は高速で動作し、誤動作も生じにくい。又同時に回路の構成やレイアウトも簡略化される。（第一導電型ＴＦＴと第二導電型ＴＦＴのサイズやディメンジョンを同一とし得る為。）
また、前記第一チャネル領域が含有する第一導電型不純物濃度と、前記第二チャネル領域が含む第一導電型不純物濃度と、前記オフセット領域が含む第一導電型不純物濃度が総て等しい事を特徴とする。
【００３４】
即ち第二導電型ＴＦＴのチャネル領域に第一導電型不純物を導入する際に第一導電型のＴＦＴのチャネル領域にも第一導電型不純物を導入し、同時にオフセット領域にも第一導電型不純物を導入出来る。それ故工程数を削減出来る。
【００３５】
また、第一導電型と第二導電型とは互いに逆導電型で有る事を意味し、第一導電型をＮ型とした場合には第二導電型はＰ型で有る。逆に第一導電型をＰ型として場合には第二導電型はＮ型で有る。
【００３６】
斯様な半導体装置を適応した液晶表示装置用のアクティブマトリクス基板では、前記第一導電型及び前記第二導電型薄膜トランジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二導電型薄膜トランジスタの内の一方の薄膜トランジスタは画素領域に於いて画素用薄膜トランジスタを構成する。
【００３７】
第１群の第２例に係わる半導体装置の製造方法は、前記第一チャネル領域と前記第二チャネル領域と前記オフセット領域を形成する為に第一導電型不純物を極低濃度にて半導体膜に導入する極低濃度第一導電型不純物導入工程と、前記第一ゲート電極と前記第二ゲート電極を形成するゲート電極形成工程と、前記第一導電型低濃度ソース・ドレイン領域を形成する為に第一導電型不純物を低濃度にて半導体膜に導入する低濃度第一導電型不純物導入工程と、前記第一導電型高濃度ソース・ドレイン領域を形成する為に第一導電型不純物を高濃度にて半導体膜に導入する高濃度第一導電型不純物導入工程と、前記第二導電型高濃度ソース・ドレイン領域を形成する為に第二導電型不純物を高濃度にて半導体膜に導入する高濃度第二導電型不純物導入工程とを有し、該極低濃度第一導電型不純物導入工程は該ゲート電極形成工程前に行われ、該低濃度第一導電型不純物導入工程は該ゲート電極形成後に行われる事を特徴とする。
【００３８】
また、前記極低濃度第一導電型不純物導入工程では、前記第一導電型薄膜トランジスタのソース・ドレイン電圧をＶDS1、ゲート電圧をＶGS1、ソース・ドレイン電流をＩDS1とし、前記第二導電型薄膜トランジスタのソース・ドレイン電圧をＶDS2、ゲート電圧をＶGS2、ソース・ドレイン電流をＩDS2とした時に｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2＝０の条件下にてＩDS2＞ＩDS1と成る様に、または｜ＶDS1｜＝｜ＶDS2｜、且つＶGS1＝ＶGS2の条件下にてＩDS2＝ＩDS1と成る時のゲート電圧が０Ｖから前記第一導電型薄膜トランジスタがオン状態と成る方向にシフトして居る様に、前記第二チャネル領域と前記オフセット領域の第一導電型不純物濃度が定められ不純物の導入が行われることを特徴とする。
また、極低濃度第一導電型不純物導入工程は第一導電型不純物を極低濃度含むドープト半導体膜を成膜する工程として行い、この工程を行なった後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００３９】
また、極低濃度第一導電型不純物導入工程はこの工程を行なう以前に形成した半導体膜に対して第一導電型不純物を低濃度にて導入する工程として行い、この工程を行なった後に半導体膜表面にゲート絶縁膜を形成する事が有る。
【００４０】
また、極低濃度第一導電型不純物導入工程はこの工程を行なう以前に形成した半導体膜に対してその表面に形成したゲート絶縁膜を介して第一導電型不純物を極低濃度にて導入する工程として行う事が有る。
【００４１】
また、第１群の第３例に係わる発明は第一ゲート電極に第一ゲート絶縁膜を介して対峙する第一チャネル領域と第一導電型高濃度ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、第二ゲート電極に第二ゲート絶縁膜を介して対峙する第二チャネル領域と第二導電型高濃度ソース・ドレイン領域を備える第二導電型薄膜トランジスタ、とを有する半導体装置に於いて、該第一導電型薄膜トランジスタは該第一導電型高濃度ソース・ドレイン領域と該第一チャネル領域の間に第一導電型低濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、該第一チャネル領域は略真性で有り、該第二導電型薄膜トランジスタは該第二導電型高濃度ソース・ドレイン領域と該第二チャネル領域の間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット構造を成し、該第二チャネル領域は略真性で有る事を特徴とする。
【００４２】
この様に構成すると、いずれのＴＦＴもゲート電極の端部に対峙する部分が低濃度領域で有る為オフ電流が小さい。又ＴＦＴのソース・ドレイン間に於ける耐電圧が高いのでチャネル長を短く出来る。従ってオン電流が増加し、更にトランジスタ容量を低減出来るので、高速動作が可能になると云う利点も有る。更に第二導電型の駆動回路用ＴＦＴに於いて、ゲート電極の端部に対峙する半導体はチャネル領域と同じ不純物濃度を有するオフセット領域として形成して有る。従って総てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工程を一回、不純物導入工程を２回少なくする事が出来る。斯くして最小限の製造工程数にて各ＴＦＴの電気的特性を最適化した半導体装置を実現されるので有る。
【００４３】
また、第一導電型と第二導電型とは互いに逆導電型で有る事を意味し、第一導電型をＮ型とした場合には第二導電型はＰ型で有る。逆に第一導電型をＰ型として場合には第二導電型はＮ型で有る。
【００４４】
斯様な半導体装置を適応した液晶表示装置用のアクティブマトリクス基板では、前記第一導電型及び前記第二導電型薄膜トランジスタは駆動回路に於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二導電型薄膜トランジスタの内の一方の薄膜トランジスタは画素領域に於いて画素用薄膜トランジスタを構成する。
【００４５】
本発明の第２群の一例に係る発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と該チャネル領域に接続するソース・ドレイン領域を備える薄膜トランジスタ、及び誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記薄膜トランジスタはソース・ドレイン領域がゲート電極の端部にゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域及び該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、前記第一電極部は前記低濃度ソース・ドレイン領域と導電型が同じで該導電型の不純物濃度が同等の同一の半導体膜から構成されている事を特徴とする。
【００４６】
この様な構成にすると、低濃度ソース・ドレイン領域と第一電極部を同時に作成する事が可能と化し、ＬＤＤ  ＴＦＴの利点を活かして尚、少ない工程数で斯様な半導体装置が製造される。
【００４７】
本は発明の第２の群第２例に係わる発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と該チャネル領域に接続するソース・ドレイン領域を備える薄膜トランジスタ、及び誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記薄膜トランジスタはソース・ドレイン領域がゲート電極の端部にゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域及び該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域を具備するＬＤＤ構造を成し、前記第一電極部は前記高濃度ソース・ドレイン領域と導電型が同じで該導電型の不純物濃度が同等の同一の半導体膜から構成されている事を特徴とする。
【００４８】
この様な構成にすると、高濃度ソース・ドレイン領域と第一電極部を同時に作成する事が可能と化し、ＬＤＤ  ＴＦＴの利点を活かして尚、少ない工程数で斯様な半導体装置が製造される。更に低濃度ソース・ドレイン領域をゲート電極に対して自己整合的に作成する事が可能と成り、寄生容量の少ない良好なＴＦＴが得られる。
【００４９】
本発明の第２群の第３例に係わる発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域とドナー不純物又はアクセプター不純物を高濃度に含むソース・ドレイン領域を備える薄膜トランジスタ、及び誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記薄膜トランジスタは該ソース・ドレイン領域端部と該チャンネル領域端部の間に該チャンネル領域と同等の不純物濃度を有するオフセット領域を備え、前記第一電極部は前記高濃度ソース・ドレイン領域と導電型が同じで該導電型の不純物濃度が同等の同一の半導体膜から構成されている事を特徴とする。
【００５０】
この様な構成にすると、高濃度ソース・ドレイン領域と第一電極部を同時に作成する事が可能と化し、オフセット  ＴＦＴの利点を活かして尚、少ない工程数で斯様な半導体装置が製造される。更に低濃度ソース・ドレイン領域をゲート電極に対して自己整合的に作成する事が可能と成り、寄生容量の少ない良好なＴＦＴが得られる。
【００５１】
本発明の第２群の第４例に係わる発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と該チャネル領域に接続するソース・ドレイン領域を備える第一導電型及び第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記第一導電型及び第二導電型薄膜トランジスタはソース・ドレイン領域がゲート電極の端部にゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域と該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備えるＬＤＤ構造を成し、前記第一電極部は前記第一導電型及び第二導電型薄膜トランジスタの前記低濃度ソース・ドレイン領域と導電型が同じで該導電型の不純物濃度が同等の同一の半導体膜から構成されている事を特徴とする。
【００５２】
この様な構成にすると、低濃度ソース・ドレイン領域と第一電極部を同時に作成する事が可能と化し、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、少ない工程数で斯様な半導体装置が製造される。
【００５３】
本発明の第２群第５例に係わる発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と該チャネル領域に接続するソース・ドレイン領域を備える第一導電型及び第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記第一導電型及び第二導電型薄膜トランジスタはソース・ドレイン領域がゲート電極の端部にゲート絶縁膜を介して対峙する低濃度ソース・ドレイン領域と該低濃度ソース・ドレイン領域に隣接する高濃度ソース・ドレイン領域とを備えるＬＤＤ構造を成し、前記第一電極部は前記第一導電型及び第二導電型薄膜トランジスタの前記高濃度ソース・ドレイン領域と導電型が同じで該導電型の不純物濃度が同等の同一の半導体膜から構成されている事を特徴とする。
【００５４】
この様な構成にすると、高濃度ソース・ドレイン領域と第一電極部を同時に作成する事が可能と化し、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、少ない工程数で斯様な半導体装置が製造される。更に低濃度ソース・ドレイン領域をゲート電極に対して自己整合的に作成する事が可能と成り、寄生容量の少ない良好なＴＦＴが得られる。
【００５５】
また、前記第一電極部は前記第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域が有する第一導電型不純物と同量の第一導電型不純物を含有する半導体膜から構成され、該第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域は第一導電型不純物と共に該第一導電型不純物量よりも少なく、且つ前記第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域と同量の第二導電型不純物を含む事を特徴とする。
【００５６】
この様な構成にすると、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００５７】
また、前記第一電極部は前記第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域が有する第二導電型不純物と同量の第二導電型不純物を含有する半導体膜から構成され、前記第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域は第一導電型不純物と共に該第一導電型不純物量よりも少なく、且つ前記第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域と同量の第二導電型不純物を含む事を特徴とする。
【００５８】
この様な構成にすると、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００５９】
また、前記第一電極部は前記第一導電型薄膜トランジスタの高濃度ソース・ドレイン領域が有する第一導電型不純物と同量の第一導電型不純物を含有する半導体膜から構成され、該第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域は第一導電型不純物と共に該第一導電型不純物量よりも少なく、且つ前記第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域と同量の第二導電型不純物を含む事を特徴とする。
【００６０】
この様な構成にすると、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００６１】
また、前記第一電極部は前記第二導電型薄膜トランジスタの高濃度ソース・ドレイン領域が有する第二導電型不純物と同量の第二導電型不純物を含有する半導体膜から構成され、前記第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域は第一導電型不純物と共に該第一導電型不純物量よりも少なく、且つ前記第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域と同量の第二導電型不純物を含む事を特徴とする。
【００６２】
この様な構成にすると、ＬＤＤ  ＣＭＯＳ  ＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００６３】
本発明の第２群の第６例に係わる発明はゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第一導電型不純物を高濃度に含む高濃度第一導電型ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第二導電型不純物を高濃度に含む高濃度第二導電型ソース・ドレイン領域を備える第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子、とを有する半導体装置に於いて、前記第一導電型薄膜トランジスタは前記高濃度第一導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に低濃度第一導電型ソース・ドレイン領域を具備するＬＤＤ構造を成し、前記第二導電型薄膜トランジスタは前記高濃度第二導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に該チャンネル領域と同等の不純物濃度を有するオフセット領域を備え、前記第一電極部は前記第一導電型薄膜トランジスタの低濃度第一導電型ソース・ドレイン領域と同量の第一導電型不純物を含む半導体膜から構成されている事を特徴とする。
【００６４】
この様な構成にすると、ＬＤＤ  ＴＦＴとオフセットＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００６５】
本発明の第2群第７例に係わる発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第一導電型不純物を高濃度に含む高濃度第一導電型ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第二導電型不純物を高濃度に含む高濃度第二導電型ソース・ドレイン領域を備える第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記第一導電型薄膜トランジスタは前記高濃度第一導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に低濃度第一導電型ソース・ドレイン領域を具備するＬＤＤ構造を成し、前記第二導電型薄膜トランジスタは前記高濃度第二導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に該チャンネル領域と同等の不純物濃度を有するオフセット領域を備え、前記第一電極部は前記第一導電型薄膜トランジスタの高濃度第一導電型ソース・ドレイン領域と同量の第一導電型不純物を含む半導体膜から構成されている事を特徴とする。
【００６６】
この様な構成にすると、ＬＤＤ  ＴＦＴとオフセットＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００６７】
本発明第２群第８例に係る発明は、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第一導電型不純物を高濃度に含む高濃度第一導電型ソース・ドレイン領域を備える第一導電型薄膜トランジスタと、ゲート電極にゲート絶縁膜を介して対峙するチャネル領域と第二導電型不純物を高濃度に含む高濃度第二導電型ソース・ドレイン領域を備える第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子とを有する半導体装置に於いて、前記第一導電型薄膜トランジスタは前記高濃度第一導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に低濃度第一導電型ソース・ドレイン領域を具備するＬＤＤ構造を成し、前記第二導電型薄膜トランジスタは前記高濃度第二導電型ソース・ドレイン領域端部と前記チャンネル領域端部の間に該チャンネル領域と同等の不純物濃度を有するオフセット領域を備え、前記第一電極部は前記第二導電型薄膜トランジスタの高濃度第二導電型ソース・ドレイン領域と同量の第二導電型不純物を含む半導体膜から構成されている事を特徴とする。
【００６８】
この様な構成にすると、ＬＤＤ  ＴＦＴとオフセットＴＦＴの利点を活かして尚、フォト工程をさらに一工程減らす事が出来、より少ない工程数で斯様な半導体装置が製造される。
【００６９】
また、第２群のいずれかに記載の半導体装置を用いたアクティブマトリクス基板であって、前記第一導電型及び前記第二導電型薄膜トランジスタは駆動回路部に於いてＣＭＯＳ回路を構成し、前記第一導電型及び第二導電型薄膜トランジスタの内の少なくとも一方の薄膜トランジスタは画素領域に於いて画素用薄膜トランジスタを構成し、前記容量素子は前記画素領域に於いて液晶セルに対する保持容量を構成している事を特徴とする。
【００７０】
第２群に係わる半導体装置を製造する方法としては、以下に掲げる各種例がある。例えば、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度ソース・ドレイン領域を介して導電接続する高濃度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子を有する半導体装置の製造方法に於いて、少なくとも該チャンネル領域と該低濃度ソース・ドレイン領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に低濃度にてドナー又はアクセプターと成る不純物を導入して該低濃度ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７１】
また、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度ソース・ドレイン領域を介して導電接続する高濃度ソース・ドレイン領域とを具備するＬＤＤ型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子を有する半導体装置の製造方法に於いて、少なくとも該チャンネル領域と該高濃度ソース・ドレイン領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に高濃度にてドナー又はアクセプターと成る不純物を導入して該高濃度ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７２】
また、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域と同量の不純物を含むオフセット領域と該オフセット領域を介して該チャネル領域に導電接続する高濃度ソース・ドレイン領域とを具備するオフセット型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子を有する半導体装置の製造方法に於いて、少なくとも該チャンネル領域と該高濃度ソース・ドレイン領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に高濃度にてドナー又はアクセプターと成る不純物を導入して該高濃度ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７３】
また、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度第一導電型ソース・ドレイン領域を介して導電接続する高濃度第一導電型ソース・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度第二導電型ソース・ドレイン領域を介して導電接続する高濃度第二導電型ソース・ドレイン領域とを具備するＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子を有する半導体装置の製造方法に於いて、少なくとも該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領域と低濃度第一導電型ソース・ドレイン領域と、該ＬＤＤ型第二導電型薄膜トランジスタのチャンネル領域と、該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に低濃度にて第一導電型不純物を導入して該低濃度第一導電型ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７４】
また、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度第一導電型ソース・ドレイン領域を介して導電接続する高濃度第一導電型ソース・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電極とゲート絶縁膜とチャネル領域と該チャネル領域に低濃度第二導電型ソース・ドレイン領域を介して導電接続する高濃度第二導電型ソース・ドレイン領域とを具備するＬＤＤ型第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子を有する半導体装置の製造方法に於いて、少なくとも該ＬＤＤ型第一導電型薄膜トランジスタのチャンネル領域と高濃度第一導電型ソース・ドレイン領域と、該ＬＤＤ型第二導電型薄膜トランジスタのチャンネル領域と、該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に高濃度にて第一導電型不純物を導入して該高濃度第一導電型ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７５】
上記いずれかの第２群に係わる製造方法においては、前記ＬＤＤ型第一導電型薄膜トランジスタの低濃度第一導電型ソース・ドレイン領域を形成する為に第一導電型不純物を低濃度にて該半導体膜に導入する低濃度第一導電型不純物導入工程、又は前記ＬＤＤ型第二導電型薄膜トランジスタの低濃度第二導電型ソース・ドレイン領域を形成する為に第二導電型不純物を低濃度にて該半導体膜に導入する低濃度第二導電型不純物導入工程の一方の低濃度不純物導入工程をマスクを形成せずに行い、該第一導電型不純物と該第二導電型不純物の双方の不純物が導入される領域の導電型及び実質的な不純物濃度については、該第一導電型不純物と該第二導電型不純物の導入量の差によって規定する事を特徴とする
【００７６】
また、ゲート電極とゲート絶縁膜と第一チャネル領域と該第一チャネル領域に低濃度第一導電型ソース・ドレイン領域を介して導電接続する高濃度第一導電型ソース・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度第二導電型ソース・ドレイン領域、及び該第二チャネル領域端と該高濃度第二導電型ソース・ドレイン領域端との間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット型第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子、とを有する半導体装置の製造方法に於いて、少なくとも該第一チャンネル領域と該低濃度第一導電型ソース・ドレイン領域と該第二チャンネル領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に低濃度にて第一導電型不純物を導入して該低濃度第一導電型ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７７】
また、ゲート電極とゲート絶縁膜と第一チャネル領域と該第一チャネル領域に低濃度第一導電型ソース・ドレイン領域を介して導電接続する高濃度第一導電型ソース・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度第二導電型ソース・ドレイン領域、及び該第二チャネル領域端と該高濃度第二導電型ソース・ドレイン領域端との間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット型第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子、とを有する半導体装置の製造方法に於いて、少なくとも該第一チャンネル領域と該高濃度第一導電型ソース・ドレイン領域と該第二チャンネル領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に高濃度にて第一導電型不純物を導入して該高濃度第一導電型ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７８】
また、ゲート電極とゲート絶縁膜と第一チャネル領域と該第一チャネル領域に低濃度第一導電型ソース・ドレイン領域を介して導電接続する高濃度第一導電型ソース・ドレイン領域とを具備するＬＤＤ型第一導電型薄膜トランジスタと、ゲート電極とゲート絶縁膜と第二チャネル領域と高濃度第二導電型ソース・ドレイン領域、及び該第二チャネル領域端と該高濃度第二導電型ソース・ドレイン領域端との間に該第二チャネル領域と同じ不純物濃度を有するオフセット領域を具備するオフセット型第二導電型薄膜トランジスタと、誘電体膜を介して対向する第一電極部と第二電極部から成る容量素子、とを有する半導体装置の製造方法に於いて、少なくとも該第一チャンネル領域と該第二チャンネル領域と該高濃度第二導電型ソース・ドレイン領域と該第一電極部を構成する半導体膜を形成する第一工程と、該半導体膜の一部に高濃度にて第二導電型不純物を導入して該高濃度第二導電型ソース・ドレイン領域と該第一電極部を形成する第二工程と、該第二工程終了後にゲート電極と第二電極部を形成する第三工程とを含む事を特徴とする。
【００７９】
【発明の実施の形態】
図面を参照して本発明の実施例を説明する。尚以下に説明するいずれの実施例も本発明に係る半導体装置を液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板に適用した例で説明する。但し本発明の半導体装置はアクティブマトリクス基板の他にもＬＳＩやセラミック基板上に構成された半導体装置にも適用出来る。又以下に説明するいずれのアクティブマトリクス基板もＴＦＴ等の基本的な構造が図２９に示したアクティブマトリクス基板と略同じで有る為、以下の説明では対応する機能を有する部分には同じ符号を付して有る。又本例では第一導電型をＮ型とし、第二導電型をＰ型として説明して有るが、無論第一導電型をＰ型とし、第二導電型をＮ型としても良い。
【００８０】
各実施例はいずれも最小限の製造工程数によって、各ＴＦＴの電気的特性を向上させた半導体装置とその製造方法を開示するもので有るが、それらを分類するとすると、実施例１乃至２のグループと実施例３乃至１６のグループに大別出来る。
【００８１】
実施例１乃至２は、本発明の第１群に係る発明に対応する。即ち同一基板上に第一導電型及び第二導電型のＴＦＴを有する構成をベースとして居る。これに対して実施例３乃至１６は第２群に係る発明に対応する。即ち同一基板上にＴＦＴと容量素子とを有する構成をベースとして居る。
【００８２】
［実施例１］
（アクテティブマトリクス基板の構成）
図１は、本発明に係る半導体装置を液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板に適用した時の構造を模式的に示す断面図で有る。
【００８３】
図１に於いて、アクティブマトリクス基板１の基体たる絶縁基板２の表面側には３つタイプのＴＦＴが形成され、その内、右側に表されているのは第一導電型の画素用ＴＦＴ１０（第一導電型ＴＦＴ）で有り、中央に表されているのは第一導電型の駆動回路用ＴＦＴ２０（第一導電型ＴＦＴ）で有り、左側に表されているのは第二導電型の駆動回路用ＴＦＴ３０′（第二導電型ＴＦＴ）で有る。これらのＴＦＴの内、第一導電型の駆動回路用ＴＦＴ２０と第二導電型の駆動回路用ＴＦＴ３０′は、ＣＭＯＳ回路として駆動回路のインバータなどを構成して居る。即ち図１に示すアクティブマトリクス基板１は、第一導電型のＴＦＴと第二導電型のＴＦＴとを有する半導体装置となって居る。
【００８４】
図２（ａ）に示す様に、液晶表示装置は、そのアクティブマトリクス基板上に信号線９０及び走査線９１で区画形成された画素領域を有し、そこには、画素用ＴＦＴ９２を介して画像信号が入力される液晶セルの液晶容量９４が存在する。又信号線９０に対しては、シフトレジスタ８４、レベルシフタ８５、ビデオライン８７、アナログスイッチ８６を備えるデータドライバ部８２がアクティブマトリクス基板上に形成されて居る。走査線９１に対しては、シフトレジスタ８８及びレベルシフタ８９を備える走査ドライバ部８３がアクティブマトリクス基板上に形成されて居る。尚画素領域には前段の走査線との間に保持容量４０も形成されて居る。ここで、駆動回路用のＴＦＴは、シフトレジスタをはじめ、レベルシフタやアナログスイッチなどに用いられているが、シフトレジスタを例に説明する。シフトレジスタ８４、８８では、図２（ｂ）に２段のインバータを示す様に、第一導電型のＴＦＴｎ１、ｎ２と、第二導電型のＴＦＴｐ１、ｐ２とによって其々ＣＭＯＳ回路が構成されて居る。これらのＴＦＴの内、第一導電型のＴＦＴｎ１、ｎ２は、図１に示す第一導電型の駆動回路用ＴＦＴ２０に対応し、第二導電型のＴＦＴｐ１、ｐ２は、図１に示す第二導電型の駆動回路用ＴＦＴ３０′に対応し、画素用ＴＦＴ９２は、図１に示す第一導電型の画素用ＴＦＴ１０に対応する。
【００８５】
再び、図１に於いて、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ソース・ドレイン領域１１、１２、２１、２２の間にチャネルを形成する為のチャネル領域１３、２３を有し、これらのチャネル領域１３、２３は、低濃度の第二導電型不純物（本例では、Ｐ型導電性を示すホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などのアクセプター不純物）を含んで居る。又第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４、２４を介して対峙する第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１と、ソース・ドレイン電極１６、１７、２６、２７が電気的に接続された第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２とを有して居る。本例では、第一導電型ＴＦＴとして、Ｎ型ＴＦＴを用いて説明している為、ソース・ドレイン領域に含まれるＮ型不純物は、Ｎ型導電性を示すリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等で有る。
【００８６】
一方、第二導電型の駆動回路用ＴＦＴ３０′は、低濃度の第二導電型不純物を含むチャネル領域３３と、このチャネル領域と同じ不純物濃度をもってゲート電極３５の端部に対してゲート絶縁膜３４を介して対峙するオフセット領域３１１′、３２１′と、ソース・ドレイン電極３６、３７が電気的に接続された第二導電型の高濃度ソース・ドレイン領域３１２、３２２とを有して居る。
【００８７】
両導電型のＴＦＴのチャネル領域１３、２３、３３、及びソース・ドレイン領域１１、１２、２１、２２、３１、３２は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体膜からなる。半導体膜の種類としては、これら四族元素単体からなっている膜の他に、シリコン・ゲルマニウム（Ｓｉx  Ｇｅ1-x  ；０＜ｘ＜１）、シリコン・カーバイト（Ｓｉx  Ｃ1-x  ；０＜ｘ＜１）、ゲルマニウム・カーバイト（Ｇｅx  Ｃ1-x  ；０＜ｘ＜１）等の四族元素複合体やガリウム・ヒ素（ＧａＡｓ）、インジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体、さらには、カドミウム・セレン（ＣｄＳｅ）等の二族元素と五族元素との複合体も可能で有る。又これら半導体の物理的状態は、単結晶状態、多結晶状態、微結晶状態、混晶状態、非晶質状態などが可能で有る。本例では、多結晶状態にあるシリコン膜（ｐｏｌｙ−Ｓｉ膜）を半導体膜として用いて居る。
【００８８】
この様に構成したアクティブマトリクス基板１に於いて、チャネル領域１３、２３、３３は、いずれも低濃度のボロンイオンによってチャネルドープされている為、不純物濃度が約１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度の低濃度第二導電型領域で有る。
【００８９】
本発明の駆動回路部に於いては、ＣＭＯＳ回路を多数段に接続した場合でも、オフセット型またはＬＤＤ構造のＴＦＴを採用している為、ゲート電極−ソース・ドレイン領域間に於ける寄生容量が小さくなり、それ故、高速動作が可能で有る。更にトランジスタサイズを小さくする事（チャネル長を短くする事）により、オン電流は増大する。これに伴い、ゲート−チャネル間のトランジスタ容量も小さくなり、きわめて高速な動作が実現される。しかも、後述するとおり、チャネルドープと同じ工程に於いて、ソース・ドレイン領域に低濃度領域を形成する為の不純物を導入するので、アクティブマトリクス基板１の製造工程数を減らす事が出来ると云う利点も有る。
【００９０】
尚本例では、第二導電型の不純物によってチャネルドープしたが、第一導電型の不純物をチャネルドープした場合でも、高速動作と製造工程数の削減とを図る事が出来る。
【００９１】
又第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′は、チャネル領域１３、２３、３３の表面側に対して、ゲート絶縁膜１４、２４、３４（厚さが約１２００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５を有し、各ＴＦＴ間では、チャネル領域１３、２３、３３の長さや幅などを同一寸法にして、トランジスタ容量のバランスなどを確保してもよい。
【００９２】
アクティブマトリクス基板１に於いて、ソース・ドレイン領域１１、１２、２１、２２は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４、２４を介して対峙する部分に第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を備えており、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居る。
【００９３】
これに対して、ソース・ドレイン領域３１、３２は、ゲート電極３５の端部に対してゲート絶縁膜３４を介して対峙する部分がオフセット領域３１１′、３２１′で有り、このオフセット領域３１１′、３２１′は、チャネル領域３３と同じく不純物濃度が約１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度の低濃度第二導電型領域で有る。
【００９４】
尚第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０のソース・ドレイン領域１１、１２、２１、２２に於いて、第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を除く領域は不純物濃度が約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２で有り、これらの高濃度領域に対して、各ＴＦＴに対する信号線や画素電極などのソース・ドレイン電極１６、１７、２６、２７が、層間絶縁膜４のコンタクトホールを介して電気的に接続して居る。
【００９５】
又第二導電型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３１、３２において、オフセット領域３１１′、３２１′に隣接する部分は不純物濃度が約５×１０19ｃｍ-3から約５×１０20ｃｍ-3程度の第二導電型の高濃度ソース・ドレイン領域３１２、３２２で有り、これらの高濃度領域に対して、信号線や画素電極などのソース・ドレイン電極３６、３７が層間絶縁膜４のコンタクトホールを介して電気的に接続して居る。
【００９６】
尚本発明では、第二導電型ＴＦＴは、ソース・ドレイン領域、オフセット領域、チャネル領域の総てが同一の導電性（Ｐ型導電性）を有しており、第一導電型のＴＦＴは、ソース・ドレイン領域とＬＤＤ領域（Ｎ型導電性）に対して、チャネル領域が逆の導電性（Ｐ型導電性）となって居る。これに対して、この反対に、第二導電型ＴＦＴでは、ソース・ドレイン領域（Ｐ型導電性）に対してオフセット領域とチャネル領域を逆の導電性（Ｎ型導電性）とし、第一導電型ＴＦＴを、ソース・ドレイン領域、ＬＤＤ領域、チャネル領域の総てが同一の導電性（Ｎ型導電性）とする事も可能で有る。但し、この場合、トランジスタのオン時に第二導電型ＴＦＴのチャネル（反転して第二導電性／Ｐ型導電性）と、オフセット領域とソース・ドレイン領域（第一導電性／Ｎ型導電性）との間に弱いＰＮ接合が出来、オフ電流を制限する事となる。
【００９７】
（ＴＦＴのオン・オフ電流特性）
この様に構成したＴＦＴのオン・オフ電流特性では、いずれのＴＦＴにおいても、ゲート電極１５、２５、３５の端部に対峙する部分が低濃度領域（第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、またはオフセット領域３１１′、３２１′）になっているので、ドレイン端に於ける電界強度が緩和されて居る。それ故、図３にＬＤＤ構造の第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特性を実線Ｌ３で示し、それと比較する様に、オフセットゲート構造の第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）のドレイン電流−ゲート電圧特性を点線Ｌ４′で示す様に、いずれのＴＦＴも、まず、ＴＦＴのオフ電流が著しく小さい。
【００９８】
又図３１（ａ）にＬＤＤ構造の第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示した様に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦＴに比較して耐電圧が高いので、チャネル長を短くする事が出来る事は勿論の事、オフセットゲート構造のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）に於ける耐電圧特性は、ＬＤＤ構造のＴＦＴに於ける耐電圧特性よりさらに優れて居る。従って、第二導電型の駆動回路用ＴＦＴ３０′も、セルフアライン構造のＴＦＴに比較して耐電圧が著しく高いので、チャネル長をより短くする事が出来る。それ故、トランジスタ容量を低減する事により、高速動作を実現出来る。
【００９９】
尚本例では、第一導電型を第一導電型とし、第二導電型を第二導電型としたが、逆にしてもよい。即ち画素用ＴＦＴを第二導電型で構成してもよい。又第二導電型の駆動回路用ＴＦＴ３０′のオフセット領域３１１′、３２１′、及びチャネル領域３３の不純物濃度を約１×１０16ｃｍ-3から約５×１０17ｃｍ-3程度としたが、かかる濃度についても、アクティブマトリクス基板１の仕様やチャネル長の寸法などに応じて最適な値に設定されるべき性質のもので有り、上記の数値に限らない。
【０１００】
（ＴＦＴの製造方法）
斯様な構造のアクティブマトリクス基板１は、例えば以下の方法により製造出来る。尚以下の説明に於いて、不純物濃度はいずれも活性化アニール後の不純物濃度で表して有る。
【０１０１】
図４（ａ）に示す様に、石英基板などの絶縁基板２の表面の内、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａ及びゲート絶縁膜１４、２４、３４を形成する。
【０１０２】
それには、まず、ガラス基板や石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて真性のポリシリコン膜を形成した後、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、それを島状のシリコン膜１０ａ、２０ａ、３０ａにする（シリコン膜形成工程）。尚ポリシリコン膜は、アモルファスシリコン膜を形成した後、レーザアニール法または固相成長法により結晶粒を成長させて形成する場合も有る。
【０１０３】
次に、島状のシリコン膜１０ａ、２０ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約２００オングストローム程度から約１５００オングストローム程度、一例として約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する（ゲート絶縁膜形成工程）。
【０１０４】
しかる後に、例えば、ゲート絶縁膜１４、２４、３４の厚さが約１２００オングストロームで、１×１０17ｃｍ-3程度の不純物とする場合には、１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／低濃度第二導電型不純物導入工程／１回目の不純物導入工程）。
【０１０５】
その結果、島状のシリコン膜１０ａ、２０ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａとなる。
【０１０６】
次に、図４（ｂ）に示す様に、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコン、シリサイド膜、或いは金属薄膜などからなるゲート電極１５、２５、３５を形成する（ゲート電極形成工程）。
【０１０７】
次に、第二導電型の画素用ＴＦＴ３０′の形成領域をレジストマスク６１で覆う一方、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形成領域については開放状態とする（１回目のマスク形成工程）
この状態で、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形成領域に対して、第一導電型不純物、例えばリンイオンを約１．０×１０１３ｃｍ−２のドーズ量でイオン注入し、ゲート電極１５、２５に対して自己整合的に不純物濃度が約１．０×１０18ｃｍ-3の低濃度のソース・ドレイン領域１１、１２、２１、２２を形成する（低濃度第一導電型不純物導入工程／２回目の不純物導入工程）。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。
【０１０８】
しかる後に、レジストマスク６１を除去する。
【０１０９】
次に、図４（ｃ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′のゲート電極３５をも広めに覆うレジストマスク６２を形成する（２回目のマスク形成工程）。ここで、レジストマスク６２の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１１０】
この状態で、第二導電型の不純物、例えばボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第二導電型不純物導入工程／３回目の不純物導入工程）。
【０１１１】
その結果、低濃度第二導電型のシリコン膜３０ａには、第二導電型不純物濃度が１．０×１０20ｃｍ-3の第二導電型の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度第二導電型のシリコン膜３０ａの内、レジストマスク６２で覆われていた部分はそのまま第二導電型不純物濃度が約１．０×１０17ｃｍ-3のオフセット領域３１１′、３２１′となる。勿論、チャネル領域３３は第二導電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１１２】
この様にして、第二導電型の駆動回路用ＴＦＴ３０′を形成する。しかる後に、レジストマスク６２を除去する。
【０１１３】
次に、図４（ｄ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域に加えて、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク６３を形成する（３回目のマスク形成工程）。ここでも、レジストマスク６３の端部とゲート電極１５、２５の端部との距離は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１１４】
この状態で、第一導電型の不純物、例えばリンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第一導電型不純物導入工程／４回目の不純物導入工程）。
【０１１５】
その結果、低濃度のソース・ドレイン領域１１、１２、２１、２２には、第一導電型不純物濃度が１．０×１０20ｃｍ-3の第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク６３で覆われていた部分は、そのまま第一導電型不純物濃度が約１．０×１０18ｃｍ-3の第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２２となる。勿論、チャネル領域１３、２３は、第二導電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１１６】
この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク６３を除去する。
【０１１７】
以降、図１に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク６１〜６３を形成する為の３回のマスク形成工程と、４回の不純物導入工程によって、ＣＭＯＳ構造をとるＴＦＴのソース・ドレイン領域とチャネル領域とを形成でき、アクティブマトリクス基板１を製造出来る。
【０１１８】
この様に、本例のアクティブマトリクス基板１の製造方法では、第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する部分を低濃度領域とするにあたって、ＬＤＤ構造ではなく、チャネルと同一導電型で同一濃度を有するオフセットゲート構造にして居る。この為、図３３（ａ）〜（ｅ）を参照して説明した従来の製造方法に比較して、マスク形成工程及び不純物導入工程のいずれについても１回ずつ少ない。即ち本例では、低濃度第二導電型不純物導入工程を、ゲート電極形成工程を行なう以前に、各ＴＦＴのチャネル領域に対するチャネルドープと同時に行なう為、総てのＴＦＴをＬＤＤ構造で製造する場合よりも不純物導入工程を１回分少なくする事が出来る。又低濃度第２導電型不純物導入工程は、あくまでチャネルドープと同時に行ない、この工程で形成した低濃度第二導電型領域の内、第一導電型のソース・ドレイン領域となるべき領域には、より高濃度の第一導電型の不純物を導入する。従って、低濃度第二導電型不純物導入工程では、マスクを必要としないので、総てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工程も１回分少なくする事が出来る。それ故、最小限の製造工程数によって、画素領域及び駆動回路部のＴＦＴの電気的特性を向上する事が出来る。
【０１１９】
（ＴＦＴの別の製造方法）
又本例のアクティブマトリクス基板１は、以下に説明する方法でも製造出来る。
【０１２０】
図５（ａ）に示す様に、ガラス基板や石英基板などの絶縁基板２の表面のうち、画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′の形成領域に低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａおよびゲート絶縁膜１４、２４、３４を形成する。
【０１２１】
それには、まず、石英基板などの絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて真性のポリシリコン膜を形成した後、ポリシリコン膜をフォトリソグラフィ法によってパターニングして、それを島状のシリコン膜１０ａ、２０ａ、３０ａにする（シリコン膜形成工程）。
【０１２２】
次に、島状のシリコン膜１０ａ、２０ａ、３０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが２００オングストローム程度から約１５００オングストローム程度、一例として約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４を形成する（ゲート絶縁膜形成工程）。
【０１２３】
しかる後に、１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／低濃度第二導電型不純物導入工程／１回目の不純物導入工程）。
【０１２４】
その結果、島状のシリコン膜１０ａ、２０ａ、３０ａは、いずれも低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａとなる。
【０１２５】
次に、図５（ｂ）に示す様に、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコン、シリサイド膜、或いは金属薄膜などからなるゲート電極１５、２５、３５を形成する（ゲート電極形成工程）。
【０１２６】
以上の工程は、図４（ａ）〜（ｄ）を参照して説明した製造方法と同様で有る。
【０１２７】
次に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域に加えて、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５をも広めに覆うレジストマスク７１を形成する（１回目のマスク形成工程）。ここでも、レジストマスク７１の端部と、ゲート電極１５、２５の端部との距離は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１２８】
この状態で、第一導電型の不純物、例えばリンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第一導電型不純物導入工程／２回目の不純物導入工程）。
【０１２９】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、第一導電型不純物濃度が１．０×１０20ｃｍ-3の第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度第二導電型のシリコン膜１０ａ、２０ａのうち、レジストマスク７１で覆われていた部分は、第二導電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１３０】
しかる後に、レジストマスク７１を除去する。
【０１３１】
次に、図５（ｃ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０に加えて、第二導電型の駆動回路用ＴＦＴ３０′のゲート電極３５をも広めに覆うレジストマスク７２を形成する（２回目のマスク形成工程）。ここで、レジストマスク７２の端部と、ゲート電極３５の端部との距離は、０．５μｍ〜２．０μｍ程度が適して居る。
【０１３２】
この状態で、例えばボロンイオンを１．０×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第二導電型不純物導入工程／３回目の不純物導入工程）。その結果、低濃度第二導電型のシリコン膜３０ａには、第二導電型不純物濃度が１．０×１０20ｃｍ-3の第二導電型の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度第二導電型のシリコン膜３０ａの内、レジストマスク７２で覆われていた部分は、そのまま第二導電型不純物濃度が約１．０×１０17ｃｍ-3のオフセット領域３１１′、３２１′となる。勿論、チャネル領域３３は、第二導電型不純物濃度が約１．０×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０１３３】
この様にして、第二導電型の駆動回路用ＴＦＴ３０′を形成する。しかる後に、レジストマスク７２を除去する。
【０１３４】
次に、第二導電型の画素用ＴＦＴ３０′の形成領域をレジストマスク７３で覆う一方、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形成領域については開放状態とする（３回目のマスク形成工程）。この状態で、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の形成領域に対して、例えばリンイオンを約１．０×１０13ｃｍ-2のドーズ量でイオン注入する（低濃度第一導電型不純物導入工程／４回目の不純物導入工程）。
【０１３５】
その結果、ソース・ドレイン領域１０、２０には、ゲート電極１５、２５に対して自己整合的に第一導電型不純物濃度が約１．０×１０18ｃｍ-3の第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。
【０１３６】
この様にして、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク７３を除去する。
【０１３７】
以降、図１に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク７１〜７３を形成する為の３回のマスク形成工程と、４回の不純物導入工程によって、ＣＭＯＳ構造をとるＴＦＴのソース・ドレイン領域とチャネル領域とを形成でき、アクティブマトリクス基板１を製造出来る。
【０１３８】
斯様な製造方法でも、第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する部分を低濃度領域とするにあたり、ＬＤＤ構造ではなく、チャネルと同一導電型で同一濃度を有するオフセットゲート構造にして居る。この為、図３３（ａ）〜（ｅ）を参照して説明した従来の製造方法に比較して、マスク形成工程及び不純物導入工程のいずれについても１回ずつ少ない。それ故、最小限の製造工程数によって、画素領域及び駆動回路部のＴＦＴの電気的特性を向上する事が出来る。
【０１３９】
［実施例２］
本例では、各ＴＦＴへのチャネルドープ条件を最適化する事によって、第一導電型のＴＦＴと第二導電型のＴＦＴとの間に於けるオン電流バランスを向上する発明に関するもので有り、その基本的な構造及び製造方法は、実施例１と概ね同様で有る為、基本的な構造については図１を参照して簡単に説明すると共に、その製造方法については説明を省略する。
【０１４０】
本例に於いても、図１に示す様に、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ソース・ドレイン領域１１、１２、２１、２２の間にチャネルを形成する為のチャネル領域１３、２３を有し、これらのチャネル領域１３、２３は、低濃度の第二導電型不純物（本例では、Ｐ型導電性を示すホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などのアクセプター不純物）を含んで居る。第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４、２４を介して対峙する第一導電型の低濃度ソース・ドレイン領域１１１、１２１、１２１、１２２と、ソース・ドレイン電極１６、１７、２６、２７が電気的に接続された第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２とを有して居る。本例では、第一導電型ＴＦＴとして、Ｎ型ＴＦＴを用いて説明している為、ソース・ドレイン領域に含まれる第一導電型不純物は、Ｎ型導電性を示すリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等で有る。
【０１４１】
一方、第二導電型の駆動回路用ＴＦＴ３０′は、低濃度の第二導電型不純物を含むチャネル領域３３と、このチャネル領域と同じ不純物濃度をもってゲート電極３５の端部に対してゲート絶縁膜３４を介して対峙するオフセット領域３１１′、３２１′と、ソース・ドレイン電極３６、３７が電気的に接続された第二導電型の高濃度ソース・ドレイン領域３１２、３２２とを有して居る。
【０１４２】
この様に構成したアクティブマトリクス基板１に於いて、チャネル領域１３、２３、３３は、実施例１と同様、いずれも低濃度のボロンイオンによってチャネルドープされ、低濃度第二導電型領域で有るが、その不純物濃度は、以下の説明する条件を満たす様に設定され、例えば、約５×１０16ｃｍ-3〜約１×１０18ｃｍ-3で有る。通常、オフセット構造を有する第二導電型の駆動回路用ＴＦＴ３０′は、ＬＤＤ構造を有する第一導電型の駆動回路用ＴＦＴ２０に比較してオン電流がやや小さくなる傾向に有る。その主なる理由は、オフセット構造とＬＤＤ構造の比抵抗の相違にあり、しかも、第二導電型を第二導電型、第一導電型を第一導電型とした場合には、更に正孔の移動度が電子の移動度に比して小さい事も起因して居る。
【０１４３】
そこで、本例では、チャネルドープされる不純物量を多めに設定する事によって、第二導電型（第二導電型で有る）の駆動回路用ＴＦＴ３０′を弱いデプレーション・モードとし、第一導電型（第一導電型で有る）の駆動回路用ＴＦＴ２０を弱いエンハンス・モードとする。それにより、第二導電型の駆動回路用ＴＦＴ３０′のオフセット領域３１１′、３１２′は、実質的には抵抗の小さなＬＤＤ領域となる。しかも、オン状態（例えば、第二導電型の駆動回路用ＴＦＴ３０′では、ソース・ドレイン電圧ＶDS＝−５Ｖ、ゲート電圧ＶGS＝−１０Ｖ、第一導電型の駆動回路用ＴＦＴ２０では、ソース・ドレイン電圧ＶDS＝＋５Ｖ、ゲート電圧ＶGS＝＋１０Ｖの状態）に於けるオン電流のレベルを両導電型のＴＦＴの間でそろえる事が可能となる。
【０１４４】
即ち図６に示す様に、第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、および第一導電型の駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特性を実線Ｌ５で示し、第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）のドレイン電流−ゲート電圧特性を点線Ｌ６で示し、第一導電型のＴＦＴ（第一導電型の駆動回路用ＴＦＴ２０）のソース・ドレイン電圧をＶＤＳ１ 、ゲート電圧をＶＧＳ１ 、ソース・ドレイン電流をＩＤＳ１ とし、第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）のソース・ドレイン電圧をＶDS2 、ゲート電圧をＶGS2 、ソース・ドレイン電流をＩDS2 とした時、｜ＶDS1 ｜＝｜ＶDS2 ｜、ＶGS1 ＝ＶGS2 ＝０の条件下で、ＩDS2 ＞ＩDS1 と成る様に、第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）のオフセット領域３１１′、３２１′、及び各ＴＦＴのチャネル領域１３、２３、３３に於ける第二導電型不純物濃度を設定して有る。
【０１４５】
言い換えれば、｜ＶDS1 ｜＝｜ＶDS2 ｜の条件下で、第一導電型のＴＦＴのソース・ドレイン電流ＩDS1 を表す実線Ｌ５と、第二導電型のＴＦＴのソース・ドレイン電流ＩDS2 を表す点線Ｌ６との交点Ｒ（ＶGS1 ＝ＶGS2 でＩDS1 ＝ＩDS2 ）に対応するゲート電圧の値は、第一導電型の駆動回路用ＴＦＴ２０に於いて、ソース・ドレイン電流ＩDS1 のオン領域側に相当するゲート電圧領域（第二導電型の駆動回路用ＴＦＴ３０′に於いて、ソース・ドレイン電流ＩDS2 のオフ領域側に相当するゲート電圧領域）、即ち正のゲート電圧領域に有る。
【０１４６】
尚図６には、参考までに、図３に示した実施例１に係る第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特性を一点鎖線Ｌ３で示し、実施例１に第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０′）のドレイン電流−ゲート電圧特性を一点鎖線Ｌ４′で示して有る。
【０１４７】
この様に、本例では、第二導電型の駆動回路用ＴＦＴ３０′のオフセット領域３１１′、３１２′を、実質的に抵抗の小さなＬＤＤ領域とする事によって、この部分に起因する寄生抵抗を低減して有る。又オフセット領域とＬＤＤ領域とを比較すると、ＬＤＤ領域の方が抵抗値が小さいの一般的で有るが、本例では、オフセット構造の第二導電型の駆動回路用ＴＦＴ３０′については、弱いデプレーション・モードとし、ＬＤＤ構造の第一導電型の駆動回路用ＴＦＴ２０については、弱いエンハンス・モードとしてある為、オフセット構造の第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於けるゲート・バイアス値をＬＤＤ構造の第一導電型の駆動回路用ＴＦＴ２０のオン状態に於けるゲート・バイアス値よりも大きくとり得る。図６に示す例で説明すると、例えば、交点Ｒの位置をＶGS＝＋２Ｖとし、オン状態を｜ＶGS｜＝１０Ｖとする。こうすると、オフセット構造の第二導電型の駆動回路用ＴＦＴ３０′のオン状態に於けるゲート・バイアス値は、一点鎖線Ｌ４′で表す特性では約−１２Ｖに相当し、ＬＤＤ構造の第一導電型の駆動回路用ＴＦＴ２０のオン状態に於けるゲート・バイアス値は、一点鎖線Ｌ３で表す特性では約＋８Ｖに相当するので、オン電流のバランスをとる事が可能となる。又この手法では、オフセット構造の第二導電型の駆動回路用ＴＦＴ３０′と、ＬＤＤ構造の第一導電型の駆動回路用ＴＦＴ２０との間に於いて、トランジスタ容量を同等にする事も可能で有る。即ち第二導電型の駆動回路用ＴＦＴ３０′と、第一導電型の駆動回路用ＴＦＴ２０との間に於けるオン電流のバランスは、チャネルドープ（オフセット領域３１１′、３２１′に於けるドープ量）によって確保している為、両ＴＦＴの間でチャネル長／チャネル幅を同等とする事によって、両ＴＦＴの間でのトランジスタ容量のバランスを確保する事が出来る。それ故、トランジスタ容量が同等で、且つ、オン電流が同等で有る為、安定に高速動作するＣＭＯＳ回路を得る事が出来る。
【０１４８】
斯様な構成のＴＦＴの製造方法は、実施例１と概ね同様で有る為、製造方法の説明を省略するが、各領域への不純物の導入量については、チャネルドープ量に対応して最適な値に設定される。又最適チャネルドープ量は、ゲート絶縁膜質や下地保護膜（半導体層と基板との間の保護膜）の質などにより異なる。
【０１４９】
［実施例１、２の変形例］
尚本例の様に、オフセット領域３１１′、３２１′を形成する事により、ゲート電極３５に対峙する部分を低濃度領域とする方法であれば、シリコン膜１０ａ、２０ａ、３０ａにゲート絶縁膜１４、２４、３４を形成した後、低濃度第二導電型シリコン膜形成工程に於いてボロンイオン（低濃度第二導電型の不純物）を打ち込む方法に代えて、シリコン膜１０ａ、２０ａ、３０ａに対してゲート絶縁膜１４、２４、３４を形成する前に、低濃度第二導電型シリコン膜形成工程に於いてボロンイオンを打ち込み、その後に、ゲート絶縁膜１４、２４、３４を形成してもよい。
【０１５０】
又真性のシリコン膜１０ａ、２０ａ、３０ａを形成した後に、低濃度第二導電型シリコン膜形成工程に於いて低濃度第二導電型の不純物を打ち込む方法に代えて、Ｂ２Ｈ６ とＳｉＨ６ との混合ガスを用いて低濃度のボロンをドープしたシリコン膜（ドープトシリコン膜／ドープト半導体膜）を低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａとしてＣＶＤ法により形成した後、それにゲート絶縁膜１４、２４、３４を形成し、しかる後に、図４（ｂ）〜（ｄ）に示す工程、または図５（ｂ）〜（ｄ）に示す工程を行なってもよい。
【０１５１】
更に本例のアクティブマトリクス基板の製造方法では、いずれの場合にも、少なくとも、低濃度第二導電型不純物導入工程、ゲート電極形成工程、低濃度第一導電型不純物導入工程、高濃度第一導電型不純物導入工程、及び高濃度第２導電型不純物導入工程を行なうが、これらの工程間に於いて、その順序については、低濃度第二導電型不純物導入工程を、ゲート電極形成工程を行なう以前に各ＴＦＴのチャネル領域に対するチャネルドープと同時に行い、低濃度第一導電型不純物導入工程を、ゲート電極形成工程を行なった後にゲート電極をマスクとして行うのであれば、表１に示す条件Ａ〜条件Ｔのいずれの工程順序を用いてもよい。
【０１５２】
【表１】
0003948034.tif 000002
【０１５３】
即ち表１には、低濃度第二導電型不純物導入工程をＣ／Ｄ（Ｐ- ）、ゲート電極形成工程をＧａｔｅ、低濃度第一導電型不純物導入工程をＮ- 、高濃度第一導電型不純物導入工程をＮ+ 、及び高濃度第二導電型不純物導入工程をＰ+ で示してあり、その内の条件Ａは、図４を参照して説明した工程順序で有り、その内の条件Ｃは、図５を参照して説明した工程順序で有る。
【０１５４】
低濃度第二導電型不純物導入工程は、低濃度第二導電型不純物を含むドープト半導体膜を成膜する工程で作成してもよい。例えば、ボロンをドープするとき、ＣＶＤ炉にモノシラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）と同時にジボラン（Ｂ2 Ｈ6 ）を導入する事によって得られる。ＬＰＣＰＤ法でこれらドープト半導体膜を堆積する場合、ジボラン等の添加物の濃度は、０．１ｐｐｍから１００ｐｐｍ程度が好ましく、希釈ガスは水素、ヘリウム、窒素が適して居る。一方、ＰＥＣＶＤ法で堆積する場合は、濃度は先と同じで有るが、希釈ガスは、ヘリウム、アルゴンなどが適して居る。こうして、ドープト半導体膜を堆積した後、パターニングを施し、さらにゲート絶縁膜を半導体膜の表面に形成してもよい。
【０１５５】
又不純物導入方法としては、例えば、ドーパントガスから発生した全てのイオンを質量分離せずに打ち込む方法、いわゆるイオンドーピング法を用いてもよい。この方法で、例えば、第一導電型の不純物を高濃度に打ち込む場合には、ＰＨ3 を約１％〜約１０％含み、残部が水素ガスやヘリウムガスからなる混合ガスを用い、この混合ガスから発生する全てのイオンを質量分離せずに打ち込む。これに対して、第一導電型の不純物を低濃度に打ち込む場合には、ＰＨ3 を約０．０１％〜約１％含み、残部が水素ガス等からなる混合ガスから発生する全てのイオンを質量分離せずに打ち込んだ後、純水素ガスから発生するイオンを質量分離せずに打ち込んで、シリコン膜中の不整結合を終端化する事が好ましい。更に不純物の導入方法については、イオン注入法やイオンドーピング法の他にも、プラズマドーピング法、レーザドーピング法などを用いてもよい。
【０１５６】
本例のアクティブマトリクス基板１では、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の第一導電型の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１の不純物濃度を約１．０×１０18ｃｍ-3とし、第一導電型の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２の不純物濃度を約１．０×１０20ｃｍ-3としたが、かかる濃度については、アクティブマトリクス基板１の仕様などに応じて最適な値に設定されるべき性質のもので有り、上記の数値に限らない。さらに又マスクの材質についてもレジストマスクに限らない。
【０１５７】
［実施例３］
（アクティブマトリクス基板の構成）
図７は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図、図８は、液晶表示装置の構成を模式的に示すブロック図で有る。
【０１５８】
図７に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板では、その左側領域から右側領域に向かって駆動回路部、画素領域、及びこの画素領域内の保持容量形成領域を模式的に示す様に、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１０、及び保持容量４０が同一の絶縁基板２の上に形成されて居る。
【０１５９】
本例では、図８に示す様に、画素領域には前段の走査線９１との間に保持容量４０が形成され、この保持容量４０は液晶セル（液晶容量９４）での電荷の保持特性を高める機能を有して居る。この保持容量４０は、画素用ＴＦＴ１０を形成する為のシリコン膜Ｓ１と同時形成されたシリコン膜Ｓ２を導電化したものを下層側電極部４０ｃ（第一の電極部）とし、この下層側電極部４０ｃに対して前段の走査線９１から張り出した上層側電極部４５（第二の電極部）が重なった状態に有る。尚保持容量４０は、各画素領域に於いて前段の走査線９１との間に構成されているが、専用の容量線との間に構成される場合も有る。
【０１６０】
再び、図７に於いて、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、いずれも、ソース・ドレイン領域１１、１２、２１、２２、３１、３２の間にチャネルを形成する為のチャネル領域１３、２３、３３を有して居る。これらのチャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある為、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。従って、第一導電型の駆動回路用ＴＦＴ２０および第二導電型の駆動回路用ＴＦＴ３０のスレッショルド電圧（Ｖｔｈ）を所定の値に設定して有る。一般に、正孔の移動度は電子の移動度に比して小さい為、従来は、第二導電型の駆動回路用ＴＦＴのオン電流が第一導電型の駆動回路用ＴＦＴのオン電流に比して著しく小さい傾向にあった。かかる問題点は、本例では、Ｖｔｈを調整する事により、ほぼ解消できて居る。それ故、本例のアクティブマトリクス基板１では、ＣＭＯＳ回路を構成するＴＦＴ間に於けるオン電流のバランスがよい。
【０１６１】
第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、チャネル領域１３、２３、３３の表面側に対して、ゲート絶縁膜１４、２４、３４（厚さが約１２００オングストロームのシリコン酸化膜）を介して対峙するゲート電極１５、２５、３５を有する。
【０１６２】
この様に構成したアクティブマトリクス基板１に於いて、ソース・ドレイン領域１１、１２、２１、２２、３１、３２は、ゲート電極１５、２５、３５の端部に対してゲート絶縁膜１４、２４、３４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を有しており、いずれのＴＦＴもＬＤＤ構造になって居る。
【０１６３】
尚第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０のソース・ドレイン領域１１、１２、２１、２２、３１、３２の内、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を除く領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、３１２、３２２で有る。これらの高濃度領域に対して、各ＴＦＴに対する信号線や画素電極などのソース・ドレイン電極１６、１７、２６、２７、３６、３７が層間絶縁膜４のコンタクトホールを介して電気的に接続して居る。
【０１６４】
（ＴＦＴのオン・オフリーク電流特性）
この様に構成したＴＦＴは、ゲート電極１５、２５、３５の端部に対峙する部分が低濃度領域（低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１）で有る為、ドレイン端に於ける電界強度が緩和された状態に有る。それ故、図３２に第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）のドレイン電流−ゲート電圧特性を実線Ｌ３で示し、第二導電型のＴＦＴ（第二導電型の駆動回路用ＴＦＴ３０）のドレイン電流−ゲート電圧特性を点線Ｌ４で示す様に、ＴＦＴのオフリーク電流が著しく小さい。
【０１６５】
又図３１（ａ）にＬＤＤ構造の第一導電型のＴＦＴ（第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０）に於ける耐電圧特性を実線Ｌ２１で示し、図３１（ｂ）にＬＤＤ構造の第二導電型のＴＦＴに於ける耐電圧特性を実線Ｌ２２で示す様に、ＬＤＤ構造のＴＦＴは、セルフアライン構造のＴＦＴに比較して、ソース・ドレイン間の耐電圧が高いので、チャネル長を短くする事が出来る。
【０１６６】
（ＴＦＴの製造方法）
斯様な構造のアクティブマトリクス基板１は、例えば以下の方法により製造出来る。尚以下の説明に於いて、不純物濃度はいずれも活性化アニール後の不純物濃度で表して有る。
【０１６７】
まず、ＴＦＴのＶｔｈを調整する為に、半導体膜に低濃度で不純物を導入する。即ち図９（ａ）に示す様に、石英基板などの絶縁基板２の表面の内、画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域に、例えば、不純物濃度が１×１０17ｃｍ-3の低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａ、４０ａ、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を同時に形成する（低濃度第二導電型シリコン膜形成工程）。
【０１６８】
それには、絶縁基板２の表面に、ＬＰＣＶＤ法またはプラズマＣＶＤ法などを用いて真性のポリシリコン膜を形成した後、ポリシリコン膜をフォトリソグラフィ法によってパタニングして、それを島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａにする（シリコン膜形成工程）。
【０１６９】
尚ポリシリコン膜は、アモルファスシリコン膜を形成した後、レーザアニール法または固相成長法により結晶粒を成長させて形成する場合も有る。次に、島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａに対して、熱酸化法、ＴＥＯＳ−ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、ＨＴＯ法などにより、厚さが約１２００オングストロームのシリコン酸化膜からなるゲート絶縁膜１４、２４、３４、及び誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。
【０１７０】
しかる後に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第２導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。その結果、シリコン膜１０ａ、２０ａ、３０ａ、４０ａは、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａ、４０ａとなる。
【０１７１】
次に、図９（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、ゲート電極１５、２５の形成予定領域をわずか広めに覆うレジストマスク１０１を形成する（１回目のマスク形成工程）。
【０１７２】
続いて、例えば、リンイオン（第一導電型不純物／第一導電型不純物）を約１×１０14ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０１７３】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａの内、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２となる。又低濃度第二導電型のシリコン膜４０ａは、導電型が反転して不純物濃度が約１×１０１９ｃｍ−３の低濃度第一導電型の下層側電極部４０ｃ（第一の電極部）となる。又不純物が導入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク１０１を除去する。
【０１７４】
次に、図９（ｃ）に示す様に、ゲート絶縁膜１４、２４、３４の表面にドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には上層側電極部４５（第二の電極部）を形成する（ゲート電極形成工程）。この上層側電極部４５は前段の信号線の一部であってもよい。この様にして、下層側電極部４０ｃと上層側電極部４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０１７５】
次に、第一導電型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うレジストマスク１０２を形成する（２回目のマスク形成工程）。
【０１７６】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０１７７】
その結果、低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク１０２を除去する。
【０１７８】
次に、図９（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共に、ゲート電極３５を広めに覆うレジストマスク１０３を形成する（３回目のマスク形成工程）。
【０１７９】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０１８０】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク１０３で覆われていた部分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０１８１】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１０３を除去する。
【０１８２】
次に、図９（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク１０４を形成する（４回目のマスク形成工程）。
【０１８３】
続いて、リンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０１８４】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２２１、２２２が形成される。又低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１０４で覆われていた部分はそのまま不純物濃度が約１×１０19ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。
【０１８５】
この様にして、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１０４を除去する。
【０１８６】
以降、図７に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１０１〜１０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によってアクティブマトリクス基板１等の半導体装置を製造出来る。
【０１８７】
この様に、本例のアクティブマトリクス基板１の製造方法では、図９（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｃを形成して居る。従って、従来の製造方法に比較してマスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有る。それ故、少ない製造工程数によってＴＦＴと容量素子（保持容量４０）を形成しながら、各ＴＦＴの電気的特性を向上する事が出来る。
【０１８８】
尚表２乃至表４に於いて、チャネルドープ工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、低濃度第二導電型不純物導入工程を「Ｐ- 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程を「Ｇ」で略しながら工程順序を示す様に、図９（ｃ）に示す低濃度第二導電型不純物導入工程、図９（ｄ）に示す高濃度第二導電型不純物導入工程、及び図９（ｅ）に示す高濃度第一導電型不純物導入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、および上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｃを形成するのであれば、いずれの工程順序であってもよい。
【０１８９】
【表２】
0003948034.tif 000003
【０１９０】
【表３】
0003948034.tif 000004
【０１９１】
【表４】
0003948034.tif 000005
【０１９２】
［実施例４］
本例のアクティブマトリクス基板の構造については、実施例３と同じく図７を参照して説明する。
【０１９３】
図７に於いて、本例のアクティブマトリクス基板１の特徴点は、実施例３に係る製造方法と同じ工程数で製造しながら、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を保持容量４０の下層側電極部４０ｃよりも低濃度化した点に有る。
【０１９４】
即ち保持容量４０の下層側電極部４０ｃは、実施例３と同様、不純物濃度が約１×１０１９ｃｍ−３の低濃度第一導電型領域で有るが、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１は、保持容量４０の下層側電極部４０ｃと同等量のリンイオン（不純物濃度で約１×１０19ｃｍ-3のリンイオン）で有ると共に、第二導電型の駆動回路用ＴＦＴ３０の低濃度領域３１１、３２１と同等量のボロンイオン（不純物濃度で約１．１×１０18ｃｍ-3のボロンイオン）が導入された低濃度第第一導電型領域で有る。従って、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１の不純物濃度は、約９×１０18ｃｍ-3で有る。
【０１９５】
斯様な構成のアクティブマトリクス基板１は、以下に説明する製造方法により製造する事が出来る。尚以下に説明する製造方法は、実施例３と共通する工程を有するので、かかる工程については簡単に説明する。
【０１９６】
まず、図１０（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０１９７】
次に、１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０１９８】
次に、図１０（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５の形成領域をわずか広めに覆うレジストマスク２０１を形成する（１回目のマスク形成工程）。
【０１９９】
続いて、リンイオンを約１×１０14ｃｍ-2のドーズ量でイオン注入し（２回目の不純物導入工程／低濃度第一導電型不純物導入工程）、不純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２、および低濃度第一導電型の下層側電極部４０ｃを形成する。
【０２００】
次に、図１０（ｃ）に示す様に、ゲート電極１５、２５、３５及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０２０１】
以上の各工程は、実施例３に係る製造方法と同じで有る。
【０２０２】
次に、保持容量４０の形成領域を覆うと共に、レジストマスク２０１と同様、ゲート電極１５、２５をもわずか広めに覆うレジストマスク２０２を形成する（２回目のマスク形成工程）。
【０２０３】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０２０４】
その結果、シリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。
【０２０５】
一方、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２は、そこに打ち込まれたボロンイオンによって実質的に低濃度化し、低濃度第一導電型のソース・ドレイン領域１１、１２、１１、１２の不純物濃度は、約９×１０18ｃｍ-3となる。しかる後に、レジストマスク２０２を除去する。
【０２０６】
以降は、実施例３と同様、図１０（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共に、ゲート電極３５を広めに覆うレジストマスク２０３を形成する（３回目のマスク形成工程）。
【０２０７】
続いて、ボロンイオン（第二導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第二導電型不純物導入工程）。  その結果、低濃度第二導電型のソース・ドレイン領域３１、３２は、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２、及び不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。この様にして第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク２０３を除去する。
【０２０８】
次に、図１０（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク２０４を形成する（４回目のマスク形成工程）。
【０２０９】
続いて、リンイオン（第一導電型不純物）を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０２１０】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２は、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、及び不純物濃度が約９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク２０４を除去する。
【０２１１】
その結果、レジストマスク２０１〜２０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０２１２】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１０（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｃを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有るなど、実施例３と同様な効果を奏する。
【０２１３】
又図１０（ｃ）に示す様に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程に於いて、このとき打ち込むボロンイオンを第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域にも打ち込んで居る。即ち低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を援用して、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の不純物濃度を変えて居る。この為、実施例３に比較して工程数を増やす事なく、保持容量４０の下層側電極部４０ｃよりも低濃度化した低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成出来る。それ故、少ない工程数で、各ＴＦＴの電気的特性をさらに向上する事が出来る。
【０２１４】
尚実施例３と同様、表２乃至表４に示す様に、図１０（ｃ）に示す低濃度第二導電型不純物導入工程、図１０（ｄ）に示す高濃度第二導電型不純物導入工程、及び図１０（ｅ）に示す高濃度第一導電型不純物導入工程の間でその順序を入れ換えるなど、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｃを形成するのであれば、いずれの工程順序であってもよい。
【０２１５】
［実施例５］
図１０（ｃ）に於いて、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を援用して、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内の一方だけの不純物濃度を変えてもよい。
【０２１６】
例えば、本例では、実施例３、４に係る製造方法と同じ工程数で製造しながら、図７に示す第一導電型の画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１の不純物濃度を第一導電型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域２１１、２２１よりも低濃度化して居る。即ち本例のアクティブマトリクス基板１に於いて、保持容量４０の下層側電極部４０ｃ、及び第一導電型の駆動回路用ＴＦＴの低濃度ソース・ドレイン領域２１１、２２１は、実施例３と同様、不純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型領域で有るが、第一導電型の画素用ＴＦＴの低濃度ソース・ドレイン領域１１１、１２１は、保持容量４０の下層側電極部４０ｃと同等量のリンイオン（不純物濃度で約１×１０19ｃｍ-3のリンイオン）とともに、第二導電型の駆動回路用ＴＦＴ３０の低濃度領域３１１、３２１と同等量のボロンイオン（不純物濃度で約１．１×１０18ｃｍ-3のボロンイオン）が導入された低濃度第第一導電型領域で有る。従って、低濃度ソース・ドレイン領域１１１、１２１の不純物濃度は、約９×１０18ｃｍ-3で有る。
【０２１７】
斯様な構成のアクティブマトリクス基板１を製造するにあたって、本例では、以下の製造方法を用いて居る。
【０２１８】
まず、図１１（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４及び、誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０２１９】
しかる後に、１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込んでチャネルドープを行なう（１回目の不純物導入工程）。
【０２２０】
次に、図１１（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５の形成領域を広めに覆うレジストマスク３０１を形成する（１回目のマスク形成工程）。
【０２２１】
続いて、リンイオンを約１×１０14ｃｍ-2のドーズ量でイオン注入し（２回目の不純物導入工程／低濃度第一導電型不純物導入工程）、不純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２、および下層側電極部４０ｃを形成する。
【０２２２】
次に、図１１（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する。この様にして保持容量４０を形成する。
【０２２３】
以上の各工程は、実施例３、４に係る製造方法と同じで有る。
【０２２４】
次に、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うとともに、レジストマスク３０１と同様、ゲート電極１５をもわずか広めに覆うレジストマスク３０２を形成する（２回目のマスク形成工程）。
【０２２５】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０２２６】
その結果、シリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。又低濃度第一導電型のソース・ドレイン領域１１、１２は、そこに打ち込まれたボロンイオンによって実質的に低濃度化し、低濃度第一導電型のソース・ドレイン領域１１、１２の不純物濃度は、約９×１０18ｃｍ-3となる。しかる後に、レジストマスク３０２を除去する。
【０２２７】
以降は、実施例３と同様、図１１（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共に、ゲート電極３５を広めに覆うレジストマスク３０３を形成する（３回目のマスク形成工程）。
【０２２８】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０２２９】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２は、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２、及び不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク３０３を除去する。
【０２３０】
次に、図１１（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク３０４を形成する（４回目のマスク形成工程）。
【０２３１】
続いて、リンイオン（第一導電型不純物）を１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０２３２】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２は、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、不純物濃度が約９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、及び不純物濃度が約１×１０19ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ１０および第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク３０４を除去する。
【０２３３】
従って、レジストマスク３０１〜３０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０２３４】
この様に、本例のアクティブマトリクス基板１の製造方法では実施例３、４と同様な効果を奏するのに加えて、図１１（ｃ）に示した様に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を援用して低濃度第一導電型のソース・ドレイン領域１１、１２の不純物濃度を変えて居る。この為、実施例３、４に比較して工程数を増やす事なく、保持容量４０の下層側電極部４０ｃ、及び低濃度ソース・ドレイン領域２１１、２２１よりも低濃度化した低濃度ソース・ドレイン領域１１１、１２１を形成出来る。それ故、第一導電型の駆動回路用ＴＦＴ２０の低濃度ソース・ドレイン領域２１１、２２１、及び下層側電極部４０ｃの不純物濃度をそのままにして画素用ＴＦＴ１０の低濃度ソース・ドレイン領域１１１、１２１を低濃度化し、駆動回路に於ける動作速度を犠牲にする事なく、画素用ＴＦＴ１０のオフリーク電流をさらに低減するなど、少ない工程数で、各ＴＦＴの電気的特性を領域毎に最適化する事が出来る。
【０２３５】
尚図１１（ｃ）に示す低濃度第二導電型不純物導入工程、図１１（ｄ）に示す高濃度第二導電型不純物導入工程、及び図１１（ｅ）に示す高濃度第一導電型不純物導入工程の間では、順序を入れ換えてもよい事は勿論で有る。
【０２３６】
［実施例６］
図１２は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。
【０２３７】
図１２に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１では、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′のチャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある為、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。従って、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０′のスレッショルド電圧を所定の値に設定して有る。
【０２３８】
この様に構成したアクティブマトリクス基板１に於いて、ソース・ドレイン領域１１、１２、２１、２２は、ゲート電極１５、２５の端部に対してゲート絶縁膜１４、２４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を備えており、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居る。
【０２３９】
これに対して、第二導電型の駆動回路用ＴＦＴ３０′は、オフセットゲート構造を有しており、ソース・ドレイン領域３１、３２に於いて、ゲート電極３５の端部に対してゲート絶縁膜３４を介して対峙する部分はオフセット領域３１１′、３２１′で有る。このオフセット領域３１１′、３２１′は、チャネル領域３３と同じく、不純物濃度が約１×１０17ｃｍ−３の低濃度第二導電型領域で有る。
【０２４０】
又保持容量４０に於いて、その下層側電極部４０ｃは、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１と同時形成された低濃度第一導電型領域で有る。
【０２４１】
尚第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０のソース領域１１、２１、及びドレイン領域１２、２２の内、低濃度ソース領域１１１、２１１、及び低濃度ドレイン領域１２１、２２１を除く領域は、不純物濃度が約１×１０２０ｃｍ−３の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２で有る。これらの高濃度領域に対して、各ＴＦＴに対する信号線や画素電極などのソース・ドレイン電極１６、１７、２６、２７が、層間絶縁膜４のコンタクトホールを介して電気的に接続して居る。又第二導電型の駆動回路用ＴＦＴ３０′のソース・ドレイン領域３１、３２では、オフセット領域３１１′、３２１′に隣接する不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２に対して、信号線などのソース・ドレイン電極３６、３７が層間絶縁膜４のコンタクトホールを介して電気的に接続して居る。
【０２４２】
（ＴＦＴのオン・オフリーク電流特性）
この様に構成したアクティブマトリクス基板１に於いて、オフセットゲート構造のＴＦＴはＬＤＤ構造のＴＦＴと同等のオン・オフリーク電流特性を有するので、いずれのＴＦＴもオフリーク電流が著しく小さい。又オフセットゲート構造のＴＦＴは、耐電圧特性に於いてもＬＤＤ構造のＴＦＴと同等の特性を示す。従って、いずれのＴＦＴもセルフアライン構造のＴＦＴに比較して耐電圧が高いので、チャネル長を短くする事が出来る。
【０２４３】
（ＴＦＴの製造方法）
斯様な構造のアクティブマトリクス基板１は、以下の方法により製造出来る。
【０２４４】
まず、実施例３と同様、図１３（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０２４５】
次に、１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０２４６】
次に、図１３（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５の形成領域をわずか広めに覆うレジストマスク４０１を形成する（１回目のマスク形成工程）。
【０２４７】
続いて、リンイオンを約１×１０14ｃｍ-2のドーズ量でイオン注入し（２回目の不純物導入工程／低濃度第一導電型不純物導入工程）、不純物濃度が約１×１０19ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２、および下層側電極部４０ｃを形成する。
【０２４８】
次に、図１３（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する。この様にして保持容量４０を形成する。
【０２４９】
次に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５をも広めに覆うレジストマスク４０２を形成する（２回目のマスク形成工程）。
【０２５０】
この状態で、ボロンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第二導電型不純物導入工程／３回目の不純物導入工程）。
【０２５１】
その結果、低濃度第二導電型のシリコン膜３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度第二導電型のシリコン膜３０ａの内、レジストマスク４０２で覆われていた部分はそのまま不純物濃度が約１×１０17ｃｍ-3のオフセット領域３１１′、３２１′となる。勿論、チャネル領域３３は不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０２５２】
この様にして、第二導電型の駆動回路用ＴＦＴ３０′を形成する。しかる後に、レジストマスク４０２を除去する。
【０２５３】
次に、図１３（ｄ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域に加えて、ゲート電極１５、２５をも広めに覆うレジストマスク４０３を形成する（３回目のマスク形成工程）。
【０２５４】
続いて、リンイオン（第一導電型不純物）を１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０２５５】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２は、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２、及び不純物濃度が約１×１０19ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク４０３を除去する。
【０２５６】
従って、レジストマスク４０１〜４０３を形成する為の３回のマスク形成工程と、４回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０２５７】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１３（ｂ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｃを形成して居る。従って、従来の製造方法に比較してマスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０２５８】
更に本例では、図１３（ｃ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する部分を低濃度領域とするにあたって、ＬＤＤ構造ではなく、オフセットゲート構造として居る。この為、実施例３に比較してマスク形成工程及び不純物導入工程のいずれについても１回ずつ少ない。即ち従来の製造方法に比較してマスク形成工程及び不純物導入工程のいずれについても２回ずつ少ない。それ故、最も少ない製造工程数によって、画素領域及び駆動回路部のＴＦＴの電気的特性を向上する事が出来る。
【０２５９】
尚表５及び表６に於いて、チャネルドープ工程を「Ｃ／Ｄ」、低濃度第１導電型不純物導入工程を「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程を「Ｇ」で略しながら工程順序を示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｃを形成するのであれば、いずれの工程順序であってもよい。
【０２６０】
【表５】
0003948034.tif 000006
【０２６１】
【表６】
0003948034.tif 000007
【０２６２】
［実施例７］
図１４は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。
【０２６３】
図１４に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１では、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いても、チャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある為、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０２６４】
本例では、保持容量４０の下層側電極部４０ｄ（第一の電極部）は、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度第一導電型領域で有る。
【０２６５】
斯様な構造のアクティブマトリクス基板１は、例えば以下の方法により製造出来る。
【０２６６】
まず、図１５（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０２６７】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んでチャネルドープを行ない（チャネルドープ工程／１回目の不純物導入工程）。
【０２６８】
次に、図１５（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後に形成するゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク５０１を形成する（１回目のマスク形成工程）。
【０２６９】
続いて、例えば、リンイオン（第一導電型不純物／第一導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０２７０】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａの内、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２となる。又低濃度第二導電型のシリコン膜４０ａも導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に、レジストマスク５０１を除去する。
【０２７１】
次に、図１５（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５（第二の電極部）を形成する（ゲート電極形成工程）。この様にして、下層側電極部４０ｄと上層側電極部４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０２７２】
次に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うレジストマスク５０２を形成する（２回目のマスク形成工程）。
【０２７３】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０２７４】
その結果、低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク５０２を除去する。
【０２７５】
次に、図１５（ｄ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマスク５０３を形成する（３回目のマスク形成工程）。
【０２７６】
続いて、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０２７７】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域２１１、２２１が形成される。尚不純物が導入されなかった部分がチャネル領域２３、３３となる。この様にして、第一導電型の画素用ＴＦＴ１０、および第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク５０３を除去する。
【０２７８】
次に、図１５（ｅ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５を広めに覆うレジストマスク５０４を形成する（４回目のマスク形成工程）。ここで、レジストマスク５０４の端部とゲート電極３５の端部との距離は、０．５μｍ〜２μｍ程度が適して居る。
【０２７９】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０２８０】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク５０４で覆われていた部分はそのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０２８１】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク５０４を除去する。
【０２８２】
以降、図１４に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク５０１〜５０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０２８３】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１５（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｄを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有る。それ故、少ない製造工程数によってＴＦＴと容量素子（保持容量４０）を形成しながら、各ＴＦＴの電気的特性を向上する事が出来る。
【０２８４】
尚表７に於いて、チャネルドープ工程を「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ- 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、低濃度第二導電型不純物導入工程を「Ｐ- 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程を「Ｇ」で略して工程順序を示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｄを形成するのであれば、いずれの工程順序であってもよい。
【０２８５】
【表７】
0003948034.tif 000008
【０２８６】
［実施例８］
本例のアクティブマトリクス基板の構造については実施例７と同じく図１４を参照して説明する。
【０２８７】
図１４に於いて、本例のアクティブマトリクス基板１の特徴点は、実施例７に係る製造方法に比してマスク形成工程が１回少ない点にあり、その製造方法は以下に説明するとおりで有る。
【０２８８】
まず、図１６（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０２８９】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０２９０】
次に、図１６（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後に形成するゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク６０１を形成する（１回目のマスク形成工程）。
【０２９１】
続いて、例えばリンイオン（第一導電型不純物／第一導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０２９２】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａの内、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２となる。又低濃度第二導電型のシリコン膜４０ａも、導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に、レジストマスク６０１を除去する。
【０２９３】
次に、図１６（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０２９４】
次に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うレジストマスク６０２を形成する（２回目のマスク形成工程）。
【０２９５】
続いて、ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０２９６】
その結果、低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。しかる後に、レジストマスク６０２を除去する。
【０２９７】
次に、図１６（ｄ）に示す様に、レジストマスクを形成する事なく、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０２９８】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。尚不純物が導入されなかった部分がチャネル領域２３、３３となる。この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。
【０２９９】
ここで、低濃度第二導電型のソース・ドレイン領域３１、３２にも、リンイオンが１×１０13ｃｍ-2のドーズ量でイオン注入されるが、この低濃度第二導電型のソース・ドレイン領域３１、３２の不純物濃度は、約３．１×１０18ｃｍ-3で有る。従って、低濃度第二導電型のソース・ドレイン領域３１、３２は、実質的にアクセプター型不純物濃度が約２．１×１０18ｃｍ-3に低濃度化するだけで有り、導電型は反転しない。
【０３００】
次に、図１６（ｅ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５を広めに覆うレジストマスク６０３を形成する（３回目のマスク形成工程）。
【０３０１】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０３０２】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク６０３で覆われていた部分はそのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３０３】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク６０３を除去する。
【０３０４】
以降、図１４に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク６０１〜６０３を形成する為の３回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０３０５】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１６（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｄを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０３０６】
しかも、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の工程では、マスクを形成せずに、リンイオンの注入を行う。それ故、３回のマスク形成工程と５回の不純物導入工程によって、各ＴＦＴ及び保持容量４０を製造する事が出来る。
【０３０７】
尚実施例７と同様、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｄを形成するのであれば、表７に示すいずれの工程順序であってもよい。
【０３０８】
［実施例９］
本例のアクティブマトリクス基板の構造については、実施例７と同じく図１４を参照して説明する。本例の特徴点は、実施例８と同様、実施例７に係る製造方法に比してマスク形成工程が１回少ない点にあり、その製造方法は、以下に説明するとおりで有る。
【０３０９】
まず、図１７（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程。）
次に、約１×１０１２ｃｍ−２のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０３１０】
次に、図１７（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０の形成領域を覆うと共に、後に形成するゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク７０１を形成する（１回目のマスク形成工程）。
【０３１１】
続いて、例えば、リンイオン（第一導電型不純物／第一導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０３１２】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａの内、リンイオンが打ち込まれた領域は、導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２となる。又低濃度第二導電型のシリコン膜４０ａも、導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に、レジストマスク７０１を除去する。
【０３１３】
次に、図１７（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０３１４】
次に、ｐ型の駆動回路用ＴＦＴ３０の形成領域を覆うレジストマスク７０２を形成する（２回目のマスク形成工程）。
【０３１５】
続いて、リンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０３１６】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。尚不純物が導入されなかった部分がチャネル領域２３、３３となる。この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。
【０３１７】
次に、図１７（ｄ）に示す様に、レジストマスク７０２を除去し、そのままレジストマスクを形成する事なく、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０３１８】
その結果、低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度ｐ型領域３１，３２が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。
【０３１９】
ここで、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の側にも、ボロンイオンが１×１０13ｃｍ-2のドーズ量でイオン注入されるが、その低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１の不純物濃度は、約２．９×１０18ｃｍ-3で有る。従って、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１は、実質的にドナー型不純物濃度が約１．９×１０18ｃｍ-3に低濃度化するだけで有り、導電型は反転しない。又高濃度ドース・ドレイン領域１１２、１２２、２１２、２２２も、わずかに低濃度化するだけで有り、導電型は反転せず、いぜんとして高濃度で有る。
【０３２０】
次に、図１７（ｅ）に示す様に、第一導電型の画素用ＴＦＴ１０の形成領域、第一導電型の駆動回路用ＴＦＴ２０の形成領域、及び保持容量４０を覆うと共に、ゲート電極３５を広めに覆うレジストマスク７０３を形成する（３回目のマスク形成工程）。
【０３２１】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０３２２】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク７０３で覆われていた部分は、そのまま不純物濃度が約２．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３２３】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク７０３を除去する。
【０３２４】
以降、図１４に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク７０１〜７０３を形成する為の３回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０３２５】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１７（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｄを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０３２６】
しかも、低濃度ソース・ドレイン領域３１１、３２１を形成する為の工程では、マスクを形成せずに、ボロンイオンの注入を行う。それ故、３回のマスク形成工程と５回の不純物導入工程によって、各ＴＦＴ及び保持容量４０を製造する事が出来る。
【０３２７】
尚実施例７と同様、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｄを形成するのであれば、表７に示すいずれの工程順序であってもよい。
【０３２８】
［実施例１０］
図１８は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。
【０３２９】
図１８に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１では、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０は、ＬＤＤ構造になって居る。これに対して、第二導電型の駆動回路用ＴＦＴ３０′は、オフセットゲート構造を有して居る。
【０３３０】
本例では、保持容量４０２の下層側電極部４０ｄは、第一導電型の駆動回路用ＴＦＴ２０、及び第一導電型の画素用ＴＦＴ１０の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度の第一導電型領域で有る。
【０３３１】
斯様な構造のアクティブマトリクス基板１は、以下の方法により製造出来る。
【０３３２】
まず、図１９（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０３３３】
しかる後に、１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０３３４】
次に、図１９（ｂ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域を覆うと共に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０のゲート電極１５、２５の形成予定領域を広めに覆うレジストマスク８０１を形成する（１回目のマスク形成工程）。
【０３３５】
続いて、第一導電型不純物、例えばリンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０３３６】
その結果、シリコン膜１０ａ、２０ａの内、リンイオンが打ち込まれた領域は導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１１、２２１となる。又シリコン膜４０ａは導電型が反転して不純物濃度が約１×１０20ｃｍ-3の高濃度第一導電型の下層側電極部４０ｄとなる。しかる後に、レジストマスク８０１を除去する。
【０３３７】
次に、図１９（ｃ）に示す様に、ゲート絶縁膜１４、２４、３４の表面にドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する（ゲート電極形成工程）。同時に、誘電体膜４４の表面には、上層側電極部４５を形成する。この上層側電極部４５は、前段の信号線の一部であってもよい。この様にして、下層側電極部４０ｃと上層側電極部４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０３３８】
次に、第二導電型の駆動回路用ＴＦＴ３０を覆うレジストマスク８０２を形成する（２回目のマスク形成工程）。
【０３３９】
この状態で、リンイオンを１×１０13ｃｍ-2のドーズ量でイオン注入する（低濃度第一導電型不純物導入工程／３回目の不純物導入工程）。
【０３４０】
その結果、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２に挟まれた低濃度第二導電型のシリコン膜２０ａ、３０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ−３の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１が形成される。尚不純物が導入されなかった部分がチャネル領域２３、３３となる。この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。
【０３４１】
次に、図１９（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５を広めに覆うレジストマスク８０３を形成する（３回目のマスク形成工程）。
【０３４２】
この状態で、ボロンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第二導電型不純物導入工程／４回目の不純物導入工程）。
【０３４３】
その結果、低濃度第二導電型のシリコン膜３０ａには、不純物濃度が１×１０２０ｃｍ−３の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度第二導電型のシリコン膜３０ａの内、レジストマスク８０３で覆われていた部分は、そのまま不純物濃度が約１×１０17ｃｍ-3のオフセット領域３１１′、３２１′と成る。チャンネル領域３３は、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。
【０３４４】
この様にして、第二導電型の駆動回路用ＴＦＴ３０′を形成する。しかる後に、レジストマスク８０３を除去する。
【０３４５】
従って、レジストマスク８０１〜８０３を形成する為の３回のマスク形成工程と、４回の不純物導入工程によって、アクティブマトリクス基板１を製造出来る。
【０３４６】
この様に、本例のアクティブマトリクス基板１の製造方法では、図１９（ｂ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の高濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｄを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０３４７】
更に本例では、図１９（ｃ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート電極３５の端部に対峙する部分を低濃度領域とするにあたって、ＬＤＤ構造ではなく、オフセットゲート構造として居る。この為、実施例３に比較して、マスク形成工程及び不純物導入工程のいずれについても１回ずつ少ない。即ち従来の製造方法に比較して、マスク形成工程及び不純物導入工程のいずれについても２回ずつ少ない。それ故、最も少ない製造工程数によって、画素領域及び駆動回路部のＴＦＴの電気的特性を向上する事が出来る。
【０３４８】
尚表８に於いて、チャネルドープ工程を「Ｃ／Ｄ」、低濃度第一導電型不純物導入工程を「Ｎ− 」、高濃度第一導電型不純物導入工程を「Ｎ+ 」、高濃度第二導電型不純物導入工程を「Ｐ+ 」、ゲート電極形成工程を「Ｇ」で略しながら工程順序を示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｄを形成するのであれば、いずれの工程順序であってもよい。
【０３４９】
【表８】
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【０３５０】
［実施例１１］
図２０に示す様に、本例のアクティブマトリクス基板１では、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の駆動回路用ＴＦＴ２０、及び第一導電型の画素用ＴＦＴ１０は、いずれもＬＤＤ構造になって居る。
【０３５１】
又本例のアクティブマトリクス基板１では、保持容量４０の下層側電極部４０ｅ（第一の電極部）は、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３１２と同時形成された不純物濃度が１×１０19ｃｍ-3の低濃度第二導電型領域で有る。
【０３５２】
斯様な構造のアクティブマトリクス基板１は、例えば、以下の方法により製造出来る。
【０３５３】
まず、図２１（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０３５４】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０３５５】
次に、図２１（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、後に形成するゲート電極３５の形成領域をわずか広めに覆うレジストマスク９０１を形成する（１回目のマスク形成工程）。
【０３５６】
続いて、例えば、ボロンリンイオン（第二導電型不純物／第二導電型不純物）を約１×１０14ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０３５７】
その結果、低濃度第二導電型のシリコン膜３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。又低濃度第二導電型のシリコン膜４０ａは、不純物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層側電極部４０ｅとなる。しかる後に、レジストマスク９０１を除去する。
【０３５８】
次に、図２１（ｃ）に示す様に、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には、上層側電極部４５（第二の電極部）を形成する（ゲート電極形成工程）。この上層側電極部４５は、前段の信号線の一部であってもよい。この様にして、下層側電極部４０ｅと上層側電極部４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０３５９】
次に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うレジストマスク９０２を形成する（２回目のマスク形成工程）。
【０３６０】
続いて、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０３６１】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク９０２を除去する。
【０３６２】
次に、図２１（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５を広めに覆うレジストマスク９０３を形成する（３回目のマスク形成工程）。
【０３６３】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０３６４】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク１０３で覆われていた部分は、そのまま不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３６５】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク９０３を除去する。
【０３６６】
次に、図２１（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０を覆うとともに、ゲート電極１５、２５を広めに覆うレジストマスク９０４を形成する（４回目のマスク形成工程）。
【０３６７】
続いて、リンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０３６８】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。又低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク９０４で覆われていた部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。
【０３６９】
この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク９０４を除去する。
【０３７０】
以降、図２０に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク９０１〜９０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０３７１】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２１（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｅを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有る。それ故、少ない製造工程数によって、ＴＦＴと容量素子（保持容量４０）を形成しながら、画素領域および駆動回路部の各ＴＦＴの電気的特性を向上する事が出来る。
【０３７２】
尚本例の製造方法は、表２乃至表４に示した実施例３に係る製造方法に於いて、「Ｎ- 」で示す低濃度第一導電型不純物導入工程と、「Ｐ- 」で示す低濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｅを形成するのであれば、６０通りの工程順序の内、いずれの工程順序であってもよい。
【０３７３】
［実施例１２〕
本例のアクティブマトリクス基板１の特徴点は、実施例１１に係る製造方法と同じ工程数で製造しながら、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１を保持容量４０の下層側電極部４０ｅよりも低濃度化した点に有る。
【０３７４】
即ち図２０に於いて、保持容量４０の下層側電極部４０ｅは、実施例１１と同様、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１と同時に形成されたもので有るが、下層側電極部４０ｅの不純物濃度が約１×１０19ｃｍ-3の低濃度第二導電型領域で有るのに対し、第二導電型の駆動回路用ＴＦＴ３０の低濃度ソース・ドレイン領域３１１、３２１は不純物濃度が約９×１０18ｃｍ-3で有る。
【０３７５】
尚本例のアクティブマトリクス基板１では、第二導電型の駆動回路用ＴＦＴ３０、第一導電型の駆動回路用ＴＦＴ２０、第一導電型の画素用ＴＦＴ１０のいずれもが、ゲート電極１５、２５、３５の端部に対してゲート絶縁膜１４、２４、３４を介して対峙する部分に低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１、３１１、３２１を備えるＬＤＤ構造になって居る。
【０３７６】
斯様な構造のアクティブマトリクス基板１は、例えば以下の方法により製造出来る。尚以下の説明に於いて、不純物濃度はいずれも活性化アニール後の不純物濃度で表して有る。
【０３７７】
まず、図２２（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０３７８】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んでチャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０３７９】
次に、図２２（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、後に形成する第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定領域をわずか広めに覆うレジストマスク１１０１を形成する（１回目のマスク形成工程）。
【０３８０】
続いて、例えば、ボロンイオン（第二導電型不純物／第二導電型不純物）を約１×１０14ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／低濃度第２導電型不純物導入工程）。
【０３８１】
その結果、低濃度第二導電型のシリコン膜３０ａには、不純物濃度が約１×１０19ｃｍ-3の低濃度第二導電型のソース・ドレイン領域３１、３２が形成される。又低濃度第二導電型のシリコン膜４０ａは、不純物濃度が約１×１０19ｃｍ-3の低濃度第二導電型の下層側電極部４０ｅとなる。しかる後にレジストマスク１１０１を除去する。
【０３８２】
次に、図２２（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０３８３】
次に、保持容量４０の形成領域を覆うレジストマスク１１０２を形成する（２回目のマスク形成工程）。
【０３８４】
続いて、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０３８５】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。
【０３８６】
ここで、低濃度第二導電型のシリコン膜３１、３２にも、リンイオンが約１×１０13ｃｍ-2のドーズ量でイオン注入されるが、低濃度第二導電型のシリコン膜３１、３２の不純物濃度は、約１×１０19ｃｍ-3で有る。従って、低濃度第二導電型のシリコン膜３１、３２は、実質的にアクセプター型不純物濃度が約９×１０18ｃｍ-3にまで低濃度化するが、導電型は反転しない。
【０３８７】
しかる後に、レジストマスク１１０２を除去する。
【０３８８】
次に、図２２（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うと共に、ゲート電極３５を広めに覆うレジストマスク１１０３を形成する（３回目のマスク形成工程）。
【０３８９】
続いて、ボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０３９０】
その結果、低濃度第二導電型のソース・ドレイン領域３１、３２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。又低濃度第二導電型のソース・ドレイン領域３１、３２の内、レジストマスク１１０３で覆われていた部分は、そのまま不純物濃度が約９×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１となる。
【０３９１】
この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１１０３を除去する。
【０３９２】
次に、図２２（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０及び保持容量４０の形成領域を覆うと共に、ゲート電極１５、２５を広めに覆うレジストマスク１１０４を形成する（４回目のマスク形成工程）。
【０３９３】
続いて、リンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０３９４】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２２２、２２２が形成される。又低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１１０４で覆われていた部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。
【０３９５】
この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１１０４を除去する。
【０３９６】
以降、図２０に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１１０１〜１１０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０３９７】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２２（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第一導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｅを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有るなど、実施例１２と同様な効果を奏する。
【０３９８】
又図２２（ｃ）に示した様に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の低濃度第一導電型不純物導入工程において、このとき打ち込むリンイオンを第二導電型の駆動回路用ＴＦＴ３０の形成領域にも打ち込んで居る。即ち低濃度第一導電型不純物導入工程を援用して、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型のソース・ドレイン領域３１、３２の不純物濃度を変えて居る。この為、実施例１１に比較して工程数を増やす事なく、保持容量４０の下層側電極部４０ｅよりも低濃度化した低濃度ソース・ドレイン領域３１１、３２１を形成出来る。
【０３９９】
尚本例の製造方法は、実施例４に係る製造方法に於いて、低濃度第一導電型不純物導入工程と、低濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の低濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｅを形成するのであれば、表２乃至表４に示す６０通りの工程順序の内、「Ｎ- 」で示す低濃度第一導電型不純物導入工程と、「Ｐ- 」で示す低濃度第二導電型不純物導入工程とを入れ換えたいずれの工程順序であってもよい。
【０４００】
［実施例１３］
図２３は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。尚本例のアクティブマトリクス基板では、各ＴＦＴの基本的な構造が図７に示したアクティブマトリクス基板と略同じで有る。
【０４０１】
図２３に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１では、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び第二導電型の駆動回路用ＴＦＴ３０は、いずれもＬＤＤ構造を有し、いずれのＴＦＴに於いても、チャネル領域１３、２３、３３は、低濃度のボロンイオンによってチャネルドープしてある為、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０４０２】
本例では、保持容量４０２の下層側電極部４０ｆ（第一の電極部）は、第二導電型の駆動回路用ＴＦＴ３０の高濃度ソース・ドレイン領域３１１、３１２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度第二導電型領域で有る。
【０４０３】
斯様な構造のアクティブマトリクス基板１は、例えば、以下の方法により製造出来る。
【０４０４】
まず、図２４（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、誘電体膜４４を同時に形成する（ゲート絶縁膜形成工程）。
【０４０５】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０４０６】
次に、図２４（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、後に形成する第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定領域をわずか広めに覆うレジストマスク１２０１を形成する（１回目のマスク形成工程）。
【０４０７】
続いて、例えば、ボロンイオン（第二導電型不純物／第二導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第２導電型不純物導入工程）。
【０４０８】
その結果、低濃度第二導電型のシリコン膜３０ａの内、高濃度のボロンイオンが打ち込まれた領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２となる。又低濃度第二導電型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。しかる後に、レジストマスク１２０１を除去する。
【０４０９】
次に、図２４（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５（第二の電極部）を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０４１０】
次に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うレジストマスク１２０２を形成する（２回目のマスク形成工程）。
【０４１１】
続いて、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０４１２】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク１２０２を除去する。
【０４１３】
次に、図２４（ｄ）に示す様に、第一導電型の画素用ＴＦＴ１０、第一導電型の駆動回路用ＴＦＴ２０、及び保持容量４０の形成領域を覆うレジストマスク１２０３を形成する（３回目のマスク形成工程）。
【０４１４】
続いて、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０４１５】
その結果、高濃度ソース・ドレイン領域３１２、３２２に挟まれた低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１２０３を除去する。
【０４１６】
次に、図２４（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うと共に、ゲート電極１５、２５を広めに覆うレジストマスク１２０４を形成する（４回目のマスク形成工程）。
【０４１７】
続いて、リンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０４１８】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。又低濃度第二導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１２０４で覆われていた部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１２０４を除去する。
【０４１９】
以降、図２３に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１２０１〜１２０４を形成する為の４回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０４２０】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２４（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｆを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を１回ずつ減らす事が可能で有る。それ故、少ない製造工程数によって、ＴＦＴと容量素子（保持容量４０）を形成しながら、各ＴＦＴの電気的特性を向上する事が出来る。
【０４２１】
尚本例の製造方法は、実施例７に係る製造方法に於いて、高濃度第一導電型不純物導入工程と、高濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｆを形成するのであれば、表７に示す２４通りの工程順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工程とを入れ換えたいずれの工程順序であってもよい。
【０４２２】
［実施例１４］
本例のアクティブマトリクス基板１の特徴点は、実施例１３に係る製造方法に比してマスク形成工程が１回少ない点にあり、その製造方法は、以下に説明するとおりで有る。
【０４２３】
まず、図２５（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０４２４】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０４２５】
次に、図２５（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、後に形成する第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定領域をわずか広めに覆うレジストマスク１３０１を形成する（１回目のマスク形成工程）。
【０４２６】
続いて、例えば、ボロンイオン（第二導電型不純物／第二導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第２導電型不純物導入工程）。
【０４２７】
その結果、低濃度第二導電型のシリコン膜３０ａの内、高濃度のボロンイオンが打ち込まれた領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２となる。又低濃度第二導電型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。しかる後に、レジストマスク１３０１を除去する。
【０４２８】
次に、図２５（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する（ゲート電極形成工程）。この様にして保持容量４０を形成する。
【０４２９】
次に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うレジストマスク１３０２を形成する（２回目のマスク形成工程）。
【０４３０】
続いて、リンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０４３１】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約２．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。しかる後に、レジストマスク１３０２を除去する。
【０４３２】
次に、図２５（ｄ）に示す様に、マスクを形成する事なく、ボロンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０４３３】
その結果、高濃度ソース・ドレイン領域３１２、３２２に挟まれた低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約１．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。
【０４３４】
一方、低濃度第一導電型のシリコン膜１１、１２、２１、２２にも、ボロンイオンが約１×１０13ｃｍ-2のドーズ量でイオン注入されるが、低濃度第一導電型のシリコン膜１１、１２、２１、２２の不純物濃度は、約２．９×１０18ｃｍ-3で有る。従って、低濃度第一導電型のシリコン膜１１、１２、２１、２２は、実質的にドナー型不純物濃度が約１．９×１０18ｃｍ-3にまで低濃度化されるが、導電型は反転しない。
【０４３５】
次に、図２５（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うと共に、ゲート電極１５、２５を広めに覆うレジストマスク１３０３を形成する（３回目のマスク形成工程）。
【０４３６】
続いて、リンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０４３７】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。又低濃度第二導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１２０４で覆われていた部分は、そのまま不純物濃度が約１．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１３０３を除去する。
【０４３８】
以降、図２３に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１３０１〜１３０３を形成する為の３回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０４３９】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２５（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｆを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０４４０】
しかも、図２５（ｄ）に示す様に、低濃度ソース・ドレイン領域３１１、３２１を形成する為の工程では、マスクを形成せずに、ボロンイオンの注入を行う。それ故、３回のマスク形成工程と５回の不純物導入工程によって、各ＴＦＴ及び保持容量４０を製造する事が出来る。
【０４４１】
尚本例の製造方法は、実施例８に係る製造方法に於いて、高濃度第一導電型不純物導入工程と、高濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｆを形成するのであれば、表７に示す２４通りの工程順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工程とを入れ換えたいずれの工程順序であってもよい。
【０４４２】
［実施例１５］
本例のアクティブマトリクス基板及びその製造方法は、基本的な部分が実施例１４と同じで有る。本例の特徴点は、実施例１４と同様、実施例１３に係る製造方法に比してマスク形成工程が１回少ない点にあり、その製造方法は、以下に説明するとおりで有る。
【０４４３】
まず、図２６（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０４４４】
次に、約１×１０12ｃｍ-2のドーズ量でボロンイオン（第二導電型不純物／第二導電型不純物）を打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０４４５】
その結果、シリコン膜１０ａ、２０ａ、３０ａ、４０ａは、不純物濃度が約１×１０１７ｃｍ−３の低濃度第二導電型のシリコン膜１０ａ、２０ａ、３０ａ、４０ａとなる。
【０４４６】
次に、図２６（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、後に形成する第二導電型の駆動回路用ＴＦＴ３０のゲート電極３５の形成予定領域を広めに覆うレジストマスク１４０１を形成する（１回目のマスク形成工程）。
【０４４７】
続いて、例えば、ボロンイオン（第二導電型不純物／第二導電型不純物）を約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第２導電型不純物導入工程）。
【０４４８】
その結果、低濃度第二導電型のシリコン膜３０ａの内、高濃度のボロンイオンが打ち込まれた領域は、不純物濃度が約１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２となる。又低濃度第二導電型のシリコン膜４０ａも、不純物濃度が約１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。しかる後に、レジストマスク１４０１を除去する。
【０４４９】
次に、図２６（ｃ）に示す様に、ゲート絶縁膜１４、２４、３４の表面に、ドープドシリコンやシリサイド膜などからなるゲート電極１５、２５、３５を形成する。同時に、誘電体膜４４の表面には、上層側電極部４５を形成する（ゲート電極形成工程）。この上層側電極部４５は、前段の信号線の一部であってもよい。この様にして、下層側電極部４０ｆと上層側電極部４５とが誘電体膜４４を介して対向する保持容量４０を形成する。
【０４５０】
次に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うレジストマスク１４０２を形成する（２回目のマスク形成工程）。
【０４５１】
続いて、ボロンイオンを約３×１０13ｃｍ-2のドーズ量でイオン注入する（３回目の不純物導入工程／低濃度第二導電型不純物導入工程）。
【０４５２】
その結果、高濃度ソース・ドレイン領域３１２、３２２に挟まれた低濃度第二導電型のシリコン膜３０ａには、ゲート電極３５に対して自己整合的に不純物濃度が約３．１×１０18ｃｍ-3の低濃度ソース・ドレイン領域３１１、３２１が形成される。尚不純物が導入されなかった部分がチャネル領域３３となる。この様にして、第二導電型の駆動回路用ＴＦＴ３０を形成する。しかる後に、レジストマスク１４０２を除去する。
【０４５３】
次に、図２６（ｄ）に示す様に、マスクを形成する事なく、リンイオンを約１×１０13ｃｍ-2のドーズ量でイオン注入する（４回目の不純物導入工程／低濃度第一導電型不純物導入工程）。
【０４５４】
その結果、低濃度第二導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。
【０４５５】
ここで、低濃度ソース・ドレイン領域３１１、３２１にも、リンイオンが約１×１０１３ｃｍ−２のドーズ量でイオン注入されるが、低濃度ソース・ドレイン領域３１１、３２１の不純物濃度は、約３．１×１０18ｃｍ-3で有る。従って、低濃度ソース・ドレイン領域３１１、３２１は、実質的にアクセプター型不純物濃度が約２．１×１０18ｃｍ-3にまで低濃度化するが、導電型は反転しない。
【０４５６】
次に、図２６（ｅ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うと共に、ゲート電極１５、２５を広めに覆うレジストマスク１４０３を形成する（３回目のマスク形成工程）。
【０４５７】
続いて、リンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（５回目の不純物導入工程／高濃度第一導電型不純物導入工程）。
【０４５８】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。又低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１４０３で覆われていた部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ１０、及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１４０３を除去する。
【０４５９】
以降、図２３に示す様に、層間絶縁膜４を形成した後、活性化の為のアニールを行い、しかる後に、コンタクトホールを形成してソース・ドレイン電極１６、１７、２６、２７、３６、３７を形成すれば、レジストマスク１４０１〜１４０３を形成する為の３回のマスク形成工程と、５回の不純物導入工程によって、アクティブマトリクス基板１等の半導体装置を製造出来る。
【０４６０】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２６（ｂ）に示した様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して下層側電極部４０ｆを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０４６１】
しかも、図２６（ｄ）に示す様に、低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１を形成する為の工程では、マスクを形成せずに、リンイオンの注入を行う。それ故、３回のマスク形成工程と５回の不純物導入工程によって、各ＴＦＴ及び保持容量４０を製造する事が出来る。
【０４６２】
尚本例の製造方法は、実施例９に係る製造方法に於いて、高濃度第一導電型不純物導入工程と、高濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｆを形成するのであれば、表７に示す２４通りの工程順序の内、「Ｎ+ 」で示す高濃度第１導電型不純物導入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工程とを入れ換えたいずれの工程順序であってもよい。
【０４６３】
［実施例１６］
図２７は、本例の液晶表示装置に於ける駆動回路内蔵型のアクティブマトリクス基板の構造を模式的に示す断面図で有る。尚本例のアクティブマトリクス基板では、各ＴＦＴの基本的な構造が図７に示したアクティブマトリクス基板と略同じで有る。
【０４６４】
図２７に於いて、本例の液晶表示装置の駆動回路内蔵型のアクティブマトリクス基板１でも、第一導電型の駆動回路用ＴＦＴ２０、及び第一導電型の画素用ＴＦＴ１０は、いずれもＬＤＤ構造になって居る。
【０４６５】
これに対して、第二導電型の駆動回路用ＴＦＴ３０′は、オフセットゲート構造を有しており、オフセット領域３１１′、３２１′は、チャネル領域３３と同じく、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域で有る。
【０４６６】
本例では、保持容量４０２の下層側電極部４０ｄは、第二導電型の駆動回路用ＴＦＴ３０′の高濃度ソース・ドレイン領域３１２、３２２と同時形成された不純物濃度が１×１０20ｃｍ-3の高濃度第二導電型領域で有る。
【０４６７】
斯様な構造のアクティブマトリクス基板１は、以下の方法により製造出来る。
【０４６８】
まず、図２８（ａ）に示す様に、絶縁基板２の表面に島状のシリコン膜１０ａ、２０ａ、３０ａ、４０ａを形成した後（シリコン膜形成工程）、ゲート絶縁膜１４、２４、３４、及び誘電体膜４４を形成する（ゲート絶縁膜形成工程）。
【０４６９】
次に、１×１０12ｃｍ-2のドーズ量でボロンイオンを打ち込んで、チャネルドープを行なう（チャネルドープ工程／１回目の不純物導入工程）。
【０４７０】
次に、図２８（ｂ）に示す様に、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０の形成領域を覆うと共に、第二導電型の駆動回路用ＴＦＴ３０′の形成領域の内、後に形成するゲート電極３５の形成予定領域を広めに覆うレジストマスク１５０１を形成する（１回目のマスク形成工程）。
【０４７１】
続いて、第二導電型不純物、例えばボロンイオンを約１×１０15ｃｍ-2のドーズ量でイオン注入する（２回目の不純物導入工程／高濃度第二導電型不純物導入工程）。
【０４７２】
その結果、低濃度第二導電型のシリコン膜３０ａには、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域３１２、３２２が形成される。一方、低濃度第二導電型のシリコン膜３０ａの内、レジストマスク１５０１で覆われていた部分は、そのまま不純物濃度が約１×１０17ｃｍ-3のオフセット領域３１１′、３２１′となる。勿論、チャネル領域３３は、不純物濃度が約１×１０17ｃｍ-3の低濃度第二導電型領域のままで有る。又シリコン膜４０ａは、不純物濃度が約１×１０20ｃｍ-3の高濃度第二導電型の下層側電極部４０ｆとなる。しかる後に、レジストマスク１５０１を除去する。
【０４７３】
次に、図２８（ｃ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極部４５を形成する。この様にして保持容量４０を形成する。
【０４７４】
次に、第二導電型の駆動回路用ＴＦＴ３０及び保持容量４０の形成領域を覆うレジストマスク１５０２を形成する（２回目のマスク形成工程）。
【０４７５】
この状態で、リンイオンを１×１０13ｃｍ-2のドーズ量でイオン注入する（低濃度第一導電型不純物導入工程／３回目の不純物導入工程）。
【０４７６】
その結果、低濃度第一導電型のシリコン膜１０ａ、２０ａには、ゲート電極１５、２５に対して自己整合的に不純物濃度が約０．９×１０18ｃｍ-3の低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２が形成される。尚不純物が導入されなかった部分がチャネル領域１３、２３となる。この様にして、第一導電型の画素用ＴＦＴ１０及び第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１５０２を除去する。
【０４７７】
次に、図２８（ｄ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０、及び保持容量４０の形成領域を覆うと共に、ゲート電極１５、２５をも広めに覆うレジストマスク１５０３を形成する（３回目のマスク形成工程）。
【０４７８】
この状態で、リンイオンを１×１０15ｃｍ-2のドーズ量でイオン注入する（高濃度第一導電型不純物導入工程／４回目の不純物導入工程）。
【０４７９】
その結果、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２には、不純物濃度が１×１０20ｃｍ-3の高濃度ソース・ドレイン領域１１２、１２２、２１２、２２２が形成される。一方、低濃度第一導電型のソース・ドレイン領域１１、１２、２１、２２の内、レジストマスク１５０３で覆われていた部分は、そのまま不純物濃度が約０．９×１０18ｃｍ-3の低濃度ソース・ドレイン領域１１１、１２１、２１１、２２１となる。この様にして、第一導電型の画素用ＴＦＴ1 ０および第一導電型の駆動回路用ＴＦＴ２０を形成する。しかる後に、レジストマスク１５０３を除去する。
【０４８０】
従って、レジストマスク１５０３〜１５０３を形成する為の３回のマスク形成工程と、４回の不純物導入工程によって、アクティブマトリクス基板１を製造出来る。
【０４８１】
この様に、本例のアクティブマトリクス基板１の製造方法では、図２８（ｂ）に示す様に、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１１、３２１を形成する為の高濃度第２導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｆを形成して居る。従って、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０４８２】
更に本例では、図２８（ｃ）に示す様に、第二導電型の駆動回路用ＴＦＴ３０′に於いて、ゲート電極３５に対峙する部分を低濃度領域とするにあたって、ＬＤＤ構造ではなく、オフセットゲート構造として居る。この為、実施例３に比較して、マスク形成工程及び不純物導入工程のいずれについても１回ずつ少ない。即ち従来の製造方法に比較して、マスク形成工程及び不純物導入工程のいずれについても２回ずつ少ない。それ故、最も少ない製造工程数によって、画素領域及び駆動回路部のＴＦＴの電気的特性を向上する事が出来る。
【０４８３】
尚本例の製造方法は、実施例１０に係る製造方法に於いて、高濃度第一導電型不純物導入工程と、高濃度第二導電型不純物導入工程とを入れ換えた方法に相当するので、ゲート電極１５、２５、３５、及び上層側電極４５を形成する前に、高濃度ソース・ドレイン領域３１２、３２２を形成する為の高濃度第二導電型不純物導入工程を行い、この工程を援用して、下層側電極部４０ｆを形成するのであれば、表８に示す１０通りの工程順序の内、「Ｎ+ 」で示す高濃度第一導電型不純物導入工程と、「Ｐ+ 」で示す高濃度第二導電型不純物導入工程とを入れ換えたいずれの工程順序であってもよい。
【０４８４】
［実施例３乃至実施例１６の変形例］
尚不純物導入方法としては、例えば、ドーパントガスから発生した全てのイオンを質量分離せずに打ち込む方法、いわゆるイオンドーピング法を用いてもよい。この方法で、例えば、第一導電型の不純物を高濃度に打ち込む場合には、ＰＨ３ を約５％含み、残部が水素ガスからなる混合ガスを用い、この混合ガスから発生する全てのイオンを質量分離せずに打ち込む。これに対して、第一導電型の不純物を低濃度に打ち込む場合には、ＰＨ3 を約５％含み、残部が水素ガスからなる混合ガスから発生する全てのイオンを質量分離せずに打ち込んだ後、純水素ガスから発生するイオンを質量分離せずに打ち込んで、シリコン膜中の不整結合を終端する事が好ましい。更に不純物の導入方法については、イオン注入法やイオンドーピング法の他にも、プラズマドーピング法、レーザドーピング法などを用いてもよい。更にマスクの材質についてもレジストマスクに限定されない。いずれの形態でも第一導電型をＮ型とし、第二導電型をＰ型としたが、逆にしてもよい。即ち画素用ＴＦＴをＰ型で構成してもよい。
【０４８５】
【発明の効果】
以上説明した様に、本発明に係る半導体装置では、いずれのＴＦＴも、ゲート電極の端部に対峙する部分が低濃度領域で有る為、オフ電流が小さい。又ＴＦＴのソース・ドレイン間に於ける耐電圧が高い為、チャネル長を短く出来るので、高速動作が可能で有る。更に第二導電型の駆動回路用ＴＦＴにおいて、ゲート電極の端部に対峙する低濃度領域は、チャネル領域と同じ不純物濃度をもつオフセット領域として形成して有る。従って、総てのＴＦＴをＬＤＤ構造で製造する場合よりもマスク形成工程及び不純物導入工程を其々１回分ずつ少なくする事が出来る。それ故、最小限の製造工程数によって、各ＴＦＴの電気的特性を向上可能な半導体装置を実現する事が出来る。
【０４８６】
特に、本発明に係る半導体装置を駆動回路内蔵型のアクティブマトリクス基板に適用した場合には、画素領域では、表示むらなどが発生しにくいＴＦＴを形成出来る一方、駆動回路部では、誤動作が発生しにくいと共に、ＣＭＯＳ回路の電源端子間を貫通する電流が小さいＴＦＴを形成出来るなど、画素領域及び駆動回路部毎にＴＦＴの電気的特性を向上する事が出来る。
【０４８７】
本発明に於いて、オフセット構造で有る第二導電型ＴＦＴを弱いデプレーション・モードとして構成し、ＬＤＤ構造で有る第一導電型ＴＦＴを弱いエンハンス・モードとして構成する様に、第二導電型薄膜トランジスタのチャネル領域およびオフセット領域に於ける第二導電型の不純物濃度を設定した場合には、一般的には、オフセット構造のＴＦＴは、ＬＤＤ構造のＴＦＴよりもオン状態が小さい傾向にあるが、本発明によれば、同じ絶対値のゲート電圧を印加したときでも、第二導電型ＴＦＴには、第一導電型ＴＦＴに比して大きなゲート・バイアス電圧が印加される事になる為、両ＴＦＴのオン電流バランスを確保する事が出来る。しかも、第二導電型薄膜トランジスタのチャネル領域及びオフセット領域に於ける第二導電型の不純物濃度によって実現する為、トランジスタ容量のバランスを確保する事も出来る。それ故、高速動作が可能なＣＭＯＳ回路を構成する事が出来る。
【０４８８】
本発明に於いて、第一導電型ＴＦＴのチャネル領域が含む第二導電型不純物の濃度と、第二導電型ＴＦＴのチャネル領域が含む第二導電型不純物濃度と、第２導電型ＴＦＴのオフセット領域が含む第二導電型不純物濃度とを総て等しくすると、即ち第二導電型ＴＦＴのチャネル領域に第二導電型不純物を導入する際に、第一導電型ＴＦＴのチャネル領域にも第二導電型不純物を導入すると、マスクを用いずに、チャネル領域に第二導電型不純物を導入出来るので、工程数を削減出来る。
【０４８９】
又本発明では、半導体膜の上層に容量素子の一方の電極を形成する前に、ＴＦＴの低濃度ソース・ドレイン領域または高濃度ソース・ドレイン領域を形成する為の不純物導入工程を行うと共に、この工程を利用して、容量素子を形成する為の半導体膜に不純物を導入し、容量素子の他方の電極を構成する事に特徴を有する。従って、本発明によれば、従来の製造方法に比較して、マスク形成工程の数及び不純物導入工程の数を減らす事が可能で有る。
【０４９０】
ＴＦＴの低濃度ソース・ドレイン領域を形成するにあたって、オフセットゲート構造とした場合には、ＬＤＤ構造に比較して、マスク形成工程及び不純物導入工程を１回ずつ少なくする事が出来る。
【０４９１】
第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域を、第一導電型不純物と共に、第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域と同等の第二導電型不純物を導入した低濃度第一導電型領域として構成した場合には、この低濃度ソース・ドレイン領域と第一の電極部との間で実質的な不純物濃度を変える事が出来る。
【０４９２】
第一導電型薄膜トランジスタの低濃度ソース・ドレイン領域を形成する為に低濃度の第一導電型不純物を導入する工程、及び第二導電型薄膜トランジスタの低濃度ソース・ドレイン領域を形成する為に低濃度の第二導電型不純物を導入する工程の内の一方の工程をマスクを形成せずに行い、第一及び第二導電型の不純物の双方が導入される領域の導電型及び不純物濃度については第１及び第二導電型の不純物の導入量の差によって規定した場合には、マスク形成工程をさらに減らす事が出来る。
【図面の簡単な説明】
【図１】  本発明の実施例１に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図２】  （ａ）は、図１に示すＴＦＴを用いた液晶表示装置のアクティブマトリクス基板等の半導体装置の説明図、（ｂ）は、その駆動回路に用いたＣＭＯＳ回路の説明図で有る。
【図３】  図１に示すアクティブマトリクス基板等の半導体装置上の各ＴＦＴのオン・オフ電流特性を比較して示すグラフ図で有る。
【図４】  （ａ）〜（ｄ）は、図１に示すアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図５】  （ａ）〜（ｄ）は、図１に示すアクティブマトリクス基板等の半導体装置の別の製造方法を示す工程断面図で有る。
【図６】  本発明の実施例２に係る液晶表示装置のアクティブマトリクス基板等の半導体装置に形成した各ＴＦＴのオン・オフ電流特性を比較して示すグラフ図で有る。
【図７】  本発明の実施例３乃至５に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図８】  液晶表示装置のアクティブマトリクス基板等の半導体装置に構成されている保持容量の構造を示す説明図で有る。
【図９】  （ａ）〜（ｅ）は、本発明の実施例３に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１０】  （ａ）〜（ｅ）は、本発明の実施例４に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１１】  （ａ）〜（ｅ）は、本発明の実施例５に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１２】  本発明の実施例６に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図１３】  （ａ）〜（ｄ）は、本発明の実施例６に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１４】  本発明の実施例７に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図１５】  （ａ）〜（ｅ）は、本発明の実施例７に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１６】  （ａ）〜（ｅ）は、本発明の実施例８に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１７】  （ａ）〜（ｅ）は、本発明の実施例９に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図１８】  本発明の実施例１０に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図１９】  （ａ）〜（ｄ）は、本発明の実施例１０に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２０】  本発明の実施例１１に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図２１】  （ａ）〜（ｅ）は、本発明の実施例１１に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２２】  （ａ）〜（ｅ）は、本発明の実施例１２に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２３】  本発明の実施例１３に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図２４】  （ａ）〜（ｅ）は、本発明の実施例１３に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２５】  （ａ）〜（ｅ）は、本発明の実施例１４に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２６】  （ａ）〜（ｅ）は、本発明の実施例１５に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２７】  本発明の実施例１６に係る液晶表示装置のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図２８】  （ａ）〜（ｄ）は、本発明の実施例１６に係る液晶表示装置のアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【図２９】  従来のアクティブマトリクス基板等の半導体装置を模式的に示す断面図で有る。
【図３０】  セルフアライン構造のＴＦＴのオン・オフリーク電流特性を示すグラフ図で有る。
【図３１】  （ａ）は、Ｎ型のＴＦＴに於けるチャネル長とソース・ドレイン間の耐電圧との関係を示すグラフ図、（ｂ）は、Ｐ型のＴＦＴに於けるチャネル長とソース・ドレイン間の耐電圧との関係を示すグラフ図で有る。
【図３２】  ＬＤＤ構造のＴＦＴのオン・オフリーク電流特性を示すグラフ図で有る。
【図３３】  （ａ）〜（ｆ）は、図２９に示すアクティブマトリクス基板等の半導体装置の製造方法を示す工程断面図で有る。
【符号の説明】
１、１″・・・アクティブマトリクス基板（半導体装置）
２・・・絶縁基板
１０、１０″・・・Ｎ型の画素用ＴＦＴ
２０、２０″・・・Ｎ型の駆動回路用ＴＦＴ
３０、３０′、３０″・・・Ｐ型の駆動回路用ＴＦＴ
ｎ１、ｎ２・・・Ｎ型のＴＦＴ
ｐ１、ｐ２・・・Ｐ型のＴＦＴ
１１、１２、２１、２２、３１、３２・・・ソース・ドレイン領域
１３、２３、３３・・・チャネル領域
１４、２４、３４・・・ゲート絶縁膜
１５、２５、３５・・・ゲート電極
８２・・・データドライバ部（駆動回路）
８３・・・走査ドライバ部（駆動回路）
８４、８８・・・シフトレジスタ
８５、８９・・・レベルシフタ
９０・・・信号線
９１・・・走査線
９２・・・画素用ＴＦＴ
１１１、１２１、２１１、２２１、３１１、３２１・・・低濃度ソース・ドレイン領域
３１１′、３２１′・・・オフセット領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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