(57)【特許請求の範囲】
【請求項１】
バイポーラ半導体素子を有するバイポーラＩＣ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバイポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳＩＣである半導体装置において、前記半導体装置の回路要素と並列、または直列に接続され、半導体プロセス完了後に高エネルギの印加により短絡できるザップ素子を、前記半導体装置と同一の半導体基板上に絶縁膜を介して備え、前記ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであることを特徴とする半導体装置。
【請求項２】
前記回路要素が、半導体基板に形成された拡散抵抗、ダイオード、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、半導体基板上の絶縁膜を利用したコンデンサ、半導体基板上の絶縁膜上に堆積された多結晶シリコン層からなる抵抗、ダイオード、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのいずれかであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ザップダイオードが、多結晶シリコン層からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ザップダイオードが、ｎｐｎまたはｐｎｐの三層構造であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ザップダイオードが、ｐｎｐｎの四層以上の構造であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
バイポーラ半導体素子を有するバイポーラ集積回路（以下バイポーラＩＣと記す）、金属−酸化膜−半導体構造のゲートをもつＭＯＳ型半導体素子を有するＭＯＳ集積回路（以下ＭＯＳＩＣと記す）およびバイポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳ集積回路（以下Ｂｉ−ＣＭＯＳＩＣと記す）である半導体装置、特にそのプロセス完了後に抵抗、コンデンサ等の回路要素の調整等のためにオープン／ショートをおこなうザップ素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置のプロセス完了後に抵抗、コンデンサ等の半導体装置内の回路要素の調整をおこないたい場合があり、そのような場合に対応するため、例えば抵抗と並列にダイオードを設けておき、高エネルギの印加により短絡するいわゆるツェナーザップの方法が取られている［例えば、富士時報  ６７巻、２号、１０７頁（１９９４年２月１０日発行）参照］。或いは、半導体スイッチを用いて回路接続をオープン／ショートする方法が取られることもある。
【０００３】
特に、回路電源およびＧＮＤ電位以外の中間電位部の回路要素の調整のためには、電圧レベルシフタ回路を加えて目的を達している。
【０００４】
【発明が解決しようとする課題】
例えば大電力用のＭＯＳＩＣ（以下ＭＯＳパワーＩＣと記す）において、出力段のＭＯＳ型半導体素子を制御する制御回路は、自己分離または接合分離された拡散領域内に形成されている。一方、ツェナーザップ用のダイオードも自己分離または接合分離された拡散領域内に形成されていた。
【０００５】
図８（ａ）は従来のＭＯＳパワーＩＣの一部の部分断面図であり、自己分離の例である。半導体基板のｎ- ドリフト層３２３の表面層に形成されたｐ- ウェル３３３内にｐ+ アノード領域３３４およびｎ+ カソード領域３３５が形成され、アノード電極３５１、カソード電極３５２が設けられて、ザップダイオード３５０が形成されている。このザップダイオード３５０に、高エネルギーの降伏電圧以上の逆電圧を印加すると、ｐｎ接合が破壊される。図８（ｂ）はザップ後の断面図であり、アノード電極３５１、カソード電極３５２間が短絡されて抵抗になる。
【０００６】
このツェナーザップ用のダイオードの形成されるｐ- ウェル３３３は、制御回路を形成する拡散領域と共通にされて、制御回路の電源ラインやＧＮＤラインに設定されて用いられることが多い。そうすると、ツェナーザップのためのザップダイオードも一方の電位が電源ラインやＧＮＤラインになるため、形成できる位置が限られていた。
【０００７】
更に、縦型ＩＧＢＴと同じ半導体基板にザップダイオード３５０が形成された場合に、ｐ+ コレクタ層３２１、ｎ+ バッファ層３２２、ｎ- ドリフト層３２３、ｐ- ウェル領域３３３、ｎ+ カソード領域３３５がｐｎｐｎの四層構造となる。すなわち、その四層からなる寄生サイリスタを内蔵していることになる。この寄生サイリスタは、出力段のＩＧＢＴの動作時、またはサージ電圧が印加された場合に順バイアスされ、３７１のようにラッチアップ電流が流れて破壊に至ることがあった。
【０００８】
回路接続をオープン／ショートするための半導体スイッチは、ザップ用のザップダイオードよりは自由な位置に形成できるが、それにより、ＭＯＳパワーＩＣの構成やプロセスが複雑化する。更に中間電位部の回路条件調整のための電圧レベルシフタ回路を加えると、回路は一層複雑化することになる。
このような状況に鑑み本発明の目的は、形成位置が自由で、構成が単純で、回路系の電源ラインやＧＮＤライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成の容易なザップダイオードを備えた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の課題解決のため本発明は、バイポーラ半導体素子を有するバイポーラＩＣ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバイポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳＩＣである半導体装置において、前記半導体装置の回路要素と並列、または直列に接続され、半導体プロセス完了後に高エネルギの印加により短絡できるザップ素子を、前記半導体装置と同一の半導体基板上に絶縁膜を介して備え、ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであるものとする。二つ以上の回路要素を組み合わせた回路と並列、または直列に接続してもよい。
【００１０】
そのようにすれば、半導体基板と絶縁されているので形成位置が自由で、構成も単純であり、回路系の電源ラインやＧＮＤライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成も容易である。
特に、前記回路要素が、半導体基板に形成された拡散抵抗、ダイオード、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、半導体基板上の酸化膜を利用したコンデンサ、絶縁膜上に堆積された多結晶シリコン層からなる抵抗、ダイオード、バイポーラトランジスタ、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴのいずれか、もしくは回路がそのような回路要素のいずれかを含むものとする。
【００１１】
【００１２】
前記ザップ素子がトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであれば、ザップダイオードの短絡によりベース、コレクタ間が低抵抗となり、コレクタ・エミッタ間にトランジスタの電流増幅率だけ大きい電流を流すことができる。
前記ザップダイオードが、絶縁膜上に堆積された多結晶シリコン層からなるものとする。
多結晶シリコン層であれば、半導体装置に一般的に使用される材料である。
【００１３】
半導体装置が、ＭＯＳＩＣまたはＢｉ−ＣＭＯＳＩＣであるものとする。
そのようにすれば、絶縁膜上に堆積された多結晶シリコン層など回路要素や回路を形成するプロセスと共通のプロセスを利用することができる。
前記ザップダイオードが、ｎｐｎまたはｐｎｐの三層構造であるものとする。
そのようにすれば、ザップダイオードの降伏電圧以下の電圧に関しては接続されていないことと同じであり、まわりに影響を与えない。また、何れの方向の電圧によっても短絡することができる。
【００１４】
前記ザップダイオードが、ｐｎｐｎの四層以上の構造であってもよい。
そのようにすれば、より降伏電圧の高いザップダイオードとすることができる。
【００１５】
【発明の実施の形態】
以下図面を参照しながら本発明の実施の形態を説明する。なお、ｎ、ｐを冠記した層、領域等はそれぞれ電子、正孔が多数キャリアである部分を意味し、それに付した+ 、- の符号は、相対的な高濃度、低濃度を意味している。
［参考例１］
図２は、本発明にかかるＭＯＳパワーＩＣの一例の構成を示す回路図である。基本的な構成は、次の通りである。出力段ＩＧＢＴ６０３のコレクタ（ｃm ）はＣ端子に、エミッタ（ｅm ）はＥ端子に接続されている。Ｃ端子と出力段ＩＧＢＴ６０３の主ゲート（ｇm ）との間には、Ｃ端子の過電圧の影響を防止するための逆直列に接続した多数のツェナーダイオードＺＤCgの分枝が設けられている。Ｅ端子と出力段ＩＧＢＴ６０３の主ゲート（ｇm ）との間には、Ｅ端子の過電圧の影響を防止するための逆直列に接続したツェナーダイオードＺＤEgの分枝が設けられている。Ｅ端子とＧ端子との間には、エミッタ抵抗ＲE1、ＲE2、ＲE3が接続されている。出力段ＩＧＢＴ６０３の主ゲート（ｇm ）とＧ端子間にはゲート抵抗ＲG が接続されている。出力段ＩＧＢＴ６０３のコレクタ（ｃm ）と主ゲート電極（ｇm ）との間には、抵抗（ＲC1）が接続されている。
【００１６】
Ｃ端子の電位が高くなると、抵抗ＲC1とゲート抵抗ＲG との分圧によって、出力段ＩＧＢＴ６０３の主ゲート（ｇm ）の電位も高くなる。すなわち、Ｃ端子の電位が、抵抗ＲC1とゲート抵抗ＲG との分圧によって  主ゲート（ｇm ）の電位上昇としてフィードバックされる。
更にこのＭＯＳパワーＩＣでは、ツェナーダイオードＺＤCgの一部と並列に、抵抗ＲZ1〜ＲZ3を介してツェナーダイオードを逆直列に接続したツェナーザップのためのザップダイオードＺａｐ1 、Ｚａｐ2 が設けられ、その両端から端子が取り出されている。Ｅ端子Ｇ端子間の抵抗ＲE2と並列にもツェナーダイオードを逆直列に接続したザップダイオードＺａｐ7 が設けられている。ゲート抵抗ＲG と並列に、ツェナーダイオードを逆直列に接続したザップダイオードＺａｐ5 と抵抗ＲG3とを直列にした分枝、ザップダイオードＺａｐ6 と抵抗ＲG4とを直列にした分枝が設けられている。それらのザップダイオードＺａｐ5 、Ｚａｐ6 の両端からもそれぞれ端子が取り出されている。抵抗ＲC1と並列にも、ツェナーダイオードを逆直列に接続したザップダイオードＺａｐ3 と抵抗ＲC2とを直列にした分枝、およびザップダイオードＺａｐ4 だけの分枝が設けられている。これらのザップダイオードＺａｐ3 、Ｚａｐ4 の両端からも端子が取り出されている。
【００１７】
これらのザップダイオードＺａｐ1 〜Ｚａｐ7 は、両側の端子間に約２ｍＪのエネルギを印加することにより短絡され、短絡抵抗は数オームとなる。従って、ＭＯＳパワーＩＣのプロセス完了後に必要部分を短絡して回路の定数を調節することができる。すなわち、ザップダイオードＺａｐ1 、Ｚａｐ2 によって、Ｃ端子Ｇ端子間の保護用ツェナーダイオードＺＤCgの電圧調整をおこなう。ザップダイオードＺａｐ3 、Ｚａｐ4 によって、抵抗Ｒc1と並列接続される抵抗の値を調節してゲート抵抗ＲG に流れる電流を調節する。ザップダイオードＺａｐ5 、Ｚａｐ6 によってＲc1とその並列抵抗とによって調節された電流を受ける側のゲート抵抗ＲG と並列接続される抵抗の値の調整をおこない、Ｒc1とＲG との分圧比を微調整してゲート抵抗ＲG の両端に発生するフィードバック電圧を最適化できる。更にザップダイオードＺａｐ7 によって、入力インピーダンスの調整をおこなうことができる。
【００１８】
図２において、ツェナーダイオードＺＤCgとザップダイオードＺａｐ1 、Ｚａｐ2 を並列に接続した部分の抵抗ＲZ1〜ＲZ3 は、エネルギ印加の際に、ツェナーダイオードＺＤCg側に電流がまわりこむのを防止するためである。
図３（ａ）、（ｂ）は、ザップダイオードと回路要素との接続方法の基本形を示す回路図である。図３（ａ）のように、例えば抵抗等の回路要素と並列に接続された分枝においては、ザップ素子の降伏電圧以下の電源電圧に対しては、ザップ素子の分枝は働かない。しかし、抵抗と並列に接続されたザップ素子を短絡すれば、その抵抗は短絡されたことになる。図３（ｂ）のように、回路要素と直列に接続された分枝においては、ザップ素子の降伏電圧以下の電源電圧に対しては、抵抗は接続されていないのと同じことである。しかし、ザップ素子を短絡すれば、その抵抗が接続されたことになる。
【００１９】
図１は、図２の回路を同一チップ内に集積したＭＯＳパワーＩＣの出力段ＩＧＢＴ６０３とｎチャネル（以下ｎ−と記す）ＭＯＳ制御回路部６２０およびザップダイオード６５０の部分断面図である。
図の右側部分は、主電流の導通、遮断のスイッチング作用を行う出力段ＩＧＢＴ６０３である。通常の縦型ＩＧＢＴと同様に、ｐ+ コレクタ層６２１の上にｎ+ バッファ層６２２を介して積層されたｎ- ドリフト層６２３の表面層に選択的にｐベース領域６２４および一部に拡散深さの深いｐ+ 主ウェル領域６２６が形成されている。そのｐベース領域６２４の表面層に選択的にｎ+ 主エミッタ領域６２５が形成され、ｎ- ドリフト層６２３とｎ+ 主エミッタ領域６２５に挟まれたｐベース領域６２４の表面上に、主ゲート酸化膜６２７を介して、多結晶シリコンからなる主ゲート電極層６２８が設けられている。ｎ+ 主エミッタ領域６２５とｐベース領域６２４の表面に共通に接触してＥ端子に接続される主エミッタ電極６３１が、ｐ+ コレクタ層６２１の裏面にＣ端子に接続されるコレクタ電極６３２がそれぞれ設けられている。図示されない断面において、主ゲート電極層６２８に接触する金属の主ゲート電極が設けられる。
【００２０】
出力段ＩＧＢＴ６０３の動作は、一般のＩＧＢＴと同じである。すなわち主ゲート電極への正の電圧印加により、主ゲート電極層６２８直下のｐベース領域６２４の表面層に反転層を生じ、その反転層を通じてｎ+ 主エミッタ領域６２５から供給される電子がｎ- ドリフト層６２３、ｎ+ バッファ層６２２を経てｐ+ コレクタ層６２１に注入され、キャリアの増倍が起きて出力段ＩＧＢＴ６０３がオンすることになる。主ゲート電極への電圧を取り去ると、電子の注入が止まり出力段ＩＧＢＴ６０３はオフする。
【００２１】
このようなＭＯＳパワーＩＣのｎ+ バッファ層６２２とｎ- ドリフト層６２３は、例えば、ｐ+ コレクタ層６２１となるサブストレート上にエピタキシャル成長により形成される。図のように主ゲート電極層６２８の上に、主絶縁膜６２９を介して主エミッタ電極６３１を延長してもよい。
図１の左側部分は、出力段ＩＧＢＴ６０３の制御をおこなうためのｎ−ＭＯＳ制御回路部６２０である。ｐ- ウェル領域６３３が形成され、そのｐ- ウェル領域６３３内にデプレッション型ｎ−ＭＯＳＦＥＴ６３０とエンハンスメント型ｎ−ＭＯＳＦＥＴ６４０とが見られる。
【００２２】
ｎ−ＭＯＳ制御回路部６２０と出力段ＩＧＢＴ６０３との間のｎ- ドリフト層６２３の表面層には、ｐ- ウェル領域６４３が形成されており、その表面上に主エミッタ電極４３１が接触している。このｐ- ウェル領域６４３上は厚いフィールド酸化膜６４４で覆われており、その厚いフィールド酸化膜６４４の上に多結晶シリコンからなるザップダイオード６５０が形成されている。このザップダイオード６５０をツェナーザップに使用する。
【００２３】
図４は、ザップダイオード６５０の一例の平面図である。フィールド酸化膜６４４の上に減圧ＣＶＤ法によって多結晶シリコン膜を堆積し、フォトリソグラフィにより図のような形に成形した後、一部を燐のドーピングにより導電型を変換してｎｐｎ構造とした。幅の細い部分の幅は約１６μｍ、太い部分の幅は約２０μｍであり、全体の長さは約３０μｍである。幅の太い部分に金属配線を配し端子とした。種々の寸法のザップダイオードを作り、特性を検討した結果、この程度の寸法がよいことがわかった。このように三層のダイオードとすれば、何れの方向の電圧も阻止するので、ダイオードの降伏電圧以下の電圧に関しては接続されていないことと同じであり、周囲の回路に影響しない。また、大きいエネルギーの電圧であれば何れの方向の電圧によっても短絡することができる利点もある。
【００２４】
使用したウェハは、比抵抗０．０１Ω・ｃｍ、厚さ５００μm のｐ+ コレクタ層６２１上にｎ+ バッファ層６２２として、比抵抗０．４Ω・ｃｍ、厚さ３０μm のｎ型層をエピタキシャル成長し、その上に、ｎ- ドリフト層６２３として、比抵抗２５Ω・ｃｍ、厚さ４０μｍのｎ型層を積層したウェハを用いた。その後のプロセスは、従来のＩＧＢＴに多少のプロセスを加えるだけで製造できる。ｐベース領域６２４、ｐ+ 主ウェル領域６２６、ｎ−ＭＯＳ制御回路部６２０のｐ- ウェル領域６３３等は、ホウ素イオンのイオン注入および熱拡散により形成し、ｎ+ 主エミッタ領域６２５およびｎ−ＭＯＳ制御回路部６２０のｎ−ＭＯＳＦＥＴのソース、ドレイン領域は、砒素イオンまたは燐イオンのイオン注入および熱拡散により形成した。ｐベース領域６２４、ｎ+ 主エミッタ領域６２５の端は、主ゲート電極層６２８をマスクの一部として、位置ぎめされて形成され、それぞれの横方向拡散により、間隔が決められている。主エミッタ電極６３１およびｎ−ＭＯＳ制御回路部６２０の電極はＡｌ合金のスパッタリングとその後のフォトリソグラフィにより形成し、コレクタ電極６３２は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの三層をスパッタリングで堆積して形成している。
【００２５】
各部の寸法例としては、ｐ+ 主ウェル領域６２６の拡散深さは６μｍ、ｐベース領域６２４とｐ- ウェル領域６３３の拡散深さは約２μｍ、ｎ+ 主エミッタ領域６２５およびｎ−ＭＯＳ制御回路部６２０のｎ−ＭＯＳＦＥＴのソース、ドレイン領域の拡散深さは０．４μｍである。主ゲート酸化膜６２７の厚さは２５ｎｍ、多結晶シリコンの主ゲート電極層６２８の厚さは１μｍ、主エミッタ電極６３１の厚さは約３μｍである。
【００２６】
本参考例のＭＯＳパワーＩＣでは、ツェナーザップ用のザップダイオード６５０をフィールド酸化膜６４４上に堆積された多結晶シリコン層からなるものとしたことにより、構成が単純で形成が容易であり、形成位置が自由で、回路系の電源ラインやＧＮＤライン以外の中間電位も取りやすく、回路定数の調節が容易にできる。従来の半導体基板に形成した拡散ダイオードのようにサージ電圧に対しても寄生サイリスタがラッチアップする問題からも免れている。
【００２７】
図５（ａ）〜（ｄ）はザップダイオードの変形例およびそのシンボルである。いずれも二端子という意味でダイオードと呼ぶことにする。図５（ａ）は標準的なｐｎダイオードである。同図（ｂ）は図２に使用したｎｐｎ構造のもの、（ｃ）は逆にｐｎｐ構造のものである。このように三層のダイオードとすれば、ダイオードの降伏電圧以下の電圧に関しては接続されていないものと同じであり、周囲の回路に影響を与えない。また、何れの方向の電圧によっても短絡することができるという利点もある。同図（ｄ）はｐｎｐｎ構造としたものである。四層以上の構造にすれば、より降伏電圧の高いダイオードとすることができる。更に、ｐｎ接合を多段にしてもよい。
【００２８】
［参考例２］
図６は、本発明にかかる別のＭＯＳパワーＩＣの構成を示す回路図である。この例では出力段半導体素子がＭＯＳＦＥＴである。
出力段ＭＯＳＦＥＴ７０３のドレイン（ｄm ）はＤ端子に、ソース（ｓm ）はＳ端子に接続されている。出力段ＭＯＳＦＥＴ７０３のドレイン（ｄm ）ソース（ｓm ）間にボディダイオードＤB がある。Ｄ端子と出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）との間には、Ｄ端子の過電圧の影響を防止するための逆直列に接続した多数のツェナーダイオードＺＤDgの分枝が設けられている。Ｓ端子と出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）との間には、ｎチャネルＭＯＳＦＥＴｍｏｓ1 の分枝、ｎチャネルＭＯＳＦＥＴｍｏｓ2 の分枝が設けられている。Ｓ端子とＧ端子との間には、ダイオードＤS が接続されている。出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）とＧ端子間にザップダイオードＺａｐ8 を介してゲート抵抗（ＲG1、ＲG2）が接続されている。ゲート抵抗（ＲG1、ＲG2）の中間点とＳ端子間には、ザップダイオードＺａｐ9 を介してｎチャネルＭＯＳＦＥＴからなる論理回路７１３が接続され、その論理回路７１３からｎチャネルＭＯＳＦＥＴｍｏｓ1 、ｍｏｓ2 のゲートに接続されている。ザップダイオードＺａｐ8 、Ｚａｐ9 の両端から端子が取り出されている。
【００２９】
ｎ−ＭＯＳＦＥＴｍｏｓ1 、ｍｏｓ2 は過電流、過熱等の負荷の各種異常発生時の保護のために設けられており、例えば、過電流によりｎ−ＭＯＳＦＥＴｍｏｓ1 がオンすると、出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）がほぼＧＮＤ電位に下げられて、出力段ＭＯＳＦＥＴ７０３がオフする。
２０Ｖ程度の降伏電圧をもつザップダイオードＺａｐ8 を、ザップさせない状態で、出力段ＭＯＳＦＥＴ７０３の主ゲート（ｇm ）とＤ端子間および、Ｓ端子間に、それぞれ実使用電圧より大きい電圧を印加し、出力段ＭＯＳＦＥＴ７０３のスクリーニングをおこなう。その後、ザップダイオードＺａｐ8 にエネルギを加え、短絡する。
【００３０】
また、ザップダイオードＺａｐ9 をザップさせない状態で、論理回路の電源端子ＶDDとＧＮＤ間にやはり実使用電圧より大きい電圧を印加して、論理回路のスクリーニングをおこない、その後、ザップダイオードＺａｐ9 にエネルギを加えて短絡する。
このようにすると、それぞれの比較的高いスクリーニング電圧が、比較的低い耐圧を有する部分に影響を与えることがないので、ＭＯＳパワーＩＣの各部の電圧スクリーニングを比較的高い電圧でおこなうことができて、信頼性を高めることができる。
【００３１】
このＭＯＳパワーＩＣでも、ツェナーザップ用のザップダイオードを半導体基板上のフィールド酸化膜上に堆積された多結晶シリコン層からなるものとすることにより、形成が容易であり、形成位置が自由で、回路系の電源ラインやＧＮＤライン以外の中間電位も取りやすく、回路接続の調整ができる点は実施例１と同じである。
【００３２】
［実施例１］
図７（ａ）は、上記二例のザップダイオードより低い短絡抵抗が得られるザップ素子であるザップトランジスタの平面図である。
このザップトランジスタは、多結晶シリコンからなるｎｐｎトランジスタ８１０のｐベース領域８１２を延長し、その一部にｎカソード領域８１４を形成したものである。８１３はｎエミッタ領域である。
【００３３】
ｎｐｎトランジスタのコレクタ領域８１１とザップダイオード８１５のカソード領域８１４との間には、保護抵抗Ｒp が接続される。
図７（ｂ）は等価回路であり、ｎｐｎトランジスタ８１０のｎコレクタ領域８１１・ベース領域８１２間にザップダイオード８１５と保護抵抗Ｒp とが接続されている。ザップダイオード８１５の両端から取り出した端子に、図のような極性のエネルギを印加する。図８（ｃ）は、ザップダイオード８１５を短絡した状態の等価回路である。ザップダイオード８１５の短絡により、ｎｐｎトランジスタ８１０のコレクタ・ベース間が低抵抗の短絡抵抗Ｒs となる。そのため、ｎｐｎトランジスタ８１０のコレクタ・エミッタ間には、ｎｐｎトランジスタ８１０の電流増幅率の分だけ、短絡したザップダイオード８１５より、大きな電流を流すことができる。すなわち、電流シンク能力の大きい短絡状態を実現できるものである。
【００３４】
【発明の効果】
以上説明したように本発明によれば、バイポーラ半導体素子を有するバイポーラＩＣ、ＭＯＳ型半導体素子を有するＭＯＳＩＣまたはバイポーラ半導体素子とＭＯＳ型半導体素子とを集積したＢｉ−ＣＭＯＳＩＣである半導体装置において、回路要素と並列、または直列に接続され、半導体プロセス完了後にエネルギの印加により短絡できるザップ素子を、前記半導体装置の半導体基板上に絶縁膜を介して備え、ザップ素子が多結晶シリコン層からなるトランジスタのベース、コレクタ間に保護抵抗と直列にザップダイオードを設けた構成であり、かつ前記ザップダイオードが半導体プロセス完了後に高エネルギの印加により短絡できるザップダイオードであることによって、構成が単純で、形成位置が自由であり、回路系の電源ラインやＧＮＤライン以外の中間電位も取りやすく、サージ電圧に対しても寄生素子がラッチアップしたりせず、かつ形成の容易なザップダイオードとすることができる。
【００３５】
これにより、半導体装置の構成および製法の自由度が大幅に増し、特性の改善にも大きく寄与することができる。
【図面の簡単な説明】
【図１】  本発明参考例１のＭＯＳパワーＩＣの部分断面図
【図２】  本発明参考例１のＭＯＳパワーＩＣの回路構成図
【図３】  ザップ素子の基本的な接続方法の説明図であり、（ａ）は並列回路図、（ｂ）は直列回路図
【図４】  本発明参考例１のＭＯＳパワーＩＣのザップダイオードの平面図
【図５】  種々のザップダイオードの平面図であり、（ａ）はｐｎ構造図、（ｂ）はｎｐｎ構造図、（ｃ）はｐｎｐ構造図、（ｄ）はｐｎｐｎ構造図
【図６】  本発明参考例２のＭＯＳパワーＩＣの回路構成図
【図７】  本発明実施例１の説明図であり、（ａ）はザップトランジスタの平面図、（ｂ）はザップ前の等価回路図、（ｃ）はザップ後の等価回路図
【図８】  従来例の説明図であり、（ａ）はＭＯＳパワーＩＣの一部の部分断面図、（ｂ）はザップ後の部分断面図
【符号の説明】
３２１、６２１  ｐ+ コレクタ層
３２２、６２２  ｎ+ バッファ層
３２３、６２３  ｎ- ドリフト層
３３３、６３３  ｐ- ウェル領域
３３４          ｐ+ アノード領域
３３５          ｎ+ カソード領域
３７１          ラッチアップ電流
６０３          出力段ＩＧＢＴ
６２０          ｎ−ＭＯＳ制御回路部
６２４          ｐベース領域
６２５          ｎ+ 主エミッタ領域
６２６          ｐ+ 主ウェル領域
６２７          主ゲート酸化膜
６２８          ゲート電極層
６２９          主絶縁膜
６３０          デプレッション型ｎ−ＭＯＳＦＥＴ
６３１          主エミッタ電極
６３２          コレクタ電極
６４０          エンハンスメント型ｎ−ＭＯＳＦＥＴ
６４３          ｐ- ウェル領域
６４４          フィールド酸化膜
６５０          ザップダイオード
６５１          ダイオード電極
７０３          出力段ＭＯＳＦＥＴ
７１３          ｎｍｏｓ論理回路
８１０          ｎｐｎトランジスタ
８１１          コレクタ領域
８１２          ベース領域
８１３          エミッタ領域
８１４          カソード領域
８１５          ザップダイオード
Ｃ          コレクタ端子
Ｅ          エミッタ端子
Ｇ          制御入力端子
ｃm         コレクタ
ｅm         エミッタ
ｇm         ゲート
ＤS 、ＤB   ダイオード
ＲC1、ＲC2、ＲC3、ＲE1、ＲE2、ＲE3、ＲG 、ＲG1、ＲG2、ＲG3、ＲG4、ＲZ1、ＲZ2、ＲZ3、ＲP 、ＲS 抵抗
Ｚａｐ1 、Ｚａｐ2 、Ｚａｐ3 、Ｚａｐ4 、Ｚａｐ5 、Ｚａｐ6 、Ｚａｐ7 、Ｚａｐ8 、Ｚａｐ9 ザップダイオード
ＺＤCg、ＺＤEg、ＺＤDg        ツェナーダイオード
Ｄ          ドレイン端子
Ｓ          ソース電端子
ｄm         ドレイン
ｓm         ソース
ｍｏｓ1 、ｍｏｓ2 ＭＯＳＦＥＴ
ＶDD        電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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