(57)【特許請求の範囲】
【請求項１】
下位ビットのＡ／Ｄ変換に先行して上位ビットのＡ／Ｄ変換を行なう少なくとも１つの上位ビット判定用電圧比較器と、
高電圧側基準電圧と低電圧側基準電圧との間に接続され、前記上位ビットのＡ／Ｄ変換に対する上位基準電圧を生成する上位分圧端子と、前記下位ビットのＡ／Ｄ変換に対する下位基準電圧を生成する下位分圧端子とを含む抵抗成分素子列と、
前記上位分圧端子から供給される前記上位基準電圧を保持し、前記上位分圧端子から電気的に分離された後に、保持されている前記上位基準電圧を前記上位ビット判定用電圧比較器に供給する基準電圧保持部とを備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記上位分圧端子から前記基準電圧保持部への前記上位基準電圧の供給と、前記下位分圧端子からの前記下位基準電圧の供給とは、異なるタイミングで行なわれることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記上位分圧端子からの前記上位基準電圧の供給は、前記下位分圧端子からの前記下位基準電圧の供給開始以前に完了することを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記基準電圧保持部への前記上位基準電圧の供給は、前記上位ビット判定用電圧比較器への入力電圧の取込と同時に行なわれることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項５】
前記上位ビット判定用電圧比較器は、電圧比較用容量素子を備えるチョッパ型電圧比較器であり、
前記電圧比較用容量素子の一端に、前記入力電圧が取り込まれた後、前記上位基準電圧が取り込まれることにより電圧比較動作が行なわれることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項６】
前記基準電圧保持部は、電圧保持用容量素子を備え、
前記電圧比較動作は、
前記上位ビット判定用電圧比較器への前記上位基準電圧の取込の際の前記電圧比較用容量素子と前記電圧保持用容量素子との間の電荷分配による、前記電圧比較用容量素子の一端の電圧における、前記入力電圧からの電圧遷移を検出することにより行なわれることを特徴とする請求項５に記載のＡ／Ｄ変換回路。
【請求項７】
前記基準電圧保持部は、電圧保持用容量素子を備え、
前記電圧保持用容量素子と前記上位分圧端子とを導通制御する第１スイッチ部と、
前記電圧保持用容量素子と前記上位ビット判定用電圧比較器とを導通制御する第２スイッチ部とを備えることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項８】
前記抵抗成分素子列は、Ａ／Ｄ変換後の出力ビット数に応じた分圧電圧を生成するラダー抵抗素子列であり、
前記ラダー抵抗素子列を構成する抵抗素子間の分圧端子は、前記下位分圧端子として設定される所定数の分圧端子ごとに前記上位分圧端子として設定され、前記基準電圧保持部への前記上位基準電圧の供給に際しては、前記ラダー抵抗素子列を介して電流供給が行なわれることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換回路の高速動作に関するものである。
【０００２】
【従来の技術】
図１０に示すＡ／Ｄコンバータは、従来技術による４ビット出力の直並列型Ａ／Ｄコンバータである。上位コンパレータ制御回路１０から出力される制御信号１Ａ〜１Ｃにより制御される上位コンパレータＣＯＭＰ１１〜１３と、下位コンパレータ制御回路２０から出力される制御信号２Ａ〜２Ｃにより制御される下位コンパレータＣＯＭＰ２１〜２３とを備えている。各コンパレータＣＯＭＰ１１〜１３、ＣＯＭＰ２１〜２３の入力端子（ＩＮ）は、Ａ／Ｄコンバータの入力端子（ＡＩＮ）に接続されている。基準電圧端子（ＲＥＦ）には、アナログ入力電圧ＶＡＩＮの入力電圧範囲（最大基準電圧：ＶＲＨ、最小基準電圧：ＶＲＬ）をラダー抵抗素子列で１６分割した各々の電圧レベルから適宜選択されて入力されている。
【０００３】
上位コンパレータＣＯＭＰ１１〜１３の基準電圧端子（ＲＥＦ）は、アナログ入力電圧ＶＡＩＮの入力電圧範囲をラダー抵抗素子列で４分割した各々の分圧端子（Ｎ１）〜（Ｎ３）に接続されており、Ａ／Ｄ変換の際、先ず大まかにアナログ入力電圧ＶＡＩＮの電圧レベルが検出され、上位ビットのＡ／Ｄ変換が行なわれる。各コンパレータＣＯＭＰ１１〜１３の出力端子（Ｏ１１）〜（Ｏ１３）は、スイッチ選択回路３０に接続されている。スイッチ選択回路３０からは、コンパレータＣＯＭＰ１１〜１３による上位ビットのＡ／Ｄ変換結果に応じて、スイッチ制御信号Ｓ１〜Ｓ４のうちの何れか1つが選択されて出力される。
【０００４】
下位コンパレータＣＯＭＰ２１〜２３の基準電圧端子（ＲＥＦ）は、切換スイッチ群ＳＷ１〜ＳＷ４を介して、ラダー抵抗素子列の分圧端子に接続されている。切換スイッチ群ＳＷ１〜ＳＷ４は、スイッチ制御信号Ｓ１〜Ｓ４に応じて択一的に選択され、下位コンパレータＣＯＭＰ２１〜２３における下位基準電圧が決定される。すなわち、アナログ入力電圧ＶＡＩＮが、ラダー抵抗素子列の分圧端子（Ｎ１）の上位基準電圧ＶＮ１（以下の説明では、各分圧端子の電圧レベルを、分圧端子名の先頭に“Ｖ”を付して記す。）以上である場合には、切換スイッチ群ＳＷ１が選択されて、コンパレータＣＯＭＰ２１〜２３の各基準電圧端子（ＲＥＦ）には下位基準電圧ＶＮ０１〜ＶＮ０３が入力される。以下同様に、アナログ入力電圧ＶＡＩＮが上位基準電圧ＶＮ２以上でＶＮ１未満である場合には、切換スイッチ群ＳＷ２が選択されて下位基準電圧ＶＮ１１〜ＶＮ１３が入力され、アナログ入力電圧ＶＡＩＮが上位基準電圧ＶＮ３以上でＶＮ２未満である場合には、切換スイッチ群ＳＷ３が選択されて下位基準電圧ＶＮ２１〜ＶＮ２３が入力され、アナログ入力電圧ＶＡＩＮが上位基準電圧ＶＮ３未満の場合には、切換スイッチ群ＳＷ４が選択されて下位基準電圧ＶＮ３１〜ＶＮ３３が入力される。
【０００５】
４ビット出力は、上位ビットと下位ビットとに分割されて、コンパレータＣＯＭＰ１１〜１３およびＣＯＭＰ２１〜２３の各出力Ｏ１１〜Ｏ１３およびＯ２１〜Ｏ２３の論理レベルをエンコードすることにより得られる。
【０００６】
図１１には、動作波形を示す。図１０のＡ／Ｄコンバータは、クロック信号ＣＬＫに同期して動作しており、クロック信号ＣＬＫの（１／２）周期を１つのタイムステップとして動作している。アナログ入力電圧ＶＡＩＮの取込動作（Ｉ）、取り込まれた電圧の保持動作（ＩＩ）、電圧比較動作（ＩＩＩ）の各動作状態がタイムステップごとに切り替えられ、タイムステップＴ１〜Ｔ５を１単位としてＡ／Ｄ変換動作が行なわれる。
【０００７】
タイムステップＴ１−Ｔ２において、上位、下位の各コンパレータＣＯＭＰ１ｘ、ＣＯＭＰ２ｘ（ｘ＝１〜３。以下の説明において同様。）にアナログ入力電圧ＶＡＩＮが取り込まれる（動作（Ｉ））。このとき、取り込まれる電圧レベルは、ラダー抵抗素子列の端子（Ｎ２）の上位基準電圧ＶＮ２以上で端子（Ｎ１）の上位基準電圧ＶＮ１未満の電圧レベルＶＮ１Ｘから、最大電圧レベルＶＲＨにシフトするものとする。各コンパレータＣＯＭＰ１ｘ、ＣＯＭＰ２ｘの内部端子の容量成分は、アナログ入力電圧ＶＡＩＮの電圧レベルＶＲＨに充電される。
【０００８】
続くタイムステップＴ２−Ｔ３において、各下位コンパレータＣＯＭＰ２ｘが電圧レベルＶＲＨを保持すると共に（動作（ＩＩ））、各上位コンパレータＣＯＭＰ１ｘは比較状態に移行する（動作（ＩＩＩ））。このとき、各上位コンパレータＣＯＭＰ１ｘの内部端子は、基準電圧端子（ＲＥＦ）を介して、最大電圧レベルＶＲＨから上位基準電圧ＶＮｘ（ｘ＝１〜３。以下の説明において同様。）に遷移する。そのため、各上位コンパレータＣＯＭＰ１ｘの基準電圧端子（ＲＥＦ）からは、内部端子の容量成分からの充放電に伴う電流が流れる。図１１には上位コンパレータＣＯＭＰ１１の場合を示している。放電に伴うピーク電流Ｉ１００の流出電流が流れ出る。この流出電流はラダー抵抗素子列を端子（ＲＬ）に向けて流れるため、分圧端子（Ｎ０１）における下位基準電圧ＶＮ０１には、流出電流に応じた電圧上昇が電圧変動分として現われる。この電圧変動分のピーク電圧はＶ１００であるとする。
【０００９】
次に、タイムステップＴ３−Ｔ４において、各下位コンパレータＣＯＭＰ２ｘの比較動作に先立ち、下位基準電圧の設定が行なわれる。各上位コンパレータＣＯＭＰ１ｘの比較結果に基づき、スイッチ選択回路３０により決定される切換スイッチ群が選択される。図１１では、前のサイクルの電圧レベルＶＮ１Ｘに対する切換スイッチ群ＳＷ２から、電圧レベルＶＲＨに適合する切換スイッチ群ＳＷ１に切り換わることとなる。このスイッチ群の切り換わりにより、各切換スイッチ群ＳＷ１〜ＳＷ４と各下位コンパレータＣＯＭＰ２ｘとの間における容量成分Ｃｐ１〜Ｃｐ３への電荷の充電が行なわれ、端子電圧が電圧レベルＶＮ１ＸからＶＲＨに遷移する。このときの電流は端子（ＲＨ）から供給されることとなり、分圧端子（Ｎ０１）における下位基準電圧ＶＮ０１を押し下げることとなる。このときの電圧変動分はＶ２であるとする。ここで、容量成分Ｃｐ１〜Ｃｐ３とは、各切換スイッチ群ＳＷ１〜ＳＷ４や各下位コンパレータＣＯＭＰ２ｘ、更には配線における寄生容量成分の総和である。
【００１０】
更に、タイムステップＴ４−Ｔ５において、各上位コンパレータＣＯＭＰ１ｘが比較状態を継続すると共に（動作（ＩＩＩ））、各下位コンパレータＣＯＭＰ２ｘも比較状態に移行する（動作（ＩＩＩ））。このとき、各下位コンパレータＣＯＭＰ２ｘの内部端子は、タイムステップＴ２−Ｔ３における各上位コンパレータＣＯＭＰ１ｘの内部端子と同様の動きをする。すなわち、基準電圧端子（ＲＥＦ）を介して、最大電圧レベルＶＲＨから下位基準電圧ＶＮ０ｘ（ｘ＝１〜３。以下の説明において同様。）に遷移する。タイムステップＴ４−Ｔ５では、遷移する電圧幅がタイムステップＴ２−Ｔ３に比して小さいので、ピーク電圧の設定値からの変動分はＶ３（＜Ｖ１００）である。
【００１１】
尚、図１１では、下位基準電圧ＶＮ０１についてのみ例示しているが、下位基準電圧ＶＮ０２、ＶＮ０３についても同様の動作となることはいうまでもない。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の従来技術によるＡ／Ｄコンバータでは、タイムステップＴ２−Ｔ５において、各上位コンパレータＣＯＭＰ１ｘが比較状態を継続し、基準電圧端子（ＲＥＦ）には各上位基準電圧ＶＮｘが供給される。基準電圧端子（ＲＥＦ）を介して接続される各上位コンパレータＣＯＭＰ１ｘの内部端子は、タイムステップＴ１−Ｔ２において取り込まれたアナログ入力電圧ＶＡＩＮの電圧レベルから、各上位基準電圧ＶＮｘにまで充放電されることとなる。このときの内部端子の電圧遷移は、アナログ入力電圧ＶＡＩＮの電圧レベルによっては、入力電圧範囲の最大電圧レベルＶＲＨと最小電圧レベルＶＲＬとの間のフルスイングに近い電圧遷移となる場合がある。
【００１３】
このため、図１１に示すように、内部端子の電圧遷移がタイムステップＴ２−Ｔ３内に完了しない場合がある。この場合には、時刻Ｔ３以降のタイムステップにおいて、内部端子の電圧遷移に伴う基準電圧端子（ＲＥＦ）からの流出電流により（取り込まれたアナログ入力電圧ＶＡＩＮの電圧レベルが、上位基準電圧ＶＮｘに比して高い場合）、ラダー抵抗素子列により設定されている各上位および下位基準電圧は、設定値からずれた電圧となっている。各上位コンパレータＣＯＭＰ１ｘの比較動作に伴う基準電圧のずれが、各下位コンパレータＣＯＭＰ２ｘの比較状態（タイムステップＴ４−Ｔ５）においても解消されず残留してしまう場合があり、各下位コンパレータＣＯＭＰ２ｘにおいて、設定値からずれた下位基準電圧により比較動作が行なわれてしまう。正しい電圧比較結果が得られなくおそれがあり問題である。
【００１４】
上記の課題は、Ａ／Ｄコンバータを動作させるクロック信号ＣＬＫの発振周波数が高速化するにつれて顕著となるため、Ａ／Ｄコンバータの高速化に際して、変換誤差が益々大きくなるおそれがあり問題である。
【００１５】
本発明は前記従来技術の問題点を解消するためになされたものであり、Ａ／Ｄ変換回路において、上位コンパレータの比較動作に伴う上位基準電圧の変動が、下位コンパレータの比較時における下位基準電圧に影響することがなく、高速動作が可能なＡ／Ｄ変換回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＡ／Ｄ変換回路は、下位ビットのＡ／Ｄ変換に先行して上位ビットのＡ／Ｄ変換を行なう少なくとも１つの上位ビット判定用電圧比較器と、高電圧側基準電圧と低電圧側基準電圧との間に接続され、上位ビットのＡ／Ｄ変換に対する上位基準電圧を生成する上位分圧端子と、下位ビットのＡ／Ｄ変換に対する下位基準電圧を生成する下位分圧端子とを含む抵抗成分素子列と、上位分圧端子から供給される上位基準電圧を保持し、上位分圧端子から電気的に分離された後に、保持されている上位基準電圧を上位ビット判定用電圧比較器に供給する基準電圧保持部とを備えることを特徴とする。
【００１７】
請求項１のＡ／Ｄ変換回路では、上位ビット判定用電圧比較器の基準電圧として、抵抗成分素子列の上位分圧端子で生成される上位基準電圧が、基準電圧保持部に供給されて保持された後、基準電圧保持部が上位分圧端子から分離された上で、保持されている上位基準電圧が基準電圧保持部から上位ビット判定用電圧比較器に供給される。
【００１８】
これにより、上位ビット判定用電圧比較器に供給すべき上位基準電圧を、抵抗成分素子列の上位分圧端子から基準電圧保持部に保持した上で、上位分圧端子を切り離した後に基準電圧保持部から供給することができるので、上位ビット判定用電圧比較器への上位基準電圧の供給の際に、抵抗成分素子列の上位分圧端子に電圧変動が生ずることはない。引き続いて行なわれる下位ビットのＡ／Ｄ変換の際に、下位基準電圧に電圧変動が残留していることはなく、下位ビットのＡ／Ｄ変換における上位ビットのＡ／Ｄ変換の影響を排除することができる。
【００１９】
また、Ａ／Ｄ変換において、上位ビットのＡ／Ｄ変換動作による、抵抗成分素子列の上位分圧端子における上位基準電圧の電圧変動の緩和時間を考慮する必要がないため、上位ビットのＡ／Ｄ変換動作と上位ビットのＡ／Ｄ変換動作との間に不要な緩和時間を設定する必要がなく、高速動作を実現することができる。
【００２０】
また、請求項３に係るＡ／Ｄ変換回路は、請求項２に記載のＡ／Ｄ変換回路において、上位分圧端子から基準電圧保持部への上位基準電圧の供給と、下位分圧端子からの下位基準電圧の供給とは、異なるタイミングで行なわれることを特徴とする。
【００２１】
これにより、上位分圧端子から基準電圧保持部への上位基準電圧の供給の際に生ずる上位分圧端子の電圧変動の影響を、下位分圧端子が受けないタイミングで下位基準電圧を供給することができる。
【００２２】
また、請求項４に係るＡ／Ｄ変換回路は、請求項３に記載のＡ／Ｄ変換回路において、上位分圧端子からの上位基準電圧の供給は、下位分圧端子からの下位基準電圧の供給開始以前に完了することを特徴とする。
【００２３】
これにより、下位ビットのＡ／Ｄ変換動作時には、上位ビットのＡ／Ｄ変換動作による上位基準電圧の電圧変動は残留しておらず、下位ビットのＡ／Ｄ変換動作時の下位基準電圧は、電圧変動がない正規の設定値とすることができる。
【００２４】
また、請求項５に係るＡ／Ｄ変換回路は、請求項２に記載のＡ／Ｄ変換回路において、基準電圧保持部への上位基準電圧の供給は、上位ビット判定用電圧比較器への入力電圧の取込と同時に行なわれることを特徴とする。
【００２５】
これにより、基準電圧保持部への上位基準電圧の供給動作を、下位ビットのＡ／Ｄ変換動作に対して時間的に離間させて行なうことができ、基準電圧保持部への上位基準電圧の供給動作に伴う抵抗成分素子列の上位分圧端子における電圧変動の影響が、下位ビットのＡ／Ｄ変換動作時まで残留することはない。
【００２６】
また、基準電圧保持部への上位基準電圧の供給のための専用時間は必要とされず、上位ビットのＡ／Ｄ変換動作時間が増大することはない。上位ビットのＡ／Ｄ変換動作による抵抗成分素子列の上位分圧端子における電圧変動の緩和時間の設定が不要であることと相俟って、Ａ／Ｄ変換動作の高速動作を実現することができる。
【００２７】
また、請求項６に係るＡ／Ｄ変換回路は、請求項５に記載のＡ／Ｄ変換回路において、上位ビット判定用電圧比較器は、電圧比較用容量素子を備えるチョッパ型電圧比較器であり、電圧比較用容量素子の一端に、入力電圧が取り込まれた後、上位基準電圧が取り込まれることにより電圧比較動作が行なわれることが好ましい。これにより、上位ビット判定用電圧比較器を高速動作に適した構成とすることができる。
【００２８】
また、請求項７に係るＡ／Ｄ変換回路は、請求項６に記載のＡ／Ｄ変換回路において、基準電圧保持部は、電圧保持用容量素子を備え、電圧比較動作は、上位ビット判定用電圧比較器への上位基準電圧の取込の際、電圧比較用容量素子と電圧保持用容量素子との間の電荷分配による、電圧比較用容量素子の一端の電圧における、入力電圧からの電圧遷移を検出することにより行なわれることを特徴とする。
【００２９】
これにより、チョッパ型電圧比較器においては、比較動作の際、電圧比較用容量素子の一端の電圧における電圧遷移幅が所定電圧値以上になれば、電圧比較を行なうことができる。そしてこの所定電圧値は微小電圧値であればよい場合が一般的である。従って、比較動作において上位基準電圧が供給される際、電圧比較用容量素子の一端の電圧を上位基準電圧にまで充放電する必要はなく、基準電圧保持部の電圧保持用容量素子は、電圧比較用容量素子との電荷分配によって所定電圧値の電圧遷移が発生する容量値を有していればよい。このとき消費される電圧保持用容量素子の電荷量は、電圧比較用容量素子の一端の電圧を上位基準電圧にまで充放電する場合に比して少量でよく、基準電圧保持部への上位基準電圧の供給に伴う電流消費は僅少であると共に、短時間で供給することができる。低消費電流で高速なＡ／Ｄ変換動作を実現することができる。
【００３０】
また、請求項８に係るＡ／Ｄ変換回路は、請求項２に記載のＡ／Ｄ変換回路において、基準電圧保持部は、電圧保持用容量素子を備え、電圧保持用容量素子と上位分圧端子とを導通制御する第１スイッチ部と、電圧保持用容量素子と上位ビット判定用電圧比較器とを導通制御する第２スイッチ部とを備えることを特徴とする。
【００３１】
請求項８のＡ／Ｄ変換回路では、第１スイッチ部を導通することにより、上位分圧端子から基準電圧保持部の電圧保持用容量素子に上位基準電圧が供給され、第１スイッチ部を非導通にした後に第２スイッチ部を導通して、基準電圧保持部の電圧保持用容量素子から上位ビット判定用電圧比較器に上位基準電圧を供給する。
【００３２】
これにより、第１および第２スイッチ部を導通制御することにより、基準電圧保持部への上位基準電圧の供給および上位ビット判定用電圧比較器への上位基準電圧の供給を行なうことができる。上位ビット判定用電圧比較器でのＡ／Ｄ変換動作において使用されている制御信号に基づき、基準電圧保持部の制御を行なうことができる。
【００３３】
また、請求項９に係るＡ／Ｄ変換回路は、請求項２に記載のＡ／Ｄ変換回路において、抵抗成分素子列は、Ａ／Ｄ変換後の出力ビット数に応じた分圧電圧を生成するラダー抵抗素子列であり、ラダー抵抗素子列を構成する抵抗素子間の分圧端子は、下位分圧端子として設定される所定数の分圧端子ごとに上位分圧端子として設定されており、基準電圧保持部への上位基準電圧の供給に際しては、ラダー抵抗素子列を介して電流供給が行なわれることを特徴とする。
【００３４】
これにより、上位ビットのＡ／Ｄ変換動作および下位ビットのＡ／Ｄ変換動作に必要な上位および下位基準電圧をラダー抵抗素子列で生成しながら、上位ビットのＡ／Ｄ変換動作における電圧比較時に先行したタイミングで、上位基準電圧を基準電圧保持部に供給するので、上位基準電圧の供給時にラダー抵抗素子列を介して流れる電流を、下位ビットのＡ／Ｄ変換動作とは異なるタイミングで行なわせることができる。下位ビットのＡ／Ｄ変換動作時において、上位ビットのＡ／Ｄ変換動作による下位基準電圧の電圧変動が残留することはない。
【００３５】
【発明の実施の形態】
以下、本発明のＡ／Ｄ変換回路について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。
【００３６】
図１に示す実施形態の４ビット出力の直並列型Ａ／Ｄコンバータは、従来技術のＡ／Ｄコンバータ（図１０）では上位コンパレータＣＯＭＰ１１〜１３の各基準電圧端子（ＲＥＦ）とラダー抵抗素子列の分圧端子（Ｎ１）〜（Ｎ３）とが直結されていることに代えて、分圧端子（Ｎ１）〜（Ｎ３）は、第１スイッチＳＷ１１Ａ〜ＳＷ１３Ａと第２スイッチＳＷ１１Ｂ〜ＳＷ１３Ｂとを介して、上位コンパレータＣＯＭＰ１１〜１３の各基準電圧端子（ＲＥＦ）に接続されている。そして、第１スイッチＳＷ１１Ａ〜ＳＷ１３Ａと第２スイッチＳＷ１１Ｂ〜ＳＷ１３Ｂとの接続点には、電圧保持容量素子Ｃ１１〜Ｃ１３の一端が接続されている。電圧保持容量素子Ｃ１１〜Ｃ１３の他端は接地電圧に接続されている。
【００３７】
第１スイッチＳＷ１１Ａ〜ＳＷ１３Ａおよび第２スイッチＳＷ１１Ｂ〜ＳＷ１３Ｂは、上位コンパレータ制御回路１０から出力される制御信号１Ｃおよび１Ｂにより導通制御されている。
【００３８】
図２には、上位コンパレータの具体例を示す。いわゆるチョッパ型のコンパレータである。入力端子（ＩＮ）および基準電圧端子（ＲＥＦ）は、スイッチＳＷＡおよびＳＷＢに接続されており、スイッチＳＷＡおよびＳＷＢの他端は、共に電圧比較用容量素子Ｃ０の一端に接続されている。電圧比較用容量素子Ｃ０の他端は、インバータゲートＩＮＶのゲート入力端子に接続されており、インバータゲートＩＮＶのゲート出力端子（ＯＵＴ）から電圧比較結果が出力される。インバータゲートＩＮＶのゲート入出力端子間にはスイッチＳＷＣが接続されている。ここで、スイッチＳＷＡ、ＳＷＢには、その素子構成に起因する寄生容量成分が付随することが一般的である。図２においては、この寄生容量成分を寄生容量Ｃｐａ、Ｃｐｂとして示している。
【００３９】
図３に示す動作状態表に基づき、図２のコンパレータの電圧比較動作を説明する。このコンパレータは、図３に示すように、スイッチＳＷＡ〜ＳＷＣの導通状態に応じて３つの動作状態を有している。すなわち、入力端子（ＩＮ）へのアナログ電圧の取込動作（Ｉ）、取り込まれたアナログ電圧の保持動作（ＩＩ）、および電圧比較動作（ＩＩＩ）の各動作状態が時系列に行なわれることにより電圧比較動作が行なわれる。
【００４０】
入力端子（ＩＮ）へのアナログ電圧の取込動作（Ｉ）では、スイッチＳＷＡおよびＳＷＣが導通状態（“ＯＮ”）であり、スイッチＳＷＢが非導通状態（“ＯＦＦ”）である。スイッチＳＷＡを介して、入力端子（ＩＮ）から電圧比較用容量素子Ｃ０の一端にアナログ電圧が取り込まれる。このとき、スイッチＳＷＣが導通状態（“ＯＮ”）でありゲート入力端子とゲート出力端子（ＯＵＴ）とが短絡されているため、短絡された両ゲート端子は、インバータゲートＩＮＶの入出力特性の中間状態にバイアスされている。すなわち、インバータゲートＩＮＶの閾値電圧である電源電圧ＶＣＣの１／２（（１／２）ＶＣＣ電圧）付近でバランスされている。従って、ゲート入力端子に接続されている電圧比較用容量素子Ｃ０の他端も（１／２）ＶＣＣの電圧付近にバイアスされた状態となっている。電圧比較用容量素子Ｃ０には、略（１／２）ＶＣＣ電圧とアナログ電圧との電圧差に応じた電荷が蓄積される。ここで、寄生容量Ｃｐａ、Ｃｐｂが、電圧比較用容量素子Ｃ０の一端と接地電圧との間に存在するので、寄生容量Ｃｐａ、Ｃｐｂにも電荷が蓄積される。
【００４１】
次に、取り込まれたアナログ電圧の保持動作（ＩＩ）では、スイッチＳＷＡ〜ＳＷＣが非導通状態（“ＯＦＦ”）である。電圧比較用容量素子Ｃ０はフローティング状態となり、アナログ電圧の取込動作（Ｉ）において取り込まれたアナログ電圧は、電圧比較用容量素子Ｃ０の蓄積電荷として保持されている。寄生容量Ｃｐａ、Ｃｐｂへの蓄積電荷も同様に保持されている。
【００４２】
アナログ電圧の取込動作（Ｉ）において取り込まれ、保持動作（ＩＩ）において保持されているアナログ電圧は、略（１／２）ＶＣＣ電圧との電圧差が印加されて電圧比較用容量素子Ｃ０に電荷として蓄積されていると共に、接地電圧との電圧差が印加されて寄生容量Ｃｐａ、Ｃｐｂに電荷として蓄積されている。
【００４３】
この状態で、電圧比較動作（ＩＩＩ）が行なわれる。スイッチＳＷＢが導通状態（“ＯＮ”）となり、スイッチＳＷＡおよびＳＷＣが非導通状態（“ＯＦＦ”）となる。スイッチＳＷＢを介して基準電圧端子（ＲＥＦ）から基準電圧が供給されると、取り込まれまたは保持されているアナログ電圧との電圧差に応じて、電圧比較用容量素子Ｃ０および寄生容量Ｃｐａ、Ｃｐｂに蓄積されている電荷の充放電が行なわれる。
【００４４】
ここで、基準電圧端子（ＲＥＦ）に入力される基準電圧の供給源が従来技術（図１０）の場合のように電圧源である場合には、電圧比較用容量素子Ｃ０および寄生容量Ｃｐａ、Ｃｐｂは、その端子電圧が基準電圧に一致するまで充放電が継続され、充放電に必要な電荷が基準電圧端子（ＲＥＦ）を介して供給されつづけることとなる。しかしながら、実施形態（図１）の構成では、基準電圧端子（ＲＥＦ）に入力される基準電圧の供給源は電圧保持容量素子Ｃ１１〜Ｃ１３であるため、基準電圧の供給は、電圧保持容量素子Ｃ１１〜Ｃ１３と電圧比較用容量素子Ｃ０および寄生容量Ｃｐａ、Ｃｐｂとの電荷分配に必要な電荷分のみとなる。
【００４５】
基準電圧が供給されることにより電圧比較用容量素子Ｃ０の一端の電圧は、従来技術（図１０）の構成の場合にはアナログ電圧から基準電圧への電圧遷移を生じ、実施形態（図１）の構成では、電圧保持容量素子Ｃ１１〜Ｃ１３と電圧比較用容量素子Ｃ０等とに蓄積されている電荷量が、各容量値に応じて按分されて得られる電圧値に電圧遷移する。電圧比較用容量素子Ｃ０の一端の電圧遷移は容量結合により他端にも伝播し、インバータゲートＩＮＶの閾値電圧（（１／２）ＶＣＣ電圧付近）にバイアスされていたゲート入力端子の電圧レベルを遷移する。この電圧遷移をインバータゲートＩＮＶが受けて、ゲート出力端子（ＯＵＴ）から電圧比較結果が出力される。
【００４６】
すなわち、基準電圧に対して、取り込まれまたは保持されていたアナログ電圧が高電圧の場合には、基準電圧の供給に伴いゲート入力端子の電圧レベルが低電圧側に電圧遷移を受けるため、ゲート出力端子（ＯＵＴ）からハイ論理レベルの電圧比較結果を得ることができる。また、基準電圧に対して、取り込まれまたは保持されていたアナログ電圧が低電圧の場合には、基準電圧の供給に伴いゲート入力端子の電圧レベルが高電圧側に電圧遷移を受けるため、ゲート出力端子（ＯＵＴ）からロー論理レベルの電圧比較結果を得ることができる。
【００４７】
ここで、電圧比較用容量素子Ｃ０の一端の電圧は、基準電圧の供給によりアナログ電圧から基準電圧にまで電圧遷移する必要はない。電圧比較用容量素子Ｃ０による容量結合により、電圧遷移がゲート入力端子に確実に伝播されて、インバータゲートＩＮＶの閾値電圧（（１／２）ＶＣＣ電圧付近）に対して、アナログ電圧と基準電圧との電圧差に基づき、所定電圧方向に確実に電圧遷移すればよい。電圧比較動作（ＩＩＩ）に先立つ、アナログ電圧の取込動作（Ｉ）または保持動作（ＩＩ）において、ゲート入力端子は閾値電圧（（１／２）ＶＣＣ電圧付近）にバイアスされているので、インバータゲートＩＮＶによる検出に必要な電圧遷移量は僅かな電圧差で充分である。実施形態において備えられる電圧保持容量素子Ｃ１１〜Ｃ１３の容量値を小さく設定することができる。
【００４８】
図４には、上位コンパレータ制御回路１０の具体例を示す。クロック信号ＣＬＫがクロック端子（ＣＬＫ）に入力される２つのＤ型フリップフロップ１１、１３を備えている。Ｄ型フリップフロップ１１の正転出力端子（Ｑ）はＤ型フリップフロップ１３の入力端子（Ｄ）に接続されており、Ｄ型フリップフロップ１３の正転出力端子（Ｑ）がＤ型フリップフロップ１１の入力端子（Ｄ）にフィードバックされており、分周回路を構成している。Ｄ型フリップフロップ１３の出力端子（Ｑ）からの分周信号ＤＣ１とクロック信号ＣＬＫとはＮＡＮＤゲート１５に入力され、その出力として制御信号１Ｂが出力される。また、制御信号１Ｂは、インバータゲート１７、１９で反転されて、制御信号１Ａ、１Ｃが出力される。
【００４９】
図５に、動作波形を示す。Ｄ型フリップフロップ１１、１３で構成される分周回路は、クロック信号ＣＬＫの立ち上りエッジで出力信号ＤＣ１の論理レベルが遷移し、クロック信号ＣＬＫに対して２分周された分周信号ＤＣ１が生成される。クロック信号ＣＬＫと分周信号ＤＣ１とのＮＡＮＤ論理により、両信号ＣＬＫ、ＤＣ１が共にハイ論理レベルの状態で、制御信号１Ｂがロー論理レベルとして出力される。制御信号１Ａ、１Ｃは、制御信号１Ｂの反転信号として出力される。制御信号１Ａ〜１Ｃは、上位コンパレータＣＯＭＰ１１〜１３のスイッチＳＷＡ〜ＳＷＣ（図２、参照）を制御し、ハイ論理レベルの状態で導通状態（“ＯＮ”）とする。従って、各制御信号（１Ａ、１Ｂ、１Ｃ）の論理レベルについて、（ハイ、ロー、ハイ）の状態がアナログ電圧の取込動作（Ｉ）、（ロー、ハイ、ロー）の状態が電圧比較動作（ＩＩＩ）の状態を示す。（１／２）クロック周期の状態（Ｉ）と、それに引き続く（３／２）クロック周期の状態（ＩＩＩ）で上位コンパレータＣＯＭＰ１１〜１３が制御されている。
【００５０】
図６には、下位コンパレータ制御回路２０の具体例を示す。上位コンパレータ制御回路１０の回路構成に加えて、ＮＯＲゲート２１が備えられており、分周信号ＤＣ１とクロック信号ＣＬＫとが入力されている。ＮＯＲゲート２１からは制御信号２Ｂが出力される。また、インバータゲート１７、１９からは、制御信号２Ａ、２Ｃが出力される。
【００５１】
図７に、動作波形を示す。制御信号２Ａ、２Ｃは、制御信号１Ａ、１Ｃと同様の論理信号として出力されている。制御信号２Ｂは、ＮＯＲゲート２１の出力信号であるので、クロック信号ＣＬＫと分周信号ＤＣ１とが共にロー論理レベルの状態でハイ論理レベルを出力する。制御信号２Ａ〜２Ｃは、下位コンパレータＣＯＭＰ２１〜２３が図２のコンパレータの回路構成である場合に、スイッチＳＷＡ〜ＳＷＣを制御し、ハイ論理レベルの状態で導通状態（“ＯＮ”）とする。図７では、（１／２）クロック周期の状態（Ｉ）、（２／２）クロック周期の状態（ＩＩ）、更に（１／２）クロック周期の状態（ＩＩＩ）で下位コンパレータＣＯＭＰ２１〜２３が制御されている。
【００５２】
図８に、実施形態のＡ／Ｄコンバータ（図１）の動作波形を示す。従来技術の場合（図１１）と同様に、クロック信号ＣＬＫに同期して動作しており、（１／２）クロック周期を１つのタイムステップとしている。タイムステップＴ１〜Ｔ５を１単位としてＡ／Ｄ変換動作が行なわれており、各タイムステップにおける、上位および下位コンパレータＣＯＭＰ１ｘ、ＣＯＭＰ２ｘの（Ｉ）〜（ＩＩＩ）の動作状態も従来技術と同様である。
【００５３】
実施形態のＡ／Ｄコンバータ（図１）では、上位、下位の各コンパレータＣＯＭＰ１ｘ、ＣＯＭＰ２ｘに対して、アナログ入力電圧ＶＡＩＮの取込動作（Ｉ）が行なわれるタイムステップＴ１‐Ｔ２において、同時に第１スイッチＳＷ１１Ａ〜ＳＷ１３Ａが導通状態となり、電圧保持容量素子Ｃ１１〜Ｃ１３に上位基準電圧ＶＮ１〜ＶＮ３が供給される。図８では、前動作サイクルにおいて、アナログ入力電圧ＶＡＩＮが上位基準電圧ＶＮ２以上で上位基準電圧ＶＮ１未満の電圧レベルＶＮ１Ｘであった場合を示している。前動作サイクルにおける電圧比較動作（ＩＩＩ）で電荷分配により蓄積電荷が減少し、保持されていた電圧値が上位基準電圧ＶＮ１の設定値から減少した電圧保持容量素子Ｃ１１に対して、電荷が供給されて端子電圧ＶＣ１１が設定値ＶＮ１まで回復する。このときの補充電荷はラダー抵抗素子列を介して端子（ＲＨ）から供給されるため、分圧端子（Ｎ１）に到るラダー抵抗素子列に過渡的に電流が流れ、この間の基準電圧が過渡的に低下する。
【００５４】
図８では、この現象を下位基準電圧ＶＮ０１について示している。電圧比較動作（ＩＩＩ）において、上位コンパレータＣＯＭＰ１１の基準電圧端子（ＲＥＦ）を上位基準電圧ＶＮ１にまで充放電する必要がないことから、電圧保持容量素子Ｃ１１は小さな容量値でよく、補充すべき電荷量が僅少であることから、ピーク電圧変動分Ｖ１を小さく設定することができる。従って、タイムステップＴ１−Ｔ２の期間内で、電圧保持容量素子Ｃ１１への電荷補充を充分に行なうことができる。すなわち、電荷補充に伴うラダー抵抗素子列における下位基準電圧ＶＮ０１の電圧変動はタイムステップＴ１−Ｔ２の期間内で充分に回復する。
【００５５】
続くタイムステップＴ２−Ｔ３において、上位コンパレータＣＯＭＰ１１は比較状態に移行する（動作（ＩＩＩ））。実施形態においては、アナログ入力電圧ＶＡＩＮに充電されている電圧比較用容量素子Ｃ０等と、上位基準電圧ＶＮ１に充電されている電圧保持容量素子Ｃ１１との電荷分配による電圧遷移により電圧比較動作を行なうため、上位コンパレータＣＯＭＰ１１の基準電圧端子（ＲＥＦ）の電圧レベルを上位基準電圧ＶＮ１にまで充放電する必要がない。従って、上位コンパレータＣＯＭＰ１１の基準電圧端子（ＲＥＦ）からの流出電流は小さなピーク電流Ｉ１となる。従来技術におけるピーク電流Ｉ１００（図１１）に比して小さな流出電流であり、タイムステップＴ２−Ｔ３の期間内において流出電流を解消させることができる。
【００５６】
尚、電圧比較動作（ＩＩＩ）における電荷分配により、電圧保持容量素子Ｃ１１の端子電圧ＶＣ１１は、設定値である上位基準電圧ＶＮ１に比して上昇した電圧となる。この電圧上昇分に対応する余分な電荷の放出は、次動作サイクルである時刻Ｔ５以降に行なわれる。このときのピーク電圧変動分Ｖ１も小さな値であり、タイムステップ内で電圧変動を回復させることができる。
【００５７】
上位基準電圧ＶＮ１〜ＶＮ３のラダー抵抗素子列からの供給を、従来技術においては、タイムステップＴ２−Ｔ３において行なっていたのに対して、実施形態では、電圧保持容量素子Ｃ１１〜Ｃ１３を備えることにより、タイムステップＴ２−Ｔ３に対して先行したタイムステップＴ１−Ｔ２で行なうことができる。加えて、上位基準電圧ＶＮ１〜ＶＮ３の供給の際、従来技術では、基準電圧端子（ＲＥＦ）が上位基準電圧ＶＮ１〜ＶＮ３にまで充放電されるまで電荷供給が必要であったのに対して、実施形態では、電圧保持容量素子Ｃ１１〜Ｃ１３を備えることにより、電荷分配に伴い変動する電荷量の補充分を供給すればよい。下位コンパレータＣＯＭＰ２１〜ＣＯＭＰ２３における電圧比較動作が行なわれるタイムステップＴ４−Ｔ５、または電圧比較動作に先立つ下位基準電圧の設定のための切換スイッチ群ＳＷ１〜ＳＷ４の選択が行なわれるタイムステップＴ３−Ｔ４の時点で、ラダー抵抗素子列の基準電圧における電圧変動が残留することはない。従って、下位コンパレータＣＯＭＰ２１〜ＣＯＭＰ２３における電圧比較動作を精度よく行なうことができる。
【００５８】
尚、図８には図示されていないが、上位コンパレータＣＯＭＰ１１以外の上位コンパレータＣＯＭＰ１２、ＣＯＭＰ１３についても同様の動作が行なわれ、電圧保持容量素子Ｃ１２、Ｃ１３の端子電圧ＶＣ１２、ＶＣ１３、上位コンパレータＣＯＭＰ１２、ＣＯＭＰ１３の各基準電圧端子（ＲＥＦ）からの流出電流、および下位基準電圧ＶＮ０２、ＶＮ０３等の電圧変動についても同様な動作であることは言うまでもない。
【００５９】
図９には、実施形態のＡ／Ｄコンバータ（図１）の変換表を示す。アナログ入力電圧ＶＡＩＮは、ラダー抵抗素子列により１６分割された各電圧範囲に対して各上位コンパレータＣＯＭＰ１ｘにより大きく４分割される。各上位コンパレータＣＯＭＰ１ｘの出力信号Ｏ１１〜Ｏ１３をエンコードすることにより上位２ビットのディジタルコードが生成される。同時にスイッチ制御信号Ｓ１〜Ｓ４が制御される。この制御信号Ｓ１〜Ｓ４に基づき、切換スイッチ群ＳＷ１〜ＳＷ４のうちの何れか１つが選択されて、各下位コンパレータＣＯＭＰ２ｘにおいて電圧比較動作が行なわれ、４分割されたアナログ入力電圧ＶＡＩＮは、更に４分割される。各下位コンパレータＣＯＭＰ２ｘの出力信号Ｏ２１〜Ｏ２３をエンコードすることにより下位２ビットのディジタルコードが生成される。
【００６０】
以上詳細に説明したとおり、本実施形態に係る直並列型Ａ／Ｄコンバータでは、上位ビット判定用電圧比較器である上位コンパレータＣＯＭＰ１１〜１３に供給すべき上位基準電圧ＶＮ１〜ＶＮ３を、抵抗成分素子列の上位分圧端子であるであるラダー抵抗素子列の分圧端子Ｎ１〜Ｎ３から、基準電圧保持部である電圧保持容量素子Ｃ１１〜Ｃ１３に保持した上で、分圧端子Ｎ１〜Ｎ３を切り離した後に、電圧保持容量素子Ｃ１１〜Ｃ１３から供給することができるので、上位コンパレータＣＯＭＰ１１〜１３への上位基準電圧ＶＮ１〜ＶＮ３の供給の際に、ラダー抵抗素子列の分圧端子Ｎ１〜Ｎ３に電圧変動が生ずることはない。引き続いて行なわれる下位ビットのＡ／Ｄ変換の際に、下位基準電圧に電圧変動が残留していることはなく、下位ビットのＡ／Ｄ変換における上位ビットのＡ／Ｄ変換の影響を排除することができる。
【００６１】
また、Ａ／Ｄ変換動作において、上位ビットのＡ／Ｄ変換動作による、ラダー抵抗素子列の分圧端子Ｎ１〜Ｎ３における上位基準電圧ＶＮ１〜ＶＮ３の電圧変動の緩和時間を考慮する必要がないため、上位ビットのＡ／Ｄ変換動作と下位ビットのＡ／Ｄ変換動作との間に不要な緩和時間を設定する必要がなく、高速動作を実現することができる。
【００６２】
また、分圧端子Ｎ１〜Ｎ３から電圧保持容量素子Ｃ１１〜Ｃ１３へ上位基準電圧ＶＮ１〜ＶＮ３を供給する際に生ずる分圧端子Ｎ１〜Ｎ３の電圧変動の影響を受けないタイミングで下位基準電圧を供給することができる。
【００６３】
また、下位ビットのＡ／Ｄ変換動作時には、上位ビットのＡ／Ｄ変換動作による上位基準電圧ＶＮ１〜ＶＮ３の電圧変動の影響を排除することができ、下位ビットのＡ／Ｄ変換動作時の下位基準電圧は、電圧変動がない正規の設定値とすることができる。
【００６４】
また、電圧保持容量素子Ｃ１１〜Ｃ１３への上位基準電圧ＶＮ１〜ＶＮ３の供給動作を、下位ビットのＡ／Ｄ変換動作に対して時間的に離間させて行なうことができ、電圧保持容量素子Ｃ１１〜Ｃ１３への上位基準電圧ＶＮ１〜ＶＮ３の供給動作に伴うラダー抵抗素子列の分圧端子Ｎ１〜Ｎ３における電圧変動の影響が、下位ビットのＡ／Ｄ変換動作時まで残留することはない。
【００６５】
また、電圧保持容量素子Ｃ１１〜Ｃ１３への上位基準電圧ＶＮ１〜ＶＮ３の供給のための専用時間は必要とされず、上位ビットのＡ／Ｄ変換動作時間が増大することはない。上位ビットのＡ／Ｄ変換動作による分圧端子Ｎ１〜Ｎ３における上位基準電圧ＶＮ１〜ＶＮ３の電圧変動の緩和時間の設定が不要であることと相俟って、Ａ／Ｄ変換動作の高速動作を実現することができる。
【００６６】
また、チョッパ型コンパレータにおいては、比較動作の際、電圧比較用容量素子Ｃ０の一端の電圧における電圧遷移幅が、所定電圧値以上になれば電圧比較を行なうことができる。そしてこの所定電圧値は、インバータゲートＩＮＶで検出されるため微小電圧値であればよい。従って、比較動作において上位基準電圧ＶＮ１〜ＶＮ３が供給される際、電圧比較用容量素子Ｃ０の一端の電圧を上位基準電圧ＶＮ１〜ＶＮ３にまで充放電する必要はなく、電圧保持容量素子Ｃ１１〜Ｃ１３は、電圧比較用容量素子Ｃ０との電荷分配によって所定電圧値の電圧遷移が発生する容量値を有していればよい。このとき消費される電圧保持容量素子Ｃ１１〜Ｃ１３の電荷量は、電圧比較用容量素子Ｃ０の一端の電圧を上位基準電圧ＶＮ１〜ＶＮ３にまで充放電する場合に比して少量でよく、電圧保持容量素子Ｃ１１〜Ｃ１３への上位基準電圧ＶＮ１〜ＶＮ３の供給に伴う電流消費は僅少であると共に、短時間で供給することができる。低消費電流で高速なＡ／Ｄ変換動作を実現することができる。
【００６７】
また、第１スイッチＳＷ１１Ａ〜ＳＷ１３Ａおよび第２スイッチＳＷ１１Ｂ〜ＳＷ１３Ｂを導通制御することにより、電圧保持容量素子Ｃ１１〜Ｃ１３への上位基準電圧ＶＮ１〜ＶＮ３の供給および上位コンパレータＣＯＭＰ１１〜１３への上位基準電圧ＶＮ１〜ＶＮ３の供給を行なうことができる。上位コンパレータＣＯＭＰ１１〜１３でのＡ／Ｄ変換動作において使用されている制御信号１Ｃ、１Ｂに基づき、電圧保持容量素子Ｃ１１〜Ｃ１３の制御を行なうことができる。
【００６８】
また、上位ビットのＡ／Ｄ変換動作および下位ビットのＡ／Ｄ変換動作に必要な上位および下位基準電圧をラダー抵抗素子列で生成しながら、上位ビットのＡ／Ｄ変換動作における電圧比較時に先行したタイミングで、上位基準電圧ＶＮ１〜ＶＮ３を電圧保持容量素子Ｃ１１〜Ｃ１３に供給するので、上位基準電圧ＶＮ１〜ＶＮ３の供給時にラダー抵抗素子列を介して流れる電流を、下位ビットのＡ／Ｄ変換動作とは異なるタイミングで行なわせることができる。下位ビットのＡ／Ｄ変換動作時に、下位基準電圧の電圧変動が残留することはない。
【００６９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、電圧保持容量素子Ｃ１１〜Ｃ１３の基準端子を接地電圧に接続する場合を例にして説明したが、本発明はこれに限定されるものではなく、最大基準電圧ＶＲＨを供給する端子（ＲＨ）、最小基準電圧ＶＲＬを供給する端子（ＲＬ）に接続する構成、またはＡ／Ｄコンバータの電源電圧ＶＣＣに接続する構成とすることも可能である。
また、前記実施形態においては、直並列型Ａ／Ｄコンバータを例にとり説明したが、本発明はこれに限定されるものではなく、その他の方式のＡ／Ｄコンバータにおいても同様に適用することができることは言うまでもない。この場合、ラダー抵抗素子列が生成する基準電圧を、いったん電圧保持容量素子に充電した後、ラダー抵抗素子列を切り離した上でコンパレータの電圧比較を行なうので、ラダー抵抗素子列にコンパレータの電圧比較時の影響が伝播されることはない。
【００７０】
【発明の効果】
本発明によれば、Ａ／Ｄ変換回路において、上位コンパレータの比較動作に伴う基準電圧の過渡的な変動が、下位コンパレータの比較時まで残留して、下位コンパレータの電圧比較動作時に下位基準電圧が変動してしまうことはなく、下位コンパレータの比較動作を開始する前に基準電圧の電圧変動が収まるまで待つ必要がないため、Ａ／Ｄ変換回路の高速動作が可能となる。
【図面の簡単な説明】
【図１】  実施形態のＡ／Ｄコンバータを示す回路図である。
【図２】  コンパレータの具体例を示す回路図である。
【図３】  コンパレータの動作を示す動作状態表である。
【図４】  上位コンパレータ制御回路の具体例を示す回路図である。
【図５】  上位コンパレータ制御回路の動作を示す動作波形図である。
【図６】  下位コンパレータ制御回路の具体例を示す回路図である。
【図７】  下位コンパレータ制御回路の動作を示す動作波形図である。
【図８】  実施形態のＡ／Ｄコンバータの動作を示す動作波形図である。
【図９】  実施形態のＡ／Ｄコンバータの変換表である。
【図１０】  従来技術のＡ／Ｄコンバータを示す回路図である。
【図１１】  従来技術のＡ／Ｄコンバータの動作を示す動作波形図である。
【符号の説明】
１０                    上位コンパレータ制御回路
２０                    下位コンパレータ制御回路
３０                    スイッチ選択回路
Ｃ０                    電圧比較用容量素子
Ｃ１１〜Ｃ１３          電圧保持容量素子
ＣＯＭＰ１１〜１３      上位コンパレータ
ＣＯＭＰ２１〜２３      下位コンパレータ
ＳＷ１〜ＳＷ４          切換スイッチ群
ＳＷ１１Ａ〜ＳＷ１３Ａ  第１スイッチ
ＳＷ１１Ｂ〜ＳＷ１３Ｂ  第２スイッチ
１Ａ〜１Ｃ、２Ａ〜２Ｃ  制御信号
ＣＬＫ                  クロック信号
Ｓ１〜Ｓ４              スイッチ制御信号
ＶＡＩＮ                アナログ入力電圧
【図１】
0003968261.tif 000002
【図２】
0003968261.tif 000003
【図３】
0003968261.tif 000004
【図４】
0003968261.tif 000005
【図５】
0003968261.tif 000006
【図６】
0003968261.tif 000007
【図７】
0003968261.tif 000008
【図８】
0003968261.tif 000009
【図９】
0003968261.tif 000010
【図１０】
0003968261.tif 000011
【図１１】
0003968261.tif 000012