(57)【特許請求の範囲】
【請求項１】
埋込チャネル型の少なくとも２つの電界効果トランジスタを有し、一方の電界効果トランジスタのゲート凹所の深さが他方の電界効果トランジスタのゲート凹所の深さよりも浅くなっている半導体装置を製造するに当り、
−  少なくとも、
・アルミニウム含有量が零でない化合物半導体より成り、ゲート凹所が形成される活性層と、
・アルミニウムの無い化合物半導体のキャップ層と、
・各電界効果トランジスタに対するゲート用の孔が開けられたマスク層と
を具える積層体を基板上に形成し、
−  前記活性層の上側面にふっ化アルミニウム（AlＦ3 ）のストッパ層が形成されるまで、ふっ素（Ｆ）を有するエッチング化合物を用いて前記２つの電界効果トランジスタに対するゲート用の孔を経て前記キャップ層に第１の選択性エッチング工程を行ない、その後前記ストッパ層を除去し、前に堆積されたマスク層を劣化させることなく除去しうる被覆材料を前記一方の電界効果トランジスタの領域に被覆し、
−  前記２つの電界効果トランジスタのゲート凹所間の深さの差に等しい深さだけ前記他方の電界効果トランジスタのゲート用の孔を経て前記活性層に第２の非選択性エッチング工程を行ない、その後前記被覆材料を除去し、
−  前記一方の電界効果トランジスタのゲート凹所の深さになるまで、前記２つの電界効果トランジスタの２つのゲート用の孔を経て同時に前記活性層に第３の非選択性エッチング工程を行なうことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、ＣCl2 Ｆ2 又はSiCl4 とＳＦ6 との混合物としうるふっ素化合物を有するプラズマによる反応性イオンエッチングにより前記第１の選択性エッチング工程を行なうことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、Cl2 又はＢCl3 を有しうる、ふっ素のない化合物を有するプラズマによる反応性イオンエッチングにより前記第２及び第３の非選択性エッチング工程を行なうことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、反応性イオンエッチングによりエッチングされた表面のひずみ及び欠陥を除去するために、前記エッチング工程後に、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの３：１：２０の比率の混合物による最終処理を行なうことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１又は２に記載の半導体装置の製造方法において、前記第２及び第３の非選択性エッチング工程を、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4 とＨ2 Ｏ2 とＨ2 Ｏとの３：１：２０の比率の混合物を含む、ふっ素のないエッチング化合物を用いた湿式処理で行なうことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置の製造方法において、ふっ化アルミニウムのストッパ層の除去を水（Ｈ2 Ｏ）を用いた洗浄により行なうことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、高電子移動度の電界効果トランジスタを形成するために、基板から出発する半導体層の積層体が、少なくとも、
−  禁止帯幅の狭い化合物半導体より成る第１の活性層と、
−  アルミニウム含有量が零でなく、禁止帯幅が広く、前記第１の活性層とでヘテロ構造の界面を形成するために前記第１の活性層に比べて多量にドーピングされている化合物半導体より成る第２の活性層であって、この第２の活性層中にはショットキーゲート接点を入れるためのゲート凹所が形成され、これらゲート凹所の底部と前記ヘテロ構造の界面との間の距離は、互いに異なる深さのゲート凹所を有する２つのトランジスタであるデプレション型トランジスタ及びエンハンスメント型トランジスタを含む、ピンチオフ電圧が互いに異なる２つのトランジスタを製造するために厳密に調整される当該第２の活性層と、
−  前記トランジスタに対するそれぞれのオーム接点を得るために多量にドーピングされたキャップ層と
をこの順序で有するようにすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６のいずれか一項に記載の半導体装置の製造方法において、仮像高電子移動度電界効果トランジスタを形成するために、基板から出発する半導体層の積層体が、
−  禁止帯幅が狭い化合物半導体より成り故意にドーピングされないバッファ層と、
−  禁止帯幅が前記バッファ層の禁止帯幅よりも狭い化合物半導体より成り故意にドーピングされないチャネル層と、
−  禁止帯幅が前記バッファ層の禁止帯幅よりも広い化合物半導体より成り故意にドーピングされず、禁止帯幅の狭い下側の層とでヘテロ構造を形成するスペーサ層と、
−  禁止帯幅が前記スペーサ層の禁止帯幅に実質的に等しい化合物半導体より成るキャリヤ供給層であって、この上に設けるべきショットキー層よりも多量にドーピングされた当該キャリヤ供給層と、
−  禁止帯幅が広く、アルミニウム含有量が零でなく、多量にドーピングされた前記ショットキー層であって、このショットキー層に、ショットキーゲート接点を入れるためのゲート凹所が形成され、これらゲート凹所の底部とヘテロ構造の界面との間の距離は、互いに異なる深さのゲート凹所を有する２つのトランジスタである、デプレション型トランジスタ及びエンハンスメント型トランジスタを含む、ピンチオフ電圧が互いに異なる２つのトランジスタを製造するために厳密に調整される当該ショットキー層と、
−  前記トランジスタのソース及びドレインオーム接点を得るために前記ショットキー層よりも多量にドーピングされた前記キャップ層と
を有するようにすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、禁止帯幅が狭い前記化合物半導体を、砒化ガリウム（GaAs）とし、禁止帯幅が広い前記化合物半導体を、砒化ガリウムアルミニウム（GaAlAs）とし、前記基板及びキャップ層を、砒化ガリウム（GaAs）から形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、埋込チャネル型でピンチオフ電圧が互いに異なる少なくとも２つの電界効果トランジスタを形成する工程を有する、基板上に集積半導体装置を製造する方法に関するものである。
【０００２】
ピンチオフ電圧が異なる電界効果トランジスタの中には、エンハンスメント型トランジスタ及びデプレション型トランジスタがある。
【０００３】
エンハンスメント型トランジスタとは、ゲート−ソース間電圧が無い際に遮断しているトランジスタ（ノーマルオフ型すなわちＮ−ＯＦＦ型とも称される）を意味する。
【０００４】
デプレション型トランジスタとは、ゲート−ソース間電圧が無い際に導通しているトランジスタ（ノーマルオン型すなわちＮ−ＯＮ型とも称される）を意味する。
【０００５】
エンハンスメント型トランジスタのピンチオフ電圧はデプレション型トランジスタのピッチオフ電圧よりも正である。
【０００６】
以後簡単のために、デプレション型トランジスタをＤで表わし、エンハンスメント型トランジスタをＥで表わす。これらのトランジスタは互いに異なる構造をしている。すなわち、ゲート接点を形成する活性層の厚さが互いに異なっている。この厚さはエンハンスメント型トランジスタの方がデプレション型トランジスタよりも薄い。
【０００７】
この製造処理において本発明は、２つの型Ｄ及びＥを実現するための埋込チャネルを有するトランジスタを具える半導体装置の場合のみに関するものである。この場合、ゲート接点を支持する活性層はこのゲート接点の下に埋込まれ、従ってゲート接点は、トランジスタの動作を制御する活性層の厚さをより正確に調整するように凹所内に配置される。
【０００８】
本発明は、特に、２つの型Ｄ及びＥを同一の１つの半導体基板上に存在させ且つ同じ処理中に形成すべき高電子移動度トランジスタ（ＨＥＭＴ）を有する集積半導体装置の実現に適用する。
【０００９】
本発明は、増幅段が電流源としての型Ｄのトランジスタに対し反転モードの型Ｅのトランジスタを有する集積回路を含む半導体装置の製造に適用されるということを確かめた。
【００１０】
又、本発明は特に、大規模集積回路（ＬＳＩ）又は超大規模集積回路（ＶＬＳＩ）を形成するのに適用されるということを確かめた。
【００１１】
【従来の技術】
２つの型の高電子移動度トランジスタを同一の基板上に形成する工程を有する半導体装置の製造処理は米国特許第５，０２３，６７５号明細書に記載されており既知である。この米国特許明細書には、２つの型、すなわちエンハンスメント型及びデプレション型のトランジスタを１つの基板上に形成する処理が記載されている。この既知の処理によれば、まず半導体材料の活性層の積層体構造を形成する。この米国特許の図５及び６を参照するに、この積層体は半絶縁性のInＰの基板２１上にInGaAsの第１層２２とInAlAsの第２層２３とを有し、これらの層がその界面に２次元電子ガスを形成するためのヘテロ接合を構成している。活性層のこの積層体上には、３つの副層、すなわちｎ型にドーピングされたＧａＡｓＳｂの下側副層２４Ａと、ｎ型にドーピングされたInAlAsの中間副層２４Ｂと、ｎ型にドーピングされたＧａＡｓＳｂの上側副層２４Ｃとより成るキャップ層２４が存在する。
【００１２】
中間副層２４Ｂはキャップ層２４内のエッチングストッパ層として設けられ、その厚さは２〜３nm程度である。
【００１３】
この処理は更に、２つの型のトランジスタ、すなわちそれぞれ埋込チャネルを有するエンハンスメント型及びデプレション型のトランジスタを形成する工程を有する。これら２つの型の差を与えるために、埋込チャネルの深さをそれぞれ異ならせており、その結果、ショットキーゲート接点が存在するゲート凹所の底部と２次元ガスが形成される界面との間に配置される活性層は２つのトランジスタ間で異なる深さを有し、従ってこれらトランジスタの各々のデプレションモード又はエンハンスメントモードの動作を明瞭にする。
【００１４】
これらの工程ではまず、誘電体層２５（SiＯ2 ）を堆積し、これにソース及びドレインオーム接点を形成するための孔をあける。この誘電体層２５は処理中保持される。
【００１５】
次に、ホトレジスト層２７をマスクとして堆積し、これにエンハンスメント型トランジスタのゲート用の孔２７ａを形成する。
次に、エンハンスメント型トランジスタの製造を開始する以下のエッチング工程を以って処理を継続する。
−  ゲート用の孔２７ａを通る誘電体層２５の第１選択性エッチング工程。
−  ゲート用の孔２７ａを通るIn（インジウム）のない上側副層２４Ｃの選択性の反応性イオンエッチング（ＲＩＥ）によるストッパ層２４Ｂに至るまでの上側副層２４Ｃの第２選択性エッチング工程。この選択性のＲＩＥはストッパ層２４Ｂで停止する。その理由は、ストッパ層２４ＢはIn（インジウム）を含んでいる為である。Inのない上側副層２４ＣにおけるＲＩＥレートとInを有するストッパ層２４ＢにおけるＲＩＥレートとの比は、ＣCl2 Ｆ2 及びHe（ヘリウム）の混合物を用いた場合５０である。
−  Ｈ2 ＳＯ4 ，Ｈ2 Ｏ2 ，Ｈ2 Ｏにおける湿式エッチングによるInAlAsのストッパ層２４Ｂにおける第３選択性エッチング工程。
【００１６】
エンハンスメント型トランジスタに関する限り、下側副層２４Ａの上側面が露出されると、処理が一時的に停止される。次に、デプレション型トランジスタを形成する以下の工程を開始する。
−  ホトレジストマスク層へのゲート用の孔２７ｂの形成。
−  このゲート用の孔２７ｂを通る誘電体層２５の第１選択性エッチング工程。
−  ゲート用の孔２７ｂを通るストッパ層２４ｂに至るまでの上側副層２４Ｃの第２選択性エッチング工程。この第２選択性エッチング工程はエンハンスメント型トランジスタを形成するためにすでに行なった第２選択性エッチング工程に類似する。
【００１７】
デプレション型トランジスタに対するこの第２選択性エッチング工程中、エンハンスメント型トランジスタの製造が以下の工程として再開される。
−  ２つのトランジスタの各々の第２エッチング工程と同じ選択性ＲＩＥ手段によるゲート用の孔２７ａを通る下側副層２４Ａの選択性エッチング工程。すなわちこの処理では、デプレション型トランジスタの上側副層２４Ｃの選択性ＲＩＥがエンハンスメント型トランジスタの下側副層２４ａの選択性ＲＩＥとほぼ同時に行なわれる。
【００１８】
その結果、これらの選択性エッチング工程の終了時には、
−  エンハンスメント型トランジスタは、エッチングが活性層２３の上側面の露出瞬時に停止された埋込チャネルを有し、
−  デプレション型トランジスタは、エッチングがストッパ層２４Ｂの露出瞬時に停止された埋込チャネルを有する。
【００１９】
【発明が解決しようとする課題】
上述した既知の処理は種々の欠点を有し、ある幾つかの問題を解決できない。
第１に、選択性エッチング工程を５回行なう必要があるという欠点がある。このことは、集積回路の設計者は半導体材料及びエッチング剤を選択する自由がないということを意味する。
【００２０】
本発明の目的は、処理を一層簡単にすることにある。
既知の処理には更に、キャップ層がトランジスタの型に応じて多く或は少なくエッチングされるだけである為にこの既知の方法により得られるトランジスタは実際には埋込チャネル型とはならないという欠点がある。このキャップ層は活性層ではなく、単にソース及びドレインオーム接点を改善するとともにオーム接点合金の形成により生じる機械的及び電気的妨害から活性層を保護する作用をするだけである。一方のトランジスタはその構造中にキャップ層の下側副層２４Ａを有する。他方のトランジスタのショットキーゲート接点は活性層２３の上側面上に直接堆積される。従って、いずれの型のトランジスタも、トランジスタのピンチオフ電圧を一層正確に調整する埋込チャネル技術の動作上の改善の恩恵を被らない。
【００２１】
最近の設計のトランジスタの製造でこのような正確な調整をいかに達成するかの問題が生じる。これらの新規なトランジスタは極めて小型になっており、このことはある層のドーピングレベルを極めて高くすることを意味し、従ってあらゆる寸法を僅か昔で僅かに大きなトランジスタにとって必要とした場合よりも著しく高精度にする必要がある。
【００２２】
ショットキーゲート接点を入れる凹所を有し、この凹所はトランジスタの型に応じて活性層中に深く又は浅くエッチング形成するトランジスタを形成する際のこの精度上の問題を解決するには、この活性層の厚さを正確に調整する必要があり、従ってピンチオフ電圧を正確に調整する必要がある。
【００２３】
本発明の目的の１つは、各々が埋込チャネルを有するもその深さが活性層中で互いに異なる２つの型のトランジスタを同一の支持ウェファ上に適切に実現する方法を提供せんとするにある。
【００２４】
更に、上述した既知の処理には、デプレション型トランジスタの構造にキャップ層の一部が残存するという欠点がある。これによりブレークダウン電圧を減少させ、このことは前述した極めて小型のトランジスタにとって好ましいことではない。更にこの場合、トランジスタのゲートが電気的な欠点を受ける。
【００２５】
本発明の目的は、ブレークダウン電圧が前記の米国特許のものに比べて改善され、キャップ層が実際に欠陥に対するスペーサを構成する機能を達成するトランジスタを実現する方法を提供せんとするにある。
【００２６】
更に、前述した既知の処理には、ストッパ層２４Ｂの一部が２つのトランジスタのゲート凹所間に残存するという欠点がある。肉薄（約２〜３nm）のこれらの層部分はその材料がInAlAsである為にアクセス抵抗を高めないが、ブレークダウン電圧を減少せしめてしまう。
【００２７】
本発明の他の目的は、完成後にストッパ層の一部も残存せず、ストッパ層の材料に起因するアクセス抵抗の増大を回避するとともに、トラッピング効果又はブレークダウン電圧の減少を含む井戸の形成を回避する構造の埋込チャネルトランジスタを実現する方法を提供せんとするにある。
【００２８】
概略的に言えば、本発明の目的はあるトランジスタが他のトランジスタよりも正又は負のピンチオフ電圧を有する複数のトランジスタ、例えばゲート凹所の底部が活性層の底部に対して極めて高い精度で位置するエンハンスメント型及びデプレション型トランジスタ、或いはピンチオフ電圧が互いに異なるいずれかの他のトランジスタ組みを１つの支持ウェファ上に同時に形成する方法を提供せんとするにある。
【００２９】
半導体装置を支持ウェファ上に多量生産する際の他の問題は生産品の有効度にある。トランジスタの性能が半導体ウェファの全表面積に亘って均一である、すなわち、予め決定した特性範囲内にある場合に生産品の有効度は良好であるとみなされる。特にこれらの性能はウェファの一方の縁部から他方の縁部まで（通常７．６cm＝３インチに亘って）且つウェファ同志で均一でなければならない。
【００３０】
問題の重要性を表わすために、例えば、５０nm程度の厚さの上側活性層中で１５nm程度の深さに埋込チャネルを有するエンハンスメント型の電界効果トランジスタを考慮しうる。このトランジスタは３５０mV程度のピンチオフ電圧を有し、２００mV及び７００mV間で動作する。ゲート凹所の底部の位置決めにおけるいかなる誤差によってもピンチオフ電圧に誤差を導入する。例えば、この深さにおける結晶半導体材料の単分子層１つの厚さ（単分子層は０．３nm程度の厚さを有する）に相当する高さの誤差によりピンチオフ電圧に２２mVの誤差を導入する。その理由は、チャネル層の最終厚さは活性埋込層の底部に対するゲート凹所の底部の位置によって決定される為である。その結果、このような動作範囲の狭いエンハスメトン型トランジスタの場合、ゲート凹所の底部の位置に結晶単分子層数個分の誤差があると、このトランジスタの電気特性に著しい変化が与えられる。
【００３１】
又、一例として、デプレション型の電界効果トランジスタは上側活性層中で６nm程度の深さに埋込チャネルを有し、この深さはエンハスメント型トランジスタの凹所に対しほんの１０nmも相違しない。
【００３２】
従って、この場合も前記と同じ理由が得られ、ゲート凹所の底部の位置決めはいずれの型のトランジスタに対しても極めて正確にする必要がある。又、２つの異なる型のトランジスタを同一ウェファ上に形成する場合、ゲート凹所の底部の位置の誤差はチャネル層の材料の結晶単分子層数個分の高さ、すなわち０．３nmの数倍を越えてはならない。一般に、形成すべき２つの型のトランジスタの特性上の距離間の差である約１０nmの値に関するこの誤差はできるだけ小さくする必要がある。
【００３３】
本発明の他の目的は、それぞれの型のトランジスタの埋込チャネルを高精度で形成するばかりではなく、同一の（１つの）支持ウェファのアセンブリ全体に亘り且つウェファ同志間で極めて均一な性能としうる半導体装置の製造方法を提供せんとするにある。
【００３４】
【課題を解決するための手段】
本発明は、埋込チャネル型の少なくとも２つの電界効果トランジスタを有し、一方の電界効果トランジスタのゲート凹所の深さが他方の電界効果トランジスタのゲート凹所の深さよりも浅くなっている半導体装置を製造するに当り、
−  少なくとも、
・アルミニウム含有量が零でない化合物半導体より成り、ゲート凹所が形成される活性層と、
・アルミニウムの無い化合物半導体のキャップ層と、
・各電界効果トランジスタに対するゲート用の孔が開けられたマスク層と
を具える積層体を基板上に形成し、
−  前記活性層の上側面にふっ化アルミニウムのストッパ層が形成されるまで、ふっ素を有するエッチング化合物を用いて前記２つの電界効果トランジスタに対するゲート用の孔を経て前記キャップ層に第１の選択性エッチング工程を行ない、その後前記ストッパ層を除去し、前に堆積されたマスク層を劣化させることなく除去しうる被覆材料を前記一方の電界効果トランジスタの領域に被覆し、
−  前記２つの電界効果トランジスタのゲート凹所間の深さの差に等しい深さの前記他方の電界効果トランジスタのゲート凹所の中間レベルまで、ゲート用の孔を経て前記活性層に第２の非選択性エッチング工程を行ない、その後前記被覆材料を除去し、
−  前記一方の電界効果トランジスタのゲート凹所の底部レベルまで、前記２つの電界効果トランジスタの２つのゲート用の孔を経て同時に前記活性層に第３の非選択性エッチング工程を行なうことを特徴とする。
【００３５】
本発明の方法によれば、各エッチング工程前の半導体層の形成中ではなく、１つのエッチング工程中でこのエッチング工程が進行している際にエッチングストッパ層が形成され、この形成されたエッチングストッパ層は、
−  エッチングストッパ層は前記エッチング工程中、活性層の上側面であり実際に、集積半導体装置が設けられる基板の全処理表面積に亘る再現可能な位置に自動的に形成され、
−  エッチングストッパ層は集積半導体装置が設けられる基板の全処理表面に亘る再現可能な基準レベルとして作用するこの位置でこの進行中のエッチング工程を自動的に停止し、
−  エッチングストッパ層は進行中のエッチング工程を停止させるのに充分な厚さに形成され、
−  エッチングストッパ層は、処理を長引かせることなく或いは既に形成された面を害することなく容易に除去するのに充分薄い厚さに、特に従来の構造に存在するエッチングストッパ層の約１０分の１の厚さに形成される、
という顕著な特性を有するという利点が得られる。
【００３６】
本発明の方法によって得られる他の利点は、使用するエッチングストッパ層が処理中に除去されるということである。この利点の為に、特に、このエッチングストッパ層は完成トランジスタにもはや存在せず、従って形成されたトランジスタの性能は完成状態でエッチングストッパ層が依然として存在しているトランジスタと相違して寄生層によって悪影響を受けないという事実が得られる。実際、現今のトランジスタに用いられているサブミクロンの寸法を考慮するに、いかなる不要な素子もその寸法が小さくても動作に悪影響を及ぼすこと明らかである。例えば、処理の終了時に残存するあるエッチングストッパ層は寄生抵抗を導入するか、或いはトラッピング効果を生じる井戸（ウェル）を形成するということが知られている。又、アクセス抵抗を減少せしめうる組成のあるエッチングストッパ層は高電圧に耐えられず、特に現在のサブミクロン寸法のトランジスタにおいてブレークダウンを生ぜしめるということも知られている。
【００３７】
本発明の方法によって得られる更に他の利点は、ゲート凹所の底部の高さレベルがエッチングストッパ層によって正確に規定された高さレベルから開始して形成されるということである。従って、活性層の厚さを規定するために極めて重要な位置のこれら高さレベルが、良好に制御されたエッチング工程により得られ、これら高さレベル自体も良好に規定される。実際、エッチングストッパ層が除去された瞬時からは、各非選択性エッチング工程でエッチング除去すべき材料の厚さは極めて薄くなり、従ってこのような薄いエッチング深さで生じる誤差は極めて小さくなりうる。従って、ゲート凹所の底部の位置での必要な精度が得られ、このことは極めて重要なことである。その理由は、トランジスタを遮断及び導通させる役割を果たすエンハスメント型及びデプレション型トランジスタのチャネルの厚さが極めて薄く、チャネルの最終厚さがいかに不正確であっても完成トランジスタの性能が著しく変動するということが分かっている為である。本発明によるトランジスタの性能は、数千のトランジスタを大表面に亘って製造処理する場合でも極めて良好で、信頼性があり、再現性に富んでいるということを確かめた。
【００３８】
【実施例】
本発明は、基板上に少なくとも２つの埋込みチャネルトランジスタを有する半導体装置の製造方法に関するものであり、一方のトランジスタには、他方のトランジスタよりも大きな正又は小さな負のピンチオフ電圧を有する第１の型、例えばエンハンスメント型、すなわちゲート−ソース間電圧が零である場合に通常非導通であるノーマルオフ型を表わす符号Ｅを付してあり、他方のトランジスタには、他のピンチオフ電圧を有する第２の型、例えばデプレション型、すなわちゲート−ソース間電圧が零である場合に通常導通しているノーマルオン型を表わす符号Ｄを付してある。
【００３９】
本発明は、その適用に当って電子移動度の高いトランジスタ（High Electron Mobility Transistor の略記であるＨＥＭＴと称する）を実現する場合につき説明するものである。
【００４０】
ＨＥＭＴ自体の特性は、デジタル又はアナログにかかわらずあらゆる技術における集積回路の当業者にとって周知である為、その詳細な説明は省略する。
【００４１】
一般に、エンハンスメント型ＨＥＭＴ及びデプレション型ＨＥＭＴの双方共基板１上に活性層の積層体を有し、この積層体は少なくとも、
−  わずかにドーピングされた、禁止帯幅の小さな第１材料の第１層１０と、
−  多量にｎ++型にドーピングされ、第１層１０とで界面２０を有するヘテロ構造を形成する、禁止帯幅の大きな第２材料の第２（活性）層１３と、
−  多量にｎ++型にドーピングされた第３層４すなわちキャップ層と
を有している。
【００４２】
デプレション型（Ｄ）ＨＥＴＭ及びエンハンスメント型（Ｅ）ＨＥＭＴの各々は、
−  トランジスタのソース及びドレイン接点を形成する２つのオーム接点パッドであって、金属−半導体合金によりキャップ層の表面に形成されたこれらオーム接点パッド（デプレション型のトランジスタのオーム接点パッドを５Ｄで示し、エンハンスメント型のトランジスタのオーム接点パッドを５Ｅで示す）と、
−  上側の活性層１３の材料上に直接堆積され、ショットキーバリアを形成する金属ゲート接点パッド（デプレション型のトランジスタの金属ゲート接点パッドを８Ｄで示し、エンハンスメント型のトランジスタの金属ゲート接点パッドを８Ｅで示す）と
を具えている。
【００４３】
このショットキーバリアは活性層１３の底部から極めて正確な距離の位置に、すなわち層１３，１０より成るヘテロ構造の界面２０から極めて正確な距離だけ離れた位置に位置させる必要がある。
【００４４】
図２を参照するに、金属ゲート接点パッド８Ｄ及び８Ｅを凹所５２Ｄ及び５２Ｅ内にそれぞれ配置し、これら凹所の底部４２Ｄ及び４２Ｅをヘテロ構造の界面２０から正確な距離ΔＤ及びΔＥに位置させることにより、デプレション型Ｄ及びエンハンスメント型Ｅのトランジスタの動作及び性能を良好にすることができる。これらの距離ΔＤ，ΔＥは各型のトランジスタの活性層１３の有効厚さを表わす。この厚さはエンハンスメント型すなわちノーマルオフ型又はデプレション型すなわちノーマルオン型のトランジスタの動作を厚さの値に応じて制御する。
【００４５】
図１においては、エンハンスメント型の電界効果トランジスタ（Ｅ）が有する凹所の底部４２Ｅが、上側の活性層１３の上側面から１５nm程度の距離ｈe にあり、この上側の活性層自体の厚さは５０nm程度である。キャップ層の上側面から測ったこのゲート凹所の全深さをＨE とする。
【００４６】
チャネル層の最終厚さはヘテロ構造の界面２０の位置に対するゲート凹所の底部の位置決めによって決定される為、このようなエンハンスメント型トランジスタにおいては、ゲート凹所の底部の位置決め誤差が結晶単分子層数個分程度であってもその電気的な性能に著しい変化を導入する。
【００４７】
デプレション型の電界効果トランジスタ（Ｄ）が有する凹所の底部４２Ｄは上側活性層１３の上側面から６nm程度の距離ｈd にする。従って、これら２種類のトランジスタ（Ｅ及びＤ）は１０nmよりも少ない凹所の深さの差においてのみ互いに相違する。デプレション型の電界効果トランジスタにおいて、キャップ層の上側面から測ったゲート凹所の全深さをＨD とする。
【００４８】
従って、本発明による方法では、ゲート接点パッド８Ｄ及び８Ｅを収容する凹所の底部５２Ｄ及び５２Ｅの極めて正確な位置決めを達成する工程を提案するものである。本発明による方法の利点は、半導体材料の結晶単分子層数個分以下の厚さの許容誤差を越えることなくこの位置決めを可能にすることにある。１結晶単分子層の厚さは０．３ｎｍ程度である。更に、この位置決めは正確であるばかりではなく、通常７．６ｃｍ（３″）の直径を有する処理すべきウェファの全表面積に亘って且つ異なるウェファ間で見ても均一になる。
【００４９】
図１及び２のＨＥＭＴの構造体にはキャップ層４を設けるのが有利である。このキャップ層４の第１の機能は本発明の方法によって実現するトランジスタのソース及びドレイン抵抗を減少させることである。実際、この多量にｎ++型にドーピングした層４はソース及びドレインオーム接点パッド５Ｄ，５Ｅの下側に位置する領域における半導体材料の導電率を高める。
【００５０】
このキャップ層４はチャネル領域をソース及びドレインオーム接点パッドの下側に位置する領域から離間させる機能をも有する。後者の領域はオーム接点パッド５Ｅ及び５Ｄを形成する金属−半導体合金を形成する共晶溶融中に機械的且つ電気的に悪影響を受ける。
トランジスタ構造体（Ｄ及びＥ）の各々に所望精度で同時にゲート凹所を実現する本発明の方法を図３〜７につき以下に説明する。
【００５１】
本発明の方法では、ゲート接点パッドを規定するマスク孔に関するエッチング工程の自己整合を含むエッチング工程を積層体に実行する。
【００５２】
本発明の方法によれば、従来の方法におけるように１つが誘電体材料より成り他の１つがホトレジストより成る２つの層のマスク層を用いるのではなく、例えばホトレジストより成る１つの通常のマスク層を用いる。
【００５３】
図３に示すように、本発明の処理では半導体材料の積層体を形成するものであり、この積層体の形成には、少なくとも、
−  半絶縁性の砒化ガリウムより成る基板１の形成と、
−  厚さが１００〜１０００nm、好ましくは４００nmであり、故意にドーピングされていない砒化ガリウムより成り禁止帯幅が狭い層１０の成長と、
−  多量にｎ++型にドーピングされ、例えば１０18cm-3に等しい又はそれよりも多い割合でシリコン（Si）のような不純物がドーピングされ、厚さが２０〜８０nm、好ましくは５０nmであり、禁止帯幅が下側の層１０よりも広く、アルミニウム（Al）濃度を２２％程度とした砒化ガリウムアルミニウムの層１３の成長と
が含まれる。
【００５４】
これらの層は半絶縁性の基板上に行うエピタキシアル成長により形成しうる。
或いは、本発明の変形例である図８に示すように、この積層体の処理には、基板１から出発する、
−  故意にドーピングされず、バッファ層と称され、厚さが前記の例の層１０と同じ砒化ガリウム（GaAs）の層１０の成長と、
−  インジウム濃度が２２％程度で、故意にドーピングされておらず、厚さが０〜３０nm、好ましくは１０nmで、チャネル層と称する砒化インジウムガリウム（GaInAs）の層１１の成長と、
−  アルミニウム（Al）濃度が２２％程度で、故意にドーピングされておらず、厚さが０〜５nm、好ましくは３nmであり、スペーサ層と称する砒化ガリウムアルミニウム（GaAlAs）の層１２の成長と、
−  アルミニウム（Al）濃度が２２％程度で１０18cm-3よりも高い割合で多量にｎ++型にドーピングされ、厚さが０．３nm（結晶単分子層１つの厚さ）〜４０nm、好ましくは２５nmであり、キャリヤ供給層と称する砒化ガリウムアルミニウム（GaAlAs）の層１５の成長と、
−  アルミニウム（Al）濃度が２２％程度で、故意にドーピングされておらず、厚さが１０〜４０nm、好ましくは２５nmであり、ショットキー層と称する砒化ガリウムアルミニウム（GaAlAs）の層１４の成長と、
１０18cm-3よりも高い割合で多量にｎ++型にドーピングされ、厚さが５〜１００nm、好ましくは５０nmである砒化ガリウム（GaAs）のキャップ層４の成長と
を含みうる。
【００５５】
この層システムでは、チャネル層１１を形成する砒化インジウムガリウム（GaInAs）材料の禁止帯幅は狭く、順次の、ドーピングされないスペーサ層１２、多量にドーピングされたキャリヤ供給層１５及びショットキー層１４を形成する砒化ガリウムアルミニウム（GaAlAs）の禁止帯幅は広い。これらの条件の下では、禁止帯幅の異なるスペーサ及びチャネル層１２，１１の界面に２次元電子ガスが形成される。この構造のＨＥＭＴは仮像（pseudomorph ）高電子移動度トランジスタと称して知られており、現在前述した簡単構造のＨＥＭＴよりも良好な性能を有する。その理由は、材料の禁止帯幅間の差が仮像構造において大きくなる為である。
【００５６】
それにもかかわらず、ゲート凹所が積層体の上側部分に形成され、
−  アルミニウム含有量が零でない半導体材料より成り（アルミニウム含有量が零でないとは、例えば化合物半導体の式中でアルミニウム（Al）濃度が０．１となるようにすることができ、このような少量の濃度で本発明を実施するのに充分である）、凹所内にショットキー接点が形成される上側層１３又は１４と、
−  アルミニウムを含まない半導体材料より成るキャップ層４と
を少なくとも有しているいかなるトランジスタの製造にも本発明の方法を適用しうる。
【００５７】
半導体材料の積層体を例えばエピタキシアル成長により、好ましく当業者にとって既知の技術、例えば分子線エピタキシアル（ＭＢＥ）又は金属有機化学蒸着（ＭＯＣＶＤ）を用いて形成した後のトランジスタの製造処理は
−  当業者にとって既知のいずれかの方法によりソース及びドレインオーム接点パッド５Ｄ及び５Ｅを形成する
工程を有する。
【００５８】
次にゲート凹所を形成する方法を実行する。この方法は本発明によれば特に、
−  図３に示すように、ミクロン又はサブミクロン単位とすることのできる２つの孔５１Ｄ，５１Ｅをあけたホトレジストマスク１００を形成する工程（これらの孔は形成すべき２つのトランジスタの後のゲート接点パッド８Ｄ及び８Ｅを形成するためにこれら２つのトランジスタに対し同時に且つ同じ寸法で形成するのが好ましく、本発明の方法で後に形成すべきすべての孔はゲート用の孔５１Ｄ及び５１Ｅに対して自己整合され、これらの孔５１Ｄ及び５１Ｅはキャップ層４の上側面２４を露出し、マスク１００にゲート用のミクロン又はサブミクロン単位の孔を形成するのは当業者にとって既知のいずれかの方法、例えば電子ビームリソグラフィ方法によって行なう）と、
−  図４に示すように、２つのトランジスタに対する孔５４Ｄ及び５４Ｅを、アルミニウム（Al）元素を含む半導体材料より成る下側の層１３又は１４（層１３又は１４は形成するトランジスタがＨＥＭＴであるか仮像ＨＥＭＴであるかによる）の上側面２２までキャップ層４中に同時にエッチングする工程（このエッチング工程は少なくともふっ素（Ｆ）を含む例えば塩素（Cl）との活性化合物より成るプラズマを用いた反応性イオンエッチング（ＲＩＥ）法により行ない、使用するプラズマは例えばＣCl2 Ｆ2 を含むか或いはSiCl4 及びＳＦ6 の混合物を含むようにするのが好ましく、これらの条件の下では、本例の場合砒化ガリウム（GaAs）より成るキャップ層４の材料のエッチングが本例の場合砒化ガリウムアルミニウム（GaAlAs）より成る下側の層１３又は１４の材料に対して選択性となる）と
を有する。
【００５９】
本発明による方法では、エッチング剤中に存在するふっ素元素（Ｆ）と前記の下側層１３又は１４の材料（GaAlAs）中に存在するアルミニウム元素（Al）との反応によりふっ化アルミニウム（AlＦ3 ）のストッパ層３が系統的に形成されるために上述したエッチング工程が下側層１３又は１４の上側面２２の位置レベルで自動的に停止される。ふっ化アルミニウムのこのストッパ層の厚さは一般に単分子層の１倍又は２倍、すなわち０．３〜０．６nmであり、従って従来既知の装置の構造で形成されるストッパ層の約１０分の１の厚さとなる。
【００６０】
本発明による方法は更に、
−  図５に示すように、基板１を単に水に浸す洗浄処理により、前の工程で系統的に形成されたふっ化アルミニウム（AlＦ3 ）のストッパ層３を除去する工程を有する（この場合エッチング済は必要でなく、この工程により砒化ガリウムアルミニウム（GaAlAs）より成る下側層１３又は１４の材料の表面３２を露出させる）。
【００６１】
本発明の他の利点はゲート用の孔と一致する表面のストッパ層３が除去されるということである。従って、完成されるトランジスタは、エッチングストッパ層のうちで除去されない部分を含むことがない。エッチングストッパ層が残存すると、これにより寄生抵抗やトラッピング効果を生ぜしめるか或いはブレークダウンのおそれを生ぜしめる。
【００６２】
本発明の方法は更に、
−  図５に示すように、前に使用したマスク層１００とは異なる種類のホトレジスト材料の層２００でデプレション型のトランジスタ（Ｄ）の領域を被覆する工程
を有する。この層２００の材料はその下側の層１００を劣化させることなく容易に除去しうる材料から選択する。例えば、層１００の材料としてＰＭＭＡ（ポリメチルメタクリレート）のホトレジストを選択し、層２００の材料として水性現像剤を有するポジ形のホトレジストを選択することができる。この場合、層２００は、これを露光し次に水性環境中で現像することにより下側層１００に損傷を及ぼすことなくいかなる瞬時にも所望通りに除去することができる。
【００６３】
本発明方法は更に、
−  図６に示すように、ホトレジスト層１００中の孔５１Ｅ及びキャップ層４中の孔５４Ｅを経るエンハンスメント型トランジスタ（Ｅ）用のゲート凹所５２Ｅ（図２）の非選択性エッチング工程
を有する。このエッチング工程は、所定の半導体装置における２種類のトランジスタ（Ｄ及びＥ）間に存在せしめる必要のある深さの差ＨE −ＨD ＝ｈe −ｈd に等しい深さとなるまで行なう。
【００６４】
この非選択性のエッチング工程は、Cl2 又はＢCl3 のような、ふっ素を有さないエッチング剤を含むプラズマを用いる反応性イオンエッチング（ＲＩＥ）により行なうことができる。
【００６５】
有利な変形例では、この非選択性のエッチング工程を、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4 とＨ2 Ｏ2 とＨ2 Ｏとを３：１：２０の割合で混合した混合体で湿潤状態で行なうことができる。この場合、得られるエッチングされた表面が清浄となりエッチング処理により損傷されない。
【００６６】
上述したいずれかの方法で行なうこのエッチング工程により、エッチングされた層１３又は１４の上側面２２に対する、エンハンスメント型トランジスタのゲート凹所５２Ｅを形成する際の中間レベル６２Ｅの第１の位置決めを行なう。この第１の位置決めは、上側面２２がストッパ層３により規定されたものであり、この上側面が前記の中間レベル６２Ｅまでのゲート凹所のこのエッチングに対する開始レベルの基準として作用するという事実及びこの工程中エッチングすべき厚さは常に薄いという事実、すなわちこのエッチング工程の厚さの値はデプレション型トランジスタ（Ｄ）の凹所とエンハンスメント型トランジスタ（Ｅ）の凹所との間の深さの差を得るのに約９nmであるという事実の為に正確となるものである。
【００６７】
このエッチングは良好に規定された表面２２から開始され、エッチングすべき厚さは薄い（１０nmよりも薄い）為、半導体材料の多くとも数単分子層の所要精度でこのようなエッチング工程をいかに実現するかは、当業者にとって既知である。実際、エッチング速度はエッチング剤の濃度によって与えられる精度で分かるものであり、エッチング深さは所定の時間中のエッチング速度の関数として分かるものである。従って、このような薄いエッチング深さで生じるおそれのある誤差自体極めてわずかなものである。一方、基板（支持ウェファ）の一端から他端へのエッチング厚さに生じる誤差もわずかである。その理由は、このエッチングに対する開始基準面は基板全体に亘って同じである為である。従って、エッチングは均一となる。
【００６８】
本発明の方法は更に、
−  図６に示すように、図５に示す工程で堆積した被覆材料２００をデプレション型トランジスタ（Ｄ）の領域から除去する工程と、
−  図７に示すように、図６の工程で用いたのと同じエッチング方法（Cl2 又はＢCl3 を用いたＲＩＥ法或いはＨ3 ＮＯ4 及びＨ2 Ｏを用いた湿式エッチング法）により、ホトレジスト層１００中の孔５１Ｄ及び５１Ｅとキャップ層４中の孔５４Ｄ及び５４Ｅとを経て、デプレション型トランジスタ（Ｄ）のゲート凹所５２Ｄとエンハンスメント型トランジスタ（Ｅ）のゲート凹所５２Ｅとに対し同時に非選択性のエッチングを行なう工程と
を有している。
【００６９】
このエッチング工程は約６ｎｍの厚さに亘って行ない、この値は
活性性１３又は１４中のデプレション型トランジスタ（Ｄ）のゲート凹所の全深さを表すとともに、
活性層１３又は１４，１５，１２がＨＥＭＴ又は仮像ＨＥＭＴを実現する例に対し５０nm程度の厚さを有する場合、活性層１３又は１４中のエンハンスメント型トランジスタ（Ｅ）のゲート凹所の全深さを約１５nmにするのに必要な深さを表す。
【００７０】
このエッチング工程で、デプレション型トランジスタのゲート凹所５２Ｄの底部４２Ｄが、エッチングされた層１３又は１４の上側面２２から開始するその最終レベルに直接位置する。このエッチング工程も前述したように半導体材料の多くとも数単分子層の所要精度で正確に行なえる。その理由は、このエッチング工程は良好に規定された表面２２から開始され、エッチング深さは浅い（≒６nm）為である。
【００７１】
このエッチング工程は同時に、既に正確に規定された中間レベル６２Ｅから開始するエンハンスメント型トランジスタのゲート凹所５２Ｅの底部４２Ｅの最終位置を規定する。底部４２Ｅの位置決め精度は凹所５２Ｄの底部４２Ｄに対して得られる位置決め精度と同じである。その理由は、エッチング工程が一緒に行なわれる為である。その精度は半導体材料の数単分子層の許容範囲内に保たれる。エンハンスメント型トランジスタ（Ｅ）のゲート凹所の形成を２工程で行ない且つこの２工程間でエッチングを再開するにもかかわらず、このゲート凹所の底部４２Ｅは極めて正確に位置決めされる。その理由は、２工程の各々におけるエッチング深さが固定の基準面（凹所５１Ｅにおける基準面は面３２であり、凹所５１Ｄにおける基準面も面３２である）から開始され、一方後半のエッチング工程では２個所のエッチング工程が一緒に行なわれる為にエンハンスメント型トランジスタ（Ｅ）に対するエッチング深さがデプレション型トランジスタ（Ｄ）に対するエッチング深さと同じになる為である。デプレション型トランジスタ（Ｄ）の凹所の底部４２Ｄの位置に対し得られる精度はエンハンスメント型トランジスタ（Ｅ）の底部４２Ｅの位置に対する精度と同じである。
【００７２】
本発明による方法を用いることにより、同一の基板（半導体ウェファ）に形成するすべての多数の（数千の）トランジスタの精度が所望精度範囲内で極めて均一になるということを確かめた。エッチング深さの関数であるパラメータを確かめるためにエッチング処理中に電気的な検査を行なうことができる。
【００７３】
凹所５２Ｄ，５２ＥのエッチングをＲＩＥによって行なった場合には、所望に応じ、この乾式エッチング工程中に生じたひずみや欠陥を除去するために、Ｈ3 ＰＯ4 又はＨ3 ＮＯ4 と、Ｈ2 Ｏ2 と、Ｈ2 Ｏとの３：１：２０の比率での混合物により極めて少数の単分子層に通す湿式エッチング処理を行なうことができる。前記のひずみは熱処理によって除去することもできる。
【００７４】
本発明による方法は更に、
−  図２に示すように、金属層８Ｅ，８Ｄを堆積する工程
を有する。この堆積は、ゲート凹所の底部４２Ｄ，４２Ｅと接触する金属ゲート接点パッド８Ｄ，８Ｅを形成するようにゲート用の孔５１Ｄ，５１Ｅを通してこれらの孔５１Ｄ，５１Ｅの精度を以って行なわれる。この堆積はホトレジスト層１００の表面上にも行なわれ、その後このホトレジスト層１００を金属ゲート接点パッド８Ｄ，８Ｅにとって必要としない金属層の部分にも沿って行なうリフトオフ処理によって除去する。
【００７５】
図１及び２に示すように、エンハンスメント型及びデプレション型トランジスタはメサ構造により分離することができ、その結果２つの隣接トランジスタ間に凹所７０を形成する。
【図面の簡単な説明】
【図１】  １つがデプレション型で他の１つがエンハンスメント型である埋込チャネルＨＥＭＴ型の２つの電界効果トランジスタであって、これらのゲート凹所間に深さの差を必要とするものを示す断面図である。
【図２】  図１の２つのトランジスタと、これらの関連素子とを示す断面図である。
【図３】  図２のトランジスタの製造方法の一工程を示す断面図である。
【図４】  同じくその他の工程を示す断面図である。
【図５】  同じくその更に他の工程を示す断面図である。
【図６】  同じくその更に他の工程を示す断面図である。
【図７】  同じくその更に他の工程を示す断面図である。
【図８】  仮像ＨＥＭＴを形成するのに有利な半導体積層体の変形例を示す断面図である。
【符号の説明】
１  基板
３  エッチングストッパ層
４  第３層（活性層）
５Ｄ，５Ｅ  オーム接点パッド
８Ｄ，８Ｅ  金属ゲート接点パッド
１０  第１層（活性層）
１１  チャネル層
１２  スペーサ層
１３  第２層（活性層）
１４  ショットキー層
１５  キャリヤ供給層
２０  界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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