(57)【特許請求の範囲】
【請求項１】
第1の基準電圧と出力フィードバック電圧とを比較して第1の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第1の電圧発生回路と、
第2の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第2の電圧発生回路と、
上記第2の出力電圧に応じた第3の出力電圧を発生するチャージポンプを含む第3の電圧発生回路と、
上記第1の出力電圧に対応する仮想基準電圧を発生する仮想基準電圧発生回路と、
上記第2の出力電圧と上記第3の出力電圧との間の中間電圧を発生する中間電圧発生回路と、
上記仮想基準電圧と上記中間電圧とを比較して当該比較結果に応じたエラー信号を出力する比較器と、
上記エラー信号を入力して上記仮想基準電圧と上記中間電圧とが等しくなるように上記第2の電圧発生回路及び上記第3の電圧発生回路の動作を制御するコントロール回路と、
を有し、
上記コントロール回路は、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも大きい場合には上記第3の電圧発生回路を動作させ、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも小さい場合には上記第2の電圧発生回路を動作させる、
電圧供給回路。
【請求項２】
上記仮想基準電圧は上記第1の出力電圧と接地電位との中点電位であり、上記中間電圧は上記第2の出力電圧と上記第3の出力電圧との中点電位である請求項1に記載の電圧供給回路。
【請求項３】
上記第2の出力電圧が上記第3の出力電圧よりも高電圧である請求項1又は2に記載の電圧供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば液品表示装置（ＬＣＤパネル）等の電源回路として適用される電圧供給装置に関するものである。
【０００２】
【従来の技術】
たとえば、薄膜ダイオード（Ｔｈｉｎ  Ｆｉｌｍ  Ｄｉｏｄｅ、ＭＩＭともいう）方式を採用したＬＣＤパネルの駆動用電圧としては、３つのレベル、すなわち、信号電極駆動電圧ＶD 、ハイレベル選択電圧ＶH 、およびローレベル選択電圧ＶL が必要となる。
【０００３】
この際、信号電極駆動電圧ＶD 、ハイレベル選択電圧ＶH 、およびローレベル選択電圧ＶL は、仮想選択電圧をＶSEL としたとき、次の条件を満たす必要がある。
【０００４】
【数１】
ＶL ＝−ＶSEL ，  ＶH ＝ＶD ＋ＶSEL                   ・・・（１）
【０００５】
従来はこれらの信号電極駆動電圧ＶD 、ハイレベル選択電圧ＶH 、およびローレベル選択電圧ＶL を得るために、いわゆるチャージポンプ方式電圧発生回路を用いていた。
【０００６】
【発明が解決しようとする課題】
ところが、上述した３つの電圧をチャージポンプ方式の電圧発生回路で発生する電圧供給回路では、十分に精度をもって上記（１）式を満足することができなかったり（特に電源投入時）、仮想選択電圧ＶSEL の可変範囲が広い（一般に２Ｖ〜２０Ｖ程度）ために、回路の部品点数が多くなりすぎる等の問題があった。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ハイレベル選択電圧およびローレベル選択電圧の対称性を保持しながらシステムを立ち上げることができ、また、多段チャージポンプ回路の必要がなくシステムの部品点数を減らすことができる電圧供給回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の電圧供給回路、第1の基準電圧と出力フィードバック電圧とを比較して第1の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第1の電圧発生回路と、第2の出力電圧を発生するチョッパ式スイッチングレギュレータを含む第2の電圧発生回路と、上記第2の出力電圧に応じた第3の出力電圧を発生するチャージポンプを含む第3の電圧発生回路と、上記第1の出力電圧に対応する仮想基準電圧を発生する仮想基準電圧発生回路と、上記第2の出力電圧と上記第3の出力電圧との間の中間電圧を発生する中間電圧発生回路と、上記仮想基準電圧と上記中間電圧とを比較して当該比較結果に応じたエラー信号を出力する比較器と、上記エラー信号を入力して上記仮想基準電圧と上記中間電圧とが等しくなるように上記第2の電圧発生回路及び上記第3の電圧発生回路の動作を制御するコントロール回路とを有し、上記コントロール回路は、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも大きい場合には上記第3の電圧発生回路を動作させ、上記仮想基準電圧と上記第2の出力電圧との電圧差が上記仮想基準電圧と上記第3の出力電圧との電圧差よりも小さい場合には上記第2の電圧発生回路を動作させる。
【００１０】
また、本発明では、上記仮想基準電圧は上記第１の出力電圧と接地電位との中点電位であり、上記中間電位は上記第２の出力電圧と上記第３の出力電圧との中点電位である。
【００１１】
更に、本発明では、上記第２の出力電圧が上記第３の出力電圧よりも高電位である。
【００１２】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る電圧供給回路の第１の実施形態を示す構成図である。
【００１３】
本発明の電圧供給回路１０は、図１に示すように、駆動電圧発生回路１１、ハイレベル選択電圧発生回路１２、ローレベル選択電圧発生回路１３、エラーコンパレータ１４、タイミングコントロール回路１５、および抵抗素子Ｒ１１〜Ｒ１８を主構成要素として有している。
そして、抵抗素子Ｒ１３およびＲ１４により、第２の電圧としてのハイレベル選択電圧ＶH と第３の電圧としてのローレベル選択電圧ＶL との中点電圧（ＶMHL ）を発生する中点電圧発生回路１６が構成され、抵抗素子Ｒ１５およびＲ１６により信号電極駆動電圧ＶD と接地電位（ＧＮＤ）との中間電位である仮想基準電圧ＶMDを発生する仮想基準電圧発生回路１７が構成されている。
【００１４】
駆動電圧発生回路１１は、チョッパー方式の昇圧型スイッチングレギュレータを主構成要素として有し、出力である第１の電圧としての信号電極駆動電圧ＶD を抵抗素子Ｒ１１とＲ１２で分圧した電圧と第１の基準電圧Ｖref1とを比較して、その分圧された電圧が第 1の基準電圧Ｖref1に等しくなるように制御して、出力駆動電圧ＶD を出力端子ＴVDから図示しない負荷側に供給する。
すなわち、出力駆動電圧ＶD は次のようになる。
【００１５】
【数２】
ＶD ＝  （１＋ＲＶ１１／ＲＶ１２）・Ｖref1      ・・・（２）
【００１６】
ここで、ＲＶ１１は抵抗素子Ｒ１１の抵抗値を、ＲＶ１２は抵抗素子Ｒ１２の抵抗値をそれぞれ示している。
【００１７】
図２は、本発明に係る駆動電圧発生回路１１の具体的な構成例を示す回路図である。
【００１８】
この駆動電圧発生回路１１は、図２に示すようにＩＣ内部に内蔵される駆動電圧選択回路（ＶD ＳＥＬ）１１１，アナログスイッチＳＷ１１１〜ＳＷ１１４、駆動電圧フィードバック用抵抗素子Ｒ１１１，Ｒ１１２、およびｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１１、エラー／整流タイミング比較器１１２、タイミングコントロール回路１１３、スイッチング用ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１１、および同期整流用ＰＭＯＳトランジスタＰＴ１１２、並びに外付けのインダクタＬ１１１、整流用ショットキーダイオードＤ１１１、および平滑キャパシタＣ１１１を主構成要素として有している。尚、図２に示す駆動電圧発生回路１１においては、図１に示した抵抗素子Ｒ１１，Ｒ１２をその内部に取り込んで、抵抗素子Ｒ１１１，Ｒ１１２としている。
【００１９】
イネーブル信号ＶＤＥＮがアクティブのハイレベルの場合は、ＰＭＯＳトランジスタＰＴ１１１のゲートに供給されるイネーブル信号ＶＤＥＮの反転信号ＸＶＤＥＮがローレベルであることから、ＰＭＯＳトランジスタＰＴ１１１が導通状態に保持され、フィードバック系が確立される。
また、駆動電圧発生回路１１を停止させている間は、スイッチング用トランジスタは停止状態に保持される。また、消費電流を最小にするため、フィードバック系を含む全ての回路が停止される。
【００２０】
なお、駆動電圧選択回路１１１は、駆動電圧選択信号ＶＳＥＬ１〜ＶＳＥＬ３の状態より、適切な駆動電圧フィードバック抵抗値を選択して抵抗素子Ｒ１１２を所望の値に設定して駆動電圧ＶD をコントロールする。
【００２１】
このような構成を有する駆動電圧発生回路１１においては、まず、エラー／整流タイミング比較器１１２がエラー比較器として働き、駆動電圧ＶD を監視する。このときは、タイミングコントロール回路１１３により、アナログスイッチＳＷ１１１，ＳＷ１１２が導通状態に保持され、アナログスイッチＳＷ１１３，ＳＷ１１４が非導通状態に保持される。
この状態で、出力駆動電圧ＶD を抵抗素子Ｒ１１１，Ｒ１１２で分圧した電圧が第１の基準電圧Ｖref1よりも低下すると、エラー比較器１１２からエラー信号がタイミングコントロール回路１１３に出力される。エラー信号を受けたタイミングコントロール回路１１３は、出力ＮＭＯＳトランジスタＮＴ１１１を一定時間オンさせる。
この間に、エラー／整流タイミング比較器１１２は、エラー比較器としての機能から整流タイミング比較器としての機能に切り替えられる。このとき、タイミングコントロール回路１１３により、アナログスイッチＳＷ１１１，ＳＷ１１２が非導通状態に保持され、アナログスイッチＳＷ１１３，ＳＷ１１４が導通状態に保持される。
【００２２】
ＮＭＯＳトランジスタＮＴ１１１がオンしている間に、外付けのインダクタＬ１１１に貯えられたエネルギーは、ＮＭＯＳトランジスタＮＴ１１１がオフすると同時に整流用ＰＭＯＳトランジスタＰＴ１１２およびダイオードＤ１１１を通して負荷側へ供給される。
この整流用ＰＭＯＳトランジスタＰＴ１１２のオン／オフのタイミングは、エラー／整流タイミング比較器１１２およびタイミングコントロール回路１１３により制御される。
このサイクルが完了すると、エラー／整流タイミング比較器１１２は、整流タイミング比較器としての機能からエラー比較器としての機能に切り替えられる。
【００２３】
ハイレベル選択電圧発生回路１２は、チョッパ方式の昇圧型スイッチングレギュレータを主構成要素として有し、タイミングコントロール回路１５からのタイミングコントロール信号Ｓ１５ａに基づいて、第２の電圧としてのハイレベル選択電圧ＶH を生成し、出力端子ＴVHから図示しない負荷側に供給し、また、ローレベル選択電圧発生回路１３に供給する。
【００２４】
具体的には、ハイレベル選択電圧発生回路１２は、タイミングコントロール信号Ｓ１５ａにより、次の関係が保たれるようにコントロールされる。
【００２５】
【数３】
｜ＶH −ＶD ／２｜＝｜ＶD ／２−ＶL ｜              ・・・（３）
【００２６】
ローレベル選択電圧発生回路１３は、チャージポンプ回路を主構成要素として有し、ハイレベル選択電圧発生回路１２から供給されるハイレベル選択電圧ＶH と、第２の基準電圧Ｖref2を抵抗素子Ｒ１７、Ｒ１８で分圧した電圧およびタイミングコントロール回路１５によるタイミングコントロール信号Ｓ１５ｂを基にハイレベル選択電圧ＶH の反転電圧を生成し、この反転電圧をローレベル選択電圧ＶL として出力端子ＴVLから図示しない負荷側へ供給する。
【００２７】
エラーコンパータ１４は、仮想基準電圧発生回路１７で生成された仮想基準電圧ＶMDと中点電圧発生回路１６で生成された中点電圧ＶMHL を比較し、その比較結果をエラー信号Ｓ１４としてタイミングコントロール回路１５に出力する。
【００２８】
タイミングコントロール回路１５は、エラーコンパレータ１４によるエラー信号Ｓ１４に基づいて、ハイレベル選択電圧発生回路１２およびローレベル選択電圧発生回路１３のスイッチングタイミングを制御するために、タイミングコントロール信号Ｓ１５ａをハイレベル選択電圧発生回路１２に出力し、タイミングコントロール信号Ｓ１５ｂをローレベル選択電圧発生回路１３に出力する。
【００２９】
具体的には、タイミングコントロール回路１５は、ＶD ／２と（ＶH ＋ＶL ）／２が同一となるように、ハイレベル選択電圧発生回路１２およびローレベル選択電圧回路１３のスイッチングタイミングを、常に下記式が満足されるようにコントロールする。
【００３０】
【数４】
ＶL ＝−ＶSEL ，ＶH ＝ＶD ＋ＶSEL 
→  ＶH ＋ＶL ＝ＶD 
→  （ＶH ＋ＶL ）／２＝ＶD ／２                ・・・（４）
【００３１】
すなわち、タイミングコントロール回路１５は、ＶH が高すぎると、すなわちＶMHL （（ＶH ＋ＶL ）／２）＞ＶMD（ＶD ／２）のときは、ローレベル選択電圧回路１３がスイッチング動作を行い、ＶL が低すぎると、すなわちＶMHL ＜ＶMDのときは、ハイレベル選択電圧発生回路１２がスイッチング動作を行うようにコントロールする。
【００３２】
なお、本発明の第１の実施形態では、ハイレベル選択電圧発生回路１２の主要部は、エラーコンパレータ１４、タイミングコントロール回路１５、中点電圧発生回路１６および仮想基準電圧発生回路１７と同じブロック内に内蔵される。
【００３３】
図３は、ハイレベル選択電圧発生回路１２の具体的な構成例を示す回路である。
ハイレベル選択電圧発生回路１２は、図３に示すようにＩＣ内蔵のスイッチング用ＮＭＯＳトランジスタＮＴ１２１、並びに外付けのインダクタＬ１２１、整流用ショットキーダイオードＤ１２２、および平滑キャパシタＣ１２１を主構成要素として有している。また、この回路では、駆動電圧ＶD の仮想基準電圧発生回路１７への供給ラインと該回路１７の抵抗素子Ｒ１５との間に、ゲートがローレベルでアクティブのイネーブル信号ＶＨＥＮの入力ラインに接続されたＰＭＯＳトランジスタＰＴ１２１が接続されている。
【００３４】
このハイレベル選択電圧発生回路１２では、全体のイネーブル信号等に基づくイネーブル信号ＶＨＥＮによって回路の動作を制御する。
また、駆動電圧発生回路１１を停止させている間は、出力ＮＭＯＳトランジスタＮＴ１２１は停止（非導通）状態に保持される。また、消費電流を最小にするために、フィードバック抵抗（Ｒ１３、Ｒ１４）を除く全ての回路を停止する。
【００３５】
このような構成を有するハイレベル選択電圧発生回路１２においては、ＶD ／２（ＶMD）を仮想基準電圧として、出力電圧ＶH がローレベル選択電圧ＶL と対称となるように動作する。
そして、出力電圧ＶH を抵抗素子Ｒ１３、Ｒ１４で分圧した電圧が、仮想基準電圧ＶMDより低下すると、エラーコンパレータ１４からエラー信号Ｓ１４がタイミングコントロール回路１５に出力される。エラー信号Ｓ１４を受けたタイミングコントロール回路１５は、出力ＮＭＯＳトランジスタＮＴ１２１を一定時間オンさせる。
【００３６】
ＮＭＯＳトランジスタＮＴ１２１がオンしている間に、外付けのインダクタＬ１２１に貯えられたエネルギーは、ＮＭＯＳトランジスタＮＴ１２１がオフすると同時に整流用ダイオードＤ１２２を通して負荷側へ供給される。
【００３７】
また、ハイレベル選択電圧発生回路１２においては、電源投入時には、ローレベル選択電圧ＶL とハイレベル選択電圧ＶH とのＶD ／２（ＶMD）に対する対称性を保つように、自動的にスイッチングがコントロールされる。
【００３８】
図４は、ローレベル選択電圧発生回路の具体的な構成例を示す回路図である。
【００３９】
このローレベル選択電圧発生回路１３は、図４に示すように、ＩＣ内部に内蔵される、ローレベル選択電圧フィードバック用抵抗素子Ｒ１３１（Ｒ１７）、Ｒ１３２（Ｒ１８）、およびＰＭＯＳトランジスタＰＴ１３１、アナログスイッチＳＷ１３１〜ＳＷ１３４、エラー比較器１３１、タイミングコントロール回路１３２、スイッチング用ＮＭＯＳトランジスタＮＴ１３１およびＰＭＯＳトランジスタＰＴ１３２、およびスタートアップコントロール回路１３３、並びに外付けのキャパシタＣ１３１、クランプ用／整流用ショットキーダイオードＤ１３１，Ｄ１３２、および平滑キャパシタＣ１３２を主構成要素として有している。
【００４０】
このロ−レベル選択電圧発生回路１３においては、通常、充電用ＰＭＯＳトランジスタＰＴ１３２がオンして、外付けのキャパシタＣ１３１をＶH 電位に充電する。
ローレベル選択電圧ＶL が設定値よりも上昇すると、エラー比較器１３１からエラー信号がタイミングコントロール回路１３２に出力される。エラー信号を受けたタイミングコントロール回路１３２は、ＰＭＯＳトランジスタＰＴ１３２をオフし、突き下げ用ＮＭＯＳトランジスタ１３１を一定時間オンさせ、バケツキャパシタＣ１３１のマイナス側を突き下げ、端子ＶＬ側へ整流用ダイオードＤ１３２を通して電荷を供給する。
【００４１】
ローレベル選択電圧ＶL を発生するための基準電圧としては、第２の基準電圧Ｖref ２（たとえば２Ｖ）およびスタートアップ用に設定された電圧ＶＥＶを用いられる。
ローレベル選択電圧ＶL が、たとえば−１．６Ｖに達すると、エラー比較器１３１からのエラー信号を受けたスタートアップコントロール回路１３３は、基準電圧をＶＳＲＥＦとＧＮＤに切り替える。このとき、アナログスイッチＳＷ１３２，ＳＷ１３４が導通状態に保持され、アナログスイッチＳＷ１３１，ＳＷ１３が非導通状態に保持される。
【００４２】
また、本実施形態に係るスタートアップコントロール回路は、同時に駆動電圧発生回路１１およびハイレベル選択電圧発生回路１２に対して動作開始信号を出力する。
【００４３】
次に、上記構成による動作を、図５および図６のタイミングチャートに関連付けて説明する。
図５は立ち上がり時のタイミングチャートで、図６は定常時のタイミングチャートである。
【００４４】
ローレベル選択電圧発生回路１３では、動作開始後、ローレベル選択電圧ＶL が所定の電圧（本実施形態では−１．６Ｖ）に達すると、エラー比較器１３１からのエラー信号がスタートアップコントロール回路１３３に出力される。
【００４５】
エラー信号を受けたスタートアップコントロール回路１３３では、基準電圧がＶＳＲＥＦとＧＮＤに切り替えられて、本来のローレベル選択電圧ＶL が発生される。また、このとき同時にスタートアップコントロール回路１３３から駆動電圧発生回路１１およびハイレベル選択電圧発生回路１２に動作開始信号が出力される。これにより、駆動電圧発生回路１１およびハイレベル選択電圧発生回路１２が作動状態となる。
そして、その後は、ハイレベル選択電圧ＶH とローレベル選択電圧ＶL は、ＶD ／２を中心に対称となるように立ち上がる。
【００４６】
駆動電圧発生回路１１では、出力電圧ＶD を抵抗素子Ｒ１１１，Ｒ１１２で分圧した分圧電圧と第１の基準電圧Ｖref1とが比較され、上記分圧電圧が第１の基準電圧Ｖref1に等しくなるよう、チョッパー式の昇圧型スイッチングレギュレータが制御される。
このように制御された駆動電圧ＶD は、図示しない、たとえばＬＣＤパネルの駆動系に供給されるとともに、仮想基準電圧発生回路１７に供給される。
【００４７】
仮想基準電圧発生回路１７では、駆動電圧ＶD が抵抗素子Ｒ１５，Ｒ１６により分圧され、ＶD ／２の仮想基準電圧ＶMDとしてエラーコンパレータ１４に出力される。
【００４８】
エラーコンパレータ１４では、供給された仮想基準圧ＶMD（＝ＶD ／２）と中点電圧発生回路１６で生成されたハイレベル選択電圧ＶH とローレベル選択電圧ＶL との中点電圧ＶMHL との大小が比較され、その結果がエラー信号Ｓ１４としてタイミングコントロール回路１５に出力される。
【００４９】
タイミングコントロール回路１５においては、エラー信号Ｓ１４に基づいて、ハイレベル選択電圧発生回路１２およびローレベル選択電圧発生回路１３のスイッチングのタイミングを制御するために、タイミングコントロール信号Ｓ１５ａ，Ｓ１５ｂが、それぞれハイレベル選択電圧発生回路１２およびローレベル選択電圧発生回路１３に出力される。
より具体的には、タイミングコントロール回路１５は、ＶD ／２と（ＶH ＋ＶL ）／２（＝ＶMHL ）が同一となるように、ハイレベル選択電圧回路発生回路１２およびローレベル選択電圧発生回路１３のスイッチングのタイミングを制御する。
【００５０】
そして、立ち上がり時、ローレベル選択電圧発生回路１３は、図５（ｄ）に示すように、‘ＶL Ｅrror Input’の値（出力電圧値）が、基準電圧ＶREF と一致するまでスイッチングを続けようとするが、（ＶH ＋ＶL ）／２（＝ＶMHL ）がＶD ／２より低い場合には、（ＶH ＋ＶL ）／２（＝ＶMHL ）がＶD ／２以上になるまで停止するようにコントロールされる。
【００５１】
また、立ち上がり時、ハイレベル選択電圧発生回路１２は、（ＶH ＋ＶL ）／２がＶD ／２より低い場合にスイッチングを行うようにコントロールされる。
【００５２】
そして、定常状態においても、ローレベル選択電圧発生回路１３は、図６（ｄ）に示すようにフィードバックの‘ＶL Ｅrror Input’の値がＶREF （＝ＧＮＤ）の値と一致するように、タイミングコントロール回路１５によりコントロールされ、ＶREF （＝ＧＮＤ）＜ＶL Ｅrror Inputのときにスイッチングを行う。
この際の突き下げ用ＮＭＯＳトランジスタＮＴ１３１のオン時間も、内部の時定数回路によってコントロールされる。また、ＮＭＯＳトランジスタＮＴ１３１がオフしている際には、常にＰＭＯＳトランジスタＰＴ１３２がオン状態に保持され、これにより、キャパシタＣ１３１が充電される。
このようにして、生成されるローレベル選択電圧ＶL は、図示しないＬＣＤパネルの駆動系に出力される。
【００５３】
また、ハイレベル選択電圧発生回路１２においても、上述した立ち上がり時と同様に、（ＶH ＋ＶL ）／２がＶD ／２より低い場合にタイミングコントロール回路１５によりスイッチングを行うようにコントロールされる。
この際の、チョッパ式の昇圧型スイッチングレギュレータを構成するＮＭＯＳトランジスタＮＴ１２１は、内部の時定数回路によってコントロールされる一定時間だけオン状態に保持される。また、確実に整流するために、オフ時間も同様にコントロールされる。
また、ＮＭＯＳトランジスタＮＴ１３１がオフしている際には、常にＰＭＯＳトランジスタＰＴ１３２がオン状態に保持され、これにより、キャパシタＣ１３１が充電される。
ただし、ＰＭＯＳトランジスタＰＴ１３２とＮＭＯＳトランジスタＮＴ１３１は、同時にオンしないように、スイッチングのタイミングがタイミングコントロール回路１３２によりコントロールされる。
このように生成されるハイレベル選択電圧ＶH は、図示しないＬＣＤパネルの駆動系に供給される。
【００５４】
以上説明したように、本発明の第１の実施形態によれば、ＤＴＦＤ（ＭＩＭ）方式にＬＣＤパネル駆動用として必要な３レベルのうち、駆動電圧ＶD およびハイレベル選択電圧ＶH の発生回路をチョッパー方式の昇圧型スイッチングレギュレータで構成し、駆動電圧ＶD を抵抗分圧した仮想基準電圧ＶMD（：ＶD ／２）と、ハイレベル選択電圧ＶH およびローレベル選択電圧ＶL 間の中点電位とが同じになるようにフィードバックをかけ、ハイレベル選択電圧発生回路１２およびローレベル選択電圧発生回路１３のスイッチングタイミングをコントロールするようにしたので、仮想電圧ＶS の広いレンジに対応するための多段チャージポンプ回路が不要で、システムの構成部品の点数を減らすことができる。
また、ハイレベル選択電圧ＶH とローレベル選択電圧ＶL の対称性を保持しながらシステムの立ち上げが可能で、たとえば液晶のＤＣバイアスによる特性劣化を防止することができる。
【００５５】
第２実施形態
図７は、本発明に係る電圧供給回路の第２の実施形態を示す回路図である。
【００５６】
本発明の第２の実施形態が上述した第１の実施形態と異なる点は、エラーコンパレータ１４Ａおよびタイミングコントロール回路１５Ａをハイレベル選択電圧発生回路１２Ａの代わりに、ローレベル選択電圧発生回路１３Ａの主構成要素と同一ブロック内に内蔵するようにしたことにある。
【００５７】
そして、本発明の第２の実施形態においては、ハイレベル選択電圧発生回路１２Ａは、出力のハイレベル選択電圧ＶH を抵抗素子Ｒ１９とＲ２０で分圧した電圧と第２の基準電圧Ｖref2とを比較して、上記分圧電圧が第２の基準電圧Ｖref2に等しくなるように制御する。
【００５８】
その他の構成は上述した第１の実施形態と同様である。
【００５９】
本発明の第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００６０】
第３実施形態
図８は、本発明に係る電圧供給回路の第３の実施形態を示す構成図である。
【００６１】
本発明の実施形態が上述した第２の実施形態と異なる点は、ハイレベル選択電圧発生回路１２Ｂをチャージポンプ回路により構成し、ローレベル選択電圧発生回路１３Ｂをチョッパー式昇圧型スイッチングレギュレータ（Ｓｗ，Ｒｅｇ）により構成したことにある。
【００６２】
その他の構成は、上述した第２の実施形態と同様である。
【００６３】
本発明の第３の実施形態においても、上述した第１の実施形態の効果と同様の効果を得ることができる。
また、図１に示した実施形態において、ハイレベル選択電圧発生回路１２をチャージポンプとし、ローレベル選択電圧発生回路１３をチョッパー式レギュレータとすることも可能である。更には、駆動電圧発生回路１１をチャージポンプとすることも可能である。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、仮想選択電圧の広いレンジに対応するための多段チャージポンプ回路が不要で、システムの構成部品点数を減らすことができる利点がある。
また、ハイレベル選択電圧とローレベル選択電圧の対称性を保持しながらシステムの立ち上げおよび駆動が可能で、ひいてはたとえば液晶のＤＣバイアスによる特性劣化を防止することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧供給回路の第１の実施形態を示す構成図である。
【図２】本発明に係る信号電極駆動電圧発生回路の具体的な構成例を示す回路図である。
【図３】本発明に係るハイレベル選択電圧発生回路の具体的な構成例を示す回路図である。
【図４】本発明に係るローレベル選択電圧発生回路の具体的な構成例を示す回路図である。
【図５】本発明に係る電圧供給回路の立ち上がり時の動作を説明するためのフローチャートである。
【図６】本発明に係る電圧供給回路の定常時の動作を説明するためのフローチャートである。
【図７】本発明に係る電圧供給回路の第２の実施形態を示す構成図である。
【図８】本発明に係る電圧供給回路の第３の実施形態を示す構成図である。
【符号の説明】
１０，１０Ａ，１０Ｂ…電圧供給回路、１１…駆動電圧発生回路、１２，１２Ａ．１２Ｂ…ハイレベル選択電圧発生回路、１３，１３Ａ，１３Ｂ…ローレベル選択電圧発生回路、１４，１４Ａ…エラーコンパレータ、１５，１５Ａ…タイミングコントロール回路、１６…中点電圧発生回路、１７…仮想基準電圧発生回路、Ｒ１１〜Ｒ２０…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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