(57)【特許請求の範囲】
【請求項１】
一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、
一方の信号電極が前記出力端子に接続され、負極性のバイアス電圧によって第２定電流源として動作する第１Ｐ型トランジスタと、
前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによって前記第２定電流源の電流をスイッチングし第１補正パルス電流を生成する第２Ｐ型トランジスタと、
一方の信号電極が前記出力端子に接続され、正極性のバイアス電圧によって第３定電流源として動作する第３Ｎ型トランジスタと、
前記第３Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによって前記第３定電流源の電流をスイッチングし第２補正パルス電流を生成する第４Ｎ型トランジスタと、
を備えたことを特徴とするパルス電流発生回路。
【請求項２】
一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、
一方の信号電極が前記出力端子に接続され、負極性のバイアス電圧によって第２定電流源として動作する第１Ｐ型トランジスタと、
前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによって前記第２定電流源の電流をスイッチングし第１補正パルス電流を生成する第２Ｐ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによって前記第１定電流源の電流をスイッチングし第２補正パルス電流を生成する第３Ｎ型トランジスタと、
を備えたことを特徴とするパルス電流発生回路。
【請求項３】
前記第１Ｐ型トランジスタおよび前記第３Ｎ型トランジスタは、それぞれ可変のバイアス電圧源を備えることを特徴とする請求項１に記載のパルス電流発生回路。
【請求項４】
一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、
電源と前記出力端子との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによってスイッチング動作を行い第１補正パルス電流を生成するＰ型トランジスタと、
前記出力端子と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによってスイッチング動作を行い第２補正パルス電流を生成する第３Ｎ型トランジスタと、
を備えたことを特徴とするパルス電流発生回路。
【請求項５】
前記第１補正パルスは、前記出力パルス電流に現れるオーバーシュートの発生タイミングではパルス幅が広くアンダーシュートの発生タイミングではパルス幅が小さい２つの負極性パルスを有し、
前記第２補正パルスは、前記出力パルス電流に現れるアンダーシュートの発生タイミングではパルス幅が小さくアンダーシュートの発生タイミングではパルス幅が広い２つの正極性パルスを有する、
ことを特徴とする請求項１または４に記載のパルス電流発生回路。
【請求項６】
一方の信号電極が出力パルス電流の出力端子にそれぞれ接続され、正極性のバイアス電圧によって第１定電流源および第２定電流源としてそれぞれ動作する第１Ｎ型トランジスタおよび第２Ｎ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する第３Ｎ型トランジスタと、
前記第２Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行い補正パルス電流を生成する第４Ｎ型トランジスタと、
を備えたことを特徴とするパルス電流発生回路。
【請求項７】
前記第１Ｎ型トランジスタは、正極性の一定バイアス電圧によって第１定電流源として動作し、
第２Ｎ型トランジスタは、正極性の可変バイアス電圧によって可変の第２定電流源として動作する、
ことを特徴とする請求項６に記載のパルス電流発生回路。
【請求項８】
一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、
前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、
前記出力端子と接地との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行い補正パルス電流を生成する第３Ｎ型トランジスタと、
を備えたことを特徴とするパルス電流発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、レーザダイオード等を駆動するために高周波のパルス電流を発生するパルス電流発生回路に関し、特に集積回路（ＩＣ）で構成されるパルス電流発生回路に関するものである。
【０００２】
【従来の技術】
図１９は、従来の集積回路で構成されるパルス電流発生回路の構成例を示す回路図である。なお、図１９では、ＭＯＳトランジスタによる構成例が示されている。バイポーラトランジスタで構成する場合は、図示省略した。
【０００３】
図１９に示すように、このパルス電流発生回路は、ＮＭＯＳトランジスタ１０１，１０２と、バイアス電圧源１０３とを備えている。そして、ＩＣ出力端子１０４と外部の電源１０５との間には、レーザダイオード１０６が接続される。また、レーザダイオード（ＬＤ）１０６に並列にスナバ回路１０７が接続されている。
【０００４】
ＮＭＯＳトランジスタ１０１のゲート電極には、バイアス電圧源１０３から正極性のバイアス電圧が印加される。ＮＭＯＳトランジスタ１０１のドレイン電極は、ＩＣ出力端子１０４に接続され、ソース電極は、ＮＭＯＳトランジスタ１０２のドレイン電極に接続されている。ＮＭＯＳトランジスタ１０２のソース電極は、接地（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタ１０２のゲート電極には、所定パルス幅の入力パルスｐが印加される。
【０００５】
以上の構成において、ＮＭＯＳトランジスタ１０１は、ゲート電極にバイアス電圧源１０３から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＮＭＯＳトランジスタ１０２がゲート電極に入力パルスｐが印加され、ＯＮ動作を行うと、ＬＤ１０６のカソードがＮＭＯＳトランジスタ１０１，１０２を介して接地（ＧＮＤ）に接続される。
【０００６】
これによって、ＬＤ１０６がＯＮ動作を行い、入力パルスｐのパルス幅の期間をパルス幅とするパルス電流がＬＤ１０６、ＮＭＯＳトランジスタ１０１，１０２を介して接地（ＧＮＤ）に流れる。つまり、ＮＭＯＳトランジスタ１０２が入力パルスｐによってＯＮ動作を行うと、そのパルス幅の期間をパルス幅とする出力パルス電流がＬＤ１０６に印加され、パルス駆動される。
【０００７】
ところで、ＬＤ１０６をパルス発光させる場合、スルーレートが高くなると、ＩＣ基板の寄生インダクタンス成分によってオーバーシュート、アンダーシュート、リンギングなどが発生する。そして、最悪の場合には、ＬＤ１０６を破壊してしまうことがある。
【０００８】
そこで、従来では、図１９に示すように、抵抗器とコンデンサの直列回路からなるフィルタであるスナバ回路１０７をＬＤ１０６に並列に接続し、オーバーシュートなどを低減させる方法が採用されている。
【０００９】
【発明が解決しようとする課題】
しかし、オーバーシュートなどを低減させるために、スナバ回路１０７を外付けする方法では、部品点数が増加するのに加えて、スナバ回路１０７の定数設定に手間が掛かる。また、スナバ回路１０７の付加によってスルーレートが低下するので、通信やストレージなどに使用した場合に、データ転送レートを上げることができないという問題がある。
【００１０】
一方、外部配線が長いなど分布定数的に考えられる場合には、インピーダンスマッチングを取ることで反射によって起こるオーバーシュートなどを低減する方法がある。
【００１１】
この場合には、配線のインピーダンスがそれほど大きくなく、パルス電圧を出力するタイプであり、その出力インピーダンスが低い場合に用いられる場合が多い。また、ＩＣ内でマッチングを取ろうとすると、外部配線のインピーダンスをある一定値にしなければならず、困難である。すなわち、パルス電流を発生するタイプでは、出力インピーダンスが比較的高いので、インピーダンスマッチングの手法は採用できない。
【００１２】
この発明は、上記に鑑みてなされたもので、外付けの部品を不要とし、ＩＣ内部での処理によってオーバーシュートとアンダーシュートが改善でき、かつ高スルーレートのパルス電流の発生が可能なパルス電流発生回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるパルス電流発生回路は、一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、一方の信号電極が前記出力端子に接続され、負極性のバイアス電圧によって第２定電流源として動作する第１Ｐ型トランジスタと、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによって前記第２定電流源の電流をスイッチングし第１補正パルス電流を生成する第２Ｐ型トランジスタと、一方の信号電極が前記出力端子に接続され、正極性のバイアス電圧によって第３定電流源として動作する第３Ｎ型トランジスタと、前記第３Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによって前記第３定電流源の電流をスイッチングし第２補正パルス電流を生成する第４Ｎ型トランジスタとを備えたことを特徴とする。
【００１４】
この発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、一方の信号電極が前記出力端子に接続される第１Ｐ型トランジスタに負極性のバイアス電圧によって第２定電流源として動作させておき、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられる第２Ｐ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、一方の信号電極が前記出力端子に接続される第３Ｎ型トランジスタに正極性のバイアス電圧によって第３定電流源として動作させておき、前記第３Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第４Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルスを印加して第３定電流源の電流をスイッチングさせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、アンダーシュートが改善された出力パルス電流が前記出力端子から出力される。
【００１５】
つぎの発明にかかるパルス電流発生回路は、一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、一方の信号電極が前記出力端子に接続され、負極性のバイアス電圧によって第２定電流源として動作する第１Ｐ型トランジスタと、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによって前記第２定電流源の電流をスイッチングし第１補正パルス電流を生成する第２Ｐ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによって前記第１定電流源の電流をスイッチングし第２補正パルス電流を生成する第３Ｎ型トランジスタとを備えたことを特徴とする。
【００１６】
この発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、一方の信号電極が前記出力端子に接続される第１Ｐ型トランジスタに負極性のバイアス電圧によって第２定電流源として動作させておき、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられる第２Ｐ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルスを印加して前記第１定電流源の電流をスイッチングさせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。
【００１７】
つぎの発明にかかるパルス電流発生回路は、上記の発明において、前記第１Ｐ型トランジスタおよび前記第３Ｎ型トランジスタは、それぞれ可変のバイアス電圧源を備えることを特徴とする。
【００１８】
この発明によれば、上記の発明において、前記第１Ｐ型トランジスタおよび前記第３Ｎ型トランジスタは、それぞれ可変のバイアス電圧源から可変のバイアス電圧を受けて、可変の定電流源を構成する。
【００１９】
つぎの発明にかかるパルス電流発生回路は、一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、電源と前記出力端子との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで印加される負極性の第１補正パルスによってスイッチング動作を行い第１補正パルス電流を生成するＰ型トランジスタと、前記出力端子と接地との間に設けられ、前記出力パルス電流に現れるアンダーシュートの発生タイミングで印加される正極性の第２補正パルスによってスイッチング動作を行い第２補正パルス電流を生成する第３Ｎ型トランジスタとを備えたことを特徴とする。
【００２０】
この発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、電源と前記出力端子との間に設けられるＰ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、前記出力端子と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルスを印加してスイッチング動作を行わせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が記出力端子から出力される。
【００２１】
つぎの発明にかかるパルス電流発生回路は、上記の発明において、前記第１補正パルスは、前記出力パルス電流に現れるオーバーシュートの発生タイミングではパルス幅が広くアンダーシュートの発生タイミングではパルス幅が小さい２つの負極性パルスを有し、前記第２補正パルスは、前記出力パルス電流に現れるアンダーシュートの発生タイミングではパルス幅が小さくアンダーシュートの発生タイミングではパルス幅が広い２つの正極性パルスを有することを特徴とする。
【００２２】
この発明によれば、上記の発明において、前記第１補正パルスは、前記出力パルス電流に現れるオーバーシュートの発生タイミングではパルス幅が広くアンダーシュートの発生タイミングではパルス幅が小さい２つの負極性パルスを有する。また、前記第２補正パルスは、前記出力パルス電流に現れるアンダーシュートの発生タイミングではパルス幅が小さくアンダーシュートの発生タイミングではパルス幅が広い２つの正極性パルスを有する。これによって、オーバーシュートとアンダーシュートをそれぞれ増大させてから改善を行う操作が行われる。
【００２５】
つぎの発明にかかるパルス電流発生回路は、一方の信号電極が出力パルス電流の出力端子にそれぞれ接続され、正極性のバイアス電圧によって第１定電流源および第２定電流源としてそれぞれ動作する第１Ｎ型トランジスタおよび第２Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する第３Ｎ型トランジスタと、前記第２Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行い補正パルス電流を生成する第４Ｎ型トランジスタとを備えたことを特徴とする。
【００２６】
この発明によれば、一方の信号電極が出力パルス電流の出力端子にそれぞれ接続される第１Ｎ型トランジスタおよび第２Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源および第２定電流源としてそれぞれ動作する。そして、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第３Ｎ型トランジスタは、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、前記第２Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第４Ｎ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行わせ補正パルス電流を生成させる。この補正パルス電流は前記出力パルス電流と共に前記出力端子に出力される。その結果、この補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートとアンダーシュートとが改善された出力パルス電流が前記出力端子から出力される。
【００２７】
つぎの発明にかかるパルス電流発生回路は、上記の発明において、前記第１Ｎ型トランジスタは、正極性の一定バイアス電圧によって第１定電流源として動作し、第２Ｎ型トランジスタは、正極性の可変バイアス電圧によって可変の第２定電流源として動作することを特徴とする。
【００２８】
この発明によれば、上記の発明において、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性の一定のバイアス電圧によって第１定電流源として動作する。また、一方の信号電極が前記出力端子に接続される第２Ｎ型トランジスタは、正極性の可変のバイアス電圧によって第２定電流源として動作する。その結果、補正パルス電流の値を適切に調節できるので、過不足なくオーバーシュートとアンダーシュートの改善が行える。
【００２９】
つぎの発明にかかるパルス電流発生回路は、一方の信号電極が出力パルス電流の出力端子に接続され、正極性のバイアス電圧によって第１定電流源として動作する第１Ｎ型トランジスタと、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられ、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する第２Ｎ型トランジスタと、前記出力端子と接地との間に設けられ、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行い補正パルス電流を生成する第３Ｎ型トランジスタとを備えたことを特徴とする。
【００３０】
この発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性の一定のバイアス電圧によって第１定電流源として動作する。そして、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタは、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、前記出力端子と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、アンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行わせ補正パルス電流を生成させる。この補正パルス電流は前記出力パルス電流と共に前記出力端子に出力される。その結果、補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートとアンダーシュートとが改善された出力パルス電流が前記出力端子から出力される。
【００３１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるパルス電流発生回路の好適な実施の形態を詳細に説明する。
【００３２】
実施の形態１．
図１は、この発明の実施の形態１であるパルス電流発生回路の構成を示す回路図である。図１に示すように、実施の形態１によるパルス電流発生回路は、電源１と接地（ＧＮＤ）との間に、直列に配置されたＰＭＯＳトランジスタ２，３およびＮＭＯＳトランジスタ４，５と、ＮＭＯＳトランジスタ４，５に並列に接続されたＮＭＯＳトランジスタ６，７と、バイアス電圧源８，９，１０とを備えている。そして、ＩＣ出力端子１１と外部の電源１２との間には、レーザダイオード１３が接続される。図１９に示した外付けのスナバ回路１０７は設けられていない。
【００３３】
ＰＭＯＳトランジスタ２のソース電極は電源１に接続され、ドレイン電極はＰＭＯＳトランジスタ３のソース電極に接続されている。ＰＭＯＳトランジスタ２のゲート電極には、負極性の細いパルス（補正パルスｂ）が印加されるようになっている。
【００３４】
ＰＭＯＳトランジスタ３のゲート電極には、バイアス電圧源８から負極性のバイアス電圧が印加される。ＰＭＯＳトランジスタ３のドレイン電極は、ＩＣ出力端子１１とＮＭＯＳトランジスタ４，６のドレイン電極とに接続されている。
【００３５】
ＮＭＯＳトランジスタ４のゲート電極には、バイアス電圧源９から正極性のバイアス電圧が印加される。ＮＭＯＳトランジスタ４のソース電極は、ＮＭＯＳトランジスタ５のドレイン電極に接続され、ＮＭＯＳトランジスタ５のソース電極は接地（ＧＮＤ）されている。ＮＭＯＳトランジスタ５のゲート電極には、所定パルス幅の入力パルスａが印加されるようになっている。
【００３６】
ＮＭＯＳトランジスタ６のソース電極は、ＮＭＯＳトランジスタ７のドレイン電極に接続され、ＮＭＯＳトランジスタ７のソース電極は、接地（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタ６のゲート電極には、バイアス電圧源１０から正極性のバイアス電圧が印加される。ＮＭＯＳトランジスタ７のゲート電極には、正極性の細いパルス（補正パルスｃ）が印加されるようになっている。
【００３７】
次に、図１と図２を参照して実施の形態１によるパルス電流発生回路の動作について説明する。なお、図２は、図１に示すパルス電流発生回路の動作を説明するための波形図である。
【００３８】
ＰＭＯＳトランジスタ３は、ゲート電極にバイアス電圧源８から負極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＰＭＯＳトランジスタ２のＯＮ／ＯＦＦ動作によってＰＭＯＳトランジスタ３からパルス電流が出力される。
【００３９】
また、ＮＭＯＳトランジスタ４，６は、それぞれ、ゲート電極にバイアス電圧源９，１０から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＮＭＯＳトランジスタ５，７のＯＮ／ＯＦＦ動作によってＮＭＯＳトランジスタ４，６からパルス電流が出力される。
【００４０】
ＮＭＯＳトランジスタ５のゲート電極には、図２（１）に示すような正極性の入力パルスａが印加される。これによって、ＮＭＯＳトランジスタ４が形成している定電流源がＯＮ／ＯＦＦされ、パルス電流が生成される。このパルス電流（ＮＭＯＳトランジスタ４の出力電流）には、図２（２）に示すように、立ち上がり部分にオーバーシュートが発生しており、立ち下がり部分にアンダーシュートが発生している。
【００４１】
そこで、ＮＭＯＳトランジスタ４の出力電流のオーバーシュート発生タイミングにおいて、ＰＭＯＳトランジスタ２のゲート電極に、図２（３）に示すような負極性の細いパルス（補正パルスｂ）を印加する。これによって、ＰＭＯＳトランジスタ３の出力電流は、図２（４）に示すように、ＮＭＯＳトランジスタ４の出力電流の立ち上がり部分に生じたオーバーシュートに対応した波形の電流が得られる。つまり、ＮＭＯＳトランジスタ４の出力電流とＰＭＯＳトランジスタ３の出力電流とを加算すると、逆方向の定電流源のスイッチングによる電流の加算であるので、ＮＭＯＳトランジスタ４の出力電流の立ち上がり部分に生じたオーバーシュートが低減される。
【００４２】
また、ＮＭＯＳトランジスタ４の出力電流のアンダーシュート発生タイミングにおいて、ＮＭＯＳトランジスタ７のゲート電極に、図２（５）に示すような正極性の細いパルス（補正パルスｃ）を印加する。これによって、ＮＭＯＳトランジスタ６の出力電流は、図２（６）に示すように、ＮＭＯＳトランジスタ４の出力電流の立ち下がり部分に生じたアンダーシュートに対応した波形の電流が得られる。つまり、ＮＭＯＳトランジスタ４の出力電流とＮＭＯＳトランジスタ６の出力電流とを加算すると、ＮＭＯＳトランジスタ４の出力電流の立ち下がり部分に生じたアンダーシュートが低減される。
【００４３】
すなわち、ＩＣ出力端子１１に出力される合成出力パルス電流は、図２（７）に示すように、オーバーシュートとアンダーシュートが大幅に改善された波形として得られる。
【００４４】
このように、実施の形態１によるパルス電流発生回路では、外付け部品を用いることなく、オーバーシュートとアンダーシュートが改善されたパルス電流が得られる。
【００４５】
実施の形態２．
図３は、この発明の実施の形態２であるパルス電流発生回路の構成を示す回路図である。なお、図３では、実施の形態１（図１）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００４６】
図３に示すように、実施の形態２によるパルス電流発生回路は、実施の形態１（図１）で示した構成において、ＮＭＯＳトランジスタ６とバイアス電圧源１０とを省略し、ＮＭＯＳトランジスタ７のドレイン電極がＮＭＯＳトランジスタ４のソース電極とＮＭＯＳトランジスタ５のドレイン電極との接続端に接続されている。
【００４７】
すなわち、実施の形態１では、定電流源を構成するＮＭＯＳトランジスタ６にてアンダーシュート低減用の補正電流を生成していたが、この実施の形態２では、それに代えて、基本のパルス電流を生成するＮＭＯＳトランジスタ４による定電流源を利用し、このＮＭＯＳトランジスタ４のソース電極に接続されるＯＮ抵抗を変える構成としている。
【００４８】
この構成によっても実施の形態１と同様の作用、効果が得られる。実施の形態２では、トランジスタサイズを調節してアンダーシュート低減用の補正電流量を最適化する必要があるが、ＮＭＯＳトランジスタ４，７がカスケード接続になっており、また定電流源の数が１つ減ったので、出力パルス電流のスルーレートは、実施の形態１よりも向上する。
【００４９】
実施の形態３．
図４は、この発明の実施の形態３であるパルス電流発生回路の構成を示す回路図である。なお、図４では、実施の形態１（図１）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００５０】
図４に示すように、実施の形態３によるパルス電流発生回路は、実施の形態１（図１）で示した構成において、オーバーシュートの改善を図る定電流源に関わるバイアス電圧源８に代えて、可変バイアス電圧源１５が設けられ、アンダーシュートの改善を図る定電流源に関わるバイアス電圧源１０に代えて、可変バイアス電圧源１６が設けられている。
【００５１】
この構成によれば、オーバーシュート補正回路およびアンダーシュート補正回路の補正電流を可変できるようにしたので、より最適な設定ができるようになる。
【００５２】
実施の形態４．
図５は、この発明の実施の形態４であるパルス電流発生回路の構成を示す回路図である。なお、図５では、実施の形態１（図１）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００５３】
図５に示すように、実施の形態４によるパルス電流発生回路は、実施の形態１（図１）で示した構成と同様になっている。異なる点は、ＰＭＯＳトランジスタ２のゲート電極に印加する負極性の補正パルスが補正パルスｂに代えた補正パルスｄであり、ＮＭＯＳトランジスタ７のゲート電極に印加する正極性の補正パルスが補正パルスｃに代えた補正パルスｅとなっている点である。
【００５４】
補正パルスｄは、パルス幅の広い第１パルスｄ１とパルス幅の小さい第２パルスｄ２とで構成されている。第１パルスｄ１は、出力パルス電流に現れるオーバーシュートの発生タイミングで印加され、第２パルスｄ２は、アンダーシュートの発生タイミングで印加されるようになっている。
【００５５】
補正パルスｅは、パルス幅の小さい第１パルスｅ１とパルス幅の広い第２パルスｅ２とで構成されている。第１パルスｅ１は、出力パルス電流に現れるアンダーシュートの発生タイミングで印加され、第２パルスｅ２は、アンダーシュートの発生タイミングで印加されるようになっている。
【００５６】
次に、図５と図６を参照して実施の形態４によるパルス電流発生回路の動作について説明する。なお、図６は、図５に示すパルス電流発生回路の動作を説明するための波形図である。
【００５７】
ＰＭＯＳトランジスタ３は、ゲート電極にバイアス電圧源８から負極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＰＭＯＳトランジスタ２のＯＮ／ＯＦＦ動作によってＰＭＯＳトランジスタ３からパルス電流が出力される。
【００５８】
また、ＮＭＯＳトランジスタ４，６は、それぞれ、ゲート電極にバイアス電圧源９，１０から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＮＭＯＳトランジスタ５，７のＯＮ／ＯＦＦ動作によってＮＭＯＳトランジスタ４，６からパルス電流が出力される。
【００５９】
ＮＭＯＳトランジスタ５のゲート電極には、図６（１）に示すような正極性の入力パルスａが印加される。これによって、ＮＭＯＳトランジスタ４が形成している定電流源がＯＮ／ＯＦＦされ、パルス電流が生成される。このパルス電流（ＮＭＯＳトランジスタ４の出力電流）には、図６（３）に示すように、立ち上がり部分にオーバーシュートが発生しており、立ち下がり部分にアンダーシュートが発生している。
【００６０】
そこで、ＮＭＯＳトランジスタ７のゲート電極に、図６（８）に示すような波形の補正パルスｅを印加し、ＰＭＯＳトランジスタ２のゲート電極に、図６（９）に示すような波形の補正パルスｄを印加する。まず、入力パルスａの立ち上がり部分では、次のような動作が行われる。
【００６１】
補正パルスｅの第１パルスｅ１は、入力パルスａの立ち上がりに同期して立ち上がり、入力パルスａが立ち上がった後直ぐに立ち下がる比較的パルス幅の小さい波形である。この第１パルスｅ１によるＮＭＯＳトランジスタ６の出力電流は、図６（７）の７ａに示すようになる。
【００６２】
一方、補正パルスｄの第１パルスｄ１は、第１パルスｅ１の立ち上がり後に立ち下がり、入力パルスａが立ち上がった後のある期間経過後に立ち上がる比較的パルス幅の大きい波形である。この第１パルスｄ１によるＰＭＯＳトランジスタ３の出力電流は、図６（６）の６ａに示すようになる。
【００６３】
ここで、第１パルスｅ１は第１パルスｄ１よりも先に印加されるので、第１パルスｅ１による出力電流７ａが図６（５）に示すスピードアップ電流５ａとして図６（３）に示す入力パルスａによって発生する電流に加算される。このスピードアップ電流５ａの発生タイミングは、オーバーシュートの発生タイミングよりも先である。したがって、図６（２）に示すように、出力パルス電流の立ち上がりは急峻となり、オーバーシュート量が増大する波形となる。
【００６４】
その後、このオーバーシュート量が増大した出力パルス電流（図６（２））に第１パルスｄ１による出力電流６ａが図６（４）に示すオーバーシュートの改善電流４ａとして加算される。第１パルスｄ１のパルス幅は、オーバーシュートを低減するのに必要な電流量が得られる程度に大きくなっている。
【００６５】
第１パルスｅ１と第１パルスｄ１に重複部分があり、ＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ２とが同時にＯＮ動作をする期間があるので、この立ち上がりのスピードアップとオーバーシュートの低減が連続した一連動作として実行される。
【００６６】
また、入力パルスａの立ち下がり部分では、次のような動作が行われる。補正パルスｄの第２パルスｄ２は、入力パルスａの立ち下がりに同期して立ち下がり、入力パルスａが立ち下がった後直ぐに立ち上がる比較的パルス幅の小さい波形である。この第２パルスｄ２によるＰＭＯＳトランジスタ３の出力電流は、図６（６）の６ｂに示すようになる。
【００６７】
一方、補正パルスｅの第２パルスｅ２は、第２パルスｄ２の立ち下がり後に立ち上がり、入力パルスａが立ち下がった後のある期間経過後に立ち下がる比較的パルス幅の大きい波形である。この第２パルスｅ２によるＮＭＯＳトランジスタ６の出力電流は、図６（７）の７ｂに示すようになる。
【００６８】
ここで、第２パルスｄ２は第２パルスｅ２よりも先に印加されるので、第２パルスｄ２による出力電流６ｂが図６（５）に示すスピードアップ電流５ｂとして図６（３）に示す入力パルスａによって発生する電流に加算される。このスピードアップ電流５ｂの発生タイミングは、アンダーシュートの発生タイミングよりも先である。したがって、図６（２）に示すように、出力パルス電流の立ち下がりは急峻となり、アンダーシュート量が増大する波形となる。
【００６９】
その後、このアンダーシュート量が増大した出力パルス電流（図６（２））に第２パルスｅ２による出力電流７ｂが図６（４）に示すアンダーシュートの改善電流４ｂとして加算される。第２パルスｅ２のパルス幅は、アンダーシュートを低減するのに必要な電流量が得られる程度に大きくなっている。
【００７０】
第２パルスｅ２と第２パルスｄ２に重複部分があり、ＮＭＯＳトランジスタ７とＰＭＯＳトランジスタ２とが同時にＯＮ動作をする期間があるので、この立ち下がりのスピードアップとアンダーシュートの低減が連続した一連動作として実行される。
【００７１】
このように、実施の形態４によるパルス電流発生回路では、オーバーシュート・アンダーシュートの改善に加えて、合成出力パルス電流波形のスルーレートアップが図られている。
【００７２】
実施の形態５．
図７は、この発明の実施の形態５であるパルス電流発生回路の構成を示す回路図である。図７に示すように、実施の形態５によるパルス電流発生回路は、電源１と接地（ＧＮＤ）との間に、直列に配置されたＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２，２３と、ＮＭＯＳトランジスタ２２，２３に並列に接続されたＮＭＯＳトランジスタ２４と、バイアス電圧源２５とを備えている。そして、ＩＣ出力端子１１と外部の電源１２との間には、レーザダイオード１３が接続される。図１９に示した外付けのスナバ回路１０７は設けられていない。
【００７３】
ＰＭＯＳトランジスタ２１のソース電極は電源１に接続され、ドレイン電極はＩＣ出力端子１１とＮＭＯＳトランジスタ２２，２４のドレイン電極とに接続されている。ＰＭＯＳトランジスタ２１のゲート電極には、負極性の細いパルス（補正パルスｂ）が印加されるようになっている。
【００７４】
ＮＭＯＳトランジスタ２２のゲート電極には、バイアス電圧源２５から正極性のバイアス電圧が印加される。ＮＭＯＳトランジスタ２２のソース電極は、ＮＭＯＳトランジスタ２３のドレイン電極に接続され、ＮＭＯＳトランジスタ２３のソース電極は接地（ＧＮＤ）されている。ＮＭＯＳトランジスタ２３のゲート電極には、所定パルス幅の入力パルスａが印加される。ＮＭＯＳトランジスタ２４のソース電極は、接地（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタ２４のゲート電極には、正極性の細いパルス（補正パルスｃ）が印加されるようになっている。
【００７５】
要するに、図１との比較から理解できるように、実施の形態５によるパルス電流発生回路は、実施の形態１によるパルス電流発生回路から、ＰＭＯＳトランジスタ３およびバイアス電圧源８と、ＮＭＯＳトランジスタ６およびバイアス電圧源１０とを省略した構成になっている。
【００７６】
次に、図７と図８を参照して実施の形態５によるパルス電流発生回路の動作について説明する。なお、図８は、図７に示すパルス電流発生回路の動作を説明するための波形図である。
【００７７】
ＮＭＯＳトランジスタ２２は、ゲート電極にバイアス電圧源２５から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。
【００７８】
ＮＭＯＳトランジスタ２３のゲート電極には、図８（１）に示すような正極性の入力パルスａが印加される。これによって、ＮＭＯＳトランジスタ２２が形成している定電流源がＯＮ／ＯＦＦされ、パルス電流が生成される。このパルス電流（ＮＭＯＳトランジスタ２２の出力電流）の波形は、図８（２）に示すように、立ち上がり部分にオーバーシュートが発生しており、立ち下がり部分にアンダーシュートが発生している。
【００７９】
そこで、ＮＭＯＳトランジスタ２２の出力電流のオーバーシュート発生タイミングにおいて、ＰＭＯＳトランジスタ２１のゲート電極に、図８（３）に示すような負極性の細いパルス（補正パルスｂ）を印加する。これによって、ＰＭＯＳトランジスタ２１の出力電流は、図８（４）に示すように、ＮＭＯＳトランジスタ２２の出力電流の立ち上がり部分に生じたオーバーシュートに対応した波形の電流が得られる。つまり、ＮＭＯＳトランジスタ２２の出力電流とＰＭＯＳトランジスタ２１の出力電流とを加算すると、逆方向のスイッチングによる電流の加算であるので、ＮＭＯＳトランジスタ２２の出力電流の立ち上がり部分に生じたオーバーシュートが低減される。
【００８０】
また、ＮＭＯＳトランジスタ２２の出力電流のアンダーシュート発生タイミングにおいて、ＮＭＯＳトランジスタ２４のゲート電極に、図８（５）に示すような正極性の細いパルス（補正パルスｃ）を印加する。これによって、ＮＭＯＳトランジスタ２４の出力電流は、図８（６）に示すように、ＮＭＯＳトランジスタ２２の出力電流の立ち下がり部分に生じたアンダーシュートに対応した波形の電流が得られる。つまり、ＮＭＯＳトランジスタ２２の出力電流とＮＭＯＳトランジスタ２４の出力電流とを加算すると、ＮＭＯＳトランジスタ２２の出力電流の立ち下がり部分に生じたアンダーシュートが低減される。
【００８１】
すなわち、ＩＣ出力端子１１に出力される合成出力パルス電流は、図８（７）に示すように、オーバーシュートとアンダーシュートが大幅に改善された波形として得られる。
【００８２】
ＭＯＳトランジスタで定電流源を構成する場合、トランジスタサイズが大きくなるので、寄生容量が増える。実施の形態１（図１）では、ＰＭＯＳトランジスタ２がＯＮ動作を行うときに引き抜く電流とＯＦＦ動作を行うときに寄生容量を充電する電流とが多く必要になる。したがって、実施の形態１（図１）では、スルーレートの向上が困難である。また、実施の形態１（図１）の構成では、素子数が増えるという難点がある。
【００８３】
この実施の形態５では、実施の形態１（図１）に示したＰＭＯＳトランジスタ３による定電流源を省略し、ＰＭＯＳトランジスタ２に対応するＰＭＯＳトランジスタ２１のＯＮ／ＯＦＦ動作によってオーバーシュートを改善する電流を生成するようにしたので、素子数の低減と高スルーレート化が図れる。
【００８４】
実施の形態６．
図９は、この発明の実施の形態６であるパルス電流発生回路の構成を示す回路図である。なお、図９では、実施の形態５（図７）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態６に関わる部分を中心に説明する。
【００８５】
図９に示すように、実施の形態６によるパルス電流発生回路は、実施の形態５（図７）で示した構成と同様になっている。異なる点は、ＰＭＯＳトランジスタ２１のゲート電極に印加する負極性の補正パルスが補正パルスｂに代えた補正パルスｄであり、ＮＭＯＳトランジスタ２４のゲート電極に印加する正極性の補正パルスが補正パルスｃに代えた補正パルスｅとなっている点である。
【００８６】
補正パルスｅは、パルス幅の小さい第１パルスｅ１とパルス幅の広い第２パルスｅ２とで構成されている。第１パルスｅ１は、出力パルス電流に現れるアンダーシュートの発生タイミングで印加され、第２パルスｅ２は、アンダーシュートの発生タイミングで印加されるようになっている。
【００８７】
次に、図９と図１０を参照して実施の形態６によるパルス電流発生回路の動作について説明する。なお、図１０は、図９に示すパルス電流発生回路の動作を説明するための波形図である。
【００８８】
ＮＭＯＳトランジスタ２２は、ゲート電極にバイアス電圧源２５から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。
【００８９】
ＮＭＯＳトランジスタ２３のゲート電極には、図１０（１）に示すような正極性の入力パルスａが印加される。これによって、ＮＭＯＳトランジスタ２２が形成している定電流源がＯＮ／ＯＦＦされ、パルス電流が生成される。このパルス電流（ＮＭＯＳトランジスタ２２の出力電流）の波形は、図１０（３）に示すように、立ち上がり部分にオーバーシュートが発生しており、立ち下がり部分にアンダーシュートが発生している。
【００９０】
そこで、ＮＭＯＳトランジスタ２４のゲート電極に、図１０（８）に示すような波形の補正パルスｅを印加し、ＰＭＯＳトランジスタ２１のゲート電極に、図１０（９）に示すような波形の補正パルスｄを印加する。まず、入力パルスａの立ち上がり部分では、次のような動作が行われる。
【００９１】
補正パルスｅの第１パルスｅ１は、入力パルスａの立ち上がりに同期して立ち上がり、入力パルスａが立ち上がった後直ぐに立ち下がる比較的パルス幅の小さい波形である。この第１パルスｅ１によるＮＭＯＳトランジスタ２４の出力電流は、図１０（７）の７ａに示すようになる。
【００９２】
一方、補正パルスｄの第１パルスｄ１は、第１パルスｅ１の立ち上がり後に立ち下がり、入力パルスａが立ち上がった後のある期間経過後に立ち上がる比較的パルス幅の大きい波形である。この第１パルスｄ１によるＰＭＯＳトランジスタ２１の出力電流は、図１０（６）の６ａに示すようになる。
【００９３】
ここで、第１パルスｅ１は第１パルスｄ１よりも先に印加されるので、第１パルスｅ１による出力電流７ａが図１０（５）に示すスピードアップ電流５ａとして図１０（３）に示す入力パルスａによって発生する電流に加算される。このスピードアップ電流５ａの発生タイミングは、オーバーシュートの発生タイミングよりも先である。したがって、図１０（２）に示すように、出力パルス電流の立ち上がりは急峻となり、オーバーシュート量が増大する波形となる。
【００９４】
その後、このオーバーシュート量が増大した出力パルス電流（図１０（２））に第１パルスｄ１による出力電流６ａが図１０（４）に示すオーバーシュートの改善電流４ａとして加算される。第１パルスｄ１のパルス幅は、オーバーシュートを低減するのに必要な電流量が得られる程度に大きくなっている。
【００９５】
第１パルスｅ１と第１パルスｄ１に重複部分があり、ＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２１とが同時にＯＮ動作をする期間があるので、この立ち上がりのスピードアップとオーバーシュートの低減が連続した一連動作として実行される。
【００９６】
また、入力パルスａの立ち下がり部分では、次のような動作が行われる。補正パルスｄの第２パルスｄ２は、入力パルスａの立ち下がりに同期して立ち下がり、入力パルスａが立ち下がった後直ぐに立ち上がる比較的パルス幅の小さい波形である。この第２パルスｄ２によるＰＭＯＳトランジスタ２１の出力電流は、図１０（６）の６ｂに示すようになる。
【００９７】
一方、補正パルスｅの第２パルスｅ２は、第２パルスｄ２の立ち下がり後に立ち上がり、入力パルスａが立ち下がった後のある期間経過後に立ち下がる比較的パルス幅の大きい波形である。この第２パルスｅ２によるＮＭＯＳトランジスタ２４の出力電流は、図１０（７）の７ｂに示すようになる。
【００９８】
ここで、第２パルスｄ２は第２パルスｅ２よりも先に印加されるので、第２パルスｄ２による出力電流６ｂが図１０（５）に示すスピードアップ電流５ｂとして図１０（３）に示す入力パルスａによって発生する電流に加算される。このスピードアップ電流５ｂの発生タイミングは、アンダーシュートの発生タイミングよりも先である。したがって、図１０（２）に示すように、出力パルス電流の立ち下がりは急峻となり、アンダーシュート量が増大する波形となる。
【００９９】
その後、このアンダーシュート量が増大した出力パルス電流（図１０（２））に第２パルスｅ２による出力電流７ｂが図１０（４）に示すアンダーシュートの改善電流４ｂとして加算される。第２パルスｅ２のパルス幅は、アンダーシュートを低減するのに必要な電流量が得られる程度に大きくなっている。
【０１００】
第２パルスｅ２と第２パルスｄ２に重複部分があり、ＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２１とが同時にＯＮ動作をする期間があるので、この立ち下がりのスピードアップとアンダーシュートの低減が連続した一連動作として実行される。
【０１０１】
このように、実施の形態６によるパルス電流発生回路では、オーバーシュート・アンダーシュートの改善に加えて、合成出力パルス電流波形のスルーレートアップが図られている。
【０１０２】
実施の形態７．
図１１は、この発明の実施の形態７であるパルス電流発生回路の構成を示す回路図である。図１１において、電源１のラインには、電流源３１と、カレントミラー回路を構成するＰＭＯＳトランジスタ３２，３３のソース電極がそれぞれ接続されている。また、接地（ＧＮＤ）にソース電極がそれぞれ接続されているＮＭＯＳトランジスタ３４，３５，３８は、カレントミラー回路を構成している。
【０１０３】
電流源３１の出力端は、ダイオード接続のＮＭＯＳトランジスタ３４のドレイン電極とＮＭＯＳトランジスタ３８のゲート電極に接続されている。また、ＮＭＯＳトランジスタ３５のドレイン電極は、ダイオード接続のＰＭＯＳトランジスタ３２のドレイン電極に接続されている。
【０１０４】
ＰＭＯＳトランジスタ３３のドレイン電極は、ＰＭＯＳトランジスタ３６のソース電極に接続され、ＰＭＯＳトランジスタ３６のドレイン電極は、ＮＭＯＳトランジスタ３７のドレイン電極に接続されるとともに、ＮＭＯＳトランジスタ４０のゲート電極に接続されている。ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３７のゲート電極は、共通に接続され、入力端子となっている。すなわち、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３７とは、ＣＭＯＳインバータを構成している。
【０１０５】
ＮＭＯＳトランジスタ３７のソース電極は、ＮＭＯＳトランジスタ３８のドレイン電極に接続されている。また、ＮＭＯＳトランジスタ４０のソース電極は接地（ＧＮＤ）に接続され、ドレイン電極はＮＭＯＳトランジスタ３９のソース電極に接続されている。ＮＭＯＳトランジスタ３９のドレイン電極はＩＣ出力端子１１に接続され、ゲート電極には、バイアス電圧源４８から正極性のバイアス電圧が印加されている。ＩＣ出力端子１１と外部の電源１２との間には、レーザダイオード１３が接続される。図１９に示した外付けのスナバ回路１０７は設けられていない。
【０１０６】
次に、図１１と図１２を参照して実施の形態７によるパルス電流発生回路の動作について説明する。なお、図１２は、図１１に示すパルス電流発生回路の動作を説明するための波形図である。
【０１０７】
電流源３１の出力電流は、カレントミラー回路（ＮＭＯＳトランジスタ３４，３５，３８）とカレントミラー回路（ＰＭＯＳトランジスタ３２，３３）を介してインバータ（ＰＭＯＳトランジスタ３６，ＮＭＯＳトランジスタ３７）に供給される。
【０１０８】
ＣＭＯＳインバータ（ＰＭＯＳトランジスタ３６，ＮＭＯＳトランジスタ３７）の入力端子には、高レベルから低レベルに立ち下がり、所定期間低レベルを維持し、その後高レベルに立ち上がる入力パルスｆが印加される。ＣＭＯＳインバータ（ＰＭＯＳトランジスタ３６，ＮＭＯＳトランジスタ３７）の出力は、ＮＭＯＳトランジスタ４０のゲート電極に印加される。これによって、ＮＭＯＳトランジスタ４０はＯＮ／ＯＦＦ動作を行う。
【０１０９】
ＮＭＯＳトランジスタ３９は、ゲート電極にバイアス電圧源４８から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、設定された一定電流を流す定電流源を構成している。ＮＭＯＳトランジスタ４０がＯＮ／ＯＦＦ動作を行うことにより、パルス電流が生成される。
【０１１０】
ＣＭＯＳインバータ（ＰＭＯＳトランジスタ３６，ＮＭＯＳトランジスタ３７）では、入力端子が高レベルであるときは、ＰＭＯＳトランジスタ３６はＯＦＦ動作を行い、ＮＭＯＳトランジスタ３７がＯＮ動作を行うが、ＮＭＯＳトランジスタ３８がＯＮ動作状態にあるので、ＮＭＯＳトランジスタ４０はＯＦＦ動作状態を維持する。
【０１１１】
入力端子が低レベルであるときは、ＮＭＯＳトランジスタ３７はＯＦＦ動作を行い、ＰＭＯＳトランジスタ３６がＯＮ動作を行うので、ＮＭＯＳトランジスタ４０はＯＮ動作状態になる。
【０１１２】
ここで、オーバーシュート・アンダーシュートの原因の一つは、入力パルスのスルーレートが高すぎることにある。すなわち、入力パルスのスルーレートが高すぎるときは、出力パルス電流の高周波成分とインダクタンスとによるインピーダンスが高くなり、出力パルス電流による逆起電力が発生し、オーバーシュート・アンダーシュートが発生する。
【０１１３】
そこで、この実施の形態７では、電流源３１、カレントミラー回路（ＰＭＯＳトランジスタ３２，３３）、カレントミラー回路（ＮＭＯＳトランジスタ３４，３５，３８）の電流量の増減操作ができるようにしている。これによって、ＮＭＯＳトランジスタ４０のスイッチングスピードをオーバーシュート・アンダーシュートが発生しない程度にＮＭＯＳトランジスタ４０の入力波形の立ち上がり・立ち下がりの急峻さを減少させる調整が可能となっている。
【０１１４】
具体的には、ＮＭＯＳトランジスタ４０の入力波形が、図１２（１）（ａ）に示すように、立ち上がりの緩い波形となるように電流源３１などの電流量を調節したときは、ＮＭＯＳトランジスタ３９の出力電流の波形には、図１２（３）に示すように、オーバーシュート・アンダーシュートが現れない。
【０１１５】
一方、ＮＭＯＳトランジスタ４０の入力波形が、図１２（１）（ｂ）に示すように、立ち上がりの鋭い波形となるように電流源３１などの電流量を調節したときは、ＮＭＯＳトランジスタ３９の出力電流の波形には、図１２（２）に示すように、オーバーシュート・アンダーシュートが現れる。
【０１１６】
このように、実施の形態７によるパルス電流発生回路では、電流源３１、カレントミラー回路（ＰＭＯＳトランジスタ３２，３３）、カレントミラー回路（ＮＭＯＳトランジスタ３４，３５，３８）の電流量を調節することにより、オーバーシュート・アンダーシュートが大幅に改善された出力パルス電流が得られる。また、出力部にＰＭＯＳトランジスタを用いないので、スルーレートを悪化させることはない。
【０１１７】
実施の形態８．
図１３は、この発明の実施の形態８であるパルス電流発生回路の構成を示す回路図である。図１３に示すように、実施の形態８によるパルス電流発生回路は、ＮＭＯＳトランジスタ４１，４２，４３，４４とバイアス電圧源４５とを備えている。そして、ＩＣ出力端子１１と外部の電源１２との間には、レーザダイオード１３が接続される。図１９に示した外付けのスナバ回路１０７は設けられていない。
【０１１８】
ＮＭＯＳトランジスタ４１，４２は、それぞれ、ドレイン電極がＩＣ出力端子１１に接続され、ゲート電極に共通のバイアス電圧源４５から正極性のバイアス電圧が印加されている。すなわち、ＮＭＯＳトランジスタ４１，４２は、それぞれ、定電流源を構成している。
【０１１９】
ＮＭＯＳトランジスタ４３のドレイン電極は、ＮＭＯＳトランジスタ４１のソース電極に接続され、ソース電極は接地（ＧＮＤ）されている。ＮＭＯＳトランジスタ４３のゲート電極には、入力パルスａが印加されるようになっている。
【０１２０】
ＮＭＯＳトランジスタ４４のドレイン電極は、ＮＭＯＳトランジスタ４２のソース電極に接続され、ソース電極は接地（ＧＮＤ）されている。ＮＭＯＳトランジスタ４４のゲート電極には、補正パルスｈが印加される。
【０１２１】
補正パルスｈは、パルスの前端において立ち上がり以後に改めて立ち下がりその後立ち上がることで谷部分ｈ１が形成されている。また、パルスの後端において立ち下がった後に改めて立ち上がりその後立ち下がることで山部分ｈ２が形成されている。谷部分ｈ１は、オーバーシュートの発生領域において形成され、山部分ｈ２は、アンダーシュートの発生領域において形成されるようになっている。
【０１２２】
次に、図１３と図１４を参照して実施の形態８によるパルス電流発生回路の動作について説明する。なお、図１４は、図１３に示すパルス電流発生回路の動作を説明するための波形図である。
【０１２３】
ＮＭＯＳトランジスタ４１，４２は、それぞれ、ゲート電極に共通のバイアス電圧源４５から正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、定電流源を構成している。ＮＭＯＳトランジスタ４３，４４のＯＮ／ＯＦＦ動作によってＮＭＯＳトランジスタ４１，４２からパルス電流がそれぞれ出力される。ＩＣ出力端子１１には、ＮＭＯＳトランジスタ４１，４２の出力パルス電流が合成されて出力される。
【０１２４】
ＮＭＯＳトランジスタ４３のゲート電極には、図１４（１）に示すような正極性の入力パルスａが印加される。これによって、ＮＭＯＳトランジスタ４１が形成している定電流源がＯＮ／ＯＦＦされ、パルス電流が生成される。このパルス電流（ＮＭＯＳトランジスタ４１の出力電流）の波形は、図１４（２）に示すように、立ち上がり部分にオーバーシュートが発生しており、立ち下がり部分にアンダーシュートが発生している。
【０１２５】
そこで、ＮＭＯＳトランジスタ４１のゲート電極に、図１４（３）に示すような波形の補正パルスｈを印加する。補正パルスｈは、入力パルスａの立ち上がりに同期して立ち上がる。そして、その直後のオーバーシュートの発生タイミングで立ち下がり、オーバーシュートの終了タイミングに同期して再び立ち上がることで、パルスの前端において、谷部分ｈ１がオーバーシュートの発生領域において形成される。
【０１２６】
その結果、図１４（２），（４）に示すように、補正パルスｈの前端部分に対応したＮＭＯＳトランジスタ４２の出力電流は、ＮＭＯＳトランジスタ４１の出力電流に現れているオーバーシュートの部分では、逆相の関係になるので、ＮＭＯＳトランジスタ４１，４２の出力電流を合成したパルス電流では、オーバーシュートが低減されることになる。
【０１２７】
また、図１４（３）において、補正パルスｈの後端では、入力パルスａの立ち下がりに同期して一旦立ち下がり、その直後のアンダーシュートの発生タイミングで立ち上がり、アンダーシュートの終了タイミングに同期して再び立ち下がることで、山部分ｈ２が形成される。
【０１２８】
その結果、図１４（２），（４）に示すように、補正パルスｈの後端部分に対応したＮＭＯＳトランジスタ４２の出力電流は、ＮＭＯＳトランジスタ４１の出力電流に現れているアンダーシュートの部分では、逆相の関係になるので、ＮＭＯＳトランジスタ４１，４２の出力電流を合成したパルス電流では、アンダーシュートが低減されることになる。
【０１２９】
したがって、実施の形態８によるパルス電流発生回路では、定電流源を構成するＮＭＯＳトランジスタ４１，４２のトランジスタサイズを調節して目的のＤＣ電流値が得られるようにすれば、オーバーシュートとアンダーシュートの補正が過不足なく行えるようになる。また、出力部にＰＭＯＳトランジスタを用いないので、スルーレートを悪化させることはない。
【０１３０】
実施の形態９．
図１５は、この発明の実施の形態９であるパルス電流発生回路の構成を示す回路図である。なお、図１５では、実施の形態８（図１３）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態９に関わる部分を中心に説明する。
【０１３１】
図１５に示すように、実施の形態９によるパルス電流発生回路は、実施の形態８（図１３）で示した構成において、ＮＭＯＳトランジスタ４１，４２のバイアス電圧源を分離し、ＮＭＯＳトランジスタ４１には実施の形態８（図１３）で示した固定値のバイアス電圧源４５が設けられ、ＮＭＯＳトランジスタ４２には可変バイアス電圧源４７が設けられている。
【０１３２】
次に、図１５と図１６を参照して実施の形態９によるパルス電流発生回路の動作について説明する。なお、図１６は、図１５に示すパルス電流発生回路の動作を説明するための波形図である。
【０１３３】
ＮＭＯＳトランジスタ４１は、ゲート電極にバイアス電圧源４５から正極性の一定値バイアス電圧が印加され、ＯＮ動作状態にあり、一定値の定電流源を構成している。一方、ＮＭＯＳトランジスタ４１は、ゲート電極に可変バイアス電圧源４７から可変設定される正極性のバイアス電圧が印加され、ＯＮ動作状態にあり、可変可能な定電流源を構成している。ＮＭＯＳトランジスタ４３，４４のＯＮ／ＯＦＦ動作によってＮＭＯＳトランジスタ４１，４２からパルス電流が出力される。ＩＣ出力端子１１には、ＮＭＯＳトランジスタ４１，４２の出力パルス電流が合成されて出力される。
【０１３４】
動作は、実施の形態８（図１４）と同様である。図１６において、（１）は、ＮＭＯＳトランジスタ４３の入力波形（入力パルスａ）である。（２）は、ＮＭＯＳトランジスタ４１の出力電流波形である。（３）は、ＮＭＯＳトランジスタ４４の入力波形（補正パルスｈ）である。（４）は、ＮＭＯＳトランジスタ４２の出力電流波形である。（５）は、ＮＭＯＳトランジスタ４１の出力電流とＮＭＯＳトランジスタ４２の出力電流とを合成した出力パルス電流波形である。
【０１３５】
この実施の形態９では、可変バイアス電圧源４７のバイアス電圧値を調節して定電流源を構成するＮＭＯＳトランジスタ４２の補正電流量、つまり図１６（４）に示す波形の振幅レベルを適切に設定操作することで、オーバーシュートとアンダーシュートの補正が過不足なく行えるようになる。
【０１３６】
このように、実施の形態９によるパルス電流発生回路では、補正電流値を調節可能にしたので、使用中でもオーバーシュートとアンダーシュートの補正が任意に行える。
【０１３７】
実施の形態１０．
図１７は、この発明の実施の形態１０であるパルス電流発生回路の構成を示す回路図である。なお、図１７では、実施の形態８（図１３）で示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、実施の形態１０に関わる部分を中心に説明する。
【０１３８】
図１７に示すように、実施の形態１０によるパルス電流発生回路は、実施の形態８（図１３）で示した構成において、ＮＭＯＳトランジスタ４２を省略し、ＮＭＯＳトランジスタ４４のドレイン電極がＮＭＯＳトランジスタ４１のドレイン電極と共にＩＣ出力端子１１に接続されている。
【０１３９】
すなわち、補正電流は、ＮＭＯＳトランジスタ４４のＯＮ抵抗のみで発生させるようになっている。必要な補正電流量は、補正パルスｈによってスイッチング動作を行うＮＭＯＳトランジスタ４４のトランジスタサイズを調節することで定められる。
【０１４０】
次に、図１７と図１８を参照して実施の形態１０によるパルス電流発生回路の動作について説明する。なお、図１８は、図１７に示すパルス電流発生回路の動作を説明するための波形図である。
【０１４１】
動作は、実施の形態８（図１４）と同様である。図１８において、（１）は、ＮＭＯＳトランジスタ４３の入力波形（入力パルスａ）である。（２）は、ＮＭＯＳトランジスタ４１の出力電流波形である。（３）は、ＮＭＯＳトランジスタ４４の入力波形（補正パルスｈ）である。（４）は、ＮＭＯＳトランジスタ４４の出力電流波形である。（５）は、ＮＭＯＳトランジスタ４１の出力電流とＮＭＯＳトランジスタ４４の出力電流とを合成した出力パルス電流波形である。
【０１４２】
この実施の形態１０によるパルス電流発生回路では、補正パルスによってスイッチング動作を行うＮＭＯＳトランジスタのトランジスタサイズを調節して目的の補正電流値が得られるようにすれば、オーバーシュートとアンダーシュートの補正が過不足なく行えるようになる。また、出力部にＰＭＯＳトランジスタを用いないので、スルーレートを悪化させることはない。加えて、素子数の削減が図れる。
【０１４３】
なお、各実施の形態では、ＭＯＳトランジスタで構成されるパルス電流発生回路を示し、バイポーラトランジスタによる構成は省略したが、実施の形態１〜６，８〜１０は、いずれもバイポーラトランジスタによっても同様に構成できることは言うまでもない。
【０１４４】
【発明の効果】
以上説明したように、この発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、一方の信号電極が前記出力端子に接続される第１Ｐ型トランジスタに負極性のバイアス電圧によって第２定電流源として動作させておき、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられる第２Ｐ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、一方の信号電極が前記出力端子に接続される第３Ｎ型トランジスタに正極性のバイアス電圧によって第３定電流源として動作させておき、前記第３Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第４Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルスを印加して第３定電流源の電流をスイッチングさせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、アンダーシュートが改善された出力パルス電流が前記出力端子から出力される。このように、外付け部品を要さずにオーバーシュートとアンダーシュートの改善が行えるので、高スルーレート化が図れるようになる。
【０１４５】
つぎの発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、一方の信号電極が前記出力端子に接続される第１Ｐ型トランジスタに負極性のバイアス電圧によって第２定電流源として動作させておき、前記第１Ｐ型トランジスタの他方の信号電極と電源との間に設けられる第２Ｐ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルス印加して前記第１定電流源の電流をスイッチングさせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。このように、外付け部品を要さずにオーバーシュートとアンダーシュートの改善が行えるので、高スルーレート化が図れるようになる。
【０１４６】
つぎの発明によれば、上記の発明において、前記第１Ｐ型トランジスタおよび前記第３Ｎ型トランジスタは、それぞれ可変のバイアス電圧源から可変のバイアス電圧を受けて、可変の定電流源を構成する。その結果、補正パルスの電流値を調節できるので、オーバーシュートとアンダーシュートの改善が過不足なく行えるようになる。
【０１４７】
つぎの発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源として動作する。この第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタが、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし前記出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、電源と前記出力端子との間に設けられるＰ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで負極性の第１補正パルスを印加して前記第２定電流源の電流をスイッチングさせ第１補正パルス電流を生成させる。その結果、この第１補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。また、前記出力端子と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるアンダーシュートの発生タイミングで正極性の第２補正パルス印加してスイッチング動作を行わせ第２補正パルス電流を生成させる。その結果、この第２補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートが改善された出力パルス電流が前記出力端子から出力される。このように、外付け部品を要さずにオーバーシュートとアンダーシュートの改善が行えるので、高スルーレート化が図れるようになる。
【０１４８】
つぎの発明によれば、上記の発明において、前記第１補正パルスは、前記出力パルス電流に現れるオーバーシュートの発生タイミングではパルス幅が広くアンダーシュートの発生タイミングではパルス幅が小さい２つの負極性パルスを有する。また、前記第２補正パルスは、前記出力パルス電流に現れるアンダーシュートの発生タイミングではパルス幅が小さくアンダーシュートの発生タイミングではパルス幅が広い２つの正極性パルスを有する。これによって、オーバーシュートとアンダーシュートをそれぞれ増大させてから改善を行う操作が行われる。その結果、一層の高スルーレート化が図れるようになる。
【０１５０】
つぎの発明によれば、一方の信号電極が出力パルス電流の出力端子にそれぞれ接続される第１Ｎ型トランジスタおよび第２Ｎ型トランジスタは、正極性のバイアス電圧によって第１定電流源および第２定電流源としてそれぞれ動作する。そして、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第３Ｎ型トランジスタは、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、前記第２Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第４Ｎ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、前記出力パルス電流に現れるアンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行わせ補正パルス電流を生成させる。この補正パルス電流は前記出力パルス電流と共に前記出力端子に出力される。その結果、この補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートとアンダーシュートとが改善された出力パルス電流が前記出力端子から出力される。このように、外付け部品を要さずにオーバーシュートとアンダーシュートの改善が行えるので、高スルーレート化が図れるようになる。
【０１５１】
つぎの発明によれば、上記の発明において、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性の一定のバイアス電圧によって第１定電流源として動作する。また、一方の信号電極が前記出力端子に接続される第２Ｎ型トランジスタは、正極性の可変のバイアス電圧によって第２定電流源として動作する。その結果、補正パルス電流の値を適切に調節できるので、過不足なくオーバーシュートとアンダーシュートの改善が行えるようになる。
【０１５２】
つぎの発明によれば、一方の信号電極が出力パルス電流の出力端子に接続される第１Ｎ型トランジスタは、正極性の一定のバイアス電圧によって第１定電流源として動作する。そして、前記第１Ｎ型トランジスタの他方の信号電極と接地との間に設けられる第２Ｎ型トランジスタは、正極性の入力パルスによって前記第１定電流源の電流をスイッチングし出力パルス電流を生成する。この出力パルス電流には、オーバーシュートとアンダーシュートが現れている。そこで、前記出力端子と接地との間に設けられる第３Ｎ型トランジスタに、前記出力パルス電流に現れるオーバーシュートの発生タイミングで谷部を有し、アンダーシュートの発生タイミングで山部を有する正極性の補正パルスによってスイッチング動作を行わせ補正パルス電流を生成させる。この補正パルス電流は前記出力パルス電流と共に前記出力端子に出力される。その結果、補正パルス電流と前記出力パルス電流とが加算され、オーバーシュートとアンダーシュートとが改善された出力パルス電流が前記出力端子から出力される。このように、外付け部品を要さずにオーバーシュートとアンダーシュートの改善が行えるので、高スルーレート化が図れるようになる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１であるパルス電流発生回路の構成を示す回路図である。
【図２】  図１に示すパルス電流発生回路の動作を説明するための波形図である。
【図３】  この発明の実施の形態２であるパルス電流発生回路の構成を示す回路図である。
【図４】  この発明の実施の形態３であるパルス電流発生回路の構成を示す回路図である。
【図５】  この発明の実施の形態４であるパルス電流発生回路の構成を示す回路図である。
【図６】  図５に示すパルス電流発生回路の動作を説明するための波形図である。
【図７】  この発明の実施の形態５であるパルス電流発生回路の構成を示す回路図である。
【図８】  図７に示すパルス電流発生回路の動作を説明するための波形図である。
【図９】  この発明の実施の形態６であるパルス電流発生回路の構成を示す回路図である。
【図１０】  図９に示すパルス電流発生回路の動作を説明するための波形図である。
【図１１】  この発明の実施の形態７であるパルス電流発生回路の構成を示す回路図である。
【図１２】  図１１に示すパルス電流発生回路の動作を説明するための波形図である。
【図１３】  この発明の実施の形態８であるパルス電流発生回路の構成を示す回路図である。
【図１４】  図１３に示すパルス電流発生回路の動作を説明するための波形図である。
【図１５】  この発明の実施の形態９であるパルス電流発生回路の構成を示す回路図である。
【図１６】  図１５に示すパルス電流発生回路の動作を説明するための波形図である。
【図１７】  この発明の実施の形態１０であるパルス電流発生回路の構成を示す回路図である。
【図１８】  図１７に示すパルス電流発生回路の動作を説明するための波形図である。
【図１９】  従来の集積回路で構成されるパルス電流発生回路の構成例を示す回路図である。
【符号の説明】
１  電源、２，３，２１，３２，３３，３６  ＰＭＯＳトランジスタ、４，５，６，７，２２，２３，２４，３４，３５，３７，３８，３９，４０，４１，４２，４３，４４  ＮＭＯＳトランジスタ、８，９，１０，２５，４５，４８  バイアス電圧源、１１  ＩＣ出力端子、１３  レーザダイオード、１５，１６，４７  可変バイアス電圧源、３１  電流源、ａ，ｆ  入力パルス、ｂ，ｃ，ｄ，ｅ，ｈ  補正パルス。
【図１】
0004008748.tif 000002
【図２】
0004008748.tif 000003
【図３】
0004008748.tif 000004
【図４】
0004008748.tif 000005
【図５】
0004008748.tif 000006
【図６】
0004008748.tif 000007
【図７】
0004008748.tif 000008
【図８】
0004008748.tif 000009
【図９】
0004008748.tif 000010
【図１０】
0004008748.tif 000011
【図１１】
0004008748.tif 000012
【図１２】
0004008748.tif 000013
【図１３】
0004008748.tif 000014
【図１４】
0004008748.tif 000015
【図１５】
0004008748.tif 000016
【図１６】
0004008748.tif 000017
【図１７】
0004008748.tif 000018
【図１８】
0004008748.tif 000019
【図１９】
0004008748.tif 000020