(57)【特許請求の範囲】
【請求項１】
相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生部と、
前記相異なる２つのディジット信号の各々に対して前記ＤＡ変換部から出力される相異なる２つのアナログ出力信号を平均してアナログ平均信号を得る平均化部と、
前記アナログ平均信号を期待値と比較する比較部とを備えることを特徴とするＤＡ変換部の試験装置。
【請求項２】
前記相異なる２つのディジット信号は、
前記ＤＡ変換部に備えられている出力ドライバ群の各出力ドライバを順次オンオフ動作させるように、その組み合わせが適宜選択されることを特徴とする請求項１に記載のＤＡ変換部の試験装置。
【請求項３】
相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生工程と、
前記相異なる２つのディジット信号の各々に対して前記ＤＡ変換部から出力される相異なる２つのアナログ出力信号を平均してアナログ平均信号を得る平均化工程と、
前記アナログ平均信号を期待値と比較する比較工程とを含むことを特徴とするＤＡ変換部の試験方法。
【請求項４】
ＤＡ変換部と、
ＰＬＬ部とを備え、
前記ＤＡ変換部の試験の際、前記ＰＬＬ部に使用されるローパスフィルタを、前記ＤＡ変換部のアナログ出力信号を平均化するために使用することを特徴とする半導体集積回路装置。
【請求項５】
接続切り換えスイッチを備え、
前記ローパスフィルタの接続切り換えを行うことを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＡ変換部の試験装置、試験方法、及びこの試験を好適に行うことができる半導体集積回路装置に関するものであり、特に、ＤＡ変換部の入出力応答速度に比して、低い動作周波数の測定装置を使用して測定することが可能なＤＡ変換部の試験装置、試験方法、及び半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
ＤＡ変換部は、一般的に半導体集積回路装置（以下、ＬＳＩ）により構成されており、近年、動作周波数の高速化が進展してきている。これは、例えば、ディジタルスチールカメラやディジタルＶＴＲ等の映像を処理する応用分野、あるいはディジタルオーディオやディジタルＶＴＲ等の音声を処理する応用分野等の発展に伴うものである。ディジタル処理された動画データあるいは音声データ等をスムーズに出力するために高速なＤＡ変換部が必要とされている。また、これらの用途に利用されるＤＡ変換部は、ディジタル信号処理された入力ディジタル信号をＤＡ変換することから、所謂システムＬＳＩとの間で密接な関係を有しており、システムＬＳＩの一機能として内蔵されていることも多い。
【０００３】
上記のＤＡ変換部ＬＳＩ、あるいはＤＡ変換部を内蔵したシステムＬＳＩの試験は、所謂ＬＳＩテスタという専用の試験装置を使用して行われる。特に、システムＬＳＩには、ＤＡ変換機能の他に多種多様なディジタル信号処理機能を含んでおり、システムＬＳＩ用のＬＳＩテスタには、ＡＤコンバータ部によりアナログ出力信号をディジタル信号に変換して入力ディジタル信号との比較を行う試験機能の他、ディジタル信号処理機能の試験を行う機能が要求される。このうちＤＡ変換機能の試験には、ＤＡ変換部ＬＳＩ用のＬＳＩテスタと同様に、入力ディジタル信号の信号パターンを高速に切り替えてデータ発生すると共に、入力ディジタル信号の発生周波数に応じて、アナログ出力信号を検出しディジタル信号に再変換する高速・高精度なＡＤコンバータ部が必要となる。
【０００４】
従って、ＤＡ変換部が内蔵されているシステムＬＳＩ用のＬＳＩテスタは、多種多様なディジタル信号処理機能を試験するために、高速で且つ高精度な動作タイミングの入力ディジタル信号を生成することができるデータ発生部を備えるディジタルＬＳＩテスタ機能と同時に、高速で且つ高精度なＡＤコンバータ部を含むアナログ検出部を備えるアナログＬＳＩテスタ機能を合わせ有するＬＳＩテスタである。
【０００５】
また、高速で且つ高精度なＡＤコンバータ部を含むアナログ検出部を、高速で且つ高精度な入力ディジタル信号のデータ発生部とは別途に備える構成とする場合もある。この場合は、多種多様なディジタル信号処理機能の試験に必要なディジタル信号の信号パターンを発生するデータ発生部に特化したディジタルＬＳＩテスタと、ＤＡ変換機能の試験に必要な高速・高精度なＡＤコンバータ部を有するアナログ検出部に特化したアナログＬＳＩテスタとを、別装置として備える構成となる。
【０００６】
また、ＤＡ変換部ＬＳＩを試験するＬＳＩテスタは、上記のシステムＬＳＩ用のＬＳＩテスタのうち、ＤＡ変換機能の試験に必要な高速・高精度なＡＤコンバータ部を有するアナログ検出部に特化したアナログＬＳＩテスタである。
【０００７】
図６に、従来技術の試験構成１０００を示す。ＤＡ変換部１０１の試験に使用するＬＳＩテスタ２０１は、データ発生部２１２と判定部２１６とを備えたディジタルＬＳＩテスタ機能部２０１Ｄと、高速・高精度のＡＤコンバータ部２１１を備えたアナログＬＳＩテスタ機能部２０１Ａとで構成されている。データ発生部２１２から出力される入力ディジタル信号ＩＮは、試験対象であるＤＡ変換部１０１に入力され、ＤＡ変換されたアナログ出力信号ＯＵＴは、ＡＤコンバータ部２１１に入力される。入力されるアナログ出力信号ＯＵＴは高速に切り替わるので、ディジタルＬＳＩテスタ機能部２０１Ｄに備えられているＡＤコンバータ部２１４では追従できない。そこで、ＬＳＩテスタ２０１では、専用のＡＤコンバータ部２１１を備えるアナログＬＳＩテスタ機能部２０１Ａを備える必要がある。
【０００８】
ＬＳＩテスタ２０１は、ディジタルＬＳＩテスタ機能部２０１ＤとアナログＬＳＩテスタ機能部２０１Ａとを統合した構成である。即ち、ディジタルＬＳＩテスタ機能部２０１Ｄからの入力ディジタル信号ＩＮの出力に対してＤＡ変換されたアナログ出力信号ＯＵＴは、アナログＬＳＩテスタ機能部２０１Ａに入力された後、ディジタルＬＳＩテスタ機能部２０１Ｄに備えられている判定部２１６において期待値と比較される。これに対して、アナログＬＳＩテスタ機能部２０１Ａを、データ発生部２１２と判定部２１６とを取り込んだ構成とすれば、アナログＬＳＩテスタ機能部２０１ＡのみでＤＡ変換部１０１の入出力応答特性を試験することもできる。この場合、ディジタルＬＳＩテスタ機能部２０１Ｄは、システムＬＳＩにおけるディジタル信号処理の諸機能を試験することとなる。
【０００９】
【発明が解決しようとする課題】
ディジタルＬＳＩテスタ機能とアナログＬＳＩテスタ機能との双方の機能を有するＬＳＩテスタ２０１は、高速で且つ高精度な動作タイミングの入力ディジタル信号ＩＮをデータ発生する従来のディジタルＬＳＩテスタ機能部２０１Ｄに加えて、高速で且つ高精度なＡＤコンバータ部２１１を含むアナログＬＳＩテスタ機能部２０１Ａを一試験システムに統合する必要がある。しかしながら、先進のシステムＬＳＩにおいては、ディジタル信号処理機能、及びＤＡ変換機能は共に先進的な機能となる。そのため、試験に際しては、ディジタルＬＳＩテスタ機能、及びアナログＬＳＩテスタ機能の各々の単独試験機能について先進の試験能力が要求されることとなる。更に、両機能を一試験システムに統合するに際しては、ディジタル信号がアナログ信号へのノイズ源になる等の相互干渉による性能劣化を克服する必要もある。従って、十分な性能を有するディジタル及びアナログテスタ機能を統合したＬＳＩテスタは、一般的に高価となってしまい、試験コストの増大を招く虞があり問題である。
【００１０】
また、上記の問題点を解消するために、ディジタルＬＳＩテスタ機能とアナログＬＳＩテスタ機能とを別装置として設ける構成を示したが、この場合には、ディジタル信号処理機能とＤＡ変換機能とを２回に分けて試験しなければならず試験時間を増大を招き、その結果、試験コストの増大を招く虞があり問題である。
【００１１】
また、アナログＬＳＩテスタについても、ＤＡ変換機能の高速化に伴い、高速・高精度なＡＤコンバータ部が必要とされる場合があり、このようなＡＤコンバータ部を実現するため、アナログＬＳＩテスタ自身も高価となってしまい、試験コストの増大を招く虞があり問題である。
【００１２】
本発明は前記従来技術の問題点を解消するためになされたものであり、ディジタルＬＳＩテスタを基本とする試験構成で、ディジタル信号処理機能の試験を行うと共に、高速なＤＡ変換機能については、高速なアナログ動作を必要とせず試験することを可能としたＤＡ変換部の試験装置、試験方法、及び半導体集積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るＤＡ変換部の試験装置は、相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生部と、相異なる２つのディジット信号の各々に対してＤＡ変換部から出力される相異なる２つのアナログ出力信号を平均してアナログ平均信号を得る平均化部と、アナログ平均信号を期待値と比較する比較部とを備えることを特徴とする。
【００１４】
また、請求項３に係るＤＡ変換部の試験方法は、相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生工程と、相異なる２つのディジット信号の各々に対してＤＡ変換部から出力される相異なる２つのアナログ出力信号を平均してアナログ平均信号を得る平均化工程と、アナログ平均信号を期待値と比較する比較工程とを含むことを特徴とする。
【００１５】
請求項１のＤＡ変換部の試験装置、あるいは請求項３のＤＡ変換部の試験方法では、相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力する。相異なる２つのディジット信号の各々に対してＤＡ変換部から出力される相異なる２つのアナログ出力信号を平均して、期待値と比較する。
【００１６】
これにより、ＤＡ変換部のアナログ出力信号を高速で且つ高精度に検出することなく、高速なディジット信号の切り替わりに対するＤＡ変換部の入出力応答特性を試験することができる。
【００１７】
システムＬＳＩの一機能として内蔵されているＤＡ変換部の試験を行う際、ディジタルＬＳＩテスタが有する簡易なアナログ試験機能をそのまま利用することができ、高速・高精度なアナログＬＳＩテスタ機能を統合したテストシステムを備える必要がない。また、アナログＬＳＩテスタを別途備える必要もない。ディジタル機能とアナログ機能を高度に統合した高価なＬＳＩテスタが不要であると共に、ディジタル機能とアナログ機能とを別のＬＳＩテスタで試験する必要もないので試験時間を短縮することができ、試験コストの低減を図ることができる。
【００１８】
また、ＤＡ変換装置としてのＬＳＩを試験するに際しても、高速・高精度なアナログ出力信号の検出機能を備える必要がないため、同様に試験コストの低減を図ることができる。
【００１９】
また、請求項２に係るＤＡ変換部の試験装置は、請求項１に記載のＤＡ変換部の試験装置において、相異なる２つのディジット信号は、ＤＡ変換部に備えられている出力ドライバ群の各出力ドライバを順次オンオフ動作させるように、その組み合わせが適宜選択されることを特徴とする。
【００２０】
請求項２のＤＡ変換部の試験装置では、ＤＡ変換部の各出力ドライバを適宜に選択して、順次オンオフ動作するように交互に切り替える２つのディジット信号を適宜に選択する。
【００２１】
これにより、交互に繰り返し切り替える２つのディジット信号のペアを、各出力ドライバが順次オンオフ動作するように選択するので、ドライバ毎に、ディジット信号の切り換え周期で正常にオンオフ動作を行っているか否かの確認ができる。
【００２２】
また、平均化部は、ローパスフィルタを備えることが好ましい。これにより、相異なる２つのディジット信号が交互に繰り返し入力されるＤＡ変換部からのアナログ出力信号を簡易に平均化することができる。従って、既存のＬＳＩテスタにローパスフィルタを付加してやれば、簡単に試験装置を構成することができる。更に、期待値は、期待ディジット信号であり、比較部は、アナログ平均信号をＡＤ変換するＡＤ変換部を備える構成としてもよい。これにより、アナログ平均信号をＡＤ変換するため、ＡＤ変換部に高速動作は必要なく、既存のＬＳＩテスタに予め備えられているＡＤ変換部、あるいは一般的な動作速度のＡＤ変換部を付加してやれば、簡単に試験装置を構成することができる。また、ディジット信号で比較することができ、簡易且つ確実にアナログ平均信号と期待値との比較をすることができる。
【００２３】
また、請求項４に係る半導体集積回路装置は、ＤＡ変換部と、ＰＬＬ部とを備え、ＤＡ変換部の試験の際、ＰＬＬ部に使用されるローパスフィルタを、ＤＡ変換部のアナログ出力信号を平均化するために使用することを特徴とする。
また、請求項５に係る半導体集積回路装置は、請求項４に記載の半導体集積回路装置において、接続切り換えスイッチを備え、ローパスフィルタの接続切り換えを行うことを特徴とする。
【００２４】
請求項４の半導体集積回路装置では、ＰＬＬ部に使用されるローパスフィルタを、ＤＡ変換部の入出力応答特性の試験時に、ＤＡ変換部のアナログ出力信号の平均化用に使用する。
請求項５の半導体集積回路装置では、接続切り換えスイッチにより、ローパスフィルタの接続先を切り替える。
【００２５】
これにより、通常の使用状態でＰＬＬ部の発振用に使用されるローパスフィルタを、ＤＡ変換部の入出力応答特性の試験時にＤＡ変換部のアナログ出力信号に接続することができ、ローパスフィルタを共用することができる。ＬＳＩテスタにローパスフィルタが不要となり、ＬＳＩテスタ構成用部品の削減と、それに伴うコスト低減を図ることができる。
【００２６】
【発明の実施の形態】
以下、本発明のＤＡ変換部の試験装置、試験方法、及び半導体集積回路装置について具体化した第１及び第２実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。
図１は、第１実施形態の試験構成を示す回路ブロック図である。図２は、ＤＡ変換部の正常な入出力応答特性を示す信号波形図である。図３は、ＤＡ変換部の出力ドライバに障害がある場合の入出力応答特性を示す信号波形図である（“６４”ドライバのオン遅延障害の場合）。図４は、ドライバ動作遅延に起因するアナログ出力信号の変動を説明する説明図である。図５は、第２実施形態の試験構成を示す回路ブロック図である。
【００２７】
図１に示す第１実施形態の試験構成１０においては、ＬＳＩテスタ２は、従来技術のＬＳＩテスタ２０１におけるアナログＬＳＩテスタ機能部２０１Ａに代えて、ローパスフィルタ４Ａを備えている。更に、試験対象であるＤＡ変換部１０１においてＤＡ変換されたアナログ出力信号ＯＵＴは、従来技術のＬＳＩテスタ２０１におけるＡＤコンバータ部２１１に代えて、ローパスフィルタ４Ａを介してディジタルＬＳＩテスタ機能部２０１Ｄに備えられているＡＤコンバータ部２１４に入力されている。ここで、ＡＤコンバータ部２１４は、ディジタルＬＳＩテスタ機能部２０１Ｄに予め備えられているＡＤコンバータ部であり、特に高速動作用として備えられているものではない。
【００２８】
ＤＡ変換部１０１は、入力信号としての入力ディジタル信号ＩＮを受ける入力データラッチ部１１１を備え、入力データラッチ部１１１に受け入れられた入力ディジタル信号ＩＮは、デコード部１１２を介して各ドライバ１１３乃至１１９を駆動制御することにより、アナログ出力信号ＯＵＴを出力する。
【００２９】
ドライバ１１３乃至１１９は、２進重み付けを有して構成されている。即ち、“１”ディジタル値を出力する“１”ドライバ１１３、“２”ディジタル値を出力する“２”ドライバ１１４、“４”ディジタル値を出力する“４”ドライバ、“８”ディジタル値を出力する“８”ドライバ１１６、“１６”ディジタル値を出力する“１６”ドライバ１１７、そして“３２” ディジタル値を出力する“３２”ドライバ１１８を、各々、１ドライバづつ備えて下位の入力ディジタル信号に対するドライバ群を構成している。更に、上位の入力ディジタル信号に対しては、“６４” ディジタル値を出力する“６４”ドライバ１１９を所定数備えることにより、“６４” ディジタル値毎にアナログ出力信号ＯＵＴを制御しており、入力ディジタル信号ＩＮのビット幅を決定している。例えば、“６４”ドライバ１１９を１５セット備えていれば、ビット幅として１０２３ビットをＤＡ変換することができる。
【００３０】
ＤＡ変換部１０１では、各ドライバ１１３乃至１１９の出力端子がワイヤード接続されてアナログ出力信号ＯＵＴを出力するように構成される場合を例示しており、例えば、２進重み付けされた電流がワイヤード接続により加算されて出力される場合等が考えられる。
【００３１】
図２には、第１実施形態においてＤＡ変換部１０１のドライバが正常に動作している場合の入出力応答特性の信号波形を示す。図２は、“６３” ディジタル信号と“６４” ディジタル信号とが、入力ディジタル信号ＩＮとしてクロック信号ＣＬＫに同期して交互に切り替えられて、ＤＡ変換部１０１に入力される場合の動作波形である。ＤＡ変換部１０１からのアナログ出力信号ＯＵＴは、クロック信号ＣＬＫに同期して、“６３” ディジタル信号の入力時には“６３” ディジタル値を出力し、“６４” ディジタル信号の入力時には“６４” ディジタル値を出力する。
【００３２】
出力されたアナログ出力信号ＯＵＴは、ＬＳＩテスタ２に入力されて、ローパスフィルタ４Ａにより高周波数成分が遮断される。通過周波数帯域をクロック信号ＣＬＫの周波数帯域以下に設定しておけば、ローパスフィルタ４Ａからのアナログ平均信号ＶＯＬＰには、アナログ出力信号ＯＵＴが徐々に平準化されて所定値となって出力される。アナログ出力信号ＯＵＴには、クロック信号ＣＬＫの周期毎に交互に切り替えられたディジタル値（“６３” ディジタル値、及び“６４” ディジタル値）が出力されるので、アナログ平均信号ＶＯＬＰは、“６３” ディジタル値と“６４” ディジタル値との平均値（６３．５ディジタル値）が出力されることとなる。ＤＡ変換部１０１に比して２倍の分解能を有するＡＤコンバータ部２１４を備えれば、“６３”／“６４” ディジタル信号の入力に対して、期待値として６３．５ディジタル値をＡＤ変換した値を検出できる。
【００３３】
“６３” ディジタル信号では、第１の“６４”ドライバ１１９がオフ動作して、“１”乃至“３２”ドライバ１１３乃至１１８がオン動作し、“６４” ディジタル信号では、“１”乃至“３２”ドライバ１１３乃至１１８がオフ動作して、第１の “６４”ドライバ１１９がオン動作する。クロック信号ＣＬＫの周期毎に、“１”乃至“３２”ドライバ１１３乃至１１８、及び第１の “６４”ドライバ１１９が全て正常に動作することにより、アナログ出力信号ＯＵＴに正しいディジタル値（“６３” ディジタル値、及び“６４” ディジタル値）が交互に出力され、その平均値としてアナログ平均信号ＶＯＬＰに６３．５ディジタル値が出力される。従って、この試験結果より、“１”乃至“３２”ドライバ１１３乃至１１８、及び第１の “６４”ドライバ１１９のクロック信号ＣＬＫによる高速な切り換え動作が正常に行われていることが確認できる。
【００３４】
次に、図３において、ドライバが正常動作をしていない場合を例示する。図３では、第１の“６４”ドライバ１１９のオン動作に動作遅延が発生し、クロック信号ＣＬＫの周波数では正常に起動しない場合を例示している。尚、切り替わり動作に関与するこれ以外のドライバである“１”乃至“３２”ドライバ１１３乃至１１８、及び第１の “６４”ドライバ１１９のオフへの切り替わり動作は正常に行われているものとする。入力ディジタル信号ＩＮとして“６３” ディジタル信号が入力されると、“１”乃至“３２”ドライバ１１３乃至１１８はオン動作に、第１の “６４”ドライバ１１９はオフ動作に切り替わり、アナログ出力信号ＯＵＴには、“６３” ディジタル値が出力される。入力ディジタル信号ＩＮが、“６３” ディジタル信号から“６４” ディジタル信号に切り替わると、“１”乃至“３２”ドライバ１１３乃至１１８は迅速にオフ動作するものの、第１の “６４”ドライバ１１９にオン動作遅延があるため、オン動作は開始されず、アナログ出力信号ＯＵＴは、“０” ディジタル値を出力することとなる。言い換えれば、全てのドライバがアナログ出力信号ＯＵＴを駆動しない状態となる。
【００３５】
アナログ出力信号ＯＵＴは、“６３” ディジタル値と“０” ディジタル値とを交互に出力することとなり、ローパスフィルタ４Ａで平均化されたアナログ平均信号ＶＯＬＰは、その平均値である３１．５ディジタル値を出力する。これは、期待値である６３．５ディジタル値とは異なるため判定部２１６により不一致が検出され、ＤＡ変換部１０１のドライバ動作の切り換わり障害が検出される。
【００３６】
尚、入力ディジタル信号ＩＮと合せ、このときのアナログ平均信号ＶＯＬＰの出力値により、障害のあるドライバの同定をすることができ、更には、障害の内容も把握することができる。入力ディジタル信号ＩＮにより切り換え動作を行うドライバは特定できる。更に、オン／オフ動作遅延の障害がある場合には、クロック信号ＣＬＫによる切り換え動作において、障害のあるドライバの出力が、オフ／オン固定となり、障害モードに応じてアナログ出力信号ＯＵＴの出力値が定まるためである。
【００３７】
障害ドライバ、及び障害モードの同定が可能となる理由を図４に更に詳細に示す。図４では上述したように、オン／オフ動作遅延の障害はドライバ出力のオフ／オン固定を示すものと仮定する（図４（Ａ）障害モード参照）。これは、高速なクロック信号ＣＬＫによる動作周期に比して、オン／オフ動作の遅延時間が長い場合には妥当な仮定であるといえる。図４（Ｂ）には、以上の仮定に基づき“ｍ”ドライバと“ｎ”ドライバとを交互にオンオフ動作させる場合における、障害モードの有無・種別の違いによるローパスフィルタからのアナログ平均信号ＶＯＬＰの出力値を示している。
【００３８】
図４（Ａ）において、オン遅延におけるオフ固定とは、ドライバ出力がオフ固定していることを示し、アナログ出力信号ＯＵＴとして“０” ディジタル値を出力する。逆に、オフ遅延におけるオン固定とは、ドライバ出力がオン固定していることを示し、アナログ出力信号ＯＵＴとして“ｍ”／“ｎ”ドライバにおいて、各々“ｍ”／“ｎ” ディジタル値を出力する。更に、ドライバに障害がなく正常動作している場合には、デューティ５０％で各々のディジタル値（“ｍ”／“ｎ” ディジタル値）を出力する。以上の条件に基づき、ローパスフィルタからのアナログ平均信号ＶＯＬＰの出力値を計算すると図４（Ｂ）が得られる。
【００３９】
図４（Ｂ）では、 “ｍ”／“ｎ” の入力ディジタル信号を交互に切り替える場合、各々のドライバが正常動作しているならば、アナログ平均信号ＶＯＬＰとして“（ｍ＋ｎ）／２” ディジタル値を出力するところ、少なくとも何れか一方のドライバに障害が発生した場合に、正常値とは異なる出力値が出力されることを示している。アナログ平均信号ＶＯＬＰの出力値は、“ｍ”／“ｎ”ドライバの各々のアナログ出力信号の平均値となる。そのため、両ドライバがオン遅延障害でありドライバが共にオフ固定であれば、アナログ平均信号は、“０” ディジタル値を出力する。両ドライバがオフ遅延障害でありドライバが共にオン固定であれば、“ｍ＋ｎ” ディジタル値を出力する。また、“ｍ”ドライバがオン遅延障害で“ｎ”ドライバがオフ遅延障害ならば、“ｎ”ドライバがオンし続け、“ｎ” ディジタル値を出力し、双方の障害が逆転すれば、“ｍ” ディジタル値を出力する。何れか一方のドライバが正常で他方にオン／オフ遅延障害がある場合には、正常なドライバ（“ｍ”あるいは“ｎ”）からの “ｍ／２”あるいは“ｎ／２” ディジタル値に加えて、オン／オフ遅延障害のドライバ（“ｎ”あるいは“ｍ”）からの“０”／“ｎ”あるいは“ｍ” ディジタル値が加算されて出力される。即ち、正常な“ｍ”ドライバとオン／オフ遅延障害の“ｎ”ドライバとの組合せでは、出力値として、“ｍ／２”／“ｍ／２＋ｎ” ディジタル値が出力される。また、オン／オフ遅延障害の“ｍ”ドライバと正常な“ｎ”ドライバとの組合せでは、“ｎ／２”／“ｍ＋ｎ／２” ディジタル値が出力される。
【００４０】
第１実施形態の試験構成１０によれば、ＤＡ変換部１０１のアナログ出力信号ＯＵＴを高速で且つ高精度に検出することなく、高速な入力ディジタル信号ＩＮの切り替わりに対するＤＡ変換部１０１の入出力応答特性を試験することができる。
【００４１】
ＤＡ変換部１０１が、システムＬＳＩの一機能として内蔵されている場合、ディジタルＬＳＩテスタ２０１Ｄが有する簡易なアナログ試験機能であるＡＤコンバータ部２１４をそのまま利用することができ、ＬＳＩテスタ２として、高速・高精度なアナログＬＳＩテスタ機能を統合する必要がない。また、アナログＬＳＩテスタを別途備える必要もない。ディジタル機能とアナログ機能を高度に統合した高価なＬＳＩテスタが不要であると共に、ディジタル機能とアナログ機能とを別テスタで試験する必要もないので試験時間を短縮することもできる。そのため、試験コストの低減を図ることができる。
【００４２】
また、ＤＡ変換部１０１が、ＤＡ変換装置としてＬＳＩを構成する場合、アナログ出力信号の検出機能として備えられるローパスフィルタ４Ａ、及びＡＤコンバータ部２１４に、高速・高精度性を備える必要がないため、同様に試験コストの低減を図ることができる。
【００４３】
更に、交互に繰り返し切り替える２つの入力ディジタル信号ＩＮのペアを、ＤＡ変換部１０１における各出力ドライバ１１３乃至１１９が順次オンオフ動作するように選択するので、ドライバ１１３乃至１１９毎に、入力ディジタル信号ＩＮの切り換え周期（クロック信号ＣＬＫ）で正常にオンオフ動作を行っているか否かの確認ができる。
【００４４】
また、平均化部にはローパスフィルタ４Ａを備えており、相異なる２つの入力ディジタル信号ＩＮが交互に繰り返し入力されるＤＡ変換部１０１からのアナログ出力信号ＯＵＴを簡易に平均化することができる。従って、既存のディジタルＬＳＩテスタ機能部２０１Ｄにローパスフィルタ４Ａを付加してやれば、簡単にＬＳＩテスタ２を構成することができる。更に、比較部としての判定部２１６で判断される期待値は、期待ディジタル値であり、アナログ平均信号ＶＯＬＰをＡＤ変換するＡＤ変換部を備える構成としてもよい。アナログ平均信号ＶＯＬＰをＡＤ変換するため、ＡＤ変換部であるＡＤコンバータ部２１４に高速動作は必要なく、既存のディジタルＬＳＩテスタ機能部２０１Ｄに予め備えられているＡＤコンバータ部２１４、あるいは一般的な動作速度のＡＤコンバータ部２１４を付加してやれば、簡単にＬＳＩテスタ２を構成することができる。また、アナログ平均信号ＶＯＬＰをディジタル値で比較することができ、簡易且つ確実に平均値と期待値との比較をすることができる。
【００４５】
図５に示す第２実施形態の試験構成２０では、ＤＡ変換部１０１が一機能として内蔵されているシステムＬＳＩ（１）には、ＰＬＬ部３が備えられており、第１実施形態のＬＳＩテスタ２に備えられていたローパスフィルタ４Ａに代えて、ＰＬＬ部３に使用されるローパスフィルタ４Ｂを、ＤＡ変換部１０１からのアナログ出力信号ＯＵＴの平均化用にも共用している。そして、システムＬＳＩ（１）には、ローパスフィルタ４Ｂの接続を切り替えるために接続切り換えスイッチ５が備えられている。また、ローパスフィルタ４Ｂは、元来、ＰＬＬ部３に使用されるものであるので、ＬＳＩテスタに備えておく必要はなく、従って、ＬＳＩテスタとしては、ディジタルＬＳＩテスタ機能部２０１Ｄをそのまま使用することができる。
【００４６】
接続切り換えスイッチ５は、図示しない制御部により、通常はＰＬＬ部３に接続されているローパスフィルタ４Ｂを、ＤＡ変換部１０１の入出力応答特性の試験時において、ＤＡ変換部からのアナログ出力信号ＯＵＴに接続する。
【００４７】
その他の構成、作用に付いては、第１実施形態の試験構成１０と同様であるので、ここでの説明は省略する。
【００４８】
第２実施形態の試験構成２０によれば、第１実施形態の試験構成１０における効果と同様の効果を奏することに加え、通常の使用状態でＰＬＬ部３の発振用に使用されるローパスフィルタ４Ｂを、ＤＡ変換部１０１の入出力応答特性の試験時に、ＤＡ変換部１０１のアナログ出力信号ＯＵＴに接続することができ、ローパスフィルタ４Ｂを共用することができる。ＬＳＩテスタ２０１Ｄにローパスフィルタが不要となり、ＬＳＩテスタ２０１Ｄの構成用部品の削減と、それに伴うコスト低減を図ることができる。
【００４９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ＤＡ変換部１０１として、アナログ出力信号ＯＵＴが、２進重み付けされた各ドライバ１１３乃至１１９からの出力電流がワイヤード接続により加算されて出力される場合について説明したが、本発明はこれに限定されるものではなく、ラダー抵抗による抵抗分圧、容量素子の蓄積電荷に基づく出力電圧等を利用したＤＡ変換部等、一般的なＤＡ変換部について適用できることは言うまでもない。
また、アナログ出力信号ＯＵＴを平均化したアナログ平均信号ＶＯＬＰを、ＡＤコンバータ部２１４でＡＤ変換した後に判定部２１６にて期待値と判定する場合を示したが、これに限定されることはなく、アナログ平均信号ＶＯＬＰをアナログ値の状態で比較することもできる。
【００５０】
（付記１）  相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生部と、
前記相異なる２つのディジット信号に応じて前記ＤＡ変換部から出力される各アナログ出力信号を平均してアナログ平均信号を得る平均化部と、
前記アナログ平均信号を期待値と比較する比較部とを備えることを特徴とするＤＡ変換部の試験装置。
（付記２）  前記相異なる２つのディジット信号は、
前記ＤＡ変換部に備えられている出力ドライバ群の各出力ドライバを順次オンオフ動作させるように、その組み合わせが適宜選択されることを特徴とする付記１に記載のＤＡ変換部の試験装置。
（付記３）  前記平均化部は、
ローパスフィルタを備えることを特徴とする付記１に記載のＤＡ変換部の試験装置。
（付記４）  前記期待値は、期待ディジット信号であり、
前記比較部は、
前記アナログ平均信号をＡＤ変換するＡＤ変換部を備えることを特徴とする付記１に記載のＤＡ変換部の試験装置。
（付記５）  相異なる２つのディジット信号を交互に繰り返し切り替えてＤＡ変換部に出力するディジット信号発生工程と、
前記相異なる２つのディジット信号に応じて前記ＤＡ変換部から出力される各アナログ出力信号を平均してアナログ平均信号を得る平均化工程と、
前記アナログ平均信号を期待値と比較する比較工程とを含むことを特徴とするＤＡ変換部の試験方法。
（付記６）  前記相異なる２つのディジット信号は、
前記ＤＡ変換部に備えられている出力ドライバ群の各出力ドライバを順次オンオフ動作させるように、その組み合わせが適宜選択されることを特徴とする付記５に記載のＤＡ変換部の試験方法。
（付記７）  ＤＡ変換部と、
ＰＬＬ部とを備え、
前記ＰＬＬ部に使用されるローパスフィルタを、前記ＤＡ変換部のアナログ出力信号を平均化するために共用することを特徴とする半導体集積回路装置。
（付記８）  接続切り換えスイッチを備え、
前記ローパスフィルタの接続切り換えを行うことを特徴とする付記７に記載の半導体集積回路装置。
【００５１】
【発明の効果】
本発明によれば、ディジタルＬＳＩテスタを基本とする試験構成で、ディジタル信号処理機能の試験を行うと共に、高速なＤＡ変換機能については、高速なアナログ動作を必要とせず試験することを可能としたＤＡ変換部の試験装置、試験方法、及び半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の試験構成を示す回路ブロック図である。
【図２】  ＤＡ変換部の正常な入出力応答特性を示す信号波形図である。
【図３】  ＤＡ変換部の出力ドライバに障害がある場合の入出力応答特性を示す信号波形図である（“６４”ドライバのオン遅延障害の場合）。
【図４】  ドライバ動作遅延に起因するアナログ出力信号の変動を説明する説明図である。
【図５】  第２実施形態の試験構成を示す回路ブロック図である。
【図６】  従来技術の試験構成を示す回路ブロック図である。
【符号の説明】
１                      システムＬＳＩ
１０、２０、１０００    試験構成
１０１                  ＤＡ変換部
１１１                  入力データラッチ部
１１２                  デコード部
１１３乃至１１９        ドライバ
２、２０１              ＬＳＩテスタ
２０１Ａ                アナログＬＳＩテスタ機能部
２０１Ｄ                ディジタルＬＳＩテスタ機能部
２１１、２１４          ＡＤコンバータ部
２１２                  データ発生部
２１６                  判定部
４Ａ、４Ｂ              ローパスフィルタ
ＩＮ                    入力ディジタル信号
ＯＵＴ                  アナログ出力信号
ＶＯＬＰ                アナログ平均信号
【図１】
0003948923.tif 000002
【図２】
0003948923.tif 000003
【図３】
0003948923.tif 000004
【図４】
0003948923.tif 000005
【図５】
0003948923.tif 000006
【図６】
0003948923.tif 000007