(57)【特許請求の範囲】
【請求項１】
複数のワード線、複数のデータ線、コントロールゲート及びフローティングゲートをそれぞれ有し複数のビットのデータをしきい値として格納する複数のメモリセル、上記複数のメモリセルの各々は対応する１本のワード線及び１本のデータ線に結合され、上記複数のワード線に結合され、選択されたワード線に結合されたメモリセルに格納された複数ビットのデータを読み出すための読み出し動作において、上記選択されたワード線に読み出し電圧を複数回供給するワードドライバ回路、上記読み出し動作において、一番低いしきい値に対応するデータから一番高いしきい値に対応するデータまで低い方から順番にデータを読み出すために、読出し対象のメモリセルが接続される複数のデータ線全てにプリチャージを行い、上記選択されたワード線は、最初に第１読み出し電圧が供給されて当該第１読出し電圧よりも低いしきい値電圧のメモリセルに格納された情報の読出しを完了し、上記第１読み出し電圧よりも高い読み出し電圧が順番に供給される際には情報の読出しが完了したメモリセルに接続されるデータ線へのプリチャージは行わない制御を行う不揮発性半導体記憶装置の読み出し方法。
【請求項２】
上記複数のデータ線に対応して複数のセンスラッチ回路及びプリチャージ回路が結合され、上記複数のデータ線は複数のセンスラッチ回路の入出力ノードに結合されるようにしたことを特徴とする請求項１に記載の不揮発性半導体記憶装置の読出し方法。
【請求項３】
上記複数のデータ線に結合されたプリチャージ回路は、上記読み出し動作中、情報の読出しが完了したメモリセルを除く他のメモリセルに結合されたデータ線をプリチャージするようにしたことを特徴とする請求項２に記載の不揮発性半導体記憶装置の読出し方法。
【請求項４】
上記複数のメモリセルは２ビットデータを格納し、上記複数のセンスラッチ回路の他方の入出力ノードに結合される他の複数のデータ線には第２プリチャージ回路が結合され、上記複数のデータ線は第１データラッチ回路が結合され、上記他の複数のデータ線は第２データラッチ回路が結合されるようにしたことを特徴とする請求項２または３に記載の不揮発性半導体記憶装置の読出し方法。
【請求項５】
上記読み出し動作において、一番低いしきい値に対応するデータを読み出す時上記ワードドライバ回路は上記第１読み出し電圧を選択されたワード線に供給し、２番目に低いしきい値に対応するデータを読み出す時上記ワードドライバ回路は上記第１読み出し電圧より高い第２読み出し電圧を選択されたワード線に供給し、３番目に低いしきい値に対応するデータを読み出す時上記ワードドライバ回路は上記第２読み出し電圧より高い第３読み出し電圧を選択されたワード線に供給し、一番低いしきい値に対応するデータを読み出す時上記プリチャージ回路は上記複数のデータ線にプリチャージ電位を供給し、２番目に低いしきい値に対応するデータを読み出す時上記プリチャージ回路は上記第１読み出し電圧よりも高いデータが格納されたセンスラッチに結合されたデータ線をプリチャージし、３番目に低いしきい値に対応するデータを読み出す時上記プリチャージ回路は上記第２読み出し電圧よりも高いデータが格納されたセンスラッチ回路に結合されたデータ線をプリチャージするようにしたことを特徴とする請求項２、３または４に記載の不揮発性半導体記憶装置の読出し方法。
【請求項６】
上記第１読み出し電圧が選択されたワード線に供給されたことによって読み出された第１読み出しデータは上記センスラッチ回路に格納された後、上記選択されたワード線に上記第２読み出し電圧が供給される前もしくは供給中に上記第２データラッチ回路に転送及び格納され、上記第２読み出し電圧が選択されたワード線に供給されたことによって読み出された第２読み出しデータは上記センスラッチ回路に格納された後、上記選択されたワード線に上記第３読み出し電圧が供給される前もしくは供給中に上記第１データラッチ回路に転送及び格納され、上記第３読み出し電圧が選択されたワード線に供給されたことによって読み出された第３読み出しデータは上記センスラッチ回路に格納され、上記第２読み出しデータと上記第３読み出しデータとで所定演算処理が実行され、上記所定演算処理の実行結果データは上記第２データラッチ回路に格納されるようにしたことを特徴とする請求項４に記載の不揮発性半導体記憶装置の読出し方法。
【請求項７】
上記ワード線に読み出し電圧を印加してメモリセルからの情報の読出しを行った後、次に高い読み出し電圧を印加するまでの間において、読出し対象のメモリセルが接続される複数のデータ線はディスチャージが行われる請求項１乃至５に記載の不揮発性半導体記憶装置の読出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置さらには不揮発性半導体記憶装置における多値情報の記憶読出し方式に適用して特に有効な技術に関し、例えば複数の記憶情報を電気的に一括消去可能な不揮発性記憶装置（以下、単にフラッシュメモリという）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。かかるフラッシュメモリにおいては、書き込み動作では、図１６に示すように不揮発性記憶素子のドレイン領域を例えば５Ｖ（ボルト）程度にし、コントローゲートＣＧが接続されたワード線を−１１Ｖ程度にすることにより、トンネル電流によりフローティングゲートＦＧから電荷を引き抜いて、しきい値電圧が低い状態（論理“０”）にする。消去動作では、図１７に示すように、ウェル領域，ドレイン領域，ソース領域を０Ｖ程度にし、コントローゲートＣＧを１６Ｖのような高電圧にしてトンネル電流を発生させてフローティングゲートＦＧに負電荷を注入してしきい値を高い状態（論理“１”）にする。読出し時にはコントロールゲートを高いしきい値と低いしきい値の中間の電圧に設定して電流が流れるか流れないかを検出して、例えば電流が流れるメモリセルの記憶データは“０”、電流が流れないメモリセルの記憶データは“１”と判定する。これにより１つのメモリセルに１ビットのデータを記憶させるようにしている。
【０００３】
ところで、記憶容量を増大させるために１メモリセル中に２ビット以上のデータを記憶させる、いわゆる「多値」メモリに関する技術が提案されている。この多値メモリに関する発明としては、特願平７ー１４０３１号などがある。
【０００４】
かかる多値メモリは、フローティングゲートに注入する電荷の量を制御することにより、しきい値を例えば１Ｖ，２Ｖ，３Ｖ‥‥のように段階的に変化させ、それぞれのしきい値に複数ビットの情報を対応させて記憶するというものである。図１８に１つのメモリセルを４つのしきい値状態に分けて記憶を行なう（本明細書ではこれを４値と称する）場合のしきい値の分布状態を示す。書込みによってメモリセルのしきい値を正確に所定の値に制御することは困難であり、同図に示すように、それぞれ目標とするしきい値電圧を中心とする正規分布をなす。データを読み出すときには、各しきい値の分布の谷の部分に相当する電圧を読出し電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３として設定しワード線を介してコントロールゲートに印加して行なう。このときドレインは１Ｖ、ソースは０Ｖのような電位に設定される。ドレイン電圧の設定には、ビット線プリチャージ方式が適用できる。
【０００５】
表１に、上記読出し電圧ＶＲＷ１，ＶＲＷ２，ＶＲＷ３（ＶＲＷ１＜ＶＲＷ２＜ＶＲＷ３）を用いて、しきい値分布Ａ，Ｂ，Ｃ，Ｄに属するメモリセルの読出しを行なった結果を示す。しきい値分布Ａに属するメモりセルはしきい値が最も高いためＶＲＷ１，ＶＲＷ２，ＶＲＷ３のいずれが印加されても電流が流れないので読出し結果は“１”となる。しきい値分布Ｂに属するメモリセルはＶＲＷ１，ＶＲＷ２が印加されても電流は流れず読出し結果は“１”となるが、ＶＲＷ３が印加されると電流が流れるため読出し結果は“０”となる。しきい値分布Ｃに属するメモリセルはＶＲＷ１が印加されても電流は流れず読出し結果は“１”となるが、ＶＲＷ２，ＶＲＷ３が印加されると電流が流れるため読出し結果は“０”となる。しきい値分布Ｄに属するメモリセルはＶＲＷ１，ＶＲＷ２，ＶＲＷ３のいずれが印加されても電流は流れるため読出し結果はすべての場合に“０”となる。なお、以上、４値メモリの場合について説明したが、原理的には８値や１６値も可能である。
【０００６】
【表１】
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【０００７】
【発明が解決しようとする課題】
上記４値メモリにおいては、１つのメモリセルに４つのしきい値のいずれかを設定できるため２ビットの情報を記憶させることができる。ところで、１つのメモリセルに１ビットの情報の記憶を行なう従来の２値メモリにおいては１ビットの情報を得るのに２つのしきい値の判定を行うため１回の読み出しが行われる。これに対し、上記４値メモリにおいては、２ビットの情報を得るのにワード線の電位を変えて３回の読み出しを行なう必要がある。そのため、単純に考えても読出し時間が２値メモリの３倍になってしまうとともに、読出し時の消費電流も３倍に増加してしまうという問題点がある。
【０００８】
しかも、フローティングゲートを有するＭＯＳＦＥＴをメモリセルとした不揮発性メモリでは、読出し動作が繰り返されると読出し時に発生する僅かなホットエレクトロンがフローティングゲートに注入されてしきい値が上昇する現象（以下、リードディスターブと称する）があるので、読出し回数が多いほどメモリセルのしきい値の変動が大きくなり最悪の場合には読出しレベルを越えてしまい記憶データ化けを起こすおそれがあるという不都合がある。
【０００９】
また、前述したように、読出し時にはメモリセルのソースに接地電位Ｖｓｓ（０Ｖ）を印加する必要があり、そのための電源ライン（グランドライン）ＧＬが図１９のようにチップの外部端子（グランドピン）ＧＮＤからメモリアレイＭ−ＡＲＹ内の各メモリセルＭＣまでは配設される。かかる電源ラインは一般にアルミ等のメタル配線層によって構成されるが、アルミ配線がビット線等の他の信号線に使用されている部位では抵抗値の高い拡散層を介してメモリセルＭＣに接地電位が印加されることもある。そのような場合、図１９に示すように、グランドピンＧＮＤに近いメモリセルと最も遠いメモリセルとでは、グランドラインの長さがかなり異なることになる。例えば、拡散層の配線は１μｍ当たり数百ｍΩ程度の抵抗値があり、メタル配線でも１００Ω程度の抵抗値があり、グランドピンから遠いメモリセル迄には数百〜数ｋΩの抵抗がつくこととなる。そのため、読出し時にメモリセルより電流が流れ出るとソース電位が浮き上がることとなるが、グランドピンに近いメモリセルと遠いメモリセルとではソース電位が大きく異なってしまう。仮に読出し電流が３ｍＡでグランド抵抗が１００Ω異なっているとすると、ソース電位には０．３Ｖの差が生じることとなる。
【００１０】
一方、メモリセルはＭＯＳＦＥＴの特性から知られているように、ドレイン電流がしきい値の近傍では対数的に変化するので、ソース電位が浮き上がってゲート・ソース間電圧が減少すると１桁ないしは２桁も電流が減少してしまう。ここで、図１８のＢ，Ｄの分布に属するメモリセルの特性が図２０にｂ，ｄで示すような特性を有していると仮定すると、各々のゲートに５Ｖの電圧を印加したときに、メモリセルＤは完全な飽和領域にあるため多少ソース電位が上がっても十分な電流量を確保できるのに対し、メモリセルＢは飽和が浅いので僅かなソース電位の浮き上がりで電流が大幅に減少して読出しが不能もしくは誤ったデータの読出しが行なわれるおそれがあることが分かる。
【００１１】
この発明の目的は、読出し時間が短くかつ消費電流の少ない多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１２】
この発明の他の目的は、必要な読出し回数を減らして記憶データ化けの生じにくい多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１３】
この発明のさらに他の目的は、読出し時のソース電位の浮き上がりを抑え、読出し不能あるいはデータ誤読出しを防止可能な多値記憶型不揮発性半導体記憶装置を提供することにある。
【００１４】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
すなわち、複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、ワード線読出しレベルを低い方から高い方へと変えながら順次読出しを行なって行くとともに、読み出されたデータを保持するラッチ手段を設けてその保持データに基づいて次の読み出し動作におけるビット線プリチャージを選択的に行なうようにしたものである。
【００１７】
表１を参照すれば明らかなように、ワード線読出しレベルを低い方から高い方へと順次行なって行くと、１度“０”が読み出されたメモリセルはその後レベルを高くして読出しを行なっても“０”が読み出されるので、読出しを行なわないのと同じ結果になる。つまり、ビット線のプリチャージを省略することができる。そして、プリチャージの省略によって消費電流を減らすことができるので、読出し時にメモリアレイからグランドラインに流れ出す電流を減らすことができ、これによってメモリセルのソース電位の浮き上がり量を小さくできる。そのため、読出し不能あるいはデータ誤読出しを防止することができる。しかも、プリチャージの省略によって読出し回数を少なくすることができるため、リードディスターブによるしきい値の変動すなわち記憶データ化けを抑制することができる。
【００１８】
さらに、上記読出し方式によれば、選択ワード線に接続されているメモリセルがしきい値の低いメモリセルのみであれば最後まで読出しを行なう前に全ての読出しデータが“０”になるので、オール“０”判定手段を設けることにより、途中で読出し動作を終了することができ、消費電流の低減に加えデータ読出し時間の短縮を図ることができるようになる。
【００１９】
さらに、メモリセルのしきい値と記憶データとの対応を、隣り合うしきい値同士では記憶データのコードが１ビットのみ異なる並びとなるように決定するのが望ましい。具体的には、４値メモリの場合には、図１８のしきい値分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ“１１”，“１０”，“００”，“０１”に対応させる。このようにすることによって、リードディスターブがあった場合に、これを訂正するエラー訂正回路の負担が少なく回路規模も小さくて済むという利点がある。例えば、図１８のしきい値分布Ｂにあるメモリセルのしきい値がディスターブによりしきい値分布Ｃに移った場合を考えると、上記対応の場合には本来の記憶データ“１０”が“００”と誤って読み出されることになるので、エラーは１ビットで済む。ところが、図１８のしきい値分布Ａ，Ｂ，Ｃ，Ｄを２ビットデータ“１１”，“１０”，“０１”，“００”のように対応させた場合には、メモリセルのしきい値がＢからＣに移ると、“１０”が“０１”と誤って読み出され２ビットエラーとなるので、これを訂正しようとするとエラー訂正回路の負担および回路規模が非常に大きくなってしまう。
【００２０】
【発明の実施の形態】
以下、本発明を１つのメモリセルに４値を記憶可能なフラッシュメモリに適用した場合についてその実施例を図面を用いて説明する。
【００２１】
先ず、図１を用いて本実施例のフラッシュメモリのデータ読出し順序を簡単に説明する。なお、本実施例では、メモリアレイが２つのマットで構成され、２つのマット間に各マット内のビット線ＢＬに接続され読出し信号の増幅およびラッチを行なうセンス＆ラッチ回路（以下センスラッチと称し、図にはＳＬと記す）が配置され、マットの外側すなわちビット線ＢＬを挟んで反対側にそれぞれ読出しデータを一時保持するためのラッチ回路が配置されている。以下、このラッチ回路をデータラッチと称し、図にはＤＬと記すとともに、２つのマットのうち上マット側と下マット側とでそれぞれＵ，Ｄを付して区別する。なお、ＷＬはワード線、ＭＣはメモリセルである。
【００２２】
この実施例では、読出しに先立って選択側のマット（ここでは上側マット内のメモリセルを選択する場合を考える）のすべてのビット線ＢＬを例えば１．０Ｖのような電位にプリチャージする。このプリチャージは、センスラッチＳＬに、選択マット側の入出力ノードが“１”レベルとなるようなデータを設定することにより行なう。センスラッチＳＬへのデータの設定は、非選択側のノードをＭＯＳＦＥＴを介してグランドに接地し、センスラッチの選択側の入出力ノードをハイレベルにさせることで行なう。非選択側ビット線は０．５Ｖのような電位にハーフプリチャージされ、選択側のビット線電位と非選択側ビット線電位との比較でデータが検出されるようになっている。
【００２３】
次に、選択マット側のいずれかのワード線を、最初に最も低い読出しレベルＶＲＷ１（＝１．５Ｖ）に立ち上げる。すると、当該ワード線に接続された１行分のメモリセルの読出しが行なわれる。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）としきい値が２番目に高いメモリセル（記憶データ“１０”）としきい値が３番目のメモリセル（記憶データ“００”）から対応するセンスラッチＳＬに読み出されたデータは“１”となり、しきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータのみ“０”となる（ステップＳ１）。
【００２４】
ステップ２では、上記センスラッチＳＬに読み出されて保持されているデータを非選択側のマットのビット線ＢＬを介してデータラッチＤＬＤへ転送する。このデータ転送についても後述するが、概念的には図２に示すように、ビット線ＢＬとセンスラッチＳＬとの間およびビット線ＢＬとデータラッチＤＬ（ＤＬＵおよびＤＬＤ）との間にそれぞれ設けられている転送用ＭＯＳＦＥＴ  Ｑt1とＱt2をオンさせることで行なう。なお、このときセンスラッチＳＬの非選択マット側の入出力ノードには上記保持データとは逆のデータが現れているので、データラッチＤＬに転送され、保持されるデータはセンスラッチＳＬの保持データを反転したデータとなる。このデータ転送が終了すると、各ビット線ＢＬ上に設けられているディスチャージ用ＭＯＳＦＥＴ（後述）をすべてオンさせることで、全部のビット線の電位を接地電位（０Ｖ）に落とす（以下、これをビット線のリセットと称する）。
【００２５】
ステップ３では、先ず上記センスラッチＳＬに保持されているデータを用いて上記選択側のマット内のビット線ＢＬのプリチャージを行なう。これによって、データ“０”を保持しているセンスラッチに接続されたビット線にはプリチャージが行われないこととなって、その分消費電力を減らすことができる。プリチャージ終了後に、ステップ１で選択レベルにしたワード線と同一のワード線を、例えば２．５Ｖのような２番目の読出しレベルＶＲＷ２に立ち上げ、当該ワード線に接続された１行分のメモリセルの読出しを行なう。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）としきい値が２番目に高いメモリセル（記憶データ“１０”）から対応するセンスラッチＳＬに読み出されたデータは“１”となり、しきい値が３番目のメモリセル（記憶データ“００”）としきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータは“０”となる。
【００２６】
ステップ４では、上記センスラッチＳＬに読み出されて保持されているデータを選択側のマットのビット線ＢＬを介してデータラッチＤＬＵへ転送する。このデータ転送についても、ビット線ＢＬとセンスラッチＳＬ、データラッチＤＬとの間にそれぞれ設けられている転送用ＭＯＳＦＥＴ  Ｑt1，Ｑt2をオンさせることで行なう。なお、このときセンスラッチＳＬの選択マット側の入出力ノードには上記保持データと同じデータが現れているので、データラッチＤＬＵに転送され、保持されるデータは、ステップ２とは異なりセンスラッチＳＬの保持データと同じデータとなる。このデータ転送が終了すると、各ビット線上に設けられているディスチャージ用ＭＯＳＦＥＴ（後述）をすべてオンさせることで、ビット線をリセットする。
【００２７】
ステップ５では、先ず上記センスラッチＳＬに保持されているデータを用いて上記選択側のマット内のビット線ＢＬのプリチャージを行なう。プリチャージ終了後に、ステップ１で選択レベルにしたワード線と同一のワード線を例えば３．５Ｖのような３番目の読出しレベルＶＲＷ３に立ち上げ、当該ワード線に接続された１行分のメモリセルの読出しを行なう。これによって、しきい値が最も高いメモリセル（記憶データが“１１”）から対応するセンスラッチＳＬに読み出されたデータのみ“１”となり、しきい値が２番目に高いメモリセル（記憶データ“１０”）としきい値が３番目のメモリセル（記憶データ“００”）としきい値が最も低いメモリセル（記憶データ“０１”）から対応するセンスラッチＳＬに読み出されたデータは“０”となる。
【００２８】
ステップ６では、上記センスラッチＳＬに読み出されて保持されている反転データと非選択側のデータラッチＤＬＤに保持されているデータ（選択されたメモリセルの反転データ）とのイクスクルーシブＯＲ論理演算を、ビット線ＢＬを利用したワイヤード論理演算にて行なう。すなわち、図２（Ｂ）に示されているように、この実施例では上記ビット線ＢＬとデータラッチＤＬＤとの間に設けられている転送用ＭＯＳＦＥＴ  Ｑt2を迂回するように直列形態のＭＯＳＦＥＴ  Ｑe1，Ｑe2がビット線ＢＬと接地点との間に設けられており、これらのＭＯＳＦＥＴのうちＱt2をオフ、またＱe1をオンさせた状態でセンスラッチＳＬ側の転送用ＭＯＳＦＥＴ  Ｑt2を一時的にオンさせて保持データをビット線に出力させる。そして、Ｑe2をデータラッチＤＬＤに保持されているデータに応じてオンまたはオフさせる。すると、このときデータラッチＤＬＤの保持データが“０”ならばＱe2がオフとなるため、ビット線はセンスラッチＳＬから出力されたデータをそのまま維持する。一方、データラッチＤＬＤの保持データが“１”ならばＱe2がオンされるため、ビット線ＢＬは接地電位に下げられる。
【００２９】
上記のようなＭＯＳＦＥＴ  Ｑt1，Ｑt2，Ｑe1，Ｑe2の動作制御により、同図の真理値表に示すような論理演算結果がビット線ＢＬ上に残ることとなる。なお、上記真理値表において、センスラッチＳＬの保持データが“０”でデータラッチＤＬＤの保持データが“１”の場合の論理演算結果が示されていないのは、１度読出しデータが“０”となったメモリセルはその後必ず読出しデータが“０”となる（読出しワード線レベルが低い方から行なっているため）ので、上記のごとく非選択側に於いて、センスラッチＳＬの保持データが“０”でデータラッチＤＬＤの保持データが“１”となる場合が生じ得ないためである。
【００３０】
ステップ７では、上記データラッチＤＬＤを一旦リセットしてから上記転送用ＭＯＳＦＥＴＱt2をオンさせることで、上記ビット線上の論理演算結果はデータラッチＤＬＤに転送され、保持される。そして、このデータラッチＤＬＤに保持されたデータは反転されて出力回路へ、また選択側のデータラッチＤＬＵの保持データはそのまま出力回路へ供給されて、所定のタイミングで外部へ出力される。その結果、読出しが行なわれたメモリセルのしきい値に応じた記憶データが外部へ出力されることとなる。
【００３１】
図３にはメモリアレイ１０と周辺回路の具体例を示す。この実施例のメモリアレイ１０は２つのマット構成されており、図３にはそのうち片方（上側）のメモリマットの具体例が示されている。同図に示すように、各メモリマットは、列方向に配列され各々ソースおよびドレインが共通接続された並列形態のｎ個のメモリセル（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向（ビット線ＢＬ方向）にそれぞれ複数個配設されている。各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１〜ＭＣｎのドレインおよびソースがそれぞれ共通のローカルドレイン線ＬＤＬおよび共通のローカルソース線ＬＳＬに接続され、ローカルドレイン線ＬＤＬは選択スイッチＭＯＳＦＥＴ  Ｑs1を介してビット線ＢＬに、またローカルソース線ＬＳＬは選択スイッチＭＯＳＦＥＴ  Ｑs2を介して接地点または負電圧に接続可能にされた構成にされている。
ワードドライブ回路Ｗ−ＤＲＩＶＥＲはドライバ回路ＤＲ１〜ＤＲ４を有する。各ドライバ回路ＤＲ１〜ＤＲ４は電源端子ｔ１及びｔ２を有し、対応するワード線ＷＬ１１，ＷＬ１ｎ，ＷＬ２１，ＷＬ２ｎに結合される。消去電圧Ｅ、書込み防止電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き込みベリファイ電圧ＶＷＷ１〜ＶＷＷ３、消去ベリファイ電圧ＷＥＷ、書込み電圧Ｐ及び接地電位Ｖｓｓは図１４で示される電源切り替え回路によって生成され、アドレスデコーダＸ−ＤＥＣに供給される。アドレスデコーダＸ−ＤＥＣは供給された前記電圧を選択し、各ドライバ回路ＤＲ１〜ＤＲ４の電源端子ｔ１及び電源端子ｔ２に供給する。電源端子ｔ１には消去電圧Ｅ、書込み防止電圧ＰＰ、読み出し電圧ＶＲＷ１〜ＶＲＷ３、書き込みベリファイ電圧ＶＷＷ１〜ＶＷＷ３及び消去ベリファイ電圧ＷＥＷが選択的に供給される。また、電源端子ｔ２には書き込み電圧Ｐ及び接地電位Ｖｓｓが選択的に供給される。
【００３２】
メモリ列ＭＣＣ及び選択スイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2は半導体基板上の同一のウェル領域ＷＥＬＬ内に形成され、データ消去時にはワード線に消去電圧（＝１６Ｖ）のような電圧を印加することで、ワード線単位で一括消去が可能にされている。なお、データ消去時には消去ワード線を含むブロックのスイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2がオン状態にされて選択ブロック、メモリセルのソースおよびドレインに０Ｖの電圧が印加されるように構成されている。
【００３３】
一方、データ書込み時には、選択されるメモリセルが接続されたワード線に書き込み電圧Ｐ（＝−１１Ｖ）のような負電圧が印加されるとともに、選択されるメモリセルに対応したビット線ＢＬが５Ｖのような電位にされかつ選択メモリセルが接続されたローカルドレイン線ＬＤＬ上のスイッチＭＯＳＦＥＴ  Ｑs1がオン状態にされ、ドレインに５Ｖが印加される。ただし、このときローカルソース線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ  Ｑs2はオフ状態とされている。また、データ読出し時には、選択されるメモリセルが接続されたワード線に読み出し電圧ＶＲＷ１（＝１．５Ｖ），ＶＲＷ２（＝２．５Ｖ），ＶＲＷ３（＝３．５Ｖ）のような電圧が印加されるとともに、選択されるメモリセルに対応したビット線ＢＬが１Ｖのような電位にプリチャージされかつ選択メモリセルが接続されたローカルドレイン線ＬＤＬ上の選択スイッチＭＯＳＦＥＴ  Ｑs1がオン状態とされる。そして、このときローカルソース線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ  Ｑs2はオン状態とされ、接地電位が印加される。
【００３４】
上記ビット線ＢＬの一端（メモリアレイの中央側）には読出し時にビット線のレベルを検出するとともに書込み時に書込みデータに応じた電位を与えるセンスアンプや転送用ＭＯＳＦＥＴ（Ｑt1）、プリチャージＭＯＳＦＥＴ等からなるセンスラッチ回路ＳＬがそれぞれ接続され、ビット線ＢＬの他端には書込みデータおよびリードデータを保持可能なラッチ回路、転送用ＭＯＳＦＥＴ（Ｑt2）、演算時に使用する付加回路（Ｑe1，Ｑe2）等からなるデータラッチ回路ＤＬＶがそれぞれ接続されている。この実施例のメモリアレイは２つのマットで構成されているため、センスラッチ回路ＳＬの反対側すなわち図の下側にも上記と同様のメモリマットが配置されており、そのメモリアレイ内の各ビット線ＢＬが対応するセンスラッチ回路ＳＬの他方の入出力端子に接続されている。
【００３５】
なお、上記実施例では、全てのビット線上の対応する制御用ＭＯＳＦＥＴ（転送用ＭＯＳＦＥＴ  Ｑt1，Ｑt2等）を各メモリマットごとに共通の制御信号で制御するように構成した場合について説明したが、奇数列のビット線と偶数列のビット線の２つのグループに分けてそれぞれのグループごとに対応する制御用ＭＯＳＦＥＴ同士を共通の制御信号で制御するように構成して、制御信号を形成する側の回路の負荷の軽減を図ることも可能である。
【００３６】
図４には上記センスラッチ回路ＳＬおよびデータラッチ回路ＤＬＵの具体的回路例を示す。回路はセンスラッチ回路を挟んで対称であるため、一方のメモリマット内の１本のビット線に関してのみ図示するとともに、便宜上、ビット線に接続されているメモリ列のうち１つのメモリ列ＭＣＣのみ示したが、実際には複数のメモリ列ＭＣＣが接続されるものである。
【００３７】
図４に示すごとく、センスラッチ回路ＳＬはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路ＦＦ１を備えている。そして、上記センスラッチ回路ＳＬの一方の入出力端子Ｎａに一方のメモリマット内のビット線ＢＬｕがデータ転送ＭＯＳＦＥＴ  Ｑt1を介して接続されている。また、センスラッチ回路ＳＬの他方の入出力端子Ｎｂには他方のメモリマット内のビット線ＢＬｄがデータ転送ＭＯＳＦＥＴ  Ｑt1’を介して接続されている。
【００３８】
さらに、上記センスラッチ回路ＳＬの入出力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭＯＳＦＥＴＱd1，Ｑd1’が接続され、ビット線ＢＬｕの他端にもディスチャージ用ＭＯＳＦＥＴ  Ｑd2が接続されている。また、各ビット線ＢＬｕにはプリチャージ用のＭＯＳＦＥＴ  Ｑp1，Ｑp2が接続され、このうちＱp1はＭＯＳＦＥＴ  Ｑc1を介して電源電圧Ｖccが供給される端子に接続され、Ｑc1のゲートはフリップフロップＦＦ１の入出力ノードＮａに接続されその保持データに応じてオン、オフされ、ＰＣＵが１Ｖ＋Ｖｔｈ（しきい値電圧）のような電位にされることにより、ＦＦ１の保持データが“１”のときに対応するビット線が１Ｖにプリチャージされる。また、このとき非選択側のプリチャージＭＯＳＦＥＴ  Ｑp2’（Ｑp2に相当）はそのゲート制御信号ＰＲＤ（ＰＲＵに相当）が０．５Ｖ＋Ｖｔｈのような電位にされることにより０．５Ｖにプリチャージされるようになっている。
【００３９】
なお、上記センスラッチ回路ＳＬの入出力端子Ｎａ，ＮｂにはカラムスイッチＭＯＳＦＥＴ（Ｙゲート）Ｑｙを介して、他端がデータ切り替え回路に接続されたコモン入出力線ＣＩ／Ｏに接続可能にされている。また、上記センスラッチ回路ＳＬの入出力端子Ｎａ，Ｎｂにはそれぞれオール“０”判定用のＭＯＳＦＥＴＱａのゲートが接続されている。このオール“０”判定用のＭＯＳＦＥＴ  Ｑａのソースは接地点に、またドレインは予めプリチャージされる共通出力線ＩＣＯに接続されており、１つでもセンスラッチＳＬの保持データが“１”であると対応するＭＯＳＦＥＴ  Ｑａがオンされて共通出力線ＩＣＯの電位が引き抜かれるため、この共通出力線ＩＣＯの電位がハイレベルであれば全てのセンスラッチＳＬの保持データが“０”であると判定することができる。
【００４０】
一方、上記データラッチ回路ＤＬＵはセンスラッチ回路ＳＬと同様にＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路ＦＦ２を備えている。そして、上記データラッチ回路ＤＬＵの一方の入出力端子Ｎｃにメモリマット内のビット線ＢＬｕがデータ転送用ＭＯＳＦＥＴ  Ｑt2を介して接続されている。また、データラッチ回路ＤＬＵの入出力端子Ｎｃにはディスチャージ用のＭＯＳＦＥＴＱd3が接続され、ビット線ＢＬｕと接地点との間にはプリチャージ信号DP_Uおよび上記入出力端子Ｎｃの電位によってオン、オフされるＭＯＳＦＥＴ  Ｑe1およびＱe2が直列形態に接続されている。
【００４１】
さらに、データラッチ回路ＤＬＵの入出力端子Ｎｃには、ＭＯＳＦＥＴ  Ｑｇを介してデータ切り替え回路に接続可能にされている。また、図４には示されていないが、上記センスラッチ回路ＳＬの入出力端子Ｎｂに接続されたビット線ＢＬｄの他端にもフリップフロップ回路等からなるデータラッチ回路ＤＬＤが配置されている。
【００４２】
図２１には、データ読み出しのフローチャートが示されている。ステップ１（ＳＴ１）にて読み出しコマンドが入力されることによりフラッシュメモリは読み出しモードに設定される。ステップ２（ＳＴ２）にて読み出しアドレスの入力がされる。読み出しアドレスはアドレスデコーダによってデコードされ、ワード線が選択される。ステップ３（ＳＴ３）にて選択されたワード線に読み出し電圧ＶＲＷ１が印加され、選択されたワード線を有するメモリマット（選択側メモリマット）内のデータ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp1によってプリチャージ動作が実行され、全データ線は１Ｖにプリチャージされる。もう一方のメモリマット（非選択側メモリマット）内の全データ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp2によって０．５Ｖにプリチャージされる。
【００４３】
ステップ４（ＳＴ４）にて、選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。ステップ５（ＳＴ５）にてセンスラッチ回路ＳＬに格納されたデータはデータラッチ回路ＤＬＤに転送され、格納される。ステップ６（ＳＴ６）にて上記選択されたワード線に読み出し電圧ＶＲＷ２が印加され、選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp1によってプリチャージ動作が実行される。しかし、ステップ４において、「０」データ（読み出し電圧ＶＲＷ１より低いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線は、ＭＯＳＦＥＴ  Ｑc1がオン状態とならないので１Ｖにはプリチャージされない。つまり、ステップ６において１Ｖにプリチャージされるデータ線は、ステップ３のデータ読み出しにおいて「１」データ（読み出し電圧ＶＲＷ１より高いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線のみである。非選択側のメモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp2によって０．５Ｖにプリチャージされる。
【００４４】
ステップ７（ＳＴ７）にて選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。ステップ８（ＳＴ８）にてセンスラッチ回路ＳＬに格納されたデータはデータラッチ回路ＤＬＵに転送され、格納される。ステップ９（ＳＴ９）にて上記選択されたワード線に読み出し電圧ＶＲＷ３が印加され、選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp1によってプリチャージ動作が実行される。しかし、ステップ４及びステップ７において、「０」データ（読み出し電圧ＶＲＷ２より低いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線は、ＭＯＳＦＥＴ  Ｑc1がオン状態とならないので１Ｖにはプリチャージされない。つまり、ステップ９において１Ｖにプリチャージされるデータ線は、ステップ７のデータ読み出しにおいて「１」データ（読み出し電圧ＶＲＷ２より高いしきい値）を格納したセンスラッチ回路ＳＬに結合されるデータ線のみである。非選択側メモリマット内の全データ線はプリチャージ用のＭＯＳＦＥＴ  Ｑp2によって０．５Ｖにプリチャージされる。ステップ１０（ＳＴ１０）にて選択されたワード線から読み出されたデータがセンスラッチ回路ＳＬに格納される。
【００４５】
ステップ１１（ＳＴ１１）において、ステップ５にてデータラッチ回路ＤＬＤに格納されたデータとステップ１０にてセンスラッチ回路ＳＬに格納されたデータとのイクスクルーシブＯＲ論理演算が行われる。ステップ１２（ＳＴ１２）にてステップ１０の演算結果がセンスラッチ回路に格納される。ステップ１３（ＳＴ１３）にてセンスラッチ回路に格納された演算結果データがデータレジスタＤＬＤに転送され、格納される。ステップ１４（ＳＴ１４）にてデータレジスタＤＬＵ，ＤＬＤに格納されたデータが図１４に示される外部端子Ｉ／Ｏから出力される。
【００４６】
読み出し動作において、データ線を奇数列及び偶数列に分けて読み出しを実行する場合、奇数列のデータ線に対しプリチャージ動作が実行された後、奇数列のデータ線に結合されるセンスラッチ回路にデータが読み出され、次に偶数列のデータ線に対しプリチャージ動作が実行された後、偶数列のデータ線に結合されるセンスラッチ回路にデータが読み出される。
なお、同図において、ステップ３（ＳＴ３）及びステップ４（ＳＴ４）は図１のステップ（Ｓｔｅｐ１）に対応し、ステップ５（ＳＴ５）は図１のステップ２（Ｓｔｅｐ２）に対応し、ステップ６（ＳＴ６）及びステップ７（ＳＴ７）は図１のステップ３（Ｓｔｅｐ３）に対応し、ステップ８（ＳＴ８）は図１のステップ４（Ｓｔｅｐ４）に対応し、ステップ９（ＳＴ９）及びステップ１０（ＳＴ１０）は図１のステップ５（Ｓｔｅｐ５）に対応し、ステップ１１（ＳＴ１１）及びステップ１２（ＳＴ１２）は図１のステップ６（Ｓｔｅｐ６）に対応し、ステップ１３（ＳＴ１３）は図１のステップ７（Ｓｔｅｐ７）に対応し、ステップ１４（ＳＴ１４）は図１のステップ８（Ｓｔｅｐ８）に対応する。
【００４７】
図２２はデータ読み出し動作における選択側メモリマット内のデータ線の電位変化を示す図である。同図ではわかりやすくするためにワード線ＷＬには、しきい値分布Ａに属するメモリセルａ、しきい値分布Ｂに属するメモリセルｂ、しきい値Ｃに属するメモリセルｃ及びしきい値Ｄに属するメモりセルｄのみが結合されている。各メモリセルａ、ｂ、ｃ及びｄには対応するデータ線ＢＬ０〜ＢＬ３が結合されている。ワード線ＷＬに読み出し電圧ＶＲＷ１が印加されるときデータ線ＢＬ０〜ＢＬ３はすべて１Ｖにプリチャージされる。メモリセルａはオン状態となるので、データ線ＢＬ０のみロウレベルとなる。次にワード線ＷＬに読み出し電圧ＶＲＷ２が印加されるときデータ線ＢＬ０はロウレベルのままであり、データ線ＢＬ１〜ＢＬ３は１Ｖにプリチャージされる。メモリセルｂはオン状態となるので、データ線ＢＬ１はロウレベルとなる。さらにワード線ＷＬに読み出し電圧ＶＲＷ３が印加されるときデータ線ＢＬ０及びＢＬ１はロウレベルのままであり、データ線ＢＬ２及びＢＬ３は１Ｖにプリチャージされる。メモリセルｃはオン状態となるので、データ線ＢＬ２はロウレベルとなる。このように一度「０」が読み出されたデータ線はプリチャージ動作が実行されたとしてもプリチャージはされない。
【００４８】
図５には、データ読出し時のタイミングが示されている。図５において、Ｔ１は１回目のデータ読出し期間、Ｔ２は２回目のデータ読出し期間、Ｔ３は３回目のデータ読出し期間である。各読出し期間は、ほぼ同じような手順で読出し動作を行なうようになっており、それぞれワード線切替え期間ｔ１、ビット線プリチャージ期間ｔ２、メモリによるディスチャージ期間ｔ３、センスラッチＳＬによる増幅期間ｔ４、センスラッチからデータラッチへのデータ転送期間ｔ５、ビット線リセット期間ｔ６に細分される。なお、２回目のデータ読出し期間におけるデータ転送方向は、１回目のデータ読出し期間におけるデータ転送方向とは逆となる。また、３回目の読出し期間Ｔ３においては増幅期間ｔ４とデータ転送期間ｔ５との間に演算期間ｔ４’が入るとともに、データ転送はセンスラッチＳＬにある３番目のリードデータおよびデータラッチＤＬＵ，ＤＬＤに保持されている最初と２番目のリードデータを出力バッファ回路へ転送する点で、１回目や２回目の読出し期間と若干異なっている。
【００４９】
なお、図５において、Ｗ．Ｌ．は選択ワード線の電位、Ｂ．Ｌ．はビット線の電位、ＰＣＵはプリチャージＭＯＳＦＥＴ  Ｑp1のゲート制御信号、ＰＣＤは反対側のマットのプリチャージＭＯＳＦＥＴ  Ｑp1のゲート制御信号、ｎ（ＳＵ），ｎ（ＳＤ）はセンスラッチＳＬの入出力ノードＮａ，Ｎｂの電位、ＴＲＵ／Ｄは転送用ＭＯＳＦＥＴ  Ｑt1のゲート制御信号、ＤＴＵは転送用ＭＯＳＦＥＴ  Ｑt2のゲート制御信号、ｎ（ＤＵＳ）はデータラッチの入力ノードＮｃの電位、ＳＳｉ，ＳＤｉは選択スイッチＱs1，Ｑs2の制御信号、ＤＰＵはデータラッチＤＬＵ側のＭＯＳＦＥＴ  Ｑe1のゲート制御信号である。
【００５０】
ＷＬ切り替え動作において、ワード線ＷＬに読み出し電圧ＶＲＷ１（１．５Ｖ）を印加し、選択側メモリマット内のプリチャージ用のＭＯＳＦＥＴ  Ｑp1のゲートに１Ｖ＋Ｖｔｈの電圧が印加されることにより、データ線ＢＬ（Ｓ）は１Ｖにプリチャージされる。センスラッチ回路には「１」データが格納されていたとして、ＭＯＳＦＥＴ  Ｑd1のゲートにハイレベルの信号ＲＳＡＵが印加されることによりセンスラッチ回路の入出力ノードＮａの電位はロウレベルとされる。メモリディスチャージ動作において、センスラッチ回路の入出力ノードＮａの電位はロウレベルとされたことにより、センスラッチ回路の入出力ノードＮｂの電位はハイレベルとなる。非選択側メモリマット内のプリチャージ用のＭＯＳＦＥＴＱp2のゲートに０．５Ｖ＋Ｖｔｈの電圧が印加されることにより、データ線ＢＬ（Ｒ）は０．５Ｖにプリチャージされる。非選択側メモリマット内データ線のプリチャージはＷＬ切り替え動作の時に実行しても良い。
【００５１】
選択されたワード線ＷＬに結合されたメモリセルのしきい値が読み出し電圧ＶＲＷ１より低いため、スイッチＭＯＳＦＥＴ  Ｑs1及びＱs2のゲートにハイレベルの信号ＳＤｉ及びＳＳｉが印加されることによりデータ線ＢＬ（Ｓ）の電位はプリチャージレベルの１Ｖから徐々に下がっていく。増幅動作において、転送用ＭＯＳＦＥＴ  Ｑt1及びＱt1’をオンさせるために転送用ＭＯＳＦＥＴ  Ｑt1及びＱt1’のゲートにハイレベルの信号ＴＲＵ及びＴＲＤが印加される。この時、センスラッチ回路とデータ線は結合され、センスラッチ回路はデータ線上のデータの増幅をする。転送動作において、データレジスタＤＬＵとデータ線ＢＬ（Ｓ）の間に設けられた転送用ＭＯＳＦＥＴ  Ｑt2のゲートにハイレベルの信号ＤＴＵが印加されることによってセンスラッチ回路によって増幅されたデータがデータレジスタＤＬＵに転送・格納される。リセット動作において、ＭＯＳＦＥＴ  Ｑd1及びＱd1’のゲートにハイレベルの信号ＲＳＡＵ及びＲＳＡＤが印加されることによりデータ線ＢＬ（Ｓ）及びＢＬ（Ｒ）は０Ｖにリセットされる。
【００５２】
演算動作において、転送用ＭＯＳＦＥＴ  Ｑt1及びＱt1’をオンさせるために転送用ＭＯＳＦＥＴ  Ｑt1及びＱt1’のゲートにハイレベルの信号ＴＲＵ及びＴＲＤが印加される。括弧内の数値はデータレジスタＤＬＵ及びＤＬＤに格納されているデータを示す。付加回路Ｑe1のゲートにハイレベルの信号ＤＰＵを付加することにより図１に示した演算が実行され、転送用ＭＯＳＦＥＴ  Ｑt2のゲートにハイレベルの信号ＤＴＵを付加することにより演算結果がデータレジスタ内に格納される。
【００５３】
図６は、外部から入力される記憶すべきデータをメモリセルに記憶される多値データへ変換するデータ変換回路２０の構成およびこのデータ変換回路２０とメモリアレイ１０内のセンスラッチ列１１およびデータラッチ列１２ａ，１２ｂとの関係を示す。データ変換回路２０は、入力バッファ部２１とデータ変換部２２とからなり、８ビットのデータが２ビットずつペアにして並列に入力可能にされている。図６には、そのうち１組の入力バッファ部とデータ変換部の詳細が示されている。以下、そのうち１組のデータ変換回路について説明する。
【００５４】
１組のデータ変換回路内の入力バッファ部２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２およびラッチ回路ＬＴ１，ＬＴ２から構成され、データ変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に接続されたインバータＩＮＶ１１，ＩＮＶ１２と、この２つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記各組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号とする３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、これらのゲート回路の出力を反転するインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，ＴＧ２，ＴＧ３とによって構成され、入力された２ビットのデータを３ビットのデータに変換し、全体として３ビット×４のデータを出力する。
【００５５】
表２には、上記データ変換回路２０におけるデータ変換例を示す。
【表２】
0003980731.tif 000003
【００５６】
表２に示されているように、書込みデータ“０１”は３ビットのデータ“０１０”に変換され、書込みデータ“００”は３ビットのデータ“１００”に変換され、書込みデータ“１０”は３ビットのデータ“００１”に変換され、書込みデータ“１１”は３ビットのデータ“０００”に変換される。そして、変換後“１”に相当するビットに対応するメモリセルにのみ書込みがなされ、変換後“０”に相当するビットに対応するメモリセルには書込みがなされないこととなる。
【００５７】
外部端子Ｉ／Ｏ０及びＩ／Ｏ１を介して上記データ変換回路２０に最初に入力された８ビットの書込みデータは３ビットのデータに変換される。変換されたデータはメモリアレイ１０の両端（図では上と下）に配置されているデータラッチ列１２ａ（前記ＤＬＵに相当），１２ｂ（前記ＤＬＤに相当）とメモリアレイの中央に配置されているセンスラッチ列１１（前記ＳＬに相当）の１番目のラッチ回路にそれぞれ転送され、保持される。また、外部端子Ｉ／Ｏ２及びＩ／Ｏ３を介して供給された書込みデータもまた３ビットのデータに変換され、メモリアレイ１０の両端（図では上と下）に配置されているデータラッチ列１２ａ，１２ｂとメモリアレイの中央に配置されているセンスラッチ回路１１の２番目のラッチ回路にそれぞれ転送され、保持される。
【００５８】
以下同様に、外部端子Ｉ／Ｏ４及びＩ／Ｏ５を介して供給された書込みデータもまた３ビットのデータに変換され、データラッチ列１２ａ，１２ｂセンスラッチ列１１の３番目のラッチ回路にそれぞれ転送され、保持される。外部端子Ｉ／Ｏ６及びＩ／Ｏ７を介して供給された書込みデータもまた３ビットのデータに変換され、データラッチ列１２ａ，１２ｂとセンスラッチ列１１の４番目のラッチ回路にそれぞれ転送され、保持される。次に入力された８ビットの書込みデータは、データ変換回路２０で変換されてデータラッチ回路１２ａ，１２ｂとセンスラッチ回路１１の５〜８番目のビットにそれぞれ転送され、保持される。
【００５９】
上記動作を繰り返してデータラッチ列１２ａ，１２ｂとセンスラッチ列１１の全てのラッチ回路にデータが格納された時点で、メモリ内部に設けられている後述の制御回路が書込みシーケンスを起動して、最初にセンスラッチ列１１に保持されているデータ、次にセンスラッチ列１２ａのデータ、その後に１２ｂのデータの順で書込みを実行する。なお、制御回路は外部のＣＰＵ等から入力されるコマンドに従って制御を行なうように構成されている。
【００６０】
図７には、データ書込み時のタイミングが示されている。同図から分かるように、書込み時には、先ず書込みコマンドが入力され、続いて、書込み先のセクタアドレスadd1，add2が入力されてそれぞれライトイネーブル信号／ＷＥの立下がりに同期して取り込まれる。このとき、コマンドとアドレスの識別は同時に入力される制御信号（コマンド・データ・イネーブル信号）／ＣＤＥによって区別される。すなわち、／ＣＤＥがロウレベルのときはコマンドまたはデータが入力されていると判別し、／ＣＤＥがハイレベルのときはアドレスが入力されていると判別する。
【００６１】
アドレスの次に、１セクタ（１つのワード線に接続されているメモリセル）に記憶すべき最初の８ビットの書込みデータＤ１が入力され、クロックＳＣに同期して上記入力バッファ部２１に取り込まれる。そして、データ変換回路２０におけるデータ変換後にゲート制御信号ＹＧによって上記伝送ゲートＴＧ１〜ＴＧ３がＯＮされて、３ビット×４の書込みデータがデータラッチ列１２ａ，１２ｂとセンスラッチ列１１に順次転送され、保持される。その後、８ビット単位で入力される書込みデータＤ２，Ｄ３，・・・Ｄ５２８が逐次データ変換されてセンスラッチ列１１とデータラッチ列１２ａ，１２ｂに格納されて行く。１セクタ分の書込みデータの転送が終了すると、外部から書込み開始コマンドが入力されて取り込まれ、このコマンドを解読し前記書込みシーケンスを実行することで１セクタ分のデータの書込みが同時に行なわれる。
【００６２】
メモリアレイ１０では、上記センスラッチ列１１とデータラッチ列１２ａ，１２ｂに格納されたデータが“１”になっているビット線に接続されている記憶素子に対して書込み動作すなわち書込みパルスの印加が行なわれて、各記憶素子のしきい値が図１８に示されている分布のいずれかにシフトされて４値のデータを１メモリセルに書き込むことができる。図８に書込み制御手順を示す。なお、このデータ書き込みに先立って、すべてのメモリセルのしきい値を最も高い状態（データ“１１”に相当する状態）にする消去が行われているものとする。
【００６３】
図８における第１ステップＳ１（書込みデータをラッチ１〜３に転送）が上記データ変換回路２０からセンスラッチ列１１とデータラッチ列１２ａ，１２ｂへのデータ転送であり、第２ステップＳ２以降が上記書込み開始コマンドが入力されることで開始される制御シーケンスである。
【００６４】
この制御シーケンスでは、先ず最初に、既に取り込まれている書込みアドレスをデコードすることによって選択されたワード線を−１１Ｖのような電位に設定する（ステップＳ２）。これとともに、ビット線上の転送ＭＯＳＦＥＴ  Ｑt1をオンさせて、そのときセンスラッチ列１１に保持されているデータに応じてデータが“１”になっているビット線を５Ｖのような電位に設定して書込みを行なわせる。次に、ビット線を１Ｖのような電位にプリチャージしてから上記選択ワード線を１．０Ｖのような電圧に設定して、ベリファイ読出しを行なう。このとき正常に書込みが終了したメモリセルからセンスラッチ列１１に読み出されたデータは“０”に変化する。そこで、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ３）。そして、１つでも“１”のデータが残っている場合には、そのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ４）。
【００６５】
ベリファイ判定の結果、センスラッチ列１１のデータがすべて“０”になった場合にはステップＳ５へ進んで、データラッチ列１２ａに保持されているデータをセンスラッチ列１１へ転送する。それから、選択ワード線を前回よりも若干低い−１０．５Ｖのような電位に設定する（ステップＳ６）。次に、センスラッチ列１１に保持されたデータに基づいて書込みを行なった後、選択ワード線を２．０Ｖのような電圧に設定して、ベリファイ読出しを行なって、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ７）。そして、１つでも“１”のデータが残っている場合にはそのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ８）。
【００６６】
ベリファイ判定の結果、センスラッチ列１１のデータがすべて“０”になった場合には、ステップＳ９へ進んで、今度はデータラッチ列１２ｂに保持されているデータをセンスラッチ列１１へ転送する。それから、選択ワード線を前回よりもさらに若干低い−１０Ｖのような電位に設定する（ステップＳ１０）。次に、センスラッチ列１１に保持されたデータに基づいて書込みを行なった後、選択ワード線を３．０Ｖのような電圧に設定して、ベリファイ読出しを行なって、センスラッチ列１１の保持データがすべて“０”になっているか否か判定する（ステップＳ１１）。そして、１つでも“１”のデータが残っている場合には、そのときセンスラッチ列１１に保持されているデータを用いて再度書込みを行なう（ステップＳ１２）。
【００６７】
以上の手順により、消去レベルから遠いしきい値のメモリセルへの書込みから順次しきい値が近いメモリセルへの書込みが実行されて、書込み動作が終了する。これによって、消去レベルに近いしきい値のメモリセルに対してかかるワード線ディスターブの回数を減らすことができ、ワード線ディスターブによるしきい値の変動を最小に抑えることができる。しかも、上記実施例では、書込みワード線電圧を−１１Ｖ，−１０．５Ｖ，−１０Ｖのように、絶対値を徐々に小さくして行くようにしているため、１回に生じるディスターブの量も次第に小さくなりしきい値の変動を更に小さくすることができる。ただし、書込み電圧を徐々に下げて行く代わりに書込みパルス幅を徐々に小さくして行くようにしてもよい。
【００６８】
図９にはデータ書込み時（上側メモリマット内のメモリセルにデータ書込みを行った時）のメモリアレイおよびセンスラッチ回路内の各信号線の変化の様子が示されている。
なお、図９に示されている符号は、図４に示されている信号の符号と対応している。因に、ＹＧｉはカラムスイッチＱｙのゲート制御信号、ＮＯＬはセンスラッチの入出力ノードＮｂの電位、ＢＬＵは選択側ビット線の電位、ＢＬＤは非選択側ビット線の電位、ＴＲＵ，ＴＲＤは転送用ＭＯＳＦＥＴ  Ｑt1’，Ｑt1のゲート制御信号、ＰＣＵは選択側ビット線のプリチャージ用ＭＯＳＦＥＴ（Ｑp1’）のゲート制御信号、ＰＲＤは非選択側ビット線のハーフプリチャージ用ＭＯＳＦＥＴ  Ｑp2のゲート制御信号、ＲＳＡＵ，ＲＳＡＤはディスチャージ用ＭＯＳＦＥＴ  Ｑd1，Ｑd1’のゲート制御信号、ＳＬＰ  ＳＬはセンスラッチのフリップフロップＦＦ１の電源である。
【００６９】
図１０には、上記実施例におけるメモリセルのレイアウト構成および断面構造の一例を示す。図において、５０はメモリセルＭＣおよび選択スイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2のソース、ドレイン領域となる拡散層、５１，５２はポリシリコンもしくはタングステンシリサイドからなる選択スイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2のゲート電極、５３はメモリセルＭＣを構成するＭＯＳＦＥＴのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2のソース領域とビット線ＢＬとを接続するためのコンタクトホールである。図１０（Ｂ）は図１０（Ａ）におけるＸ−Ｘ線に沿った断面図、図１０（Ｃ）は図１０（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１０（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１０（Ｃ）に示されているように、コントロールゲート電極５３の下方にはポリシリコンからなるようなフローティングゲート電極５５が設けられている。
【００７０】
図１１〜図１３はメモリアレイの他の実施例を示すもので、このうち図１１には、ＮＡＮＤ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＮＡＮＤ型メモリアレイにおいては、図１１（Ｄ）に示されているように、ビット線ＢＬと共通ソース線ＣＳＬに接続された選択スイッチＭＯＳＦＥＴ  Ｑs1とＱs2との間に複数のメモリセルＭＣが直列形態に接続される。図１０の実施例と同様、５０はメモリセルＭＣおよび選択スイッチＭＯＳＦＥＴ  Ｑs1，Ｑs2のソース、ドレイン領域となる拡散層、５１，５２はポリシリコンもしくはタングステンシリサイドからなる選択スイッチＭＯＳＦＥＴＱs1，Ｑs2のゲート電極、５３はメモリセルＭＣを構成するＭＯＳＦＥＴのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ  ，Ｑs1Ｑs2のソース領域とビット線ＢＬとを接続するためのコンタクトホールである。
【００７１】
図１１（Ｂ）は図１１（Ａ）におけるＸ−Ｘ線に沿った断面図、図１１（Ｃ）は図１１（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１１（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１１（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。図１０の実施例では、各メモリセルがオンされたときにビット線ディスチャージ電流がコントロールゲート電極の配設方向（図１０Ａの横方向）に流れるのに対し、図１１の実施例ではメモリセルがオンされたときに電流はコントロールゲート電極と直交する方向（図１１Ａの縦方向）に流れる。この実施例においてもフローティングゲート電極５５はポリシリコンで構成されている。
【００７２】
図１２には、ＮＯＲ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＮＯＲ型メモリアレイにおいては、図１２（Ｄ）に示されているように、複数のメモリセルが直列形態に配設され隣接するメモリセルのソース・ドレイン端子が共通端子とされかつ各共通端子が交互にビット線ＢＬと共通ソース線ＣＳＬに接続された構成とされる。図１２において、５０ａはメモリセルＭＣの共通ドレイン領域となる拡散層、５０ｂはメモリセルＭＣの共通ソース領域となる拡散層、５３はポリシリコンもしくはタングステンシリサイドからなるメモリセルＭＣのコントロールゲート電極（ワード線）、５４はメモリセルＭＣの共通ドレイン領域５０ａとビット線ＢＬとを接続するためのコンタクトホールである。この実施例では、メモリセルＭＣの共通ソース領域５０ｂは共通ソース線ＣＳＬを兼ねている。
【００７３】
図１２（Ｂ）は図１２（Ａ）におけるＸ−Ｘ線に沿った断面図、図１２（Ｃ）は図１２（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１２（Ｂ）に示されているようにビット線ＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設されている。ビット線ＢＬは例えばアルミニウム層により構成される。図１２（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。この実施例においてもフローティングゲート電極５５はポリシリコンで構成されている。
【００７４】
図１３には、ＤＩＮＯＲ型と呼ばれるメモリアレイにおけるメモリセルのレイアウト構成および断面構造の一例を示す。ＤＩＮＯＲ型メモリアレイは、図１３（Ｄ）に示されているように、図１２のＮＯＲ型を基本構成としこれにローカルビット線ＬＢＬを加えた構成が特徴である。すなわち、複数のメモリセルが直列形態に配設され隣接するメモリセルのソース・ドレイン端子が共通端子とされかつ各共通端子が交互にローカルビット線ＬＢＬと共通ソース線ＣＳＬに接続された構成とされるとともに、ローカルビット線ＬＢＬとビット線ＢＬとの間に選択スイッチＭＯＳＦＥＴ  Ｑs1接続されている。
【００７５】
図１３（Ａ）において、５０ａはメモリセルＭＣの共通ドレイン領域となる拡散層、５０ｂはメモリセルＭＣの共通ソース領域となる拡散層、５１は選択スイッチＭＯＳＦＥＴ  Ｑs1のゲート電極、５３はタングステンシリサイドからなるメモリセルＭＣのコントロールゲート電極（ワード線）、５４は選択スイッチＭＯＳＦＥＴ  Ｑs1のドレイン領域とビット線ＢＬとを接続するためのコンタクトホールである。この実施例では、メモリセルＭＣの共通ソース領域５０ｂは共通ソース線ＣＳＬを兼ねている。
【００７６】
図１３（Ｂ）は図１３（Ａ）におけるＸ−Ｘ線に沿った断面図、図１３（Ｃ）は図１３（Ａ）におけるＹ−Ｙ線に沿った断面図であり、図１３（Ｂ）に示されているようにローカルビット線ＬＢＬは、コントロールゲート電極５３の上方にこれと直交するよう配設され、ビット線ＢＬはローカルビット線ＬＢＬの上方にこれとほぼ平行に配設されている。この実施例では、ローカルビット線ＬＢＬは例えばポリシリコン層で構成され、ビット線ＢＬは例えばアルミニウム層により構成される。図１３（Ｃ）に示されているように、メモリセルのコントロールゲート電極５３の下方にはフローティングゲート電極５５が設けられている。
【００７７】
図１４には、上記メモリアレイ１０、データ変換回路２０および制御回路並びにメモリ周辺回路を同一半導体チップ上に備えた多値フラッシュメモリの全体の構成例が示されている。
この実施例のフラッシュメモリは、特に制限されないが、外部のＣＰＵ等から与えられるコマンドをデコードするコマンドデコーダ３１と、該コマンドデコーダ３１のデコード結果に基づいて当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）３２とを備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を実行するように構成されている。上記制御回路３２は、例えばマイクロプログラム方式のＣＰＵの制御部と同様に、コマンド（命令）を実行するのに必要な一連のマイクロ命令郡が格納されたＲＯＭ（リードオンリメモリ）からなり、コマンドデコーダ３１がコマンドに対応したマイクロ命令群の先頭アドレスを生成して制御回路３２に与えることにより、マイクロプログラムが起動されるように構成されている。
【００７８】
図１４において、図４と同一符号が付されている回路部分は同一の機能を有する回路である。すなわち、１０は２つのメモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成されたメモリアレイ、２０は外部から入力された書込みデータを２ビットごとに４値データに変換するデータ変換回路、１１は変換された書込みデータや読出しデータを保持するセンスラッチ列、１２ａ，１２ｂはデータラッチ列である。
【００７９】
メモリアレイ１０には、各メモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレスデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，１３ｂのデコード結果に従って各メモリマット内の１本のワード線ＷＬを選択レベルに駆動するワードドライブ回路１４ａ，１４ｂが設けられている。特に制限されないが、この実施例のメモリアレイ１０では、上記ワードドライブ回路が各メモリマットの両側および中央に配置されている。図３や図４には示されていないが、Ｙ系のアドレスデコーダ回路およびこのデコーダによって選択的にオン、オフされてデータ変換回路２０からのデータを対応するセンスラッチに転送させるカラムスイッチは、センスラッチ列１１と一体的に構成されている。図９には、このＹ系デコーダ回路とカラムスイッチとセンスラッチ回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬで示されている。
【００８０】
この実施例の多値フラッシュメモリには、上記各回路の他、書込み時や消去時にセンスラッチ列１１のデータに基づいて書込みまたは消去が終了したか判定して上記制御回路３２に知らせ書込みシーケンスまたは消去シーケンスを終了させる書込・消去判定回路３３や、内部の動作に必要なタイミングクロックを形成してメモリ内の各回路に供給するクロック発生回路３４、メモリ内部の状態を反映するとともに外部に対して外部からアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／Ｂを信号を形成して出力したり内部回路をテストする機能を備えたステイタス＆テスト系回路３５、メモリアレイ１０から読み出された信号を増幅するメインアンプ回路３６、電源系回路３７、外部から入力されるアドレス信号や書込みデータ信号およびコマンドを取り込んで内部の所定の回路に供給するとともに読出しデータ信号を外部へ出力するための入出力バッファ回路３８、外部から入力される制御信号を取り込んで制御回路３２その他内部の所定の回路に供給したり上記入出力バッファ回路３８を制御する制御信号入力バッファ＆入出力制御回路３９、アドレス制御系回路４０、メモリアレイ内に不良ビットがあった場合に予備メモリ行と置き換えるための冗長回路４１等が設けられている。
【００８１】
この実施例のフラッシュメモリは、アドレス信号と書込みデータ信号およびコマンド入力とで外部端子（ピン）Ｉ／Ｏを共用している。そのため、入出力バッファ回路３８は、上記制御信号入力バッファ＆入出力制御回路３９からの制御信号に従ってこれらの入力信号を区別して取り込み所定の内部回路に供給する。また、上記電源系回路３７は、基板電位等の基準となる電圧を発生する基準電源発生回路や外部から供給される電源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電圧、ベリファイ電圧等チップ内部で必要とされる電圧を発生するチャージポンプ等からなる内部電源発生回路、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してメモリアレイ１０に供給する電源切り替え回路、これらの回路を制御する電源制御回路等からなる。
【００８２】
上記アドレス制御系回路４０は、外部から入力されるアドレス信号を取り込んでカウントアップするアドレスカウンタＡＣＮＴや、データ転送時にＹアドレスを自動的に更新したりデータ消去時等に自動的にＸアドレスを発生するアドレスジェネレータＡＧＥＮ、入力アドレスと不良アドレスとを比較してアドレスが一致したときに選択メモリ行または列を切り換える救済系回路等からなる。
【００８３】
外部のＣＰＵ等からこの実施例のフラッシュメモリに入力される制御信号としては、例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号ＷＥ、出力制御信号ＯＥ、コマンドもしくはデータ入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ、システムクロックＳＣ等がある。
なお、上記実施例の多値フラッシュメモリを制御する外部の装置としては、アドレス生成機能とコマンド生成機能を備えていればよいので、汎用マイクロコンピュータＬＳＩを用いることができる。
【００８４】
図１５には上記フラッシュメモリを記憶装置として使用したシステムの構成例が示されている。かかるシステムは電源をオフしてもフラッシュメモリ内にデータが保持されるので、例えば携帯用電話機等の制御システムに好適である。図において、１００はフラッシュメモリ、１１０は主としてフラッシュメモリ１００のデータ読出しやデータ書込み、データ消去等の制御を実行するワンチップマイコン、１２０はフラッシュメモリのデータ書込み時にエラー訂正符号を生成したりデータ読出し時にリードデータをチェックしてエラーを訂正したりするＥＣＣ（エラーコレクティングコード）回路、１３０はＥＥＰＲＯＭ等からなりフラッシュメモリ１１０のデータ書換え回数をテーブル形式で記憶する管理テーブルメモリ、１４０は標準バス１５０を介して図外のマイクロプロセッサから供給される書込みデータを一時蓄えるためのライトバッファ、１６０は上記ワンチップマイコン１１０とメモリ１００，１３０、ＥＣＣ回路１２０との間を接続するローカルバス、１７０は該ローカルバス１６０と上記標準バス１５０との間の信号のインタフェースを行なうバスインタフェース回路である。
【００８５】
以上説明したように、上記実施例においては、複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、ワード線読出しレベルを低い方から高い方へと変えながら順次読出しを行なって行くとともに、読み出されたデータを保持するラッチ手段を設けてその保持データに基づいて次のビット線プリチャージを選択的に行なうようにしたので、１度“０”が読み出されたメモリセルはその後レベルを高くして読出しを行なっても“０”が読み出されるため、読出しを行なわないのと同じ結果になり、ビット線のプリチャージを省略することができる。そして、プリチャージの省略によって消費電流を減らすことができるので、読出し時にメモリアレイからグランドラインに流れ出す電流を減らすことができ、これによってメモリセルのソース電位の浮き上がり量を小さくできるため、読出し不能あるいはデータ誤読出しを防止することができる。しかも、プリチャージの省略によって読出し回数を少なくすることができるため、リードディスターブによるしきい値の変動すなわち記憶データ化けを抑制することができるという効果がある。
【００８６】
また、上記読出し方式によれば、しきい値の低いメモリセルのみであれば最後まで読出しを行なう前に全ての読出しデータが“０”になるので、オール“０”判定手段を設けることにより、途中で読出し動作を終了することができ、消費電流の低減に加えデータ読出し時間の短縮を図ることができるようになるという効果がある。
さらに、メモリセルのしきい値と記憶データとの対応を、隣り合うしきい値同士では記憶データのコードが１ビットのみ異なる並びとなるように決定したので、リードディスターブがあった場合に、これを訂正するエラー訂正回路の負担が少なく回路規模も小さくて済むという効果がある。
【００８７】
さらに、上記実施例では、メモリアレイが２つのマットで構成され、２つのマット間には各マット内のビット線が入出力端子に接続され読み出された３ビットデータのうち１ビットを保持可能なセンスラッチ回路が配置され、各マットの外側にはそれぞれ上記センスラッチに読み出された３ビットデータのうち他の１ビットをそれぞれ保持可能なデータラッチ回路が配置され、データラッチ回路とセンスラッチ回路との間でビット線を介してデータ転送を行なうようにしているため、出力回路側にリードデータを保持するレジスタを設ける必要がないという効果がある。
【００８８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、メモリセルのしきい値を４段階に設定して一つのメモリセルに４値のデータを記憶できるようにしているが、メモリセルのしきい値を例えば８段階あるいは１６段階に設定して３ビット以上のデータを記憶するようにした不揮発性メモリに適用することも可能である。
【００８９】
また、実施例では２ビットデータを４値データに変換する方式の一例として、表２に示すような変換を行なっているが、変換方式は表２に示すものに限定されず、結果として“１”の立っているビットの位置の異なるデータが得られるものであればよい。また、データ逆変換のための演算も実施例の方式（ビット線を利用したワイヤード論理方式）ものに限定されず、専用の演算回路もしくはデータ変換回路等２ビットデータを復元できるものであればどのような方式であっても良い。
【００９０】
さらに、各メモリセルに対する書込み方式も、実施例のように、一旦消去を行なってしきい値を高くした後に書込みパルスでしきい値を下げる方式に限定されず、書込みパルスでしきい値を高くする方式等であっても良い。また、実施例では、データ“１”を保持するセンスラッチ回路に対応するメモリセルに書込みを行なってしきい値を変化させているが、データ“０”を保持するセンスラッチ回路に対応するメモリセルに書込みを行なってしきい値を変化させるようにしても良い。
【００９１】
さらに、上記実施例では、メモリアレイを２つのマットによって構成した場合について説明したが、この発明はそれに限定されず、偶数個のマットに分割した場合はもちろん１つのマットで構成されている場合にも適用することができる。メモリアレイが１つのマットで構成された場合には、例えばデータ変換回路で変換後のデータを２回に分けて転送するなどの方式を適用すれば良い。
【００９２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である一括消去型フラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、フローティングゲートを有するＭＯＳＦＥＴを記憶素子とする不揮発性記憶装置一般さらには複数のしきい値を有するメモリセルを備えた半導体装置に広く利用することができる。
【００９３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、この発明は、読出し時間が短くかつ消費電流の少ないとともに、必要な読出し回数を減らして記憶データ化けの生じにくい多値不揮発性半導体記憶装置を実現することができる。
また、この発明は、読出し時のソース電位の浮き上がりを抑え、読出し不能あるいはデータ誤読出しを防止可能な多値不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】この発明に係る多値フラッシュメモリのデータ読出し方法の概略を示す説明図である。
【図２】センスラッチの保持データをビット線を介してデータラッチへ転送する方法を示す説明図である。
【図３】メモリアレイの具体例を示す回路図である。
【図４】センスラッチ回路およびデータラッチ回路の具体例を示す回路図である。
【図５】実施例の多値フラッシュメモリのデータ読出し時のタイミングを示すタイミングチャートである。
【図６】実施例の多値フラッシュメモリにおける２ビットの書込みデータを４値のデータに変換するデータ変換回路の一実施例を示す論理回路図である。
【図７】実施例の多値フラッシュメモリの書込み時のデータ入力タイミングを示すタイミングチャートである。
【図８】実施例の多値フラッシュメモリの書込み手順を示すフローチャートである。
【図９】データ書込み時の信号タイミングを示すタイミングチャートである。
【図１０】実施例のメモリセルのレイアウト構成および断面構造の一例を示す図。
【図１１】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１２】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１３】メモリセルの他の実施例のレイアウト構成および断面構造の一例を示す図。
【図１４】本発明に係る多値フラッシュメモリの一実施例の概略を示す全体ブロック図である。
【図１５】本発明に係る多値フラッシュメモリの応用システムの一例を示すブロック図である。
【図１６】実施例のフラッシュメモリに使用されるメモリセルの構造およびデータ書込み時の電圧状態を示す模式図である。
【図１７】実施例のフラッシュメモリに使用されるメモリセルの消去時の電圧状態を示す模式図である。
【図１８】４値のフラッシュメモリにおけるメモリセルのしきい値分布を示す説明図である。
【図１９】フラッシュメモリにおけるグランドピンからメモリセルまでのグランドラインの引き回しの例を示す説明図である。
【図２０】フラッシュメモリにおけるメモリセルを構成するＭＯＳＦＥＴのゲート・ソース間電圧とドレイン電流との関係を示す特性図である。
【図２１】実施例の多値フラッシュメモリの読み出し手順を示すフローチャートである。
【図２２】実施例の多値フラッシュメモリの書込み時のデータ線電位の変化を示す図である。
【符号の説明】
１０  メモリアレイ
１１  センスラッチ列
１２ａ，１２ｂ  データラッチ列
１３  Ｘ系アドレスデコーダ
１４  ワードドライブ回路
２０  データ変換回路
２１  バッファ部
２２  データ変換部
ＳＬ  センスラッチ回路
ＤＬＵ，ＤＬＤ  データラッチ回路
ＢＬ  ビット線
ＷＬ  ワード線
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003980731.tif 000023
【図２１】
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【図２２】
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