(57)【特許請求の範囲】
【請求項１】
１つのプリント回路カードと、
複数の電子装置であって、前記複数の電子装置の各々が、対応するスイッチを介して前記プリント回路カードと電気的に通信するように配置された前記複数の電子装置と、
前記複数の電子装置の各々と前記対応するスイッチとの間に電気接続を提供するイネーブル線とを含み、
前記複数の電子装置の各々が、前記対応するスイッチに前記イネーブル線を介してイネーブル信号を提供して、前記スイッチの導通状態または非導通状態を制御するための構造。
【請求項２】
前記電子装置がＤＲＡＭである、請求項１に記載の構造。
【請求項３】
前記スイッチがＦＥＴを含む回路である、請求項１に記載の構造。
【請求項４】
前記イネーブル線とアースの間に抵抗を含む、請求項１に記載の構造。
【請求項５】
前記スイッチがインバータを含む、請求項１に記載の構造。
【請求項６】
前記電子装置が、前記イネーブル線をアースに接続して前記スイッチをイネーブルし、且つ前記イネーブル線を電源に接続して前記スイッチをディスエーブルする手段を含む、請求項５に記載の構造。
【請求項７】
複数の前記プリント回路カードが電気的に相互接続されている、請求項１に記載の構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭメモリ・カードやその他類似の電子アセンブリ用の分離データ・スイッチの制御を改善するための方法および構造を対象とする。メモリ・チップ自体がデータ・フロー・スイッチを制御するための手段を提供することによって、制御に必要な時間が削減され、より高速な動作が可能になる。さらに、分離スイッチの使用がシステムに対してトランスペアレントになり、使用が容易になる。さらに、スイッチを制御するための接続および電子回路が、システム・デバイス制御装置から除去される。この方法は、共通バス接続を有する任意の組の電子アセンブリに適用可能である。
【０００２】
【従来の技術】
コンピュータのメモリ・システムにおいて、小さなメモリ・カード（ＳＩＭＭまたはＤＩＭＭ、シングルまたはデュアル・インライン・メモリ・モジュール）上にメモリ・チップ（ＤＲＡＭ、すなわちダイナミック・ランダム・アクセス・メモリ）を配置するのが一般的な設計技術である。ＤＩＭＭの場合、ＤＲＡＭデバイスのデータ・ピンが、プリント回路カード配線を有するカード・エッジに差し込まれる。ＤＩＭＭ上のいくつかのＤＲＡＭが、単一のデータ・ピンを共用することがあり、特定のＤＲＡＭが、メモリ・コントローラからの一義的の信号（チップ選択）によって選択される。さらに、やはりメモリ・コントローラが所定の時間にデータを読み書きするためにＤＩＭＭのうちの１つだけを選択する状態で、互いにいくつかのＤＩＭＭからのデータ・ピンを接続することができる。同時にアクセスされる１組の共通のＲＡＭは、メモリのランクまたはランクと呼ばれる。その結果、メモリ・コントローラからＤＲＡＭまでのデータ網は、すべてがデータを読み書きする能力を持つ多数のＤＲＡＭチップを有することができる。このような多数の負荷は、データ・バス上に大きなキャパシタンスをもたらし、任意の特定のメモリのランクとの間でデータを送受するためにデータ・バスを電気的にアサートできる速度を制限する。
【０００３】
ＤＩＭＭ上のＤＲＡＭデバイスとカード・エッジ接続との間のデータ接続上にスイッチを導入することによって、データ・バスのキャパシタンスを減少させる提案がなされている。そのようなスイッチをカード・エッジの近くに配置し、導通状態（低インピーダンス）から非導通状態（高インピーダンス）への高速遷移を行える場合や、スイッチ装置のキャパシタンスがＤＩＭＭ上のＤＲＡＭやプリント・カード配線に比べて小さい場合は、データ・バス速度の問題が著しくなることがある。１つの可能性は、流れる電力がきわめて少なく、１ナノ秒未満の速度でスイッチングすることができ、１０オーム以下のオン・インピーダンスを有し、５ピコファラッド（ｐＦ）未満の入力キャパシタンスを有するＣＭＯＳ  ＦＥＴ（相補形金属酸化膜半導体電界効果トランジスタ）デバイスを使用することである。これは、妥当なスイッチである。問題は、このデバイスをターンオンしターンオフするために、システム内のすべてのＦＥＴに高速信号を流さなければならず、したがって、データ・バスをそのとき使用している各ＤＩＭＭは電気的に接続されるが、同一バス上の選択されていない他のＤＩＭＭは接続されないように正確なタイミングでこの信号を制御しなければならないことである。１つの提案は、メモリ・コントローラが、ＦＥＴスイッチに対する制御を提供することであるが、これは、データ・バス速度が速いときにはきわめて困難な問題である。もう１つの提案は、ＦＥＴを制御するためにＤＩＭＭ上に別個のＦＥＴ制御チップを配置することである。これも、メモリ・コントローラがこのチップを制御しなければならず、ＤＩＭＭ上に別の部品が追加され、コストが高まるという点で複雑である。
【０００４】
したがって、追加の制御装置や大域制御回路網を使用せずに高速メモリ・データ・バスにおけるＦＥＴデータ・フロー・スイッチの動作を制御する方法を見つけることが望ましい。これを達成できる方法を本発明において説明する。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の広義の態様は、各メモリ・カード（またはＤＩＭＭ）上にメモリ・デバイス自体によって制御されるＦＥＴデータ・フロー・スイッチを使用することにより、多数のメモリ・カード（またはＤＩＭＭ）を接続するメモリ・データ・バスの速度を改善することである。
【０００６】
特に、クロック倍増データ・バスを有する同期ＤＲＡＭ（ＳＤＲＡＭ−ＤＤＲ）の場合におけるこの技術の応用例を考察するが、この教示が、多数の電子装置を接続するどんな電子的なバスをもカバーすることを理解されたい。
【０００７】
【課題を解決するための手段】
本発明の目的は、プリント回路カードと、複数の電子装置であって、前記複数の電子装置の各々が、対応するスイッチを介して前記プリント回路カードと電気的に通信するように配置された前記複数の電子装置と、及び前記複数の電子装置のそれぞれと前記対応するスイッチとの間に電気接続を提供して前記スイッチにイネーブル信号を提供する、前記複数の電子装置のそれぞれ用のイネーブル線とを含む構造によって達成される。
【０００８】
【発明の実施の形態】
図１は、高速ＳＤＲＡＭ−ＤＤＲ  ＤＩＭＭの設計における最新従来技術を示す。プリント回路カード１１０上には多数のＳＤＲＡＭ−ＤＤＲ装置１００がある。カード・エッジ１２０上の信号は、ＤＲＡＭ間のデータ接続１４０とカード・エッジとの間の最大距離ができるだけ短くなるように調整される。現在ＪＥＤＥＣ規格委員会に提示されている設計では、最大のデータ線は約１５ｍｍである。各ＤＩＭＭ上の１個または２個のＤＲＡＭが、データ線を共有することができる。さらに多くのＤＲＡＭデバイスを有する他のＤＩＭＭを、１本のデータ線を共用する４個さらには８個のＤＲＡＭで構成することができる。これらのＤＩＭＭは、ＤＲＡＭとＤＩＭＭカード・エッジとの間のプリント回路カードの長さを増大させる。
【０００９】
図２は、図１のデータ接続１４０をどのようにしてスイッチ装置２１０を介して接続できるかを示す。接続は、プリント・カードの配線２４０によってＲＡＭ２５０からスイッチまで延び、次にプリント・カード配線２２０を介してスイッチからカード・エッジまで延びる。この場合、スイッチ装置２１０は、ＲＡＭからの４本のデータ線２４０のそれぞれに１個ずつ計４個のスイッチを含む。スイッチ２１０は、イネーブル信号によって導通状態または非導通状態にされる。プリント回路カード２７０上の９個のスイッチ装置用のイネーブル信号は、プリント回路カード線２６０を介して互いに接続され、図示しないメモリ・コントローラによる制御を受けるためにカード・エッジに接続される。この方法は、当業界では周知であり、たとえば、スイッチ装置はＣＭＯＳ  ＮＦＥＴである。この場合、イネーブル線２６０は、ＮＦＥＴのゲートに接続され、接地されてＦＥＴをディスエーブルし、ＦＥＴ動作電圧ＶＣＣにされてＦＥＴをイネーブルし、すなわちＦＥＴを導通させる。別法として、スイッチ・イネーブル線２６０を、メモリ・カード２７０上に配置された追加のコントローラで制御することもできる。どちらの技術も、外部コントローラと大量のプリント回路配線を使用するため、装置２１０のスイッチング時間を短縮することに関連する問題がある。また、これらの技術は、高速のデータ・バス・アクセスを可能にするのに十分な速さでスイッチをイネーブル／ディスイネーブルする場合に、コントローラ論理回路に対するタイミング要件が厳しい。
【００１０】
図３は、本発明を示す。この場合、ＦＥＴイネーブル線３１０が、ＲＡＭ３３０に直接接続され、他のすべての接続は図２と同じである。この場合、線３１０が抵抗３２０にも接続され、次いでアースに接続されている。これは、複数のＲＡＭがＦＥＴへの接続を共用しているおり、一時に１個のＲＡＭだけが選択されてＦＥＴをイネーブルするときに有用である。この周知のタイプの接続は、「ドット・オア」と呼ばれ、線を切り換えるために１個のデバイスが線をアサートする（線をＦＥＴまたはＲＡＭ供給電圧ＶＣＣに駆動する）だけでよい。抵抗Ｒは、どの装置も線をアサートしない場合にスイッチ・イネーブル線をアースに迅速に復元させるのに十分な大きさ（約５０〜１００オーム）でなければならない。抵抗はさらに大きくすることができ、イネーブル線をアサート解除したとき、ＲＡＭがまず線をアースに駆動し、次いで線を解除する場合に、切換速度を速めることができる。
【００１１】
別法として、スイッチ装置中にインバータを入れて、イネーブル信号をアースにアサートして装置をイネーブルし、供給電圧にして装置をディスエーブルすることもできる。この選択肢は、ＲＡＭとスイッチの電圧を別にできるという点で柔軟性が高い。また、より複雑なスイッチ、すなわち並列のＰＦＥＴとＮＦＥＴで、相補形のパス・ゲートを形成することも可能となる。メモリ・カード上のすべてのスイッチ装置３１０が同時にイネーブルできれば、メモリ・カード上の同じランクのすべてのメモリ・チップがアクセスされるので好ましい。
【００１２】
図４は、図３の複数のメモリ・カードをどのようにして接続できるかを示す。メモリ・カードから出る信号の数は図１と同じであり、すなわち、メモリ・コントローラやＤＩＭＭコネクタを変更せずに、図３のスイッチ・カードを、図１の従来のメモリ・カードの代わりに使用することができることに留意されたい。これは、製品の後方互換性にとって重要である。４枚のカード（４１０、４２０、４３０、４４０）のうちの１枚のカードのＦＥＴだけが任意の同じ時間にイネーブルされるため、データ・バスの負荷がより軽くなり、図１のメモリ・カードで図４のメモリ・カードを置き換えた場合よりも高速に動作することができる。
【００１３】
本発明は、メモリ・デバイス３３０が、新しい信号、すなわちデータＦＥＴイネーブル線３１０の信号を提供することを必要とする。この信号は、データがＲＡＭに対して読み書きされる前またはそれと同時に駆動されることが好ましい。したがって、ＲＡＭは、バス上に読取りデータまたは書込みデータがバス上に現れる前に読み書き動作を行うべきであると知っていることが好ましい。すべてのＲＡＭ装置は読取り動作について予め知っている。読取りデータをデータ・バス上に駆動する前にまずＲＡＭから取り出さなければならないからである。しかしながら、最近になって初めて、書込み待ち時間、すなわちＲＡＭが書込みモードに入るように命令されてから書込みデータがＲＡＭのピンに現われるまでの遅延を有する高速ＲＡＭが作成された。本発明がうまく働くには、書込み待ち時間が、ＲＡＭが書込みコマンドを認識しＦＥＴイネーブル信号をアサートするのに必要な時間と等しいかまたはそれよりも長くなければならない。高速ＲＡＭの設計に書込み待ち時間を新しく導入することにより本発明が可能になる。
【００１４】
要約すると、スイッチとそのスイッチを制御する手段を導入することによって、高速メモリ・データ・バスのキャパシタンスを減少させる方法について述べた。スイッチは、ＤＩＭＭ上のＤＲＡＭデバイスとカード・エッジ接続との間のデータ接続上に配置される。スイッチが、最も高速の通信を可能にすべき場合、同時または約１ナノ秒以下に素早くスイッチを切り換えなければならない。また、スイッチが任意選択であり、すなわち、メモリ・コントローラが、メモリ・デバイスに適切にアクセスするためにスイッチについて知っている必要がない場合が最善である。メモリ・デバイスすなわちＲＡＭ自体がスイッチの動作を制御する場合、高速動作と任意使用のどちらの要件も満たされる。
【００１５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１６】
（１）  １つのプリント回路カードと、
複数の電子装置であって、前記複数の電子装置の各々が、対応するスイッチを介して前記プリント回路カードと電気的に通信するように配置された前記複数の電子装置と、及び
前記複数の電子装置の各々と前記対応するスイッチとの間に電気接続を提供して前記スイッチにイネーブル信号を提供する、前記複数の電子装置の各々のためのイネーブル線と
を含む構造。
（２）  前記電子装置がＤＲＡＭである、（１）に記載の構造。
（３）  前記スイッチがＦＥＴを含む回路である、（１）に記載の構造。
（４）  前記イネーブル線とアースの間に抵抗を含む、（１）に記載の構造。
（５）  前記電子装置が、前記イネーブル線をイネーブルして、導通状態と非導通状態の間で前記スイッチをイネーブルしかつディスエーブルするための手段を提供する、（１）に記載の構造。
（６）  前記スイッチがインバータを含む、（１）に記載の構造。
（７）  前記電子装置が、前記イネーブル線をアースに接続して前記スイッチをイネーブルし、且つ前記イネーブル線を電源に接続して前記スイッチをディスエーブルする手段を含む、（６）に記載の構造。
（８）  複数のプリント回路カードが電気的に相互接続されている、（１）に記載の構造。
（９）  半導体スイッチと、１つまたは複数の半導体装置と、前記スイッチおよび前記１つまたは複数の装置を含む印刷配線カードと、及び前記スイッチの切換動作を制御する、前記半導体装置のための手段とを含む構造であって、前記スイッチと前記半導体装置との間で共通信号を共用する、前記構造。
（１０）  前記プリント半導体スイッチが電界効果トランジスタであり、前記半導体装置がＤＲＡＭである、（９）に記載の構造。
（１１）  前記手段が、「ドット・オア」論理構成である、（９）に記載の構造。
【図面の簡単な説明】
【図１】  従来技術のメモリ・カード（ＤＩＭＭ）上のＤＲＡＭメモリ・デバイスの部品配置を示す図である。
【図２】ＦＥＴ制御信号がカード・エッジに接続され、コントローラ（図示せず）からこれを供給しなければならない。従来技術のＲＡＭからＤＩＭＭカード・エッジにデータ信号を接続または切断するために使用されるデータ・フロー・スイッチ装置（ＦＥＴ）を備えた図１のＤＩＭＭを示す図である。
【図３】ＦＥＴに接続されたＤＲＡＭにＦＥＴ制御信号が接続されている点以外は図２と同様のＤＩＭＭを示す図である。
【図４】共通のデータ・バス上の図３と同様の１組のＤＩＭＭの図である。
【符号の説明】
１００  ＳＤＲＡＭ−ＤＤＲ装置
１１０  プリント回路カード
１２０  カード・エッジ
１４０  データ接続
２１０  スイッチ装置
２２０  プリント・カード配線
２４０  データ線
２６０  イネーブル線
２７０  メモリ・カード
３１０  ＦＥＴイネーブル線
３２０  抵抗
３３０  メモリ・デバイス
４１０  カード
４２０  カード
４３０  カード
４４０  カード
【図１】
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【図２】
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【図３】
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【図４】
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