(57)【特許請求の範囲】
【請求項１】
複数のディープｐ形ウェル層（１２、１２ａ、１２ｂ）をｎ形基板（１０）内にイオン注入により形成するステップ、
上記各ディープｐ形ウェル層（１２、１２ａ、１２ｂ）内にｎ形ウェル（１４、１４ａ、１４ｂ）をイオン注入により形成するステップ、
上記ｎ形基板（１０）内のＣＭＯＳ装置領域第１ディープｐ形ウェル層（１２ａ）及び第２ディープｐ形ウェル層（１２ｂ）間の適当な位置に複数のｐ形ウェル（１３ａ、１３ｂ）をイオン注入により形成するステップ、
フラッシュメモリセル領域ディープｐ形ウェル層（１２）内の上記ｎ形ウェル（１４）の表面に浅いｐ形レイアウト領域（１５）をイオン注入により形成するステップ、
上記ｎ形基板（１０）上にチャネル酸化層（２０）を成長させ並びに第１ポリシリコン層（２２）を堆積させるステップ、
上記チャネル酸化層（２０）と第１ポリシリコン層（２２）をエッチングして、上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル（１４）の上の部分を残すステップ、
ＯＮＯ層（２４）を上記残された第１ポリシリコン層（２２）の上に堆積させるステップ、
厚い酸化層（２５）を、ＣＭＯＳ装置領域内の第１ディープｐ形ウェル層（１２ａ）及び第１ｐ形ウェル（１３ａ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、
薄い酸化層（２６）を、ＣＭＯＳ装置領域内の第２ディープｐ形ウェル層（１２ｂ）及び第２ｐ形ウェル（１３ｂ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、
第２ポリシリコン層（２７）を上記ｎ形基板（１０）全面の上に堆積させるステップ、
上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル層（１４）上の上記チャネル酸化層（２０）と上記第１及び第２ポリシリコン層（２２、２７）とＯＮＯ層（２４）をエッチングし、両側が露出した矩形重畳層（３０）を形成するステップ、
酸化作用を進行させ、該矩形重畳層（３０）の露出した両面と該ｎ形ウェル層（１４）の表面間に、微細型酸化層（２１）を形成するステップ、
ディープｐ形レイアウト領域（１６）を、該矩形重畳層（３０）の一側にあって該ｎ形ウェル（１４）内にイオン注入して形成するステップ、
複数のｎ形レイアウト領域（１７）（１８）を該ｎ形ウェル（１４）内にあって、該矩形重畳層（３０）の両側にイオン注入により形成し、且つｎ形レイアウト領域（１７）を上記ディープｐ形レイアウト領域（１６）内に位置せしめるステップ、
上記ｎ形基板（１０）内にイオン注入により形成した各ｎ形ウェル（１４、１４ａ、１４ｂ）とｐ形ウェル層（１２、１２ａ、１２ｂ）上に堆積した上記厚い酸化層（２５）と上記薄い酸化層（２６）と上記第２ポリシリコン層（２７）をエッチングし、それぞれ一つの重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を形成するステップ、
第１ライトｎ形ドープイオン注入領域（１３０ｂ）を、上記ｐ形ウェル（１３ｂ）上の１つの上記重畳層（３０ｃ）の両側にイオン注入により形成するステップ、
第１ライトｐ形ドープイオン注入領域（１４０ｂ）を、上記ｎ形ウェル（１４ｂ）上の１つの上記重畳層（３０ｄ）の両側にイオン注入により形成するステップ、
第２ライトｎ形ドープイオン注入領域（１３０ａ）を、その他のもう一つのｐ形ウェル（１３ａ）上の重畳層（３０ｂ）の両側にイオン注入により形成するステップ、
第２ライトｐ形ドープイオン注入領域（１４０ａ）を、上記ｎ形ウェル（１４ａ）上のもう一つの上記重畳層（３０ａ）の両側にイオン注入により形成するステップ、
サイドウォールスペーサ（１２０ａ、１２０ｂ）を上記矩形重畳層（３０）と上記各重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）の両側に形成するステップ、
上記各ｐ形ウェル（１３ａ、１３ｂ）上の重畳層（３０ｂ、３０ｃ）の両側にｎ形レイアウト領域（１３１ａ、１３１ｂ）をイオン注入により形成するステップ、
上記各ｎ形ウェル（１４ａ、１４ｂ）上の重畳層（３０ａ、３０ｄ）の両側にｐ形レイアウト領域（１４１ａ、１４１ｂ）をイオン注入により形成するステップ、
一つの絶縁層（３２）を形成して上記ｎ形基板（１０）上の上記矩形重畳層（３０）と全ての上記重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を被覆させるステップ、
上記ｎ形基板（１０）上の上記矩形重畳層（３０）の一側及び各重畳層（３０ａ、３０ｂ、３０ｃ及び３０ｄ）の両側にコンタクトチャネル（３３）を形成し、一部のイオン注入領域を露出させるステップ、
第１金属層（４０）を上記絶縁層（３２）の上に堆積させ、並びに局部エッチングして該コンタクトチャネル（３３）中に第１金属線（４０１）を連接させるステップ、
以上の各ステップを含むことを特徴とする、嵌入式フラッシュメモリセル構造の製造方法。
【請求項２】
前記第１金属層を前記絶縁層の上に堆積させ、並びに局部エッチングして該コンタクトチャネル中に第１金属線を連接させるステップの後に、ａ．第１誘電層を上記第１金属層の上に堆積させ、並びに複数のコンタクトチャネルをエッチングするステップ、ｂ．第２金属層を第１誘電層の上に形成し、並びに局部エッチングし、一部のコンタクトチャネル中に第２金属線を連接させるステップ、ｃ．ステップａ、ｂを重複して行い必要な設計の層数とするステップ、ｄ．一つの保護層を堆積させて最後の金属層の上を被覆するステップ、を含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【請求項３】
前記ＯＮＯ層を該第１ポリシリコン層の上に堆積させるステップの後に一部の該ＯＮＯ層をエッチングするステップを有することを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【請求項４】
前記第２ポリシリコン層を該薄い酸化層の上に堆積させるステップの後に、タングテンけい素合金を該第２ポリシリコン層の上に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【請求項５】
前記基板上の矩形重畳層の上方及びその一側と各重畳層の上方及び両側にコンタクトチャネルをエッチングするステップの後に、シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【請求項６】
前記シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップの後に、上記ｎ形ウェル層とｐ形ウェル層内のイオン注入領域を深くすることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【請求項７】
前記ｎ形をｐ形に置き換えると同時に、前記ｐ形をｎ形に置き換えることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法に係り、特に、ＣＭＯＳ装置とフラッシュメモリセルを結合させるもので、基板上にフラッシュメモリセル構造とＣＭＯＳ装置を同時に製作して製造コストを下げ、製造工程を簡素化し、且つＣＭＯＳ装置に高電圧操作と低電圧操作の機能を保留し、フラッシュメモリセルとＣＭＯＳ装置の装置間の操作効率を有効に改善し、且つその全体体積もこの両者を別個に生産してから結合するよりも小さくする製造方法に関する。
【０００２】
【従来の技術】
周知のフラッシュメモリとＣＭＯＳロジック回路の多くはそれぞれ設計生産され、組合せ使用上、設計者の必要により回路設計を選択組合せ可能であるが、整合後の体積が場所をとり、科学技術が日々進歩する今日にあって過大であり、特に現在、業界製品の多くは規格化の傾向にあり、ほとんどの製品の相互組合せは一定の様式を有し、ゆえにもし大部分の規格設定で、一つのフラッシュメモリとＣＭＯＳロジック回路の整合集積回路を設計すれば、有効にその占有空間を減少できる。
【０００３】
このため、上述の問題に対し、有効にフラッシュメモリセルとＣＭＯＳ装置の装置間の操作効率を向上でき、且つその全体体積もこの両者を別個に製造した後に結合したものより小さくできる解決方法が求められている。
【０００４】
【発明が解決しようとする課題】
本発明の主要な目的は、一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法を提供することにあり、それは基板上に同時にフラッシュメモリセルとＣＭＯＳロジック装置を形成し、以てフラッシュメモリセル構造とＣＭＯＳロジック装置を結合し、並びに整合体積空間を縮小する目的を達成する製造方法であるものとする。
【０００５】
本発明の次の目的は、一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法を提供することにあり、それは、ＣＭＯＳ装置の進行可能な高電圧操作と低電圧操作部分を保留し、ゆえに有効に全体の操作効率を高める製造方法であるものとする。
【０００６】
【課題を解決するための手段】
請求項１の発明は、複数のディープｐ形ウェル層（１２、１２ａ、１２ｂ）をｎ形基板（１０）内にイオン注入により形成するステップ、上記各ディープｐ形ウェル層（１２、１２ａ、１２ｂ）内にｎ形ウェル（１４、１４ａ、１４ｂ）をイオン注入により形成するステップ、上記ｎ形基板（１０）内のＣＭＯＳ装置領域第１ディープｐ形ウェル層（１２ａ）及び第２ディープｐ形ウェル層（１２ｂ）間の適当な位置に複数のｐ形ウェル（１３ａ、１３ｂ）をイオン注入により形成するステップ、  フラッシュメモリセル領域ディープｐ形ウェル層（１２）内の上記ｎ形ウェル（１４）の表面に浅いｐ形レイアウト領域（１５）をイオン注入により形成するステップ、上記ｎ形基板（１０）上にチャネル酸化層（２０）を成長させ並びに第１ポリシリコン層（２２）を堆積させるステップ、上記チャネル酸化層（２０）と第１ポリシリコン層（２２）をエッチングして、上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル（１４）の上の部分を残すステップ、ＯＮＯ層（２４）を上記残された第１ポリシリコン層（２２）の上に堆積させるステップ、厚い酸化層（２５）を、ＣＭＯＳ装置領域内の第１ディープｐ形ウェル層（１２ａ）及び第１ｐ形ウェル（１３ａ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、薄い酸化層（２６）を、ＣＭＯＳ装置領域内の第２ディープｐ形ウェル層（１２ｂ）及び第２ｐ形ウェル（１３ｂ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、  第２ポリシリコン層（２７）を上記ｎ形基板（１０）全面の上に堆積させるステップ、上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル層（１４）上の上記チャネル酸化層（２０）と上記第１及び第２ポリシリコン層（２２、２７）とＯＮＯ層（２４）をエッチングし、両側が露出した矩形重畳層（３０）を形成するステップ、酸化作用を進行させ、該矩形重畳層（３０）の露出した両面と該ｎ形ウェル層（１４）の表面間に、微細型酸化層（２１）を形成するステップ、ディープｐ形レイアウト領域（１６）を、該矩形重畳層（３０）の一側にあって該ｎ形ウェル（１４）内にイオン注入して形成するステップ、複数のｎ形レイアウト領域（１７）（１８）を該ｎ形ウェル（１４）内にあって、該矩形重畳層（３０）の両側にイオン注入により形成し、且つｎ形レイアウト領域（１７）を上記ディープｐ形レイアウト領域（１６）内に位置せしめるステップ、上記ｎ形基板（１０）内にイオン注入により形成した各ｎ形ウェル（１４、１４ａ、１４ｂ）とｐ形ウェル層（１２、１２ａ、１２ｂ）上に堆積した上記厚い酸化層（２５）と上記薄い酸化層（２６）と上記第２ポリシリコン層（２７）をエッチングし、それぞれ一つの重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を形成するステップ、第１ライトｎ形ドープイオン注入領域（１３０ｂ）を、上記ｐ形ウェル（１３ｂ）上の１つの上記重畳層（３０ｃ）の両側にイオン注入により形成するステップ、第１ライトｐ形ドープイオン注入領域（１４０ｂ）を、上記ｎ形ウェル（１４ｂ）上の１つの上記重畳層（３０ｄ）の両側にイオン注入により形成するステップ、第２ライトｎ形ドープイオン注入領域（１３０ａ）を、その��のもう一つのｐ形ウェル（１３ａ）上の重畳層（３０ｂ）の両側にイオン注入により形成するステップ、第２ライトｐ形ドープイオン注入領域（１４０ａ）を、上記ｎ形ウェル（１４ａ）上のもう一つの上記重畳層（３０ａ）の両側にイオン注入により形成するステップ、サイドウォールスペーサ（１２０ａ、１２０ｂ）を上記矩形重畳層（３０）と上記各重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）の両側に形成するステップ、上記各ｐ形ウェル（１３ａ、１３ｂ）上の重畳層（３０ｂ、３０ｃ）の両側にｎ形レイアウト領域（１３１ａ、１３１ｂ）をイオン注入により形成するステップ、上記各ｎ形ウェル（１４ａ、１４ｂ）上の重畳層（３０ａ、３０ｄ）の両側にｐ形レイアウト領域（１４１ａ、１４１ｂ）をイオン注入により形成するステップ、一つの絶縁層（３２）を形成して上記ｎ形基板（１０）上の上記矩形重畳層（３０）と全ての上記重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を被覆させるステップ、上記ｎ形基板（１０）上の上記矩形重畳層（３０）の一側及び各重畳層（３０ａ、３０ｂ、３０ｃ及び３０ｄ）の両側にコンタクトチャネル（３３）を形成し、一部のイオン注入領域を露出させるステップ、第１金属層（４０）を上記絶縁層（３２）の上に堆積させ、並びに局部エッチングして該コンタクトチャネル（３３）中に第１金属線（４０１）を連接させるステップ、以上の各ステップを含むことを特徴とする、嵌入式フラッシュメモリセル構造の製造方法としている。
請求項２の発明は、前記第１金属層を前記絶縁層の上に堆積させ、並びに局部エッチングして該コンタクトチャネル中に第１金属線を連接させるステップの後に、ａ．第１誘電層を上記第１金属層の上に堆積させ、並びに複数のコンタクトチャネルをエッチングするステップ、ｂ．第２金属層を第１誘電層の上に形成し、並びに局部エッチングし、一部のコンタクトチャネル中に第２金属線を連接させるステップ、ｃ．ステップａ、ｂを重複して行い必要な設計の層数とするステップ、ｄ．一つの保護層を堆積させて最後の金属層の上を被覆するステップ、を含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項３の発明は、前記ＯＮＯ層を該第１ポリシリコン層の上に堆積させるステップの後に一部の該ＯＮＯ層をエッチングするステップを有することを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項４の発明は、前記第２ポリシリコン層を該薄い酸化層の上に堆積させるステップの後に、タングテンけい素合金を該第２ポリシリコン層の上に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項５の発明は、前記基板上の矩形重畳層の上方及びその一側と各重畳層の上方及び両側にコンタクトチャネルをエッチングするステップの後に、シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項６の発明は、前記シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップの後に、上記ｎ形ウェル層とｐ形ウェル層内のイオン注入領域を深くすることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項７の発明は、前記ｎ形をｐ形に置き換えると同時に、前記ｐ形をｎ形に置き換えることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
【０００７】
【発明の実施の形態】
図１から図２６に示されるのは本発明の好ましい一つの実施例の各ステップを示す断面図である。図示されるように、本実施例のステップは以下を包括する。
ステップＡ： フラッシュメモリセル領域ディープｐ形ウェル層１２、及びＣＭＯＳ装置領域第１ディープｐ形ウェル層１２ａ、第２ディープｐ形ウェル層１２ｂを、ｎ形基板１０内の適当な位置にあってイオン注入して配置する。これは図１に示されるとおりである。
ステップＢ： フラッシュメモリセル領域ディープｐ形ウェル層１２内にｎ形ウェル層１４をイオン注入して配置し、該ＣＭＯＳ装置領域第１ディープｐ形ウェル層１２ａ内において第１ｎ形ウェル層１４ａをイオン注入して配置し、第２ディープｐ形ウェル層１２ｂ内に第２ｎ形ウェル層１４ｂをイオン注入して配置する。これは図２に示されるとおりである。
ステップＣ： ｎ形基板１０内のＣＭＯＳ装置領域第１ディープｐ形ウェル及び第２ディープｐ形ウェル間の適当な位置に更にイオン注入して配置して第１ｐ形ウェル１３ａと第２ｐ形ウェル１３ｂを形成する。これは図３に示されるとおりである。
ステップＤ： フラッシュメモリセル領域ディープｐ形ウェル層１２内のｎ形ウェル層１４の表面にイオン注入により浅いｐ形レイアウト領域１５を形成する。これは図４に示されるとおりである。
ステップＥ： チャネル酸化層２０を基板１０の上に成長させ、並びに第１ポリシリコン層２２を堆積させる。これは図５に示されるとおりである。
ステップＦ： ＣＭＯＳ装置領域のチャネル酸化層２０と第１ポリシリコン層２２をエッチングする。これは図６に示されるとおりである。
ステップＧ： ＯＮＯ層２４を第１ポリシリコン層２２の上に堆積させ、並びにＣＭＯＳ装置領域のＯＮＯ層２４をエッチングする。これは図７に示されるとおりである。
ステップＨ： ＣＭＯＳ装置領域の上に厚い酸化層２５を成長させ、並びに局部エッチングして第２ｎ形ウェル層１４ｂと第２ｐ形ウェル１３ｂ上の厚い酸化層２５を除去する。これは図８に示されるとおりである。
ステップＩ： ＣＭＯＳ装置領域の第２ｎ形ウェル層１４ｂと第２ｐ形ウェル層１３ｂの上に薄い酸化層２６を成長させる。これは図９に示されるとおりである。
ステップＪ： 第２ポリシリコン層２７とタングステン合金層２８を堆積させる。これは図１０に示されるとおりである。
ステップＫ： フラッシュメモリセル領域のチャネル酸化層２０と各成長層と堆積層をエッチングし、矩形重畳層３０を形成する。この矩形重畳層３０の両側は露出したチャネル酸化層ブロックとされ、並びに酸化作用を進行し、該矩形重畳層３０と該ｎ形ウェル層１４の表面間に微細型酸化層２１を形成する。これは図１１に示されるとおりである。
ステップＬ： フラッシュメモリセル領域内の矩形重畳層３０の一側にあって、イオン注入でディープｐ形レイアウト領域１６をｎ形ウェル層１４内に設ける。これは図１２に示されるとおりである。
ステップＭ： フラッシュメモリセル領域内の矩形重畳層３０の両側にあって、それぞれイオン注入によりｎ形レイアウト領域１７、１８を、該ｎ形ウェル層１４内において形成する。これは図１３に示されるとおりである。
ステップＮ： ＣＭＯＳ装置領域の上に設けられた各成長層と各堆積層をエッチングして、それぞれ一つの重畳層３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。これは図１４に示されるとおりである。
ステップＯ： 第１ライトｎ形ドープイオン注入領域１３０ｂを、ＣＭＯＳ装置領域第２ｐ形ウェル層１３ｂの上の重畳層３０ｃの両側にイオン注入により形成する。これは図１５に示されるとおりである。
ステップＰ： 第１ライトｐ形ドープイオン注入領域１４０ｂを、ＣＭＯＳ装置領域第２ｐ形ウェル１３ｂの上の重畳層３０ｄの両側にイオン注入して配置する。これは図１６に示されるとおりである。
ステップＱ： 第２ライトｎ形ドープイオン注入領域１３０ａを、ＣＭＯＳ装置領域第１ｐ型ウェル１３ａの上の重畳層３０ｂの両側にイオン注入して配置する。これは図１７に示されるとおりである。
ステップＲ： 第２ライトｐ形ドープイオン注入領域１４０ａを、ＣＭＯＳ装置領域第１ｎ型ウェル１４ａの上の重畳層３０ａの両側にイオン注入して配置する。これは図１８に示されるとおりである。
ステップＳ： 一つの絶縁層を堆積し、並びにエッチングしてサイドウォールスペーサ１２０ａ、１２０ｂをフラッシュメモリセル領域内の矩形重畳層３０の両側と、該ＣＭＯＳ装置領域の第１ｐ形ウェル１３ａの上の重畳層３０ｂの両側に形成し、比較的濃いｎ形レイアウト領域１３１ｂを第２ｐ形ウェル１３ｂの上の重畳層３０ｃの両側にイオン注入して配置し、比較的濃いｎ形レイアウト領域１３１ａをレイアウトする。これは図１９に示されるとおりである。
ステップＴ： ＣＭＯＳ装置領域の第１ｎ形ウェル層１４ａ上の重畳層３０ａの両側に、比較的濃いｐ形レイアウト領域１４１ｂをイオン注入して配置し、第２ｎ形ウェル１４ｂの上の重畳層３０ｄの両側に、比較的濃いｐ形レイアウト領域１４１ｂをレイアウトする。これは図２０に示されるとおりである。
ステップＵ： 一つの絶縁層３２を形成して基板１０上の全ての矩形重畳層及び各重畳層３０ａ、３０ｂ、３０ｃ及び３０ｄを被覆する。これは図２１に示されるとおりである。
ステップＶ： 基板１０の上の矩形重畳層３０の一側及び各重畳層３０ａ、３０ｂ、３０ｃ及び３０ｄの両側にコンタクトチャネル３３を設け、その一部のイオン注入領域を暴露し、並びにシリサイド３４を各コンタクトチャネル３３の下のイオン注入領域内に堆積させ、続いて、深い部分のｎ形ウェルとｐ形ウェル内のイオン注入領域を加え、これにより堆積したシリサイド３３４の接合面への浸透貫通を防止する。これは図２２に示されるとおりである。
ステップＷ： 第１金属層４０を絶縁層３２の上に堆積させ、並びに局部エッチングし、コンタクトチャネル３３中に第１金属線４０１を連接させる。これは図２３に示されるとおりである。
ステップＸ： 第１誘電層４２を第１金属層４０の上に堆積させ、並びに複数のコンタクトチャネル４２２をエッチングする。これは図２４に示されるとおりである。
ステップＹ： 第２金属層４４を第１誘電層４２の上に形成し、並びに局部エッチングし、一部のコンタクトチャネル４２２中に第２金属線４４１を連接させる。これは図２５に示されるとおりである。
ステップＺ： ステップＸ、Ｙを重複して行い必要な設計の層数とし、最後に一つの保護層５０を堆積させて金属層の上を被覆する。これは図２６に示されるとおりである。
【０００８】
このほか、特に、本発明では低電圧ＣＭＯＳ装置及び高電圧ＣＭＯＳ装置が設けられ、その低電圧ＣＭＯＳ装置はロジック制御、デコーダの用途に用いられる。高電圧ＣＭＯＳ装置は、高電圧スイッチ、ワード線ドライバ用途に用いられる。低電圧ＣＭＯＳ装置は快速操作の要求を満足させる必要があり、高電圧ＣＭＯＳ装置は比較的高いブレークダウン電圧を受ける必要がある。該フラッシュメモリセルの操作モードは以下の表１に示されるように、読み取り時には、そのワード線電圧が３．３Ｖで、ビット線電圧が０Ｖで、ソース線電圧は１ボルトである。
【表１】
0004022049.tif 000002
【０００９】
【発明の効果】
総合すると、本発明はチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法に係り、特に、ＣＭＯＳ装置とフラッシュメモリセルを結合させた構造の製造方法であり、それは有効にフラッシュメモリセルとＣＭＯＳ装置の相対間の操作効率を改善するだけでなく、全体体積も、両者を各自設計生産後に結合させたものより小さくしている。ゆえに本発明は新規性、進歩性及び産業上の利用価値を有し、特許請求の要件を具備している。
【００１０】
なお、以上の説明は、本発明の好ましい一つの実施例に係るものに過ぎず、本発明の実施範囲を限定するものではなく、即ちこの構造中のｐ形半導体とｎ形半導体は相互に互換の材質とされ、例えばｎ形ウェル／ディープｐ形ウェル／ｎ形基板モードはまた、ｐ形ウェル／ディープｎ形ウェル／ｐ形基板モードとなすことができる。本発明の請求範囲に記載の形状、構造、特徴及び精神に基づく変化及び修飾は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】本発明の好ましい一つの実施例のステップ断面図である。
【図２】本発明の好ましい一つの実施例のステップ断面図である。
【図３】本発明の好ましい一つの実施例のステップ断面図である。
【図４】本発明の好ましい一つの実施例のステップ断面図である。
【図５】本発明の好ましい一つの実施例のステップ断面図である。
【図６】本発明の好ましい一つの実施例のステップ断面図である。
【図７】本発明の好ましい一つの実施例のステップ断面図である。
【図８】本発明の好ましい一つの実施例のステップ断面図である。
【図９】本発明の好ましい一つの実施例のステップ断面図である。
【図１０】本発明の好ましい一つの実施例のステップ断面図である。
【図１１】本発明の好ましい一つの実施例のステップ断面図である。
【図１２】本発明の好ましい一つの実施例のステップ断面図である。
【図１３】本発明の好ましい一つの実施例のステップ断面図である。
【図１４】本発明の好ましい一つの実施例のステップ断面図である。
【図１５】本発明の好ましい一つの実施例のステップ断面図である。
【図１６】本発明の好ましい一つの実施例のステップ断面図である。
【図１７】本発明の好ましい一つの実施例のステップ断面図である。
【図１８】本発明の好ましい一つの実施例のステップ断面図である。
【図１９】本発明の好ましい一つの実施例のステップ断面図である。
【図２０】本発明の好ましい一つの実施例のステップ断面図である。
【図２１】本発明の好ましい一つの実施例のステップ断面図である。
【図２２】本発明の好ましい一つの実施例のステップ断面図である。
【図２３】本発明の好ましい一つの実施例のステップ断面図である。
【図２４】本発明の好ましい一つの実施例のステップ断面図である。
【図２５】本発明の好ましい一つの実施例のステップ断面図である。
【図２６】本発明の好ましい一つの実施例のステップ断面図である。
【図２７】本発明の好ましい一つの実施例の回路表示図である。
【符号の説明】
１０     基板
１２     フラッシュメモリセル領域ｐ形ウェル層
１２ａ   ＣＭＯＳ装置領域第１ディープｐ形ウェル層
１２ｂ   ＣＭＯＳ装置領域第２ディープｐ形ウェル層
１２０ａ サイドウォールスペーサ
１２０ｂ サイドウォールスペーサ
１３ａ   ＣＭＯＳ装置領域第１ｐ形ウェル
１３ｂ   ＣＭＯＳ装置領域第２ｐ形ウェル
１３０ａ 高電圧ライトドープｎ形イオン注入領域
１３０ｂ 低電圧ライトドープｎ形イオン注入領域
１４     フラッシュメモリセル領域ｎ形ウェル層
１４ａ   ＣＭＯＳ装置領域第１ｎ形ウェル層
１４ｂ   ＣＭＯＳ装置領域第２ｎ形ウェル層
１４０ａ 高電圧ライトドープｐ形イオン注入領域
１４０ｂ 低電圧ライトドープｐ形イオン注入領域
１５     フラッシュメモリセル領域の浅いｐ形レイアウト領域
１６     フラッシュメモリセル領域の深いｐ形レイアウト領域
１７     フラッシュメモリセル領域のｎ形レイアウト領域
１８     フラッシュメモリセル領域のｎ形レイアウト領域
２０     チャネル酸化層
２１     微細形酸化層
２２     第１ポリシリコン層
２４     ＯＮＯ層
２５     厚い酸化層
２６     薄い酸化層
２７     第２ポリシリコン層
２８     タングステンケイ素合金
３０     矩形重畳層
３０ａ、３０ｂ、３０ｃ、３０ｄ   重畳層
３２     絶縁層
３３     コンタクトチャネル
３４     シリサイド
４０     第１金属層
４０１   第１金属線
４２     第１誘電層
４２２   コンタクトチャネル
４４     第２金属層
４４１   第２金属線
５０     保護層
【図１】
0004022049.tif 000003
【図２】
0004022049.tif 000004
【図３】
0004022049.tif 000005
【図４】
0004022049.tif 000006
【図５】
0004022049.tif 000007
【図６】
0004022049.tif 000008
【図７】
0004022049.tif 000009
【図８】
0004022049.tif 000010
【図９】
0004022049.tif 000011
【図１０】
0004022049.tif 000012
【図１１】
0004022049.tif 000013
【図１２】
0004022049.tif 000014
【図１３】
0004022049.tif 000015
【図１４】
0004022049.tif 000016
【図１５】
0004022049.tif 000017
【図１６】
0004022049.tif 000018
【図１７】
0004022049.tif 000019
【図１８】
0004022049.tif 000020
【図１９】
0004022049.tif 000021
【図２０】
0004022049.tif 000022
【図２１】
0004022049.tif 000023
【図２２】
0004022049.tif 000024
【図２３】
0004022049.tif 000025
【図２４】
0004022049.tif 000026
【図２５】
0004022049.tif 000027
【図２６】
0004022049.tif 000028
【図２７】
0004022049.tif 000029