(57)【特許請求の範囲】
【請求項１】
セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成る半導体記憶装置であって、
前記メインアイソレーション信号発生回路は、高電位側の電位を第１の電位よりも低い第２の電位とするメインアイソレーション信号を発生する構成とされ、
前記サブアイソレーション信号発生回路は、
前記メインアイソレーション信号の高電位側の電位を前記第１の電位にレベル変換する第１のレベル変換回路と、
コラムブロック選択信号の高電位側の電位を前記第１の電位にレベル変換する第２のレベル変換回路と、
高電位側の電源電位を前記第１の電位、低電位側の電源電位を第３の電位とし、前記第１、第２のレベル変換回路の出力を入力して、高電位側の電位を前記第１の電位とするサブアイソレーション信号を発生する論理回路を備えていること
を特徴とする半導体記憶装置。
【請求項２】
前記メインアイソレーション信号発生回路は、高電位側の電源電位を前記第２の電位、低電位側の電源電位を前記第２の電位よりも低い前記第３の電位とし、ロウブロック選択信号が入力される論理回路で構成されていること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第３の電位は、前記第２の電位よりも低いこと
を特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路や、ワード線を駆動するワードドライバ等を階層化して成る半導体記憶装置に関する。
【０００２】
【従来の技術】
第１従来例・・図６、図７
図６は第１従来例のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の一部分を示す回路図であり、第１従来例のＤＲＡＭは、隣接するセルアレイでセンスアンプを共用するシェアドセンスアンプ方式を採用すると共に、ワードドライバをメインワードドライバとサブワードドライバとに階層化して成るものである。
【０００３】
図６中、１〜９はセルアレイ、１０〜１２はメインワード線の駆動を行うメインワードドライバ、１３〜２４はメインワードドライバの出力及びサブワード選択信号発生回路（図示せず）から出力されるサブワード選択信号を受けて、メモリセルの選択を行うサブワード線の駆動を行うサブワードドライバである。
【０００４】
また、２５〜２７はコラムアドレス信号をデコードしてコラムの選択を行うコラムデコーダ、２８〜３９はビット線の配線方向において隣り合うセルアレイにより共用されるセンスアンプ部であり、センスアンプやビット線プリチャージ回路を含むものである。
【０００５】
また、４０〜４５はロウブロック選択信号線、４６はタイミング信号線、４７〜５２はロウブロック選択信号とタイミング信号とを入力してビット線の配線方向において隣り合うセルアレイとセンスアンプ部との電気的接続／切断を制御するアイソレーション信号を発生するアイソレーション信号発生回路である。
【０００６】
また、５３〜５８はアイソレーション信号発生回路４７〜５２から出力されるアイソレーション信号を伝送するアイソレーション信号線、５９〜７６はアイソレーション信号によりオン、オフが制御されるアイソレーショントランジスタをスイッチング素子として有し、ビット線の配線方向において隣り合うセルアレイとセンスアンプ部との電気的接続／切断を行うアイソレーション回路である。
【０００７】
このように構成された第１従来例のＤＲＡＭにおいては、リード／ライト動作時、選択されたメインワード線に沿ったセルアレイと、これらセルアレイに対応して設けられているサブワードドライバ及びセンスアンプ部が活性化されると共に、所定のアイソレーション回路のアイソレーショントランジスタがオフとされる。
【０００８】
図７は第１従来例のＤＲＡＭのアイソレーション動作を説明するための回路図であり、例えば、メインワードドライバ１１により駆動されるメインワード線が選択される場合には、図７に示す回路部分においては、セルアレイ４〜６、サブワードドライバ１７〜２０及びセンスアンプ部３１〜３６が活性化され、アイソレーション回路６２〜６４、７１〜７３のアイソレーショントランジスタはオフとされ、アイソレーション回路５９〜６１、６５〜７０、７４〜７６のアイソレーショントランジスタはオン状態が維持される。
【０００９】
この結果、セルアレイ４とセンスアンプ部３１、３４、セルアレイ５とセンスアンプ部３２、３５、セルアレイ６とセンスアンプ部３３、３６は電気的に接続され、セルアレイ１とセンスアンプ部３１、セルアレイ２とセンスアンプ部３２、セルアレイ３とセンスアンプ部３３、セルアレイ７とセンスアンプ部３４、セルアレイ８とセンスアンプ部３５及びセルアレイ９とセンスアンプ部３６は電気的に切断される。
【００１０】
第２従来例・・図８〜図１０
図８は第２従来例のＤＲＡＭの一部分を示す回路図であり、第２従来例のＤＲＡＭは、シェアドセンスアンプ方式を採用すると共に、ワードドライバをメインワードドライバとサブワードドライバとに階層化し、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成るものである。
【００１１】
図８中、７７〜８２はロウブロック選択信号線、８３はタイミング信号線、８４〜８９はロウブロック選択信号とタイミング信号とを入力してメインアイソレーション信号を発生するメインアイソレーション信号発生回路、９０〜９５はメインアイソレーション信号発生回路８４〜８９から出力されるメインアイソレーション信号を伝送するメインアイソレーション信号線である。
【００１２】
また、９６〜１０１はコラムブロック選択信号線、１０２〜１３７はメインアイソレーション信号とコラムブロック選択信号とを入力してサブアイソレーション信号を発生するサブアイソレーション信号発生回路、１３８〜１５５は対応するサブアイソレーション信号発生回路から出力されるサブアイソレーション信号を伝送するサブアイソレーション信号線である。
【００１３】
また、１５６〜１７３はサブワードドライバであり、セルアレイ１〜９、メインワードドライバ１０〜１２、コラムデコーダ２５〜２７、センスアンプ部２８〜３９及びアイソレーション回路５９〜７６については、図６に示す第１従来例のＤＲＡＭと同様に構成されている。
【００１４】
このように構成された第２従来例のＤＲＡＭにおいては、リード／ライト動作時、選択されたメモリセルを含むセルアレイと、このセルアレイに対応して設けられているサブワードドライバ及びセンスアンプ部が活性化されると共に、所定のアイソレーション回路のアイソレーショントランジスタがオフとされる。
【００１５】
図９は第２従来例のＤＲＡＭのアイソレーション動作を説明するための回路図であり、例えば、セルアレイ５内のメモリセルが選択された場合には、図９に示す回路部分おいては、セルアレイ５、サブワードドライバ１６４、１６５、サブアイソレーション信号発生回路１１０、１１１、１２８、１２９及びセンスアンプ部３２、３５が活性化される。
【００１６】
この結果、アイソレーション回路６３、７２のアイソレーショントランジスタはオフとされ、アイソレーション回路５９〜６２、６４〜７１、７３〜７６のアイソレーショントランジスタはオン状態が維持され、セルアレイ５とセンスアンプ部３２、３５は電気的に接続され、セルアレイ２とセンスアンプ部３２及びセルアレイ８とセンスアンプ部３５は電気的に切断される。
【００１７】
図１０は第２従来例のＤＲＡＭが備えるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路の構成を示す回路図である。図１０中、１７４はメインアイソレーション信号発生回路であり、１７５はロウブロック選択信号ＲＢＳとタイミング信号ＴＭとをＮＡＮＤ処理するＮＡＮＤ回路、１７６はインバータ、１７７〜１７９はＰＭＯＳトランジスタ、１８０〜１８２はＮＭＯＳトランジスタである。
【００１８】
また、１８３はサブアイソレーション信号発生回路であり、１８４〜１８７はＰＭＯＳトランジスタ、１８８〜１９１はＮＭＯＳトランジスタである。なお、ＶＰＰは外部から供給される電源電位ＶＤＤを昇圧してなる昇圧電位、ＶＳＳは接地電位である。
【００１９】
第３従来例・・図１１〜図１３
図１１は第３従来例のＤＲＡＭのコア部のレイアウト図であり、第３従来例のＤＲＡＭは、シェアドセンスアンプ方式を採用すると共に、ワードドライバをメインワードドライバとサブワードドライバとに階層化し、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化し、サブワード選択信号発生回路（１／４信号発生回路）をメイン・サブワード選択信号発生回路（メイン１／４信号発生回路）とサブ・サブワード選択信号（サブ１／４信号発生回路）とに階層化して成るものである。
【００２０】
図１１中、１９２はコア部、１９３〜１９６はセルアレイが配列されたセル領域、１９７、１９８はメインワードドライバが配列されたメインワードドライバ領域、１９９〜２０４はサブワードドライバが配列されたサブワードドライバ領域、２０５〜２１０はセンスアンプが配列されたセンスアンプ領域、２１１〜２１３はメイン・サブワード選択発生回路及びメインアイソレーション信号発生回路が配列されたＭＳクロス領域、２１５〜２２３はサブ・サブワード選択信号発生回路、サブアイソレーション信号発生回路及びビット線プリチャージ信号発生回路が配列されたＳＳクロス領域である。
【００２１】
図１２は第３従来例のＤＲＡＭのコア部の一部分を示す回路図であり、図１２中、２２４はアドレス信号線、２２５〜２２７はメインワードドライバ、２２８〜２４７はサブワードドライバ、２４８〜２５１はメイン・サブワード選択信号発生回路、２５２〜２５９はサブ・サブワード選択信号発生回路、２６０、２６１はメインアイソレーション信号発生回路、２６２〜２６５はサブアイソレーション信号発生回路、２６６、２６７はビット線プリチャージ信号発生回路である。
【００２２】
なお、矢印の付いた破線は、高電位側の電位を外部から供給される電源電位ＶＤＤを内部で降圧した降圧電位ＶＩＩとし、低電位側の電位を接地電位ＶＳＳとする信号を伝送する信号線、矢印の付いた実線は、高電位側の電位を昇圧電位ＶＰＰとし、低電位側の電位を接地電位ＶＳＳとする信号を伝送する信号線を示している。
【００２３】
具体的には、アドレス信号線２２４は、高電位側の電位を降圧電位ＶＩＩとする信号線（矢印の付いた破線）である。また、メインワードドライバ２２５〜２２７の出力線であるメインワード線、メイン・サブワード選択信号発生回路２４８〜２５１の出力線であるメイン・サブワード選択信号線、サブ・サブワード選択信号発生回路２５２〜２５９の出力線であるサブ・サブワード選択信号線、メインアイソレーション信号発生回路２６０、２６１の出力線であるメインアイソレーション信号線、サブアイソレーション信号発生回路２６２〜２６５の出力線であるサブアイソレーション信号線、及び、ビット線プリチャージ信号発生回路２６６、２６７の出力線であるビット線プリチャージ信号線は、高電位側の電位を昇圧電位ＶＰＰとする信号線（矢印の付いた実線）である。
【００２４】
図１３は第３従来例のＤＲＡＭのコア部のＳＳクロス領域に配置されている回路の構成を示す回路図であり、図１３中、２６８、２６９はサブアイソレーション信号発生回路であり、２７０、２７１はＰＭＯＳトランジスタ、２７２、２７３はＮＭＯＳトランジスタ、２７４、２７５はインバータである。
【００２５】
また、２７６はビット線プリチャージ信号発生回路であり、２７７はＮＯＲ回路、２７８はインバータである。また、２７９はサブ・サブワード選択信号発生回路であり、２８０はＰＭＯＳトランジスタ、２８１、２８２はＮＭＯＳトランジスタ、２８３〜２８５はインバータである。また、２８６はサブワードドライバであり、２８７はＰＭＯＳトランジスタ、２８８、２８９はＮＭＯＳトランジスタである。
【００２６】
【発明が解決しようとする課題】
図８に示す第２従来例のＤＲＡＭは、ワードドライバをメインワードドライバとサブワードドライバとに階層化すると共に、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化しているので、高速化を図ることができるが、メインアイソレーション信号及びサブアイソレーション信号の高電位側の電位を昇圧電位ＶＰＰとしているので、消費電力が増加してしまうという問題点を有していた。
【００２７】
図１２（図１１）に示す第３従来例のＤＲＡＭは、ワードドライバをメインワードドライバとサブワードドライバとに階層化し、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化し、サブワードドライバを選択するサブワード選択信号発生回路をメイン・サブワード選択信号発生回路とサブ・サブワード選択信号発生回路とに階層化しているので、更なる高速化を図ることができるが、メイン・サブワード選択信号及びサブ・サブワード選択信号の高電位側の電位を昇圧電位ＶＰＰとしているので、消費電力が増加してしまうという問題点を有していた。
【００２８】
本発明は、かかる点に鑑み、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成る半導体記憶装置であって、消費電力の低減化を図ることができるようにした半導体記憶装置を提供することを第１の目的とし、サブワード線を選択するサブワード選択信号発生回路をメイン・サブワード選択信号発生回路とサブ・サブワード選択信号発生回路とに階層化して成る半導体記憶装置であって、消費電力の低減化を図ることができるようにした半導体記憶装置を提供することを第２の目的とする。
【００２９】
【課題を解決するための手段】
本発明中、第１の発明は、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成る半導体記憶装置であって、サブアイソレーション信号発生回路は、高電位側の電位を第１の電位とするサブアイソレーション信号を発生する構成とされ、メインアイソレーション信号発生回路は、高電位側の電位を第１の電位よりも低い第２の電位とするメインアイソレーション信号を発生する構成とされているというものである。
【００３０】
本発明中、第１の発明によれば、メインアイソレーション信号及びサブアイソレーション信号のうち、サブアイソレーション信号の高電位側の電位のみを第１の電位とし、メインアイソレーション信号の高電位側の電位については第１の電位よりも低い第２の電位としているので、高電位側の電位を第１の電位とする信号線の本数を減らすことができる。
【００３１】
本発明中、第２の発明は、ワード線を駆動するワードドライバをメインワードドライバとサブワードドライバとに階層化すると共に、サブワード線を選択するサブワード選択信号発生回路をメイン・サブワード選択信号発生回路とサブ・サブワード選択信号発生回路とに階層化して成る半導体記憶装置であって、サブ・サブワード選択信号発生回路は、高電位側の電位を第１の電位とするサブ・サブワード選択信号を発生するように構成され、メイン・サブワード選択信号発生回路は、高電位側の電位を第１の電位よりも低い第２の電位とするメイン・サブワード選択信号を出力するように構成されているというものである。
【００３２】
本発明中、第２の発明によれば、メイン・サブワード選択信号及びサブ・サブワード選択信号のうち、サブ・サブワード選択信号の高電位側の電位のみを第１の電位とし、メイン・サブワード選択信号の高電位側の電位については第１の電位よりも低い第２の電位としているので、高電位側の電位を第１の電位とする信号線の本数を減らすことができる。
【００３３】
【発明の実施の形態】
以下、図１〜図５を参照して、本発明の第１実施形態及び第２実施形態について、本発明をＤＲＡＭに適用した場合について説明する。
【００３４】
第１実施形態・・図１〜図３
図１は本発明の第１実施形態（第１の発明の一実施形態）を示す回路図であり、図１中、２９０〜２９５は図８に示すメインアイソレーション信号発生回路８４〜８９と回路構成の異なるメインアイソレーション信号発生回路、２９６〜３３１は図８に示すサブアイソレーション信号発生回路１０２〜１３７と回路構成の異なるサブアイソレーション信号発生回路である。
【００３５】
すなわち、本発明の第１実施形態は、図８に示す第２従来例のＤＲＡＭが備えるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路と回路構成の異なるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路を設け、その他については、図８に示す第２従来例のＤＲＡＭと同様に構成するというものである。
【００３６】
本発明の第１実施形態においては、メインアイソレーション信号発生回路は、高電位側の電位を外部電源電位ＶＤＤ、低電位側の電位を接地電位ＶＳＳとするメインアイソレーション信号を発生するように構成され、サブアイソレーション信号発生回路は、高電位側の電位を昇圧電位ＶＰＰ、低電位側の電位を接地電位ＶＳＳとするサブアイソレーション信号を発生するように構成される。
【００３７】
図２は本発明の第１実施形態が備えるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路の一構成例を示す回路図である。図２中、３３２はロウブロック選択信号ＲＢＳ１とタイミング信号ＴＭとを入力してメインアイソレーション信号ＭＩＳ１を出力するメインアイソレーション信号発生回路であり、高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のＮＡＮＤ回路３３３で構成されている。
【００３８】
また、３３４はメインアイソレーション信号ＭＩＳ１とコラムブロック選択信号ＣＢＳとを入力してサブアイソレーション信号ＳＩＳ１を出力するサブアイソレーション信号発生回路であり、３３５はメインアイソレーション信号ＭＩＳ１とコラムブロック選択信号ＣＢＳとをＮＯＲ処理するＮＯＲ回路であり、高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。
【００３９】
また、３３６はＮＯＲ回路３３５の出力をレベル変換してサブアイソレーション信号ＳＩＳ１を出力するレベル変換回路であり、３３７はＮＯＲ回路３３５の出力を反転するインバータ、３３８、３３９はＰＭＯＳトランジスタ、３４０、３４１はＮＭＯＳトランジスタである。なお、インバータ３３７は高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。また、ＰＭＯＳトランジスタ３３８、３３９のソースは昇圧電位ＶＰＰを供給するＶＰＰ線に接続されている。
【００４０】
また、３４２はロウブロック選択信号ＲＢＳ２とタイミング信号ＴＭとを入力してメインアイソレーション信号ＭＩＳ２を出力するメインアイソレーション信号発生回路であり、高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のＮＡＮＤ回路３４３で構成されている。
【００４１】
また、３４４はメインアイソレーション信号ＭＩＳ２とコラムブロック選択信号ＣＢＳとを入力してサブアイソレーション信号ＳＩＳ２を出力するサブアイソレーション信号発生回路であり、３４５はメインアイソレーション信号ＭＩＳ２とコラムブロック選択信号ＣＢＳとをＮＯＲ処理するＮＯＲ回路であり、高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。
【００４２】
また、３４６はＮＯＲ回路３４５の出力をレベル変換してサブアイソレーション信号ＳＩＳ２を出力するレベル変換回路であり、３４７はＮＯＲ回路３４５の出力を反転するインバータ、３４８、３４９はＰＭＯＳトランジスタ、３５０、３５１はＮＭＯＳトランジスタである。なお、インバータ３４７は高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。また、ＰＭＯＳトランジスタ３４８、３４９のソースは昇圧電位ＶＰＰを供給するＶＰＰ線に接続されている。
【００４３】
また、３５２、３５３はセルアレイ、３５４はセルアレイ３５２、３５３により共用されるセンスアンプ部であり、３５５〜３５７はビット線ＢＬ、／ＢＬをプリチャージ電位Ｖｐｒにプリチャージするビット線プリチャージ回路を構成するＮＭＯＳトランジスタであり、ＰＲはＮＭＯＳトランジスタ３５５〜３５７のオン、オフを制御するビット線プリチャージ信号である。
【００４４】
また、３５８はセンスアンプであり、３５９、３６０はＰＭＯＳトランジスタ、３６１、３６２はＮＭＯＳトランジスタである。また、３６３はセンスアンプ駆動信号ＰＳＡによりオン、オフが制御され、センスアンプ３５８に外部電源電位ＶＤＤを供給するためのＰＭＯＳトランジスタ、３６４はセンスアンプ駆動信号ＮＳＡによりオン、オフが制御され、センスアンプ３５８に接地電位ＶＳＳを供給するためのＮＭＯＳトランジスタである。
【００４５】
また、３６５、３６６はコラム選択回路を構成するＮＭＯＳトランジスタ、ＣＬはＮＭＯＳトランジスタ３６５、３６６のオン、オフを制御するコラム選択信号である。また、ＤＢ、／ＤＢはデータバスである。
【００４６】
また、３６７はサブアイソレーション信号ＳＩＳ１によりオン、オフが制御されるアイソレーショントランジスタをなすＮＭＯＳトランジスタ３６８、３６９からなるアイソレーション回路、３７０はサブアイソレーション信号ＳＩＳ２によりオン、オフが制御されるアイソレーショントランジスタをなすＮＭＯＳトランジスタ３７１、３７２からなるアイソレーション回路である。
【００４７】
ここに、例えば、セルアレイ３５２が活性化される場合には、ロウブロック選択信号ＲＢＳ１＝ＶＳＳ、ＲＢＳ２＝ＶＤＤ、タイミング信号ＴＭ＝ＶＤＤ、コラムブロック選択信号ＣＢＳ＝ＶＳＳとされる。
【００４８】
この結果、メインアイソレーション信号ＭＩＳ１＝ＶＤＤとなり、サブアイソレーション信号発生回路３３４においては、ＮＯＲ回路３３５の出力＝ＶＳＳ、インバータ３３７の出力＝ＶＤＤ、ＮＭＯＳトランジスタ３４０＝ＯＦＦ、ＮＭＯＳトランジスタ３４１＝ＯＮ、ＰＭＯＳトランジスタ３３８＝ＯＮ、ＰＭＯＳトランジスタ３３９＝ＯＦＦ、サブアイソレーション信号ＳＩＳ１＝ＶＰＰとなり、アイソレーション回路３６７においては、ＮＭＯＳトランジスタ３６８、３６９＝ＯＮとなる。
【００４９】
また、メインアイソレーション信号ＭＩＳ２＝ＶＳＳとなり、サブアイソレーション信号発生回路３４４においては、ＮＯＲ回路３４５の出力＝ＶＤＤ、インバータ３４７の出力＝ＶＳＳ、ＮＭＯＳトランジスタ３５０＝ＯＮ、ＮＭＯＳトランジスタ３５１＝ＯＦＦ、ＰＭＯＳトランジスタ３４８＝ＯＦＦ、ＰＭＯＳトランジスタ３４９＝ＯＮ、サブアイソレーション信号ＳＩＳ２＝ＶＳＳとなり、アイソレーション回路３７０においては、ＮＭＯＳトランジスタ３７１、３７２＝ＯＦＦとなる。この結果、セルアレイ３５２とセンスアンプ部３５４は電気的に接続され、セルアレイ３５３とセンスアンプ部３５４は電気的に切断される。
【００５０】
これに対して、セルアレイ３５３が活性化される場合には、ロウブロック選択信号ＲＢＳ１＝ＶＤＤ、ＲＢＳ２＝ＶＳＳ、タイミング信号ＴＭ＝ＶＤＤ、コラムブロック選択信号ＣＢＳ＝ＶＳＳとされる。
【００５１】
この結果、メインアイソレーション信号ＭＩＳ１＝ＶＳＳとなり、サブアイソレーション信号発生回路３３４においては、ＮＯＲ回路３３５の出力＝ＶＤＤ、インバータ３３７の出力＝ＶＳＳ、ＮＭＯＳトランジスタ３４０＝ＯＮ、ＮＭＯＳトランジスタ３４１＝ＯＦＦ、ＰＭＯＳトランジスタ３３８＝ＯＦＦ、ＰＭＯＳトランジスタ３３９＝ＯＮ、サブアイソレーション信号ＳＩＳ１＝ＶＳＳとなり、アイソレーション回路３６７においては、ＮＭＯＳトランジスタ３６８、３６９＝ＯＦＦとなる。
【００５２】
また、メインアイソレーション信号ＭＩＳ２＝ＶＤＤとなり、サブアイソレーション信号発生回路３４４においては、ＮＯＲ回路３４５の出力＝ＶＳＳ、インバータ３４７の出力＝ＶＤＤ、ＮＭＯＳトランジスタ３５０＝ＯＦＦ、ＮＭＯＳトランジスタ３５１＝ＯＮ、ＰＭＯＳトランジスタ３４８＝ＯＮ、ＰＭＯＳトランジスタ３４９＝ＯＦＦ、サブアイソレーション信号ＳＩＳ２＝ＶＰＰとなり、アイソレーション回路３７０においては、ＮＭＯＳトランジスタ３７１、３７２＝ＯＮとなる。この結果、セルアレイ３５３とセンスアンプ部３５４は電気的に接続され、セルアレイ３５２とセンスアンプ部３５４は電気的に切断される。
【００５３】
図３は本発明の第１実施形態が備えるサブアイソレーション信号発生回路の他の構成例を示す回路図である。図３中、３７３はメインアイソレーション信号ＭＩＳのレベルを変換するレベル変換回路であり、３７４はメインアイソレーション信号ＭＩＳを反転するインバータ、３７５、３７６はＰＭＯＳトランジスタ、３７７、３７８はＮＭＯＳトランジスタである。なお、インバータ３７４は高電位側の電源電位を外部電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。また、ＰＭＯＳトランジスタ３７５、３７６のソースは昇圧電位ＶＰＰを供給するＶＰＰ線に接続されている。
【００５４】
また、３７９はコラムブロック選択信号ＣＢＳのレベルを変換するレベル変換回路であり、３８０はコラムブロック選択信号ＣＢＳを反転するインバータ、３８１、３８２はＰＭＯＳトランジスタ、３８３、３８４はＮＭＯＳトランジスタである。なお、インバータ３８０は高電位側の電源電位を外部から供給される電源電位ＶＤＤ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。また、ＰＭＯＳトランジスタ３８１、３８２のソースは昇圧電位ＶＰＰを供給するＶＰＰ線に接続されている。
【００５５】
また、３８５はレベル変換回路３７３、３７９の出力をＮＯＲ処理するＮＯＲ回路、３８６はＮＯＲ回路３８５の出力を反転してサブアイソレーション信号ＳＩＳを出力するインバータであり、これらＮＯＲ回路３８５及びインバータ３８６は、高電位側の電源電位を昇圧電位ＶＰＰ、低電位側の電源電位を接地電位ＶＳＳとするＣＭＯＳ構成のものである。
【００５６】
ここに、例えば、サブアイソレーション信号ＳＩＳによりオン、オフが制御されるアイソレーショントランジスタをオフとする場合には、メインアイソレーション信号ＭＩＳ＝ＶＳＳ、コラムブロック選択信号ＣＢＳ＝ＶＳＳとされる。
【００５７】
この結果、レベル変換回路３７３においては、インバータ３７４の出力＝ＶＤＤ、ＮＭＯＳトランジスタ３７７＝ＯＦＦ、ＮＭＯＳトランジスタ３７８＝ＯＮ、ＰＭＯＳトランジスタ３７５＝ＯＮ、ＰＭＯＳトランジスタ３７６＝ＯＦＦとなり、レベル変換回路３７３の出力＝ＶＳＳとなる。
【００５８】
また、レベル変換回路３７９においては、インバータ３８０の出力＝ＶＳＳ、ＮＭＯＳトランジスタ３８３＝ＯＮ、ＮＭＯＳトランジスタ３８４＝ＯＦＦ、ＰＭＯＳトランジスタ３８１＝ＯＦＦ、ＰＭＯＳトランジスタ３８２＝ＯＮとなり、レベル変換回路３７９の出力＝ＶＳＳとなる。
【００５９】
したがって、この場合には、ＮＯＲ回路３８５の出力＝ＶＰＰ、インバータ３８６の出力、すなわち、サブアイソレーション信号ＳＩＳ＝ＶＳＳとなり、サブアイソレーション信号ＳＩＳによりオン、オフが制御されるアイソレーショントランジスタはオフとされる。
【００６０】
これに対して、サブアイソレーション信号ＳＩＳによりオン、オフが制御されるアイソレーショントランジスタをオンとする場合には、メインアイソレーション信号ＭＩＳ＝ＶＤＤとされる。
【００６１】
この結果、レベル変換回路３７３においては、インバータ３７４の出力＝ＶＳＳ、ＮＭＯＳトランジスタ３７７＝ＯＮ、ＮＭＯＳトランジスタ３７８＝ＯＦＦ、ＰＭＯＳトランジスタ３７５＝ＯＦＦ、ＰＭＯＳトランジスタ３７６＝ＯＮとなり、レベル変換回路３７３の出力＝ＶＰＰとなる。
【００６２】
したがって、この場合には、ＮＯＲ回路３８５の出力＝ＶＳＳ、インバータ３８６の出力、すなわち、サブアイソレーション信号ＳＩＳ＝ＶＰＰとなり、サブアイソレーション信号ＳＩＳによりオン、オフが制御されるアイソレーショントランジスタはオンとされる。
【００６３】
このように、本発明の第１実施形態によれば、メインアイソレーション信号及びサブアイソレーション信号のうち、サブアイソレーション信号の高電位側の電位のみを昇圧電位ＶＰＰとし、メインアイソレーション信号の高電位側の電位については降圧電位ＶＩＩとしているので、高電位側の電位を昇圧電位ＶＰＰとする信号線の本数を減らすことができる。
【００６４】
したがって、シェアドセンスアンプ方式を採用すると共に、ワードドライバをメインワードドライバとサブワードドライバとに階層化し、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成る半導体記憶装置について、消費電力の低減化を図ることができる。
【００６５】
なお、ビット線プリチャージ信号ＰＲの高電位側の電位として昇圧電位ＶＰＰを必要とする場合、サブアイソレーション信号発生回路を図３に示すように構成する場合には、サブアイソレーション信号ＳＩＳを、ビット線プリチャージ信号を生成する場合に使用することができる。また、メインアイソレーション信号発生回路は、高電位側の電位を外部電源電位ＶＤＤを降圧してなる降圧電位ＶＩＩ、低電位側の電位を接地電位ＶＳＳとするメインアイソレーション信号を発生するように構成しても良い。
【００６６】
第２実施形態・・図４、図５
図４は本発明の第２実施形態（第２の発明の一実施形態）のコア部の一部分を示す回路図であり、図４中、３８７〜３９０は図１２に示すメイン・サブワード選択信号発生回路２４８〜２５１と回路構成の異なるメイン・サブワード選択信号発生回路、３９１、３９２は図１２に示すメインアイソレーション信号発生回路２６０、２６１と回路構成の異なるメインアイソレーション信号発生回路、３９３〜３９６は図１２に示すサブアイソレーション信号発生回路２６２〜２６５と回路構成の異なるサブアイソレーション信号発生回路である。
【００６７】
すなわち、本発明の第２実施形態は、図１２（図１１）に示す第３従来例のＤＲＡＭが備えるメイン・サブワード選択信号発生回路、メインアイソレーション信号発生回路及びサブアイソレーション信号発生回路と回路構成の異なるメイン・サブワード選択信号発生回路、メインアイソレーション信号発生回路及びサブアイソレーション信号発生回路を設け、その他については、図１２（図１１）に示す第３従来例のＤＲＡＭと同様に構成するというものである。
【００６８】
本発明の第２実施形態においては、メイン・サブワード選択信号発生回路は、高電位側の電位を降圧電位ＶＩＩとし、低電位側の電源電位を接地電位ＶＳＳとするメイン・サブワード選択信号を出力するように構成され、メインアイソレーション信号発生回路は、高電位側の電位を降圧電位ＶＩＩとし、低電位側の電源電位を接地電位ＶＳＳとするメインアイソレーション信号を発生するように構成され、サブアイソレーション信号発生回路は、高電位側の電位を降圧電位ＶＩＩとし、低電位側の電源電位を接地電位ＶＳＳとするメインアイソレーション信号を受けて、高電位側の電位を昇圧電位ＶＰＰとし、低電位側の電源電位を接地電位ＶＳＳとするサブアイソレーション信号を出力するように構成される。
【００６９】
図４において、矢印の付いた破線は、高電位側の電位を降圧電位ＶＩＩとし、低電位側の電位を接地電位ＶＳＳとする信号を伝送する信号線、矢印の付いた実線は、高電位側の電位を昇圧電位ＶＰＰとし、低電位側の電位を接地電位ＶＳＳとする信号を伝送する信号線を示している。
【００７０】
具体的には、アドレス信号線２２４、メイン・サブワード選択信号発生回路３８７〜３９０の出力線であるメイン・サブワード選択信号線及びメインアイソレーション信号発生回路３９１、３９２の出力線であるメインアイソレーション信号線は、高電位側の電位を降圧電位ＶＩＩとする信号線（矢印の付いた破線）である。また、メインワードドライバ２２５〜２２７の出力線であるメインワード線、サブ・サブワード選択信号発生回路２５２〜２５９の出力線であるサブ・サブワード選択信号線、サブアイソレーション信号発生回路３９３〜３９６の出力線であるサブアイソレーション信号線、及び、ビット線プリチャージ信号発生回路２６６、２６７の出力線であるビット線プリチャージ信号線は、高電位側の電位を昇圧電位ＶＰＰとする信号線（矢印の付いた実線）である。
【００７１】
図５は本発明の第２実施形態のコア部のＳＳクロス領域に配置されている回路の構成を示す回路図であり、図５中、３９７、３９８はサブアイソレーション信号発生回路、３９９はビット線プリチャージ信号発生回路、４００はサブ・サブワード選択信号発生回路、４０１はサブワードドライバであり、ビット線プリチャージ信号発生回路３９９、サブ・サブワード選択信号発生回路４００及びサブワードドライバ４０１は、図１３に示すビット線プリチャージ信号発生回路２７６、サブ・サブワード選択信号発生回路２７９及びサブワードドライバ２８６と同様に構成されている。
【００７２】
サブアイソレーション信号発生回路３９７において、４０２は入力回路部であり、４０３はＰＭＯＳトランジスタ、４０４、４０５はＮＭＯＳトランジスタであり、この入力回路部４０２は、高電位側の電源電位を降圧電位ＶＩＩ、低電位側の電源電位を接地電位ＶＳＳとして動作するものである。また、４０６はレベル安定用のＰＭＯＳトランジスタであり、ソースを降圧電位ＶＩＩを供給するＶＩＩ線に接続している。
【００７３】
また、４０７は入力回路部４０２の出力の高電位側の電位を降圧電位ＶＩＩから昇圧電位ＶＰＰにレベル変換するレベル変換回路であり、４０８は入力回路部４０２の出力を反転するインバータ、４０９、４１０はＰＭＯＳトランジスタ、４１１、４１２はＮＭＯＳトランジスタである。なお、インバータ４０８は、高電位側の電源電位を降圧電位ＶＩＩ、低電位側の電源電位を接地電位ＶＳＳとするものである。また、ＰＭＯＳトランジスタ４０９、４１０のソースは昇圧電位ＶＰＰを供給するＶＰＰ線に接続されている。また、４１３、４１４はインバータであり、これらインバータ４１３、４１４は、高電位側の電源電位を昇圧電位ＶＰＰとし、低電位側の電源電位を接地電位ＶＳＳとするものである。
【００７４】
このように、本発明の第２実施形態によれば、メイン・サブワード選択信号及びサブ・サブワード選択信号のうち、サブ・サブワード選択信号の高電位側の電位のみを昇圧電位ＶＰＰとし、メイン・サブワード選択信号の高電位側の電位については降圧電位ＶＩＩとしているので、高電位側の電位を昇圧電位ＶＰＰとする信号線の本数を減らすことができる。
【００７５】
したがって、シェアドセンスアンプ方式を採用すると共に、ワードドライバをメインワードドライバとサブワードドライバとに階層化し、アイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化し、サブワード選択信号発生回路をメイン・サブワード選択信号発生回路とサブ・サブワード選択信号発生回路とに階層化して成る半導体記憶装置について、消費電力の低減化を図ることができる。
【００７６】
【発明の効果】
以上のように、本発明中、第１の発明によれば、メインアイソレーション信号及びサブアイソレーション信号のうち、サブアイソレーション信号の高電位側の電位のみを第１の電位とし、メインアイソレーション信号の高電位側の電位については第１の電位よりも低い第２の電位としたことにより、高電位側の電位を第１の電位とする信号線の本数を減らすことができるので、セルアレイとセンスアンプとの電気的切断を図るアイソレーション回路を制御するアイソレーション信号発生回路をメインアイソレーション信号発生回路とサブアイソレーション信号発生回路とに階層化して成る半導体記憶装置について、消費電力の低減化を図ることができる。
【００７７】
また、第２の発明によれば、メイン・サブワード選択信号及びサブ・サブワード選択信号のうち、サブ・サブワード選択信号の高電位側の電位のみを第１の電位とし、メイン・サブワード選択信号の高電位側の電位については第１の電位よりも低い第２の電位としたことにより、高電位側の電位を第１の電位とする信号線の本数を減らすことができるので、サブワード選択信号発生回路をメイン・サブワード選択信号発生回路とサブ・サブワード選択信号発生回路とに階層化して成る半導体記憶装置について、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態（第１の発明の一実施形態）の一部分を示す回路図である。
【図２】本発明の第１実施形態が備えるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路の一構成例を示す回路図である。
【図３】本発明の第１実施形態が備えるサブアイソレーション信号発生回路の他の構成例を示す回路図である。
【図４】本発明の第２実施形態（第２の発明の一実施形態）のコア部の一部分を示す回路図である。
【図５】本発明の第２実施形態のコア部のＳＳクロス領域に配置されている回路の構成を示す回路図である。
【図６】第１従来例のＤＲＡＭの一部分を示す回路図である。
【図７】第１従来例のＤＲＡＭのアイソレーション動作を説明するための回路図である。
【図８】第２従来例のＤＲＡＭの一部分を示す回路図である。
【図９】第２従来例のＤＲＡＭのアイソレーション動作を説明するための回路図である。
【図１０】第２従来例のＤＲＡＭが備えるメインアイソレーション信号発生回路及びサブアイソレーション信号発生回路の構成を示す回路図である。
【図１１】第３従来例のＤＲＡＭのコア部のレイアウト図である。
【図１２】第３従来例のＤＲＡＭのコア部の一部分を示す回路図である。
【図１３】第３従来例のＤＲＡＭのコア部のＳＳクロス領域に配置されている回路の構成を示す回路図である。
【符号の説明】
（図１）
１〜９  セルアレイ
１０〜１２  メインワードドライバ
２５〜２７  コラムデコーダ
２８〜３９  センスアンプ部
５９〜７６  アイソレーション回路
７７〜８２  ロウブロック選択信号線
８３  タイミング信号線
９６〜１０１  コラムブロック選択信号線
１３８〜１５５  サブアイソレーション信号線
１５６〜１７３  サブワードドライバ
２９０〜２９５  メインアイソレーション信号発生回路
２９６〜３３１  サブアイソレーション信号発生回路
（図２）
３３２、３４２  メインアイソレーション信号発生回路
３３４、３４４  サブアイソレーション信号発生回路
３６７、３７０  アイソレーション回路
（図３）
３７３、３７９  レベル変換回路
（図４）
２２４  アドレス信号線
２２５〜２２７  メインワードドライバ
２２８〜２４７  サブワードドライバ
２５２〜２５９  サブ・サブワード選択信号発生回路
２６６、２６７  ビット線プリチャージ信号発生回路
３８７〜３９０  メイン・サブワード選択信号発生回路
３９１、３９２  メインアイソレーション信号発生回路
３９３〜３９６  サブアイソレーション信号発生回路
（図６、図７）
１〜９  セルアレイ
１０〜１２  メインワードドライバ
１３〜２４  サブワードドライバ
２５〜２７  コラムデコーダ
２８〜３９  センスアンプ部
４０〜４５  ロウブロック選択信号線
４６  タイミング信号線
４７〜５２  アイソレーション信号発生回路
５３〜５８  アイソレーション信号線
５９〜７６  アイソレーション回路
（図８、図９）
１〜９  セルアレイ
１０〜１２  メインワードドライバ
２５〜２７  コラムデコーダ
２８〜３９  センスアンプ部
７７〜８２  ロウブロック選択信号線
８３  タイミング信号線
８４〜８９  メインアイソレーション信号発生回路
９０〜９５  メインアイソレーション信号線
９６〜１０１  コラムブロック選択信号線
１０２〜１３７  サブアイソレーション信号発生回路
１３８〜１５５  サブアイソレーション信号線
１５６〜１７３  サブワードドライバ
（図１２）
２２４  アドレス信号線
２２５〜２２７  メインワードドライバ
２２８〜２４７  サブワードドライバ
２４８〜２５１  メイン・サブワード選択信号発生回路
２５２〜２５９  サブ・サブワード選択信号発生回路
２６０、２６１  メインアイソレーション信号発生回路
２６２〜２６５  サブアイソレーション信号発生回路
２６６、２６７  ビット線プリチャージ信号発生回路
【図１】
0003948183.tif 000002
【図２】
0003948183.tif 000003
【図３】
0003948183.tif 000004
【図４】
0003948183.tif 000005
【図５】
0003948183.tif 000006
【図６】
0003948183.tif 000007
【図７】
0003948183.tif 000008
【図８】
0003948183.tif 000009
【図９】
0003948183.tif 000010
【図１０】
0003948183.tif 000011
【図１１】
0003948183.tif 000012
【図１２】
0003948183.tif 000013
【図１３】
0003948183.tif 000014