(57)【特許請求の範囲】
【請求項１】
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成され、
前記画素ＴＦＴが有する第１配線は最低電源電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第２配線と同電位に保持されることを特徴とする半導体装置。
【請求項２】
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層は、チャネル形成領域と高濃度不純物領域との間に配置された低濃度不純物領域を有し、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は、前記第１配線に重なり且つ前記第２配線に重ならない部分を有し、
前記画素ＴＦＴが有する第１配線は最低電源電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第２配線と同電位に保持されることを特徴とする半導体装置。
【請求項３】
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層は、チャネル形成領域と高濃度不純物領域との間に配置された低濃度不純物領域を有し、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は、前記第１配線に重なり且つ前記第２配線に重ならない部分と、前記第１配線及び前記第２配線と重なる部分と、を有し、
前記画素ＴＦＴが有する第１配線は最低電源電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第２配線と同電位に保持されることを特徴とする半導体装置。
【請求項４】
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置であって、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層は、チャネル形成領域と高濃度不純物領域との間に配置された低濃度不純物領域を有し、
前記チャネル形成領域は前記第１配線および前記第２配線に重なり、
前記低濃度不純物領域は、前記第１配線に重なり且つ前記第２配線に重ならない部分と、前記第１配線及び前記第２配線のいずれとも重ならない部分と、を有し、
前記画素ＴＦＴが有する第１配線は最低電源電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴが有する第２配線と同電位に保持されることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記第１配線および／または前記第２配線は、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜またはシリサイド膜であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載された半導体装置とは、アクティブマトリクス型液晶ディスプレイまたはアクティブマトリクス型ＥＬディスプレイであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００３】
【従来の技術】
薄膜トランジスタ（以下、ＴＦＴという）は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶ディスプレイ（以下、ＡＭ−ＬＣＤという）への応用開発が積極的に進められてきた。結晶質半導体膜（代表的にはポリシリコン膜）を利用したＴＦＴは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。
【０００４】
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも１００万個のＴＦＴが必要になってくる。さらに機能回路を付加すると、それ以上の数のＴＦＴが必要になり、液晶表示装置を安定に動作させるためには、個々のＴＦＴの信頼性を確保して安定に動作させる必要があった。
【０００５】
ところが、ＴＦＴは必ずしも信頼性の面で単結晶半導体基板に作製されるＭＯＳＦＥＴと同等ではないとされている。ＭＯＳＦＥＴでも問題となっていたように、ＴＦＴにおいても長期にわたって動作させると移動度やオン電流が低下するといった現象が起こる。このような現象がおこる原因の一つは、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化である。
【０００６】
一方、ＭＯＳＦＥＴでは、信頼性を向上させる技術として、ＬＤＤ（Lightly  Doped  Drain）構造が良く知られている。この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。この構造はＴＦＴでも採用されている。
【０００７】
さらにＭＯＳＦＥＴでは、ゲート絶縁膜を介して、ＬＤＤ領域をゲート電極とある程度オーバーラップさせる（重ならせる）構造が知られている。この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-drain  Overlapped  LDD）や、ＬＡＴＩＤ（Large-tilt-angle  implanted  drain）と呼ばれる構造が知られている。このような構造とすることで、ホットキャリア耐性を高めることができた。
【０００８】
また、こういったＭＯＳＦＥＴの構造をＴＦＴに応用しようという試みもなされている。しかしながら、ＧＯＬＤ構造（本明細書中ではゲート電圧が印加されるＬＤＤ領域を有する構造をＧＯＬＤ構造と呼ぶ。逆にゲート電圧が印加されないＬＤＤ領域のみを有する構造をＬＤＤ構造と呼ぶ。）の場合、ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題がある。そのため、ＡＭ−ＬＣＤの画素マトリクス回路のように、オフ電流を極力抑えたい回路に使うには不適切であった。
【０００９】
【発明が解決しようとする課題】
本願発明では、ＡＭ−ＬＣＤの各回路を機能に応じて適切な構造のＴＦＴでもって形成し、高い信頼性を有するＡＭ−ＬＣＤを提供することを目的とする。延いては、そのようなＡＭ−ＬＣＤを有する半導体装置（電子機器）の信頼性を高めることを目的とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路の前記Ｎチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１１】
また、他の発明の構成は、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置において、
前記ＣＭＯＳ回路の前記Ｎチャネル型ＴＦＴおよび前記Ｐチャネル型ＴＦＴは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記Ｎチャネル型ＴＦＴの活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１２】
なお、上記構成において、前記Ｎチャネル型ＴＦＴの第１配線と前記第２配線とは電気的に接続されていることが好ましい。こうすることで第１配線と第２配線を同電位とすることができる。
【００１３】
また、上記構成において、前記第１配線および／または前記第２配線は、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜またはシリサイド膜（タングステンシリサイド膜）を用いることができる。また、それらの膜を積層して用いても良い。
【００１４】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴで形成された画素ＴＦＴと保持容量とを有する画素マトリクス回路を含む半導体装置において、
前記画素ＴＦＴは絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されていることを特徴とする。
【００１５】
なお、前記保持容量は前記第１配線、前記第１絶縁層および前記活性層との間で形成されている。この第１配線は画素ＴＦＴの遮光層として機能するため、遮光層が保持容量の電極として用いられているとも言える。このように活性層の下に形成される配線を保持容量を形成する電極として用いることは、画素の開口率を改善する上でも有効である。
【００１６】
また、前記第１配線はフローティング状態にあっても良いが、最低電源電位に保持されることが望ましい。こうすることで画素ＴＦＴの動作に影響を与えることなく、遮光層として用いることが可能である。
【００１７】
また、他の発明の構成は、
同一基板上に形成された画素マトリクス回路とドライバー回路とを有する半導体装置において、
前記画素マトリクス回路に含まれる画素ＴＦＴと前記ドライバー回路に含まれるＮチャネル型ＴＦＴとは、絶縁層を介して第１配線および第２配線によって活性層が挟まれた構造を有し、
前記画素ＴＦＴに接続された第１配線は最低電源電位に保持され、前記ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第１配線は、該ドライバー回路に含まれるＮチャネル型ＴＦＴに接続された第２配線と同電位に保持されることを特徴とする。
【００１８】
上記構成において、前記活性層はチャネル形成領域に接して低濃度不純物領域を含んでおり、
前記低濃度不純物領域は前記第１配線に重なり、且つ、前記第２配線に重ならないように形成されている。
【００１９】
また、他の発明の構成は、
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置の作製方法において、
基板上に第１配線を形成する工程と、
前記第１配線の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層および前記Ｐチャネル型ＴＦＴの活性層を覆って第２絶縁層を形成する工程と、
前記第２絶縁層の上に第２配線を形成する工程と、
前記Ｎチャネル型ＴＦＴの活性層にＬＤＤ領域を形成する工程と、
を有し、
前記ＬＤＤ領域は前記第１配線とは重なり、且つ前記第２配線とは重ならないように設けられることを特徴とする。
【００２０】
【発明の実施の形態】
［実施形態１］
本願発明の実施の形態について、Ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）とＰチャネル型ＴＦＴ（以下、ＰＴＦＴという）を組み合わせたＣＭＯＳ回路（インバータ回路）を例にとって説明する。
【００２１】
なお、断面構造は図１（Ａ）に示し、上面図は図１（Ｂ）に示す。また、図１（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図１（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で切った時の断面図は図１（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’で示した各断面図に対応する。
【００２２】
まず、図１（Ａ）において、１００は基板、１０１は下地膜、１０２a、１０２b、１０２cは第１配線、１０３は第１絶縁層、１０４はＮＴＦＴの活性層、１０５はＰＴＦＴの活性層、１０６は第２絶縁層である。
【００２３】
その上には導電膜で形成された第２配線１０７a、１０７b、１０７c、１０７dを有する。また、１０８は第１層間絶縁層、１０９〜１１１は第３配線であり、１０９、１１０がソース配線（ソース電極を含む）、１１１がドレイン配線（ドレイン電極を含む）である。
【００２４】
以上のような構造でなるＣＭＯＳ回路において、基板１００としてはガラス基板、石英基板、金属基板、ステンレス基板、プラスチック基板、セラミックス基板またはシリコン基板を用いることができる。シリコン基板を用いる場合は予めに表面を酸化して酸化珪素膜を設けておくと良い。
【００２５】
また、下地膜１０１としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、酸化タンタル膜など緻密で堅い絶縁膜を用いることも有効である。
【００２６】
また、第１配線は図１（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに１０２a、１０２b、１０２cに区別した。ここでは第１配線１０２aは活性層１０３との交差部、第１配線１０２bはＴＦＴ間の接続部、第１配線１０２cは各回路に共通の電源供給部を指し示している。
【００２７】
この時、第１配線１０２aはＮＴＦＴのサブゲート電極として機能する。即ち、チャネル形成領域１１２の電荷制御は第１配線１０２aと、第１配線１０２aと同電位（または所定の電位）が与えられた第２配線（メインゲート電極）１０７aとで行われ、第１配線１０２aのみがＬＤＤ領域１１３にゲート電圧（または所定の電圧）を印加することができるような構造となっている。
【００２８】
従って、第２配線１０７aのみをゲート電極として機能させた場合はＧＯＬＤ構造にならない（ＬＤＤ構造となる）が、第１配線１０２aと組み合わせることで初めてＧＯＬＤ構造を実現することができる。この構造の利点は後述するとして、さらに、この第１配線１０２aは遮光層としての機能をも兼ねている。
【００２９】
なお、第１配線の材料としては導電性を有していればどのような材料を用いても構わない。ただし、後のプロセス温度に耐えうる耐熱性を有する材料であることが望ましい。例えばタンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、またはシリコン（Ｓｉ）から選ばれた元素を主成分（成分比が５０％以上）とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いても構わない。
【００３０】
具体的には、タンタル膜、クロム膜、タングステンシリサイド膜とシリコン（珪素）膜との積層膜が好ましい。タングステンシリサイド膜とシリコン膜との積層膜を用いる場合、活性層に近い側にシリコン膜を設けるような構造とすることが好ましい。
【００３１】
また、本実施形態の特徴としては、第１配線１０２aがＮＴＦＴのみに設けられ、ＰＴＦＴには設けられない点が挙げられる。図１（Ａ）の場合、ＰＴＦＴはオフセット領域もＬＤＤ領域も形成されていないが、どちらか一方または両方を備えていても構わない。
【００３２】
このような構造であるため、図１（Ｂ）に示すように第１配線は電源供給部から接続部を経由してＮＴＦＴに至り、ＮＴＦＴのサブゲート電極として機能することになる。
【００３３】
また、第２配線も全て同一パターンからなる配線であるが、説明の便宜上、部分ごとに区別した。区別の仕方は第１配線とほぼ同様であり、図１（Ａ）において、１０７aがＮＴＦＴの活性層１０４との交差部、１０７bがＰＴＦＴの活性層１０５との交差部、１０７cがＴＦＴ間の接続部、１０７dが電源供給部である。
【００３４】
第２配線は導電膜であれば如何なる膜を用いてもよく、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、シリコン（Ｓｉ）膜を自由に組み合わせて形成することができる。また、これらの合金膜やシリサイド膜を用いても構わない。さらに、同種または異種の導電膜を積層して形成しても構わない。
【００３５】
以上のように、本実施形態のＣＭＯＳ回路にはＮＴＦＴのみに第１配線（サブゲート配線）が設けられ、第１配線に第２配線（メインゲート配線）と同じ電圧を印加するか、所定の電圧を印加することでＮＴＦＴをＧＯＬＤ構造とすることができる。
【００３６】
［実施形態２］
本願発明の実施の形態について、ＮＴＦＴを画素ＴＦＴとして用いた画素マトリクス回路を例にとって説明する。なお、この画素マトリクス回路は「実施形態１」で説明したＣＭＯＳ回路と同一の基板上に同時に形成されるため、同一名称で記載された配線に関する詳細は「実施形態１」の記載を参考にすれば良い。
【００３７】
なお、断面構造は図２（Ａ）に示し、上面図は図２（Ｂ）に示す。また、図２（Ａ）、（Ｂ）は同一の符号を用いて説明する。また、図２（Ｂ）のＡ−Ａ’、Ｂ−Ｂ’で切った時の断面図は図２（Ａ）においてＡ−Ａ’、Ｂ−Ｂ’で示した各断面図に対応する。
【００３８】
まず、図２（Ａ）において、２００は基板、２０１は下地膜、２０２a、２０２b、２０２cは第１配線、２０３は容量配線、２０４は第１絶縁層、２０５は画素ＴＦＴ（ＮＴＦＴ）の活性層、２０６は第２絶縁層である。なお、画素ＴＦＴはダブルゲート構造を例示しているが、シングルゲート構造でも良いし、三つ以上のＴＦＴを直列に接続したマルチゲート構造としても構わない。
【００３９】
この時、容量配線２０３と活性層２０５（具体的にはドレイン領域から延長した部分）との間で第１絶縁層２０４を誘電体とする保持容量が形成される。この際、第１絶縁層２０４を窒化珪素膜の上に酸化珪素膜を設けた積層構造としておき、保持容量となる部分の酸化珪素膜を選択的に除去した後で活性層を形成すれば比誘電率の高い窒化珪素膜のみを誘電体とする保持容量を実現できる。
【００４０】
また、第２絶縁層２０６の上には第２配線２０７a、２０７b、２０７cが設けられる。第２配線２０７aはいわゆるゲート配線であり、２０７b、２０７cが実質的なゲート電極である。
【００４１】
また、２０８は第１層間絶縁層、２０９、２１０は第３配線であり、２０９がソース配線（ソース電極を含む）、２１０がドレイン配線（ドレイン電極を含む）である。さらに、その上には第２層間絶縁層２１１、ブラックマスク２１２、第３層間絶縁層２１３、画素電極２１４が設けられる。
【００４２】
また、第１配線は図２（Ｂ）に示すように同一パターンからなる配線であるが、説明の便宜上、部分ごとに２０２a、２０２b、２０２cに区別した。ここでは第１配線２０２aはゲート電極として機能しない配線部、２０２b、２０２cは活性層２０４との交差部であり、ゲート電極部として機能する部分である。
【００４３】
なお、ここに示した第１配線は「実施形態１」で説明した第１配線と同時に形成される。従って、材料等の説明は省略する。
【００４４】
この時、第１配線２０２b、２０２cは画素ＴＦＴの遮光膜として機能する。即ち、「実施形態１」で説明したようなサブゲート配線としての機能はなく、固定電位にしておくか、フローティング状態（電気的に孤立した状態）にしておく。即ち、画素ＴＦＴにおいてはＴＦＴの動作に影響を与えず、遮光層としてのみ機能するような電位に保持しておくことが必要である。
【００４５】
固定電位としては、少なくともビデオ信号の最低電位（具体的にはビデオ信号が−８〜８Ｖで振幅するならば−８Ｖを指す）よりも低い電位、好ましくは形成される回路全体の最低電源電位または最低電源電位よりも低い電位にしておくことが望ましい。
【００４６】
例えば、ＡＭ−ＬＣＤの場合、ドライバー回路やその他の信号処理回路と画素マトリクス回路とで様々な電源供給線が形成され、それぞれに所定の電位が与えられている。即ち、ある基準となる最低電位があり、それを基準として様々な電圧が形成される。最低電源電位とは、それら回路の全てにおいて基準となる最低電位を指す。
【００４７】
第１配線を上述のような電位に保持しておくことで、ホットキャリア注入によって発生したホールをチャネル形成領域から引き抜くことが可能となり、ホールの蓄積によるパンチスルー現象を防ぐことができる。
【００４８】
このようにチャネル形成領域２１５、２１６の電荷制御は第１配線２０７bと第１配線２０７cとで行われ、ＬＤＤ構造として動作する。これによりオフ電流の増加を効果的に抑制することができる。
【００４９】
このように本実施形態に示した画素マトリクス回路では画素ＴＦＴとしてＮＴＦＴが用いられ、その構造は「実施形態１」で説明したＣＭＯＳ回路のＮＴＦＴと同一構造である。しかしながら、ＣＭＯＳ回路では第１配線に所定電圧を印加してサブゲート配線として用いることでＧＯＬＤ構造を実現したのに対し、画素マトリクス回路では第１配線を固定電位またはフローティング状態にしてＬＤＤ構造として用いる点に違いがある。
【００５０】
即ち、本願発明の最大の特徴は、同一基板上に同一構造のＮＴＦＴを形成しておき、第１配線（サブゲート配線）に印加する電圧の有無によってＧＯＬＤ構造とＬＤＤ構造とを使い分ける点にある。これにより工程数を増やすことなく、最適な回路設計が可能となるのである。
【００５１】
以上に示した本願発明の構成について、以下に示す実施例でさらに詳細に説明する。
【００５２】
【実施例】
［実施例１］
本実施例では、「実施形態１」で説明したＣＭＯＳ回路の作製方法について説明する。説明には図３を用いる。
【００５３】
まず、基板３００としてガラス基板を用意し、その上に２００nm厚の酸化タンタル膜をスパッタ法で形成して下地膜３０１とした。さらに、その上に第１配線３０２a、３０２b、３０２cを形成した。第１配線の材料としては、スパッタ法によりタンタル膜を形成して用いた。タンタル膜の表面は酸化膜を設けても良かった。
【００５４】
勿論、第１配線３０２a、３０２b、３０２cは導電性を有する膜であれば良いので、他の金属膜や合金膜等またはそれらの積層膜を用いても構わない。なお、テーパー角の小さいパターン形成が可能な膜を用いると平坦性を向上させることができるため有効である。
【００５５】
次に、珪素（シリコン）を含む絶縁膜でなる第１絶縁層３０３を形成した。第１絶縁層３０３は活性層を保護する下地膜としての役割を果たすと同時に、第１配線３０２aをサブゲート配線として用いる際のゲート絶縁膜として機能する。
【００５６】
本実施例ではまず５０nmの窒化珪素膜を成膜し、その上に８０nmの酸化珪素膜を積層した構造を採用した。他にもＳｉＯｘＮｙ（ｘ／ｙ＝０．０１〜１００）で示される酸化窒化珪素膜（窒化酸化珪素膜ともいう）を用いても良い。その際、窒素の含有量を酸素の含有量よりも多くすることで耐圧を向上させることが可能である。
【００５７】
次に、５０nm厚の非晶質珪素膜（図示せず）を形成し、公知のレーザー結晶化技術により結晶化して結晶質珪素膜を形成した。そして結晶質珪素膜をパターニングして活性層３０４、３０５を形成した。本実施例では、結晶化工程を、パルス発振型のＫｒＦエキシマレーザー光を線状に集光して非晶質珪素膜に照射することによって行った。
【００５８】
なお、本実施例では活性層に用いる半導体膜として非晶質珪素膜を結晶化した結晶質珪素膜を用いたが、他の半導体膜として微結晶珪素膜を用いても構わないし、直接結晶質珪素膜を成膜しても良い。また、珪素膜以外に、シリコンゲルマニウム膜等の化合物半導体膜を用いることも可能である。
【００５９】
なお、活性層３０４、３０５を形成する前または後で結晶質珪素膜中に１３族に属する元素および／または１５族に属する元素を添加しても良い。ここで添加される元素はＴＦＴのしきい値電圧を制御するための元素である。
【００６０】
例えば、まず１３族に属する元素としてボロンを結晶質珪素膜全体に添加してプラス方向のしきい値制御を行い、次に選択的にリンを添加してマイナス方向のしきい値制御を行って、ＮＴＦＴおよびＰＴＦＴのしきい値電圧が所望の値になるように調節すれば良い。
【００６１】
次に、活性層３０４、３０５を覆って、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜またはそれらの積層膜でなる第２絶縁層３０６を形成した。ここではプラズマＣＶＤ法で酸化窒化珪素膜を１００ｎｍの厚さに形成した。この第２絶縁層は第２配線をメインゲート配線として用いる際のゲート絶縁膜として機能する。
【００６２】
次に、後に第２配線となる２００nm厚のタンタル膜３０７を形成した。タンタル膜２０７の成膜方法はスパッタ法でもＣＶＤ法でも良い。
【００６３】
こうして図３（Ａ）の状態が得られたら、レジストマスク３０８a、３０８bを形成し、タンタル膜３０７をエッチングした。こうしてタンタル膜でなる第２配線３０９aが形成された。この第２配線３０９aは図１（Ａ）の第２配線（メインゲート配線）１０７aに相当する。また、タンタル膜３０９bはＮＴＦＴとなる領域以外を隠すようにして残される。
【００６４】
次に、１５族に属する元素（代表的にはリンまたは砒素）を添加し、低濃度不純物領域３１０、３１１を形成した。本実施例では１５族に属する元素としてリンを用い、質量分離を行わないイオンドーピング法を用いて添加した。また、添加条件としては、加速電圧を９０ｋｅＶとし、１×１０16〜１×１０19atoms/cm3（好ましくは５×１０17〜５×１０18atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。この濃度が後にＬＤＤ領域の不純物濃度になるので精密に制御する必要がある。（図３（Ｂ））
【００６５】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ-）の添加工程という。
【００６６】
次に、レジストマスク３０８a、３０８bを除去し、新たにレジストマスク３１２a〜３１２dを形成した。そしてタンタル膜３０９bをエッチングして第２配線３１３a〜３１３cを形成した。この第２配線３１３a〜３１３cはそれぞれ順に図１（Ａ）の第２配線１０７b、１０７c、１０７dに相当する。
【００６７】
次に、１３族に属する元素（代表的にはボロンまたはガリウム）を添加し、不純物領域３１４、３１５を形成した。また、このとき同時にＰＴＦＴのチャネル形成領域３１６が画定した。本実施例では１３族に属する元素としてボロンを用い、質量分離を行わないイオンドーピング法を用いて添加した。添加条件としては、加速電圧を７５ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でボロンが添加されるようにドーズ量を調節した。（図３（Ｃ））
【００６８】
なお、本明細書中ではこのような条件で行われた不純物添加工程をボロン（ｐ++）の添加工程という。
【００６９】
次に、レジストマスク３１２a〜３１２dを除去した後、再びレジストマスク３１７a〜３１７dを形成した。本実施例では、これらのレジストマスクは裏面露光法を用いて形成した。即ち、レジストマスク３１７a、３１７c、３１７dは第１配線がマスクとなり、レジストマスク３１７bは第２配線がマスクとなっている。この時、第１配線をマスクとなる場合は少し光の回り込みがあるので、第１配線よりも線幅が細くなる。この線幅は露光条件によって制御することが可能である。即ち、この回り込み量を制御することでＬＤＤ領域の幅（長さ）を制御することができる。
【００７０】
勿論、これらのレジストマスクを、マスクを用いて形成することもできる。その場合、パターン設計の自由度は高くなるがマスク枚数が増えてしまう。
【００７１】
こうしてレジストマスク３１７a〜３１７dが形成されたら、１５族に属する元素（本実施例ではリン）の添加工程を行った。ここでは加速電圧を９０ｋｅＶとし、１×１０19〜５×１０21atoms/cm3（好ましくは１×１０20〜１×１０21atoms/cm3）の濃度でリンが添加されるようにドーズ量を調節した。
【００７２】
なお、本明細書中ではこのような条件で行われた不純物添加工程をリン（ｎ+）の添加工程という。
【００７３】
この工程によりＮＴＦＴのソース領域３１８、ドレイン領域３１９、ＬＤＤ領域３２０およびチャネル形成領域３２１が画定した。また、この工程ではＰＴＦＴのドレイン領域３２２とソース領域３２３にもリンが添加されるが、前工程でさらに高い濃度のボロンが添加されていれば、Ｎ型に反転しないためＰ型を維持したままとなる。
【００７４】
こうしてＮＴＦＴおよびＰＴＦＴに一導電性を付与する不純物元素を添加したら、ファーネスアニール法、レーザーアニール法、ランプアニール法またはそれらの手法を併用して不純物元素の活性化を行った。
【００７５】
こうして図３（Ｄ）の状態が得られたら、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、樹脂膜またはそれらの積層膜でなる第１層間絶縁層３２４を形成した。そしてコンタクトホールを開けてソース配線３２５、３２６、ドレイン配線３２７を形成した。（図３（Ｅ））
【００７６】
本実施例では第１層間絶縁層３２４として、最初に窒化珪素膜を５０ｎｍ形成し、さらに酸化珪素膜を９５０ｎｍ形成した２層構造とした。また、本実施例ではソース配線およびドレイン配線を、チタン膜１００ｎｍ、チタンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜をパターニングして形成した。
【００７７】
こうして図３（Ｅ）に示すような構造のＣＭＯＳ回路が完成した。本実施例のＣＭＯＳ回路は図１（Ａ）に示した構造であり、それについての説明は「実施形態１」で詳細に説明したのでここでの説明は省略する。また、図１（Ａ）の構造を得るにあたって、本実施例の作製工程に限定される必要はない。例えば、ＮＴＦＴをダブルゲート構造とし、ＰＴＦＴをシングルゲート構造とするようなことも可能である。
【００７８】
なお、本実施例で説明したＣＭＯＳ回路はＡＭ−ＬＣＤにおいてはドライバー（駆動）回路（シフトレジスタ回路、バッファ回路、レベルシフタ回路、サンプリング回路など）やその他の信号処理回路（分割回路、Ｄ／Ａコンバータ回路、γ補正回路、オペアンプ回路など）を構成する基本単位回路である。
【００７９】
本実施例ではＮＴＦＴの第１配線をサブゲート配線として用いることで実質的なＧＯＬＤ構造を実現することができ、ホットキャリア注入による劣化を防ぐことができる。従って、非常に信頼性の高い回路を形成することができる。
【００８０】
〔実施例２〕
本実施例では「実施形態２」で説明した画素マトリクス回路の作製方法について説明する。説明には図４、図５を用いる。なお、画素マトリクス回路は同一基板上において、実施例１に示したＣＭＯＳ回路と同時に形成されるため、実施例１の作製工程に対応させて説明する。従って、必要に応じて図３と同じ符号を使って説明することとする。
【００８１】
まず、ガラス基板３００上に酸化タンタル膜でなる下地膜３０１を形成し、その上に第１配線４０１a、４０１b、４０１c、容量配線４０２を形成した。なお、第１配線４０１aは図２（Ａ）の第１配線２０２aに、第１配線４０１bは図２（Ａ）の第１配線２０２bに、第１配線４０１cは図２（Ａ）の第１配線２０２cに相当する。
【００８２】
また、容量配線４０２は図２（Ａ）の容量配線２０３に相当する。また、これら第２配線および容量配線の材料は実施例１で説明した通りである。
【００８３】
次に、実施例１を参考にして第１絶縁層３０３、画素ＴＦＴの活性層４０３、第２絶縁層３０６、タンタル膜３０７を形成した。こうして図４（Ａ）の状態が得られた。なお、同時形成されているＣＭＯＳ回路は図３（Ａ）の状態にある。
【００８４】
次に、レジストマスク４０４a〜４０４cを形成し、タンタル膜３０７のエッチングを行った。こうして第２配線４０５a〜４０５cが形成された。なお、第２配線４０５aは図２（Ａ）の第２配線２０７aに、第２配線４０５bは図２（Ａ）の第２配線２０７bに、第２配線４０５cは図２（Ａ）の第２配線２０７cに相当する。
【００８５】
次に、後にＬＤＤ領域を形成するためのリン（ｎ-）の添加工程を行い、低濃度不純物領域４０６〜４０８を形成した。この工程は図３（Ｂ）の工程に対応する。従って、図４（Ｂ）の工程において、第２配線の材料や膜厚、およびリンの添加条件は実施例１と同様である。
【００８６】
次に、図３（Ｃ）に相当する工程を行った。この工程では、画素マトリクス回路においてはレジストマスク４０９で全面を覆い、ボロンが全く添加されないようにした。（図４（Ｃ））
【００８７】
次に、レジストマスク４０９を除去した後、裏面露光法によりレジストマスク４１０a〜４１０dを形成した。そして、リン（ｎ+）の添加工程を行い、ソース領域４１１、ドレイン領域４１２、ＬＤＤ領域４１３、４１４およびチャネル形成領域４１５、４１６を形成した。この時、裏面露光条件やリンの添加条件等は実施例１の図３（Ｄ）の工程に従えば良い。
【００８８】
なお、図４（Ｄ）では説明の便宜上、ソース領域やドレイン領域と記載したが、画素ＴＦＴの場合は画素への充電時と放電時とでソース領域とドレイン領域が逆転するので明確な区別はない。
【００８９】
また、４１７で示される領域はレジストマスク４１０dで隠されるため、結果的にＬＤＤ領域４１３、４１４と同濃度でリンが添加された領域となる。この領域は、第１配線４０２に電圧を印加することで電極として機能させることができ、第１配線４０２、第１絶縁層３０３および低濃度不純物領域４１７で保持容量が形成される。
【００９０】
こうしてリンおよびボロンの添加工程が終了したら、実施例１と同様に不純物元素の活性化工程を行った。そして、第１層間絶縁層３２４を形成し、コンタクトホールを形成してソース配線４１８、ドレイン配線４１９を形成した。こうして図４（Ｅ）の状態を得た。この時、ＣＭＯＳ回路は図３（Ｅ）の状態となっている。
【００９１】
次に、ソース配線４１８およびドレイン配線４１９を覆って第２層間絶縁層４２０を形成した。本実施例ではパッシベーション膜として３０nm厚の窒化珪素膜を形成し、その上に７００nm厚のアクリル膜を形成した。勿論、酸化珪素膜など珪素を主成分とする絶縁膜を用いても良いし、他の樹脂膜を用いても良い。他の樹脂膜としては、ポリイミド膜、ポリアミド膜、ＢＣＢ（ベンゾシクロブテン）膜などを使用することができる。
【００９２】
次に、１００nm厚のチタン膜でなるブラックマスク４２１を形成した。ブラックマスク４２１は遮光性を有する膜であれば他の膜を用いても良い。代表的にはクロム膜、アルミニウム膜、タンタル膜、タングステン膜、モリブデン膜、チタン膜またはそれらの積層膜を用いれば良い。
【００９３】
次に第３層間絶縁層４２２を形成した。本実施例では１μm厚のアクリル膜としたが、第２層間絶縁層と同様の材料を用いることができる。
【００９４】
次に、第３層間絶縁層４２２にコンタクトホールを形成し、透明導電膜（代表的にはＩＴＯ膜）でなる画素電極４２３を形成した。この時、画素電極４２３はドレイン配線４１９と電気的に接続される。従って、コンタクトホールは非常に深いものとなるので、内側の側壁がテーパー形状または曲面を有するように形成すると画素電極が断線するなどの不良を防ぐのに有効であった。
【００９５】
こうして図５（Ａ）に示すような構造の画素マトリクス回路が完成した。なお、本実施例では画素電極として透明導電膜を用いて透過型ＡＭ−ＬＣＤを作製する例を示したが、画素電極として反射率の高い金属膜（アルミニウムを主成分とする金属膜など）を用いることで容易に反射型ＡＭ−ＬＣＤを作製することが可能である。
【００９６】
また、図５（Ａ）の状態となった基板をアクティブマトリクス基板という。本実施例では、実際にＡＭ−ＬＣＤを作製した場合の構造も併せて説明する。
【００９７】
図５（Ａ）の状態が得られたら、配向膜４２４を８０nmの厚さに形成した。次に、対向基板を作製した。対向基板はガラス基板４２５上にカラーフィルタ４２６、透明電極（対向電極）４２７、配向膜４２８を形成したものを準備した。そして、それぞれの配向膜４２４、４２８に対してラビング処理を行い、シール材（封止材）を用いてアクティブマトリクス基板と対向基板とを貼り合わせた。そして、その間に液晶４２９を保持させた。
【００９８】
なお、セルギャップを維持するためのスペーサは必要に応じて設ければ良い。従って、対角１インチ以下のＡＭ−ＬＣＤのようにスペーサがなくてもセルギャップを維持できる場合は特に設けなくても良い。
【００９９】
こうして図５（Ｂ）に示す構造のＡＭ−ＬＣＤ（画素マトリクス回路の部分）が完成した。本実施例に示した第２層間絶縁層４２０と第３層間絶縁層４２２は実際には実施例１に示したＣＭＯＳ回路上にも形成されることになる。また、ブラックマスク４２１や画素電極４２３を形成すると同時に、それらを構成する材料で配線を形成し、その配線をＡＭ−ＬＣＤのドライバー回路や信号処理回路の引き回し配線（第４配線または第５配線）として用いることも可能である。
【０１００】
本実施例の場合、画素ＴＦＴに設けられた第１配線４０１b、４０１cは最低電源電位に設定した。こうしておくことで、ホットキャリア注入によってドレイン端部に生じたホール（正孔）を第１配線に引き抜くことができるため、信頼性の向上に適した構造となる。勿論、第１配線４０１b、４０１cをフローティング状態にしておくこともできるが、その場合にはホールの引き抜き効果を期待できない。
【０１０１】
〔実施例３〕
本実施例では本願発明の画素マトリクス回路やＣＭＯＳ回路（具体的にはＣＭＯＳ回路で形成されたドライバー回路や信号処理回路）を具備したＡＭ−ＬＣＤの外観を図６に示す。
【０１０２】
アクティブマトリクス基板６０１には画素マトリクス回路６０２、信号線駆動回路（ソースドライバー回路）６０３、走査線駆動回路（ゲートドライバー回路）６０４、信号処理回路（信号分割回路、Ｄ／Ａコンバータ回路、γ補正回路等）６０５が形成され、ＦＰＣ（フレキシブルプリントサーキット）６０６が取り付けられている。なお、６０７は対向基板である。
【０１０３】
ここでアクティブマトリクス基板６０１上に形成された各種回路をさらに詳しく図示したブロック図を図７に示す。
【０１０４】
図７において、７０１は画素マトリクス回路であり、画像表示部として機能する。また、７０２aはシフトレジスタ回路、７０２bはレベルシフタ回路、７０２cはバッファ回路である。これらでなる回路が全体としてゲートドライバー回路を形成している。
【０１０５】
なお、図７に示したＡＭ−ＬＣＤのブロック図ではゲートドライバー回路を、画素マトリクス回路を挟んで設け、それぞれで同一ゲート配線を共有している、即ち、どちらか片方のゲートドライバーに不良が発生してもゲート配線に電圧を印加することができるという冗長性を持たせている。
【０１０６】
また、７０３aはシフトレジスタ回路、７０３bはレベルシフタ回路、７０３cはバッファ回路、７０３dはサンプリング回路であり、これらでなる回路が全体としてソースドライバー回路を形成している。画素マトリクス回路を挟んでソースドライバー回路と反対側にはプリチャージ回路１４が設けられている。
【０１０７】
本願発明を用いることで図６に示したような回路を有するＡＭ−ＬＣＤの信頼性を大幅に向上させることができる。その際、ドライバー回路や信号処理回路を形成するＣＭＯＳ回路は実施例１に従えばよく、画素マトリクス回路は実施例２に従えば良い。
【０１０８】
〔実施例４〕
本実施例では、「実施形態１」に示したＣＭＯＳ回路や「実施形態２」に示した画素マトリクス回路の構造を異なるものとした場合について説明する。具体的には、回路の要求する仕様に応じて構造を異ならせる例を示す。
【０１０９】
なお、ＣＭＯＳ回路の基本構造は図１（Ａ）に示した構造、画素マトリクス回路の基本構造は図２（Ａ）に示した構造であるため、本実施例では必要箇所のみに符号を付して説明することとする。
【０１１０】
まず、図８（Ａ）に示した構造はＮＴＦＴのソース側のＬＤＤ領域をなくし、ドレイン側のみにＬＤＤ領域８０１を設けた構造である。ドライバー回路や信号処理回路に用いられるＣＭＯＳ回路は高速動作を要求されるため、動作速度を低下させる要因となりうる抵抗成分は極力排除する必要がある。
【０１１１】
本願発明のＣＭＯＳ回路の場合、サブゲート配線として機能する第１配線にゲート電圧を印加することによってＧＯＬＤ構造を実現し、ホットキャリア注入による劣化を防いでいる。しかしながら、ホットキャリア注入が生じるのはチャネル形成領域のドレイン領域側の端部であり、その部分にゲート電極とオーバーラップした（重なった）ＬＤＤ領域が存在すれば良い。
【０１１２】
従って、必ずしもチャネル形成領域のソース領域側の端部にはＬＤＤ領域を設けておく必要はなく、却ってソース領域側に設けられたＬＤＤ領域が抵抗成分として働いてしまう恐れがある。そのため、図８（Ａ）のような構造とすることは動作速度を改善する上で有効である。
【０１１３】
なお、図８（Ａ）の構造はソース領域とドレイン領域とが入れ替わる画素ＴＦＴのような動作をする場合には適用できない。ＣＭＯＳ回路の場合、通常はソース領域およびドレイン領域が固定されるため、図８（Ａ）のような構造を実現することができる。
【０１１４】
次に、図８（Ｂ）は基本的には図８（Ａ）と同様であるが、ＬＤＤ領域８０２の幅が図８（Ａ）よりも狭く形成されている。具体的には０．０５〜０．５μm（好ましくは０．１〜０．３μm）とする。図８（Ｂ）の構造はソース領域側の抵抗成分をなくすだけでなく、ドレイン領域側の抵抗成分を極力減らすような構造となっている。
【０１１５】
このような構造は実際にはシフトレジスタ回路のように３〜５Ｖといった低電圧で駆動し、高速動作を要求するような回路に適している。動作電圧が低いのでＬＤＤ領域（厳密にはゲート電極にオーバーラップしたＬＤＤ領域）が狭くなってもホットキャリア注入の問題は顕在化しない。
【０１１６】
勿論、場合によってはシフトレジスタ回路のみＮＴＦＴのＬＤＤ領域を完全になくすようなこともできる。その場合、同じドライバー回路内でも、シフトレジスタ回路のＮＴＦＴにはＬＤＤ領域がなく、他の回路には図１（Ａ）や図８（Ｂ）に示した構造を採用するようなこともできる。
【０１１７】
次に、図８（Ｃ）はＮＴＦＴをダブルゲート構造、ＰＴＦＴをシングルゲート構造としたＣＭＯＳ回路の例である。この場合、チャネル形成領域８０３、８０４のドレイン領域に近い側のみの端部にＬＤＤ領域８０５、８０６を設ける。
【０１１８】
図３（Ｄ）に示したようにＬＤＤ領域の幅は裏面露光工程における光の回り込み量で決定するが、マスク合わせによってレジストマスクを形成すれば自由にマスク設計を行うことができる。図８（Ｃ）に示した構造においてもマスクを用いれば片側のみにＬＤＤ領域を設けることは容易である。
【０１１９】
しかし、本実施例のようにゲート配線（第２配線）８０７a、８０７bと第１配線８０８、８０９とをずらして形成することで、裏面露光法を用いても片側のみにＬＤＤ領域を形成することが可能となる。
【０１２０】
このような構造とすることでソース領域側のＬＤＤ領域による抵抗成分をなくし、ダブルゲート構造とすることでソース−ドレイン間にかかる電界を分散させて緩和する効果がある。
【０１２１】
次に、図８（Ｄ）の構造は画素マトリクス回路の一実施形態である。図８（Ｄ）の構造の場合、ソース領域またはドレイン領域に近い片側のみにＬＤＤ領域８０９、８１０を設ける。即ち、二つのチャネル形成領域８１１と８１２の間にはＬＤＤ領域を設けない構造とする。
【０１２２】
画素ＴＦＴの場合、充電と放電を繰り返す動作を行うためソース領域とドレイン領域とが頻繁に入れ替わることになる。従って、図８（Ｄ）の構造とすることでどちらがドレイン領域となってもチャネル形成領域のドレイン領域側にＬＤＤ領域を設けた構造となる。逆に、チャネル形成領域８１１と８１２の間の領域は電界集中がないので抵抗成分となるＬＤＤ領域をなくした方がオン電流（ＴＦＴがオン状態にある時に流れる電流）を大きくするには有効である。
【０１２３】
なお、図８（Ａ）〜（Ｄ）の構造において、ソース領域側のチャネル形成領域の端部にはＬＤＤ領域を設けない構造としているが、幅の狭いものであれば設けられていても構わない。そのような構造はマスク合わせによってレジストマスクを形成しても良いし、第１配線と第２配線の位置を調節した上で裏面露光法を用いて形成しても良い。
【０１２４】
なお、本実施例の構成は実施例１、２と組み合わせられることは言うまでもなく、実施例３に示したＡＭ−ＬＣＤに用いても良い。
【０１２５】
〔実施例５〕
本実施例では実施例２に示した画素マトリクス回路とは異なる構造の保持容量を形成した場合について説明する。説明には図９を用いる。なお、基本的な構造は図２（Ａ）に示したものと同じであるので、本実施例では必要箇所のみに符号を付して説明することとする。
【０１２６】
まず、図９（Ａ）に示した構造は保持容量を、活性層（具体的にはドレイン領域からの延長部分９０４）９０１、第２絶縁層９０２および第２配線と同一層に形成された容量配線９０３とで形成する。この場合、保持容量の電極として機能する領域９０４は容量配線９０３がマスクとなるため導電型を付与する不純物元素が添加されず、容量配線９０３に常に電圧を印加して活性層に反転層が形成された状態を維持しなければらない。
【０１２７】
また、図９（Ｂ）の構造は、図２（Ａ）に示した保持容量の構造と図９（Ａ）に示した保持容量の構造とを組み合わせた例である。具体的には、第１配線と同一層の第１容量配線９０５、第１絶縁層９０６および活性層９０７で第１保持容量を形成し、活性層９０７（正確には９０８で示される領域）、第２絶縁層９０９および第２配線と同一層の第２容量配線９１０で第２保持容量を形成する。
【０１２８】
この構造では工程数をなんら増やすことなく、図２（Ａ）や図９（Ａ）に示した保持容量の構造の２倍近い容量を確保することが可能である。特に、ＡＭ−ＬＣＤが高精細になれば開口率を稼ぐために、保持容量の面積を小さくすることが必要となる。そのような場合に図９（Ｂ）の構造は有効である。
【０１２９】
なお、本実施例の構造を実施例３に示したＡＭ−ＬＣＤに対して用いることは有効である。
【０１３０】
〔実施例６〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、第２配線の一部の構造を変えた場合の例を図１０に示す。なお、図１０（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１３１】
図１０（Ａ）のＣＭＯＳ回路は、第２配線のうち電源供給部に相当する部分のみ第１導電層１００１a、第２導電層１００１bとを積層して形成した積層膜１００１で構成する。本明細書中では１００１で示した配線構造をクラッド構造と呼ぶ。
【０１３２】
このようなクラッド構造において、第１導電層１００１aの材料としてはタンタル、チタン、クロム、タングステン、モリブデン、またはシリコンから選ばれた元素を主成分とする導電膜、或いは前記元素を組み合わせた合金膜やシリサイド膜を用いることができる。また、第２導電層１００１bの材料としては銅またはアルミニウムを主成分とする（成分比が５０％以上）金属膜を用いることが望ましい。
【０１３３】
このような構造とした場合、第２配線の電源供給部（図１（Ｂ）の１０７dで示される部分）は第１導電層１００１aを第２導電層１００１bで覆った構造となる。ただし、この構造では第１導電層１００１aの構成元素であるアルミニウムや銅が第２絶縁層（第２配線の下地になる絶縁層）中に拡散する恐れがある。そのため、第２絶縁層の表面に窒化珪素膜を設けておくと、アルミニウムや銅の拡散を効果的に防止することが可能である。
【０１３４】
また、本実施例の構造は画素マトリクス回路に対しても適用できる。図１０（Ｂ）の画素マトリクス回路は、第２配線（ゲート配線）および容量配線がタンタル膜のみの単層構造でなり、ゲート配線の中でも配線抵抗を抑えたい部分（図２（Ｂ）の２０７aに相当する部分）には上記クラッド構造を採用している。
【０１３５】
勿論、図１０（Ａ）、図１０（Ｂ）に示した回路はどちらも同一基板上に同時形成されることは言うまでもない。
【０１３６】
また、実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４、５に示した構成と組み合わせることも可能である。
【０１３７】
〔実施例７〕
本実施例では図１（Ａ）に示したＣＭＯＳ回路や図２（Ａ）に示した画素マトリクス回路において、ＮＴＦＴのＬＤＤ領域の配置を異なるものとした場合の例を図１１に示す。なお、図１１（Ａ）において図１（Ａ）または図２（Ａ）と同じ構成の部分には同一の符号を付している。
【０１３８】
図１１（Ａ）に示したＣＭＯＳ回路では、ＮＴＦＴのゲート電極１１０１がＬＤＤ領域１１０２に重なっている部分と重なっていない部分とを有する構造となっている。この構造において、ゲート電極１１０１がＬＤＤ領域１１０２に重なっている部分の長さは０．１〜３．５μm（代表的には０．１〜０．５μm、好ましくは０．１〜０．３μm）とし、ゲート電極１１０１がＬＤＤ領域１１０２に重なっていない部分の長さは０．５〜３．５μm（代表的には１．５〜２．５μm）とすれば良い。
【０１３９】
このような構造では、ゲート電極１１０１とＬＤＤ領域１１０２とが重なる部分では実質的にＧＯＬＤ構造と同様の効果を示し、重ならない部分では実質的にＬＤＤ構造と同様の効果を示す。なお、この重なり加減はマスク合わせで決定しても良いし、光の回り込み量の制御によって実現しても良い。
【０１４０】
このような構造の特徴としては、ゲート電極に重なったＬＤＤ領域によりオン電流の劣化が防がれ、さらにその外側に設けられたゲート電圧が印加されないＬＤＤ領域によりオフ電流の増加が防がれる。従って、ＣＭＯＳ回路において、オフ電流も抑えたい場合には図１１（Ａ）の構造が有効である。
【０１４１】
図１１（Ｂ）に示した画素マトリクス回路の場合も同様であり、画素ＴＦＴのゲート電極１１０３、１１０４はどちらもＬＤＤ領域１１０５、１１０６がゲート電極１１０３、１１０４と重なる領域および重ならない領域を有した構造となっている。この場合、第１配線２０２b、２０２cはサブゲート配線として機能させないので、ゲート電極１１０３、１１０４のみでチャネル形成領域の電荷が制御される。
【０１４２】
「実施形態２」で説明した画素ＴＦＴの構造では、画素ＴＦＴが完全なＬＤＤ構造として動作するような構造となっている。しかしながら、図１１（Ｂ）の構造とすることでホットキャリア注入に強い（オン電流の劣化がない又は抑制された）画素ＴＦＴを実現することができる。
【０１４３】
なお、本実施例の構造は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜６に示した構成とも自由に組み合わせることが可能である。
【０１４４】
〔実施例８〕
本実施例ではドライバー回路に用いるＣＭＯＳ回路において、ＮＴＦＴのオフ電流を低減するための構造について図１２を用いて説明する。
【０１４５】
図１２において、ＮＴＦＴのＬＤＤ領域１２０１、１２０２は、実質的に第１配線１０２aに重なっている部分と重なっていない部分とに区別できる。従って、第１配線１０２aにゲート電圧が印加された際、図１２のＮＴＦＴはゲート電極に重なったＬＤＤ領域の外側に、ゲート電極に重なっていないＬＤＤ領域を有する構造となる。
【０１４６】
このような構造は実施例７でも説明したように、ＧＯＬＤ構造の利点であるオン電流の劣化を防ぐ効果を有し、且つ、ＧＯＬＤ構造の欠点であるオフ電流の増加を抑制した電気特性を得ることができる。従って、非常に優れた信頼性を有するＣＭＯＳ回路を実現することが可能である。
【０１４７】
また、ここではＣＭＯＳ回路の場合を例にとって説明したが、本実施例の構造を画素マトリクス回路に適用しても構わない。
【０１４８】
また、本実施例の構造を実現するためには、実施例１の図３（Ｄ）に示した工程において裏面露光法を用いなければ良い。即ち、通常のマスク合わせにより第１配線よりも幅の広いレジストマスクを設け、その後、リン（ｎ+）の添加工程を行えば本実施例の構造を容易に得ることができる。
【０１４９】
なお、ＬＤＤ領域の長さ（ゲート電極に重なっている部分と重なっていない部分の長さ）は実施例７に示した範囲を参考にすれば良い。
【０１５０】
なお、本実施例の構成は実施例３のＡＭ−ＬＣＤに適用することもできるし、実施例４〜７に示した構成とも自由に組み合わせることが可能である。
【０１５１】
〔実施例９〕
本実施例では、実施例１または実施例２に示した活性層を形成するにあたってレーザー結晶化以外の手段を用いた場合について説明する。
【０１５２】
具体的には、活性層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報（米国出願番号０８／３２９，６４４または米国出願番号０８／４３０，６２３に対応）、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。特に触媒元素としてはニッケルが好適である。
【０１５３】
なお、本実施例の構成は実施例１乃至実施例８の全ての構成と自由に組み合わせることが可能である。
【０１５４】
〔実施例１０〕
本実施例は活性層を形成する方法として、実施例９に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報（米国出願番号０８／９５１，１９３に対応）または特開平１０−１３５４６９号公報（米国出願番号０８／９５１，８１９に対応）に記載された技術を用いる。
【０１５５】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にハロゲンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１５６】
なお、本実施例の構成は実施例１乃至実施例９の全ての構成と自由に組み合わせることが可能である。
【０１５７】
〔実施例１１〕
本実施例は活性層を形成する方法として、実施例９に示した熱結晶化法を用い、そこで用いた触媒元素を結晶質半導体膜から除去する工程を行った例を示す。本実施例ではその方法として、特開平１０−２７０３６３号公報（米国出願番号０９／０５０，１８２に対応）に記載された技術を用いる。
【０１５８】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができる。
【０１５９】
なお、本実施例の構成は実施例１乃至実施例１０の全ての構成と自由に組み合わせることが可能である。
【０１６０】
〔実施例１２〕
本実施例では、実施例１１で示したリンによるゲッタリング工程の別形態について説明する。なお、基本的な工程は図１に従うものであるので、相違点のみに着目して説明する。
【０１６１】
まず、実施例１の工程に従って図３（Ｄ）の状態を得た。図１３（Ａ）は図３（Ｄ）の状態からレジストマスク３１７a〜３１７dを除去した状態を表している。ただし、ＴＦＴの活性層となる半導体層の形成には実施例９に示した熱結晶化技術を用いている。
【０１６２】
この時、ＮＴＦＴのソース領域３１８及びドレイン領域３１９、並びにＰＴＦＴのソース領域３２２及びドレイン領域３２３には１×１０19〜１×１０21atoms/cm3（好ましくは５×１０20atoms/cm3）の濃度でリンが含まれている。
【０１６３】
本実施例ではこの状態で、窒素雰囲気中で５００〜８００℃、１〜２４時間、例えば６００℃、１２時間の加熱処理の工程を行う。この工程により、添加された１３族または１５族に属する不純物元素を活性化することができた。さらに、結晶化工程の後残存していた触媒元素（本実施例ではニッケル）が矢印の方向に移動し、前述のソース領域及びドレイン領域に含まれたリンの作用によって同領域にゲッタリング（捕獲）することができた。その結果、チャネル形成領域からニッケルを１×１０17atoms/cm3以下にまで低減することができた。（図１３（Ｂ））
【０１６４】
図１３（Ｂ）の工程が終了したら、以降の工程は実施例１の工程に従えば、図３（Ｅ）に示すようなＣＭＯＳ回路を作製することができる。勿論、同様のことが画素マトリクス回路でも行われることは言うまでもない。
【０１６５】
なお、本実施例の構成は実施例１乃至実施例１１の全ての構成と自由に組み合わせることが可能である。
【０１６６】
〔実施例１３〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１４を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１６７】
まず、実施例１の工程に従って、図３（Ｂ）の工程までを終了させた。図１４（Ａ）は図３（Ｂ）と同じ状態を図示しており、同一の符号を付している。この工程はリン（ｎ-）の添加工程であり、低濃度不純物領域３１０、３１１が形成された。
【０１６８】
次に、レジストマスク３０８a、３０８bを除去した後、裏面露光法を用いてレジストマスク１１a、１１bを形成した。そして、実施例１と同様の添加条件でリン（ｎ+）の添加工程を行い、ＮＴＦＴのソース領域１２、ドレイン領域１３、ＬＤＤ領域１４およびチャネル形成領域１５を形成した。（図１４（Ｂ））
【０１６９】
次に、レジストマスク１１a、１１bを除去した後、レジストマスク１６a〜１６dを形成し、タンタル膜３０９bをエッチングして第２配線１７a〜１７cを形成した。そして、この状態で実施例１の添加条件に従ってボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域１８、ソース領域１９およびチャネル形成領域２０を形成した。（図１４（Ｃ））
【０１７０】
本実施例の場合、ボロンを添加するまではＰＴＦＴの活性層にはリンが添加されていないので、ボロンの添加量を最小限に抑えることができる。そのため、製造工程のスループットが向上する。
【０１７１】
こうして図１４（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にリンが含まれていない点である。
【０１７２】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０１７３】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０１７４】
また、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０１７５】
〔実施例１４〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１５を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１７６】
まず、実施例１の工程に従って、図３（Ａ）の工程までを終了させた。次に、レジストマスク２１a〜２１dを形成した後、タンタル膜３０７をエッチングし、タンタル膜２２a、第２配線２２b〜２２dを形成した。そして、実施例１と同様の添加条件でボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域２３、ソース領域２４およびチャネル形成領域２５を形成した。（図１５（Ａ））
【０１７７】
次に、レジストマスク２１a〜２１dを除去した後、レジストマスク２６a、２６bを形成した。次に、タンタル膜２２aをエッチングして第２配線２７を形成した。そして、実施例１と同様の添加条件でリン（ｎ-）の添加工程を行い、低濃度不純物領域２８、２９を形成した。（図１５（Ｂ））
【０１７８】
次に、レジストマスク２６a、２６bを除去した後、裏面露光法を用いてレジストマスク３０a〜３０dを形成し、実施例１の添加条件に従ってリン（ｎ+）の添加工程を行い、ＮＴＦＴのソース領域３１、ドレイン領域３２、ＬＤＤ領域３３およびチャネル形成領域３４を形成した。（図１５（Ｃ））
【０１７９】
本実施例の場合、図１５（Ｃ）の工程によってＰＴＦＴの活性層にもリンが添加されるので、ドレイン領域３５およびソース領域３６にはＮＴＦＴのソース領域３１およびドレイン領域３２と同濃度のリンが含まれている。
【０１８０】
こうして図１５（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現される。
【０１８１】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０１８２】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０１８３】
また、本実施例の構成は実施例４〜１２の如何なる実施例とも自由に組み合わせることが可能である。
【０１８４】
〔実施例１５〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１６を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１８５】
まず、実施例１４（実施例１も参考にする）の工程に従って、図１５（Ａ）の工程までを終了させた。図１６（Ａ）は図１５（Ａ）と同じ状態を図示しており、同一の符号を付している。この工程はボロン（ｐ++）の添加工程であり、ＰＴＦＴのドレイン領域２３、ソース領域２４およびチャネル形成領域２５が形成された。
【０１８６】
次に、レジストマスク２１a〜２１dを除去した後、レジストマスク３８a、３８bを形成した。そして、タンタル膜２２aをエッチングして第２配線３９を形成した。次に、実施例１と同様の添加条件でリン（ｎ+）の添加工程を行い、高濃度不純物領域４０、４１を形成した。（図１６（Ｂ））
【０１８７】
次に、レジストマスク３８a、３８bを除去した後、レジストマスク４２a、４２bを形成し、第２配線３９を再びエッチングして、第２配線４３を形成した。そして、実施例１の添加条件に従ってリン（ｎ-）の添加工程を行い、ＮＴＦＴのソース領域４４、ドレイン領域４５、ＬＤＤ領域４６およびチャネル形成領域４７を形成した。（図１６（Ｃ））
【０１８８】
本実施例の特徴としてはボロンを添加した後にＰＴＦＴの活性層には全くリンが添加されないという点が挙げられる。後にリンが添加される場合にはリンによってＮ型に反転しないように予めボロンを多めに添加しておく必要があるが、本実施例の場合にはそのような心配がない。そのため、ボロンの添加量を最小限に抑えることができるので、製造工程のスループットが向上する。
【０１８９】
こうして図１６（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にリンが含まれていない点である。
【０１９０】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０１９１】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０１９２】
また、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０１９３】
〔実施例１６〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１７を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０１９４】
まず、実施例１の工程に従って、図３（Ａ）の工程までを終了させた。次に、レジストマスク４８a、４８bを形成した後、タンタル膜３０７をエッチングし、第２配線４９a、タンタル膜４９bを形成した。そして、実施例１と同様の添加条件でリン（ｎ+）の添加工程を行い、ＮＴＦＴの活性層に高濃度不純物領域５０、５１を形成した。（図１７（Ａ））
【０１９５】
次に、レジストマスク４８a、４８bを除去した後、レジストマスク５２a、５２bを形成した。次に、実施例１と同様の添加条件でリン（ｎ-）の添加工程を行った。この工程によりＮＴＦＴのソース領域５４、ドレイン領域５５、ＬＤＤ領域５６およびチャネル形成領域５７が形成された。（図１７（Ｂ））
【０１９６】
次に、レジストマスク５２a、５２bを除去した後、レジストマスク５８a〜５８dを形成し、タンタル膜４９bのエッチングを行って、第２配線５９a〜５９cを形成した。そして、実施例１の添加条件に従ってボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域６０、ドレイン領域６１およびチャネル形成領域６２を形成した。（図１７（Ｃ））
【０１９７】
本実施例の場合、ボロンを添加するまではＰＴＦＴの活性層にはリンが添加されていないので、ボロンの添加量を最小限に抑えることができる。そのため、製造工程のスループットが向上する。
【０１９８】
こうして図１７（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現される。
【０１９９】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０２００】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０２０１】
また、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２０２】
〔実施例１７〕
本実施例では実施例１とは異なる工程順でＣＭＯＳ回路を作製した場合について図１８を用いて説明する。なお、リンの代わりに他の１５族に属する元素を用いても良いし、ボロンの代わりに他の１３族に属する元素を用いても良い。
【０２０３】
まず、実施例１６（実施例１も参考にする）の工程に従って、図１７（Ａ）の工程までを終了させた。図１８（Ａ）は図１７（Ａ）と同じ状態を図示しており、同一の符号を付している。この工程はリン（ｎ+）の添加工程であり、ＮＴＦＴの活性層に高濃度不純物領域５０、５１が形成された。
【０２０４】
次に、レジストマスク４８a、４８bを除去した後、レジストマスク６３a〜６３dを形成した。そして、タンタル膜４９bをエッチングして第２配線６４a〜６４cを形成した。次に、実施例１と同様の添加条件でボロン（ｐ++）の添加工程を行い、ＰＴＦＴのドレイン領域６５、ソース領域６６およびチャネル形成領域６７を形成した。（図１８（Ｂ））
【０２０５】
次に、レジストマスク６３a〜６３dを除去した後、レジストマスク６８a、６８bを形成し、第２配線４９aを再びエッチングして、第２配線６９を形成した。そして、実施例１の添加条件に従ってリン（ｎ-）の添加工程を行い、ＮＴＦＴのソース領域７０、ドレイン領域７１、ＬＤＤ領域７２およびチャネル形成領域７３を形成した。（図１８（Ｃ））
【０２０６】
本実施例の特徴としてはＰＴＦＴの活性層には全くリンが添加されないという点が挙げられる。前後の工程でリンが添加される場合にはリンによってＮ型に反転しないようにボロンを多めに添加する必要があるが、本実施例の場合にはそのような心配がない。そのため、ボロンの添加量を最小限に抑えることができるので、製造工程のスループットが向上する。
【０２０７】
こうして図１８（Ｃ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にリンが含まれていない点である。
【０２０８】
なお、本実施例の作製工程は、実施例１において１３族に属する元素または１５族に属する元素の添加工程の順序を変えたのみであるから、その他の条件については実施例１を参考にすれば良い。
【０２０９】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０２１０】
また、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることが可能である。
【０２１１】
〔実施例１８〕
実施例１５の作製工程に従った場合、図１６（Ａ）、（Ｂ）、（Ｃ）を見ても分かるようにＰＴＦＴの活性層に対してリンが添加されない。そのため、実施例１２に示した工程（結晶化に用いた触媒元素をソース領域またはドレイン領域に添加されたリンによってゲッタリングする工程）を実施することはできない。
【０２１２】
しかしながら、図１６（Ｂ）でレジストマスク３８a、３８bを形成する際に、ＰＴＦＴとなる領域の上にはレジストマスクを形成しないようにすればＰＴＦＴの活性層にもリンを添加しておくことが可能となる。
【０２１３】
ただし、その場合にはＰＴＦＴは第２配線２２bのみがドーピング工程のマスクとして用いられるため、完全にマスクとして機能しうることが前提となる。即ち、タンタル膜でなる第２配線２２bの膜厚が２５０nm以上（好ましくは３５０nm以上）であることが望ましい。それ以下になるとＰＴＦＴのチャネル形成領域２５の中にリンが到達してしまう恐れがある。
【０２１４】
なお、本実施例の構成は実施例４〜１２の如何なる実施例とも自由に組み合わせることが可能である。
【０２１５】
〔実施例１９〕
本実施例では実施例１５に示した作製工程においてパターニング回数を削減した場合の例について図１９を用いて説明する。
【０２１６】
まず、実施例１５の作製工程に従って図１６（Ｂ）の状態を得た。そして、その状態で等方的なエッチング手法によって第２配線３９をエッチングする。この工程では第２配線３９が側面から横方向にエッチングされ、線幅の細くなった第２配線７４が形成された。（図１９（Ａ））
【０２１７】
次に、レジストマスク３８a、３８ｂを除去した後、実施例１と同様の添加条件でリン（ｎ-）の添加工程を行い、ＮＴＦＴのソース領域７５、ドレイン領域７６、ＬＤＤ領域７７およびチャネル形成領域７８を形成した。また、同時にＰＴＦＴのドレイン領域７９およびソース領域８０にもＬＤＤ領域７７と同濃度のリンが添加された。但し、ＰＴＦＴのチャネル形成領域８１にはＰＴＦＴのゲート電極として機能する第２配線がマスクとなり、リンは添加されなかった。（図１９（Ｂ））
【０２１８】
こうして図１９（Ｂ）の工程が終了したら、この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現されるが、実施例１との違いはＰＴＦＴのソース領域およびドレイン領域にはＮＴＦＴのＬＤＤ領域と同濃度のリンが含まれている点である。
【０２１９】
本実施例の場合、図１９（Ｂ）の工程では第２配線がマスクとして機能するため、チャネル形成領域７８、８１にはリンが添加されないような膜厚としておくことが必要である。しかし、本実施例の作製工程に従えばパターニングのマスク数を１枚減らすことができるのでスループットが向上する。
【０２２０】
なお、本実施例の作製工程において、ボロンは他の１３族に属する元素としても良いし、リンは他の１５族に属する元素としても良い。また、特に説明のないその他の条件については実施例１を参考にすれば良い。
【０２２１】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０２２２】
なお、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることができる。また、実施例１８と組み合わせることによって、実施例１２との組み合わせも可能となる。
【０２２３】
〔実施例２０〕
本実施例では実施例１６に示した作製工程においてパターニング回数を削減した場合の例について図２０を用いて説明する。
【０２２４】
まず、実施例１６の作製工程に従って図１７（Ａ）の状態を得た。そして、その状態で等方的なエッチング手法によって第２配線４９aをエッチングする。この工程では第２配線４９aが側面から横方向にエッチングされ、線幅の細くなった第２配線８２aが形成された。なお、ＰＴＦＴを覆うタンタル膜４９bも同時にエッチングされ、タンタル膜８２bが形成された。（図２０（Ａ））
【０２２５】
次に、レジストマスク４８a、４８ｂを除去した後、実施例１と同様の添加条件でリン（ｎ-）の添加工程を行い、ＮＴＦＴのソース領域８３、ドレイン領域８４、ＬＤＤ領域８５およびチャネル形成領域８６を形成した。（図２０（Ｂ））
【０２２６】
こうして図２０（Ｂ）の工程が終了したら、実施例１６の作製工程に従って図１７（Ｃ）の工程を行った。この後は実施例１の工程に従ってＣＭＯＳ回路を作製すれば良い。構造としては図３（Ｅ）に示した構造が実現される。
【０２２７】
本実施例の場合、図２０（Ｂ）の工程では第２配線がマスクとして機能するため、チャネル形成領域８５およびＰＴＦＴの活性層にはリンが添加されないような膜厚としておくことが必要である。しかし、本実施例の作製工程に従えばパターニングのマスク数を１枚減らすことができるのでスループットが向上する。
【０２２８】
なお、本実施例の作製工程において、ボロンは他の１３族に属する元素としても良いし、リンは他の１５族に属する元素としても良い。また、特に説明のないその他の条件については実施例１を参考にすれば良い。
【０２２９】
また、本実施例の作製工程はＣＭＯＳ回路を例にとって説明しているが、同時に画素マトリクス回路をも形成できることは言うまでもない。
【０２３０】
なお、本実施例の構成は実施例４〜１１の如何なる実施例とも自由に組み合わせることができる。また、実施例１８と組み合わせることによって、実施例１２との組み合わせも可能となる。
【０２３１】
〔実施例２１〕
本実施例では第１配線または第２配線の材料としてタンタル膜以外の材料を用いた場合について説明する。説明は図２１を用いて行う。なお、本実施例は、実施例１０に示したような、７００〜１１５０℃といった高い温度での熱処理工程を含む作製工程において特に有効な技術である。
【０２３２】
第１配線は活性層の形成よりも前に形成されているため、活性層を熱酸化するような工程が含まれると、第１配線も高い熱処理が加えられることになる。その時、第１配線を形成する成分元素が酸素と結びつくことで、配線抵抗が増加するといった問題が生じうる。本実施例はそのような問題に対する技術である。
【０２３３】
本実施例の場合、図２１（Ａ）に示すように基板として耐熱性の高い石英基板９０を用いた。勿論、熱酸化膜を設けたシリコン基板や絶縁膜を設けたセラミックス基板等を用いても構わない。
【０２３４】
そして第１配線９１a〜９１cの材料としては、タングステンシリサイド（ＷＳｉｘ：ｘ＝２〜２５）膜９１a1とシリコン（Ｓｉ）膜９１a2とを積層した積層膜を用いた。勿論、この順序は逆でも良いし、シリコン膜でタングステンシリサイド膜を挟んだ三層構造としても構わない。
【０２３５】
図２１（Ｂ）は画素マトリクス回路であるが、この場合にも第１配線９２a〜９２cおよび容量配線９３を、タングステンシリサイド膜とシリコン膜との積層膜とした。
【０２３６】
このような材料を用いることで後に７００〜１１５０℃といった高い温度で熱処理工程を行ってもタングステンシリサイド膜９１a1の配線抵抗の増加を招くようなことがない。これはタングステンシリサイド膜に含まれる余剰シリコンが優先的に酸素と結合するため、タングステンが酸素と結合するのを防ぐからである。
【０２３７】
なお、タングステンシリサイド膜の代わりに他の金属シリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉｘ）膜、チタンシリサイド（ＴｉＳｉｘ）膜、コバルトシリサイド（ＣｏＳｉｘ）膜、タンタルシリサイド（ＴａＳｉｘ）膜等を用いても構わない。
【０２３８】
また、第１配線として単体金属膜（代表的にはタンタル膜、チタン膜、タングステン膜、モリブデン膜）を用いるためには、単体金属膜の上面および／または下面に接してシリコン膜を設ければ良い。こうすることで単体金属膜の酸化を防ぐことができ、配線抵抗の増加を防ぐことができる。
【０２３９】
従って、タンタル膜、タングステン膜といった単体金属膜をシリコン膜で挟んだ三層構造にすれば、本実施例で用いるような高温プロセスにも耐える第１配線を形成することができる。
【０２４０】
なお、本実施例の構成は実施例１〜２０の如何なる実施例とも自由に組み合わせることが可能である。
【０２４１】
〔実施例２２〕
本実施例では、動作電圧の違いによってドライバー回路（またはその他の信号処理回路）で配置するＴＦＴの構造を異なるものとし、最適な回路設計を行う場合の例を示す。
【０２４２】
図１（Ａ）に示したＣＭＯＳ回路はＡＭ−ＬＣＤのゲートドライバー回路、ソースドライバー回路またはその他の信号処理回路を形成するが、回路によって動作電圧は異なる。例えば、図７においてシフトレジスタ回路７０２a、７０３aは動作電圧が５Ｖ程度と低く、高速動作を要求される回路であり、バッファ回路７０２c、７０３cは動作電圧が１６〜２０Ｖと高い回路である。
【０２４３】
シフトレジスタ回路の場合、動作電圧が低いのでホットキャリア注入が殆ど問題とならず、ＧＯＬＤ構造にしなくても大きな問題はない。逆に、第１配線（サブゲート配線）と活性層との間で形成される寄生容量を排除するためには、第１配線を設けない方が好ましい場合もありうる。ところがバッファ回路の場合、動作電圧が高いのでホットキャリア注入の対策は必須である。そのため、図１（Ａ）に示した構造が有効となる。
【０２４４】
このように同じドライバー回路であっても動作電圧の違いに応じて図１（Ａ）のＣＭＯＳ回路を用いる回路と、通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる回路とが同一基板上に存在する場合がありうる。
【０２４５】
勿論、ドライバー回路以外の信号処理回路（Ｄ／Ａコンバータ回路、γ補正回路または信号分割回路など）も動作電圧が低いので通常のＬＤＤ構造のＮＴＦＴを有するＣＭＯＳ回路を用いる場合がある
【０２４６】
なお、本実施例の構成は実施例１〜２１に示した如何なる実施例とも自由に組み合わせることが可能である。
【０２４７】
〔実施例２３〕
図１に示したＣＭＯＳ回路はＮＴＦＴのみに第１配線１０２aが設けられ、ＰＴＦＴには設けられない構造となっているが、第１配線と同一層の導電層をＰＴＦＴの活性層の下に設けることもできる。
【０２４８】
ここでＰＴＦＴの活性層の下に設ける導電層は、ＰＴＦＴの動作に影響を与えない電位（具体的には最低電源電位等）にあるか、フローティング状態に保持される。即ち、完全に遮光層としての機能しか果たさないようになっている。
【０２４９】
また、図２に示した画素マトリクス回路はＮＴＦＴで形成されているが、ＰＴＦＴであっても、活性層に下に遮光層として機能する第１配線を設けることで、画素マトリクス回路を形成することが可能である。
【０２５０】
なお、本実施例の構成は、実施例１〜実施例２２の如何なる実施例とも自由に組み合わせることができる。
【０２５１】
〔実施例２４〕
本実施例では動作電圧の違いに応じて第１絶縁層および／または第２絶縁層の膜厚を異ならせる場合について説明する。
【０２５２】
図６に示したＡＭ−ＬＣＤの場合、画素マトリクス回路６０７の動作電圧は１６Ｖであるが、ドライバー回路６０３、６０４または信号処理回路６０５では動作電圧が１０Ｖ以下、さらには５Ｖの回路もある。
【０２５３】
具体的には図７において、レベルシフタ回路７０２b、７０３b、バッファ回路７０２c、７０３c、サンプリング回路７０３dは画素マトリクス回路７０１と同様の動作電圧（１６〜２０Ｖ）であるが、シフトレジスタ回路７０２a、７０３aまたは信号処理回路（図示せず）は動作電圧が５〜１０Ｖと低い。
【０２５４】
このようなシフトレジスタ回路や信号処理回路は高速動作が最も重要なファクターとして考えられるため、ゲート絶縁膜をできるだけ薄くしてＴＦＴの動作速度を上げることが有効である。逆に、バッファ回路や画素マトリクス回路は高速動作性能がさほど要求されないため、ゲート絶縁膜を厚くして耐圧特性を向上させることが有効である。
【０２５５】
このように動作電圧に応じて回路が要求する仕様が異なる場合、それに応じてゲート絶縁膜の膜厚を異ならせることが有効である。本願発明のＮＴＦＴの構造では第１絶縁層と第２絶縁層がゲート絶縁膜として機能しうる絶縁膜であるため、その膜厚を回路に応じて変えることができる。
【０２５６】
例えば、シフトレジスタ回路、信号処理回路（信号分割回路等）のように動作電圧が低く、高速動作が必要な回路は第１絶縁層を厚く（２００〜４００nm）し、第２絶縁層を薄く（１０〜３０nm）することが有効である。なお、第１絶縁層を第２絶縁層並に薄くすると動作速度が向上するが寄生容量が大きくなって周波数特性が悪化するため好ましくない。場合によっては、実施例２２のようにシフトレジスタ回路等の場合は第１配線を設けない構造としても良い。
【０２５７】
また、バッファ回路、サンプリング回路または画素マトリクス回路などのように動作電圧が高い場合は、第２絶縁層を１００〜２００nmと厚くして、ゲート絶縁膜としての耐圧特性を高めておくことが望ましい。
【０２５８】
また、画素マトリクス回路では第１配線の影響を極力小さくすることが必要であるため、第１絶縁層の膜厚を２００〜４００nmと厚くしておくこともできる。こうすることで画素ＴＦＴに設けられた第１配線を遮光層として機能させることが可能となる。
【０２５９】
以上のように、動作電圧の違う回路に応じてゲート絶縁膜（第１絶縁層および／または第２絶縁層）の膜厚を異ならせることは有効である。
【０２６０】
なお、本実施例の構成は実施例１〜２３の如何なる実施例とも自由に組み合わせることが可能である。
【０２６１】
〔実施例２５〕
本願発明のＴＦＴ構造はＡＭ−ＬＣＤのような電気光学装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０２６２】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本願発明を用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本願発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本願発明を適用しても良い。
【０２６３】
また、本実施例の半導体回路は実施例１〜２４のどのような組み合わせからなる構成を用いても実現することができる。
【０２６４】
〔実施例２６〕
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置や半導体回路に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本願発明を実施できる。
【０２６５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２に示す。
【０２６６】
図２２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明を音声出力部２００２、音声入力部２００３、表示装置２００４やその他の信号制御回路に適用することができる。
【０２６７】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０２６８】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０２６９】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０２７０】
図２２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３やその他の信号制御回路に適用することができる。
【０２７１】
図２２（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０２７２】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせからなる構成を用いても実現することができる。
【０２７３】
【発明の効果】
本願発明は同一構造のＮＴＦＴを、活性層の下側に設けた第１配線の電圧を制御することでＧＯＬＤ構造として用いたり、ＬＤＤ構造として用いたりする点に特徴がある。即ち、工程数を増やしたり煩雑にすることなく、同一基板上にＧＯＬＤ構造とＬＤＤ構造とを実現することができる。
【０２７４】
そのため、ＡＭ−ＬＣＤやＡＭ−ＬＣＤを表示ディスプレイとして有する電子機器等の半導体装置において、回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の性能や信頼性を大幅に向上させることができた。
【図面の簡単な説明】
【図１】    ＣＭＯＳ回路の構造を示す図。
【図２】    画素マトリクス回路の構造を示す図。
【図３】    ＣＭＯＳ回路の作製工程を示す図。
【図４】    画素マトリクス回路の作製工程を示す図。
【図５】    画素マトリクス回路の作製工程を示す図。
【図６】    ＡＭ−ＬＣＤの外観を示す図。
【図７】    ＡＭ−ＬＣＤのブロック構成を示す図。
【図８】    ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図９】    画素マトリクス回路（特に保持容量）の構造を示す図。
【図１０】  ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１１】  ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図１２】  ＣＭＯＳ回路の構造を示す図。
【図１３】  ＣＭＯＳ回路の作製工程を示す図。
【図１４】  ＣＭＯＳ回路の作製工程を示す図。
【図１５】  ＣＭＯＳ回路の作製工程を示す図。
【図１６】  ＣＭＯＳ回路の作製工程を示す図。
【図１７】  ＣＭＯＳ回路の作製工程を示す図。
【図１８】  ＣＭＯＳ回路の作製工程を示す図。
【図１９】  ＣＭＯＳ回路の作製工程を示す図。
【図２０】  ＣＭＯＳ回路の作製工程を示す図。
【図２１】  ＣＭＯＳ回路または画素マトリクス回路の構造を示す図。
【図２２】  電子機器の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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