(57)【特許請求の範囲】
【請求項１】
第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
入力端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入力バッファ回路。
【請求項２】
第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
出力端子において、前記回路の出力が、パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする出力バッファ回路。
【請求項３】
第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
双方向端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲート、および前記パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入出力バッファ回路。
【請求項４】
前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記入力バッファ電界緩和用のＭＯＳトランジスタは、前記パッドと入力バッファとの間に接続されたＮＭＯＳトランジスタであることを特徴とする請求項１または３に記載の入力バッファ回路または入出力バッファ回路。
【請求項５】
前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記出力バッファ電界緩和用のＭＯＳトランジスタと出力最終段のＭＯＳトランジスタとは、この順に、前記パッドとグランドとの間に直列に接続されたＮＭＯＳトランジスタであることを特徴とする請求項２または３に記載の出力バッファ回路または入出力バッファ回路。
【請求項６】
前記出力バッファは、オープンドレイン型もしくはトーテムポール型のものである請求項２に記載の出力バッファ回路または請求項３に記載の入出力バッファ回路。
【請求項７】
前記第１および第２の電源は、それぞれＩＯ領域用および内部領域用の電源であり、前記内部領域用の電源の電圧レベルよりも前記ＩＯ領域用の電源の電圧レベルの方が高い請求項１〜６のいずれかに記載の入力バッファ回路、出力バッファ回路または入出力バッファ回路。
【請求項８】
前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、前記出力される電圧は、前記第１および第２の電源が共に供給されている場合にも、前記第１の電源の供給が停止されている場合にも、グランドレベルよりも高い電圧であることを特徴とする請求項１〜７のいずれかに記載の入力バッファ回路、出力バッファ回路または入出力バッファ回路。
【請求項９】
前記第１の電源は前記第２の電源よりも高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源および第２の電源が共に供給されている場合は前記第１の電源の電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧を出力することを特徴とする請求項１〜８のいずれかに記載の入力バッファ回路、出力バッファ回路または入出力バッファ回路。
【請求項１０】
前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第２の電源および第１の電源に接続された第１のＰＭＯＳトランジスタと、前記第２の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第１の電源および第２の電源に接続された第２のＰＭＯＳトランジスタとからなることを特徴とする請求項１〜９のいずれかに記載の入力バッファ回路、出力バッファ回路または入出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自分自身の電源の電圧よりも高い電圧の電源で動作する半導体装置と混在して使用される半導体装置のＩＯ領域（入出力領域）で用いられる入力バッファ回路、出力バッファ回路または入出力バッファ回路に関するものである。
【０００２】
【従来の技術】
電圧の異なる電源で動作する複数の半導体装置、例えば５Ｖの電源で動作する半導体装置と３．３Ｖの電源で動作する半導体装置が同一ボード上に混在して実装される場合、ボード上で両者が同じバスに接続されることがある。この場合、５Ｖの電源で動作する半導体装置から３．３Ｖの電源で動作する半導体装置に向かって電流が流れ込んだり、３．３Ｖの電源で動作する半導体装置のトランジスタが劣化ないしは破壊される場合がある等の問題がある。
【０００３】
これに対し、本出願人は、特開平７−１８３７７４号公報において、上記問題を解決するための１つの手段として、電界緩和用のトランジスタを備える新規な構造の入出力バッファ回路を提案している。
【０００４】
図４に示す入出力バッファ回路６２は、上記特開平７−１８３７７４号公報において開示されたものであり、入力部１２と、出力部１４とを備えている。
【０００５】
図示例の入出力バッファ回路６２において、まず、入力部１２は、パッド１８と信号線Ｎ４との間に接続されたＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２０と、電源と信号線Ｎ４との間に接続されたＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２２と、信号線Ｎ４と信号線Ｎ５との間に接続されたインバータ２４と、その入力端子が信号線Ｎ５に接続されたインバータ３０とを備えている。
【０００６】
ここで、ＮＭＯＳ２０は、電界緩和用のトランジスタであり、そのゲートは電源に接続されている。また、ＰＭＯＳ２２のゲートは信号線Ｎ５に接続されている。インバータ２４は、入力バッファであり、電源と信号線Ｎ５との間に接続されたＰＭＯＳ２６と、信号線Ｎ５とグランドとの間に接続されたＮＭＯＳ２８とを備えている。これらのＰＭＯＳ２６およびＮＭＯＳ２８のゲートは共に信号線Ｎ４に接続されている。
【０００７】
一方、出力部１４は、電源とパッド１８との間に直列に接続されたＰＭＯＳ３２，３４と、パッド１８とグランドとの間に直列に接続されたＮＭＯＳ３６，３８と、信号線Ｎ１と信号線Ｎ３との間に直列に接続されたＮＭＯＳ４０，４２と、信号線Ｎ３とパッド１８との間に接続されたＰＭＯＳ４４と、信号線Ｄ１と信号線Ｎ１との間に接続されたインバータ４６と、信号線Ｄ２と信号線Ｎ２との間に接続されたインバータ４８とを備えている。
【０００８】
ここで、ＰＭＯＳ３２，３４およびＮＭＯＳ３８は、出力最終段の出力バッファであり、ＮＭＯＳ３６は、電界緩和用のトランジスタであり、かつ出力バッファの一部を形成している。ＰＭＯＳ３２のゲートは信号線Ｎ１に接続され、以下同様に、ＰＭＯＳ３４のゲートは信号線Ｎ３に、ＮＭＯＳ３６のゲートは電源に、ＮＭＯＳ３８のゲートは信号線Ｎ２に、ＮＭＯＳ４０のゲートは信号線ＥＮに、ＮＭＯＳ４２およびＰＭＯＳ４４のゲートは共に信号線Ｄ２に接続されている。
【０００９】
また、ＰＭＯＳ３２のバックゲートは電源に、ＰＭＯＳ３４，４４のバックゲートは共にパッド１８に接続されている。
【００１０】
以下、入出力バッファ回路６２の動作を説明する。
【００１１】
入出力バッファ回路６２は、半導体装置の双方向端子で用いられるものであり、信号の出力時には、パッド１８は、出力部１４により、ハイレベルまたはローレベルにドライブされる。一方、信号の入力時には、出力部１４の出力はハイインピーダンス状態とされ、外部からパッド１８を介して供給される信号は、入力部１２の電界緩和用トランジスタであるＮＭＯＳ２０を介して入力バッファのインバータ２４へ供給される。
【００１２】
入出力バッファ回路６２において、まず、信号の出力時に、出力部１４からハイレベルが出力される場合、信号線Ｄ１，Ｄ２は共にハイレベルとされ、信号線ＥＮもハイレベルとされる。
【００１３】
この時、信号線Ｎ１は、インバータ４６によりローレベルにドライブされ、ＰＭＯＳ３２がオンする。また、ＮＭＯＳ４０，４２はオン、ＰＭＯＳ４４はオフするので、オンしたＮＭＯＳ４０，４２を介して、インバータ４６により信号線Ｎ３もローレベルにドライブされ、ＰＭＯＳ３４もオンする。従って、パッド１８は、オンしたＰＭＯＳ３２，３４を介して電源レベルまでチャージアップされる。
【００１４】
なお、ＮＭＯＳ３６は、そのゲートに、電源電圧が供給されているのでオンしているが、信号線Ｎ２は、インバータ４８によりローレベルにドライブされるので、ＮＭＯＳ３８はオフする。このように、出力部１４からハイレベルを出力する場合、ＰＭＯＳ３２，３４はオン、ＮＭＯＳ３８はオフするので、パッド１８は、オンしたＰＭＯＳ３２，３４を介して電源レベルまでチャージアップされる。
【００１５】
また、信号の出力時に、出力部１４からローレベルが出力される場合、信号線Ｄ１，Ｄ２は共にローレベルとされ、信号線ＥＮはハイレベルとされる。
【００１６】
この時、ＮＭＯＳ３６はオンしており、信号線Ｎ２は、インバータ４８によりハイレベルにドライブされるので、ＮＭＯＳ３８もオンする。従って、パッド１８は、ＮＭＯＳ３６，３８を介してグランドレベルまでディスチャージされる。
【００１７】
なお、信号線Ｎ１は、インバータ４６によりハイレベルにドライブされ、ＰＭＯＳ３２はオフする。また、ＮＭＯＳ４０はオン、ＮＭＯＳ４２はオフする。ＰＭＯＳ３４，４４は、そのバックゲートがローレベルになるのでオフする。このように、出力部１４からローレベルを出力する場合、ＰＭＯＳ３２，３４はオフ、ＮＭＯＳ３６，３８はオンするので、パッド１８は、オンしたＮＭＯＳ３６，３８を介してグランドレベルまでディスチャージされる。
【００１８】
一方、信号の入力時に、出力部１４の出力がハイインピーダンス状態とされる場合、信号線Ｄ１はローレベル、信号線Ｄ２はハイレベル、信号線ＥＮはローレベルとされる。
【００１９】
以下、この入出力バッファ回路６２を用いる半導体装置の電源の電圧が３．３Ｖであり、入出力バッファ回路６２のパッド１８を介して、外部から３．３Ｖよりも高い５Ｖ（ハイレベルの電位）の信号が入力される場合の動作を説明する。
【００２０】
この場合、信号線Ｎ１は、インバータ４６により３．３Ｖにドライブされるので、ＰＭＯＳ３２はオフする。また、ＮＭＯＳ４０もオフ、ＰＭＯＳ４４は、そのソースおよびバックゲートにパッド１８の５Ｖが供給され、そのゲートに信号線Ｄ２の３．３Ｖが供給されるのでオンする。これにより、信号線Ｎ３は、オンしたＰＭＯＳ４４を介してパッド１８に供給された５Ｖのレベルまでチャージアップされ、ＰＭＯＳ３４はオフ状態となる。
【００２１】
また、信号線Ｎ２は、インバータ４８によりグランドレベルにドライブされるので、ＮＭＯＳ３８はオフする。電界緩和用トランジスタのＮＭＯＳ３６は、そのゲートに３．３Ｖの電源が供給されているので最初はオンしているが、バックバイアスのかかったしきい値電圧が仮に１．２Ｖだとすると、そのソース側のノードの電位が３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフする。従って、ＮＭＯＳ３８のドレインには、２．１Ｖ程度の電圧しかかからない。
【００２２】
このように、信号の入力時に、パッド１８に５Ｖの信号が供給された場合、ＰＭＯＳ３２，３４およびＮＭＯＳ３６，３８はオフするので、出力部１４はハイインピーダンス状態となる。
【００２３】
パッド１８に供給された５Ｖの信号は、電界緩和用トランジスタのＮＭＯＳ２０を介して入力バッファのインバータ２４に供給される。ここで、ＮＭＯＳ２０のゲートには３．３Ｖの電源が供給されているので最初はオンしているが、バックバイアスのかかったしきい値電圧が仮に１．２Ｖだとすると、信号線Ｎ４のレベルが３．３Ｖ−１．２Ｖ＝２．１Ｖとなった時点でオフする。
【００２４】
インバータ２４に入力された２．１Ｖの信号は、このインバータ２４により反転出力され、信号線Ｎ５はグランドレベルにドライブされるので、ＰＭＯＳ２２がオンし、これにより、インバータ２４の入力は、３．３Ｖの電源電位までチャージアップされる。また、インバータ２４により反転出力されたグランドレベルの信号は、さらにインバータ３０により反転出力され、ハイレベルの信号として、この半導体装置の内部回路へ供給される。
【００２５】
このように、図示例の入出力バッファ回路６２は、出力部１４の構造を工夫することによって、パッドに５Ｖの信号が供給された場合のリーク電流の問題を解決すると共に、電界緩和用トランジスタのＮＭＯＳ２０，３６を設けることによって、入力バッファのインバータ２４や出力最終段のドライバのＮＭＯＳ３８に５Ｖの信号が供給されるのを防止し、トランジスタが劣化ないしは破壊されるという問題を解決するものである。
【００２６】
ところで、半導体装置の消費電力を削減する目的から、半導体装置の動作していない回路の一部もしくは全体に対して電源の供給を停止し、例えば電源の電圧をグランドレベルに落としたいという要求がある。例えば、図示例の入出力バッファ回路を用いる半導体装置において、入出力バッファ回路が動作していない期間、入出力バッファ回路用の電源の供給を停止することにより、その分の消費電力を削減することができる。
【００２７】
しかし、この半導体装置が、前述のように、５Ｖのバスに接続されている場合、入出力バッファ回路用の電源の供給を停止すると、ＮＭＯＳ２０，３６のゲートがグランドレベルとなり、これらのＮＭＯＳのゲート・ドレイン間の耐圧、例えば４．２Ｖを超える電圧が供給されることになるため、これらのＮＭＯＳ２０，３６が劣化もしくは破壊される可能性があるという問題があった。このため、従来の半導体装置では、電源の供給を停止することができなかった。
【００２８】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、自分自身の電源の電圧よりも高い電圧の電源で動作する半導体装置と混在して用いられる可能性のある半導体装置において、動作していない回路の一部もしくは全部に対して電源の供給を停止し、その消費電力を削減することができる入力バッファ回路、出力バッファ回路および入出力バッファ回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
入力端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入力バッファ回路を提供するものである。
【００３０】
また、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
出力端子において、前記回路の出力が、パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする出力バッファ回路を提供する。
【００３１】
また、本発明は、第１および第２の電源を含む少なくとも２種類の電源で動作する半導体装置において、
前記第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路を備え、
双方向端子において、前記回路の出力が、パッドと入力バッファとの間に設けられた入力バッファ電界緩和用のＭＯＳトランジスタのゲート、および前記パッドと出力バッファの出力最終段のＭＯＳトランジスタとの間に設けられた出力バッファ電界緩和用のＭＯＳトランジスタのゲートに接続されていることを特徴とする入出力バッファ回路を提供する。
【００３２】
ここで、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記入力バッファ電界緩和用のＭＯＳトランジスタは、前記パッドと入力バッファとの間に接続されたＮＭＯＳトランジスタであることが好ましく、前記出力バッファ電界緩和用のＭＯＳトランジスタと出力最終段のＭＯＳトランジスタとは、この順に、前記パッドとグランドとの間に直列に接続されたＮＭＯＳトランジスタであることが好ましい。
また、前記出力バッファは、オープンドレイン型もしくはトーテムポール型のものであるのが好ましい。
また、前記第１および第２の電源は、それぞれＩＯ領域用および内部領域用の電源であり、前記内部領域用の電源の電圧レベルよりも前記ＩＯ領域用の電源の電圧レベルの方が高いのが好ましい。
また、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、前記出力される電圧は、前記第１および第２の電源が共に供給されている場合にも、前記第１の電源の供給が停止されている場合にも、グランドレベルよりも高い電圧であることが好ましい。
また、前記第１の電源は前記第２の電源よりも高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源および第２の電源が共に供給されている場合は前記第１の電源の電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧を出力することが好ましい。
また、前記第１および第２の電源は、いずれも、グランドレベルに比較して高い電圧レベルを有し、
前記電圧を出力する回路は、前記第１の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第２の電源および第１の電源に接続された第１のＰＭＯＳトランジスタと、前記第２の電源と出力との間に接続され、ゲートおよびバックゲートが、それぞれ、前記第１の電源および第２の電源に接続された第２のＰＭＯＳトランジスタとからなることが好ましい。
【００３３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路を詳細に説明する。
【００３４】
図１は、本発明の入出力バッファ回路に用いられるバイアス電圧発生回路の一実施例の構成概念図である。
同図に示す入出力バッファ回路２は、説明を容易にするために、本発明の入出力バッファ回路の構成の主要部分のみを概念的に表したものであり、電界緩和用の２つのトランジスタ４，６と、これらの電界緩和用トランジスタ４，６のゲートに共通に供給される信号（バイアス電圧）を生成するバイアス電圧発生回路１６とを備えている。
【００３５】
なお、この入出力バッファ回路２をＩＯ領域（入出力領域）に用いる半導体装置は、２種類の電源、例えばＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤで動作するものとする。
【００３６】
図示例の入出力バッファ回路２において、電界緩和用トランジスタ４，６は、入出力バッファ回路２のパッドに供給される、自分自身の電源の電圧よりも高い電圧の信号により発生する高電界から入出力バッファ回路２を構成する各トランジスタを保護する役割を果すものであり、例えばパッドと入力バッファとの間や、パッドと出力バッファの出力最終段のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）との間等に設けられる。
【００３７】
電界緩和用トランジスタ４，６のゲートに供給される信号を生成するバイアス電圧発生回路１６は、２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）８，１０を備えている。
【００３８】
ここで、ＰＭＯＳ８は、ＩＯ領域用の電源ＶＤＤ３と内部ノードＡとの間に接続され、そのゲートおよびバックゲートは、それぞれ内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３に接続されている。一方、ＰＭＯＳ１０は、内部領域用の電源ＶＤＤと内部ノードＡとの間に接続され、そのゲートおよびバックゲートは、それぞれＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤに接続されている。
【００３９】
なお、以下の説明では、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖ、ＰＭＯＳ８，１０のしきい値電圧＝−０．７Ｖとし、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧を４．２Ｖとする。
【００４０】
以下、入出力バッファ回路２の動作を説明する。
【００４１】
まず、内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３が共に供給されている場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８はオン、ＰＭＯＳ１０はオフする。従って、内部ノードＡは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００４２】
一方、ＩＯ領域用の電源ＶＤＤ３の供給が停止され、グランドレベルとされた場合、すなわち、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝０Ｖの場合、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンする。従って、内部ノードＡは、ＰＭＯＳ１０を介して内部領域用の電源ＶＤＤの電圧である１．８Ｖにチャージアップされる。
【００４３】
より詳細には、図２のグラフに示すように、ＩＯ領域用の電源ＶＤＤ３が３．３Ｖから０Ｖへ変化する場合、まず、ＩＯ領域用の電源ＶＤＤ３＝２．５ＶになるとＰＭＯＳ８がオフする。すなわち、この時点では、ＰＭＯＳ８，１０は両方ともオフであり、内部ノードＡはフローティング状態である。その後、ＩＯ領域用の電源ＶＤＤ３＝１．１ＶになるとＰＭＯＳ１０がオンし、この時点で内部ノードＡは、１．８Ｖにチャージアップされる。
【００４４】
また、内部領域用の電源ＶＤＤの供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、ＰＭＯＳ８がオン、ＰＭＯＳ１０がオフする。従って、内部ノードＡは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００４５】
このように、本発明の入出力バッファ回路２では、電源の供給、停止に関係なく、電界緩和用トランジスタ４，６のゲートがグランドレベルとなることはなく、ＩＯ領域用の電源ＶＤＤ３の電圧レベルである３．３Ｖ、ないしは内部領域用の電源ＶＤＤの電圧レベルである１．８Ｖの信号（バイアス電圧）が常に供給される。
【００４６】
従って、ＩＯ領域用の電源ＶＤＤ３ないしは内部領域用の電源ＶＤＤの供給を停止した場合に、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ４，６のゲートに供給される信号の３．３Ｖまたは１．８Ｖとの差分の電圧が、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ４，６の劣化や破壊を未然に防止することが可能となる。
【００４７】
言い換えると、本発明の入出力バッファ回路２を半導体装置のＩＯ領域に適用することによって、動作していない回路の一部ないしは全部に対して電源の供給を停止することができるので、その分の消費電力を削減することが可能となる。
【００４８】
なお、バイアス電圧発生回路１６は、図示例のものに限定されず、例えば他の半導体装置等からこの入出力バッファ回路２のパッドに供給される信号の電圧と電界緩和用トランジスタ４，６のゲートの電圧との差が、電界緩和用トランジスタ４，６のゲート・ドレイン間の耐圧を超えないように、内部ノードＡに所定の電圧レベルの信号を発生することができればよく、同様の機能を果す別の回路構成によっても実現可能である。従って、本発明のバイアス電圧発生回路は、第１および第２の電源が共に供給されている場合には前記第１の電源の電圧又は前記第１の電源から作られた電圧を出力し、前記第１の電源の供給が停止されている場合には前記第２の電源の電圧又は前記第２の電源から作られた電圧を出力する回路であればよい。ここで、作られた電圧は、電源電圧を昇圧するものでも降圧するものでもよい。
【００４９】
また、ＩＯ領域用の電源ＶＤＤ３、内部領域用の電源ＶＤＤおよび外部から供給される信号の電圧も上記具体的な数値に限定されない。さらに言えば、ＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤの電圧は異なる値でも同じ値でもよい。図示例の場合、ＩＯ領域用の電源ＶＤＤ３と内部領域用の電源ＶＤＤの電圧値が異なっていないと正しく動作しないが、両者の電圧値が同じ場合でも、同様の機能を果す回路を容易に実現可能である。
【００５０】
また、上記図示例では、この入出力バッファ回路２を用いる半導体装置が、２種類の電源で動作する場合の一例を挙げて説明したが、本発明はこれに限定されず、少なくとも２種類（２系統）の電源で動作する半導体装置に適用可能である。
【００５１】
以下、図４に示す従来の入出力バッファ回路６２に適用した場合の一例を挙げて、本発明を具体的に説明する。
【００５２】
図３は、本発明の入出力バッファ回路の一実施例の構成回路図である。
同図に示す入出力バッファ回路５０は、図４に示す従来の入出力バッファ回路６２と比べて、バイアス電圧発生回路１６を備える点と、電界緩和用トランジスタ２０，３６のゲートに、バイアス電圧発生回路１６によって発生される信号が供給される点と、ＩＯ領域用の電源ＶＤＤ３で動作する点が違うだけであるから、同一の構成要素に同一の符号を付し、その構造の詳細な説明は省略する。
【００５３】
すなわち、入出力バッファ回路５０は、入力部１２と、出力部１４とを備えている。また、入力部１２は、電界緩和用のトランジスタのＮＭＯＳ２０と、ＰＭＯＳ２２と、入力バッファのインバータ２４と、インバータ３０とを備えている。一方、出力部１４は、出力最終段のドライバのＰＭＯＳ３２，３４およびＮＭＯＳ３８と、電界緩和用トランジスタのＮＭＯＳ３６と、ＮＭＯＳ４０，４２と、ＰＭＯＳ４４と、インバータ４６，４８とを備えている。
【００５４】
なお、この入出力バッファ回路５０をＩＯ領域に用いる半導体装置は、ＩＯ領域用の電源ＶＤＤ３および内部領域用の電源ＶＤＤの２種類の電源で動作するものとする。
【００５５】
以下、入出力バッファ回路５０の動作を説明する。
【００５６】
なお、入出力バッファ回路５０の機能的な動作は、図４に示す従来の入出力バッファ回路６２と全く同じであるから、ここでは、その繰り返しの説明は省略する。また、以下の説明においても、内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖとし、ＰＭＯＳのしきい値電圧＝−０．７Ｖ、ＮＭＯＳのしきい値電圧＝０．７Ｖ、電界緩和用トランジスタのゲート・ドレイン間の耐圧を４．２Ｖとする。
【００５７】
まず、内部領域用の電源ＶＤＤおよびＩＯ領域用の電源ＶＤＤ３が共に供給されている場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、および内部領域用の電源ＶＤＤの供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝０Ｖ、ＩＯ領域用の電源ＶＤＤ３＝３．３Ｖの場合、バイアス電圧発生回路１６において、ＰＭＯＳ８はオン、ＰＭＯＳ１０はオフするので、内部ノードＡ、すなわち電界緩和用トランジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ８を介してＩＯ領域用の電源ＶＤＤ３の電圧である３．３Ｖにチャージアップされる。
【００５８】
この場合、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ２０，３６のゲートに供給される信号の３．３Ｖとの差分の電圧は１．７Ｖであり、電界緩和用トランジスタ２０，３６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ２０，３６の劣化や破壊を防止することができる。
【００５９】
一方、ＩＯ領域用の電源ＶＤＤ３の供給が停止され、グランドレベルとされた場合、すなわち内部領域用の電源ＶＤＤ＝１．８Ｖ、ＩＯ領域用の電源ＶＤＤ３＝０Ｖの場合、バイアス電圧発生回路１６において、ＰＭＯＳ８はオフ、ＰＭＯＳ１０はオンするので、内部ノードＡ、すなわち電界緩和用トランジスタのＮＭＯＳ２０，３６のゲートは、ＰＭＯＳ１０を介して内部領域用の電源ＶＤＤの電圧である１．８Ｖにチャージアップされる。
【００６０】
この場合、パッドに５Ｖの信号が供給されたとしても、この信号の５Ｖと電界緩和用トランジスタ２０，３６のゲートに供給される信号の１．８Ｖとの差分の電圧は３．２Ｖであり、電界緩和用トランジスタ２０，３６のゲート・ドレイン間の耐圧である４．２Ｖを超えることはないので、電界緩和用トランジスタ２０，３６の劣化や破壊を防止することができる。
【００６１】
なお、図３に示す入出力バッファ回路５０において、ＰＭＯＳ４４のゲートも内部ノードＡに接続するのが好ましい。これにより、ＮＭＯＳ２０，３６の場合と同様に、例えばＩＯ領域用の電源ＶＤＤ３の供給を停止した場合であっても、ＰＭＯＳ４４のゲート・ソース間に、その耐圧を超える過大な電圧がかかってトランジスタが劣化ないしは破壊されるのを防止することができる。
【００６２】
ここで、本発明の入出力バッファ回路は、半導体装置のＩＯ領域で用いられる全ての入出力端子、すなわち入力専用端子、出力専用端子（オープンドレイン型およびトーテムポール型のものを含む）、双方向端子に適用されるものである。従って、上記実施例では、半導体装置の双方向端子に適用される入出力バッファ回路を一例に挙げて説明したが、本発明はこれに限定されず、入力専用端子および出力専用端子にも同様に適用可能である。
【００６３】
また、入力専用端子、出力専用端子および双方向端子の具体的な回路構成は何ら限定されず、本発明は、電界緩和用トランジスタを備えるものであれば、従来公知の構成のいずれのものにも適用可能である。
【００６４】
本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路は、基本的に以上のようなものである。
以上、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６５】
【発明の効果】
以上詳細に説明した様に、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路は、電界緩和用のトランジスタのゲートに、第１および第２の電源が共に供給されている場合には第１の電源の電圧レベルの信号を供給し、第１の電源の供給が停止されている場合には第２の電源の電圧レベルの信号を供給するようにしたものである。
これにより、本発明の入力バッファ回路、出力バッファ回路および入出力バッファ回路によれば、半導体装置において、動作していない回路の一部ないしは全部に対して電源の供給を停止することができるので、その分の消費電力を削減することが可能となる。
【図面の簡単な説明】
【図１】  本発明の入出力バッファ回路に用いられるバイアス電圧発生回路の一実施例の構成概念図である。
【図２】  ＩＯ領域用の電源ＶＤＤ３の供給を停止してグランドレベルとする場合の内部ノードＡの変化を表す一実施例のグラフである。
【図３】  本発明の入出力バッファ回路の一実施例の構成回路図である。
【図４】  従来の入出力バッファ回路の一例の構成回路図である。
【符号の説明】
２，５０，６２  入出力バッファ回路
４，６  電界緩和用トランジスタ
８，１０，２２，２６，３２，３４，４４  Ｐ型ＭＯＳトランジスタ
１２  入力部
１４  出力部
１６  バイアス電圧発生回路
１８  パッド
２０，２８，３６，３８，４０，４２  Ｎ型ＭＯＳトランジスタ
２４，３０，４６，４８  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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