(57)【特許請求の範囲】
【請求項１】
少なくとも一つのセレクタを具備する半導体集積回路装置であって、
上記集積回路におけるセレクタは、第１および第２のPMOSトランジスタと、第１および第２のNMOSトランジスタと、第１乃至第４の入力端子と、第１のノードを有し、
上記第１のPMOSトランジスタのソース・ドレイン経路は、上記第１の入力端子と上記第１のノードの間に接続され、
上記第１のNMOSトランジスタのソース・ドレイン経路は、上記第１の入力端子と上記第１のノードの間に接続され、
上記第２のPMOSトランジスタのソース・ドレイン経路は、上記第２の入力端子と上記第１のノードの間に接続され、
上記第２のNMOSトランジスタのソース・ドレイン経路は、上記第２の入力端子と上記第１のノードの間に接続され、
上記第１のPMOSトランジスタのゲート電極は、上記第３の入力端子に印加される第１の信号により制御され、
上記第２のNMOSトランジスタのゲート電極は、上記第３の入力端子に印加される上記第１の信号により制御され、
上記第２のPMOSトランジスタのゲート電極は、上記第４の入力端子に印加される第２の信号により制御され、
上記第１のNMOSトランジスタのゲート電極は、上記第４の入力端子に印加される上記第２の信号により制御され、
上記第１の信号と第２の信号は相反する信号であり、
上記第１のPMOSトランジスタのドレインと上記第２のPMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、
上記第１のNMOSトランジスタのドレインと上記第２のNMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、  上記第１のPMOSトランジスタのソースと、上記第１および第２のNMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置し、  上記第２のNMOSトランジスタのソースと、上記第１および第２のPMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置したことを特徴とする半導体集積回路装置。
【請求項２】
上記各PMOSおよびNMOSトランジスタのゲート信号はポリシリコン配線で供給され、
上記第１のPMOSトランジスタのソースと第１のNMOSトランジスタのソースは第１層の金属配線で接続され、
上記第２のPMOSトランジスタのソースと第２のNMOSトランジスタのソースは上記第１層の金属配線で接続され、
上記第１のPMOSトランジスタのドレインと第２のPMOSトランジスタのドレインを共通化した部分と、上記第１のNMOSトランジスタのドレインと第２のNMOSトランジスタのドレインを共通化した部分は、上記第１層の金属配線を接続手段の少なくとも一部に用いて接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
上記第１のPMOSトランジスタのゲートと、上記第２のNMOSトランジスタのゲートが、電位供給線の走行方向に対し直交する方向に関して向かい合うように配置し配線され、
電源供給線に平行な方向を左右方向とした場合、第１のPMOSトランジスタのゲートと、
第２のNMOSトランジスタのゲートが結線された配線に対し、第１のNMOSトランジスタと、
第２のPMOSトランジスタが左右相反する側にあることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
上記第１のPMOSトランジスタのゲート電極と第２のPMOSトランジスタのゲート電極をセ
レクタ内の他の端子間距離よりも小さい間隔で配置し、
上記第１のNMOSトランジスタのゲート電極と第２のNMOSトランジスタのゲート電極をセレクタ内の他の端子間距離よりも小さい間隔で配置したことを特徴とする請求項１ないし３のうちのいずれかに記載の半導体集積回路装置。
【請求項５】
上記電位供給線の走行方向を左右方向とした場合、上記第２のPMOSトランジスタの上部あるいは、下部にできるスペースと、上記第１のNMOSトランジスタの下部あるいは上部にできるスペースに、少なくとも一つのゲート信号の入力端子を配置することを特徴とする請求項１ないし４のうちのいずれかに記載の半導体集積回路装置。
【請求項６】
上記セレクタを少なくとも２つ用いる構成とし、上記電位供給線の走行方向を左右方向とした場合、各々のセレクタの持つ、第２のPMOSトランジスタの上部あるいは下部にできるスペースあるいは、第１のNMOSトランジスタの下部あるいは上部にできるスペースをお互いにオーバラップさせることを特徴とする請求項１ないし５のうちのいずれかに記載の半導体集積回路装置。
【請求項７】
上記セレクタを少なくとも２つ用い、相反する信号である第１および第２の出力を出力する構成とし、
上記第１の出力は、第１の出力増幅回路の入力に上記第１層の金属配線で接続され、
上記第２の出力は、第２の出力増幅回路の入力に上記第１層の金属配線で接続され、
上記第１および第２の出力増幅回路を成す上記二つ型の電界効果型トランジスタが、上記電位供給線の走行する方向に座標系を定めた場合、その座標値が最も小さい側のセル境界とその座標値が最も大きい側のセル境界の両端に配置されることを特徴とする請求項１ないし６のうちのいずれかに記載の半導体集積回路装置。
【請求項８】
上記第１の出力は、第１の出力増幅回路の入力に上記第１層の金属配線と異なる金属配線層で接続され、
上記第２の出力は、第２の出力増幅回路の入力に上記第１層の金属配線と異なる金属配線層で接続されることを特徴とする請求項７記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路全般、特には論理回路を含む汎用プロセッサ、信号処理プロセッサ、画像処理プロセッサ、各種制御プロセッサ等のLSIへの応用が可能なものである。
【０００２】
【従来の技術】
現在、高性能な論理回路の自動設計を行うために、ゲートアレイ、セルベースICなどが広く用いられている。論理回路の一つとして、パストランジスタ論理回路と呼ばれるものが知られている。このパストランジスタ論理回路は、現在、論理回路に主に使用されているCMOS論理回路と比べ、小面積、低消費電力、小遅延時間を実現できることが発表されている。
【０００３】
これまでに、IEEE Journal of Solid-State Circuits，VoI.sc-22，No.2，April 1987 pp216-pp222（以下、第1の従来技術と称する。）においてDifferential Pass−transistor Logicとして紹介されているものや、IEEE Journal of Solid-State Circuits，Vol.sc-25，No.2，April 1990 pp388-pp395（以下、第2の従来技術と称する。）においてComplementary Pass-transistor Logicとして紹介され、IEEE Journal of Solid-State Circuits，Vol.sc-28，No.11，November 1993 pp1145-pp1151（以下、第3の従来技術と称する。）においてA 1.5-ns 32-b CMOS ALU in Double Pass-Transistor Logicとして紹介されている。
【０００４】
また、IEEE Journal of Solid-State Circuits，Vol.sc-32，No.7，July 1997 pp1079-pp1090（以下、第4の従来技術と称する。）においてLow-Power Logic Style:CMOS Versus Pass-Transistor Logicと、CMOS VLSI 設計の原理ーシステムの観点からー（丸善株式会社  Neil H. E. Weste & Kamran Eshraghian 著  富沢孝  松山泰男  訳）pp173では（以下、第5の従来技術と称する。）、レイアウトの一例が紹介され、Custom Integrated Circuits Conference1994 Digest pp103−pp106（以下、第6の従来技術と称する。）には、パストランジスタ回路と上述のスタンダードセル方式とを組み合わせた回路設計手法が示されている。
【０００５】
さらに、1994年電子情報通信学会秋季大会講演論文集、基礎・境界分冊pp64（以下、第7の従来技術と称する。）には、2分決定グラフと呼ばれる論理表現方法を利用してパストランジスタ回路とスタンダードセル方式を組み合わせた設計手法についても紹介され、特開平7−130856号公報（以下。第8の従来技術と称する。）には、パストランジスタ回路を用いた論理回路セルについて示され、米国特許5,162,666（以下。第9の従来技術と称する。）ではトランスミッションゲ−トマルチプレクサについて示され、Proc/ of the IEEE International Symp. on Circuite and Systems 1983 pp509-pp512（以下、第10の従来技術と称する。）においてPass Transistor Neetwork In MOS Technologyが紹介されている。
【０００６】
【発明が解決しようとする課題】
図４に比較例としてのCMOS論理回路のセルのレイアウトを示す。このレイアウトでは、PMOSとNMOSのゲート電極が互いに直線的になるように配置することが、レイアウト面積を小さくするために行われている。発明者らは、パストランジスタ回路を用いてレイアウト面積の小さい集積回路を実現するため、上記の思想に基づきレイアウトの事前検討を行った。
【０００７】
図５にその結果を示す。しかし、図５において、同電位のソース・ドレインの拡散層を共有して、ゲート電極を近接して配置できないうえ、この共有化できない分、上位のメタル配線で配線しなくてはならずレイアウト面積が大きく、配線量の多いという問題を生じた。これにより、レイアウト面積が大きくなるだけで無く、総配線長が長くなることで遅延時間も遅くなると言う問題を生じた。本発明の目的は、レイアウト面積の小さいパストランジスタ論理回路を提供することに有る。
【０００８】
また、従来のパストランジスタ論理回路に於いては、ソ−ス・ドレイン電極が入力端子として働いているため、入力信号の波形がなまると言う問題があった。さらに、入力容量が動作条件により、変化するため、ディレイ計算が難しいと言う課題があった。これを解決する手段として、ソース・ドレイン電極の入力端子にインバ−タを設けることが知られている。（第９、１０の従来技術）しかし、発明者の事前検討によれば、この方法ではインバ−タ分だけ遅延時間が増加してしまうと言う問題があった。本発明のもう一つの目的は、高速でかつディレイ計算の容易なパストランジスタ論理回路を提供することに有る。
【０００９】
【課題を解決するための手段】
上記課題で示した問題を解決するため、本発明では、上記構成のパストランジスタ論理回路セルをレイアウトする場合、セレクタ部分部分のレイアウト手法について提案する。
【００１０】
本発明では、少なくとも１つのセレクタを具備するセルを用いることとする。ポリシリコン配線あるいはゲ−ト電極と同材料の配線と第１層のメタル配線のみを用いて、面積の小さいセルを作成するため、本発明の半導体集積回路は、以下の思想でレイアウトされている。
【００１１】
すなわち、本発明のパストランジスタ回路においては、ソースに同じ信号が印加されるpMOS、nMOSのゲート信号は相反する信号が印加されるが、ドレイン出力が同じMOS同志を拡散層を共有する形でレイアウトする。
【００１２】
さらに、本発明の他の好ましい態様では、セレクタが複数存在する場合、セルの両端に出力増幅回路を配置し、セレクタを第1の電位の供給線およぴ第2の電位の供給線の走行する方向に、セレクタを複数配置する。これによれぱ、セレクタが複数存在しても展開方向に柔軟に数を増加させることができるため、セレクタの数が増加しても規則的にレイアウトすることができる。これによりセレクタのレイアウト設計にかかる時間を削減することが可能になる。
【００１３】
また、本発明の他の好ましい態様では、セレクタの入力側に信号増幅回路を接続する。これににより、このパストランジスタ回路の入力される信号は、すべてゲートとなるため入力容量が低減され、かつ入力波形がなまると言う問題も解決される。また、入力容量が動作条件により、変化することもなくなり、入力容量の見積もりが用意になり、ディレイ計算も容易になるため、設計時間の短縮が見込まれる。
【００１４】
さらに、ソース・ドレイン電極に信号増幅回路を接続するこの回路では、パストランジスタ回路のゲ−ト電極を通る信号伝搬経路では、信号増幅回路を経由しないため、高速動作が可能となる。
【００１５】
また、本発明の他の好ましい態様では、本回路を含む集積回路は平行に配置された電位供給線を有し、電位供給線１、３、５、…、2n+1、…（但しnは自然数）は、互いに同電位で、電位供給線２、４、６、…、2n、…（但しnは自然数）は、互いに同電位であり、これにより、CMOSを代表とする、他の回路と混在可能な形態を取る。
【００１６】
また、本発明の他の好ましい態様では、本回路を含む集積回路はラッチを有し、セレクタのゲート電極を通る信号は、信号増幅回路を通過しないため、ラッチ・ラッチ間の高速信号伝搬を可能にするため、集積回路のスペックをきめる重要な要因となる。
【００１７】
また、本発明の他の好ましい態様では、入力増幅回路を通過した信号は、セレクタを通過し、その通過した信号を入力とする複数の端子へ信号は伝搬する。これにより、集積回路全体をコンパクトな回路にすることを可能にする。
【００１８】
本発明の回路の一例を挙げると、集積回路は、セレクタ１と論理ゲート１、２を有し、互いに平行に配置された動作電位供給線１、２、３、４、５、６を有し、動作電位供給線１、３、５は実質的に同電位であり、動作電位供給線２、４、６は実質的に同電位であり、セレクタ１はPMOS1、2とNMOS1、2、3、4を有し、PMOS1のゲートは、入力信号1で制御され、PMOS1のソース・ドレイン経路は、動作電位点1とノード1との間に接続され、 PMOS2のゲートは、入力信号2で制御され、PMOS2のソース・ドレイン経路は、動作電位点1とノード2との間に接続され、NMOS1のゲートは、入力信号1で制御され、NMOS1のソース・ドレイン経路は、動作電位点2とノード1との間に接続され、 NMOS2のゲートは、入力信号2で制御され、NMOS2のソース・ドレイン経路は、動作電位点2とノード2との間に接続され、 NMOS3のゲートは、入力信号3で制御され、NMOS3のソース・ドレイン経路は、ノード1とノード3との間に接続され、 NMOS4のゲートは、入力信号4で制御され、NMOS4のソース・ドレイン経路は、ノード2とノード3との間に接続され、ノード3は論理ゲート1と論理ゲート2の入力端子に接続されることを特徴とする。
【００１９】
また、さらに、同期式の回路として構成すると、第１および第２の一時記憶回路を有し第１の電源供給線は水平方向に形成され、第２の電源供給線は第１の電源供給線と平行に形成され、クロック信号で制御された第１の一時記憶回路と同一のクロック信号で制御された第２の一時記憶回路を有し、第１の一時記憶回路のデータ出力ノードO1は、NMOS1とPMOS2のゲート電極を制御し、NMOS1のソース・ドレイン経路は、ノードn1とn2の間に接続され、PMOS2のソース・ドレイン経路は、ノードn2とn3の間に接続され、PMOS3のソース・ドレイン経路は、第１の電位供給線とノードn1の間に接続され、NMOS3のソーズ・ドレイン経路は、第２の電源供給線とノードn1の間に接続され、ノードn4の信号は、PMOS3とNMOS3のゲート電極を制御し、PMOS4のソース・ドレイン経路は、第１の電位供給線とノードn3の間に接続され、NMOS4のソーズ・ドレイン経路は、第２の電源供給線とノードn3の間に接続され、ノードn5の信号は、PMOS4とNMOS4のゲート電極を制御し、NMOS2のソース・ドレイン経路は、ノードn2とn3の間に接続され、PMOS１のソース・ドレイン経路は、ノードn1とn2の間に接続され、ノードn6の信号は、PMOS1とNMOS2のゲート電極を制御し、ノードn2の信号は、PMOS5とNMOS5のゲート電極を制御し、他の論理ゲートの入力端子に印加され、 PMOS5のソース・ドレイン経路は、第１の電位供給線とノードn7の間に接続され、NMOS5のソース・ドレイン経路は、第２の電位供給線とノードn7の間に接続され、PMOS8のソース・ドレイン経路は、ノードn7とn9の間に接続され、 NMOS8のソース・ドレイン経路は、ノードn7とn9の間に接続され、PMOS9のソース・ドレイン経路は、ノードn9とn11の間に接続され、 NMOS9のソース・ドレイン経路は、ノードn9とn11の間に接続され、ノードn8の信号は、PMOS9とNMOS8のゲート電極を制御し、ノードn10の信号は、PMOS8とNMOS9のゲート電極を制御し、ノードn12の信号は、PMOS8とNMOS8のゲート電極を制御し、 PMOS8のソース・ドレイン経路は、第１の電位供給線とノードn11の間に接続され、NMOS8のソース・ドレイン経路は、第２の電位供給線とノードn11の間に接続され、ノードn15の信号は、PMOS9とNMOS9のゲート電極を制御し、PMOS9のソース・ドレイン経路は、第１の電位供給線とノードn14の間に接続され、NMOS9のソース・ドレイン経路は、第２の電位供給線とノードn14の間に接続され、PMOS10のソース・ドレイン経路は、ノードn14とn17の間に接続され、 NMOS10のソース・ドレイン経路は、ノードn14とn17の間に接続され、PMOS11のソース・ドレイン経路は、ノードn9とn17の間に接続され、 NMOS11のソース・ドレイン経路は、ノードn9とn17の間に接続され、ノードn13の信号は、PMOS10とNMOS11のゲート電極を制御し、ノードn16の信号は、PMOS11とNMOS10のゲート電極を制御し、ノードn18の信号は、PMOS15とNMOS15のゲート電極を制御し、PMOS15のソース・ドレイン経路は、第１の電位供給線とノードn18の間に接続され、NMOS15のソース・ドレイン経路は、第２の電位供給線とノードn18の間に接続され、PMOS13のソース・ドレイン経路は、ノードn20とn22の間に接続され、 NMOS13のソース・ドレイン経路は、ノードn20とn22の間に接続され、PMOS14のソース・ドレイン経路は、ノードn18とn20の間に接続され、 NMOS14のソース・ドレイン経路は、ノードn18とn20の間に接続され、ノードn17の信号は、PMOS13とNMOS14のゲート電極を制御し、ノードn21の信号は、PMOS14とNMOS13のゲート電極を制御し、ノードn23の信号は、PMOS12とNMOS12のゲート電極を制御し、 PMOS12のソース・ドレイン経路は、第１の電位供給線とノードn22の間に接続され、NMOS12のソース・ドレイン経路は、第２の電位供給線とノードn22の間に接続され、ノードn20の信号は、第２の一時記憶回路の入力との間に接続されることを特徴とする。
【００２０】
図７は本発明に適用される論理回路の回路図である。図７（a）では、セレクタを信号が通過した後に、信号を増幅し、図７（c）では、セレクタを信号が通過する前に、信号を増幅している。これにより、図７（c）では、回路のドレイン入力時の入力容量が、入力増幅回路のゲ−トのみとなり、入力容量を大幅に軽減できる。また、（ｂ）は、セレクタが複数配列される回路例である。以下これらの回路に適したレイアウトについて詳細に説明する。
【００２１】
【発明の実施の形態】
以下、本発明の実施例について、図面に沿って説明する。
【００２２】
図１は本願発明の実施例のレイアウトおよび回路図である。図１に於いて、p101〜p107、n101〜n107，はトランジスタを、In101〜In108，は外部からの入力信号を示している。node101〜node103はセレクタの入出力を、Out101、Out102はパストランジスタ論理回路の出力を、BC101は出力増幅回路を、IB101,102は入力増幅回路を、cp101、102は基板給電コントを、cn101、102はウエル給電コントを示している。
【００２３】
本発明のパストランジスタ論理回路においては、ソースに同じ信号が印加されるpMOS、nMOSのゲート信号は相反する信号が印加されるが、ドレイン出力が同じMOSのペアを拡散層を共通化する形でレイアウトする。
【００２４】
図１において、p102とp103、n102とn103が拡散層を共通化する形でペアとなる。さらに、p102とn103のゲートが電位供給線に直行する方向に直線的になるように配置し配線を行う。これにより、pMOSとnMOSのドレイン同志、ソース同志の配線は、他の信号線と交差しないで配線できるため、ポリシリコン配線および第１層のメタル配線のみで配線できる。さらに、In101とIn102のゲートの入力信号も、お互いに交差せず、ポリシリコン配線のみで配線することができる。
【００２５】
さらに、p102とn103がゲートが電位供給線に直行する方向に直線的になるように配置することで生じる、p102の横の領域とn103の横の領域のMOSの未配置領域には、ゲート電極の端子を配置することに利用することも可能であり、デットスペースの無いレイアウトになっている。
【００２６】
少なくとも１つのセレクタを具備する半導体集積回路をレイアウトする際には、第１の電位供給線および第２の電位供給線と平行な方向を横方向とした場合、セルの左右端に出力増幅回路を配置し、その間に出力増幅回路の入力につながるセレクタを配置する。これは、出力増幅回路の入力はpMOSとnMOSのゲートをポリシリコン配線で、出力はpMOSとnMOSのドレインを第１の配線層を用いて、電位供給線の走行方向に関して、直行する方向に配線されているため、セルの内部配線が、出力増幅回路上を通過するためには第２の配線層を使用しなくてはいけなることを回避するためである。これにより、セレクタの出力および出力の反転信号は、スムーズに出力増幅回路に信号を伝搬でき、レイアウト面積を小さくすることができる。すなわち、上述の如き本発明の態様においては、出力増幅回路が電位供給線の走行方向に関してセレクタを挟み込むように配置されているため、セレクタが複数存在した場合でも、出力増幅回路がこれら複数のセレクタ間の緒線を妨げることがないために無理なくレイアウト面積を小さくすることができるからである。
【００２７】
図２の実施例を例に説明する。図２に於いて、p201〜p206，n201〜n206，はトランジスタを、In201〜In206，は外部からの入力信号を示している。NPC201はセレクタ回路を、node201とnode202はセレクタ回路の出力を、Out201とOut202はパストランジスタ論理回路の出力を、BC201とBC202は出力増幅回路を、cp201は基板給電コントを、cn201はウエル給電コントを示している。
【００２８】
セレクタ回路は、pMOS、nMOSともに、ゲート信号が異なるが、ドレイン出力が同じMOS同志を拡散層を共有する形でレイアウトする。この共通化するペアは、図２中のp203 とp204、p205とp206、n203 とn204、n205とn206が拡散層を共通する形でペアとなる。さらに、p203とp204の組みとp205とp206の組みは最小間隔で配置し、n203 とn204の組みとn205とn206の組みは最小間隔で配置する。さらに、p203とn204、p205とn206が一直線になるように配置し配線を行う。これにより、pMOS とnMOSのドレイン同志、ソース同志の配線は、他の信号と交差せず配線できるため、第１の配線層のみで配線できる。さらに、In201とIn202のゲートの入力信号も、お互いと交差せず、ポリシリコン配線のみで配線することができる。さらに、p203とn204、p205とn206が一直線になるように配置することによりできる、n203の上部領域とp206の下部領域のMOSの未配置領域に、ゲート入力の端子をだすことにより、デットスペースの無いレイアウトになっている。
【００２９】
後に説明するように、上述の如き本発明の実施形態による半導体集積回路においては、セレクタ回路が複数存在する場合（例えぱ図９のNPC901，NPC902，NPC903）、これらセレクタ回路を第1の電位の供給線および第2の電位の供給線の走行する方向に配置展開する。図８ではNPC801，NPC802，NPC803の順に展開配置している。
【００３０】
上述の如き本発明の実施形態による半導体集積回路においては、出力増幅回路をセル端に配置してあり（図８のp801，p802，n801，n802）、セレクタ回路が複数存在しても（例えぱ図９のNPC901，NPC902，NPC903）、展開方向に柔軟に数を増加させることができるため、セレクタ回路の数が増加しても規則的にレイアウトすることができる。これによりレイアウト設計にかかる時間を削減することが可能になる。
【００３１】
図３に於いて、p301〜p306，n301〜n306，はトランジスタを、In301〜In306，は外部からの入力信号を示している。NPC301はセレクタを、node301とnode302はセレクタの出力を、Out301とOut302はパストランジスタ論理回路の出力を、BC301とBC302は出力増幅回路を、cp301は基板給電コントを、cn301はウエル給電コントを示している。
【００３２】
図４に於いて、p401〜p405，n401〜n405，はトランジスタを、In401〜In404，は外部からの入力信号を、Out401は出力信号を、cp401は基板給電コントを、cn401はウエル給電コントを示している。
【００３３】
図５に於いて、p501〜p506，n501〜n506，はトランジスタを、In501〜In506，は外部からの入力信号を示している。NPC501はセレクタを、node501とnode502はセレクタの出力を、Out501とOut502はパストランジスタ論理回路の出力を、BC501とBC502は出力増幅回路を、cp501は基板給電コントを、cn501はウエル給電コントを示している。
【００３４】
図６に於いて、p601〜p602，n601〜n602，はトランジスタを、 In601〜In604，は外部からの入力信号を、Out601は回路の出力を示している。
【００３５】
図７に於いて、p701〜p703，n701〜n703， p711〜p716，n711〜n716， p721〜p724，n721〜n724，はトランジスタを、In701〜In704， In711〜In716， In721〜In724，は外部からの入力信号を示している。NPC711はセレクタを、node701とnode702、 node711とnode712、 node721とnode722はセレクタの出力を、Out701,Out711 Out712,Out721はパストランジスタ論理回路の出力を、BC711とBC712は出力増幅回路を、IB721とIB722は入力増幅回路を示している。
【００３６】
図８に於いて、p801〜p814，n801〜n814，はトランジスタを、NPC801〜NPC803はセレクタを示している。図８の実施例では、出力増幅回路がセル境界に寄せて配置され、電位供給線の走行方向（図８の横方向）に沿って並べてあるため（図８のp801，p802，n801，n802）、セレクタ回路が複数存在した場含でも、これら複数のセレクタ間の接続を妨げることがないために無理なく小さい面積にセルをレイアウトすることができる。
【００３７】
図９は図８のレイアウトに適した回路の例である。セレクタ回路（NPC901，NPC902，NPC903）が複数存在する場合、これらセレクタ回路を図８に示したように、第1の電位の供給線および第2の電位の供給線の走行する方向に配置展開する。図９に於いて、p901〜p914，n901〜n914，はトランジスタを、In901〜In914，は外部からの入力信号を示している。NPC901〜NPC903はセレクタを、Ou901とOut902はパストランジスタ論理回路の出力を、BC901とBC902は出力増幅回路を示している。レイアウトとして図８の考えを適用すると、出力増幅回路が電位供給線の走行方向（図８の横方向）に関してセル境界に寄せて配置されているため（図８のp801，p802，n801，n802）、上述のようにセレクタ回路が複数存在した場含でも、これら複数のセレクタ間の緒縁を妨げることがないために無理なく小さい面積にセルをレイアウトすることができる。
【００３８】
図１０に於いて、In1001〜In1014，は外部からの入力信号を、Out1001とOut1002はパストランジスタ論理回路の出力を示している。
【００３９】
図１１、図１２に、本発明をもちいて、パストランジスタ論理回路とCMOSと混在した回路のレイアウト例を示す。図で示すように、隣り合うセルの如何によらず、最小間隔で配置できることがわかる。また、隣り合うセルと接する端のトランジスタが、電源供給線と接続する場合、隣り合う他セルの端のトランジスタが同様に、電源供給線と接続する場合、各々の拡散層が共有でき、チップ面積をさらに縮小することもできる。
【００４０】
図１３に、本発明を用いて構成した回路を示す。図１３はセレクタ回路を二つ用いた場合のレイアウト図(a)と回路図(b)である。一つのセレクタ回路の出力が他方のドレインの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１３に於いて、 In1301〜In1307，は外部からの入力信号を、Out1301とパストランジスタ論理回路の出力を、cp1301は基板給電コントを、cn1301はウエル給電コントを示している。
【００４１】
図１４に、本発明を用いて構成した回路を示す。図１４はセレクタ回路を２つ用いた場合のレイアウト図(a)と回路図(b)である。一つのセレクタ回路の出力が他方のゲートの入力に入り、セレクタのゲートの反転信号を内部のインバ−タで作成している。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１４に於いて、 In1401〜In1405，は外部からの入力信号を、Out1401とパストランジスタ論理回路の出力を、cp1401は基板給電コントを、cn1401はウエル給電コントを示している。
【００４２】
図１５に、本発明を用いて構成した回路を示す。図１５はセレクタ回路を３つ用いた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１５に於いて、In1501〜In1510，は外部からの入力信号を、Out1501とパストランジスタ論理回路の出力を、 cp1501は基板給電コントを、cn1501はウエル給電コントを示している。
【００４３】
図１６に、本発明を用いて構成した回路を示す。図１６はセレクタ回路を３つ用い、セレクタのゲートの反転信号を内部のインバ−タで発生させた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインとゲートの入力に入っている。この場合でも、本発明の容態を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１６に於いて、 In1601〜In1607，は外部からの入力信号を、Out1601とパストランジスタ論理回路の出力を、cp1601は基板給電コントを、cn1601はウエル給電コントを示している。
【００４４】
図１７に、本発明を用いて構成した回路を示す。図１７はセレクタ回路を４つ用い、 セレクタのゲートの反転信号を内部のインバ−タで発生させた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインとゲートの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１７に於いて、 In1701〜In1709，は外部からの入力信号を、Out1701とパストランジスタ論理回路の出力を、cp1701は基板給電コントを、cn1701はウエル給電コントを示している。
【００４５】
図１８に、本発明を用いて構成した回路を示す。図１８はセレクタ回路を４つ用いた場合のレイアウト図(a)と回路図(b)である。一つのセレクタの出力が他方のドレインの入力に入っている。この場合でも、本発明の容態を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１８に於いて、NPC1801〜NPC1802，はセレクタを、BC1801とBC1802は出力増幅回路を、cp1801は基板給電コントを、cn1801はウエル給電コントを示している。
【００４６】
図１９に、本発明を用いて構成した回路を示す。図１９はセレクタ回路を４つ用いた場合のレイアウト図(a)と回路図(b)である。一つのセレクタの出力が他方のゲートの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図１９に於いて、 NPC1901〜NPC1902，はセレクタを、BC1901とBC1902は出力増幅回路を、cp1901は基板給電コントを、cn1901はウエル給電コントを示している。
【００４７】
図２０に、本発明を用いて構成した回路を示す。図２０はセレクタ回路を６つ用いた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図２０に於いて、 NPC2001〜NPC2003，はセレクタを、BC2001とBC2002は出力増幅回路を、cp2001は基板給電コントを、cn2001はウエル給電コントを示している。
【００４８】
図２１に、本発明を用いて構成した回路を示す。図２１はセレクタ回路を６つ用いた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインとゲートの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図２１に於いて、 NPC2101〜NPC2103，はセレクタを、BC2101とBC2102は出力増幅回路を、cp2101は基板給電コントを、cn2101はウエル給電コントを示している。
【００４９】
図２２に、本発明を用いて構成した回路を示す。図２２はセレクタ回路を８つ用いた場合のレイアウト図(a)と回路図(b)である。入力に近いセレクタの出力が出力に近いセレクタのドレインとゲートの入力に入っている。この場合でも、本発明を用いれば、無駄なスペ−スのないレイアウトが作成できる。図２２に於いて、 NPC2201〜NPC2204，はセレクタを、BC2201とBC2202は出力増幅回路を、cp2201は基板給電コントを、cn2201はウエル給電コントを示している。
【００５０】
図２３に、本発明を用いて構成した回路を示す。図２３は入力に信号増幅装置持つセレクタ回路で、セレクタが１つのレイアウト図(a)と回路図(b)である。これにより、ドレインの入力容量が小さくなる上、本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。図２３に於いて、p2301〜p2304，n2301〜n2304はトランジスタを、In2301〜In2304は外部からの入力信号を示している。IB2301,IB2302は入力増幅回路を、node2301とnode2302は入力増幅回路の出力を、Out2301はパストランジスタ論理回路の出力を、cp2301は基板給電コントを、cn2301はウエル給電コントを示している。
【００５１】
図２４に、本発明を用いて構成した回路を示す。図２４は入力に信号増幅装置持つセレクタ回路で、 セレクタのゲートの反転信号を内部のインバ−タで発生させた回路で、セレクタが１つのレイアウト図(a)と回路図(b)である。これにより、ドレインの入力容量が小さくなる上、本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。図２４に於いて、p2401〜p2405，n2401〜n2405，はトランジスタを、In2401〜In2403は外部からの入力信号を示している。IB2401〜IB2402は入力増幅回路を、node2401〜node2402は入力増幅回路の出力を、Out2401,Out2402はパストランジスタ論理回路の出力を、cp2401は基板給電コントを、cn2401はウエル給電コントを示している。
【００５２】
図２５は、本発明を用いて構成した回路を示す。図２５は入力に信号増幅装置持つセレクタ回路で、セレクタが２つのレイアウト図(a)と回路図(b)である。これにより、ドレインの入力容量が小さくなる上、本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。図２５に於いて、p2501〜p2508，n2501〜n2508，はトランジスタを、In2501〜In2406は外部からの入力信号を示している。IB2501〜IB2504は入力増幅回路を、Out2501,Out2502はパストランジスタ論理回路の出力を、cp2501は基板給電コントを、cn2501はウエル給電コントを示している。
【００５３】
図２６は、本発明を用いて構成した回路を示す。図２６は入力に信号増幅装置持つセレクタ回路で、セレクタのゲートの反転信号を内部のインバ−タで発生させた回路で、セレクタが６つのレイアウト図(a)と回路図(b)である。これにより、ドレインの入力容量が小さくなる上、本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。
【００５４】
図２６に於いて、p2601〜p2611，n2601〜n2611，はトランジスタを、In2601〜In2607は外部からの入力信号を示している。IB2601〜IB2605は入力増幅回路を、Out2601,Out2602はパストランジスタ論理回路の出力を、cp2601は基板給電コントを、cn2601はウエル給電コントを示している。
図２７は、本発明を用いて構成した回路を示す。図２７は入力に信号増幅装置持つセレクタ回路で、セレクタ回路が６つのレイアウト図(a)と回路図(b)である。これにより、ドレインの入力容量が小さくなる上、本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。図２７に於いて、p2701〜p2722，n2701〜n2722，はトランジスタを、In2701〜In2714は外部からの入力信号を示している。また、Out2701,Out2702はパストランジスタ論理回路の出力を、cp2701は基板給電コントを、cn2701はウエル給電コントを示している。
【００５５】
図２８は、本発明を用いて構成した回路を示す。図２８(a)はラッチレイアウト図と図２８(b)は回路図である。本発明の容態を用いれば、拡散層の共通化を用いて、無駄なスペ−スのないレイアウトが作成できる。図２８に於いて、p2801〜p2809，n2801〜n2809，はトランジスタを、In2801〜In2802は外部からの入力信号を示している。 Out2801はパストランジスタ論理回路の出力を、cp2801は基板給電コントを、cn2801はウエル給電コントを示している。
【００５６】
図２９は、本発明のチップ内における回路図である。L2901とL2902はラッチである。これらラッチには同じCLOCKが供給される。A2901、A2902、A2903は、本発明を用いて構成したパストランジスタ論理回路セル、B2901はCMOS回路である。 A2901、A2902、A2903は、第１の電源供給線（ここでは仮にVCC）と第２の電源供給線（ここでは仮にGND）の間に挟まれる形で存在し、回路間は信号線により接続されている。A2901のセレクタを通過した信号は、その信号を用いる複数の端子に伝搬している。
【００５７】
図３０は、本発明のチップ内におけるレイアウト図である。L3001とL3002はラッチである。これらラッチには同じCLOCKが供給される。A3001、A3002、A3003は、本発明を用いて構成したパストランジスタ論理回路セル、B3001、B3002はCMOS回路セルである。 A3001、A3002、A3003は、第１の電源供給線（ここでは仮にVCC）と第２の電源供給線（ここでは仮にGND）の間に挟まれる形で存在し、回路間は信号線により接続され、A3001のセレクタを通過した信号は、その信号を用いる複数の端子に伝搬している。また、本発明の形態を取れば、従来のCMOS回路とも、問題無く共存しチップを構成することができる。
【００５８】
図３１は、本発明のチップ内におけるレイアウト図である。L3101とL3102はラッチである。これらラッチには同じCLOCKが供給される。A3101、A3102、A3103は、本発明を用いて構成したパストランジスタ論理回路セル、B3101、B3102はCMOS回路セルである。 A3101、A3102、A3103は、第１の電源供給線（ここでは仮にVCC）と第２の電源供給線（ここでは仮にGND）の間に挟まれる形で存在し、回路間は信号線により接続されている。また、L3101 - A3101 - A3102 - A3103 - L3102の系において、より高速な信号伝搬が要求される場合、低敷居値回路を用意することにより、より高速な信号伝搬が行なえる。この低敷居値回路も本発明を用いて構成することができ、これにより回路の性能向上が可能となる。
【００５９】
図３２に本発明を用いた回路の断面構造を示す。
【００６０】
【発明の効果】
本発明によれぱ、面積が小さく、消費電力および遅延時間の低減、さらには設計時間の短縮が可能なパストランジスタ論理回路セルを有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるパストランジスタ諭理回路のレイアウト図と回路図。
【図２】本発明の実施例によるパストランジスタ諭理回路のレイアウト図と回路図。
【図３】本発明の実施例によるパストランジスタ諭理回路のレイアウト図と回路図。
【図４】  CMOS諭理回路（４入力AND）レイアウト図と回路図。
【図５】比較例として本発明の実施例を用いない場合の論理回路セルのレイアウト図と回路図。
【図６】比較例としての論理回路のレイアウト図。
【図７】本発明の実施例による諭理回路の回路図。
【図８】本発明の実施例によるパストランジスタ諭理回路のレイアウト図。
【図９】本発明の実施例によるパストランジスタ諭理回路の回路図。
【図１０】本発明の実施例によるパストランジスタ諭理回路のレイアウト図。
【図１１】本発明の実施例によるパストランジスタ諭理回路のアレイ構成図。
【図１２】本発明の実施例によるパストランジスタ諭理回路のアレイ構成図。
【図１３】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１４】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１５】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１６】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１７】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１８】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図１９】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２０】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２１】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２２】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２３】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２４】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２５】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２６】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２７】本発明の実施例によるパストランジスタ諭理回路のレイアウトおよび回路図。
【図２８】本発明の実施例によるラッチのレイアウト図と回路図。
【図２９】本発明の実施例によるチップ内の回路図。
【図３０】本発明の実施例によるチップ内のレイアウト図。
【図３１】本発明の実施例によるチップ内のレイアウト図（２重敷居値）。
【図３２】本発明の実施例によるパストランジスタ諭理回路のレイアウト図とデバイスの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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