(57)【特許請求の範囲】
【請求項１】
シリコン基板と、該基板上に設けられた中間誘電体層（１）と、前記中間誘電体層の上に強誘電性材料或いは高い比誘電率を有する材料から形成された上部層（３）とを有する半導体メモリ部品、より詳細にはＤＲＡＭやＦｅＲＡＭのためのコンタクトホール形成方法において、
前記上部層（３）上に穿孔されたマスク（４’）を形成する工程と、この後の堆積プロセスの間において、所定の堆積プロセス温度で劣化を生じず安定な材料が前記穿孔されたマスク（４’）に使用されることと、
前記穿孔されたマスクを使用して、前記上部層（３）及び前記中間誘電体層（１）中の凹部（８’）を残余の厚さ（ｄ０）までエッチングする工程と、
この後の堆積プロセスにおける穿孔されたマスクを含み、このようにして得られた構造上にＯ３／ＴＥＯＳ−ＳｉＯ２からなる層を堆積する工程と、
凹部（８’）の底部からＯ３／ＴＥＯＳ−ＳｉＯ２からなる層をエッチングによって除去する工程と、
コンタクトホールを形成するべく、シリコン基板との界面までエッチングすることにより凹部（８’）を下降させる工程と、前記シリコン基板は覆われておらず、エッチングプロセスの間に前記Ｏ３／ＴＥＯＳ−ＳｉＯ２からなる層は前記上部層（３）の側面の密閉の役割を果たすことと、
前記コンタクトホールの底部において前記シリコン基板を露出した後で、前記シリコン基板をそのままに残して、Ｏ３／ＴＥＯＳ−ＳｉＯ２からなる層をこの構造上に再び堆積する工程とを備え、前記穿孔されたマスク材料はＯ３／ＴＥＯＳ−ＳｉＯ２のさらなる堆積の前に剥離される、コンタクトホール形成方法。
【請求項２】
前記穿孔されたマスクに使用される材料は、400℃のプロセス温度において劣化することなく安定である、請求項１に記載の方法。
【請求項３】
前記穿孔されたマスク用の材料としてポリイミドが使用される請求項１に記載の方法。
【請求項４】
前記穿孔されたマスク用の材料としてフォトイミドが使用される請求項１に記載の方法。
【請求項５】
前記上部層（３）として、強誘電性材料、より詳細にはＳＢＴ若しくはＰＺＴからなる層、又は高い比誘電率を有する材料、より詳細にはＥＳＴから形成された層が使用される請求項１乃至４のいずれか一項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、シリコン基板と、この基板上に設けられた中間誘電体層と、この中間誘電体層の上に、強誘電性材料或いは高い比誘電率を有する材料から形成された上部層（３）とを有する半導体メモリ部品、より詳細にはＤＲＡＭやＦＲＡＭのためのコンタクトホール形成の製造方法に関する。
【０００２】
チップ設計或いはチップレイアウトに依っては、大規模集積化されたＤＲＡＭやＦＲＡＭにおいて、例えばＢＳＴ（ＢＳＴはチタン酸バリウムストロンチウムを示す）のような高い比誘電率を有する材料、及び例えばＳＢＴ（ＳＢＴはタンタル酸ビスマスストロンチウムを示す）のような強誘電性材料を使用する場合に、シリコン基板までコンタクトホールをプラズマエッチングする中に、これらの材料を貫通してエッチングすることが必要となる。この場合、コンタクトホールの底部において露出された単結晶シリコン基板の汚染は、ＤＲＡＭやＦＲＡＭの選択トランジスタに対する悪影響を防止するために、回避されなければならない。
【０００３】
この目的のために、２つのリソグラフィプロセス工程、即ち２段階のリソグラフィを行うことが公知である。この場合、第１のリソグラフィプロセス工程において、レジストマスクを使用したプラズマエッチングによって強誘電体層中に窓部が形成される。第２のリソグラフィプロセス工程において、実際のコンタクトホールが、異なるより小さなレジストマスクを使用してシリコン基板まで、その上からエッチングされる。この従来の方法は、コンタクトホール底部の汚染を回避する目的を果たすが、２つのリソグラフィプロセス工程、或いはリソグラフィ段階を使用するために非常に複雑である。
【０００４】
ドイツ特許第ＤＥ４３４０４１９Ｃ２号は、コンタクトホールが形成される絶縁層を有する半導体デバイスの形成製造方法を開示している。この公知の方法においては、フォトレジストに穿孔されたマスクが絶縁層上に形成され、残余の膜厚の絶縁層を残しながら、コンタクトホールの一部を形成するべく、異方性エッチングが行われる。さらに、フォトレジストマスクが除去され、形成された構造の上にＴＥＯＳ層が堆積される。次に、部分的コンタクトホール底部のＴＥＯＳ層を除去するべく、ＴＥＯＳ層が異方性エッチングされる。その後、エッチングプロセスによってコンタクトホールが完成され、コンタクトホールは、開口部の直径が上側に向かって増加するような構造を有する。
【０００５】
ドイツ特許第ＤＥ１９５２８７４６Ｃｌ号は、サイドウォール部と底部とを有する構造の表面部の上に二酸化ケイ素層を形成製造する方法を示す。
従って、本発明の課題目的は、上記された種類の、単純化簡素化された、即ち単一のリソグラフィプロセスに導くような可能にする方法を提供することにある。
【０００６】
この課題は請求項１の主題によって達成される。本発明の有利な開発改良点は、サブクレームに記載されている。
換言すると、発明による方法は、高温で安定であり、好適にはポリイミド又はフォトイミド（ｐｈｏｔｏｉｍｉｄ）からなる有機物のマスク層の使用、及び、高い比誘電率を有する材料或いは強誘電性材料からなる上部層を貫通するエッチングと組み合わされた、誘電体材料層（中間酸化物）の部分的エッチングに基づく。これにより誘電体層中に、エッチング工程後における残余マスク層の厚さ以下の残余の膜厚を残して、凹部が形成される。
【０００７】
本発明によれば、凹部は、その上へのＯ3／ＴＥＯＳ−ＳｉＯ2（ＴＥＯＳはテトラエチルオルトシリケートを示す）からなる層の等方的な堆積によって側面が密閉される。この場合に必要とされるプロセス温度は典型的には４００℃であり、この温度は劣化を生じることなく高温において安定な、穿孔されたマスク層に許容されるものである。
【０００８】
その後の酸化物のエッチングは、スペーサーエッチングの場合と同様な方式に凹部の底部を露出し、この底部はその後エッチングによってコンタクトホールの底部まで下降される。
【０００９】
有機物層は、さらに穿孔されたマスクとしての役割を果たし、続いて除去される。
続けて、コンタクトホールの底部をそのまま残した状態で、コンタクトホールの側壁面及びウエハの表面のみを密閉する目的でさらなるＯ3／ＴＥＯＳ−ＳｉＯ2の選択的な堆積が好適に行われる。これに続いて、公知の方式により、破損されている可能性があるシリコン基板材料を除去するため、及びコンタクトホールのメタライゼーションのためにコンタクトホールの後処理が行われる。
【００１０】
本発明による方法は、このようにしてリソグラフィプロセスが従来の方法より簡単に行われる。
本発明は、図面を参照し、例示的な実施形態を使用した例により以下に詳細に記載される。
【００１１】
本発明をよりわかりやすくするため、まず図１Ａ〜１Ｄを参照して、高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の従来の方法の例を示す。この従来の方法は、２つのリソグラフィ段階、或いはリソグラフィ工程の使用を必要とする。
【００１２】
第１のリソグラフィ段階は図１Ａ，１Ｂに示され、第２のリソグラフィ段階は図１Ｃ，１Ｄに示される。これらの図面に従い、半導体メモリ素子は、正確な構造は図示されていないが、その上に誘電体層１が設けられるシリコン基板１１からなり、誘電体層１の下面はシリコン基板１１の上面に隣接している。この境界層は、図ｌＡ〜１Ｄにおいて、部材番号符号２によって一般的に示される。
【００１３】
誘電体層１の上面は、図ｌＡにおいて部材番号符号３によって一般的に示される、連続的に延伸した、高い比誘電率を有する層（或いは強誘電体層）に隣接する。層３は例えば、ＢＳＴ（ＢＳＴはチタン酸バリウムストロンチウムを示す）からなる。一方、強誘電体層３は、例えばＳＢＴ（ＳＢＴはタンタル酸ビスマスストロンチウムを示す）からなる。
【００１４】
高い比誘電率を有する層３の上面は、まず、レジスト層４によって完全に被覆される。レジスト層４は、公知の方式により、複数の開口５を有するレジストマスク（穿孔されたマスク４）に変換される。開口５は、レジスト層４の除去に帰着する次の方法ステップの結果を既に示している図１Ｂに示されるように、高い比誘電率を有する層３に窓部６をエッチングするための役割を果たす。このレジスト除去工程はレジスト剥離としても公知である。
【００１５】
図１Ｃに示されるように、部材番号符号７により一般的に示されるレジスト層が、図ｌＢのに示した表面構造に再び塗布され、公知の方法により誘電体層１にのコンタクトホールを形成することを形成予定する箇所において、穿孔を有する、レジストマスクに変換される。レジスト層７が完全に除去される次のステップの結果は図１Ｄに示される。を既に示している図１Ｄに示されるようにおいて、このコンタクトホールは、レジストマスクを使用して境界層２まで誘電体層１をエッチング行いすることにより、第２のリソグラフィ段階によって形成される。
【００１６】
上記されたエッチング工程は通常プラズマエッチングを伴う。
部材番号符号８により一般的に示されるコンタクトホールは、典型的な構造的寸法のサイズ、即ち０．６μｍの直径ｄ1を有しているため、直径ｄ2を有する窓部６の約半分の大きさである。これらの寸法は必要不可欠な条件ではなく、例示のみのために選択されているものである。
【００１７】
図１Ａ〜１Ｄに示された工程により、コンタクトホール８の底部（図１Ｄ）、即ちこのコンタクトホールによって露出される単結晶シリコン基板の表面（境界領域２）が汚染されないことが達成される。Ｓｉまでの直接的なエッチングの場合（即ち単一のリソグラフィマスクを使用する場合）では、プラズマが汚染されるため単結晶シリコン基板が汚染される。半導体メモリ部品の機能に対する悪影響を防ぐためには、シリコン基板は汚染されてはならない。
【００１８】
次に本発明による半導体メモリ部品を形成するための方法が、図２Ａ〜２Ｄを参照して記載される。本発明による方法は、１つのリソグラフィ段階、或いは１つのリソグラフィ工程が省略される事実において図１Ａ〜１Ｄを参照してする上記された方法と異なる。このため、本発明による方法は単一のリソグラフィ段階に基づく。
【００１９】
図２Ａ〜２Ｇに示される構造はにおいて、図１Ａ〜１Ｄに対応するものは同一符号、同じ部材番号が使用されるにより示される。
図２Ａは図１Ａに示す構成と、以下に示す点を除けば対応する。図２Ａに示される方法の工程では従来のレジストからなるマスクが使用されず、符号一般的に４’で示される有機材料、例えばポリイミド又はフォトイミドからなるマスクが使用されている。、マスク材料は図２Ｃに従って後の工程において設けられるＯ3／ＴＥＯＳ−ＳｉＯ2からなる層に対して安定であるという相違点を有して、図ｌＡに対応する。
【００２０】
図２Ａに示される工程の後には図２Ｂに示す工程が続く。図２Ｂに示す工程では、開口５を使用して高い比誘電率を有する層３及び凹部８’の両方の、誘電体層１までのエッチングを行う、図１Ｄのコンタクトホール８における部分的エッチングともいうことができるような、図２Ｂに示される工程が続く。図２Ｂに示されたエッチング工程においては、マスク層４’はさらに、マスク層の厚さが凹部８’の底部、及びシリコン基板との界面２の間に残された厚さｄ0より大きいｄpだけ残る程度まで除去される。その後の工程において、穿孔されたマスクの残余厚さｄpが誘電体の残余の厚さｄ0以上である、即ちｄp≧ｄ0であることが必要である。しかし、このことは必ずしも必要なものではなく、例示に過ぎない。重要なことは、その後のエッチング工程の選択性が厚さｄpのマスクでｄ0をエッチングすることを可能にするということである。
【００２１】
図２Ｃに示される次の工程において、Ｏ3／ＴＥＯＳ−ＳｉＯ2からなる層が図２Ｂの構造上に高度に等方性を有して堆積され、この層はさらに凹部８’の内側を覆う。この層は符号部材番号９によって示される。この層９の目的は、領域６’において高い比誘電率を有する層３を、さらに凹部壁面の領域において誘電体層１を側面において密閉することにある。層９の堆積中のプロセス温度は典型的には４００℃であり、高温において劣化を生じずに安定した層４’に許容されている温度である。
【００２２】
図２Ｄに図示されているように、次に続く工程は、穿孔されたマスク層’４の上面及び凹部８’の底部を露出する目的における、スペーサーエッチングの場合と類似した、さらなるエッチングである。層’４の空孔の上端部も、このエッチング工程の間に削減される。図２Ｅに示されるように、凹部８’の底部がシリコン基板との界面２に到達するまで、このエッチング工程が継続される。その後、図２Ｆに示されるように、層４’は除去される（剥離）。
【００２３】
その後、図２Ｇに示されるように、再びＯ3／ＴＥＯＳ−ＳｉＯ2が選択的に堆積され、部材番号１０によって示される。この選択的なＯ3／ＴＥＯＳ−ＳｉＯ2堆積は、ドイツ特許第ＤＥ１９５２８７４６号に詳細に説明されている。、これ同ドイツ特許によると、高い比誘電率を有する層３の上面及びコンタクトホール８の側壁のみがコーティングされるが、コンタクトホール８の底部には全く堆積がなされない。この次にコンタクトホール８がコンタクトホール底部のシリコン基板の損傷を受けた可能性がある材料を除去し、コンタクトホールをメタライズするための後処理にさらされるべく、工程（図示せず）が続く。
【００２４】
従って図２Ａ〜２Ｇに示されるような本発明による方法は、単一のリソグラフィ段階においてコンタクトホール底部の単結晶シリコン基板の汚染のないコンタクトホールの形成を可能にさせる。
【図面の簡単な説明】
【図１Ａ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の従来の方法の工程順序を示す断面図。
【図１Ｂ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の従来の方法の工程順序を示す断面図。
【図１Ｃ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の従来の方法の工程順序を示す断面図。
【図１Ｄ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の従来の方法の工程順序を示す断面図。
【図２Ａ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｂ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｃ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｄ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｅ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｆ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図２Ｇ】  高い比誘電率を有する材料及び強誘電体材料を使用した、半導体メモリ部品形成の本発明による方法の工程順序を示す断面図。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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