(57)【特許請求の範囲】
【請求項１】
高濃度の第１導電型半導体基板と該第１導電型半導体基板上に形成された低濃度の第１導電型半導体層とからなる基体を備え、該基体に複数の画素が形成され、前記各画素が、前記第１導電型半導体基板及び前記第１導電型半導体層をこの順に経由して給電されることにより作動する素子を含む固体撮像装置であって、
前記基体には、前記各画素間において、トレンチが前記第１導電型半導体層の表面から形成され、
前記第１導電型半導体基板と前記第１導電型半導体層における表面側領域との間の抵抗が低減するとともに、前記各画素間のクロストークが低減するように、前記トレンチに１種以上の材料が埋め込まれ、
前記トレンチの内壁に沿った部分のうちの前記トレンチの底面に沿った部分及び前記トレンチの開口付近の部分を除く部分に絶縁物が埋め込まれ、前記トレンチの残りの部分に、少なくとも前記第１導電型半導体層に対して導電性を有する導電材料が埋め込まれたことを特徴とする固体撮像装置。
【請求項２】
前記導電材料が、第１導電型不純物を有するポリシリコンであることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記導電材料における前記トレンチの内壁に沿った部分に沿って、前記トレンチの外側に第１導電型拡散層が形成されたことを特徴とする請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１導電型半導体層がエピタキシャル層であることを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記素子が増幅素子であることを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置及びその製造方法に関するものであり、特に、高濃度の第１導電型半導体基板と該第１導電型半導体基板上に形成された低濃度の第１導電型半導体層とからなる基体を備え、該基体に複数の画素が形成され、前記各画素が、前記第１導電型半導体基板及び前記第１導電型半導体層をこの順に経由して給電されることにより作動する素子を含む固体撮像装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来から、この種の固体撮像装置として、例えば、篠原他の「バイポーラタイプのエリアセンサー「ＢＡＳＩＳ」の開発」と題する論文（雑誌「映像情報 INDUSTRIAL」（産業開発機構株式会社映像情報編集部発行）、１９８９年５月号、pp.41-46）に開示された固体撮像装置が知られている。
【０００３】
この従来の固体撮像装置について、図１６〜図２０を参照して簡単に説明する。
【０００４】
図１６は、この従来の固体撮像装置を示す概略平面図である。図１７は、図１６中のＸ１１−Ｘ１２線に沿った概略断面図である。図１８は、図１６中のＸ１３−Ｘ１４線に沿った概略断面図である。図１９は、図１６中のＹ１１−Ｙ１２線に沿った概略断面図である。図２０は、この従来の固体撮像装置の画素及び読み出し回路系の基本回路構成を示す回路図である。なお、図１９では、画素を１つのみ示している。
【０００５】
この従来の固体撮像装置は、図１６〜図１９に示すように、高濃度のＮ型半導体基板３０１と、該半導体基板３０１上に形成された低濃度のエピタキシャル層であるＮ型半導体層３０２とからなる基体を備えている。該基体には、２次元マトリクス状に配置された複数の画素、及び、読み出し回路が形成されている。
【０００６】
個々の画素は、図２０に示すように、ｎｐｎ型バイポーラトランジスタＴｒと、ＰＭＯＳＦＥＴ３０３と、バイポーラトランジスタＴｒのベース上に形成された容量Ｃｏｘとから構成されている。
【０００７】
前記読み出し回路は、バイポーラトランジスタＴｒのエミッタからの出力電圧を一次的に蓄積しておくための容量Ｃｔと、垂直出力線ＶＬと容量Ｃｔとを接続するための転送ＭＯＳＦＥＴ３０４と、垂直出力線ＶＬをリセットするためのリセットＭＯＳＦＥＴ３０５とを備えている。
【０００８】
この画素の動作は、蓄積動作、読み出し動作及びリセット動作からなる。
【０００９】
リセット動作が終了し、バイポーラトランジスタＴｒのベース・エミッタ間が逆バイアスされた時点から蓄積動作が開始し、バイポーラトランジスタＴｒのベース領域及びベース・コレクタ間の空乏層において、入射光により発生したホールがベースに蓄積されるに従い、ベース電位が上昇する。
【００１０】
ＦＥＴ３０５をオフしてバイポーラトランジスタＴｒのエミッタをフローティングとする。次に、水平駆動線ＨＬの電位φＲを正として容量Ｃｏｘを通した容量結合によりベース電位を正方向へ持ち上げ、バイポーラトランジスタＴｒのベース・エミッタ間を順バイアスすると、読み出し動作となる。容量負荷であるエミッタ電位は、読み出し動作が終わる時点で、ある一定の電位差まで、ベース電位に近づくので、蓄積動作時のベース電位の変化分はバイポーラトランジスタＴｒのエミッタ端子に現れることになる。
【００１１】
リセット動作は２つの動作の組み合わせからなる。第１のリセットは、ＦＥＴ３０５をオンし、バイポーラトランジスタＴｒのベースを接地する働きをする。次に、第２のリセットでは、まず、ＦＥＴ３０５のゲート電位φＶＣを正としてバイポーラトランジスタＴｒのエミッタを接地し、電位φＲを正にする。バイポーラトランジスタＴｒのベースは正に持ち上げられ、ベース・エミッタ間は順バイアスとなり、電子とホールとの再結合によって、ベース電位は下がってくる。電位φＲがアースレベルに戻った時点で、リセット動作は終了し、次の蓄積動作に入る。
【００１２】
再び図１６〜図１９を参照して、画素の構造について説明する。図１６〜図１９において、３０６はベースを構成するＰ型拡散領域、３０７はエミッタを構成する高濃度のＮ型拡散領域であり、これらは、コレクタを構成するＮ型半導体基板３０１及びＮ型半導体層３０２とともに前記バイポーラトランジスタＴｒを構成している。基板３０１の下面の全体には、コレクタ電極としての金属膜３０８が形成されている。したがって、前記バイポーラトランジスタＴｒは、金属膜３０８から、高濃度のＮ型半導体基板３０１及び低濃度のＮ型半導体層３０２をこの順に経由して給電されることにより作動する素子となっている。
【００１３】
また、３０９は中継配線用ポリシリコン、３１０は前記垂直出力線ＶＬを構成するＡｌ配線、３１１は画素間に配置され画素分離領域としての高濃度のＮ型拡散領域である。３１２は画素のバイポーラトランジスタＴｒのベースであるＰ型拡散領域３０６を酸化膜容量Ｃｏｘを介して容量結合にて駆動するためのポリシリコンであり、前記ＰＭＯＳＦＥＴ３０３のゲート電極としても作用する。このポリシリコン３０６は前記水平駆動線ＨＬも構成している。当該ＰＭＯＳＦＥＴ３０３は画素分離領域に形成され、そのベースであるポリシリコン３１２がＡｌ配線３１０で遮光されている。ＰＭＯＳＦＥＴ３０３のベース（ポリシリコン３１２）がオンすると、隣接する画素のバイポーラトランジスタＴｒのベース（Ｐ型拡散層３０６）間が導通し、ＰＭＯＳＦＥＴ３０３のベースがオフすると、Ｎ型拡散領域３１１が画素分離領域として作用する。ポリシリコン３１２とバイポーラトランジスタＴｒのベースであるＰ型拡散領域３０６との重なり部分が、前記容量Ｃｏｘを構成している。なお、図中、３１３はＳｉＯ2膜、３１４はＬＯＣＯＳである。
【００１４】
このように、前記従来の固体撮像装置では、前述したように、バイポーラトランジスタＴｒが高濃度のＮ型半導体基板３０１及び低濃度のＮ型半導体層３０２をこの順に経由して給電されることにより作動される。また、前述したように、画素間にはＮ型拡散領域３１１が形成されているのみで、当該Ｎ型拡散領域３１１により画素間のクロストークは低減するものの、バイポーラトランジスタＴｒには、低濃度のＮ型半導体層３０２を経由しなければ電圧を印加することはできない。
【００１５】
【発明が解決しようとする課題】
前記従来の固体撮像装置では、検出感度を長波長側へも拡げようとする場合には、Ｎ型半導体層３０２の不純物濃度を低くして、バイポーラトランジスタＴｒのＰ型ベース（Ｐ型拡散層３０６）とＮ型コレクタ（Ｎ型半導体層３０２）との間の空乏層を拡げることになる。しかしながら、この場合には、Ｎ型半導体層３０２の不純物濃度を低くすることにより、その抵抗値が増大するため、Ｎ型半導体基板３０１からの電位がＮ型半導体層３０２へ十分伝わらなくなり、バイポーラトランジスタＴｒの性能が低下するとともにそのバラツキが増大し、固体撮像装置としての性能が低下してしまう。
【００１６】
このような事情は、前記図１６〜図２０に示す従来の固体撮像装置に限らず、高濃度の第１導電型半導体基板と該第１導電型半導体基板上に形成された低濃度の第１導電型半導体層とからなる基体を備え、該基体に複数の画素が形成され、前記各画素が、前記第１導電型半導体基板及び前記第１導電型半導体層をこの順に経由して給電されることにより作動する素子を含む他の固体撮像装置についても、種々の理由から前記第１導電型半導体基板の不純物濃度を低くする必要が生ずる場合があるので、同様である。
【００１７】
本発明は、このような事情に鑑みてなされたもので、画素間のクロストークを低減させることができるとともに、画素を構成する素子への給電の途中経路をなす低濃度の半導体層の不純物濃度を低くしても、当該素子に十分な給電を与えて当該素子の性能を十分に発揮させることができる固体撮像装置を提供することを目的とする。
【００１８】
また、本発明は、このような固体撮像装置の製造に適した製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による固体撮像装置は、高濃度の第１導電型半導体基板と該第１導電型半導体基板上に形成された低濃度の第１導電型半導体層とからなる基体を備え、該基体に複数の画素が形成され、前記各画素が、前記第１導電型半導体基板及び前記第１導電型半導体層をこの順に経由して給電されることにより作動する素子を含む固体撮像装置であって、前記基体には、前記各画素間において、トレンチが前記第１導電型半導体層の表面から形成され、前記第１導電型半導体基板と前記第１導電型半導体層における表面側領域との間の抵抗が低減するとともに、前記各画素間のクロストークが低減するように、前記トレンチに１種以上の材料が埋め込まれたものである。なお、前記高濃度及び前記低濃度は、必ずしも不純物濃度が絶対的に高いこと又は低いことをいうものではなく、第１導電型半導体層の不純物濃度が第１導電型半導体基板の不純物濃度に比べて相対的に低いことを意味するものである。また、給電の経由順序は、電流が流れる順序ではなく、電位を供給する経路をいうものとする。
【００２０】
この第１の態様によれば、前記基体には、前記各画素間においてトレンチが前記第１導電型半導体層の表面から形成され、前記第１導電型半導体基板と前記第１導電型半導体層における表面側領域との間の抵抗が低減するとともに前記各画素間のクロストークが低減するように、前記トレンチに１種以上の材料が埋め込まれている。したがって、この第１の態様によれば、当該１種以上の埋め込み材料の特性に従って、前記第１導電型半導体基板と前記第１導電型半導体層における表面側領域との間の抵抗が低減して両者間の電位降下が小さくなるとともに、各画素間のクロストークが低減することとなる。このため、単に画素間のクロストークを低減させることができるのみならず、画素を構成する前記素子への給電の途中経路をなす低濃度の第１導電型半導体層の不純物を種々の理由から低くしても、当該素子に十分な給電を与えて当該素子の性能を十分に発揮させることができ、固体撮像装置としての性能を損なうようなことがない。
【００２１】
本発明の第２の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記トレンチが前記第１導電型半導体基板の前記第１導電型半導体層側の表面に達している（当該表面を越えている場合も含む）ものである。
【００２２】
本発明の第３の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記トレンチが前記第１導電型半導体基板の表面に達していないものである。
【００２３】
前記第２の態様のようにトレンチが第１導電型半導体基板の第１導電型半導体層側の表面に達していると、前記１種以上の埋め込み材料の特性に従って、クロストーク及び抵抗の低減の効果が一層高まるので、好ましい。もっとも、第３の態様のようにトレンチが第１導電型半導体基板の第１導電型半導体層側の表面に達していなくてもよい。この場合には、トレンチの深さに応じたクロストーク及び抵抗の低減の効果が得られるのみならず、トレンチの形成方法が簡易となるために歩留りの向上やトレンチ開口幅の微細化が可能となる。
【００２４】
本発明の第４の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、前記トレンチが、少なくとも前記第１導電型半導体層に対して導電性を有する導電材料のみで埋め込まれたものである。少なくとも第１導電型半導体層に対して導電性を有する導電材料は、金属材料等の完全な導電体材料であってもよいし、第１導電型の不純物を有する半導体やポリシリコン等であってもよく、第１導電型半導体層を経由した前記素子への給電に際してその抵抗を減ずる材料であればよい。この点は、後述する第５乃至第７の態様における導電材料についても同様である。
【００２５】
本発明の第５の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、前記トレンチが、少なくとも前記第１導電型半導体層に対して導電性を有する導電材料と、絶縁物とで埋め込まれたものである。
【００２６】
本発明の第６の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、少なくとも前記第１導電型半導体層に対して導電性を有する導電材料が前記トレンチの内壁に沿った部分に埋め込まれ、前記トレンチの残りの部分に絶縁物が埋め込まれたものである。
【００２７】
本発明の第７の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、前記トレンチの内壁に沿った部分のうちの前記トレンチの底面に沿った部分及び前記トレンチの開口付近の部分を除く部分に絶縁物が埋め込まれ、前記トレンチの残りの部分に、少なくとも前記第１導電型半導体層に対して導電性を有する導電材料が埋め込まれたものである。
【００２８】
前記第４乃至第７の態様は、埋め込み材料の例とそのトレンチにおける配置例を挙げたものである。
【００２９】
本発明の第８の態様による固体撮像装置は、前記第４乃至第８のいずれかの態様による固体撮像装置において、前記導電材料が、第１導電型不純物を有するポリシリコンであるものである。
【００３０】
この第８の態様は、前記導電材料の例としてポリシリコンを挙げたものであるが、前記導電材料がポリシリコンに限定されるものではないことは前述した通りである。
【００３１】
本発明の第９の態様による固体撮像装置は、前記第４乃至第８のいずれかの態様による固体撮像装置において、前記導電材料における前記トレンチの内壁に沿った部分に沿って、前記トレンチの外側に第１導電型拡散層が形成されたものである。
【００３２】
この第９の態様のようにトレンチの外側に第１導電型拡散層を形成すると、当該第１導電型拡散層も抵抗の低減効果を促進し、好ましい。なお、トレンチへの埋め込み材料の少なくとも１つとして前記第８の態様のようにポリシリコンを用いた場合、ポリシリコンの埋め込み後にアニールすれば、前記第１導電型拡散層が形成される。
【００３３】
本発明の第１０の態様による固体撮像装置は、前記第１乃至第９のいずれかの態様による固体撮像装置において、前記第１導電型半導体層がエピタキシャル層であるものである。
【００３４】
この第１０の態様は、第１導電型半導体層の例を挙げたものであるが、前記第１乃至第９の態様では、第１導電型半導体層はエピタキシャル層に限定されるものではない。
【００３５】
本発明の第１１の態様による固体撮像装置は、前記第１乃至第１０のいずれかの態様による固体撮像装置において、前記素子が増幅素子であるものである。
【００３６】
画素に増幅素子を含む固体撮像装置は、入射光量に応じて光電変換された信号電荷を各画素毎に設けられた増幅素子に蓄積し、蓄積した電荷に応じた信号を増幅して出力することになるので、感度が高くなり、好ましい。
【００３７】
本発明の第１２の態様による固体撮像装置は、前記第１乃至第１１のいずれかの態様による固体撮像装置を製造する方法であって、前記基体に前記トレンチを形成する工程と、前記基体上に、前記トレンチを埋め込むように、それぞれ前記１種以上の材料からなる１つ以上の膜を形成する工程と、前記１つ以上の膜における前記トレンチの外部の部分を、ＣＭＰ法により除去する工程と、を含むものである。
【００３８】
この第１２の態様によれば、トレンチを埋め込むように１つ以上の膜を成膜し、該１つ以上の膜におけるトレンチの外部の部分をＣＭＰ法により除去するので、同一装置の同一工程において、前記１つ以上の膜を同時に除去することができ、また、トレンチ内部の膜をオーバーエッチングすることなく形成できるので、トレンチ上部も平坦に形成することができ、その後のＡｌ配線等の形成工程においても歩留まりを向上させることができる。
【００３９】
【発明の実施の形態】
以下、本発明による固体撮像装置及びその製造方法について、図面を参照して詳細に説明する。
【００４０】
［第１の実施の形態］
まず、本発明の第１の実施の形態による固体撮像装置について、図１〜図８を参照して説明する。
【００４１】
図１は、本実施の形態による固体撮像装置を示す概略平面図であり、複数画素が２次元マトリクス上に配置された状態を示している。図２は、本実施の形態による固体撮像装置の単位画素を示す概略平面図であり、図１の一部を拡大したものとなっている。図３は、図２中のＸ１−Ｘ２線に沿った概略断面図である。図４は、図２中のＹ１−Ｙ２線に沿った概略断面図である。図５は、図２中のＹ３−Ｙ４線に沿った概略断面図である。図６は、図２中のＸ３−Ｘ４線に沿った概略断面図である。なお、図６は、理解を容易にするため、他の断面図である図３〜図５と比例する大きさでは、描かれていない。図７は、本実施の形態による固体撮像装置の概略構成を示す回路図である。図８は、本実施の形態による固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【００４２】
本実施の形態の以下の説明においては、「基本的構造」、「回路構成」、「動作」、「特徴的構造及び製造方法」の４つに分けて説明する。
【００４３】
（基本的構造）
本実施の形態による固体撮像装置は、図１〜図６に示すように、高濃度のＮ型半導体基板１０１と、該半導体基板１０１上に形成された低濃度のＮ型エピタキシャル層であるＮ型半導体層１０２とからなる基体を備えている。該基体には、２次元マトリクス状に配置された複数の画素（本発明では、１次元状に配置されてもよい。）、及び、図７を参照して後述する読み出し回路等が形成されている。
【００４４】
個々の画素（単位画素）は、図１〜図７に示すように（画素の構造については図１〜図６を参照。画素の回路構成については図７を参照。）、入射光に応じた電荷を生成して蓄積するフォトダイオード１と、フォトダイオード１の電荷をゲート領域１５で受け取り、これを増幅して出力する増幅素子としての接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という）２と、フォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２のゲート領域１５に転送するポリシリコン膜による転送ゲート３と、フォトダイオード１で過剰に生成された電荷を排出し、また、ＪＦＥＴ２のゲート領域１５の電位を制御するリセットドレイン４と、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａと、ＪＦＥＴ２のゲート領域１５とリセットドレイン４との電気的な接続状態を制御するポリシリコン膜によるリセットゲート５とから、主に構成されている。
【００４５】
本実施の形態では、ＪＦＥＴ２は、Ｎ型半導体基板１００及びＮ型半導体層１０１をこの順に経由して給電されることにより作動する素子となっている。すなわち、ＪＦＥＴ２は、そのＮ型ドレイン領域１６に、Ｎ型半導体基板１００及びＮ型半導体層１０１をこの順に経由して給電されることにより、作動する。
【００４６】
前記フォトダイオード１、ＪＦＥＴ２、リセットドレイン４及びオーバーフロー制御領域６ａは、高濃度のＮ型半導体基板１００上に形成されたＮ型半導体層１０１中に形成され、転送ゲート３及びリセットゲート５はＮ型半導体層１０１上にＳｉＯ2膜等の絶縁膜１０２を介して形成されている。
【００４７】
フォトダイオード１は、高濃度のＮ型半導体基板１００上のＮ型半導体層１０１中に形成されたＰ型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１３と、Ｎ型半導体層１０１とから構成され、入射光に応じた電荷を生成して蓄積する。本実施の形態において、Ｎ型半導体層１０１の不純物濃度が低くされているのは、空乏層を拡げることにより長波長側の検出感度を上げることにて、フォトダイオード１の感度を高めるためである。
【００４８】
ＪＦＥＴ２は、Ｎ型半導体層１０１中に形成されたＰ型のゲート領域１５と、このＰ型ゲート領域１５中に形成されたＮ型ソース領域１４及びＮ型チャネル領域１７と、該Ｎ型チャネル領域１７を挟んでソース領域１４と向き合う位置に形成されたＮ型ドレイン領域１６とから構成され、フォトダイオード１の電荷をゲート領域１５で受け取り、これを増幅して出力する。
【００４９】
ＪＦＥＴ２のＮ型ドレイン領域１６は、画素の周囲領域（転送ゲート３とリセットゲート５下部の半導体表面近傍を除く）にも形成され、分離領域を兼用している。画素の周囲領域に形成されたＮ型ドレイン領域１６の部分（ただし、オーバーフロー制御領域６ａの付近など一部の部分を除く）に沿って、当該ドレイン領域１６の幅方向の両側部分を残して当該Ｎ型ドレイン領域１６を除去する如く、トレンチ１１１による画素分離領域１１０が形成されている。この各画素間に形成された画素分離領域１１０は、画素間のクロストークを低減させるとともに、Ｎ型半導体基板１００とＮ型半導体層１０１における表面側領域（本実施の形態では、ＪＦＥＴ２のドレイン領域１６）との間の抵抗を低減させるものであるが、本発明において特に重要であるので、後に詳述する。なお、画素分離領域１１０が形成されている部分のドレイン領域１６は、必ずしも形成しなくてもよい。そして、ＪＦＥＴ２のＮ型ドレイン領域１６は、フォトダイオード１の表面近傍に形成された高濃度のＮ型半導体領域１３と連続して形成されている。また、フォトダイオード１を構成するＰＮ接合のＮ型領域（１３、１０１）と、ＪＦＥＴのＮ型ドレイン領域１６とは、電気的に接続された構成となっている。さらに、Ｎ型ドレイン領域１６は、Ｎ型半導体層１０１を介して、また、画素分離領域１１０を介して、高濃度のＮ型半導体基板１００と電気的に接続されている。そして、図面には示していないが、各画素をマトリクス配置した画素領域の周囲に基板表面側に形成したドレイン電極（図示せず）から、高濃度のＮ型半導体基板１００を経由して、更にはＮ型半導体層１０１及び画素分離領域１１０を経由して、ドレイン電圧（電位）が各画素のＪＦＥＴ２のドレイン領域１６に供給される。もっとも、前述した図１６〜図２０に示す従来の固体撮像装置と同様に、基板１００の裏面にドレイン電極を形成し、このドレイン電極から各画素のＪＦＥＴ２にドレイン電圧を供給するようにしてもよいことは、勿論である。
【００５０】
ＪＦＥＴ２のＰ型ゲート領域１５は、Ｎ型チャネル領域１７を上下から挟むように形成されており、ソースフォロワ動作のゲインを高めると同時にゲインばらつきを抑圧する構造となっている。
【００５１】
転送ゲート３は、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜を介して形成されたゲート電極より構成され、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送する。
【００５２】
すなわち、フォトダイオード１を構成するＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とで、ＰチャネルＭＯＳトランジスタが構成されている。
【００５３】
リセットドレイン４は、Ｎ型半導体層１０１中に形成された、Ｐ型電荷排出領域１８より構成され、フォトダイオード１で過剰に生成された電荷を排出し、また、リセットゲート５を介して、ＪＦＥＴ２のＰ型ゲート領域１５の電位を制御する。
【００５４】
リセットゲート５は、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との境界領域上に絶縁膜１０２を介して形成されたゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８との電気的な接続状態を制御する。
【００５５】
すなわち、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４のＰ型電荷排出領域１８とで、ＰチャネルＭＯＳトランジスタが構成されている。
【００５６】
オーバーフロー制御領域６ａは、フォトダイオード１のＰ型電荷蓄積領域１２と、リセットドレイン４のＰ型電荷排出領域１８との境界領域の半導体層１０１内部に形成されたＰ型半導体領域からなり、フォトダイオード１で過剰に生成された電荷をリセットドレイン４の電荷排出領域１８に導くオーバーフロー動作を制御する。また、オーバーフロー制御領域６ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成されいる。
【００５７】
すなわち、フォトダイオード１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御領域６ａ、リセットドレインのＰ型電荷排出領域１８を、それぞれ、ソース領域、チャネル領域、ドレイン領域とし、高濃度のＮ型半導体領域１６及びＮ型半導体層１０１をゲート領域とした、ＰチャネルＪＦＥＴが形成されている。
【００５８】
このＰチャネルＪＦＥＴは、フォトダイオード１が標準的な動作をしている場合はカットオフ（遮断）状態にあり、フォトダイオード１に強い光が入射して、Ｐ型電荷蓄積領域１２にある一定量以上の電荷（この場合は正孔による正電荷）が蓄積されると、つまり、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上昇すると、導通（オン）状態となるように形成されている。
【００５９】
したがって、フォトダイオード１で過剰に生成された電荷は、オーバーフロー制御領域６ａを経由して、リセットドレイン４のＰ型電荷排出領域１８に流出する。この過剰電荷はリセットドレイン用コンタクト穴３０、Ａｌ配線による中継配線２３、中継配線接続穴３１を経由して、Ａｌ配線によるリセットドレイン配線２４から排出される。
【００６０】
オーバーフロー制御領域６ａ上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と連続して形成されている。
【００６１】
したがって、フォトダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍は、周囲領域も含めて、高濃度のＮ型半導体領域（１３及び１６）で覆われた構造となり、フォトダイオード１は埋め込みフォトダイオードとなっている。
【００６２】
なお、フォトダイオード１の転送ゲート３側の端部及び転送ゲート３下部には、構造上、高濃度のＮ型半導体領域（１３及び１６）が形成されていないが、埋め込みフォトダイオードの性能（半導体表面の非空乏化による低暗電流特性）は保持される。これは、フォトダイオード１が光電変換によって信号電荷の蓄積動作を行っている期間中は、転送ゲート３は遮断（オフ）状態で、ハイレベルのパルス電圧が印加されており、結果として、この領域の半導体表面近傍に電子が誘起され、高濃度のＮ型半導体領域とされるためである。
【００６３】
このように、フォトダイオード１は、ＪＦＥＴ型の横型オーバーフロードレイン構造を備えた、埋め込み型のフォトダイオードとなっており、縦型オーバーフロードレイン構造の埋め込み型フォトダイオードと同様、オーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、埋め込みフォトダイオードによって、ＰＮ接合部に生じる空乏層が半導体表面に達しないため、暗電流が抑圧される。また、電荷が転送された後にフォトダイオードに電荷が残らない（完全転送、または完全空乏化による）ため、残像、リセットノイズを抑えた理想的な特性が得られる。
【００６４】
なお、フォトダイオード１のＰ型電荷蓄積領域１２と、Ｐ型オーバーフロー制御領域６ａは同一の製造工程で形成することがより好ましい。これは、フォトダイオード１のＰ型電荷蓄積領域１２とＰ型オーバーフロー制御領域６ａの接続部に不純物濃度の不連続性が発生せず（両者がオーバーラップすることによる高濃度領域が発生せず）、Ｐ型電荷蓄積領域１２の完全空乏化特性が得やすくなると同時に、製造工程が簡単になるためである。
【００６５】
その他、ポリシリコン膜による転送ゲート配線２０、ポリシリコン膜によるリセットゲート配線２１、中継配線２３，リセットドレイン配線２４、Ａｌ配線による垂直信号線２２も図に示すように形成されている。すなわち、各ＪＦＥＴ２のＮ型ソース領域１４は、垂直信号線２２により、垂直走査方向に共通に接続されている。また、転送ゲート３は転送ゲート配線２０により、リセットゲート５はリセットゲート配線２１により、それぞれ水平走査方向に共通に接続されている。リセットドレイン４の電荷排出領域１８は、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４により、水平走査方向に共通に接続されている。また、このリセットドレイン配線２４はフォトダイオード１以外の部分を遮光する遮光膜を兼用している。
【００６６】
ところで、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷排出領域１８は、水平走査方向に隣り合って交互に配置され、両者の境界領域上には、絶縁膜を介してリセットゲート５がもれなく配置されている。つまり、リセットゲート５が１画素当たり２個の割合で形成されている。そして、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４のＰ型電荷排出領域１８とで構成されるＰチャネルＭＯＳトランジスタが、水平走査方向に直列に接続された構成となっている。
【００６７】
したがって、リセットゲート５が導通（オン）状態になると、水平走査方向に交互に配置された各ＪＦＥＴ２のＰ型ゲート領域１５と、各リセットドレイン４のＰ型電荷排出領域１８は、リセットゲート５を介して、全て電気的に接続される。
【００６８】
その結果、ある画素においてリセットドレイン配線２４とリセットドレイン４との接続が不完全となる解放モードの不良が発生しても、水平走査方向に配置された他の画素のリセットドレイン４から、前記ＭＯＳトランジスタを経由してＪＦＥＴのゲート領域は正しく制御される。
【００６９】
フォトダイオード１のＰ型電荷蓄積領域１２とリセットドレイン４のＰ型電荷排出領域１８は、垂直走査方向に隣り合って交互に配置され、両者の境界領域には、オーバーフロー制御領域６ａがもれなく形成されている。つまり、ある画素のフォトダイオード１に強い光が入射して、過剰に電荷が生成した場合、この過剰電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが垂直走査方向に２カ所形成されており、１つのフォトダイオードに対して、２つの経路でオーバーフロー動作が可能となっている。
【００７０】
（回路構成）
次に、本実施の形態による固体撮像装置の回路構成について、図７を参照して説明する。
【００７１】
前述した構造に関する説明からもわかるように、単位画素となる各画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、及び、１画素あたり２個の割合で存在するリセットゲート５から構成されている。なお、フォトダイオード１のＮ型領域（１０１及び１３）（図７では符号は図示せず）はＪＦＥＴ２のドレイン領域１６（図７では、符号「Ｄ」で示す）と電気的に接続され、また、フォトダイオード１のＰ型領域１３（図７では符号は図示せず）、転送ゲート３及びＪＦＥＴ２のゲート領域１５（図７では符号は図示せず）とでＰチャネルＭＯＳトランジスタが構成されている。さらに、ＪＦＥＴ２のゲート領域１５、リセットゲート５及びリセットドレイン４で構成されるＰチャネルＭＯＳトランジスタが、１画素あたり２個の割合で存在し、水平走査方向に直列に接続された構成となっている。
【００７２】
図７に示す回路中には明示されていないが、フォトダイオード１は、１画素あたり２個の割合で存在するオーバーフロー制御領域６ａ（図７では符号は図示せず）とリセットドレイン４により、横型オーバーフロードレイン構造が構成され、１つのフォトダイオード１に対して２つの経路で、過剰電荷をリセットドレイン４に排出する機能を有している。この過剰電荷はリセットドレイン配線２４ａ〜２４ｃ（図１〜図５中のリセットドレイン配線２４ａに相当）を経由して、最終的には垂直走査回路７に吸収される。
【００７３】
各ＪＦＥＴ２のソース領域１４（図７では、符号「Ｓ」で示す）は、マトリクス配置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に接続されている。
【００７４】
各ＪＦＥＴ２のドレイン領域１６（Ｄ）は、既に説明したように、全画素共通にドレイン電源ＶＤに接続されている。
【００７５】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０ａ〜２０ｃ（図５中の転送ゲート配線２０に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＴＧ１〜φＴＧ３によって、各行毎に動作するようになっている。
【００７６】
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１ａ〜２１ｃ（図１、図２、図４、図５中のリセットゲート配線２１に相当）によって水平走査方向に共通に接続され、更に各リセットゲート配線２１ａ〜２１ｃはマトリクス配置の周囲（左端または右端）において、全て共通に接続されている。そして駆動パルスφＲＧによって、全画素同時に動作するようになっている。
【００７７】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４ａ〜２４ｃ（図１〜図５中のリセットドレイン配線２４に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出されるパルスφＲＤ１〜φＲＤ３によって駆動されるようになっている。
【００７８】
垂直信号線２２ａ〜２２ｄ（図１〜図４、図６中のリセットゲート配線２１に相当）は、一方において、光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４及び暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４を介して、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続されるとともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４、ＴＨＤ１〜ＴＨＤ４を経て、水平信号線２７ａ（信号出力線）及び２７ｂ（暗出力線）に接続されている。
【００７９】
前記ＭＯＳトランジスタＴＳ１〜ＴＳ４、及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによってそれぞれ動作するようになっている。また、ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨＤ４は水平走査回路８から送出されるパルスφＨ１〜φＨ４によって順次動作するようになっている。
【００８０】
水平信号線２７ａ，２７ｂには、出力バッファアンプ２８ａ，２８ｂ及び、水平信号線のリセット用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されている。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤは、駆動パルスφＲＨによって動作するようになっている。また、水平信号線２７ａ，２７ｂには、寄生容量ＣＨＳ，ＣＨＤが存在する。
【００８１】
垂直信号線２２ａ〜２２ｄは、他方において垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ４は駆動パルスφＲＶによって動作するようになっている。
【００８２】
（動作）
次に、本実施の形態による固体撮像装置の動作について、図７及び図８を参照して説明する。なお、既に説明したように、単位画素を構成する各画素の転送ゲート３及びリセットゲート５はＰチャネル型であるため、図７及び図８において、φＴＧ１〜φＴＧ３及びφＲＧは、他のパルスと極性が逆になる。すなわち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【００８３】
図８において、ｔ１１〜ｔ１５までの期間は、第１行目の画素の読み出し動作を示しており、以下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ第２行目、第３行目に対応している。また、ｔ１１〜ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ１３が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平帰線期間内に行われる。また、ｔ１５は映像信号出力期間である。
【００８４】
まず、期間ｔ１１の最初で駆動パルスφＲＤ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はローレベルのまま）にして、第１行目の画素のリセットドレイン４にハイレベルの電圧を、第２行目、第３行目のリセットドレイン４にはローレベルの電圧を印加する。そして、ローレベルのφＲＧが印加され、既に導通（オン）状態になっている、全ての画素のリセットゲート５を経由して、ハイレベルの電圧が第１行目の画素のＪＦＥＴ２のゲート領域に、ローレベルの電圧が第２行目、第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
【００８５】
そして、期間ｔ１１の終わりにおいて、駆動パルスφＲＧをハイレベルにして、全ての画素のリセットゲート５を遮断（オフ）状態にすることによって、各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ（非選択）状態を保持したまま、フローティング状態とされる。すなわち、選択された行のＪＦＥＴ２のゲート領域１５はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート領域１５はローレベルの電位に初期化される。
【００８６】
この期間ｔ１１の動作において、本実施の形態による固体撮像装置は、ＪＦＥＴ２のゲート領域１５、リセットゲート５及びリセットドレイン４で構成されるＰチャネルＭＯＳトランジスタが水平走査方向に直列に接続されているため、たとえある画素においてリセットドレイン４とリセットドレイン配線２４ａ〜２４ｃとの接続が不完全となる解放モードの不良が発生しても、水平走査方向に配置された他のリセットドレイン４から前記ＭＯＳトランジスタを経由してＪＦＥＴ２のゲート領域１５は正しく制御され、選択行の場合はハイレベル、非選択行の場合はローレベルの電位に初期化される。
【００８７】
期間ｔ１２においては、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。なお、この期間ｔ１２中において、駆動パルスφＴＤはハイレベルで暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域１５の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
【００８８】
期間ｔ１３においては、駆動パルスφＴＧ１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイレベルのまま）にして第１行目の画素の転送ゲート３を導通（オン）状態にし、第１行目のフォトダイオード１で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域１５に転送する。なお、信号電荷を転送した後のＪＦＥＴ２のゲート領域１５の電位は、信号電荷量／ゲート容量の分だけ変化（この場合は上昇）する。
【００８９】
期間ｔ１３の終わりで、駆動パルスφＴＧ１をハイレベルにして転送ゲート３を遮断（オフ）状態にすると、第１行目のフォトダイオード１は、光電変換による次の信号電荷蓄積動作に入る。図８において、ｔＬＩはフォトダイオードの電荷蓄積時間を示している。
【００９０】
期間ｔ１４においては、期間ｔ１２と同様に、駆動パルスφＲＶをローレベルにして、リセット用トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期間ｔ１４中において、駆動パルスφＴＳはハイレベルで光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は導通（オン）状態となっており、各ＪＦＥＴ２のゲート領域１５へ電荷を転送した後の電位に対応した出力（信号出力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電される。
【００９１】
定電流源２６ａ〜２６ｄは、期間ｔ１２及びｔ１４におけるソースフォロワ動作の負荷となり、ＪＦＥＴの動作点と動作速度を制御する。
【００９２】
前記、ソースフォロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１〜ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃｇ）で決まり、数百倍から千倍以上という高い増幅率を得ることが可能である。
【００９３】
また、このソースフォロワ動作は水平帰線期間内に１行毎に行われるため、水平走査（例えばφＨ１〜φＨ４）に同期して１画素毎に増幅される画素と比べて、増幅動作の時間を長くすることが可能であり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積容量ＣＤ１〜ＣＤ４の容量値を大きくすることによって、動作帯域を１桁から２桁狭くできる。したがって、増幅動作に伴うノイズを大幅に抑圧することが可能である。
【００９４】
期間ｔ１５においては、水平走査回路８から駆動パルスφＨ１〜φＨ４を順次出力して、光信号出力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯＳ及びＶＯＤから映像信号を出力する。また、駆動パルスφＲＨを順次出力して、水平信号線（２７ａ，２７ｂ）のリセットを行う。
【００９５】
出力端子ＶＯＳ，ＶＯＤから得られた映像信号は、図示しない外部演算回路によって減算処理される。これは出力端子ＶＯＳから得られる映像信号は光信号成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端子ＶＯＤから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶＯＳ，ＶＯＤから得られた映像信号を減算処理（ＶＯＳ−ＶＯＤ）することにより、光信号成分に応じた映像信号のみを抽出するためである。
【００９６】
ＶＯＳ，ＶＯＤ両者に含まれる暗成分としては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、リセットドレイン４からリセットゲート５を介してＪＦＥＴ２のゲート領域１５を初期化した時に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生する１／ｆノイズ等がある。
【００９７】
すなわち、ＶＯＳとＶＯＤを減算処理することにより、前記ノイズ成分を除去した光信号成分のみの映像信号を抽出することができ、Ｓ／Ｎ比が向上する。
【００９８】
以上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜期間ｔ３５において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
【００９９】
図８において、リセットドレイン４の駆動パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ローレベルであり、フォトダイオード１で発生した過剰電荷は、オーバーフロー制御領域６ａを経由してこのローレベルとなっているリセットドレイン４に流出する。
【０１００】
ところが、期間ｔ１１〜ｔ１４の間は、駆動パルスφＲＤ１がハイレベル（φＲＤ２，φＲＤ３はローレベル状態）となっているため、１行目のリセットドレイン４に対するオーバーフロー動作は、停止（または状態が変化）する。
【０１０１】
ｔ２１〜ｔ２４、ｔ３１〜ｔ３４における、それぞれ２行目、３行目のリセットドレイン４に対するオーバーフロー動作も同様である。
【０１０２】
しかしながら、１つのフォトダイオード１に対して垂直走査方向に２つの経路でオーバーフロー動作が可能となっている本実施の形態による固体撮像装置においては、一方の経路が一時的にオーバーフロー動作を停止する場合においても、他方の経路にてオーバーフロー動作が正常に行われるため、ブルーミング、スミア等のにじみの現象を抑圧することができる。
【０１０３】
以上のように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、１画素当たり２つのリセットゲート５、１画素当たり２つのオーバーフロー制御領域６ａを備えた画素をマトリクス状に配置して構成した本実施の形態による固体撮像装置は、横型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、光信号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷増幅率の実現と共に増幅動作時のノイズが抑圧される。さらに、ＶＯＳとＶＯＤを減算処理することによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。したがって、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【０１０４】
また、本実施の形態による固体撮像装置においては、ドレイン配線が削除されているため、ドレイン配線と垂直信号線との短絡モードによる不良が解消され、製造歩留まりが向上する。
【０１０５】
また、リセットドレインとリセットドレイン配線との接続が不完全となる解放モードの不良が発生してもＪＦＥＴのゲート領域は正しく制御されるため、縦線状の画像欠陥が減少し、製造歩留まりが向上する。
【０１０６】
また、フォトダイオード１の受光開口率が増加するため感度が向上する。
【０１０７】
また、光電変換によりフォトダイオード１深部で発生した電荷もフォトダイオード１に蓄積されるようになるため、感度（特に波長の長い光に対する感度）が向上する。
【０１０８】
（特徴的構造及び製造方法）
次に、本実施の形態による固体撮像装置の特徴的構造である前記トレンチ１１１による画素分離領域１１０について、図１、図２、図４及び図６を参照して詳細に説明する。
【０１０９】
既に説明したように、本実施の形態では、画素分離領域１１０は、図１及び図２に示すように、画素の周囲領域に形成されたＮ型ドレイン領域１６の部分（ただし、オーバーフロー制御領域６ａの付近など一部の部分を除く）に沿って、当該ドレイン領域１６の幅方向の両側部分を残して当該Ｎ型ドレイン領域１６を除去する如く形成され、各画素間に形成されている。画素分離領域１１０が形成されている部分のドレイン領域１６は、必ずしも形成しなくてもよい。この場合、フォトダイオード１の領域を拡大することができ、好ましい。
【０１１０】
本実施の形態では、画素分離領域１１０は、図４及び図６に示すように、トレンチ１１１に埋め込まれたＮ型不純物を含有するポリシリコン１１２と、Ｎ型拡散層１１３とから構成されている。
【０１１１】
トレンチ１１１は、Ｎ型半導体層１０１に、Ｎ型半導体層１０１の表面から、Ｎ型半導体基板１００のＮ型半導体層１０１側の表面にちょうど達する深さで形成されている。もっとも、トレンチ１１１の深さをもっと深くして、トレンチ１１１がＮ型半導体基板１００の内部まで至るように形成してもよい。
【０１１２】
また、トレンチ１１１は、Ｎ型不純物を含有するポリシリコン１１２のみで埋め込まれている。本実施の形態では、Ｎ型拡散層１１３は、ポリシリコン１１２が含有していたＮ型不純物によるものである。Ｎ型拡散層１１３は、ポリシリコン１１２におけるトレンチ１１１の内壁に沿った部分に沿ってトレンチ１１１の外側に形成されている。すなわち、本実施の形態では、トレンチ１１１がポリシリコン１１２のみで埋め込まれているので、Ｎ型拡散層１１３は、トレンチ１１１の内壁全体に沿って、トレンチ１１１の外側に形成されている。
【０１１３】
この画素分離領域１１０が形成されていることによって、画素間のクロストークの低減（すなわち、画素分離）と、Ｎ型半導体基板１００とＮ型半導体層１０１における表面側領域（本実施の形態では、ＪＦＥＴ２のドレイン領域１６等）との間の抵抗の低減とが、両方同時に達成される。
【０１１４】
すなわち、ポリシリコン１１２中のキャリア拡散長が極めて短いことから、隣接画素で発生した光発生電荷すなわちキャリアーの混入量、すなわちクロストーク量を著しく減少させることができるのである。これは、画素分離領域を拡散領域により形成する従来の画素分離技術に比べて著しい利点である。
【０１１５】
また、Ｎ型不純物を含有するポリシリコン１１２が、高濃度のＮ型半導体基板１００とＪＦＥＴ２のＮ型ドレイン領域１６とを電気的に接続する接続路となるので、Ｎ型半導体基板１００とドレイン領域１６とが単に低濃度のＮ型半導体層１０１を介して電気的に接続されている場合に比べて、両者の間の抵抗が著しく低減されるのである。したがって、本実施の形態では、前述したようにＮ型半導体基板１００からドレイン電圧が給電されるが、ドレイン領域１６に至るまでの電位降下が小さくなる。このため、前述したように空乏層を拡げることにより長波長側の検出感度を上げ、フォトダイオード１の感度を高めるためにＮ型半導体層１０１の不純物濃度が低くされているが、ＪＦＥＴ２の特性が不安定になるようなおそれがない。なお、ポリシリコン１１２の不純物濃度は高いことが好ましい。
【０１１６】
なお、ポリシリコン１１２に代えて、少なくともＮ型半導体層１０１に対して導電性を有する他の導電材料、例えば、金属等を埋め込んでもよい。
【０１１７】
ところで、前記画素分離領域１１０は、例えば、図９〜図１１にそれぞれ示すように変形してもよい。
【０１１８】
図９〜図１１は、それぞれ画素分離領域１１０の他の構造例を示す概略断面図であり、図６の断面図に対応している。図９〜図１１において、図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１１９】
図９に示す画素分離領域１１０が図６に示す画素分離領域１１０と異なる所は、トレンチ１１１がＮ型半導体基板１００のＮ型半導体層１０１側の表面に達していない点のみである。この場合には、トレンチ１１１の深さに応じたクロストーク及び抵抗の低減の効果が得られるのみならず、図６に示す画素分離領域１１０に比べて、トレンチ１１１の形成方法が簡易となるために歩留りの向上やトレンチ１１１の開口幅の微細化が可能となる。
【０１２０】
図１０に示す画素分離領域１１０が図６に示す画素分離領域１１０と異なる所は、ポリシリコン１１２がトレンチ１１１の内壁に沿った部分に埋め込まれ、トレンチ１１１の残りの部分に酸化膜や窒化膜などの絶縁物１１４が埋め込まれている点のみである。この場合には、ポリシリコン１１２によって抵抗の低減が達成され、絶縁物１１４によってクロストークの完全な抑制が達成される。クロストークが絶縁膜１１４にて完全に抑制されるのは、高濃度のＮ型半導体基板１００より深いところで発生したキャリアーは、高濃度のＮ型半導体基板１００に吸収され実質的に信号電荷として作用しないことと、Ｎ型半導体基板１００より比較的浅いところで発生したキャリアは隣接画素と絶縁膜１１４にて完全に分離されているので、キャリアーが隣接画素に混入することがないことによる。
【０１２１】
図１１に示す画素分離領域１１０が図６に示す画素分離領域１１０と異なる所は、トレンチ１１１の内壁に沿った部分のうちのトレンチ１１１の底面に沿った部分及びトレンチ１１１の開口付近の部分を除く部分に酸化膜や窒化膜などの絶縁物１１４が埋め込まれ、トレンチ１１１の残りの部分にポリシリコン１１２がが埋め込まれている点のみである。なお、ポリシリコン１１２が含有していたＮ型不純物によるＮ型拡散層１１３は、ポリシリコン１１２におけるトレンチ１１１の内壁に沿った部分に沿ってトレンチ１１１の外側に形成されている。この場合には、図１０に示す画素分離領域１１０の場合と同様に、ポリシリコン１１２によって抵抗の低減が達成され、絶縁物１１４によってクロストークの完全な抑制が達成される。
【０１２２】
次に、本実施の形態による固体撮像装置の製造方法の一例について、前記画素分離領域１１０の形成方法を中心として、図１２及び図１３を参照して説明する。ただし、図１２及び図１３は、画素分離領域１１０として、図１０に示す構造のものを採用した場合における製造方法を示し、図１０（したがって、図６）に対応する断面を示している。
【０１２３】
まず、高濃度のＮ型半導体基板１００上に、低濃度のエピタキシャル層としてＮ型半導体層１０１を成長させる。次に、トレンチ形成用マスクとして酸化膜マスク２０１を用いて、トレンチ１１１が、ドライエッチングにて形成される（図１２（ａ））。
【０１２４】
次に、図１２（ａ）に示す状態の基板上に、ＣＶＤ法にてポリシリコン膜１１２をデポする。本例では、このデポは、トレンチ１１１の内壁に沿った部分にポリシリコン膜１１２が形成されるように行われる（図１２（ｂ））。このようにトレンチ１１１を完全にポリシリコン膜１１２で埋め込まない場合には、ポリシリコン膜１１２へのＮ型不純物のドーピングは、デポ時に行っても、デポ後に液体ソース源等を用いた拡散で行ってもよい。一方、図６に示す画素分離領域１１０を形成する場合には、ポリシリコン膜１１２をトレンチ１１１に完全に埋め込むことになるが、この場合には、デポ時にポリシリコン膜１１２へＮ型不純物をドーピングすることが好ましい。
【０１２５】
次いで、図１２（ｂ）に示す状態の基板上に、トレンチ１１１の残りの部分が完全に埋め込まれるように、酸化膜１１４を形成する（図１２（ｃ））。この工程は、ＣＶＤ法による酸化膜デポでも、ポリシリコン膜１１２のドライ酸化でもよいが、長時間のドライ酸化は、欠陥を誘起する可能性があるため、好ましくない。
【０１２６】
その後、ＣＭＰ法にて酸化膜１１４を除去し（図１３（ａ））、引き続いて、トレンチ１１１の外部のポリシリコン膜１１２及び酸化膜２０１をＣＭＰ法にて同時に除去する（図１３（ｂ））。この２段階のＣＭＰは、同一条件での研磨でも構わないが、少なくとも後者のＣＭＰにおいて、酸化膜２０１とポリシリコン膜１１２の研磨レートが等しいか、あるいは酸化膜２０１の研磨レートが若干小さいことが好ましい。
【０１２７】
更に、図面には示していないが、フォトダイオード１のＰ型電荷蓄積領域１２を通常のフォトリソ・注入・洗浄・アニール工程にて形成するが、このアニールによりトレンチ１１１内のポリシリコン膜１１２からＮ型不純物がトレンチ１１１の外部に拡散し、Ｎ型第１導電型分離拡散領域１１３が更に形成される（図１０）。更に、本実施の形態による固体撮像装置の前述した各構成要素が通常の半導体装置の製造プロセスに従って形成され、本実施の形態による固体撮像装置が完成する。もっとも、前述したトレンチ１１１による画素分離領域１１０の形成前又は形成途中において、いくつかの要素を形成することができる。例えば、Ｐ型電荷蓄積領域１２やＮ型ドレイン領域１６などの領域は、トレンチ１１１形成前に形成しておいてもよい。
【０１２８】
この製造工程によれば、トレンチ１１１の外部のポリシリコン１１２及び酸化膜１１４，２０１を除去する工程において、ＣＭＰ法を用いることにより、同一装置の同一工程において、ポリシリコン膜１１２及び酸化膜１１４，２０１を同時に除去することができ、また、トレンチ１１１の内部の膜１１２，１１４をオーバーエッチングすることなく形成できるので、トレンチ１１１の上部も平坦に形成することができ、その後のＡｌ配線２２の形成工程等においても歩留まりを向上させることができる。
【０１２９】
なお、図６、図９及び図１１に示す各画素分離領域１１０を形成する場合であっても、前述した製造方法と同様の製造方法を採用することができる。なお、図１１に示す画素分離領域１１０を形成する場合には、図１２（ａ）に示す状態の基板上に、トレンチ１１１の内壁に沿った部分に形成されるように、酸化膜１１４を形成した後、酸化膜１１４におけるトレンチ１１１の底面に沿った部分及びトレンチ１１１の開口付近の部分を、異方性のドライエッチング等により除去し、その後、当該基板上に、トレンチ１１１の残りの部分が完全に埋め込まれるように、ＣＶＤ法にてポリシリコン膜１１２をデポすればよい。
【０１３０】
［第２の実施の形態］
次に、本発明の第２の実施の形態による固体撮像装置について、図１４及び図１５を参照して説明する。
【０１３１】
図１４は、本実施の形態による固体撮像装置を示す概略平面図である。図１５は、図１４中のＸ１３−Ｘ１４線に沿った概略断面図である。図１４及び図１５において、図１６〜図１９中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１３２】
なお、図１４中のＸ１１−Ｘ１２線に沿った概略断面図は図１７と同一となり、図１４中のＹ１１−Ｙ１２線に沿った概略断面図は図１９と同一となり、本実施の形態による固体撮像装置の画素及び読み出し回路系の基本構成を示す回路図は図２０と同一となる。
【０１３３】
本実施の形態による固体撮像装置が前述した図１６〜図２０に示す従来の固体撮像装置と異なる所は、画素分離領域２１０が、各画素間において、各画素の周囲領域にその一部を除いて、画素分離領域としての高濃度のＮ型拡散領域３１１の代わりに、形成されている点のみである。この画素分離領域２１０は、前述した図６に示す画素分離領域１１０と同様に、トレンチ１１１に埋め込まれたＮ型不純物を含有するポリシリコン１１２と、Ｎ型拡散層１１３とから構成されている。画素分離領域２１０は、このような構成に代えて、図９、図１０又は図１１に示す画素分離領域１１０と同様に構成してもよい。
【０１３４】
したがって、本実施の形態では、この画素分離領域２１０が形成されていることによって、画素間のクロストークの低減（すなわち、画素分離）と、Ｎ型半導体基板３０１とＮ型半導体層３０２における表面側領域との間の抵抗の低減とが、両方同時に達成される。
【０１３５】
本実施の形態による固体撮像装置においても、図１６〜図２０に示す従来の固体撮像装置と同じく、バイポーラトランジスタＴｒが高濃度のＮ型半導体基板３０１及び低濃度のＮ型半導体層３０２をこの順に経由して給電されることにより作動されるが、本実施の形態では、前述したように、画素分離領域２１０によって前記抵抗の低減が達成されるので、たとえＮ型半導体層３０２の不純物濃度を低くしても、Ｎ型半導体基板３０１からの電位がＮ型半導体層３０２へ十分伝わり、バイポーラトランジスタＴｒの性能が低下することがないとともにそのバラツキが増大することなく、固体撮像装置としての性能が低下することがない。したがって、固体撮像装置としての性能を低下させることなく、Ｎ型半導体層３０２の不純物濃度を低くして、検出感度を長波長側へも拡げることができ、かつ、クロストークを抑制することができる。
【０１３６】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【０１３７】
例えば、前述した各実施の形態において、Ｎ型とＰ型とを逆にしてもよいことは言うまでもない。
【０１３８】
【発明の効果】
以上説明したように、本発明によれば、画素間のクロストークを低減させることができるとともに、画素を構成する素子への給電の途中経路をなす低濃度の半導体層の不純物濃度を低くしても、当該素子に十分な給電を与えて当該素子の性能を十分に発揮させることができる固体撮像装置を提供することができる。
【０１３９】
また、本発明によれば、このような固体撮像装置の製造に適した製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による固体撮像装置を示す概略平面図である。
【図２】前記第１の実施の形態による固体撮像装置の単位画素を示す概略平面図である。
【図３】図２中のＸ１−Ｘ２線に沿った概略断面図である。
【図４】図２中のＹ１−Ｙ２線に沿った概略断面図である。
【図５】図２中のＹ３−Ｙ４線に沿った概略断面図である。
【図６】図２中のＸ３−Ｘ４線に沿った概略断面図である。
【図７】前記第１の実施の形態による固体撮像装置の概略構成を示す回路図である。
【図８】前記第１の実施の形態による固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【図９】画素分離領域の他の構造例を示す概略断面図である。
【図１０】画素分離領域の更に他の構造例を示す概略断面図である。
【図１１】画素分離領域の更に他の構造例を示す概略断面図である。
【図１２】前記第１の実施の形態による固体撮像装置の製造工程を示す図である。
【図１３】図１２に示す工程に引き続く工程を示す図である。
【図１４】本発明の第２の実施の形態による固体撮像装置を示す概略平面図である。
【図１５】図１４中のＸ１３−Ｘ１４線に沿った概略断面図である。
【図１６】従来の固体撮像装置を示す概略平面図である。
【図１７】図１６中のＸ１１−Ｘ１２線に沿った概略断面図である。
【図１８】図１６中のＸ１３−Ｘ１４線に沿った概略断面図である。
【図１９】図１６中のＹ１１−Ｙ１２線に沿った概略断面図である。
【図２０】前記従来の固体撮像装置の画素及び読み出し回路系の基本回路構成を示す回路図である。
【符号の説明】
１  フォトダイオード
２  接合型電界効果トランジスタ（ＪＦＥＴ）
３  転送ゲート
４  リセットドレイン
５  リセットゲート
６ａ  オーバーフロー制御領域
７  垂直走査回路
８  水平走査回路
１２  Ｐ型電荷蓄積領域
１３  Ｎ型半導体領域
１４  Ｎ型ソース領域
１５  Ｐ型ゲート領域
１６  Ｎ型ドレイン領域
１７  Ｎ型チャネル領域
１８  Ｐ型電荷排出領域
２０，２０ａ〜２０ｃ  転送ゲート配線
２１，２１ａ〜２１ｃ  リセットゲート配線
２２，２２ａ〜２２ｄ  垂直信号線
２３  中継配線
２４，２４ａ〜２４ｃ  リセットドレイン配線
２６ａ〜２６ｄ  定電流源
２７ａ，２７ｂ  水平信号線
２８ａ，２８ｂ  出力バッファアンプ
３０  リセットドレイン用コンタクト穴
３１  中継配線接続穴
１００，３０１  高濃度のＮ型半導体基板
１０１，３０２  低濃度のＮ型半導体層（エピタキシャル層）
１１０，２１０  画素分離領域
１１１  トレンチ
１１２  ポリシリコン
１１３  Ｎ型拡散層
１１４  絶縁物
Ｔｒ  バイポーラトランジスタ
Ｃｏｘ，Ｃｒ  容量
３０３  ＰＭＯＳＦＥＴ
３０４  転送ＭＯＳＦＥＴ
３０５  リセットＭＯＳＦＥＴ
ＶＬ  垂直出力線
３０６  Ｐ型拡散領域（ベース）
３０７  Ｎ型拡散領域（エミッタ）
３０８  金属膜（コレクタ電極）
３０９  中継配線用ポリシリコン
３１０  Ａｌ配線
３１１  Ｎ型拡散領域
【図１】
0003876496.tif 000002
【図２】
0003876496.tif 000003
【図３】
0003876496.tif 000004
【図４】
0003876496.tif 000005
【図５】
0003876496.tif 000006
【図６】
0003876496.tif 000007
【図７】
0003876496.tif 000008
【図８】
0003876496.tif 000009
【図９】
0003876496.tif 000010
【図１０】
0003876496.tif 000011
【図１１】
0003876496.tif 000012
【図１２】
0003876496.tif 000013
【図１３】
0003876496.tif 000014
【図１４】
0003876496.tif 000015
【図１５】
0003876496.tif 000016
【図１６】
0003876496.tif 000017
【図１７】
0003876496.tif 000018
【図１８】
0003876496.tif 000019
【図１９】
0003876496.tif 000020
【図２０】
0003876496.tif 000021