(57)【特許請求の範囲】
【請求項１】
シングルゲート不揮発性メモリセル（１０）であって、
主面（３６、６６）を有する半導体材料の本体部（３２、６２）、
前記半導体材料の本体部（３２、６２）に形成された第１の導電型のソース領域（４４、７４）、
前記半導体材料の本体部（３２、６２）に形成された第１の導電型のドレイン領域（４６、７６）、
前記半導体材料の本体部（３２、６２）に形成された第２の導電型のチャネル領域（４３、７３）であって、該チャネル領域（４３、７３）は前記ソース領域（４４、７４）を前記ドレイン領域（４６、７６）から分離しているもの、および
前記チャネル領域（４３、７３）上の前記主面（３６、６６）上に形成されたフローティングゲート構造（１２）であって、該フローティングゲート構造（１２）は、
前記チャネル領域（４３、７３）上の前記主面（３６、６６）上に形成された誘電体層（４１）、および
前記誘電体層（４１）上に形成されかつ寄生ゲート−ソースキャパシタ（２４）を介して前記ソース領域（４４、７４）に容量的に結合されかつ寄生ゲート−ドレインキャパシタ（２６）を介して前記ドレイン領域（４６、７６）に容量的に結合されたゲート（４２）であって、前記寄生ゲート−ソースキャパシタ（２４）の静電容量は前記寄生ゲート−ドレインキャパシタ（２６）の静電容量より小さく、前記ソース領域（７４）および前記ドレイン領域（７６）に印加される容量的に結合された電圧によって前記ドレイン（７６）に隣接する前記チャネル領域（４３）における前記ゲート（４２）による電荷転送によって不揮発性メモリセル（１０）のプログラミングが達成されるもの、
を具備し、前記チャネル領域（７３）は前記ソース領域（４４，７４）に隣接する第１の幅（７５）と前記ドレイン領域（４６，７６）に隣接する第２の幅（７７）を有し、前記第１の幅は前記第２の幅より小さいことを特徴とするシングルゲート不揮発性メモリセル（１０）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、メモリセルに関し、より特定的には、不揮発性メモリセルに関する。
【０００２】
【従来の技術】
電気的に書き換え可能な読み出し専用メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｉｅｓ：ＥＥＰＲＯＭｓ）は従来技術においてよく知られている。それらはたとえメモリへの電力が取り去られたとしても蓄えているデータを維持させる。ほとんどのＥＥＰＲＯＭは電界効果トランジスタ（ＦＥＴ）の電気的にアイソレートされたフローティングゲートに電荷を蓄えることによってデータを蓄える。フローティングゲートはＦＥＴのメモリ状態を制御する。
【０００３】
フローティングゲート構造をアイソレートしかつフローティングゲートを容量的に結合させるための２つのよく知られた手法があるので、それはプログラムまたは消去することができる。第１の手法は、二重誘電体／導電体スタック（ｄｏｕｂｌｅ  ｄｉｅｌｅｃｔｒｉｃ／ｃｏｎｄｕｃｔｏｒ  ｓｔａｃｋ）を使用して、コントロールゲートと呼ばれる第２の導電体によって制御される２つの誘電体層の間にフローティングゲートを形成する。ゲートが多結晶シリコンゲート構造であるとき、メモリセルはダブル−ポリ不揮発性メモリセル（ｄｏｕｂｌｅ−ｐｏｌｙ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）と呼ばれ、そしてフローティングゲートおよびコントロールゲートの間の誘電体はインター−ポリ誘電体（ｉｎｔｅｒ−ｐｏｌｙ  ｄｉｅｌｅｃｔｒｉｃ）と呼ばれる。コントロールゲートは、フローティングゲートへのおよびからの電荷の移動を制御するためにフローティングゲート上に電圧をかけるために用いられる。電圧がコントロールゲートから取り去られたとき、フローティングゲートの電荷は不揮発性メモリセルのデータ値を決定する蓄えられた電圧を提供する。その構造は２つの導電層の形成を必要とする。最も伝統的な不揮発性メモリ技術においては、これは２つの多結晶シリコンのデポジションで成し遂げられる。
【０００４】
第２の手法は、単一のゲート構造を用い、それはまたシングル−ポリ不揮発性メモリセル（ｓｉｎｇｌｅ−ｐｏｌｙ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙｃｅｌｌ）と呼ばれる。シングル−ポリ不揮発性メモリセルにおいては、ＦＥＴに隣接したシリコン基板上の誘電体層はインター−ポリ誘電体層として機能する。誘電体層の下のシリコン基板のアイソレートされた領域はコントロールゲートとして機能する。フローティング多結晶シリコンゲートはＦＥＴの酸化物層およびコントロールゲート上の誘電体層の両方を覆っている。シングル−ポリ不揮発性メモリセルはただ一つの多結晶シリコンのデポジションを必要としそして、それゆえ、単純でかつダブル−ポリ不揮発性メモリセルと比べて製造するのに費用がかからない。しかしながら、付加的なシリコン領域がインター−ポリ誘電体およびコントロールゲートを形成するためにシングル−ポリ不揮発性メモリセル中で使用される。
【０００５】
【発明が解決しようとする課題】
従って、不揮発性メモリセルのための構造および不揮発性メモリセルにアクセスするための方法を提供することは有益であるだろう。単純でかつ製造するのに費用がかからないことが不揮発性メモリセルに対して望まれる。シリコン領域の効率がよいことが不揮発性メモリセルに対してまた望まれる。電気的に消去できかつ電気的にプログラムできることは不揮発性メモリセルにとって更に有益であるだろう。
【０００６】
【課題を解決するための手段】
本発明によれば、シングルゲート不揮発性メモリセルが提供され、該シングルゲート不揮発性メモリセルは主面を有する半導体材料の本体部、前記半導体材料の本体部に形成された第１の導電型のソース領域、前記半導体材料の本体部に形成された第１の導電型のドレイン領域、前記半導体材料の本体部に形成された第２の導電型のチャネル領域であって該チャネル領域は前記ソース領域を前記ドレイン領域から分離しているもの、および前記チャネル領域上の前記主面上に形成されたフローティングゲート構造であって該フローティングゲート構造は寄生ゲート−ソースキャパシタを経て前記ソース領域に容量的に結合されかつ寄生ゲート−ドレインキャパシタを経て前記ドレイン領域に容量的に結合され、前記寄生ゲート−ソースキャパシタの静電容量は前記寄生ゲート−ドレインキャパシタの静電容量と異なるものを具備する。
【０００７】
この場合、前記チャネル領域は前記ソース領域に隣接する第１の幅と前記ドレイン領域に隣接する第２の幅を有し、前記第１の幅は前記第２の幅と異なっているよう構成することもできる。
【０００８】
またこの場合、前記ドレイン領域に隣接する前記フローティングゲート構造の一部分の下の第１の導電型のドレイン側部注入領域を更に具備するよう構成することもできる。
【０００９】
また、本発明によれば、シングルゲート不揮発性メモリセルが提供され、該シングルゲート不揮発性メモリセルは主面を有するシリコン基板、前記シリコン基板に形成された電界効果トランジスタであって該電界効果トランジスタはソース領域、ドレイン領域、および前記ドレイン領域から前記ソース領域を分離しているチャネル領域を有しているもの、前記電界効果トランジスタのチャネル領域の一部分の上にある前記シリコン基板の主面上に形成された誘電体層、前記誘電体層上に形成された多結晶シリコンゲートであって該多結晶シリコンゲートは寄生ゲート−ソースキャパシタを経て前記ソース領域に容量的に結合されかつ寄生ゲート−ドレインキャパシタを経て前記ドレイン領域に容量的に結合され前記寄生ゲート−ソースキャパシタの静電容量は前記寄生ゲート−ドレインキャパシタの静電容量より小さいもの、前記ソース領域に電気的に結合されたソース電極、前記ドレイン領域に電気的に結合されたドレイン電極、および前記チャネル領域の下のシリコン基板に電気的に結合された基板電極を具備する。
【００１０】
更に、本発明によれば、不揮発性メモリセルにアクセスする方法が提供され、該方法は不揮発性メモリセルとして働く電界効果トランジスタを提供する段階であって前記電界効果トランジスタはソース、ドレイン、基板、およびフローティングゲートを有し該フローティングゲートは寄生ゲート−ソースキャパシタを経て前記ソースに容量的に結合されかつ寄生ゲート−ドレインキャパシタを経て前記ドレインに容量的に結合され前記寄生ゲート−ソースキャパシタの静電容量は前記寄生ゲート−ドレインキャパシタの静電容量より少ないもの、および前記ドレインにプログラミング電圧レベルを印加しそれによってホットキャリア注入を通して電荷を前記電界効果トランジスタのチャネル領域から前記フローティングゲート上に移動させる段階を具備する。
【００１１】
【発明の実施の形態】
図１は本発明に従った不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ：ＮＶＭ）セル１０の概略図である。ＮＶＭセル１０は、ゲート１２、ソース電極１４、ドレイン電極１６、および基板電極１８を有する電界効果トランジスタ（ＦＥＴ）１１を含んでいる。好ましくは、ＦＥＴ１１はｎ−チャネル絶縁ゲートＦＥＴ（ｎ−ｃｈａｎｎｅｌ  ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ＦＥＴ）である。ゲート１２は電気的に外部回路から絶縁（ｉｓｏｌａｔｅ）されそして、それゆえ、ＦＥＴ１１のフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）とまた呼ばれる。ソース電極１４はソースライン（ｓｏｕｒｃｅ  ｌｉｎｅ）１５を通して消去信号（ｅｒａｓｉｎｇ  ｓｉｇｎａｌ）を受けとるよう結合される。ドレイン電極１６はドレインライン（ｄｒａｉｎ  ｌｉｎｅ）１７を通してプログラミング信号および読み出し信号を受けとるよう結合される。ドレインライン１７は更にＮＶＭセル１０のデータ信号を伝達するためにセンス増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ：図示せず）に結合される。基板電極１８は基板ライン（ｓｕｂｓｔｒａｔｅ  ｌｉｎｅ）１９を通して逆バイアス信号（ｂａｃｋ  ｂｉａｓｉｎｇ  ｓｉｇｎａｌ）を受けとるよう結合される。図１はまた、ソース電極１４にゲート１２を容量的（ｃａｐａｃｉｔｉｖｅｌｙ）に結合する寄生ゲート−ソースキャパシタ（ｐａｒａｓｉｔｉｃ  ｇａｔｅ−ｓｏｕｒｃｅｃａｐａｃｉｔｏｒ）２４、ドレイン電極１６にゲート１２を容量的に結合する寄生ゲート−ドレインキャパシタ２６、および基板電極１８にゲート１２を容量的に結合する寄生ゲート−基板キャパシタ２８を示している。ＮＶＭセル１０は単一の（ｓｉｎｇｌｅ）ゲート１２を有する単一絶縁ゲートＦＥＴ１１を含むので、ＮＶＭセル１０はまたシングルトランジスタ（ｓｉｎｇｌｅ  ｔｒａｎｓｉｓｔｏｒ）、シングルゲート不揮発性メモリセル（ｓｉｎｇｌｅ  ｇａｔｅ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）又はシングル−ポリ不揮発性メモリセル（ｓｉｎｇｌｅ−ｐｏｌｙ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）と呼ばれる。
【００１２】
ＦＥＴ１１はｎ−チャネル絶縁ゲートＦＥＴであることに限定されないことに注意すべきである。ＦＥＴ１１は絶縁されたゲート構造を有するどのトランジスタによっても置き換えることができる。例えば、ＦＥＴ１１はｐ−チャネル絶縁ゲートＦＥＴ、絶縁ゲートバイポーラトランジスタ、またはその他同種類のものなどで置き換えることができる。
【００１３】
ＮＶＭセル１０に蓄えられたデータの論理値はフローティングゲート１２に蓄えられた電荷によって決定される。電荷はホットキャリア注入過程（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ  ｐｒｏｃｅｓｓ）を通してフローティングゲート１２上に移動しかつトンネル過程（ｔｕｎｎｅｌｉｎｇ  ｐｒｏｃｅｓｓ）を通してフローティングゲート１２から移動する。フローティングゲート１２上へのまたはからの電荷の移動は、それぞれ、ソースライン１５、ドレインライン１７、および基板ライン１９を通してＦＥＴ１１のソース電極１４、ドレイン電極１６、および基板電極１８に印加される電圧信号によって制御される。好ましくは、ＦＥＴ１１はゲート−ソースキャパシタ２４の静電容量がゲート−ドレインキャパシタ２６の静電容量と異なるという意味において非対称に動作する。より特定的には、ゲート−ソースキャパシタ２４の静電容量は好ましくはゲート−ドレインキャパシタ２６の静電容量より小さい。
【００１４】
図２は、図１のＮＶＭセル１０の一実施形態である構造３０の拡大された断面図である。同じ参照番号が同じ要素（ｅｌｅｍｅｎｔｓ）を表すために図中で用いられていることに注意すべきである。ＦＥＴ１１は主面（ｍａｊｏｒ  ｓｕｒｆａｃｅ）３６を有するシリコン基板３２のような半導体材料の本体（ｂｏｄｙ）中に作られる。ｐウエル３４は主面３６から基板３２の中に拡張して形成される。フィールド酸化物領域３８は基板３２中に形成され得る他の装置（図示せず）からＦＥＴ１１を電気的にアイソレートするために形成される。ゲート酸化物層４１は主面３６上に酸化物の層を成長させることによって形成される。多結晶シリコンの層４２はゲート酸化物層４１上にデポジット（ｄｅｐｏｓｉｔｅ）される。例として、多結晶シリコン層４２はｎ型の導電性とおよそ１０１５原子／ｃｍ３（ａｔｏｍｓ  ｐｅｒ  ｃｕｂｉｃ  ｃｅｎｔｉｍｅｔｅｒ：ａｔｏｍｓ／ｃｍ３）からおよそ１０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有している。多結晶シリコン層４２およびゲート酸化物層４１は次に基板３２のチャネル領域４３上にフローティングゲート構造を形成するようパターン化されかつエッチされる。ゲート構造はＦＥＴ１１のフローティングゲート１２として働く。
【００１５】
ソース領域４４は、チャネル領域４３に隣接したｐウエル３４中に、例えば燐（ｐｈｏｓｐｈｏｒｕｓ）またはヒ素（ａｒｓｅｎｉｃ）のようなｎ型の導電性のドーパントを注入することによって形成される。ソース領域４４は主面３６からｐウエル３４の中に拡張している。同様に、ドレイン領域４６は、チャネル領域４３に隣接しかつソース領域４４と反対側のｐウエル３４中に、例えば燐またはヒ素のようなｎ型の導電性のドーパントを注入することによって形成される。ドレイン領域４６は主面３６からｐウエル３４の中に拡張している。注入されるイオンのエネルギーとドーズ（ｄｏｓｅ）は、ソース領域４４およびドレイン領域４６が例えばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。
【００１６】
図１を参照して説明したような非対称な特性を成し遂げるために、フローティングゲート１２とソース領域４４の間の重なり部分（ｏｖｅｒｌａｐ）の面積（ａｒｅａ）は好ましくはフローティングゲート１２とドレイン領域４６の間の重なり部分の面積と異なっている。例として、ソース領域４４およびドレイン領域４６は２つのドーピングの段階で形成される。第１のドーピングの段階においては、ｎ型の導電性のドーパントがドレイン領域４６が形成されるべきｐウエル３４の部分に注入される。注入（ｉｍｐｌａｎｔａｔｉｏｎ）の後に、例えば急速熱アニール工程（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ  ｐｒｏｃｅｓｓ）のような拡散工程が行われる。第２のドーピングの段階においては、ｎ型の導電性のドーパントがソース領域４４およびドレイン領域４６が形成されるべきｐウエル３４の領域に注入される。第２の注入の後に、ソース領域４４およびドレイン領域４６を形成するためのもう一つの拡散工程が行われる。ドレイン領域４６の形成はソース領域４４の形成と比べて付加的なイオン注入および拡散工程を含んでいる。結果として、ドレイン領域４６は酸化物層４１の下の領域にソース領域４４よりも大きな距離まで水平または横方向に拡張する。ドレイン領域４６はまたソース領域４４よりもｐウエル３４の中に更に拡張している。例えば、ソース領域４４の深さ（ｄｅｐｔｈ）はおよそ０．３マイクロメートル（ｍｉｃｒｏｍｅｔｅｒ：μｍ）でありそしてドレイン領域４６の深さはおよそ０．４μｍである。ソース領域４４およびドレイン領域４６の間の寸法（ｄｉｍｅｎｓｉｏｎｓ）の違いのために、寄生ゲート−ソースキャパシタ２４（図１に示されている）の静電容量は寄生ゲート−ドレインキャパシタ２６（図１に示されている）の静電容量と異なっている。より特定的には、ゲート−ソースキャパシタ２４の静電容量はゲート−ドレインキャパシタ２６の静電容量より小さい。
【００１７】
上で説明した寄生ゲート−ソースキャパシタ２４およびゲート−ドレインキャパシタ２６の静電容量を調整するための方法は本発明を限定するものではないことに注意すべきである。ソース領域４４およびドレイン領域４６のサイズを制御することの他に、ＦＥＴ１１の寄生キャパシタの静電容量は領域のドーパント濃度を調整することによって調整できる。それゆえ、ゲート−ドレインキャパシタ２６の静電容量は、ソース領域４４およびドレイン領域４６の同じ深さおよび幅を維持する一方で、ソース領域４４のそれよりも高いドーパント濃度にドレイン領域４６をドーピングすることによって、ゲート−ソースキャパシタ２４の静電容量より大きくすることもできる。寄生ゲート−ソースキャパシタ２４およびゲート−ドレインキャパシタ２６の静電容量値を調整するための別の手法は、例えば傾斜した注入（ａｎｇｌｅｄ  ｉｍｐｌａｎｔａｔｉｏｎ）のような技術を用いてソース領域４４およびドレイン領域４６の深さを実質的に互いに等しく保ちながら、ゲート酸化物層４１の下の領域へのソース領域４４およびドレイン領域４６それぞれの水平方向の拡張を調整することを含んでいる。より大きな拡張、すなわち、フローティングゲート１２とソースまたはドレイン領域のそれぞれとの間のより大きな重なりは、通常はより大きな静電容量を生じる。
【００１８】
ドレイン側部注入領域（ｄｒａｉｎ  ｓｉｄｅ  ｉｍｐｌａｎｔａｔｉｏｎ  ｒｅｇｉｏｎ）４９は、例えばヒ素のようなｎ型の導電性のイオンをその領域に注入することによって、誘電体層４１の一部分の下のかつドレイン領域４６に隣接するチャネル領域４３に形成される。ヒ素イオンのエネルギーおよびドーズは、ドレイン側部注入領域４９が主面３６から基板３２の中に例えばおよそ０．２μｍの深さまで拡張しかつ例えばおよそ１０１７原子／ｃｍ３からおよそ１０２０原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。ドレイン側部注入領域４９のドーパント濃度は好ましくはドレイン領域４６のドーパント濃度よりも低い。ドレイン側部注入領域４９は、ＮＶＭセル１０をプログラムするときにホットキャリア注入効率（ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ）を改善するよう働く。好ましいけれども、ドレイン側部注入領域４９は任意選択的なもの（ｏｐｔｉｏｎａｌ）であることに注意すべきである。
【００１９】
ウエルコンタクト領域４８はｐウエル３４の中に例えばボロン（ｂｏｒｏｎ）のようなｐ型の導電性のドーパントを注入することによってｐウエル３４に形成される。注入されるボロンイオンのエネルギーおよびドーズは、ウエルコンタクト領域４８が例えばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。
【００２０】
誘電体層５０は基板３２上に形成され、ＦＥＴ１１と基板３２上に形成される他の電子素子（ｅｌｅｃｔｒｏｎｉｃ  ｅｌｅｍｅｎｔｓ：図示せず）の間の電気的アイソレーションを提供する。誘電体層５０は典型的には酸化、デポジション（ｄｅｐｏｓｉｔｉｏｎ）、または両者の組み合わせによって形成される。ＦＥＴ１１への電気的接続（ｅｌｅｃｔｒｉｃａｌ  ｃｏｎｎｅｃｔｉｏｎｓ）を形成するために、誘電体層５０はソース領域４４、ドレイン領域４６、およびウエルコンタクト領域４８の部分を露出するようパターニングされかつエッチングされる。従来技術で知られる金属化（ｍｅｔａｌｌｉｚａｔｉｏｎ）技術を用いて、ソース電極１４、ドレイン電極１６、および基板電極１８がそれぞれソース領域４４、ドレイン領域４６、およびウエルコンタクト領域４８と接触するよう形成される。
【００２１】
図３は図１のＮＶＭセル１０の他の実施形態である構造６０の拡大された上面図（ｔｏｐ  ｖｉｅｗ）である。同じ参照番号が同じ要素を表すために図中で用いられていることに注意すべきである。ＮＶＭセル１０のＦＥＴ１１は、主面６６を有する基板６２のような半導体材料の本体に作られる。ｐウエル６４は主面６６から基板６２の中に拡張して形成される。フィールド酸化物領域６８は、基板６２に形成され得る他の装置（図示せず）からＦＥＴ１１を電気的にアイソレートするために形成される。更に、フィールド酸化物領域６８はｐウエル６４内に能動領域（ａｃｔｉｖｅ  ｒｅｇｉｏｎ）の大きさと形状を画定するためにパターニングされる。ゲート酸化物層（図示せず）は主面６６上に酸化物の層を成長させることによって形成される。多結晶シリコンの層７２はゲート酸化物層上にデポジットされる。例として、多結晶シリコン層７２はｎ型の導電性である。多結晶シリコン層７２およびゲート酸化物層はそれから基板６２のチャネル領域７３上にフローティングゲート構造を形成するようパターニングされかつエッチングされる。このフローティングゲート構造はＦＥＴ１１のフローティングゲート１２として働く。
【００２２】
ソース領域７４およびドレイン領域７６は、チャネル領域７３に隣接したｐウエル６４中の能動領域の部分の中に、例えば燐またはヒ素のようなｎ型の導電性のドーパントを注入することによって形成される。注入されるイオンのエネルギーおよびドーズは、ソース領域７４およびドレイン領域７６が主面６６から基板６２の中に例えばおよそ０．３５μｍの深さまで拡張しかつ例えばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。
【００２３】
ドレイン側部注入領域７９は、例えばヒ素のようなｎ型の導電性のイオンをその領域に注入することによってフローティングゲート１２の一部分の下のかつドレイン領域７６に隣接したチャネル領域７３中に形成される。ヒ素イオンのエネルギーおよびドーズは、ドレイン側部注入領域７９が主面６６から基板６２の中に例えばおよそ０．２μｍの深さまで拡張しかつ例えばおよそ１０１７原子／ｃｍ３からおよそ１０２０原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。ドレイン側部注入領域７９のドーパント濃度は好ましくはドレイン領域７６のドーパント濃度より低い。ドレイン側部注入領域７９はＮＶＭセル１０をプログラムするときホットキャリア注入効率を改善するよう働く。好ましいけれども、ドレイン側部注入領域７９は任意選択的なものであることに注意すべきである。
【００２４】
ウエルコンタクト領域（図示せず）はｐウエル６４に例えばボロン（ｂｏｒｏｎ）のようなｐ型の導電性のドーパントを注入することによってｐウエル６４中に形成される。注入されるボロンイオンのエネルギーおよびドーズは、ウエルコンタクト領域が例えばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有するよう調整される。
【００２５】
誘電体層（図示せず）はフィールド酸化物領域６８、フローティングゲート１２、ソース領域７４、およびドレイン領域７６上にわたり基板３２上に形成される。誘電体層は典型的には二酸化ケイ素（ｓｉｌｉｃｏｎ  ｄｉｏｘｉｄｅ）から作られる。ＦＥＴ１１への電気的接続を形成するために、誘電体層はソース領域７４、ドレイン領域７６、およびウエルコンタクト領域の部分を露出するようパターニングされかつエッチングされる。従来技術で知られる金属化技術を用いて、電気的コンタクトがソース領域７４、ドレイン領域７６、およびウエルコンタクト領域に作られ、それによってＦＥＴ１１のそれぞれソース電極１４、ドレイン電極１６、および基板電極１８を形成する。
【００２６】
図１を参照して説明したような非対称な特性を成し遂げるために、チャネル領域７３の形状は好ましくはソース領域７４およびドレイン領域７６に関して非対称である。図３において、ソース領域７４の近くのチャネル領域７３の幅は矢印７５によって示されそしてドレイン領域７６の近くのチャネル領域７３の幅は矢印７７によって示されている。フィールド酸化物領域６８は、ソース領域７４の近くのチャネル領域７３の幅がドレイン領域７６の近くのチャネル領域７３の幅より小さくなるようパターニングされる。従って、寄生ゲート−ソースキャパシタ２４（図１）の静電容量は寄生ゲート−ドレインキャパシタ２６（図１）の静電容量より小さい。
【００２７】
構造６０における寄生キャパシタ２４および２６の静電容量値はソースおよびドレイン領域７４および７６それぞれのドーパント濃度およびサイズを調整することによって更に調整できることに注意すべきである。寄生ゲート−ソースキャパシタ２４およびゲート−ドレインキャパシタ２６の静電容量値はフローティングゲート１２の下の領域へのソース領域７４およびドレイン領域７６それぞれの水平方向の拡張を調整することによって更に調整できる。より大きな拡張、すなわち、フローティングゲート１２とソース領域７４またはドレイン領域７６のそれぞれとの間のより大きな重なりは、通常はより大きな寄生静電容量を生じる。
【００２８】
本発明に従って、ＦＥＴ１１の寄生キャパシタの静電容量調整するための手法は図２の構造３０に関して説明された工程の手法（ｐｒｏｃｅｓｓ  ａｐｐｒｏａｃｈ）および図３の構造６０に関して説明されたレイアウトの手法（ｌａｙｏｕｔ  ａｐｐｒｏａｃｈ）に限定されないことが理解されるべきである。例えばおよそ１μｍより小さなチャネル長（ｃｈａｎｎｅｌ  ｌｅｎｇｔｈ）を有する短チャネル絶縁ゲートＦＥＴ（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ＦＥＴ）が、例えば、ＮＶＭセル１０におけるＦＥＴ１１として働くかもしれない。当業者が知っているように、短チャネルＦＥＴに印加される例えばドレイン−ソースバイアスのようなバイアスはＦＥＴの寄生ゲート−ソースおよびゲート−ドレインキャパシタの静電容量値にかなり影響を及ぼす。それゆえ、ＮＶＭセルの短チャネルＦＥＴ中の寄生キャパシタの静電容量のような寄生（ｐａｒａｓｉｔｉｃｓ）はプログラム（ｐｒｏｇｒａｍｍｉｎｇ）、消去（ｅｒａｓｉｎｇ）、およびＮＶＭセル中のデータの読み出し（ｒｅａｄｉｎｇ）の過程（ｐｒｏｃｅｓｓｅｓ）の間短チャネルＦＥＴに印加されるバイアスを用いて調整することができる。
【００２９】
図１のＮＶＭセル１０にアクセスすること（ａｃｃｅｓｓｉｎｇ）は３つの部分、ＮＶＭセル１０をプログラムすること、ＮＶＭセル１０を消去すること、およびＮＶＭセル１０に蓄えられたデータを読み出すことを含んでいる。これらは選択された電圧レベルにＦＥＴ１１のソース電極１４、ドレイン電極１６、および基板電極１８をバイアスすることを通して成し遂げられる。フローティングゲート１２が電気的に中性であるとき、フローティングゲート１２の電圧レベル（ＶＧ）はソース電圧レベル（ＶＳ）、ドレイン電極電圧レベル（ＶＤ）、および基板電圧レベル（ＶＢ）に関係づけられる。その関係は式
【数１】
ＶＧ＝（ＣＧＳ／ＣＴ）ＶＳ＋（ＣＧＤ／ＣＴ）ＶＤ＋（ＣＧＢ／ＣＴ）ＶＢ
によって近似され、ここでＣＧＳ、ＣＧＤ、ＣＧＢはそれぞれ寄生ゲート−ソースキャパシタ２４、ゲート−ドレインキャパシタ２６、およびゲート−基板キャパシタ２８の静電容量値であり、かつＣＴはＣＧＳ、ＣＧＤ、およびＣＧＢの合計に等しい。
【００３０】
フローティングゲート１２に電荷があるとき、その電圧レベルは前記数１で記述される電圧レベルからシフトする。電圧がシフトする量はフローティングゲート１２上の表面電荷密度（ｓｕｒｆａｃｅ  ｃｈａｒｇｅ  ｄｅｎｓｉｔｙ）によって決定される。この電圧シフトの効果はＦＥＴ１１のしきい値電圧をシフトさせることの効果に類似しており、ＦＥＴ１１のしきい値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ：ＶＴ）は式
【数２】
ＶＴ＝ＶＴ０−（ＱＧ／ＣＯＸ）
で近似され、ここでＶＴ０はフローティングゲート１２が電気的に中性であるときのＦＥＴ１１のしきい値電圧、ＱＧはフローティングゲート１２上の表面電荷密度、そしてＣＯＸはフローティングゲート１２とＦＥＴ１１のチャネル領域の間の誘電体層横切る単位面積（ｕｎｉｔ  ａｒｅａ）当たりの静電容量である。
【００３１】
ホットキャリア注入を経てＮＶＭセル１０をプログラムするために、ＦＥＴ１１のソース電極１４および基板電極１８がグランド電圧レベル（ｇｒｏｕｎｄ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ）に結合される。例えば７．５ボルト（ｖｏｌｔｓ：Ｖ）のプログラミング電圧レベル（ｐｒｏｇｒａｍｍｉｎｇ  ｖｏｌｔａｇｅｌｅｖｅｌ：ＶＰ）がドレイン電極１６に印加される。前記数１によれば、フローティングゲート１２での電圧レベルは式
【数３】
ＶＧ＝（ＣＧＤ／ＣＴ）ＶＰ
で近似される。ＣＧＳに比べてＣＧＤの大きな静電容量のために、ＶＧは高い電圧レベルにある。より特定的には、ＶＧはプログラミング電圧レベルＶＰに匹敵する。ＦＥＴ１１はスイッチオンされそして電流がＦＥＴ１１のチャネル領域を通って流れる。
【００３２】
ドレイン領域に隣接したＦＥＴ１１のチャネル領域において、フローティングゲート１２およびドレイン電極１６の電圧はホットキャリアを生成させかつフローティングゲート１２に注入させる。ＦＥＴ１１がｎチャネル絶縁ゲートＦＥＴであるとき、ホットキャリアは電子である。好ましくは、ＶＰ、ＣＧＤ、およびＣＴは、ＶＧが効率的なホットキャリア注入（ｅｆｆｉｃｉｅｎｔ  ｈｏｔ  ｃａｒｒｉｅｒ  ｉｎｊｅｃｔｉｏｎ）を生じる範囲にあるように調整される。図２の領域４９または図３の領域７９のようなドレイン側部注入領域は、ホットキャリア注入効率をさらに改善する。負の電荷を有する電子であるホットキャリアがチャネル領域からフローティングゲート１２上に移動するので、ＦＥＴ１１のしきい値電圧ＶＴは前記数２に従って増加する。従って、ＦＥＴ１１のチャネルを通って流れている電流は減少しかつホットキャリア注入の割合も同様に減少する。結局、ＦＥＴ１１はスイッチオフされかつホットキャリア注入は停止する。プログラミング電圧レベル（ＶＰ）がドレイン電極１６から取り去られた後、注入されたキャリアはフローティングゲート１２上に残る。代替実施形態においては、プログラミング電圧レベル（ＶＰ）はＦＥＴ１１がしきい値電圧を上昇させることによってスイッチオフされる前にドレイン電極１６から取り去られ、それによってプログラミング過程を終わらせる。どちらの場合においても、論理１（ｌｏｇｉｃ  ｏｎｅ）がＮＶＭセル１０に書き込まれ、すなわちＮＶＭセル１０はプログラムされる。
【００３３】
ＦＥＴ１１のソース電極１４および基板電極１８はプログラミング過程の間グランド電圧レベルに結合されることには限定されないことが注意されるべきである。代替実施形態においては、ソース電極１４および基板電極１８はゼロではない（ｎｏｎｚｅｒｏ）電圧レベルにバイアスされ、それによってＣＧＳ、ＣＧＤ、およびＣＧＢを調整しかつプログラミング過程を最適化する。他の代替実施形態においては、例えば１１Ｖの正のプログラミング電圧レベル（ＶＰ）がプログラミング過程の間ソース電極１４およびドレイン電極１６の両方に印加される。フローティングゲート１２の電圧レベル（ＶＧ）が増加するので、チャネルは反転される（ｉｎｖｅｒｔｅｄ）ようになる。ソース電極１４およびドレイン電極１６は同じ電圧レベルにあるので、ＦＥＴ１１のチャネルを通って流れる電流はない。ホットエレクトロンは基板中で生成されかつフローティングゲート１２上に注入され、それによって基板ホットエレクトロン注入過程（ｓｕｂｓｔｒａｔｅ  ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ  ｐｒｏｃｅｓｓ）を通してＮＶＭセル１０をプログラムする。基板ホットキャリア注入効率をさらに改善するために、基板電極１８が負の電圧レベルにバイアスされるかもしれない。基板ホットエレクトロン注入を通してＮＶＭセル１０をプログラムするための他の技術は、ドレイン電極１６にプログラミング電圧レベル（ＶＰ）を印加すると同時に印加された電圧レベルからソース電極１４をアイソレートすることを含んでいる。
【００３４】
ＮＶＭセル１０を消去するために、ＦＥＴ１１のドレイン電極１６および基板電極１８がグランド電圧レベルに結合される。例えば１１Ｖの消去電圧レベル（ｅｒａｓｉｎｇ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ：ＶＥ）がソース電極１４に印加される。前記数１によれば、フローティングゲート１２での電圧レベルは式
【数４】
ＶＧ＝（ＣＧＳ／ＣＴ）ＶＥ
で近似される。ＣＧＤに比べてＣＧＳの小さな静電容量のために、ＶＧはＶＥよりかなり低い電圧レベルにある。フローティングゲート１２とソース電極１４の間の電圧の差は、フローティングゲート１２と図２のソース領域４４または図３のソース領域７４のようなソース領域が重なり合う領域に電界を確立する。この電界はフローティングゲート１２に蓄えられた電子をトンネル過程を経てフローティングゲート１２からソース領域に移動させる。トンネル過程の後、フローティングゲート１２は実質上電気的に中性になる。フローティングゲート１２はまた過剰な消去過程（ｏｖｅｒ−ｅｒａｓｉｎｇ  ｐｒｏｃｅｓｓ）で正に充電されるかもしれない。消去電圧レベル（ＶＥ）がソース電極１４から取り去られたとき、フローティングゲート１２は実質上電気的に中性または正に充電されたままである。どちらの場合においても、論理ゼロ（ｌｏｇｉｃ  ｚｅｒｏ）がＮＶＭセル１０に書き込まれ、即ち、ＮＶＭセル１０は消去される。
【００３５】
電子が消去過程の間フローティングゲート１２から移動するので、ＦＥＴ１１のしきい値電圧（ＶＴ）は前記数２に従って減少する。しきい値電圧（ＶＴ）がフローティングゲート１２の電圧（ＶＧ）より下に落ちたとき、ＦＥＴ１１はスイッチオンされる。ＦＥＴ１１がスイッチオンされた後、ソース電極１４とドレイン電極１６の間の電圧の差はＦＥＴ１１のチャネルを通って流れる電流を生み出す。ＦＥＴ１１のチャネルを通って流れる電流によって引き起こされる消去過程の電力消費（ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎ）を引き下げるための１つの手法においては、基板電極１８は前に記述されたようにグランド電圧レベルに結合される代わりに負の電圧レベルにバイアスされる。負の基板バイアスはＦＥＴ１１の有効な（ｅｆｆｅｃｔｉｖｅ）しきい値電圧を増加させかつ、それゆえ、ＦＥＴ１１のスイッチオンを遅らせる。他の手法では、ドレイン電極１６は前に記述されたようにグランド電圧レベルに結合される代わりに消去過程の間外部回路構成からアイソレートされる。ドレイン電極１６でのオープン回路はＦＥＴ１１がスイッチオンされた後でさえもＦＥＴ１１を通って流れるチャネル電流を防ぐ。
【００３６】
ＮＶＭセル１０に蓄えられたデータを読み出すために、ＦＥＴ１１のソース電極１４および基板電極１８がグランド電圧レベルに結合される。例えば２Ｖの読み出し電圧レベル（ｒｅａｄｉｎｇ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ：ＶＲ）がドレイン電極１６に印加される。前記数１によれば、フローティングゲート１２での電圧レベルは式
【数５】
ＶＧ＝（ＣＧＤ／ＣＴ）ＶＲ
で近似される。
【００３７】
もしＮＶＭセル１０がプログラムされていれば、フローティングゲート１２は負に充電されている。前記数２によれば、ＦＥＴ１１はその本質的なまたは本来のしきい値電圧（ｉｎｔｒｉｎｓｉｃ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ：ＶＴ０）より高いしきい値電圧（ＶＴ）を有する。もしＮＶＭセル１０が消去されていれば、フローティングゲート１２は実質上電気的に中性または正に充電されている。前記数２によれば、ＦＥＴ１１はその本質的なしきい値電圧（ＶＴ０）に実質的に等しいかまたはより小さなしきい値電圧（ＶＴ）を有する。好ましくは、読み出し電圧ＶＲは、フローティングゲート１２の電圧（ＶＧ）がもしＮＶＭセル１０がプログラムされていればＦＥＴ１１のしきい値電圧より低くなりかつもしＮＶＭセル１０が消去されていればＦＥＴ１１のしきい値電圧より高くなるようなものとされる。更に、読み出し過程の間ホットキャリア注入を避けるために、ドレイン電極１６に印加される読み出し電圧レベル（ＶＲ）は好ましくはかなりのホットキャリア注入を引き起こすのに必要とされるドレインバイアスよりも低くされる。それゆえ、プログラムされたＮＶＭセル１０からデータを読み出すとき、ＦＥＴ１１は非導電性（ｎｏｎｃｏｎｄｕｃｔｉｖｅ）でありかつＦＥＴ１１のチャネルを通って流れる電流はかなり小さく、例えばおよそ２マイクロアンペア（ｍｉｃｒｏ−ａｍｐｅｒｅｓ：μＡ）より小さい。ドレインライン１７に結合されたセンス増幅器（図１では図示せず）は小さな電流を検知しかつＮＶＭセル１０から論理１を読み出す。同様に、消去されたＮＶＭセル１０からデータを読み出すとき、ＦＥＴ１１は導電性（ｃｏｎｄｕｃｔｉｖｅ）である。ＦＥＴ１１のチャネルを通って流れる電流は大きく、例えばおよそ１０μＡより大きい。ドレインライン１７に結合されたセンス増幅器（図１では図示せず）は大きな電流を検知しかつＮＶＭセル１０から論理ゼロを読み出す。
【００３８】
読み出し過程は前に説明されたものに限定されないことが注意されるべきである。代替実施形態においては、読み出し過程はドレイン電極１６および基板電極１８を接地すると同時にソース電極１４に例えば１Ｖの読み出し電圧レベルを印加することによって行われる。従って、読み出し過程の間ソース電極１４はＦＥＴ１１のドレインとして機能しかつドレイン電極１６はＦＥＴ１１のソースとして機能する。ソースライン１５に結合されたセンス増幅器（図１では図示せず）はＦＥＴ１１を通って流れる電流を検知しかつＮＶＭセル１０に蓄えられたデータを読み出す。
【００３９】
【発明の効果】
これまで、ＮＶＭセルおよびＮＶＭセルにアクセスするための方法が提供されてきたことが理解されるべきである。本発明のＮＶＭセルはシングルトランジスタ、シングルゲートＮＶＭセルでありそして、それゆえ、単純でかつ製造するのに費用効率がよい。従来技術のシングル−ポリＮＶＭセルとは異なり、本発明のＮＶＭセルはｎチャネル絶縁ゲートＦＥＴのフローティングゲートの電位を制御するために基板において付加的なシリコン領域を使用しない。それゆえ、シリコン領域の効率がよい。更に、本発明のＮＶＭセルは電気的に消去できかつ電気的にプログラムできる。
【図面の簡単な説明】
【図１】本発明に従った不揮発性メモリセルの概略図である。
【図２】図１の不揮発性メモリセルの一実施形態の拡大された断面図である。
【図３】図１の不揮発性メモリセルの他の実施形態の拡大された上面図である。
【符号の説明】
１０  不揮発性メモリセル
１１  電界効果トランジスタ
１２  ゲート
１４  ソース電極
１６  ドレイン電極
１８  基板電極
２４  寄生ゲート−ソースキャパシタ
２６  寄生ゲート−ドレインキャパシタ
２８  寄生ゲート−基板キャパシタ
３２  シリコン基板
３４  ｐウエル
３８  フィールド酸化物領域
４１  誘電体層
４２  多結晶シリコン層
４３  チャネル領域
４４  ソース領域
４６  ドレイン領域
４８  ウエルコンタクト領域
４９  ドレイン側部注入領域
５０  誘電体層
６２  基板
６４  ｐウエル
６８  フィールド酸化物領域
７２  多結晶シリコン層
７３  チャネル領域
７４  ソース領域
７６  ドレイン領域
【図１】
0003909116.tif 000002
【図２】
0003909116.tif 000003
【図３】
0003909116.tif 000004