(57)【特許請求の範囲】
【請求項１】
第１および第２の信号をそれぞれサンプリングする第１および第２のスイッチ素子と、これらの第１および第２のスイッチ素子によってそれぞれサンプリングされた第１および第２の信号をそれぞれホールドする第１および第２の容量素子と、第１および第２の入力端子が前記第１および第２の容量素子の一方の端子にそれぞれ接続され、前記第２の入力端子が仮想接地されたオペアンプと、このオペアンプの出力端子と前記第１の入力端子との間に並列に接続された第３のスイッチ素子および第３の容量素子と、前記オペアンプの出力端子とグランドとの間に直列に接続された第４のスイッチ素子および第４の容量素子と、前記第１および第２の容量素子の他方の端子の間に接続された第５のスイッチ素子とを備え、前記第１、第２、第３および第４のスイッチ素子はサンプリングクロックに同期してオンし、前記第５のスイッチ素子は前記サンプリングクロックの反転クロックに同期してオンすることを特徴とする減算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの入力信号の差分の電圧を算出する減算回路に関するものである。
【０００２】
【従来の技術】
図４は、従来の減算回路の一例の構成回路図である。
同図に示す減算回路３０は、信号ｖ１と信号ｖ２との差分の電圧を算出し、信号ＶＯＵＴとして増幅出力するものであり、信号ｖ１，ｖ２のサンプリング用のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４ａ，１４ｂおよびホールド用のキャパシタンス１６ａ，１６ｂの他、オペアンプ１８と、ＮＭＯＳ２０，２８と、キャパシタンス２２とを備えている。
【０００３】
ここで、ＮＭＯＳ１４ａ，１４ｂは、それぞれ信号ｖ１，ｖ２とキャパシタンス１６ａ，１６ｂの図中左側の端子との間に接続され、キャパシタンス１６ａ，１６ｂの図中右側の端子は、それぞれオペアンプ１８の−端子および＋端子に接続されている。また、オペアンプ１８の−端子と出力端子との間には、ＮＭＯＳ２０およびキャパシタンス２２が並列に接続されている。また、ＮＭＯＳ２８は、キャパシタンス１６ａ，１６ｂの図中左側の端子の間に接続されている。
【０００４】
ＮＭＯＳ１４ａ，１４ｂ，２０のゲートには、共にサンプリングクロックφ１が入力され、ＮＭＯＳ２８のゲートには、サンプリングクロックφ１の反転クロックφ２が入力されている。また、オペアンプ１８の＋端子は仮想接地されている。なお、以下の説明では、キャパシタンス１６ａ，１６ｂ，２２の静電容量をそれぞれＣ１，Ｃ２，Ｃ３とする。
【０００５】
まず、サンプリングクロックφ１がハイレベル、すなわち、その反転クロックφ２がロウレベルの期間、ＮＭＯＳ１４ａ，１４ｂ，２０はオン、ＮＭＯＳ２８はオフする。この時、キャパシタンス１６ａ，１６ｂは、それぞれＮＭＯＳ１４ａ，１４ｂを介して信号ｖ１，ｖ２の電圧までチャージアップされ、その電荷量は、それぞれＱ１＝Ｃ１・ｖ１，Ｑ２＝Ｃ２・ｖ２となる。また、キャパシタンス２２の両端は同電位の０Ｖとなるから、Ｑ３＝０である。
【０００６】
続いて、サンプリングクロックφ１がロウレベル、すなわち、その反転クロックφ２がハイレベルの期間、ＮＭＯＳ１４ａ，１４ｂ，２０はオフ、ＮＭＯＳ２８はオンする。この時、キャパシタンス１６ａ，１６ｂの図中左側の端子は、ＮＭＯＳ２８を介してショートされ、同電位のｖ３となる。これにより、キャパシタンス１６ａ，１６ｂの電荷量は、それぞれＱ１’＝Ｃ１・ｖ３，Ｑ２’＝Ｃ２・ｖ３となる。
【０００７】
Ｑ１＋Ｑ２＝Ｑ１’＋Ｑ２’であるから、Ｃ１・ｖ１＋Ｃ２・ｖ２＝Ｃ１・ｖ３＋Ｃ２・ｖ３となり、従って、ｖ３＝（Ｃ１・ｖ１＋Ｃ２・ｖ２）／（Ｃ１＋Ｃ２）となる。また、前述のように、Ｑ１’＝Ｃ１・ｖ３であるから、Ｑ１’＝Ｃ１・（Ｃ１・ｖ１＋Ｃ２・ｖ２）／（Ｃ１＋Ｃ２）となり、ＶＯＵＴ＝（Ｑ１−Ｑ１’）／Ｃ３＝（Ｃ１・ｖ１−Ｃ１・（Ｃ１・ｖ１＋Ｃ２・ｖ２）／（Ｃ１＋Ｃ２））／Ｃ３となる。
【０００８】
ここで、Ｃ１＝Ｃ２＝Ｃとすると、ＶＯＵＴ＝（（ｖ１−ｖ２）／２）・Ｃ／Ｃ３となり、減算回路３０では、信号ｖ１と信号ｖ２との差分の電圧が算出される。
【０００９】
ところで、図示例の減算回路３０は、構造上、キャパシタンス１６ａとキャパシタンス２２が直列に接続されている。
【００１０】
このため、オペアンプ１８の出力端子に比較的大きな負荷が接続されていない場合には、図５に概念的に示すように、サンプリングクロックφ１がハイレベルの期間、すなわち、信号ｖ１，ｖ２のサンプリング期間に、高域で信号ｖ１が出力ＶＯＵＴ側に漏れ、演算回路３０の演算精度が低下するという問題があった。
【００１１】
これに対し、オペアンプ１８の出力端子に大きな負荷が接続されていれば、信号ｖ１の高域成分を吸収することができ、高精度に減算処理を行うことができるが、オペアンプ１８の出力端子に大きな負荷が接続されていると、高速に減算処理を行うことができないという問題があった。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、高精度かつ高速に減算処理を行うことができる減算回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１および第２の信号をそれぞれサンプリングする第１および第２のスイッチ素子と、これらの第１および第２のスイッチ素子によってそれぞれサンプリングされた第１および第２の信号をそれぞれホールドする第１および第２の容量素子と、第１および第２の入力端子が前記第１および第２の容量素子の一方の端子にそれぞれ接続され、前記第２の入力端子が仮想接地されたオペアンプと、このオペアンプの出力端子と前記第１の入力端子との間に並列に接続された第３のスイッチ素子および第３の容量素子と、前記オペアンプの出力端子とグランドとの間に直列に接続された第４のスイッチ素子および第４の容量素子と、前記第１および第２の容量素子の他方の端子の間に接続された第５のスイッチ素子とを備え、
前記第１、第２、第３および第４のスイッチ素子はサンプリングクロックに同期してオンし、前記第５のスイッチ素子は前記サンプリングクロックの反転クロックに同期してオンすることを特徴とする減算回路を提供するものである。
【００１４】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の減算回路を詳細に説明する。
【００１５】
図１は、本発明の減算回路の一実施例の構成回路図である。
同図に示す減算回路１０は、それぞれ信号源１２ａおよび１２ｂから供給される２つの信号ｖ１，ｖ２の差分の電圧を持つ信号を増幅出力するものであり、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１４ａ，１４ｂ，２０，２４，２８と、キャパシタンス１６ａ，１６ｂ，２２，２６と、オペアンプ１８とを備えている。
【００１６】
ここで、図１に示す本発明の減算回路１０と図４に示す従来の減算回路３０との違いは、オペアンプ１８の出力端子とグランドとの間に、ＮＭＯＳ２４およびキャパシタンス２６を直列に接続した点だけである。従って、図１に示す減算回路１０において、図４に示す減算回路３０と同一の構成要素には同一の符号を付してある。
【００１７】
なお、信号源１２ａ，１２ｂは、減算回路１０に供給される２つの信号ｖ１，ｖ２の発生手段を概念的に示したものであり、その図中左側の端子はグランドに接続されている。信号ｖ１，ｖ２は、サイン波（正弦波）のような交流の信号でもよいし、直流の信号でもよい。また、信号ｖ１，ｖ２の周波数や振幅も何ら限定されない。
【００１８】
図示例の減算回路１０において、まず、ＮＭＯＳ１４ａ，１４ｂは、信号ｖ１，ｖ２をそれぞれサンプリングするためのスイッチ素子であり、それぞれ信号源１２ａ，１２ｂの図中右側の端子とキャパシタンス１６ａ，１６ｂの左側の端子との間に接続されている。
【００１９】
以下順に、キャパシタンス１６ａ，１６ｂは、ＮＭＯＳ１４ａ，１４ｂによってそれぞれサンプリングされた信号ｖ１，ｖ２の電圧をそれぞれホールドする容量素子である。
【００２０】
オペアンプ１８は、キャパシタンス１６ａ，１６ｂの保持する電圧の差分の電圧を持つ信号ＶＯＵＴを増幅出力するものであり、その−端子および＋端子は、それぞれキャパシタンス１６ａ，１６ｂの図中右側の端子に接続されている。なお、オペアンプ１８の＋端子は図４に示す減算回路３０と同じように仮想接地されている。
【００２１】
また、キャパシタンス２２は、キャパシタンス１６ａ，１６ｂの保持する電圧の差分の電圧を保持するものであり、ＮＭＯＳ２０と並列にオペアンプ１８の出力端子と−端子との間に接続されている。ＮＭＯＳ２４およびキャパシタンス２６は、前述の通り、オペアンプ１８の出力端子とグランドとの間に直列に接続されている。ＮＭＯＳ２８は、キャパシタンス１６ａ，１６ｂの図中左側の端子の間に接続されている。
【００２２】
ＮＭＯＳ１４ａ，１４ｂ，２０，２４のゲートにはいずれもサンプリングクロックφ１が入力されており、ＮＭＯＳ１４ａ，１４ｂ，２０，２４は、サンプリングクロックφ１がハイレベルの期間にオンし、ロウレベルの期間にオフとなる。また、ＮＭＯＳ２８のゲートにはサンプリングクロックφ１の反転クロックφ２が入力されており、ＮＭＯＳ２８は、反転クロックφ２がハイレベルの期間にオンし、ロウレベルの期間にオフとなる。
【００２３】
なお、以下の説明では、キャパシタンス１６ａ，１６ｂ，２２，２６の静電容量をそれぞれＣ１，Ｃ２，Ｃ３，Ｃ４とする。
【００２４】
減算回路１０の基本動作は、図４に示す減算回路３０と同じであるから、以下の説明では、減算回路３０とは違う部分のみを説明する。
【００２５】
まず、サンプリングクロックφ１がハイレベル、すなわち、その反転クロックφ２がロウレベルの期間、ＮＭＯＳ１４ａ，１４ｂ，２０，２４はオン、ＮＭＯＳ２８はオフする。
【００２６】
この時、オペアンプ１８の出力端子に、ＮＭＯＳ２４を介してキャパシタンス２６が電気的に接続される。本構造の減算回路１０では、信号ｖ１の高域成分が、キャパシタンス１６ａ，２２を介して、オペアンプ１８の出力端子側に漏れるという現象が発生するのは従来技術の説明の欄で述べた通りである。しかし、本発明の減算回路１０では、この信号ｖ１の高域成分をキャパシタンス２６で吸収するため、高精度に減算処理を行うことができる。
【００２７】
続いて、サンプリングクロックφ１がロウレベル、すなわち、その反転クロックφ２がハイレベルの期間、ＮＭＯＳ１４ａ，１４ｂ，２０，２４はオフ、ＮＭＯＳ２８はオンする。
【００２８】
この時、オフしたＮＭＯＳ２４によって、オペアンプ１８の出力端子からキャパシタンス２６が電気的に切り離される。従って、サンプリング期間後は、高速に減算処理を行うことができる。
【００２９】
ここで、図２に示すように、信号ｖ１，ｖ２をＬＰＦ（ロウパスフィルタ）２８ａ，２８ｂを介して減算回路１０に入力した場合の、オペアンプ１８の出力信号ＶＯＵＴのゲイン（ｇａｉｎ）（ｄＢ）と周波数（ｆ）との間の関係を図３のグラフに示す。このグラフに示すように、従来の減算回路３０では、高域でゲインが急上昇するのに対して、本発明の減算回路１０では、高域でのゲインの上昇を抑えることができ、高精度に減算処理を行うことができる。
【００３０】
なお、上記実施例では、スイッチ素子としてＮＭＯＳを用いているが、これに限定されず、Ｐ型ＭＯＳトランジスタを用いてもよいし、これ以外の同じ機能を果たすスイッチ素子を用いてもよい。
【００３１】
本発明の減算回路は、基本的に以上のようなものである。
以上、本発明の減算回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３２】
【発明の効果】
以上詳細に説明した様に、本発明の減算回路は、オペアンプの出力端子とグランドとの間に、直列に接続されたスイッチ素子および容量素子を備え、信号のサンプリング期間に、スイッチ素子を介して容量素子をオペアンプの出力端子に電気的に接続し、サンプリング期間後は、オペアンプの出力端子から容量素子を電気的に切り離すようにしたものである。
これにより、本発明の減算回路によれば、サンプリング期間中に、オペアンプの出力端子側に漏れる信号の高域成分を吸収し、サンプリング期間後は、高精度かつ高速に減算処理を行うことができる。
【図面の簡単な説明】
【図１】  本発明の減算回路の一実施例の構成回路図である。
【図２】  本発明の減算回路の別の実施例の構成回路図である。
【図３】  本発明の減算回路および従来の減算回路の周波数特性を表す一実施例のグラフである。
【図４】  従来の減算回路の一例の構成回路図である。
【図５】  従来の減算回路のサンプリング時の動作を表す一例の構成概念図である。
【符号の説明】
１０，３０  減算回路
１２ａ，１２ｂ  信号源
１４ａ，１４ｂ，２０，２４，２８  Ｎ型ＭＯＳトランジスタ
１６ａ，１６ｂ，２２，２６  キャパシタンス
２８ａ，２８ｂ  ＬＰＦ
１８  オペアンプ
φ１  サンプリングクロック
φ２  反転クロック
ｖ１，ｖ２，ＶＯＵＴ  信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４  静電容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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