(57)【特許請求の範囲】
【請求項１】
半導体基板に、ゲート絶縁膜、フローティングゲート、中間絶縁膜およびコントロールゲートが順に積層されてなるゲート電極構造を有するメモリトランジスタが半導体基板面に行列状に多数配置され、行方向に隣接するトランジスタ間が前記半導体基板に形成され内部に絶縁物が充填されているトレンチによって電気的に絶縁分離されている半導体記憶装置であって、
前記フローティングゲートは、前記トレンチの間に残る半導体基板の表面に前記ゲート絶縁膜を介して積層され前記トレンチ間の離間幅とほぼ同一な幅を有する第１の導電層と、当該第１の導電層に接する第２の導電層と、から構成され、
前記絶縁物および前記第２の導電層上に、前記第１の導電層に接することなく前記中間絶縁膜と前記コントロールゲートが積層され、
前記第１の導電層と前記第２の導電層との間に、第２の導電層とともに下層側の第１の導電層の表面を覆うエッチングストップ層が部分的に介在している
半導体記憶装置。
【請求項２】
前記エッチングストップ層は、前記第２の導電層の前記行方向の少なくとも一方の端部に接し、
前記第２の導電層は、その他方の端部が前記絶縁物上に延在している
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の導電層は、少なくとも下面の前記行方向における幅が、前記第１の導電層の当該幅よりも広く、前記行方向の両端部がともに前記絶縁物上に延在している
請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の導電層の両端部それぞれは、下方側ほど幅広に形成されている
請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板に、ゲート絶縁膜、フローティングゲート、中間絶縁膜およびコントロールゲートが順に積層されてなるゲート電極構造を有するメモリトランジスタが半導体基板面に行列状に多数配置され、行方向に隣接するトランジスタ間が前記半導体基板に形成され内部に絶縁物が充填されているトレンチによって電気的に絶縁分離されている半導体記憶装置であって、
列方向に直列接続されている複数の前記メモリトランジスタにより構成され前記トレンチによって前記行方向に絶縁分離されている複数のトランジスタ列と、当該トランジスタ列の両端それぞれに接続されている選択トランジスタとを有し、
前記フローティングゲートは、前記トレンチの間に残る半導体基板の表面に前記ゲート絶縁膜を介して積層され前記トレンチ間の離間幅とほぼ同一な幅を有する第１の導電層と、当該第１の導電層に接する第２の導電層と、から構成され、
前記絶縁物および前記第２の導電層上に、前記第１の導電層に接することなく前記中間絶縁膜と前記コントロールゲートが積層され、
前記第２の導電層は、前記トランジスタ列に直交する前記行方向でメモリトランジスタごとに分離され、前記行方向に隣り合う前記選択トランジスタ相互間で分離されていない
半導体記憶装置。
【請求項６】
半導体基板上にゲート絶縁膜を介して積層されているゲート電極を有するメモリトランジスタが半導体基板面に行列状に多数配置され、行方向に隣接するトランジスタ間が前記半導体基板に形成され内部に絶縁物が充填されているトレンチによって電気的に絶縁分離されている半導体記憶装置であって、
列方向に直列接続されている複数の前記メモリトランジスタにより構成され前記トレンチによって前記行方向に絶縁分離されている複数のトランジスタ列と、当該トランジスタ列の両端それぞれに接続されている選択トランジスタとを有し、
前記ゲート電極は、
前記トレンチの間に残る半導体基板の表面上に前記ゲート絶縁膜を介して面し前記トレンチの離間幅とほぼ同一な幅を有する下層部と、前記トレンチ側に臨む両端部がともに前記トレンチの開口面上方に延在している上層部と、から構成され、
前記トランジスタ列に直交する前記行方向でメモリトランジスタごとに分離され、前記行方向に隣り合う前記選択トランジスタ相互間で分離されておらず、
前記絶縁物は、前記トレンチ内から前記上層部に達するまで充填されている
半導体記憶装置。
【請求項７】
前記ゲート電極は前記メモリトランジスタのフローティングゲートであり、
当該フローティングゲート上に、中間絶縁膜を介して前記コントロールゲートが積層されている
請求項６に記載の半導体記憶装置。
【請求項８】
半導体基板に行列状に多数配置されるメモリトランジスタについて、フローティングゲートをゲート絶縁膜を介して半導体基板上に積層する際に、前記半導体基板に形成され内部に絶縁物が充填されるトレンチを前記フローティングゲートに対し自己整合的に形成し、行方向に隣接するトランジスタ間を電気的に絶縁分離する半導体記憶装置の製造方法であって、
前記フローティングゲートの形成に際し、前記ゲート絶縁膜を介して半導体基板の表面に面する第１の導電層を前記行方向に分離するかたちで形成し、
第１の導電層の分離間隔内の前記半導体基板部分を表出させ、
表出した半導体基板部分にトレンチを形成し、
当該トレンチ内および前記第１の導電層の分離間隔内を絶縁物で埋め込み、
前記絶縁物を埋め込んだ後、前記第１の導電層の前記行方向における幅途中から少なくとも一方端側に隣接する前記絶縁物の上面に延在するかたちでエッチングストップ層を形成し、
その後、第２の導電層を、前記第１の導電層上に電気的に接続させて形成し、その後、前記エッチングストップ層を前記第１の導電層との間に部分的に介在させたまま、前記第１の導電層とともに前記フローティングゲートを構成する第２の導電層のパターンニングを行ない、
その後、前記第２の導電層と前記絶縁物上に、中間絶縁膜とコントロールゲートを前記第１の導電層に接触させずに積層する
半導体記憶装置の製造方法。
【請求項９】
半導体基板に行列状に多数配置されるメモリトランジスタについて、フローティングゲートをゲート絶縁膜を介して半導体基板上に積層する際に、前記半導体基板に形成され内部に絶縁物が充填されるトレンチを前記フローティングゲートに対し自己整合的に形成し、行方向に隣接するトランジスタ間を電気的に絶縁分離する半導体記憶装置の製造方法であって、
前記フローティングゲートの形成に際し、前記ゲート絶縁膜を介して半導体基板の表面に面する第１の導電層を少なくとも前記行方向に分離するかたちで形成し、
第１の導電層の分離間隔内の前記半導体基板部分を表出させ、
表出した半導体基板部分にトレンチを形成し、
当該トレンチ内および前記第１の導電層の分離間隔内を絶縁物で埋め込み、
前記第１の導電層とともに前記フローティングゲートを構成する第２の導電層を、前記第１の導電層上に電気的に接続させて形成し、
列方向に直列接続される前記メモリトランジスタの列について前記第２の導電層を形成する際に、当該メモリトランジスタ列の両端にそれぞれ接続される選択トランジスタの形成領域において、前記第２の導電層を前記行方向に隣り合う選択トランジスタ間で分離せず、
その後、当該第２の導電層と前記絶縁物上に、中間絶縁膜とコントロールゲートを前記第１の導電層に接触させずに積層する
半導体記憶装置の製造方法。
【請求項１０】
半導体基板に行列状に多数配置されるメモリトランジスタについて、フローティングゲートをゲート絶縁膜を介して半導体基板上に積層する際に、前記半導体基板に形成され内部に絶縁物が充填されるトレンチを前記フローティングゲートに対し自己整合的に形成し、行方向に隣接するトランジスタ間を電気的に絶縁分離する半導体記憶装置の製造方法であって、
前記フローティングゲートの形成に際し、前記ゲート絶縁膜を介して半導体基板の表面に面する第１の導電層を前記行方向に分離するかたちで形成し、
第１の導電層の分離間隔内の前記半導体基板部分を表出させ、
表出した半導体基板部分にトレンチを形成し、
当該トレンチ内および前記第１の導電層の分離間隔内を絶縁物で埋め込み、
前記第１の導電層とともに前記フローティングゲートを構成する第２の導電層を、前記行方向における端部が前記絶縁物上に延在するかたちで、前記第１の導電層上に電気的に接続させて形成し、
前記第２の導電層のパターンニングを、前記第２の導電層の下面の前記行方向における幅が上面の当該幅よりも広くなるドライエッチングの条件を用いて行ない、
その後、当該第２の導電層と前記絶縁物上に、中間絶縁膜とコントロールゲートを前記第１の導電層に接触させずに積層する
半導体記憶装置の製造方法。
【請求項１１】
半導体基板に行列状に多数配置されるメモリトランジスタについて、フローティングゲートをゲート絶縁膜を介して半導体基板上に積層する際に、前記半導体基板に形成され内部に絶縁物が充填されるトレンチを前記フローティングゲートに対し自己整合的に形成し、行方向に隣接するトランジスタ間を電気的に絶縁分離する半導体記憶装置の製造方法であって、
前記フローティングゲートの形成に際し、前記ゲート絶縁膜を介して半導体基板の表面に面する第１の導電層を前記行方向に分離するかたちで形成し、
第１の導電層の分離間隔内の前記半導体基板部分を表出させ、
表出した半導体基板部分にトレンチを形成し、
当該トレンチ内および前記第１の導電層の分離間隔内を絶縁物で埋め込み、
前記第１の導電層とともに前記フローティングゲートを構成する第２の導電層を、前記行方向における端部が前記絶縁物上に延在するかたちで、前記第１の導電層上に電気的に接続させて形成し、
前記第１の導電層および前記第２の導電層の形成は、その少なくとも何れか一方のエッチングマスクパターンを位相シフタを有するフォトマスクを用いて、第２の導電層の前記行方向における幅を第１の導電層の当該幅より相対的に広く形成し、
その後、当該第２の導電層と前記絶縁物上に、中間絶縁膜とコントロールゲートを前記第１の導電層に接触させずに積層する
半導体記憶装置の製造方法。
【請求項１２】
前記第２の導電層の形成の際、第２の導電層となる膜を成膜し、当該膜上にエッチングマスクパターンを形成した後、当該エッチングマスクパターンをマスクとして前記膜を加工することによって、列方向に直列接続されるメモリトランジスタ列の両端にそれぞれ接続される選択トランジスタの形成領域において、前記第２の導電層を前記行方向に隣り合う選択トランジスタ間で分離しない
請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
半導体基板に行列状に多数配置されるメモリトランジスタについて、そのゲート電極を絶縁膜を介して半導体基板に積層する際に、前記半導体基板に形成され内部に絶縁物が充填されるトレンチを前記ゲート電極に対し自己整合的に形成し、行方向に隣接するトランジスタ間を電気的に絶縁分離する半導体記憶装置の製造方法であって、
前記ゲート電極の形成に際し、犠牲層を、前記半導体基板に前記行方向に分離させて形成し、
形成した犠牲層の分離間隔内の半導体基板部分を表出させ、
表出した半導体基板部分にトレンチを形成し、
当該トレンチ内および前記犠牲層の分離間隔内を絶縁物で埋め込んだ後、
犠牲層を選択的に除去し、
犠牲層の除去により表出する半導体基板上に少なくともゲート絶縁膜を含む膜を形成し、
前記犠牲層の除去部分を埋め込み、かつ、当該犠牲層の除去部分より前記行方向両側に幅広く前記ゲート電極を形成する
半導体記憶装置の製造方法。
【請求項１４】
前記ゲート電極は前記メモリトランジスタのフローティングゲートであり、
フローティングゲートの形成後、当該フローティングゲートに中間絶縁膜を介してコントロールゲートを積層する
請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記犠牲層および前記ゲート電極の形成は、その少なくとも何れか一方のエッチングマスクパターンを位相シフタを有するフォトマスクを用いて形成する
請求項１３に記載の半導体記憶装置の製造方法。
【請求項１６】
前記ゲート電極の形成の際、ゲート電極となる膜を成膜し、前記膜上にエッチングマスクパターンを形成した後、当該エッチングマスクパターンをマスクとして前記膜を加工することによって、列方向に直列接続されるメモリトランジスタ列の両端にそれぞれ接続される選択トランジスタの形成領域において、前記第２の導電層を前記行方向に隣り合う選択トランジスタ間で分離しない
請求項１５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極に対してトレンチを自己整合的に形成してセル面積を縮小する半導体記憶装置およびその製造方法に関し、特に、メモリトランジスタの電気的特性の均一性および信頼性の向上を図るものである。
【０００２】
【従来の技術】
現在、フローティングゲート型の不揮発性メモリでは、多くの種類のセル方式が提案されているが、その中で最もセルサイズの縮小が可能であり、大容量化が可能なセル方式としてＮＡＮＤ型がある。
【０００３】
例えば、ＮＡＮＤ型フラッシュメモリは、メモリトランジスタを直列に接続し、ビット線とのコンタクトを多数ビットで共有することにより、1 ビット当たりの実効的なセル面積の縮小を可能としたものである。現在、実用化されているＮＡＮＤ型フラッシュメモリでは、直列接続させたメモリセルの列（ストリング）を絶縁分離する手段としてＬＯＣＯＳ(Local Oxidation of Silicon)法を用いている。
しかし、ＬＯＣＯＳ法では、バーズビークの存在による分離幅の増大および分離耐圧の低さから、セルサイズの縮小が困難であった。
それに対し、文献（１）（IEDM'94,P61 ）では、素子分離領域の面積縮小が可能な方法として、ＳＴＩ（Shallow Trench Isolation、以下トレンチと呼ぶ）をＮＡＮＤ型フラッシュメモリに適用した製造方法が提案されている。以下、そのＮＡＮＤ型フラッシュメモリのメモリアレイ構造および製造方法について説明す
る。
【０００４】
図１は、文献（１）で説明されているＮＡＮＤ型フラッシュメモリのメモリアレイの平面図を示す。
図１中、符号Ｔは半導体基板表面に形成されているトレンチ、ＦＧはメモリトランジスタのフローティングゲート、ＣＧはメモリトランジスタのコントロールゲート、１はドレイン選択トランジスタのゲート電極、２はソース選択トランジスタのゲート電極、３はビットコンタクト、４は半導体基板のソースおよびドレンに共通な不純物拡散領域、５はドレイン領域、６はソース領域である。
【０００５】
このＮＡＮＤフラッシュメモリのメモリアレイは、ストリングと称されるトランジスタ列を繰り返し配置させることによってアレイ全体が構成されている。ストリングは、列方向に直列接続されているスタックゲート構造の複数のメモリトランジスタ（ここでは、１６個）と、このトランジスタ列の一方端に接続されているドレイン選択トランジスタと、他方端に接続されているソース選択トランジスタとから構成されている。行方向に隣接するストリング間は、トレンチＴで電気的に絶縁分離されている。ドレイン選択トランジスタのドレイン領域５には、列方向に隣接するストリング間で共通なビットコンタクト３が設けられている。メモリトランジスタのフローティングゲートＦＧは、半導体基板上にゲート絶縁膜（不図示）を介して積層され、行方向ではトレンチＴを隔て列方向には不純物拡散領域１０３を隔ててトランジスタごとに分離されている。また、コントロールゲートＣＧは、中間絶縁膜（不図示）を介しフローティングゲートＦＧと同一幅で行方向に配線され、行方向のメモリトランジスタ間で共通化されている。
【０００６】
図２（ａ）〜（ｇ）は、当該メモリアレイの各製造過程を示す図１中のII−II線に沿った断面図を示す。
図２（ａ）では、シリコン基板１０を酸化することにより、メモリトランジスタのトンネルゲート酸化膜１１を９ｎｍ程度形成する。
図２（ｂ）では、まず、フローティングゲートＦＧとなるPoly-Si 膜、エッチングマスクとなるＳｉＯ2 膜の積層膜をＣＶＤ(Chemical Vapor Deposition) 法等により成膜する。成膜後の積層膜上にレジストパターンを形成し、このレジストパターンをマスクとして積層膜をライン状にエッチングする。これにより、フローティングゲートＦＧとなる層１２とエッチングマスク１３との積層膜がストリングの幅方向に分離したかたちで形成される。
【０００７】
図２（ｃ）および図２（ｄ）では、トレンチ絶縁分離を行なう。まず、ライン状のフローティングゲートＦＧとなる層１２の間隔内のトンネルゲート酸化膜１１を除去しシリコン基板１０を表面に露出させた後、シリコン基板１０を所定の深さだけエッチングしてトレンチＴを形成する（図２（ｃ））。このトレンチＴの形成によって、メモリトランジスタの能動領域となるシリコン基板１０内の表面側領域が、ストリング間で分離される。そして、このトレンチＴの内壁を薄く熱酸化した後、例えばＬＰ(Low pressure)−ＣＶＤ法等によってＳｉＯ2 系の絶縁物１４をトレンチＴ内に埋め込むかたちで堆積する（図２（ｄ））。
【０００８】
図２（ｅ）では、このトレンチＴを埋め込むために堆積されたＳｉＯ2 系の絶縁物１４をエッチバック法等により堀り下げる。このＳｉＯ2 系の絶縁物１４をエッチバックする量は、フローティングゲートＦＧと、後に形成されるコントロールゲートＣＧとの重なり面積を決定する。また、この両ゲートの重なり面積は、コントロールゲートＣＧと、フローティングゲートＦＧまたはシリコン基板１０の間の容量比を決定する。したがって、ＳｉＯ2 系の絶縁物１４をエッチバックする量は、フローティングゲートＦＧの電荷注入量および電荷引抜き量を決定する重要なパラメータとなる。文献（１）によれば、このエッチバックによって、ＳｉＯ2 系の絶縁物１４をフローティングゲートＦＧの表面から０．３μｍ程度まで掘り下げることが望ましいとされる。
【０００９】
図２（ｆ）では、インターポリ(Interpoly) 絶縁膜として、例えばＯＮＯ(Oxide-Nitride-Oxide) 膜１５を全面に成膜する。
図２（ｇ）では、例えばポリサイド(Polycide)等からなるコントロールゲートＣＧとなる層１６を全面に堆積する。コントロールゲートＣＧとなる層１６上に、フォトレジストのパターンを、フローティングゲートＦＧとなる層１２に対し直交する方向に長くライン状に形成する。このレジストパターンをマスクとしてドライエッチングを行ない、コントロールゲートＣＧを形成する。このドライエッチングの際、下地のＯＮＯ膜１５およびフローティングゲートＦＧとなる層も同時にカットされ、この結果、図１に示すように、メモリトランジスタごとに分離したかたちでフローティングゲートＦＧが形成される。
以後の工程、即ちゲートおよびトレンチＴに対し自己整合的に行なうソースおよびドレイン領域４〜６の形成、層間膜の形成、ビット線となるアルミニウム（Ａｌ）配線等は、通常のフラッシュメモリの製造方法と同様である。
【００１０】
上記の構造において、メモリトランジスタのチャネルは、互いに直交するコントロールゲートＣＧのパターニングライン１６とフローティングゲートＦＧのパターニングライン１２の交差部下方に形成される。また、素子分離がトレンチＴによって達成され、このトレンチＴがフローティングゲートＦＧに対して自己整合的に形成されている。このため、メモリセルの面積（チャネル形成領域、ソースおよびドレイン領域、素子分離領域等の総面積）は、ｘ方向、ｙ方向ともにフォトリソグラフィの解像限界のラインとスペースのピッチによって決定される。このパターンニングの解像限界をＦとすると、メモリトランジスタの面積はおよそ４Ｆ2 でデザインすることができる。先に述べたように、１本のストリングを構成する１６個のメモリトランジスタに２つの選択トランジスタが接続され、２本のストリング間でビットコンタクト３を共有している。その選択トランジスタとビットコンタクト３の共有分（１／２個分）とを考慮に入れると、実効的な１ビット当たりのセル面積はおよそ５．５Ｆ2 程度となる。ＮＡＮＤ型フラッシュメモリは、選択トランジスタと共有分の実効的なセル面積に占める割合が他の方式、例えばＮＯＲ型に比べ小さい。加えて、ＳＴＩ構造のＮＡＮＤ型フラッシュメモリは、メモリセルの面積がフォトリソグラフィの解像限界Ｆで決まることから、通常はセル面積が１０Ｆ2 程度となるＮＯＲ型に対して大幅な面積縮小が達成されている。
【００１１】
【発明が解決しようとする課題】
しかし、以上の文献（１）に示されているＳＴＩ構造のＮＡＮＤ型フラッシュメモリの製造方法は、実用化に際してはいくつか課題がある。
第１に、ＬＰ−ＣＶＤ法によるＳｉＯ2 等の絶縁物１４によってトレンチＴを埋め込んだ後のエッチバック（図２（ｅ））において、エッチングストッパがないために、トレンチＴ内における絶縁物１４のエッチバック量がばらつきやすい。絶縁物１４のエッチバック量は、上述したように、コントロールゲートＣＧと、フローティングゲートＦＧまたはシリコン基板１０間の容量比を決定する重要なパラメータとなる。したがって、このエッチバック量がばらつくとメモリトランジスタのデータ書き込み、消去特性等がばらつくこととなる。
【００１２】
第２の課題は、信頼性に関するものである。上記したＮＡＮＤ型フラッシュメモリのプロセスフローでは、フローティングゲートＦＧ等をマスクとしたトレンチＴ形成時のエッチングを行う間、また、トレンチＴ内に埋め込んだ絶縁物１４をエッチバックする間に、フローティングゲートＦＧがプラズマにさらされることになる。加えて、前者のトレンチＴ形成時のエッチングでは、フローティングゲートＦＧとその直下の薄いトンネルゲート酸化膜１１もプラズマに長時間さらされる。このため、フローティングゲートＦＧの帯電により、あるいは直接的にトンネルゲート酸化膜１１にダメージが導入され、このダメージ導入によって、トランジスタが破壊したり、データ保持特性およびデータ書き込み／消去の繰り返し特性等の信頼性関連の特性が劣化しやすくなる。
【００１３】
さらに、文献（１）の方法では、メモリアレイ内の選択トランジスタの形成において難点がある。
選択トランジスタにおいては、メモリトランジスタと同じスタックゲート構造が同時に形成されるが、フローティングゲート構造となることを避けるために、フローティングゲートＦＧと同じ階層の１層目のPoly-Si 層とコントロールゲートＣＧと同じ階層の２層目のPoly-Si 層とを短絡する必要がある。現在主流である通常の製法では、２つのPoly-Si 層を短絡するために、１層目のPoly-Si 層は、通常、ストリングごとに分割せずにコントロールゲートとともにパターニングし、複数本のストリングで１箇所の短絡用コンタクトを介して上層側の１層目のPoly-Si 層と短絡する方式がとられる。
しかし、ＳＴＩ構造とした文献（１）の方法では、図２（ｃ）に示すように、１層目のPoly-Si 層１２をマスクとしてトレンチＴの形成が行われるため、必然的に図１に示す選択トランジスタにおいても１層目のPoly-Si 層をカットする必要性が生ずる。この１層目のPoly-Si 層が分断されることにともなって、複数本のストリングで１箇所の短絡用のコンタクトを設けるということができず、ストリング１本ごとに短絡する方法が必要となる。しかし、文献（１）ではその方法は記載されていない。
【００１４】
以上より、文献（１）に示すＮＡＮＤ型フラッシュメモリの製造方法は微細化に適しているが、実用化に際しては幾つかの課題を抱えており、この課題を解決するための新たな製造方法が切望されていた。
【００１５】
本発明は、このような実情に鑑みてなされ、データ書き込み、消去特性等の均一性が高く、かつ信頼性に優れたＳＴＩの素子分離構造を有する半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の半導体記憶装置の製造方法では、フローティングゲートの形成に際し、ゲート絶縁膜を介して半導体基板の表面に面する第１の導電層を行方向に分離するかたちで形成し、第１の導電層の分離間隔内の半導体基板部分を表出させ、表出した半導体基板部分にトレンチを形成し、当該トレンチ内および前記第１の導電層の分離間隔内を絶縁物で埋め込み、前記絶縁物を埋め込んだ後、前記第１の導電層の前記行方向における幅途中から少なくとも一方端側に隣接する前記絶縁物の上面に延在するかたちでエッチングストップ層を形成し、その後、第２の導電層を、前記第１の導電層上に電気的に接続させて形成し、その後、前記エッチングストップ層を前記第１の導電層との間に部分的に介在させたまま、前記第１の導電層とともに前記フローティングゲートを構成する第２の導電層のパターンニングを行ない、その後、前記第２の導電層と前記絶縁物上に、中間絶縁膜とコントロールゲートを前記第１の導電層に接触させずに積層する。
【００１８】
第２の導電層を第１の導電層より幅広く形成すると、エッチングストップ層を設ける必要がなく好ましい。この場合においても、第２の導電層を例えばフォトリソグラフィの解像限界等で細くパターンニングするには、好適には、第２の導電層の下面の幅が上面よりも広くなるドライエッチングの条件を用いて行なう。また、他の好適な方法として、第１の導電層および第２の導電層の形成において、その少なくとも何れか一方のエッチングマスクパターンを位相シフタを有するフォトマスクを用いて形成する。なお、例えば選択成長により第２の導電層を形成するといった方法を採用すれば、第２の導電層を第１の導電層と同じ幅としたい場合でも、エッチングストップ層を設ける必要がない。
【００１９】
以上の本発明に係る半導体記憶装置の製造方法は、フローティングゲート（第１の導電層）をエッチングマスクとしてトレンチを形成するのでＳＴＩ構造の一種である。本発明の製造方法では、コントロールゲートとの重なり面積が第２の導電層の上面および側面の面積で決まることから、両ゲートの重なり面積は第２の導電層の成膜時の膜厚および加工精度等でほぼ決まり、この結果、絶縁物のエッチバック量で決まる従来の場合に比べ大幅にバラツキが抑制される。
【００２０】
以上の説明では、メモリトランジスタがフローティングゲートを有するスタックゲート構造の場合に限定されることを前提としたが、本発明の製造方法は、スタックゲート構造のほかに、単一な導電層によりゲート電極が構成される場合にも適用可能である。この場合、ゲート電極の形成に際し、犠牲層を半導体基板上に行または列方向の少なくとも一方方向に分離させて形成し、形成した犠牲層の分離間隔内の半導体基板部分を表出させ、表出した半導体基板部分にトレンチを形成し、当該トレンチ内および前記犠牲層の分離間隔内を絶縁物で埋め込んだ後、犠牲層を選択的に除去し、犠牲層の除去により表出する半導体基板上にゲート絶縁膜を含む膜を形成し、前記犠牲層の除去部分を埋め込み、かつ、当該犠牲層の除去部分より前記トレンチの離間方向両側に幅広く前記ゲート電極を形成する。
【００２１】
この単一層のゲート電極構造に適用可能な製造方法は、犠牲層をエッチングマクスとしてトレンチを形成する点で従来の方法および上記方法と異なる。このトレンチ形成後は、犠牲層を除去し、その犠牲層の除去部分にゲート絶縁膜を介してゲート電極を形成することから、従来のＳＴＩ構造と同様、トレンチがゲート電極に対し自己整合的に形成される。また、ゲート絶縁膜の形成が、トレンチをエッチングにより形成し内部に埋め込んだ絶縁物のエッチング後であることから、ゲート絶縁膜がプラズマに曝されることがない。
【００２２】
一方、選択トランジスタにおいて、第１の導電層と第２の導電層を容易に接続するために好適な方法として、列方向に直列接続される前記メモリトランジスタの列について前記第２の導電層を形成する際に、当該メモリトランジスタ列の両端にそれぞれ接続される選択トランジスタの形成領域において、前記第２の導電層を行方向に隣り合う選択トランジスタ間で分離しないようにすることができる。
この方法は、第２の導電層のパターンを行方向に隣り合う選択トランジスタ間で分離しないように設計するだけで達成でき、第１の導電層と第２の導電層を接続するために特別なフォトマスクおよびウェーハプロセスを必要としない。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置およびその製造方法を、実施例を示す図面を参照しながら詳細に説明する。
本発明が適用可能な半導体記憶装置について、セル方式に限定はなくＮＯＲ型等であってもよい。また、フローティングゲートを有するスタック型、単層型の何れも本発明の適用が可能である。本発明は、ＳＴＩ構造によるセル面積の縮小化が図り易く、ゲート絶縁膜を介して電荷が異動しその劣化防止の要請が強いＮＡＮＤ型フラッシュメモリに特に好適である。
【００２４】
第１実施例
図３（ａ）は、本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリの要部構成を示す平面図であり、図３（ｂ）は、図３（ａ）のIII −III 線に沿った概略断面図である。
図３（ａ）は、本発明の要部であるメモリトランジスタの１本のコントロールゲートＣＧ周囲を部分的に抜き出して示すものである。メモリアレイの基本的な構成は、図１の従来の場合とほぼ同様である。すなわち、フォトリソグラフィの解像限界Ｆのライン幅とスペース幅を有する平行ストライプ状にトレンチＴが配置され、このトレンチＴに対し、同じライン幅とスペース幅を有する平行ストライプ状のコントロールゲートＣＧが重ねられ、このトレンチＴとコントロールゲートＣＧに囲まれた半導体基板部分にソースおよびドレインに共通な不純物拡散領域４が形成されている。これによりメモリトランジスタの列（ストリング）が形成され、ストリングの一方端にドレイン選択トランジスタが接続され、他方端にソース選択トランジスタが接続され、各ドレイン選択トランジスタのドレイン領域５それぞれに、列方向に隣接する他のストリングと共有するビットコンタクト３が設けられている。
また、図３（ｂ）に示す断面構造において、トンネルゲート絶縁膜１１がトレンチＴ間に残るシリコン基板１０の表面上に形成され、またフローティングゲートＦＧ上に中間絶縁膜１５（ＯＮＯ膜等）とコントロールゲートＣＧが積層されていることは、図２の従来の場合と同様である。
【００２５】
本発明に係るＮＡＮＤ型フラッシュメモリが図１の従来の場合と異なるのは、フローティングゲートＦＧ部分である。
すなわち、図３（ｂ）に示すように、フローティングゲートＦＧが、フォトリソグラフィの解像限界Ｆの幅を有する第１導電層２０と、同じく解像限界Ｆの幅を有し第１の導電層２０で当該幅方向の一方にずれたかたちで接する第２導電層２１とから構成されている。両導電層２０，２１は、例えばポリシリコン等の同じ導電材料、或いはエッチング選択比がとれない異なる導電材料からなる。両導電層２０，２１の間には、第２導電層２１とともに下層側の第１導電層２０を覆うエッチングストッパ層２２が介在している。エッチングストッパ層２２は、酸化シリコン、窒化シリコン等の絶縁膜から構成される。トレンチＴ内に埋め込まれた絶縁物２３は第１導電層２０の上面付近まで達し、この絶縁物２３上にエッチングストッパ層２２が延在している。
【００２６】
つぎに、このような構成のＮＡＮＤ型フラッシュメモリの製造方法について、図４に示す各製造過程の断面図に沿って説明する。
図４（ａ）〜（ｃ）の工程は、従来例の図２（ａ）〜（ｄ）とほぼ同様である。すなわち、シリコン基板１０上にトンネルゲート酸化膜１１を成膜し、ラインとスペースの幅を解像限界Ｆで、トンネルゲート酸化膜１１上にフローティングゲートＦＧとなる層とレジストパターン１３との積層パターンを形成する。この積層パターンをマスクとして０．５μｍ程度の深さのトレンチＴを形成し、レジストパターン１３を除去後、トレンチＴ内を薄く熱酸化し、ＬＰ−ＣＶＤ法等によって酸化シリコン系の絶縁物２３を厚く堆積する。酸化シリコン系の絶縁物２３としては、例えばＴＥＯＳ(tetraethylorthosilicate) 膜が選択される。
従来例では、フローティングゲートＦＧとなる層１２の厚さは、後で積層されるコントロールゲートＦＧとの容量比を稼ぐために４００ｎｍ程度必要である。これに対し、本実施例におけるフローティングゲートＦＧとなる層２０ａは、構造上、フローティングゲートＦＧの下層部分（第１導電層２０）となるにすぎず、後で積層されるコントロールゲートＦＧと積極的に容量結合されない。したがって、本実施例におけるフローティングゲートＦＧとなる層（第１導電層２０ａ）の厚さは、例えば１００ｎｍ程度で十分である。
【００２７】
図４（ｄ）では、トレンチＴを埋め込むために堆積された酸化シリコン系の絶縁物２３の表面側を第１導電層２０ａの上面が表出するまで除去し、表面の平坦化を行なう。この平坦化は、化学的機械研磨（ＣＭＰ）を単独で、またはＣＭＰとエッチバックを組み合わせて行なうことにより達成される。これにより、酸化シリコン系の絶縁物２３がトレンチＴおよび第１導電層２０の分離間隔内に埋め込まれたかたちで分離される。
【００２８】
図４（ｅ）では、窒化シリコン等の膜を例えば３０ｎｍほど成膜し、この膜をフォトレジストパターンをマスクとしてパターンニングする。これにより、ラインとスペースの幅が解像限界Ｆである平行ストライプ状のエッチングマスク層２２が、第１導電層２０に対し幅方向の一部をオーバラップさせたかたちで形成される。このオーバラップ幅は、次の図４（ｆ）の工程後に第１導電層２０が表面に露出しない値に設定される。また、この幅は第１導電層２０と後に積層される第２導電層２１との接触面積を決定するため、両導電層２０，２１が電気的に十分に接続されることを考慮する必要がある。
【００２９】
図４（ｆ）では、第１導電層２０の表面に薄く残っている酸化膜をフッ酸（ＨＦ）系のエッチング液により取り除いた後、第２導電層２１となるポリシリコン等の膜を成膜し、この膜をフォトレジストパターンをマスクとしてパターンニングする。この第２導電層２１のパターンニングも、ラインとスペースの幅が解像限界Ｆである平行ストライプ状にパターンニングするが、第１導電層２０と重なる位置から幅方向の他端側に所定距離ずらして行なう。この幅方向にずらす量は、フォトレジストパターンの形成や加工時のバラツキによって、既に形成してある第１導電層２０が表面に露出しない値に設定される。このため、第２導電層２１は、そのエッチングマスク層２２に接しない他端部分が前記絶縁物１４上に延在し、エッチングマスク層２２とともに第１導電層２０の表面を覆うたかたちで形成される。
【００３０】
図４（ｇ）では、例えばＯＮＯ(Oxide-Nitride-Oxide) 膜からなる中間絶縁膜１５を全面に成膜する。
図４（ｈ）では、例えばポリシリコンまたはポリサイド(Polycide)等からなるコントロールゲートＣＧとなる層１６を全面に堆積する。コントロールゲートＣＧとなる層１６上に、フォトレジストのパターンを、フローティングゲートＦＧに対し直交する方向に長くライン状に形成する。このレジストパターンをマスクとしてドライエッチングを行ない、コントロールゲートＣＧを形成する。このドライエッチングの際、下地の中間絶縁膜１５およびフローティングゲートＦＧも同時にカットされ、この結果、図１に示すように、メモリトランジスタごとに分離したかたちでフローティングゲートＦＧが形成される。
【００３１】
以後の工程、即ちゲートおよびトレンチＴに対し自己整合的に行なうソースおよびドレイン領域４〜６の形成、層間膜の形成、ビット線となるアルミニウム（Ａｌ）配線、オーバーコート膜形成等は、通常のフラッシュメモリの製造方法と同様である。
【００３２】
なお、上記説明では、第１導電層２０、第２導電層２１およびエッチングストップ層２２は、ラインとスペースの幅が解像限界Ｆである平行ストライプ状に形成するとした。これは、セル面積縮小のために好ましいからであるが、本発明では、これら３つの層２０〜２２のラインとスペースの幅を揃える必要は必ずしもなく、また、その値も解像限界Ｆに限定されない。
【００３３】
本発明におけるエッチングストップ層２２は、第２導電層２１の少なくとも一方端部に接し、第２導電層２１とともに第１導電層２０の上面を覆っていればよい。このため、エッチングストップ層２２の形成は、例えば位相シフト法等を用いることによって解像限界Ｆ以下のスペース幅で行い、エッチングストップ層２２が第２導電層２１の幅方向の両端部に接するようにしてもよい。この場合、エッチングストップ層２２と第２導電層２１の重ね幅を図４の場合の半分とすれば、図４の場合と同じ第１導電層２０と第２導電層２１との接触面積を確保することができる。
【００３４】
また、第２導電層２１の形成方法は、フォトリソグラフィ加工技術に限定されない。たとえば、図４（ｄ）の段階で表面に露出した第１導電層２０上に、同一幅の第２導電層２１を選択成長によって形成することができる。この場合、エッチングストップ層２２は設ける必要がない。
【００３５】
以上述べてきた本実施例の製造方法では、絶縁物２３の表面側を除去しながら行なう平坦化の際に第１導電層２０がストッパとなるので、トレンチＴに埋め込まれる絶縁物２３は第１導電層２０と同じ高さに揃えられる。このため、従来例のように、絶縁物２３の埋め込み高さがばらつくことがない。また、フローティングゲートＦＧとコントロールゲートの重なり面積は、第２導電層２１の表面（上面および側面）によって決定される。この結果、従来例のように、コントロールゲートＣＧと、フローティングゲートＦＧまたはシリコン基板１０の間の容量比が大きくばらつくことがない。
【００３６】
また、フォトリソグラフィ加工技術によって第２導電層２１を第１導電層２０と同じ幅で形成したい場合には、エッチングストップ層２２を介在させることによって、前記容量比がばらつくことを防止できる。すなわち、エッチングストップ層２２を介在させたまま第２導電層２１をエッチングすると、そのエッチングマスクのパターン形成時に合わせ余裕が生じる。このため、多少のマスク合わせズレがあっても、下層側の第１導電層２０が部分的に掘られることがなく、この結果、フローティングゲートＦＧとコントロールゲートの重なり面積、即ち前記容量比について高均一性が保証される。
【００３７】
第２実施例
図５（ａ）〜（ｃ）は、本発明の第２実施例に係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す断面図である。この図５（ａ）〜（ｃ）は、第１実施例を示す図４において、それぞれ図４（ｆ）〜（ｈ）に対応する。図４（ｅ）に対応する工程は、本実施例には存在しない。また、図５（ａ）より前の工程は、図４（ａ）〜（ｄ）と同じであり、ここでの説明は省略する。
【００３８】
図５（ａ）では、まず、第１導電層２０の表面に薄く残っている酸化膜をフッ酸（ＨＦ）系のエッチング液により取り除いた後、第２導電層２４となるポリシリコン等の膜を３００ｎｍ程度成膜し、この膜上に図示せぬフォトレジストパターンを形成する。このフォトレジストパターンは、第１導電層２０と同じフォトマスクを用いて、ラインとスペースの幅が解像限界Ｆである平行ストライプ状にパターンニングされる。つぎに、形成したフォトレジストパターンをマスクとして、ポリシリコン等の膜をエッチングし、第２導電層２４を形成する。このエッチングは、加工面の側壁に重合物等の保護膜が付着する程度がエッチング中に変化するように、例えばエッチングガスの流量比等を調整しながら行なう。このエッチングにより形成された第２導電層２４は、図５（ａ）に示すようにエッチング面がテーパ形状となる。この結果、第１導電層２０に対する第２導電層２４の合わせ余裕が生じ、ある程度のマスク合わせズレが生じても、第２導電層２４のエッチング時に第１導電層が掘れることがない。
【００３９】
その後は、第１実施例と同様に、中間絶縁膜１５全面に成膜し（図５（ｂ））、コントロールゲートＣＧとなる層１６を全面に堆積したのち、中間絶縁膜１５およびフローティングゲートＦＧとともに加工してコントロールゲートＣＧを形成する。また、常法にしたがって、ソースおよびドレイン領域４〜６の形成、層間膜の形成、ビット線となるアルミニウム（Ａｌ）配線、オーバーコート膜形成等の諸工程を行なう、フラッシュメモリを完成させる。
【００４０】
本実施例は、第２導電層２４の形成に際し、第１導電層２０に対する合わせ余裕が生じフローティングゲート構造の結合容量比を均一にできるといった第１実施例と同様な効果を奏する。その際、第１実施例のようにエッチングストップ層２２を形成しなくともよく、また、第２導電層２４と第１導電層２０のパターンニング工程のフォトマスクを共通化できることから、第１の実施例に比べ工程の簡略化および製造コストの削減を図ることができる。
【００４１】
第３実施例
図６（ａ）〜（ｃ）は、本発明の第３実施例に係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す断面図である。この図６（ａ）〜（ｃ）は、第１実施例を示す図４においてそれぞれ図４（ｆ）〜（ｈ）に対応し、図６（ａ）より前の工程は図４（ａ）〜（ｄ）と同じであることは、第２実施例と同様である。
【００４２】
図５（ａ）では、第１導電層２０表面のライトエッチング後、第２導電層２５となるポリシリコン等の膜を３００ｎｍ程度成膜し、この膜上に図示せぬフォトレジストパターンを形成する。本実施例におけるフォトレジストパターンの形成は、フォトリソグラフィにおいて位相シフト法を用いることにより、レジストのライン幅よりも、スペースの幅の方が小さくなるように行なう。
【００４３】
図７は、この時用いる位相シフトマスクの一例として、シフター端遮光方式を用いた場合のフォトマスクのパターンを示す。また、図８は、図７のIV−IV線に沿った断面においてパターン転写の様子を示す説明図、図９は図７のフォトマスクを用いた露光後のレジストパターンの平面図である。なお、図７と図９は、図１に示すメモリアレイ部分に対応したフォトマスクとレジストのパターン図である。
【００４４】
図７に示すフォトマスク３０は、メモリトランジスタ列が形成される領域に、透過光の位相を１８０度反転させる１８０度位相シフタ３１が列方向にライン状に２本配置され、そのスペース部分が位相ずれなしに光を透過させる光透過部３２（通常、石英ガラス）となっている。１８０度位相シフタ３１および光透過部３２の幅は、それぞれ解像限界Ｆの２倍となっている。一方、選択トランジスタが形成される領域には、クロム（Ｃｒ）等からなる遮光部３３でマスキングされている。
【００４５】
シフタ遮光方式では、図８に示すように、１８０度位相シフタ３１によって、その光透過部３２との境界で１８０度位相が異なる光が打ち消しあうことから（図８（ｂ））、境界付近で光強度が急激に低下する（図８（ｃ））。したがって、図８（ｄ）に示すように、パターン転写後のレジストには、１８０度位相シフタ３１のエッジの数だけレジストの抜きパターンが形成される。このとき、レジストパターンのピッチは２Ｆのままであるが、レジストの残しパターンの幅は下解像限界Ｆより大きく、抜きパターン（スペース）の幅は解像限界Ｆより小さくなる。
【００４６】
この位相シフト法を用いて第２導電層２５のエッチングマスクとしてのフォトレジストパターンを実際に形成した図９では、メモリトランジスタ列が形成される領域におけるトレンチＴの上方に幅が狭い抜きパターン２６が形成される。また、選択トランジスタが形成される領域は、遮光部３３でマスクングされたことによって、パターンが形成されない。
形成したフォトレジストパターンをマスクとして、ポリシリコン等の膜をエッチングする。これにより、メモリトランジスタ列が形成される領域では、図６（ａ）の断面で見ると、第１導電層２０の上面を多いフォトリソグラフィの解像限界Ｆよりも狭い幅で分断されたかたちで第２導電層２５が形成される。
【００４７】
その後は、第１実施例と同様に、中間絶縁膜１５全面に成膜し（図６（ｂ））、コントロールゲートＣＧとなる層１６を全面に堆積したのち（図６（ｃ））、中間絶縁膜１５およびフローティングゲートＦＧとともに加工してコントロールゲートＣＧを形成する。このコントロールゲートＣＧと同時に、選択トランジスタのゲート電極１，２も形成される。このとき、図９に示す抜きパターン２６の有無によって、第１導電層２０およびメモリトランジスタにおける第２導電層２５はメモリトランジスタごとに分離されるが、選択トランジスタにおける第２導電層はゲート電極１または２と同じパターン形状であり行方向に分離されない。したがって、選択トランジスタをフローティングゲート構造としないための現在主流となっているゲート短絡方式、即ち複数本のストリングで１箇所の短絡用コンタクトを介して第２導電層２５とゲート電極１または２と短絡する方式を採用することができる。
なお、ソースおよびドレイン領域４〜６の形成、層間膜の形成、ビット線となるアルミニウム（Ａｌ）配線、オーバーコート膜形成等、フラッシュメモリを完成させるまでの他の諸工程は従来法に従う。
【００４８】
本発明は、位相シフト法を何れの導電層に適用するかについて制限はない。したがって、第１の導電層のパターン形成に適用する、或いは第１の導電層と第２の導電層の両方に適用することも可能である。
【００４９】
図１０は、位相シフト法を第１の導電層のパターン形成に適用した場合の各製造過程を示す断面図である。図１０（ａ）〜（ｇ）は、それぞれ図４の（ａ）〜（ｄ）および図４（ｆ）〜（ｈ）に対応する。
この変形例では、図１０（ｂ）において、上述した位相シフト法を用いて、レジストパターン１３と第１導電層２７との積層パターンを形成する。これにより、フォトリソグラフィの解像限界Ｆより小さいライン幅で、Ｆより大きなスペース幅の第１導電層２７がパターンニングされる。そして、図１０の形成工程において、この第１導電層２７の幅中心に合わせて、第２導電層２１を通常のフォトリソグラフィ加工技術を用いて形成する。この第２導電層２１の幅およびスペースはともに解像限界Ｆなので、これにより第１導電層２７の上面が覆われる。他の工程、即ち図１０（ａ），（ｃ），（ｄ），（ｆ），（ｇ）等は、図４の第１実施例の場合と同様である。
【００５０】
図１１は、位相シフト法を第１の導電層と第２の導電層の両方に適用した場合の各製造過程を示す断面図である。
この変形例が図６の本実施例の場合と異なる点は、この図１１より前の工程において、図１０（ｂ）同様に、位相シフト法を用いて、第１導電層２７をフォトリソグラフィの解像限界Ｆより小さいライン幅、Ｆより大きなスペース幅で形成することである。その後、トレンチＴの形成、絶縁物２３の埋め込みおよび平坦化を行った後、図６と同様にして、第２の導電層２５を解像限界Ｆより大きなライン幅、Ｆより小さなスペース幅で形成し（図１１（ａ））、中間絶縁膜１５とコントロールゲートＣＧとなる膜１６を成膜し、加工する（図１１（ｂ），（ｃ））。
この変形例では、第１の導電層と第２の導電層のそれぞれについて適用される位相シフト法によってライン幅が逆方向にシフトされるので、図６の本実施例或いは図１０の先の変形例に比べ、第２導電層のマスクアライメントの余裕が大きく第１導電層が表面に露出し難いといった利点がある。また、コントロールゲートと、フローティングゲートまたはシリコン基板間の容量比はチャネル形成領域の面積と第２導電層の表面（上面および側面）の面積との面積比でおおよそ見積もることができるが、この変形例では、第１導電層のライン幅を小さくしたことに応じてチャネル形成領域の面積が相対的に小さく、その分、当該容量比を大きく設定することが可能である。
【００５１】
以上述べてきた本実施例および変形例は、第２導電層の形成に際し、第１導電層に対するマスクアライメントの余裕が生じフローティングゲート構造の結合容量比を均一にできるといった第１実施例と同様な効果を奏する。また、第２実施例と同様、第１実施例のようにエッチングストップ層２２を形成しなくてもよい。第２実施例では、第２導電層２４のテーパ形状を実現するのにエッチング条件を調整して行なった場合等にあっては、テーパ形状を均一にできず前記容量比を決める第２導電層２４の表面積が若干ばらつくことが予想される。本実施例では、位相シフト法を用いることによって精度よいパターンニングを達成することができる。
【００５２】
第４実施例
上述した３つの実施例は、フローティングゲート構造を有するメモリトランジスタについて、その結合容量比の均一化に寄与するものであった。本実施例は、結合容量比の均一化が図れる上、ゲート絶縁膜の劣化防止を図ることができる単層のゲート電極構造及びその製造方法に関するものである。
【００５３】
図１２は、本実施例に係るＮＡＮＤ型フラッシュメモリの各製造過程を示す断面図である。
図１２（ａ）〜（ｄ）では、図４の第１実施例の場合とほぼ同様な工程を経て、トレンチＴの形成、絶縁物２３の埋め込みおよび平坦化を行なう。ただし、本実施例では、１２（ａ）のシリコン基板１０表面に成膜する酸化シリコン等の絶縁膜２８は、後で除去するものであり、図４のトンネルゲート絶縁膜１１とは異なる。また、トレンチＴのエッチングマスクの下層部は、後で除去する犠牲層２９である。犠牲層２９は、トレンチＴ内に埋め込まれる絶縁物２３とはエッチング選択比がとれる材料、例えば窒化シリコン膜から構成される。この絶縁膜２８は、シリコン基板１０との密着性等を考慮して犠牲層２９との間に介在させるものであり、省略も可能である。
【００５４】
平坦化後、図１２（ｅ）では、上記犠牲層２９をホットりん酸等により選択的に除去し、続いてシリコン基板１０表面の酸化膜等をフッ酸系のエッチング液によって除去する。これにより、トレンチＴ内に埋め込まれた絶縁物２３が、前記絶縁膜２８と犠牲層２９の合計の厚さだけシリコン基板１０表面から突出することとなる。本実施例では、この絶縁物２３の突出部分の間隔内で表出したシリコン基板１０の表面に、熱酸化によるトンネルゲート絶縁膜１１の形成を行う（図１２（ｆ））。
【００５５】
図１２（ｇ）では、フローティングゲートＦＧとなる膜を、絶縁物２３の突出部分による凹部空間を完全に埋め込むようにして３００ｎｍ程度成膜する。この膜を、図５（ａ）の第２実施例と同様な方法によって列方向のストライプ状にパターンニングする。この結果、フローティングゲートＦＧは、そのライン幅両側にテーパが形成され、その裾部分がライン幅両側とも絶縁物２３の突出部分上に延在することとなる。
その後は、上述した他の実施例と同様、中間絶縁膜１５とコントロールゲートＣＧを積層し、所定形状に加工した後、ソースおよびドレイン領域４〜６の形成等を行なってフラッシュメモリを完成させる。
【００５６】
本実施例では、フローティングゲートＦＧおよび犠牲層２９のパターンニング工程において、位相シフト法を用いた種々の変形が考えられる。具体的な位相シフト方法の適用の仕方は、既に第３実施例で詳しく述べたので、ここではフローティングゲートＦＧ形成後の断面図を図１３に示すのみとし、重複する説明は行なわない。ここで、図１３（ａ）は犠牲層２９のパターンニングを通常のフォトリソグラフィによって行うことによって、フローティングゲートＦＧの下層部について、そのライン幅とスペース幅をともに解像限界Ｆとする一方、フローティングゲートＦＧのパターンニングを位相シフト法を用いて行なうことによって、フローティングゲートＦＧの上層部について、そのライン幅をＦより大きくスペース幅がＦより小さくする場合である。図１３（ｂ）は、逆に犠牲層２９のパターンニングにのみ位相シフト法を用いることによって、フローティングゲートＦＧについて、その下層部のライン幅をＦより小さくスペース幅をＦより大きくし、上層部のライン幅とスペース幅をともにＦとする場合である。図１３（ｃ）は、犠牲層２９とフローティングゲートＦＧの両パターンニングとも位相シフト法を用いることによって、フローティングゲートＦＧについて、その下層部のライン幅をＦより小さくスペース幅をＦより大きくし、上層部のライン幅をＦより大きくスペース幅をＦより小さくする場合である。
【００５７】
なお、以上の本実施例の説明はフローティングゲート構造のメモリトランジスタを有するＮＡＮＤ型フラッシュメモリについて行なったが、本発明によるゲート絶縁膜の劣化防止効果は、単層電極構造を有するトランジスタについても得られるものである。したがって、本実施例の製造方法は、ＭＮＯＳ(Metal-Nitride-Oxide Semiconductor) ，ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) といった他の不揮発性記憶素子をメモリトランジスタに有する半導体記憶装置に適用可能である。この場合、図１２（ｆ）後にゲート絶縁膜１１上に窒化シリコン膜等の所定の絶縁膜を積層する工程が追加され、また図１２（ｈ）の中間絶縁膜１５とフローティングゲートＦＧとなる層１６の堆積は行なわない。
【００５８】
本実施例によれば、絶縁物２３の上面が平坦化によって揃っていることから、絶縁物２３より上方のフローティングゲートＦＧの表面積がほぼ一定となり、この結果、フローティングゲート構造の結合容量比の均一化が図れる。また、トンネルゲート絶縁膜１１の形成がトレンチＴの形成後に行われるので、従来例および従前の実施例のように、トレンチＴ形成時にトンネルゲート絶縁膜１１がプラズマに直接曝されることがない。また、トレンチＴ形成時のエッチングマスクは絶縁物であることから、トレンチ形成時、及びその後のエッチバックやＣＭＰ等の平坦化の際に帯電することがない。そのため、トンネルゲート酸化膜１１にダメージが導入されることを構造的に回避でき、信頼性の高いトンネルゲート酸化膜１１の形成が可能となる。さらに、上記種々の効果を得ることができるにもかかわらず、従来例と同様に単一の導電層からフローティングゲートＦＧを形成できることから、従前の実施例のように２つの導電層間のパターンズレの心配がなく、工程の簡略化も可能である。
【００５９】
最後に、本発明における選択トランジスタの短絡方法について、若干の説明を補足しておく。
従来技術の課題で述べたように、ＳＴＩによる素子分離方法ではフローティングゲートＦＧがトレンチＴのエッチングマスクとして使用されることから、前記文献（１）に示す製法では、選択トランジスタにおいてもフローティングゲートＦＧとなる層が行方向に分断され、複数のストリング間で一括してフローティングゲートＦＧを上層側のゲート電極層と短絡することは困難であった。
この複数のストリング間で一括してゲート電極の短絡が可能な方法は、第３実施例で既に詳しく述べた。このゲート短絡方法は、第３実施例以外にも全ての実施例において適用可能である。なぜなら、本発明の第１実施例および第２実施例のフローティングゲートＦＧは第１導電層と第２導電層の積層構造を有しており、下層側の第１の導電層が行方向に分断されトレンチＴのエッチングマスクとして使用されるので、上層側の第２の導電層は行方向に分断する必要がないからである。したがって、第２導電層のマスクパターンにおいて、図７の如く選択トランジスタ領域をマスキングする等によって、図９に示すように、この領域全体がフォトレジストで保護され、この結果、選択トランジスタのフローティングゲート層は行方向に分断されない。一方、第４実施例においては、フローティングゲートＦＧは単層構造であるが、この場合のトレンチＴのエッチングマスクは犠牲層２９であり、フローティングゲートＦＧ形成前に既にトレンチＴの形成が終了しているため、同様にしてフォトマスクのパターン設計段階で選択トランジスタのフローティングゲート層が行方向に分断されないようにすることが可能となる。
【００６０】
【発明の効果】
以上説明してきたように、本発明に係る半導体記憶装置の製造方法によれば、トレンチ内に埋め込まれた絶縁物の上面を揃えることができ、その上方側へ突出するフローティングゲート部分と絶縁物上に中間絶縁層とコントロールゲートが積層されていることから、スタックゲート構造における結合容量比の均一性が極めて高い。
絶縁物の上面位置を境にフローティングゲートが第１の導電層に第２導電層を重ねて形成された２層構造の場合、エッチングストップ層を介在させたり、上層側の第２の導電層を下層側の第１の導電層より幅広に形成することによって、第２の導電層のパターンニング時のアライメントずれ等による第１の導電層のエッチングが有効に防止され、このエッチングによって結合容量比の均一性を損なうことがない。
【００６１】
また、フローティングゲートが単層構造の場合、その直下のゲート絶縁膜がトイレンチ形成後に成膜されることから、その劣化が防止され信頼性が高い。
【００６２】
さらに、第２導電層および単層構造のフローティングゲートは、トレンチ形成時のエッチングマスクとして使用されないことから、選択トランジスタの形成領域において行方向に分断しないことができる。したがって、コントロールゲートを有する場合は、複数のストリング間で一括して行なう第２導電層とコントロールゲートとの短絡方式が採用できる。
【００６３】
よって、本発明により、データ書き込み、消去特性等の均一性が高く、かつ信頼性に優れたＳＴＩの素子分離構造を有する半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】図１は、従来のＮＡＮＤ型フラッシュメモリのメモリアレイの平面図である。
【図２】図２（ａ）〜（ｇ）は、図１のメモリアレイの各製造過程を示す図１中のII−II線に沿った断面図である。
【図３】図３（ａ）は、本発明の第１実施例に係るＮＡＮＤ型フラッシュメモリの要部構成を示す平面図である。図３（ｂ）は、図３（ａ）のIII −III 線に沿った概略断面図である。
【図４】図４は、図３のＮＡＮＤ型フラッシュメモリの各製造過程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第２実施例に係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第３実施例に係るＮＡＮＤ型フラシュメモリの製造過程の一部を示す断面図である。
【図７】図７は、図６（ａ）の工程で用いる位相シフトマスクの一例として、シフター端遮光方式を用いた場合のフォトマスクのパターン図である。
【図８】図８は、図７のIV−IV線に沿った断面においてパターン転写の様子を示す説明図である。
【図９】図９は、図７のフォトマスクを用いた露光後のレジストパターンの平面図である。
【図１０】図１０は、第３実施例の変形として、位相シフト法を第１の導電層のパターン形成に適用した場合の各製造過程を示す断面図である。
【図１１】図１１は、第３実施例の変形として、位相シフト法を第１の導電層と第２の導電層の両方に適用した場合の各製造過程を示す断面図である。
【図１２】図１２は、本発明の第４実施例に係るＮＡＮＤ型フラッシュメモリの各製造過程を示す断面図である。
【図１３】図１３は、第３実施例の変形例を示すフローティングゲート形成後の断面図であり、図１３（ａ）はフローティングゲートのパターンニングに位相シフト法を用いる場合である。図１３（ｂ）は、犠牲層のパターンニングに位相シフト法を用いる場合である。図１３（ｃ）は、犠牲層とフローティングゲート双方のパターンニングに位相シフト法を用いる場合である。
【符号の説明】
１…ドレイン選択トランジスタのゲート電極、２…ソース選択トランジスタのゲート電極、３…ビットコンタクト、４…ソースおよびドレインに共通な不純物拡散領域、５…ドレイン領域、６…ソース領域、１０…シリコン基板、１１…トンネルゲート絶縁膜、１５…中間絶縁膜、１６…コントロールゲートとなる層、２０，２７…第１導電層、２１，２４，２５…第２導電層、２２…エッチングストップ層、２３…絶縁物、２６…フォトレジストの抜きパターン、２８…絶縁膜、２９…犠牲層、３０…フォトマスク、３１…１８０度位相シフタ、３２…光透過部、３３…遮光部、ＣＧ…コントロールゲート、ＦＧ…グローティングゲート、Ｆ…フォトリソグラフィの解像限界、Ｔ…トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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