(57)【特許請求の範囲】
【請求項１】
ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号を、該ＵＴＯＰＩＡレベル２バスと異なるインタフェースのバスの物理レイヤ処理部に入力するための変換回路であって、
前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号のうち、該データ中の送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する抽出手段と、
該抽出したモデム番号と前記アドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）とをヘッダの割り当てられたビット領域に書き込み、かつ、前記データを含む、前記物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段と
を有し、該生成したセルを前記物理レイヤ処理部へ出力することを特徴とする変換回路。
【請求項２】
前記抽出手段は、前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ中のセルヘッダ内部のＶＰＩ／ＶＣＩから前記送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する手段であり、
前記セル生成手段は、前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信された前記アドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）を所定段数シフトするシフト回路と、前記抽出手段により抽出された前記モデム番号（ＰＨＹＩＤ）と前記シフト回路から出力された前記アドレス（ＳＨＦＮｏ）とを同時にラッチするラッチ回路と、前記ラッチ回路から出力されたアドレス及びモデム番号を、前記物理レイヤ処理部がアドレスとして認識するヘッダの割り当てられたビット領域のタイミングで出力すると共に、前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信された前記データを所定のタイミングで出力するセレクタ回路とからなり、該セレクタ回路から前記物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを出力することを特徴とする請求項１記載の変換回路。
【請求項３】
ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルを、該ＵＴＯＰＩＡレベル２バスと異なるインタフェースのバスの物理レイヤ処理部に入力するための変換回路であって、
前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを抽出する抽出手段と、
前記抽出手段により抽出された前記モデム番号及び送信先のアドレスを、ヘッダの割り当てられたビット領域に書き込み、かつ、前記送信されたセル中のデータを含む、前記物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段と
を有し、該生成したセルを前記物理レイヤ処理部へ出力することを特徴とする変換回路。
【請求項４】
前記抽出手段は、前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセル中のセルヘッダ内部のＶＰＩ／ＶＣＩから前記送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と前記送信先のアドレス（ＳＨＦＮｏ）とを抽出する手段であることを特徴とする請求項３記載の変換回路。
【請求項５】
バス全体のマスターとなるＡＴＭレイヤ処理部と、該ＡＴＭレイヤ処理部とはバスのインタフェースが異なり、入力セルをシリアルに変換する第１の物理レイヤ処理部とを少なくとも有する第１のシェルフと、データを受信する複数のモデムと、前記第１のシェルフから出力されたセルを受信し、前記モデムのうち受信セル中のアドレスに基づく特定のモデムに該受信セルのデータを送信する第２の物理レイヤ処理部とから構成された複数の第２のシェルフとからなり、前記第１のシェルフと前記複数の第２のシェルフ間は前記第１の物理レイヤ処理部と複数の前記第２の物理レイヤ処理部の間でシリアル接続され、この間のシリアルラインは特別なアドレス情報を伝える手段を別途設けず、各第２のシェルフは、該第２の物理レイヤ処理部で受信セル内部のアドレス情報からアドレスを抽出し、該抽出アドレスのモデムに対してセルを送信するシステムに適用され、前記第１のシェルフ内に設けられる変換回路であって、
前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号のうち、該データ中の送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する抽出手段と、
該抽出したモデム番号と前記アドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）とをヘッダの割り当てられたビット領域に書き込み、かつ、前記データを含む、前記第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段と
を有し、該セル生成手段により生成されたセルを前記第１の物理レイヤ処理部に対して出力することを特徴とする変換回路。
【請求項６】
バス全体のマスターとなるＡＴＭレイヤ処理部と、該ＡＴＭレイヤ処理部とはバスのインタフェースが異なり、入力セルをシリアルに変換する第１の物理レイヤ処理部とを少なくとも有する第１のシェルフと、データを受信する複数のモデムと、前記第１のシェルフから出力されたセルを受信し、前記モデムのうち受信セル中のアドレスに基づく特定のモデムに該受信セルのデータを送信する第２の物理レイヤ処理部とから構成された複数の第２のシェルフとからなり、前記第１のシェルフと前記複数の第２のシェルフ間は前記第１の物理レイヤ処理部と複数の前記第２の物理レイヤ処理部の間でシリアル接続され、この間のシリアルラインは特別なアドレス情報を伝える手段を別途設けず、各第２のシェルフは、該第２の物理レイヤ処理部で受信セル内部のアドレス情報からアドレスを抽出し、該抽出アドレスのモデムに対してセルを送信するシステムに適用され、前記第１のシェルフ内に設けられる変換回路であって、
前記ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを抽出する抽出手段と、
前記抽出手段により抽出された前記モデム番号及び送信先のアドレスを、ヘッダの割り当てられたビット領域に書き込み、かつ、前記送信されたセル中のデータを含む、前記第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段と
を有し、該生成したセルを前記第１の物理レイヤ処理部へ出力することを特徴とする変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は変換回路に係り、特にＡＴＭ（Asynchronous Transfer Mode:非同期転送モード）通信システムにおける電気的なインタフェース仕様であるＵＴＯＰＩＡ（Universal Test & Operations PHY Interface for ATM）で規定されたバスとの接続を行うためのＵＴＯＰＩＡ変換を行う変換回路に関する。
【０００２】
【従来の技術】
従来、ＡＴＭ（Asynchronous Transfer Mode:非同期転送モード）通信システムにおけるＡＴＭレイヤと物理レイヤ（ＰＨＹ：Physical layer）との間のインタフェースとして、ＡＴＭフォーラムにより「ＵＴＯＰＩＡ」と称する仕様（詳細はThe ATM Forum Technical Committee Utopia Level 2を参照）が規定されている。このＵＴＯＰＩＡでは、ＵＴＯＰＩＡレベル２バスというインタフェースバスが規定されている。
【０００３】
ＵＴＯＰＩＡは拡張性の高い仕様になっており、様々なデバイスメーカーによって機能追加されている。例えば、セルフォーマットのヘッダ内に送信先アドレスを設けているインタフェースでは、送信先モデムのアドレスをセルヘッダに割り当てられたシェルフ内ＵＴＯＰＩＡアドレスとシェルフ番号で識別でき、シェルフの増設が可能であるため、大規模な通信システムを容易に実現できるようになっている。ここで、シェルフとは、物理的に分離されているユニットをいう。
【０００４】
【発明が解決しようとする課題】
しかし、上記のインタフェースによるシェルフはＡＴＭレイヤ処理部、物理レイヤ処理部共に同一メーカーのデバイスセットとして市販されており、ＵＴＯＰＩＡレベル２準拠のＡＴＭレイヤ処理部とインタフェースの違う物理レイヤ処理部とを接続することができない。また、他の機能（セルバッファ増加やスイッチング容量増加等）を追加することが困難であるため、機能的に限定されたバス構成となってしまう。
【０００５】
本発明は、以上の点に鑑みなされたもので、ＵＴＯＰＩＡレベル２バス準拠であるＡＴＭレイヤ処理部とインタフェースの違う物理レイヤ処理部とを接続できる変換回路を提供することを目的とする。
【０００６】
また、本発明の他の目的は、バス構成の拡張性が容易に実現できる変換回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、第１の発明の変換回路は、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号を、ＵＴＯＰＩＡレベル２バスと異なるインタフェースのバスの物理レイヤ処理部に入力するための変換回路であって、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号のうち、データ中の送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する抽出手段と、抽出したモデム番号とアドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）とをヘッダの割り当てられたビット領域に書き込み、かつ、データを含む、物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段とを有し、生成したセルを物理レイヤ処理部へ出力する構成としたものである。
【０００８】
この発明では、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号から得た、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを、ヘッダの割り当てられたビット領域に埋め込まれた、物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成することができる。
【０００９】
また、上記の目的を達成するため、第２の発明の変換回路は、第１の発明における抽出手段を、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ中のセルヘッダ内部のＶＰＩ／ＶＣＩから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する手段とし、第１の発明におけるセル生成手段を、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたアドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）を所定段数シフトするシフト回路と、抽出手段により抽出されたモデム番号（ＰＨＹＩＤ）とシフト回路から出力されたアドレス（ＳＨＦＮｏ）とを同時にラッチするラッチ回路と、ラッチ回路から出力されたアドレス及びモデム番号を、物理レイヤ処理部がアドレスとして認識するヘッダの割り当てられたビット領域のタイミングで出力すると共に、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータを所定のタイミングで出力するセレクタ回路とからなる構成としたものである。この発明では、セレクタ回路から物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを出力することができる。
【００１０】
また、上記の目的を達成するため、第３の発明の変換回路は、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルを、ＵＴＯＰＩＡレベル２バスと異なるインタフェースのバスの物理レイヤ処理部に入力するための変換回路であって、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを抽出する抽出手段と、抽出手段により抽出されたモデム番号及び送信先のアドレスを、ヘッダの割り当てられたビット領域に書き込み、かつ、送信されたセル中のデータを含む、物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段とを有し、生成したセルを物理レイヤ処理部へ出力する構成としたものである。
【００１１】
この発明では、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから得た、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを、ヘッダの割り当てられたビット領域に埋め込まれた、物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成することができる。
【００１２】
また、上記の目的を達成するため、第４の発明の変換回路は、第３の発明における抽出手段を、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセル中のセルヘッダ内部のＶＰＩ／ＶＣＩから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを抽出する手段としたことを特徴とする。この発明では、同じ入力セルからモデム番号と送信先のアドレスとを抽出することができるので、入力データとは別に送信先のアドレスが入力された場合のように、送信先のアドレスをセルのヘッダに挿入する構成を不要にできる。
【００１３】
また、上記の目的を達成するため、第５の発明の変換回路は、バス全体のマスターとなるＡＴＭレイヤ処理部と、ＡＴＭレイヤ処理部とはバスのインタフェースが異なり、入力セルをシリアルに変換する第１の物理レイヤ処理部とを少なくとも有する第１のシェルフと、データを受信する複数のモデムと、第１のシェルフから出力されたセルを受信し、モデムのうち受信セル中のアドレスに基づく特定のモデムに受信セルのデータを送信する第２の物理レイヤ処理部とから構成された複数の第２のシェルフとからなり、第１のシェルフと複数の第２のシェルフ間は第１の物理レイヤ処理部と複数の第２の物理レイヤ処理部の間でシリアル接続され、この間のシリアルラインは特別なアドレス情報を伝える手段を別途設けず、各第２のシェルフは、第２の物理レイヤ処理部で受信セル内部のアドレス情報からアドレスを抽出し、抽出アドレスのモデムに対してセルを送信するシステムに適用され、第１のシェルフ内に設けられる変換回路であって、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号のうち、データ中の送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）を抽出する抽出手段と、抽出したモデム番号とアドレス信号が示す送信先のアドレス（ＳＨＦＮｏ）とをヘッダの割り当てられたビット領域に書き込み、かつ、データを含む、第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段とを有する構成としたものである。
【００１４】
この発明では、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号から得た、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを、ヘッダの割り当てられたビット領域に埋め込まれた、第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成して、同じシェルフ内の第１の物理レイヤ処理部へ出力することができる。
【００１５】
更に、第６の発明の変換回路は、第５の発明と同様のシステムに適用され、第１のシェルフ内に設けられる変換回路であって、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを抽出する抽出手段と、抽出手段により抽出されたモデム番号及び送信先のアドレスを、ヘッダの割り当てられたビット領域に書き込み、かつ、送信されたセル中のデータを含む、第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するセル生成手段とを有する構成としたものである。
【００１６】
この発明では、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたセルから得た、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを、ヘッダの割り当てられたビット領域に埋め込まれた、第１の物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成して同じシェルフ内の第１の物理レイヤ処理部へ出力することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について、図面と共に説明する。図１は本発明になる変換回路の一実施の形態が適用される通信システムのブロック図を示す。この図１のシステムは、物理的に分離されているユニットである第１のシェルフ１０と第２のシェルフ２０とからなり、ＡＴＭセルを使用し、特にアドレスバスの情報を用いてシェルフ２０内の特定の機能部であるモデム２２ａ、２２ｂ、２２ｃ等に選択的に伝送するシステムおいて、シェルフ１０内に本発明であるＵＴＯＰＩＡ変換回路１２を有する例である。
【００１８】
また、シェルフ１０は、上記のＵＴＯＰＩＡ変換回路１２の入力側にバス全体のマスターとなるＡＴＭレイヤ処理部１１が、出力側に入力セルをシリアルに変換し、シェルフ２０に出力する物理レイヤ処理部１３が設けられた構成である。また、後述するように、シェルフ１０内にはクロック発生器も設けられている。一方、シェルフ２０は、シェルフ２０のマスターとなり各モデムにデータを送信するために必要な物理レイヤ処理部２１、及び、データを受信するモデム２２ａ、２２ｂ、２２ｃ等から構成されている。シェルフ２０は複数設けられているが、図１では代表して一つのみ図示している。
【００１９】
また、この実施の形態は、上記のシェルフ１０とシェルフ２０間は物理レイヤ処理部１３と物理レイヤ処理部２１でシリアル接続され、この間のシリアルラインは特別なアドレス情報を伝える手段を別途設けず、シェルフ２０は物理レイヤ処理部２１で、セル内部のアドレス情報からアドレスを抽出し、この抽出アドレスのモデムに対してセルを送信するシステムである。
【００２０】
図１において、シェルフ１０内のＡＴＭレイヤ処理部１１より送信されたセルはＵＴＯＰＩＡレベル２バス１１１を通り、ＵＴＯＰＩＡ変換回路１２に入力される。ＵＴＯＰＩＡ変換回路１２では送信先のシェルフ番号（ＳＨＦＮｏ）となるＵＴＯＰＩＡアドレスをラッチし、また入力セルからは送信先のモデム番号（ＰＨＹＩＤ）をセルヘッダ内部のＶＰＩ／ＶＣＩから抜き取りラッチする。続いて、ＵＴＯＰＩＡ変換回路１２は、ラッチしたＳＨＦＮｏとＰＨＹＩＤを送信セルのヘッダの割り当てられたビット領域に書き込み、ＵＴＯＰＩＡｆバス１１２に変換後のセルを出力して物理レイヤ処理部１３に入力する。
【００２１】
物理レイヤ処理部１３は、入力されたセル内部のＳＨＦＮｏを見て送信先シェルフを決定し、差動シリアル信号１１４に対しセルを送信する。シェルフ２０内の物理レイヤ処理部２１にセルが入力されると、物理レイヤ処理部２１は受信したセルヘッダのＰＨＹＩＤを抜き取り、特定のモデムに対しセルを送信する。
【００２２】
次に、このバス構成で実現しているＵＴＯＰＩＡ変換回路１２の一実施の形態の構成について図２の回路構成図を用いて説明する。同図中、図１と同一構成部分には同一符号を付してある。図２において、ＡＴＭレイヤ処理部１１と物理レイヤ処理部１３間はバスのインタフェースが違うため、各信号を以下のように接続する。
【００２３】
ＵＴＯＰＩＡレベル２の送信インタフェースでは、多分岐接続されて、それぞれアドレスが割り当てられた物理レイヤ処理部に対してＡＴＭレイヤ処理部から固定された順序でポーリングを行って各物理レイヤ処理部から応答信号（ＴｘＣｌａｖ信号）を受信することにより、物理レイヤ処理部が受信可能状態であるかどうか知るようにしているが、ここでは、上記のＴｘＣｌａｖ信号は使用しない構成とする。ＡＴＭレイヤ処理部１１ではＴｘＣｌａｖ信号を常にハイレベル状態とし、セル送信制御を行なわないでセルを送信する。物理レイヤ処理部１３ではＴｘＡｄｄｒｅｓｓｆをすべてローレベル固定とし、自アドレスを“０”に設定することで、全てのセルを受け取れる構成とする。
【００２４】
クロック発生器１４により発生されたＴｘＣＬＫ信号は、ＡＴＭ処理部１１、ＵＴＯＰＩＡ変換回路１２、物理レイヤ処理部２１に同位相で入力されるクロックである。ＡＴＭレイヤ処理部１１出力のＴｘＥｎｂ信号、ＴｘＳＯＣ信号は、ＵＴＯＰＩＡ変換回路１２内のバッファ１２３を介し、そのまま物理レイヤ処理部１３に対し出力される。但し、ＴｘＳＯＣ信号はラッチ回路１２２、及びセレクタ回路１２４のトリガとして使用される。ＴｘＰａｒｔｙ信号とＴｘＶＡＬＩＤ信号（物理レイヤ処理部１３のみ）は未使用とする。ＡＴＭレイヤ処理部１１はＵＴＯＰＩＡレベル２バスフォーマットに従ってセルを送信する。
【００２５】
次に、図２の回路の動作について図３及び図４のタイミング図を併せ参照して説明する。図３はセルフォーマット変換を示した図である。縦軸は時間を示してあり、横軸は各セルフォーマットのヘッダ、ペイロード領域の割り当てを示している。バス幅は１６ビットであるのでデータ長は５４バイトであり、図３（Ａ）がＵＴＯＰＩＡレベル２セルフォーマットを示し、同図（Ｂ）がＵＴＯＰＩＡｆセルフォーマットを示している。
【００２６】
図３（Ａ）に示すように、ＵＴＯＰＩＡレベル２セルフォーマットは、ヘッダが５バイト存在し、そのうち５バイト目はＨＥＣ領域である。セルの６バイト目はＵＤＦ領域である。これに対し、図３（Ｂ）に示すように、ＵＴＯＰＩＡｆセルフォーマットは、ヘッダが６バイト存在し、５バイト〜６バイト目の下位１２ビットが、物理レイヤ処理部１３がアドレスと認識するアドレス領域となっている。このアドレス領域内において、ＳＨＦＮｏ領域５ビットは物理レイヤ処理部１３にてシェルフの送信先番号と認識され、ＰＨＹＩＤ領域５ビットは各シェルフ内のモデムのＵＴＯＰＩＡアドレスとなっている。
【００２７】
複数のシェルフを持つバス構成において、モデム及び物理レイヤ処理部のマッピングは、送信先シェルフ番号をＡＴＭレイヤ処理部１１の出力論理ポートに割り当て、送信シェルフ内のモデム番号をセルヘッダのＶＰＩ／ＶＣＩにマッピングする（ここではＶＰＩにマッピングしている）。
【００２８】
図２において、ＡＴＭレイヤ処理部１１はＵＴＯＰＩＡレベル２バスフォーマットに従ってセルをＵＴＯＰＩＡ変換回路１２に送信する。その送信セルヘッダ内には、図３（Ａ）に示したように、モデムのＵＴＯＰＩＡアドレスであるＰＨＹＩＤ５ビットをＶＰＩに割り当てる。ＵＴＯＰＩＡ変換回路１２では、受信セルのうちのＴｘＡｄｄｒｅｓｓ信号５ビット（ＳＨＦＮｏ）をシフト回路１２１にて１段（１クロック分）シフトする。
【００２９】
すなわち、図３（Ａ）及び図４（Ｄ）に示すＴｘＳＯＣ信号がアサートする（ハイレベルになる）１クロック前で、図３（Ａ）及び図４（Ｂ）に示すＴｘＡｄｄｒｅｓｓ信号に出力セルのＳＨＦＮｏが出力されているので、その値をシフト回路１２１で１段シフトしておく。
【００３０】
ラッチ回路１２２では、ＴｘＳＯＣ信号が”Ｈｉｇｈ”（ハイレベル）の時に、図４（Ａ）に示すＴｘＣＬＫ信号の立ち上がりで、図４（Ｃ）に示すシフト回路１２１で１段シフトされたＳＨＦＮｏ５ビットと、ＡＴＭレイヤ処理部１１からの図４（Ｅ）に示すＴｘＤＡＴＡ信号中のセルヘッダ内のＰＨＹＩＤ５ビットを同時にラッチする。そして、”０”を６ビット加えた計１６ビットをセレクタ回路１２４に渡す。
【００３１】
セレクタ回路１２４では次のＴｘＣＬＫ信号の立ち上がりで、ＳＨＦＮｏとＰＨＹＩＤと６ビットの“０”の計１６ビットを、ＡＴＭレイヤ処理部１１からのＴｘＤＡＴＡ信号中のセルヘッダの５バイト〜６バイト目に挿入する（置き換える）。また、セレクタ回路１２４は、それ以外の期間では、ＡＴＭレイヤ処理部１１から出力されたＴｘＤＡＴＡ信号のペイロードを選択して出力する。これにより、セレクタ回路１２４から図３（Ｂ）に示すＵＴＯＰＩＡｆセルフォーマットのセルが生成されてＴｘＤＡＴＡ’信号として物理レイヤ処理部１３に出力される。
【００３２】
このように、本実施の形態では、ＵＴＯＰＩＡ変換回路１２は、ＵＴＯＰＩＡレベル２セルフォーマットのセルが入力されると、送信セルのＵＴＯＰＩＡアドレスをＳＨＦＮｏとしてＵＴＯＰＩＡｆセルフォーマットのＳＨＦＮｏに埋め込むと同時に、ＵＴＯＰＩＡレベル２セルフォーマット内のＶＰＩ部分のＰＨＹＩＤをＵＴＯＰＩＡｆセルフォーマットのＰＨＹＩＤに埋め込むことにより、ＵＴＯＰＩＡｆセルフォーマットのセルを生成して出力するようにしたため、バスのインタフェースが異なるＡＴＭレイヤ処理部１１のバス１１１と物理レイヤ処理部１３のバス１１２同士を簡単な構成のＵＴＯＰＩＡ変換回路１２を用いることで接続することができる。
【００３３】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば、図２に示したシフト回路１２１のシフトの段数を変化させることによって、セルのどの部分にも割り当てることができる。
【００３４】
また、ＴｘＤＡＴＡ信号のＰＨＹＩＤのビット幅、及びビット位置を変化させることで、拡張性の高いバス構成を実現できる。例えば、図３（Ａ）において、ＳＨＦＮｏとＰＨＹＩＤを共にＶＰＩに割り当てると仮定すると、複数のシェルフをもつバス構成の各モデムのＰＨＹＩＤマッピングをＡＴＭレイヤ処理部１１のＶＰＩ／ＶＣＩマッピングにすべて置き換えて構成することができ、かつ、図２に示した変換回路１２でもＵＴＯＰＩＡアドレス挿入が不要になり、より簡単な回路構成で実現できる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号、あるいはセルから得た、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）と送信先のアドレス（ＳＨＦＮｏ）とを、ヘッダの割り当てられたビット領域に埋め込まれた、物理レイヤ処理部のバスフォーマットに適合したフォーマットのセルを生成するようにしたため、ＡＴＭレイヤ処理部と物理レイヤ処理部のバスインタフェースが互いに異なっていても、それらのバス同士を接続することができる。
【００３６】
また、本発明によれば、ＡＴＭレイヤ処理部からＵＴＯＰＩＡレベル２バスで送信されたデータ及びアドレス信号、あるいはセルから得る、送信先のユニット内の特定の機能部を示すモデム番号（ＰＨＹＩＤ）のビット幅、及びビット位置を変化させることで、拡張性の高いバス構成を構築することができる。
【００３７】
また、本発明によれば、同じ入力セルからモデム番号と送信先のアドレスとを抽出することにより、入力データとは別に送信先のアドレスが入力された場合のように、送信先のアドレスをセルのヘッダに挿入する構成を不要にできるため、変換回路の構成をより簡略化できる。
【００３８】
更に、本発明によれば、インタフェース以外の類似バスにも、回路内部のシフト段数、ビット幅の変更等で対応可能であり、柔軟性が高い構成にできる。
【図面の簡単な説明】
【図１】  本発明になる変換回路の一実施の形態の適用例である。
【図２】  本発明になる変換回路の一実施の形態の回路構成図である。
【図３】  本発明のセルフォーマット変換の一例を示す図である。
【図４】  図２の変換回路の動作説明用タイミング図である。
【符号の説明】
１０、２０  シェルフ
１１  ＡＴＭレイヤ処理部
１２  ＵＴＯＰＩＡ変換回路
１３  物理レイヤ処理部
１４  クロック発生器
２１  物理レイヤ処理部
１１１  ＵＴＯＰＩＡレベル２バス
１１２  ＵＴＯＰＩＡｆバス
１１４  差動シリアル信号
１２１  シフト回路（１段）
１２２  ラッチ回路
１２３  バッファ
１２４  セレクタ回路
【図１】
0003876717.tif 000002
【図２】
0003876717.tif 000003
【図３】
0003876717.tif 000004
【図４】
0003876717.tif 000005