(57)【特許請求の範囲】
【請求項１】
第１方向に沿って伸長する複数の並列ワードラインと、
前記第１方向と交差する第２方向に沿って伸長する複数の並列ビットラインと、
前記第１方向に沿って伸長する複数の並列プレートラインと、
前記第１及び第２方向に沿って各々伸長する行と列に配列されたメモリセルとを含み、
前記メモリセル各々は、前記ワードラインのうちの１つ及び前記ビットラインのうちの１つに連結されたトランジスタと、前記トランジスタと前記プレートラインのうちの１つに連結された強誘電体キャパシタと、を含み、それによって各行のメモリセルが各々のワードラインに連結され、
行方向に並ぶ複数のメモリセルは、それぞれ第１及び第２サブセットのいずれかに分類され、前記第１サブセットに属するメモリセルの強誘電体キャパシタは第１プレートラインに、前記第２サブセットに属するメモリセルの強誘電体キャパシタは、前記第１プレートラインとは異なる第２プレートラインに、それぞれ連結され、
１つの前記プレートラインに、列方向に並ぶ複数のメモリセルのうちの２つ以上が連結されることを特徴とする強誘電体メモリ装置。
【請求項２】
前記各プレートラインは、隣接した２つのプレートラインにより対を構成し、
各プレートライン対は、２行分のメモリセルによって、隣接する他のプレートライン対から分離されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記プレートライン対に隣接する行に属する前記各メモリセルは、該プレートライン対を構成する２つの前記プレートラインに交互に連結されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記各列は、各１つの前記ビットラインに関連付けられており、
前記各メモリセルは、当該メモリセルの属する列に関連付けられた前記ビットラインに連結されることを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
列方向に並ぶ複数のメモリセルは、前記第２方向に沿って伸長する２つの前記ビットラインに交互に連結されることを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項６】
前記プレートライン対を構成する前記２つのプレートラインは、当該プレートライン対と他のプレートライン対とを分離する前記２行分のメモリセルの両方に、それぞれ少なくとも１列において、連結されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項７】
前記各列は、各１つの前記ビットラインに関連付けられており、
前記各メモリセルは、当該メモリセルの属する列に関連付けられた前記ビットラインに連結されることを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
列方向に並ぶ複数のメモリセルは、前記第２方向に沿って伸長する２つの前記ビットラインに交互に連結されることを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項９】
前記各ビットラインは、隣接した２つのビットラインにより対を構成し、
各ビットライン対を構成する２つのビットラインの間には各１列分のメモリセルが位置しており、該１列分のメモリセルは該２つのビットラインに交互に連結されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項１０】
前記各プレートラインは、２行分のメモリセルによって、互いに分離されることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項１１】
前記各プレートラインは、前記第１方向に沿って、１列おきに、前記各メモリセルに連結されることを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１２】
前記各列は、各１つの前記ビットラインに関連付けられており、
前記各メモリセルは、当該メモリセルの属する列に関連付けられた前記ビットラインに連結されることを特徴とする請求項１１に記載の強誘電体メモリ装置。
【請求項１３】
列方向に並ぶ複数のメモリセルは、前記第２方向に沿って伸長する２つのビットラインに交互に連結されることを特徴とする請求項１１に記載の強誘電体メモリ装置。
【請求項１４】
前記各プレートラインは、前記第１方向に沿って、１列おきに、前記各メモリセルに連結されることを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１５】
行及び列の方向に沿って各々伸長する複数のワードライン及び複数のビットラインと、前記行方向に伸長する複数のプレートラインと、に連結されるとともに、複数のメモリセルを含むアレイユニットを含み、
１つの前記プレートラインに、前記アレイユニット内の１行に属するｍ個のメモリセルのうち、ｎ個のメモリセル（ｍ＞ｎ）が連結され、かつ、前記アレイユニット内において列方向に並ぶメモリセルのうちの２つ以上が連結されることを特徴とする強誘電体メモリ装置。
【請求項１６】
前記各プレートラインは、前記アレイユニット内の１列分のメモリセルに共通に連結されることを特徴とする請求項１５に記載の強誘電体メモリ装置。
【請求項１７】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第２ビットライン、そして、第２プレートラインに連結される第２メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第３メモリセルと、
前記第２ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第４メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項１８】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第２ビットライン、そして、第２プレートラインに連結された第２メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第３メモリセルと、
前記第２ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第４メモリセルと、
第３ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第３ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第６メモリセルと、
第４ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第７メモリセルと、
前記第４ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第８メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項１９】
行と列に配列された類似アレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第２プレートラインに連結された第２メモリセルと、
第２ワードライン、第２ビットライン、そして、前記第１プレートラインに連結された第３メモリセルと、
前記第２ワードライン、第４ビットライン、そして、前記第２プレートラインに連結された第４メモリセルとを
含み、前記第１及び第２プレートラインは、前記アレイユニット内において列方向に隣接する２つのメモリセルの間で行方向に伸長することを特徴とする強誘電体メモリ装置。
【請求項２０】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第２プレートラインに連結された第２メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第３メモリセルと、
前記第２ワードライン、第４ビットライン、そして、前記第２プレートラインに連結された第４メモリセルと、
第３ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第３ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第６メモリセルと、
第４ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第７メモリセルと、
前記第４ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第８メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項２１】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第２ビットライン、そして、第２プレートラインに連結された第２メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第３プレートラインに連結された第３メモリセルと、
前記第１ワードライン、第４ビットライン、そして、第４プレートラインに連結された第４メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第２ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第６メモリセルと、
前記第２ワードライン、前記第３ビットライン、そして、前記第３プレートラインに連結された第７メモリセルと、
前記第２ワードライン、前記第４ビットライン、そして、前記第４プレートラインに連結された第８メモリセルと、
第３ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第９メモリセルと、
前記第３ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第１０メモリセルと、
前記第３ワードライン、前記第３ビットライン、そして、前記第３プレートラインに連結された第１１メモリセルと、
前記第３ワードライン、前記第４ビットライン、そして、前記第４プレートラインに連結された第１２メモリセルと、
第４ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第１３メモリセルと、
前記第４ワードライン、前記第２ビットライン、そして、前記第２プレートラインに連結された第１４メモリセルと、
前記第４ワードライン、前記第３ビットライン、そして、前記第３プレートラインに連結された第１５メモリセルと、
前記第４ワードライン、前記第４ビットライン、そして、前記第４プレートラインに連結された第１６メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項２２】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第２プレートラインに連結された第２メモリセルと、
前記第１ワードライン、第５ビットライン、そして、第３プレートラインに連結された第３メモリセルと、
前記第１ワードライン、第７ビットライン、そして、第４プレートラインに連結された第４メモリセルと、
第２ワードライン、第２ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第２ワードライン、第４ビットライン、そして、前記第２プレートラインに連結された第６メモリセルと、
前記第２ワードライン、第６ビットライン、そして、前記第３プレートラインに連結された第７メモリセルと、
前記第２ワードライン、第８ビットライン、そして、前記第４プレートラインに連結された第８メモリセルと、
第３ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第９メモリセルと、
前記第３ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第１０メモリセルと、
前記第３ワードライン、前記第５ビットライン、そして、前記第３プレートラインに連結された第１１メモリセルと、
前記第３ワードライン、前記第７ビットライン、そして、前記第４プレートラインに連結された第１２メモリセルと、
第４ワードライン、前記第２ビットライン、そして、前記第１プレートラインに連結された第１３メモリセルと、
前記第４ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第１４メモリセルと、
前記第４ワードライン、前記第６ビットライン、そして、前記第３プレートラインに連結された第１５メモリセルと、
前記第４ワードライン、前記第８ビットライン、そして、前記第４プレートラインに連結された第１６メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項２３】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第２ビットライン、そして、前記第１プレートラインに連結された第２メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第２プレートラインに連結された第３メモリセルと、
前記第１ワードライン、第４ビットライン、そして、前記第２プレートラインに連結された第４メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第２ワードライン、前記第２ビットライン、そして、前記第１プレートラインに連結された第６メモリセルと、
前記第２ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第７メモリセルと、
前記第２ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第８メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【請求項２４】
行と列に配列された複数のアレイユニットを含むメモリセルアレイを含み、
前記各アレイユニットは、
第１ワードライン、第１ビットライン、そして、第１プレートラインに連結された第１メモリセルと、
前記第１ワードライン、第２ビットライン、そして、前記第１プレートラインに連結された第２メモリセルと、
前記第１ワードライン、第３ビットライン、そして、第２プレートラインに連結された第３メモリセルと、
前記第１ワードライン、第４ビットライン、そして、前記第２プレートラインに連結された第４メモリセルと、
第２ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第５メモリセルと、
前記第２ワードライン、前記第２ビットライン、そして、前記第１プレートラインに連結された第６メモリセルと、
前記第２ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第７メモリセルと、
前記第２ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第８メモリセルと、
第３ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第９メモリセルと、
前記第３ワードライン、前記第２ビットライン、そして、前記第１プレートラインに連結された第１０メモリセルと、
前記第３ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第１１メモリセルと、
前記第３ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第１２メモリセルと、
第４ワードライン、前記第１ビットライン、そして、前記第１プレートラインに連結された第１３メモリセルと、
前記第４ワードライン、前記第２ビットライン、そして、前記第１プレートラインに連結された第１４メモリセルと、
前記第４ワードライン、前記第３ビットライン、そして、前記第２プレートラインに連結された第１５メモリセルと、
前記第４ワードライン、前記第４ビットライン、そして、前記第２プレートラインに連結された第１６メモリセルとを含むことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置にかかり、より詳細には、強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
ＦＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置は、一般に、ジルコン酸鉛（ｌｅａｄ  ｚｉｒｃｏｎａｔｅ）とチタン酸塩（ｔｉｔａｎａｔｅ）化合物のような強誘電性物質を含む誘電物質を有する貯蔵キャパシタを含む。ＦＲＡＭのために使用されるセル構造は、１つのトランジスタと１つのキャパシタ（“１ＴＣ”セル構造と呼ぶ）を利用したセル構造と、２つのトランジスタと２つのキャパシタ（“２ＴＣ”セル構造と呼ぶ）を利用したセル構造を含む。２ＴＣ構造は、米国特許第４，８７３，６６４号に開示されている。１ＴＣ構造は、米国特許第５，９７８，２５１号に開示されている。ＤＲＡＭのようなＦＲＡＭは、例えば、米国特許第６，１３７，７１１号に説明されたような共有（又は、オフ）ビットライン構造と、米国特許第６，１５１，２４３号及び第５，８８０，９８９号に説明されたようなフォルディド（ｆｏｌｄｅｄ）ビットライン構造に分けられる。一般に、キャパシタの電極に所定の電圧パルス信号を印加して、キャパシタの上に電荷を決定することによって、データがＦＲＡＭから読み出される。
【０００３】
高密度ＦＲＡＭを製造するために、一般に、できるだけ多いキャパシタを１つのプレートラインに連結することが望ましい。しかし、プレートラインに連結され得るキャパシタの数は、一般にキャパシタのキャパシタンスによって制限される。１つのプレートラインに連結できるメモリセルの数が少ないので、プレートラインを制御するために比較的多い回路を利用する必要がある。結果的に、チップサイズが増加する。
【０００４】
図１及び図２は、各々共有及びフォルディドビットライン構造のための１ＴＣメモリセルの従来メモリセル配列を示す。図１に示す共有ビットライン構造において、メモリセルアレイユニットＭＣ１０はマトリックス形態に配列される。アレイユニットＭＣ１０の内部のメモリセルは、ｉ番目のワードラインＷＬｉに連結されたゲートとｉ番目のビットラインＢＬｉとキャパシタＣＦ０との間に連結されたチャンネルを有するＮチャンネル金属酸化トランジスタＮＭＯＳ（Ｎ０）を含む。同一のビットラインに連結されたメモリセルは各々の異なるプレートラインＰＬｉ，ＰＬｉ＋１に連結される。
【０００５】
図２に示すフォルディドビットライン構造において、２つのメモリセルアレイユニットＭＣ２０は隣接したビットラインＢＬｉ，ＢＬｉ＋１によって動作され、アレイユニットＭＣ２０の２つのメモリセルのキャパシタは、ワードラインＷＬｉ，ＷＬｉ＋１に各々連結され、１つのプレートラインＰＬｉに共通に連結される。このような構造は、図１のオプンビットライン構造より高集積化され得る。しかし、１つのプレートラインに連結されたキャパシタの数が制限される。結果的に、プレートラインを選択するために多くの回路が要求され、これはチップサイズを増加させる。
【０００６】
【発明が解決しようとする課題】
本発明は、集積化に有利な強誘電体メモリ装置を提供することを目的とする。
【０００７】
本発明は、１つのプレートラインに連結されたキャパシタの数を増加させる強誘電体メモリ装置を提供することを他の目的とする。
【０００８】
【課題を解決するための手段】
本発明の実施形態によると、強誘電体メモリ装置は、第１方向に沿って伸長する複数の並列ワードライン、第１方向を横切る第２方向に沿って伸長する複数の並列ビットライン、そして、第１方向に沿って伸長する複数の並列プレートラインを含む。複数のメモリセルは第１及び第２方向に沿って行と列に配列されている。各メモリセルはワードラインのうち１つとビットラインのうち１つに連結されたトランジスタと、トランジスタとプレートラインのうち、１つの連結された強誘電体キャパシタを含む。各行に配列されたセルは各々のワードラインに連結される。任意の行のメモリセルのうち、第１及び第２サブセットの強誘電体キャパシタは各々の第１及び第２プレートラインに連結される。
【０００９】
本発明の他の実施形態において、プレートラインは隣接したプレートラインの複数の対に配列され、その結果、隣接したビットラインの第１対はメモリセルの１対の行によって、隣接したプレートラインの第２対から分離される。隣接したプレートラインの第１対に隣接したメモリセルの行に属するメモリセルは第１方向に沿って配列された第１及び第２プレートラインに交互に連結される。各列のメモリセルは各ビットラインに連結されたり、任意の列のメモリセルは第２方向に沿って配列された第１及び第２ビットラインに交互に連結される。
【００１０】
本発明の他の実施形態において、隣接したプレートラインの第１及び第２対は第１及び第２対の隣接したプレートラインを分離するメモリセルの１対の行全部に属するメモリセルに連結される。各列のメモリセルは各々のビットラインに連結されたり、メモリセルの列に属するメモリセルは第２方向に沿って配列される第１及び第２ビットラインに交互の連結される。他の実施形態において、１対の隣接したビットラインは１対のビットラインの反対側に位置したメモリセルの第１及び第２行に属するメモリセルに連結される。
【００１１】
本発明の他の実施形態において、プレートラインはメモリセルの隣接した行の対によって分離される。他の実施形態において、プレートラインは第１方向に沿って配列された他の列のメモリセルに連結される。各列のメモリセルは各々のビットラインに連結されたり、メモリセルの列に属するメモリセルは第２ビットラインに沿って配列された第１及び第２ビットラインに交互に連結される。
【００１２】
図３に示す本発明の実施形態において、共有ビットライン構造を有するメモリ装置は行と列に配列されたメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３を含み、各列のメモリセルは各々のビットラインＢＬｉ，ＢＬｉ＋１，ＢＬｉ＋２，ＢＬｉ＋３に連結されている。メモリセルキャパシタＣＦ０，ＣＦ１，ＣＦ２，ＣＦ３は行方向に伸長するプレートラインＰＬｊ，ＰＬｊ＋１に連結され、その結果、任意の行のメモリセルはプレートラインＰＬｊ，ＰＬｊ＋１に相互に連結される。１対の隣接したプレートラインＰＬｊ，ＰＬｊ＋１は２つの行のメモリセルによって他の対の隣接したプレートラインＰＬｊ＋２，ＰＬｊ＋３から分離される。共有ビットライン構造において、他のメモリセルアレイが一群の基準（又は相補）ビットラインに連結され、ビットラインの郡の間に感知増幅器が配置されることは理解され得る。４つのメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３は反復的的なアレイユニットＭＡ３０を構成する。
【００１３】
メモリセルアレイＭＣ０は、ワードラインＷＬｉに連結されたゲートとビットラインＢＬｉに連結されたドレインを有するパストランジスタＮ０と、パストランジスタＮ０とプレートラインＰＬｊとの間に連結されたキャパシタＣＦ０を含む。メモリセルＭＣ１はパストランジスタＮ１とキャパシタＣＦ１を含む。パストランジスタＮ１はビットラインＢＬｉ＋１に連結されたドレインとワードラインＷＬｉに連結されたゲートを有する。キャパシタＣＦ１はパストランジスタＮ１とプレートラインＰＬｊ＋１との間に連結される。メモリセルＭＣ２はビットラインＢＬｉに連結されたドレインとワードラインＷＬｉ＋１に連結されたゲートを有するパストランジスタＮ２と、パストランジスタＮ２とプレートラインＰＬｊとの間に連結されたキャパシタＣＦ２を含む。ビットラインＢＬｊに対応する列のメモリセルＭＣ０，ＭＣ２のキャパシタＣＦ０，ＣＦ２は同一のプレートラインＰＬｊに連結される。メモリセルＭＣ３はビットラインＢＬｉ＋１に連結されたドレインとワードラインＷＬｉ＋１に連結されたゲートを有するパストランジスタＮ３と、パストランジスタＮ３とプレートラインＰＬｊ＋１との間に連結されたキャパシタＣＦ３を含む。メモリセルＭＣ１，ＭＣ３のキャパシタＣＦ１，ＣＦ３はプレートラインＰＬｊ＋１に連結される。アレイユニットＭＡ３０は行と列に配列される。
【００１４】
１つのメモリセルに対するライト又はリード動作を実行するためには、ワードライン、プレートライン、そして、ビットラインが同時に活性化される。特に、ワードラインが行デコーダによって選択的に制御され、ビットラインが入／出力ラインの連結を制御するゲート回路（例えば、米国特許第５，９１７，７４６号に開示）によって選択される。ワードラインＷＬｉとプレートラインＰＬｊが活性化されると仮定すると、メモリセルＭＣ０が選択されて、ライト又はリード動作を実行する。アレイユニットＭＡ３０の内部のワードラインＷＬｉ＋１とプレートラインＰＬｊ＋１が活性化されないので、他のメモリセルＭＣ１〜ＭＣ３はアクセスされない。
【００１５】
図３の構造は図１に示す構造と比較すると、より高集積度を実現でき、これは２つのキャパシタがアレイユニットＭＡ３０の内部の１つのプレートラインに連結されるためである。メモリセルＭＣ０が選択され、ＮＭＯＳトランジスタがターンオフされる時、メモリセルＭＣ２の内部のプレートラインＰＬｊの上のキャパシタンスＣ２は下記の式（１）で表される。
【００１６】
Ｃ２＝ＣＦ２×Ｃｊｎ２／（ＣＦ２＋ＣＦｊｎ２）  …（１）
【００１７】
ここで、Ｃｊｎ２はトランジスタＮ２のソースとキャパシタＣＦ２との間の接合キャパシタンスである。接合キャパシタンスＣｊｎ２の値は、約３ｆＦ（１０-15Ｆａｒａｄ）であり、これは約３００ｆＦであるキャパシタＣＦ２のキャパシタンスと比較する時、非常に少ない。従って、共通に連結されるが、非選択されたメモリセルのキャパシタンスからの影響は非常に少ない。
【００１８】
図４に示す本発明の実施形態において、任意の行に沿って配列されたキャパシタは２つの行のメモリセルによって分離された２つのプレートラインＰＬｊ，ＰＬｊ＋１に相互に連結されている。アレイユニットＭＡ４０は８つのメモリセルＭＣ０〜ＭＣ７を含む。メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１のＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ２はプレートラインＰＬｊに連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋１に連結される。
【００１９】
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊに連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結される。
【００２０】
メモリセルＭＣ０がワードラインＷＬｉ、プレートラインＰＬｊ、そして、ビットラインＢＬｉの活性化によって選択される時、他のメモリセルＭＣ１〜ＭＣ７はオフ状態に維持される。４つのキャパシタが１つのプレートラインに連結される時、ターンオフされたメモリセルのキャパシタンスは約３ｆＦであり、これは選択されたメモリセルＭＣ０の内部のキャパシタＣＦ０の約３００ｆＦキャパシタンスと比較する時、非常に少ない。
【００２１】
図５に示す本発明の実施形態において、図３と類似したプレートライン構造が使用される。プレートラインを選択するための回路の数は減少できる。その結果、図４に示す構造と比較する時、より高集積度を実現できる。前述のように、プレートラインの上の伝送負荷の増加は、キャパシタの比較的大きいキャパシタンス（約３００ｆＦ）によって正常動作にほとんど影響を与えない。アレイユニットＭＡ５０は４つのメモリセルＭＣ０〜ＭＣ３を含む。
【００２２】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊに連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋１に連結される。
【００２３】
メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊに連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結される。ワードラインＷＬｉ、ビットラインＢＬｉ、そして、プレートラインＰＬｊが活性化されると、メモリセルＭＣ０は選択されるに対して、アレイユニットＭＡ５０の内部の他のメモリセルＭＣ１〜ＭＣ３は選択されない。
【００２４】
図６はプレートラインＰＬｊ，ＰＬｊ＋１が２つの行のメモリセルによって分離されることを除いて、図４に示すものと類似した構造である。アレイユニットＭＡ６０は８つのメモリセルＭＣ０〜ＭＣ７を含む。
【００２５】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊに連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊに連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結される。
【００２６】
４つのキャパシタがアレイユニットＭＡ６０の内部の１つのプレートラインに連結されるによって、集積度が向上される。アレイユニットＭＡ６０に対するリード及びライト動作は前述と類似である。即ち、特定なワードライン、ビットライン、そして、プレートライン組合が活性化される時、プレートラインに連結された１つのセルが選択され、プレートラインに連結された他のセルは非選択状態に維持される。
【００２７】
図７は本発明の他の実施形態による構造を示し、これは図３と類似したプレートライン構造を含む。アレイユニットＭＡ７０は１６つのメモリセルＭＣ０〜ＭＣ１５を含む。
【００２８】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉに各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋３に連結される。メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋３に連結される。
【００２９】
メモリセルＭＣ８において、ＮＭＯＳトランジスタＮ８のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ８はプレートラインＰＬｊに連結される。メモリセルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１０において、ＮＭＯＳトランジスタＮ１０のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１０はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ１１において、ＮＭＯＳトランジスタＮ１１のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１１はプレートラインＰＬｊ＋３に連結される。メモリセルＭＣ１２において、ＮＭＯＳトランジスタＮ１２のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１２はプレートラインＰＬｊに連結される。メモリセルＭＣ１３において、ＮＭＯＳトランジスタＮ１３のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１３はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１４において、ＮＭＯＳトランジスタＮ１４のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１４はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ１５において、ＮＭＯＳトランジスタＮ１５のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１５はプレートラインＰＬｊ＋３に連結される。
【００３０】
４つのキャパシタがアレイユニットＭＡ７０の内部の１つのプレートラインに連結されるに従って、集積度が向上される。前述の動作と同様に、ワードラインＷＬｉ、プレートラインＰＬｊと、ビットラインＢＬｉがリード又はライトの動作の時に活性される時、例えば、メモリセルＭＣ０だけが選択されるに対して、プレートラインＰＬｊに連結された他のメモリセルは非選択状態に維持される。
【００３１】
図８は図３と類似したプレートライン構造を利用した本発明の実施形態による構造を示す。アレイユニットＭＡ８０は１６つのメモリセルＭＣ０〜ＭＣ１５を含む。
【００３２】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋４とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋６とワードラインＷＬｉに各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋３に連結される。メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋５とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋７とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋３に連結される。
【００３３】
メモリセルＭＣ８において、ＮＭＯＳトランジスタＮ８のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ８はプレートラインＰＬｊに連結される。メモリセルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１０において、ＮＭＯＳトランジスタＮ１０のドレイン及びゲートはビットラインＢＬｉ＋４とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１０はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ１１において、ＮＭＯＳトランジスタＮ１１のドレイン及びゲートはビットラインＢＬｉ＋７とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１１はプレートラインＰＬｊ＋３に連結される。メモリセルＭＣ１２において、ＮＭＯＳトランジスタＮ１２のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１２はプレートラインＰＬｊに連結される。メモリセルＭＣ１３において、ＮＭＯＳトランジスタＮ１３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１３はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１４において、ＮＭＯＳトランジスタＮ１４のドレイン及びゲートはビットラインＢＬｉ＋５とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１４はプレートラインＰＬｊ＋２に連結される。メモリセルＭＣ１５において、ＮＭＯＳトランジスタＮ１５のドレイン及びゲートはビットラインＢＬｉ＋７とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１５はプレートラインＰＬｊ＋３に連結される。
【００３４】
４つのキャパシタは図７の構成と類似に１つのアレイユニットＭＡ８０の内部の１つのプレートラインに共通に連結される。例えば、ワードラインＷＬｉ、プレートラインＰＬｊ、そして、ビットラインＢＬｉがリード又はライトの動作の時に同時に活性されると、メモリセルＭＣ０は選択されるに対して、プレートラインＰＬｊに連結された他のメモリセルは非選択される。
【００３５】
図９は図３に示すものと類似したプレートライン構造を使用した本発明の実施形態による構造を示す。アレイユニットＭＡ９０は８つのメモリセルＭＣ〜ＭＣ７を含む。
【００３６】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊに連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉに各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊに連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結される。
【００３７】
図９の構造は４つのキャパシタがアレイユニットＭＡ９０の内部の１つのプレートラインに連結されたことは図７と類似である。例えば、ワードラインＷＬｉ、プレートラインＰＬｊ、そして、ビットラインＢＬｉがリード又はライトの動作の時に同時に活性されると、メモリセルＭＣ０は選択されるに対して、プレートラインＰＬｊに連結された他のメモリセルは非選択される。
【００３８】
図１０は本発明の他の実施形態による構造を示す。アレイユニットＭＡ１００は１６つのメモリセルＭＣ０〜ＭＣ１５を含む。
【００３９】
メモリセルＭＣ０において、ＮＭＯＳトランジスタＮ０のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉに各々連結され、キャパシタＣＦ０はプレートラインＰＬｊに連結される。メモリセルＭＣ１において、ＮＭＯＳトランジスタＮ１のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉに各々連結され、キャパシタＣＦ１はプレートラインＰＬｊに連結される。メモリセルＭＣ２において、ＮＭＯＳトランジスタＮ２のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉに各々連結され、キャパシタＣＦ２はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ３において、ＮＭＯＳトランジスタＮ３のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉに各々連結され、キャパシタＣＦ３はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ４において、ＮＭＯＳトランジスタＮ４のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ４はプレートラインＰＬｊに連結される。メモリセルＭＣ５において、ＮＭＯＳトランジスタＮ５のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ５はプレートラインＰＬｊに連結される。メモリセルＭＣ６において、ＮＭＯＳトランジスタＮ６のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ６はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ７において、ＮＭＯＳトランジスタＮ７のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋１に各々連結され、キャパシタＣＦ７はプレートラインＰＬｊ＋１に連結される。
【００４０】
メモリセルＭＣ８において、ＮＭＯＳトランジスタＮ８のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ８はプレートラインＰＬｊに連結される。メモリセルＭＣ９において、ＮＭＯＳトランジスタＮ９のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ９はプレートラインＰＬｊに連結される。メモリセルＭＣ１０において、ＮＭＯＳトランジスタＮ１０のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１０はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１１において、ＮＭＯＳトランジスタＮ１１のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋２に各々連結され、キャパシタＣＦ１１はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１２において、ＮＭＯＳトランジスタＮ１２のドレイン及びゲートはビットラインＢＬｉとワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１２はプレートラインＰＬｊに連結される。メモリセルＭＣ１３において、ＮＭＯＳトランジスタＮ１３のドレイン及びゲートはビットラインＢＬｉ＋１とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１３はプレートラインＰＬｊに連結される。メモリセルＭＣ１４において、ＮＭＯＳトランジスタＮ１４のドレイン及びゲートはビットラインＢＬｉ＋２とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１４はプレートラインＰＬｊ＋１に連結される。メモリセルＭＣ１５において、ＮＭＯＳトランジスタＮ１５のドレイン及びゲートはビットラインＢＬｉ＋３とワードラインＷＬｉ＋３に各々連結され、キャパシタＣＦ１５はプレートラインＰＬｊ＋１に連結される。
【００４１】
前述した実施形態は１ＴＣメモリセルの使用を説明したが、本発明が２ＴＣメモリセル構造に応用され得ることが確実である。
【００４２】
【発明の効果】
本発明はメモリセル構造を提供し、そのようなメモリセル構造は、プレートラインを選択し、活性化するための回路の数を減少させることによって、そして、１つのプレートラインに連結されたキャパシタの数を増加させることによって、高集積化され得る。しかも、要求される感知増幅器の数が減少され得るので、結果的に、消費電力を低減できる。
【図面の簡単な説明】
【図１】  共有ビットライン構造を有する従来の強誘電体メモリ装置を示す図である。
【図２】  フォルディドビットライン構造を有する従来の強誘電体メモリ装置を示す図である。
【図３】  本発明の第１実施形態による強誘電体メモリ装置を示す図である。
【図４】  本発明の第２実施形態による強誘電体メモリ装置を示す図である。
【図５】  本発明の第３実施形態による強誘電体メモリ装置を示す図である。
【図６】  本発明の第４実施形態による強誘電体メモリ装置を示す図である。
【図７】  本発明の第５実施形態による強誘電体メモリ装置を示す図である。
【図８】  本発明の第６実施形態による強誘電体メモリ装置を示す図である。
【図９】  本発明の第７実施形態による強誘電体メモリ装置を示す図である。
【図１０】  本発明の第８実施形態による強誘電体メモリ装置を示す図である。
【符号の説明】
ＭＡ３０〜ＭＡ１００  アレイユニット
ＭＣ０〜ＭＣ１５  メモリセル
Ｎ０〜Ｎ１５  パストランジスタ
ＣＦ０〜ＣＦ１５  強誘電体キャパシタ
【図１】
0004028239.tif 000002
【図２】
0004028239.tif 000003
【図３】
0004028239.tif 000004
【図４】
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【図５】
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【図６】
0004028239.tif 000007
【図７】
0004028239.tif 000008
【図８】
0004028239.tif 000009
【図９】
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【図１０】
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