(57)【特許請求の範囲】
【請求項１】
ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置において、
ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力手段と、
上記複数の出力手段にそれぞれ設けられた、該出力手段から出力される信号を遅延させる遅延手段と
を有し、
上記遅延手段は、
システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにされ、
上記複数の出力手段それぞれの上記遅延手段に対し、上記遅延の遅延量を互いに独立に設定するようにした
ことを特徴とするデータ記録再生装置。
【請求項２】
請求項１に記載のデータ記録再生装置において、
上記遅延手段は、
所定のクロック周波数のクロックで伝送されるデータを順次格納するデータ格納手段と、
上記クロックよりも短い間隔を単位として可変に設定される第１の遅延量を反転させた値に対して、上記クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算手段と、
上記加算手段の出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較手段と、
上記比較手段の比較結果に基づきパルスを生成するパルス生成手段と
を備え、
上記パルス生成手段によって生成された上記パルスによって上記データ格納手段からデータを読み出すタイミングを制御し、上記データ格納手段から読み出されたデータが上記第１の遅延量に応じて上記クロックよりも短い間隔を単位として遅延されるようにしたことを特徴とするデータ記録再生装置。
【請求項３】
請求項２に記載のデータ記録再生装置において、
上記遅延手段は、
上記クロック単位で可変に設定される第２の遅延量に基づき上記データ格納手段からデータを読み出すタイミングを制御し、上記データ格納手段から読み出されるデータが上記クロック単位で遅延される他の遅延手段をさらに備え、該他の遅延手段と上記遅延手段とを縦続接続してなることを特徴とするデータ記録再生装置。
【請求項４】
ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置による複数の出力手段での外部同期方法において、
ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力のステップと、
上記出力のステップから出力される信号を遅延させる遅延のステップと、
上記複数の出力のステップそれぞれの上記遅延のステップに対し、互いに独立に、上記遅延の遅延量を設定する設定のステップと
を有し、
上記遅延のステップは、
システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにした
ことを特徴とする外部同期方法。
【請求項５】
所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延装置において、
所定のクロック周波数のクロックで伝送されるデータを順次格納するデータ格納手段と、
上記クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、上記クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算手段と、
上記加算手段の出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較手段と、
上記比較手段の比較結果に基づきパルスを生成するパルス生成手段と
を有し、
上記パルス生成手段によって生成された上記パルスによって上記データ格納手段からデータを読み出すタイミングを制御し、上記データ格納手段から読み出されたデータが上記遅延量に応じて上記クロックよりも短い間隔を単位として遅延されるようにしたことを特徴とする信号遅延装置。
【請求項６】
所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延方法において、
所定のクロック周波数のクロックで伝送されるデータをデータ格納手段に順次格納するステップと、
上記クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、上記クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算のステップと、
上記加算のステップの出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較のステップと、
上記比較のステップの比較結果に基づきパルスを生成するパルス生成のステップと
を有し、
上記パルス生成のステップによって生成された上記パルスによって上記データ格納手段からデータを読み出すタイミングを制御し、上記データ格納手段から読み出されたデータが上記遅延量に応じて上記クロックよりも短い間隔を単位としえ遅延されるようにしたことを特徴とする信号遅延方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の出力ポートから出力される信号の遅延量を、それぞれ独立且つ詳細に制御することができるようなデータ記録再生装置および外部同期方法、ならびに、信号遅延装置および信号遅延方法に関する。
【０００２】
【従来の技術】
近年では、テレビジョン放送において映像および音声信号をディジタル方式で伝送する、ディジタル放送などの普及により、情報提供の多チャンネル化が進行している。多チャンネル化に伴い、１台のビデオデータおよび／またはオーディオデータ（以下、Ａ／Ｖデータと記述する）記録再生装置によって、複数のＡ／Ｖデータの並列的な記録および再生、ならびに、記録しながらの再生などを行うことが要求されてきている。そして、この要求を満たすために、ハードディスクなどのランダムアクセス可能な記録媒体を用いてＡ／Ｖデータを記録するビデオサーバ（以下、Ａ／Ｖ(Audio and/or Video)サーバと記述する）と称される装置が普及しつつある。
【０００３】
Ａ／Ｖサーバでは、それぞれ独立にＡ／Ｖデータの入出力を有する複数の入出力を有する。これら複数の入出力ポートには、複数台のカメラや送出装置、編集装置などがそれぞれ接続される。例えば、複数台のカメラの撮影によるビデオデータがそれぞれの入出力ポートから入力され、モニタに表示されると共に、記録媒体に記録される。同時に、記録媒体から所定のＡ／Ｖデータが読み出され、入出力ポートを介して編集装置に送られて編集される。さらに、所定の制御により選択されたＡ／Ｖデータが記録媒体から読み出され、入出力ポートを介して送出装置に送られる。Ａ／Ｖサーバは、記録媒体に対するこれら複数のアクセスを、同時に処理することができるようにされている。
【０００４】
図６は、従来技術によるＡ／Ｖサーバの一例の構成を示す。記録再生部１０７は、複数のハードディスクドライブが連携して動作するようにされた、ハードディスクアレイからなり、入力ポート１０１Ａおよび１０１Ｃから入力されたビデオデータを記録ならびに蓄積すると共に、蓄積されたビデオデータの再生を行う。記録再生部１０７は、上述した各ポートに割り当てられたタイムスロットでアクセスを制御することによって、複数の入出力を並列的に処理できるようにされている。記録再生部１０７に対して、データ入力用のバス１４０とデータ出力用のバス１４１とが接続される。これらバス１４０および１４１は、記録再生部１０７に対するコマンドや記録再生部１０７からのステータスデータなども伝送される。
【０００５】
ファイルシステム１０６は、記録再生部１０７に記録ならびに蓄積されるビデオデータの管理などを行う。ファイルシステム１０６は、Ａ／Ｖサーバ２００の全体を制御ならびに管理する制御部１０８に接続される。制御部１０８に、バス１４２が接続される。また、制御部１０８に対してコントロールパネル１０５が接続される。コントロールパネル１０５は、パネル面に設けられたスイッチやダイヤルなどの操作子を操作することで、所定の制御信号が出力され、制御部１０８に対して所定の指示が送られる。
【０００６】
外部同期信号として供給された信号ＲＥＦがタイミングジェネレータ１０２に供給される。タイミングジェネレータ１０２では、供給された信号ＲＥＦから水平同期信号Ｈを抜き出し、Ａ／Ｖサーバ２００の内部基準信号とする。この基準信号は、各ポート１０１Ａ〜１０１Ｄに供給される。
【０００７】
このＡ／Ｖサーバ２００は、Ａ／Ｖデータの入力を行う複数の入力ポート１０１Ａ、１０１Ｃと、Ａ／Ｖデータの出力を行う複数の出力ポート１０１Ｂ、１０１Ｄとを有する。
【０００８】
入力ポート１０１Ａについて説明する。入力されたビデオデータは、圧縮符号化回路１３１で所定の方式で圧縮符号化を施され、バッファメモリ１３０に一時的に溜め込まれる。制御回路１３２は、記録再生部１０７に対してデータの記録ならびに蓄積の指示を出す。そして、バッファメモリ１３０のアクセス制御を行い、割り当てられたタイムスロットのときにバッファメモリ１３０からデータを読み出し、バス１４０に出力する。なお、入力ポート１０１Ｃは、入力ポート１０１Ａと同様の構成を有する。
【０００９】
次に、出力ポート１０１Ｂについて説明する。なお、出力ポート１０１Ｄも、出力ポート１０１Ｂと同様の構成からなる。外部からの制御信号が制御回路１２３に供給される。この制御信号によりビデオデータの再生が指示されると、バス１４２を介して、制御回路１２３と、制御部１０８およびファイルシステム１０６との通信が行われる。それと共に、制御回路１２３は、バス１４０を介して記録再生部１０７にビデオデータの再生を指示する。制御回路１２３によりバッファメモリ１２０のアクセスが制御され、記録再生部１０７から読み出されたデータがバッファメモリ１２０に溜め込まれる。制御回路１２３の制御によりバッファメモリ１２０に溜め込まれたＡ／Ｖデータが読み出され、復号回路１２１に供給され、復号される。
【００１０】
復号回路１２１から、復号されたＡ／Ｖデータが出力されバッファ１２２に溜め込まれる。また、復号回路１２１からビデオ信号のラインの先頭を示す信号Ｈが出力され、バッファ１２２に供給される。一方、タイミングジェネレータ１０２で水平同期信号Ｈに基づき生成された基準信号がタイミングジェネレータＴＧ１２４に供給され、出力ポート１０１Ｂの各部に対するタイミング信号が生成される。このタイミング信号に基づきバッファ１２２からのＡ／Ｖデータの読み出しが制御される。バッファ１２２から読み出されたＡ／Ｖデータは、ビデオ出力として出力される。
【００１１】
図７は、上述の図６におけるバッファ１２２をより詳細に示す。バッファ１２２は、ビデオデータの１ライン分、すなわち、５２５本／ラインのシステムでは１７１６サンプル、６２５本／ラインのシステムでは１７２８サンプルが格納可能なＦＩＦＯ１２５からなる。復号回路１２１からＦＩＦＯ１２５に供給されるサンプルは、復号回路１２１から出力された水平同期信号Ｈが基準とされ、ＦＩＦＯ１２５の先頭から書き込まれる。
【００１２】
また、ＴＧ１２４からＦＩＦＯ１２５に対して、クロック周波数が２７ＭＨｚのシステムクロックおよびリードリセット信号が供給される。リードリセット信号は、タイミングジェネレータ１０２から供給された水平同期信号Ｈに基づきＴＧ１２４で生成されたタイミング信号の一つである。
【００１３】
図８は、このバッファ１２２の一例の動作を示すタイミングチャートである。システムクロック単位で処理がなされ、ライトリセット信号に伴いラインの先頭のサンプルのデータが書き込まれ、以降、順次サンプルが書き込まれる。一方、ＦＩＦＯ１２５に格納されたサンプルは、リードリセット信号の次のクロックがラインの先頭とされて、順次読み出される。
【００１４】
上述の構成において、図６に示されるように、コントロールパネル１０５から制御部１０８を介してタイミングジェネレータ１０２に制御信号が供給される。この制御信号に制御され、タイミングジェネレータ１０２から出力される基準信号に遅延を与えることができる。したがって、各出力ポート１０１Ｂ、１０２Ｄにおいて、タイミングジェネレータＴＧ１２４で生成されたタイミング信号が遅延され、ＦＩＦＯ１２５からの読み出しのタイミングが遅延される。これにより、出力ポート１０１Ｂから出力されるビデオデータの、クロック単位での遅延が行われる。
【００１５】
【発明が解決しようとする課題】
従来では、複数の出力ポートを有するマルチチャンネルのアクセスが可能なＡ／Ｖサーバにおいては、機器に供給される１系統の外部同期信号ＲＥＦに全てのポートが同期する。そのため、各ポートの出力タイミングは、外部同期信号ＲＥＦに対する遅延量が全てのポートにおいて同一であった。したがって、例えば、各ポートの出力のそれぞれが異なるシステムに分配された場合に、各ポートでその出力先のシステムに最適な遅延量を得ることができないという問題点があった。
【００１６】
このような場合、従来では、最適な遅延量を得ることができない出力ポートからの出力に対して、遅延を可変とすることが可能な機器を接続する必要が生じることがあるという問題点があった。
【００１７】
さらに、従来では、上述したように、出力データを一旦ＦＩＦＯ１２５に溜め込み、ＦＩＦＯ１２５の読み出しタイミングをクロック単位で制御することによって、出力ポートから出力される出力データに遅延を与えていた。すなわち、各出力ポートにおいて、遅延の可変の最小単位は、２７ＭＨｚ（略３７ｎｓ）であった。
【００１８】
しかしながら、各ポートからの出力信号がアナログ信号の場合、可変の最小単位が１ｎｓ以下である必要がある。例えば、アナログ信号出力に対してアナログ信のラウタなどを接続する場合、信号の遅延量の最小単位が１ｎｓ以下でなければ、ラウタの入力同士で位相を合わせることができず、ラウタの出力でノイズになってしまうという問題点があった。
【００１９】
したがって、この発明の目的は、複数の出力ポートのそれぞれで遅延量が独立して設定できると共に、遅延量を１ｎｓ以下の間隔で可変できるようなデータ記録再生装置および外部同期方法、ならびに、信号遅延装置および信号遅延方法を提供することにある。
【００２０】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置において、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力手段と、複数の出力手段にそれぞれ設けられた、出力手段から出力される信号を遅延させる遅延手段とを有し、遅延手段は、システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにされ、複数の出力手段それぞれの遅延手段に対し、遅延の遅延量を互いに独立に設定するようにしたことを特徴とするデータ記録再生装置である。
【００２１】
また、この発明は、ノンリニアアクセスが可能な記録媒体を有し、複数の入出力手段が割り当てられたタイムスロットで入力されたデータを記録媒体に書き込み、記録媒体に書き込まれたデータを割り当てられたタイムスロットで読み出すデータ記録再生装置による複数の出力手段での外部同期方法において、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力のステップと、出力のステップから出力される信号を遅延させる遅延のステップと、複数の出力のステップそれぞれの遅延のステップに対し、互いに独立に、遅延の遅延量を設定する設定のステップとを有し、遅延のステップは、システムクロックに同期して所定のレベル範囲内で一定値毎にレベルが増加する階段状データを生成し、該階段状データの生成の際に該階段状データの１段目のレベルを設定データに応じて決定し、該階段状データに対してローパスフィルタ処理を施し、該ローパスフィルタ処理の結果に基づき上記遅延の遅延量を設定するようにしたことを特徴とする外部同期方法である。
【００２２】
また、この発明は、所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延装置において、所定のクロック周波数のクロックで伝送されるデータを順次格納するデータ格納手段と、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算手段と、加算手段の出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較手段と、比較手段の比較結果に基づきパルスを生成するパルス生成手段とを有し、パルス生成手段によって生成されたパルスによってデータ格納手段からデータを読み出すタイミングを制御し、データ格納手段から読み出されたデータが遅延量に応じてクロックよりも短い間隔を単位として遅延されるようにしたことを特徴とする信号遅延装置である。
【００２３】
また、この発明は、所定のクロック周波数のクロックで伝送されるデータを指示された遅延量で遅延させる信号遅延方法において、所定のクロック周波数のクロックで伝送されるデータをデータ格納手段に順次格納するステップと、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算する加算のステップと、加算のステップの出力にローパスフィルタ処理を施した結果と、所定のしきい値とを比較する比較のステップと、比較のステップの比較結果に基づきパルスを生成するパルス生成のステップとを有し、パルス生成のステップによって生成されたパルスによってデータ格納手段からデータを読み出すタイミングを制御し、データ格納手段から読み出されたデータが遅延量に応じてクロックよりも短い間隔を単位として遅延されるようにしたことを特徴とする信号遅延方法である。
【００２４】
上述したように、請求項１に記載の発明は、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力手段に、出力信号を遅延させる遅延手段をそれぞれ設け、遅延手段のそれぞれに対して、遅延の遅延量を互いに独立に設定するようにしているため、複数の出力手段によって互いに異なるシステムに出力信号を出力する際にも、それぞれのシステムに適合して同期をとることができる。
【００２５】
また、請求項４に記載の発明は、ノンリニアアクセスが可能な記録媒体に対して割り当てられたタイムスロットで動作する複数の出力によって出力される信号を遅延させ、複数の出力それぞれの遅延の遅延量を、互いに独立に設定するようにされているため、複数の出力によって互いに異なるシステムに出力信号を出力する際にも、それぞれのシステムに適合して同期をとることができる。
【００２６】
また、請求項５および６に記載の発明は、クロックよりも短い間隔を単位として可変に設定される遅延量を反転させた値に対して、クロックのタイミングで所定値ずつ段階的に増加する値を順次加算し、加算結果にローパスフィルタ処理を施した結果と所定のしきい値とを比較し、比較結果に基づき生成されたパルスによって、所定のクロック周波数のクロックで伝送されデータ格納手段に順次格納されたデータの読み出しタイミングが制御されるため、遅延量を変化させることで、データ格納手段から読み出されたデータをクロックより短い間隔で遅延させることができる。
【００２７】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。この発明では、各ポートで並列的に入出力を行うようにされた、複数の入出力ポートを有するＡ／Ｖサーバにおいて、出力ポートのそれぞれに遅延手段を設け、出力データの遅延量を互いに独立して制御できるようにした。また、遅延手段は、クロック単位で遅延量を設定する第１の遅延手段と、クロック単位より短い間隔で遅延量を設定する第２の遅延手段とからなり、システムクロック以上の精度で遅延量を設定可能なようにした。
【００２８】
図１は、この発明が適用されたＡ／Ｖサーバ１の一例の構成を示す。記録再生部３は、複数のハードディスクドライブが連携して動作するようにされた、ハードディスクアレイからなり、入力ポート２Ａおよび２Ｃから入力されたビデオデータを記録ならびに蓄積すると共に、蓄積されたビデオデータの再生を行う。記録再生部３に対して、データ入力用のバス４とデータ出力用のバス５とが接続される。これらバス４および５は、記録再生部３に対するコマンドや記録再生部３からのステータスデータなども伝送される。
【００２９】
Ａ／Ｖサーバ１において、各ポート２Ａ〜２Ｄのそれぞれにタイムスロットが割り当てられる。各ポート２Ａ〜２Ｄによって、それぞれに割り当てられたタイムスロットで記録再生部３にアクセスが行われ、複数の入出力が時分割で並列的に処理される。したがって、各ポート２Ａ〜２Ｄが同時に入出力を行うことができる。
【００３０】
ファイルシステム８は、記録再生部３に記録ならびに蓄積されるビデオデータの管理などを行う。ファイルシステム８は、Ａ／Ｖサーバ１の全体を制御ならびに管理する制御部７に接続され、制御部７は、バス６に接続される。また、制御部７に対してコントロールパネル９が接続される。
【００３１】
コントロールパネル９は、パネル面に、各種スイッチやダイヤルといった、このＡ／Ｖサーバ１の動作などを制御するための各種操作子が設けられる（図示しない）。これらの、パネル面に設けられた各種操作子を操作することで、所定の制御信号が出力され、制御部７に対して所定の指示が送られる。また、図示は省略するが、コントロールパネル９のパネル面には、例えば蛍光表示管や液晶パネルなどからなる表示装置が設けらる。表示装置には、Ａ／Ｖサーバ１の状態や各種操作に対応した表示がなされる。
【００３２】
外部同期信号として供給された信号ＲＥＦがタイミングジェネレータ１０に供給される。タイミングジェネレータ１０では、供給された信号ＲＥＦから水平同期信号Ｈを抜き出し、Ａ／Ｖサーバ１の内部基準信号とする。この基準信号は、各ポート２Ａ〜２Ｄに供給される。
【００３３】
このＡ／Ｖサーバ１は、Ａ／Ｖデータの入力を行う複数の入力ポート２Ａ、２Ｃと、Ａ／Ｖデータの出力を行う複数の出力ポート２Ｂ、２Ｄとを有する。
【００３４】
入力ポート２Ａについて説明する。入力されたビデオデータは、圧縮符号化回路２１で所定の方式で圧縮符号化を施され、バッファメモリ２０に一時的に溜め込まれる。制御回路１３２は、記録再生部３に対してデータの記録ならびに蓄積の指示を出す。そして、バッファメモリ２０のアクセス制御を行い、割り当てられたタイムスロットのときにバッファメモリ２０からデータを読み出し、バス４に出力する。なお、入力ポート２Ｃは、入力ポート２Ａと同様の構成を有する。
【００３５】
次に、出力ポート２Ｂについて説明する。なお、出力ポート２Ｄも、出力ポート２Ｂと同様の構成からなる。外部からの制御信号が制御回路２２に供給される。この制御信号によりビデオデータの再生が指示されると、バス６を介して、制御回路２２と、制御部７およびファイルシステム８との通信が行われる。それと共に、制御回路２２は、バス４を介して記録再生部３にビデオデータの再生を指示する。制御回路２２によりバッファメモリ３０のアクセスが制御され、記録再生部３から読み出されたデータがバッファメモリ３０に溜め込まれる。制御回路２２の制御によりバッファメモリ３０に溜め込まれたＡ／Ｖデータが読み出され、復号回路３１に供給され、復号される。
【００３６】
復号回路３１から、復号されたＡ／Ｖデータが出力されバッファ３２に溜め込まれる。また、復号回路３１からビデオ信号のラインの先頭を示す信号Ｈが出力され、バッファ３２に供給される。一方、タイミングジェネレータ１０で水平同期信号Ｈに基づき生成された基準信号がタイミングジェネレータＴＧ３４に供給され、出力ポート２Ｂの各部に対するタイミング信号が生成される。このタイミング信号に基づきバッファ３２からのＡ／Ｖデータの読み出しが制御される。バッファ３２から読み出されたＡ／Ｖデータは、ビデオ出力として出力される。
【００３７】
この実施の一形態においては、図６を用いて既に説明した従来例の構成とは異なり、信号ＲＥＦが供給されるタイミングジェネレータ１０では、コントロールパネル９による制御がなされない。タイミングジェネレータ１０は、供給された信号ＲＥＦから水平同期信号Ｈを抽出し、抽出された信号Ｈを各ポート２Ａ〜２Ｄにそのまま出力する。
【００３８】
各ポート２Ｂおよび２Ｄにおけるビデオ出力に対する信号Ｈの遅延処理は、出力ポート２Ｂおよび２Ｄのそれぞれに設けられたタイミングジェネレータ３４で、各々行われる。コントロールパネル９では、出力ポート２Ｂおよび２Ｄのそれぞれに対して個別にビデオ出力の遅延量を設定することができる。遅延量の設定値は、例えばバス６を介して、出力ポート２Ｂおよび２Ｄの制御部３３にそれぞれ供給される。各ポート２Ｂおよび２Ｄでは、制御部３３からタイミングジェネレータ３４に対して遅延量の設定値が供給され、タイミングジェネレータ３４では、供給された設定値に基づく遅延量の制御が行われる。
【００３９】
タイミングジェネレータ３４は、システムクロック単位で遅延量を制御する第１の遅延手段と、システムクロックより短い間隔で遅延量を制御する第２の遅延手段を有する。図２は、第１の遅延手段の一例の構成を示す。加算器５０において、出力データのクロック単位での遅延を設定するディレイ設定データに所定のオフセット値が加算される。加算器５０の加算結果がアップカウンタ５１に対してカウンタのロード値として供給される。
【００４０】
アップカウンタ５１は、クロック端子に供給された例えばクロック周波数が２７ＭＨｚのシステムクロックでカウントを行う。イネーブル端子に供給されるイネーブル信号によって、カウントの開始および停止が指示される。ロード端子に信号Ｈが供給されると、ロードデータ端子に供給された上述のロード値からのカウントが開始される。カウント出力は、デコーダ５２および５３に供給される。
【００４１】
デコーダ５２および５３には、予め所定の値「ＡＡ」がセットされている。デコーダ５２は、アップカウンタ５１の出力が値「ＡＡ」になったらパルスを出力し、デコーダ５３は、アップカウンタ５１の出力が値「ＡＡ＋１」になったら、アップカウンタ５１のイネーブル端子に対してイネーブル信号を出力する。こうすると、加算器５０に入力されるディレイ設定データに基づき、クロック単位で出力が遅延される。クロック周波数が２７ＭＨｚであるこの例では、略３７ｎｓ単位で出力が遅延される。
【００４２】
図３は、上述した第２の遅延手段の一例の構成を示す。また、図４は、第２の遅延手段の各部における信号の一例を示すタイムチャートである。この第２の遅延手段は、例えば上述の第１の遅延手段の後段に直列的に接続され、第１の遅延手段によって遅延された信号Ｈに対して、さらに、システムクロックより短い間隔の遅延を与える。例えばシステムクロックの１／２の、１３．５ＭＨｚをクロック周波数とするクロックが、ダウンカウンタであるカウンタ６０と、３ビットのカウントを行う３ビットカウンタに供給される。
【００４３】
カウンタ６０のロード端子に、図４Ａに示される、第１の遅延手段のデコーダ５２から出力された信号Ｈが供給される。また、システムフェイズデータがロードデータ端子に供給され、ロード端子に供給された信号Ｈをトリガとしてカウンタ６０にロードされる。システムフェイズデータは、この第２の遅延手段での遅延量を設定するための、１８ビットのデータである。カウンタ６０のロードデータ端子には、システムフフェイズデータの上位側１０ビットが供給される。一方、システムフェイズデータの下位側の８ビットは、反転回路６２で値を反転され、ビット加算器７３の端子ｂ７−ｂ０に供給される。
【００４４】
なお、システムフェイズデータは、例えばコントロールパネル９上で所定の操作を行うことにより、各ポート毎に可変的に値を設定することができる。設定されたシステムフェイズデータは、コントロールパネル９から制御部７およびバス６を介して、例えば出力ポート２Ｂの制御部３３に供給され、タイミングジェネレータＴＧ３４に渡される。システムフェイズデータの上位側１０ビットは、ビデオ信号の１ラインの第８５８サンプル（ＮＴＳＣの場合）あるいは第８６４サンプル（ＰＡＬの場合）をカバーする。
【００４５】
カウンタ６０で、信号Ｈのタイミング毎にシステムフェイズデータがロードされ、システムクロックの１／２の、１３．５ＭＨｚをクロック周波数とするクロックで、値が「０」になるまでダウンカウントされる。カウンタ６０の出力は、３ビットカウンタ６１のリセット端子に供給される。図４Ｂは、カウンタ６０の出力の一例を示す。カウンタ６０では、ダウンカウント中は「０」が出力され、カウント値が「０」になると、３ビットカウンタ６１に対してリセット信号が出力される。
【００４６】
３ビットカウンタ６１では、リセット信号をトリガとして、１３．５ＭＨｚの周波数のクロックに基づきアップカウントが行われる。最下位の１ビットが端子Ｑ0 から出力され、ビット加算器７３の端子ｂ８に供給される。中位の１ビットが端子Ｑ1 から出力され、ビット加算器７３の端子ｂ９に供給される。最上位の１ビットが端子Ｑ2 から出力される。最上位の１ビットは、反転されて３ビットカウンタ６１のイネーブル端子に供給される。すなわち、３ビットカウンタ６１は、リセット信号をトリガとして「０」〜「３」をカウントする。
【００４７】
ビット加算器７３では、端子ｂ７−ｂ０に供給された８ビットのデータを下位側にし、端子ｂ８、ｂ９に供給されたデータをそれぞれ９、１０ビット目として３入力をビット加算し、セレクタ６３の端子Ｔに供給する。一方、セレクタ６３の端子Ｒ、端子Ｓには、それぞれ固定値「０」および「１０２３」が供給される。
【００４８】
セレクタ６３は、図５に一例が示されるように、カウンタ６０に入力される信号Ｈ（図３の点Ｅおよび図４Ａ）と、３ビットカウンタ６１の端子Ｑ2 の出力（図３の点Ｄおよび図４Ｂ）とに基づき、端子Ｒ、ＳおよびＴが切り替えられる。端子Ｑ2 の出力が’Ｈ’状態で端子Ｒが選択され、信号Ｈの立ち下がりエッジで端子Ｓが選択される。端子Ｑ2 の出力が’Ｌ’状態で、端子Ｔが選択される。
【００４９】
セレクタ６３からの出力信号の一例を図４Ｃに示す。信号Ｈの立ち下がりエッジで端子Ｓが選択され、セレクタ６３から値「０」が出力される。３ビットカウンタ６１で値「０」〜「３」までのカウントが行われている間は、端子Ｑ2 の出力が’Ｌ’状態であり、端子Ｔが選択される。３ビットカウンタ６１の出力が「０」のときには、ビット加算器７３から供給される１０ビットの上位２ビットが共に「０」であり、セレクタ６３からは、システムフェイズデータの下位８ビットを反転した値（図４Ｃの値ａ）が出力される。以降、３ビットカウンタ６１でカウントアップされる毎にビット加算器７３から供給される１０ビットの上位２ビットが１ずつインクリメントされ、値ａに順次、値「２５６」が加算される。端子Ｔが選択されている間は、この値がセレクタ６３から出力される。３ビットカウンタ６１のカウント値が３ビットに桁上がりすると、セレクタ６３で端子Ｒが選択され、値「１０２３」が出力される。このようにして、図４Ｃに示される、時間軸に対して階段状に値が変化するデータが生成される。
【００５０】
セレクタ６３の出力がＤ／Ａコンバータ６４でアナログ信号に変換され、ローパスフィルタ６５を介してコンパレータ６６に供給される。Ｄ／Ａ変換器６４から出力された、図４Ｃのような階段状の信号がローパスフィルタ処理で滑らかにされ、図４Ｄに一例が示されるような信号にされる。
【００５１】
コンパレータ６６では、所定の電圧値６７をしきい値として、ローパスフィルタ６５から供給された信号とこのしきい値とが比較される。図４Ｅは、コンパレータ６６の出力信号の一例を示す。信号がしきい値を越える点で反転する信号が出力される。
【００５２】
コンパレータ６６の出力が位相比較器６８に供給される。この位相比較器６８と、ローパスフィルタ６９、周波数が２７ＭＨｚのシステムクロックで動作するＶＣＯ(Voltage Controlled Oscillator) ７０および分周器７１とでＰＬＬ(Phase Locked Loop) ７５が構成される。ＶＣＯ７０は、周波数が２７ＭＨｚのシステムクロックで動作する。また、分周器７１は、供給された信号を、ビデオ信号の１ラインのサンプル数に応じた分周比で分周する。例えば、ビデオ信号がＮＴＳＣの場合には、分周比が１／１７１６とされる。
【００５３】
上述のＰＬＬ７５の出力がエッジ検出回路７２に供給され、信号のエッジが検出される。図４Ｆは、エッジ検出回路７２の出力信号の一例を示す。このように、エッジ検出回路７２からは、図４Ａに示す、カウンタ６０に入力される信号に対して、コンパレータ６６での比較結果に応じた遅延が与えられた信号Ｈ’が出力される。この信号Ｈ’が出力ポート２Ｂのバッファ３２からのデータの読み出しの基準信号となる。
【００５４】
図４Ｆに示される出力信号の遅延量は、上述したように、システムフェイズデータに応じて変化させることができる。次に、上述の第２の遅延手段による遅延をより具体的に説明し、出力信号の遅延量を変化させる方法について説明する。
【００５５】
例えば、システムフェイズデータを「００００００００１１０００１１１１１」とする。このデータの上位側１０ビットは、値が４であり、カウンタ６０にこのシステムフェイズデータがロードされてから４クロック目に、システムフェイズデータの下位側８ビットを反転したデータ「１１１０００００」（＝２２４）が出力される。そして、セレクタ６３から、３ビットカウンタ６１からの出力に基づき、２２４＋２５６＝４８０、２２４＋２５６＋２５６＝７３６、２２４＋（２５６＋２５６）＋２５６＝９９２と出力され、最後に端子Ｒが選択され、「１０２３」が出力される。
【００５６】
次に、システムフェイズデータを「１」だけ増加させ、「００００００００１１００１０００００」とする。この場合、下位側８ビットを反転させたデータは、「１１０１１１１１」（＝２２３）となり、これが４クロック目に出力されることになる。このデータに、上述のように順に２５６を加えて、２２３、４７９、７３５、９９１、１０２３というデータを生成する。このデータを、上述したＤ／Ａ変換器６４およびローパスフィルタ６５を介し、コンパレータ６６に供給し、コンパレータ６６の出力をＰＬＬ７５に供給することで、システムフェイズデータを「１」変化させたことにより、位相が僅かにシフトされたパルスを得ることができる。
【００５７】
他の例として、システムフェイズデータの値が「００００００１１１１１１１１１１１１」から「０００００１００００００００００００」に変わった場合も、システムフェイズデータがロードされたポイントから１５クロック目で、セレクタ６３から０、２５６、５１２、７６８、１０２３と出力されるデータが、ロードポイントから１６クロック目で、２５５、５１１、７６７、１０２２、１０２３となり、滑らかに変化することが分かる。
【００５８】
システムフェイズデータを「１」、変化させることは、最終的に出力される信号Ｈ’の位相を、周波数が１３．５ＭＨｚの１クロック分の時間である７４ｎｓを２５６等分した０．２９ｎｓだけ変化させることに相当する。したがって、システムクロックよりはるかに細かい単位で、出力される信号Ｈ’の位相を変化させることが可能となる。
【００５９】
このように、第１の遅延手段と第２の遅延手段とを直列的に接続し、出力された信号Ｈ’をバッファ３２の読み出しの基準信号とすることで、例えば粗調整として第１の遅延手段によるシステムクロック単位、すなわち略３７ｎｓ単位、微調整として第２の遅延手段による１ｎｓ未満で、出力信号の遅延を調整することができる。
【００６０】
【発明の効果】
以上説明したように、この発明が適用されたＡ／Ｖサーバでは、複数の出力ポートのそれぞれに出力信号の遅延手段が設けられる。そのため、コントロールパネルからの操作により、各々の出力ポートで互いに独立して出力信号の遅延を調整することができるという効果がある。
【００６１】
また、この発明によれば、複数の出力ポートのそれぞれに設けられる遅延手段は、システムクロック単位で遅延量を調整できる第１の遅延手段と、例えば１ｎｓ未満といったシステムクロックより小さい単位で遅延量を調整できる第２の遅延手段とから構成される。そのため、それぞれの出力ポートに遅延量の調整用の機器を用いること無く、Ａ／Ｖサーバを用いたシステムを構成することができる効果がある。
【図面の簡単な説明】
【図１】この発明が適用されたＡ／Ｖサーバの一例の構成を示すブロック図である。
【図２】システムクロック単位で遅延量を制御する第１の遅延手段の一例の構成を示すブロック図である。
【図３】システムクロックより短い間隔で遅延量を制御する第２の遅延手段の一例の構成を示すブロック図である。
【図４】第２の遅延手段の各部における信号の一例を示すタイムチャートである。
【図５】セレクタの切り替えタイミングを説明するためのタイムチャートである。
【図６】従来技術によるＡ／Ｖサーバの一例の構成を示すブロック図である。
【図７】出力ポートのバッファの一例の構成を示すブロック図である。
【図８】出力ポートのバッファの一例の動作を示すタイミングチャートである。
【符号の説明】
１・・・Ａ／Ｖサーバ、２Ａ，２Ｃ・・・入力ポート、２Ｂ，２Ｄ・・・出力ポート、３・・・記録再生部、７・・・制御部、８・・・ファイルシステム、９・・・コントロールパネル、１０・・・タイミングジェネレータ、２０・・・バッファメモリ、２１・・・圧縮回路、２２・・・制御部、３０・・・バッファ、３１・・・復号回路、３２・・・バッファ、３３・・・制御部、３４・・・タイミングジェネレータＴＧ、５０・・・加算器、５１・・・アップカウンタ、６０・・・カウンタ、６１・・・３ビットカウンタ、６２・・・反転回路、６３・・・セレクタ、６６・・・コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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