(57)【特許請求の範囲】
【請求項１】
電気通信機器で電力消費を削減する方法において、
所定期間の間電気通信装置に含まれる第１システムクロックをパワーダウンする段階と、
所定期間の間電気通信装置に含まれる第２システムクロックをパワーアップする段階であって、第２システムクロックは第１システムクロックより少ない電流を消費し、第２システムクロックは所定期間の間第２システムクロックを第１システムクロックに実質的に同期させる同期手段を含む、前記パワーアップする段階と、を含み、
同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２カウンタと、第２システムクロックを第１システムクロックに実質的に同期させる論理回路と、第２システムクロックの周波数を調節するため論理回路の出力と第２システムクロックの入力との間に接続された帰還ループと、を含む、
電気通信機器で電力消費を削減する方法。
【請求項２】
請求の範囲第１項記載の方法において、帰還ループはディジタル・アナログ変換器を含む方法。
【請求項３】
電気通信機器で電力消費を削減する方法において、
所定期間の間電気通信装置に含まれる第１システムクロックをパワーダウンする段階と、
所定期間の間電気通信装置に含まれる第２システムクロックをパワーアップする段階であって、第２システムクロックは第１システムクロックより少ない電流を消費し、第２システムクロックは所定期間の間第２システムクロックを第１システムクロックに実質的に同期させる同期手段を含む、前記パワーアップする段階と、を含み、
同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２カウンタと、第１及び第２カウンタの出力の間の位相差を検出する位相検出器と、位相差をチャージ・パルスに変換しチャージ・パルスを第２システムクロックに供給するチャージポンプと、第１カウンタの出力と第１カウンタの入力との間に接続され、第１カウンタの分割比をディジタル的に制御する変調器とを含む、
電気通信機器で電力消費を削減する方法。
【請求項４】
請求項第３項記載の方法において、同期手段は、第２システムクロックへ供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む方法。
【請求項５】
請求の範囲第３項記載の方法において、変調器は、外部源から制御情報を受取るシグマ・デルタ変調器である方法。
【請求項６】
請求の範囲第３項記載の方法において、変調器は外部制御情報を受取らない方法。
【請求項７】
電気通信装置の同期回路において、
第１電力レベルで動作する第１システムクロックと、
第１電力レベルより低い第２電力レベルで動作する第２システムクロックであって、第１システムクロックがパワーダウンしている所定期間の間第２システムクロックを第１システムクロックに実質的に同期させる同期手段を含む前記第２システムクロックと、を含み、
同期手段は、各々第１及び第２システムクロックをカウントする第１及び第２カウンタと、第２システムクロックを第１システムクロックに実質的に同期させる論理回路と、第２システムクロックの周波数を調節するため論理回路の出力と第２システムクロックの入力との間に接続された帰還ループと、を含む、
電気通信装置の同期回路。
【請求項８】
請求の範囲第７項記載の回路において、帰還ループはディジタル・アナログ変換器を含む回路。
【請求項９】
電気通信装置の同期回路において、
第１電力レベルで動作する第１システムクロックと、
第１電力レベルより低い第２電力レベルで動作する第２システムクロックであって、第１システムクロックがパワーダウンしている所定期間の間第２システムクロックを第１システムクロックに実質的に同期させる同期手段を含む前記第２システムクロックと、を含み、
各々第１及び第２システムクロックをカウントする第１及び第２カウンタと、第１及び第２カウンタの出力の間の位相差を検出する位相検出器と、位相差をチャージ・パルスに変換しチャージ・パルスを第2システムクロックに供給するチャージポンプと、第１カウンタの出力と第１カウンタの入力との間に接続され、第１カウンタの分割比をディジタル的に制御する変調器とを含む、
電気通信装置の同期回路。
【請求項１０】
請求の範囲第９項記載の回路において、同期手段は、第２システムクロックへ供給される前にチャージ・パルスをフィルタする低域フィルタをさらに含む回路。
【請求項１１】
請求の範囲第９項記載の回路において、変調器は、外部源から制御情報を受取るシグマ・デルタ変調器である回路。
【請求項１２】
請求の範囲第９項記載の回路において、変調器は外部制御情報を受取らない回路。
【発明の詳細な説明】
発明の技分野
本発明は一般に通信装置に関係する。特に、本発明は待機動作モード時の移動通信機器の電流削減に関係する。
発明の背景
移動通信機器の電力消費を削減するため、待機又はアイドル動作モードを設けることがしばしば望ましい。待機モード時には、ページを聴き取る短期間の間のみ機器はアクティブとなって、残りの期間はパワーダウンされる。正確に正しい期間の間機器をアクティブにすることを保証するため正確な装置タイミングを保持する事が重要である。また、待機又はアイドルモードでは可能な限り機器の電力消費を削減させることが非常に望ましい。
標準的なGSM通信装置で装置タイミングを保持するためには、待機時を含む全ての時間でアクティブである相対的に高精度（例えば、1ppm）を有するクロックを提供する。このようなクロックは相対的に大電力を消費する。移動電話で使用される例示クロックは、例えば13MHzで動作する電圧制御水晶発振器（VCXO）である。加えて、移動電話は又通信装置表示部に時間を表示するための簡単な低電力実時間クロック（RTC）も有する。このクロックは低周波数（32.768kHz）で動作し、通常非常に正確ではない（例えば、クロック水晶の品質に応じて、10-20ppm）。
それ故、高周波数、高電流のクロックをオフに切替え、かつ正確な装置タイミングを保持する事により待機モードで動作する通信機器の電流消費を削減することが望ましい。
ヒエタラ他の米国特許第5,493,700号（ヒエタラ'700）は無線電話の自動周波数制御（AFC）装置を開示している。無線電話は、送信器、受信器、ユーザーインターフェース、制御論理、及び送信器と受信器に適切な周波数で信号を提供し、かつユーザーインターフェースと制御論理へクロック信号を提供するシンセサイザを含む。制御論理はシンセサイザの周波数を制御する。シンセサイザは2個のN分数シンセサイザと位相ロックループを含む。ヒエタラ'700特許は正確な装置タイミングを保持しつつ待機モードの電流を削減する方法を開示していない。
ヒエタラ他の米国特許第5,055,802号（ヒエタラ'802）は電圧制御発振器出力信号の周波数を制御する複数アキュムレータ・シグマ-デルタN分数シンセサイザを開示している。相対的に小さな周波数オフセット増分がシンセサイザに導入可能である。ヒエタラ'802特許は正確な装置タイミングを保持しつつ待機モードの電流を削減する方法を開示していない。
ヒエタラ他の米国特許第5,070,310号（ヒエタラ'310）は、複数アキュムレータからのデータ「リプル」を避け、スプリアス信号を削減する複数ラッチのアキュムレータN分数シンセサイザを開示している。ヒエタラ'310は正確な装置タイミングを保持しつつ待機モードの電流を削減する方法を開示していない。
シェファード他の米国特許第5,331,293号（シェファード）は、基準発振器を調節する補償信号を発生するためシンセサイザ出力を復調し、反転し増幅することによりスプリアス信号を補償するディジタル周波数シンセサイザを開示している。シェファードは正確な装置タイミングを保持しつつ待機モードを与えることにより電力消費の削減に取り組んでいない。
パシフィック・ディジタル・セルラ移動電話では、高周波数水晶発振器をパワーダウンし、アイドルモード時に低周波数で動作して電力を消費しない第２発振器を使用していることが知られている。しかしながら、PDC装置では、記号レートは21ks/sであり、これはGSMシステムの270.833ks/sより著しく低い。結果として、PDC装置タイミング要求はGSMや他のシステムのタイミング要求より相当正確度が低く、PDC装置では正確な低周波数発振器の必要性がない。従って、PDC装置の電力削減方法は、相対的に厳しいタイミング要求を有するGSM又はその他の相対的に高いビットレート装置には適していない。
発明の要約
本発明の例示実施例によると、通信機器で電力消費を削減する回路は、低電力低周波数実時間クロック（RTC）発振器と、RTC発振器を相対的に高電力高周波数マスター・クロックに同期する同期装置とを含む。待機又はアイドルモード時には、高周波数マスター・クロックはパワーダウンされて、装置タイミングは低周波数クロックにより保持される。各種の実施例によると、同期装置は、開ループ実時間訂正回路、ディジタル閉ループ実時間訂正回路、位相ロック・ループ（PLL）訂正回路、N分数PLL回路又はその他の等価装置により実装可能である。
本発明の方法と装置により、通信装置は正確な装置タイミングを保持しつつ低電力の動作待機モードで動作可能となる。本発明は相対的に正確なタイミング要求を有するGSM装置又はその他の移動通信装置で特に有用である。
【図面の簡単な説明】
本発明のより完全な理解は、同様な指標が同様な要素を指示している、添付の図面と関連して以下の望ましい実施例の詳細な説明を読むことにより得られる。
図１は本発明の１実施例による開ループ及び閉ループディジタル・タイミング訂正回路を使用した電力削減回路のブロック線図である。
図２は本発明の他の実施例による位相ロックループ・タイミング訂正回路を使用した電力削減回路のブロック線図である。
図３は本発明の別の実施例によるシグマ-デルタ変調器を使用した電力削減回路のブロック線図である。
図４は本発明のさらに他の実施例によるN分数位相ロックループ・タイミング訂正回路を使用した電力削減回路のブロック線図である。
望ましい実施例の詳細な説明
本発明によると、相対的に高データレートを有する、又は相対的に厳しいタイミング要求を有する（例えば、GSM基準による移動電気通信システム）システムで動作する通信装置は、装置を２つのモード：通常動作モードと待機動作モードで動作させることを可能とする回路を含む。待機動作モードでは、装置の要素の少なくとも一部がある特定の期間の間のみパワーアップされる。基準クロックとは別の待機クロックが設けられて正確なタイミングを保持し、適切な要素が正確な間隔でパワーアップされることを保証する。待機クロックは基準クロックより低周波数で動作し、基準クロックより消費電流が少ない。本発明は、相対的に低い精度（例えば、10-20ppm）を有するクロックから相対的に高いクロック精度（例えば、1ppm）が達成されるよう、待機クロックを基準クロックに同期させる同期装置を含む。
ここでを図1を参照すると、待機（RTC）クロック１０を基準クロック１２に同期させるための開ループタイミング訂正回路を使用した本発明の第1実施例が図示されている。この実施例によると、RTC発振器１０の周波数が正確に測定され、装置タイミングがこれに従って訂正される又は調節される。RTCクロック１０の正確な周波数を知ることにより、アイドル待機時にRTC信号をシステムクロックとして使用可能とし、従って正確なVCXO１２がオフされている間もシステムの同期を保持できる。図1に図示するように、第1及び第２カウンタ１４，１６が各々RTC１０とVCXO１２の出力を受取るよう接続される。論理回路１８はカウンタ出力を受取り、カウンタ出力を基に所定の間隔に対して正確なRTC信号を発生する。所定の間隔はVCXO１２の周波数を基に選択され、所要のレベルの精度を達成するするのに十分な長さであることが望ましい。
または、RTC周波数を調節してRTCを基準クロック１２に同期できる。この調節は、図1の破線で示すように、より正確なVCXO１２へのRTC１０のディジタル閉ループ周波数ロックにより実行可能である。
閉ループ回路は、RTC１０、VCXO１２、カウンタ１４、１６、論理回路１８、及び論理回路１８の出力とRTCクロック１０への入力との間の帰還ループに接続されたD/A変換器２０により実装可能な、RTC１０の周波数を制御する装置を含む。
閉ループ方法は所要レベルの精度を達成するため比較的長い訂正時間を必要とする。通信装置を最初にオンした時には、起動時の装置の自己加熱のため補償値はしばしば更新することが望ましい。短期間の連続動作の後、補償値更新はより少なく実行可能である。
閉ループ方法は非常に正確なRTCクロック（理想的にはVCXOと同じ精度）を有利に達成できる。比較的低コストの水晶（例えば、32.768kHzで20ppmの精度を有する）を発振に使用可能である。RTC水晶の動作温度特性はRTC周波数制御の同調域内であることのみを必要とする。
RTC周波数訂正時間を減少する別の実施例は、位相ロックループ（PLL）の使用を含む。相対的に高い周波数（1GHz）を正確な低周波数（13MHz）VCXOにロックするためPLLを使用することは移動電話では公知であるが、本発明はPLLを使用して相対的に低い周波数発振器１０を正確な高周波数VCXO１２にロックする。以下で説明するように、PLLのロックイン時間はループ・フィルタ・カットオフ周波数の関数であることが認められる（比較周波数が十分高いと仮定する）高いカットオフ周波数はより多くの雑音をもたらすが、増大した雑音はこの実装のRTC１０には著しく影響しない。
VCXOがパワーアップした時、PLLはRTC１０を正確なVCXO１２にロックし、VCXO１２がパワーダウンされた時RTC１０のこの値を保持する。
この実施例の例示実装は図２に図示される。図２の回路は、チャージポンプ２４へディジタル出力を与える位相検出器２２を含む。チャージポンプ２４はループフィルタ２６へアップ又はダウンの高インピーダンス出力のチャージ・パルスを与える。雑音又はロックイン時間に厳しい要求がないため、チャージパルスの精度はこの実装例ででは重要ではない。チャージポンプ24の出力は低域フィルタ２６でフィルタされ、RTC１０に帰還されて低電力クロックの周波数を制御する。
上述したように、PLLロックイン時間を制限する１つの制限がある、これは比較周波数が十分大きくなければならないことである。比較周波数
ｆcomparisonは以下で定義される：
0003958371.tif 000002
ここでNとMは整数である。
RTC周波数は通常32.768kHzで、GSMではVCXO周波数は標準的には13MHzである。これは64Hzの最大比較周波数を生じる。標準的にはPLLのループ帯域幅は10倍以上低くなければならず、これは6Hzのループ帯域幅を意味し、ロックイン時間はおおよそ1秒の半分である。これは、GSMのように、ロックイン時間<20msを有することと、電力消費を削減するためVCXOを２秒間に渡ってパワーダウンすることが望ましい場合には十分ではない。
高比較周波数（kHzのオーダー）を達成するには、GSMシステムのように特にVCXO周波数が予め決定されている場合、RTC周波数を変更することが望ましい。例えば、40625HzのRTC周波数はPLLを容易に実装可能とする。このような実装の欠点は、この周波数の水晶が「標準の」水晶ではなく、従って標準の32768Hz水晶より高価な点である。
さらに他の実施例によると、N分数PLLを使用することにより高比較周波数が達成可能である。N分数PLLは、NとN+1との間の周波数の内の一つのカウンタ値を変更し、他の基本周波数の分数である新たな周波数を作成することにより作動する。
例えば、RTCが32768HzでVCXOが13MHzであるものと仮定する。比較周波数は2kHz以上であることが望ましい。2048Hzを比較用に選択する、何故ならこれは32768/16で容易に達成できるからである。VCXOの分割比は
0003958371.tif 000003
このことは、PLLにロックするため、１１周期の間分割比N（6347）を使用し、21周期の間分割比N+1（6348）を使用することを意味する。従って、N分数PLLに完全にロックするにはさらに長い期間が必要である。この期間は2048Hz/32=64Hzで、これは前と同じ周期である。RTCの64HZ変調は別の実施例では避け得ることが認められる。
最も簡単な解決法は、相対的に低いループ帯域幅（例えば、6Hz）を与えて、RTCが64Hz変調に追随しないようにすることである。しかしながら、これはN分数PLLの高比較周波数に対する速度利点を取り除く。
その他の解決法は、位相検出器からの誤差を補償する補償電流をループに供給することである。このような解決法は、移動検出器チャージポンプに整合した別のアナログ・チャージポンプ回路を設ける事により実装可能である。
その他の解決法は図３に示され、21/32比率を発生するためカウンタの分割比をディジタル的に制御するディジタル・シグマ・デルタ変調器２８を含む。これは別のアナログ回路を必要とせず、変調雑音周波数を増加する。
別の解決法が図４に示され、これはモジューロ-e変調器30を含み、これは正確なRTC周波数に等しくはないが、近い周波数を発生する。一例として：
0003958371.tif 000004
従って、RTC周波数は正確に32768Hzではなく、わずかに低い（1.6ppm低い）。この小さな差は実時間クロック１０には顕著なものではなく、非常に小さいため装置同期は問題なく保持可能である。N分数周期が2048/3=683Hzであり、ループ帯域幅の外側にあるため、この実装法は重要な利点を与える。図４の実施例は高速ロックイン時間（<20ms）の非常に簡単なPLLを与える。全てのN分数周期変調はループの外側で実行可能であり、通常のN分数補償はループの内側で必要である。
本発明は、相対的に正確であるが電力を消費するVCXOを不要な時にパワーダウンし、低電力クロックの精度を増大する同期装置により低電力低周波数クロックを使用して装置同期をなお保持することを可能とする。
以上の説明は多くの詳細と仕様を含んでいるが、これらは単に例示用であり、本発明の制限として認められるものではないことを理解すべきである。以下の請求の範囲とその法的な等価物により定められる本発明の要旨と範囲から逸脱しない、開示例に対する多数の変更が当業者には容易に明らかとなる。
【図１】
0003958371.tif 000005
【図２】
0003958371.tif 000006
【図３】
0003958371.tif 000007
【図４】
0003958371.tif 000008