(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート絶縁体と、
該ゲート絶縁体上に設けられており、該ゲート絶縁体が露出したオープンゲート領域を有する酸化物層と、
前記オープンゲート領域内における前記ゲート絶縁体上に設けられた強誘電体ゲートと、
該強誘電体ゲートの各側面と前記オープンゲート領域内の各側面との間に設けられたパッシベーション側壁と
を有する強誘電体トランジスタ構造。
【請求項２】
前記半導体基板はシリコンまたはＳＯＩである、請求項１に記載の強誘電体トランジスタ構造。
【請求項３】
前記強誘電体ゲートは、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯまたはＹＭｎＯ3である、請求項１に記載の強誘電体トランジスタ構造。
【請求項４】
前記ゲート絶縁体は、窒化シリコン、窒素注入シリコン酸化物または酸窒化シリコンである、請求項１に記載の強誘電体トランジスタ構造。
【請求項５】
前記ゲート絶縁体は、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンまたはＴａ2Ｏ5である、請求項１に記載の強誘電体トランジスタ構造。
【請求項６】
前記強誘電体ゲートは、化学溶液堆積（ＣＳＤ）法を用いて堆積される、請求項１に記載の強誘電体トランジスタ構造。
【請求項７】
前記パッシベーション側壁は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4を含む、請求項１に記載の強誘電体トランジスタ構造。
【請求項８】
前記強誘電体ゲート上に設けられた上部電極をさらに含む、請求項１に記載の強誘電体トランジスタ構造。
【請求項９】
前記上部電極は、イリジウム、プラチナ、ルテニウム、酸化イリジウム、酸化プラチナまたは酸化ルテニウムを含む、請求項８に記載の強誘電体トランジスタ構造。
【請求項１０】
基板上に強誘電体トランジスタ構造を製造する方法であって、
ａ）該基板上にゲート絶縁体を形成する工程と、
ｂ）該ゲート絶縁体上に、強誘電体ゲートと置換されるダミーゲート構造を製造する工程と、
ｃ）前記ゲート絶縁体上および該ダミーゲート構造上に酸化物層を形成した後に、該酸化物層を研磨して該ダミーゲート構造を露出させ、さらにその後に該ダミーゲート構造を除去することによって前記ゲート絶縁体が露出したオープンゲート領域を形成する工程と、
ｄ）前記酸化物層上および前記オープンゲート領域内の前記ゲート絶縁体上にパッシベーション絶縁体を堆積する工程と、
ｅ）異方性エッチングを用いて該パッシベーション絶縁体をエッチングし、それによって前記オープンゲート領域内の各側壁にパッシベーション側壁を形成する工程と、
ｆ）前記オープンゲート領域内および前記酸化物層上に強誘電体材料を堆積する工程と、
ｇ）化学的機械的研磨（ＣＭＰ）を用いて前記強誘電体材料を研磨し、それにより前記オープンゲート領域内に強誘電体ゲートを形成する工程と、
ｈ）該強誘電体ゲート上に上部電極を形成する工程と
を順次行なうことを特徴とする方法。
【請求項１１】
前記ダミーゲートを形成する工程は、ダミーゲート材料層を前記ゲート絶縁体上に堆積して、パターニングすることにより達成される、請求項１０に記載の方法。
【請求項１２】
前記ダミーゲート材料層は窒化シリコンまたはポリシリコンである、請求項１１に記載の方法。
【請求項１３】
前記酸化物層を研磨する工程は、化学的機械的研磨（ＣＭＰ）を用いて達成される、請求項１０に記載の方法。
【請求項１４】
前記ゲート絶縁体を形成する工程において、ゲート絶縁体材料が、化学的気相成長法（ＣＶＤ）、パルスＣＶＤ、スパッタリングまたは蒸着によって堆積される、請求項１０に記載の方法。
【請求項１５】
前記ゲート絶縁体を形成する工程において、ゲート絶縁体材料として、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンまたはＴａ2Ｏ5が堆積される、請求項１０に記載の方法。
【請求項１６】
前記強誘電体材料を堆積する工程は、金属有機化学的気相成長法（ＭＯＣＶＤ）または化学溶液堆積法（ＣＳＤ）によって達成される、請求項１０に記載の方法。
【請求項１７】
前記強誘電体材料を堆積する工程において、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯまたはＹＭｎＯ3が堆積される、請求項１０に記載の方法。
【請求項１８】
前記上部電極は、イリジウム、プラチナ、酸化イリジウムまたは酸化プラチナである、請求項１０に記載の方法。
【請求項１９】
前記上部電極を形成する工程は、上部電極層を堆積してパターニングすることによって達成される、請求項１０に記載の方法。
【請求項２０】
前記上部電極を形成する工程は、ダマシン法を用いて達成される、請求項１０に記載の方法。
【請求項２１】
前記パッシベーション絶縁体を堆積する工程は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4を堆積する、請求項１０に記載の方法。
【請求項２２】
前記パッシベーション絶縁体をエッチングする工程は、異方性プラズマエッチングを用いて達成される、請求項１０に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して、半導体技術に関し、より詳細には、金属−強誘電体−絶縁体−半導体（ＭＦＩＳ）トランジスタ構造およびその製造方法に関する。ＭＦＩＳトランジスタはＭＦＯＳトランジスタと同様であるが、絶縁体材料として酸化物を用いた構造に限定されない。
【０００２】
【従来の技術】
従来より、１トランジスタ強誘電体メモリトランジスタは、上部電極を有する強誘電体ゲートを備えた強誘電体電極スタックを利用してきた。このデバイスは、強誘電体材料を堆積し、続いて上に金属層を堆積することによって形成される。次に、これらの層は、プラズマエッチングされる。プラズマエッチングは、強誘電体ゲートの強誘電特性を劣化させ、それによってメモリトランジスタの信頼性が低下する。強誘電体材料はまた、水素による汚染を防ぐために不動態化される必要がある。パッシベーション層はまた、強誘電体材料とその下の酸化物との間での不要な相互作用を低下させるために用いられた。
【０００３】
【発明が解決しようとする課題】
上述のように、プラズマエッチングは、強誘電体ゲートの強誘電特性を劣化させ、それによってメモリトランジスタの信頼性が低下する。従って、メモリトランジスタの信頼性を向上する強誘電体トランジスタ構造およびその製造方法が必要である。
【０００４】
【課題を解決するための手段】
本発明による強誘電体トランジスタ構造は、ａ）半導体基板上に下部と、側面と、上部とを有する強誘電体ゲートと、ｂ）該強誘電体ゲートと該半導体基板との間に挿入されるゲート絶縁体と、ｃ）該側面に隣接するパッシベーション側壁とを含み、これにより上記目的を達成する。
【０００５】
前記半導体基板はシリコンまたはＳＯＩであってもよい。
【０００６】
前記強誘電体ゲートは、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯまたはＹＭｎＯ3であってもよい。
【０００７】
前記ゲート絶縁体は、窒化シリコン、窒素注入シリコン酸化物または酸窒化シリコンであってもよい。
【０００８】
前記ゲート絶縁体は、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンまたはＴａ2Ｏ5であってもよい。
【０００９】
前記強誘電体ゲートは、化学溶液堆積（ＣＳＤ）法を用いて堆積されてもよい。
【００１０】
前記パッシベーション側壁は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4を含んでもよい。
【００１１】
前記強誘電体ゲート上に上部電極をさらに含んでもよい。
【００１２】
前記上部電極は、イリジウム、プラチナ、ルテニウム、酸化イリジウム、酸化プラチナまたは酸化ルテニウムを含んでもよい。
【００１３】
本発明による強誘電体トランジスタ構造は、半導体基板上に下部と、側面と、上部とを有する強誘電体ゲートを含む強誘電体トランジスタ構造であって、該強誘電体ゲートは、該下部上にあるゲート絶縁体と、該側面上にあるパッシベーション側壁と、該上部にある上部電極とを組み合わせてカプセル化され、これにより上記目的を達成する。
【００１４】
前記半導体基板はシリコンまたはＳＯＩであってもよい。
【００１５】
前記強誘電体ゲートは、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯまたはＹＭｎＯ3であってもよい。
【００１６】
前記ゲート絶縁体は、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンまたはＴａ2Ｏ5であってもよい。
【００１７】
前記強誘電体ゲートは、化学溶液堆積（ＣＳＤ）法を用いて堆積されてもよい。
【００１８】
前記上部電極は、イリジウム、プラチナ、ルテニウム、酸化イリジウム、酸化プラチナまたは酸化ルテニウムを含んでもよい。
【００１９】
前記パッシベーション側壁は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4を含んでもよい。
【００２０】
前記ゲート絶縁体は、窒化シリコン、窒素注入シリコン酸化物または酸窒化シリコンであってもよい。
【００２１】
本発明による基板上に強誘電体トランジスタ構造を製造する方法は、ａ）該基板上にゲート絶縁体を形成する工程と、ｂ）該基板上にダミーゲート構造を製造する工程と、ｃ）該ダミーゲート構造を除去する工程と、ｄ）該基板上にパッシベーション絶縁体を堆積する工程と、ｅ）異方性エッチングを用いて該パッシベーション絶縁体をエッチングし、それによってパッシベーション側壁を形成する工程と、ｆ）該基板上に強誘電体材料を堆積する工程と、ｇ）化学的機械的研磨（ＣＭＰ）を用いて該強誘電体材料を研磨し、それにより強誘電体ゲートを形成する工程と、ｈ）該強誘電体ゲート上に上部電極を形成する工程とを包含し、これにより上記目的を達成する。
【００２２】
前記ダミーゲートを形成する工程は、ａ）ダミーゲート材料層を堆積し、パターニングし、それによってダミーゲートを形成する工程と、ｂ）該ダミーゲート上に酸化物を形成する工程と、ｃ）該酸化物を研磨して、該ダミーゲートを露出させる工程とによって達成されてもよい。
【００２３】
前記ダミーゲート材料層は窒化シリコンまたはポリシリコンであってもよい。
【００２４】
前記研磨する工程は、化学的機械的研磨（ＣＭＰ）を用いて達成されてもよい。
【００２５】
前記ゲート絶縁体を堆積する工程は、化学的気相成長法（ＣＶＤ）、パルスＣＶＤ、スパッタリングまたは蒸着によって達成されてもよい。
【００２６】
前記ゲート絶縁体を堆積する工程は、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンまたはＴａ2Ｏ5を堆積してもよい。
【００２７】
前記強誘電体材料を堆積する工程は、金属有機化学的気相成長法（ＭＯＣＶＤ）または化学溶液堆積法（ＣＳＤ）によって達成されてもよい。
【００２８】
前記強誘電体材料を堆積する工程は、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯまたはＹＭｎＯ3を堆積してもよい。
【００２９】
前記上部電極は、イリジウム、プラチナ、酸化イリジウムまたは酸化プラチナであってもよい。
【００３０】
前記上部電極を形成する工程は、上部電極層を堆積してパターニングすることによって達成されてもよい。
【００３１】
前記上部電極を形成する工程は、ダマシン法を用いて達成されてもよい。
【００３２】
前記パッシベーション絶縁体を堆積する工程は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4を堆積してもよい。
【００３３】
前記パッシベーション絶縁体をエッチングする工程は、異方性プラズマエッチングを用いて達成されてもよい。
【００３４】
半導体基板上に強誘電体ゲートを備えた強誘電体トランジスタ構造が提供される。強誘電体ゲートは下部を有しており、この下部と半導体基板との間にゲート誘電体が挿入される。強誘電体ゲートはまた、パッシベーション側壁と隣接する側面、および上部電極で覆われる上部を有する。上部電極と、パッシベーション側壁と、ゲート誘電体とは、強誘電体ゲートをカプセル化するように機能し、それによって酸素、水素または他の不純物に起因する汚染を低減するか、またはなくす。
【００３５】
本発明の強誘電体ゲート構造を製造する方法もまた提供される。ゲート絶縁体材料は、基板上に形成される。ダミーゲート構造は、ゲート絶縁材料上に形成され、オープンゲート領域を製造するために除去される。パッシベーション絶縁体が、オープンゲート領域を含む基板上に堆積される。パッシベーション絶縁体に異方性プラズマエッチングを施して、パッシベーション側壁を形成する。オープンゲート領域を含む基板上に強誘電体材料を堆積し、次いでＣＭＰを用いて研磨する。その後、上部電極が、残った強誘電体材料上に形成される。上部電極と、パッシベーション側壁と、ゲート絶縁体との組み合わせが、強誘電体材料をカプセル化し、かつ保護するように機能する。
【００３６】
ゲート絶縁体は、好ましくは、ＺｒＯ2、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタン、Ｔａ2Ｏ5または他の適切な高ｋ材料である。しかしながら、ゲート絶縁体は、窒化シリコン、窒素注入二酸化シリコンまたは酸窒化シリコンであってもよい。
【００３７】
パッシベーション側壁は、好ましくは、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxまたはＳｉ3Ｎ4である。
【００３８】
強誘電体材料は、好ましくは、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯ、ＹＭｎＯ3または他の適切な材料である。
【００３９】
上部電極は、好ましくは、イリジウム、プラチナ、ルテニウム、酸化イリジウム、酸化プラチナ、酸化ルテニウムまたは他の適切な材料である。
【００４０】
【発明の実施の形態】
図１は、最新のプロセスを用いて調製された半導体構造１０を示す。トレンチ分離（ＳＴＩ）を用いて、基板１６上にアイソレーション領域１２とアクティブデバイス領域１４を製造した。図１にはＳＴＩ構造を示しているが、ＳＴＩの代わりにＬＯＣＯＳ分離を用いることもまた可能である。半導体基板は、好ましくは、シリコンまたは絶縁体上シリコン（ＳＯＩ）である。
【００４１】
図２は、ゲート絶縁体材料１８（ゲート誘電体とも呼ばれ得る）を形成した後の半導体構造１０を示す。ゲート絶縁体材料１８は、続く工程で堆積される強誘電体材料とあまり反応しない金属酸化物である。ゲート絶縁体材料は、二酸化シリコン、窒素注入二酸化シリコン、窒化シリコンまたは酸窒化シリコンであり得るが、ゲート絶縁体材料１８は、好ましくは高ｋ材料である。酸化ジルコニウム（ＺｒＯ2）は現在好ましい材料である。ＺｒＯ2は好ましい材料であるが、ジルコニウムシリケート、Ｚｒ−Ａｌ−Ｓｉ−Ｏ、ＨｆＯ2、ハフニウムシリケート、Ｈｆ−Ａｌ−Ｏ、Ｌａ−Ａｌ−Ｏ、酸化ランタンおよびＴａ2Ｏ5を含む他の適切な高ｋ材料を用いてもよい。
【００４２】
ゲート絶縁体材料が高ｋ材料である場合、ゲート絶縁体材料１８は、好ましくは、０．５ｎｍ〜１０ｎｍの間の厚さの熱酸化物換算膜厚まで堆積される。熱酸化物換算膜厚は、これらの材料に関連するより高い誘電率に起因して、二酸化シリコンの厚さに比べて実際にはより大きな厚さを有することができる。ゲート絶縁体材料は、好ましくは、約１ｎｍ〜１００ｎｍの間の厚さに堆積される。
【００４３】
ゲート絶縁体材料１８を堆積するために、種々の方法が利用可能である。ゲート絶縁体材料が二酸化シリコンの場合、このゲート絶縁体材料は、熱によって成長し、その後所望ならば注入が行われ得る。堆積されるゲート絶縁体材料が他の材料の場合、利用可能な堆積方法は、パルスＣＶＤ、スパッタリングまたは蒸着を含む化学的気相成長法を含む。
【００４４】
例えば、ＺｒＯ2は、「パルスＣＶＤ」とも呼ばれる原子層堆積法を用いて堆積され得る。原子層堆積法は、材料の極薄層を基板上に堆積するための用いられる。原子層堆積法は、化学吸着として公知の化学現象を利用する。化学吸着では、気相状態の材料を表面に吸着し、単層を形成する。多くの従来の堆積技術は、純粋に統計学的な表面カバレッジを有する多層堆積領域を製造する物理吸着プロセスを利用する。化学吸着を利用することによって、厚さおよび組成が極めて均一な膜が成長し得る。例えば、ＺｒＯ2膜は、塩化ジルコニウム（ＺｒＣｌ4）を用いて第１の単層を形成し、ＺｒＣｌ4系をパージして、次に表面を水蒸気（Ｈ2Ｏ）に曝すことによってシリコン上に成長すると報告されている。酸化ジルコニウム層を製造する他の前駆体には、ジルコニウムプロポキシド（Ｚｒ（ｉＯＰｒ）4）およびジルコニウムテトラメチルヘプタンジオネート（Ｚｒ（ｔｍｈｄ）4）が含まれる。化学吸着は、所与の気相−固相の組み合わせに対して、極めて限られた温度範囲および圧力範囲で生じる。例えば、酸化ジルコニウムは、ＺｒＣｌ4およびＨ2Ｏを用いて３００℃の温度でシリコン基板上に堆積されると報告されている。このプロセスによって単層が製造されるので、酸化ジルコニウムのより厚い層は、さらなる単層を追加することによって製造される。
【００４５】
ＺｒＯ2はまた、上述の前駆体および他の前駆体を用いてより一般的なＣＶＤプロセスで堆積され得る。
【００４６】
従来のシステムを用いた別の堆積技術は、高ｋ材料の薄層を生成するためにターゲットをスパッタリングすることである。高純度の金属ターゲットのスパッタリングが用いられる。次に、ウェハを用意して、堆積チャンバ内に配置する。次いで、ウェハを室温〜５００℃の間の温度に加熱する。次いで、アルゴン（Ａｒ）および酸素（Ｏ2）の混合気を堆積チャンバに導入する。約５００Ｗ〜５ｋＷの間のスパッタリング出力を用いてプラズマをチャンバ内に生成する。ジルコニウム用のシャッターを開けて、ウェハ上にジルコニウムを堆積し、その後シャッターを閉じる。チャンバ内の酸素圧力によってターゲット材料が、ウェハ上に堆積すると同時にＺｒＯ2が形成される。
【００４７】
本発明の堆積方法の別の代替的な実施形態では、ターゲットの蒸発を用いて薄層を堆積する。基本的なプロセスは、ターゲットをプラズマに曝す代わりに、ターゲットを約１，０００〜２，０００℃の間の温度まで加熱するという点を除いて、スパッタリングについて先に行った説明と実質的には同一である。上述したように、シャッターは堆積時間を制御するために用いられ得る。
【００４８】
図３は、ゲート絶縁材料１８上に堆積されたダミー層２０を示す。ダミー層は、約２００ｎｍ〜４００ｎｍの間の厚さまで堆積される。ダミー層は、好ましくは、窒化シリコンまたはポリシリコンである。ダミー層は、好ましくは、選択的にエッチングされることによって、その下の材料またはその横の材料に影響を及ぼすことなく、容易に除去される。
【００４９】
図４は、上にマスク層（図示せず）を用いてダミー層をパターニングし、そのダミー層をプラズマエッチングすることによって形成されたダミーゲート構造２２を示す。プラズマエッチングは、ゲート絶縁体材料で停止し得る。あるいは、プラズマエッチングは、マスクパターンによって覆われていない領域からゲート絶縁体材料を部分的にまたは完全に除去し得る。ソース領域２４およびドレイン領域２６は、ダミーゲート構造２２に隣接して形成される。ソース領域２４およびドレイン領域２６は、任意の最新プロセスによって形成され得るが、好ましくはイオン注入によって形成され得る。
【００５０】
図５は、酸化物層３０を堆積した後の半導体構造１０を示す。酸化物層３０は、ダミーゲート構造およびその周りの領域の上に堆積される。酸化物層３０は、酸化物の最も低い部分がダミーゲート構造２２と少なくとも同じ高さとなる厚さまで堆積される。この厚さは、好ましくは、基板１６上のダミーゲート構造２２の高さの１〜２倍である。酸化物層を堆積した後、化学的機械的研磨（ＣＭＰ）を用いて研磨を行って、ダミーゲート構造２２を露出させる。ＣＭＰプロセスは、好ましくは、ダミーゲート構造２２の大部分を除去することなく、ダミーゲート構造２２の上部で停止する。
【００５１】
図６は、ダミーゲート構造を除去した後の半導体構造１０を示す。ダミーゲート構造を除去してオープンゲート領域３２を残す。ダミーゲート構造は、好ましくは、ウェットエッチングプロセスを用いて除去される。
【００５２】
図７は、パッシベーション絶縁体３４を堆積した後の半導体構造１０を示す。パッシベーション絶縁体３４は、好ましくは、このパッシベーション絶縁体中を通る酸素または水素の拡散を低減するか、またはなくす材料から選択される。パッシベーション絶縁体３４を形成する好ましい材料は、ＴｉＯ2、Ａｌ2Ｏ3、ＴｉＡｌＯxおよびＳｉ3Ｎ4である。パッシベーション絶縁体３４は、当業者に公知のスパッタリングまたは他の適切な方法によって堆積され得る。
【００５３】
図８は、パッシベーション絶縁体３４を異方性プラズマエッチングした後の半導体構造１０を示す。異方性エッチングによって、水平面からパッシベーション絶縁体３４を除去してパッシベーション側壁３６を残す。
【００５４】
図９は、強誘電体材料３８を堆積した後の半導体構造１０を示す。強誘電体材料によってオープンゲート領域が埋められる。好ましくは、強誘電体材料３８は、オープンゲート領域の深さよりも大きい厚さに堆積される。強誘電体材料３８は、金属有機化学的気相成長法（ＭＯＣＶＤ）または化学溶液堆積法（ＣＳＤ）によって堆積され得る。強誘電体材料は、好ましくは、ＰＧＯ、ＰＺＴ、ＳＢＴ、ＳＢＯ、ＳＢＴＯ、ＳＢＴＮ、ＳＴＯ、ＢＴＯ、ＢＬＴ、ＬＮＯおよびＹＭｎＯ3から選択される。
【００５５】
例えば、ＰＧＯ材料（Ｐｂ5Ｇｅ3Ｏ11とも呼ばれ得る）は、以下の好ましい方法を用いて堆積され得る。ＰＧＯ材料は、金属有機化学的気相成長法（ＭＯＣＶＤ）およびＲＴＰ（急速熱処理）アニーリング技術によって堆積される。ＰＧＯ材料は、４５０〜５５０℃の間の温度で堆積され得る。
【００５６】
ＰＧＯ材料を成長させるために、液体送達システムを備えたＥＭＣＯＲＥ酸化物ＭＯＣＶＤ反応器を用いた。ＰＧＯ材料の前駆体を表１に一覧する。
【００５７】
【表１】
0003909753.tif 000002
表１は、ＰＧＯ薄膜用の前駆体の特性を示す。
【００５８】
ゲルマニウムアルコキシド、ゲルマニウムハロゲン化物、鉛アルキルおよび鉛ハロゲン化物等の液体前駆体は、温度が制御されたバブラーを用いて前駆体蒸気を生成する。鉛β−ジケトネート等の固体前駆体を溶媒に溶解させて、フラッシュ蒸発器に接続された液体送達システムを用いて前駆体蒸気を生成する。表２は、本発明のいくつかの局面において用いられ得るＰＧＯ前駆体の一覧である。
【００５９】
【表２】
0003909753.tif 000003
表２は、ＰＧＯ膜用の前駆体の特性を示す。
【００６０】
表３は、本発明のいくつかの局面において用いられる別の利用可能な溶媒の一覧である。
【００６１】
【表３】
0003909753.tif 000004
表３は、ＰＧＯ膜用の溶媒の特性を示す。
【００６２】
５：３のモル比の［Ｐｂ（ｔｈｄ）2］および［Ｇｅ（ＥＴＯ）4］を、８：２：１のモル比でテトラヒドロフランと、イソプロパノールと、テトラグリムとを混合した溶媒に溶解させた。前駆体溶液は、０．１〜０．３Ｍ／Ｌの濃度のＰｂ5Ｇｅ3Ｏ11を有する。０．１ｍｌ／分の速度のポンプで蒸発器（１５０℃）内へこの溶液を注入して、前駆体ガスを形成した。１５０〜１７０℃で予熱したアルゴンフローを用いて、この前駆体ガスを反応器に導入した。堆積温度および堆積圧力は、それぞれ５００℃および５〜１０Ｔｏｒｒである。酸素（１０００〜２０００ｓｃｃｍ）を含有するシュラウドフロー（Ａｒ４０００ｓｃｃｍ）を反応器に導入した。堆積した後、ＰＧＯ材料を酸素雰囲気中で室温まで冷却した。ＰＧＯ材料は、ＲＴＰを用いてアニーリングされ得る。
【００６３】
あるいは、ＭＯＣＶＤの代わりに、ＣＳＤプロセスを用いて、強誘電体材料を堆積してもよい。ＣＳＤプロセスの１つの形式は、スピンオン法である。例えば、スピンオン法を用いて、ＰＧＯ薄膜を堆積してもよい。前駆体は、ジ（エチレングリコール）エチルエーテル溶液中の鉛アセテートおよびゲルマニウムイソプロポキシドである。前駆体は、基板上でスピンされ、基板上全体に膜を形成する。この膜を５０〜３５０℃で１〜１０分間ベーキングし、溶媒を蒸発させて有機成分を無くすために、４００〜５００℃で１〜１５分間の各スピンコーティングした後に予備アニーリングを行う。各スピンコーティング層は、約１０ｎｍ〜１００ｎｍの間の厚さを有する。数回繰り返した後に所望の厚さのＰＧＯ膜が製造され得る。ＰＧＯ膜は、酸素雰囲気中５００〜６００℃で５分〜３時間で結晶化される。過剰に実験することなく、プロセスを最適化することで所望の膜厚が達成され得る。
【００６４】
図１０は、強誘電体材料にＣＭＰを施して、強誘電体ゲート４０を製造した後の半導体構造１０を示す。ＣＭＰプロセスは、好ましくは、パッシベーション側壁３６の上部で停止する。あるいは、ＣＭＰプロセスは、パッシベーション側壁３６の上部からほんの少しだけ下に及んでもよい。
【００６５】
図１１は、電極層４２を堆積した後の半導体構造１０を示す。電極層４２は、イリジウム、プラチナ、ルテニウムまたはそれらの酸化物を含む。電極層４２をパターニングしてエッチングをすることによって、図１２に示される上部電極４４が形成される。電極層４２は、フォトレジストまたは硬質マスク材料（例えば、ＴｉＮ、ＴｉＯ2、ＴｉＡｌＯ3、ＳｉＯ2、ＳｉＮまたは他の適切な材料）を用いてパターニングされ得る。電極層は、プラズマエッチングまたは他の適切なエッチングプロセスによってエッチングされ得る。
【００６６】
別の実施形態では、埋め込み（すなわちダマシン）法を用いて上部電極４４が形成され得る。トレンチは、先に詳述した強誘電体ゲートを形成する際に用いられる方法と同様の方法を用いて形成される。次に、イリジウム、プラチナ、ルテニウムまたはこれらの酸化物等の金属をトレンチ内に堆積して、ＣＭＰを用いて研磨し、上部電極４４が形成される。
【００６７】
図１２は、強誘電体ゲート構造４６を有する半導体構造１０を示す。強誘電体ゲート構造４６は、下にあるゲート絶縁体材料１８、側面に沿ってあるパッシベーション側壁３６、上にある上部電極４４によって保護された強誘電体ゲート４０を含む。これによって、強誘電体ゲート４０へと拡散する酸素または水素による強誘電体ゲート４０の汚染を低減するか、またはなくす。
【００６８】
図１３は、パッシベーション層４８が強誘電体ゲート構造４６上に堆積された半導体構造１０を示す。
【００６９】
図１４は、最新技術の方法を用いて最後のメタライゼーションを行った後の半導体構造１０を示す。ソース領域２４、ドレイン領域２６および上部電極４４への配線５０を簡略化した構造で示す。銅メタライゼーションを含む任意の最新技術のメタライゼーション様式を用いることができる。メタライゼーションは、バリア層および種々のメタライゼーション様式と共に用いられる他の層を含み得る。
【００７０】
上記では、エッチングを行った後に堆積を用いたメタライゼーションを説明しているが、この代わりにダマシンメタライゼーション法を用いることもまた可能である。例えば、銅メタライゼーションの場合には、ダマシンメタライゼーション法を用いることが好ましい。
【００７１】
従って、本発明によれば、強誘電体ゲートとパッシベーション側壁とを有する強誘電体トランジスタゲート構造が提供される。パッシベーション側壁は、酸素または水素の強誘電体ゲートへの拡散を低減するか、またはなくす絶縁体として機能する。また、強誘電体ゲート構造を製造する方法を提供する。上記方法は、ダミーゲート構造を形成する工程と、ダミーゲート構造を除去する工程と、パッシベーション絶縁体材料を堆積する工程と、異方性プラズマエッチングを用いてパッシベーション絶縁体材料をエッチングし、パッシベーション側壁を形成する工程と、強誘電体材料を堆積する工程と、ＣＭＰを用いて強誘電体材料を研磨する工程と、強誘電体材料上に上部電極を形成する工程とを包含する。
【００７２】
【発明の効果】
上述してきたように、本発明による強誘電体トランジスタ構造は、ａ）半導体基板上に下部と、側面と、上部とを有する強誘電体ゲートと、ｂ）強誘電体ゲートと半導体基板との間に挿入されるゲート絶縁体と、ｃ）側面に隣接するパッシベーション側壁とを含む。上記構造を有する強誘電体トランジスタは、パッシベーション側壁と、ゲート誘電体と、強誘電体ゲートの上部とが、強誘電体ゲートをカプセル化するように機能し、それによって酸素、水素または他の不純物に起因する汚染を低減するか、またはなくすことができ、トランジスタの信頼性を向上させる。
【図面の簡単な説明】
【図１】図１は、さらなる処理を施すことが可能な状態の半導体基板の断面図である。
【図２】図２は、誘電体層が基板上にある半導体基板の断面図である。
【図３】図３は、ダミー層が誘電体層上にある半導体基板の断面図である。
【図４】図４は、ダミーゲート構造が誘電体層上にある半導体基板の断面図である。
【図５】図５は、ダミーゲート構造が酸化物によって囲まれた半導体基板の断面図である。
【図６】図６は、ダミーゲートを除去した後の半導体基板の断面図である。
【図７】図７は、パッシベーション絶縁体層を堆積した後の半導体基板の断面図である。
【図８】図８は、パッシベーション絶縁体層を異方性プラズマエッチングした後の半導体基板の断面図である。
【図９】図９は、強誘電体材料層を堆積した後の半導体基板の断面図である。
【図１０】図１０は、強誘電体材料層に化学的機械的研磨を施した後の半導体基板の断面図である。
【図１１】図１１は、上部電極層を堆積した後の半導体基板の断面図である。
【図１２】図１２は、上部電極を示す半導体基板の断面図である。
【図１３】図１３は、パッシベーション層がデバイス構造上にある半導体基板の断面図である。
【図１４】図１４は、デバイス構造との金属コンタクトを示す半導体基板の断面図である。
【符号の説明】
１０  半導体構造
１２  アイソレーション領域
１４  アクティブデバイス領域
１６  基板
１８  ゲート絶縁体材料
２２  ダミーゲート構造
２４  ソース領域
２６  ドレイン領域
３０  酸化物層
３２  オープンゲート領域
３４  パッシベーション絶縁体
３６  パッシベーション側壁
３８  強誘電体材料
４０  強誘電体ゲート
４２  電極層
４４  上部電極
４６  強誘電体ゲート構造
４８  パッシベーション層
５０  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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