(57)【特許請求の範囲】
【請求項１】
埋設可能なセンサ装置内で使用するための低電力電流・周波数（I／Ｆ）変換回路であって、２つの入力ターミナルおよび１つの出力ターミナルを有する演算増幅器であり、その２つの入力ターミナル間に印加された電気信号を差動増幅してその出力ターミナルに増幅された出力信号を出現させる手段を包含する演算増幅器と、この演算増幅器の入力ターミナルのうちの少なくとも１つに電気的に接続された第１コンデンサと、電圧制御入力ターミナルおよびＶＣＯ出力ターミナルを有し、この電圧制御入力ターミナルが演算増幅器の出力ターミナルに接続してある電圧制御発振器（ＶＣＯ）回路であり、電圧制御入力部に印加された電圧の大きさの関数として変化する周波数を有する周波数出力信号FOUTを生成する手段を包含する電圧制御発振器（ＶＣＯ）回路と、第１コンデンサに接続してあり、ＶＣＯで発生した周波数出力信号FOUTの制御の下に前記第１コンデンサの個別の電荷を排出させる電荷ポンプ回路とを包含することを特徴とする低電圧I／Ｆ変換回路。
【請求項２】
請求項１の低電力I／Ｆ変換回路において、演算増幅器、ＶＣＯおよび電荷ポンプ回路すべてが第１ターミナルＶ＋および第２ターミナルV−を有する１つの供給電圧を用いて作動し、第１コンデンサが、演算増幅器の第１入力ターミナルとＶ−との間に接続してあり、 演算増幅器の第２入力ターミナルもＶ−に接続してあることを特徴とする低電力I／Ｆ変換回路。
【請求項３】
請求項２の低電力I／Ｆ変換回路において、このI／Ｆ変換回路が６００ナノアンペア（ｎａ）未満の電流を消費する半導体回路構成要素からなることを特徴とする低電圧I／Ｆ変換回路。
【請求項４】
請求項１の低電力I／Ｆ変換回路において、さらに、FOUT信号に応答して電荷ポンプ回路を制御し、FOUT信号の各サイクル中に少なくとも一度第１コンデンサから個別の電荷を排出させる論理回路を包含することを特徴とする低電圧I／Ｆ変換回路。
【請求項５】
請求項４の低電力I／Ｆ変換回路において、FOUT信号の各サイクル中に少なくとも一度第１コンデンサから排出される個別の電荷が約１０ピコクーロン以下の電荷を含むことを特徴とする低電圧I／Ｆ変換回路。
【請求項６】
請求項５の低電力I／Ｆ変換回路において、論理回路が、第１フェーズおよび第２フェーズを有するFOUT信号からクロック信号を生成し、そして、電荷ポンプ回路が、基準電圧ＶREFを生成する手段と、第２コンデンサと、クロック信号の第１フェーズ中に指定した基準電圧ＶREFまで第２コンデンサを充電する第１セットのスイッチと、クロック信号の第２フェーズ中に反対極性を有する第２コンデンサを第１コンデンサを横切って接続する第２セットのスイッチとを包含し、それによって、クロック信号の第１フェーズ中に第２コンデンサに蓄積したＶREF電荷を、クロック信号の第２フェーズ中に第１コンデンサから引き離すことを特徴とする低電圧I／Ｆ変換回路。
【請求項７】
請求項６の低電力I／Ｆ変換回路において、電荷ポンプ回路が、第３コンデンサと、クロック信号の第２フェーズ中に指定した基準電圧ＶREFまで第３コンデンサを充電する、第２セットのスイッチの一部としての付加的スイッチと、クロック信号の第１フェーズ中に、反対極性で第１コンデンサを横切って第３コンデンサを接続する、第１セットのスイッチの一部としての付加的スイッチとを包含し、それによって、クロック信号の第２フェーズ中に第３コンデンサに蓄積したＶREF電荷を、クロック信号の第１フェーズ中に第１コンデンサから引き離すことを特徴とする低電圧I／Ｆ変換回路。
【請求項８】
埋設可能なセンサであって、検知した物質またはパラメータの関数としてのアナログ電流を生成するセンサと、センサの検知したアナログ電流をそれの関数として変化する周波数を有する周波数信号（ＦOUT）に変換する電流・周波数（I／Ｆ）変換回路とを包含し、このI／Ｆ変換回路が、正入力ターミナル、負入力ターミナルおよび出力ターミナルを有する演算増幅器であり、その２つの入力ターミナル間に印加された電気信号を差動増幅してその出力ターミナルに増幅出力信号を現れさせる手段を包含する演算増幅器と、演算増幅器の入力ターミナルのうちの１つに接続した第１コンデンサと、演算増幅器の出力ターミナルに接続した電圧制御入力ターミナルおよびＶＣＯ出力ターミナルを有する電圧制御式発振器（ＶＣＯ）回路であり、このＶＣＯの出力信号としてとして周波数信号FOUTを生成する手段を包含し、この信号FOUTが電圧制御入力部に印加された電圧の大きさの関数として変化する周波数を有するＶＣＯ回路と、第１コンデンサに接続してあって、信号FOUTの周波数の制御の下に第１コンデンサから個別の電荷を排出させる電荷ポンプ回路を包含し、第１コンデンサに印加された、センサからのアナログ電流が、電流の大きさの関数として第１コンデンサ上に電荷を蓄積させる傾向があり、この電荷が、信号FOUTの周波数を高めるように演算増幅器の出力電圧を高める傾向があり、この上昇した周波数が高い率で第１コンデンサから電荷を排出させ、演算増幅器が第１コンデンサ上の電荷をほぼゼロに維持するのに必要な任意の率までFOUT信号の周波数を強制し、それによって、ＶＣＯ信号の周波数が第１コンデンサに印加されたアナログ電流の大きさの関数として変化することを特徴とする埋設可能なセンサ。
【請求項９】
請求項８の埋設可能なセンサにおいて、演算増幅器、ＶＣＯおよび電荷ポンプ回路のすべてが、第１ターミナルＶ＋および第２ターミナルV−を有する或る供給電圧を用いて作動し、第１コンデンサが、演算増幅器の第１入力ターミナルとＶ−との間に接続してあり、演算増幅器の第２入力ターミナルもＶ−に接続してあることを特徴とする埋設可能なセンサ。
【請求項１０】
請求項９の埋設可能なセンサにおいて、さらに、ＶＣＯで発生したFOUT信号に応答して、信号FOUTの各サイクル中に少なくとも一度第１コンデンサから個別の電荷を排出させるように電荷ポンプ回路を制御する論理回路を包含することを特徴とする埋設可能なセンサ。
【請求項１１】
請求項１０の埋設可能なセンサにおいて、FOUT信号の各サイクル中に少なくとも一度第１コンデンサから排出させられた個別の電荷が、約１０ピコクーロン以下の電荷を包含することを特徴とする埋設可能なセンサ。
【請求項１２】
埋設可能な医療機器における低電力電流・周波数コンバータであって、２つの入力ターミナルおよび１つの出力ターミナルを有する演算増幅器であり、その２つの入力ターミナル間に印加された電気信号を差動増幅してその出力ターミナルに増幅された出力信号を出現させる手段を包含する演算増幅器と、この演算増幅器の入力ターミナルの１つに接続された第１コンデンサと、電圧制御入力ターミナルおよびＶＣＯ出力ターミナルを有し、この電圧制御入力ターミナルが演算増幅器の出力ターミナルに接続してある電圧制御発振器（ＶＣＯ）回路であり、電圧制御入力部に印加された電圧の大きさの関数として変化する周波数を有するＶＯＣ信号を生成する手段を包含する電圧制御発振器（ＶＣＯ）回路と、演算増幅器の第１コンデンサに接続してあり、前記ＶＣＯ信号の周波数の制御の下に前記第１コンデンサから個別の電荷を排出させる電荷ポンプ回路とを包含し、第１コンデンサに印加された電流が、電流の大きさの関数として第１コンデンサ上に電荷を蓄積させる傾向があり、この電荷が、ＶＯＣ信号の周波数を高めるように演算増幅器の出力電圧を高める傾向があり、この上昇したＶＯＣ周波数が高い率で第１コンデンサから電荷を排出させ、演算増幅器が第１コンデンサ上の電荷をほぼゼロに維持するのに必要な任意の率までＶＯＣ信号の周波数を強制し、それによって、ＶＣＯ信号の周波数が第１コンデンサに印加された電流の大きさの関数として変化することを特徴とする低電圧電流・周波数コンバータ。
【請求項１３】
請求項１２の低電力電流・周波数コンバータにおいて、演算増幅器、ＶＣＯおよび電荷ポンプ回路のすべてが第１ターミナルＶ＋および第２ターミナルV−を有する或る供給電圧を用いて作動し、第１コンデンサが、演算増幅器の第１入力ターミナルとＶ−との間に接続してあり、演算増幅器の第２入力ターミナルもＶ−に接続してあることを特徴とする低電圧電流・周波数コンバータ。
【請求項１４】
請求項１２の低電力電流・周波数コンバータにおいて、この電流・周波数コンバータが約６００ナノアンプ（ｎａ）未満の電流を消費することを特徴とする低電圧電流・周波数コンバータ。
【請求項１５】
請求項１２の低電力電流・周波数コンバータにおいて、さらに、ＶＣＯに接続した、クロック信号を生成するラッチ論理回路を包含し、このラッチ論理回路が、クロック信号の各サイクル中に少なくとも一度第１コンデンサから個別の電荷を排出させるように電荷ポンプ回路を制御することを特徴とする低電圧電流・周波数コンバータ。
【請求項１６】
請求項１５の低電力電流・周波数コンバータにおいて、クロック信号の各サイクル中に少なくとも一度第１コンデンサから排出させられた個別の電荷が約１０ピコクーロン以下の電荷を包含することを特徴とする低電圧電流・周波数コンバータ。
【請求項１７】
請求項１５の低電力電流・周波数コンバータにおいて、クロック信号が、第１フェーズおよび第２フェーズを有し、電荷ポンプ回路が、第２コンデンサと、クロック信号の第１フェーズ中に第２コンデンサを指定した基準電圧ＶREFまで充電する第１セットのスイッチと、クロック信号の第２フェーズ中に反対の極性で第１コンデンサを横切って第２コンデンサを接続する第２セットのスイッチとを包含し、それによって、クロック信号の第１フェーズ中に第２コンデンサに蓄積したＶREF電荷をクロック信号の第２フェーズ中、第１コンデンサから引き離すことを特徴とする低電圧電流・周波数コンバータ。
【請求項１８】
請求項１７の低電力電流・周波数コンバータにおいて、電荷ポンプ回路が、さらに、第３コンデンサと、クロック信号の第２フェーズ中に第３コンデンサを指定した基準電圧ＶREFまで充電する、第２セットのスイッチの一部としての付加的スイッチと、クロック信号の第１フェーズ中に反対極性で第１コンデンサを横切って第３コンデンサを接続する、第１セットのスイッチの一部としての付加的スイッチとを包含し、それによって、クロック信号の第２フェーズ中に第３コンデンサ上に蓄積したＶREF電荷を、クロック信号の第１フェーズ中、第１コンデンサから引き離すことを特徴とする低電圧電流・周波数コンバータ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、埋設可能な医療機器に関する。より詳しくは、本発明は、埋設可能なセンサ内で使用して、指定したパラメータまたは物質を検出した結果として、センサによって生成された小アナログ電流を可変周波数パルス列信号に変換することができる非常に低い電力の電流・周波数変換回路に関する。それにより、パルス列のパルスのカウントを行い、センサから発生した小アナログ電流の正確なディジタル計測を行うことができる。
【０００２】
【発明の背景】
埋設可能な医療機器分野においては、所望の医療機能を実施するように構成した医療機器を患者の生体組織に埋設し、患者の利益についての必要に応じて所望の機能を実施できるようにしている。埋設可能な医療機器の数多くの例としては、埋設型ペースメーカ、蝸牛刺激装置、筋肉刺激装置、ブドウ糖センサなどが、この分野では知られている。
【０００３】
いくつかの埋設可能な医療機器は、検知機能を実施するような構成となっている。すなわち、或る特定のパラメータ、たとえば、患者の血液あるいは組織内の或る特定の物質の量を検知したり、検知された物質の量あるいは濃度を示す電気信号を発生したりするようにこうせいしてある。次に、このような電気信号は適当なコントローラ（埋設できても埋設できなくてもよい）に送られる。そして、コントローラはその意図した機能を実施する。たとえば、検知物質の測定値を表示あるいは記録またはこれら両方を実行する。検知機能を実行する埋設可能な医療機器の例が、たとえば、米国特許第４，６７１，２８８号に示されている。
【０００４】
医療機器が近年より有用となり、種類が増えるにつれて、このような機器に接続したり、組み込んだりすることができる非常に低い電力のセンサの必要性が生じている。そうすれば、装置の所望機能を大量の電力を消費することなく実施することができるようになる（埋設装置のための電力は、通常、限られている）。
【０００５】
さらに、多くの埋設可能なセンサの電力消費量は意識的に非常に低くなるように設計されているので、センサの発生する出力信号（センサによって検出されつつあるパラメータまたは物質の測定値を表す）は非常に小さくなる（たとえば、振幅が極めて小さい）。この小さい出力信号は、最終的には、より有用な出力信号、たとえば、増幅信号あるいはディジタル信号に変換されてから、医療機器を制御するのに使用したり、医療機器によって表示したりすることができる。さらに、時には、センサそれ自体が、それが測定した情報を必要とする医療機器から或る距離隔たったところに設置される。それ故、センサ信号は、適切な導体を通じて医療機器に送られなければならない。あるいは、医療機器に送信されなければならない。センサ出力信号が非常に小さいので、一般的には、まず増幅される。あるいは、より有用なフォーマットで信号に変換される（すなわち、アナログ・ディジタル（Ａ／Ｄ）コンバータによってディジタル信号に変換される）。その後、医療機器に確実に送信される。残念なことに、このような増幅またはＡ／Ｄ変換あるいはこれら両方にはセンサ側に設置した付加的な回路を必要とする。都合悪いことには、センサ側に設置されたこの付加的な回路（センサの一部として組み込んでもよいし、センサと一緒に使用しなければならない補足的な回路でもよい）は、システムに付加的な電力需要を強要するばかりでなく、激烈にセンサ回路を複雑にし、センサ回路のサイズ、コストを増大させる可能性もある。したがって、必要とされるものは、代表的には埋設可能なセンサから得られる非常に小さい出力信号を、後に信号を医療機器に送信したり、医療機器で使用したりするのを容易にする信号フォーマットに変換する極めて低い電力の変換回路である。
【０００６】
上記の必要性は、複数のセンサを使用しなければならない場合には、かなり深刻となる。たとえば、複数の物質または生理学的パラメータを測定するのに複数のセンサが必要である。他の例としては、患者の身体内の異なった部位で同じ物質または生理学的パラメータを測定あるいは検知するのに複数のセンサが必要となる。複数のセンサを埋設し、所望の医療機能を成し遂げるべく組み合わせて使用することを意図している場合にはいつでも、これらの個別のセンサをただ１つの制御回路または共通の制御点に接続するそれ相応の必要性がある。それ故、重大な必要がそれであって、それゆえに、そこで、各センサからの出力信号（出力データを表す）を、データの完全性を犠牲にすることなく、共有データ・バスあるいは通信チャネルを通してセンサ出力信号を送信することが容易にし、かつ、このような変換で電力を大量あるいは中位にも消費しなくなるようなフォーマットに変換するという重要な必要性がある。
【０００７】
【発明の概要】
本発明は、上記および他の必要性を満たすべく、出力信号として低レベル・アナログ電流または電圧を生成する埋設可能なセンサと一緒に現場で使用するができる非常に低い電力の電流・周波数（Ｉ−ｔｏ−Ｆ）変換回路を提供する。
【０００８】
本発明の一態様によれば、センサによって生成されたアナログ出力信号は、非常に小さいアナログ電流、たとえば、ほんの約＿＿＿ピコアンペアのオーダーのピーク値を有するアナログ電流からなり、そして、埋設可能な装置によって利用される変換回路は、低電力電流・周波数変換回路を包含する。このような低電力電流・周波数変換回路は、(１) 演算増幅器、(２) 第１コンデンサ、（３）電圧制御発振器（ＶＣＯ）および（４）電荷ポンプ回路を包含する。
【０００９】
演算増幅器（このましくは、特殊な寸法を有する低電力Ｎ−ＭＯＳ、Ｐ−ＭＯＳ  ＦＥＴトランジスタで構成されている）は、２つの入力ターミナルと、１つの出力ターミナルとを有する。作動時、この演算増幅器は、その２つの入力ターミナル間に印加された電気信号を差動的に増幅し、その出力ターミナルに増幅された出力信号を出現させる。第１コンデンサは、演算増幅器の入力ターミナルのうちの１つに接続され、入力電流によって与えられる電荷を受け取るのに用いられる。ＶＣＯ回路は、電圧制御入力ターミナルとＶＣＯ出力ターミナルを有する。そして、電圧制御入力ターミナルは演算増幅器の出力ターミナルに接続される。ＶＣＯ（この技術分野では公知である）は、電圧制御入力部に印加された制御電圧の大きさの関数として変化する周波数を有するＶＣＯ信号を生成する手段を包含する。
【００１０】
作動時、電荷ポンプ回路は、演算増幅器の第１コンデンサに接続し、ＶＣＯ信号の周波数の制御の下に第１コンデンサから個別の電荷を排出させる。たとえば、センサの出力部から第１コンデンサに印加された電流は、電流の大きさの関数として電荷を第１コンデンサに蓄積させる傾向がある。そして、この電荷は、ＶＣＯ信号の周波数を高めるように演算増幅器の出力電圧を高める傾向がある。次いで、この上昇したＶＣＯ周波数は、増大した率で、電荷を第１コンデンサから排出させる。それによって、演算増幅器は、第１コンデンサ上の電荷をほぼゼロに維持するのに必要な任意の率までＶＣＯ信号の周波数を強制する。このようにして、ＶＣＯ信号の周波数は、第１コンデンサに印加された電流の大きさの関数として変化する。
【００１１】
有利には、好ましい実施例においては、演算増幅器、ＶＣＯおよび電荷ポンプ回路は、すべて、第１ターミナルＶ＋および第２ターミナルV−を有するたった１つの供給電圧を使用して差動する。ここで、これら２つのターミナルは、時には、単にＶ、「アース」と呼ぶことがある。第１コンデンサは、演算増幅器の第１入力ターミナルとＶ−との間に接続され、演算増幅器の第２入力ターミナルもＶ−に接続される。このようにして１つの供給電圧を使用することにより、電流・周波数コンバータの電力消費量を非常に低く保つことができる。たとえば、好ましい設計において、低電力電流・周波数変換回路は、約６００ナノアンプ（ｎａ）未満の電流を消費する。
【００１２】
本発明のさらに別の態様によれば、Ｉ−ｔｏ−Ｆ変換回路は、埋設可能なセンサの密封シールした部分内に組み込むことができる。この埋設可能なセンサは、非密封シールした部分（たとえば、人体または組織と接触しなければならない電極、接続ターミナルおよび／またはセンサ材料を含む）と、密封シールした部分（非密封シールした部分を管理、モニタおよび／または制御する電気回路を含む）とを包含する。第１対のターミナルが、非密封シールした部分の一部として組み込まれ、たった２つの導体を包含し、１つの導体が接続している接続バスを通して埋設可能な医療機器に埋設可能なセンサを接続するための入出力ターミナルとして機能する。作動電力、制御データは、共に、医療機器からセンサまでの２導体バスを通じて伝送される。そして、検出されたデータが本発明のＩ−ｔｏ−Ｆコンバータによって伝送するのに適したフォームに変換され、埋設可能なセンサから医療機器まで同じ２導体バスを通じて伝送される。第１対のターミナル（または第１対のターミナルに電気的に接続した第２対のターミナル）も、デイジーチェーン式に接続バスに付加的な埋設可能なセンサを取り付けるための接続ターミナルとして機能することができる。このことは、本出願人の出願中の特許出願、________に出願された通し番号________の、「DAISY-CHAINABLE SENSORS AND STIMJLATORS FOR IMPLANTATION IN LIVING TISSUE」という名称の特許出願（Attorney Docket No. 56287）に開示されている。
【００１３】
したがって、本発明の特徴は、検出された生理学的パラメータまたは物質の関数として小さいアナログ電流を生成する埋設可能なセンサ、たとえば、埋設可能なブドウ糖センサ）内で使用することができる非常に低い電力の、埋設可能な電流・周波数変換回路を提供することにある。
【００１４】
本発明の別の特徴は、記憶コンデンサ上に入力電流（I）を蓄積し、記憶コンデンサ上の電荷の関数として制御電圧を発生し、この制御電圧でＶＯＣを駆動して、制御電圧の関数として変化する周波数（Ｆ）を有するＶＯＣ出力信号を生成し、ＶＣＯ信号の周波数の制御の下に第１コンデンサから個別の電荷を排出させ、第１コンデンサ上の電荷をほぼゼロに維持し、それによって、入力電流（I）を出力周波数（Ｆ）に変換する非常に低い電力の、埋設可能なＩ−ｔｏ−Ｆ変換回路を提供することにある。
【００１５】
本発明のまたさらに別の特徴は、密封シールした部分および非密封シールした部分を有する埋設可能なセンサであり、密封シールした部分と非密封シールした部分との電気接続を行う電気フィードスルー手段と、密封シールした部分内に組み込んだ低電力Ｉ−ｔｏ−Ｆ変換回路とを包含する埋設可能なセンサを提供することにある。
【００１６】
【発明の詳細な説明】
以下の説明は、本発明を実施することを現在意図している最良の形態に付いてのものである。この説明は、限定的な意味で解釈されるべきではなく、単に本発明の全般的な原理を説明しているものに過ぎない。発明の範囲は、特許請求の範囲を参照して決定されるべきである。
【００１７】
本発明は、図９〜１０と関連して以下にさらに詳細に説明する非常に低い電力の電流・周波数（Ｉ−ｔｏ−Ｆ）変換回路に関するものである。このＩ−ｔｏ−Ｆ変換回路の目的は、アナログ入力信号、すなわち、非常に低い振幅の電流を可変周波数出力信号に変換することにある。このような出力信号は、アナログ入力電流の大きさの関数として変化する周波数を有する。
【００１８】
本発明によって提供されるＩ−ｔｏ−Ｆ変換回路は、図１〜８に関連して説明するタイプの埋設可能なセンサ内で使用するのに特に適している。しかしながら、本発明が図１〜８に関連して説明するタイプのセンサ内でのみ使用することに限られるものではなく、むしろ、図１〜８と関連して説明するタイプのセンサおよびセンサ・システムは、単に、埋設可能なセンサ内でＩ−ｔｏ−Ｆ変換回路を使用することを現在意図している最良の形態を表しているにすぎないことは了解されたい。本明細書で説明するＩ−ｔｏ−Ｆ変換回路の顕著な特徴を認識し、理解するのにはこのようなセンサについての完全な理解は必要でなく、このようなセンサの全般的な理解が発明を使用することができる１つの方法に対する有用な背景情報を与える助けとなり得るので、ここでは、図１〜８の簡略な説明のみを行う。図１〜８の各々についてのより完全な説明は、ここに参考資料として援用する、_________に出願された出願通し番号第_________号の、「DAISY-CHAINAELE SENSORS AND STIMULATORS FOR IMPLANTATION IN LIVING TISSUE」という名称の、本出願人の審査継続中の特許出願（Attorney Docket No. 56287）に見出すことができる。
【００１９】
次に、まず図１を参照して、ここには、相互に接続した複数のセンサ１２ａ、１２ｂ・・・１２nまたは他の埋設可能な装置ならびにたった２つの共通導体１４、１６を使用するコントローラ（図１には図示せず）を示すブロック図が示してある。２つの導体１４、１６（まとめて２導体接続「バス」と呼ぶ）は、装置１２ａ、１２ｂ・・・１２nにコントローラから送られるデータ信号、電力信号のための共通信号・戻り経路ならびに装置１２ａ、１２ｂ・・・ １２nからコントローラに送信されるデータ信号のための共通信号・戻り経路を提供する。
【００２０】
図２は、リモート・コントローラ２０および他の埋設可能な装置１８ｂ・・・１８nに埋設可能なセンサ／刺激装置１８ａを直列で、すなわち、デイジーチェーン形態で接続する方法を概略的に示している。図２でわかるように、装置１８ａは、接続バスの２つの導体１４′、１６′によってコントローラ２０に接続されている。これらの導体は、装置１８aの近位側（すなわち、コントローラ２０に最も近い側）に沿ってだい１対のパッドまたはターミナル１３、１５に取り付けられている。他の対のパッドまたはターミナル１７、１９が、装置１８aの遠位側（すなわち、コントローラ２０から最も遠い側）に沿って設置してある。遠位側パッド１７は、装置１８a上に設置された回路２１を通して近位側パッド１３に接続されている。同様に、遠位側パッド１９は、装置１８ａ内に含まれる回路２１を通して近位側パッド１５に電気的に接続されている。次に、２つの付加的な導体１４″、１６″を用いて装置１８ａの遠位側パッド１７、１９をデイジーチェーン式に接続した次の装置１８ｂの対応する近位側パッド１３′、１５′に接続してある。このようにして、望むままに多くの装置を、たった２つの導体を使用してコントローラ２０に直列に接続することができる。
【００２１】
図１または図２に示すデイジーチェーン接続可能なセンサ１２または１８の用途は種々ある。一般には、センサ１２または１８を埋設する場合、人体組織または体液に見出される１つまたはそれ以上の人体パラメータまたは物質、たとえば、ブドウ糖レベル、血液ｐＨ、Ｏ2、温度などを検知するように設計してある。このような測定値は、患者の状態、状況に関する価値ある情報を提供できる。
【００２２】
次に図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄを参照して、ここには、本発明と共に使用するのに適したタイプの代表的な埋設可能なセンサ装置３０の展開斜視図（図３Ａ）、側面図（図３E）、平面図（図３Ｃ）、端面図（図３Ｄ）が示してある。図３Ａで最も良くわかるように、センサ装置３０は、代表的には、集積回路（IＣ）３８その他の構成要素（たとえば、コンデンサ４０）を装着するキャリアまたは基板３６を包含する。いくつかの実施例において、キャリアまたは基板３６が実際にIＣ３８を作成した基板からなるものであってもよいが、ここでは、以下の説明の目的のために、種々の回路要素を搭載してハイブリッド回路を形成するように別個の基板またはキャリア３６を使用するものと仮定することは了解されたい。キャリアまたは基板は、エッチングまたは蒸着した導電性パターンを有し、IＣ３０、コンデンサ４０および任意他の構成要素を相互接続し、所望の検知（または他の）機能を実施するハイブリッド回路を形成している。
【００２３】
ハイブリッド回路の構成要素のすべては、基板３６に接合したふたまたはカバー４２によって形成した空所内に密封シールされる。近位側パッドまたはターミナル１３、１５ならびに遠位側パッドまたはターミナル１７、１９は、ハイブリッド回路の密封シールした部分の外側に残る。しかしながら、これらの近位側、遠位側パッドは、適当なフィードスルー接続部を介して密封シールした部分内の回路に電気的に接続されている。このようなフィードスルー接続部を製造する１つの方法は、「Hermetically-Sealed Electrical Feedthrough For Use With Implantable Electronic Devices」という名称で、０８／１６／９５に出願された審査継続中の特許出願、出願通し番号第０８／５１５，５５９号（本願の譲渡人と同じ譲渡人に譲渡されている）に開示された階段法（垂直、水平両方向のセグメントを含む）でキャリアまたは基板を貫通するフィードスルー接続部を使用することである。この特許出願は、参考資料としてここに援用する。
【００２４】
ハイブリッド電気回路の、キャリアまたは基板と反対側には、適当な電気化学センサ４４または他の所望タイプのセンサあるいは刺激装置を形成あるいは設置してもよい。使用できるタイプの電気化学センサとしては、たとえば、米国特許第５，４９７，７７２号（参考資料としてここに援用する）に、特に、この米国特許の図２A、図２Ｂ、図２C、図３、図４Aおよび図４Ｂに記載されている酵素電極センサがある。
【００２５】
本発明の目的のために、センサ４４あるいは装置３０内で使用される他の埋設可能な要素の精密な性質は絶対必要ではない。すべては、センサまたは他の要素が埋設可能であるということであり、また、適切な制御信号（単数または複数）に応答して、所望の機能、たとえば、或る種のパラメータまたは物質を検知したり、あるいは、或る種の信号を発生したりするということである。
【００２６】
基板又はキャリア３６のハイブリッド回路側（装置３０を図３Ｂ又は図３Ｄのように見て装置の密封シールされた部分を含む上側）と装置３０のセンサー側（図３Ｂ又は図３Ｄに示す底側）との間の信号伝送は、例えば上記の‘５５９特許出願に記載された仕方で基板又はキャリア３６を介して装置３０のハイブリッド（頂部）側から階段状に通る適当な密封シールした貫通接続部によって行われる。
【００２７】
図２に示す形態は、図４に示すように幾つかの埋設可能な装置が互いに連鎖されることになる場合に特によく適合する。図４に見られるように、三つのセンサー型の装置３０ａ、３０ｂ、３０ｃは導線セグメント４６ａ、４６ｂ、４６ｃを介して互いに接続される。これら導線セグメント４６ａ、４６ｂ、４６ｃの各々は二本の導体１４、１６を備え、そして適当な仕方で構成され得、例えば二本の導体は導線セグメント内でらせん状に巻かれ、そしてらせん状巻線は導線技術において公知であるようにシリコンゴムのシース内に収納され又はシリコンゴムのシースで被覆される。末端キャップ３４は導線３２の端部すなわち最も末端の装置３０ｃの末端パッドを覆っている。
【００２８】
本発明の低出力電流・周波数変換器回路は、埋設可能な装置３０“ハイブリッド回路部分”として上記したものの一部に収容された又は一部として含まれた電気回路の一部として含まれ得る。一般に、そのような電気回路は、埋設可能な装置３０を他の同様な埋設可能な装置と連鎖させることができ、しかも各個々の装置は単一制御装置２０によって個々にアドレスされ、制御され得る。特に、本発明の電流・周波数変換器回路は、センサー４４などから得られた変換すべき低レベルのアナログ信号を周波数に変換し、そしてこの周波数は固定時間間隔に渡って容易に計数され、センサーのアナログ出力を表すデジタル信号を発生するとができる。その後、そのようなデジタル信号は二導体バスを介して制御装置２０へ確実に伝送される。
【００２９】
装置３０の密封シールされた部分内に含まれた回路は、多くの種々の形態であり得る。図５Ａ、５Ｂ、５Ｃには三つの形態を示す。例えば図５Ａはセンサー５２と共に用いる制御・インターフェース回路５０の基本形態の機能的プロック線図である。点線５４は回路５０及びセンサー５２の一部を密封シールする密封シールを表している。入力パッド１３、１５及び出力パッド１７、１９は密封シールされず、従ってこれらのパッドは制御装置２０から二本の導体１４、１６に容易に接続され得る。
図５Ａに見られるように、入力パッド１３、１５はLINE１（ＩＮ）及びLINE２（ＩＮ）で表されたそれぞれの導電トレースに接続され、これらの導電トレースは、装置３０をそれの制御装置２０又は他の装置に接続する二導体バスの二本の導体を表している。LINE１（ＩＮ）及びLINE２（ＩＮ）で表された導電トレースの各々は、それぞれの貫通接続部５３、５５を介して回路５０の密封シールした部分内へのびている。回路の他側の出力パッド１７、１９は同様にLINE１（ＯＵＴ）及びLINE２（ＯＵＴ）で表されたそれぞれの導電トレースに接続され、これらの導電トレースの各々は、それぞれの貫通接続部５７、５９を介して回路５０の密封シールした部分５４内へのびている。密封シールした部分内において、LINE１（ＩＮ）は導電トレース５６を介してLINE１（ＯＵＴ）に接続され、LINE２（ＩＮ）は導電トレース５８を介してLINE２（ＯＵＴ）に接続されている。このようにして、入力パッド１３は、貫通接続部５３、５７間の密封シールした部分５４を通る導電トレース５６を介して出力パッド１７に電気的に接続される。入力パッド１３と導電トレース５６と出力パッド１７とのこの相互接続は以下単にLINE１と記載する。同様に、入力パッド１５は、貫通接続部５５、５９間の密封シールした部分５４を通る導電トレース５８を介して出力パッド１９に電気的に接続される。この相互接続は以下単にLINE２と記載する。
【００３０】
図５Ａに見られるように、電力整流器回路６０はLINE１とLINE２との間に接続されている。この回路はLINE１及びLINE２に現れる全ての信号パルスを取出し、整流し、そして回路５０を付勢する動作電圧＋Ｖ、−Ｖを発生する。このような整流は、LINE１及びLINE２に一般に現れる低レベル信号をのありふれた仕事ではなく、これらの信号は通常普通のシリコンダイオードの０．６〜０．８電圧降下より十分に低い。このような回路の詳細については出願中の特許出願、埋設可能な装置用の低出力整流器回路  代理人整理番号第５７７９５号（参照文献として本明細書に結合される）に記載されている。
【００３１】
またLINE１とLINE２との間にはラインインターフェース回路６２が接続され、このラインインターフェース回路６２は回路５０とLINE１とLINE２との間のインターフェースとして機能する。この目的のため、インターフェース回路６２はLINE１、LINE２に入ってくるデータパルスを受信し、そしてライン６４にＤＡＴＡ−ＩＮ信号を発生する。インターフェース回路６２はさらに、ライン６６にクロック（ＣＬＫ）信号を発生し、このクロック信号は入ってくるデータ信号と同期化される。インターフェース回路６２はまたカウンター回路６８からデジタル出力データＤＡＴＡ  ＯＵＴを受信し、そしてこの出力データをLINE１、LINE２に入る前に適当なフォーマットに変換する。回路５０に使用され得るラインインターフェース回路６２の一つの形式は図９に示す概略線図に例示され、そして図９を参照して後で説明する。
【００３２】
さらに図５Ａを参照すると、センサー５２は、装置３０が埋込まれる埋設可能な組織内に存在する（又は存在しない）所望の状態、パラメーター又は物質を検知するようにされた任意の適当なセンサーであり得る。例えば、センサー５２は、ライン６９に出力アナログ電流Ｉを発生するグルコースセンサーから成り得、出力アナログ電流Ｉの大きさは過検知したグルコースの関数として変化する。
実際問題として使用されるセンサー５２の形式に関係なく、濃度、大きさ、組成、又は検知されるパラメーターの他の属性の関数としてアナログ出力電圧か又はアナログ出力電流を通常発生する。このようなアナログ出力電圧か又はアナログ出力電流は適当な変換器回路７０を用いて周波数信号に変換され、ライン７２に出力される。典型的には、ライン７２に現れる周波数信号は、入力電圧又は電流の関数として変化する周波数（すなわち繰り返し数）をもつパルス列から成る。図５Ａにおいて、例えば、センサー５２は出力電流Ｉを発生し、又変換器回路７０は出力電流Ｉの大きさの変化に応じて変化する周波数をもつ出力パルス列をライン７２に発生する電流−周波数（Ｉ−Ｆ）変換器回路から成ると仮定される。この電流−周波数（Ｉ−Ｆ）変換器回路７０又は等価の変換器回路は本発明の主題をなしている。
【００３３】
センサー５２によって検知されるパラメーターの関数として変化する周波数のパルス列又は他の交流信号が発生されると、そのような信号はカウンター回路６８に加えられる。（本願において使用した記述法として所与参照番号をもつ信号線に現れる信号はそのような所与参照番号をもつ信号として記載し、すなわち信号線７２に現れる信号は“信号７２”として記載し得る。）カウンター回路は単に予定の時間間隔例えば１秒の固定時間窓にわたって信号７２に存在するパルスの数を計数し、それにより、信号７２の周波数を測定する。このようにして、各測定期間の開始時にカウンター６８をリセットすることによって、測定期間の終了時にカウンターに保持された計数値は信号７２の周波数を表す信号を構成する。そのような計数信号は図５Ａに示す基本の実施の形態の場合、出力データ信号ＤＡＴＡ  ＯＵＴとして機能し得、信号線７４を介してラインインターフェース回路６２に伝送される。
【００３４】
カウンター６８の制御すなわち予定の測定期間後のカウンターのリセット及び（又は）カウンターの停止は制御論理回路７６で制御される。簡単な実施の形態では、測定期間は固定時間間隔であり得る。他の実施の形態では、測定期間はラインインターフェース回路６２から信号線６４を介して受信した入力データによって設定され得る。クロック信号６６は、カウンター６８がＤＡＴＡ  ＯＵＴ信号７４をラインインターフェース回路６２に伝送する時点を調整すると共に経過時間の測定値として用いられ得る。
【００３５】
要求されたように、電圧発生器回路７８は基準電圧ＶREP 及び一つ以上のバイアス電圧信号ＶBIASを発生し、これらの信号は電流−周波数（Ｉ−Ｆ）変換器回路７０で用いられ、図９及び図１０に関連して後で一層十分に説明するように、アナログ電流信号６９を周波数信号７２に変換する機能が実行される。
同様にして、上記出願中の特許出願  発明の名称：生きた組織に埋込む連鎖接続したセンサー及び刺激装置  に記載されているように、図５Ｂ及び図５Ｃに例示された装置内に一つ以上の電流−周波数（Ｉ−Ｆ）変換器回路が用いられ得る。
【００３６】
図２に戻ると、多数の埋設可能で連鎖可能なセンサー１８ａ、１８ｂ…………１８ｎは縦に並んで接続されて示され、好ましい動作方法では制御装置２０は各装置１８を個々にアドレスして各装置１８にデータを送りそして各装置１８からデータを受けると共に動作電力を供給し、各装置１８は導体１４、１６から成る二導体バスを介して接続されている。そのような給電及び個々のアドレス操作を行う一つの方法は図６、図７、図８に関して示されているとおりである。
【００３７】
図６には例えば、全ての装置を互いに接続する二つのLINE１、LINE２導体に現れる際の、埋設可能な装置に伝送した入力データ（頂部波形）と埋設可能な装置から受信した出力データ（底部波形）との好ましい関係を示すタイミング線図を例示している。図６に見られるように、入力データの好ましい形式は二相パルスである。各二相パルスは第１極性の第１電流パルスを備え、この第１電流パルスの後に反対極性で同じ大きさの第２電流パルスが続いている。従って、各二相パルスの正味の電流は好ましくはゼロであり、正の電流パルスは負の電流パルスと有効に平衡を保つ。電流パルスの代表的な幅は    〜    msecであり、各電流パルスの大きさは代表的には    〜    ｍＡである。二進値すなわち論理値“１”は一方の相の二相パルス例えば負の電流パルスが後に続く正の電流パルスで表され、一方、二進値すなわち論理値“０”は他方の相の二相パルス例えば正の電流パルスが後に続く負の電流パルスで表される。従って、図６に示すように、二進値“１”は負の電流パルスが後に続く正の電流パルスとして表され得、一方、二進値“０”は正の電流パルスが後に続く負の電流パルスとして表される。
【００３８】
又、図６に見られるように、出力データの好ましい形式も二相パルスであり、この二相パルスは、出力データが二進値“１”であるか又は二進値“０”であるかの関数として振幅変調（又は好ましくはＯＮ／ＯＦＦ変調）される。好ましい実施の形態では、二進値  “１”の出力データパルスのピーク振幅はＩＰであり、一方、二進値“０”の出力データパルスのピーク振幅はゼロである。従って、この好ましいＯＮ／ＯＦＦ変調形態では、出力データパルスのありは二進値“１”を表し、出力データパルスのなしは二進値“０”を表している。出力データパルスは、時分割多重化方式で入力データパルス間に入るように入力データパルスから特定の時間Ｔ２においてLINE１、LINE２導体に現れるデータ流に挿入される。出力データパルスの好ましい形態は（電流平衡を達成するために）二相パルス、であるが、ある場合には時間Ｔ２における（そしてＩＰ又はゼロの振幅をもつ）単相パルスを用い得ることか認められる。
図７及び図８に示すように、制御装置によってLINE１、LINE２導体を介して伝送されてきた入力データは時間長さＴ３のデータフレームに分割される。各データフレーム内にはＮビットのデータがあり、Ｎは代表的には８〜６４の範囲の整数である。データフレームに含まれたデータビットの表示は図７に例示されている。
【００３９】
入力データは規則的な間隔又はレート（例えばＴ１秒ごと）で生じる二相パルスから成るので、そのようなパルスに含まれたエネルギーは装置５０''内に含まれた回路の動作電力を供給するのに利用され得る。これは、整流器回路６０、６０´又は６０''（図５Ａ、図５Ｂ又は図５Ｃ）を用いることにより行われる。
【００４０】
図６及び図８に示す形式の入力及び出力データパルスはラインインターフェース回路６２、６２´又は６２''（図５Ａ、図５Ｂ又は図５Ｃ）によって発生される。好ましいラインインターフェース回路は、上記で引用した出願中の特許出願、代理人整理番号第５６２８７号（特に引用した出願の図９及びそれの添付テキスト参照）に記載されている。
【００４１】
次に図９を参照すると、本発明に従って構成した電流−周波数変換器回路１５０のブロック線図が示されている。図９に見られるように、電流−周波数変換器回路１５０は四つの主機能要素を備えている。これら四つの主機能要素は、（１）正の入力端子１５３ａと負の入力端子１５３ｂと出力端子１５４とを備えた演算増幅器１５２、（２）演算増幅器１５２の正の入力端子１５３ａに接続されたコンデンサＣ４、（３）演算増幅器１５２の出力端子１５４に接続された電圧・制御入力端子と可変周波数出力信号ＦOUT を供給する電圧・制御出力端子とを備えた電圧制御型発振器（ＶＣＯ）回路１５６、及び（４）コンデンサＣ４に接続された（すなわち演算増幅器１５２の正の入力端子１５３ａに接続された）チャージポンプ回路１５８を含んでいる。
【００４２】
動作において、アナログ入力信号ＩINはコンデンサＣ４を充電する。コンデンサＣ４に充電された電荷の量は入力電流ＩINの大きさの関数であり、入力電流は、埋設可能な装置３０内からモニタされるセンサーなどによって検知されることになるパラメーター又は他の状態の測定値を表している。チャージポンプ回路１５８は、電圧制御型発振器（ＶＣＯ）回路１５６で発生した可変周波数出力信号ＦOUT の各サイクル中コンデンサＣ４のディスクリートチャージ（すなわち一定数のクーロン）をくみ出す。演算増幅器１５２は二つの入力端子１５３ａ、１５３ｂ間に加えられた電気信号を差動増幅し、出力端子１５４に増幅された出力信号を発生する。負の入力端子１５３ｂは接地されているので、演算増幅器１５２に加えられた差動入力信号は有効には、コンデンサＣ４に蓄えられた電荷の量すなわち電圧である。従って、演算増幅器１５２からの増幅された出力信号は、入力電流ＩINの関数として変化する電圧から成っている。この増幅された出力信号は、電圧制御型発振器（ＶＣＯ）回路１５６に制御電圧として加えられ、電圧制御型発振器（ＶＣＯ）回路１５６の周波数出力信号ＦOUT が入力電流ＩINの関数として変化する周波数をもつようにされる。
【００４３】
（図５Ａに関して説明してきたように）固定時間間隔にわたって計数され得る可変周波数出力信号ＦOUT として利用できる電圧制御型発振器（ＶＣＯ）回路からの周波数出力信号ＦOUT は、チャージポンプ回路１５８にも加えられる。この周波数出力信号ＦOUT は、典型的にはパルス列から成り、このパルス列の周波数は電圧・制御入力に加えられた電圧の大きさの関数として変化する。可変周波数パルス列ＦOUT の各パルスに対して、チャージポンプ回路１５８はコンデンサＣ４のディスクリートチャージをくみ出す。従って入力電流ＩINによりコンデンサＣ４は電荷を蓄え、この電荷は演算増幅器１５２の出力電圧を増大させ、出力信号ＦOUT の周波数を増大させることがわかる。この周波数の増大によりコンデンサＣ４からくみ出される電荷は増大する（又は増大したレートで生じる）。最終結果として、演算増幅器１５２はこのようにしてコンデンサＣ４に蓄えられた電荷を増幅することにより出力信号ＦOUT の周波数を、コンデンサＣ４における正味の電荷を本質的にゼロに維持するのに必要なレートにする。その結果、出力信号ＦOUT の周波数は、コンデンサＣ４に加えられた電流ＩINの大きさの関数として変化し、こうして所望の電流−周波数（Ｉ−Ｆ）変換が達成される。
必要に応じてかつ図１０に関して後でより十分に説明するように、安定して分離した基準電圧ＶREF を発生するために図９の電流−周波数（Ｉ−Ｆ）変換回路１５０の一部として電圧バッファ回路１６０を使用でき、この基準電圧はチャージポンプ回路１５８によってそれの電荷ポンピング機能を行う際に使用される。
【００４４】
図９の回路１５０より複雑でない電流−周波数（Ｉ−Ｆ）変換器回路が当業者によって考えられ得るが、図９の電流−周波数（Ｉ−Ｆ）変換回路１５０の有利な特徴は、消費電力を極めて少なくして動作できるように低電力ＦＥＴトランジスタを用いて構成できることにある。このような低電力構成は図１０Ａ、図１０Ｂ、図１０Ｃ及び図１０Ｄに関して示し以下に説明する。
【００４５】
次に図１０Ａ、図１０Ｂ、図１０Ｃ及び図１０Ｄを参照すると、本発明を実施するために目下考えられる最良の形態に従って構成した好ましい低電力電流−周波数（Ｉ−Ｆ）変換器回路の概略及び（又は）論理線図が例示されている。電流−周波数（Ｉ−Ｆ）変換器回路１５０は好ましくは、例えば共通の基板上に形成しかつ特に低電力消費用に設計した“Ｎ−ＦＥＴ”及び“Ｐ−ＦＥＴ”トランジスタと呼ばれるＮチャネル及びＰチャネル電界効果トランジスタ（ＦＥＴ）の特殊な組合わせにより形成した小型集積回路（ＩＣ）を用いて実現される。関連したＮ−ＦＥＴ又はＰ−ＦＥＴトランジスタの各々の好ましい寸法（長さ及び幅）は関係する他の構成要素の値と共に表１に示す。表１に示すＮ−ＦＥＴ及びＰ−ＦＥＴトランジスタの寸法は、ＩＣ基板上に形成されるので各トランジスタの関連寸法に関係している。一層特に、例えば“５／１０”の寸法をもつＮ−ＦＥＴは      ［Jhon: これらの値の意味するところを説明する文章を加えてください］を意味している。ＩＣ内に使用した種々のＮ−ＦＥＴ及びＰ−ＦＥＴトランジスタのこの型の特徴（大きさ又は寸法による）は公知であり、半導体製造技術における当業者には理解される。有利には、ＩＣ製造段階中にそのようなトランジスタの寸法（大きさ）を選択的に制御することにより、ＦＥＴトランジスタの性能は、トランジスタの使用される特殊な設計に対して制御され又は適合され得る。従って例えば５／１０の寸法をもつ相対的に“長い”Ｎ−ＦＥＴは例えば４／４の寸法をもつ相対的に“短い”Ｎ−ＦＥＴより高い導通抵抗（遅い導通時間）を示し得る。
【００４６】
0003958933.tif 000002
0003958933.tif 000003
一般に、当該技術において公知のように、ＦＥＴトランジスタは三つの端子“ソース”、“ドレーン”及び“ゲート”を備えている。ゲート端子に印加される電圧は、ソース端子をドレーン端子に接続する半導体チャネルの導電率を制御する。ソース−ドレーンチャネルの導電率を制御することにより、このチャネルに流れる電流の量はゼロ電流から最大電流まで（ＯＮ抵抗及びチャネルの両端の有効電圧降下により決まる）制御され得る。ＦＥＴトランジスタは普通スイッチとして使用される。スイッチとして使用した場合、ベース端子に印加される電圧で制御されるソース−ドレーンチャネルの導電率は非常に低い（ＦＥＴスイッチはオン）か又は非常に高い（ＦＥＴスイッチはオフ）。図１０Ａ、図１０Ｂ及び図１０Ｃの回路に用いた形式のＦＥＴでは、Ｐ−ＦＥＴのゲートに高電圧を印加することにより、Ｐ−ＦＥＴは“オフ”状態となり、一方、Ｎ−ＦＥＴのゲートに高電圧を印加することにより、Ｎ−ＦＥＴは“オン”状態となる。図１０Ａ、図１０Ｂ及び図１０Ｃにおいて、Ｎ−ＦＥＴは古典的なＦＥＴ形式で表され、すなわち三つのセグメントから成る順方向又は逆方向阻止文字“Ｃ”として表れ、“Ｃ”の一つのセグメントの一端は“ソース”を備え、また“Ｃ”の別のセグメントの一端（隣接の太い点で示されている）は  “ドレーン”を備えている。“ゲート”は“Ｃ”の中間セグメントに平行であるが接触してていない短い線として表されている。Ｐ−ＦＥＴは、対角線が“Ｃ”に引かれている点を除いてＮ−ＦＥＴと同じに表されている。
【００４７】
好ましい演算増幅器（オペアンプ）１５２は図１０Ａに概略的に示されている。Ｐ−ＦＥＴ  Ｍ１０は差動対のトランジスタＭ１１、Ｍ１２に対する数ｎＡの定電流源を形成するように外部電圧基準信号ＢＩＡＳＰによってバイアスされる。差動対のトランジスタＭ１１、Ｍ１２の各々に印加されるベース電圧が等しい限り、電流源Ｍ１０からの電流はトランジスタＭ１１、Ｍ１２間に等しく分けられる。Ｎ−ＦＥＴ  Ｍ１３、Ｍ１４Ｆは対称電流を供給するように普遍的にオン状態にバイアスされ、事実上差動対のトランジスタＭ１１、Ｍ１２に対する固定負荷抵抗として機能する。トランジスタＭ１１のベース端子は充電コンデンサＣ４の一側に接続されている。コンデンサＣ４の他側は接地（Ｖ−に接続）されている。トランジスタＭ１２のベース端子は接地（Ｖ−）に接続されている。オペアンプ１５２の入力端子はトランジスタＭ１１のゲートを備えている。従って、オペアンプに流れる入力電流ＩINはコンデンサＣ４を充電し始め、トランジスタＭ１１のゲートに、トランジスタＭ１２のゲートに印加される電圧と異なる電圧が現れる。トランジスタＭ１１はＰ−ＦＥＴトランジスタであるので、比較的高いゲート電圧（入力電流ＩINがコンデンサＣ４を充電し始めるときに生じる）はトランジスタＭ１１をオフ状態（抵抗が増大する）にさせる。そしてこの抵抗の増大により、電流源Ｍ１０からの電流は二つのトランジスタＭ１１、Ｍ１２の通路間に等しく分けられなくなる。一層特に、トランジスタＭ１１のゲートに印加される入力電圧が増大（コンデンサＣ４を充電するように入力電流ＩINを加えることによって生じる）すると、オペアンプのトランジスタＭ１２の脚部に流れる電流が増大し、それにより、接地（Ｖ−）に対して測定した信号線１５４における出力電圧ＶOUT （トランジスタＭ１２のドレーンにおける電圧）が増大する。オペアンプのトランジスタＭ１２の脚部における有効負荷抵抗（Ｍ１４）の値を適当に選択しそしてトランジスタＭ１１、Ｍ１２の対の所与性能特性を仮定することにより、オペアンプの“利得”  （“利得”は図１０Ａに示すオペアンプのためにＶOUT ／ＶINの比として決められ、ＶINは入力電流ＩINによりコンデンサＣ４に発生した電圧である）は、電流−周波数（Ｉ−Ｆ）変換器回路の所望の全体動作を支持するために十分に大きく、例えば      にされ得る。
【００４８】
差動対のトランジスタＭ１１、Ｍ１２の入力がゼロ又はゼロ近くに維持され、そして閾値ＢＩＡＳＰがＰ−ＦＥＴの本体（基板）に印加される電圧（典型的にはＶ＋又は約３ボルト）と組合わされると、オペアンプ１５２の出力電圧ＶOUT は接地（Ｖ−）から約１．５ボルトに変動し得る。コンデンサＣ３はオペアンプの出力端子（トランジスタＭ１２のドレーン）との間に接続され、この出力電圧を所望の程度にろ波する。
【００４９】
信号線１５４におけるオペアンプ１５２（図１０Ａ）からの出力電圧ＶOUT は電圧制御型発振器（ＶＣＯ）回路１５６の制御電圧入力に印加される。好ましい電圧制御型発振器（ＶＣＯ）回路の概略論理線図は図１０Ｃに例示され、電圧制御型発振器（ＶＣＯ）回路１５６の基本動作を示すタイミング波形線図は図１０Ｄに示されている。簡略性のために図１０Ｃの電圧制御型発振器（ＶＣＯ）回路に含まれるゲート１６２〜１７４（生きた高入力との交差結合ラッチとして示されている）は論理線図形態で示されている。しかしながら、このようなゲートは好ましくは当該技術において公知のように付加的なＮ−ＦＥＴ及びＰ−ＦＥＴトランジスタを用いて構成されることが理解されるべきである。
【００５０】
電圧制御型発振器（ＶＣＯ）回路の動作は、ゲートの出力（図１０Ｃ及び図１０ＤにＣＬＫB として示されている）が高くなった直後に、生じる状態を考察することにより最もよく理解される。ゲートの出力が高くなると、トランジスタＭ１５はオフ状態となり、トランジスタＭ１５のドレーン（トランジスタＭ１６のドレーンと同じ点である）は図１０Ｄに示すように接地（Ｖ−）に向かって傾斜する。この傾斜の傾きはトランジスタＭ１６のドレーンノードにおける容量及びドレーン電流（及びゲート電圧）に依存している。トランジスタＭ１５、Ｍ１６のドレーン電圧がＶ＋より約１閾値下方へ傾斜すると、Ｐ−ＦＥＴ  Ｍ２１はオン状態となり、ゲート１６４の入力は入力線１７６（図１０Ｃ）を介して正になる。ゲート１６４が論理閾値に達すると、ゲート１６４の出力は低くなり、（信号線１７８を介して）トランジスタＭ２４をオン状態にする。この作用は、ゲート１６４の入力における高くなる信号を（信号線１７６を介して）補強することにより、ヒステリシスとなる。短い時間の経過した後、ゲート１６４の出力はゲート１７０の論理閾値に達し、ラッチ（すなわちゲート１６２〜１７２から成る生きた高入力との交差結合ラッチ）は状態を変える。
【００５１】
交差結合ラッチの状態が変わると、ゲート１７２の出力は低くなり、ゲート１６８の出力（ＣＬＫA ）は高くなり、そしてトランジスタＭ１８、Ｍ２５及び信号通路におけるゲート１６２において順次繰り返される。この繰り返し時間中、トランジスタＭ１５、Ｍ１６のドレーンは高いままであるが、トランジスタＭ１８のドレーン（トランジスタＭ１９のドレーンと同じ点である）は、トランジスタＭ１９のドレーンノードにおける容量及びドレーン電流（及びドレーン電圧）に依存するレートで接地（Ｖ−）に向かって傾斜する。図１０Ｄに見られるように、この結果、二つの相補クロック信号ＣＬＫA 、ＣＬＫB が発生され、インバータゲート１７４でバッファされて、クロック信号ＣＬＫB から出力信号ＦOUT が誘導される。
【００５２】
上記の動作中、Ｎ−ＦＥＴ  Ｍ１７及びＭ２０は、電圧制御型発振器（ＶＣＯ）回路における容量充電電流を約５０ｎＡに制限する電流源として機能する。このように制限作用より、電圧制御型発振器（ＶＣＯ）回路がそれの通常の最大周波数以上で作動しようとする際にロックアップ状態が生じるのを阻止する。動作において、電圧制御型発振器（ＶＣＯ）回路１５６の公称周波数は約      ＫＨｚであり、通常の最小動作周波数は      ＫＨｚであり、又通常の最大動作周波数は      ＫＨｚである。
図１０Ｃに示す電圧制御型発振器（ＶＣＯ）回路１５６の周波数対電圧関係は線形でない（Ｎ−ＦＥＴ  Ｍ１６、Ｍ１９のドレーン電流対ゲート電圧に依存するため）ことが認められる。しかしながら、完全な電流−周波数（Ｉ−Ｆ）変換器の動作の説明から明らかなように、全電流対周波数線形性は単に、後で説明するように電圧制御型発振器（ＶＣＯ）回路の各切換りにおいて約６ピコクーロン（ｐＣ）の一定の電荷をポンピングするように設計される電荷ポンプの繰返し度に依存するだけである。
【００５３】
図１０Ｃに示す電圧制御型発振器（ＶＣＯ）回路１５６に関連する一つの特別な特徴は、論理入力が給電線間すなわちＶ＋とＶ−との間の電圧にある時にＮＯＲゲート１６２及び１６４の各々が給電電流を１００ｎＡ以下に制限する直列バイアスＦＥＴを含むことにある。
【００５４】
出力信号ＣＬＫA 、ＣＬＫB は図１０Ｂの下半分に示すチャージポンプ回路１５８を駆動する。チャージポンプ回路１５８は八つのＮ−ＦＥＴトランジスタＭ１〜Ｍ８を備えている。動作において、チャージポンプ回路は信号線１８０を介して回路入力ノードに一定サイズの電荷パケットを放出する。電荷の量はコンデンサＣ１、Ｃ２の値及び基準電圧ＶREF によって決まる。基準電圧ＶREF は、図１０Ｂの上半分に示す電圧バッファ回路１６０で発生されるバッファ基準電圧からなっている。電流−周波数（Ｉ−Ｆ）変換器回路１５０で使用される他の基準電圧は、非バッファ基準電圧ＶR 、ＢＩＡＳＰ基準電圧及びＢＩＡＳＮ基準電圧を含んでいる。ＢＩＡＳＰ基準電圧は、ＢＩＡＳＰ基準電圧からの電流を約１００ｎＡ以下に制限する直列の限流器（すなわちプルアップ抵抗）を備えている。チャージポンプ回路１５８の動作は次のとおりである。電圧制御型発振器（ＶＣＯ）回路の一つの状態中、すなわち出力信号ＣＬＫA が低く、出力信号ＣＬＫB が高い時に、トランジスタＭ３、Ｍ４はオン状態となり、トランジスタＭ１、Ｍ２はオフ状態となる。この状態において、コンデンサＣ１は基準電圧ＶREF まで充電する。電圧制御型発振器（ＶＣＯ）回路の状態が切換ると、すなわち出力信号ＣＬＫA が高くなり、出力信号ＣＬＫB が低くなると、トランジスタＭ３、Ｍ４はオフ状態となり、トランジスタＭ１、Ｍ２はオン状態となる。これにより、コンデンサＣ１は信号線１８０（オペアンプ１５２の入力に接続される）を介して放電し、高くなる入力信号線（入力電流ＩINがコンデンサＣ４を充電している）は接地（Ｖ−）に向かって戻される。
【００５５】
第２のコンデンサＣ２は第１のコンデンサＣ１と縦列に作動する。すなわち、コンデンサＣ１が基準電圧ＶREF まで充電すると、第２のコンデンサＣ２は信号線１８０を介して接地まで放電する。コンデンサＣ１又はＣ２が放電している時に、信号線１８０を介して入力コンデンサＣ４の電荷を引き込む。最終的には電流−周波数（Ｉ−Ｆ）変換器は、オペアンプ１５２の入力端子１５３ａを、Ｖ−（接地）である入力１５３ｂと同じ電位に維持することになる。
【００５６】
こうして、電圧制御型発振器（ＶＣＯ）回路の切換え（フリップ）により電荷パケットは入力コンデンサＣ４からポンピングされることがわかる。これらの電荷パケットはセンサーから流れる単なる電流でありしかも全て同じ大きさであるので、それらの周波数は入力電流ＩINに直接関係する。
【００５７】
チャージポンプ回路１５８及び電圧制御型発振器（ＶＣＯ）回路１５６内に使用された種々のＦＥＴの寸法は、通常の動作の最大周波数でも電圧制御型発振器（ＶＣＯ）回路１５６の各動作位相中にコンデンサＣ１、Ｃ２が十分に充放電されるように選択される。電圧制御型発振器（ＶＣＯ）回路１５６の二つの出力信号ＣＬＫA 、ＣＬＫB のタイミングにより、チャージポンプコンデンサＣ１、Ｃ２に接続されたスイッチにおけるブレーク−ビフォア−メーク作用が保証される。
【００５８】
要するに、コンデンサＣ４で集められるセンサー電流ＩINの全てはチャージポンプ回路によってコンデンサＣ４からポンピングされる。入力電流ＩINが回路入力１５３ａを接地から離れる方向に引ことすると直ぐに、オペアンプの出力は電圧制御型発振器（ＶＣＯ）をスピードアップさせ、それによりチャージポンプ回路１５８から一層負に向かう電荷パケットが放出され、回路入力１５３ａを接地に引き戻す。
【００５９】
ＶREF の遷移負荷によるクロストークを防ぐために、電圧バッファ回路１６０が使用される。このような電圧バッファ回路は、図１０Ｂの上半分に示すように、ＦＥＴトランジスタＭ２９〜Ｍ３５から成る普通のオペアンプフォロワ回路を備えている。
【００６０】
図１０に関して説明してきた電流−周波数（Ｉ−Ｆ）変換器回路の総体消費電力はほんの約１．８ピコワット（動作電圧を３ボルト、動作電流を６００ｎＡとした場合）である。装置の静的動作電流は約１００ｎＡ以下である。このような低電力動作は、本発明の電流−周波数（Ｉ−Ｆ）変換器回路が静かであるという特徴の一つである。
【００６１】
本発明の別の重要な特徴は、オペアンプ１５２の端子１５３ａである電流−周波数（Ｉ−Ｆ）変換器回路の入力端子が第２の電源を必要とせずに本質的に接地電位に維持されることにある。すなわち、普通のオペアンプにおいて、入力をゼロボルトに維持するためには、ゼロより高い電圧、例えば＋５ボルト及びゼロより低い電圧、例えば−５ボルトでオペアンプにバイアスをかける必要があり、それにより二つの別個の電源を用いる必要がある。しかしながら、図１０Ａに示すようにＦＥＴトランジスタを使用することにより、オペアンプ自体がＶ＋、Ｖ−（接地）間の単一電源でバイアスをかけられるだけであっても、入力をゼロ又はゼロ近くに維持することができる。
【００６２】
従って上記のように、本発明は、大きさが検知したパラメーター又は物質のを表している非常に小さな直流電流のような低レベルアナログ信号を、共有通信バスを介して遠隔の受信機に良好に伝送され得るデジタル値に変換するのが必要である例えば埋設可能なセンサー装置に利用できる低電力電流−周波数変換器回路を提供することがわかる。
【００６３】
以上本発明を特定の実施の形態及び応用について説明してきたが、請求の範囲に定義した本発明の範囲から逸脱せずに当業者によって種々の変更及び変形がなされ得る。
【図面の簡単な説明】
本発明の上記および他の態様、特徴および利点は、添付図面に関連した以下のより詳しい説明からさらに明らかとなろう。
【図１】  図１は、コントローラに接続することができる２導体バスを用いて相互に接続した複数のセンサ／刺激装置を示すブロック図である。
【図２】  図２は、本発明によるセンサをどのようにして直列式あるいはデイジーチェーン式にコントローラおよび他のセンサに接続することができるかを示す好ましい方法の概略図である。
【図３Ａ】  図３Ａは、図２のデイジーチェーンで使われるタイプのセンサの部分展開斜視図を示す。
【図３Ｂ】  図３Ｂは、図３Ａのセンサの側断面図を示す。
【図３Ｃ】  図３Ｃは、図３Ａのセンサの頂断面図を示す。
【図３Ｄ】  図３Ｄは、図３Ａのセンサの端面断面図を示す。
【図４】  図４は、図３Ａ〜３Ｄの複数のセンサを包含する埋設可能なリードを示す。
【図５Ａ】  図５Ａは、本発明によるＩ−ｔｏ−Ｆ変換回路を包含する簡単なデイジーチェーン接続可能な埋設可能センサの機能ブロック図である。
【図５Ｂ】  図５Ｂは、図５Ａと同様の機能ブロック図であるが、付加的なセンサを取り付けるために代替の接続構造を示していることを示す図である。
【図５Ｃ】  図５Ｃは、図５Ａと同様の機能ブロック図であるが、種々のセンサおよび刺激装置を同じ埋設可能なセンサ装置内に組み込むことができるように付加的な回路機能を設け、複数のＩ−ｔｏ−Ｆ変換回路を装置の一部として組み込んだ状態を示す図である。
【図６】  図６は、図５Ａ、図５Ｂまたは図５Ｃに示すタイプの埋設可能なセンサに送られたり、そこから受け取られたりした入力、出力データを示すタイミング線図である。
【図７】  図７は、本発明の埋設可能なセンサと通信するのに用いるデータ・フレームを示す。
【図８】  図８は、図５Ａ、図５Ｂまたは図５Ｃに示すタイプの複数のデイジーチェーン接続可能な装置を接続している２導体式バス上に現れたときに時間多重化される入力、出力データを示すタイミング線図である。
【図９】  図９は、本発明によるＩ−ｔｏ−Ｆ変換回路の機能ブロック図を示す。
【図１０Ａ】  図１０Ａは、図９に示すＩ−ｔｏ−Ｆ変換回路のOPアンプ部分のブロック線図を示す。
【図１０Ｂ】  図１０Ｂは、図９に示すＩ−ｔｏ−Ｆ変換回路のVOLTAGE BUFFER、CHARGE PUMP部分のブロック線図を示す。
【図１０Ｃ】  図１０Ｃは、図９に示すＩ−ｔｏ−Ｆ変換回路のＶＣＯ部分の系統／論理図を示す。
【図１０Ｄ】  図１０Ｄは、図１０ＣのＶＣＯ回路の動作と関連したタイミング波形図を示す。
いくつかの図を通じて対応する参照符号は対応する構成要素を示している。すなわち、「図３」、「図５」または「図１０」に対する総括的な言及は、その番号と関連した図のすべてに言及している。すなわち、「図３」への総括的な言及は「図３Ａ」、「図３Ｂ」、「図３Ｃ」および「図３Ｄ」のすべてについての言及であり、「図５」についての総括的な言及は「図５Ａ」、「図５Ｂ」および「図５Ｃ」のすべてへの言及であり、「図１０」への総括的な言及は「図１０A」、「図１０Ｂ」、「図１０Ｃ」、「図１０Ｄ」への言及である。
【図１】
0003958933.tif 000004
【図２】
0003958933.tif 000005
【図３Ａ】
0003958933.tif 000006
【図３Ｂ】
0003958933.tif 000007
【図３Ｃ】
0003958933.tif 000008
【図３Ｄ】
0003958933.tif 000009
【図４】
0003958933.tif 000010
【図５Ａ】
0003958933.tif 000011
【図５Ｂ】
0003958933.tif 000012
【図５Ｃ】
0003958933.tif 000013
【図６】
0003958933.tif 000014
【図７】
0003958933.tif 000015
【図８】
0003958933.tif 000016
【図９】
0003958933.tif 000017
【図１０Ａ】
0003958933.tif 000018
【図１０Ｂ】
0003958933.tif 000019
【図１０Ｃ】
0003958933.tif 000020
【図１０Ｄ】
0003958933.tif 000021