(57)【特許請求の範囲】
【請求項１】
所定の情報に応じて変調された搬送波を受信し、前記情報を抽出して所定の処理を実行する情報処理装置において、
前記搬送波を受信して電気信号に変換する受信回路と、
前記受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、
前記第１の電源電圧を降圧して前記第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、
前記第２の電源電圧を降圧して前記第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、
を有することを特徴とする情報処理装置。
【請求項２】
前記第２の電源回路と前記メモリの間に配置されたスイッチ回路と、
前記スイッチ回路を制御する制御回路と、を更に有し、
前記制御回路は、タイマのカウンタによって、前記メモリへの電源電圧の供給を遅らせることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記第２の電源回路と前記メモリの間に配置されたスイッチ回路と、
前記スイッチ回路を制御する制御回路と、を更に有し、
前記制御回路は、前記メモリにアクセスがなされる場合にのみ前記スイッチ回路をＯＮの状態に制御し、前記メモリに前記第２の電源電圧を供給することを特徴とする請求項１記載の情報処理装置。
【請求項４】
所定の情報に応じて変調された搬送波を受信し、前記情報を抽出して所定の処理を実行するカード型情報処理デバイスにおいて、
前記搬送波を受信して電気信号に変換する受信回路と、
前記受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、
前記第１の電源電圧を降圧して前記第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、
前記第２の電源電圧を降圧して前記第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、
を有することを特徴とするカード型情報処理デバイス。
【請求項５】
前記第２の電源回路と前記メモリの間に配置されたスイッチ回路と、
前記スイッチ回路を制御する制御回路と、を更に有し、
前記制御回路は、タイマのカウンタによって、前記メモリへの電源電圧の供給を遅らせることを特徴とする請求項４記載のカード型情報処理デバイス。
【請求項６】
前記第２の電源回路と前記メモリの間に配置されたスイッチ回路と、
前記スイッチ回路を制御する制御回路と、を更に有し、
前記制御回路は、前記メモリにアクセスがなされる場合にのみ前記スイッチ回路をＯＮの状態に制御し、前記メモリに前記第２の電源電圧を供給することを特徴とする請求項４記載のカード型情報処理デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置およびカード型情報処理デバイスに関し、特に、所定の情報に応じて変調された搬送波を受信し、情報と電力とを抽出して所定の処理を実行する情報処理装置およびカード型情報処理デバイスに関する。
【０００２】
【従来の技術】
近年、非接触インターフェースを有するカード型情報処理デバイスが登場し、例えば、クレジットカードや定期券等への個人目的での使用のみならず、ファクトリーオートメーションや物品管理等におけるタグのような産業目的での使用も期待されている。
【０００３】
ところで、最近では、高度な処理を実行するために、高い処理能力を有するデバイス（例えば、ＭＰＵ）が使用されることが多いため、カード型情報処理デバイスの消費電力が増加する傾向にある。
【０００４】
そこで、比較的低い電源電圧でも動作可能なディジタル回路と、ダイナミックレンジとの関係から高い電源電圧が要求されるアナログ回路とを別電源とすることにより、カード型情報処理デバイス全体の消費電力を削減する方法が提案されている。
【０００５】
図１１は、このような従来のカード型情報処理デバイスの構成例を示す図である。この図に示すように、従来のカード型情報処理デバイスは、アンテナ１０、ダイオード１１−１〜１１−４、電源発生回路１３、復調回路１４、ＣＬＫ（Clock）回路１５、ＲＳＴ（Reset）回路１６、変調回路１７、ＭＰＵ（Micro Processor Unit）１８、および、不揮発性メモリ１９によって構成されている。
【０００６】
ここで、アンテナ１０は、図示せぬリーダライタとの間で電波を送受信する。ダイオード１１−１〜１１−４は、ブリッジ回路を構成しており、アンテナ１０によって受信された電波を全波整流し、搬送波に重畳されている信号を抽出するとともに、直流電力を抽出する。
【０００７】
電源発生回路１３は、ダイオード１１−１，１１−２から供給される直流信号から、アナログ回路へ供給する電源＃１と、ディジタル回路に供給する電源＃２とを生成し、電源＃１については復調回路１４、ＣＬＫ回路１５、ＲＳＴ回路１６、および、変調回路１７に供給し、また、電源＃２についてはＭＰＵ１８および不揮発性メモリ１９に供給する。
【０００８】
図１２は、電源発生回路１３の詳細な構成例を示す図である。この図に示すように、電源発生回路１３は、レギュレート回路２０、コンデンサ２１、レベルコンバータ回路２２、および、コンデンサ２３によって構成されている。
【０００９】
ここで、レギュレート回路２０は、ダイオード１１−１，１１−２から供給される直流電圧を電源＃１になるように調整し、出力する。コンデンサ２１は、レギュレート回路２０から出力される直流電圧に含まれているリプル成分を除去するとともに、レギュレート回路２０の出力インピーダンスを減少させる。
【００１０】
レベルコンバート回路２２は、レギュレート回路２０から出力された電源＃１の電圧を電源＃２の電圧まで降圧し、出力する。コンデンサ２３は、レベルコンバータ回路２２から出力される直流電圧に含まれているリプル成分を除去するとともに、レベルコンバータ回路２２の出力インピーダンスを減少させる。
【００１１】
図１１に戻って、復調回路１４は、ダイオード１１−１，１１−２から供給される信号に含まれているデータを復調し、ＭＰＵ１８に供給する。
ＣＬＫ回路１５は、ダイオード１１−１，１１−２から供給される信号に含まれているクロック信号を抽出し、ＭＰＵ１８に供給する。
【００１２】
ＲＳＴ回路１６は、ダイオード１１−１，１１−２から供給される信号からリセット信号を生成してＭＰＵ１８に供給する。
変調回路１７は、ＭＰＵ１８から供給されたデータにより搬送波を変調する。
【００１３】
ＭＰＵ１８は、不揮発性メモリ１９に記憶されているプログラムおよび復調回路１４から供給されたデータに従って種々の演算処理を実行し、得られた結果を不揮発性メモリ１９に格納または変調回路１７に供給する。
【００１４】
不揮発性メモリ１９は、電源が切断された後も書き込まれたデータを保持することができるタイプのメモリであり、ＭＰＵ１８が実行するプログラムやデータ等を格納している。
【００１５】
以上に示したように、復調回路１４、ＣＬＫ回路１５、ＲＳＴ回路１６、および、変調回路１７には電源＃１を供給し、また、ＭＰＵ１８および不揮発性メモリ１９には電源＃１よりも電圧が低い電源＃２を供給するようにしたので、ＭＰＵ１８および不揮発性メモリ１９による電源の消費を抑制することで、装置全体の電力を削減することができる。
【００１６】
【発明が解決しようとする課題】
ところで、近年では、ＭＰＵ１８の電源電圧が低下する傾向にあり、例えば、１．８Ｖ程度でも動作可能なデバイスが出現しつつある。一方、不揮発性メモリ１９については、書き込み時および読み出し時において、ある程度のエネルギを必要とすることから、電源電圧は３Ｖ程度は必要である。
【００１７】
従って、従来の方法では、不揮発性メモリ１９がネックとなって、電源＃２の電圧をある程度以下には下げることができないため、消費電力の更なる低減が困難であるという問題点があった。
【００１８】
また、不揮発性メモリ１９は、電源電圧および制御信号が安定した後に動作させないと、誤動作を引き起こす場合がある。図１１に示す従来の回路では、ＭＰＵ１８と不揮発性メモリ１９に同時に電源が投入されるので、誤動作を生じる場合があるという問題点もあった。
【００１９】
本発明は、このような点に鑑みてなされたものであり、消費電力を削減するとともに、誤動作が少ない情報処理装置およびカード型情報処理デバイスを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明では上記課題を解決するために、所定の情報に応じて変調された搬送波を受信し、前記情報を抽出して所定の処理を実行する情報処理装置において、前記搬送波を受信して電気信号に変換する受信回路と、前記受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、前記第１の電源電圧を降圧して前記第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、前記第２の電源電圧を降圧して前記第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、を有することを特徴とする情報処理装置が提供される。
【００２１】
ここで、受信回路は、搬送波を受信して電気信号に変換する。第１の電源回路は、受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する。第２の電源回路は、第１の電源電圧を降圧して第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する。第３の電源回路は、第２の電源電圧を降圧して第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する。
【００２２】
また、所定の情報に応じて変調された搬送波を受信し、前記情報を抽出して所定の処理を実行するカード型情報処理デバイスにおいて、前記搬送波を受信して電気信号に変換する受信回路と、前記受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、前記第１の電源電圧を降圧して前記第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、前記第２の電源電圧を降圧して前記第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、を有することを特徴とするカード型情報処理デバイスが提供される。
【００２３】
ここで、受信回路は、搬送波を受信して電気信号に変換する。第１の電源回路は、受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する。第２の電源回路は、第１の電源電圧を降圧して第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する。第３の電源回路は、第２の電源電圧を降圧して第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の情報処理装置は、アンテナ３０、受信回路３１、第１の電源回路３２、アナログ回路３３、第２の電源回路３４、メモリ３５、第３の電源回路３６、および、ディジタル回路３７によって構成されている。
【００２５】
アンテナ３０は、送信側から伝送されてきた搬送波を捕捉する。
受信回路３１は、アンテナ３０によって捕捉された搬送波を受信して電気信号に変換する。
【００２６】
第１の電源回路３２は、受信回路３１から出力される電気信号から、第１の電源電圧を発生し、アナログ回路３３に供給する。
第２の電源回路３４は、第１の電源電圧とは異なる第２の電源電圧を発生し、メモリ３５に供給する。
【００２７】
第３の電源回路３６は、第１および第２の電源電圧とは異なる第３の電源電圧を発生し、ディジタル回路３７に供給する。
アナログ回路３３は、例えば、変調回路、復調回路等によって構成されている。
【００２８】
メモリ３５は、不揮発性メモリによって構成され、ディジタル回路３７およびアナログ回路３３から供給されたデータを格納するとともに、格納されているデータを必要に応じてアナログ回路３３およびディジタル回路３７に供給する。
【００２９】
ディジタル回路３７は、例えば、ＭＰＵによって構成され、メモリ３５に格納されているプログラムに従って種々の演算処理を実行する。
次に、以上の原理図の動作を説明する。
【００３０】
図示せぬ送信側から伝送されてきた搬送波は、アンテナ３０によって捕捉され、受信回路３１に供給される。
受信回路３１は、アンテナ３０によって捕捉された搬送波を電気信号に変換し、更に、直流信号に変換した後、第１の電源回路３２に供給する。
【００３１】
第１の電源回路３２は、受信回路３１から供給された電気信号から第１の電源電圧を発生し、アナログ回路３３に供給する。
第２の電源回路３４は、第１の電源回路３２から出力された第１の電源電圧を降圧して第２の電源電圧を生成し、メモリ３５に供給する。
【００３２】
第３の電源回路３６は、第２の電源回路３４から出力された第２の電源電圧を降圧して第３の電源電圧を生成し、ディジタル回路３７に供給する。
従って、広いダイナミックレンジを確保するために高い電圧を要求されるアナログ回路３３には、第１の電源電圧が供給され、また、アナログ回路３３およびメモリ３５よりも低い電圧で動作可能なディジタル回路３７には第３の電源電圧が供給され、また、アナログ回路３３よりは低電圧であるが、ディジタル回路３７よりは高電圧で動作するメモリ３５には第２の電源電圧が供給される。その結果、常に動作しているディジタル回路３７の電源電圧を更に低下させることにより、装置全体としての消費電力を低減することが可能になる。
【００３３】
また、電源回路は一般的にシリーズレギュレータによって構成されるが、シリーズレギュレータは、負荷電流がある程度流れていないと、立ち上がり特性が鈍くなることが知られている。ところで、メモリ３５は、間欠的にしか動作しないので、メモリ３５へ供給される電力も間欠的になってしまう。その結果、メモリ３５が動作を開始した場合に、第２の電源が急に立ち上がることにより、電源電圧が一時的に不安定になる場合がある。しかし、第２の電源回路３４の出力は、第３の電源回路３６にも供給されており、この負荷であるディジタル回路３７は常に動作しているので、第２の電源回路３４からは常に負荷電流が流出している状態であるので、メモリ３５が急に動作を開始した場合であっても、動作が不安定になることを防止することができる。
【００３４】
次に、本発明の第１の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明のカード型情報処理デバイスは、アンテナ１０、ダイオード１１−１〜１１−４、電源発生回路５０、復調回路１４、ＣＬＫ回路１５、ＲＳＴ回路１６、変調回路１７、ＭＰＵ１８、および、不揮発性メモリ１９によって構成されている。
【００３５】
ここで、アンテナ１０は、図示せぬリーダライタとの間で、例えば、ＡＳＫ（Amplitude Shift Keying）によって変調された搬送波としての電波を送受信する。
【００３６】
ダイオード１１−１〜１１−４は、ブリッジ回路を構成しており、アンテナ１０によって捕捉された電波を全波整流し、搬送波に重畳されている信号を抽出するとともに、直流電力を抽出する。
【００３７】
電源発生回路５０は、ダイオード１１−１，１１−２から供給される直流信号から、電源＃１〜電源＃３を生成し、電源＃１は、復調回路１４、ＣＬＫ回路１５、ＲＳＴ回路１６、および、変調回路１７に供給し、電源＃２は、不揮発性メモリ１９に供給し、電源＃３は、ＭＰＵ１８にそれぞれ供給する。
【００３８】
図３は、電源発生回路５０の詳細な構成例を示す図である。この図に示すように、電源発生回路５０は、レギュレート回路６０、コンデンサ６１、レベルコンバータ回路６２、コンデンサ６３、レベルコンバータ回路６４、および、コンデンサ６５によって構成されている。
【００３９】
ここで、レギュレート回路６０は、ダイオード１１−１，１１−２から供給される直流電圧を電源＃１の電圧になるように調整し、出力する。コンデンサ６１は、レギュレート回路６０から出力される直流電圧に含まれているリプル成分を除去するとともに、レギュレート回路６０の出力インピーダンスを減少させる。
【００４０】
レベルコンバータ回路６２は、レギュレート回路６０から出力された電源＃１の電圧を電源＃２の電圧まで降圧し、出力する。コンデンサ６３は、レベルコンバータ回路６２から出力される直流電圧に含まれているリプル成分を除去するとともに、レベルコンバータ回路６２の出力インピーダンスを減少させる。
【００４１】
レベルコンバータ回路６４は、レベルコンバータ回路６２から出力された電源＃２の電圧を電源＃３の電圧まで降圧し、出力する。コンデンサ６５は、レベルコンバータ回路６４から出力される直流電圧に含まれているリプル成分を除去するとともに、レベルコンバータ回路６４の出力インピーダンスを減少させる。
【００４２】
図４は、レギュレート回路６０の構成例を示す図である。この図に示すように、レギュレート回路６０は、抵抗７１，７２，７４、コンパレータ７３、および、ＮチャネルＭＯＳ−ＦＥＴ７５によって構成されている。
【００４３】
ここで、抵抗７１，７２は、入力電圧を分圧し、コンパレータ７３の非反転入力端子に供給する。
コンパレータ７３は、抵抗７２および抵抗７１によって分圧された入力電圧と、基準電圧Ｖｒｅｆとを比較し、その比較結果をＮチャネルＭＯＳ−ＦＥＴ７５のゲートに供給する。
【００４４】
抵抗７４は保護抵抗であり、ＮチャネルＭＯＳ−ＦＥＴ７５に対して過大な電流が流れることを防止する。
ＮチャネルＭＯＳ−ＦＥＴ７５は、コンパレータ７３の制御に応じて、その抵抗を変化させ、出力電圧が一定になるように制御する。
【００４５】
即ち、これらの回路は、シャント型レギュレータを構成しており、出力電圧が一定になるように制御する。
図５は、レベルコンバータ回路６２，６４の詳細な構成例を示す図である。この図に示すように、レベルコンバータ回路６２，６４は、コンパレータ８０、スイッチング回路８１、および、抵抗８２，８３によって構成されている。
【００４６】
抵抗８２，８３は出力電圧を分圧してコンパレータ８０の非反転入力端子に供給する。
コンパレータ８０は、抵抗８２，８３によって分圧された出力電圧と、基準電圧とを比較し、比較結果に応じてスイッチング回路８１を制御する。
【００４７】
スイッチング回路８１は、図６に示すように、ＰチャネルＭＯＳ−ＦＥＴ９０によって構成され、ゲートに供給されるコンパレータ８０の出力に応じて、入力側から出力側に流れる電流を制御する。
【００４８】
即ち、これらの回路は、シリーズレギュレータを構成しており、基準電圧Ｖｒｅｆに応じた所定の電圧が出力する。
図２に戻って、復調回路１４は、ダイオード１１−１，１１−２から供給される信号に含まれているデータを復調し、ＭＰＵ１８に供給する。
【００４９】
ＣＬＫ回路１５は、ダイオード１１−１，１１−２から供給される信号に含まれているクロック信号を抽出し、ＭＰＵ１８に供給する。
ＲＳＴ回路１６は、ダイオード１１−１，１１−２から供給される信号からリセット信号を生成してＭＰＵ１８に供給する。
【００５０】
変調回路１７は、ＭＰＵ１８から供給されたデータにより搬送波を変調する。ＭＰＵ１８は、不揮発性メモリ１９に記憶されているプログラムおよび復調回路１４から供給されたデータ等に従って種々の演算処理を実行し、得られた結果を不揮発性メモリ１９に格納するとともに、変調回路１７に供給する。
【００５１】
不揮発性メモリ１９は、電源が切断された後も書き込まれたデータを保持することができるタイプのメモリであり、ＭＰＵ１８が実行するプログラムやデータ等を格納している。
【００５２】
次に、以上の実施の形態の動作について説明する。
カード型情報処理デバイスが図示せぬリーダライタに接近すると、アンテナ１０は、図示せぬリーダライタが送信した電波を捕捉する。この電波は、前述のように所定の周波数を有する搬送波がＡＳＫによって変調され、伝送しようとするデータおよびクロック信号が重畳されており、アンテナ１０にはこの電波に対応する電気信号が発生する。
【００５３】
ダイオード１１−１〜１１−４は、ブリッジ回路を構成しており、アンテナ１０の両端に発生した電気信号を全波整流し、直流信号に変換して出力する。
電源発生回路５０のレギュレート回路６０は、ダイオード１１−１，１１−２の出力電圧を所定の電圧になるように調整し、電源＃１として出力する。レギュレート回路６０から出力された電源＃１は、コンデンサ６１に蓄えられた後、アナログ回路に供給される。
【００５４】
レベルコンバータ回路６２は、レギュレート回路６０から電源＃１が出力されると、これを所定の電圧まで降圧し、電源＃２として出力する。レベルコンバータ回路６２から出力された電源＃２は、コンデンサ６３に蓄えられた後、不揮発性メモリ１９に供給される。
【００５５】
レベルコンバータ回路６４は、レベルコンバータ回路６２から電源＃２が出力されると、これを所定の電圧まで降圧し、電源＃３として出力する。レベルコンバータ回路６４から出力された電源＃３は、コンデンサ６５に蓄えられた後、ＭＰＵ１８に供給される。
【００５６】
レギュレート回路６０から電源＃１が出力されると、この電源＃１は、アナログ回路である復調回路１４、ＣＬＫ回路１５、ＲＳＴ回路１６、および、変調回路１７に供給される。
【００５７】
その結果、ＣＬＫ回路１５が、ブリッジ１１，１２から出力された電気信号からクロック信号を生成し、ＭＰＵ１８に供給する。続いて、ＲＳＴ回路１６がリセット信号を供給してＭＰＵ１８をリセットし、動作可能の状態にする。このとき、ＭＰＵ１８には電源＃３が供給されているので、ＭＰＵ１８が動作を開始する。
【００５８】
ＭＰＵ１８が動作を開始すると、不揮発性メモリ１９に対してアクセスして、そこに記憶されているプログラムを読み出して実行する。その結果、復調回路１４を介してリーダライタから送信されたデータを受信したり、変調回路１７を介してデータをリーダライタに送信することが可能になる。
【００５９】
以上に説明したように、本発明の第１の実施の形態では、不揮発性メモリ１９用にレベルコンバータ回路６２を新たに設け、不揮発性メモリ１９の動作に最適な電源＃２を生成して供給するようにしたので、常に動作状態にあるＭＰＵ１８に供給する電源＃３の電圧を電源＃２とは独立に低く設定することにより、従来よりも消費電力を低減することができる。
【００６０】
また、不揮発性メモリ１９に対しては、ＭＰＵ１８とは独立に設定された、最適な電源＃２を供給するようにしたので、読み出しおよび書き込み時における誤動作を防止することができる。
【００６１】
また、レベルコンバータ回路６２を構成するＰチャネルＭＯＳ−ＦＥＴ９０（図６参照）は、遮断状態から導通状態に変化する場合の動作速度が遅いことが知られているが、レベルコンバータ回路６２の負荷として、常に電力が消費されるＭＰＵ１８を駆動するレベルコンバータ回路６４が接続されているので、ＰチャネルＭＯＳ−ＦＥＴ９０は常に導通状態となるため、前述のような不具合を回避することが可能になる。
【００６２】
更に、本実施の形態では、複数のレベルコンバータ回路を設けるようにしたので、回路同士の電源を介した干渉が発生することを防止し、誤動作の発生を抑制することが可能になる。
【００６３】
次に、本発明の第２の実施の形態について説明する。
図７は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において、図２と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００６４】
図７に示す実施の形態においては、図２の場合と比較して、電源発生回路５０が電源発生回路５５に置換されている。また、ＣＬＫ回路１５およびＲＳＴ回路１６に対して電源＃０が供給される構成となっている。なお、その他の構成は図２の場合と同様である。
【００６５】
図８は、図７に示す電源発生回路５５の詳細な構成例を示す図である。なお、この図において、図３と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００６６】
図８に示す構成例では、図３の場合と比較して、スイッチング回路１１０〜１１２がレギュレート回路６０、レベルコンバータ回路６２、および、レベルコンバータ回路６４の出力にそれぞれ付加されている。また、スイッチング回路１１０〜１１２を制御するための電源制御部１１３が新たに付加されている。
【００６７】
ここで、スイッチング回路１１０は、図６に示す構成を有しており、電源制御部１１３の制御に応じて、レギュレート回路６０から出力される電源電圧をＯＮまたはＯＦＦし、復調回路１４および変調回路１７への電源の供給を断続する。
【００６８】
スイッチング回路１１１も、図６に示す構成を有しており、電源制御部１１３の制御に応じて、レベルコンバータ回路６２から出力される電源電圧をＯＮまたはＯＦＦし、不揮発性メモリ１９への電源の供給を断続する。
【００６９】
スイッチング回路１１２も、図６に示す構成を有しており、電源制御部１１３の制御に応じて、レベルコンバータ回路６４から出力される電源電圧をＯＮまたはＯＦＦし、ＭＰＵ１８への電源の供給を断続する。
【００７０】
電源制御部１１３は、タイマ等によって構成され、ダイオード１１−１，１１−２から電源の供給が開始されるとタイマのカウント動作を開始し、所定のカウント値になった場合には、スイッチング回路１１０，１１２を随時ＯＮの状態にする。また、ＭＰＵ１８から不揮発性メモリ１９へのアクセス要求がなされた場合には、スイッチング回路１１１をＯＮの状態にし、アクセスが終了した場合にはＯＦＦの状態にする。
【００７１】
次に、以上の実施の形態の動作について説明する。
カード型情報処理デバイスが図示せぬリーダライタに接近すると、アンテナ１０は、リーダライタから送信した電波を捕捉する。この電波は、前述のように所定の周波数を有する搬送波がＡＳＫによって変調され、伝送しようとするデータおよびクロック信号が重畳されており、アンテナ１０にはこの電波に対応する電気信号が発生する。
【００７２】
ダイオード１１−１〜１１−４は、ブリッジ回路を構成しており、アンテナ１０の両端に発生した電気信号を全波整流し、直流信号に変換して出力する。
電源発生回路５５のレギュレート回路６０は、ダイオード１１−１，１１−２の出力電圧を所定の電源電圧になるように調整し、電源＃０として出力する。
【００７３】
図９は、図８に示す各ノードの電圧および電源＃０〜＃３の時間的な変化を示す図である。この図の（Ａ）に示すように、レギュレート回路６０の出力であるノード＃１の電圧が時刻ｔ１において立ち上がると、ノード＃１から供給される電源＃０（図９（Ｄ）参照）も時刻ｔ１に立ち上がる。
【００７４】
電源＃０は、ＣＬＫ回路１５およびＲＳＴ回路１６に供給されているので、ＣＬＫ回路１５は、クロック信号を発生してＭＰＵ１８に供給し、また、ＲＳＴ回路１６は電源＃０が供給されてから所定の時間が経過した場合にはＭＰＵ１８にリセット信号を供給してリセットする。
【００７５】
レベルコンバータ回路６２は、レギュレート回路６０から電圧が出力されると、これを所定の電圧まで降圧して出力する。その結果、ノード＃２の電圧は、図９（Ｂ）に示すように時刻ｔ２において立ち上がる。
【００７６】
レベルコンバータ回路６４は、レベルコンバータ回路６２から電圧が出力されると、これを所定の電圧まで降圧して出力する。その結果、ノード＃３の電圧は、図９（Ｃ）に示すように時刻ｔ３において立ち上がる。
【００７７】
次に、電源制御部１１３は、時刻ｔ４においてスイッチング回路１１０をＯＮの状態にする。すると、図９（Ｅ）に示すように、電源＃１が立ち上がり、復調回路１４および変調回路１７への電力の供給が開始され、これらが動作を開始する。
【００７８】
続いて、電源制御部１１３は、時刻ｔ５においてスイッチング回路１１２をＯＮの状態にする。すると、図９（Ｇ）に示すように、電源＃３が立ち上がり、ＭＰＵ１８への電力の供給が開始され、ＭＰＵ１８は動作を開始する。
【００７９】
以上に示す一連の動作により、先ず、ＣＬＫ回路１５およびＲＳＴ回路１６に電源＃０が時刻ｔ１において供給され、次に、復調回路１４および変調回路１７に電源＃１が時刻ｔ４において供給され、続いて、ＭＰＵ１８に電源＃３が時刻ｔ５において供給される。その結果、ＭＰＵ１８は、図示せぬリーダライタから送信されてきたデータを復調回路１４を介して受信するとともに、変調回路１７を介してデータを図示せぬリーダライタに対して送信することが可能になる。
【００８０】
このような状態において、ＭＰＵ１８が不揮発性メモリ１９にアクセスする必要が生じた場合には、電源制御部１１３はこれを検知し、スイッチング回路１１１をＯＮの状態にする（図９（Ｆ）の時刻ｔ６参照）。その結果、不揮発性メモリ１９に電源＃２が供給されるので、不揮発性メモリ１９が動作を開始し、ＭＰＵ１８は、不揮発性メモリ１９に対してデータを書き込むとともに、所定のアドレスに格納されているデータを読み出すことが可能になる。
【００８１】
そして、ＭＰＵ１８のアクセスが終了すると、電源制御部１１３は、スイッチング回路１１１をＯＦＦの状態にするので、不揮発性メモリ１９への電源＃２の供給が停止される。
【００８２】
以上に説明したように、本発明の第２の実施の形態によれば、スイッチング回路１１０〜１１２を設け、電源＃１〜＃３を供給するタイミングを制御するようにしたので、例えば、ＭＰＵ１８からの制御信号が安定しない場合に電源＃２が供給されて不揮発性メモリ１９が誤動作することを防止できる。
【００８３】
また、不揮発性メモリ１９のように、間欠的に動作するデバイスに対しては、必要な場合にのみ電源を供給するようにしたので、装置全体としての消費電力を低減することが可能になる。
【００８４】
更に、電源供給するタイミングとしては、例えば、消費電力の大きい回路や設定が必要な回路に対して優先的に電源を供給することにより、電源を介して回路同士が相互干渉することを防止することができる。
【００８５】
なお、以上の実施の形態では、不揮発性メモリ１９についてのみ電源の供給を停止するようにしたが、これ以外の部分であっても間欠的に動作している部分については、電源の供給を停止することが可能である。
【００８６】
最後に、図１０を参照して、図７に示す実施の形態において実行される処理の流れについて説明する。このフローチャートは、図７に示す実施の形態がリーダライタに接近した場合に実行される。このフローチャートが開始されると、以下のステップが実行される。
【００８７】
ステップＳ１０：
レギュレート回路６０は、ＣＬＫ回路１５およびＲＳＴ回路１６への電源＃０の供給を開始する。即ち、レギュレート回路６０は、ダイオード１１−１，１１−２から出力された直流電圧を所定の電源電圧になるように調整し、電源＃０としてＣＬＫ回路１５およびＲＳＴ回路１６に供給する。
【００８８】
ステップＳ１１：
電源制御部１１３は、復調回路１４および変調回路１７への電源＃１の供給を開始する。即ち、電源制御部１１３が、スイッチング回路１１０をＯＮの状態にすると、電源＃１が復調回路１４および変調回路１７に供給される。
【００８９】
ステップＳ１２：
電源制御部１１３は、ＭＰＵ１８への電源＃３の供給を開始する。即ち、電源制御部１１３が、スイッチング回路１１２をＯＮの状態にすると、電源＃３がＭＰＵ１８に供給される。
【００９０】
ステップＳ１３：
ＭＰＵ１８は、復調回路１４の出力を参照し、リーダライタからデータを受信したか否かを判定し、受信した場合にはステップＳ１４に進み、それ以外の場合には同様の処理を繰り返す。
【００９１】
ステップＳ１４：
電源制御部１１３は、ＭＰＵ１８がコマンドを実行する必要が生じたか否かを判定し、実行する必要が生じた場合にはステップＳ１５に進み、それ以外の場合には同様の処理を繰り返す。
【００９２】
ステップＳ１５：
電源制御部１１３は、不揮発性メモリ１９への電源＃２の供給を開始する。即ち、電源制御部１１３は、スイッチング回路１１１をＯＮの状態にすることにより、不揮発性メモリ１９への電源＃２の供給を開始する。
【００９３】
ステップＳ１６：
電源制御部１１３は、ＭＰＵ１８の不揮発性メモリ１９へのアクセスが完了したか否かを判定し、アクセスが完了した場合にはステップＳ１７に進み、それ以外の場合には同様の処理を繰り返す。
【００９４】
ステップＳ１７：
電源制御部１１３は、不揮発性メモリ１９への電源＃２の供給を停止する。即ち、電源制御部１１３は、スイッチング回路１１１をＯＦＦの状態にすることにより、不揮発性メモリ１９への電源＃２の供給を停止する。
【００９５】
ステップＳ１８：
ＭＰＵ１８は、処理を終了するか否かを判定し、処理を終了しない場合にはステップＳ１３に戻って同様の処理を繰り返し、それ以外の場合には処理を終了する。
【００９６】
以上のフローチャートに基づく処理により、図７に示す第２の実施の形態の動作を実現することができる。
なお、以上に示す実施の形態の回路構成はほんの一例であり、本発明がこのような回路構成のみに限定されるものではないことはいうまでもない。
【００９７】
また、以上の実施の形態では、レベルコンバータ回路６２は、レギュレート回路６０の出力を入力するようにしたが、ダイオード１１−１，１１−２の出力を直接入力することも可能である。
【００９８】
同様に、レベルコンバータ回路６４は、レベルコンバータ回路６２の出力を入力するようにしたが、ダイオード１１−１，１１−２またはレギュレート回路６０の出力を入力することも可能である。
【００９９】
また、以上の実施の形態では、電波によって情報および電力を授受するようにしたが、これ以外の伝送媒体、例えば、赤外線等を用いることも可能であることはいうまでもない。
【０１００】
また、以上の実施の形態では、カード型情報処理デバイスとして実施する場合を例に挙げて説明したが、本発明はこのような場合のみに限定されるものではなく、その他の情報処理装置に対しても適用可能であることはいうまでもない。
【０１０１】
更に、図２または図７に示す本回路の主要部分を半導体装置として実施することが可能であることは勿論である。
【０１０２】
【発明の効果】
以上説明したように本発明では、所定の情報に応じて変調された搬送波を受信し、情報を抽出して所定の処理を実行する情報処理装置において、搬送波を受信して電気信号に変換する受信回路と、受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、第１の電源電圧を降圧して第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、第２の電源電圧を降圧して第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、を設けるようにしたので、電源電圧をある程度以下には下げることができないメモリに対して第２の電源回路を別個に設けるようにしたので、第３の電源回路の電源電圧を、ディジタル回路に応じて低下させることができるので、装置全体の消費電力を削減することができる。
また、第３の電源回路は、第３の電源電圧を、定常的に負荷電流が流れるディジタル回路に供給する。そして、この第３の電源回路は、第２の電源電圧を降圧して第３の電源電圧を発生する。これによって、第２の電源回路は、常に負荷電流が流出する状態になり、メモリが動作を開始しても、急に立ち上がることはなく、第２の電源電圧が不安定になることを防止できる。
【０１０３】
また、本発明では、所定の情報に応じて変調された搬送波を受信し、情報を抽出して所定の処理を実行するカード型情報処理デバイスにおいて、搬送波を受信して電気信号に変換する受信回路と、受信回路から出力される電気信号から、第１の電源電圧を発生し、アナログ回路に供給する第１の電源回路と、第１の電源電圧を降圧して第１の電源電圧とは異なる第２の電源電圧を発生し、メモリに供給する第２の電源回路と、第２の電源電圧を降圧して第１および第２の電源電圧とは異なる第３の電源電圧を発生し、定常的に負荷電流が流れるディジタル回路に供給する第３の電源回路と、を設けるようにしたので、各部に最適な電源を供給することにより、装置全体の電力の消費量を削減するとともに、各部が最適な電源で動作することにより、誤動作の発生を防止することができる。
また、第３の電源回路は、第３の電源電圧を、定常的に負荷電流が流れるディジタル回路に供給する。そして、この第３の電源回路は、第２の電源電圧を降圧して第３の電源電圧を発生する。これによって、第２の電源回路は、常に負荷電流が流出する状態になり、メモリが動作を開始しても、急に立ち上がることはなく、第２の電源電圧が不安定になることを防止できる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す電源発生回路の詳細な構成例を示す図である。
【図４】図３に示すレギュレート回路の詳細な構成例を示す図である。
【図５】図３に示すレベルコンバータ回路の詳細な構成例を示す図である。
【図６】図５に示すスイッチング回路の詳細な構成例を示す図である。
【図７】本発明の第２の実施の形態の構成例を示す図である。
【図８】図７に示す電源発生回路の詳細な構成例を示す図である。
【図９】図７に示す実施の形態のノードおよび電源と時間の関係を示す図である。
【図１０】図７に示す実施の形態において実行される処理の流れを説明するフローチャートである。
【図１１】従来のカード型情報処理デバイスの構成例を示す図である。
【図１２】図１１に示す電源発生回路の詳細な構成例を示す図である。
【符号の説明】
１０  アンテナ
１１−１〜１１−４  ダイオード
１４  復調回路
１５  ＣＬＫ回路
１６  ＲＳＴ回路
１７  変調回路
１８  ＭＰＵ
１９  不揮発性メモリ
３０  アンテナ
３１  受信回路
３２  第１の電源回路
３３  アナログ回路
３４  第２の電源回路
３５  メモリ
３６  第３の電源回路
３７  ディジタル回路
５０，５５  電源発生回路
６０  レギュレート回路
６１，６３，６５  コンデンサ
６２，６４  レベルコンバータ回路
７１，７２，７４  抵抗
７３  コンパレータ
７５  ＮチャネルＭＯＳ−ＦＥＴ
８０  コンパレータ
８１  スイッチング回路
８２，８３  抵抗
９０  ＰチャネルＭＯＳ−ＦＥＴ
１１０〜１１２  スイッチング回路
１１３  電源制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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