(57)【特許請求の範囲】
【請求項１】
入力側信号線、出力側信号線、グランドプレートを表面に有するアセンブリ基板と、
活性領域、並びに、該活性領域を囲み、且つ平面パターン上一部が該活性領域に重複して、それぞれ配置された入力電極、出力電極及び接地電極を有する特定の半導体能動素子が形成され、該特定の半導体能動素子の形成された側の面を前記アセンブリ基板の表面に対向させてフリップチップ接続される半導体基板
とを備え、平面パターン上、前記活性領域、前記入力電極の一部、前記出力電極の一部のみが占める領域からなる前記特定の半導体能動素子の真性高周波領域を、前記アセンブリ基板の表面に垂直方向に平行射影した部分のみを窓部となし、該窓部を定義するように、該窓部以外の前記アセンブリ基板の表面に、前記入力側信号線、出力側信号線、グランドプレートがそれぞれ配置されていることを特徴とする高周波半導体装置。
【請求項２】
前記グランドプレートは前記入力側信号線、前記出力側信号線をそれぞれ挟むように配置され、コプレーナ信号線路を構成していることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記入力側信号線を挟むように前記入力側信号線の両側にそれぞれ配置された１対の前記グランドプレートが、前記窓部に隣接する部分に配置された第１の帯状部分を介して互いに接続され、前記出力側信号線を挟むように前記出力側信号線の両側にそれぞれ配置された１対の前記グランドプレートが、前記窓部に隣接する部分に配置された第２の帯状部分を介して互いに接続されていることを特徴とする請求項２に記載の高周波半導体装置。
【請求項４】
前記入力電極の前記真性高周波領域をなす部分が、櫛型構造をなすように、複数の並列配置されたゲートフィンガー部を集合するゲート電極パッドとして、前記入力側信号線に直交する方向に延在するストライプ状パターンを有し、
前記出力電極の前記真性高周波領域をなす部分が、前記複数のゲートフィンガー部に対向する櫛型構造をなすように、複数のドレインフィンガー部を集合するドレイン電極集合部として、前記出力側信号線に直交する方向に延在するストライプ状パターンを有することを特徴とする請求項２又は３に記載の高周波半導体装置。
【請求項５】
前記窓部の内部において、前記窓部の内周の一部と該窓部の内周の一部に直交する前記窓部の内周の他の一部とを斜めに短絡する帯状配線層を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の高周波半導体装置。
【請求項６】
前記半導体基板が、
前記特定の半導体能動素子とは真性高周波領域の面積の異なる他の半導体能動素子を更に搭載し、
前記窓部が、前記特定の半導体能動素子の直下のみに形成され、前記他の半導体能動素子の直下には前記グランドプレートが配置されていることを特徴とする請求項１〜５のいずれか１項に記載の高周波半導体装置。
【請求項７】
前記グランドプレートを入力側グランドプレートと出力側グランドプレートの独立した領域に分割するように、前記窓部が前記入力側信号線路及び前記出力側信号線路の信号伝搬方向と垂直方向にスリット状に拡張形成されていることを特徴とする請求項１〜６のいずれか１項に記載の高周波半導体装置。
【請求項８】
前記第１及び第２の帯状部分並びに前記グランドプレートが、閉じた矩形パターンをなすように前記窓を囲んでいることを特徴とする請求項３に記載の高周波半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバンプを用いたフリップチップ接続を持つ高周波半導体装置の構造に係わり、特にマイクロ波集積回路（ＭＩＣ）やモノリシックマイクロ波集積回路（ＭＭＩＣ）等のマイクロ波帯、ミリ波帯回路用高周波半導体装置に関する。
【０００２】
【従来の技術】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波、ミリ波帯を使用するシステムの実用化が急ピッチで進められている。
【０００３】
高周波帯無線通信器のＲＦ部は一般的に発振器、シンセサイザ、変調器、電力増幅器、低雑音増幅器、復調器、アンテナで構成されている。通信器には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を集積して形成すること、即ち、ＭＩＣ化、或いは、ＭＭＩＣ化することが有効である。
【０００４】
回路のＭＭＩＣ化に関しては、半導体集積化技術の飛躍的な発展に伴って半導体基板上の回路の集積化が進み、１つの半導体基板内に形成される回路は、従来の単体能動素子から機器の１つの回路機能を果たす機能回路ブロックへ、更には、複数の機能回路ブロックへと集積化度が高くなってきている。ＭＩＣ或いはＭＭＩＣには、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ショットキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）等の能動素子と、キャパシタ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動素子、及び線路等が形成されている。
【０００５】
初期の高周波半導体装置においては、半導体基板はアセンブリ基板にボンディング・ワイヤで接続されたフェイスアップマウント構造を採用していた。フェイスアップマウント構造ではアセンブリに必要な面積が発生し、高周波半導体装置のサイズが大きくなってしまう。又、ボンディング・ワイヤ間のばらつきにより、回路特性の公差が大きくなるという問題があった。そこで、更なる小形化、高性能化を図る目的でフリップチップ構造を持つ高周波半導体装置が提案された。
【０００６】
フリップチップ接続構造を持つ従来の高周波半導体装置を図１６〜図１８に示す。図１６及び図１７に示すフリップチップ接続構造では、半導体基板１がアセンブリ基板２にフェイスダウンの向きに、バンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを用いてフリップチップ接続されている。フリップチップ接続は、ボンディング・ワイヤ接続より、アセンブリ時の位置ずれが小さいため、より高性能な回路が実現出来る。又、アセンブリ用の新たな面積が不要であるため小形な高周波半導体装置を実現出来る。
【０００７】
半導体基板１の回路形成領域と対向する領域のアセンブリ基板２主面には、図１６及び図１７に示すような全面グランドプレート６ｇがあるタイプと、図１８及び図１９に示すような額縁状に周囲のみグランドプレート６ｃ，６ｄがあるタイプがある。
【０００８】
【発明が解決しようとする課題】
図１６及び図１７に示す全面グランドプレート６ｇがあるタイプは、半導体基板１上の回路が対向するアセンブリ基板２のグランドプレート６ｇの影響を大きく受けるものの、グランドプレート６ｇで電磁界が閉じるため、グランドプレート６ｇの影響を考慮に入れて回路の設計をすれば、精度の高い設計が可能になる。しかし、トランジスタの性能が、対向するグランドプレート６ｇの影響で対地容量が増えるために劣化するという問題がある。
【０００９】
図１８及び図１９に示す額縁状に周囲のみグランドプレート６ｃ，６ｄがあるタイプは、トランジスタ対向面には、グランドプレート６ｃ，６ｄが存在しないため、図１６及び図１７に示すタイプに比べ、対地容量の増加に起因するトランジスタの特性劣化を小さく出来る。しかし、電磁的なシールディング効果が減少するので、半導体基板１上の回路面積の大半を占めるトランジスタ以外の領域が、対向する任意の誘電体層とメタルパターンを持つアセンブリ基板２の影響を大きく受けてしまうため、回路を高精度に設計することが困難であった。
【００１０】
本発明は上記事情を考慮してなされたもので、その目的とするところは、フリップチップ接続を持つ実装構造において、小形、高性能の高周波半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入力側信号線、出力側信号線、グランドプレートを含むメタル層を表面に有するアセンブリ基板と、このアセンブリ基板に半導体能動素子の形成された領域を対向させてフリップチップ接続される半導体基板とからなる実装構造に関する。即ち、本発明の特徴は、アセンブリ基板の表面に垂直方向に、半導体能動素子の活性領域、入力電極、出力電極からなる真性高周波領域を平行射影した部分の、アセンブリ基板の表面に、メタル領域を除去した窓部を有するグランドプレートが、半導体基板のグランド用途以外の入出力電極部付近の領域を除く、半導体基板領域を平行射影した部分に配置される高周波半導体装置であることを要旨とする。「窓部」とは、メタルパターンが無い、いわゆる「メタルパターン抜き領域」である。「真性高周波領域」とは、半導体能動素子の接地電極以外の高周波信号が伝搬する領域である。又、「半導体能動素子」としては、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合・バイポーラトランジスタ（ＨＢＴ）等のバイポーラトランジスタ（ＢＪＴ）、ショットキー・ゲート型ＦＥＴ（ＭＥＳＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）等の種々の高周波用半導体素子を用いることが可能である。更に、半導体能動素子の「入力電極」とはエミッタ接地のＢＪＴではベース電極及びソース接地のＨＥＭＴ，ＭＥＳＦＥＴ，ＳＩＴではゲート電極が該当することは勿論である。又、半導体能動素子の「出力電極」とは、エミッタ接地のＢＪＴではコレクタ電極、ソース接地のＨＥＭＴ，ＭＥＳＦＥＴ，ＳＩＴにおいてはドレイン電極が該当する。
【００１２】
本発明の特徴に係る高周波半導体装置によれば、アセンブリ基板の表面の真性高周波領域として定義された必要最低限の面積のみがメタルパターンを配置しない領域として選定され、この必要最低限の面積を除く領域に、選択的にグランドプレートが形成されている。つまり、半導体基板の真性高周波領域の直下のみをメタルパターン抜き領域として選定している。したがって、対地容量の増加に起因するトランジスタの特性劣化を小さく出来、かつ、半導体基板上の真性高周波領域以外の領域と対向するアセンブリ基板の表面には、グランドプレートがあるため、アセンブリ基板のグランドプレートの影響を考慮に入れて回路の設計をすれば、精度の高い設計が可能になる。つまり、半導体能動素子の性能を、実装部のグランドプレートによる寄生的な接地容量の影響で劣化させること無く、本来の真性の高周波利得を引き出すことの出来、この結果、小形で高周波特性及び電気特性の優れた高周波半導体装置の実現が可能になる。
【００１３】
本発明の特徴に係る高周波半導体装置において、グランドプレートは入力側信号線、出力側信号線をそれぞれ挟むように配置され、コプレーナ信号線路（Coplanar Waveguide以下において「ＣＰＷ」と略記する。）構成することが可能である。
【００１４】
本発明の特徴に係る高周波半導体装置では、窓部の内部において、窓部の内周の一部と窓部の内周の他の一部とを短絡する帯状配線層を有することが好ましい。比較的幅の細い帯状配線層を設けることにより、窓部の内周の総長よりも、帯状配線層で短絡された電流通路の総長の方が短くなる。このため、窓部の内周を周回する電流通路に起因した寄生インダクタンスよりも、短絡された電流通路を通る電流に起因した寄生インダクタンスの方が小さくなり、高周波特性が改善される。
【００１５】
又、半導体基板が、真性高周波領域の面積が異なる複数の半導体能動素子を搭載した場合は、窓部は特定の半導体能動素子の直下のみに形成され、この特定の半導体能動素子と比べ真性高周波領域の面積の異なる他の半導体能動素子の直下には窓部が存在しないような構造が好ましい。例えば、高出力の特定の半導体能動素子のＲＦ入力電極の面積及びＲＦ出力電極の面積は、それより前段の比較的小出力の半導体能動素子よりも大きいので、特定の半導体能動素子の直下のみに窓部を形成することにより、対地容量となる寄生キャパシタンス成分が顕著に低減出来、高周波利得を増大させることが出来る。一方、面積の小さな半導体能動素子の場合は、半導体能動素子の直下の窓部による寄生キャパシタンス成分の低減効果は顕著ではない。むしろ、比較的小出力の半導体能動素子の直下にメタル層が存在することにより、電磁的シールド効果が働き、安定した動作が可能になる。この様に、本発明の高周波半導体装置において、アセンブリ基板のグランドプレートは、特定の半導体能動素子の直下のみに窓部を形成し、他の比較的小出力の半導体能動素子の直下にはグランドプレートが配置された構造とすることにより、精度の高い設計を容易にすると共に、ＭＭＩＣとしての総合の高周波特性を改善することが出来る。
【００１６】
更に、グランドプレートを入力側グランドプレートと出力側グランドプレートの独立した領域に分割するように、窓部が入力側信号線路及び出力側信号線路の信号伝搬方向と垂直方向にスリット状に拡張形成しても良い。入力側グランドプレートと出力側グランドプレートの間にスリットを有する構造を用いることにより、高周波の接地電流及び信号用電流が流れる領域を半導体基板の同一水平面のレベルに限定出来る。即ち、信号線の電流のみでなく入力側グランドプレートから出力側グランドプレートへ流れる電流も、すべて半導体基板の接地電極を介して流れる。この結果、複数のレベルでのパスが混在する３次元構造となることを防げるため、回路設計を容易に行なうことが出来る利点がある。
【００１７】
【発明の実施の形態】
次に、図面を参照して、半導体能動素子としては、ＨＥＭＴを例に、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
（第１の実施の形態）
図１及び図２に示すように、本発明の第１の実施の形態に係る高周波半導体装置は、アセンブリ基板２とアセンブリ基板２の第１の主表面側に搭載された半導体基板１とを少なくとも有する実装構造を有する。半導体基板１には、図３に示すようなインターディジタル構造の高周波大電力用のトランジスタ（半導体能動素子）が形成されている。図３には、図示を省略しているが、半導体基板１の表面には、図３に示すインターディジタル構造のトランジスタの他に他の中電力用のトランジスタ、小電力用のトランジスタ等の能動素子、伝送線路、整合回路、或いは、その他の種々の受動素子等を集積化し、ＭＭＩＣとしての構造を実現しても良い。
【００１９】
アセンブリ基板２は、図２に示すように、互いに対向した第１及び第２の主表面を備える平板状の基板である。図１に示すように、アセンブリ基板２は、第１の主表面側（以下単に「表面」という。）にメタル層６ｉ，６ｏ，６ｇを持つ。即ち、アセンブリ基板２の表面には、一定の線幅を有するストリップ形状の入力側信号配線６ｉ及び出力側信号配線６ｏが形成されている。そして、入力側信号配線６ｉ及び出力側信号配線６ｏの両側を挟むようにして、グランドプレート６ｇが配置されＣＰＷ構造を実現している。入力側信号配線６ｉ、出力側信号配線６２及びグランドプレート６ｇは、アセンブリ基板２が半導体基板の場合、金（Ａｕ）やアルミニウム（Ａｌ）の薄膜を用いれば良い。アセンブリ基板２がアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）等のセラミックの場合、ＡｕやＡｌの他タングステン（Ｗ）を用いることも可能である。又、アセンブリ基板２が低温焼成基板（ＬＴＣＣ：Low Tempereture Co-fired Cermics)の場合は銅（Ｃｕ）を用いることが好ましい。
【００２０】
図１、図２及び図３において、半導体基板１は砒化ガリウム（ＧａＡｓ）等の半絶縁性半導体基板であり、その上には能動素子であるＨＥＭＴ（高電子移動度トランジスタ）等が形成されている。即ち、図３に示すように、半導体基板１は、入力電極（ゲート電極パッド）４０８及び出力電極（ドレイン電極）４１０を有する半導体能動素子を備えている。半導体基板１には、櫛型構造を持つゲート電極（ゲートフィンガー部）４０９とゲート電極４０９を集合するゲート電極パッド４０８が形成されている。ゲート電極パッド４０８がトランジスタのＲＦ入力電極になる。図３の平面図には、ゲート幅３００μｍで、総フィンガー数ＮH＝１０本のゲートフィンガーが示されている。更に、櫛型構造を持つゲート電極４０９と対向して、櫛型構造のドレイン電極４１０が配置されている。ドレイン電極４１０の櫛の５本の歯（フィンガー部）の部分を挟むようにゲート電極４０９が配置され、ゲート電極４０９を挟んで更に、４本のストライプ状のソース電極４１１が配置されている。即ち、櫛型構造のドレイン電極４１０と複数（４本）のストライプ状のソース電極４１１とは、インターディジタル（交叉指状）に配置され、それぞれの、ドレイン電極４１０とソース電極４１１との間に細線のゲート電極４０９が配置されている。ドレイン電極４１０、ソース電極４１１、及びゲート電極４０９は、活性領域４０５の内部に配置されている。複数（４本）のストライプ状のソース電極４１１のそれぞれは、互いにエアーブリッジ３１１，３１２により接続され、エアーブリッジ３１１，３１２は、平面パターン上、活性領域４０５の外部に位置するソース電極パッド４１２，４１３に接続されている。ソース電極パッド４１２，４１３は、トランジスタの接地電極として機能している。ソース電極パッド４１２，４１３のゲート電極４０９に対向する部分（活性領域４０５の内部に位置する部分）はストライプ状のソース電極４１１と同一の機能をなすので、実質的には活性領域４０５の内部には、６本のソース電極が存在するのと等価である。ゲート電極パッド４０８と同様に、ドレイン電極４１０の５本の歯（フィンガー部）を集合する部分（ドレイン電極集合部）も活性領域４０５の外部に位置する。ドレイン電極集合部４１０がトランジスタのＲＦ出力電極になる。ゲート電極パッド４０８、ドレイン電極集合部、及びソース電極パッド４１２，４１３のそれぞれの上部には、半田ボール等のバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈが配置されている。
【００２１】
そして、図１及び図２に示すように、半導体基板１はアセンブリ基板２にバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを用いてフリップチップ接続されている。トランジスタのＲＦ入力電極として機能するゲート電極パッド４０８と入力側信号配線６ｉの端部とが、バンプ３ａを用いて接続され、ＲＦ出力電極として機能するドレイン電極集合部４１０と出力側信号配線６ｏの端部とがバンプ３ｅを用いて接続されている。フリップチップ接続であるので、半導体基板１の素子形成面（活性領域）４０５とアセンブリ基板２の表面が向かい合う。アセンブリ基板２の表面には選択的な窓部５を設けたグランドプレート６ｇが形成されている。即ち、半導体基板１の活性領域４０５の直下を含む特定の領域にはメタルパターンが無いように、選択的な窓部領域５が設けられた構造である。正確には、半導体基板１の活性領域４０５、入力電極４０８及び出力電極４１０の直下には、メタルパターンが無く、この窓部領域５以外の領域に、グランドプレート６ｇが形成されている。活性領域４０５、入力電極４０８及び出力電極４１０とからなる領域を、本発明では「真性高周波領域」と定義し、接地電極４１２，４１３と区別している。そして、トランジスタの接地電極として機能しているソース電極パッド４１２，４１３とグランドプレート６ｇとが、バンプ３ｂ，３ｃ，３ｄ，３ｆ，３ｇ，３ｈを用いて接続されている。図１に明らかなように、窓部５は、アセンブリ基板２の表面に垂直方向に、真性高周波領域を平行射影した部分の、アセンブリ基板２の表面に、形成されている。
【００２２】
図１７及び図１８に示した従来の半導体基板１の活性領域４０５、入力電極４０８及び出力電極４１０と対向するアセンブリ基板２の表面の領域に全面グランドプレート６ｇがある構造の高周波半導体装置では、アセンブリ基板２のグランドプレート６ｇで電磁界が閉じるため、アセンブリ基板２のグランドプレート６ｇの影響を考慮に入れて回路の設計をすれば、精度の高い設計が可能になるものの、トランジスタの性能が、対向するアセンブリ基板２のグランドプレート６ｇの影響で対地容量が増えるために劣化するという問題があった。
【００２３】
一方、図１９及び図２０に示した従来の半導体基板１の活性領域４０５、入力電極４０８、出力電極４１０、接地電極４１２，４１３と対向するアセンブリ基板２の表面の領域のメタルパターンをすべて削除し、額縁状に周囲のみグランドプレート６ｇがある構造を持つ高周波半導体装置では、トランジスタ対向面のグランドプレート６ｇの影響が無いため、図１７及び図１８に示した構造に比べ、対地容量の増加に起因するトランジスタの特性劣化を小さく出来るものの、半導体基板１上の回路面積の大半を占めるトランジスタ以外の領域が対向する任意の誘電体層とメタルパターンを持つアセンブリ基板２の影響を大きく受け、回路を高精度に設計することが困難であった。
【００２４】
これに対し、本発明の高周波半導体装置の実装構造では、アセンブリ基板２の表面の「真性高周波領域」として定義された必要最低限の面積のみがメタルパターンを配置しない領域として選定され、この必要最低限の面積を除く領域に、選択的にグランドプレート６ｇが形成されている。つまり、半導体基板１の活性領域４０５、入力電極４０８及び出力電極４１０の直下のみをメタルパターン抜き領域として選定している。したがって、対地容量の増加に起因するトランジスタの特性劣化を小さく出来、かつ、半導体能動素子の接地電極を短い距離でアセンブリ基板のグランドに接続出来るため接地電極と真のグランドの間の不要な寄生インダクタを低減出来る。加えて、半導体基板１上の活性領域４０５、入力電極４０８及び出力電極４１０の以外の領域と対向するアセンブリ基板２の表面には、グランドプレート６ｇがあるため、アセンブリ基板２のグランドプレート６ｇの影響を考慮に入れて回路の設計をすれば、精度の高い設計が可能になる。したがって、小形で電気特性の優れた高周波半導体装置の実現が可能になる。
【００２５】
図４は、ミリ波帯のネットワークアナライザを用い、図１及び図２に示すゲート幅３００μｍのＨＥＭＴを搭載した本発明の高周波半導体装置のＳパラメータを測定し、このＳパラメータの測定から計算される最大有能利得（ＭＡＧ）を、ゲート幅３００μｍのＨＥＭＴを搭載した従来技術と比較して示す図である。図４に示すように、ＭＡＧは高周波側で従来技術よりも大きいことが分かる。周知のように、ＭＡＧは、安定化係数K（Rollett stability factor K）が１より大きい場合に定義される。安定化係数K＜１の場合には、最大安定利得（ＭＳＧ）が用いられる。図示を省略しているが、ＭＳＧも同様に、高周波側で従来技術よりも大きくなる。
【００２６】
図５〜図９は、図１及び図２に示した本発明の第１の実施の形態に係る高周波半導体装置の製造方法を説明する断面図で、ＨＥＭＴに用いられる積層構造ウエハを示したものである。
【００２７】
（ａ）まず、図５に示したように半絶縁性ＧａＡｓ等の半導体基板（半導体ウエハ）２１の上にｎ型バッファ層２２、ｎ型チャネル層２３、ｎ−型スペーサ層２４、ｎ型電子供給層２５、ｎ型ショットキーコンタクト層２６、ｎ＋型オーミックコンタクト層２７をＭＯＣＶＤ法、ＭＢＥ法等により連続的に順次エピタキシャル成長する。ｎ型チャネル層２３は故意には不純物が添加されていない、いわゆる「アンドーブ層」である。電子供給層２５から電子が供給されて、ｎ型チャネル層２３に２次元電子ガスが形成される。
【００２８】
（ｂ）図示を省略しているが、エピタキシャル成長層２２〜２７の図１及び図２に示す活性領域４０５の予定領域以外の部分を反応性イオンエッチング（ＲＩＥ）により半導体基板２１が露出するまでエッチングして素子分離溝を形成し、この素子分離溝内を素子分離絶縁膜で埋め込んで素子分離領域を形成する。素子分離領域で周囲を囲まれた範囲が活性領域４０５になる。なお、素子分離領域はプロトン照射により、エピタキシャル成長層２２〜２７を高抵抗領域にして、形成しても良い。この後、フォトレジスト膜をスピン塗布し、所定のマスクを用いて露光・現像することにより、ｎ＋型オーミックコンタクト層２７の上部の所定の部分のみに複数のストライプ状の開口部を有するパタ−ンを形成する。そして、このフォトレジスト膜を下地に、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ等のメタル材料を蒸着する。その後、このフォトレジスト膜を剥離する。即ち、いわゆるリフトオフ法により、図５のように、複数のソース領域予定領域に複数のソース電極４１１を、複数のドレイン領域予定領域に複数のドレイン電極４１０を、インターディジタルに形成する。
【００２９】
（ｃ）続いて、ゲート領域予定領域に開口を持つフォトレジスト・パターンを形成し、このフォトレジスト・パターンを用いてゲート領域のオーミックコンタクト層２７をエッチングし、ショットキーコンタクト層２６を露出させる。そして、フォトレジスト膜をスピン塗布し、所定のマスクを用いて露光・現像することにより、露出したショットキーコンタクト層２６の上部の所定の部分のみに細線状の開口部を有するパタ−ンを形成する。そして、このフォトレジスト膜を下地に、Ｔｉ／Ｐｔ／Ａｕ等のゲート電極材料を蒸着する。その後、このフォトレジスト膜を剥離するリフトオフ加工をして、図６に示すような断面形状がＴ型のゲート電極４０９を形成する。
【００３０】
（ｄ）次に、ソース電極４１１、ドレイン電極４１０、ゲート電極４０９の上部に低温ＣＶＤ（ＬＴＣＶＤ）で酸化膜（ＳｉＯ２膜）２８を堆積し、図７に示すように化学的機械研磨（ＣＭＰ）で、表面を平坦化する。その後、酸化膜２８の上に、フォトレジスト膜をコーティングし、所定のマスクを用いて露光・現像することにより、ソース電極４１１の上部に開口部を有するフォトレジスト膜のマスクを形成する。そして、このフォトレジスト膜のマスクを用いて、ソース電極４１１の上部の酸化膜２８をＲＩＥで選択的に除去し、ソースコンタクトホールを開口する。ソースコンタクトホールを開口に用いたフォトレジスト膜を除去後、更に新たなフォトレジスト膜を酸化膜２８の上に、コーティングし、所定のマスクを用いて露光・現像することにより、エアーブリッジ形成予定領域に開口部を有するパタ−ンを形成する。そして、このフォトレジスト膜を下地にして、Ａｕ等のメタル材料を蒸着し、リフトオフ法により、図３６に示すようにエアーブリッジ３１１（３１２）の配線パターンを形成する。
【００３１】
（ｅ）その後、酸化膜２８を緩衝フッ酸溶液等の酸化膜エッチング液で除去すれば、図９に示すように、半導体基板１エアーブリッジ３１１（３１２）の配線パターンが完成する。この後、所定のダイシングラインに沿って、半導体ウエハを切断すれば、同一工程で、半導体基板１とが用意される。
【００３２】
（ｆ）この後、アセンブリ基板２のグランドプレート」６ｇの上のバンプパッドとなる位置にそれぞれ、バンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを配置する。そして、このバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈと、半導体基板１のゲート電極パッド４０８、ドレイン電極４１０、及びソース電極パッド４１２，４１３のそれぞれの位置を合わせる。この後熱処理をし、半導体基板１とアセンブリ基板２とを、バンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを用いて接続すれば、図１及び図２に示す本発明の第１の実施の形態に係る高周波半導体装置が完成する。
【００３３】
以上、個別半導体素子としてのインターディジタル構造のＨＥＭＴを例にとり、第１の実施の形態に係る高周波半導体装の製造方法を説明したが、良く知られた方法で伝送線路等を一連の工程中において形成することにより、ＭＭＩＣ等の集積化構造の半導体基板１を製造することが出来ることは容易に理解出来るであろう。
【００３４】
（第２の実施の形態）
図１０に示す本発明の第２の実施の形態に係わる高周波半導体装置のアセンブリ基板２は、矩形（長方形）のメタルパターン抜き領域の４つの頂点を含むように、幅５μｍ〜５０μｍ程度の４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄが形成されている。即ち、図１０に示すように、４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄは、窓部５の内部において、窓部５の内周の一部と窓部５の内周の他の一部とを短絡するように設けられている。４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄの幅は、アセンブリ基板２のグランドプレート６ｇが、蒸着やスパッタリング法で形成された０．５μｍ〜４μｍ程度の薄膜であれば、５〜１５μｍ、好ましくは８〜１２μｍ程度に選べば良い。一方、メッキ等により１０μｍ程度に厚いグランドプレート６ｇが用いられている場合や、アセンブリ基板２がセラミックや低温焼成基板の場合のような厚さ１８μｍ程度のＣｕ薄膜等が用いられている場合は、斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄの幅は３０〜５０μｍ程度に選べば良い。
【００３５】
図１と同様に、グランドプレート６ｇ上にバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈが配置され、このバンプ３ａ，３ｂ，３ｃ，・・・・・，３ｈを介して、半導体基板１の表面のトランジスタ（半導体能動素子）の接地電極とアセンブリ基板２のグランドプレート６ｇを接続する。トランジスタの構造は、図３と同様であり、図示を省略する。
【００３６】
トランジスタのＲＦ入力電極として機能するゲート電極パッド４０８と入力側信号配線６ｉの端部とが、バンプ３ａを用いて接続され、ＲＦ出力電極として機能するドレイン電極集合部４１０とがバンプ３ｅを用いて接続されている。更に、トランジスタの接地電極として機能しているソース電極パッド４１２，４１３とグランドプレート６ｇとが、バンプ３ｂ，３ｃ，３ｄ，３ｆ，３ｇ，３ｈを用いて接続されている。
【００３７】
４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄは、それぞれ「真性高周波領域」を平行射影した長方形のメタルパターン抜き領域の頂点を頂点とする直角３角形の斜辺であり、図１に示す長方形の各辺の長さの総計よりも、斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄからなる菱形の斜辺の総計の方が短い。即ち、図１に示す長方形の各辺を迂回して流れる電流に起因した寄生インダクタンスよりも、斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄからなる菱形の斜辺を迂回する電流に起因したインダクタンスの方が小さい。
【００３８】
図１及び図２に示す高周波半導体装置の実装構造では、トランジスタにとって高周波的に考慮する必要のある寄生成分は、主に、並列帰還回路及び対地容量となるキャパシタ成分と、接地電極に付く直列帰還回路となるインダクタ成分である。ミリ波帯で動作する高周波トランジスタの寄生インピーダンスは、正確には分布常数回路で示さなければならない。ここでは、正確な記載にはならないが、図１１のような近似的な集中常数等価回路で、分布常数回路を模式化して、検討する。高周波トランジスタの入力側（ＲＦin）には寄生インダクタＬg1，Lg2，Ｌs1，Ｌs2，寄生キャパシタＣi1，Ｃi2，Ｃi3からなる分布常数回路が浮遊している。一方、高周波トランジスタの出力側（ＲＦout）には寄生インダクタＬd1，Ld2，Ｌs8，Ｌs9，寄生キャパシタＣo1，Ｃo2，Ｃo3からなる分布常数回路が浮遊している。更に、高周波トランジスタの接地端子（ソース電極）側にはＬs3，Ｌs4，Ｌs5，Ｌs6，Ｌs7が浮遊している。更に、ゲート・ソース間には寄生キャパシタＣgsが、ゲート・ドレイン間には寄生キャパシタＣgdが、ソース・ドレイン間には寄生キャパシタＣsdが浮遊していると模式化する。更に図１１に図示を省略した現実の接地電位との間の寄生キャパシタ等の並列帰還回路及び対地容量も考慮する必要がある。
【００３９】
図１１に示すように、高周波トランジスタの接地端子（ソース電極）の周辺には、Ｌs3，Ｌs4，Ｌs5，Ｌs6，Ｌs7等の種々の寄生インダクタンスが浮遊しており、これらが直列帰還回路となる。図１０に示す４本の斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄを用いることにより、斜め配線（帯状配線層）７ａ，７ｂ，７ｃ，７ｄからなる菱形の斜辺を迂回する電流に起因したインダクタンスの方が小さくなるので、高周波トランジスタの接地端子（ソース電極）の周辺の寄生インダクタンスを低減出来ることになる。
【００４０】
図１２は、ミリ波帯のネットワークアナライザを用い、図１０に示すアセンブリ基板２を用い、第１の実施の形態と同様な図３に示す半導体基板を実装した高周波半導体装置のＳパラメータを測定し、このＳパラメータの測定から計算されるＭＡＧを示す図である（安定化係数K＞１の場合）。図１２においては、従来技術及び第１の実施の形態と比較して示している。第１の実施の形態の構造では、対地容量となるキャパシタ成分が低減したため、ＭＡＧが従来より大きくなっているが、第２の実施の形態の構造では、第１の実施の形態に比べ、寄生キャパシタンス成分を殆ど増加させること無く、更に寄生インダクタ成分を一層減少させることが出来るため、より更にＭＡＧが改善され、更に高性能なトランジスタを実現出来ることが分かる。図示を省略しているが、ＭＳＧ（安定化係数K＜１の場合）も同様に、高周波側で従来技術及び第１の実施の形態よりも大きくなる。
【００４１】
（第３の実施の形態）
本発明の第３の実施の形態に係わる高周波半導体装置は、図１３の等価回路に示すように、ＲＦ入力端子からＲＦ出力端子の間に、結合コンデンサＣ１，低出力の第１のトランジスタ（半導体能動素子）Ｔｒ１、結合コンデンサＣ４、高出力の第２のトランジスタ（半導体能動素子）Ｔｒ２、結合コンデンサＣ７の経路で、高周波伝送線路が構成されている。そして、ＲＦ信号がＲＦ入力端子から入力され、この高周波伝送線路を伝達し、ＲＦ出力端子から出力される。第２のトランジスタＴｒ２は、第１のトランジスタＴｒ１より高出力であり、大面積である。具体的には、図３に示すような平面構造で、第２のトランジスタＴｒ２の総フィンガー数は、第１のトランジスタＴｒ１の総フィンガー数より多い。第２のトランジスタＴｒ２の総フィンガー数が多いということは、トランジスタのＲＦ入力電極として機能するゲート電極パッド４０８の面積及びＲＦ出力電極として機能するドレイン電極集合部４１０の面積が第１のトランジスタＴｒ１よりも大きいということである。又、活性領域４０５の面積も、第２のトランジスタＴｒ２の方が第１のトランジスタＴｒ１より大きい。
【００４２】
結合コンデンサＣ１とＲＦ入力端子との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブが設けられている。第１のトランジスタＴｒ１のソースは接地され、ゲートには、直流と高周波を分離するためのバイパスコンデンサ（デカップリング用コンデンサ）Ｃ２及びインピーダンスＺｇを介して、直流バイアス用端子からゲート電圧Ｖｇ１が供給出来るように構成されている。第１のトランジスタＴｒ１のドレインには、直流と高周波を分離するためのバイパスコンデンサＣ３及びインピーダンスＺｄを介して、直流バイアス用端子からドレイン電圧Ｖｄ１が供給出来るように構成されている。同様に、第２のトランジスタＴｒ２のゲートには、バイパスコンデンサＣ５及びインピーダンスＺｇを介して、直流バイアス用端子からゲート電圧Ｖｇ２が供給され、第２のトランジスタＴｒ２のドレインには、バイパスコンデンサＣ６及びインピーダンスＺｄを介して、直流バイアス用端子からドレイン電圧Ｖｄ２が供給出来るように構成されている。第２のトランジスタＴｒ２のソースは接地されている。こうして、ＲＦ入力端子から入力された高周波信号は結合コンデンサＣ１を通して第１のトランジスタＴｒ１に入力され、ここで増幅される。増幅された高周波信号は結合コンデンサＣ４を通して、第２のトランジスタＴｒ２に入力され、ここで増幅され、結合コンデンサＣ７を通し、ＲＦ出力端子から外部に出力される。結合コンデンサＣ７とＲＦ出力端子との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブが設けられている。又、図１３中、Ｚ０は、配線等で構成されるインピーダンス成分を示している。
【００４３】
図１４に示すように、本発明の第３の実施の形態に係わる高周波半導体装置は、アセンブリ基板２のグランドプレート６ｇの第２のトランジスタＴｒ２の直下のみに窓部５が形成され、第１のトランジスタＴｒ１等の他の領域の直下にはグランドプレート６ｇが配置されている。図１４（ａ）においては、結合コンデンサＣ１と及びインピーダンス調整回路を含めて、第１のトランジスタＴｒ１のＲＦ入力電極に接続される回路の全体をＺM1で示している。又、第１のトランジスタＴｒ１のＲＦ出力電極と第２のトランジスタＴｒ２のＲＦ入力電極との間に接続される結合コンデンサＣ４及びインピーダンス調整回路を含めた回路の全体をＺM2で示している。更に、第２のトランジスタＴｒ２のＲＦ出力電極に接続される、結合コンデンサＣ７及びインピーダンス調整回路を含めた回路をＺM3で示している。
【００４４】
そして、図１４（ｂ）に示すように、半導体基板１のＲＦ入力端子と入力側信号配線６ｉの端部とが、バンプ３ｉを用いて接続され、ＲＦ出力端子と出力側信号配線６ｏの端部とがバンプ３ｏを用いて接続されている。アセンブリ基板２の表面には、第２のトランジスタＴｒ２の直下の位置のみに、窓部５が設けられたグランドプレート６ｇが形成されている。そして、図１３において図示を省略しているが、図１３に示す回路の接地電極として機能する部分と、グランドプレート６ｇとが、図１４（ｂ）において、バンプ３ｋ，３ｌ，３ｍ，３ｎ，３ｐ，３ｑ，３ｒ，３ｓを用いて接続されている。
【００４５】
高出力の第２のトランジスタＴｒ２のＲＦ入力電極として機能するゲート電極パッド４０８の面積及びＲＦ出力電極として機能するドレイン電極集合部４１０の面積が第１のトランジスタＴｒ１よりも大きいので、第２のトランジスタＴｒ２の直下のみに窓部５を形成することにより、対地容量となる寄生キャパシタンス成分が顕著に低減出来、高周波利得を増大させることが出来る。一方、面積の小さな第１のトランジスタＴｒ１の場合は、第１のトランジスタＴｒ１の直下の窓部による寄生キャパシタンス成分の低減効果は顕著ではない。むしろ、第１のトランジスタＴｒ１の直下にメタル層が存在することにより、電磁的シールド効果が働き、安定した動作が可能になる。
【００４６】
この様に、本発明の第３の実施の形態に係わる高周波半導体装置によれば、アセンブリ基板２のグランドプレート６ｇは、特定のトランジスタの直下のみに窓部５を形成し、他のトランジスタの直下にはグランドプレート６ｇが配置された構造とし、これにより、精度の高い設計を容易にすると共に、ＭＭＩＣとしての総合の高周波特性を改善することが出来る。
【００４７】
（第４の実施の形態）
本発明の第４の実施の形態に係わる高周波半導体装置に用いるアセンブリ基板２は、図１５に示すように、図１に示すグランドプレート６ｇが入力側の第１グランドプレート（入力側グランドプレート）６ａと出力側の第２グランドプレート（出力側グランドプレート）６ｂの２つに分割された構造である。第４の実施の形態に係わる高周波半導体装置に用いる半導体基板１は、図１６に示すように、ソース電極パッド４１２，４１３が図３に示す構造より幅広く形成されている。
【００４８】
そして、図１５に示すように、トランジスタ（半導体能動素子）のＲＦ入力電極として機能するゲート電極パッド４０８と入力側信号配線６ｉの端部とが、バンプ３ａを用いて接続され、ＲＦ出力電極として機能するドレイン電極集合部４１０と出力側信号配線６ｏの端部とがバンプ３ｄを用いて接続されている。そして、トランジスタの接地電極として機能しているソース電極パッド４１２，４１３の入力側の端部と第１グランドプレート６ａとが、バンプ３ｂ及び３ｆを用いて接続され、ソース電極パッド４１２，４１３の出力側の端部と第２グランドプレート６ｂとが、バンプ３ｃ及び３ｅを用いて接続されている。
【００４９】
第４の実施の形態が第１の実施の形態と異なる点は、信号線の電流のみでなく入力側の第１グランドプレート６ａから出力側の第２グランドプレート６ｂへ流れる電流も、すべて半導体基板１のソース電極パッド４１２，４１３を介して流れる。即ち、アセンブリ基板２の第１グランドプレート６ａと第２グランドプレート６ｂの間には、図１５に示すようなゲート幅より若干広いスリットが設けられている。
【００５０】
図１５に示す第１グランドプレート（入力側グランドプレート）６ａと第２グランドプレート（出力側グランドプレート）６ｂの間に、コプレーナ信号線路の信号伝搬方向の垂直に伸延するスリットを有する構造を用いることにより、高周波の接地電流及び信号用電流が流れる領域を半導体基板１の同一水平面のレベルに限定出来、複数のレベルでのパスが混在することを防げるため、回路設計を容易に行なうことが出来る。
【００５１】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００５２】
既に述べた第１〜第４の実施の形態の説明においては、本発明はこの他、ＭＥＳＦＥＴ、ＨＢＴ、ＳＩＴ等の他の半導体能動素子に対しても適用可能である。又、ソース電極等の第１の主電極、ドレイン電極等の第２の主電極、ゲート電極等の制御電極のすべてが半導体基板１の同一主表面に位置する横型構造の半導体能動素子だけでなく、第１及び第２の主電極のそれぞれが、互いに対向する第１及び第２の主表面に位置する縦型構造の半導体能動素子に対しても適用可能である。縦型構造の半導体能動素子の場合は、エアーブリッジ構造は、必ずしも必要ではない。
【００５３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施出来る。この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００５４】
【発明の効果】
以上詳述したように本発明によれば、高周波半導体能動素子の性能を実装部の影響で劣化させること無く引き出すことの出来、小形、高性能な高周波半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る高周波半導体装置に用いるアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図２】本発明の第１の実施の形態に係る高周波半導体装置の実装状態を説明する断面図である。
【図３】本発明の第１の実施の形態に係る高周波半導体装置に実装する半導体基板１の上面から見た平面図である。
【図４】本発明の第１の実施の形態に係る高周波半導体装置の周波数特性を従来技術と比較して示す図である。
【図５】本発明の第１の実施の形態に係る高周波半導体装置の製造工程を説明する工程断面図である（その１）。
【図６】本発明の第１の実施の形態に係る高周波半導体装置の製造工程を説明する工程断面図である（その２）。
【図７】本発明の第１の実施の形態に係る高周波半導体装置の製造工程を説明する工程断面図である（その３）。
【図８】本発明の第１の実施の形態に係る高周波半導体装置の製造工程を説明する工程断面図である（その４）。
【図９】本発明の第１の実施の形態に係る高周波半導体装置の製造工程を説明する工程断面図である（その５）。
【図１０】本発明の第２の実施の形態に係る高周波半導体装置に用いるアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図１１】本発明の第２の実施の形態に係る高周波半導体装置に用いるトランジスタ（半導体能動素子）の模式的な高周波等価回路図である。
【図１２】本発明の第２の実施の形態に係る高周波半導体装置の周波数特性を第１の実施の形態と比較して示す図である。
【図１３】本発明の第３の実施の形態に係る高周波半導体装置に用いる高周波増幅回路の回路図である。
【図１４】図１４（ａ）は、本発明の第３の実施の形態に係る高周波半導体装置の実装状態を説明する断面図で、図１４（ｂ）は、そのアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図１５】本発明の第４の実施の形態に係る高周波半導体装置に用いるアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図１６】本発明の第４の実施の形態に係る高周波半導体装置に実装する半導体基板１の上面から見た平面図である。
【図１７】従来の高周波半導体装置に用いるアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図１８】図１７に示した従来の高周波半導体装置の実装状態を説明する断面図である。
【図１９】他の従来の高周波半導体装置に用いるアセンブリ基板を半導体基板を透視して上面から見た平面図である。
【図２０】図１９に示した他の従来の高周波半導体装置の実装状態を説明する断面図である。
【符号の説明】
１，２１、５１  半導体基板（半導体ウエハ）
２  アセンブリ基板
３ａ〜３ｓ  バンプ
５  窓部
６ａ，６ｃ  第１グランドプレート
６ｂ、６ｄ  第２グランドプレート
６ｇ  グランドプレート
６ｉ  入力側信号配線
６ｏ  出力側信号配線
２１  半導体基板（半導体ウエハ）
２２  バッファ層
２３  チャネル層
２４  スペーサ層
２５  電子供給層
２６  ショットキーコンタクト層
２７  オーミックコンタクト層
２８  酸化膜（ＳｉＯ２膜）
３１１，３１２  エアーブリッジ
４０５  活性領域
４０８  ゲート電極パッド
４０９  ゲート電極（ゲートフィンガー部）
４１０  ドレイン電極
４１１  ソース電極
４１２，４１３  ソース電極パッド
Ｃ１，Ｃ４，Ｃ７  結合コンデンサ
Ｃ２，Ｃ３，Ｃ５，Ｃ６  バイパスコンデンサ
Ｔｒ１  第１のトランジスタ（第１の高周波能動素子）
Ｔｒ２  第２のトランジスタ（第２の高周波能動素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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