(57)【特許請求の範囲】
【請求項１】
第１の半導体層および選択的にドープされた第２の半導体層を含み、前記第１の半導体層が絶縁体によって前記第２の半導体層から分離された積層基板上に形成されたアンチヒューズ構造であって、
前記第１の半導体層から前記第２の半導体層中に延び、自体と前記第２の半導体層の間に置かれたプログラマブル手段を有する第１の導体と、
前記第１の半導体層の表面から前記第２の半導体層の表面に延びる第２の導体と、
前記第１の導体と前記第２の導体のうちの少なくとも一方を取り囲む絶縁カラーと
を備えるアンチヒューズ構造。
【請求項２】
前記プログラマブル手段が、前記カラーの厚さよりも薄い、薄い誘電層である、請求項１に記載のアンチヒューズ構造。
【請求項３】
前記第２の半導体層、前記薄い誘電層および前記第１の導体がキャパシタ構造を形成する、請求項２に記載のアンチヒューズ構造。
【請求項４】
前記第２の導体が、前記第１の半導体層上に形成された構造の側面に形成された側壁スペーサ間に形成された、請求項１に記載のアンチヒューズ構造。
【請求項５】
アンチヒューズ構造を取り囲む前記第１の半導体層の領域を前記第１の半導体層の他の領域から分離する手段をさらに含む、請求項１に記載のアンチヒューズ構造。
【請求項６】
前記分離手段の内部の前記第１の半導体層が前記第１の導体よりも窪んでいる、請求項５に記載のアンチヒューズ構造。
【請求項７】
前記第２の導体から位置的に離れたコンタクト・パッドと、
前記第２の導体を前記コンタクト・パッドに接続する手段
をさらに含む、請求項６に記載のアンチヒューズ構造。
【請求項８】
第１の半導体層および選択的にドープされた第２の半導体層を含み、前記第１の半導体層が絶縁体によって前記第２の半導体層から分離された積層基板上に形成されたアンチヒューズ構造を含む集積回路であって、前記アンチヒューズ構造が、
前記第１の半導体層から前記第２の半導体層中に延び、自体と前記第２の半導体層の間に置かれたプログラマブル手段を有する第１の導体と、
前記第１の半導体層の表面から前記第２の半導体層の表面に延びる第２の導体と、
前記第１の導体と前記第２の導体のうちの少なくとも一方を取り囲む絶縁カラーと
を備える集積回路。
【請求項９】
前記プログラマブル手段が、前記カラーの厚さよりも薄い、薄い誘電層である、請求項８に記載の集積回路。
【請求項１０】
前記第２の半導体層、前記薄い誘電層および前記第１の導体がキャパシタ構造を形成する、請求項９に記載の集積回路。
【請求項１１】
前記第２の導体が、前記第１の半導体層上に形成された構造の側面に形成された側壁スペーサ間に形成された、請求項８に記載の集積回路。
【請求項１２】
アンチヒューズを取り囲む前記第１の半導体層の領域を前記第１の半導体層の他の領域から分離する手段をさらに含む、請求項８に記載の集積回路。
【請求項１３】
前記分離手段の内部の前記第１の半導体層が前記第１の導体よりも窪んでいる、請求項１２に記載の集積回路。
【請求項１４】
前記第２の導体から位置的に離れたコンタクト・パッドと、
前記第２の導体を前記コンタクト・パッドに接続する手段
をさらに含む、請求項１３に記載の集積回路。
【請求項１５】
絶縁層によって分離された第１および第２の半導体層を含む積層基板中に半導体デバイスを製造する方法であって、
前記第１の半導体層および前記絶縁層中に、前記第２の半導体層に達する第１の開口を形成する段階と、
前記第１の半導体層および前記絶縁層中に、前記第２の半導体層中まで延びる第２の開口を形成する段階と、
前記第２の開口中に薄い絶縁体を形成する段階と、
前記第１の開口と前記第２の開口のうちの一方の一部分に厚い絶縁体カラーを形成する段階と、
前記第１および第２の開口中に導体を形成する段階と
を含む方法。
【請求項１６】
前記第１の半導体層と前記第２の半導体層を前記第２の開口中の導電性側壁を用いて接続する段階をさらに含む、請求項１５に記載の方法。
【請求項１７】
前記第２の開口が、側壁スペーサ間に自己整合的に形成される、請求項１５に記載の方法。
【請求項１８】
前記薄い絶縁体に損傷を与える段階をさらに含む、請求項１５に記載の方法。
【請求項１９】
バルク層、前記バルク層上の誘電層、および前記誘電層上のデバイス層を有する基板と、
前記デバイス層および前記誘電層を貫通して前記バルク層中に形成されたトレンチと
を備え、前記トレンチが、
第１の厚さを有する絶縁体によって覆われた前記バルク層中の底面および側壁と、
前記誘電層およびデバイス層によって形成された側壁部分と、
前記第１の厚さよりも厚い第２の厚さを有し、前記デバイス層によって形成された前記側壁部分を少なくとも覆う絶縁体と
を含み、
前記トレンチが、その中の前記第１の厚さを有する前記絶縁体の上に少なくとも配置された導電材料をさらに有し、
さらに、
前記導電材料への第１の電気コンタクトおよび前記バルク層への第２の電気コンタクトと
を備える装置。
【請求項２０】
前記第１および第２のコンタクトに結合され、前記導電材料と前記バルク層との間に、前記第１の厚さを有する前記絶縁体を介してそれらを短絡するのに十分な電圧を提供する電圧端子をさらに備える、請求項１９に記載の装置。
【請求項２１】
前記バルク層と前記デバイス層の前記トレンチに近い領域とが、前記誘電層および前記第２の厚さを有する前記絶縁体によって互いに電気的に分離された、請求項２０に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、集積回路デバイスの製造歩留りの向上に関し、詳細には、シリコン・オン・インシュレータ（ＳＯＩ）ウェハのバルク半導体基板および同種の積層基板中にさまざまなアンチヒューズ構造を形成することに関する。
【０００２】
【従来の技術】
集積密度の増大に由来する集積回路デバイスの機能性および性能の向上ならびに製造効率の向上の有利性から、トランジスタ、キャパシタおよびその他の電子回路部品のサイズの低減、ならびに集積回路の複雑さの大幅な増大を可能にするリソグラフィおよびその他の製造プロセスは大幅に進歩した。しかし、集積回路の複雑さが増大すると、製造中の集積回路部分の不良の可能性もまた増大する。したがって、実質的に全ての製造段階でウェハ、チップ、およびチップを含むパッケージまたはモジュールを修復できるようにし、これによって処理の費用が失われないようにすることは、集積回路設計に共通して見られることであった。
【０００３】
例えば、かなりのウエハ処理を実施した後に歩留りまたは信頼性の不良が検出された場合、チップの性能を復元することができれば、その時点までの処理コストは失われない。現在可能な、または将来的に有望なその他の例として、製造中に静電気放電（ＥＳＤ）に対する保護を提供し、その保護はモジュールをシステムに取り付けるときに切断することができ、オフチップ・ドライバ（ＯＣＤ）の強さを負荷要件に基づいて設定することができ、システムをパワーダウンさせたり、または故障した部品を交換することなくシステム故障を修復することができる。
【０００４】
このような修復は一般に、欠陥のある、または性能が仕様に満たない構造を冗長部品または回路（例えばメモリ・セルまたは区画）で置き換える目的で実施することができる潜在的（potential）な切断および接続として、ヒューズ（fuse）およびアンチヒューズ（anti-fuse）を提供することによって達成される。ヒューズおよびアンチヒューズを作動させ、ないしプログラミングする数多くの構造および技法が知られている。一般に、アンチヒューズを作動させるためには、ヒューズを作動（例えば破壊／切断）させるのに必要な電流または電圧よりも大きな電流または電圧を印加しなければならない。高集積密度ならびに低い動作および絶縁破壊電圧では、他の回路部品を損傷する可能性があるため、このことはますます重要となっている。これは、過大な熱電圧および／または電流が単独で、または組み合わさって、性能の向上とともにますます重要となっているデバイス構造に損傷を与える可能性があるためである。さらに、ヒューズおよびアンチヒューズは、（熱の影響を限定するための分離を含め）かなりのチップ・スペースを必要とし、多数の部品から成る複雑な回路中にこれらを配置することはしばしば困難である。
【０００５】
集積回路に含まれる活性デバイスから最高の性能を得るため、近年、シリコン・オン・インシュレータ（ＳＯＩ）ウェハの使用が広く採用されている。ＳＯＩ基板は、機械的強度を与え、取扱いおよびパッケージングを容易にする比較的に厚いバルク・シリコンまたはその他の導電材料層、ならびに一般に酸化物である絶縁体の層によってバルク・シリコンから分離された非常に高品質の薄い単結晶シリコン活性デバイス層を有する。
【０００６】
活性デバイス層中に形成された複数の部品から成る構造をバルク・シリコン層中に延ばすことが知られている（ただし、このことは本発明に関する従来技術とは認められない）。深いトレンチ・キャパシタは、このような構造の一例である。バルク層から分離されることがＳＯＩ構造の特徴であるが、このようなダイナミック・メモリ・アレイ構造は、キャパシタ誘電体が電気的分離を維持し、一方で、バルク層をメモリ・アレイのキャパシタの共通電極として機能させることができるため有利である。熱伝達の改善を含むさまざまな目的に対して、バルク・シリコン層中に延びるその他のいくつかの構造が提案されているが、バルク・シリコン層を活性デバイス層から電気的に分離するという基本原則は維持されなければならない。さらに、ＳＯＩ構造は、活性デバイスの性能面で劣るその他の構造よりも大幅にコストがかかるので、「フットプリント」のコストについて見たときにヒューズおよびアンチヒューズを形成するコストは相当に大きい。
【０００７】
【発明が解決しようとする課題】
したがって本発明の目的は、ＳＯＩ基板上に形成された集積回路中の任意の位置に配置することができる、フットプリント・サイズの小さいアンチヒューズ構造を提供することにある。
【０００８】
発明の他の目的は、プログラミング電圧および電流が低く、周囲の部品に対する熱の影響が小さいアンチヒューズ構造を提供することにある。
【０００９】
本発明の他の目的は、活性デバイスの妥協を排し、かつ／またはその中に形成された集積回路の信頼性を高めるためにＳＯＩ基板の活性デバイス層から電気的および熱的に分離されたアンチヒューズ構造を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のこれらの目的およびその他の目的を達成するため、第１の半導体層および第１の半導体層から絶縁された選択的にドープされた第２の半導体層を含む積層基板上に、集積回路およびそのアンチヒューズ構造が提供され、形成される。このアンチヒューズは、前記第１の半導体層から前記第２の半導体層中に延び、それ自体と前記第２の半導体層の間に置かれたプログラマブル手段を有する第１の導体と、前記第１の半導体層の表面から前記第２の半導体層の表面に延びる第２の導体と、前記第１の導体と前記第２の導体のうちの少なくとも一方を取り囲む絶縁カラーとを備える。
【００１１】
本発明の他の態様によれば、絶縁層によって分離された第１および第２の半導体層を含む積層基板中に半導体デバイスを製造する方法が提供される。この方法は、前記第１の半導体層および前記絶縁層中に、前記第２の半導体層に達する第１の開口を形成する段階と、前記第１の半導体層および前記絶縁層中に、前記第２の半導体層中まで延びる第２の開口を形成する段階と、前記第２の開口中に薄い絶縁体を形成する段階と、前記第１の開口または前記第２の開口の一部分に厚い絶縁体カラーを形成する段階と、前記第１および第２の開口中に導体を形成する段階とを含む。
【００１２】
【発明の実施の形態】
次に図面を参照する。図１を参照すると、本発明の第１の実施形態に基づくアンチヒューズ形成の出発ウェハの断面が示されている。シリコン・オン・インシュレータ（ＳＯＩ）ウェハの特徴として、機械的な堅固さを与え、取扱いを容易にし、かつ導電性の接地面を提供するための比較的に厚いバルク・シリコン層１０が提供されている。本発明の実施の目的上、このバルク・シリコンは、バルク抵抗を所望の値に調節するドーパントを含むよう形成または処理（例えば注入）されることが好ましい。これについては後に詳細に論じる。バルク・シリコンは、一般に酸化物である絶縁体１２で覆われ（したがってバック酸化物ないしＢＯＸと呼ばれる）、この絶縁体は、しばしば活性デバイス層と呼ばれる極めて高品質の薄い単結晶シリコン層１４によって覆われる。
【００１３】
ＳＯＩウェハに適用することが現時点では好ましいと考えられるため、本発明をＳＯＩウェハに関して説明するが、このような適用は例示的なものであることを理解されたい。当業者には明白だが、本発明は、その他の積層ウェハおよびチップに十分に適用可能である。
【００１４】
活性デバイス層１４は、付着された窒化層１６によって覆われ、窒化層１６は、付着された酸化層１８によって覆われる。周知のとおり、酸化物および窒化物は、互いに対して、およびシリコンに対して選択的にエッチングすることができ、窒化物の硬さは、エッチ・ストップおよび／または研磨ストップとしての実用性を与える。
【００１５】
図２に示すように、バルク・シリコン層１０を（酸化物１２のエッチング液に対する）エッチ・ストップとして使用し、適当な任意のプロセスによってパターニングすることができるレジスト（図示せず）に従って、酸化物１８、窒化物１６、シリコン層１４およびバック酸化物１２をエッチングして、開口２０を形成する。酸化物１８は、ＳＯＩ層１４のエッチング中のハード・マスクの働きをする。次いで、等方性付着および異方性エッチングによって高導電性の側壁２２（例えばＰ＋シリコン）を選択的に形成する。これらの導電性スペーサは、バルク・シリコン層１０を活性デバイス層１４に接続する役目を果たす。Ｐ＋側壁が適当であるのは、ＳＯＩ／活性層１４中のｐ領域をｐ型基板１０またはその中のｐウェルに接続して接合ダイオードの形成を回避する場合だけであり、ｎ型ＳＯＩ領域あるいはｎ型基板またはウェルの場合には、ｎ領域ではｎ＋スペーサを使用しなければらないことに留意されたい。導電性側壁２２間の開口はＣＶＤ酸化物２０で埋め、平坦化する。
【００１６】
次に、図３に示すように、研磨によって酸化層１８を窒化層１６まで除去する。この酸化物１８の除去によって、後段のリソグラフィック・プロセスのための平坦化が達成され、さらに、導電性スペーサが露出する。この導電性スペーサは後に、活性シリコン層１４とバルク・シリコン１０の両方に接続された端子として形成される。この時点で、ＳＯＩウェハのバルク・シリコン層１０および活性シリコン層１４への非プログラマブル・コンタクトは完成となる。
【００１７】
アンチヒューズはいくつかの方法で使用することができることを理解されたい。この使用の性質は、アンチヒューズの構造の性質に影響を及ぼす。本発明によれば、バルク・シリコンは、２つの以上のコンタクトを有する多少なりとも抵抗性の接続として使用される。具体的には、アンチヒューズの性質は、チップ上のアンチヒューズのごく近くの環境中のその他の構造、実施される機能的修復の性質およびチップ上の信号の同時性によって決まる。
【００１８】
例えば、本発明に基づくアンチヒューズを、破壊された導体の修復に使用する場合、バルク・シリコン層の抵抗は低くなければならず、集積回路の設計から、２つ以上のアンチヒューズに信号が同時に存在する可能性がある場合には、このアンチヒューズと他の任意のアンチヒューズとが分離されなければならない。分離は、任意の周知のプロセスまたは離散的な不純物ウェルの形成（例えば注入および拡散）によってバルク・シリコン・ウェハ１０中に提供することができる。実際には、チップ上のアンチヒューズの数を比較的に少なくすることができ、これに対応して不純物ウェルの数を限定し、位置決めに対して比較的幅広い許容度を持たせることができる。
【００１９】
先に述べたように複数のアンチヒューズの共通（非プログラマブル）端子に電圧を印加することによってアンチヒューズを「読み」、その他の（プログラマブル）端子を、所望の接続を提供するトランジスタのゲートに接続するほうが、やや一般的である。（これらの接続の逆接続を使用することもできる。）このような場合、特に、トランジスタの導通端子に電圧を順番に印加して、アンチヒューズを順番に読む場合には、バルク・シリコン層１０の抵抗率を比較的に高くすることができ、バルク・シリコン層中にアンチヒューズの分離を提供する必要はほとんどなく、好ましい。
【００２０】
アンチヒューズの順次読取りのほうが好ましく、これは、チップのパワーアップ時に容易に達成することができ、そのため、この比較的に高い抵抗によって、アンチヒューズ間の漏話として感知され、誤動作の原因となりうるバルク基板中の電圧降下が生じない。アンチヒューズがプログラミングされたとき、抵抗の変化（ギガオームから数百キロオームであるが実質的には小さめの変化、例えば数十メガオームが可能である）にもかかわらず、抵抗は非常に高いままに維持され、トランジスタは実質上増幅器として機能する。このような増幅器は、電界効果トランジスタを用いて実装された場合、非常に高い入力インピーダンスを有し、順次読取りは必ずしも必要ではなくなり、トランジスタの状態は維持され、漏話の可能性はほとんどなくなる。しかし、アンチヒューズ間の漏話の影響の可能性を最小化するためには、初めにトランジスタに順番に通電したほうがはるかに好ましい。ラッチを使用して、アンチヒューズを読み、読んだデータを維持することもできる。
【００２１】
次に、バルク・シリコン層１０への相補プログラマブル・コンタクトの形成を図４〜１０を参照して説明する。図４には、図３に示した構造の上に適用されたブランケット・ホウケイ酸ガラス（ＢＳＧ）層３０が示されている。その上に、フォトレジスト層３２が適用され、所望のアンチヒューズ位置および寸法に従ってパターニングされる。次いで、ＢＳＧ層３０、窒化層１６、ＳＯＩ活性層１４およびバック酸化物１２が、図５に示すように基板１０までエッチングされる。次いで、レジスト３２を除去し、エッチングされたＢＳＧをハード・マスクとして使用してバルク・シリコン１０をエッチングする。これによって、バルク・シリコン・ウェハの内部に深いトレンチが形成される（図６）。
【００２２】
次いで、図７に示すように、トレンチの内部に薄い誘電層３４を付着または成長させる。この誘電体は、メモリ・アレイで使用されるトレンチ・キャパシタ誘電体と同種の誘電体であることが好ましい。次いでこのトレンチに、ドープしたポリシリコン（破線３６で指示）を充てんし、窒化層１６まで平坦化し、ＢＳＧを除去する。次いで、このドープしたポリシリコンを３６'まで窪ませ、ＳＯＩウェハの活性デバイス層１４を残りのトレンチの内部から分離する厚いカラー酸化物３８を形成し、この中に、図８に示すようにドープしたポリシリコンを再び付着させ、平坦化する。（あるいは、図５に関連して先に説明したエッチングをバック酸化物１２のところで止め、厚いカラー３８を形成してから、さらに基板１０までエッチングしてバック酸化物１２に開口を開けてもよい。）当業者なら、この構造が実質的に、トレンチの内側のドープされたポリシリコンが一方のキャパシタ極板を形成し、バルク・シリコンおよび図３の非プログラマブル・コンタクトが第２のキャパシタ電極を形成したトレンチ・キャパシタのそれであることを理解しよう。
【００２３】
図８に示すように、このアンチヒューズは、（図１１、１２および１３に関して後に論じるコンタクト接続およびその他の仕上げフィーチャを除き）実質的に完成しているが、ＳＯＩウェハの活性デバイス層１４は、ドープされた導電性バルク・シリコン層１０のその他のデバイスを形成する領域に接続されたままになっている。したがって図９に示すように、窒化物１６および活性シリコン層１４をエッチングしてアンチヒューズを取り囲むトレンチを形成し、そこに絶縁体を付着させて浅いトレンチ分離（ＳＴＩ）構造４０を形成する。この分離構造の例示的なパターンを図１４に示す。
【００２４】
次いで窒化物を除去し、アンチヒューズ・デバイスが所定の位置に配置されたＳＯＩ構造を残す。これで、チップの残りの部分にトランジスタ、メモリ・セルなどを含むがこれに制限されない追加の回路をＳＯＩ処理に適した任意の方法で形成する準備が整ったことになる。集積回路のアンチヒューズ以外の回路部分は一切形成されていないので、アンチヒューズの形成によるこれらの回路の製造に対する熱収支（heat budget）の妥協はない。
【００２５】
さらに、本発明の第１の実施形態の形成の、熱収支に対する影響が回避されることによって一般に、集積回路のその他の構成部品を形成した後、および集積回路のパッケージングおよび供用後にこのデバイスをプログラミングすることによって生じる熱の影響に対してある余裕が生じる。ＳＴＩ４０によって提供される熱分離も、プログラミングの熱の影響を最小化する働きをする。公称動作条件も、熱の影響に対する余裕を提供し、集積回路に対して有害な影響を与えない。したがって本発明は、限界にある、または機能しなくなる可能性のあるその他の回路を機能回路と置き換える動作中の集積回路の自己修復能力をサポートする。
【００２６】
図１１は、図１０と実質的に同じであるが、加えてアンチヒューズのプログラミングを示す。プログラミングは、キャパシタ誘電体３４の絶縁破壊を引き起こすに足る十分な電圧を印加することによって実施することが好ましいが、この損傷を、チップの裏側からのレーザ照射など、その他の方法で達成することもできる。０．２マイクロメートルの最小フィーチャ・サイズに対応する厚さ６ｎｍの誘電体３４では、この誘電体組成に応じた約６．９ボルトでプログラミングを達成することができる。好ましいドーパント濃度では、このような電圧の使用による絶縁破壊によって、抵抗が、非プログラミング状態の約３００ギガオームからプログラミング状態での約１００キロオームに変化する。
【００２７】
活性シリコン層１４のレベルにあるトレンチ中の厚いカラー３８は、このようなプログラミング電圧が、その印加中にＳＯＩ層１４への絶縁破壊を引き起こさないことを保証する。さらに、本発明の実施にとって、遮へいマスクを使用し、図４〜１０、および１１の深いプログラマブル・トレンチ・コンタクトの周囲のＳＯＩ活性デバイス層１４を図１２に示すようにエッチングして、絶縁破壊に対する抵抗をさらに高めることが好ましい。ただしこれは必須ではない。さらに、図１２および１４に示すように、分離構造４０の内部にＳＯＩ活性層１４の一部（例えば６０）を残すことが好ましい。この部分のシリコンは、スペーサ２２を介したバルク・シリコン層１０への接続を提供する図１３に示すような金属コンタクト５０の形成および接着を容易にする。
【００２８】
プログラミング電流は約１００マイクロアンペアであって、プログラミング時の発熱は極めて小さく、また、特に、バック酸化物１２およびＳＴＩ４０が効果的な熱バリアとなり、プログラミング電流によって生じる熱は実質的にバルク・シリコン内に限定され、バルク・シリコンから容易に放熱することができるため、近くの集積回路部品の熱による損傷は生じない。さらに、プログラミング電流は、同じ構造およびアンチヒューズへの少なくとも１つのコンタクトの周囲の絶縁体によって活性シリコン層から分離され、実質的にバルク・シリコン内に限定され、これによって、活性層デバイスへの損傷が回避されるだけでなく、プログラミング電流によるノイズの影響から活性層デバイスが分離される。したがって、集積回路を動作させたまま、アンチヒューズをプログラミングすることができる。プログラミングに適した電圧を発現させる多くの方法が当技術分野では知られているが、いずれにしても、これらは本発明の実施にとってそれほど重要ではない。
【００２９】
先に説明した本発明の実施形態は、小さなサイズで製造することができ、チップ上に数百個のアンチヒューズを提供したときでさえも、集積回路部品に対して使用可能なチップ面積をそれほど犠牲にしない。非プログラマブル・コンタクトは、多数のプログラマブル構造に対して共通とすることができ、バルク・シリコン層への接続をチップの裏面で実施する場合には、完全に省くことができることを理解されたい。一方、活性層レベルのところにＳＴＩが必要なため、図１４の平面図に示すようにプログラマブル・コンタクトの周囲にある程度のスペースが必要となり、最適な小さな構成の実現を妨げる。集積回路の残り部分の熱収支に対する影響が回避されるため、それらの位置を、残りの集積回路設計に基づいて計画する必要がある。
【００３０】
次に、本発明に基づくアンチヒューズのコンタクト領域のサイズ利点および改良を提供する本発明の他の実施形態を、図１５〜１８に関して説明する。この実施形態は、製造時に一般に収容することができる集積回路の熱収支に対する影響が極めて小さいが、集積回路部品を形成した後に最小リソグラフィック・フィーチャ・サイズで任意の位置に選択的に配置することができるコンタクトを提供する。この実施形態では、アンチヒューズへの電気的アクセスがストラップ７４を通して実施され、トレンチ中のポリシリコン７２とＳＯＩ層の間のコンタクトが望ましいため、トレンチ・ポリシリコン７２'の周囲に厚い絶縁カラーが不要であることに留意されたい。後に説明するように絶縁破壊は、導体１００の周囲に絶縁カラーを形成するスペーサ９０によって回避される。さらに、先に述べたとおり、この実施形態のいくつかの応用では、先に説明した実施形態のものとは別の導電性領域（例えばストリップ）をバルク材料中に提供したほうが望ましい場合がある。
【００３１】
図１５に、関連選択トランジスタおよび記憶キャパシタ７２が定位置に配置されたＤＲＡＭアレイの例示的な記憶セルの断面を示す。ただし、本発明のこの実施形態が、任意のタイプの集積回路（例えばプロセッサ、ゲート・アレイ、ＡＳＩＣなど）に等しく適用可能であること、および本発明がメモリ・アレイに限定されず、図示の記憶キャパシタの存在に依存しないことを理解されたい。ゲート接続ＧＣはこのアレイのワード線（ＷＬ）であり、紙面と平行に走る、すなわち紙面内を走るビット線（ＢＬ）へのビット線スタッド接続がトランジスタ間の領域７０中に形成される。ワード線は、紙面に垂直な方向に延び、ビット線は、ワード線に対して直角に走ると考えることができる。ただし、この構成は例示的なものである。ワード線／制御ゲートＧＣを所望のアンチヒューズ構造を提供するダミー構造とすることができ、この場合、電気的な目的を一切果たさないことを理解されたい。
【００３２】
キャパシタ７２の記憶ノード７２'へのコンタクトとして拡散７４が提供され、ノイズの結合を減らすため、紙面の表と裏のトランジスタへのワード線接続がキャパシタ７２の上方で交差するところにトレンチ上部酸化物（ＴＴＯ）が提供されることが好ましい。ゲート接続は窒化物（ＮＩＴ）で覆われ、パシベーション層（例えばＴＥＯＳ）が提供されることが好ましい。
【００３３】
これらの好ましいフィーチャはいずれも、本発明の実施または理解にとって重要ではない。しかし、本発明のこの実施形態の価値ある効果の理解にとって、集積回路のデザイン・ルール下の最小リソグラフィック・フィーチャ・サイズとすることができるスペーシングでトランジスタが形成されることを認識することは重要である。したがって、本発明に基づく接続の製造方法は、最大限に密集した構造中の所望の位置に適用することができる。さらに、ＤＲＡＭセルの領域７０中に金属ビット線接続が無いことは、本発明、ならびにビット線に本来接続されていなかったメモリの冗長区画の使用によって修復することができるビット線の中断を表すことに留意されたい。さらに、ソース拡散Ｓは任意選択であるが、少なくとも、これを回避するためには余分のマスキング段階が必要となる可能性があるため、機能を持たない場合であってもあったほうが好ましいことを理解されたい。（トレンチ・ポリシリコン７２'は、ストラップ拡散７４の上にある拡散Ｄを介して接触され、この接触は、第１の実施形態のアンチヒューズの内側電極に直接に着地する。）これはさらに、図１５の紙面の表と裏のビット線セグメントに接続する役目を果たすこともできる。
【００３４】
図１５にさらに示すように、パシベーション層には、接続を形成する位置に開口が設けられている。図１６に示すように、パシベーション層（例えば上部窒化層８０）およびトランジスタのゲートの側面に形成された窒化物側壁スペーサ７６をハード・マスクとして使用して、シリコン活性デバイス層１４をバック酸化物１２までエッチングする。次いでさらに、図１７に示すように、窒化物または複合（例えば成長させた酸化物を窒化物が覆う）側壁／カラー９０を、既存の窒化物側壁スペーサの上および活性デバイス・シリコン層１４を貫通するバイアの内部に発達させる。次いで、バック酸化物（ＢＯＸ）１２を貫通しバルク・シリコン層１０に達するバイアをエッチングする。このバイアは、パシベーション層の表面からバルク・シリコン層まで延び、これにドープしたポリシリコンを充てんして、図１８の１００に示す接続を完成させることができる。
【００３５】
動作電圧、またはキャパシタ構造７２のプログラミングに対する電圧での絶縁破壊に対する耐性があり（このようなプログラミング向けの設備が望まれる場合）、ドープされたポリシリコン充てん物１００の十分な導電率と両立する厚さを有するスペーサ／カラー９０を提供することが非常に好ましい。すなわち、側壁／カラー９０の厚さを厚くすると接続１００の断面積は小さくなり、断面積の低減による抵抗の増大は、側壁の厚さを適当に限定しない限り、ドーパント補償を増大させても必ずしも補償されない。このようにして、構造中の他の場所で絶縁破壊を引き起こすことなく、キャパシタ誘電体の絶縁破壊を達成することができる。
【００３６】
（この点に関して、図２〜１２の導体は、「プログラマブル」および「非プログラマブル」として識別され、一方で導体１００は、いったん形成されれば非プログラマブルであるが、その位置および形成を選択的に選ぶことができるという意味でプログラマブルであることに留意されたい。キャパシタ構造７２も（これとは別に）、誘電体への意図的な損傷によってプログラミングされない限り、キャパシタとして使用することもできるプログラマブル導体４２（図１３）と同じようにプログラマブルである。）
【００３７】
この構造は、いくつかの方法で使用することができる。適当な分離が提供される場合、キャパシタ７０を２端子デバイスとして読むことができる。この接続を使用して、例えばビット線を修復し、あるいは冗長デバイスを接続して、限界にある、または作動不能のデバイスの代わりに使用することもできる。さらに、キャパシタの両方の電極が使用可能であるため、過電圧によってキャパシタ誘電体に損傷を与えて、アンチヒューズをプログラミングすることができる。その他の使用およびそれらを収容するための補助的構造は、本開示を検討した当業者には明白であろう。いずれにしても、本発明のこの第２の実施形態に基づく接続は潜在的に、最小リソグラフィック・フィーチャ・サイズの間隔で配置されたフィーチャを含む集積回路中の任意の位置に配置することができるサイズであり、間にこの接続を配置するデバイスまたは構造を含む集積回路の製造の任意の段階で形成することができる。
【００３８】
したがって、本発明の第２の実施形態は本発明の第１の実施形態に対して完全に相補的であり、この２つの実施形態は、ウエハ処理およびチップ製造の任意の段階で集積回路の任意の部分を修復することを可能にする。第１の実施形態のプロセスは、集積回路の残り部分の熱収支に対して一切影響を与えず、熱収支に対する第２の実施形態の影響は、低温プロセスを適当に選択することによって最小化することができる。
【００３９】
以上のことから、本発明が、非常に狭い間隔で配置されたその他の構造間の隙間に自己整合的に形成することができる、集積回路設計の最小リソグラフィック・フィーチャ・サイズよりも潜在的に小さい、小さなフットプリント・サイズのアンチヒューズ構造を提供することが分かる。本発明に基づくアンチヒューズは、低い電圧および電流でプログラミングすることができ、他の構造から熱的に分離することができる。そのため、プログラミングに付随する熱が集積回路のその他の構造に影響を及ぼさない。以上に開示した実施形態の相補性は、集積回路の供用後の期間を含む任意の製造段階で回路を修復するためのアンチヒューズおよび設計変更構造を提供する。
【００４０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４１】
（１）第１の半導体層および選択的にドープされた第２の半導体層を含み、前記第１の半導体層が絶縁体によって前記第２の半導体層から分離された積層基板上に形成されたアンチヒューズ構造であって、
前記第１の半導体層から前記第２の半導体層中に延び、自体と前記第２の半導体層の間に置かれたプログラマブル手段を有する第１の導体と、
前記第１の半導体層の表面から前記第２の半導体層の表面に延びる第２の導体と、
前記第１の導体と前記第２の導体のうちの少なくとも一方を取り囲む絶縁カラーと
を備えるアンチヒューズ構造。
（２）前記プログラマブル手段が、前記カラーの厚さよりも薄い、薄い誘電層である、上記（１）に記載のアンチヒューズ構造。
（３）前記第２の半導体層、前記薄い誘電層および前記第１の導体がキャパシタ構造を形成する、上記（２）に記載のアンチヒューズ構造。
（４）前記第２の導体が、前記第１の半導体層上に形成された構造の側面に形成された側壁スペーサ間に形成された、上記（１）に記載のアンチヒューズ構造。
（５）アンチヒューズ構造を取り囲む前記第１の半導体層の領域を前記第１の半導体層の他の領域から分離する手段をさらに含む、上記（１）に記載のアンチヒューズ構造。
（６）前記分離手段の内部の前記第１の半導体層が前記第１の導体よりも窪んでいる、上記（５）に記載のアンチヒューズ構造。
（７）前記第２の導体から位置的に離れたコンタクト・パッドと、
前記第２の導体を前記コンタクト・パッドに接続する手段
をさらに含む、上記（６）に記載のアンチヒューズ構造。
（８）第１の半導体層および選択的にドープされた第２の半導体層を含み、前記第１の半導体層が絶縁体によって前記第２の半導体層から分離された積層基板上に形成されたアンチヒューズ構造を含む集積回路であって、前記アンチヒューズ構造が、
前記第１の半導体層から前記第２の半導体層中に延び、自体と前記第２の半導体層の間に置かれたプログラマブル手段を有する第１の導体と、
前記第１の半導体層の表面から前記第２の半導体層の表面に延びる第２の導体と、
前記第１の導体と前記第２の導体のうちの少なくとも一方を取り囲む絶縁カラーと
を備える集積回路。
（９）前記プログラマブル手段が、前記カラーの厚さよりも薄い、薄い誘電層である、上記（８）に記載の集積回路。
（１０）前記第２の半導体層、前記薄い誘電層および前記第１の導体がキャパシタ構造を形成する、上記（９）に記載の集積回路。
（１１）前記第２の導体が、前記第１の半導体層上に形成された構造の側面に形成された側壁スペーサ間に形成された、上記（８）に記載の集積回路。
（１２）アンチヒューズを取り囲む前記第１の半導体層の領域を前記第１の半導体層の他の領域から分離する手段をさらに含む、上記（８）に記載の集積回路。
（１３）前記分離手段の内部の前記第１の半導体層が前記第１の導体よりも窪んでいる、上記（１２）に記載の集積回路。
（１４）前記第２の導体から位置的に離れたコンタクト・パッドと、
前記第２の導体を前記コンタクト・パッドに接続する手段
をさらに含む、上記（１３）に記載の集積回路。
（１５）絶縁層によって分離された第１および第２の半導体層を含む積層基板中に半導体デバイスを製造する方法であって、
前記第１の半導体層および前記絶縁層中に、前記第２の半導体層に達する第１の開口を形成する段階と、
前記第１の半導体層および前記絶縁層中に、前記第２の半導体層中まで延びる第２の開口を形成する段階と、
前記第２の開口中に薄い絶縁体を形成する段階と、
前記第１の開口と前記第２の開口のうちの一方の一部分に厚い絶縁体カラーを形成する段階と、
前記第１および第２の開口中に導体を形成する段階と
を含む方法。
（１６）前記第１の半導体層と前記第２の半導体層を前記第２の開口中の導電性側壁を用いて接続する段階をさらに含む、上記（１５）に記載の方法。
（１７）前記第２の開口が、側壁スペーサ間に自己整合的に形成される、上記（１５）に記載の方法。
（１８）前記薄い絶縁体に損傷を与える段階をさらに含む、上記（１５）に記載の方法。
（１９）バルク層、前記バルク層上の誘電層、および前記誘電層上のデバイス層を有する基板と、
前記デバイス層および前記誘電層を貫通して前記バルク層中に形成されたトレンチと
を備え、前記トレンチが、
第１の厚さを有する絶縁体によって覆われた前記バルク層中の底面および側壁と、
前記誘電体およびデバイス層によって形成された側壁部分と、
前記第１の厚さよりも厚い第２の厚さを有し、前記デバイス層によって形成された前記側壁部分を少なくとも覆う絶縁体と
を含み、
前記トレンチが、その中の前記第１の厚さを有する前記絶縁体の上に少なくとも配置された導電材料をさらに有し、
さらに、
前記導電材料への第１の電気コンタクトおよび前記バルク層への第２の電気コンタクトと
を備える装置。
（２０）前記第１および第２のコンタクトに結合され、前記導電材料と前記バルク層との間に、前記第１の厚さを有する前記絶縁体を介してそれらを短絡するのに十分な電圧を提供する電圧端子をさらに備える、上記（１９）に記載の装置。（２１）前記バルク層と前記デバイス層の前記トレンチに近い領域とが、前記誘電層および前記第２の厚さを有する前記絶縁体によって互いに電気的に分離された、上記（２０）に記載の装置。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の一製造段階を示す断面図である。
【図２】本発明の第１の実施形態の図１に続く製造段階を示す断面図である。
【図３】本発明の第１の実施形態の図２に続く製造段階を示す断面図である。
【図４】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す図である。
【図５】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図４に続く図である。
【図６】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図５に続く図である。
【図７】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図６に続く図である。
【図８】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図７に続く図である。
【図９】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図８に続く図である。
【図１０】図３に示した段階と図１１に示した段階の間のコンタクトおよび分離構造の形成の詳細を示す、図９に続く図である。
【図１１】本発明の第１の実施形態の図３に続く製造段階を示す断面図である。
【図１２】本発明の第１の実施形態の図１１に続く製造段階を示す断面図である。
【図１３】コンタクトの形成を示す図である。
【図１４】本発明に基づくアンチヒューズ／分離構造の平面図である。
【図１５】本発明の第２の実施形態の一製造段階を示す断面図である。
【図１６】本発明の第２の実施形態の図１５に続く製造段階を示す断面図である。
【図１７】本発明の第２の実施形態の図１６に続く製造段階を示す断面図である。
【図１８】本発明の第２の実施形態の図１７に続く製造段階を示す断面図である。
【符号の説明】
１０  バルク・シリコン層
１２  バック酸化物
１４  活性デバイス層
１６  窒化層
１８  酸化層
２０  開口、ＣＶＤ酸化物
２２  導電性側壁スペーサ
３０  ホウケイ酸ガラス（ＢＳＧ）層
３２  フォトレジスト層
３４  薄い誘電層
３８  厚いカラー酸化物
４０  浅いトレンチ分離（ＳＴＩ）構造
４２  プログラマブル導体
５０  金属コンタクト
６０  活性デバイス層
７２  トレンチ・ポリシリコン
７２'  トレンチ・ポリシリコン
７４  拡散ストラップ
７６  窒化物側壁スペーサ
８０  上部窒化層
９０  側壁スペーサ／カラー
１００  導体
【図１】
0003968745.tif 000002
【図２】
0003968745.tif 000003
【図３】
0003968745.tif 000004
【図４】
0003968745.tif 000005
【図５】
0003968745.tif 000006
【図６】
0003968745.tif 000007
【図７】
0003968745.tif 000008
【図８】
0003968745.tif 000009
【図９】
0003968745.tif 000010
【図１０】
0003968745.tif 000011
【図１１】
0003968745.tif 000012
【図１２】
0003968745.tif 000013
【図１３】
0003968745.tif 000014
【図１４】
0003968745.tif 000015
【図１５】
0003968745.tif 000016
【図１６】
0003968745.tif 000017
【図１７】
0003968745.tif 000018
【図１８】
0003968745.tif 000019