(57)【特許請求の範囲】
【請求項１】
ソースを回路の入力端に接続した第１のＮ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ゲートを回路の入力端に接続し、ドレインを前記第１のＮ型ＭＯＳトランジスタのゲートに接続した第２のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインを前記第１のＮ型ＭＯＳトランジスタのドレインに接続した第１のＰ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ドレインを前記第２のＮ型ＭＯＳトランジスタのドレインに接続した第２のＰ型ＭＯＳトランジスタと、
入力を前記第１のＰ型ＭＯＳトランジスタのドレインに接続し、出力を回路の出力端としたインバータと、
出力を前記第２のＰ型ＭＯＳトランジスタのゲートに接続した電圧調整部とを備え、
前記電圧調整部は、電源電位より所定の値だけ低い電位を出力することを特徴とする電流センスアンプ。
【請求項２】
第１のＰ型ＭＯＳトランジスタのゲートの接続先を、接地電位に代えて電圧調整部の出力としたことを特徴とする請求項１記載の電流センスアンプ。
【請求項３】
ソースを接地電位に接続し、ゲートを回路の入力端に接続したＮ型ＭＯＳトランジスタＭ１と、
ソースを電源電位に接続し、ドレインを前記Ｎ型ＭＯＳトランジスタＭ１のドレインに接続したＰ型ＭＯＳトランジスタＭ２と、
出力を前記Ｐ型ＭＯＳトランジスタＭ２のゲートに接続した電圧調整部と、ソースを回路の入力端に接続し、ゲートを前記Ｐ型ＭＯＳトランジスタＭ２のドレインに接続した、Ｎ型ＭＯＳトランジスタＭ３（０）と、
ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインを前記Ｎ型ＭＯＳトランジスタＭ３（０）のドレインに接続した、Ｐ型ＭＯＳトランジスタＭ４（０）と、
入力を前記Ｐ型ＭＯＳトランジスタＭ４（０）のドレインに接続したインバータＸ１（０）と、
入力を前記インバータＸ１（０）の出力に接続し、出力を第１の回路の出力端とし、閾値電圧を前記インバータＸ１（０）より高く設定したインバータＸ２（０）と、
ｎ個（ｎは正の整数、以下同様）のＮ型ＭＯＳトランジスタＭ５（１）からＭ５（ｎ）と、
ｎ個のＮ型ＭＯＳトランジスタＭ３（１）からＭ３（ｎ）と、
ｎ個のＰ型ＭＯＳトランジスタＭ４（１）からＭ４（ｎ）と、
ｎ個のインバータＸ１（１）からＸ１（ｎ）と、
ｎ個のインバータＸ２（１）からＸ２（ｎ）とを備え、
１≦ｍ≦ｎなる整数ｍについて、前記Ｎ型ＭＯＳトランジスタＭ５（ｍ）は、ソースを回路の入力端に接続し、ゲートを前記インバータＸ１（ｍ−１）の出力に接続し、前記Ｎ型ＭＯＳトランジスタＭ３（ｍ）は、ソースを前記Ｎ型ＭＯＳトランジスタＭ５（ｍ）のドレインに接続し、ゲートを前記Ｐ型ＭＯＳトランジスタＭ２のドレインに接続し、前記Ｐ型ＭＯＳトランジスタＭ４（ｍ）は、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインを前記Ｎ型ＭＯＳトランジスタＭ３（ｍ）のドレインに接続し、前記インバータＸ１（ｍ）は、入力を前記Ｐ型ＭＯＳトランジスタＭ４（ｍ）のドレインに接続し、前記インバータＸ２（ｍ）は、入力を前記インバータＸ１（ｍ）の出力に接続し、出力を第（ｍ＋１）の回路の出力端とし、前記電圧調整部は、電源電位より所定の値だけ低い電位を出力することを特徴とする電流センスアンプ。
【請求項４】
Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｎ）のゲートの接続先を、接地電位に代えて電圧調整部の出力としたことを特徴とする請求項３記載の電流センスアンプ。
【請求項５】
アノードを電源電位に接続した１個または複数の同じ向きに直列に接続されたダイオードと、
一端を接地電位に接続し、他端を前記ダイオードのカソードに接続した抵抗体とを備え、
前記ダイオードのカソードを出力とする構成の電圧調整部を有する請求項１〜４の何れかに４記載の電流センスアンプ。
【請求項６】
ダイオードをドレインとゲートを接続したＭＯＳトランジスタに置き換えて構成した請求項５記載の電流センスアンプ。
【請求項７】
ソースを接地電位に接続したＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを前記Ｎ型ＭＯＳトランジスタのドレインに接続したＰ型ＭＯＳトランジスタと、
出力を前記Ｎ型ＭＯＳトランジスタのゲートに接続した電圧発生部とを備え、前記Ｐ型ＭＯＳトランジスタのドレインを出力とする構成の電圧調整部を有する請求項１〜４の何れかに記載の電流センスアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流センスアンプに関し、特に不揮発性半導体メモリ装置のメモリセルの電流を検出するための電流センスアンプに関するものである。
【０００２】
【従来の技術】
図５は、従来の電流センスアンプの一構成例を示している。
【０００３】
図５において、Ｍ１はＮ型ＭＯＳトランジスタであり、ソースを接地電位に接続し、ゲートを回路の入力端Ｎ１に接続している。Ｍ２はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１のドレインに接続している。Ｍ３はＮ型ＭＯＳトランジスタであり、ソースを回路の入力端Ｎ１に接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続している。Ｍ４はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３のドレインに接続している。Ｘ１はインバータであり、その入力をＰ型ＭＯＳトランジスタＭ４のドレインに接続し、出力を回路の出力端としている。Ｍ６はフローティングゲート型ＭＯＳトランジスタのメモリセルであり、その閾値電圧を操作することにより、電流を流す状態と流さない状態の２つの状態を用いることで記憶を実現している。Ｍ７はビット線選択ゲートトランジスタである。
【０００４】
ここで、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ２は、入力を回路の入力端Ｎ１に接続し、出力をＮ型ＭＯＳトランジスタＭ３のゲートに接続したインバータＸ３を構成している。
【０００５】
上記構成の従来の電流センスアンプでは、入力端Ｎ１の電位に応じて、インバータＸ３の出力がＮ型ＭＯＳトランジスタＭ３を制御し、それにより入力端Ｎ１の電位が制御される。即ち、入力端Ｎ１の電位がインバータＸ３の閾値電位より低い場合、インバータＸ３は「Ｈ」レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３がオンされ、入力端Ｎ１はチャージされる。また、入力端Ｎ１の電位がインバータＸ３の閾値電位より高い場合、インバータＸ３は「Ｌ］レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３がオフされ、チャージを停止する。従って、インバータＸ３は、入力端Ｎ１の電位をインバータＸ３の閾値電圧にクランプする役割を持っている。
【０００６】
上記の働きにより入力端Ｎ１の電位が保持されると、メモリセルが電流を流す状態に記録さている場合、メモリセルの電流は、Ｐ型ＭＯＳトランジスタＭ４より、Ｎ型トランジスタＭ３を通して流れ、このときＰ型ＭＯＳトランジスタＭ４のドレイン電流とソース−ドレイン間電圧の特性に従って、Ｐ型ＭＯＳトランジスタのドレインの電位は電源電位より低くなり、インバータＸ１により回路の出力端Ｎ２には「Ｈ］レベルが出力される。また、メモリセルが電流を流さない状態に記録されている場合、Ｐ型ＭＯＳトランジスタのドレインの電位は電源電位でり、インバータＸ１によって回路の出力端には「Ｌ」レベルが出力される。
【０００７】
【発明が解決しようとする課題】
従来の電流センスアンプでは、電源電圧に応じてインバータの閾値電位が変化するためにビット線電位（回路の入力端の電位）が変化する。それにより、高い電源電圧に関しては、ビット線電位が高くなり、メモリセルにディスターブを起こす場合があり、信頼性上問題が生じる。また、低い電源電圧に関しては、ビット線電位が低くなり、メモリセルの電流が減少するために、電流検出できなくなり正確なデータの読取りができなくなる問題がある。また、従来の電流センスアンプでは、メモリセルの電流が所定の電流量を越えているかどうかの２状態を検出するもので、多状態（３状態以上）に記録されたメモリセルには対応していない。
【０００８】
【課題を解決するための手段】
上記ビット線電位が電源電圧に依存する課題を解決するために、本発明の電流センスアンプは、電源電位より所定の値だけ低い電位を出力する電圧調整部を設けることによりインバータの閾値電圧を電源電圧に依存しない構成にしたものである。
【０００９】
上記多状態に記録されたメモリセルの電流検出の課題を解決するために、本発明の電流センスアンプは、電流検出部を複数設置し、その中に前段の電流検出部の出力を受けスイッチング動作するトランジスタを設けることにより、入力電流に対応して検出レベルが変化するものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図４を用いて説明する。
【００１１】
（実施の形態１）
図１は本発明の第１の実施の形態を示す電流センスアンプの回路図である。図１において、Ｍ１はＮ型ＭＯＳトランジスタであり、ソースを接地電位に接続し、ゲートを回路の入力端Ｎ１に接続している。Ｍ２はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１のドレインに接続している。１０は電圧調整部であり、出力をＰ型ＭＯＳトランジスタＭ２のゲートに接続している。ここで、電圧調整部１０は、電源電圧より所定の値だけ低い電位を出力する。Ｍ６はフローティングゲート型ＭＯＳトランジスタのメモリセルである。Ｍ７はビット線選択ゲートトランジスタである。Ｍ３（０）はＮ型ＭＯＳトランジスタであり、ソースを回路の入力端に接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続している。Ｍ４（０）はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３（０）のドレインに接続している。Ｘ１（０）はインバータであり、入力をＰ型ＭＯＳトランジスタＭ４（０）のドレインに接続している。Ｘ２（０）はインバータであり、入力をインバータＸ１（０）の出力に接続し、出力を回路の出力端Ｎ２１とする。Ｘ３はインバータであり、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ２より構成され、入力を回路の入力端Ｎ１に接続し、出力をＮ型ＭＯＳトランジスタＭ３（０）のゲートに接続している。Ｍ３（１）からＭ３（ｎ）はＮ型ＭＯＳトランジスタであり、Ｍ４（１）からＭ４（ｎ）はＰ型ＭＯＳトランジスタであり、Ｘ１（１）からＸ１（ｎ）はインバータであり、Ｘ２（１）からＸ２（ｎ）はインバータである。
【００１２】
ここで、１≦ｍ≦ｎなる整数について、Ｎ型ＭＯＳトランジスタＭ５（ｍ）は、ソースを回路の入力端に接続し、ゲートをインバータＸ１（ｍ−１）の出力に接続し、Ｎ型ＭＯＳトランジスタＭ３（ｍ）は、ソースをＮ型ＭＯＳトランジスタＭ５（ｍ）のドレインに接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続し、Ｐ型ＭＯＳトランジスタＭ４（ｍ）は、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３（ｍ）のドレインに接続し、インバータＸ１（ｍ）は、入力をＰ型ＭＯＳトランジスタＭ４（ｍ）のドレインに接続し、インバータＸ２（ｍ）は、入力をインバータＸ１（ｍ）の出力に接続し、出力を回路の出力端Ｎ２（ｍ＋１）とする。
【００１３】
以上のように構成された電流センスアンプについて、以下、その動作を説明する。なお、メモリセルＭ６は予め選択された状態にある。即ちビット線選択ゲートＭ７はオンされているとする。インバータＸ３は回路の入力端Ｎ１の電位に応じて、Ｎ型ＭＯＳトランジスタＭ３及び、Ｎ型ＭＯＳトランジスタＭ３（０）からＭ３（ｎ）を制御し、それにより入力端Ｎ１の電位が制御される。即ち、入力端Ｎ１の電位がインバータＸ３の閾値電位より低い場合、インバータＸ３は「Ｈ」レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３及びＮ型ＭＯＳトランジスタＭ３（０）からＭ３（ｎ）がオンされ、入力端Ｎ１はチャージされる。また、入力端Ｎ１の電位がインバータＸ３の閾値電位より高い場合、インバータＸ３は「Ｌ］レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３及びＮ型ＭＯＳトランジスタＭ３（０）からＭ３（ｎ）がオフされ、チャージを停止する。従って、インバータＸ３は、入力端Ｎ１の電位をインバータＸ３の閾値電圧にクランプする役割を持っている。電圧調整部１０は、Ｐ型ＭＯＳトランジスタＭ２のゲートに電源電位より所定の値だけ低い電位を与えており、Ｐ型ＭＯＳトランジスタＭ２のソース−ゲート間電圧は、電源電圧に依らず一定である。よって、インバータＸ３内で負荷としての役割をもつＰ型ＭＯＳトランジスタＭ２による負荷特性は電源電圧に依存せず、インバータＸ３の閾値電圧を電源電圧に対して一定に保っている。以上から本実施の形態の構成によると、回路の入力端の電位（ビット線電位）が電源電圧に依存せず一定に保持される効果が得られる。
【００１４】
上記の動作により入力端Ｎ１の電位（ビット線電位）が保持されると、メモリセルＭ６が電流を流さない状態に記録されている場合、Ｐ型ＭＯＳトランジスタＭ４（０）のドレインの電位は電源電位であり、インバータＸ１（０）より「Ｌ」レベルが出力され、Ｎ型ＭＯＳトランジスタＭ５（１）をオフにする。このときＰ型ＭＯＳトランジスタＭ４（１）のドレインの電位は電源電位であり、インバータＸ１（１）より「Ｌ」レベルが出力され、Ｎ型ＭＯＳトランジスタＭ５（２）をオフにする。同様にして、後のＮ型ＭＯＳトランジスタＭ５（３）からＭ５（ｎ）すべてがオフになる。よって回路の出力端Ｎ２１からＮ２（ｎ＋１）には「Ｈ」レベルが出力される。
【００１５】
次に、メモリセルＭ６が電流をながす状態に記録されている場合、メモリセルＭ６の電流は、まずＮ型ＭＯＳトランジスタＭ３（０）を通して、Ｐ型ＭＯＳトランジスタＭ４（０）より流れる。Ｐ型ＭＯＳトランジスタＭ４（０）が飽和し、ドレインの電位は下がり、インバータＸ１（０）の出力が「Ｈ」レベルとなり、Ｎ型ＭＯＳトランジスタＭ５（１）をオンにし、Ｎ型ＭＯＳトランジスタＭ５（１）、Ｍ３（１）を通して、Ｐ型ＭＯＳトランジスタＭ４（１）より電流が流れ込む。これによりメモリセルＭ６の電流はＰ型ＭＯＳトランジスタＭ４（０）及びＭ４（１）より流れる。ここで、メモリセルＭ６の電流がＰ型ＭＯＳトランジスタＭ４（０）、Ｍ４（１）の飽和電流の総和より少ない場合は、Ｐ型ＭＯＳトランジスタＭ４（１）のドレインの電位はインバータＸ１（１）を反転させるまでは低下せず、インバータＸ１（１）の出力は「Ｌ」レベルであり、後のインバータＸ１（２）からＸ１（ｎ）の出力もまた「Ｌ」レベルである。よって、回路の出力端Ｎ２１には「Ｌ」レベル、出力端Ｎ２２からＮ２（ｎ＋１）には「Ｈ」レベルが出力される。また、メモリセルＭ６の電流がＰ型ＭＯＳトランジスタＭ４（０）、Ｍ４（１）の飽和電流の総和より多い場合は、Ｐ型ＭＯＳトランジスタＭ４（１）のドレインの電位は下がり、インバータＸ１（１）の出力は「Ｈ」レベルとなり、Ｎ型ＭＯＳトランジスタＭ５（２）はオンし、Ｎ型ＭＯＳトランジスタＭ５（２）、Ｍ３（２）を通して、Ｐ型ＭＯＳトランジスタＭ４（２）より電流が流れ込む。同様にして、メモリセルＭ６の電流がＰ型ＭＯＳトランジスタＭ４（０）からＭ４（ｍ）の飽和電流の総和より少なくなるまで、Ｎ型ＭＯＳトランジスタＭ５（１）からＭ５（ｍ）はオンされる。従って、回路の出力端Ｎ２１からＮ２（ｍ）には「Ｌ」レベルが、出力端Ｎ２（ｍ＋１）からＮ２（ｎ＋１）には「Ｈ」レベルが出力される。
【００１６】
以上から本実施の形態の構成によると、多状態の（複数以上の異なる閾値電圧、つまり電流量を各状態に対応させた）メモリセルに関して、Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｍ）の飽和電流の総和をメモリセルの隣接する状態の電流量の間に設定することにより記録されたデータの読み出しが可能となる。
【００１７】
なお、電圧調整部１０として、図２に示した回路を利用するこができる。
図２は本発明の実施の形態における電圧調整部の回路図である。図２において、１０１ａから１０１ｎは１個または複数のダイオードであり、複数の場合それらは同じ向きに直列に接続し、一端（アノード）を電源電位に接続している。１０２は抵抗体であり、一端を接地電位に接続し、他端を前記ダイオードの他端（カソード）に接続し、このノードを回路の出力端としている。また、前記ダイオードをドレインとゲートを接続したＭＯＳトランジスタに置き換えて構成してもよい。
【００１８】
本回路では、ダイオード１０１より抵抗体１０２に電流が流れ、各ダイオードにおいての電圧降下はほぼ一定であるため、回路の出力にはダイオードの個数に見合った値だけ電源電位より低い電位が出力される。
【００１９】
また、電圧調整部１０として、図３に示した回路を利用するこができる。
図３は本発明の実施の形態における電圧調整部の回路図である。図３において、１０３はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートとドレインを接続し、このノードを回路の出力端としている。１０４はＮ型ＭＯＳトランジスタであり、ソースを接地電位に接続し、ドレインをＰ型ＭＯＳトランジスタ１０３のドレインに接続している。１０５は電圧発生回路であり、出力をＮ型ＭＯＳトランジスタ１０４のゲートに接続している。ここで電圧発生回路１０は所定の定常電位を出力する。
【００２０】
Ｎ型ＭＯＳトランジスタ１０４は、ゲートに一定の電圧が加えられているため、定電流源として働き、Ｐ型ＭＯＳトランジスタ１０３には電源電圧に関わらずに一定の電流か流れる。それにより、Ｐ型ＭＯＳトランジスタ１０３のソース−ゲート間電圧は一定に保たれ、回路の出力端には、電源電位より所定の値だけ低い電位が出力される。
【００２１】
（実施の形態２）
以下、本発明の第２の実施例について、図面を参照しながら説明する。
【００２２】
図４は本発明の第２の実施の形態を示す電流センスアンプの回路図である。図４において、Ｍ１はＮ型ＭＯＳトランジスタであり、ソースを接地電位に接続し、ゲートを回路の入力端Ｎ１に接続している。Ｍ２はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１のドレインに接続している。１０は電圧調整部であり、出力をＰ型ＭＯＳトランジスタＭ２のゲートに接続している。ここで、電圧調整部１０は、電源電圧より所定の値だけ低い電位を出力する。Ｍ３（０）はＮ型ＭＯＳトランジスタであり、ソースを回路の入力端に接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続している。Ｍ４（０）はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３（０）のドレインに接続している。Ｘ１（０）はインバータであり、入力をＰ型ＭＯＳトランジスタＭ４（０）のドレインに接続している。Ｘ２（０）はインバータであり、入力をインバータＸ１（０）の出力に接続し、出力を回路の出力端Ｎ２１とする。Ｍ３（１）からＭ３（ｎ）はＮ型ＭＯＳトランジスタであり、Ｍ４（１）からＭ４（ｎ）はＰ型ＭＯＳトランジスタであり、Ｘ１（１）からＸ１（ｎ）はインバータであり、Ｘ２（１）からＸ２（ｎ）はインバータである。ここで、１≦ｍ≦ｎなる整数ｍについて、Ｎ型ＭＯＳトランジスタＭ５（ｍ）は、ソースを回路の入力端に接続し、ゲートをインバータＸ１（ｍ−１）の出力に接続し、Ｎ型ＭＯＳトランジスタＭ３（ｍ）は、ソースをＮ型ＭＯＳトランジスタＭ５（ｍ）のドレインに接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続し、Ｐ型ＭＯＳトランジスタＭ４（ｍ）は、ソースを電源電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３（ｍ）のドレインに接続し、インバータＸ１（ｍ）は、入力をＰ型ＭＯＳトランジスタＭ４（ｍ）のドレインに接続し、インバータＸ２（ｍ）は、入力をインバータＸ１（ｍ）の出力に接続し、出力を回路の出力端Ｎ２（ｍ＋１）とする。
【００２３】
以上は図１の構成と同様なものである。図１の構成と異なるのは、Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｎ）の各ゲートに接続していた接地電位を電圧調整部１０の出力に置き換えた点である。
【００２４】
以上のように構成された電流センスアンプについて、以下、その動作を実施の形態１と異なる部分についてのみ説明する。
【００２５】
Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｎ）のゲートには、電圧調整回路１０より電源電位より所定の値だけ低い電位が加えられているため、Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｎ）のソース−ゲート間電圧は、電源電圧に依存せず一定である。従って、Ｐ型ＭＯＳトランジスタＭ４（０）からＭ４（ｎ）の各飽和電流量は電源電圧に対して一定である。以上から本実施の形態の構成によると、実施の形態１で述べた効果に加え、電流検知レベルが電源電圧に依存しない、電流センスが可能となる。
【００２６】
【発明の効果】
以上の説明の通り本発明は、電源電位より所定の値だけ低い電位を出力する電圧調整部を設けることにより、電源電圧に対して、ビット線電位が一定に保たれ、高い電源電圧が加えられた場合にメモリセルに加わるドレイン電圧を抑えると共に、動作範囲を広くする、効果がある。
【００２７】
また、電流検出部を複数設置し、その中に前段の出力を受けスイッチ動作するトランジスタを設けることにより、３状態以上の多状態に記録されたメモリセルの読み出しを可能にする効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における電流センスアンプの回路図
【図２】本発明の実施の形態における電圧調整部の回路図
【図３】本発明の実施の形態における電圧調整部の回路図
【図４】本発明の第２の実施の形態における電流センスアンプの回路図
【図５】従来の電流センスアンプの回路図
【符号の説明】
Ｍ１，Ｍ３，Ｍ５  Ｎ型ＭＯＳトランジスタ
Ｍ３（０）〜Ｍ３（ｎ），Ｍ５（０）〜Ｍ５（ｎ）  Ｎ型ＭＯＳトランジスタ
Ｍ２，Ｍ４  Ｐ型ＭＯＳトランジスタ
Ｍ４（０）〜Ｍ４（ｎ）  Ｐ型ＭＯＳトランジスタ
Ｘ１（０）〜Ｘ１（ｎ），Ｘ２（０）〜Ｘ２（ｎ），Ｘ３  インバータ
１０  電圧調整部
１０１ａ〜１０１ｎ  ダイオード
１０２  抵抗体
１０３  Ｐ型ＭＯＳトランジスタ
１０４  Ｎ型ＭＯＳトランジスタ
１０５  電圧発生回路
Ｎ１  回路の入力端
Ｎ２，Ｎ２１〜Ｎ２（ｎ＋１）  回路の出力端
【図１】
0003932576.tif 000002
【図２】
0003932576.tif 000003
【図３】
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【図４】
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【図５】
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