(57)【特許請求の範囲】
【請求項１】
基板上にそれぞれ層間絶縁膜を介して３層以上の金属配線層を形成した半導体集積回路において、
最上金属配線層はボンディングパッドを含み、
中間金属配線層は、前記ボンディングパッドの直下に配置されてボンディング時の衝撃を吸収し、かつ電気的に絶縁された島状の第１衝撃吸収部、および前記第１衝撃吸収部と分離して前記ボンディングパッドの直下に配置された第１配線接続部を含み、
最下金属配線層は、前記第１衝撃吸収部の直下に配置されてボンディング時の衝撃を吸収する第２衝撃吸収部、および前記第２衝撃吸収部と分離して前記ボンディングパッドの直下に配置された第２配線接続部を含み、
前記中間金属配線層および前記最下金属配線層をそれぞれ平坦化された層間絶縁膜の上面に形成し、
前記基板に保護回路を構成する保護素子を形成し、前記保護素子と前記最上金属配線層とを前記第２衝撃吸収部、前記第２配線接続部および前記第１配線接続部を介して順次接続したことを特徴とする、半導体集積回路。
【請求項２】
前記中間金属配線層および前記最下金属配線層はアルミニウムおよび銅のいずれかからなる、請求項１記載の半導体集積回路。
【請求項３】
前記保護素子は、第１保護抵抗用配線、第２保護抵抗用配線、第１ＰＮ接合ダイオードおよび第２ＰＮ接合ダイオードを含み、
前記第１保護抵抗用配線の一端は前記第２配線接続部と、前記第１保護抵抗用配線の他端は前記第２保護抵抗用配線の一端および第２衝撃吸収部と、前記第２保護抵抗用配線の他端は内部回路とそれぞれ接続され、
前記第１ＰＮ接合ダイオードのカソードは電源電位である第１電源配線と、前記第１ＰＮ接合ダイオードのアノードは第２衝撃吸収部を介して前記第２ＰＮ接合ダイオードのカソードと、第２ＰＮ接合ダイオードのアノードは接地電位である第２電源配線とそれぞれ接続され、
前記ボンディングパッドにサージ電流が供給されたとき、前記サージ電流は前記第２配線接続部から前記第１保護抵抗用配線および前記第２衝撃吸収部に流れ、前記第１ＰＮ接合ダイオードまたは前記第２ＰＮ接合ダイオードのいずれか一方を導通させて、前記第１電源配線または前記第２電源配線のいずれか一方に流れる、請求項１または２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体集積回路に関し、特にたとえば基板上にそれぞれ層間絶縁層を介して３層以上の配線層を形成した、半導体集積回路に関する。
【０００２】
【従来の技術】
図５に示すこの種の従来の半導体集積回路１では、内部回路の周辺部に入力部２が設けられ、この入力部２にボンディングパッド３と入力保護回路４とが平面的に配置される。入力保護回路４は、図６の等価回路図に示すように、保護ダイオード５ａおよび５ｂならびに保護抵抗６ａおよび６ｂによって構成され、保護抵抗６ａにボンディングパッド３が接続され、保護抵抗６ｂに図示しない内部回路が接続される。そして、ボンディングパッド３に図示しない外部素子から所定値以上のサージ電流が供給された場合、このサージ電流が保護ダイオード５ａまたは５ｂのいずれかを通して設置電位（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放され、それによって、内部回路が保護される。
【０００３】
【発明が解決しようとする課題】
従来技術では、ボンディングパッド３と入力保護回路４とが平面的に配置されていたので、これらの占める面積によって入力部２のサイズが決定されていた。また、サージ電流を十分に吸収するためには、入力保護回路４を構成する各保護素子の面積を所定の大きさ以上に確保しなければならなかった。したがって、内部回路の微細化が進んでも入力部２のサイズを縮小することはできず、チップを小型化することができなかった。
【０００４】
なお、入力保護回路４をボンディングパッド３の下方に重ねて配置すれば、入力部２の横方向への広がりを抑えることができるが、この場合には、ワイヤボンディングの際にキャピラリから受ける衝撃がボンディングパッド３下方の入力保護回路４にまで伝わるため、この衝撃によって各保護素子の電気的特性が変動してしまう恐れがあった。したがって、従来技術ではこの構成を採用することはできなかった。
【０００５】
それゆえに、この発明の主たる目的は、保護素子の特性変動を生じることなくチップを小型化できる、半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】
この発明は、基板上にそれぞれ層間絶縁膜を介して３層以上の金属配線層を形成した半導体集積回路において、最上金属配線層はボンディングパッドを含み、中間金属配線層は、ボンディングパッドの直下に配置されてボンディング時の衝撃を吸収し、かつ電気的に絶縁された島状の第１衝撃吸収部、および第１衝撃吸収部と分離してボンディングパッドの直下に配置された第１配線接続部を含み、最下金属配線層は、第１衝撃吸収部の直下に配置されてボンディング時の衝撃を吸収する第２衝撃吸収部、および第２衝撃吸収部と分離してボンディングパッドの直下に配置された第２配線接続部を含み、中間金属配線層および最下金属配線層をそれぞれ平坦化された層間絶縁膜の上面に形成し、基板に保護回路を構成する保護素子を形成し、保護素子と最上金属配線層とを第２衝撃吸収部、第２配線接続部および第１配線接続部を介して順次接続したことを特徴とする、半導体集積回路である。
【０００７】
【作用】
保護回路を構成する保護素子がボンディングパッドの下方に配置されるので、保護素子とボンディングパッドとが重なる部分の面積だけ、入力部または出力部のサイズが縮小される。また、中間金属配線層はボンディングパッドの直下に配置された第１衝撃吸収部および第１配線接続部を、最下金属配線層はボンディングパッドの直下に配置された第２衝撃吸収部および第２配線接続部をそれぞれ含み、第１衝撃吸収部と第１配線接続部は平坦化された層間絶縁膜の上面に分離して形成され、第２衝撃吸収部と第２配線接続部は平坦化された別の層間絶縁膜の上面に分離して形成される。このため、最上金属配線層に形成されるボンディングパッドの表面も平坦になり、ボンディング時の接合性を向上させることができる。さらに、ボンディング時の衝撃は第１衝撃吸収部および第２衝撃吸収部で順次受け止められて吸収されるので、下層に向かうほど衝撃が緩和される。したがって、第２衝撃吸収部のさらに下方に配置された保護素子に過大な衝撃が伝わることはない。また、保護素子とボンディングパッドを含む最上金属配線層とは、第２衝撃吸収部、第２配線接続部、および第１配線接続部を順次介して接続される。このため、ボンディング時の衝撃によって保護素子とボンディングパッドが断線することを防止できる。
【０００８】
【発明の効果】
この発明によれば、入力部または出力部のサイズを縮小できるので、チップを小型化できる。したがって、単位面積当たりのチップの取れ数を向上でき、チップのコストを低減できる。しかも、保護素子に過大な衝撃が伝わるのを防止できるので、保護素子の電気的特性が変動することもない。
【０００９】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１０】
【実施例】
図１〜図３に示すこの実施例の半導体集積回路１０は、ＬＳＩ（大規模集積回路）やＶＬＳＩ（超大規模集積回路）等に適用されるものであり、内部回路とその周囲に配置された入力部１２とを含む。入力部１２には、図４の等価回路図で示される入力保護回路１２ａが構成され、この入力保護回路１２ａによって外部素子からのサージ電流が吸収される。
【００１１】
半導体集積回路１０は、シリコン（Ｓｉ）等からなる一導電型（Ｐ型またはＮ型）の基板１４を含み、基板１４の上部には、Ｐ型の拡散領域からなるＰウェル１６ａとＮ型の拡散領域からなるＮウェル１６ｂとが隣接して形成され、基板１４の上面には、フィールド酸化膜１８が形成される。そして、Ｐウェル１６ａの表面中央部には不純物濃度の高いＮ+ 拡散領域２０ａが形成され、Ｎウェル１６ｂの表面中央部には不純物濃度の高いＰ+ 拡散領域２０ｂが形成され、Ｎ+ 拡散領域２０ａとＰウェル１６ａとの間でＰ／Ｎ接合部すなわちダイオ−ド２２ａ（図４）が構成され、Ｐ+ 拡散領域２０ｂとＮウェル１６ｂとの間でダイオ−ド２２ｂ（図４）が構成される。また、Ｎ+ 拡散領域２０ａおよびＰ+ 拡散領域２０ｂのそれぞれから所定間隔を隔てた位置にこれらを個別に包囲するようにして不純物濃度の高いＰ+ コンタクト領域２４ａおよびＮ+ コンタクト領域２４ｂが形成される。また、Ｐウェル１６ａとＮウェル１６ｂとの境界上に位置するフィ−ルド酸化膜１８の上面には、図４に示した保護抵抗２６ａおよび２６ｂを構成するポリシリコン等からなる配線２８が形成され、配線２８の一端が図示しない内部回路に接続される。
【００１２】
そして、フィールド酸化膜１８上に酸化シリコン（ＳｉＯ2 ）等からなる層間絶縁層３０ａが形成され、層間絶縁層３０ａにＮ+ 拡散領域２０ａ，Ｐ+ 拡散領域２０ｂ，Ｐ+ コンタクト領域２４ａ，Ｎ+ コンタクト領域２４ｂおよび配線２８のそれぞれに連通するコンタクトホール３２が形成され、このコンタクトホール３２にタングステン（Ｗ）等からなるプラグ３４が埋め込まれる。そして、層間絶縁層３０ａおよびプラグ３４の上面にアルミニウム（Ａｌ）または銅（Ｃｕ）等の金属からなる第１配線層３６が形成され、その上に同金属からなる第２配線層３８および第３配線層４０が酸化シリコン（ＳｉＯ2 ）等からなる層間絶縁層３０ｂおよび３０ｃを介して形成され、さらに第３配線層４０の周縁部を覆うようにして酸化シリコン（ＳｉＯ2 ）等からなる絶縁層４２が形成される。
【００１３】
第１配線層３６は、バッファ部３６ａおよび配線接続部３６ｂ（図３）を含みバッファ部３６ａとＮ+ 拡散領域２０ａ，Ｐ+ 拡散領域２０ｂおよび配線２８のそれぞれとがプラグ３４を介して接続され、配線接続部３６ｂと配線２８とがプラグ３４を介して接続される。第１配線層３６に接続されないＰ+ コンタクト領域２４ａおよびＮ+ コンタクト領域２４ｂはプラグ３４を介して図示しないＧＮＤ配線およびＶｃｃ配線に接続される。第２配線層３８は、他の素子と接続されないアイランド状のバッファ部３８ａおよび配線接続部３８ｂ（図３）を含み、配線接続部３８ｂと配線接続部３６ｂとが層間絶縁層３０ｂに形成されたタングステン（Ｗ）等からなるプラグ４４を介して接続される。第３配線層４０は、ボンディングパッド４０ａを含み、このボンディングパッド４０ａが層間絶縁層３０ｃに形成されたタングステン（Ｗ）等からなるプラグ４６を介して配線接続部３８ｂに接続される。各配線層３６，３８および４０の面積は、入力保護回路１２ａを構成する各素子（少なくともＮ+ 拡散領域２０ａおよびＰ+ 拡散領域２０ｂ）を覆うことのできる大きさに設定される。なお、各配線層３６，３８および４０のサイズや位置関係は、半導体集積回路１０のサイズや電気的要件や設計仕様等に基づいて決定され、たとえば、一辺のサイズが３０μｍ〜３００μｍの範囲の矩形状で、層厚０．３μｍ〜３μｍの範囲、および相互の間隔が１０μｍ〜３００μｍの範囲で実施可能である。
【００１４】
なお、各配線層３６，３８および４０を形成する際には、ボンディングパッド４０ａの表面を平坦にしてボンディングの際の接合性を向上するために、層間絶縁層３０ａ，３０ｂおよび３０ｃならびにプラグ３４，４４および４６のそれぞれの上面がＣＭＰ（化学的機械研磨）等のような周知の平坦化プロセスによって平坦化される。
【００１５】
そして、この半導体集積回路１０を含むチップがリード・フレーム上にマウンティングされ、ボンディングパッド４０ａとリード・フレームの対応するリードとがアルミニウム（Ａｌ）または金（Ａｕ）等のボンディングワイヤを用いて接続される。このボンディング工程では、筒状のキャピラリに通されたボンディングワイヤの下端に球状のボールが形成され、そのボールがボンディングパッド４０ａの上面に所定のボンド荷重で押圧されて超音波により接続される。そのため、キャピラリからボンディングパッド４０ａへ過大な衝撃が加わるが、この衝撃は比較的軟らかいアルミニウム（Ａｌ）または銅（Ｃｕ）等の金属からなる各配線層３０，３２および３４によって吸収される。
【００１６】
半導体集積回路１０を装置に組み込んだ後、図示しない外部素子からボンディングパッド４０ａへ電流が供給されると、この電流は第２配線層３８の配線接続部３８ｂ、第１配線層３６の配線接続部３６ｂおよび抵抗２６ａおよび２６ｂ（図４）を構成する配線２８を通して図示しない内部回路へ供給される。このとき、供給された電流の値が所定値以下であれば、その電流がそのまま内部回路へ供給される。一方、電流値が所定値を超える場合には、ダイオ−ド２２ａまたは２２ｂのいずれかがオンされ、この電流（サージ電流）が接地電位（Ｖｇｎｄ）または電源電位（Ｖｃｃ）に解放されて内部回路が保護される。
【００１７】
この実施例によれば、ワイヤボンディングの際にキャピラリから受けた衝撃を第３配線層４０（ボンディングパッド４０ａ），第２配線層３８および第１配線層３６によって吸収できるので、入力保護回路１２ａを構成する各素子の電気的特性が衝撃によって変動されることはない。したがって、ボンディングパッド４０ａの下方に入力保護回路１２ａを配置した構成でも何ら問題はなく、この構成よって、入力部１２の横方向への広がりを抑えることができ、チップを小型化できる。また、単位面積当たりのチップの取れ数を向上でき、チップのコストを低減できる。
【００１８】
また、ＣＭＰ（化学的機械研磨）等のような平坦化プロセスを用いて各層を形成し、ボンディングパッド４０ａの表面を平坦にしているので、ボンディングパッド４０ａに対してボンディングワイヤ（ボール）を確実に接合できる。
なお、上述の実施例では、３層配線構造に組み込まれた入力保護回路について説明したが、この発明は４層以上の配線構造に組み込まれた入力保護回路や３層以上の配線構造に組み込まれた出力保護回路についても同様に適用できる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す図解図である。
【図２】図１におけるII−II線断面図である。
【図３】図１におけるIII-III 線断面図である。
【図４】図１実施例の入力保護回路を示す等価回路図である。
【図５】従来技術を示す図解図である。
【図６】従来技術の入力保護回路を示す等価回路図である。
【符号の説明】
１０  …半導体集積回路
１２  …入力部
１２ａ  …入力保護回路
１４  …基板
２８  …配線
３０ａ，３０ｂ，３０ｃ  …層間絶縁層
３６  …第１配線層
３８  …第２配線層
４０  …第３配線層
４０ａ  …ボンディングパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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