(57)【特許請求の範囲】
【請求項１】
第１導電型のシリコンからなるコレクタ部材と、
前記コレクタ部材の上に配置された絶縁膜と、
前記絶縁膜の上に配置され、半金属化した多結晶ＳｉＧｅＣで形成されたベース引出部材と、
前記ベース引出部材及び前記絶縁膜に形成され、前記コレクタ部材の上面を露出させる開口と、
前記開口の底面において前記コレクタ部材に接触するとともに、該開口の側面において前記ベース引出部材に接触し、構成元素としてシリコンを含むベース層と、
前記ベース層の上に配置され、第１導電型のシリコンからなるエミッタ部材と
を有する半導体装置。
【請求項２】
基板上に、第１導電型のシリコンからなるコレクタ層を形成する工程と、
前記コレクタ層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、半金属化した多結晶ＳｉＧｅＣからなるベース引出層を形成する工程と、
前記ベース引出層の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、ベース引出層、及び第１の絶縁膜に、前記コレクタ層の一部を露出させる開口を形成する工程と、
前記開口の底面及び側面を覆うように、構成元素としてシリコンを含むベース層を形成する工程と、
前記ベース層の上に、第１導電型のシリコンからなるエミッタ電極を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳｉＧｅＣを用いた半導体装置に関し、特にＳｉＧｅＣの金属的な電気的特性を利用した半導体装置に関する。
【０００２】
【従来の技術】
幹線系の高速光通信システム、短距離無線通信、及び携帯電話等の分野において、数ＧＨｚから数十ＧＨｚの周波数帯で使用することができるシリコン系高周波能動素子の必要性が高まっている。シリコン系のバイポーラ技術は、ＣＭＯＳと混載してＢｉＣＭＯＳ化が可能であることから、近年その研究開発が活発化してきている。
【０００３】
数ＧＨｚから数十ＧＨｚの周波数帯は、最近までＧａＡｓ等の化合物半導体素子がカバーする領域と考えられていた。しかし、ＳｉＧｅをベース層に用いたバイポーラトランジスタがＩＢＭにより市場に投入されてからは、このような高い周波数帯においても、シリコン系の半導体素子が化合物半導体素子と拮抗する技術であると認識されるようになってきた。シリコン系半導体素子は、化合物半導体素子と比べて、コスト及び信頼性の点で優れている。また、技術蓄積の多いシリコン回路技術との融合によって、付加価値の高い半導体装置の登場が期待される。システムＬＳＩの分野においても、シリコン系半導体素子は、デジタル回路とアナログ回路とを１枚の基板上に混載することができるという長所を有する。
【０００４】
高速対応のシリコン系バイポーラトランジスタのベース層用の材料としてＳｉＧｅが有望である。ところが、ＳｉＧｅは、シリコンとの格子不整合が大きく、熱的にも不安定であるため、信頼性の高い半導体素子を作製することが困難である。
【０００５】
ＳｉＧｅに微量（１原子％以下）の炭素（Ｃ）を添加することにより、材料の歪みが緩和したり、熱的安定性が向上したりすることが指摘されている（Ａｍｅｒｉｃａｎ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  ｐｈｙｓｉｃｓ（１９９５）、ｐ．３９１５）。微量のＣを添加したＳｉＧｅＣをベース層に採用したバイポーラトランジスタの試作結果も報告され始めている。
【０００６】
Ｓ．Ｍ．Ｓｚｅの著書「Ｐｈｙｓｉｃｓ  ｏｆ  ＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ  （２ｎｄ  ｅｄｉｔｉｏｎ）」の第１８４頁に、ＧａＡｓを用いたパーミアブルベーストランジスタ（Ｐｅｒｍｅａｂｌｅ−Ｂａｓｅ  Ｔｒａｎｓｉｓｔｏｒ）の構造及び動作原理が説明されている。同書の第５５８頁に、トンネルトランジスタの構造及び動作原理が説明されている。これらの素子は、半導体基板上に形成された金属薄膜と半導体との界面に生じるショットキバリアを利用している。
【０００７】
【発明が解決しようとする課題】
シリコンを用いて、パーミアブルベーストランジスタやトンネルトランジスタを作製するためには、材料学的にシリコンと相性の良い金属薄膜を用いる必要がある。ところが、シリコンと相性の良い金属薄膜が見出せないため、良好な特性を有する素子が未だ試作されていない。
【０００８】
本発明の目的は、シリコンと相性が良く、かつ金属的な電気的特性を有する材料を用いた半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によると、
第１導電型のシリコンからなるコレクタ部材と、
前記コレクタ部材の上に配置された絶縁膜と、
前記絶縁膜の上に配置され、半金属化した多結晶ＳｉＧｅＣで形成されたベース引出部材と、
前記ベース引出部材及び前記絶縁膜に形成され、前記コレクタ部材の上面を露出させる開口と、
前記開口の底面において前記コレクタ部材に接触するとともに、該開口の側面において前記ベース引出部材に接触し、構成元素としてシリコンを含むベース層と、
前記ベース層の上に配置され、第１導電型のシリコンからなるエミッタ部材と
を有する半導体装置が提供される。
本発明の他の観点によると、
基板上に、第１導電型のシリコンからなるコレクタ層を形成する工程と、
前記コレクタ層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、半金属化した多結晶ＳｉＧｅＣからなるベース引出層を形成する工程と、
前記ベース引出層の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、ベース引出層、及び第１の絶縁膜に、前記コレクタ層の一部を露出させる開口を形成する工程と、
前記開口の底面及び側面を覆うように、構成元素としてシリコンを含むベース層を形成する工程と、
前記ベース層の上に、第１導電型のシリコンからなるエミッタ電極を形成する工程と
を有する半導体装置の製造方法が提供される。
【００１０】
ベース引出部材に、半金属化した多結晶ＳｉＧｅＣを用いることにより、ベース引出部材を低抵抗化することができる。
【００１３】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。シリコン基板１の表面上に、リン等のｎ型不純物が添加されたｎ+型シリコンからなる厚さ１００ｎｍの埋込層２が形成されている。ｎ+型埋込層２の上に、ｎ-型シリコンからなる厚さ１００ｎｍのコレクタ層３が形成されている。コレクタ層３の表層部の一部に酸化シリコンからなるフィールド酸化膜４が形成され、活性領域２１及び２２が画定されている。活性領域２２内のコレクタ層３に、ｎ型不純物が高濃度に注入されたｎ+領域３ａが形成されている。
【００１４】
活性領域２１の表面上に、厚さ１０ｎｍの酸化シリコン膜６が形成されている。活性領域２１上の酸化シリコン膜６及び活性領域２１に隣接するフィールド酸化膜４の表面上に、半金属化したＳｉＧｅＣからなる厚さ１００ｎｍのベース引出層７及び酸化シリコンからなる厚さ１００ｎｍの絶縁膜８がこの順番に積層されている。活性領域２２の上には、ベース引出層７及び絶縁膜８は形成されていない。
【００１５】
活性領域上の酸化シリコン膜６、ベース引出層７、及び絶縁膜８の３層に、コレクタ層３の表面まで達する開口が形成されている。この開口の底面及び側面上に、ＳｉＧｅからなる厚さ５０ｎｍのベース層５が形成されている。酸化シリコンからなる層間絶縁膜９が、基板全面を覆う。
【００１６】
層間絶縁膜９に、ベース層５の一部を底面とするビアホール１０、ベース引出層７の一部を底面とするビアホール１１、及びｎ+領域３ａの一部を底面とするビアホール１２が形成されている。ビアホール１０の底面、側面及び開口部の周辺領域上に、ｎ型の多結晶シリコンからなるエミッタ部材１３が形成されている。ビアホール１１の底面、側面及び開口部の周辺領域上に、ｎ型の多結晶シリコンからなるベース電極１４が形成されている。ビアホール１２の底面、側面及び開口部の周辺領域上に、ｎ型の多結晶シリコンからなるコレクタ電極１５が形成されている。
【００１７】
ベース引出層７を形成するＳｉＧｅＣは、半金属化するような組成比にされている。特開平１１−２８４１７１号公報に、Ｓｉ1-x（Ｇｅ0.9Ｃ0.1）xのｘが０．８≦ｘ≦１の範囲であるとき、ＳｉＧｅＣが半金属化することが示されている。ここで、半金属化するとは、バンドギャップが０または負になることを意味する。なお、ＳｉＧｅＣが半金属化すれば、上記組成比以外の組成比としてもよい。本発明者の評価によると、Ｃ濃度を６原子％以上にすることにより、ＳｉＧｅＣを半金属化させることができる。
【００１８】
また、ＧｅとＣとの組成比が９：１のとき、ＳｉＧｅＣがシリコンに格子整合する。第１の実施例の場合には、ＳｉＧｅＣが酸化シリコン膜の上に成長するため、特にシリコンとの格子整合を考慮する必要はない。このため、ＧｅとＣとの組成比を９：１にする必要はない。なお、後の実施例で説明するように、シリコンの上にＳｉＧｅＣをエピタキシャル成長させる場合には、ｙ＝０．９とすることにより、歪みの少ないＳｉＧｅＣ膜を形成することができる。
【００１９】
次に、図２及び図３を参照して、第１の実施例による半導体装置の製造方法について説明する。なお、図２及び図３の各図は、図１に示した半導体装置の活性領域２１及びその近傍を示す。
【００２０】
図２（Ａ）に示すように、シリコン基板１の表層部にリンがドープされたｎ+型埋込層２、及びｎ-型のコレクタ層３を化学気相成長（ＣＶＤ）により形成する。埋込層２の厚さは１００ｎｍであり、そのリン濃度は１×１０19ｃｍ-3である。コレクタ層３の厚さは１００ｎｍであり、そのリン濃度は２×１０17ｃｍ-3である。
【００２１】
コレクタ層３の表層部を熱酸化し、厚さ１０ｎｍの酸化シリコン膜６を形成する。酸化シリコン膜６の表面のうち、活性領域を形成すべき領域を窒化シリコン膜３０で覆う。
【００２２】
図２（Ｂ）に示すように、窒化シリコン膜３０をマスクとして、シリコン局所酸化（ＬＯＣＯＳ）技術を用いてコレクタ層３の表層部の一部を酸化し、厚さ４００ｎｍのフィールド酸化膜４を形成する。酸化後、窒化シリコン膜３０を除去する。フィールド酸化膜４により、活性領域２１が画定される。活性領域２１の表面上には、酸化シリコン膜６が残っている。活性領域２１の平面形状は、例えば一辺の長さが７００ｎｍの正方形である。
【００２３】
図２（Ｃ）に示すように、酸化シリコン膜６及びフィールド酸化膜４の上に、多結晶ＳｉＧｅＣからなる厚さ１００ｎｍのベース引出層７を形成する。ベース引出層７は、原料ガスとしてシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、ゲルマン（ＧｅＨ4）、モノメチルシラン（ＳｉＨ3ＣＨ3）を用い、成長温度５００〜７００℃の条件でＣＶＤにより形成することができる。各原料の流量比を変えることにより、ＳｉＧｅＣの組成比を制御することができる。なお、減圧ＣＶＤや分子線エピタキシ（ＭＢＥ）等によりＳｉＧｅＣ膜を形成することも可能である。
【００２４】
ベース引出層７の上に、酸化シリコンからなる厚さ１００ｎｍの絶縁膜８をＣＶＤにより形成する。
【００２５】
図２（Ｄ）に示すように、絶縁膜８、ベース引出層７、及び酸化シリコン膜６の３層を貫通し、活性領域２１内のコレクタ層３の一部を露出させる開口３１を形成する。開口３１の平面形状は、例えば一辺の長さが５００ｎｍの正方形である。絶縁膜８及び酸化シリコン膜６は、ＣＦ4を含むエッチングガスを用いてドライエッチングされ、ベース引出層７は、ＣＣｌ4を含むエッチングガスを用いてドライエッチングされる。
【００２６】
開口３１の形成と同時に、図１に示した活性領域２２の表面を覆う酸化シリコン膜６、ベース引出層７、及び絶縁膜８を除去する。その後、レジストパターンをマスクとして、コレクタ層３にリンをイオン注入することにより、ｎ型の高濃度領域３ａを形成する。イオン注入後、レジストパターンを除去する。
【００２７】
図３（Ｅ）に示すように、開口３１の側面と底面、及び絶縁膜８の上面を覆うように、ＳｉＧｅからなる厚さ５０ｎｍのベース層５を形成する。ベース層５は、原料ガスとしてＳｉＨ4とＧｅＨ4とを用い、成長温度６５０℃の条件でＣＶＤにより行うことができる。開口３１の底面に露出したコレクタ層３の表面上には、ＳｉＧｅがエピタキシャル成長し、絶縁膜８の表面上には多結晶ＳｉＧｅが形成される。
【００２８】
図３（Ｆ）に示すように、絶縁膜８の上面が露出するまでベース層５をエッチバックする。開口３１の底面及び側面上にベース層５が残る。開口３１の底面上に残ったベース層５は、単結晶ＳｉＧｅで形成されている。ベース層５は、開口３１の側面において、ベース引出層７に電気的に接続される。
【００２９】
図３（Ｇ）に示すように、ベース層５及び絶縁膜８を覆うように、酸化シリコンからなる層間絶縁膜９を形成する。層間絶縁膜９に、ベース層５の一部を露出させるビアホール１０を形成する。ビアホール１０の平面形状は、例えば一辺の長さが２００ｎｍの正方形である。ビアホール１０の形成と同時に、図１に示したビアホール１１及び１２も形成される。
【００３０】
図３（Ｈ）に示す状態に至るまでの工程を説明する。ビアホール１０の内面及び層間絶縁膜９の上面を覆うように、リンがドープされた厚さ１００ｎｍの多結晶シリコン膜をＣＶＤにより形成する。この多結晶シリコン膜のリン濃度は、１×１０20ｃｍ-3である。この多結晶シリコン膜をパターニングすることにより、エミッタ部材１３を残す。同時に、図１に示したベース電極１４及びコレクタ電極１５を残す。
【００３１】
第１の実施例による半導体装置では、ベース層５が、半金属化されたベース引出層７を介してベース電極１４に接続されている。従来は、ベース引出層７の材料として、ボロン等のｐ型不純物を大量に含んだ多結晶シリコンが用いられていた。半金属化されたＳｉＧｅＣを用いることにより、ベース引出層７の電気抵抗を低減することができる。これにより、信号の伝搬遅延を少なくすることができる。第１の実施例による半導体装置を発振器に使用すると、より高い発振周波数を得ることができる。また、位相ノイズの低減にも効果的である。
【００３２】
ＳｉＧｅＣは、ボロンをドープしなくても十分低い抵抗率を実現することができるが、必要に応じてボロンをドープしてもよい。ボロンをドープすることにより、さらに抵抗率を低減することができる。
【００３３】
上記第１の実施例では、ベース層５をＳｉＧｅで形成したが、半金属化したＳｉＧｅＣで形成し、メタルベーストランジスタを作製することができる。図８（Ａ）に、メタルベーストランジスタのエネルギバンド図を示す。ベース層５とコレクタ層３との界面、及びベース層５とエミッタ部材１３との界面に、ショットキバリアが形成される。
【００３４】
ベース層５をＳｉＧｅＣで形成する場合には、図１の活性領域２１内において、ベース層５がコレクタ層３の上にエピタキシャル成長する。このため、ベース層５とコレクタ層３との格子常数を整合させることが好ましい。既に説明したように、ＳｉＧｅＣのＧｅとＣとの組成比を９：１とすることにより、シリコンに格子整合させることができる。一般式Ｓｉ1-x（ＧｅyＣ1-y）xの組成比ｙを、０．８５≦ｙ≦０．９５とすることにより、欠陥の少ない良質のＳｉＧｅＣ膜を形成することができる。
【００３５】
図４に、第１の実施例による半導体装置を含むＢｉＣＭＯＳの断面図を示す。シリコン基板１の表面に、アナログ回路領域３５及びディジタル回路領域３６が画定されている。アナログ回路領域３５内に、図１に示した第１の実施例による半導体装置が配置されている。
【００３６】
アナログ回路領域３５とディジタル回路領域３６との境界部分に、埋込層２の底面よりも深い位置まで達する深い素子分離絶縁部材３８が形成されている。ディジタル回路領域３６内のシリコン基板１の表層部に、ｐ型ウェル４１及びｎ型ウェル４２が形成されている。シャロートレンチアイソレーション（ＳＴＩ）技術を用いて、ウェルの境界部分に浅い素子分離絶縁部材４０が形成されている。
【００３７】
ｐ型ウェル４１の表面にｎチャネルＭＯＳＦＥＴ４３が形成され、ｎ型ウェル４２の表面にｐチャネルＭＯＳＦＥＴ４４が形成されている。このように、バイポーラトランジスタとＣＭＯＳとを、１枚のシリコン基板上に形成することができる。
【００３８】
次に、図５を参照して、本発明の第２の実施例による半導体装置の製造方法について説明する。第２の実施例による半導体装置は、透過性ベース（パーミアブルベース）に半金属化したＳｉＧｅＣを用いたパーミアブルベーストランジスタである。
【００３９】
図５（Ａ）に示すように、シリコン基板５０の表面上にＡｓがドープされたｎ+型の埋込層（コレクタ層）５１をＣＶＤにより形成する。埋込層５１の厚さは１００ｎｍであり、そのＡｓ濃度は１×１０18ｃｍ-3である。埋込層５１の上に、ＣＶＤにより厚さ５０ｎｍのアンドープのシリコン層５２を形成する。ＬＯＣＯＳ技術を用いて、シリコン層５２の表層部にフィールド酸化膜５３を形成し、活性領域を画定する。
【００４０】
シリコン層５２及びフィールド酸化膜５３を覆うように、半金属化したＳｉＧｅＣからなる厚さ５０ｎｍのベース層５４を形成する。ベース層５４の成長方法は、図１に示した第１の実施例による半導体装置のベース引出層７の成長方法と同様である。なお、シリコン層５２の上にエピタキシャル成長させるために、ＳｉＧｅＣを、シリコンと格子整合する組成比とすることが好ましい。
【００４１】
活性領域上のベース層５４を格子状にパターニングし、格子電極５４ａを形成する。格子電極５４ａは、活性領域に連続するフィールド酸化膜５３上に残っているベース層５４に連続している。なお、他の活性領域上のベース層５４は、格子電極５４ａを形成するためのパターニング工程において除去される。
【００４２】
図５（Ｂ）に示すように、基板上にＣＶＤにより酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜５８を形成する。格子電極５４ａの上の層間絶縁膜５８に開口５８ａを形成する。開口５８ａの底に格子電極５４ａが露出する。
【００４３】
図５（Ｃ）に示すように、基板上に厚さ１００ｎｍのアンドープのシリコン膜をＣＶＤにより形成し、パターニングすることにより、開口５８ａの底面、側面、及びその開口部の周辺にシリコン膜６０を残す。アンドープのシリコン膜５２と６０とからなる中間層に、格子電極５４ａが埋め込まれた構造が得られる。
【００４４】
シリコン膜６０の上に、リンドープのｎ+型シリコンからなるエミッタ部材６２を形成する。エミッタ部材６２は、全面に厚さ５０ｎｍのｎ+型シリコン膜を成長させた後、これをパターニングすることにより形成される。エミッタ部材６２は、シリコン膜５２、格子電極５４ａ、及びシリコン膜６０の積層構造を挟んで、コレクタ層５１に対向する。エミッタ部材６２に対向しているコレクタ層５２の対向面に垂直な視線で見たとき、両者の対向している領域の一部分においてのみ、格子電極５４ａがエミッタ部材６２と重なる。
【００４５】
層間絶縁膜５８にビアホールを形成する。ビアホールの１つは、フィールド酸化膜５３上のベース層５４の一部を露出させ、他のビアホールは、格子電極５４ａが配置されている活性領域と隣り合う活性領域内のコレクタ層５２の一部を露出させるビアホールを形成する。
【００４６】
ビアホールの底面に現れているコレクタ層５２に、リンイオンの注入を行い、ビアホールの下方にｎ型の高濃度領域５２ａを形成する。このビアホール内に、高濃度領域５２ａとオーミック接触するコレクタ電極６３Ｃを配置する。底面にベース層５３が露出しているビアホール内に、ベース電極６３Ｂを配置する。
【００４７】
半金属化したＳｉＧｅＣからなる格子電極５４ａとアンドープのシリコン層５２との界面、及び格子電極５４ａとアンドープのシリコン層６０との界面にショットキバリアが形成される。エミッタ部材６２と格子電極５４ａとに０Ｖの電圧を印加し、コレクタ電極６３Ｃに正電圧を印加すると、エミッタ部材６２からコレクタ層５１に向かって電子が流れる。このとき、格子電極５４ａの隙間のシリコン層に形成されたポテンシャルバリアを乗り越える。格子電極５４ａに印加する電圧を変えることにより、このポテンシャルバリアの高さを制御することができる。
【００４８】
次に、図６及び図７を参照して、本発明の第３の実施例による半導体装置の製造方法について説明する。第３の実施例による半導体装置は、ベース層に半金属化したＳｉＧｅＣを用いたトンネルトランジスタである。
【００４９】
図６（Ａ）に示すように、シリコン基板７１の上に、ｎ+型のシリコンからなる埋込層７２、ｎ-型のシリコンからなるコレクタ層７３、酸化シリコン膜７４、窒化シリコン膜７５を形成する。ここまでの工程は、第１の実施例の図２（Ａ）の状態に至るまでの工程と同様である。
【００５０】
図６（Ｂ）に示すように、ＬＯＣＯＳ技術を用いてフィールド酸化膜７６を形成し、活性領域を画定する。活性領域の平面形状は、例えば一辺の長さが５００ｎｍの正方形である。その後、図６（Ａ）に示した窒化シリコン膜７５及び酸化シリコン膜７４を除去する。これにより、活性領域に、コレクタ層７３が露出する。
【００５１】
図６（Ｃ）に示すように、半金属化したＳｉＧｅＣからなる厚さ５０ｎｍのベース層８０を成長させる。コレクタ層７３が露出した活性領域上には、ベース層８０がエピタキシャル成長する。ベース層８０の上に、厚さ２００ｎｍの酸化シリコン膜８１をＣＶＤにより形成する。
【００５２】
図６（Ｄ）に示すように、酸化シリコン膜８１に、活性領域とほぼ重なる開口８１ａを形成する。開口８１ａの底面にベース層８０が露出する。
【００５３】
図７（Ｅ）に示すように、アンドープのシリコンからなる厚さ１０ｎｍのトンネル層８５、半金属化したＳｉＧｅＣからなる厚さ５０ｎｍのエミッタ層８６を順番に成長させる。開口８１ａの底面に露出したベース層８０の上には、トンネル層８５及びエミッタ層８６がエピタキシャル成長する。
【００５４】
図７（Ｆ）に示すように、トンネル層８５及びエミッタ層８６をパターニングし、活性領域の上方にのみ、この２層を残す。ＳｉＧｅＣを金属とし、アンドープのシリコンを絶縁物とするＭＩＭＳ（金属／絶縁物／金属／半導体）構造のトンネルトランジスタが得られる。
【００５５】
図８（Ｂ）に、ＭＩＭＳ構造のトンネルトランジスタのエネルギバンド図を示す。トンネル層８５とエミッタ層８６との界面に、電子に対するショットキバリアが形成される。エミッタ層８６からベース層８０に、トンネル現象により電子が移動する。ベース層８０に注入された電子は、熱電子（ホットエレクトロン）となる。このため、このトランジスタは、熱電子放射型トランジスタとも呼ばれる。
【００５６】
図７（Ｆ）に示したベース層８０をｐ型シリコンで形成してもよい。この場合には、金属／絶縁物／ｐ型半導体／ｎ型半導体（ＭＩｐｎ）構造のトンネルトランジスタが得られる。
【００５７】
次に、図９を参照して、第４の実施例による半導体装置について説明する。第４の実施例による半導体装置は、金属部分にＳｉＧｅＣを用いたＭＩＭＩＭ構造のトンネルトランジスタである。
【００５８】
図９に示す第４の実施例による半導体装置は、図７（Ｆ）に示したｎ+型のシリコンからなる埋込層７２の代わりに、半金属化したＳｉＧｅＣからなるコレクタ層７２ａが配置され、ｎ-型のシリコンからなる厚さ１００ｎｍのコレクタ層７３の代わりに、アンドープのシリコンからなる厚さ５０ｎｍのコレクタバリア層７３ａが配置される。図８（Ｃ）に、ＭＩＭＩＭ構造のトンネルトランジスタのエネルギバンド図を示す。その他の構成は、第３の実施例のトンネルトランジスタの構成と同一である。コレクタバリア層７３ａとベース層８０との界面にショットキバリアが形成される。
【００５９】
以上説明したように、メタルベーストランジスタ、パーミアブルベーストランジスタ、ＭＩＭＳ構造のトンネルトランジスタ、ＭＩｐｎ構造のトンネルトランジスタ、ＭＩＭＩＭ構造のトンネルトランジスタ等の金属部分に、半金属化したＳｉＧｅＣを用いることにより、半導体部分に用いられるシリコンとの相性を高め、素子の信頼性を高めることができる。
【００６０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、金属として機能する部分に半金属化したＳｉＧｅＣを用いることにより、シリコンプロセスとの整合性を高め、信頼性の高い半導体装置を得ることができる。また、ＳｉＧｅＣを用いた半導体装置とＣＭＯＳ集積回路とを１枚のシリコン基板上に混載することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例による半導体装置の断面図である。
【図２】  第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図３】  第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図４】  第１の実施例による半導体装置をＣＭＯＳに混載した集積回路装置の断面図である。
【図５】  第２の実施例による半導体装置及びその製造途中の基板の断面図である。
【図６】  第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図７】  第３の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）及び第３の実施例による半導体装置の断面図である。
【図８】  メタルベーストランジスタ、ＭＩＭＳ構造のトンネルトランジスタ、及びＭＩＭＩＭ構造のトンネルトランジスタのエネルギバンド図である。
【図９】  第４の実施例による半導体装置の断面図である。
【符号の説明】
１、７１  シリコン基板
２、７２  埋込層
３、７３  コレクタ層
４、７６  フィールド酸化膜
５、８０  ベース層
６、７４、８１  酸化シリコン膜
７  ベース引出層
９  層間絶縁膜
１０、１１、１２  ビアホール
１３  エミッタ電極
１４  ベース電極
１５  コレクタ電極
２１、２２  活性領域
３０、７５  窒化シリコン膜
３１  開口
３５  アナログ回路領域
３６  ディジタル回路領域
３８  深い素子分離絶縁部材
４０  浅い素子分離絶縁部材
４１  ｐ型ウェル
４２  ｎ型ウェル
４３  ｎチャネルＭＯＳＦＥＴ
４４  ｐチャネルＭＯＳＦＥＴ
５０  シリコン基板
５１  埋込層
５２、６０、８５  シリコン層
５３  フィールド酸化膜
５４  ベース層
５４ａ  格子電極
５８  層間絶縁膜
６２  エミッタ部材
６３Ｃ  コレクタ電極
６３Ｂ  ベース電極
８６  エミッタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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