(57)【特許請求の範囲】
【請求項１】
信号を入力する入力回路と、入力した信号に対して所定の機能を実行する内部回路と、所定の機能が実行された信号を出力する出力回路とを有する半導体集積回路において、
外部から第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧を入力し、
前記第１の電源電圧を降圧する第１の降圧回路と、前記第１の降圧回路により降圧された電圧をさらに降圧する第２の降圧回路とを備え、
前記入力回路には前記第２の降圧回路からの電圧を供給し、前記内部回路には前記第１の降圧回路からの電圧を供給し、前記出力回路には前記第２の電源電圧を供給する半導体集積回路。
【請求項２】
前記第２の降圧回路からの電圧は、入力用電源電圧の動作規格範囲内にあることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
信号を入力する入力回路と、入力した信号に対して所定の機能を実行する内部回路と、所定の機能が実行された信号を出力する出力回路とを有する半導体集積回路において、
外部から第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧を入力し、
前記入力回路には前記第１の電源電圧又は前記第１の電源電圧を降圧した電圧のいずれか一方を供給し、前記出力回路には第２の電源電圧を供給し、
書替え可能な記憶装置に記録された所定のデータに基づいて生成される選択信号を入力し、前記選択信号に応じて前記入力回路に供給する電源として、前記第１の電源電圧又は前記第１の電源電圧を降圧した電圧のいずれか一方を選択する選択回路をさらに備えた半導体集積回路。
【請求項４】
前記書替え可能な記憶装置は他の集積回路内に設けられ、かつ、前記半導体集積回路と同一モールド内に設けられたことを特徴とする請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、入力バッファ、内部回路及び出力バッファを有し、内部回路と入出力バッファとの間で供給する電源電圧が異なる半導体集積回路に関する。
【０００２】
【従来の技術】
図１３に従来の半導体集積回路の回路構成を示す。同図に示すように、半導体集積回路は、外部からデータ信号を受け取るための入力回路１１と、半導体集積回路の所定の機能に対応した処理を行なう内部回路１５と、内部回路１５から受けたデータ信号を後段の回路に出力するための信号に形成する出力回路１３とからなる。
【０００３】
このような半導体集積回路に対しては、近年の低電力化の要請から、全体として低い電源電圧を供給することが好ましい。電源電圧を低くすると、内部回路１５において処理能力を十分に得ることができないという弊害がある。このため、内部回路には高い電源電圧を供給する一方、入力回路及び出力回路にはＩＯ用電源として低い電源電圧を供給するという手法が考えられる。
【０００４】
例えば、図１３に示す例では、内部回路１５に対しては高い電源電圧ＶＤＤ（例えば３．０Ｖ）が供給され、入力回路１１及び出力回路１３に対してはＩＯ用電源として電源電圧ＶＤＤよりも低い電源電圧ＶＤＤＱ（例えば１．８Ｖ）が供給されている。
【０００５】
【発明が解決しようとする課題】
しかし、このように入力回路に低電圧の電源を入力していても、入力回路に入力信号が入力されるとき、入力信号のしきい値が大きく変化するという問題がある。
【０００６】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、入力回路と出力回路を有する半導体集積回路において、入力回路の入力信号のしきい値の変化を抑制する半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係る第１の半導体集積回路は、信号を入力する入力回路と、入力した信号に対して所定の機能を実行する内部回路と、所定の機能が実行された信号を出力する出力回路とを有する。半導体集積回路は、外部から第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧とを入力する。
【０００８】
第１の半導体集積回路は、第１の電源電圧を降圧する第１の降圧回路と、第１の降圧回路により降圧された電圧をさらに降圧する第２の降圧回路とを備える。第１の降圧回路からの電圧を内部回路に供給し、第２の降圧回路からの電圧を前記入力回路に供給する。出力回路には第２の電源電圧を供給する。
【００１５】
本発明に係る第３の半導体集積回路は、信号を入力する入力回路と、入力した信号に対して所定の機能を実行する内部回路と、所定の機能が実行された信号を出力する出力回路とを有する。半導体集積回路は、外部から第１の電源電圧と、第１の電源電圧よりも低い第２の電源電圧を入力する。入力回路には、第１の電源電圧又は第１の電源電圧を降圧した電圧のいずれか一方を供給し、出力回路には第２の電源電圧を供給する。第３の半導体集積回路はさらに、書替え可能な記憶装置に記録された所定のデータに基づいて生成される選択信号を入力し、選択信号に応じて入力回路に供給する電源として、第１の電源電圧又は第１の電源電圧を降圧した電圧のいずれか一方を選択する選択回路をさらに備える。
【００１６】
本発明に係る第４の半導体集積回路は、第３の半導体集積回路において、書替え可能な記憶装置が他の集積回路内に設けられ、かつ、当該半導体集積回路と同一モールド内に設けられる。
【００１９】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係る半導体集積回路の実施の形態を詳細に説明する。なお、入力回路の入力信号のしきい値が大きく変化するタイミングを調査解析したところ、データの出力時に発生することが分かった。さらに、これは、入力回路と出力回路が低い電源電圧であるものの電源が共通することから、入力回路が出力回路からのノイズの影響を受けるために生じることがわかった。以上の点を考慮して以下の実施の形態で示す構成を考案した。
【００２０】
実施の形態１．
図１に本発明に係る半導体集積回路の構成を示す。半導体集積回路は、外部からデータ信号を受け取るための入力バッファを含む入力回路１１と、半導体集積回路の所定の機能に対応した処理を行なう内部回路１５と、内部回路１５から受けたデータ信号を後段の回路に出力するための信号に形成する出力バッファを含む出力回路１３とからなる。半導体集積回路はさらに降圧回路２１、２３を有する。
【００２１】
本半導体集積回路は外部から駆動電源として２種類の電圧を入力するため２つの電源入力端子を有する。２種類の電圧の一方は、内部回路を駆動するための電圧（例えば３．０Ｖ）を供給する電源（以下「外部電源」）ＶＤＤであり、他方は入出力用回路を駆動するための低い電圧（例えば１．８Ｖ）を供給する電源（以下「ＩＯ用電源」）ＶＤＤＱである。
【００２２】
図１に示すように、出力回路１３にはＩＯ用電源ＶＤＤＱが接続される。内部回路には外部電源ＶＤＤの電圧を降圧回路２１で降圧した後の電圧（例えば２．５Ｖ）が供給される。また、入力回路１１には降圧回路２１で降圧した電圧をさらに降圧回路２３で降圧した電圧ＶＩＯ（例えば１．８Ｖ）が供給される。なお、降圧回路２３で降圧した電圧ＶＩＯはＩＯ用電源としての動作規格範囲内の電圧になるようにする。
【００２３】
このように、半導体集積回路に供給されるＩＯ用電源ＶＤＤＱは出力回路１３のみに供給され、外部電源ＶＤＤは内部回路１５及び入力回路１１にそれぞれ降圧後に供給される。つまり、入力回路１１の電源と、出力回路１３の電源とが分離されているため、出力回路１１からのデータ出力時にＩＯ用電源ＶＤＤＱに大きなノイズが乗ったとしても、入力回路１１の電源にはノイズの影響が及ばないので、入力回路に含まれる入力信号のしきい値の変動等の問題が解消される。
【００２４】
なお、図２に示すように、入力回路１１にＩＯ用電源ＶＤＤＱを接続し、出力回路１３に、外部電源ＶＤＤを降圧回路２１及び降圧回路２３を介して接続するようにしてもよい。このような構成でも、入力回路１１の電源と出力回路１３の電源とを分離でき、上記の場合と同様の効果が得られる。
【００２５】
実施の形態２．
次に、実施の形態１の効果に加え、さらに、消費電力を低減する動作モードを備えた半導体集積回路の構成、動作を説明する。
【００２６】
図３に本実施形態の半導体集積回路の構成を示す。本実施形態の半導体集積回路は図１に示す構成に加えてさらに電源切替回路２５を備えている。
【００２７】
電源切替回路２５には、降圧回路２１、２３を介して外部電源ＶＤＤと、ＩＯ用電源ＶＤＤＱとが接続される。電源切替回路２５はこれらの２つの電源のうちのいずれか一方を入力回路１１に選択的に接続する。
【００２８】
図４は電源切替回路２５のさらに詳細な構成を示した図である。電源切替回路２５は、所定の制御信号を出力するコマンドモード回路３３と、ＩＯ用電源ＶＤＤＱに接続されたＰＭＯＳトランジスタＱ２１と、インバータとを含む。降圧回路２３はＮＭＯＳトランジスタＱ２２からなり、トランジスタＱ２２のしきい値電圧分だけ降圧回路２１からの電圧を降圧する。
【００２９】
コマンドモード回路３３は所定の機能を実現するための制御信号を出力する。所定の機能には、リセット機能、パワーダウン機能が含まれる。本実施形態では特にパワーダウン機能に着目する。パワーダウン機能は半導体集積回路の消費電力を低減するための機能である。パワーダウン機能動作時（このときの動作モードを「パワーダウンモード」という。）は、半導体集積回路において最低限必要な回路部に対してのみ電力を供給するようにすることにより、半導体集積回路全体での消費電力が低減される。
【００３０】
以下、電源切替回路２５の動作を、通常動作時及びパワーダウン機能動作時に分けて説明する。なお、以下では、外部電源ＶＤＤの電圧を３．０Ｖ、降圧回路２１で降圧して得られる電圧を２．５Ｖ、ＩＯ用電源ＶＤＤＱの電圧を１．８Ｖとする。
【００３１】
（１）通常動作時
通常動作モード時は、コマンドモード回路３３は制御信号を「Ｌ（Low）」とする。このとき、トランジスタＱ２１にはインバータを介して「Ｈ（High）」が入力され、トランジスタＱ２１はオフするため、ＩＯ用電源ＶＤＤＱの電圧は、電源線ＶＩＯに伝達されない。
【００３２】
一方、降圧回路２３のトランジスタＱ２２にはインバータを介して制御信号「Ｈ」が伝達され、トランジスタＱ２２はオンする。これにより、外部電源ＶＤＤの電圧を降圧回路２１によってＩＯ用電源ＶＤＤＱの電圧まで降圧した電圧が電源線ＶＩＯに供給される。すなわち、トランジスタＱ２２のしきい値電圧を０．７Ｖとすると、電圧ＶＩＯは２．５Ｖ−０．７Ｖ＝１．８Ｖとなる。この電圧ＶＩＯを入力回路１１の電源として利用すれば、入力回路１１の電源と、出力回路１３の電源とを分離でき、入力回路においてデータ出力時のノイズの影響を排除できる。また、降圧回路２３は回路規模を小さくするためトランジスタＱ２２で構成しているが、外部からオン／オフが制御できれば他の構成でもよい。また、電圧ＶＩＯはその値が仕様上の適応範囲内に入っていればよい。
【００３３】
以上のように、通常動作モード時には、入力回路１１に対して、外部電源ＶＤＤを降圧した電圧が供給される。
【００３４】
（２）パワーダウンモード時
パワーダウンモード時は、コマンドモード回路３３は制御信号を「Ｈ」とする。このとき、トランジスタＱ２１にはインバータを介して「Ｌ」が入力され、トランジスタＱ２１はオンする。このため、ＩＯ用電源ＶＤＤＱの電圧が電源線ＶＩＯに供給される。
【００３５】
一方、降圧回路２３のトランジスタＱ２２にはインバータを介して制御信号「Ｌ」が伝達され、トランジスタＱ２２はオフする。これにより、外部電源ＶＤＤからの電圧は電源線ＶＩＯに供給されない。
【００３６】
以上のように、パワーダウンモード時には、入力回路１１に対してＩＯ用電源ＶＤＤＱの電圧が供給される。
【００３７】
入力回路１１を外部電源ＶＤＤを降圧した電圧で駆動する場合、入力信号は外部電源ＶＤＤに依存し、入力回路１１の駆動電源はＩＯ用電源ＶＤＤＱに依存することになり、電源が異なることからいずれかの電源電圧が変動した場合に若干の電位差が生じ多少のリーク電流が発生し、消費電流が増大するという問題がある。図４、図５に示す構成により、パワーダウンモード時には、入力回路１１において、入力データ信号と駆動電源とはともにＩＯ用電源ＶＤＤＱに依存することになり、電源電圧の変動があっても入力データ信号と駆動電源とは同様に変動するため、電位差を生じず、入力回路の初段に含まれるバッファ回路の貫通電流を防止できる。
【００３８】
また、以上の構成により、通常動作時は入力回路へのノイズの影響を排除でき、また、パワーダウンモード時は消費電流を低減できる。
【００３９】
実施の形態３．
本実施形態では、入力回路への供給電源として外部電源とＩＯ用電源の２種類の電圧に対応可能な半導体集積回路について説明する。ユーザは本半導体集積回路を使用する際には、入力回路への供給電源としていずれかの電源を選択する。図５に本実施形態の半導体集積回路の入力回路の構成を示す。本実施形態の入力回路１１ｂはそれぞれ異なる電源電圧での動作に適した２つのバッファ回路４１、４３を有している。
【００４０】
バッファ回路４１は電圧ＶＩＯで最適に動作するよう設計された回路である。電圧ＶＩＯは上記の実施形態１、２に示したように外部電源ＶＤＤを降圧して得られ、ＩＯ用電源電圧に等しい電圧となる。但し、実施の形態２の場合であれば、パワーダウンモード時は電圧ＶＩＯは外部電源ＶＤＤの電圧となる。バッファ回路４３は外部電源ＶＤＤの電圧で最適に動作するよう設計された回路である。本半導体集積回路が電子機器に搭載されて使用される際には、ユーザにより用途に応じて２つのバッファ回路４１、４３のいずれか一方が選択される。
【００４１】
バッファ回路４１は、ＰＭＯＳトランジスタＱ３１、Ｑ３２と、ＮＭＯＳトランジスタＱ３３、Ｑ３７とを含む。各トランジスタのサイズは、外部電源ＶＤＤを降圧して得られる電圧ＶＩＯで最適に動作するよう設計されている。トランジスタＱ３２とトランジスタＱ３３とは入力バッファを構成する。トランジスタＱ３１は電源電圧ＶＩＯの供給を制御し、トランジスタＱ３７はデータ信号の伝達を制御する。
【００４２】
バッファ回路４３は、ＰＭＯＳトランジスタＱ３４、Ｑ３５と、ＮＭＯＳトランジスタＱ３６、Ｑ３８とを含む。各トランジスタのサイズは、外部電源ＶＤＤの電圧で最適に動作するよう設計されている。トランジスタＱ３５とトランジスタＱ３６とは入力バッファを構成する。トランジスタＱ３４は外部電源ＶＤＤの供給を制御し、トランジスタＱ３８はデータ信号の伝達を制御する。
【００４３】
バッファ回路４１またはバッファ回路４３はイネーブル信号＃ＥＮＡ、＃ＥＮＢにより選択される。ここで、信号名の前に付された「＃」はその信号がアクティブ・ローで動作することを示す。イネーブル信号は信号生成回路（後述）により生成される。バッファ回路４１またはバッファ回路４３は、信号ＩＮＴＡを入力して後段の内部回路へ伝達する。なお、バッファ回路４１の出力は後段の内部回路へ伝達される前にレベル変換回路４５によって内部回路へ適した信号レベルに変換（昇圧）される。
【００４４】
＜半導体集積回路の動作＞
以下に、上記の構成を有する半導体集積回路の動作について説明する。
【００４５】
（１）入力回路の駆動電源として外部電源ＶＤＤを降圧した電源を使用する場合
イネーブル信号＃ＥＮＢがアクティブ（「Ｌ」）、イネーブル信号＃ＥＮＡが非アクティブ（「Ｈ」）に制御される。
【００４６】
バッファ回路４１において、イネーブル信号＃ＥＮＢがアクティブになると、トランジスタＱ３１がオンし、トランジスタＱ３２、Ｑ３３からなる入力バッファには動作電圧ＶＩＯが供給される。このとき、トランジスタＱ３７はイネーブル信号＃ＥＮＢが「Ｌ」であるから、オフする。故に、信号ＩＮＴＡがトランジスタＱ３２、Ｑ３３からなる入力バッファからインバータＩＮＶ３２を介してレベル変換回路４５に伝達される。
【００４７】
一方、バッファ回路４３において、イネーブル信号＃ＥＮＡが「Ｈ」であるから、トランジスタＱ３４はオフする。また、トランジスタＱ３８がオンし、インバータＩＮＶ３３に「Ｌ」を出力する。そして、インバータＩＮＶ３３は「Ｈ」をＮＡＮＤ回路ＮＡＮ３１に出力する。
【００４８】
以上のように、ＮＡＮＤ回路ＮＡＮ３１の一方の入力が「Ｈ」であるため、ＮＡＮＤ回路ＮＡＮ３１の他方の入力がインバータＩＮＶ３１を介して後段に伝達される。すなわち、外部電源ＶＤＤの電圧での動作に適して設計されたバッファ回路４１からの出力が後段の内部回路１５へ伝達される。
【００４９】
（２）入力回路の駆動電源として外部電源ＶＤＤを使用する場合
イネーブル信号＃ＥＮＢが非アクティブ（「Ｈ」）、イネーブル信号＃ＥＮＡがアクティブ（「Ｌ」）に制御される。これにより、バッファ回路４３において、トランジスタＱ３４はオンし、トランジスタＱ３５、Ｑ３６からなる入力バッファに外部電源ＶＤＤから電圧が供給される。また、トランジスタＱ３８はオフする。一方、バッファ回路４１において、トランジスタＱ３１はオフする。また、トランジスタＱ３７がオンし、インバータＩＮＶ３２に「Ｌ」を出力する。
【００５０】
以上のようにして、外部電源ＶＤＤの電圧での動作に適して設計されたバッファ回路４３が選択され、そのバッファ回路４３からの出力が後段の内部回路１５へ伝達される。
【００５１】
なお、上記の説明においては、２種類の電源電圧に応じた２つのバッファ回路を設けたが、３種類以上の電源電圧を切替えて使用する場合は、電源電圧に応じた３種類以上のバッファ回路を設け、使用する動作電圧に応じて一のバッファ回路を選択するようにしてもよい。
【００５２】
このように、本実施形態の入力回路によれば、駆動電源に適して設計されたバッファ回路が使用されるので、より効率のよい処理能力が実現できる。
【００５３】
＜イネーブル信号の生成＞
次に、上記の入力回路１１ｂにおいてバッファ回路４１、４３を選択するためのイネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路について説明する。以下に説明するイネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路は本半導体集積回路内に設けてもよい。または、その外部に設けてもよいが、このときは本半導体集積回路とともにモールドされ同一パッケージ内に収納されるのが好ましい。
【００５４】
図６にイネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路の一例を示す。同図に示すように、生成回路は２つのＮＡＮＤ回路と２つのインバータとからなる。生成回路は、選択信号ＳＥＬとイネーブル信号＃ＥＮとから、前述のイネーブル信号＃ＥＮＡ、＃ＥＮＢを生成する。
【００５５】
イネーブル信号＃ＥＮはバッファ回路４１、４３のいずれかの選択を可能とする信号である。イネーブル信号＃ＥＮが非アクティブであれば、いずれのバッファ回路４１、４３も選択されない。
【００５６】
選択信号ＳＥＬは、動作させるバッファ回路を指定するための信号である。例えば、選択信号ＳＥＬは、バッファ回路４１を選択されるときは「Ｈ」にし、バッファ回路４３を選択するときは「Ｌ」にする。以下に、選択信号ＳＥＬの生成回路のいくつかの例について説明する。
【００５７】
生成回路例１
図７にボンディングオプションを利用した選択信号ＳＥＬの生成回路を示す。生成回路５１は２つのインバータからなり、その入力がパッド６１に接続される。パッド６１は、「Ｈ」の選択信号ＳＥＬを生成するときは、電源（ＶＤＤ）に接続するインナーリード６３に接続され、「Ｌ」の選択信号ＳＥＬを生成するときは、グランド（ＧＮＤ）に接続するインナーリード６５に接続される。
【００５８】
生成回路例２
図８は、図７に示す回路構成においてさらに選択信号のテストを可能とする構成である。図８に示す構成では、モード選択回路５３を設けている。モード選択回路５３は、２つのトランスファーゲートＴＧ１、ＴＧ２と、インバータを含む。トランスファーゲートＴＧ１、ＴＧ２には、インバータＩ３により、モードセレクト信号に応じた互いに相補的な信号が入力される。モード選択回路５３には、テストモードを設定するためのモードセレクト信号と、テストデータ（テスト用選択信号）とが入力される。
【００５９】
テストモード時においては、モードセレクト信号がアクティブ（すなわち「Ｈ」）になる。このとき、トランスファーゲートＴＧ２がオンになり、テストデータを選択信号としてインバータＩ４に伝達する。トランスファーゲートＴＧ１はオフになり、パッド６１からの信号をインバータＩ４に伝達しない。
【００６０】
一方、非テストモード時においては、モードセレクト信号が非アクティブ（すなわち「Ｌ」）になる。このとき、トランスファーゲートＴＧ１がオンになり、パッド６１からの信号を選択信号としてインバータＩ４に伝達する。トランスファーゲートＴＧ２はオフになり、テストデータをインバータＩ４に伝達しない。
【００６１】
この回路構成により、インナーリードとパッド間のワイヤリングを行なう前に、外部から入力した選択信号により、バッファ回路４１、４３の動作テストが可能となる。
【００６２】
生成回路例３
図９に、メモリ回路に記憶されたデータを選択信号ＳＥＬとして利用するための構成を示す。メモリ回路６７は書き替え可能なメモリであり、選択信号を与えるデータを記録する所定の記憶領域を有している。生成回路５１は、選択信号のデータが記録される所定の記憶領域から読み出し信号が得られるように、例えばメモリ回路６７のデータ線に接続される。メモリ回路６７の記録データを書き替えることにより、任意に切替信号の値を変更できる。メモリ回路６７は半導体集積回路と同一チップ上に設けてもよい。または、外部に設けられたものを利用してもよいが、このときは半導体集積回路とともにモールドされ、同一パッケージ内に収納されるのが好ましい。
【００６３】
図１０に示す回路構成は、図６に示す回路構成にさらにモード選択回路５３を設けたものである。この回路構成により、メモリ回路６７へデータを書き込まなくとも、入力回路１１ｂにおけるバッファ回路４１、４３の動作テストが可能となる。
【００６４】
生成回路例４
図１１に、ヒューズを用いて選択信号を生成する回路構成を示す。同図に示す回路は、ＰＭＯＳトランジスタＱ９１と、ヒュ-ズ９１と、ＰＭＯＳトランジスタＱ９２、Ｑ９３と、２つのインバータとからなる。電源ＶＤＤ、ＰＭＯＳトランジスタＱ９１、ヒューズ９１、２つのインバータが直列に接続されている。ヒューズ９１と前段のインバータの間のノードと、グランドとの間には並列に接続されたＮＭＯＳトランジスタＱ９２、Ｑ９３が接続されている。
【００６５】
選択信号ＳＥＬとして「Ｈ」を出力させるときはヒュ-ズ９１を導通状態にする。これにより、ノードＡが「Ｈ」となり、選択信号ＳＥＬとして「Ｈ」が出力される。選択信号ＳＥＬとして「Ｌ」を出力させるときはヒュ-ズ９１を切断して非導通状態にする。これにより、ノードＡが「Ｌ」となり、選択信号ＳＥＬとして「Ｌ」が出力される。
【００６６】
図１２に示す回路構成は、図７に示す回路構成にさらにモード選択回路５３を設けたものである。この回路構成により、ヒューズ９１を切断せずに入力回路１１ｂにおけるバッファ回路４１、４３の動作テストが可能となる。
【００６７】
なお、入力端子と出力端子が共通の端子でも、この端子に接続される入力回路と出力回路で別々の電源電圧を用いればよい。
【００６８】
【発明の効果】
本発明に係る第１の半導体集積回路によれば、入力回路に第１の電源電圧に基く電圧を供給し、出力回路に第２の電源電圧を供給するため、入力回路の電源と出力回路の電源とが分離される。それにより、入力回路に対する、データ出力時に発生する出力回路の電源ノイズの影響を排除できる。また、第１及び第２の降圧回路により、電源電圧から内部回路及び入力回路に対する所望の電圧が得られる。
【００７０】
本発明に係る第２の半導体集積回路によれば、第２の降圧回路からの電圧を入力用電源電圧の動作規格範囲内にすることにより、入力回路へ電源として使用できる。
【００７６】
本発明に係る第３の半導体集積回路によれば、選択回路を制御する選択信号を、メモリ等の記憶装置のデータを書き替えることで容易に生成できる。
【００７７】
本発明に係る第４の半導体集積回路によれば、第３の半導体集積回路を１つのチップで提供できる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１の半導体集積回路の構成図。
【図２】  実施の形態１の半導体集積回路の別の構成を示した図。
【図３】  本発明に係る実施の形態２の半導体集積回路の構成図。
【図４】  電源切替回路の詳細な構成を示した図。
【図５】  本発明に係る実施の形態３の半導体集積回路における入力回路の構成を示した図。
【図６】  イネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路の例を示した図。
【図７】  選択信号生成回路の一例を示した図。
【図８】  動作テストを可能とする選択信号生成回路の一例を示した図。
【図９】  選択信号生成回路の別の例を示した図。
【図１０】  動作テストを可能とする選択信号生成回路の別の例を示した図。
【図１１】  選択信号生成回路のさらに別の例を示した図。
【図１２】  動作テストを可能とする選択信号生成回路のさらに別の例を示した図。
【図１３】  従来の半導体集積回路の構成図。
【符号の説明】
１１，１１ｂ  入力回路、  １３  出力回路、  １５  内部回路、  ２１，２３  降圧回路、  ２５  電源切替回路、  ３３  コマンドモード回路、  ４１，４３  バッファ回路、  ４５  レベル変換回路、  ５１  選択信号の生成回路、５３  モード選択回路、  ６１  パッド、  ６３  電源に接続するインナーリード、  ６５  グランドに接続するインナーリード、  ６７  メモリ回路、  ９１  ヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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