(57)【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜及び酸化防止膜を順次に積層する第１段階と、
前記酸化防止膜を蝕刻して素子分離膜が形成される領域を限定する酸化防止膜パターンを形成する第２段階と、
酸化防止膜パターンをマスクとして用いて前記半導体基板の一部を酸化させ第１酸化膜を形成する第３段階と、
第１酸化膜が形成された前記半導体基板の全面に窒化膜を蒸着してから異方性蝕刻して前記酸化防止膜パターンの側壁にスペーサを形成する第４段階と、
前記酸化防止膜パターン及びスペーサを蝕刻マスクで使用して前記第１酸化膜の一部を蝕刻して所定深さを有するリセスを形成する第５段階と、
リセスが形成された第５段階の結果物を、前記酸化防止膜パターン及びスペーサをマスクとして用いて選択的に酸化させ、前記リセスに至近の前記半導体基板の表面に第２酸化膜を形成する第６段階と、
前記酸化防止膜パターン及びスペーサを除去して、縁部をなす第１酸化膜及び中心部をなす第２酸化膜で構成された素子分離膜を完成する第７段階とを具備することを特徴とする半導体装置の素子分離膜形成方法。
【請求項２】
前記リセスは第１酸化膜を部分的に蝕刻して形成することにより、リセスの深さを第１酸化膜の厚さより浅くすると共に、前記第２酸化膜を前記リセスの下方に位置する前記半導体基板の表面に形成することを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項３】
前記リセスは前記半導体基板が露出されるまで前記第１酸化膜を蝕刻して形成することにより、リセスの深さを第１酸化膜の厚さと同一にすると共に、前記第２酸化膜を前記リセス内に露出した前記半導体基板の表面に形成することを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項４】
前記リセスを形成する段階は半導体基板を所定の深さに蝕刻することにより、リセスの深さを第１酸化膜の厚さよりさらに深くすると共に、前記第２酸化膜を前記リセス内に露出した前記半導体基板の表面に形成することを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項５】
前記第１酸化膜は１０００Å〜２０００Åの厚さで形成することを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【請求項６】
前記第２酸化膜は１５００Å〜３０００Åの厚さで形成することを特徴とする請求項１に記載の半導体装置の素子分離膜形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の製造方法に係り、特に半導体装置の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化趨勢によりそれぞれの素子を電気的に分離させる素子分離技術の研究開発が活発に進行されている。素子分離技術として従来には局部的酸化（Local Oxidation of Silicon、以下ＬＯＣＯＳと称する）方法が一般的に使用されて来た。ＬＯＣＯＳ方法は、非活性領域、即ちシリコン基板の素子分離領域内にセミリセス（semi-recess ）された素子分離膜を形成する方式であって、その製造工程が簡単である。しかし、ＬＯＣＯＳ方法によると素子分離膜が活性領域側に食込む形で形成されるバーズビーク（Bird's beak ）が発生するのでサブミクロン級素子の素子分離膜の製造方法としては不適当である。
【０００３】
また、シリコン基板の表面下に成長される酸化膜が薄くてパターンの微細化された素子の電気的分離が不可能である。
これを克服するため最近には、酸化防止膜として窒化物スペーサをシリコン窒化膜パターンの側壁に形成し、シリコン基板を一定の深さで蝕刻してから酸化させ、素子分離膜を形成する技術、即ち窒化物スペーサを用いた完全−リセスされたＬＯＣＯＳ（Fully Recessed LOCOS）方式が脚光を浴びている。
【０００４】
図１乃至図５は従来の窒化物スペーサを用いた完全−リセスされたＬＯＣＯＳ方式による素子分離膜の形成方法を説明するため示した断面図である。
図１を参照すれば、半導体基板１０上にパッド酸化膜１２と酸化防止膜とでシリコン窒化膜を積層した後、シリコン窒化膜を蝕刻して素子分離領域Ｓ1 内のパッド酸化膜を露出させる開口部Ｔ1 が形成され、所定の幅Ｓ1 を有するシリコン窒化膜パターン１４を形成する。
【０００５】
図２を参照すれば、シリコン窒化膜パターン１４が形成されたシリコン基板１０の全面にシリコン窒化物を蒸着した後、これを異方性蝕刻してシリコン窒化膜パターン１４の側壁にスペーサ１６を形成する。
ここで、スペーサ１６は活性領域Ａ1 側に食込む形のバーズビークの形成を抑制するため形成し、このスペーサ１６によりパッド酸化膜を露出させる開口部Ｔ１の大きさが縮むことになる（Ｓ1 ＞Ｓ11）。
【０００６】
図３を参照すれば、シリコン窒化膜パターン１４及びスペーサ１６を蝕刻マスクで使用して半導体基板１０を一定の深さで蝕刻することによりリセスｒ1 を形成する。次いで、図４のようにリセスｒ1 が形成された結果物に対した熱酸化工程を行うことにより所定の厚さを有する酸化膜１８を形成する。次いで、図５に示されたように、シリコン窒化膜パターン１４及びスペーサ１６を除去することにより素子分離膜２０を完成する（図５）。
【０００７】
前記完全−リセスされたＬＯＣＯＳ方式によれば、半導体基板の表面にリセスｒ1 を形成することにより半導体基板の表面下に形成される素子分離膜の厚さＴを多少増加させうる。
しかし、前記従来の方法は次のような問題点を有している。
第１に、薄い素子分離膜が形成される。
【０００８】
一般的に、素子分離領域の開口部Ｔ1 の幅Ｓ11が狭いほど、熱酸化され形成される酸化膜が薄くなる酸化膜薄効果（oxide thinning effect ）が現れる。このような現象は半導体素子が高集積化されるほど多く発生され、窒化物スペーサにより開口部Ｔ1 の幅Ｓ11がさらに狭くなった前記従来の方法で深刻に発生する。この効果に因した薄い素子分離膜は微細化された素子を電気的に分離させることができなくし、これは後続工程のマージンを減少させる要因となる。
【０００９】
第２に、素子分離膜のプロファイルが悪くなる。
窒化物スペーサにより、リセスされた基板と窒化物スペーサとの境界部位に形成される素子分離膜が急傾斜Ｓ’のプロファイルを有することになる。これは後続写真工程、特にゲート導電層の形成のための写真工程での解像度を減少させる原因となる。
【００１０】
第３に、活性領域の急な角部（abrupt active edge、図５のＥ）が形成される。
素子分離膜と活性領域との境界部分で露出されている活性領域の急な角部にゲート酸化膜を形成する場合、この部分に形成されるゲート酸化膜が他の部分に形成されるゲート酸化膜より薄くなる。これにより、ゲート酸化膜の信頼性が低下され、接合漏れ電流が増加され素子の動作特性が劣る。
【００１１】
【発明が解決しょうとする課題】
本発明の目的は素子分離膜が薄く形成されることを防止し、素子分離膜と活性領域の境界部のプロファイルを改善しうる素子分離膜の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するため本発明は、半導体基板上の素子分離領域内に形成された第１酸化膜の中心部を部分的に所定深さに蝕刻してリセスを形成する。前記第１酸化膜のリセスが形成された部分のみを選択的に熱酸化させ第２酸化膜を形成することにより、その縁部は第１酸化膜で、その中心部は第２酸化膜よりなる素子分離膜を形成する。前記第１酸化膜はＬＯＣＯＳ方法を用いてバーズビークの発生されない厚さ、約１０００Å〜２０００Åほどで形成し、第２酸化膜は窒化物スペーサを用いて１５００Å〜３０００Åほどの厚さで形成する。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明をさらに詳しく説明する。
図６乃至図１１は本発明の第１実施例による素子分離膜の形成方法を説明するための断面図である。
図６はパッド酸化膜３２及び酸化防止膜パターン３４を形成する段階を示したものであって、半導体基板３０上にパッド酸化膜３２と酸化防止膜を順次に形成した後、前記酸化防止膜をパタニングして素子分離膜が形成される素子分離領域内の前記パッド酸化膜３２を露出させ、所定の幅Ｓ2 を有する開口部Ｔ2 が形成された酸化防止膜パターン３４を形成する。
【００１４】
前記パッド酸化膜３２は前記半導体基板の表面を酸化する方法を用い、例えば１００Å〜３００Åに形成し、前記酸化防止膜は所定の熱酸化工程に対して前記基板の酸化を防止するため、例えばシリコン窒化物を低圧化学気相蒸着法（ＬＰＣＶＤ）を使用して１５００Å〜２０００Åほどの厚さで蒸着して形成する。
図７は第１酸化膜３６を形成する段階を示したものであって、前記開口部Ｔ2 により露出されたパッド酸化膜３２の下部の半導体基板３０を熱酸化（第１酸化工程）して第１酸化膜３６を形成する。
【００１５】
このように前記第１酸化膜３６は通常の熱酸化工程を用いて形成し、この際バーズビークの形成が防止されうるほどの厚さ、例えば１０００Å〜２０００Åほどの厚さで形成することが望ましい。
ここで、従来の場合と異なり、酸化防止膜パターン３４の側壁にスペーサが形成されていない状態で第１酸化膜３６が形成されるので、開口部Ｔ2 の幅が狭くならない。従って、従来の方法に比べ、酸化膜が薄くなる現象を大幅減らすことになる。また、前記第１酸化膜３６を、一般的なＬＯＣＯＳを使用する場合バーズビークが発生されないと知られている厚さ、即ち３０００Å未満の厚さ、望ましくは１０００Å〜２０００Åほどの厚さで形成するので活性領域Ａ2 側に食込むバーズビークの発生が防止される。
【００１６】
図８はスペーサ３８を形成する段階を示したものであって、第１酸化膜３６が形成された結果物上に絶縁層を形成し、前記絶縁層を異方性蝕刻して前記酸化防止膜パターンの側壁に所定の幅を有するスペーサ３８を形成する。
前記スペーサ３８の形成のための絶縁層は、以降のリセスの形成のための蝕刻時、前記第１酸化膜３６よりその蝕刻率が小さく、所定の熱酸化工程に対して前記基板（第１酸化膜の下部の基板）の酸化を抑制しうる物質、例えばシリコン窒化物で形成する。シリコン窒化物で形成された前記スペーサ３８は後続される前記第１酸化膜の蝕刻工程で蝕刻マスクとして使用されるだけでなく、後続の第２酸化膜形成時バーズビークの形成を抑制する役割をする。
【００１７】
図９はリセスｒ2 を形成する段階を示したものであって、前記酸化防止膜パターン３４及びスペーサ３８を蝕刻マスクで使用し、前記第１酸化膜３６を一定の深さに蝕刻してリセスｒ2 を形成する。
前記リセスｒ2 は通常の異方性蝕刻工程により形成でき、第１酸化膜内に形成され、その深さが第１酸化膜３６の厚さより深くなく形成される（第１実施例）。他の方法では、前記第１酸化膜３６の厚さと同じ深さで形成されたり（第２実施例であって、図１２を参照して説明する）、第１酸化膜３６の厚さよりさらに深く形成されることもできる（第３実施例であって、図１３を参照して説明する）。
【００１８】
図１０は第２酸化膜４０を形成する段階を示したものであって、リセス（図９のｒ2 ）が形成された前記第１酸化膜（図９の３６）を熱酸化（第２酸化工程）させ第２酸化膜４０を形成する。
前記第２酸化膜４０は１５００Å〜３０００Åほどの厚さを有するように形成することが望ましく、スペーサ３８により遮られた縁部に位置した第１酸化膜３６よりさらに深い位置に形成される。第２酸化膜４０の表面は前記第１酸化膜３６より下に位置する。即ち、第２酸化工程時、リセスが形成された部分からシリコン基板側への酸化がさらに深く進行され、従って基板面の下部の素子分離膜の厚さが増加される。このように基板面の下部の素子分離膜の厚さが増加することにより、素子分離効率が増大されうる。
【００１９】
一方、第２酸化膜４０の形成のための熱酸化工程が進行される間、横方向へのバーズビークの成長は前記窒化物スペーサ３８により抑制される。
図１１は第１酸化膜（図９の３６）及び第２酸化膜（図１０の４０）よりなる素子分離膜４２を完成する段階を示したものであって、前記酸化防止膜パターン３４及び窒化物スペーサ３８を除去する工程で進行される。
【００２０】
前記素子分離膜４２は一般的なＬＯＣＯＳを用いた第１酸化工程によりその縁部が形成され、窒化物スペーサを用いた完全−リセスされたＬＯＣＯＳを用いた第２酸化工程によりその中心部が形成される。
ここで、前記酸化防止膜パターン３４及びスペーサ３８の除去工程後、熱酸化工程により損傷された半導体基板の表面を回復させるため犠牲酸化工程が行える。
【００２１】
前述した本発明の第１実施例によれば次のような長所がある。
第１に、従来の技術とは異なって窒化物スペーサにより酸化される領域の幅が狭くならないので素子分離膜が薄く形成されることを防止しうる。
第２に、ＬＯＣＯＳ方法で形成された第１酸化膜が素子分離膜の縁部を構成するので、従来の窒化物スペーサの除去後、発生される素子分離膜の急傾斜を根本的に防げる。
【００２２】
第３に、活性領域と素子分離膜の界面が一般的なＬＯＣＯＳのように形成されるので、従来のような急な活性領域の角部（図５のＥ）が形成されない。よって、ゲート酸化膜の信頼性が増加され接合漏れ電流が減少される。
図１２は本発明の第２実施例による素子分離膜の形成方法を説明するため示した断面図である。
【００２３】
第１実施例の図８までの工程を進行した後、前記酸化防止膜パターン３４及びスペーサ３８を蝕刻マスクで使用して前記半導体基板３０が露出されるまで前記第１酸化膜３６を除去してリセスｒ3 を形成する。即ち、本発明の第２実施例によるリセスｒ3 の深さは第１酸化膜３６と同じ大きさで形成される。以降の工程は前述した第１実施例の方法と同一である。
【００２４】
図１３は本発明の第３実施例による素子分離膜の形成方法を説明するため示した断面図である。
第１実施例の図８までの工程を進行した後、前記酸化防止膜パターン３４及びスペーサ３８を蝕刻マスクで使用して前記第１酸化膜３６及び半導体基板３０を所定の深さで蝕刻する工程を進行してリセスｒ4 を形成する。即ち、本発明の第３実施例によるリセスｒ4 の深さは第１酸化膜３６よりさらに厚く形成される。以降の工程は前述した第１実施例の方法と同一である。
【００２５】
前記第２及び第３実施例によれば前記第１実施例の方法で形成された素子分離膜に比べて半導体基板側にさらに深く形成しうるので、素子間の分離効果を高めうる。
【００２６】
【発明の効果】
前述したように本発明によれば、２回の酸化工程を通して素子分離膜を形成することにより、素子分離の効率増加、後続工程の余裕度増加、ゲート導電層の形成のための写真工程での解像度増加及びゲート酸化膜の信頼性の増加等が可能である。
【００２７】
本発明は前記実施例に限定されなく、多くの変形が本発明が属する技術的思想内で通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】従来の一般的な窒化物スペーサを用いた素子分離膜の形成方法を説明するため示した断面図である。
【図２】従来の一般的な窒化物スペーサを用いた素子分離膜の形成方法を説明するため示した断面図である。
【図３】従来の一般的な窒化物スペーサを用いた素子分離膜の形成方法を説明するため示した断面図である。
【図４】従来の一般的な窒化物スペーサを用いた素子分離膜の形成方法を説明するため示した断面図である。
【図５】従来の一般的な窒化物スペーサを用いた素子分離膜の形成方法を説明するため示した断面図である。
【図６】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図７】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図８】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図９】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図１０】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図１１】本発明の第１実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図１２】本発明の第２実施例による素子分離膜の形成方法を説明するため示した断面図である。
【図１３】本発明の第３実施例による素子分離膜の形成方法を説明するため示した断面図である。
【符号の説明】
３０    半導体基板
３２    パッド酸化膜
３４    酸化防止膜パターン
３６    第１酸化膜
３８    スペーサ
４０    第２酸化膜
４２    素子分離膜
【図１】
0003923584.tif 000002
【図２】
0003923584.tif 000003
【図３】
0003923584.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003923584.tif 000013
【図１３】
0003923584.tif 000014