(57)【特許請求の範囲】
【請求項１】
差動増幅回路と該差動増幅回路の出力信号により駆動される出力回路とを具備する駆動回路において、
前記差動増幅回路の非反転側出力電流又は反転側出力電流の増大電流信号が注入され、前記差動増幅回路の動作電流を増大させるよう正帰還をかける電流制御回路を有し、該電流制御回路は前記注入された増大電流信号を減少させる負帰還がかけられ、
前記電流制御回路は、前記増大電流信号を所定の倍率に変換して前記差動増幅回路の電流源の電流に加算させるバイアス用カレントミラー回路と、前記増大電流信号を時間経過と共に減少させる負帰還用カレントミラー回路群とを具備し、
前記負帰還用カレントミラー回路群は、前記増大電流信号が出力側に注入される第１のカレントミラー回路と、該第１のカレントミラー回路の出力側の電流が基準側に流れ出力側の電流が前記第１のカレントミラー回路の基準側に流れる第２のカレントミラー回路と、前記第１のカレントミラー回路の基準側の電流が基準側に流れ出力側の電流が前記第１のカレントミラー回路の出力側に流れる第３のカレントミラー回路を具備し、前記第１、第２、第３のカレントミラー回路の倍率を所定値に設定することにより、前記注入された増大電流信号を減少させるようにしたことを特徴とする駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネル等の容量性負荷の駆動に好適な駆動回路に関するものである。
【０００２】
【従来の技術】
携帯型電話機や携帯型コンピュータの液晶パネルは年々大型化と低消費電力化が同時に進行しているが、１つの駆動回路が受け持つ液晶パネルの等価容量は、１本のコモンライン又は１本のセグメントライン上の複数の液晶セルの合計容量であり、そのパネルの面積に依存して数千 pFから数万pFにも達し、さらに年々大型化が進んでいるので、その等価容量はより増大化している。
【０００３】
［第１の従来例］
図１２は駆動する負荷の最大値を予め予定して、設計段階から動作電流を設定するようにした古典的な従来の駆動回路１００を示す図である。図１２においてＭＰ１０１〜ＭＰ１０５はＰＭＯＳトランジスタ、ＭＮ１０１〜ＭＮ１０３はＮＭＯＳトランジスタである。なお、以下では特に断らないが、ＰＭＯＳトランジスタはバックゲートが高電位電源ＶＤＤに、ＮＭＯＳトランジスタはバックゲートが低電位電源ＶＳＳに接続されている。
【０００４】
１０１はＭＰ１０１，ＭＰ１０２、ＭＰ１０４、ＭＮ１０１，ＭＮ１０２からなる差動増幅回路、１０２は非反転入力端子、１０３は反転入力端子である。１０４はＭＮ１０３，ＭＰ１０５，位相補償用コンデンサ１０２からなる出力回路である。１０５は出力端子、Ｃ１０１は容量性負荷である。ＭＰ１０４，ＭＰ１０５はＭＰ１０３とカレントミラー接続され、電流源Ｉ１０１の電流に対応するバイアス電流が流れる。
【０００５】
図１３はこの駆動回路１００の反転入力端子１０３と出力端子１０５を共通接続して全体を電圧フォロアとして動作させ、ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖ、容量性負荷Ｃ１０１を10,000pFとして、非反転入力端子１０２に駆動信号Ｖin（周期２００μｓでデューティ５０％）を入力したときの各部の電圧，電流の波形図である。横軸は時間であり、縦軸のＶｄ（＃）はトランジスタ＃のドレイン電圧、Ｉｄ（＃）はトランジスタ＃のドレイン電流、Ｉvddは電源ＶＤＤに流れる消費電流である。
【０００６】
入力端子１０２への駆動信号Ｖinの変化時から比較的長い期間に亘って大きな消費電流Ｉvddが流れている。この電流Ｉvddは少なくとも258.26μＡ必要であった。また、このこの駆動回路１００では、容量性負荷Ｃ１０１の予想最大容量に応じて電流Ｉ１０１やＭＰ１０３に対するＭＰ１０４，ＭＰ１０５のサイズ比を予め設計段階で設定し、ＭＰ１０４，ＭＰ１０５に流れるバイアス電流を決めるものであるが、これらバイアス電流は駆動信号Ｖinが変化しない定常状態でも流れるので、小さな負荷を駆動する場合にはそのバイアス電流（アイドリング電流）が無駄で駆動能率が低くなるという問題がある。
【０００７】
［第２の従来例］
図１４は図１２の駆動回路１００を改善して、駆動信号Ｖinが変化するタイミング期間だけ一時的に動作電流を増大させる駆動回路１２０を示す図であり、特開平７−２２１５６０号公報等で提案されているものである。図１４において、ＭＰ１２１〜ＭＰ１２５はＰＭＯＳトランジスタ、ＭＮ１２１〜ＭＮ１２４はＮＭＯＳトランジスタである。
【０００８】
１２１はＭＰ１２１，ＭＰ１２２、ＭＰ１２４、ＭＮ１２１，ＭＮ１２２からなる差動増幅回路、１２２は非反転入力端子、１２３は反転入力端子である。１２４はＭＮ１２３，ＭＰ１２５，位相補償用コンデンサＣ１２２からなる出力回路である。１２５は出力端子、Ｃ１２１は容量性負荷である。ＭＰ１２４，ＭＰ１２５はＭＰ１２３とカレントミラー接続されている。ＭＮ１２４と抵抗Ｒ１２１，Ｒ１２２はバイアス切替回路１２６を構成している。１２７は制御端子である。
【０００９】
この図１４の駆動回路１２０では、反転入力端子１２３と出力端子１２５が共通接続され、全体が電圧フォロアとして動作する。駆動信号Ｖinが変化するタイミングに合わせてその期間だけ制御端子１２７に「Ｈ」レベルの電圧を印加し、ＭＮ１２４を導通させＲ１２２を短絡して、ＭＰ１２４，ＭＰ１２５を流れる動作電流を大きくして、容量性負荷Ｃ１２１が要求する駆動電流を供給するので、図１２に示した駆動回路１００に比べると、駆動の必要ないときの動作電流が低減し、駆動能率が大きく改善されている。
【００１０】
ところが、予め予定されていた負荷には対応できるものの、動作電流は２段階しか切り替えることができないので、予想したよりも大きな負荷に対しては駆動力不足が発生し、逆に予想したよりも小さな負荷に対しては無駄な電流が流れるという問題がある。また、駆動パルスの周波数が高くなると、単位時間当りの電流を増大させる期間の占める割合が増えてしまい、電流節約効果が低減してしまう。さらに、駆動期間の電流利用効率自体は図１２の回路と変わらないので、負荷容量が大きくなると電流が増えてしまう。
【００１１】
［第３の従来例］
図１５は差動回路の電圧変化を電流変化に変換して出力駆動力を大きくさせるようにした駆動回路１４０を示す図である。この駆動回路１４０は、トランスコンダクタンス増幅器とも呼ばれ、古くから知られているものである。図１５において、ＭＰ１４１〜ＭＰ１４６はＰＭＯＳトランジスタ、ＭＮ１４１〜ＭＮ１４４はＮＭＯＳトランジスタである。
【００１２】
１４１はＭＰ１４１，ＭＰ１４２、ＭＰ１４５、ＭＮ１４１，ＭＮ１４２からなる差動増幅回路、１４２は非反転入力端子、１４３は反転入力端子である。１４４はＭＰ１４６，ＭＮ１４３からなる出力回路である。１４５は出力端子、Ｃ１４１は容量性負荷である。ＭＮ１４４，ＭＰ１４４はＭＮ１４１のドレイン電圧変化をＭＰ１４６に供給するためのものである。ＭＮ１４３にはＭＮ１４２のドレイン電圧が供給される。ＭＰ１４５にはＭＰ１４３によって電流源Ｉ１４１の電流に対応したバイアス電流が供給されている。
【００１３】
図１６はこの駆動回路１４０の反転入力端子１４３と出力端子１４５を共通接続して全体を電圧フォロアとして動作させ、ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖ、容量性負荷Ｃ１４１を10,000pFとして、非反転入力端子１４２に駆動信号Ｖin（周期２００μｓでデューティ５０％）を入力したときの各部の電圧，電流の波形図である。横軸は時間であり、縦軸のＶｄ（＃）はトランジスタ＃のドレイン電圧、Ｉｄ（＃）はトランジスタ＃のドレイン電流、Ｉvddは電源ＶＤＤに流れる消費電流である。このＩvddは定常状態で222.18μＡであった。なお、この図１６において、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。
【００１４】
この駆動回路１４０では、ＭＮ１４２のドレインとＭＮ１４４のゲートが直結され、ＭＮ１４１のドレインがＭＮ１４４、ＭＰ１４４を介してＭＰ１４６に電気的に結合されているので、ＭＮ１４２の動作電流がＭＮ１４３の動作電流を、ＭＮ１４１の動作電流がＭＰ１４６の動作電流を決定する。したがって、ＭＮ１４２とＭＮ１４３のサイズ比、ＭＮ１４１とＭＰ１４６のサイズ比を大きく設定しておけば、大きな容量性負荷Ｃ１４１を駆動できる。しかし、このようにするとＭＮ１４３，ＭＰ１４６のアイドリング電流が増大してしまうという問題がある。また、差動増幅回路１４１のアイドリング電流は減少できない。
【００１５】
［第４の従来例］
図１７は差動増幅回路の電圧出力変化を電流に変換して正帰還をかけて駆動力を増大するようにした駆動回路１６０を示す回路図である。これは、適応バイアス方式と呼ばれ、特開昭０６−１０４６６３公報，特開平１０−２２７４１号公報等で提案されている。図１７において、ＭＰ１６１〜ＭＰ１６７はＰＭＯＳトランジスタ、ＭＮ１６１〜ＭＮ１６４はＮＭＯＳトランジスタである。
【００１６】
１６１はＭＰ１６１，ＭＰ１６２、ＭＰ１６６、ＭＮ１６１，ＭＮ１６２からなる差動増幅回路、１６２は非反転入力端子、１６３は反転入力端子である。１６４はＭＮ１６４，ＭＰ１６７，位相補償用コンデンサ１６２からなる出力回路である。１６５は出力端子、Ｃ１６１は容量性負荷である。ＭＰ１６５〜ＭＰ１６７はＭＰ１６４とカレントミラー接続され、電流源Ｉ１６１とＭＰ１６３に流れる電流の加算値に対応するバイアス電流が供給されている。ＭＮ１６３はＭＮ１６１のドレイン電圧を検出し増幅してＭＰ１６３に送る検出用である。
【００１７】
図１８はこの駆動回路１６０の反転入力端子１６３と出力端子１６５を共通接続して全体を電圧フォロアとして動作させ、ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖ、容量性負荷Ｃ１６１を10,000pFとして、非反転入力端子１６２に駆動信号Ｖin（周期２００μｓでデューティ５０％）を入力したときの各部の電圧，電流の波形図である。横軸は時間であり、縦軸のＶｄ（＃）はトランジスタ＃のドレイン電圧、Ｉｄ（＃）はトランジスタ＃のドレイン電流、Ｉvddは電源ＶＤＤに流れる消費電流である。平衡時のＩvddは67.87μＡと小さくなっていた。なお、この図１８において、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。
【００１８】
この駆動回路１６０では、電圧フォロア接続としたとき駆動信号Ｖinや容量性負荷Ｃ１６１が変化すると出力変化となって現れるが、その出力電圧変化をＭＮ１６３で検出増幅し、ＭＰ１６３のドレイン電流に変換して、ＭＰ１６６，ＭＰ１６７の動作電流を変化させ、駆動力を調整するものである。例えば、駆動信号Ｖinが立ち上がると、出力電圧Ｖoutが立ち上がるまでの間ＭＰ１６１のドレイン電圧が上昇し、ＭＮ１６３がこれを検出してそのドレイン電圧を低下させ、ＭＰ１６３のドレイン電流を増大させて、ＭＰ１６６，ＭＰ１６７のドレイン電流を増大させる。すなわち、差動増幅回路１６１の出力変化によりＭＰ１６６，ＭＰ１６７に正帰還をかけるものである。
【００１９】
このときのＭＰ１６６，ＭＰ１６７の動作電流は、最大負荷電流と正帰還時の電流増幅率から決められる。ちなみに、容量負荷Ｃ１６１を10,000ｐＦとしこれを１μｓで１０Ｖに充電する場合、１０ｍＡの電流が必要である。このときの電流増幅率はＭＰ１６４とＭＰ１６７のサイズ比で決まる。電流倍率を１００とするとき、ＭＰ１６４のサイズ比をＷ／Ｌ＝４０μｍ／２０μ＝２とすると、ＭＰ１６７のサイズ比はＷ／Ｌ＝６００μｍ／３μｍ＝２００とすればよい。このときのＭＰ１６４の電流は１０ｍＡの１／１００であるから、１００μＡとなる。電流増幅率を１０００倍にすると、ＭＰ１６７のサイズ比はＷ／Ｌ＝６０００μｍ／３μｍ＝２０００とかなり大きなトランジスタになる。安定性については、差動増幅回路１６１の平衡状態で正帰還がほとんどかからないように、ＭＮ１６３をＢ級又はＣ級で動作させれば問題ない。
【００２０】
しかしながら、正帰還が働いている状態では理論上は正帰還量を最適化すれば安定に動作させることは可能であるが、ＭＮ１６３，ＭＰ１６３の裸利得が高くなるので、安定性を確保するための設計上の困難がつきまとう。逆に、ＭＮ１６３，ＭＰ１６３の裸利得を小さくすると充分な正帰還動作が行われない。すなわち、ＭＮ１６３，ＭＰ１６３の利得の設定がクリティカルになるという問題があった。さらに、ＭＮ１６３，ＭＰ１６３による増幅動作の動作点が両端の電源電圧に近づくと、増幅回路そのものが正常に動作しなくなるため、擬似的な発振状態を押さえ込むのが困難になる等の問題もあった。
【００２１】
［第５の従来例］
図１９は出力電圧を電流変換して負荷を駆動する別の従来の駆動回路１８０の回路図である。これは、IEEE,JSSC,JUNE 1986,"An Efficient CMOS Buffer for Driving Large Capacitive Loads"で提案されている。図１９において、ＭＰ１８１〜ＭＰ１８７はＰＭＯＳトランジスタ、ＭＮ１８１〜ＭＮ１８７はＮＭＯＳトランジスタである。
【００２２】
１８１はＭＰ１８２，ＭＰ１８３、ＭＮ１８１〜ＭＮ１８３からなる差動増幅回路、１８２は非反転入力端子、１８３は反転入力端子である。１８４はＭＮ１８７，ＭＰ１８７からなる出力回路である。１８５は出力端子、Ｃ１８１は容量性負荷である。１８６はＭＰ１８４〜ＭＰ１８６，ＭＮ１８５、ＭＮ１８６からなる出力駆動回路である。ＭＰ１８３のドレインはＭＰ１８４のゲートに直結され、ＭＰ１８２のドレインはＭＰ１８１，ＭＮ１８４を介してＭＮ１８５のゲートに接続されている。
【００２３】
この図１９の駆動回路１８０では、反転入力端子１８３と出力端子１８５が共通接続され、全体が電圧フォロアとして動作する。ＭＰ１８６のゲートにはバイアス電圧ＶＢ１８１が、ＭＮ１８６のゲートにはバイアス電圧ＶＢ１８２が、ＭＮ１８３のゲートにはバイアス電圧ＶＢ１８３が印加されるが、ＶＢ１８１＜ＶＢ１８２＜ＶＢ１８３である。
【００２４】
この駆動回路１８０は基本的に図１５のトランスコンダクタンス増幅器の変形である。ＭＮ１８２のドレイン電圧に相当する電流がＭＰ１８４に転移され、ＭＮ１８１のドレイン電圧に相当する電流がＭＮ１８５に転移される。この回路は、出力駆動回路１８６によって出力回路１８４をフルスイングできるようにしたものである。ＭＰ１８５は抵抗素子として作用し、ＭＰ１８７のゲート電圧とＭＮ１８７のゲート電圧が所定の電圧差となるようにして、それら両方のＭＰ１８７、ＭＮ１８７が同時に導通することを防止している。また、ＭＰ１８６，ＭＮ１８６はＭＰ１８７，ＭＮ１８７のゲートにそれらが正確なＢ級動作を行うようゲートバイアスを与えるためのものである。
【００２５】
しかしながら、この駆動回路１８０においても、大きな駆動力は得られるものの、出力側のＭＰ１８７、ＭＮ１８７に大きなアイドリング電流を流さないと安定な動作点が得られないという問題がある。また、出力駆動回路１８６でのアイドリング電流が大きくなるという問題もある。
【００２６】
［第６の従来例］
図２０は互いに相似な差動増幅回路を２個設けてその一方の差動増幅回路を入力信号や出力変化のセンサとして使用して他方の差動増幅回路や出力回路の駆動力を適応制御するようにした駆動回路２００の回路図である。これは、IEEE,JSSC,JUNE 1989,"A Very-High-Slew-Rate CMOS Operational Amplifire"や特開平１１−１３６０４４号公報等に提案されている。図２０において、ＭＰ２０１〜ＭＰ２０７はＰＭＯＳトランジスタ、ＭＮ２０１〜ＭＮ２０９はＮＭＯＳトランジスタである。
【００２７】
２０１はＭＰ２０５，ＭＰ２０６、ＭＮ２０６〜ＭＮ２０８からなる主差動増幅回路、２０２は非反転入力端子、２０３は反転入力端子である。２０４はＭＰ２０７，ＭＮ２０９からなる出力回路である。２０５は出力端子、Ｃ２０１は容量性負荷である。２０６はＭＰ２０１〜ＭＰ２０３，ＭＮ２０１，ＭＮ２０２からなる副差動増幅回路である。２０７はＭＮ２０３，ＭＮ２０４からなる主差動増幅回路２０１用のバイアス回路である。ＭＰ２０６のドレインはＭＰ２０７のゲートに直結され、ＭＰ２０５のドレインはＭＰ２０４，ＭＮ２０５を介してＭＮ２０９のゲートに接続されている。つまり、主差動増幅回路２０１と出力回路２０４を含む回路はトランスコンダクタンス増幅器の構成である。
【００２８】
この駆動回路２００では、副差動増幅回路２０６のＭＰ２０１の電流とＭＮ２０１，ＭＮ２０２の合計電流をずらして設定することにより、ＭＮ２０３，ＭＮ２０４をＢ級又はＣ級で増幅動作できるようにしている。このＭＮ２０３，ＭＮ２０４は互いに異なった動作点で動作して副差動増幅回路２０６の差動出力の電位差に相当する電圧を検出増幅し、主差動増幅回路２０１の動作電流を増大させるようにしている。副差動増幅回路２０６が平衡状態にあるときは、ＭＮ２０３，ＭＮ２０４には電流が流れないので、正帰還動作に無効な電流が流れない。
【００２９】
ところが、この駆動回路２００では、２個の差動増幅回路を使用しているので消費電流が増大する他に、主差動増幅回路２０１と出力回路１４４をトランスコンダクタンス増幅器構成としているので、前記した図１５，図１９の駆動回路１４０，１８０と同様に、大容量の負荷を駆動する場合には、大きなアイドリング電流を流さなければならない問題がある。
【００３０】
［第７の従来例］
図２１は駆動波形の電流変化を増幅又は分流して正帰還をかけて駆動力を上げるようにした駆動回路２２０を示す回路図である。これは、IEEE,JSSC,JUNE,1990"Class AB CMOS Amplifires with High Efficiency"で提案されている。図２１において、ＭＰ２２１〜ＭＰ２２８はＰＭＯＳトランジスタ、ＭＮ２２１〜ＭＮ２２８はＮＭＯＳトランジスタ、Ｉ２２１〜Ｉ２２４は電流源である。
【００３１】
２２１はＭＰ２２１，ＭＰ２２２，ＭＮ２２１〜ＭＮ２２３、電流源Ｉ２２１からなる第１差動増幅回路、２２２は非反転入力端子、２２３は反転入力端子である。２２４はＭＰ２２８，ＭＮ２２８からなる出力回路である。２２５は出力端子、Ｃ２２１は容量性負荷である。２２６はＭＰ２２６、ＭＰ２２７，ＭＮ２２６，ＭＮ２２７，Ｉ２２４からなる第２の差動増幅回路である。
【００３２】
前記第１の増幅回路２２１側のＭＮ２２３，ＭＮ２２４，ＭＰ２２３，Ｉ２２２からなる制御回路２２７は、入力電圧Ｖinが低下するとき、ＭＮ２２３の電流を増大させて第１の差動増幅回路２２１に正帰還をかけると共に、出力回路２２４のＭＮ２２８の電流を増大させる。また、前記第２の増幅回路２２６側のＭＰ２２４，ＭＰ２２５、ＭＮ２２５，Ｉ２２３からなる制御回路２２８は、入力電圧Ｖinが上昇するとき、ＭＰ２２５の電流を増大させて第２の差動増幅回路２２６に正帰還をかけると共に、出力回路２２４のＭＰ２２８の電流を増大させる。
【００３３】
この駆動回路２２０では、入力電圧Ｖinが低下するとき第１差動増幅回路２２１の動作電流に正帰還が、上昇するとき第２の差動増幅回路２２６の動作電流に正帰還がかかり、またいずれの場合も出力回路２２４が大きく駆動されるので、駆動力が向上する。この第１の差動増幅回路２２１側の正帰還量はＭＮ２２４とＭＮ２２３のサイズ比、第２の差動増幅回路２２６側の正帰還量はＭＰ２２４とＭＰ２２５のサイズ比で決まる。
【００３４】
ところが、この駆動回路２２０では２個の差動増幅回路を使用するので消費電流が増大する他に、ＭＮ２２４で出力回路２２４のＭＮ２２８を、またＭＰ２２４で出力回路２２４のＭＰ２２８を駆動するので、制御回路２２７の系統と制御回路２２８の系統の動作内容が完全に一致しなければ出力回路２２４のＭＰ２２８，ＭＮ２２８の動作のバランスが崩れ、不安定になる。
【００３５】
このため、動作の安定を図るために大容量の負荷を駆動する場合には、少なくとも数十μＡのアイドリング電流が流れてしまう。正帰還の倍率（ＭＮ２２４に対するＭＮ２２３のサイズ比、ＭＰ２２４に対するＭＰ２２５のサイズ比）を大きくすれば、出力トランジスタＭＰ２２８，ＭＮ２２８に対する倍率（ＭＮ２２４に対するＭＮ２２８のサイズ比、ＭＰ２２４に対するＭＰ２２８のサイズ比）を小さくできるが、正帰還の倍率は自ずから限界があり、低消費電流化には限界がある。また、上記文献のp.525にあるように、容量性負荷Ｃ２２１の容量が470 pF以上において、スルーレートが0.25 V/μs、電流比１５倍（上記文献p.526）の性能は発揮できるが、10,000 pF以上の液晶パネルの駆動にはさらなる改良の必要がある。
【００３６】
【発明が解決しようとする課題】
以上説明したように、従来の駆動回路では無駄なアイドリングが流れて消費電流が大きくなるという問題がある。また、動作電流を２段切替するものでは負荷変動への対応が困難であるという問題があり、入力電圧に応じて動作電流を変化させるものでは安定動作のための設計が難しい等の問題がある。
【００３７】
本発明の目的は、上記した問題点を解消した駆動回路を提供することである。
【００３８】
【課題を解決するための手段】
上記課題を解決するための本願の発明は、差動増幅回路と該差動増幅回路の出力信号により駆動される出力回路とを具備する駆動回路において、前記差動増幅回路の非反転側出力電流又は反転側出力電流の増大電流信号が注入され、前記差動増幅回路の動作電流を増大させるよう正帰還をかける電流制御回路を有し、該電流制御回路は前記注入された増大電流信号を減少させる負帰還がかけられ、前記電流制御回路は、前記増大電流信号を所定の倍率に変換して前記差動増幅回路の電流源の電流に加算させるバイアス用カレントミラー回路と、前記増大電流信号を時間経過と共に減少させる負帰還用カレントミラー回路群とを具備し、前記負帰還用カレントミラー回路群は、前記増大電流信号が出力側に注入される第１のカレントミラー回路と、該第１のカレントミラー回路の出力側の電流が基準側に流れ出力側の電流が前記第１のカレントミラー回路の基準側に流れる第２のカレントミラー回路と、前記第１のカレントミラー回路の基準側の電流が基準側に流れ出力側の電流が前記第１のカレントミラー回路の出力側に流れる第３のカレントミラー回路を具備し、前記第１、第２、第３のカレントミラー回路の倍率を所定値に設定することにより、前記注入された増大電流信号を減少させるよう構成した。
【００４４】
【発明の実施の形態】
［本発明の原理］
図１の(a)は本発明の原理を説明するための駆動回路１０のブロック図である。１１は非反転入力端子１２と反転入力端子１３に印加する電圧信号の差分を増幅する差動増幅回路、１４はその差動増幅回路１１の出力電圧を入力する出力回路であり、その出力回路１４の出力端子１５に負荷が接続される。１６は差動増幅回路１１の非反転側の増大電流信号が端子１１ｂから注入される電流制御回路、１７は差動増幅回路１１の反転側の増大電流信号が端子１１ａから注入される電流制御回路、１８，１９はこれら両電流制御回路１６，１７により差動増幅回路１１の動作電流を増大させるバイアス回路である。また、電流制御回路１７は、出力回路１４のバイアス電流も増大させるようになっている。
【００４５】
これら電流制御回路１６，１７は差動増幅回路１１の入力変化に応じた増大電流信号が注入されることによりその差動増幅回路１１に対して正帰還をかけてその動作電流を増大させるものであるが、電流制御回路１６，１７自体は負帰還動作し、これにより前記正帰還の動作は直ちに終結する。
【００４６】
すなわち、入力が変化しないときは、差動増幅回路１１の非反転側、反転側の出力は変化しないので、電流制御回路１６，１７には増大電流信号はほとんど注入されない。よってこのときは、バイアス回路１８，１９には電流が流れず差動増幅回路１１のアイドリング電流は小さな電流となり、また出力回路１４のバイアス電流も小さな電流となりここでのアイドリング電流も小さく、低消費電力を実現できる。
【００４７】
一方、入力が変化すると、差動増幅回路１１の非反転側又は反転側の出力電流が増大するので、その増大電流信号が電流制御回路１６又は１７に注入され、このため電流制御回路１６又は１７がバイアス回路１８又は１９の電流を増大させて差動増幅回路１１の動作電流を増大させ、差動信号を必要量だけ増幅するので、その差動増幅回路１１は高速に動作する。また、電流制御回路１７に増大電流信号が注入されているときは、その電流制御回路１７によって出力回路１４のバイアス電流が増大する方向に制御されるので、負荷を駆動する電流が増大し、動作が安定化すると共にその動作が高速となる。以上から、入力信号が変化したときは、安定に動作し且つ高いスルーレートを実現できる。
【００４８】
図１(b)は図１(a)の変形例の駆動回路５０を示す図で、５１は非反転入力端子５２と反転入力端子５３に印加する電圧信号の差分を増幅する差動増幅回路、５４はその差動増幅回路５１の出力電圧を入力する出力回路であり、その出力回路５４の出力端子５５に負荷が接続される。５６は差動増幅回路５１の非反転側の増大電流信号が端子５１ｂから注入される電流制御回路、５７は電流制御回路５６により差動増幅回路５１の動作電流を増大させるバイアス回路である。
【００４９】
この図１(b)の駆動回路５０は図１(a)の駆動回路１０から電流制御回路１７とバイアス回路１９を除去し、出力回路５４のバイアス電流は制御しないようにした構成である。
【００５０】
［第１の実施形態］
図２は本発明の第１の実施の形態の駆動回路１０の回路図であり、図１(a)に対応するものであり、同一のものには同一の符号を付している。図２において、ＭＰ１１〜ＭＰ２６はＰＭＯＳトランジスタ、ＭＮ１１〜ＭＮ２８はＮＭＯＳトランジスタである。Ｃ１１は容量性負荷、Ｃ１２は位相補償用コンデンサ、Ｃ１３，Ｃ１４は発振防止用コンデンサである。ＭＮ１６，ＭＮ１９，ＭＮ１３，ＭＮ２０，ＭＮ２３，ＭＮ２５のゲートには固定のバイアス電圧ＶＢ１１が印加している。
【００５１】
差動増幅回路１１において、ＭＰ１２は出力回路１４に送り出す電圧を取り出すための負荷抵抗として機能する。これによって、ＭＰ１５のドレイン電圧はＶＤＤ−Ｖth（ＭＰ１５）から大きく変動しなくても、ＭＰ１２のドレイン電流の変動に応じてＭＰ１２のドレインに大きな振幅の電圧を得ることができる。ＭＰ１１はＭＰ１２とのバランス用である。
【００５２】
この差動増幅回路１１では平衡状態にあるときは、ＭＮ１１，ＭＮ１２に同じドレイン電流が流れているが、その平衡が崩れて、例えばＭＮ１１のドレイン電流が増大したときは、ＭＰ１３、ＭＰ１４からなる反転側カレントミラー回路のＭＰ１３に流れる電流に対応した電流がＭＰ１４にＭＰ１３，ＭＰ１４のサイズ比に応じて流れるが、この電流はＭＰ１２やＭＮ１２側には流れず、電流制御回路１７に注入される。
【００５３】
逆に、ＭＮ１２のドレイン電流が増大したときは、ＭＰ１５、ＭＰ１６からなる非反転側カレントミラー回路のＭＰ１５に流れる電流に対応した電流がＭＰ１６にＭＰ１５，ＭＰ１６のサイズ比に応じて流れるが、この電流はＭＰ１１やＭＮ１１には流れず、電流制御回路１６に注入される。また、このときは、ＭＰ１２に大きな電流が流れるので、前記したように、ＭＰ１５のドレイン電圧が大きく変動しないのにもかかわらず、そのＭＰ１２のドレイン電圧が大きく低下し出力回路１４のＭＰ２５を大きく駆動する。
【００５４】
電流制御回路１７において、ＭＰ２１とＭＰ２２，ＭＮ２１とＭＮ２２，ＭＰ２３とＭＰ２４はそれぞれ第１〜第３のカレントミラー回路を構成し、ＭＰ２１のソースに差動増幅回路１１から電流が注入されると、ＭＮ２７を経由しＭＮ２１を流れる。ＭＮ２１のゲートにはコンデンサＣ１４（例えば、0.1 pＦ）が接続されているので、ＭＮ２１に流れる電流は若干遅延する。また、このＭＮ２１はバイアス回路１９のＭＮ１５とカレントミラー接続されているので、それらのサイズ比に応じてＭＮ１５に電流を流す。これにより差動増幅回路１１は動作電流を増大させるので正帰還がかかる。
【００５５】
また、この電流制御回路１７では、サイズ比を、例えばＭＮ２１：ＭＮ２２＝４：１、ＭＰ２２：ＭＰ２１＝１：１、ＭＰ２４：ＭＰ２３＝１０：１に設定した場合は、差動増幅回路１１からＭＰ２１のソースに電流が注入されると、ＭＰ２１−ＭＮ２７−ＭＮ２１−ＭＮ２２−ＭＰ２２−ＭＰ２４の経路でＭＮ２３に1/40の係数の負帰還がかかり、その流入電流を減らすよう動作するので、平衡状態においてはごく少量の電流しか流れない。
【００５６】
このように、電流制御回路１７は差動増幅回路１１のＭＮ１１のドレイン電流の増大変化を検出してその差動増幅回路１１の動作電流が増大するよう正帰還をかけているが、その正帰還の開始はコンデンサＣ１４により若干遅れ、しかもその制御回路１７自体は負帰還動作するので正帰還動作は直ちに集結し、正帰還量を決めるＭＮ２１とＭＮ１５のサイズ比を１０程度に設定しても安定に動作する。
【００５７】
なお、他方の電流制御回路１６は差動増幅回路１１のＭＮ１２のドレイン電流が増大変化した場合に、ＭＰ１６のドレインが注入されてバイアス回路１８のＭＮ１４のドレイン電流を増大させる正帰還動作を行う。この電流制御回路１６は、前記した電流制御回路１７とは動作が相補的になるが、全く同様に差動増幅回路１１の動作電流を増大させる正帰還動作およびその正帰還動作を短時間の内に終了させる負帰還動作を行う。
【００５８】
出力回路１４において、ＭＰ２５は差動増幅回路１１のＭＮ１２のドレイン電圧により駆動されるが、そのドレイン電圧は前記したようにそのドレイン電流をＭＰ１２により電圧変換して大きな電圧振幅として得られるようにしているので、充分な駆動力を発揮することができる。ＭＰ２６，ＭＮ２８は抵抗素子でありコンデンサＣ１２と共に位相補償用として働く。ＭＮ２４は電流制御回路１７のＭＮ２７のドレイン電圧によって駆動される。このＭＮ２７は前記した差動増幅回路１１のＭＰ１２と同様の動作を行う。つまり、電流制御回路１７のＭＮ２１のドレインがＶＳＳ＋Ｖth（ＭＮ２１）で決まる電圧から大きく変化しないにもかかわらず、ＭＮ２７の抵抗成分によりそのドレイン電流の変化を大きな電圧振幅に変換している。よって、電流制御回路１７に電流が注入されたとき、ＭＮ２４は充分な駆動力を発揮してＭＮ２５の動作を補佐する。
【００５９】
次に、非反転入力端子１２に入力信号Ｖinを印加し、反転入力端子１３と出力端子１５を共通接続して電圧フォロア回路とした場合の動作を説明する。図３は各部の電圧、電流の波形図である。ドレイン電圧Ｖｄ（＃）はトランジスタ＃のもの、ドレイン電流Ｉｄ（＃）はトランジスタ＃のものである。なお、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。
【００６０】
まず、差動増幅回路１１の非反転入力端子１２と反転入力端子１３の電位が等しいときは、バイアス電圧ＶＢ１１で決るわずかなアイドリング電流がＭＮ１３とＭＮ２５に流れている。ちなみに、ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖで、バイアス電圧ＶＢ１１で流れるバイアス電流を0.1μＡとしたとき、ＭＮ１３に0.1μＡ、ＭＮ２５に0.25μＡを流すように設定でき、また他のトランジスタのリーク電流の合計を0.5μＡにすることができるので、駆動回路１０の全体の待機電流は0.4μＡ程度に抑えることができ、非常に低消費電流となる。
【００６１】
ここで重要なことは、ＭＮ１３とＭＮ２５のアイドリング電流は別々に設定できることである。ＭＮ１３のアイドリング電流は差動増幅回路１１のみから決めれば良く、必要とされる周波数特性や位相特性から決定すればよい。
【００６２】
一方、ＭＮ２５のアイドリング電流は、駆動回路１０全体の安定性を決める上で重要であり、消費電力の観点からはできるだけ少なくしたほうが良いが、大容量負荷を駆動する場合にはサイズを大きくする必要がある。ちなみに、10,000pFとした容量負荷Ｃ１１を１０μｓ以内で駆動するにはサイズＷ／Ｌ＝３００μｍ／３μｍは最低でも必要である。このような大きなサイズのトランジスタのアイドリング電流を例えば１μＡ以下に押さえ込むことは、他の素子と結合している場合には安定領域が狭くなって不安定状態に陥る傾向があるが、本実施形態のＭＮ２５は他の素子と密には結合しておらず、ＭＮ２５のサイズで決まるインピーダンスとＭＰ２５とは利得が１のソースフォロアを構成しているので、不安定になる要因は皆無である。ＭＰ２５のサイズ比をＷ／Ｌ＝３００μｍ／３μｍ、ＭＮ２５のサイズ比をＷ／Ｌ＝９０μｍ／２０μｍとしたとき、ＭＮ２５のアイドリング電流が0.6μＡで安定に動作することが実証されている。
【００６３】
次に、非反転入力端子１２、反転入力端子１３、出力端子１５の電位が全て等しいとき、これを安定状態と呼ぶ。これは反転入力端子１３と出力端子１５を共通接続した電圧フォロア回路において、外乱も入力変化もない状態に相当する。この安定状態で差動増幅回路１１のＭＰ１５のドレイン電圧と電流制御回路１７のＭＰ２３のドレイン電圧が等しければ、差動増幅回路１１から電流制御回路１７には電流は流れない。また、ＭＰ１３のドレイン電圧と電流制御回路１６のＭＰ２０のドレイン電圧が等しければ、差動増幅回路１１から電流制御回路１６にも電流は流れない。同じサイズのトランジスタに同じ電流を流せば、この状態は簡単に実現できる。また、若干平衡状態が崩れたとしても、動作点が少しずれるだけで基本的な安定性には影響ない。例えば、電流制御回路１７のアイドリング電流を差動増幅回路１１のアイドリング電流の1/20に絞る場合、電流制御回路１７ではＭＰ２３のサイズを差動増幅回路１１のＭＰ１４とＭＰ１５の合計サイズの1/20にしておけば、平衡状態を容易に実現できる。他方の電流制御回路１６についても同じである。しかも、本実施形態の電流制御回路１６，１７は入力電位（ＭＰ２０，ＭＰ２３のドレイン電圧）が一定値以下であれば、その動作はその入力電位の影響を受けにくい。
【００６４】
図４はこれを説明するための図で、電流制御回路１７を単独でシミュレーションして得た特性図である。ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖである。横軸は電流制御回路１７のＭＰ２３のドレインに外部から与える電圧Ｖｄ（ＭＰ２３）で、０Ｖ〜−１０Ｖを表している。縦軸の電圧はドレイン電圧、電流はドレイン電流（但し極性を反転している。）である。ドレイン電圧Ｖｄ（＃）はトランジスタ＃のもの、ドレイン電流Ｉｄ（＃）はトランジスタ＃のものである。
【００６５】
この図４から分かるように、ＭＰ２３のドレイン電圧Ｖｄ（ＭＰ２３）が０Ｖから-0.4Ｖに変化する間では、ＭＰ２３のドレイン電流Ｉｄ（ＭＰ２３）は最大で−128.06ｎＡ（Ｖｄ（ＭＰ２３）＝-0.244Ｖのとき）だけ流れ、ＭＰ２４のドレイン電流Ｉｄ（ＭＰ２４）は流れ初めは7.8μＡであるものの、Ｖｄ（ＭＰ２１）＝-0.4Ｖ以下ではほとんど変化していない。例えば、Ｖｄ（ＭＰ２３）＝-8.825Ｖでは、Ｉｄ（ＭＰ２３）＝−17.93ｐＡ、Ｖｄ（ＭＰ２３）＝-8.815Ｖでは、Ｉｄ（ＭＰ２４）＝−22.63ｐＡであり、ほとんどＭＰ２３のドレイン電圧Ｖｄ（ＭＰ２３）の影響を受けていない。このように、電流制御回路１７は入力電位の広い範囲（-0.4Ｖ〜-10Ｖ）で内部電流はほとんど変化していない。
【００６６】
このことは、電流制御回路１７が広い入力電圧範囲に対して直流的に安定であることを示している。また、電流制御回路１７の動作点（ＭＰ２３のドレイン電圧）と差動増幅回路１１の対応する動作点（ＭＰ１５のドレイン電圧）は、前記したようにトランジスタのサイズを合わせることによりほぼ同一にすることができるが、かなりずれたとしても電流制御回路１７の前記した負帰還作用によりその動作は安定する。
【００６７】
次に、非反転入力端子１２の電圧が低電位から高電位側に変化したときは、主として差動増幅回路１１と電流制御回路１６が関与する。このときは、ＭＮ１２のドレイン電流が増大しＭＮ１１のドレイン電流が減少するので、ＭＰ１５の増大したドレイン電流に対応する電流がＭＰ１６から電流制御回路１６のＭＰ１８のソースに注入され、ＭＰ２６を経由してＭＮ１８に流れる。このため、ＭＮ１８とカレントミラー接続されたＭＮ１４に両トランジスタのサイズ比に比例した電流が流れて、差動増幅回路１１の動作電流を増大させる。また、このときＭＮ１２のドレイン電流が増大したことによってＭＰ１２で大きな電圧降下が発生してそのドレイン電圧が低下し、ＭＰ２５のゲート電圧が低下する。このため、出力電圧Ｖoutが上昇する。
【００６８】
このとき、差動増幅回路１１の動作電流が正帰還によって増えるとＭＮ１２のドレイン電圧がより低下するのでＭＰ２５のゲートに蓄積されていた電荷を高速で放電する。また、差動増幅回路１１ではその動作電流が正帰還によって増大することによってＭＰ１６のドレインから電流制御回路１６に流入する電流が急激に増大するが、前記したようにこの電流制御回路１６ではＭＰ１８からＭＮ２６、ＭＮ１８、ＭＮ１７、ＭＰ１７，ＭＰ１９を通じてＭＰ２０に負帰還がかかり、電流が増えすぎて不安定状態に陥ることは防止される。この負帰還の係数は、0.1〜0.9の広い範囲で安定であることが実験で確かめられている。
【００６９】
以上のようにして、出力端子１５の電圧Ｖoutが上昇して入力端子１２の電位と等しくなると、差動増幅回路１１は増幅動作を停止して安定状態になるので、差動増幅回路１１から電流制御回路１６に流入する電流は少なくなり、安定状態に落ち着く。
【００７０】
次に、非反転入力端子１２の電圧が高電位から低電位側に変化したときは、主として差動増幅回路１１と電流制御回路１７が関与する。このときは、ＭＮ１１のドレイン電流が増大し、ＭＮ１２のドレインが減少し、ＭＰ１３のドレイン電流に対応した電流がＭＰ１４から電流制御回路１７のＭＰ２１のソースに注入さされる。このＭＰ２１のドレイン電流はＭＮ２７，ＭＮ２１に流れ、ＭＮ２１とカレントミラー接続されたＭＮ１５のドレイン電流を増大させ、差動増幅回路１１の動作電流を増大させる。また、このときＭＮ１２のドレイン電圧が上昇したことによりＭＰ２５のゲート電圧を上昇させる。さらに、電流制御回路１７のＭＮ２７のドレイン電圧は前記したようにそこに流れるドレイン電流によって大きく上昇し、ＭＮ２４のゲート電圧を上昇させ、これによって、出力端子１５の出力電圧Ｖoutが低下する。
【００７１】
このとき、差動増幅回路１１ではその動作電流が正帰還によって増大することによってＭＰ１４のドレインから電流制御回路１７に流入する電流が急激に増大するが、ＭＰ２１からＭＰ２７，ＭＮ２１、ＭＮ２２，ＭＰ２２，ＭＰ２４を通じてＭＰ２３に負帰還がかかり、電流が増えすぎて不安定状態に陥ることは防止される。この負帰還の係数は、10〜0.01の広い範囲で安定であることが実験で確かめられている。出力電圧Ｖoutと入力端子１２の電位が等しくなると、増幅動作を停止して安定状態になるので、差動増幅回路１１から電流制御回路１７に流入する電流は少なくなり、安定状態に落ち着く。
【００７２】
図５は電流制御回路１７において、ＭＰ２３，ＭＰ２４のサイズを変化させたときの内部電流と電圧の電源電圧依存性を示すシミュレーションの結果である。ＭＰ２３とＭＰ２４のサイズ比Ｗ／Ｌの比を○＝0.2：１，△＝0.5：１，□＝１：１と変化させ、ＶＤＤ＝０Ｖとし、ＶＳＳ＝０Ｖ〜−５Ｖと変化させた。横軸はその電圧ＶＳＳである。縦軸の電圧はドレイン電圧、電流はドレイン電流（極性を反転している。）である。ドレイン電圧Ｖｄ（＃）はトランジスタ＃のもの、ドレイン電流Ｉｄ（＃）はトランジスタ＃のものである。
【００７３】
ＭＰ２３，ＭＰ２４のドレイン電流Ｉｄ（ＭＰ２３），Ｉｄ（ＭＰ２４）とＭＮ２７のドレイン電圧Ｖｄ（ＭＮ２７）は負帰還作用によって、ほとんど変化しない。また、○のときのＭＰ２３の開放ドレイン電圧Ｖｄ(ＭＰ２３）（差動増幅回路１１から切り離したときの電圧）は-0.5Ｖ〜−５Ｖまで変化しているが、図３で説明した内容から、Ｖｄ（ＭＰ２３）のバラツキは、直流的な動作点の変動や不安定性は引き起こさない。
【００７４】
図６は電流制御回路１７の電流パルス応答特性を示す波形図である。これは、差動増幅回路１１を切り離し、外部からＭＰ２１のソースに２μＡ、パルス幅４μｓのパルス電流Ｉａを注入したときの内部の電流と電位をシミュレーションしたものである。なお、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。２μＡのパルス電流が注入されると、ＭＰ２１，ＭＮ２７，ＭＮ２１には約２μＡのパルス電流が流れ、ＭＮ２２にはＭＮ２１とのサイズ比に応じた電流が流れ、ＭＰ２４にはＭＮ２２と同じ電流が流れる。ＭＰ２３にはＭＰ２４とのサイズ比に応じた電流が流れるが、前記したようにサイズ比を小さくすることによって少ない電流にすることができるので、ＭＰ２３からＭＰ２１に環流して益々電流が増えることはない。このように、パルス電流を注入したときであっても、安定な動作が得られ、直流的にもパルス応答的にも安定となる。
【００７５】
［第２の実施形態］
図７は第２の実施形態の駆動回路３０を示す図であり、図２に示した駆動回路１０のトランジスタの極性を反転させたものである。ＭＰ３１〜ＭＰ４８はＰＭＯＳトランジスタ、ＭＮ３１〜４６はＮＭＯＳトランジスタである。Ｃ３１は容量性負荷、Ｃ３２は位相補償用コンデンサ、Ｃ３３，Ｃ３４は発振防止用コンデンサである。また、３１は差動増幅回路、３２は非反転入力端子、３３は非反転入力端子、３４は出力回路、３５は出力端子、３６，３７は電流制御回路、３８，３９はバイアス回路である。
【００７６】
図８は、差動増幅回路３１の非反転入力端子３２に入力信号を印加し、反転入力端子３３と出力端子３５を共通接続して電圧フォロア回路とした場合の動作の各部の波形図である。なお、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。
【００７７】
非反転入力端子３２の電圧が低電位から高電位側に変化したときは、主として差動増幅回路１１と電流制御回路１７が関与する。このときは、ＭＰ３２のドレイン電流が減少しＭＰ３１のドレイン電流が減少するので、ＭＮ３３の増大したドレイン電流に対応するドレイン電流がＭＮ３４に対して電流制御回路１７のＭＮ４１のソースから吸い込まれ、ＭＰ４７を経由してＭＰ４１に流れる。このため、ＭＰ４１とカレントミラー接続されたＭＰ３５に両トランジスタのサイズ比に比例した電流が流れて、差動増幅回路１１の動作電流を増大させる。また、このときＭＰ４７のドレイン電流が増大したことによってＭＰ４７で大きな電圧降下が発生してそのドレイン電圧が低下し、ＭＰ４４のゲート電圧が低下し、出力電圧Ｖoutが上昇する。このとき、ＭＰ４１に流れる電流は、これとカレントミラー接続のＭＰ４２からＭＮ４２、ＭＮ４４，ＭＮ４３に所定値以下の負帰還をかけるので、ＭＮ４１のソース電流が増大して不安定状態に陥ることは防止される。負帰還の係数は図２の駆動回路１０の場合と同様に10〜0.1の広い範囲で安定である。
【００７８】
図２に示した駆動回路１０と同様に、正帰還量は１０程度まで安定であることが確認されている。ＭＰ４１とＭＰ３５のサイズ比が１０まで安定に動作する。出力電圧Ｖoutと非反転入力端子３２の電圧が等しくなると、差動増幅回路３１の増幅動作は終わり安定状態となる。
【００７９】
次に、非反転入力端子３２の電圧が高電位から低電位側に変化したときは、主として差動増幅回路３１と電流制御回路３６が関与する。このときは、ＭＰ３２のドレイン電流が増大し、ＭＰ３１のドレインが減少し、ＭＮ３６によって電流制御回路３６のＭＮ３８のソース電流を吸い込む。このＭＮ３８のドレイン電流はＭＰ４６，ＭＰ３８に流れ、ＭＰ３８とカレントミラー接続されたＭＰ３４のドレイン電流を増大させ、差動増幅回路１１の動作電流を増大させる。また、このときＭＰ３２のドレイン電圧が上昇したことによりＭＮ４５のゲート電圧を上昇させる。これによって、出力端子３５の出力電圧Ｖoutが低下する。このとき、ＭＰ３８に流れる電流は、これとカレントミラー接続のＭＰ３７からＭＮ３７、ＭＮ３９，ＭＮ４０に所定値以下の負帰還をかけ、ＭＮ３８のソース電流が増大して不安定状態に陥ることは防止される。負帰還の係数は図２の駆動回路１０の場合と同様に0.1〜0.9の広い範囲で安定である。
【００８０】
図２に示した駆動回路１０と同様に、ここの正帰還量は１０程度まで安定であることが確認されている。ＭＰ３８とＭＰ３４のサイズ比が１０まで安定に動作する。出力電圧Ｖoutと非反転入力端子３２の電圧が等しくなると、差動増幅回路３１の増幅動作は終わり安定状態となる。
【００８１】
図９は図７の駆動回路３０、図１２の従来の駆動回路１００、図１４の従来の駆動回路１２０，図１５の従来の駆動回路１４０，図１７の従来の駆動回路１６０の入力信号Ｖinに対する出力電圧Ｖoutと消費電流Ｉvddの特性を示す比較波形図である。なお、回路接続は電圧フォロア構成とし、容量性負荷は10,000 pF、ＶＤＤ＝０Ｖ、ＶＳＳ＝−１０Ｖ、入力信号Ｖinはハイレベルが−３Ｖ、ロウレベルが−４Ｖ、周期が200μｓ、デューティが５０％とした。なお、シミュレーションの関係で極性が反転している波形にはその電圧、電流の記号の上に「−」（バー）を付けた。
【００８２】
本実施形態の駆動回路３０（図７）の場合が、出力電圧Ｖoutの立ち上がり（スルーレート）の面で優れ、消費電流の面でも入力電圧Ｖinの変化するときだけ大きな電流が流れ、トータルの消費電力は他の駆動回路に比べて極めて小さくなっていることが分かる。
【００８３】
［第３の実施形態］
図１０は第３の実施形態の駆動回路５０を示す図であり、図１の(b)で説明した内容に対応するものである。この駆動回路５０において、５１は差動増幅回路、５２は非反転入力端子、５３は反転入力端子、５４は出力駆動回路、５５は出力端子である。この駆動回路５０は、図２に示した駆動回路１０の構成から、電流制御回路１７とバイアス回路１９を除去した構成とし、さらに出力回路５４を図２の出力回路１４からＭＮ２４を除去した構成としたものである。図２におけるものと同じトランジスタやコンデンサには同一の符号を付した。
【００８４】
本実施形態の駆動回路５０では、非反転入力端子１２の入力電圧Ｖinが低電位から高電位側に変化したとき、ＭＰ１６から電流制御回路１６に電流が注入されバイアス回路１８のＭＮ１４のドレイン電流が増大して動作電流が増大する正帰還動作およびその電流を一時的なものにする負帰還動作が行われる。また、このときはＭＰ２５のゲート電圧が低下して出力電圧Ｖoutが上昇する。
【００８５】
逆に、非反転入力端子１２の入力電圧Ｖinが高電位から低電位側に変化したときはＭＮ１２のドレイン電圧が高くなるので、ＭＰ２５のゲート電位を上昇させ、出力電圧Ｖoutが低下する。
【００８６】
［第４の実施形態］
図１１は第４の実施形態の駆動回路７０を示す図である。この駆動回路７０において、７１は差動増幅回路、７２は非反転入力端子、７３は反転入力端子、７４は出力駆動回路、７５は出力端子である。この駆動回路７０は、図７に示した駆動回路３０の構成から、電流制御回路３７とバイアス回路３９を除去した構成とし、さらに出力回路７４を図７の出力回路３４からＭＰ４４を除去した構成としたものである。図７におけるものと同じトランジスタやコンデンサには同一の符号を付した。
【００８７】
本実施形態の駆動回路７０では、非反転入力端子７２の入力電圧Ｖinが高電位から低電位側に変化したとき、ＭＮ３６により電流制御回路７６から電流が吸い出され、バイアス回路７８のＭＰ３４のドレイン電流が増大して差動増幅回路７１の動作電流が増大する正帰還動作およびその電流を一時的なものにする負帰還動作が行われる。また、このときはＭＮ４５のゲート電圧が上昇して出力電圧Ｖoutが上昇する。
【００８８】
逆に、非反転入力端子１２の入力電圧Ｖinが低電位から高電位側に変化したときはＭＮ３２のドレイン電圧が低くなるので、ＭＮ４５のゲート電位を低下させ、出力電圧Ｖoutが低下する。
【００８９】
【発明の効果】
以上から本発明によれば、入力変化があったとき、電流制御回路によって差動増幅回路の動作電流を増大させるような正帰還がかかってその動作が高速化されるのでスルーレートが高くなり、また電流制御回路では同時に負帰還がかかるので、その正帰還動作は直ちに終結し動作が不安定になることはない。また、出力回路においても入力変化があったとき駆動力を増大させることができるので、その動作が高速化されここでのスルーレートも高くなる。
【００９０】
さらに、駆動電流や動作電流は入力が変化する短い時間のみ増大し、定常状態では小さなアイドリング電流で済むので、負荷が大きい場合でも充分駆動でき且つ消費電流は僅かで済む。特にアイドリング電流については、電流制御回路でほとんど消費しないので、回路全体を従来例と比較して２桁以上も少なくすることができる。
【００９１】
また、本発明では、正帰還経路のトランジスタのサイズと比は相対精度も絶対精度もかなり広い範囲で自由であり、各素子のサイズやパラメータに多少のバラツキがあっても安定に動作するので、設計が容易であり、製造上の歩留まりも向上する。
【００９２】
さらに、動作点の余裕が大きいのでこの面でも設計が容易であり、目標とする仕様に対して迅速に対応可能である。
【図面の簡単な説明】
【図１】  (a)、(b)は本発明の駆動回路の原理説明用のブロック図である。
【図２】  本発明の第１の実施形態の駆動回路の回路図である。
【図３】  図２の駆動回路１０の各部の電圧、電流のシミュレーション波形図である。
【図４】  図２の駆動回路１０の電流制御回路１７の定常状態での特性図である。
【図５】  図２の駆動回路１０の電流制御回路１７のＭＰ２３，ＭＰ２４のサイズ比を異ならせたときの特性図である。
【図６】  図２の駆動回路１０の電流制御回路１７にパルス電流を注入したときの各部の電圧、電流のシミュレーション波形図である。
【図７】  本発明の第２の実施形態の駆動回路３０の回路図である。
【図８】  図７の駆動回路３０の各部の電圧、電流のシミュレーション波形図である
【図９】  図７の駆動回路３０と従来の回路１００，１４０，１６０を比較した電圧、電流のシミュレーション波形図である
【図１０】  本発明の第３の実施形態の駆動回路５０の回路図である。
【図１１】  本発明の第４の実施形態の駆動回路７０の回路図である。
【図１２】  従来の駆動回路１００の回路図である。
【図１３】  図１２の駆動回路１００各部の電圧、電流のシミュレーション波形図である回路図である。
【図１４】  従来の駆動回路１２０の回路図である。
【図１５】  従来の駆動回路１４０の回路図である。
【図１６】  図１５の駆動回路１４０各部の電圧、電流のシミュレーション波形図である回路図である。
【図１７】  従来の駆動回路１６０の回路図である。
【図１８】  図１７の駆動回路１６０各部の電圧、電流のシミュレーション波形図である回路図である。
【図１９】  従来の駆動回路１８０の回路図である。
【図２０】  従来の駆動回路２００の回路図である。
【図２１】  従来の駆動回路２２０の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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