(57)【特許請求の範囲】
【請求項１】
出力回路を含む半導体装置であって、
前記出力回路に出力制御信号を与える半導体回路、
外部から前記半導体回路に与えられる第１の電源電位が供給される第１の電源端子、
外部から前記半導体回路に与えられる第２の電源電位が供給される第２の電源端子、および
前記第１の電源電位を前記第２の電源電位側にシフトさせることによって得られた所定の電源電位を前記出力回路に供給する電源回路を含み、
前記電源回路は、制御用トランジスタを含み、出力電位と前記第２の電源電位との間の電圧を分圧し、前記分圧動作によって得られた電位と出力電位との電位差を用いて前記制御用トランジスタのオン抵抗を制御し、かつ前記所定の電源電位を出力する、半導体装置。
【請求項２】
前記電源回路は、前記半導体回路から与えられる活性信号に応じて、前記第１の電源電位を前記第２の電源電位側にシフトすることによって得られた前記所定の電源電位を前記出力回路に供給するスイッチングトランジスタを含む、請求項１に記載の半導体装置。
【請求項３】
各々が前記半導体回路と前記出力回路とを含む複数の半導体チップが配列されていて、
前記電源回路は前記複数の半導体チップに対して共通に設けられる、請求項１に記載の半導体装置。
【請求項４】
前記第１の電源電位はＶＤＤであり、前記第２の電源電位はＶＳＳである、請求項１に記載の半導体装置。
【請求項５】
前記第１の電源電位はＶＳＳであり、前記第２の電源電位はＶＤＤである、請求項１に記載の半導体装置。
【請求項６】
出力回路を含む半導体装置であって、
前記出力回路に出力制御信号を与える半導体回路、
外部から前記半導体回路に与える電源電圧が供給される電源端子、および
前記出力回路に与える出力電位と予め定める参照電位とを比較する比較回路と、前記比較回路の比較出力に応じて前記出力電位を前記電源端子に与えられる電源電圧よりも低い一定の電源電位となるように制御するドライブトランジスタを含む出力回路専用電源回路を備えた、半導体装置。
【請求項７】
前記電源回路は、前記半導体回路から与えられる活性信号に応じて前記電源電圧より低い一定の電源電位を前記出力回路に供給するスイッチングトランジスタを含むことを特徴とする、請求項６に記載の半導体装置。
【請求項８】
出力回路を含む半導体装置であって、
前記出力回路に出力制御信号を与える半導体回路、
外部から前記半導体回路と前記出力回路とに与える電源電圧が供給される電源端子、
外部の接地電位に接続される接地端子、および
前記出力回路に与える出力接地電位と予め定める参照電位とを比較する比較回路と、前記比較回路の比較出力に応じて前記出力接地電位を前記接地端子の接地電位よりも高い一定の電位となるように制御するドライブトランジスタを含む電源回路を備えた、半導体装置。
【請求項９】
前記電源回路は、前記半導体回路から与えられる活性信号に応じて前記接地端子の接地電位よりも高い一定の接地電位を前記出力回路に供給するスイッチングトランジスタを含むことを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記出力回路は複数設けられていて、
前記電源回路のドライブトランジスタは各出力回路のそれぞれに対応して設けられていることを特徴とする、請求項６または８に記載の半導体装置。
【請求項１１】
前記ドライブトランジスタはその入力電極に前記比較出力が与えられ、その第１の電極に前記電源電圧が与えられ、その第２の電極から前記出力電圧を出力して前記出力回路に与え、さらに
前記ドライブトランジスタの入力電極と第２の電極との間に接続される帰還容量と、
前記ドライブトランジスタの入力電極と前記比較出力との間に接続される第１の抵抗と、
前記ドライブトランジスタの第２の電極と前記比較回路の比較入力との間に接続される第２の抵抗とを含むことを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記参照電位は、入力信号用の基準電位が用いられることを特徴とする、請求項６ないし１１のいずれかに記載の半導体装置。
【請求項１３】
さらに、前記比較回路の比較入力に与えられる信号を分圧するための分圧抵抗を含むことを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
各々が前記半導体回路と前記出力回路とを含む複数の半導体チップが複数配列されていて、
前記電源回路は前記複数の半導体チップに対して共通に設けられることを特徴とする、請求項６ないし９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、高速・低消費電力動作を目的とし、かつ対ノイズ性を確保するために、半導体チップの電源電圧とは別の低い電圧を出力回路に与えて動作するように構成した半導体装置に関する。
【０００２】
【従来の技術】
図１３は従来の半導体チップの概略ブロック図である。図１３において、半導体チップ１には半導体メモリや半導体ロジックなどの半導体回路１１と出力回路１２とが内蔵されており、半導体回路１１から出力回路１２に出力制御信号が与えられる。このような半導体チップ１においては、出力回路１２の出力動作に伴うノイズの影響を避けるために、半導体チップ１の電源電圧ＶＤＤが供給される電源端子とは別に、出力回路１２専用の電源電圧ＶＤＤＱを供給するための電源端子を設ける場合が多い。
【０００３】
また、近年の高速化の要求により半導体装置を高速にすると「Ｈ」レベルと、「Ｌ」レベルの切換回数が増えてくるので、変化する電圧×変化する回数の関係から消費電力が増加する。このため、消費電力を減少させるためには、出力回路１２の出力信号の振幅を小さくする必要がある。そのためには、出力回路１２の電源電圧をメモリ回路やロジック回路などの半導体回路１１とは別の低い電源電圧を電源端子から別途供給する必要がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、出力回路専用の電源端子を設けても、システムに実装される際には実装基板の電源層数の制約などにより、特に半導体メモリでは同一電源に接続されてしまうことが多かった。
【０００５】
また、上述のごとく出力振幅を小さくするために半導体チップ１本体の電源電圧とは異なる低い電圧を出力専用の電源端子に与えることは、やはり実装基板の層数制限により難しかった。
【０００６】
それゆえに、この発明の主たる目的は出力回路のための電源端子を設けることなく、高速動作が可能でありかつ低振幅の出力信号が出力可能な半導体装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明は、出力回路を含む半導体装置であって、出力回路に出力制御信号を与える半導体回路と、外部から半導体回路に与える電源電圧が供給される電源端子と、電源端子に供給される電源電圧を降圧した出力電圧を分圧し、その分圧電圧と出力電圧との電位差を用いて、制御用トランジスタのオン抵抗を制御して出力電圧を外部から与えられる電源電圧より高い一定の電源電位にして出力回路に供給する電源回路を備えたことを特徴とする。
【０００８】
また、電源回路は、半導体回路から与えられる活性信号に応じて電源電圧より低い一定の電源電位を出力回路に供給するスイッチングトランジスタを含むことを特徴とする。
【０００９】
他の発明は、出力回路を含む半導体装置であって、出力回路に出力制御信号を与える半導体回路と、外部から半導体回路と出力回路とに与える電源電圧が供給される電源端子と、外部の接地電位に接続される接地端子と、外部の接地電位より高い出力接地電位を基に分圧電圧を生成し、その分圧電圧と出力接地電位との電位差を用いて、制御用トランジスタのオン抵抗を制御して出力接地電位を外部の接地電位より高い一定の接地電位にして出力回路に供給する電源回路を備えたことを特徴とする。
【００１０】
また、電源回路は、半導体回路から与えられる活性信号に応じて外部の接地電位より高い一定の接地電位を出力回路に供給するスイッチングトランジスタを含むことを特徴とする。
【００１１】
さらに、他の発明は、出力回路を含む半導体装置であって、出力回路に出力制御信号を与える半導体回路と、外部から半導体回路に与える電源電圧が供給される電源端子と、出力回路に与える出力電位と予め定める参照電位とを比較する比較回路および比較回路の比較出力に応じて出力電位を電源端子に与えられる電源電圧よりも低い一定の電位となるように制御するドライブトランジスタを含む電源回路を備えたことを特徴とする。
【００１２】
また、電源回路は、半導体回路から与えられる活性信号に応じて電源電圧より低い一定の電源電位を出力回路に供給するスイッチングトランジスタを含むことを特徴とする。
【００１３】
さらに、他の発明は、出力回路を含む半導体装置であって、出力回路に出力制御信号を与える半導体回路と、外部から半導体回路と出力回路とに与える電源電圧が供給される電源端子と、外部の接地電位に接続される接地端子と、出力回路に与える出力接地電位と予め定める参照電位とを比較する比較回路および比較回路の比較出力に応じて出力接地電位を接地端子の接地電位よりも高い一定の電位となるように制御するドライブトランジスタを含む電源回路を備えたことを特徴とする。
【００１４】
また、電源回路は、半導体回路から与えられる活性信号に応じて接地端子の接地電位よりも高い一定の接地電位を出力回路に供給するスイッチングトランジスタを含むことを特徴とする。
【００１５】
さらに、出力回路は複数設けられていて、電源回路のドライブトランジスタは各出力回路のそれぞれに対応して設けられていることを特徴とする。
【００１６】
さらに、ドライブトランジスタはその入力電極に比較出力が与えられ、その第１の電極に電源電圧が与えられ、その第２の電極から出力電圧を出力して出力回路に与え、ドライブトランジスタの入力電極と第２の電極との間に接続される容量結合と、ドライブトランジスタの入力電極と比較出力との間に接続される第１の抵抗と、ドライブトランジスタの第２の電極と比較回路の比較入力との間に接続される第２の抵抗とを含むことを特徴とする。
【００１７】
また、参照電位は、入力信号用の基準電位が用いられることを特徴とする。
さらに、第２の抵抗を介して比較回路の比較入力に与えられる信号を分圧するための分圧抵抗を含むことを特徴とする。
【００１８】
さらに、半導体回路と出力回路とを含む複数の半導体チップが複数配列されていて、電源回路は複数の半導体チップに対して共通に設けられることを特徴とする。
【００１９】
【発明の実施の形態】
図１はこの発明の第１の実施形態における半導体チップの構成を示すブロック図である。図１において、半導体チップ１は電源端子８と半導体回路１１と出力回路１２とレギュレータ回路１３とを含む。電源端子８にはたとえば２．５Ｖの外部電圧ＶＤＤが供給され、この外部電圧ＶＤＤは半導体回路１１とレギュレータ回路１３とに与えられる。半導体回路１１はたとえば半導体メモリであって、半導体回路１１から出力制御信号が出力回路１２に与えられる。レギュレータ回路１３は半導体回路１１から出力される活性化信号としてのＲＤ信号（読出し開始信号）に応じて、外部電圧ＶＤＤを１．８Ｖに下げた出力電圧ＶＤＤＱを出力回路１２に与える。レギュレータ回路１３の制御信号としてＲＤ信号を用いるのはＯＥ信号（出力開始信号）では出力開始までの時間が充分取れず、安定なレギュレータ動作が望めないからである。また、ＲＤ信号が反転するとレギュレータ回路１３から出力回路１２に供給される出力電圧ＶＤＤＱが遮断されるので、漏れ電流が出力回路１２に流れるのを防止できる。
【００２０】
図２は図１に示したレギュレータ回路１３の具体的な回路図である。図２において外部電圧ＶＤＤはＰＭＯＳトランジスタＱ２１とＱ２４のそれぞれのソースに与えられ、ＰＭＯＳトランジスタＱ２１とＱ２２とＱ２３とＱ２４には外部電圧ＶＤＤから基板電位が与えられている。ＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２５，Ｑ２６の各ゲートには半導体回路１１からＲＤ信号が与えられる。ＰＭＯＳトランジスタＱ２４のドレインとＮＭＯＳトランジスタＱ２５のドレインとＰＭＯＳトランジスタＱ２３のゲートはノードＮ２２に接続される。ＮＭＯＳトランジスタＱ２５とＱ２６の各ソースは接地電圧ＶＳＳのラインに接続される。
【００２１】
ＰＭＯＳトランジスタＱ２１のドレインとＰＭＯＳトランジスタＱ２２，Ｑ２３の各ソースはノードＮ２１に接続される。ノードＮ２１と接地電圧ＶＳＳのラインとの間にはコンデンサＣ２１が接続されるとともに、抵抗Ｒ２１とＲ２２とＮＭＯＳトランジスタＱ２６とが直列接続される。また、ＰＭＯＳトランジスタＱ２２のドレインとノードＮ２２との間には抵抗Ｒ２３が接続される。抵抗Ｒ２１とＲ２２とによって分圧された参照電圧ＶＲ１はＰＭＯＳトランジスタＱ２２のゲートに与えられ、ＰＭＯＳトランジスタＱ２２と抵抗Ｒ２３とで分圧されたゲート電圧ＶＧ１はＰＭＯＳトランジスタＱ２１のゲートに与えられる。
【００２２】
次に、このレギュレータ回路１３の具体的な動作について説明する。ＲＤ信号が「Ｌ」レベルでスタンバイ状態のときはＰＭＯＳトランジスタＱ２４がオンし、ＮＭＯＳトランジスタＱ２５，Ｑ２６がオフとなり、ノードＮ２２およびゲート電圧ＶＧ１がＶＤＤレベルになるのでＰＭＯＳトランジスタＱ２１，Ｑ２３はオフになる。これにより、外部電圧ＶＤＤおよびコンデンサＣ２１からの電源出力が遮断される。ここで、ＮＭＯＳトランジスタＱ２６をＮＭＯＳトランジスタＱ２５と別に設けたのはノードＮ２１および参照電圧ＶＲ１がノードＮ２２より過充電されないようにするためであり、ＰＭＯＳトランジスタＱ２２のしきい値電圧をＶTHとすると、ＶＤＤＱ＜ＶＤＤ−ＶTHであれば、ＰＭＯＳトランジスタＱ２２を介してノードＮ２１、参照電圧ＶＲ１はＶＤＤ−ＶTHまで充電される。
【００２３】
ＲＤ信号が「Ｈ」レベルになって動作状態になると、ＮＭＯＳトランジスタＱ２５，Ｑ２６がオンし、ノードＮ２２，ゲート電圧ＶＧ１，参照電圧ＶＲ１が所定の電位まで低下し、ＰＭＯＳトランジスタＱ２１，Ｑ２３がオンしてレギュレータとしての動作が開始される。すなわち、出力電圧ＶＤＤＱを抵抗Ｒ２１とＲ２２で分圧した参照電圧ＶＲ１がＰＭＯＳトランジスタＱ２２のゲートに与えられているため、出力電圧ＶＤＤＱが上昇すると、出力電圧ＶＤＤＱと参照電圧ＶＲ１との電位差（ＰＭＯＳトランジスタＱ２２の｜ＶＧＳ｜）も増え、ＰＭＯＳトランジスタＱ２２のオン抵抗が下がり、ＰＭＯＳトランジスタＱ２１のゲート電圧ＶＧ１が上昇するのでＰＭＯＳトランジスタＱ２１のオン抵抗が上がり、出力電圧ＶＤＤＱが下げられる。
【００２４】
同様にして、出力電圧ＶＤＤＱが低下すると、ＰＭＯＳトランジスタＱ２２の｜ＶＧＳ｜が減少し、ＰＭＯＳトランジスタＱ２２のオン抵抗が増加するため、ＰＭＯＳトランジスタＱ２１のゲート電圧ＶＧ１が低下し、ＰＭＯＳトランジスタＱ２１のオン抵抗が減少し、出力電圧ＶＤＤＱが上昇する。この一連の動作により、電圧レギュレータの動作が実現される。このような電圧レギュレータの動作については、たとえば特開昭５９‐１６０２１９号公報に詳細に説明されている。
【００２５】
このようにレギュレータ回路１３を設けて外部電圧ＶＤＤより低い出力電圧ＶＤＤＱを出力回路１２に与えることにより、出力回路１２専用の外部電源端子を追加することなく、出力回路１２の動作による電源ノイズをレギュレータ回路１３により吸収することができ、小振幅かつ高速のインタフェースを実現できる。
【００２６】
図３はこの発明の第２の実施形態における半導体チップの構成を示すブロック図である。図１に示した実施形態では出力電圧ＶＤＤＱを外部電圧ＶＤＤから下げるためにレギュレータ回路１３を半導体チップ１に内蔵したのに対して、この図３に示した実施形態では、電源端子９の接地電圧ＶＳＳのラインに接続されたレギュレータ回路１４を半導体チップ１に内蔵し、その出力電圧ＶＳＳＱを出力回路１２に供給する。
【００２７】
図４は図３に示したレギュレータ回路１４の具体的な回路図である。図４において、外部電圧ＶＤＤはＰＭＯＳトランジスタＱ４５，Ｑ４６の各ソースに与えられ、ＰＭＯＳトランジスタＱ４５，Ｑ４６およびＮＭＯＳトランジスタＱ４４の各ゲートにはＲＤの反転信号が与えられる。ＰＭＯＳトランジスタＱ４５，Ｑ４６には外部電圧より基板電位が与えられている。ＰＭＯＳトランジスタＱ４５のドレインとＮＭＯＳトランジスタＱ４４のドレインとＮＭＯＳトランジスタＱ４３のゲートはノードＮ４２に接続されている。
【００２８】
ＮＭＯＳトランジスタＱ４４，Ｑ４１のソースは接地電圧ＶＳＳのラインに接続されている。ＮＭＯＳトランジスタＱ４１のドレインとＮＭＯＳトランジスタＱ４３のソースはノードＮ４１に接続されている。ＮＭＯＳトランジスタＱ４３のドレインから出力電圧ＶＳＳＱが出力される。外部電圧ＶＤＤとノードＮ４１との間にはコンデンサＣ４１が接続され、ＰＭＯＳトランジスタＱ４６と抵抗Ｒ４２，Ｒ４１が直列接続されている。抵抗Ｒ４１とＲ４２とによって分圧された参照電圧ＶＲ２はＮＭＯＳトランジスタＱ４２のゲートに与えられる。また、ノードＮ４２とノードＮ４１との間には抵抗Ｒ４３とＮＭＯＳトランジスタＱ４２が直列接続され、その接続点のゲート電圧ＶＧ２はＮＭＯＳトランジスタＱ４１のゲートに与えられる。
【００２９】
次に、図４に示したレギュレータ回路１４の具体的な動作について説明する。ＲＤ信号の反転信号が「Ｈ」レベルでスタンバイ状態のときはＰＭＯＳトランジスタＱ４５，Ｑ４６がオフとなり、ＮＭＯＳトランジスタＱ４４がオンするので、ノードＮ４２およびゲート電圧ＶＧ２がＶＳＳレベルになり、ＮＭＯＳトランジスタＱ４１，Ｑ４３はオフとなる。これにより外部電圧ＶＳＳおよびコンデンサＣ４１からの電源出力が遮断される。
【００３０】
ＲＤ信号の反転信号が「Ｌ」レベルになって動作状態になると、ＰＭＯＳトランジスタＱ４５，Ｑ４６がオンし、ノードＮ４２，ゲート電圧ＶＧ２，参照電圧ＶＲ２が所定の電位まで上昇し、ＮＭＯＳトランジスタＱ４１，Ｑ４３がオンしてレギュレータとしての動作が開始される。すなわち、出力電圧ＶＳＳＱを抵抗Ｒ４１とＲ４２で分圧した参照電圧ＶＲ２がＮＭＯＳトランジスタＱ４２のゲートに与えられているため、出力電圧ＶＳＳＱが上昇すると、出力電圧ＶＳＳＱと参照電圧ＶＲ２との電位差（ＮＭＯＳトランジスタＱ４２の｜ＶＧＳ｜）が減少し、ＮＭＯＳトランジスタＱ４２のオン抵抗が上がり、ＮＭＯＳトランジスタＱ４１のゲート電圧ＶＧ２が上昇するのでＮＭＯＳトランジスタＱ４１のオン抵抗が下がり、出力電圧ＶＳＳＱが下げられる。
【００３１】
同様にして、出力電圧ＶＳＳＱが低下すると、ＮＭＯＳトランジスタＱ４２の｜ＶＧＳ｜が増加し、ＮＭＯＳトランジスタＱ４２のオン抵抗が減少するため、ＮＭＯＳトランジスタＱ４１のゲート電圧ＶＧ２が低下し、ＮＭＯＳトランジスタＱ４１のオン抵抗が増加し、出力電圧ＶＳＳＱが上昇する。この一連の動作により、電圧レギュレータの動作が実現される。これにより、出力回路１２専用の外部ＶＳＳＱ端子を追加することなく、出力回路１２の動作によるＶＳＳノイズをレギュレータ回路１４により吸収することができ、小振幅かつ高速のインタフェースを実現できる。
【００３２】
なお、特に図示しないが、図２に示したＶＤＤ側のレギュレータ回路１３と、図４に示したＶＳＳ側のレギュレータ回路１４とを同時に使用してＶＤＤＱとＶＳＳＱを発生し、出力回路１２に供給すれば、出力専用の電源端子やＶＳＳ端子を追加することなく、出力回路１２の動作による電源ノイズやＶＳＳノイズをレギュレータ回路１３，１４によって吸収するとともに、半導体チップ１本体の電源電圧ＶＤＤより低い電圧と、接地電圧ＶＳＳより高い電圧を出力回路１２に供給することができるため、小振幅かつ高速のインタフェースを実現できる。
【００３３】
図５はこの発明の第３の実施形態における半導体チップを示すブロック図である。図１に示した実施形態ではレギュレータ回路１３によって外部電圧ＶＤＤから出力電圧ＶＤＤＱを発生させるようにしたが、この実施形態ではＶＤＣ（Ｖｏｌｔａｇｅ  Ｄｏｗｎ  Ｃｏｎｖｅｒｔｅｒ）回路１５を用いて、外部電圧ＶＤＤから出力電圧ＶＤＤＱを発生させるものである。ＶＤＣ回路１５は、たとえばＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２５，Ｏｃｔｏｂｅｒ  １９９０のＰ１１２９〜１１３５に記載されている。
【００３４】
図６は図５のＶＤＣ回路１５の具体的な回路図である。図６において、外部電圧ＶＤＤはＰＭＯＳトランジスタＱ６１，Ｑ６３，Ｑ６４，Ｑ６８の各ソースに与えられるとともに、これらの各ＰＭＯＳトランジスタに基板電位として与えられている。この基板電位はＰＭＯＳトランジスタＱ６２にも与えられている。ＰＭＯＳトランジスタＱ６１はドライブトランジスタを構成している。
【００３５】
ＰＭＯＳトランジスタＱ６３，Ｑ６４，ＮＭＯＳトランジスタＱ６５〜Ｑ６７は差動増幅回路を構成しており、ＰＭＯＳトランジスタＱ６３，Ｑ６４の各ゲートと、ＰＭＯＳトランジスタＱ６４のドレインと、ＮＭＯＳトランジスタＱ６６のドレインとが接続され、ＰＭＯＳトランジスタＱ６３のドレインとＮＭＯＳトランジスタＱ６５のドレインとが接続される。ＮＭＯＳトランジスタＱ６５，Ｑ６６のソースとＮＭＯＳトランジスタＱ６７のドレインとが接続され、ＮＭＯＳトランジスタＱ６７のソースはＶＳＳ電圧に接続される。
【００３６】
ＰＭＯＳトランジスタＱ６８のドレインとＮＭＯＳトランジスタＱ６５のドレインとＰＭＯＳトランジスタＱ６１のゲートとが接続され、ＮＭＯＳトランジスタＱ６７とＰＭＯＳトランジスタＱ６８のゲートにはＲＤ信号が与えられる。ＮＭＯＳトランジスタＱ６５のゲートには予め定める参照電圧ＶＲ３が与えられる。この参照電圧ＶＲ３は図示していないが、前述の図２と同様にして抵抗分圧により発生される。ＮＭＯＳトランジスタＱ６７のゲートには差動増幅器の消費電力を押さえるために、ＲＤ信号を与え、差動増幅器の活性／非活性を制御する。
【００３７】
ＮＭＯＳトランジスタＱ６６のゲートとＰＭＯＳトランジスタＱ６２のソースはノードＮ６１に接続され、ノードＮ６１と接地電圧ＶＳＳのラインとの間にはコンデンサＣ６１が接続される。ＰＭＯＳトランジスタＱ６２のゲートにはＲＤ信号の反転信号が入力される。ＰＭＯＳトランジスタＱ６１，Ｑ６２の各ドレインは共通接続され、出力電圧ＶＤＤＱが取出される。
【００３８】
次に、図６に示したＶＤＣ回路１５の具体的な動作について説明する。ＲＤ信号が「Ｌ」レベルでその反転信号が「Ｈ」レベルでスタンバイ状態のときはＰＭＯＳトランジスタＱ６８がオンしてゲート電圧ＶＧ３がＶＤＤレベルとなり、ＰＭＯＳトランジスタＱ６１がオフして、外部電圧ＶＤＤからの出力電圧ＶＤＤＱの導出が遮断される。同時に、ＲＤ信号の反転信号が「Ｈ」レベルになるためＰＭＯＳトランジスタＱ６２もオフになり、コンデンサＣ６１に蓄えられていた電荷の放電も遮断される。
【００３９】
ＲＤ信号が「Ｈ」レベルで、ＲＤ信号の反転信号が「Ｌ」レベルになって動作状態になると、ＮＭＯＳトランジスタＱ６７がオンするとともにＰＭＯＳトランジスタＱ６２もオンし、ＰＭＯＳトランジスタＱ６３，Ｑ６４とＮＭＯＳトランジスタＱ６５〜Ｑ６７とから構成されている差動増幅回路により、予め定められた参照電圧ＶＲ３と出力電圧ＶＤＤＱとが比較され、出力電圧ＶＤＤＱが上昇するとＰＭＯＳトランジスタＱ６１のゲート電圧ＶＧ３が引き上げられ、出力電圧ＶＤＤＱが下降するとゲート電圧ＶＧ３が引き下げられ、出力電圧ＶＤＤＱが常に参照電圧ＶＲ３と等しい元の電位に保つようにフィードバック動作が実現される。
【００４０】
このようにＶＤＣ回路１５を用いて半導体チップ１を構成することにより、出力専用の外部電源端子を追加することなく、出力回路１２の動作による電源ノイズをＶＤＣ回路１５の持つ電圧保持特性により吸収するとともに、半導体チップ１本体の電源電圧より低い電圧を出力回路１２に供給することができるため、小振幅かつ高速のインタフェースを実現できる。
【００４１】
図７はこの発明の第４の実施形態における半導体チップを示すブロック図である。前述の図５に示した実施形態では、出力電圧ＶＤＤＱを外部電圧ＶＤＤから下げるためにＶＤＣ回路１５を半導体チップ１に内蔵したのに対して、この図７に示した実施形態では、接地電圧ＶＳＳのラインに接続されたＶＳＳＱ発生回路１６を半導体チップ１に内蔵し、その出力電圧ＶＳＳＱを出力回路１２に供給する。
【００４２】
図８は図７に示したＶＳＳＱ発生回路１６の具体的な回路図である。図８において、外部電圧ＶＤＤはコンデンサＣ８１の一端と、ＰＭＯＳトランジスタＱ８７のソースに与えられる。また、外部電圧ＶＤＤからＰＭＯＳトランジスタＱ８５，Ｑ８６，Ｑ８７に基板電位が与えられる。ＮＭＯＳトランジスタＱ８３，Ｑ８４とＰＭＯＳトランジスタＱ８５，Ｑ８６，Ｑ８７とによって差動増幅回路が構成されている。すなわち、ＰＭＯＳトランジスタＱ８７のドレインはＰＭＯＳトランジスタＱ８５，Ｑ８６のソースに接続され、ＰＭＯＳトランジスタＱ８５のドレインはＮＭＯＳトランジスタＱ８３，Ｑ８８のドレインと、ドライブトランジスタとしてのＮＭＯＳトランジスタＱ８１のゲートとに接続されている。
【００４３】
ＰＭＯＳトランジスタＱ８６のドレインはＮＭＯＳトランジスタＱ８４のドレインとＮＭＯＳトランジスタＱ８３，Ｑ８４の各ゲートとに接続されている。ＰＭＯＳトランジスタＱ８５のゲートには参照電圧ＶＲ４が与えられ、ＰＭＯＳトランジスタＱ８７とＮＭＯＳトランジスタＱ８８の各ゲートには読出し信号ＲＤの反転信号が与えられている。ＰＭＯＳトランジスタＱ８６のゲートはＮＭＯＳトランジスタＱ８２のドレインとコンデンサＣ８１の他端とに接続されている。ＮＭＯＳトランジスタＱ８２のソースはＮＭＯＳトランジスタＱ８１のドレインに接続されるとともに出力電圧ＶＳＳＱを出力する。ＮＭＯＳトランジスタＱ８１，Ｑ８３，Ｑ８４，Ｑ８８の各ソースは接地される。
【００４４】
次に、図８に示したＶＳＳＱ発生回路１６の動作について説明する。ＰＭＯＳトランジスタＱ８５〜Ｑ８７と、ＮＭＯＳトランジスタＱ８３，Ｑ８４とからなる差動増幅回路によって予め定められた参照電圧ＶＲ４と、出力電圧ＶＳＳＱとが比較され、出力電圧ＶＳＳＱが上昇すると、ＮＭＯＳトランジスタＱ８１のゲート電圧ＶＧ４を引き上げ、出力電圧ＶＳＳＱが下降すると、ゲート電圧ＶＧ４を引き下げて出力電圧ＶＳＳＱが常に参照電圧ＶＲ４と等しい元の電位に保たれるようにフイードバック制御が行なわれる。
【００４５】
上述のごとく、この実施形態では、ＶＳＳＱ発生回路１６からの出力電圧ＶＳＳＱを出力回路１２に供給することにより、出力回路１２専用の外部ＶＳＳＱ端子を追加することなく、出力回路１２の動作によるＶＳＳノイズをＶＳＳＱ発生回路１６の持つ電圧保持特性により吸収するとともに、半導体チップ１本体の接地電圧ＶＳＳより高い電圧を出力回路１２に供給できるため、小振幅かつ高速のインタフェースを実現できる。
【００４６】
なお、特に図示しないが、図６に示したＶＤＣ回路１５と、図８に示したＶＳＳＱ発生回路１６とを同時に使用してＶＤＤＱとＶＳＳＱを発生し、出力回路１２に供給すれば、出力専用の電源端子やＶＳＳ端子を追加することなく、出力回路１２の動作による電源ノイズやＶＳＳノイズをＶＤＣ回路１５およびＶＳＳＱ発生回路１６の持つ電圧保持特性により吸収するとともに、半導体チップ１本体の電源電圧より低い電圧と接地電圧より高い電圧を出力回路１２に供給することができるため、小振幅かつ高速のインタフェースを実現できる。
【００４７】
図９はこの発明の第５の実施形態におけるＶＤＣ回路と出力回路を示す回路図である。この実施形態では、半導体チップの構成としては第３の実施形態と同じ図５の構成が用いられるが、同じ半導体チップ上の複数の出力回路９０ａ，９０ｂ…９０ｎを分離して構成されている点が、第３の実施形態と異なる。
【００４８】
ＰＭＯＳトランジスタＱ９２，Ｑ９３とＮＭＯＳトランジスタＱ９４〜Ｑ９６によって、図６のＱ６３，Ｑ６４とＮＭＯＳトランジスタＱ６５〜Ｑ６７と同様の差動増幅回路が構成されている。ドライブトランジスタとしてのＰＭＯＳトランジスタＱ９１ａ，Ｑ９１ｂ…Ｑ９１ｎが各出力回路９０ａ，９０ｂ…９０ｎごとに設けられていて、これらのＰＭＯＳトランジスタＱ９１ａ，Ｑ９１ｂ…Ｑ９１ｎの各ゲートには差動増幅回路の出力としてのゲート電圧ＶＧ５が抵抗Ｒ９１ａ，Ｒ９１ｂ…Ｒ９１ｎを介して与えられる。また、各ドライブトランジスタＱ９１ａ，Ｑ９１ｂ…Ｑ９１ｎの各出力電圧ＶＤＤＱａ，ＶＤＤＱｂ…ＶＤＤＱｎは抵抗Ｒ９２ａ，Ｒ９２ｂ…Ｒ９２ｎを介して差動増幅回路の一方の入力に与えられており、他方入力には参照電圧ＶＲ５が与えられている。差動増幅回路の一方の入力と接地ラインとの間にはコンデンサＣ９１が接続されている。
【００４９】
各ドライブトランジスタＱ９１ａ，Ｑ９１ｂ…Ｑ９１ｎのゲートとドレインとの間には、帰還容量としてのコンデンサＣ９１ａ，Ｃ９１ｂ…Ｃ９１ｎが接続されていて、ＡＣ的に結合されている。ここで、抵抗Ｒ９１ａ，Ｒ９１ｂ…Ｒ９１ｎはコンデンサＣ９１ａ，Ｃ９１ｂ…Ｃ９１による結合を真近のトランジスタに限定するための分離抵抗であり、抵抗Ｒ９２ａ，Ｒ９２ｂ…Ｒ９２ｎは出力電圧ＶＤＤＱａ，ＶＤＤＱｂ…ＶＤＤＱｎの変化の内、ＤＣ成分を差動増幅回路に戻すための分離抵抗である。
【００５０】
各出力回路９０ａ，９０ｂ…９０ｎは、出力制御回路９９ａ，９９ｂ…９９ｎと、ＰＭＯＳトランジスタ９７ａ，９７ｂ…９７ｎと、これらのトランジスタと相補的に動作するＮＭＯＳトランジスタ９８ａ，９８ｂ…９８ｎとから構成されていて、各ＰＭＯＳトランジスタＱ９７ａ，９７ｂ…９７ｎのソースには、出力電圧ＶＤＤＱａ，ＶＤＤＱｂ…ＶＤＤＱｎが与えられている。
【００５１】
この図９に示した容量結合によるＶＤＣ回路の動作改善については、特開平６−１２４５９０号公報に記載されている。すなわち、たとえば出力制御回路９９ａからの制御信号によりＰＭＯＳトランジスタ９７ａが高速でスイッチング動作した場合、ＰＭＯＳトランジスタ９１ａからＰＭＯＳトランジスタ９７ａに負荷電流が流れる。その負荷電流の変化により出力電圧ＶＤＤＱａが急速に低下し、その電圧低下はコンデンサＣ９１ａを介してＰＭＯＳトランジスタＱ９１ａに伝達される。
【００５２】
このコンデンサＣ９１ａの容量結合により、ゲート電圧ＶＧ５が高速で低下し、ＰＭＯＳトランジスタＱ９１ａが供給する電流量を増加させる。すなわち、出力電圧ＶＤＤＱの電圧低下が遅延なく瞬時にＰＭＯＳトランジスタ９１ａのゲートに伝達され、遅延なくＰＭＯＳトランジスタＱ９１ａを流れる電流量が増加され、出力電圧ＶＤＤＱが上昇する。出力電圧ＶＤＤＱが逆にＰＭＯＳトランジスタＱ９１ａからの電流により上昇すると、その出力電圧ＶＤＤＱの電圧上昇は再びコンデンサＣ９１ａを介してＰＭＯＳトランジスタＱ９１ａのゲートヘ伝達され、ＰＭＯＳトランジスタＱ９１ａの供給電流量が減少される。
【００５３】
このように帰還容量であるコンデンサＣ９１ａにより、出力電圧ＶＤＤＱの電位変動は遅滞なくＰＭＯＳトランジスタＱ９１ａのゲートへ伝達されるため、ＶＤＣ回路動作時の過度時においては、差動増幅回路による制御よりも速い応答が実現される。したがって、この過度応答時においては、コンデンサＣ９１ａにより出力電圧ＶＤＤＱが所定の電圧レベルに復帰するため、この過度的な動作に対して応答が遅れる差動増幅回路による制御は無視される。
【００５４】
このように図９において、ドライブトランジスタであるＰＭＯＳトランジスタＱ９１ａ，Ｑ９１ｂ…Ｑ９１ｎを出力回路９０ａ，９０ｂ…９０ｎのそれぞれに対応して設けたことにより、各出力回路９０ａ，９０ｂ…９０ｎの動作によって発生した電源ノイズは、他の出力回路の電源に影響を与えることなく、対応する個々のドライブトランジスタによって処理させることが可能となる。
【００５５】
また、このような構成を採ったことにより、出力回路専用の外部電源端子を追加することなく、個々の出力回路９０ａ，９０ｂ…９０ｎの動作による電源ノイズを、ＶＤＣ回路を構成する個々のドライブトランジスタの持つ電圧保持特性により吸収し、半導体チップ本体のみならず他の出力回路に供給できるため、小振幅かつ超高速のインタフェースを実現できる。
【００５６】
なお、特に図示しないが、図８に示した第４の実施形態のようにＶＳＳ側に対して用いるＶＳＳＱ発生回路１６を、この実施形態と同様に複数のドライブトランジスタを用いて出力回路別に構成し、ＶＳＳノイズの出力干渉を防止することも可能である。
【００５７】
さらに、この実施形態で示した出力回路別のＶＤＣ回路と、上記の出力回路別のＶＳＳＱ発生回路を同時に使用して、ＶＤＤＱおよびＶＳＳＱを出力回路別に発生して供給すれば、出力専用の電源端子やＶＳＳ端子を追加することなく、個々の出力回路の動作による電源ノイズやＶＳＳノイズを、ＶＤＣ回路およびＶＳＳＱ発生回路を構成する個々のドライブトランジスタの持つ電圧保持特性により吸収し、半導体チップ本体のみならず他の出力回路への影響をも低減するとともに、半導体チップ本体の電源電圧より低い電圧と接地電圧より高い電圧を出力回路に供給することができるため、小振幅かつ超高速のインタフエースを実現することが可能となる。
【００５８】
図１０はこの発明の第６の実施形態におけるＶＤＣ回路と出力回路の構成を示す回路図である。この実施形態は、図９に示した第５の実施形態における差動増幅回路の入力電圧を半導体チップの入力回路に供給される参照電圧Ｖｒｅｆとそれに対応した１／２（ＶＤＤＱ＋ＶＳＳＱ）にして入出力の電圧関係を等しくするものである。すなわち、これまでに説明してきた第３、第４および第５の実施形態では、出力電圧ＶＤＤＱまたはＶＳＳＱを決定するために参照電圧を与える必要があったが、この実施形態では半導体チップの入力振幅の中心値（Ｖｒｅｆ）と出力振幅の中心値（１／２（ＶＤＤＱ＋ＶＳＳＱ））が等しいとの仮定の基に、参照電圧ＶＲの設定を省略したものである。１／２（ＶＤＤＱ＋ＶＳＳＱ）の電圧を設定するために、出力電圧ＶＤＤＱが分圧抵抗Ｒ９３とＲ９４とによって分圧され１／２（ＶＤＤＱ＋ＶＳＳＱ）の電圧が差動増幅回路を構成するＮＭＯＳトランジスタＱ９５のゲートに与えられている。それ以外の構成は図９と同じである。
【００５９】
図１１はこの発明の第７の実施形態における半導体メモリモジュールの構成を示すブロック図である。この実施形態は、半導体メモリモジュール内に半導体チップ１ａ，１ｂ…１ｎと、レギュレータ回路１３を配置したものであり、各半導体チップ１ａ，１ｂ…１ｎはそれぞれメモリ回路１１ａ，１１ｂ…１１ｎと、出力回路１２ａ，１２ｂ…１２ｎとから構成されている。
【００６０】
この実施形態では、これまでに説明した実施形態と異なり、レギュレータ回路１３が半導体チップ１ａ，１ｂ…１ｎの外に配置されているため、各半導体チップ１ａ，１ｂ…１ｎとしては出力専用の電源端子を持つ必要がある。しかし、メモリモジュール全体が１つの半導体装置としてシステムに実装される場合を考えると、出力専用の電源端子が必要ないため、これまでの実施形態で述べてきたような特徴、すなわち出力回路１２ａ，１２ｂ…１２ｎの動作による電源ノイズをレギュレータ回路１３により吸収することができる。しかも、半導体チップ１ａ，１ｂ…１ｎの電源電圧よりも低い電圧を出力回路１２ａ，１２ｂ…１２ｎに供給できるため、この実施形態においても小振幅かつ高速のインタフェースを実現できる。
【００６１】
図１２はこの発明の第８の実施形態における半導体メモリモジュールの構成を示すブロック図である。この実施形態は、図１１に示した出力電圧ＶＤＤＱを出力するレギュレータ回路１３に代えて、図３および図４に示したレギュレータ回路１４を設け、接地電圧ＶＳＳＱを各半導体チップ１ａ，１ｂ…１ｎに供給するものである。この実施形態においても、出力回路１２ａ，１２ｂ…１２ｎの動作によるＶＳＳノイズをレギュレータ回路１４により吸収することができ、しかも、半導体チップ１ａ，１ｂ…１ｎの接地電圧ＶＳＳよりも高い接地電圧ＶＳＳＱを出力回路１２ａ，１２ｂ…１２ｎに供給できるため、小振幅かつ高速のインタフェースを実現できる。
【００６２】
なお、図１１および図１２に示した実施形態では、第１および第２の実施形態と同様にレギュレータ回路１３を電源側に配置し、あるいはレギュレータ回路１４を接地側に配置した例について説明したが、これに限ることなく、レギュレータ回路１３，１４に代えて図５に示したＶＤＣ回路１５あるいは図７に示したＶＳＳＱ発生回路１６を用いても良く、さらには図９に示した第５の実施形態で説明したように半導体チップごとにドライブトランジスタを分散配置しても同様の効果を奏することができる。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６４】
【発明の効果】
以上のように、この発明によれば、外部から電源端子に供給される電源電圧を降圧した出力電圧を分圧し、その分圧電圧と出力電圧とを比較し、トランジスタのオン抵抗を制御して出力電圧を外部から与えられる電源電圧より高い一定の電源電位にして出力回路に供給するようにしたので、出力回路専用の外部電源端子を追加することなく、出力回路の動作による電源ノイズを電源回路により吸収することができ、小振幅かつ高速のインタフェースを実現できる。
【００６５】
また、外部から電源端子に供給される電源電圧と、外部の接地電位に接続される接地電位との間の電圧を分圧し、その分圧電圧と出力接地電位とを比較し、トランジスタのオン抵抗を制御して出力接地電位を外部の接地電位より高い一定の接地電位にして出力回路に供給するようにしたので、出力回路専用の外部接地端子を追加することなく、出力回路の動作による接地電位ノイズを電源回路により吸収することができ、小振幅かつ高速のインタフェースを実現できる。
【００６６】
さらに、外部から半導体回路に与える電源電圧が供給される電源端子と、出力回路に与える出力電位と予め定める参照電位とを比較し、その比較出力に応じて出力電位を外部から電源端子に与えられる電源電圧よりも低い一定の電位となるようにドライブトランジスタを制御するようにしたので、出力専用の外部電源端子を追加することなく、出力回路の動作による電源ノイズを電源回路の持つ電圧保持特性により吸収するとともに、半導体チップ本体の電源電圧より低い電圧を出力回路に供給することができるため、小振幅かつ高速のインタフェースを実現できる。
【００６７】
さらに、出力回路に与える出力接地電位と予め定める参照電位とを比較し、その比較出力に応じて出力接地電位を接地端子の接地電位よりも高い一定の電位となるようにドライブトランジスタを制御するようにしたので、出力回路専用の外部接地端子を追加することなく、出力回路の動作による接地電位ノイズを電源回路の持つ電圧保持特性により吸収するとともに、半導体装置本体の接地電圧より高い電圧を出力回路に供給できるため、小振幅かつ高速のインタフェースを実現できる。
【００６８】
さらに、半導体回路から与えられる活性化信号に応じてスイッチングトランジスタをスイッチングさせ、電源回路からの電源電位より低い電位あるいは外部接地電位よりも高い電位を出力回路に供給するようにしたので、活性化信号が非活性のときに電源回路から出力回路に漏れ電流が流れるのを防止できる。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態における半導体チップの構成を示すブロック図である。
【図２】  図１に示したレギュレータ回路１３の具体的な回路図である。
【図３】  この発明の第２の実施形態における半導体チップの構成を示すブロック図である。
【図４】  図３に示したレギュレータ回路１４の具体的な回路図である。
【図５】  この発明の第３の実施形態における半導体チップを示すブロック図である。
【図６】  図５に示したＶＤＣ回路１５の具体的な回路図である。
【図７】  この発明の第４の実施形態における半導体チップを示すブロック図である。
【図８】  図７に示したＶＳＳＱ発生回路１６の具体的な回路図である。
【図９】  この発明の第５の実施形態におけるＶＤＣ回路と出力回路の構成を示す回路図である。
【図１０】  この発明の第６の実施形態におけるＶＤＣ回路と出力回路の構成を示す回路図である。
【図１１】  この発明の第７の実施形態における半導体メモリモジュールの構成を示すブロック図である。
【図１２】  この発明の第８の実施形態における半導体メモリモジュールの構成を示すブロック図である。
【図１３】  従来の半導体チップの概略ブロック図である。
【符号の説明】
１，１ａ，１ｂ，１ｎ  半導体チップ、８，９  電源端子、１１  半導体回路、１１ａ，１１ｂ，１１ｎ  メモリ回路、１２，１２ａ，１２ｂ，１２ｎ，９０ａ，９０ｂ…９０ｎ  出力回路、１３，１４  レギュレータ回路、１５  ＶＤＣ回路、１６  ＶＳＳＱ発生回路、９９ａ，９９ｂ，９９ｎ  出力制御回路、Ｑ２１〜Ｑ２４，Ｑ４５，Ｑ４６，Ｑ６１〜Ｑ６４，Ｑ６８，Ｑ８５〜Ｑ８７，Ｑ９１ａ，Ｑ９１ｂ，Ｑ９１ｎ，Ｑ９２，Ｑ９３，Ｑ９７ａ，Ｑ９７ｂ，Ｑ９７ｎ  ＰＭＯＳトランジスタ、Ｑ２５，Ｑ２６，Ｑ４１〜Ｑ４４，Ｑ６５〜Ｑ６７，Ｑ８１〜Ｑ８４，Ｑ８８，Ｑ９４〜Ｑ９６，Ｑ９８ａ，Ｑ９８ｂ，Ｑ９８ｎ  ＮＭＯＳトランジスタ、Ｃ２１，Ｃ６１，Ｃ８１，Ｃ９０，Ｃ９１，Ｃ９１ａ，Ｃ９１ｂ，Ｃ９１ｎ  コンデンサ、Ｒ２１，Ｒ２２，Ｒ９１ａ，Ｒ９１ｂ，Ｒ９１ｎ，Ｒ９２ａ，Ｒ９２ｂ，Ｒ９２ｎ，Ｒ９３，Ｒ９４  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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