(57)【特許請求の範囲】
【請求項１】
不揮発性メモリであって、
複数の不揮発性メモリセルと、
アドレスデコード論理と、
前記アドレスデコード論理を前記メモリセルに接続する複数のアクセス線と、
少なくとも前記アクセス線のサブセットに接続される複数の電気ラッチとを含み、
前記ラッチのうち１つは第１のワード線を書込電圧で保持するよう構成され、前記ラッチのうち別のラッチは第２のワード線を読出電圧で保持するよう構成され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第１のワード線に対しては前記ラッチのうち１つがその状態を保持するように制御され、かつ、前記第２のワード線に対しては前記ラッチのうち別のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリ。
【請求項２】
前記メモリセルは少なくとも２つのセクタに組織される、請求項１に記載の不揮発性メモリ。
【請求項３】
前記メモリセルは少なくとも２つのバンクに組織される、請求項１に記載の不揮発性メモリ。
【請求項４】
前記メモリセルはフラッシュメモリセルである、請求項１に記載の不揮発性メモリ。
【請求項５】
前記ラッチは、前記ラッチのうち前記１つが第１のワード線を読出電圧で保持し、前記ラッチのうち前記別のラッチが第２のワード線を書込電圧で保持するよう、読出動作信号および書込動作信号によって少なくとも部分的にイネーブルされる、請求項１に記載の不揮発性メモリ。
【請求項６】
第１のロード信号を前記複数の電気ラッチに通信することにより、第１の期間中に前記複数の電気ラッチのうち第１の選択されたラッチが第１の選択されたワード線を第１の電圧で保持するようにするアドレス遷移検出器をさらに含む、請求項１に記載の不揮発性メモリ。
【請求項７】
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路をさらに含み、前記制御回路は第１のアドレスと第２のロード信号とを発生し、前記第２のロード信号が前記複数の電気ラッチに通信されるこにとより、第２の期間中に前記複数の電気ラッチのうち第２の選択されたラッチは、第２の選択されたワード線を第２の電圧で保持し、前記第１の期間は前記第２の期間と少なくとも部分的に重複し得る、請求項６に記載の不揮発性メモリ。
【請求項８】
前記第１のアドレスと第２のアドレスとを受取る選択回路をさらに含み、前記第２のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第１のアドレスまたは前記第２のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項７に記載の不揮発性メモリ。
【請求項９】
前記アドレスデコード論理はワード線デコード論理を含み、
前記アクセス線は前記ワード線デコード論理を前記メモリセルに接続するワード線を含み、
前記電気ラッチは前記ワード線に接続される、請求項１に記載の不揮発性メモリ。
【請求項１０】
第１のロード信号を前記電気ラッチに通信するアドレス遷移検出器をさらに含む、請求項９に記載の不揮発性メモリ。
【請求項１１】
前記アドレスデコード論理はワード線デコード論理とビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記ビット線デコード論理を前記メモリセルに接続するビット線とを含み、
前記電気ラッチは前記ワード線に接続される、請求項１に記載の不揮発性メモリ。
【請求項１２】
前記アドレスデコード論理はワード線デコード論理とビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記ビット線デコード論理を前記メモリセルに接続するビット線とを含み、
前記電気ラッチは前記ワード線と前記ビット線とに接続される、請求項１に記載の不揮発性メモリ。
【請求項１３】
前記メモリセルはフラッシュメモリセルであり、
前記フラッシュメモリセルは少なくとも第１のメモリセルのバンクと第２のメモリセルのバンクとに組織され、
前記アドレスデコード論理は、ワード線デコード論理と、第１のビット線デコード論理と、第２のビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記第１のメモリセルのバンクと前記第２のメモリセルのバンクとに接続するワード線と、前記第１のビット線デコード論理を前記第１のメモリセルのバンクに接続する第１のビット線のセットと、前記第２のビット線デコード論理を前記第２のメモリセルのバンクに接続する第２のビット線のセットとを含み、
前記電気ラッチは前記ワード線に接続される、請求項１に記載の不揮発性メモリ。
【請求項１４】
第１のロード信号を前記複数の電気ラッチに通信することにより、第１の期間中に前記複数の電気ラッチのうち第１の選択されたラッチが第１の選択されたワード線を第１の電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第１のアドレスと第２のロード信号とを発生し、前記第２のロード信号が前記複数の電気ラッチに通信されることにより、第２の期間中に前記複数の電気ラッチのうち第２の選択されたラッチは、第２の選択されたワード線を第２の電圧で保持し、前記第１の期間と前記第２の期間とは少なくとも部分的に重複することが可能であり、
前記第１のアドレスと第２のアドレスとを受取る選択回路をさらに含み、前記第２のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第１のアドレスまたは前記第２のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項１３に記載の不揮発性メモリ。
【請求項１５】
前記メモリセルと通信するセンスアンプをさらに含む、請求項１４に記載の不揮発性メモリ。
【請求項１６】
前記第１のメモリセルのバンクと通信する第１のセンスアンプと、
前記第２のメモリセルのバンクと通信する第２のセンスアンプとをさらに含む、請求項１４に記載の不揮発性メモリ。
【請求項１７】
前記フラッシュメモリセルは少なくとも２つのメモリセルのセットに組織され、
前記アドレスデコード論理は、ワード線デコード論理と、第１のビット線デコード論理と、第２のビット線デコード論理とを含み、
前記アクセス線は、前記ワード線デコード論理を前記メモリセルに接続するワード線と、前記第１のビット線デコード論理を前記メモリセルに接続する第１のビット線のセットと、前記第２のビット線デコード論理を前記メモリセルに接続する第２のビット線のセットとを含み、
前記電気ラッチは前記ワード線に接続される、請求項４に記載の不揮発性メモリ。
【請求項１８】
前記メモリセルと通信する少なくとも１つのセンスアンプをさらに含む、請求項１７に記載の不揮発性メモリ。
【請求項１９】
第１のロード信号を前記複数の電気ラッチに通信することにより、第１の期間中に前記複数の電気ラッチのうち第１の選択されたラッチが第１の選択されたワード線を第１の電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第１のアドレスと第２のロード信号とを発生し、前記第２のロード信号が前記複数の電気ラッチに通信されることにより、第２の期間中に前記複数の電気ラッチのうち第２の選択されたラッチは、第２の選択されたワード線を第２の電圧で保持し、前記第１の期間と前記第２の期間とは少なくとも部分的に重複することが可能であり、
前記第１のアドレスと第２のアドレスとを受取る選択回路をさらに含み、前記第２のアドレスは前記不揮発性メモリの外部のソースから生じたものであり、前記選択回路は前記第１のアドレスまたは前記第２のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項１７に記載の不揮発性メモリ。
【請求項２０】
複数のフラッシュメモリセルと、
ワードデコード論理と、ワード線と、電気ラッチとを含む唯一のワードデコード経路とを含み、前記ワード線は前記ワードデコード論理と前記フラッシュメモリセルとに接続され、前記ラッチは、２つ以上のワード線が１つの期間中に書込または読出電圧レベルで駆動され得るよう、前記ワード線に接続され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記ワード線の１つに対しては前記ラッチの１つがその状態を保持するように制御され、かつ、前記ワード線の他の１つに対しては前記ラッチの他の１つが前記外部から入力されたアドレスに応じてその状態を更新するように制御され、さらに、
ビットデコード論理と、前記ビットデコード論理および前記フラッシュメモリセルに接続されるビット線とを含む、少なくとも第１のビットデコード経路を含む、フラッシュメモリ装置。
【請求項２１】
第１のロード信号を前記電気ラッチに通信することにより、第１の期間中に第１の選択されたラッチが第１の選択されたワード線を書込電圧で保持するようにするアドレス遷移検出器と、
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路とをさらに含み、前記制御回路は第１のアドレスと第２のロード信号とを発生し、前記第２のロード信号が前記電気ラッチに通信されることにより、第２の期間中に第２の選択されたラッチは、第２の選択されたワード線を読出電圧で保持し、前記第１の期間と前記第２の期間とは少なくとも部分的に重複することが可能であり、
前記第１のアドレスと第２のアドレスとを受取る選択回路をさらに含み、前記第２のアドレスは前記フラッシュメモリ装置の外部のソースから生じたものであり、前記選択回路は前記第１のアドレスまたは前記第２のアドレスのうちいずれかを前記アドレスデコード論理に選択的に通信する、請求項２０に記載のフラッシュメモリ装置。
【請求項２２】
複数のフラッシュメモリセルと、
アドレス遷移検出器と、
前記アドレス遷移検出器と通信するワード線デコード論理と、
前記ワード線デコード論理を前記フラッシュメモリセルに接続するためのワード線と、
前記フラッシュメモリセルと通信するビット線デコード論理と、
前記ワード線のうち少なくとも１つと前記ワード線デコード論理とに接続される電気ラッチとを含み、
前記ラッチは、前記ワード線のうち少なくとも１つが読出電圧で保持され、前記ワード線のうち別のワード線が書込電圧で保持されるよう構成され、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記ワード線のうち１つに対しては前記ラッチの１つがその状態を保持するように制御され、かつ、前記ワード線のうち別のワード線に対しては前記ラッチの他の１つが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、フラッシュメモリ装置。
【請求項２３】
前記アドレス遷移検出器は前記ラッチを動作させることのできる第１のロード信号を発生する、請求項２２に記載の不揮発性メモリ。
【請求項２４】
前記アドレス遷移検出器および前記アドレスデコード論理と通信する制御回路をさらに含み、前記制御回路は第１のアドレスと第２のロード信号とを発生し、前記第２のロード信号は前記ラッチを動作させることができ、
前記第１のアドレスと第２のアドレスとを受取る選択回路をさらに含み、前記第２のアドレスは前記フラッシュメモリ装置の外部のソースから生じたものであり、前記選択回路は前記第１のアドレスまたは前記第２のアドレスのうちいずれかを前記ワード線デコード論理に選択的に通信する、請求項２３に記載の不揮発性メモリ。
【請求項２５】
複数のフラッシュメモリセルと、
前記メモリセルに接続された複数のワード線に対するアドレスをデコードするための手段と、
前記複数のワード線のうち第１のワード線を書込電圧で保持するための第１の保持手段とを含み、前記第１のワード線は第１のメモリセルにアクセスするためのものであり、さらに、
前記複数のワード線のうち第２のワード線を読出電圧で保持するための第２の保持手段を含み、前記第２のワード線は第２のメモリセルにアクセスするためのものであり、前記第２の保持手段は前記第２のワード線を保持することができ、前記第１の保持手段は前記第１のワード線を保持し、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第１のワード線に対しては第１の保持手段がその状態を保持するように制御され、かつ、前記第２のワード線に対しては第２の保持手段が前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリ。
【請求項２６】
書込プロセスを前記第１のメモリセルに行なうための手段と、
前記書込プロセスが始まった後かつ前記書込プロセスが終了する前に前記第２のメモリセルから読出を行なうことのできる、前記第２のメモリセルから読出を行なうための手段とをさらに含む、請求項２５に記載の不揮発性メモリ。
【請求項２７】
前記第１の保持手段と前記第２の保持手段とは電気ラッチを含む、請求項２５に記載の不揮発性メモリ。
【請求項２８】
不揮発性メモリにアクセスする方法であって、
ａ）  第１のアドレスをデコードするステップと、
ｂ）  第１のアクセス信号を供給するステップと、
ｃ）  前記第１のアクセス信号を書込電圧で保持するステップと、
ｄ）  前記第１のアクセス信号を用いて第１のメモリセルに書込を行なうステップとを含み、前記第１のメモリセルは前記第１のアドレスに対応し、前記方法はさらに、
ｅ）  第２のアドレスをデコードするステップと、
ｆ）  第２のアクセス信号を供給するステップと、
ｇ）  前記第２のアクセス信号を読出電圧で保持するステップと、
ｈ）  前記第２のアクセス信号を用いて第２のメモリセルから読出を行なうステップとを含み、前記第２のメモリセルは前記第２のアドレスに対応し、前記保持するステップｇ）と保持するステップｅ）とは同じ期間中に少なくとも部分的に行なわれ、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記不揮発性メモリの第１のワード線に対しては第１のラッチがその状態を保持するように制御され、かつ、前記不揮発性メモリの第２のワード線に対しては第２のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、方法。
【請求項２９】
前記第１のアクセス信号は前記第１のワード線上に供給され、前記保持するステップｃ）は前記第１のワード線上の前記第１のアクセス信号をラッチする、請求項２８に記載の方法。
【請求項３０】
前記デコードするステップａ）は前記第１のアドレスを受取るステップと、前記第１のワード線を選択するステップとを含む、請求項２８に記載の方法。
【請求項３１】
前記供給するステップｂ）は前記第１のワード線を駆動するステップを含む、請求項２８に記載の方法。
【請求項３２】
前記書込を行なうステップｄ）は前記第１のメモリセルからデータを消去するステップを含む、請求項２８に記載の方法。
【請求項３３】
前記書込を行なうステップｄ）は前記第１のメモリセルをプログラミングするステップを含む、請求項２８に記載の方法。
【請求項３４】
不揮発性メモリにおいて読出および書込を行なう方法であって、
書込プロセスを開始するステップと、
書込アドレスをデコードし、前記書込アドレスに対応する第１のアクセス線を駆動するステップと、
前記第１のアクセス線を保持するステップと、
前記書込アドレスに対応する第１のメモリセルに書込を行なうステップと、
前記書込プロセスを終了するステップと、
読出アドレスをデコードし、前記読出アドレスに対応する第２のアクセス線を駆動するステップとを含み、前記第２のアクセス線は前記第１のアクセス線と異なっており、前記方法はさらに、
前記第２のアクセス線を保持するステップと、
前記読出アドレスに対応する第２のメモリセルから読出を行なうステップとを含み、前記読出を行なうステップは、前記開始するステップの後かつ前記書込プロセスを終了する前記ステップの前に行なわれ、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記不揮発性メモリの第１のワード線に対しては第１のラッチがその状態を保持するように制御され、かつ、前記不揮発性メモリの第２のワード線に対しては第２のラッチが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、不揮発性メモリにおいて読出および書込を行なう方法。
【請求項３５】
前記第１および第２のメモリセルはフラッシュメモリセルである、請求項３４に記載の方法。
【請求項３６】
前記書込プロセスは、複数のフラッシュメモリセルを消去するステップを含む、請求項３４に記載の方法。
【請求項３７】
前記第１のアクセス線を保持する前記ステップは、第１の期間中に行なわれ、
前記第２のアクセス線を保持する前記ステップは、第２の期間中に行なわれ、前記第１の期間は前記第２の期間と少なくとも部分的に重複し得る、請求項３４に記載の方法。
【請求項３８】
第１のアドレス遷移を検出するステップと、
前記第１のアドレス遷移を示す第１の信号を発生するステップと、
前記第１の信号を前記第１のラッチに通信するステップとをさらに含み、前記第１のラッチは前記第１のアクセス線を保持する前記ステップを行ない、さらに、
第２のアドレス遷移を検出するステップと、
前記第２のアドレス遷移を示す第２の信号を発生するステップと、
前記第２の信号を前記第２のラッチに通信するステップとを含み、前記第２のラッチは前記第２のアクセス線を保持する前記ステップを行なう、請求項３４に記載の方法。
【請求項３９】
前記第１の信号を通信する前記ステップは、前記第２の信号を通信する前記ステップとは異なる時間に行なわれる、請求項３８に記載の方法。
【請求項４０】
複数のフラッシュメモリセルと、
第１の前記フラッシュメモリセルのセットに書込を行ない、第２の前記フラッシュメモリセルのセットから読出を行なうための手段とを含み、
書込を行なうための前記手段は、少なくとも部分的に、同じ期間中に、第１のワード線を書込電圧で保持し、第２のワード線を読出電圧で保持するためのラッチ手段を含み、書込み動作中に、外部から入力されるアドレスの遷移を検出すると、前記第１のワード線に対しては前記ラッチ手段の１つがその状態を保持するように制御され、かつ、前記第２のワード線に対しては前記ラッチ手段の他の１つが前記外部から入力されたアドレスに応じてその状態を更新するように制御される、フラッシュメモリ。
【発明の詳細な説明】
発明の背景
発明の分野
この発明は不揮発性メモリの分野に関する。特に、この発明は同時の読出および書込動作を可能にする構成を備えた不揮発性メモリアレイに関する。
関連技術の説明
電子システムは典型的にはプロセッサとメモリを含む。メモリは命令および／またはデータを記憶するのに用いられるであろう。システムによっては、システムの電源が切られたときでもデータが連続して記憶されることを保証するために、不揮発性メモリが必要とされる。広く使われている不揮発性メモリの１つにＥＰＲＯＭがある。しかしながら、従来のＥＰＲＯＭはフィールドにおいて再プログラムすることができない。したがって、多くの電子設計では、いずれも電気的に再プログラムが可能な、ＥＥＰＲＯＭ、フラッシュメモリまたはバッテリバックアップされたＳＲＡＭを用いる。コストが要因となる装置では、フラッシュメモリが好まれる。なぜならこれらはＥＥＰＲＯＭおよびバッテリバックアップされたＳＲＡＭより安価だからである。
先行技術のフラッシュメモリの問題の１つは、これらが十分なランダムアクセスを与えないことである。たとえば、先行技術のフラッシュメモリ装置では典型的には、フラッシュメモリ装置内でプログラムまたは消去動作が進行している間プロセッサが読出動作を行なうことはできない。典型的には、プロセッサは周期的にフラッシュメモリ装置の状態レジスタを定期的にポーリングする（poll）ことによって、フラッシュメモリ装置に対する読出動作を開始する前にプログラムまたは消去動作の終了を検出する。
残念ながら、典型的なフラッシュメモリ装置のプログラミングおよび消去サイクル時間はランダムアクセスメインメモリの許容可能な読出アクセス時間より何桁も大きい。プログラミングまたは消去動作に関連するこのような長い待ち時間は、もしフラッシュメモリがその電子システムにおける唯一のメモリである場合、オペレーティングシステムをロックしシステムの動作を許容できないほど長い時間間隔の間妨げかねない。先行技術のフラッシュメモリのいくつかはこの問題に対処するために消去サスペンド動作を可能にしている。しかしながら、このようなメモリは典型的には読出動作を開始することができるようになる前に数マイクロ秒のサスペンド待ち時間間隔を課す。
先行技術のシステムはこのようなオペレーティングシステムのロックアップを防ぐために多数のフラッシュメモリを採用することもできる。このようなシステムにおいては、プロセッサは通常フラッシュメモリ装置の１つに読出アクセスを行ないその間にフラッシュメモリ装置の他のものではプログラムまたは消去動作が進行中である。しかしながら、このようなシステムは典型的にはコストが高いという問題に遭遇する。なぜなら、単一のフラッシュメモリ装置の容量で特定の電子装置の用が足せると思われる場合でも、多数のフラッシュメモリ装置が実現されるからである。
１９８８年１１月１４日の日本特許要約書、第０１２巻、第４２９号（ｐ−７８５）および１９８８年７月５日のＪＰ６３  １６１５９９Ａ（東芝株式会社）は、不揮発性半導体メモリであって、プログラム実行中のメモリセルと同じ行アドレスを有するメモリセルに関して読出を達成するためにアドレス線がラッチされるものを記載している。
１９９６年２月２９日の日本特許要約書第０９６巻、第００２号および１９９５年１０月２７日のＪＰ０７  ２８１９５２Ａ（三菱電機株式会社）は、共有バスで接続されたメモリブロックを備えた不揮発性半導体記憶装置を記載している。
ＵＳ−Ａ−５２４５，５７２は書込中読出能力を備えたフローティングゲート不揮発性メモリを記載している。これは２個のアドレスレジスタと２個のｘ−およびｙ−アドレスデコーダを２つの別個のメモリアレイのために使用し、その一方が出力に選択的に結合される。
したがって、同時の読出および書込動作を可能にする効率的なフラッシュメモリ装置の必要性が存在する。
発明の概要
この発明は同時の読出および書込動作を可能にする不揮発性メモリ装置を提供する。メモリ装置は読出および書込動作間で単一のｘ−デコード経路を時間多重することができる。これは、適切なタイミング信号を用いて第１の動作のためにワード線を記憶／ラッチしその後ｘ−デコード経路を放棄して第２の動作がそれを利用してアドレスをロードしかつワード線にアクセスすることができるようにすることで達成される。
この発明は、大きく言えば、複数の不揮発性メモリセルと、アドレスデコード論理と、複数のアクセス線と複数の電気的ラッチとを含む。アクセス線はアドレスデコード論理をメモリセルに接続する。一実施例では、アクセス線はワード線および／またはビット線を含み得る。電気的ラッチは少なくともアクセス線のサブセットに接続される。メモリは第１のアドレスをデコードし、第１のアクセス信号を供給し、第１のアクセス信号をラッチし、第１のアクセス信号を用いて第１のメモリセルにアクセスすることによって、アクセスされ得る。アクセスされたメモリセルはデコードされたアドレスに対応する。一実施例では、アクセス信号の供給は、適切なワード線および／またはビット線を駆動して読出または書込動作を行なうことを含む。
ある代替例では、書込アドレスがデコードされ、適切なビットおよび／またはワード線がラッチされる。読出動作が行なわれるとき、読出アドレスがデコードされ、適切なビットおよび／またはワード線がラッチされる。これにより、読出動作と書込動作とを同時に行なうことが可能になる。
この発明のこれらのおよび他の利点は以下の詳細な説明からより明らかとなり、ここではこの発明の好ましい実施例が図面と関連して説明される。
【図面の簡単な説明】
図１はこの発明に従ったメモリ装置のブロック図である。
図２は図１に示されたｘデコーダ１２０のより詳細なブロック図である。
図３は図２に示されたデコード論理２０２のより詳細な図である。
図４は図３に示されたデコード論理回路２３４の概略図である。
図５は図３に示されたワード線選択回路２４０の概略図である。
図６は図１のメモリ装置をどのようにプログラムするかを説明するフロー図である。
図７は図１のステートマシンがプログラムシーケンスをどのように実行するかを説明するフロー図である。
図８は図１のメモリ装置をどのように消去するかを説明するフロー図である。
図９Ａおよび９Ｂは図１のステートマシンが消去シーケンスをどのように実行するかを説明するフロー図である。
図１０はこの発明の同時読出／書込能力を説明するタイミング図である。
図１１はこの発明に従ったメモリ装置の第２の実施例のブロック図である。
図１２は図１１に示されたメモリ装置で好適に用いられるメモリセルのアレイの一例を示す。
詳細な説明
図１は同時の読出および書込動作を可能にする不揮発性メモリ装置１００を示す。メモリ装置１００は外部アドレス入力（ＥＸＴ＿ａｄｄｒ）、８ビットデータ入力／出力（ｄａｔａ）、電源入力（図示せず）および制御入力を含む。制御入力はチップイネーブル（ｃｅ）、出力イネーブル（ｏｅ）および書込イネーブル（ｗａ）を含む。チップイネーブル信号はチップの制御論理と入力バッファを活性化する。チップイネーブルがアサートされないと、メモリ装置はスタンバイモードで動作する。チップイネーブルｃｅは少なくともアドレス遷移検出器１０２とステートマシンおよび制御論理１０４とによって受取られる。出力イネーブルは読出サイクルの間Ｉ／Ｏバッファを介して装置の出力をゲートするのに用いられる。書込イネーブルはメモリ装置の書込機能を可能化するのに用いられる。出力イネーブルｏｅおよび書込イネーブルｗｅはともに、ステートマシンと制御論理１０４とに受取られる。一実施例では、図１のすべての構成要素が単一の集積回路チップ上に含まれる。
アドレス入力ＥＸＴ＿ａｄｄｒはトランジスタ１０６とアドレス遷移検出器１０２とに送られる。トランジスタ１０６はインバータ１０８の入力とトランジスタ１１０とに接続される。トランジスタ１０６のゲートはインバータ１１２の出力に接続される。インバータ１０８の出力はインバータ１１４および１１６の入力に接続される。インバータ１１６の出力はインバータ１０８の入力に接続される。インバータ１１４の出力（ａｄｄｒ）はＸデコード１２０、Ｙデコード１２２およびＹデコード１２４に接続される。アドレスＥＸＴ＿ａｄｄｒが多ビットを含むことに注目されたい。したがって、回路は各ビットについて構成要素のセットを含んでおり、インバータ１１４の出力は多ビットを含み、これらは適切にデコーダに経路付される。
バンク０およびバンク１はフラッシュメモリセルのアレイ（またはセット）である。他の不揮発性メモリもまたこの発明の範囲内にある。図１では２つのバンクが示されているが、この発明は２以上のバンクでも動作するであろう。たとえば、各バンクがＸデコード１２０を共有し、それ自身のＹデコード論理を含む、多数のバンクを含めることができる。メモリセルの各バンクは１以上のセクタを含む。各セクタはメモリセルのセットを含む。この発明はセルをバンクまたはセクタに編成しない設計でも使用可能である。
バンク０のためのアドレスデコード論理はＸデコード１２０とＹデコード１２２とを含む。Ｘデコード１２０は両方のバンクに対しワード線デコード論理およびセクタデコード論理を含む。バンク１のためのアドレスデコード論理はＸデコード１２０とＹデコード１２４とを含む。一実施例では、デコーダまたは他の回路が、デコードされるアドレスを記憶するためのラッチを含み得る。
アドレス遷移検出器１０２は外部アドレスＥＸＴ＿ａｄｄｒを受け、外部アドレスＥＸＴ＿ａｄｄｒが変化するとその出力（符号ｌｏａｄｘｒ）をアサートする。こうして、読出動作の間ｌｏａｄｘｒがアサートされる。ｌｏａｄｘｒは、他の内部動作が行なわれている場合でもアサート可能である。信号ｌｏａｄｘｒは書込動作の間に処理される。なぜなら読出サイクルに最も高い優先度が与えられるからである。
外部アドレスＥＸＴ＿ａｄｄｒはメモリ装置の外部で発生されたアドレスである。たとえば、メモリ装置にアクセスするプロセッサがこの外部アドレスを発生し得る。アドレス遷移検出器１０２の出力はインバータ１３０、ステートマシンおよび制御論理１０４およびＸデコード１２０に接続される。インバータ１３０の出力はＡＮＤゲート１３２の第１の入力に接続される。ＡＮＤゲート１３２への第２の入力は、ステートマシンおよび制御論理１０４によって発生される信号ｓｍ＿ａｔｄである。ＡＮＤゲート１３２の出力（符号ｌｏａｄｘｗ）はＸデコード１２０、インバータ１１２の入力およびトランジスタ１１０のゲートと通信される。通信されるというのは、この信号が直接または他の回路要素を介して間接的に、伝播され送信されることを意味する。
信号ｌｏａｄｘｗは、新たな書込アドレスが発生され、したがって書込動作が行なわれることを示す。ステートマシンおよび制御論理１０４は書込動作のためのアドレスを発生するアドレスシーケンサ（または他のアドレス発生器）を含む。ステートマシンおよび制御論理１０４によって発生されたアドレスはＳＭ＿ａｄｄｒと符号をつけられている。ＳＭ＿ａｄｄｒが変化すると、信号ｓｍ＿ａｔｄがステートマシンおよび制御論理１０４によってアサートされる。アドレスＳＭ＿ａｄｄｒはトランジスタ１１０に送られる。
ユーザがメモリ１００にアクセスすると、ＥＸＴ＿ａｄｄｒでアドレスが示される。アドレス遷移検出器１０２はｌｏａｄｘｒ上で論理１を出力し、これによってｌｏａｄｘｗが強制的に論理０となり、トランジスタ１１０をオフにし、トランジスタ１０６をオンにする。したがって、ＥＸＴ＿ａｄｄｒがデコードのために選択される。こうして、信号ａｄｄｒは外部アドレスＥＸＴ＿ａｄｄｒをデコーダに運ぶ。
ＥＸＴ＿ａｄｄｒに新たなアドレスが提示されておらず、ステートマシンおよび制御論理１０４から新たなアドレスが発生されると、ｓｍ＿ａｔｄが論理１となり、ｌｏａｄｘｒが論理０となる。こうして、ｌｏａｄｘｗが論理１となり、トランジスタ１１０がオンとなり、トランジスタ１０６がオフとなる。これによって、ＳＭ＿ａｄｄｒがデコードのために選択される。こうして、信号ａｄｄｒはステートマシンによって発生されたアドレスＳＭ＿ａｄｄｒをデコーダに運ぶ。
図１は３入力のマルチプレクサ１４０を示す。すなわち、ブースタ０  １４２、ＶＰＸＧＧポンプ１４４およびＶＣＣである。ＶＰＸＧＧポンプ１４４は制御された正の電位を発生し、ワード線を介して選択されたフラッシュメモリセルの制御ゲートに供給する、正の電源である。技術分野で公知の多くの他の電圧ポンプをこの発明で好適に使用することができる。ＶＰＸＧＧポンプ１４４に含め得る一技術のより詳細な説明が、調整された正の電位を制御するための調整器回路を有するＶＰＰ電源と題された米国特許第５，２９１，４４６号にあり、これを引用により援用する。ブースタ０  １４２は読出の間ワード線を昇圧するのに用いられる。マルチプレクサ１４０はステートマシンおよび制御論理１０４から選択信号を受け、その３入力から１つを選択してＸデコード１２０を介してバンク０のワード線に送る。マルチプレクサ１４０の出力はＶＰＸＧ０の符号で示される。図１は開示を簡潔にするために、３入力１４２、１４４およびＶＣＣがマルチプレクサに接続されて示される。一実現例のより詳細な説明は、高速３状態ブースタ回路と題された、１９９５年１１月１７日に出願された米国特許出願連続番号第０８／５６０，４５９号にあり、これを引用により援用する。技術分野で公知の多くのブースタ回路および選択回路がこの発明で好適に用いられ得る。
図１はまた３入力を有するマルチプレクサ１４８を含む。すなわち、ブースタ１  １４６、ＶＰＸＧＧポンプ１４４およびＶＣＣである。ブースタ１  １４６はブースタ０１４２と同様のものである。マルチプレクサ１４８はマルチプレクサ１４０と同様に動作し、ステートマシンおよび制御論理１０４からその選択信号を受ける。マルチプレクサ１４８の出力はＶＰＸＧ１であり、これはバンク１のワード線に送られる。マルチプレクサ１４０および１４８の目的はメモリセルの特定のバンクで実行されている動作に依存して電圧を切換えることである。
ＶＰＰＩＧポンプ１５２はメモリセルのドレインに高電圧を与えるために用いられる高電圧ポンプである。ＶＰＰＩＧポンプ１５２の出力はマルチプレクサ１５０および１５４に送られる。両マルチプレクサはともに入力としてＶＣＣを有する。マルチプレクサ１５０および１５４はステートマシンおよび制御論理１０４からの信号に基づいて入力間を切換える。マルチプレクサ１５０の出力はＶＰＰＩ０であり、マルチプレクサ１５４の出力はＶＰＰＩ１である。通常の読出動作の間、ＶＰＰＩ１およびＶＰＰＩ０はＶＣＣに接続されている。ＶＰＰＩ０はトランジスタ１６２のゲートに接続される。ＶＰＰＩ１はトランジスタ１６４のゲートに接続される。トランジスタ１６２のソースはＹデコーダ１２２、マルチプレクサ１８０およびマルチプレクサ１８２に接続される。トランジスタ１６２のドレインはＤポンプ１７０とトランジスタ１６４のドレインとに接続される。Ｄポンプ１７０はドレイン電源である。技術分野で公知のさまざまなドレイン電源がこの発明で使用可能である。ドレイン電源の一例が、ファン  ブスカークらの、ドレイン電源と題された米国特許第５，２６３，０００号に開示されており、これを引用により援用する。トランジスタ１６４のソースはマルチプレクサ１８０、マルチプレクサ１８２およびＹデコード１２４に接続される。マルチプレクサ１８０および１８２への接続が、バンク０およびバンク１からのデータの読出経路を提供する。マルチプレクサ１８０はステートマシンおよび制御論理１４０から選択制御信号を受け、２つの入力信号の一方を選択的に選び、読出センスアンプ１８４と通信する。マルチプレクサ１８２はステートマシンおよび制御論理１０４からの選択制御信号を受け、その２つの入力信号のうち一方をベリファイセンスアンプ１８６に選択的に通信する。
バンク０またはバンク１のいずれかからのデータは読出センスアンプ１８４またはベリファイセンスアンプ１８６のいずれかに通信され得る。センスアンプはともにステートマシンおよび制御論理１０４と通信している。バンク０からのデータは読出センスアンプ１８４と通信し、バンク１からのデータはベリファイセンスアンプ１８６と通信され得る。バンク０からのデータがベリファイセンスアンプ１８６と通信されている間に、バンク１からのデータが読出センスアンプ１８４と通信され得る。ベリファイセンスアンプ１８６の出力はステートマシンおよび制御論理１０４に送られ、これは特定のバイトがプログラムされたかまたは消去されたことをベリファイするのに使用される。したがって、一方のバンクで書込処理が行なわれている間に他方のバンクからデータを読出すことができる。別の実施例では、読出とベリフィケーションのために、入力を２つのバンク間で多重化して１個のセンスアンプを用いることもできる。
読出センスアンプ１８４からのデータはマルチプレクサ１９０に送られる。マルチプレクサ１９０の第２の入力はステートマシンおよび制御論理１０４からの状態情報を含む。マルチプレクサ１９０のための選択信号はステートマシンおよび制御論理１０４によって与えられる。
Ｉ／Ｏバッファ１９２はメモリ装置１００からデータを読出し、そこへのデータを受けるために用いられる。バンクの１つで読出が実行されている間に、マルチプレクサ１９０は読出センスアンプ１８４からの出力をＩ／Ｏバッファ１９２と通信する。消去またはプログラムシーケンスの間、マルチプレクサ１９０は状態情報をＩ／Ｏバッファ１９２に通信して、外部プロセッサがメモリ装置１００について、実行されている消去またはプログラムに関連する状態を調査できるようにする。
メモリ装置１００はまた負のポンプ１９４を含み、これはステートマシンおよび制御論理１０４によって選択されるバンク０またはバンク１のいずれかのワード線を介して選択されたメモリセルの制御ゲートに比較的高い負の電圧を発生するのに用いられる。したがって、負のポンプ１９４はＸデコード１２０と通信している。負のポンプの一例が１９９６年２月１５日に出願された、低電源電位負チャージポンプと題された米国特許出願連続番号第０８／５５９，７０５号にあり、これを引用により援用する。
ステートマシンおよび制御論理１０４は読出、プログラムおよび消去動作のための制御を与える。バンク０およびバンク１間の選択に用いられる選択線の多くが、ステートマシンおよび制御論理１０４によって制御される。
メモリ装置１００は組込プログラムシーケンスを用いてプログラムされ、組込消去シーケンスを用いて消去される。組込シーケンスにより、プロセッサは、プログラムおよび消去シーケンスが実行されている間にプログラムまたは消去シーケンスを開始し、かつ他のタスクを実行することができる。組込プログラムおよび消去シーケンスはステートマシンおよび制御論理１０４によって制御され、これはいずれかのシーケンスの開始を管理するためにコマンドレジスタを用いる。消去およびプログラム動作はコマンドレジスタを介してのみアクセスされ、コマンドレジスタは装置の動作を管理する内部ステートマシンを制御する。コマンドはメモリ装置１００へのデータ入力を介してコマンドレジスタに書込まれる。
一実施例では、バンク０は１４のセクタ（セクタ０−セクタ１３）を含み、各セクタは６４Ｋバイトを有する。バンク１は２つのセクタ、セクタ１４およびセクタ１５を含み、これらはともに６４Ｋバイトを含む。さまざまな実施例がバンク０およびバンク１について、異なる数のセクタ、セクタごとに異なる数のバイトとを含め、他の好適な構成を含み得る。さらに、データはバイト、語または他の適切な量でアクセスされ得る。
図２はＸデコード１２０をより詳細に示す。デコード論理２０２の第１のレベルがアドレスａｄｄｒをその入力として受ける。この例では、Ｘデコード１２０は１３アドレスビットを受けることができ、一方、Ｙデコードは６アドレスビットを受けることができる。デコード論理２０２の第１のレベルはアドレスをデコードし、デコード信号の５個のセットを発生する：１６ビット  ｓｅｌ［１５：０］、８ビットｘｔ［７：０］、４ビットｚ２［３：０］、４ビットｚ１［３：０］および４ビットｚ０［３：０］である。信号ｓｅｌ［１５：０］は１６個のセクタのうち１個を選択するのに用いられる。たとえば、もしアドレスが第１のセクタ内の１バイトにアクセスする場合、ｓｅｌ［０］がアサートされ、ｓｅｌ［１５：１］はアサートされない。信号ｘｔ［７：０］、ｚ２［３：０］、ｚ１［３：０］およびｚ０［３：０］は選択されたセクタ内の特定のワード線を選択するのに用いられる。単に例示の目的でのみ、各セクタが６４Ｋバイトを記憶し、ワード線ごとに１２８バイトがあると仮定する。したがって、セクタごとに５１２のワード線がある。
デコード論理２０２の第１のレベルの出力はセクタレベルデコード論理に送られる。１６個のセクタがあるので、１６個のセクタレベルデコード論理回路がある。デコード論理２０４は第１のセクタのためのセクタレベルデコード論理を表わす。デコード論理２０６は第２のセクタのためのセクタレベルデコード論理を表わす。デコード論理２０８は１６番目のセクタのためのセクタレベルデコード論理を表わす。１６個のセクタレベルデコード論理回路は同様のものであって、１頁の図面には入らないので、第３から第１５のセクタのためのセクタレベルデコード論理回路を３個のドットで表わす。
セクタレベルデコード論理回路の各々は構造的には類似している。しかしながら、各々はわずかに異なる入力および出力を有する。各セクタレベルデコード論理回路はｘｔ［７：０］、ｚ２［３：０］、ｚ１［３：０］、ｚ０［３：０］、ｌｏａｄｘｗおよびｌｏａｄｘｒを受ける。さらに、各セクタレベルデコード論理回路はセクタ選択信号ｓｅｌ［１５：０］の適切な１個を受ける。第１のセクタのためのセクタレベルデコード論理回路２０４はｓｅｌ［０］を受け、第２のセクタのためのセクタレベルデコード論理回路２０６はｓｅｌ［１］を受け、第１６のセクタのためのセクタレベルデコード論理回路２０８はｓｅｌ［１５］を受ける。
セクタの各々が５１２のワード線を用いるので、各セクタレベルデコード論理回路は５１２のワード線を出力する。たとえば、第１のセクタのためのセクタレベルデコード論理回路２０４はワード線ｗｌ０［５１１：０］を出力し、第２のセクタのためのセクタレベルデコード論理回路２０６はワード線ｗｌ１［５１１：０］を出力し、…、第１６のセクタのためのセクタレベルデコード論理回路２０８はワード線ｗｌ１５［５１１：０］を出力する。
図３は第１のセクタのためのセクタレベルデコード論理回路２０４をより詳細に示す。セクタ選択信号ｓｅｌ［０］はトランジスタ２２０とＡＮＤゲート２３２の第１の入力とに接続される。トランジスタ２２０はまたインバータ２２２の入力とインバータ２２４の出力とに接続される。インバータ２２２の出力とインバータ２２４の入力とはＡＮＤゲート２２６の一方の入力に接続される。信号ｌｏａｄｘｒはＡＮＤゲート２２６の他方の入力に接続される。信号ｌｏａｄｘｗはトランジスタ２２０のゲートとＮＯＲゲート２２８の第１の入力に接続される。ＡＮＤゲート２２６の出力はＮＯＲゲート２２８の第２の入力に接続される。ＮＯＲゲート２２８の出力はインバータ２３０に送られる。インバータ２３０の出力はＡＮＤゲート２３２の第２の入力に接続される。ＡＮＤゲート２３２の出力は符号ｓｅｌｘで示される。信号ｓｅｌｘは、したがって、第１のセクタが選択され、ｌｏａｄｘｗまたはｌｏａｄｘｒのいずれかがアサートされたときにアサートされる。ステートマシンおよび制御論理１０４が先にアサートされたｌｏａｄｘｗにより適切なｓｅｌ線、たとえばｓｅｌ［０］でセクタを選択していたとすれば、ＡＮＤゲート２２６へのインバータ２２２からの入力はローであり、これはｌｏａｄｘｒがＡＮＤゲート２２６の出力を変化させることを妨げる。したがって、書込実行中に読出のために同じセクタにアクセスすることはできない。
セクタレベルデコード論理回路は６４個の第３レベルデコード論理回路を含む。第３レベルデコード論理回路の各々がｓｅｌｘを受ける。第３のレベルデコード論理回路はまたｚ２［３：０］の１ビット、ｚ１［３：０］の１ビットおよびｚ０［３：０］の１ビットを受ける。表１は、ｚ２［３：０］、ｚ１［３：０］およびｚ０［３：０］のどのビットが第３のレベルデコーダ回路（ｘｉｎ０、ｘｉｎ１、ｘｉｎ２、…、ｘｉｎ６２、ｘｉｎ６３）によって受取られるかを示す。
0003931249.tif 000002
0003931249.tif 000003
第３のレベルデコード論理回路の各々はＸｉｎ＃と符号付けされる出力を有し、第３のレベルデコード論理回路のうち第１の回路（２３４）はＸｉｎ０と符号付けされる出力を有し、第３のレベルデコード論理回路のうち第２の回路（２３−６）はＸｉｎ１と符号付けされる出力を有し、…、第３のレベルデコード論理回路のうち６４番目の回路（２３８）はＸｉｎ６３と符号付けされる出力を有する。信号ｚ２、ｚ１およびｚ０は第３のレベルデコード論理回路のうちの１つを選択するために用いられる。第３のレベルデコード論理回路の各々は８本のワード線に関連付けられ；したがって、ｚ２、ｚ１およびｚ０は８本のワード線からなる群を選択するために用いられる。
各ワード線に対し、ワード線選択回路が設けられる。第３のレベルデコード論理回路の各々は８本のワード線に関連付けられるため、第３のレベルデコード論理回路の出力（Ｘｉｎ＃）は８つのワード線選択回路に接続される。図３は、２４０…２４２と符号付けされる８つのワード線選択回路に接続される第３のレベルデコード論理回路２３４を示す。第３のレベルデコード論理回路２３６は２４４…２４６と符号付けされる８つのワード線選択回路に接続される。第３のデコード論理回路２３８は２４８…２５０と符号付けられる８つのワード線選択回路に接続される。各ワード線選択回路は構造上同じであるが、異なる入力を有し、異なるワード線に接続される。第３のレベルデコード論理回路２４にＸｉｎ０を介して接続される８つのワード線選択回路はすべてｓｅｌｘを受取るが、信号ｘｔ［７：０］によって微分され：第１のワード線選択回路２４０はｘｔ［０］を受取りワード線ｗｌ０［０］に接続され、第２のワード線選択回路はｘｔ［１］を受取りワード線ｗｌ０［１］に接続され、…、第８のワード線選択回路２４２はｘｔ［７］を受取りワード線ｗｌ０［７］に接続される。各ワード線に対する符号は以下のフォーマットｗｌ＃［％］を用い、＃はセクタを示し、％はそのセクタに対するワード線番号を示す。信号ｚ２、ｚ１およびｚ０は第３のレベルデコード論理回路を選択し、したがって、その選択を８本のワード線に絞る。信号ｘｔはその８の組から特定の１本のワード線を選択するために用いられる。
図４は第３のレベルデコード論理回路２３４の概略図である。信号ｚ０［０］はトランジスタ２７０のゲートに接続される。信号ｚ１［０］はトランジスタ２７２のゲートに接続される。信号ｚ２［０］はトランジスタ２７４のゲートに接続される。信号ｓｅｌｘはトランジスタ２７６のゲートに接続される。トランジスタ２７０は接地とトランジスタ２７２との間に接続される。トランジスタ２７４はトランジスタ２７６と２７２との間に接続される。トランジスタ２７６のドレインはＸｉｎ０と符号付けされる。
図５は概略的なワード線選択回路２４０である。信号ｘｉｎ０はトランジスタ２８８に接続される。トランジスタ２８８のゲートはｘｔ［０］に接続される。トランジスタ２８８は、さらに、トランジスタ２９０、トランジスタ２９２、トランジスタ２９４、トランジスタ２９６のゲート、およびトランジスタ２９８のゲートにも接続される。トランジスタ２９０はＶＣＣにも接続され、そのゲートはｓｅｌｘに接続される。トランジスタ２９８はワード線ｗｌ０［０］とＶＰＸｎとの間に接続される。トランジスタ２９６はＸＤＳｎとワード線ｗｌ０［０］との間に接続される。トランジスタ２９４および２９２のゲートはワード線ｗｌ０［０］に接続される。トランジスタ２９４はｓｅｌｘにも接続され、トランジスタ２９２はＶＰＸｎに接続される。信号ＶＰＸｎはワード線への切換可能な正の電源である。一実施例では、ＶＰＸｎは、プログラミングに対しては９ボルトであり、他の期間中はｖｃｃであり、消去に対しては０ボルトである。信号ＸＤＳｎは、消去中に負の９ボルトであるワード線への切換可能な負の電源である。
トランジスタ２９６のゲートでのノードがＬレベルであるために、トランジスタ２８８、２７０、２７２、２７４および２７６を用いるプルダウン経路はトランジスタ２９０よりも強力でなければならないことに注目されたい。これは、トランジスタ２９０がかなり弱くなければならないことを意味し、それが、そのワード線が非選択状態であるとき、たとえばトランジスタ２７０、２７２、２７４、２７６および２８８を通る経路がオフであるときにトランジスタ２９６のゲートに接続されるノードが他のいずれのトランジスタもそれに抗おうとすることなくＨレベルに引上げられ得るようトランジスタ２９４のソースがＳＥＬＸに結び付けられる理由である。
トランジスタ２９２、２９４、２９６および２９８は電気的ラッチのように作用し、これは、入力が接続されないときでさえも適当な電圧レベルにその出力を保持する電気的装置として定義される。この場合、トランジスタ２９２、２９４、２９６および２９８はワード線を適当な電圧（たとえば読取動作、消去動作またはプログラム動作に対する電圧）に保持する。動作中、メモリ装置のユーザがデータを読出すことを所望する場合、新たなアドレスがＥＸＴ＿ａｄｄｒに与えられる。アドレス遷移検出器１０２はその新たなアドレスを感知して、外部アドレスをデコーダに向けて信号ＡＤＤＲを介して送らせる。アドレス遷移検出器１０２によって新たなアドレスがあると判断されると、ｌｏａｄｘｒがアサートされる。Ｘデコーダ１２０はそのアドレスをデコードして適当なワード線を選択する。選択されたワード線は駆動されて適当な電圧レベルにラッチされる。新たなワード線はｌｏａｄｘｒまたはｌｏａｄｘｗの持続期間中のみ選択および非選択される。それらはラッチされ、それは、アドレス情報は次のｌｏａｄｘｒまたはｌｏａｄｘｗの発生まで保持（または記憶）されることを意味する。
図１に開示される実施例では、プログラミングおよび消去を含む書込プロセスは、ステートマシンおよび制御論理１０４の制御下における組込書込プロセスとして実行される。ステートマシンおよび制御論理１０４が新たなアドレスを発生しｌｏａｄｘｗ信号がアサートされると、そのアドレスはデコードされ、適当なワード線がラッチされる。選択されたワード線時がラッチされるため、システムは、読出シーケンスおよび書込シーケンスによってそれが事実上同時に用いられ得るよう、基本的にＸデコード用経路を時間多重化している。一実施例では、読出シーケンスは書込シーケンスに対して優先されしたがってｌｏａｄｘｒはｌｏａｄｘｗに割込み得る。これが生ずる場合、ステートマシンおよび制御論理１０４はｌｏａｄｘｒを感知して、ｌｏａｄｘｒが終了した後にｌｏａｄｘｗを再開する。次のｌｏａｄｘｒが発生される前にｌｏａｄｘｗが生ずる時間を確保するため、ｌｏａｄｘｒは読出アクセス時間の半分に対して一般に活性状態であるにすぎない。
Ｙデコーダは当業界において公知の技術と同様である。各Ｙデコーダは、アドレス指定されたセルがそのＹデコーダに関連付けられるバンク内にあるかどうかを判断する。そうである場合には、Ｙデコーダは適当なビット線を決定する。この発明のＸデコーダはさまざまなｙデコードスキームとともに用いられ得る。たとえば、ＸデコーダとＹデコーダとにおいて同じ技術を利用することはこの発明の範囲内である。つまり、たった１つのＹデコーダを用い、適当なビット線をラッチする。図１の実施例では、各々がそれ自身のｙデコーダを有する２つのバンクを含むが、その一方で、一方のバンクは書込に対して用いられており、他方のバンクは読出に対して用いられ得る。ｘデコーダの技術がｙデコーダにおいて好適に用いられしたがって１つのＹデコーダのみが存在する場合、読出および書込は同じメモリセルバンクにおいて実行され得る。
図６は、バンク０またはバンク１のいずれかにおいてバイトをプログラムするためにメモリ装置１００のユーザによって実行されるステップを示す。まず、ユーザは任意の必要な制御入力をアサートしなければならない（ステップ４０２）。つまり、ユーザは制御入力を用いてメモリ装置１００をプログラムモードにしなければならない。ユーザという語により、それはメモリへのアクセスを求めるプロセッサまたは他の構成要素を意味される。ユーザは次いで組込プログラムセットアップコマンドを入力し（ステップ４０４）、それに続いて、ユーザは組込プログラムコマンドを入力する（ステップ４０６）。代替的実施例では、ステップ４０２、４０４および４０６を１コマンドに組合せることが含まれる。この組込プログラムセットアップコマンドは、その装置を段階付けて、アドレス指定されたバイトの自動プログラミングを行なう。ステップ４０６の後、ステートマシンおよび制御論理１２２は組込プログラムシーケンスを実行する。組込プログラムシーケンスが実行されている最中の間、ユーザはステータスに対するメモリ装置１００のポーリングを行ない得る（ステップ４０８）。組込プログラムシーケンスが終った後、そのプログラム動作は完了する（ステップ４１０）。
図７は、ステートマシンおよび制御論理１０４によって制御される組込プログラムシーケンスのフローチャートである。ユーザがステップ４０４にてセットアップコマンドを書込むと、ステートマシンはステップ５０２にてセットアップコマンドを受取る。ユーザがステップ４０６にてセットアップコマンドを書込むと、ステートマシンはステップ５０４にてプログラムコマンドを受取る。この時点で、ユーザは入力１０２上のプログラムされるべきバイトのアドレスを書込む。次いで、メモリ装置１００は、ステートマシンおよび制御論理１０４の制御下にて、ステップ５０６においてプログラム前ベリファイを実行する。つまり、バイトをプログラミングする前に、装置は、そのバイトにあるビットが既にプログラムされているかどうかを判断する。必要なビットが既にプログラムされている場合には（ステップ５０８）、そのプログラミングステップの残りを実行する必要はなく、そのプログラミングは完了する（ステップ５１０）。
必要なビットのすべてがまだプログラミングされていない場合には、ステップ５１２にてパルスカウンタが初期化される。ステップ５１４で、プログラミングパルスが必要なビットに与えられ、それらビットがプログラミングされる。ステップ５１６にて、そのプログラミングされたバイトがベリファイされる。つまり、プログラミングが成功したかどうかを判断する。ステップ５１６にて、装置はそのバイトを対応のバンクから読出してそれをセンスアンプ１８６に送る。ステップ５１８にて、ステートマシンおよび制御論理１０４はそのプログラムが成功したか否かを判断する。プログラムが成功している場合には、プログラムシーケンスは完了する（ステップ５２０）。プログラミングが成功しなかった場合には、パルスカウンタが増分される（ステップ５２２）。このパルスカウンタはステートマシン論理の内部にある。パルスカウンタが増分された後、それが最大の許可される値にあるかどうかが判断される（ステップ５２４）。１つの例示的な最大の許可される値は２５０パルスである。最大値に到達している場合には、プログラムシーケンスは失敗しており、メモリ装置１００はハング状態になる（ステップ５２６）。パルスカウンタが最大値に達していない場合、プログラムステップ（ステップ５１４）はさらなるパルスとともに再び実行される。このフローは上に説明されたステップ５１６および５１８に続く。
プログラム動作中、ステートマシンは、そのアドレスを用いることにより、プログラミングされたバイトがどのセクタにあるかを判断する。そのバイトがどのセクタにあるかを知ることにより、ステートマシンはそのバイトがどのバンクにあるかを知る。ベリファイステップ中、ステートマシンおよび制御論理１０４が、マルチプレクサ１８２に適切なバンクからの出力を選択させることによって、そのデータがベリファイセンスアンプ１８６に送られる。ステートマシンおよび制御論理１０４は、さらに、正しい制御信号をマルチプレクサ１４０、１４８、１５０および１５４に送る。プログラミングされている最中のバイトがバンク０にある場合には、ユーザはバンク０を読出すことはできない。ユーザは、プログラミングシーケンスが完了するまで、データポーリングを継続して行ない得る（ステップ４０８）。その時点で、ユーザは次いでバンク０から読出を行ない得る。しかしながら、プログラムシーケンスがバンク０に対して実行されている最中、ユーザはバンク１から読出を行ない得る。同様に、或るバイトがバンク１にてプログラミングされている間、ユーザはバンク０から読出を行ない得る。
図８は、メモリ装置１００のセクタを消去するためユーザにより実行されるステップを示す。第１のステップ６０２は適当な制御入力を与える。次いでユーザは組込消去セットアップコマンドを送り（ステップ６０４）、それに続いて組込消去コマンドを送らなければならない（ステップ６０６）。１つの代替例では、ステップ６０２、６０４および６０６は１つのステップに組合せられ得る。ステップ６０６の後、組込消去シーケンスはステートマシンおよび制御論理１２２の制御下にて開始する。組込消去シーケンスが進んでいる間、ユーザはステータスに対してのポーリングを行ない得る（ステップ６０８）。一実施例では、データビットのうちの１つはステータスビットとして指定される。このステータスビットは、消去動作が完了するまでは論理０である。消去動作の完了で、そのステータスビット上のデータは、規定された時間期間に対して論理１になる。組込消去シーケンスが終了した後、消去が完了する（ステップ６１０）。
図９Ａおよび図９Ｂはステートマシンおよび制御論理１０４により制御される組込消去シーケンスのフローを示す。ユーザが図６のステップ６０４にて組込消去セットアップコマンドを書込むと、ステートマシンがそのセットアップコマンドをステップ７１２にて受取る。ユーザがステップ６０６にて組込消去コマンドを書込むと、ステートマシンはステップ７１４にてその消去コマンドを受取る。この時点で、ユーザは、次いで、アドレス入力ＥＸＴ＿ａｄｄｒ上の消去されるべきセクタのアドレスを書込む。一実施例では、メモリ装置１００はユーザが１回に２つ以上のセクタを消去することを可能にする。その消去においては、ユーザは２つ以上のアドレスを書込まなければならない。
メモリ装置１００が任意のセクタを消去する前に、そのセクタのすべてのビットをプログラミングしなければならない。ステップ７１６〜７３４は消去前にすべてのバイトをプログラミングするプロセスの一部である。ステップ７１６では、ステートマシンおよび制御論理１０４によって、アドレス指定されたセクタにある最初のバイトがプログラムされたかどうかがベリファイされる。つまり、最初のバイトのアドレスが、ステートマシンおよび制御論理１０４内のアドレスシーケンサを介して、デコーダに送られる。アドレス指定されたデータはベリファイセンスアンプ１８６に送られる。ステップ７１８にて、ステートマシンおよび制御論理１０４により、そのバイトが完全にプログラミングされているかどうか（たとえばそのバイト内のデータが００Ｈであるか）が判断される。そのバイトに対するデータが完全にプログラミングされている場合、装置は、そのバイトがそのセクタにおける最後のアドレスであったかどうかを判断する（ステップ７２０）。そうである場合には、そのセクタは完全にプログラミングされており、装置は消去を開始する準備ができる。矢印７２１は図７Ａのフローチャートを図７Ｂのフローチャートにつなぐ。したがって、最後のアドレスがステップ７２０にて到達されると、そのフローは矢印７２１をたどって図７Ｂに示されるステップに移動する。最後のアドレスに達しなかった場合には、アドレスシーケンサを増分して（７２２）、ステップ７１６および７１８を繰返す。
ステップ７１８においてバイトがプログラミングされていないことがステートマシンおよび制御論理１０４によって判断された場合には、そのバイトは後続のステップにてプログラミングされる。ステップ７２４においてパルスカウンタがセットされる。ステップ７２６にてそのバイトがプログラミングされ、ステップ７２８にてステートマシンおよび制御論理１０４はそのバイトが適切にプログラミングされたかどうかをベリファイしようと試みる。そのバイトが適切にプログラミングされている場合には（ステップ７３０）、装置はステップ７２０にループして、そのバイトがそのセクタの最後のバイトであるかどうかを判断する。そのバイトが適切にプログラミングされなかった場合には（ステップ７３０）、パルスカウンタを増分する（ステップ７３２）。パルスカウンタがその最大値にある場合には（ステップ７３４）、メモリ装置１００はハング状態になる。パルスカウンタがその最大値にない場合には、シーケンスはステップ７２６にループして戻り、そのバイトをプログラミングする試みがもう一度なされる。アドレス指定されたセクタのすべてのバイトがプログラミングされた後、そのセクタは消去される。
ステップ７４０（図７Ｂ）において、アドレスシーケンサは初期化されてそのセクタの最初のアドレスに戻り、パルスカウンタはリセットされる。ステップ７４２にて、そのアドレス指定されたセクタは、フラッシュメモリに対し当業界にて公知のありふれた方法で大量消去される。ステップ７４４にて、装置は、そのセクタの最初のバイトが過消去されたかどうかを判断する。そうでない場合には、ステップ７４６にて、装置は、過消去に対し考慮されているそのバイトがそのセクタにおける最後のバイトであるかどうかを判断する。それがそのセクタにおける最後のバイトでない場合には、アドレスシーケンサ１１０は増分されて、次のバイトが過消去に対しチェックされる。過消去されていると判断されるバイトがある場合には、ステップ７７０にて訂正を行なってその過消去に対し補償を行なう。これらの訂正は、過消去されたフラッシュメモリセルに対処するための当業界にて公知の数多くの標準的な技術のうちの１つであり得る。ステップ７７０の前に、パルスカウンタがリセットされる。ステップ７７２にて、システムは、その過消去されたセルが適切に直されたかどうかをベリファイする。漏洩電流が全くない場合には（ステップ７７４）、シーケンスはステップ７４６にループして戻り、これがそのセクタにおける最後のバイトであるかどうかを判断する。さらに、パルスカウンタは、それがステップ７７０の前に有していた値にセットし戻される。それでもさらに漏洩電流がある場合には、パルスカウンタはステップ７７６にて増分される。ステップ７７８にて、システムは、パルスカウンタがその最大値にあるかどうかを判断する。そうである場合には、システムはハング状態になる（ステップ７８０）。パルスカウンタがその最大値にない場合には、システムは過消去訂正を再び行なうためにステップ７７０にループして戻る。
すべてのバイトが過消去されていないことが判断された後、システムはバイトごとの消去ベリファイを実行する。特定のバイトがＦＦＨである場合には、その特定のバイトに対する消去は成功したことになる（ステップ７５０）。そのバイトが成功裏に消去されたことが判断された後、ステートマシンは、そのちょうど考慮されたバイトがそのセクタにおける最後のバイトであるかどうかを判断する（ステップ７５４）。それが最後のバイトである場合には、消去は完了する（ステップ７５６）。それが最後のバイトでない場合には、アドレスシーケンサを増分して（ステップ７５８）、シーケンスは次のバイトをベリファイするためにステップ７５０にループして戻る。ステップ７５２にてデータがＦＦＨでない（たとえば消去が成功しなかった）と判断される場合には、パルスカウンタはステップ７６０にて増分される。パルスカウンタがその最大値に増分された場合には（ステップ７６２）、システムはハング状態になる（ステップ７６４）。パルスカウンタがその最大値に増分されなかった場合、システムはステップ７４２にループして戻る。
上述の組込消去シーケンスはセクタの消去を説明しているが、代替例では複数のセクタまたは複数のセクタの或るバンク全体の消去が含まれる。各代替例では、図８、９Ａおよび９Ｂの方法が適当に変更されるだろう。たとえば、消去前ベリフィケーションを各セクタに対して実行することが必要となり、大量消去が各セクタのベリファイを含むだろう。
図１０は、この発明の利点を示すタイミング図である。たとえば、ユーザがセクタ１に対して消去シーケンスを実行していると仮定する。上述したように、消去シーケンスは消去されている最中のセクタにある各アドレスを前プログラミングしベリファイすることを含む。図１０は、メモリセルの書込アクセスを表現する時間ｔｗ０、ｔｗ１、ｔｗ２、ｔｗ３、ｔｗ４、…を示す。つまり、ｔｗ０は、書込に対し選択されるセクタにある第１のメモリセルへの第１の書込アクセスを示し、ｔｗ１はその書込に対し選択されるセクタにある第２のメモリセルへの第２のアクセスを表現する。時間ｔｗ０にてｌｏａｄｘｗが第１の書込に対してアサートされ（パルスａ）、時間ｔｗ１にてｌｏａｄｘＷが第２の試みられる書込に対してアサートされる（パルスｂ）。これらのアクセスはプログラミング前アクセスであってもよくまたはベリフィケーションアクセスであってもよい。重要なことは、各アクセスが、ステートマシンおよび制御論理１０４による書込アドレスの発生および適切なワード線のラッチを伴うということである。
書込シーケンス中、ユーザは書込動作を要求し得る。時間ｔｒ０は第１の読出動作を表わす。時間ｔｒ０で、読出アドレスはＥＸＴ＿ａｄｄｒにて表わされる。いくらかの遅延の後（図には示されない）、アドレス遷移検出器１０２はｌｏａｄｘｒをアサートする（パルスｆ）。Ｘデコード１２０および適当なＹデコードを用いて適当なメモリセルにアクセスする。適当なワード線がラッチされ、読出動作の残りが実行される。上で論じたように、ｌｏａｄｘｒがアサートされる場合、ｌｏａｄｘｗはアサートされ得ない。ｌｏａｄｘｒがパルスｆにてアサートされる場合、ｌｏａｄｘｗは既にアサートされている。したがって、ｌｏａｄｘｗは割込みされる。このことは、なぜパルスｂがパルスａよりも短い持続期間を有するかを説明する。ｌｏａｄｘｒは読出アクセス時間の半分に対してのみアサートされるにすぎないので、書込アクセスは、時間ｔｒ０にて開始された第１の読出アクセスを（それより多くではないとしても）少なくとも半分は終えたｔｗ２にて開始するかまたは再開され得る。時間ｔｗ２にて、ステートマシンおよび制御論理１０４は新たなアドレスをデコーダに与えｌｏａｄｘｗをアサートする（パルスｃ）。ステートマシンからのアドレスＳＭ＿ａｄｄｒがデコードされ、適当なワード線がラッチされる。したがって、時間多重化によって、２つのワード線が１つの読出アクセス時間中にラッチされしたがって２つのメモリセルが、１つが読出に対しかつ１つが書込に対し、同時にアクセスされ得る。ｔｗ２における書込アクセスに対する適当なワード線のラッチの後、ユーザは次いで時間ｔｒ１にて別の読出アクセスを要求し得る。再び新たなアドレスがＥＸＴ＿ａｄｄｒで与えられ、ｌｏａｄｘｒがアサートされ（パルスｇ）、そのアドレスがデコードされ適切なワード線がラッチされる。このプロセスが継続して行なわれて、同時読出および書込動作を可能にする。
図１１は、同時読出および書込動作を可能にする第２の実施例の不揮発性メモリ装置８００を示す。この不揮発性メモリ装置８００は、デュアルポート構造を含むセクタに再分割されるメモリアレイ８２２を含む。一実施例では、このメモリ装置８００はフラッシュメモリであり、書込動作はフラッシュメモリセルのプログラミング動作および消去動作を含む。
アドレス入力ＥＸＴ＿ａｄｄｒはトランジスタ８０６およびアドレス遷移検出器８０２に送られる。トランジスタ８０６はインバータ８０８の入力およびトランジスタ８１０に接続される。トランジスタ８０６のゲートはインバータ８１２の出力に接続される。インバータ８０８の出力はインバータ８１４および８１６の入力に接続される。インバータ８１６の出力はインバータ８０８の入力に接続される。インバータ８１４の出力はＸデコード８２０、Ｙデコード８２４およびＹデコード８２８に接続される。アドレスＥＸＴ＿ａｄｄｒは複数ビットを含むことに注目されたく；したがって、回路は各ビットに対して１組の構成要素を含み、インバータ８１４の出力はデコーダに適切に経路付けられる複数ビットを含む。
アドレス遷移検出器８０２は外部アドレスＥＸＴ＿ａｄｄｒを受取り、その外部アドレスＥＸＴ＿ａｄｄｒが変化するとその出力をアサートする。アドレス遷移検出器８０２の出力（ｌｏａｄｘｒと符号付けされる）はインバータ８３０、Ｘデコーダ８２０、ならびにステートマシンおよび制御論理８４４に接続される。インバータ８３０の出力はＡＮＤゲート８３２に接続される。ＡＮＤゲート８３２の第２の入力は、ステートマシンおよび制御論理８４４によって発生される信号ｓｍ＿ａｔｄである。ステートマシンおよび制御論理８４４はステートマシンおよび制御論理１０４と同様である。ＡＮＤゲート８３２の出力（ｌｏａｄｘｗと符号付けされる）はＸデコード８２０およびトランジスタ８１０のゲートに通信される。ステートマシンおよび制御論理８４４は書込動作に対するアドレスを発生するためにアドレスシーケンサを含む。ステートマシンおよび制御論理８４４によって発生されたアドレスが変化すると、信号ｓｍ＿ａｔｄがステートマシンおよび制御論理８４４によってアサートされる。ステートマシンおよび制御論理８４４によって発生されたアドレスＳＭ＿ａｄｄｒはトランジスタ８１０に送られる。Ｘデコーダ８２０がアドレスｌｏａｄｘｒおよびｌｏａｄｘｗを受取ることにより、正しいワード線がデコードされラッチされる。Ｘデコーダ８２０は図１のＸデコード１２０と同様である。Ｙデコード８２４はそのアドレスを受取りコラム選択８２６を用いて書込動作に対する適切なビット線を選択しそれにアクセスする。Ｙデコード８２８はアドレスを受取りコラム選択８３０を用いて読出動作に対する適切なビット線にアクセスする。書込動作中、セルアレイ８２２からのデータがコラム選択８２６を介してベリファイセンスアンプ８４２に送られる。読出動作中は、セルアレイ８２２から読出されたデータがコラム選択８３０を介して読出センスアンプに送られる。読出センスアンプ８３４の出力はマルチプレクサ８３６に送られる。マルチプレクサ８３６の出力はドライバ８３８に送られて装置８００から出力される。ベリファイセンスアンプ８４２からのデータがステートマシンおよび制御論理に送られることによって、適切なデータがべリファイされ、およびおそらくはステータスデータがメモリ装置のユーザにドライバ８３８を介して送られる。マルチプレクサ８３６上の第２の入力はステートマシンおよび制御論理８４４からのものである。データはステートマシンおよび制御論理８４４にデータ線およびバッファ８４６を介して送り込まれる。
図１１の装置は、いくつかの例外を除き図１の装置と同様である。最も顕著なことはメモリセルが２つのバンクに分割されていないことである。その代わりに、１組のメモリセルがセクタに分割され、読出および書込のために別々のｙデコード経路が設けられている。書込ｙデコード経路があるセクタにアクセスしている間に、読出デコード経路が異なるセクタにアクセスできる。このようにして、読出動作を１つのセクタで実行している間に書込動作を別のセクタで行なうことができる。
図１１は、不揮発性メモリを動作するために必要な電圧源すべてを示してはいない。こうした電圧源は当該技術では既知であり、これを図１１に加えると図面が混乱するだけであろう。しかしながらある実施例では、図１１のメモリ装置が、図１に関して述べた電圧源と同様の電圧源を適切なものとして利用することができる。
図１２は、図１１の装置のある実施例のためのメモリセル９００のセクタの一例を示す。セクタ９００のアーキテクチャによりデュアルポート構造が得られる。セクタ９００は、ある実施例ではフラッシュメモリセルとして実現されるメモリセルＣ０−Ｃ１１のアレイを含む。メモリセルＣ０−Ｃ１１は各々、セクタ９００内の共通のＶＳＳライン９０２に結合される。セクタ９００の選択回路は、書込ビット線９１０−９１２および読出ビット線９２０−２２を、特定の読出およびプログラム／消去動作の必要性に応じて選択的にメモリセルＣ０−Ｃ１１に結合する１組のトランジスタＱ０−Ｑ１１およびＱ２０−Ｑ３１を含む。トランジスタＱ０−Ｑ１１およびトランジスタＱ２０−Ｑ３１は、読出セクタ選択信号９７０および書込セクタ選択信号９８０によってそれぞれ制御されるパスゲートとして機能する。
メモリセルＣ０−Ｃ１１は、１組の接続線９５０−６１にそれぞれ個別に結合される。読出セクタ選択信号９７０の制御によって、トランジスタＱ０−Ｑ３は選択的に読出ビット線９２０をメモリセルＣ０−Ｃ３に結合する。読出セクタ選択信号９７０の制御によって、トランジスタＱ４−Ｑ７は選択的に読出ビット線９２１をメモリセルＣ４−Ｃ７に結合する。同様に、読出セクタ選択信号９７０の制御によってトランジスタＱ８−Ｑ１１は選択的に読出ビット線９２２をメモリセルＣ８−Ｃ１１に結合する。
たとえば、読出動作中においては、読出セクタ選択信号９７１を活性化することによってメモリセルＣ０、Ｃ４およびＣ８をそれぞれ読出ビット線９２０、９２１および９２２に結合する。同様に、読出動作中において読出セクタ信号９７２を活性化することによってメモリセルＣ１、Ｃ５およびＣ９を読出ビット線９２０、９２１および９２２にそれぞれ結合する。
トランジスタＱ２０−Ｑ２３は、書込セクタ選択信号９８０の制御によって選択的に書込ビット線９１０をメモリセルＣ０−Ｃ３に結合する。トランジスタＱ２４−Ｑ２７は、書込セクタ選択信号９８０の制御によって選択的に書込ビット線９１１をメモリセルＣ４−Ｃ７に結合する。同様に、トランジスタＱ２８−Ｑ３１は、書込セクタ選択信号９８０の制御によって選択的に書込ビット線９１２をフラッシュメモリセルＣ８−Ｃ１１に結合する。
たとえば、プログラムまたは消去動作中においては、書込セクタ選択信号９８１を活性化してメモリセルＣ３、Ｃ７およびＣ１１をそれぞれ書込ビット線９１０、９１１および９１２に結合する。同様に、プログラムまたは消去動作中において書込セクタ選択信号９８２を活性化してメモリセルＣ２、Ｃ６およびＣ１０を書込ビット線９１０、９１１および９１２にそれぞれ結合する。
不揮発性メモリ装置８００の他の実施例においては、アレイセクタのサブセットのみが、読出およびプログラム／消去動作を同時にできるようにする選択回路を含む。このようにして同時の読出およびプログラム／消去を限定することにより、不揮発性メモリ装置に対するランダムアクセスには小さな面積しか必要としないシステムのための読出ビット線および書込ビット線選択回路のコストおよびダイスペースは減じられる。
なお、図１および１１に示したメモリ装置は１つのワード（またはワード線）デコード経路しか有していない。すなわち、ｘデコードのための１つのアドレス線、１つのｘデコーダおよび１組のワード線があるのみである。ｘデコード経路が１つしかないので、メモリ装置のスペースが少なくてすむ。上記のｘデコード経路に関して述べた技術を、多くの異なるメモリアーキテクチャおよびｙデコード設計とともに用いることができる。図１および１１は本発明の技術を利用できる多くの異なる設計のうち２つを示したのみである。代替的な実施例ではビット線がラッチされるようにｙデコード経路について本明細書で述べた技術を利用することもできる。したがって、ある代替例はビット線およびワード線に対してラッチを用いることを含み、第２の代替例ではビット線に対してラッチを用い、ワード線に対してはラッチを用いないことを含む。
今までの本発明についての詳細な説明は例示のために挙げたものである。これは本発明を包括的にしたり開示された特定の形式の限定することを意図したものではなく、明らかに上記の教示によって多くの変形例や修正例が可能である。ここで説明した実施例は、本発明の原理を最もうまく説明するために選択されたものであり、実際に応用すれば、当業者が意図する特定の用途に適したように本発明を種々の実施例において種々の変形を伴い利用することができる。本発明の範囲は添付した請求の範囲によって規定されることを意図している。
【図１】
0003931249.tif 000004
【図２】
0003931249.tif 000005
【図３】
0003931249.tif 000006
【図４】
0003931249.tif 000007
【図５】
0003931249.tif 000008
【図６】
0003931249.tif 000009
【図８】
0003931249.tif 000010
【図１０】
0003931249.tif 000011
【図７】
0003931249.tif 000012
【図９Ａ】
0003931249.tif 000013
【図９Ｂ】
0003931249.tif 000014
【図１１】
0003931249.tif 000015
【図１２】
0003931249.tif 000016