(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、このエッチング処理された浮遊ゲートを覆って容量性絶縁膜を形成し、さらにそれを覆って制御ゲートとなる導電層を形成することを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項２】
ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、第２導電層の側壁と第１導電層の側壁上の酸化膜とを覆って第２導電層に接触する導電性スペーサを形成し、その後、前記第２導電層と前記導電性スペーサとを覆って容量性絶縁膜を形成し、それを覆って制御ゲートとなる導電層を形成することを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項３】
不揮発性半導体メモリ装置の製造方法において、
ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
前記保護膜を除去する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする浮遊ゲートを備えている不揮発性半導体メモリ装置の製造方法。
【請求項４】
不揮発性半導体メモリ装置の製造方法において、
ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記第２導電層の側壁と前記第１導電層の側壁上の酸化膜とを覆って前記第２導電層に接触する導電性スペーサを形成する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする浮遊ゲートを備えている不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、不揮発性半導体メモリ装置の製造方法に関し、特に、浮遊ゲート（フローティングゲート）を備えているメモリ素子の微細化に好適であり、ゲート・カップリング比が大きく、カップリング比の制御、および、スケーリングの容易な不揮発性半導体メモリ装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体メモリ装置について説明する。
図５は、不揮発性半導体メモリ装置の概要を示すブロック図であり、４０はフローティングゲート（以下、浮遊ゲートと称する）を備える不揮発性半導体メモリ素子Ｍ11〜Ｍ24からなるメモリセルアレーである。４６はワード線アドレス信号４１が入力される列デコーダであり、読み出し／書き込み制御回路４３からの制御信号に基づいて、読み出し／書き込みの切り換えがなされ、列デコーダ４６から引き出されているワード線（列線）４４1 ，４４2 と、行デコーダ４８から引き出される行線４５1 〜４５5 （仮想接地線，ソース線、ドレイン線）をとうして所定の電圧がドレインとソース及び制御ゲートに印加され、書き込み時は浮遊ゲートに電子がチャージされ、読み出し時はメモリセルからの得られる出力をセンスアンプで増幅して出力４７を導出している。
【０００３】
このようなメモリセルアレー４０は、不揮発性半導体メモリ素子Ｍ11〜Ｍ24が隣接して形成され、ソース・ドレイン拡散層を共通として規則正しく配列されている。メモリセルの集積度を高めようとすると、各素子のチャネル領域は極めて微細なものとなり、フォトリソグラフィ工程による露光精度やマスク合わせの誤差に依存する製造限界でゲート幅及びゲート長が設定されている。
このような不揮発性半導体メモリ素子は、ゲート・カップリング比（以下、カップリング比と称する）が大きい程、ホットエレクトロンの浮遊ゲートへの注入効率が高められ、低電源電圧（約３．３Ｖ以下）の場合、昇圧回路を用いるが、カップリング比が大きければ、昇圧回路を小さくできる。又、スタンバイ時のリーク電流やチップ面積を小さくできる。このような観点から不揮発性半導体メモリ装置では、カップリング比を大きく設定するように工夫がなされている。
【０００４】
浮遊ゲート電圧ＶFGについて、図６を参照して説明すると、次式のように表される。
ＶFG＝（Ｃ2 ＶC ＋Ｃ3 ＶD ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）……（１）
（但し、Ｃ1 は半導体基板と浮遊ゲート間容量，Ｃ2 は浮遊ゲートと制御ゲート間容量，Ｃ3 は浮遊ゲートとドレイン領域間容量，ＶC は制御ゲート電極に印加される電圧，ＶD はドレイン電極に印加される電圧）
即ち、浮遊ゲート電圧ＶFGは、容量Ｃ1 ，Ｃ2 ，Ｃ3 の合成容量と容量Ｃ2 及び容量Ｃ3 の比に依存している。
上記の（１）式から明らかなように、浮遊ゲートと制御ゲート間容量Ｃ2 と浮遊ゲートとドレイン領域間容量Ｃ3 が大きい程、浮遊ゲート電圧ＶFGの値は大きく設定することができることを示しており、従来例の代表的な不揮発性半導体メモリ装置を以下に説明する。
【０００５】
図７は米国特許第４，８３３，５１４号に開示されたものであり、図８は特開平４−２１５４８１号公報に開示されたものである。
図７の不揮発性半導体メモリ装置は、ソース・ドレイン領域２が形成された半導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲートとなるポリシリコン層４が形成されている。ポリシリコン層４の周囲とソース・ドレイン領域２の表面が酸化膜８で覆われた後、シリコン酸化膜を堆積してエッチバックし、ポリシリコン層４と平坦な面を有する絶縁領域９を形成する。その後、ポリシリコン層４に接する導電性のポリシリコン・キャツプ５が形成され、ソース・ドレイン領域２を覆う絶縁領域９上に延在している。更に、ポリシリコン・キャツプ５を覆うように容量性絶縁膜６が設けられ、その上にワード線７が形成されている。
【０００６】
この不揮発性半導体メモリ装置では、浮遊ゲートが二層のポリシリコン層からなり、第１層のポリシリコン層４に接するポリシリコン・キャツプ５が形成されたものである。ポリシリコン・キャツプ５は、ソース・ドレイン領域２を覆う絶縁領域９上まで延在させることによって、ワード線（制御ゲート）７と浮遊ゲート４との対向する表面積を拡大するようにして、制御ゲートと浮遊ゲート間容量Ｃ2 を大きく設定して、カップリング比を大きく設定している。又、隣接するポリシリコン・キャツプ５が接触しないように充分な距離を設ける必要がある。
【０００７】
図８の不揮発性半導体メモリ装置は、ソース領域２ｓとドレイン領域２ｄが形成された半導体基板１のチャネル領域を覆うゲート絶縁膜３上に浮遊ゲートとなるアスペクト比の高いポリシリコン層８が形成されており、その周囲が容量性絶縁膜９で覆われて、制御ゲート（ワード線）となるポリシリコン層１０が被着されている。
この不揮発性半導体メモリ装置では、半導体基板１にゲート絶縁膜３が被着され、チャネル領域を可能な限り、半導体基板１と浮遊ゲート８間容量Ｃ1 を小さな値とするとともに、浮遊ゲート８のアスペクト比を大きくして、制御ゲート１０と浮遊ゲート８が容量性絶縁膜９を介して向かい合う面積を増大させて制御ゲートと浮遊ゲート間容量Ｃ2 を大きく設定することによって、カップリング比を増大させるように設定している。
この従来例では浮遊ゲート８のアスペクト比を大きくすることにより浮遊ゲート８の側面も容量Ｃ2 に寄与するように工夫されている。
【０００８】
【発明が解決しようとする課題】
前者の不揮発性半導体メモリ装置では、浮遊ゲート４を二層のポリシリコン層で形成して、カップリング比を高めているが、上層のポリシリコン・キャップ５を形成するフォト・エッチング工程が増える欠点があり、このフォト・エッチング工程による誤差を考慮してパターンを形成する必要があり、その分、素子面積が増大する欠点がある。而も、ポリシリコン・キャップ５を形成する為のフォト・エッチング工程におけるミス・アライメントの為に、ポリシリコン・キャップ５と制御ゲート７とによる容量が不揃いとなり、ソース・カップリング比、ドレイン・カップリング比がチップ毎にばらつと欠点がある。
即ち、同じ書き込み／消去操作を行ったとしても、各メモリセルの閾値にばらつきが発生するおそれがあり、又、一括消去をした場合に各メモリセルの閾値にばらつきが発生する欠点がある。
更に、このような二層の浮遊ゲートを有する不揮発性半導体メモリ装置の場合は、その上層のポリシリコン・キャップ５を形成する為に、フォトリソグラフィ工程が介在しており、このフォトリソグラフィ工程では±δのずれが発生するので、そのずれ±δを考慮してメモリセルのパターンを設定しなければならない。即ち、隣接するポリシリコン・キャップ５が接触しなように、メモリセルのサイズを大きく設定する必要があり、チップサイズが大きくなる欠点がある。
【０００９】
又、後者の場合は、セルフアライメント法でチャネル長が決定されるので、浮遊ゲートがゲート絶縁膜を介して接する半導体基板１の面積を小さくすることができる。従って、カップリング比が稼げる利点があるが、ソース領域２ｓとドレイン領域２ｄの上には、トンネル酸化膜９と容量性絶縁膜９（ＯＮＯ膜等）が形成されているのみであり、ワード線１０をマスクとしてポリシリコン層８を切り出して浮遊ゲート８を形成するエッチング工程で、トンネル酸化膜３と容量性絶縁膜９とでソース領域２ｓとドレイン領域２ｄを保護するのは充分ではない。
即ち、エッチング工程でソース領域とドレイン領域がエッチングされて抵抗の増加や導通不良が発生する要因になり易い欠点がある。
【００１０】
このような問題点を解消する為の方法とし、ＣＶＤ膜（酸化膜）を用いてソース・ドレイン領域２ｓ，２ｄを保護することが考えられているが、ＣＶＤ膜はポリシリコン層８を覆うように形成した場合、ＣＶＤ膜をエッチバックして除去しなければならなく、製造工程が煩雑となる欠点がある。更に、制御ゲート１０が容量性絶縁膜９と接触する面積、即ち、制御ゲート・浮遊ゲート間容量Ｃ2 を小さな値にする欠点があり好ましくない。
更に、ドライエッチングだけでは、浮遊ゲートの側壁に付着したＣＶＤ膜を除去することは困難であり、ウエット・エッチッグを付加しなけれはならず、製造工程が極めて複雑になる欠点がある。
【００１１】
又、非常に厚い浮遊ゲートを用いているので、少しでも浮遊ゲートの断面形状が台形となった場合、即ち、半導体基板側が広く、上方が狭い形状となると、その側壁に付着した容量性絶縁膜９（ＯＮＯ膜等）がエッチングマスクとなり、本来除去されるべき領域に浮遊ゲート残渣が残る欠点がある。
又、長時間の浮遊ゲートのエッチングが必要な為に、高選択比で低損傷なエッチングを行わなければならないことから、アスペクト比の大きいメモリセルの場合は、層間膜で段差を埋める必要があり、製造工程が極めて複雑になる欠点がある。
【００１２】
本発明は、上述の問題点を解決するためになされたものであり、不揮発性半導体メモリ装置の微細化に適しており、スケーリングが容易であって、ゲート・カップリング比を大きくすることのできる不揮発性半導体メモリ装置の製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたものである。本発明の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、このエッチング処理された浮遊ゲートを覆って容量性絶縁膜を形成し、さらにそれを覆って制御ゲートとなる導電層を形成することを特徴とする。
【００１５】
本発明の第２の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層を被覆し、この第１導電層上に第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層を被覆することによって２層構造の導電層を形成し、それをパターニングして同じゲート長方向の長さを有する２層構造の導電層の浮遊ゲートを形成し、不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁を酸化して前記第１導電層の側壁に前記第２導電層の側壁の酸化膜よりも厚い酸化膜を形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成し、その後、エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理し、その後、第２導電層の側壁と第１導電層の側壁上の酸化膜とを覆って第２導電層に接触する導電性スペーサを形成し、その後、前記第２導電層と前記導電性スペーサとを覆って容量性絶縁膜を形成し、それを覆って制御ゲートとなる導電層を形成することを特徴とする。
【００１７】
本発明の第３の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
前記保護膜を除去する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする。
【００１８】
本発明の第４の不揮発性半導体メモリ装置の製造方法は、ゲート絶縁膜上に第１導電層と、その第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層と、保護膜とを順次堆積して積層領域を形成する工程と、
前記積層領域をパターニングして、それによって除去された領域に不純物を導入して拡散させてソース・ドレイン領域を形成する工程と、
不純物濃度の高いほど酸化速度が高くなる増速酸化処理を使用して前記第１導電層および前記第２導電層の側壁および前記ソース・ドレイン領域を酸化して絶縁領域を形成し、その絶縁領域の前記第１導電層の側壁に形成される酸化膜を前記第２導電層の側壁に形成される酸化膜よりも厚く形成して第１導電層のゲート長が第２導電層のゲート長よりも短く形成された浮遊ゲートを形成する工程と、
エッチングにより前記第２導電層の側壁の酸化膜を除去し、前記第１導電層の側壁の厚い酸化膜とソース・ドレイン領域上に形成された酸化膜の一部がエッチングで除去されずに残るようにエッチング処理する工程と、
前記第２導電層の側壁と前記第１導電層の側壁上の酸化膜とを覆って前記第２導電層に接触する導電性スペーサを形成する工程と、
前記パターニングされ、第１導電層の側壁に酸化膜を有する積層領域を覆って絶縁膜を形成する工程と、
前記積層領域上に前記絶縁膜を介して配置された第３導電層を形成する工程とを有することを特徴とする。
【００１９】
本発明により製造される不揮発性半導体メモリ装置は、浮遊ゲートが第１導電層と、その上に設けられた第１導電層の不純物濃度に比較して低い不純物濃度を有する第２導電層とによって構成され、増速酸化処理を使用してゲート絶縁膜に接している第１導電層の側壁に第２導電層の側壁よりも厚い酸化膜を形成することによって第１導電層のゲート長が第２導電層のゲート長よりも短く形成することが可能になり、フォトリソグラフ工程の限界精度で制限されるゲート長で浮遊ゲートを形成した場合にも、実際に浮遊ゲートとして作用するゲート絶縁膜に接している第１導電層のゲート長を厚い酸化膜によってそれよりも狭めることが可能になり、短いゲート長の半導体メモリ装置が得られ、半導体基板と浮遊ゲートとの間の容量Ｃ1 を小さい値に設定することができる。
【００２０】
さらに、第２導電層の側壁の酸化膜を除去し、第２導電層の側壁と第１導電層側壁上の酸化膜とを覆って第２導電層に接触する導電性スペーサを形成することによって浮遊ゲートと制御ゲートとの間の容量Ｃ2 を大きく設定することができる。
【００２１】
第１導電層と第２導電層は共にポリシリコン層から形成することができ、その導電度を高めるための不純物濃度を第１導電層の不純物濃度が第２導電層の不純物濃度よりも高濃度になるように選定することによって第１導電層の側壁に第２導電層の側壁よりも厚い酸化膜を形成することが可能になる。しかしながら、第２導電層にポリシリコン以外の導電層を使用することも可能である。
【００２３】
【実施例】
以下、本発明の不揮発性半導体メモリ装置及びその製造方法の実施例について図を参照して説明する。
（実施例１）
図１は、本発明の一実施例を説明するものであり、一メモリ素子が示され、（ａ）はその平面図であり、そのＸ−Ｘ線及びＹ−Ｙ線に沿った断面図が夫々（ｂ），（ｃ）に示されている。
図１（ｂ）を主に、図１（ａ），（ｃ）を参照しながら説明すると、１１は半導体基板（又はウエル）、１２はソース・ドレイン拡散層、１３はトンネル酸化膜（或いはゲート絶縁膜）である。トンネル酸化膜１３の直上にはポリシリコン層１４ａが形成され、更に、その上にはポリシリコン層１５ａが形成されている。浮遊ゲートは積層構造のポリシリコン層１４ａ，１５ａからなる。
【００２４】
ソース・ドレイン拡散層１２の上には、増速酸化法によって酸化膜１７が形成され、ポリシリコン層１４ａの側壁にはポリシリコン層に食い込む厚い酸化膜１８が形成され、酸化膜１７と酸化膜１８は接している。ポリシリコン層１５ａの側壁にも薄い側壁酸化膜１８ａが形成される。更に、側壁酸化膜１８ａと酸化膜１８及びポリシリコン層１４ａ，１５ａからなる浮遊ゲート１６を覆うように容量性絶縁膜（例えば、ＯＮＯ膜）１９が被着され、ポリシリコン層２０とタングステンシリサイド層２１からなる制御ゲート（ワード線）２２が形成されている。無論、制御ゲート２２はポリシリコン層のみで形成してもよい。
【００２５】
浮遊ゲート１６のポリシリコン層１４ａには、酸化膜１８によってポリシリコン層１４ａの幅が狭められ、ゲート長Ｗ1 が設定されている。そのゲート絶縁膜１３に接するポリシリコン層１４ａの幅Ｗ1 に対して上方のポリシリコン層１５ａの幅Ｗ2 は酸化膜の成長が少ないので、ポリシリコン層１５ａの幅Ｗ2 は略初期の幅から僅かに狭くなるのみである。
このようにポリシリコン層１４ａがトンネル酸化膜１３に接触する接触面積を初期状態より小さくすることによって、浮遊ゲート１６と制御ゲート２２間の容量Ｃ2 が一定であったとしても、半導体基板１１と浮遊ゲート１６間の容量Ｃ1 を小さな値にすることができる。従って、カップリング比は大きな値に設定することができる。即ち、低電圧であっても浮遊ゲート電圧ＶFGを大きな値にすることができる。
又、ポリシリコン層１５ａの幅Ｗ2 は、フォトリソグラフィ工程等における分解能等によって設定できる製造限界で設定してもそれより微細なゲート幅Ｗ1 を形成することができ、素子のスケーリングが極めて良好な構造である。
【００２６】
例えば、０．５μｍルールによる配線幅である場合、酸化膜１８の幅が２５００Åであるとすると、ゲート長Ｗ1 は０．３μｍであり、その上層のポリシリコン層１５ａはその側壁に５００Åの側壁酸化膜が形成されるので、その幅Ｗ2 は０．４６μｍである。従って、その表面積比（Ｗ2 ／Ｗ1 ）は、約１．５３（０．４６／０．３）となる。
又、０．３μｍルールによる配線幅である場合、酸化膜１８の幅は０．５μｍルールと同様に２５００Å成長するので、ゲート長Ｗ1 は０．１μｍとなり、その上層のポリシリコン層１５ａにも同様にその側壁に５００Åの側壁酸化膜が形成され、その幅Ｗ2 は０．４６μｍとなる。従って、その表面積比（Ｗ2 ／Ｗ1 ）は、約２．６（０．２６／０．１）となる。
表面積比（Ｗ2 ／Ｗ1 ）は、カップリング比に対応するので、素子を微細化する方向にスケーリングすると、カップリング比が増大する傾向にあることを示している。
【００２７】
次に、上記実施例の製造方法について、図２を参照して説明する。
図２（ａ）に示すように、半導体基板１１の表面にトンネル酸化膜１３とポリシリコン層１４，１５及び窒化シリコン層３０が順次堆積された積層体が形成されている。
その積層体の製造条件について説明する。トンネル酸化膜１３は、公知の方法で形成されるが、一例として、約８００℃でＯ2 ／Ｈ2 ／Ｎ2 混合ガス中にＨＣｌを４．２％混入して酸化させ、更に、約９００℃でＯ2 ／Ｎ2 混合ガス中でアニール工程を行って約９０Åの厚さに形成する。その後、減圧（ＬＰ）ＣＶＤ法によって、トンネル酸化膜１３上にポリシリコン層１４を約１０００Åの厚さに堆積する。その製造条件は、モノシランガス（ＳｉＨ4 ）を約６３０℃で行う。続いて、加速エネルギーが３０ＫｅＶで、ドーズ量を５Ｅ１４／cm2 として燐（Ｐ）をイオン注入した後、約９００℃の窒素ガス（Ｎ2 ）雰囲気中でアニールしてポリシリコン層に導電性が付与される。続いて、アモルファス状のポリシリコン層（Non-Dope) １５を、ＬＰＣＶＤ法によってモノシランガス（ＳｉＨ4 ）を約５５０℃の温度条件で約５００Åの厚さに堆積させて形成する。
【００２８】
続いて、プラズマＣＶＤ法により、窒化シリコン層を約５００Åの厚さに形成する。その製造条件は、Ｓｉ／ＮＨ4 ガスを約３５０℃で処理して窒化シリコン層３０を堆積させる。その後、フローティングゲートアレイをエッチング工程によって切り出す為に窒化シリコン層をパターニングして、マスクとしての窒化シリコン層３０を形成する。
続いて、図２（ｂ）に示すように、レジスト膜を塗布してレジストマスク３１を形成する。
続いて、図２（ｃ）に示すように、浮遊ゲートをエッチング工程によって切り出すパターニング工程に進む。このエッチング工程は、レジストマスク３１を用いて、窒化シリコン層３０をＣＨＦ3 ガスでエッチングし、更に、ポリシリコン層１５，１４をＣｌ／ＨＢｒ混合ガスで、ＲＩＥ（ Reactive Ion Etching ）法によって連続的にエッチングして、積層された窒化シリコン層３０ａとポリシリコン層（Non-Dope) １５ａ及びポリシリコン層（Dope) １４ａを形成する。
窒化シリコン層３０ａは、後工程のイオン注入工程や熱処理工程によって不純物がポリシリコン層１５ａに拡散するのを防止する目的を有する。
【００２９】
続いて、浮遊ゲートの上に形成された窒化シリコン層３０ａをマスクとして、ソース・ドレイン拡散層を形成する為の砒素（Ａｓ）を加速エネルギー４０ＫｅＶで、ドーズ量を２〜２．５Ｅ１５／ｃｍ2 でイオン注入する。
その後、約８００℃でウエット酸化法を行って酸化膜を形成する。又、Ｈ2 ／Ｏ2 燃焼酸化の後、約９００℃でＮ2 ／Ｏ2 混合ガス中でアニール酸化を行って形成する。この増速酸化工程で、図２（ｄ）に示すように、ソース・ドレイン拡散層上には１３００Å以下の酸化膜１７が形成され、ポリシリコン層１４ａには約１１００Å以下の幅の比較的厚い酸化層１８が形成される。ポリシリコン層１５ａの側壁には、側壁酸化膜１８ａが形成される。尚、窒化シリコン層３０ａの上には３００Å程度の酸化膜が形成される。
因に、増速酸化工程は、ポリシリコン層の不純物の濃度差によって酸化速度が変わることを利用して所定のポリシリコン層の側壁に酸化膜を形成する方法であり、低温酸化でこの傾向が強く現れる。又、この現象は、ドライ酸化よりもウエット酸化が良好であり、例えば、水蒸気を利用し、７８０℃でＯ2 ／Ｈ2 ／Ｎ2 混合ガス（容積比＝４／１０／１０）にＨＣｌが４．２％混入させて行う。尚、ＨＣｌは必ずしも混入させる必要はない。
【００３０】
次に、窒化シリコン層３０ａを１８０℃のリン酸液に浸漬して除去し、その後、容量性絶縁膜１９としてのＯＮＯ（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 ）膜をＬＰＣＶＤ法によって形成する。ＯＮＯ膜は、厚さが約６０ÅのＨＴＯ（High-temperature oxid)膜と８０Åの窒化シリコン膜と約６０ÅのＨＴＯ膜を積層して形成する。
次に、ＬＰＣＶＤ法によってポリシリコン層を２０００Åの厚さに堆積した後に、燐（Ｐ）をドープして、タングステンシリサンド（ＷＳｉx ）層を堆積してポリサイドを形成する。
【００３１】
無論、この実施例では、ポリシリコン層１５ａ上にマスクとして窒化シリコン層３０ａが形成されているが、必ずしも窒化シリコン層を用いる必要はない。窒化シリコン層をマスクとして用いない場合は、レジストマスクを用いてソース・ドレインのイオン注入工程を行えばよいことは明らかである。又、この場合、ソース・ドレイン拡散層上に酸化膜を形成する酸化工程で、ポリシリコン層１５ａ上には、２５０Å以下の酸化膜が形成される。この酸化膜はバッファード・オキサイド・エッチング（Ｂ．Ｏ．Ｅ）によって除去する。
更に、ポリシリコン層１５ａは、製造段階の初期ではノンドープ・ポリシリコン層であるが、酸化層１８が形成された後に、ポリシリコン層１５ａの空乏化を防ぐ為に、燐（Ｐ）をイオン注入し、アニール工程を経て、ポリシリコン層１５ａに導電性が付与される。そのイオン注入条件は、一例として、加速エネルギーが約３０ＫｅＶ、ドーズ量が３Ｅ１４／cm2 の条件で行う。
【００３２】
（実施例２）
次に、本発明の他の実施例について、図３を参照して説明する。尚、図３（ａ）〜（ｃ）は、図２（ａ）〜（ｃ）の製造工程と同じ製造工程であるので、図３（ｄ）の製造工程から説明する。
図３（ｄ）に示すように、先に製造工程と同様に、ポリシリコン層１４ａ，１５ａの上に形成された窒化シリコン層３０ａをマスクした状態で、増速酸化工程を行ってソース・ドレイン拡散層１２の上に酸化膜１７を形成するとともに、ポリシリコン層１５ａの側壁に側壁酸化膜１８ａが形成され、ポリシリコン層１４ａの側壁には側壁酸化膜１８ａより厚い酸化膜１８がポリシリコン層１４ａに食い込むように形成される。
【００３３】
その後、図３（ｅ）に示すように、ポリシリコン層１５ａの側壁に形成された側壁酸化膜１８ａを除去するとともに、ソース・ドレイン拡散層１２の上に酸化膜１７とポリシリコン層１４ａの側壁に形成された酸化膜１８を僅かに除去して、酸化膜１７ａと酸化膜１８ｂを形成する。
その後、図３（ｆ）に示すように、窒化シリコン層３０ａを除去した後、容量性絶縁膜１９を形成し、制御ゲート（ワード線）となる導電層２２を形成し、導電性ポリシリコン層からなる導電層（制御ゲート，ワード線）２２をソース・ドレイン拡散層方向に延在させるようにエッチングして形成する。
続いて、この導電層２２をマスクとしてポリシリコン層１４ａ，１５ａをエッチングして切り出して浮遊ゲート１６を形成する。
尚、図２の実施例に示したように、導電層２２はポリシリコン層に限ることなく、高融点金属層やシリサイド層やポリサイド層で形成してもよい。
【００３４】
（実施例３）
次に、本発明の他の実施例を図４に基づいて説明する。尚、図４（ａ）〜（ｅ）は、図３（ａ）〜（ｅ）の製造工程と同じ製造工程であるので、図４（ｆ）の製造工程から説明することにする。
図４（ｆ）に示すように、不純物がドープされたポリシリコン層２３がＣＶＤ法によって堆積された後に、図４（ｇ）に示すように、ポリシリコン層２３は、ＲＩＥ法による異方性エッチングされて、ポリシリコン層１５ａの側壁にスペーサ２３ａが形成される。続いて、スペーサ２３ａには、矢印で示すような斜めイオン注入工程で導電性が付与される。
【００３５】
又、イオン注入の際に、窒化シリコン膜３０ａを除去して、スペーサ２３ａと同時にポリシリコン層１５ａにイオン注入して導電性を付与してもよいことは明らかである。
続いて、図４（ｈ）に示すように、窒化シリコン層３０ａを除去して、全面にＯＮＯ膜等の容量性絶縁膜１９が被着され、更に、ポリシリコン層やポリシリコン層とシリサイド層等による導電層（制御ゲート，ワード線）２２がＣＶＤ法或いはスパッタリング法によって形成される。
【００３６】
この実施例の不揮発性半導体メモリ装置では、ポリシリコン層１４ａには酸化膜１８ｂが形成され、半導体基板と浮遊ゲート間容量Ｃ1 は極めて小さな値となり、且つ、ポリシリコン層１５ａの側壁にはスペーサ２３ａが形成されて電気的に導通しているので、浮遊ゲートと制御ゲート間容量Ｃ2 を極めて大きなものとすることができる。従って、カップリング比を大きな値にすることが可能であり、浮遊ゲート電圧ＶFGを極めて大きな値に設定することが可能である。
無論、ポリシリコン層１５ａの幅を製造装置の製造限界でパターンを設定したとしても、ゲート幅を更に狭く形成することが可能であり、ポリシリコン層１５ａの幅Ｗ2 を設定することにより、自己整合的に幅Ｗ2 より狭いゲート幅Ｗ1 が設定できる。而も、自己整合的にゲート幅Ｗ1 が設定できるので、スケーリングが極めて容易である。
又、図１の実施例で説明したように、浮遊ゲート幅を狭めることによって、カップリング比を一層高めることが可能である。
【００３７】
上記実施例に於いて、浮遊ゲートのポリシリコン層１５ａは、ノンドープ或いは極めて低不純物濃度のポリシリコン層で形成され、燐（Ｐ）を加速エネルギーが３０ＫｅＶ、ドーズ量を４Ｅ１４／cm2 でイオン注入することによって導電性を与えることが可能である。更に、約９００℃で窒素（Ｎ2 ）ガス中でアニール工程を３０分程度長くすることで、容易に浮遊ゲート全体に不純物を行き渡らせることができる。
【００３８】
上記実施例に於いて、浮遊ゲートとなるゲート絶縁膜に接する第１の導電層と第１の導電層に接する第２の導電層は、上記実施例のようにアモルファス・ポリシリコン層で形成してもよいが、第２の導電層をポリシリコン層として、第２の導電層をシリサイド層やポリサイド層或いは高融点金属層で形成してもよい。この場合、第１の導電層のポリシリコン層に食い込むように厚い酸化膜を形成することができるので、カップリング比を高く設定することができる。
又、浮遊ゲートの第１の導電層がポリシリコン層である場合に、予め不純物を高濃度にドープして導電性のポリシリコン層を形成するようにしてもよいことは明らかである。
【００３９】
尚、実施例では、浮遊ゲートがトンネル酸化膜に接するポリシリコン層とそのポリシリコン層に接するシリサイド層等の導電層で形成されている場合には、不純物が高濃度にドープされたポリシリコン層の側壁に厚い酸化膜が形成されるので、半導体基板と浮遊ゲート間容量Ｃ1 は大きく設定することができる。
更に、上記の実施例で示した製造条件に限定するものではなく、一例に過ぎず、公知の種々の製造条件で形成することができるものである。
無論、実施例では、基本的な製造工程を示すものであり、実際の製造工程では更に他の製造工程を含む場合があり、又、製造工程を前後して行う場合があり、実施例の製造工程に限定するものではない。
【００４０】
【発明の効果】
上述のように、本発明は、浮遊ゲートが二層の導電層からなり、下層の導電層に食い込むように厚い酸化膜を形成することで、カップリング比を高めることが可能であり、低電圧であっても浮遊ゲート電圧ＶFGを高電位に設定することができる利点がある。
又、本発明は、浮遊ゲートが二層のポリシリコン層で形成され、下層のトンネル絶縁膜に接する第１のポリシリコン層の不純物濃度を第２のポリシリコン層の不純物濃度より相対的に高濃度に設定し、不純物濃度の高いポリシリコン層に酸化膜が形成され易いのを利用した増速酸化法により、第１のポリシリコン層に食い込むように厚い酸化膜を形成してゲート長を設定した不揮発性半導体メモリ装置の製造方法であり、ポリシリコン層の幅を製造限界で設定したとしても、自己整合的に厚い酸化膜を形成することにより微細なゲート長を設定することが可能である利点がある。
【００４１】
又、このような微細な構造が自己整合的に形成することが可能であり、製造が容易であるとともに、メモリ素子を微細化した不揮発性半導体メモリ装置を形成することができる利点があり、不揮発性半導体メモリ装置のチップサイズをより小型にすることが可能であり、カップリング比を高めることができる。従って、電源電圧が低電圧であったとしても、浮遊ゲート電圧ＶFGを大きな値に設定することが可能である。
【００４２】
又、本発明は、浮遊ゲートのポリシリコン層が二層であって、トンネル酸化膜に接するポリシリコン層が制御ゲート側のポリシリコン層より速く酸化されることを利用して、自己整合的にゲート長が設定でき、所望のカップリング比を持つメモリセルを精度よく形成することができる利点がある。
更に、ポリシリコン層に食い込むように厚い酸化膜が形成される場合、その酸化膜が成長する速度はポリシリコン層の製造条件が同一であれば、成長速度が一定である。従って、線幅が一定であれば、この厚い酸化膜によって狭まるゲート長は、極めて微細なものとすることができるので、カップリング比は極めて大きな値となり、セルサイズを微細化するとポリシリコン層の表面積比（Ｗ2 ／Ｗ1 ）は自然にカップル比が大きくなる方向に変化する為に、スケーリングに対しても大きな効果を有する製造方法である。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体メモリ装置の一実施例を示し、（ａ）はその平面図であり、（ｂ）はＸ−Ｘ線に沿った断面図であり、（ｃ）はＹ−Ｙ線に沿った断面図である。
【図２】（ａ）〜（ｄ）は、図１に示した不揮発性半導体メモリ装置及びその製造方法の一実施例を示す断面図である。
【図３】（ａ）〜（ｆ）は、本発明の不揮発性半導体メモリ装置及びその製造方法の他の実施例を示す断面図である。
【図４】（ａ）〜（ｈ）は、本発明の不揮発性半導体メモリ装置及びその製造方法の他の実施例を示す断面図である。
【図５】従来の不揮発性半導体メモリ装置の等価回路図である。
【図６】不揮発性メモリ素子の模式的な説明図である。
【図７】従来の不揮発性メモリ素子の一断面図である。
【図８】従来の不揮発性メモリ素子の他の例を示す断面図である。
【符号の説明】
１１  半導体基板
１２  ソース・ドレイン領域
１３  トンネル絶縁膜
１４，１５，１４ａ，１５ａ  ポリシリコン層
１６  浮遊ゲート
１７，１７ａ  酸化膜
１８，１８ｂ  酸化膜
１８ａ  側壁酸化膜
１９  容量性絶縁膜
２０  ポリシリコン層
２１  シリサイド層
２２  制御ゲート層
３０，３０ａ  窒化シリコン層
【図１】
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【図２】
0003876390.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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