(57)【特許請求の範囲】
【請求項１】
基板上に、膜厚方向の中間部分でＧｅの組成比が極大となるようにＳｉx（ＧｅyＣ1-y）1-x層（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する工程と、
前記Ｓｉx（ＧｅyＣ1-y）1-x層上にＳｉ層を形成する工程と、
前記Ｓｉ層上に金属層を形成する工程と、
熱処理を行うことで、前記金属層と前記Ｓｉ層とを反応させて金属シリサイド層を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記金属シリサイド層を形成する工程では、前記Ｓｉ層を完全に金属シリサイド化する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記Ｓｉx（ＧｅyＣ1-y）1-x層を形成する前に、Ｓｉからなる前記基板上にＳｉシード層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特には、シリコン−ゲルマニウム合金の表面にシリサイド層を成長させる工程を備えた半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の高速化に伴い、シリコンよりもバンドギャップの狭いシリコン−ゲルマニウム（ＳｉＧｅ）をシリコン系半導体装置に用いる構成が採用されている。
【０００３】
例えばバイポーラトランジスタにおいては、ベース拡散層に接合させてＳｉＧｅベース層を積層させるヘテロ技術の開発が進んでおり、これにより高速性に富むヘテロバイポーラトランジスタ（ＨＢＴ）が実用化されている。このようなＨＴＢにおいては、ＳｉＧｅベース層の寄生抵抗を低減する目的で、ＳｉＧｅベース層の表面をシリサイド化させる技術の検討が進んでいる。
【０００４】
一方、ＭＯＳトランジスタにおいては、素子構造の微細化によって浅くなるソース／ドレイン拡散層上にシリコン層を積層し、このシリコン層の表面をシリサイド化させることで、ｐｎ接合リーク電流の増加を抑制したままコンタクト抵抗の低減を図る技術が採用されている。このようなＭＯＳトランジスタにおいても、シリコン層に換えて、シリコンよりもバンドギャップが小さいＳｉＧｅ層をソース／ドレイン拡散層上に積層させ、このＳｉＧｅ層の表面をシリサイド化することで、金属シリサイド層−ＳｉＧｅ層界面のショットキー障壁の高さを低くして、コンタクト抵抗のさらなる低減を図る技術の検討が進んでいる。
【０００５】
特に、ＣＭＯＳ構成の半導体装置においては、ソース／ドレイン拡散層上にＳｉＧｅ層を形成することで、同一の金属シリサイド層を形成しながらも、ＮＭＯＳおよびＰＭＯＳともに、金属シリサイド層−ＳｉＧｅ層界面のショットキー障壁の高さを低くすることが可能になるため、製造工程の削減の点からも非常に有効である。
【０００６】
ここで、ＳｉＧｅ層の表面をシリサイド化して金属シリサイド層を形成する工程を、ＭＯＳトランジスタを例に図７を参照しつつ説明する。尚、図７においては、説明を簡単にするためにソース／ドレイン拡散層の一部を拡大して図示する。
【０００７】
先ず、図７（１）に示すように、基板表面のソース／ドレイン拡散層１上に、ＣＶＤ(chemical vapor deposition）法を用いて所定の組成のＳｉＧｅ（ＳｉxＧｅ1-x）層２（ただし、０＜ｘ＜１）を堆積させる。この際、ここでの図示を省略したゲート電極上にもＳｉＧｅ層が堆積される。次に、図７（２）に示すように、スパッタ法によって、ＳｉＧｅ層２を含む基板の全面にコバルト（Ｃｏ）やチタン（Ｔｉ）からなる高融点金属の金属層３を堆積させる。
【０００８】
その後、図７（３）に示すように、ＲＴＡ（Rapid Thermal Annealing）法によって、所定温度での熱処理を行い、金属層（３）を構成する金属（ＣｏやＴｉ）とＳｉＧｅ層２中のＳｉとを反応させ、金属シリサイド層４（ＣｏシリサイドやＴｉシリサイド）を形成する。この際、金属層（３）がＣｏからなる場合には、４５０℃〜８００℃の加熱温度で３０秒〜１２０秒間の熱処理を行い、金属層３がＴｉからなる場合には、５５０℃〜８００℃の加熱温度で３０秒〜１２０秒間の熱処理を行う。これにより、ゲート電極側壁の絶縁性サイドウォール上に堆積した金属層３をシリサイド化することなく、この部分にシリサイド層が形成されることによるゲート電極とソース／ドレイン拡散層との短絡を防止しつつ、ゲート電極とソース／ドレイン拡散層の表面のみに金属シリサイド層４を形成することができる。
【０００９】
以上の後、サイドウォール上などを含む未反応の金属層（３）部分を除去する工程を行う。
【００１０】
【発明が解決しようとする課題】
ところが、上述したようなシリサイド化を行う半導体装置の製造方法には、次のような課題があった。すなわち、ＳｉＧｅ層のバンドギャップは、Ｇｅの組成比が高いほど減少する。特に、ＳｉxＧｅ1-xにおいて、組成パラメータｘが０．５以下である場合には、バンドギャップＥｇは０．９ｅＶ以下にまで減少する。このため、ＳｉＧｅ層中におけるＧｅの組成比には、ある程度の値が求められる。
【００１１】
しかし、上記熱処理による金属層とＳｉＧｅ層との反応においては、ＳｉＧｅ層中のＳｉが金属と優先的に反応するのに対して、Ｇｅはその反応を抑制するように作用する。このため、ＳｉＧｅ層においてＧｅの組成比が大きいと、Ｓｉと金属との反応がＧｅによって阻害されることになる。
【００１２】
これにより、例えばＣｏシリサイド層の形成においては、抵抗の高いＣｏＳｉ層が形成され、低抵抗のＣｏＳｉ2層が形成され難く、シリサイド層自体の比抵抗が大きくなり、半導体装置におけるコンタクト抵抗が大きくなるといった問題が生じる。
【００１３】
また、Ｔｉシリサイド層の形成においては、ＴｉとＳｉとが１：２の比率でのみ反応し、ＴｉＳｉ2からなるシリサイド層を形成するため、上述した熱処理では、十分にＴｉとＳｉとの反応を進めることができない。したがって、未反応のＴｉが残存し、必要な厚さのＴｉシリサイド層を形成することができない。
【００１４】
しかも、上述した熱処理条件では、ＳｉＧｅ層中のＧｅは金属と反応しないため、ＳｉＧｅ層中においてシリサイド化された領域におけるＧｅが、シリサイドを構成しない領域に拡散し、この領域におけるＳｉＧｅの組成比を変化させてしまうと言う問題が生じる。このようなＳｉＧｅ層の組成変化は、ショットキー障壁の変動を招き、素子特性を劣化する要因になる。また、このＧｅが、シリサイド層中に拡散した場合には、シリサイド層の抵抗を著しく上昇させ、シリサイド層の抵抗が不均一になる。
【００１５】
そこで本発明は、所望の膜厚を有しつつも低抵抗のシリサイド層を、安定的に製造することが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置の製造方法は、次のように行うことを特徴としている。先ず、図１（１）に示すように、基板１１上に、下層側から表面にかけてＧｅ（ゲルマニウム）の組成比が減少するように、シリコンとゲルマニウムと炭素からなる合金層としてＳｉx（ＧｅyＣ1-y）1-x層１２（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。次いで、図１（２）に示すように、Ｓｉx（ＧｅyＣ1-y）1-x層１２上にＳｉ層１３、金属層１４を順次形成した後、図１（３）に示すように熱処理を行うことでＳｉ層（１３）と金属層（１４）とを反応させて金属シリサイド層１５を形成する。
【００１７】
このような製造方法においては、図１（１）で形成するＳｉx（ＧｅyＣ1-y）1-x層１２は、下層側から表面に掛けてＧｅの組成比が減少するように形成されれば、その組成を連側的に変化させて形成しても良い。また、図２（１）に示すように、Ｓｉx（ＧｅyＣ1-y）1-x層１２は、その組成を段階的に変化して形成しても良く、この場合であっても、以降の図２（２）および図２（３）の工程は、上述した図１（２）および図１（３）と同様に行い、Ｓｉx（ＧｅyＣ1-y）1-x層１２’上に金属シリサイド層１５を形成する。また、基板１１がＳｉからなる場合には、図３(１)に示すように、Ｓｉx（ＧｅyＣ1-y）1-x層１２を形成する前に、基板１１上にＳｉシード層を形成しても良い。この場合であっても、以降の図３（１）および図３（３）の工程は、上述した図１（２）および図１（３）と同様に行い、Ｓｉx（ＧｅyＣ1-y）1-x層１２上に金属シリサイド層１５を形成する。さらに、Ｓｉx（ＧｅyＣ1-y）1-x層１２は、膜厚方向の中間部分でＧｅの組成比が極大となるように形成されても良い。
【００１８】
このような製造方法によれば、Ｓｉ層１３と金属層１４との反応により金属シリサイド層１５が形成されるため、Ｓｉx（ＧｅyＣ1-y）1-x層１２中のＧｅにシリサイド化が阻害されることはなく、十分にシリサイド化を進行させることが可能になる。しかも、Ｓｉ層１３の下層のＳｉx（ＧｅyＣ1-y）1-x層１２は、下層側から表面にかけて、Ｇｅの組成比が減少するように形成されているため、Ｓｉ層１３の界面まで十分にシリサイド化を進めた場合であっても、その下層のＳｉx（ＧｅyＣ1-y）1-x層１２の表面層はＧｅ濃度が抑えられているため、形成された金属シリサイド層１５へのＧｅの拡散を抑えることができる。したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であっても、Ｇｅの拡散が小さく安定的に低抵抗なシリサイド層１５を、Ｓｉx（ＧｅyＣ1-y）1-x層１２の表面に形成することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
＜第１実施形態＞
図４は、本発明をヘテロバイポーラトランジスタ（ＨＢＴ）の形成に適用した場合の製造工程図であり、この図に基づいて本発明の第１実施形態を説明する。尚、本第１実施形態においては、本発明に関わるＨＢＴ部分を図示してその製造行程を説明する。
【００２０】
先ず、図４（１）に示すように、Ｓｉ（シリコン）基板２１の表面層に形成された第１導電型（例えばＮ型）のコレクタ領域を開口する状態で、酸化シリコンからなる絶縁膜２２を形成する。
【００２１】
そして、絶縁膜２２上を含むＳｉ基板２１の上部に、ＣＶＤ法またはその他の方法によって、シリコンとゲルマニウムと炭素からなる合金層としてＳｉx（ＧｅyＣ1-y）1-x層２３（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。ここでは、下層側から表面に掛けて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、成膜ガスの流量やその他の成膜条件を調整しながらＳｉx（ＧｅyＣ1-y）1-x層２３の形成を行う。例えばＣＶＤ法によってＳｉx（ＧｅyＣ1-y）1-x層２３を形成する場合には、成膜ガスとしてＳｉＨ4とＧｅＨ4を用い、成膜の進行に伴ってＧｅＨ4の流量比を連続的または段階的に低下させることで、Ｓｉx（ＧｅyＣ1-y）1-x層２３を形成する。
【００２２】
この際、成膜の初期の段階では、Ｓｉ基板１１と格子整合するように、Ｓｉx（ＧｅyＣ1-y）1-x層２３の組成比を設定することが重要であり、Ｃの添加によってＧｅの原子半径の大きさを相殺することができるため、Ｇｅの組成比の自由度を高めることができる。また、このＳｉx（ＧｅyＣ1-y）1-x層２３の形成の前処理として、Ｓｉ基板２１上に、シリコンのシード層（図示省略）を形成しても良い。このシード層の形成によっても、Ｓｉx（ＧｅyＣ1-y）1-x層２３とＳｉ基板２１との格子整合の歪みを緩和することができる。
【００２３】
尚、Ｓｉx（ＧｅyＣ1-y）1-x層２３は、下層側から表面にかけてＧｅの組成比が減少するように形成され、かつＳｉ基板２１との格子整合が十分に図られるのであれば、Ｃが添加されないＳｉxＧｅ1-x層であっても良い。さらに、膜厚方向の中間部分でＧｅの組成比が極大となるように、Ｓｉx（ＧｅyＣ1-y）1-x層２３を形成することで、Ｓｉ基板２１との格子整合を図るようにしても良く、このような場合であっても、Ｃが添加されないＳｉxＧｅ1-x層をＳｉx（ＧｅyＣ1-y）1-x層２３とすることができる。
【００２４】
またこのＳｉx（ＧｅyＣ1-y）1-x層２３は、外部ベース層となるものであり、第２導電型（例えばＰ型）の不純物を添加して形成されることする。例えば、このＳｉx（ＧｅyＣ1-y）1-x層２３がＰ型の外部ベース層として形成される場合には、Ｂ（ホウ素）、Ａｌ（アルミニウム）またはＧａ（ガリウム）等を不純物として導入する。
【００２５】
次いで、以上のようにして形成されたＳｉx（ＧｅyＣ1-y）1-x層２３を、外部ベース層としてパターニングした後、図４(２)に示すように、Ｓｉx（ＧｅyＣ1-y）1-x層２３上に、ＣＶＤ法によってＳｉ層２４を形成する。このＳｉ層２４の形成は、ＣＶＤ法によるＳｉx（ＧｅyＣ1-y）1-x層２３の形成に連続させた場合、成膜ガスの組成を変えるのみで形成することができる。また、ここで成膜するＳｉ層２４の膜厚は、以降の工程で形成する金属シリサイド層の膜厚によって決められ、金属シリサイド層の形成において形成部分のＳｉ層１４が全て消費される値に設定されることとする。さらに、このＳｉ層２４には、Ｓｉx（ＧｅyＣ1-y）1-x層２３と同一の第２導電型の不純物が添加されることとする。
【００２６】
以上の後、図４（３）に示すように、このＳｉ層２４上に層間絶縁膜２５を形成し、この層間絶縁膜２５にＳｉ基板２１に達する接続孔２６を形成する。次いで、この接続孔２６を埋め込む状態で、不純物を含有するポリシリコンからなるエミッタ電極２７をパターン形成する。そして、このエミッタ電極２７からＳｉ層２４に第１導電型（例えばＮ型）の不純物を拡散させてエミッタ領域２８を形成する。次いで、このエミッタ電極２７をマスクにして絶縁膜２５をエッチングし、絶縁膜２２上においてＳｉ層２４を露出させ、ベース開口２９を形成する。
【００２７】
次に、図４（４）に示すように、エミッタ電極２７を覆う状態で、Ｓｉ基板２１の上方にスパッタ法によって金属層３１を形成する。この金属層３１は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）等の高融点金属を用いて構成される。また、ここで成膜する金属層３１の膜厚は、次の工程において形成する金属シリサイド層の形成部分において、Ｓｉ層２４が全て消費される値に設定されることとする。
【００２８】
また、ここでの図示は省略したが、この金属層３１の形成に連続させたスパッタ法によって、金属層３１上に不純物拡散防止のためのキャップ層として窒化チタン（ＴｉＮ）膜を形成しても良い。
【００２９】
以上の後、図４（５）に示すように、熱処理を行うことによって、金属層３１とＳｉ層（２４）との界面部分でシリサイド反応を生じさせ、Ｓｉx（ＧｅyＣ1-y）1-x層２３からなる外部ベース層上に第１の金属シリサイド層３３を形成する。また、同時に、金属層３１とポリシリコンからなるエミッタ電極２７との界面部分でシリサイド反応を生じさせ、エミッタ電極２７の表面に第２のシリサイド層３５を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）装置にて、所定条件（例えば５５０℃、３０秒）の高速熱処理を行う。ここでは、金属層３１との界面におけるＳｉ層（２４）部分が全てシリサイド化されるように設定される。
【００３０】
次に、以上の熱処理の後に、未反応のまま残った金属層３１部分（図中二点差線部分）、およびこの金属層３１上にキャップ層として形成したＴｉＮ膜をエッチング除去する。このエッチングにおいては、先ず、硫酸と過酸化水素水との混合水溶液を用いてＴｉＮ膜をエッチング除去し、アンモニアと過酸化水素水との混合水溶液を用いて金属層３１部分をエッチング除去する。
【００３１】
以上のようにして、Ｓｉx（ＧｅyＣ1-y）1-x層２３からなる外部ベース層の表面に第１の金属シリサイド層３３を設けてなるＨＢＴが得られる。このＨＢＴは、例えばＮＰＮ接合のバイポーラトランジスタとして形成される。
【００３２】
上述した第１実施形態の製造方法によれば、外部ベース層を構成するＳｉx（ＧｅyＣ1-y）1-x層２３上においては、Ｓｉ層２４と金属層３１との反応により第１の金属シリサイド層２３が形成されるため、Ｓｉx（ＧｅyＣ1-y）1-x層２３中のＧｅによってこの部分のシリサイド化が阻害されることはなく、十分にシリサイド化を進行させることが可能になる。しかも、Ｓｉ層２４の下層のＳｉx（ＧｅyＣ1-y）1-x層２３は、下層側から表面にかけてＧｅの組成比が減少するように形成されているため、Ｓｉ層２４の界面まで十分にシリサイド化を進めた場合であっても、その下層のＳｉx（ＧｅyＣ1-y）1-x層２３の表面層はＧｅ濃度が低いため、形成された第１の金属シリサイド層３３へのＧｅの拡散を抑えることができる。
【００３３】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の第１の金属シリサイド層３３を、外部ベース層として形成されたＳｉx（ＧｅyＣ1-y）1-x層２３の表面に形成することができる。この結果、第１の金属シリサイド層３３によって、ＨＴＢの外部ベース層の寄生抵抗を、安定的に低減することが可能になる。
【００３４】
また、Ｓｉx（ＧｅyＣ1-y）1-x層２３が、膜厚方向の中間部分でＧｅの組成比が極大となるように形成されている場合には、Ｓｉ基板２１との格子整合を図ることが可能になるため、これらの界面において歪みが生じることがなく、Ｇｅの拡散を抑えて熱的に安定した素子を得ることができる。
【００３５】
＜第２実施形態＞
図５は、本発明をＭＯＳトランジスタの形成に適用した場合の一例を示す断面工程図であり、この図に基づいて本発明の第２実施形態を説明する。
【００３６】
先ず、図５（１）に示すように、Ｓｉ基板４１の表面に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、ここでの図示を省略した素子分離領域を形成し、この素子分離領域で分離されたアクティブ領域に第１導電型（例えばＰ型）の不純物を拡散させたウェル領域（図示省略）を形成する。その後、Ｓｉ基板４１上の全面に、酸化シリコンからなるゲート絶縁膜４２を形成し、この上部に不純物を含有するポリシリコンからなるのような導電膜４３を形成する。
【００３７】
次に、この導電膜４３上に、ＣＶＤ法またはその他の方法によってＳｉx（ＧｅyＣ1-y）1-x層４４（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。このＳｉx（ＧｅyＣ1-y）1-x層４４の形成は、下層側から表面にかけて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、第１実施形態と同様に成膜ガスの流量やその他の成膜条件を調整しながら行われる。尚、Ｓｉx（ＧｅyＣ1-y）1-x層４４は、下層側から表面にかけてＧｅの組成比が減少するように形成されば、Ｃが添加されないＳｉxＧｅ1-x層であっても良い。さらに、このＳｉx（ＧｅyＣ1-y）1-x層４４には、導電性を持たせるために所定の導電型の不純物を、適量だけ導入する。
【００３８】
次に、このＳｉx（ＧｅyＣ1-y）1-x層４４上に、ＣＶＤ法によってＳｉ層４５を形成する。このＳｉ層４５の形成は、第１実施形態において図４（２）を用いて説明したと同様に行う。
【００３９】
以上の後、図５(２)に示すように、マスク（図示省略）上からの異方性エッチングを行うことで、Ｓｉ層４５、Ｓｉx（ＧｅyＣ1-y）1-x層４４、導電層４３、およびゲート絶縁膜４２をパターニングし、Ｓｉ層４５を積層した状態で、Ｓｉx（ＧｅyＣ1-y）1-x層４３および導電層４３からなるゲート電極４６を形成する。
【００４０】
次いで、Ｓｉ基板４１の全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりＳｉ層４５、ゲート絶縁膜４６、およびゲート電極４２の側壁に、絶縁性のサイドウォール４７を形成する。その後、ゲート電極４６およびサイドウォール４７をマスクとして、Ｓｉ基板４１に第２導電型（例えばＮ型）の不純物を導入し、ゲート電極４６の両脇にソース／ドレイン拡散層４９を形成する。尚、ソース／ドレイン拡散層４９の内側にＬＤＤ（Lightly Doped Drain）を設ける場合には、サイドウォール４７の形成前にＬＤＤ形成のための不純物の導入を行うこととする。
【００４１】
その後、図５（３）に示すように、ゲート電極４６およびサイドウォール４７を覆う状態で、Ｓｉ基板４１の上方にスパッタ法によって金属層５１を形成する。この金属層５１は、第１実施形態において図４（４）を用いて説明したと同様に形成され、金属層５１上に不純物拡散防止のためのキャップ層として窒化チタン（ＴｉＮ）膜を形成しても良い。
【００４２】
以上の後、図５（４）に示すように、熱処理を行うことによって、金属層５１とＳｉ基板４１との界面部分でシリサイド反応を生じさせ、この部分に第１の金属シリサイド層５３を形成する。また、同時に、金属層５１とＳｉ層（４５）との界面部分でシリサイド反応を生じさせ、ゲート電極４６を構成するＳｉx（ＧｅyＣ1-y）1-x層４３上に第２のシリサイド層５５を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）装置にて、所定条件（例えば５５０℃、３０秒）の高速熱処理を行う。ここでは、金属層５１との界面におけるＳｉ層（４５）部分が全てシリサイド化されるように設定される。これにより、各金属シリサイド層５３，５５が形成される。
【００４３】
次に、以上の熱処理によっても未反応のまま残った金属層５１部分（図中二点差線部分）を、およびこの金属層５１上にキャップ層として形成したＴｉＮ膜をエッチング除去する。このエッチングは、第１実施形態において、図４（５）を用いて説明したと同様に行う。
【００４４】
以上のようにして、Ｓｉ基板４１におけるソース／ドレイン拡散層４９の表面に第１の金属シリサイド層５３を設け、ゲート電極４６を構成するＳｉx（ＧｅyＣ1-y）1-x層４４上に第２のシリサイド層５５を設けてなるＭＯＳトランジスタが得られる。
【００４５】
上述した第２実施形態の製造方法によれば、ゲート電極４６を構成するＳｉx（ＧｅyＣ1-y）1-x層４４上においては、Ｓｉ層４５と金属層５１との反応により第２の金属シリサイド層５５が形成される。よってこの部分においては、第１実施形態と同様に、十分にシリサイド化を進行させることが可能であり、かつ形成された第２の金属シリサイド層５５へのＧｅの拡散を抑えることができる。
【００４６】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の第２の金属シリサイド層５５を、ゲート電極として形成されたＳｉx（ＧｅyＣ1-y）1-x層４４の表面に形成することができる。この結果、第２の金属シリサイド層５５によって、ゲート電極４６に対して低抵抗のコンタクトを実現することが可能になる。
【００４７】
特に、このＭＯＳトランジスタが設けられる半導体装置が、ＣＭＯＳ構成である場合、ＮＭＯＳおよびＰＭＯＳともに、同一の第２の金属シリサイド層５５を形成しても、ゲート電極としてＳｉx（ＧｅyＣ1-y）1-x層４４を用いることで第２の金属シリサイド層５５−ゲート電極４６界面のショットキー障壁の高さを低くでき、コンタクト抵抗の低減を図ることが可能になる。
【００４８】
＜第３実施形態＞
図６は、本発明をＭＯＳトランジスタの形成に適用した場合の、他の例を示す断面工程図であり、この図に基づいて本発明の第３実施形態を説明する。
【００４９】
先ず、図６（１）に示すように、Ｓｉ基板６１の表面に、ＬＯＣＯＳ法により、ここでの図示を省略した素子分離領域を形成し、この素子分離領域で分離されたアクティブ領域に第１導電型（例えばＰ型）の不純物を拡散させたウェル領域（図示省略）を形成する。次に、Ｓｉ基板６１の全面に、酸化シリコンからなるゲート絶縁膜６２を形成し、この上部に不純物を含有するポリシリコンからなる導電膜を形成した後、これらをパターニングしてゲート電極６３を形成する。
【００５０】
次いで、Ｓｉ基板６１の全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりゲート絶縁膜６２、およびゲート電極６３の側壁に、絶縁性のサイドウォール６４を形成する。その後、ゲート電極６３およびサイドウォール６４をマスクとして、Ｓｉ基板６２に第２導電型（例えばＮ型）の不純物を導入し、ゲート電極６３の両脇にソース／ドレイン拡散層６５を形成する。尚、ソース／ドレイン拡散層６５の内側にＬＤＤを設ける場合には、サイドウォール６４の形成前にＬＤＤ形成のための不純物の導入を行うこととする。
【００５１】
次に、ゲート電極６３およびサイドウォール６４を埋め込むように、ＣＶＤ法によって、Ｓｉ基板６１上の全面に層間絶縁膜６６を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法等により、層間絶縁膜６６表面を平坦化する。その後、レジストパターンをマスクにしたエッチングによって、ゲート電極６３およびソース／ドレイン拡散層６５表面に達するコンタクトホール６７を、層間絶縁膜６６に形成する。
【００５２】
次いで、図６（２）に示すように、ＣＶＤ法により、Ｓｉ基板６１およびポリシリコンからなるゲート電極６７の露出面上に対して選択的に、Ｓｉx（ＧｅyＣ1-y）1-x層６８（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成し、コンタクトホール６７内を埋め込む。ここでは、下層側から表面にかけて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、第１実施形態と同様に成膜ガスの流量やその他の成膜条件を調整しながらＳｉx（ＧｅyＣ1-y）1-x層６８の形成を行う。
【００５３】
この際、成膜の初期の段階では、Ｓｉ基板６１と格子整合するように、Ｓｉx（ＧｅyＣ1-y）1-x層６８の組成比を設定することが重要であり、Ｃの添加によってＧｅの原子半径の大きさを相殺することができるため、Ｇｅの組成比の自由度を高めることができる。また、このＳｉx（ＧｅyＣ1-y）1-x層６８の形成の前処理として、Ｓｉのシード層（図示省略）を形成しても良い。このシード層の形成によっても、Ｓｉx（ＧｅyＣ1-y）1-x層６８とＳｉ基板６１との格子整合の歪みを緩和することができる。
【００５４】
尚、Ｓｉx（ＧｅyＣ1-y）1-x層６８は、下層側から表面にかけてＧｅの組成比が減少するように形成され、かつＳｉ基板６１との格子整合が十分に図られるのであれば、Ｃが添加されないＳｉxＧｅ1-x層であっても良い。さらに、膜厚方向の中間部分でＧｅの組成比が極大となるように、Ｓｉx（ＧｅyＣ1-y）1-x層６８を形成することで、Ｓｉ基板６１との格子整合を図るようにしても良く、このような場合であっても、Ｃが添加されないＳｉxＧｅ1-x層をＳｉx（ＧｅyＣ1-y）1-x層６８とすることができる。また、このＳｉx（ＧｅyＣ1-y）1-x層６８には、導電性を持たせるために所定の導電型の不純物を、適量だけ導入する。
【００５５】
次に、このＳｉx（ＧｅyＣ1-y）1-x層６８上に、ＣＶＤ法によってＳｉ層６９を形成する。このＳｉ層６９の形成は、第１実施形態において図４（２）を用いて説明したと同様に行う。
【００５６】
以上の後、図６（３）に示すように、Ｓｉ層６９および層間絶縁膜６６を覆う状態で、スパッタ法によって金属層７１を形成する。この金属層７１は、第１実施形態において図４（４）を用いて説明したと同様に行う。
【００５７】
以上の後、図６（４）に示すように、熱処理を行うことによって、金属層７１とＳｉ層（６９）との界面部分でシリサイド反応を生じさせ、Ｓｉx（ＧｅyＣ1-y）1-x層６８上に金属シリサイド層７３を形成する。この熱処理は、第１実施形態および第２実施形態と同様に、Ｓｉ層（６９）が完全に消費されるように行われる。
【００５８】
次に、以上の熱処理によっても未反応のまま残った金属層７１部分（図中二点差線部分）およびこの金属層５１上にキャップ層として形成したＴｉＮ膜を、第１実施形態と同様に除去する。
【００５９】
以上のようにして、Ｓｉ基板６１におけるソース／ドレイン拡散層６５上に設けたＳｉx（ＧｅyＣ1-y）1-x層６８の表面にシリサイド層７３を設けてなるＭＯＳトランジスタが得られる。
【００６０】
上述した第３実施形態の製造方法によれば、Ｓｉx（ＧｅyＣ1-y）1-x層６８上においては、Ｓｉ層６９と金属層７１との反応により金属シリサイド層７３が形成される。よって、この部分においては、第１実施形態および第２実施形態と同様に、十分にシリサイド化を進行させることが可能であり、かつ形成された金属シリサイド層７３へのＧｅの拡散を抑えることができる。
【００６１】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の金属シリサイド層７３を、ゲート電極６３上およびソース／ドレイン拡散層６５上に形成したＳｉx（ＧｅyＣ1-y）1-x層６８の表面に形成することができる。この結果、金属シリサイド層７３によって、ゲート電極６３およびソース／ドレイン拡散層６５に対して低抵抗のコンタクトを実現することが可能になる。
【００６２】
特に、このＭＯＳトランジスタが設けられる半導体装置が、ＣＭＯＳ構成である場合、ＮＭＯＳおよびＰＭＯＳともに、同一の金属シリサイド層７３を形成しても、ゲート電極６３上およびソース／ドレイン拡散層６５上にＳｉx（ＧｅyＣ1-y）1-x層４４を設けてこの表面に金属シリサイド層７３を形成したことで、金属シリサイド層７３−ゲート電極６３界面、さらには金属シリサイド層７３−ソース／ドレイン拡散層６５界面のショットキー障壁の高さを低くでき、コンタクト抵抗の低減を図ることが可能になる。
【００６３】
【発明の効果】
以上説明した様に本発明の半導体装置の製造方法によれば、下層側から表面にかけてＧｅの組成比が減少するようにＳｉx（ＧｅyＣ1-y）1-x層を形成し、この上部に形成したＳｉ層をシリサイド化する構成としたことで、Ｓｉx（ＧｅyＣ1-y）1-x層中のＧｅにシリサイド化が阻害されることはなく十分にシリサイド化を進行させ、かつ、形成された金属シリサイド層へのＧｅの拡散を抑えることが可能になる。これにより、ＳｉＧｅ系合金層上に、安定的に低抵抗な金属シリサイド層を十分な膜厚で形成することが可能になる。
【図面の簡単な説明】
【図１】本発明の基本概念を説明するための断面工程図である。
【図２】本発明の他の例を説明するための断面工程図である。
【図３】本発明のさらに他の例を説明するための断面工程図である。
【図４】本発明の第１実施形態を説明するための断面工程図である。
【図５】本発明の第２実施形態を説明するための断面工程図である。
【図６】本発明の第３実施形態を説明するための断面工程図である。
【図７】従来の半導体装置の製造方法を説明するための断面工程図である。
【符号の説明】
１１…基板、１２，１２’，２３，４４，６８…Ｓｉx（ＧｅyＣ1-y）1-x層、１３，２４，４５，６９…Ｓｉ層、１４，３１，５１，７１…金属層、１５，７３…金属シリサイド層、２１，４１，６１…Ｓｉ基板、３３…第１の金属シリサイド層、１６…Ｓｉシード層、５５…第２の金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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