(57)【特許請求の範囲】
【請求項１】
各々複数の単位セルを含むサブセルアレイブロックがブロックとして縦横に規則的に配列されているセルアレイブロックと、
一方向に配置され、同じ方向に配列されているサブセルアレイブロックに関連させられた複数のメインビットラインと、
前記サブセルアレイブロックのそれぞれ内で、メインビットラインと同一方向に構成され、該当するブロック内に設けられた複数の前記単位セルへ接続され、選択された単位セルにデータを書き込み、かつ読み込むためのサブビットラインと、
前記サブビットラインを接地へ連結するための第１スイッチングトランジスタと、前記サブビットラインを前記メインビットラインに連結するための第２トランジスタとを含み、各サブセルアレイブロックごとに設けられるスイッチング制御ブロックと、
前記メインビットラインに直交する方向に、その方向に配列された前記サブセルアレイブロックに沿って配置され、前記第２スイッチングトランジスタを駆動させる信号であって、サブビットラインプルダウン信号ＳＢＰＤのローへの遷移に引き続いて生じる最初のパルスでセルデータを復旧させるか、再び書き込む過程を実行し、所定時間後に発生する二番目のパルスで最初のパルスによる動作で破壊されたハイデータを復旧するか再び書き込む動作を行うダブルパルス信号であるサブビットライン活性化スイッチ信号ＳＢＳＷ及び前記第１スイッチングトランジスタを駆動させる信号であって、前記ダブルパルスの双方のパルスの間にのみハイに活性化される前記サブビットラインプルダウン信号ＳＢＰＤを印加するＳＢＳＷ印加ライン及びＳＢＰＤ印加ライン対と、
を有し、前記サブビットライン活性化スイッチ信号ＳＢＳＷによって第２スイッチングトランジスタをオンとして前記サブビットラインを前記メインビットラインに接続させる一方、サブビットラインプルダウン信号ＳＢＰＤによって第１スイッチングトランジスタをオンとさせてサブビットラインを接地に接続させ、一番目のパルスで破壊された、或いは、新たに書き込みするロジック「１」、すなわち、ハイデータを復旧するか再び書き込みし、ロジック「０」、すなわち、ローデータは、前記サブビットラインプルダウン信号ＳＢＰＤを用いて、センスアンプの動作に関係なく書き込むことを特徴とする強誘電体メモリ。
【請求項２】
スイッチング制御ブロックは互いに直列に連結される第１，第２スイッチングトランジスタを含み、
第１スイッチングトランジスタは、ゲートがＳＢＰＤ印加ラインに連結され、一方の電極がＶＳＳ端子に連結され、第２スイッチングトランジスタは、ゲートがＳＢＳＷ印加ラインに連結され、一方の電極はメインビットラインに連結されており、第１，第２スイッチングトランジスタが共通に連結される端子はサブセルアレイブロックのサブビットラインに連結されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
請求項１記載の強誘電体メモリを駆動させる駆動方法であって、サブビットライン活性化スイッチ信号ＳＢＳＷ、サブビットラインプルダウン信号ＳＢＰＤにより選択されたサブビットラインを、活性化及びプルダウンさせるスプリットワードライン構造の強誘電体メモリの駆動方法において、
連続する活性化区間をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ区間に区分して、
第１スプリットワードライン印加信号ＳＷＬ１はＢ，Ｃ，Ｄ，Ｅ区間で、第２スプリットワードライン印加信号ＳＷＬ２はＢ，Ｃ，Ｄ区間とＦ区間でハイに活性化させ、ＳＢＳＷをＢ区間で一番目のハイパルスを発生してセルデータ値がサブビットラインＳＢＬを介してビットラインＢＬに印加されるようにし、Ｃ，Ｄ区間ではローに不活性化させ、サブビットラインＳＢＬとビットラインＢＬの信号の流れを遮断した後に、Ｅ，Ｆ区間ではＳＢＳＷ信号を二番目のハイに再び活性化させ、一番目のパルスで破壊された、或いは、新たに書き込みするロジック「１」、すなわち、ハイデータを復旧するか再び書き込みし、ロジック「０」、すなわち、ローデータは、Ｃ，Ｄ区間でのみハイに活性化されるサブビットラインプルダウン信号ＳＢＰＤを用いて、センスアンプの動作に関係なく書き込むことを特徴とする強誘電体メモリの駆動方法。
【請求項４】
サブビットライン活性化信号ＳＢＳＷ、サブビットラインプルダウン信号ＳＢＰＤによるデータ書き込みは、セルアレイブロックを構成する複数のサブセルアレイブロックのうちの選択されなかったサブセルアレイブロックは、サブビットライン活性化スイッチ信号ＳＢＳＷをローに不活性化し、サブビットラインプルダウン信号ＳＢＰＤをハイに、サブビットラインをローに維持させることを特徴とする請求項３記載の強誘電体メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センスアンプの動作に制限を受けず、センスアンプの増幅動作時に独立的にセルにデータに書き込みできるようにした強誘電体メモリ及びその駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ、すなわち、ＦＲＡＭ（Ferroelectric Random Access Memory）は、ＤＲＡＭと同程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性を持っているため、次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性のため、電界を除去してもデータは保存される。
【０００３】
図１は、一般的な強誘電体の特性のヒステリシスループを示す特性図である。
図１に示すように、電界Ｖにより誘起された分極電荷Ｐ（Ｑ）が、電界Ｖを除去しても、残留分極又は自発分極の存在によって消滅されず、一定量（図中ｄ，ａの状態）を維持していることが分かる。不揮発性強誘電体メモリ装置は、前記ｄ，ａの状態をそれぞれ１，０に対応させて、記憶素子に応用したものである。
【０００４】
以下、添付の図面を参照して、従来技術の強誘電体メモリについて説明する。
【０００５】
図２は、一般的な不揮発性強誘電体メモリ装置によるメインメモリセルを示すものである。
従来の不揮発性強誘電体メモリ装置のメインメモリセルは、トランジスタＴ１とキャパシタＦＣ１とからなり、図２に示すように、一方向に配置されたビットラインＢ／Ｌと、ビットラインＢ／Ｌと交差する方向に配置されたワードラインＷ／Ｌと、ワードラインＷ／Ｌに一定の間隔を置いてワードラインと同一の方向に配置されたプレートラインＰ／Ｌとの間に形成されている。トランジスタＴ１はゲートがワードラインＷ／Ｌに接続され、ソースはビットラインＢ／Ｌに接続される。キャパシタすなわち強誘電体キャパシタＦＣ１は、２端子のうち第１端子はトランジスタＴ１のドレインに接続され、第２端子はプレートラインＰ／Ｌに接続される。
【０００６】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を、以下に説明する。
図３ａは、従来の不揮発性強誘電体メモリ装置におけるデータの書き込み動作を示すタイミング図であり、図３ｂはデータの読み出し動作を示すタイミング図である。
まず、データの書き込み動作の場合、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時に、書き込みイネーブル信号ＷＥＢｐａｄがハイからローに遷移して、書き込み動作が始まる。次いで、書き込み動作のためのアドレスがデコードされると、ワードラインＷ／Ｌに印加されるパルス信号はローからハイに遷移し、メインメモリセルが選択される。
【０００７】
このように、ワードラインＷ／Ｌに印加される信号がハイ状態を維持している間に、プレートラインＰ／Ｌには、所定幅のハイ信号と所定幅のロー信号が順に印加される。
そして、選択されたメインメモリセルにロジック値「１」又は「０」を書くために、ビットラインＢ／Ｌに、書き込みイネーブル信号ＷＥＢｐａｄに同期したハイ信号又はロー信号を印加する。
例えば、ワードラインＷ／Ｌに印加される信号がハイ状態である期間に、ビットラインＢ／Ｌがハイ信号であれば、プレートラインＰ／Ｌに印加される信号がローのとき、強誘電体キャパシタＦＣ１にはロジック値「１」が記録される。また、ビットラインＢ／Ｌがロー信号であれば、プレートラインＰ／Ｌに印加される信号がハイのとき、強誘電体キャパシタＦＣ１にはロジック値「０」が記録される。
【０００８】
このようなデータの書き込み動作によりメインメモリセルに格納されたデータを読み出すための動作は、以下の通りである。
まず、外部からのチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化されると、ワードラインＷ／Ｌが選択される前に、全てのビットラインＢ／Ｌは、等化信号ＥＱによってロー電圧に等しい電位とされる。
【０００９】
そして、各ビットラインＢ／Ｌを一旦不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインＷ／Ｌがロー信号からハイ信号に遷移することでメインメモリセルが選択される。次いで、選択されたメインメモリセルのプレートラインＰ／Ｌにハイ信号を印加して、強誘電体キャパシタＦＣ１に格納されたロジック値「１」に対応するデータＱｓを破壊させる、すなわち放電させる。もし、強誘電体キャパシタにロジック値「０」が格納されていれば、それに対応するデータＱｎｓは破壊されない。
【００１０】
このように、破壊されたデータＱｓと破壊されていないデータＱｎｓは、前述した図１のヒステリシスループの原理によって異なる値を出力し、センスアンプは、ロジック値「１」又は「０」をセンシングする。
データＱｓが破壊された場合とは、図１のヒシテリシスループのｄ状態からｆ状態に遷移される場合であり、データＱｎｓが破壊されていない場合とは、ａ状態からｆ状態に遷移される場合である。従って、一定の時間が経過した後、センスアンプがイネーブルしたときに、データが破壊された場合は、増幅されたロジック値「１」を出力し、データが破壊されていない場合は、ロジック値「０」を出力する。
【００１１】
このように、センスアンプでデータを増幅した後には、特に、破壊されたデータＱｓは元のデータに戻さなければならないので、ワードラインＷ／Ｌにハイ信号を印加した状態で、プレートラインＰ／Ｌをハイからローに不活性化させる。
【００１２】
かかる従来技術の強誘電体メモリを駆動するための方法として、メモリセルアレイを複数のサブセルアレイに分けて配置し、選択スイッチ信号ＳＢＳＷを用いる方法がある。
選択スイッチ信号ＳＢＳＷは所定の間隔で加えられるダブルパルスであって、最初のパルスでセルデータを復旧させるか、再び書き込む過程を実行し、二番目のパルスは最初のパルスによる動作で破壊されたハイデータを復旧するか再び書き込む動作を行う。
【００１３】
すなわち、従来技術では、読み出し動作の場合、ビットラインのローデータを用いてセンスアンプの動作が終了した後に、メインメモリセルにローデータを再び記入する。
【００１４】
【発明が解決しようとする課題】
しかし、かかる従来技術の強誘電体メモリは次のような問題がある。
デザインルールが小さくなり、セルサイズが小さくなると、セルアレイの構成及び周辺回路の構成が困難になる。特に、抵抗の大きいポリシリコン関連のビットラインを使う場合は、この問題は更に深刻になる。
通常、ビットライン抵抗とビットラインキャパシタンスは大きく、Ｃｂ／Ｃｓ（Ｃｂ：ビットラインキャパシタンス、Ｃｓ：セルチャージ）比率が大きい。セルサイズを小さくし、その数を多くしようとするとその比率が更に大きくなるので、セルアレイサイズに制限が生じる。
この場合にはセルアレイ効率が落ちて、結局はチップサイズが大きくなる。
【００１５】
また、ローデータの記入時、ビットラインＢ／Ｌのローデータを用いてセンスアンプの動作が終了した後に、ワードラインとプレートラインとに信号を印加して再びデータを記入するので、センスアンプの動作中にはデータの記入が行われない。
これは、セルの動作時間とサイクルタイムを増加させる問題を引き起こす。
【００１６】
本発明はかかる従来技術の強誘電体メモリの問題を解決するためのもので、センスアンプの動作に制限を受けず、センスアンプの増幅動作時に独立的にメインメモリセルにデータを書き込みできるようにした強誘電体メモリ及びその駆動方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明による強誘電体メモリは、各々複数の単位セルを含み、カラム方向及びロー方向に規則的に配列されるサブセルアレイブロックを有するセルアレイブロックと、前記サブセルアレイブロックにカラム単位で対応され、一方向に構成される複数のメインビットラインと、前記サブセルアレイブロックに各々対応して、メインビットラインと同一方向に構成されるサブビットラインと、前記メインビットラインに直角方向に交差し、前記サブセルアレイブロックに対応して構成され、各々サブビットライン活性化スイッチ信号ＳＢＳＷ及びサブビットラインプルダウン信号ＳＢＰＤを印加する複数のＳＢＳＷ印加ライン及びＳＢＰＤ印加ライン対と、前記サブセルアレイブロックに対応してサブビットライン活性化スイッチ信号ＳＢＳＷ、サブビットラインプルダウン信号ＳＢＰＤによってサブビットラインを選択的に活性化又はプルダウンさせるスイッチング制御ブロックとを含むことを特徴とする。
【００１８】
また、本発明による強誘電体メモリの駆動方法は、サブビットライン活性化信号ＳＢＳＷ、サブビットラインプルダウン信号ＳＢＰＤにより選択されたサブビットラインを、活性化及びプルダウンさせるスプリットワードライン構造の強誘電体メモリの駆動において、連続する活性化区間をＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ区間に区分して、第１スプリットワードライン印加信号ＳＷＬ１はＢ，Ｃ，Ｄ，Ｅ区間で、第２スプリットワードライン印加信号ＳＷＬ２はＢ，Ｃ，Ｄ区間とＦ区間でハイに活性化させ、ＳＢＳＷをＢ区間で一番目のハイパルスを発生してセルデータ値がサブビットラインＳＢＬを介してビットラインＢＬに印加されるようにし、Ｃ，Ｄ区間ではローに不活性化させ、サブビットラインＳＢＬとビットラインＢＬの信号の流れを遮断した後に、Ｅ，Ｆ区間ではＳＢＳＷ信号を二番目のハイに再び活性化させ、一番目のパルスで破壊された、或いは、新たに書き込みするロジック「１」、すなわち、ハイデータを復旧するか再び書き込み、ロジック「０」、すなわち、ローデータは、Ｃ，Ｄ区間でのみハイに活性化されるサブビットラインプルダウン信号ＳＢＰＤを用いて、センスアンプの動作に関係なく記入することを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付の図面を参照して、本発明による強誘電体メモリ及びその駆動方法について詳細に説明する。
【００２０】
図４は本発明の第１実施形態による強誘電体スプリットセルアレイの構成図であり、図５は本発明の第１実施形態による強誘電体スプリットセルアレイの詳細構成図である。
【００２１】
本発明はチップサイズが大きくなることを抑え、安定的なＣｂ／Ｃｓを確保し、チップの動作速度を改善するためのコア回路構成及び動作方法を提供しようとするものである。
また、ＳＷＬセルを用いてセルキャパシタの駆動ロードを大幅に減らして、カラムアレイの数を２倍に拡張できるようにしたものである。
さらに、セルドライバの占める面積を半分に減らし、ワードライン及びプレートラインで発生するローディング不一致の問題を解決しようとするものである。
【００２２】
本発明によるセルアレイ周辺ブロックの全体の構成は次の通りである。
【００２３】
図４に示すように、セルアレイは上部（トップ）セルアレイブロック４３と、下部（ボトム）セルアレイブロック４８とに構成し、上部セルアレイブロック４３と下部セルアレイブロック４８との間にセンスアンプ４５を各ビットライン当たり一つずつ連結した構成とされている。
上部、下部ブロックともそれぞれのビットラインの先端にはカラムスイッチブロック４１，４６が連結されている。そして、そのスイッチブロックはそれぞれデータバス（io＜ｍ＞，．．．．，io＜ｎ＞）と連結されている。
【００２４】
さらに、上部セルアレイブロック４３と下部セルアレイブロック４８との各々のデータバス（io＜ｍ＞，．．．．，io＜ｎ＞）は、全体のセルアレイブロックの一方の先端に配置したメイン増幅器（図示せず）が連結される。
【００２５】
上記した上部セルアレイブロック４３及び下部セルアレイブロック４８はそれぞれ複数のサブセルアレイブロック４４，４９を含んでいる。
【００２６】
各々の上部セルアレイブロック４３及び下部セルアレイブロック４８に対応して、参照セルアレイブロック４２，４７が配置されている。
【００２７】
参照セルアレイブロック４２は、上部セルアレイブロック４３と、上部セルアレイブロック４３に対応するカラムスイッチブロック４１との間に構成され、参照セルアレイブロック４７は、下部セルアレイブロック４８と、下部セルアレイブロック４８に対応するカラムスイッチブロック４６との間に構成される。
【００２８】
上部、下部それぞれのセルアレイブロック４３，４８はそれぞれ図５に示すように、複数のサブセルアレイブロック５１から構成されている。以下、その詳細について説明する。
【００２９】
図５に示すように、複数のメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞が平行に配置されており、それぞれのビットラインに沿って多数のサブセルアレイブロック５１が所定の間隔を保って配置されている。全体としてサブセルアレイブロック５１がマトリックス状に配置されている。それぞれのサブセルアレイブロック５１には後述のスイッチング制御ブロック５２を介してメインビットラインＢＬに連結されているサブビットラインＳＢＬがメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞に平行に配置されている。さらにそれぞれのサブセルアレイブロック５１内には、個々のセルが接続されるスプリットワードライン対（ＳＷＬ１＜０＞，ＳＷＬ２＜０＞），．．．，（ＳＷＬ１＜ｎ＞，ＳＷＬ２＜ｎ＞）がメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞及びサブビットラインＳＢＬと直角方向に配置されている。
さらに、本実施形態は、メインビットラインと直角方向に並んでいる各サブセルアレイ５１に沿ってＳＢＰＤ印加ライン（ＳＢＰＤ＜０＞，．．．，（ＳＢＰＤ＜ｎ＞）とＳＢＳＷ印加ライン（ＳＢＳＷ＜０＞．．．ＳＢＳＷ＜ｎ＞）とが配置され、かつ、各々のＳＢＰＤ印加ライン、ＳＢＳＷ印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０＞），．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）と各々のサブセルアレイ５１との間にそれぞれのサブセルアレイに対応させて構成され、ＳＢＰＤ信号及びＳＢＳＷ信号をスイッチングする複数のスイッチング制御ブロック５２が配置されている。
【００３０】
以下上記スイッチング制御ブロック５２について説明する。制御ブロック５２はそれぞれ互いに直列に連結された第１，２スイッチングトランジスタ５２ａ，５２ｂを含む。これらのトランジスタは本実施形態においてはｎＦＥＴが使用されているが、いうまでもなく、使用できるトランジスタに制限はない。第１スイッチングトランジスタ５２ａはゲートがＳＢＰＤ印加ラインに連結され、一方の電極がＶＳＳ端子に連結されており、第２スイッチングトランジスタ５２ｂはゲートがＳＢＳＷ印加ラインに連結され、一方の電極はメインビットラインに連結されている。
そして、第１，２スイッチングトランジスタ５２ａ，５２ｂが共通に連結される端子はサブビットラインに連結される。
【００３１】
上述したように、各メインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞は、それぞれのラインに沿って配置された多数のサブセルアレイブロック５１のサブビットラインＳＢＬにスイッチング制御ブロック５２を介して接続され、その多数のサブビットラインＳＢＬの中から選択的に一回動作時に１本のサブビットラインＳＢＬだけが連結できるようにスイッチング制御ブロック５２が制御する。
すなわち、複数のサブビットラインＳＢＬの何れか一つを選択するためのサブビットライン活性化スイッチ信号ＳＢＳＷのうち一つのみを活性化させて、１本のメインビットラインに接続されるサブビットラインＳＢＬを選択する。これにより、ビットラインＢ／Ｌにかかるロードを一つのサブビットラインのロードの水準に減らすことができる。
【００３２】
上記のようにサブビットラインＳＢＬはサブビットライン活性化スイッチ信号ＳＢＳＷの活性化でビットラインに接続される一方、サブビットラインプルダウン信号ＳＢＰＤの信号が活性化すると、サブビットラインＳＢＬのレベルをＶｓｓにプルダウンさせる。
【００３３】
次に本発明実施形態による強誘電体スプリットセルアレイの参照セルアレイブロック及び単位セルの構成について説明する。
【００３４】
図６は本発明による参照セルアレイブロックの構成図で、図７は本発明の第１実施形態によるＳＷＬセルの構成図である。
【００３５】
まず、参照セルアレイブロックは、一つのセルブロック６１内で一方向に配置されている複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，．．．，ＢＬｎにそれぞれが接続されているＮＭＯＳトランジスタＴ１−１，Ｔ１−２，Ｔ１−３，．．．，Ｔ１−ｎからなるスイッチングブロックを備えている。これらのトランジスタのベースはビットラインに直交するように配置されている１本の参照ワードラインＲＥＦ＿Ｗ／Ｌ６３に共通に接続されているとともに他方の端子はストレージノードＳＮに共通に接続されている。さらに参照セルアレイブロックは参照ワードラインＲＥＦ＿Ｗ／Ｌと同じ方向に形成された参照プレートラインＲＥＦ＿Ｐ／Ｌ６２を備えている。この参照プレートラインとストレージノードＳＮとの間には互いに並列に接続されるように構成された複数の参照キャパシタＦＣ１，ＦＣ２，ＦＣ３，．．．，ＦＣｎが接続されている。参照セルアレイブロックは、さらに、ゲートに参照セル等化制御信号ＲＥＦ＿ＥＱが印加され、一方の電極は接地端子ＧＮＤに、他方の電極はストレージノードＳＮに連結されるＮＭＯＳトランジスタで構成されるレベル初期化部６４を備えている。
【００３６】
次に、本発明の第１実施形態による強誘電体スプリットセルアレイの単位セルについて説明するが、ここで言う単位セルとは素子製造上一つのまとまったものであることを意味し、記憶単位を意味しているわけではない。記憶は従来同様一つのトランジスタと一つのキャパシタによって行われる。
【００３７】
単位セルは第１ビットラインＢＬ１に接続される第１トランジスタＴ１と第１強誘電体キャパシタＦＣ１及び第２ビットラインＢＬ２に接続される第２トランジスタＴ２と第２強誘電体キャパシタＦＣ２で構成されている。なお、上記ビットラインは図５の例ではサブビットラインである。本単位セルを構成させる場合には、従来のワードラインとプレートラインの代わりに、図示のように互いに一定の間隔を保って配置された第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２を用いる。第１トランジスタＴ１はゲートをこの第１スプリットワードラインＳＷＬ１に接続すると共に一方の電極をビットラインＢＬ１に他方を第１強誘電体キャパシタＦＣ１に接続している。また、第１強誘電体キャパシタＦＣ１の他方の電極は第２スプリットワードラインＳＷＬ２に接続されている。これに対して、第２トランジスタＴ２はそのゲートを第２スプリットワードラインＳＷＬ２に接続し、そのソース、ドレインを第２ビットラインＢＬ２と第２強誘電体キャパシタＦＣ２との間に接続している。そして、第２強誘電体キャパシタの他方の電極を第１スプリットワードラインＳＷＬ１に接続している。
【００３８】
さらに、本発明の第２実施形態による強誘電体スプリットセルアレイを図８〜図９に基づいて以下に説明する。
【００３９】
図８は本発明の第２実施形態による強誘電体スプリットセルアレイの構成の概略図で、図９は本発明の第２実施形態による強誘電体スプリットセルアレイの詳細構成図である。
【００４０】
本第２実施形態においては、図８に示すように、サブセルアレイブロックを二分して、中央にスプリットワードラインドライバＳＷＬＤを配置してある。セルアレイは、上部（トップ）セルアレイブロック８３と下部（ボトム）セルアレイブロック８８とから構成されているが、それぞれがスプリットワードラインドライバＳＷＬＤで二分されている。上部セルアレイブロック８３と下部セルアレイブロック８８の間には先の実施形態と同様にセンスアンプ８５が各ビットライン当たり一つずつ連結して共有される。
同様に、ビットラインの先端にはカラムスイッチブロック８１，８６が連結され、データバス（io＜ｍ＞，．．．．，io＜ｎ＞）と連結される。
【００４１】
上部セルアレイブロック８３及び下部セルアレイブロック８８の各々のデータバス（io＜ｍ＞，．．．．，io＜ｎ＞）は、全体のセルアレイブロックの一方の端部に位置したメイン増幅器（図示せず）に連結される。
【００４２】
上部セルアレイブロック８３及び下部セルアレイブロック８８のそれぞれのブロックにそれぞれ複数のサブセルアレイブロックを含む。上部セルアレイブロック８３には、中央にスプリットワードラインドライバＳＷＬＤ９０ａが構成され、スプリットワードラインドライバ９０ａを中心に左右両側に多数のサブセルアレイブロック８４ａとサブセルアレイブロック８４ｂが構成されている配置となっている。すなわち、上部セルアレイブロック８３が左セルアレイブロック８３Ｌと右セルアレイブロック８３Ｒとに分けられている。
【００４３】
同様に、下部セルアレイブロック８８も、中央にスプリットワードラインドライバ９０ｂが構成され、スプリットワードラインドライバ９０ｂを中心に左右両側に複数のサブセルアレイブロック８９ａとサブセルアレイブロック８９ｂが構成される。すなわち、下部セルアレイブロック８８も左セルアレイブロック８８Ｌと右セルアレイブロック８８Ｒとに分けられている。
【００４４】
この第２実施形態の場合、参照セルアレイブロック８２ａ，８２ｂ、８７ａ，８７ｂは、図示のように、左右及び上下それぞれに分けられたブロック８３Ｌ、８３Ｒ、８８Ｌ、８８Ｒごとに配置される。すなわち、参照セルアレイブロック８２ａが上左セルアレイブロック８３Ｌのサブセルブロック８４ａに対応し、参照セルアレイブロック８２ｂが上右セルアレイブロック８３Ｒのサブセルブロック８４ｂに対応し、参照セルアレイブロック８７ａが下左セルアレイブロック８８Ｌのサブセルアレイブロック８９ａに対応し、参照セルアレイブロック８７ｂが下右セルアレイブロック８８Ｒのサブセルブロック８９ｂに対応している。
【００４５】
参照セルアレイブロック８２ａ，８２ｂは、上部セルアレイブロック８３とそのブロック８３のビットラインに接続されたカラムスイッチブロック８１との間に構成され、参照セルアレイブロック８７ａ，８７ｂは、下部セルアレイブロック８８と、そのブロック８８に対応するカラムスイッチブロック８６との間に構成される。図示のように、いずれも左右のセルアレイブロックに対応させて配置している。
参照セルアレイブロック自体は、上記図６における構成と同様である。
【００４６】
左右に分けて構成されたサブセルアレイブロックを含むセルアレイブロックの詳細な構成は次の通りである。
【００４７】
基本的には図５の例の場合と大きく異ならないが、本実施形態の場合、セルアレイブロックとサブセルアレイブロックを左右に分離した構成としたために、それらを分ける箇所、すなわち中央部にスプリットワードラインドライバ９３が通っている。そのため、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２がスプリットワードラインドライバ９３からそれぞれ左右に延びている。中央に配置されたドライバ９３の左右それぞれは図５と同じ構成である。そのため同じ参照符号を付して個々の説明を省略する。
【００４８】
本発明の第２実施形態による強誘電体スプリットセルアレイの単位セルは第１実施形態のそれと同じである。
【００４９】
かかる本発明の第１，２実施形態による強誘電体スプリットセルアレイの駆動について以下に説明する。
【００５０】
図１０は本発明の第１，２実施形態による強誘電体スプリットセルアレイの動作タイミング図である。
まず、参照発生タイミング動作は次の通りである。
【００５１】
前のサイクルが終わった後、ＲＥＦ＿ＥＱはハイ状態のままであるので、参照キャパシタは放電の状態となっている。
Ａ区間で
参照キャパシタに電荷を充電するために、ＲＥＦ＿ＰＬがローレベルに遷移される。ＲＥＦ＿ＥＱはハイ状態を維持し続ける。本実施形態の参照キャパシタは図１のａの電荷を利用する。
【００５２】
Ｂ区間ではビットラインＢＬに参照レベルを発生させる。すなわち、Ａ区間で参照強誘電体キャパシタに格納されていた電荷を再び放電させるために、ＲＥＦ＿ＥＱをローレベルとして、レベル初期化部６４のトランジスタをオフとさせる。ＲＥＦ＿ＷＬをハイに活性化させ、ＲＥＦ＿ＰＬはハイに遷移させる。
従って、ビットラインＢＬに参照レベルが発生する。Ｃ区間の後にはＲＥＦ＿ＥＱを再びハイに遷移させ、参照レベルを再びローにリセットさせる。
【００５３】
以下、ＳＷＬセルアレイの動作を説明する。
【００５４】
読取りサイクルに入る前はビットラインプリチャージ区間であるので、サブビットライン活性化スイッチ信号ＳＢＳＷ信号がローと不活性化状態にあり、ビットラインＢＬとサブビットラインＳＢＬとは互いに分離した状態である。さらに、サブビットラインプルダウンＳＢＰＤ信号がハイであることにより、サブビットラインＳＢＬはローにプリチャージされている。
また、ビットラインＢＬは別にローにプリチャージさせる。
【００５５】
Ａ区間でサブビットラインプルダウン信号ＳＢＰＤをローに不活性化させる。この区間はアドレスをデコードする区間である。
第１スプリットワードライン印加信号ＳＷＬ１がＢ，Ｃ，Ｄ，Ｅ区間でハイに活性化され、特に、Ｅ区間では外部の供給電圧Ｖｃｃより高い（Ｖｃｃ＋αＶｔｎ）電圧を発生させる。ここで、αは１．５より大きい値である。
【００５６】
そして、第２スプリットワードライン印加信号ＳＷＬ２はＢ，Ｃ，Ｄ区間とＦ区間でハイに活性化され、他の区間ではローに不活性化される。
【００５７】
Ｆ区間では外部の供給電圧Ｖｃｃより高いＶｃｃ＋αＶｔｎ電圧を発生させる。
従って、第１スプリットワードライン印加信号ＳＷＬ１は単一パルスの波形となり、第２スプリットワードライン印加信号ＳＷＬ２はダブルパルスの波形となる。サブビットライン活性化スイッチ信号ＳＢＳＷもまたダブルパルスの波形を有する。
【００５８】
サブビットライン活性化スイッチ信号ＳＢＳＷがＢ区間で最初にハイレベルになると、セルデータ値がサブビットラインＳＢＬを介してビットラインＢＬに印加される。
【００５９】
Ｃ，Ｄ区間ではローに不活性化させ、サブビットラインＳＢＬとビットラインＢＬの信号の流れを遮断する。
【００６０】
Ｅ，Ｆ区間ではＳＢＳＷ信号をハイに再び活性化させる。この二番目のパルスはＶｃｃより高いＶｃｃ＋αＶｔｎ電圧である。ここで、αは１．５より大きい値である。
サブビットライン活性化スイッチ信号ＳＢＳＷは、一番目のパルスがセルデータをビットラインに載せるためのパルスであり、二番目のパルスは一番目のパルスで破壊された、或いは、新たに書き込みするロジック「１」、すなわち、ハイデータを復旧するか再び書き込みする過程である。
【００６１】
Ｅ区間では、第１強誘電体キャパシタＦＣ１にハイデータを復旧するか再び書き込み、Ｆ区間では、第２強誘電体メモリＦＣ２にハイデータを復旧するか再び書き込みする。
【００６２】
そして、ロジック「０」、すなわち、ローデータを書き直すためには、サブビットラインプルダウン信号ＳＢＰＤを用いる。
すなわち、ビットラインのローデータを用いてセンスアンプの動作終了後に再びデータを書き込むのではなく、サブビットラインプルダウン信号ＳＢＰＤを用いてセルのローデータを直接書き込む。
【００６３】
従って、本発明のデータ記入方式では、センスアンプの動作と関係なく、独立的にローデータの記入が行われる。これはセンスアンプの動作中にもデータの記入が行われることを意味する。
従って、センスアンプの増幅後に続けられるローデータの補強に必要な時間を除去して、セル動作時間及びサイクルタイムを減らすことができる。
【００６４】
具体的には、ローデータはサブビットラインプルダウン信号ＳＢＰＤにより補強され、ハイデータのみビットラインＢＬから再び記入する。
このとき、選択されていないサブセルアレイブロックのサブビットライン活性化スイッチ信号ＳＢＳＷはローに不活性化され、サブビットラインプルダウン信号ＳＢＰＤをハイにして、サブビットラインをローに維持する。
【００６５】
一方、センスアンプ活性化信号ＳＥＮはＣ，Ｄ，Ｅ，Ｆ区間でハイに活性化され、ビットラインセンシングデータを増幅させる。
このように増幅したハイデータはＥ，Ｆ区間で再び再格納される。
そして、増幅の完了した時点で、カラム選択信号のＣ／ＳをＤ区間でハイに活性化すると、増幅したビットラインデータがセルアレイの外部のデータバスに乗せられる。
【００６６】
一方、書き込みモードでは、外部のデータバスのデータがビットラインのデータを強制的に変えるので、Ｅ，Ｆ区間では新たなハイデータを記入する。
【００６７】
以下、本発明の第３実施形態による強誘電体メモリの構成及びその駆動方法について説明する。
【００６８】
図１１は本発明の第３実施形態による強誘電体メモリの詳細構成図である。
本発明の第３実施形態による強誘電体メモリにおいて、基本的なセルアレイの構成は図４に示す通りで、参照セルアレイブロックは図６に示す通りである。
本実施形態は、スプリットワードラインＳＷＬを使用する構造ではなく、セルプレートラインＰ／Ｌを使用する図２に示す単位セルを採択している。
【００６９】
上記した第３実施形態の強誘電体メモリは、一方向に平行に配置された複数のメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞と、各々のサブセルアレイ１２１内にあってメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞と同じ方向に形成されるサブビットラインＳＢＬと、各々のサブセルアレイ１２１内でメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞やサブビットラインＳＢＬに直交する方向に形成されるワードライン／プレートライン対（Ｗ／Ｌ＜０＞，Ｐ／Ｌ＜０＞），．．．，（Ｗ／Ｌ＜ｎ＞，Ｐ／Ｌ＜ｎ＞）と、ビットラインと直交する方向に多数並べられたサブセルアレイ１２１に沿って形成されるＳＢＰＤ印加ライン、ＳＢＳＷ印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０＞），．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）と、各々のＳＢＰＤ印加ライン、ＳＢＳＷ印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０＞），．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）と各々のサブセルアレイ１２１との間にサブセルアレイ１２１に対応して構成され、ＳＢＰＤ信号及びＳＢＳＷ信号をスイッチングする複数のスイッチング制御ブロック１２２とを備えている。
【００７０】
ここで、スイッチング制御ブロック１２２は、互いに直列に連結された第１，２スイッチングトランジスタ１２２ａ，１２２ｂをそれぞれ含む。第１スイッチングトランジスタ１２２ａはゲートがＳＢＰＤ印加ラインに連結され、一方の電極がＶＳＳ端子に連結されており、第２スイッチングトランジスタ１２２ｂはゲートがＳＢＳＷ印加ラインに連結され、一方の電極はメインビットラインに連結されている。
そして、第１，２スイッチングトランジスタ１２２ａ，１２２ｂが共通に連結される端子がサブビットラインＳＢＬに連結される。
【００７１】
各々のメインビットラインＢＬ＜０＞，．．，ＢＬ＜ｎ＞は、複数のサブビットラインＳＢＬの中から選択的に一回の動作時に１本のサブビットラインＳＢＬを連結できるように構成されている。
すなわち、複数のサブビットラインＳＢＬの何れか一つを選択するためのサブビットライン活性化スイッチ信号ＳＢＳＷのうち一つのみを活性化させて、サブビットラインＳＢＬを選択する。これにより、ビットラインＢ／Ｌにかかるロードを一つのサブビットラインロードの水準に減らすことができる。
【００７２】
ここで、単位セルの構成は図２に示す通りである。
【００７３】
かかる本発明の第３実施形態による強誘電体メモリの駆動について以下に説明する。
【００７４】
図１２は本発明の第３実施形態による強誘電体メモリの動作タイミング図である。まず、参照発生タイミング動作は次の通りである。
【００７５】
サイクルが開始する前は参照キャパシタが放電状態となるようにＲＥＦ＿ＰＬとＲＥＦ＿ＥＱがハイ状態となる。
Ａ区間では参照キャパシタに電荷を充電するために、ＲＥＦ＿ＰＬはローパルスの波形を生成し、ＲＥＦ＿ＥＱはハイ状態を維持し続ける。
【００７６】
Ｂ区間ではビットラインＢＬに参照レベルを発生させる。すなわち、Ａ区間で参照強誘電体キャパシタに格納された電荷を再び放電させるために、ＲＥＦ＿ＥＱはローパルスに不活性化させ、ＲＥＦ＿ＷＬはハイパルスに活性化させ、ＲＥＦ＿ＰＬはハイに遷移させる。
従って、ビットラインＢＬに参照レベルが発生する。再びＣ区間の後にはＲＥＦ＿ＥＱをハイに遷移させ、参照レベルを再びローにリセットさせる。
【００７７】
以下、ＳＷＬセルアレイの動作を説明する。
【００７８】
サイクルが開始する前はビットラインプリチャージ区間で、サブビットライン活性化スイッチ信号ＳＢＳＷがローに不活性化され、ビットラインＢＬとサブビットラインＳＢＬとは互いに分離した状態となる。サブビットラインプルダウンＳＢＰＤ信号がハイとなることにより、サブビットラインＳＢＬはローにプリチャージされる。
また、ビットラインＢＬは別にローにプリチャージさせる。
【００７９】
Ａ区間ではサブビットラインプルダウン信号ＳＢＰＤをローに不活性化させる。この区間はアドレスをデコードする区間である。
ワードライン印加信号ＷＬはＢ，Ｃ，Ｄ，Ｅ区間でハイに活性化され、特に、Ｅ区間では外部の供給電圧Ｖｃｃより高い（Ｖｃｃ＋αＶｔｎ）の電圧を発生させる。ここで、αは１．５より大きい値である。
【００８０】
そして、プレートライン印加信号ＰＬは、Ｂ，Ｃ，Ｄ区間でハイに活性化され、他の区間ではローに不活性化される。
【００８１】
従って、ワードライン印加信号ＷＬとプレートライン印加信号ＰＬは単一パルスの波形となり、サブビットライン活性化スイッチ信号ＳＢＳＷはダブルパルスの波形を有する。
【００８２】
サブビットライン活性化スイッチ信号ＳＢＳＷはＢ区間で最初にハイレベルとなり、セルデータ値がサブビットラインＳＢＬを介してビットラインＢＬに印加される。Ｃ，Ｄ区間ではローに不活性化させ、サブビットラインＳＢＬとビットラインＢＬの信号の流れを遮断する。Ｅ，Ｆ区間ではＳＢＳＷ信号をハイに再び活性化させる。そして、二番目のパルスはＶｃｃより高いＶｃｃ＋αＶｔｎ電圧を発生させる。ここで、αは１．５より大きい値である。
【００８３】
このようなサブビットライン活性化スイッチ信号ＳＢＳＷで、一番目のパルスはセルデータをビットラインに載せるためのパルスであり、二番目のパルスは一番目のパルスで破壊された、或いは、新たに書き込みするロジック「１」、すなわち、ハイデータを復旧するか再び書き込みする過程である。
【００８４】
そして、ロジック「０」、すなわち、ローデータを書き直すためには、サブビットラインプルダウン信号ＳＢＰＤを用いる。
すなわち、ビットラインのローデータを用いてセンスアンプの動作終了後に再びデータを書き込むのではなく、サブビットラインプルダウン信号ＳＢＰＤを用いてセルにローデータを書き込む。
【００８５】
従って、本発明のデータ記入方式では、センスアンプの動作と関係なく、独立的にローデータの記入が行われる。これはセンスアンプの動作中にもデータの記入が行われることを意味する。
従って、センスアンプの増幅後に続けられるローデータの補強に必要な時間を除去して、セル動作時間及びサイクルタイムを減らすことができる。
【００８６】
すなわち具体的には、ローデータはサブビットラインプルダウン信号ＳＢＰＤにより補強され、ハイデータのみビットラインＢＬによって再び記入する。
【００８７】
ローデータの補強方法としては、ＳＢＰＤ信号をＣ，Ｄ区間でハイにして、サブビットラインをローに強制的にプルダウンさせるようにしている。このとき、ＷＬ，ＰＬ信号はハイに活性化されている状態であるので、このローレベルによってセルにローデータが再び記入される。
【００８８】
そして、選択されていないサブセルアレイブロックのサブビットライン活性化スイッチ信号ＳＢＳＷはローに不活性化され、サブビットラインプルダウン信号ＳＢＰＤはハイにしてサブビットラインをローに維持させる。
【００８９】
一方、センスアンプ活性化信号ＳＥＮはＣ，Ｄ，Ｅ区間でハイに活性化され、ビットラインセンシングデータを増幅させる。
このように増幅したハイデータはＥ区間で再び再格納される。
そして、増幅の完了した時点で、カラム選択信号のＣ／ＳをＤ区間でハイに活性化すると、増幅したビットラインデータがセルアレイの外部のデータバスに乗せられる。
【００９０】
一方、書き込みモードでは、外部のデータバスのデータがビットラインのデータを強制的に変えるので、Ｅ区間では新たなハイデータを記入する。
【００９１】
【発明の効果】
以上説明した本発明による強誘電体スプリットセルアレイ及びその駆動方法は次のような効果がある。
【００９２】
セルアレイをサブセルアレイに分離し、それぞれのサブセルアレイで独立して動作させるようにしたので、ビットライン抵抗及びビットラインキャパシタンスを減少させることができ、デザインルールの縮小に関係なく、セルアレイ構成及び周辺回路の構成を効率よく行うことができ、素子の特性を向上させることができる。
また、サブビットラインプルダウン信号ＳＢＰＤを用いてセルのローデータを記入するので、センスアンプの動作と関係なく、独立にローデータの書き込みを行うことができる。
これは、センスアンプの動作中にもデータの記入が行われることを意味し、センスアンプの増幅後に続けられるローデータの補強に必要な時間を除去して、セル動作時間及びサイクル時間を減らすことができる。
【図面の簡単な説明】
【図１】  一般的な強誘電体のヒステリシスループ特性図。
【図２】一般的な強誘電体メモリのメインメモリセル構成図。
【図３】強誘電体メモリ装置におけるデータの書き込み動作を示すタイミング図（ａ）とデータの読み出し動作を示すタイミング図（ｂ）。
【図４】本発明の第１実施形態による強誘電体スプリットセルアレイの構成図。
【図５】本発明の第１実施形態による強誘電体スプリットセルアレイの詳細構成図。
【図６】本発明による参照セルアレイブロックの構成図。
【図７】本発明の第１実施形態によるＳＷＬセルの構成図。
【図８】本発明の第２実施形態による強誘電体スプリットセルアレイの構成図。
【図９】本発明の第２実施形態による強誘電体スプリットセルアレイの詳細構成図。
【図１０】本発明の第１，２実施形態による強誘電体スプリットセルアレイの動作タイミング図。
【図１１】本発明の第３実施形態による強誘電体メモリの詳細構成図。
【図１２】本発明の第３実施形態による強誘電体メモリの動作タイミング図。
【符号の説明】
４１，４６：カラムスイッチブロック
４２，２７：参照セルアレイブロック
４３：上部セルアレイブロック
４４，４９：サブセルアレイブロック
４５：センスアンプ
４８：下部セルアレイブロック
【図１】
0004008766.tif 000002
【図２】
0004008766.tif 000003
【図３】
0004008766.tif 000004
【図４】
0004008766.tif 000005
【図５】
0004008766.tif 000006
【図６】
0004008766.tif 000007
【図７】
0004008766.tif 000008
【図８】
0004008766.tif 000009
【図９】
0004008766.tif 000010
【図１０】
0004008766.tif 000011
【図１１】
0004008766.tif 000012
【図１２】
0004008766.tif 000013