(57)【特許請求の範囲】
【請求項１】
検知領域の周囲にシリコン酸化物外枠を有するＣＭＯＳ検知構造であって、
基板と、
前記基板において、前記検知領域を形成する、ｎ−領域、および、ｎ−領域の内部にあるｎ＋領域と、
前記ｎ−領域の端部と接触する前記基板における誘電体材料により形成された分離領域と、
前記分離領域の下方に配されるフィールド注入領域と、
前記ｎ−領域、前記分離領域の一部、および前記ｎ＋領域の一部の上方のシリコン酸化物外枠と
を備えることを特徴とするＣＭＯＳ検知構造。
【請求項２】
前記分離領域を形成する物質がシリコン酸化物を有することを特徴とする請求項１記載のＣＭＯＳ検知構造。
【請求項３】
前記フィールド注入領域がｐ型イオン注入領域を有することを特徴とする請求項１記載のＣＭＯＳ検知構造。
【請求項４】
シリコン酸化物外枠を有するＣＭＯＳ検知構造の形成方法であって、
デバイス領域、複数の誘電体の分離領域、およびＣＭＯＳ検知領域を有する基板を提供し、前記分離領域の一方の側が前記デバイス領域と接触し、前記分離領域の他方の側が前記ＣＭＯＳ検知領域と接触し、フィールド注入領域が各分離領域の下方に存在し、前記シリコン酸化物外枠が、前記分離領域及び前記ＣＭＯＳ検知領域の端接合部の上方に存在し、
前記ＣＭＯＳ検知領域にイオンを注入するためにｎ＋  注入工程及びｎ−注入工程を行うことを特徴とする工程を有するＣＭＯＳ検知構造の形成方法。
【請求項５】
前記分離領域を形成するための物質がシリコン酸化物を含むことを特徴とする請求項４記載の形成方法。
【請求項６】
前記分離領域の下方の前記フィールド注入領域を形成する工程が、ｐ型イオンを前記基板に注入することを含むことを特徴とする請求項４記載の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ検知（ｓｅｎｓｅ）構造に関する。更に、本発明は、端接合漏れ及び表面漏れを減少させるために、検知領域周辺にシリコン酸化物外枠を有するＣＭＯＳ検知構造に関する。
【０００２】
【従来の技術】
図１は、従来のＣＭＯＳ検知構造の概略断側面図である。図１に示すように、ＣＭＯＳ検知構造は、基板１０、ｎ＋領域１２、ｎ−領域１４、分離領域１６、そしてフィールド注入領域１８を含む。基板１０は、例えば、ｐ型基板（もしくはｐウェル）であってもよい。ｎ＋領域１２及びｎ−領域１４は、異なる濃度で同一イオンを基盤１０に注入することによって形成される。ｎ＋領域内部のイオン濃度は、ｎ−領域内部のイオン濃度より高い。ｎ＋領域１２及びｎ−領域１４はともに検知領域においてダイオードを形成する。検知領域の各側面のフィールド注入領域１８及び分離領域１６は、デバイス領域（図示せず）を分離するために使用される。
【０００３】
エッチングは、デバイス領域においてポリシリコンゲートもしくはスペーサを形成する工程において行われるので、検知領域の端（エッジ）部付近の空乏領域２２がエッチングされ、表面損傷をもたらす。結果として、大きな暗電流が、検知領域の表面に生成される。この暗電流は、表面漏れと呼ばれる。過度の表面漏れは、結果として、劣悪な像質を生じさせる。
【０００４】
【発明が解決しようとする課題】
従って、本発明の一つの目的は、検知領域の周囲にシリコン酸化物外枠を有するＣＭＯＳ検知構造を提供することである。
【０００５】
【課題を解決するための手段】
シリコン酸化物外枠は、もれ電流を減少するようスペーサエッチングもしくはポリシリコンエッチングが行われるとき、検知領域の縁部付近の空乏領域の損傷をも防止するための保護膜として作用する。
【０００６】
上記及びその他の効果を達成するために、さらに本発明の目的に関連して、以下に具体的に記載され、さらに広義に記載されているように、本発明は、検知領域の周囲のシリコン酸化物外枠を有するＣＭＯＳ構造を提供する。ＣＭＯＳ検知構造は、基板、ｎ−領域、ｎ＋領域、分離領域、フィールド注入領域、そしてシリコン酸化物外枠を有する。ｎ−領域は基板中に形成され、さらにｎ＋領域は、ｎ−領域内部に形成される。分離領域は、ｎ−領域の端部に隣接する基板に形成される。フィールド注入領域は、分離領域の下方に形成される。シリコン酸化物外枠は、ｎ−領域と、分離領域の一部およびｎ＋領域の一部の上方に形成される。
【０００７】
基板は、ｐ型基板であってよい。ｎ＋領域及びｎ−領域は、ダイオード構造を形成する。分離領域は、シリコン酸化物を用いて形成される。フィールド注入領域は、ｐ型イオンを注入することによって形成される。さらに、シリコン酸化物外枠はｎ−領域の上方と、分離領域の一部およびｎ＋領域の一部の上方に形成される。従って、外枠は、エッチング処理して電流漏れを低減することにより生じる損傷に対して検知領域の空乏領域を保護することを可能とする。
【０００８】
本発明は、さらに検知領域の周囲のシリコン酸化物外枠を有するＣＭＯＳ検知構造の形成方法を提供する。先ず、デバイス領域、複数の分離領域、そしてＣＭＯＳ検知領域を有する基板が供給される。分離領域の一方の側は、デバイス領域と接触し、一方、分離領域の他方の側はＣＭＯＳ検知領域と接触する。各分離領域の下方には、フィールド注入領域が存在する。シリコン酸化物外枠は、分離領域およびＣＭＯＳ検知領域の端部接合部の上方に形成される。最終的に、ｎ＋及びｎ−注入工程が連続して行われ、ＣＭＯＳ検知領域にイオンが注入される。
【０００９】
基板は、ｐ型基板であってよい。ｎ＋領域及びｎ−領域は、ダイオード構造を形成する。分離領域は、シリコン酸化物を用いて形成される。フィールド注入領域は、ｐ型イオンを注入することによって形成される。
【００１０】
本発明において、シリコン酸化物外枠は、ｎ＋及びｎ−注入工程の前に形成されるため、ｎ＋／ｎ−フィールド注入領域間の分離距離は増大する。従って、端接合漏れは減少する。
【００１１】
前述の一般説明及び以下の詳細な説明は、代表例であり、特許請求された発明の更なる説明を提供するために意図されている。
【００１２】
【発明の実施の形態】
本発明をより詳細に説術するために、添付の図面に従ってこれを説明する。
【００１３】
本発明の実施例を、添付の図面の内容を参照して、詳細に説明する。可能な個所すべてにおいて、同一もしくは同様の記載及び図面に同一の参照番号を付与する。
【００１４】
図２（ａ）は、本発明の実施例におけるシリコン酸化物外枠を有するＣＭＯＳ検知（ｓｅｎｓｅ）構造を示す概略断面図である。図２（ｂ）は、図２（ａ）において示されたＣＭＯＳ検知構造の概略平面図である。
【００１５】
図２（ａ）において示されるように、ＣＭＯＳ検知構造は、基板３０、ｎ＋領域 ３２、ｎ−領域 ３４、分離領域３６、フィールド注入領域３８、そしてシリコン酸化外枠４２を有する。基板３０は、ｐ型基板もしくは例えば基板上のｐウェルであってよい。ｎ＋領域 ３２及びｎ−領域 ３４ は、基板３０の内部に形成され、ｎ＋領域 ３２ は、完全にｎ−領域 ３４ の内部に形成される。同一型のイオンがｎ＋領域 ３２及びｎ−領域 ３４ に注入されるが、注入されたｎ＋領域 ３２及びｎ−領域 ３４でのイオン濃度は、異なる。
【００１６】
一般に、ｎ＋領域のイオン濃度はｎ−領域のイオン濃度より大きい。イオン濃度の違いにより、ｎ＋領域 ３２及びｎ−領域 ３４は、ともに検知構造のダイオードを形成する。分離領域３６及びフィールド注入領域３８は、別個のデバイス領域を分離するための構造である。
【００１７】
分離領域３６は、基板３０の上に形成されたシリコン酸化物層である。分離領域３６は、ｎ−領域 ３４の端部と接触する。フィールド注入領域３８は、分離領域３６の下方に存在し、ｐ型イオン注入によって形成される。シリコン酸化物外枠４２は、ｎ−領域 ３４の端部全体、分離領域３６の一部、およびｎ＋領域 ３２の一部の上方に形成される。図２（ｂ）に示されているように、中央部４４は、ｎ−領域 ３４及びｎ＋領域 ３２の検知領域であり、外枠４６は、シリコン酸化物外枠４２によって覆われた領域である。
【００１８】
図３（ａ）乃至４（ｃ）は、本発明のＣＭＯＳ検知構造を製造するための手順を示す概略断面図である。
【００１９】
図３（ａ）において示されているように、デバイス領域５２、複数の分離領域５４、そしてＣＭＯＳ検知領域５６を有するｐウェル５０の基板が提供される。分離領域５４の一方の側は、デバイス領域５２と接し、分離領域５４の他方の側はＣＭＯＳ検知領域５６と接する。分離領域５４の下方には、フィールド注入領域５８が存在する。スペーサの形成の準備として、シリコン酸化物層６０が、デバイス領域５２におけるソース／ドレイン注入のあと、ＡＰＣＶＤもしくはＰＥＣＶＤによって形成される。
【００２０】
図３（ｂ）において示されているように、パターンを形成されたフォトレジスト層６２が、（分離領域の一部も同様に覆うように）検知領域５６の端部の周囲に形成される。その場所は、シリコン酸化物外枠用に望ましい位置である。図３（ｃ）に示されているように、スペーサエッチングが施される。従って、スペーサ６４は、デバイス領域５２に形成され、シリコン酸化物枠６６は、分離領域５４とＣＭＯＳ検知領域５６との間の接合領域の上方に形成される。図４（ａ）に示されているように、ソース／ドレイン注入工程が、デバイス領域５２におけるデバイス構造６８の周辺デバイス構造を形成するように実行される。イオン注入工程の前段階として、図４（ｂ）に示されているように、検知領域以外の領域（例えば、デバイス領域５２及び分離領域５４）の上方にフォトレジスト層７０を形成することによって、検知領域に開口が形成される。イオン注入工程は、図４（ｃ）において示されているように、ティルト角度をつけて検知領域にイオンを注入することによって実行される。例えば、ｎ＋注入工程及びｎ−注入工程は、ｎ＋領域７２及びｎ−領域７４を形成するために連続して実行される。領域７２及び７４は、一体でＣＭＯＳセンサのセンサダイオードを形成する。
【００２１】
本発明において、シリコン酸化物外枠は、スペーサエッチングを施す前に、検知領域と分離領域との間の接合領域を覆うように形成される。従って、エッチングによるセンサダイオードの損傷影響が最少化され、さらに表面漏れが大きく縮減される。
【００２２】
さらに、ｎ＋領域及びｎ−領域を形成するように、検知領域にティルト角度をつけたイオン注入工程を実行する前に、シリコン酸化物外枠が形成されるので、センサダイオードの接合面が表面により近接する。そのために、ｎ＋／ｎ−領域注入領域の接合面間の距離が増大し、さらに接合部からの電流漏れを減少させる。
【００２３】
本発明の構造が本発明の範囲及び精神から離れることなく、多様な改良及び変形等を可能にすることは、当業者にとって容易である。前述の観点において、もし本発明の改良及び変形が、下記請求項及びそれらの同等物の範囲内であれば、本発明は、本発明の改良及び変形を意図する。
【００２４】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
【００２５】
本発明のＣＭＯＳ検知構造によれば、シリコン酸化物外枠は、ｎ＋及びｎ−注入の処理前に形成され、ｎ＋／ｎ−フィールド注入領域関の分離距離は増大すると供に端接合漏れが減少する。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ検知構造の概略断側面図である。
【図２】本発明の実施例に係るシリコン酸化物外枠を有するＣＭＯＳ検知構造を示す概略断面図である。
【図３】本発明のＣＭＯＳ検知構造を製造するための工程の手順を示す概略断面図である。
【図４】本発明のＣＭＯＳ検知構造を製造するための工程の手順を示す概略断面図である。
【符号の説明】
３０  .... 基板
３２  .... ｎ＋領域
３４  .... ｎ−領域
３６  .... 分離領域
３８  .... フィールド注入領域
４２  ....シリコン酸化外側領域
【図１】
0004020235.tif 000002
【図２】
0004020235.tif 000003
【図３】
0004020235.tif 000004
【図４】
0004020235.tif 000005