(57)【特許請求の範囲】
【請求項１】
感知増幅器を含む半導体装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
ノーマルモードで前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記感知増幅器の駆動を制御する基準信号を提供する基準信号発生回路とを備え、
前記基準信号発生回路は、パッケージ状態におけるテストモードでは、前記外部連結パッドを通して入力される前記テスト信号に応答して前記基準信号を提供し、
前記基準信号は、前記感知増幅器にセンシング動作を開始させるセンシングイネーブル信号であることを特徴とする半導体装置。
【請求項２】
前記基準信号発生回路は、テストモードでは、前記テスト信号に応答して活性化され、ノーマルモードでは、所定のノーマルアクティブ信号に応答して活性化される内部駆動信号を前記基準信号として発生する内部駆動信号発生部を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基準信号発生回路は、テストモードであることを示すと共に該テストモードを制御するための制御信号が活性化された時に、前記テスト信号に応答して活性化される予備信号を前記内部駆動信号発生部に提供する予備信号発生部をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
内部回路を含む半導体装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
ノーマルモードで前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記内部回路の駆動を制御する基準信号を提供する基準信号発生回路とを備え、
前記基準信号発生回路は、
パッケージ状態におけるテストモードでは、前記テスト信号に応答して活性化され、ノーマルモードでは、所定のノーマルアクティブ信号に応答して活性化される内部駆動信号を前記基準信号として発生する内部駆動信号発生部と、
テストモードであることを示すと共に該テストモードを制御するための制御信号が活性化された時に、前記テスト信号に応答して活性化される予備信号を前記内部駆動信号発生部に提供する予備信号発生部とを備え、
前記予備信号発生部は、所定の補助テスト信号を受信する内部パッドを備え、
前記予備信号は、テストモードにおいて前記補助テスト信号の活性化に応答することを特徴とする半導体装置。
【請求項５】
前記予備信号発生部は、
前記テスト信号と前記制御信号とを論理演算する第１論理ゲートと、
前記内部パッドによって受信される前記補助テスト信号をバッファリングするバッファ部と、
前記第１論理ゲートの出力信号と前記バッファ部の出力信号とを論理演算する第２論理ゲートと、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記予備信号発生部は、前記内部パッドによって受信される信号がない場合に、前記バッファ部の入力端を所定の電圧にするプリチャージ部をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記内部駆動信号発生部は、
ノーマルモードにおいて前記ノーマルアクティブ信号の活性化に応答するノーマル応答部と、
テストモードにおいて前記予備信号の活性化に応答するテスト応答部と、
前記ノーマル応答部の出力信号と前記テスト応答部の出力信号とを論理和演算する論理ゲートと、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記半導体装置は、テストモードにおいて前記基準信号発生回路をイネーブルする所定の制御信号を提供する制御信号発生部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
内部回路を含む半導体装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
ノーマルモードで前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記内部回路の駆動を制御する基準信号を提供する基準信号発生回路と、
テストモードにおいて前記基準信号発生回路をイネーブルする所定の制御信号を提供する制御信号発生部とを備え、
前記基準信号発生回路は、パッケージ状態におけるテストモードでは、前記外部連結パッドを通して入力される前記テスト信号に応答して前記基準信号を提供し、
前記制御信号発生部は、
テストモードではセンシング制御信号に応答し、ノーマルモードでは一定の電圧に固定される制御応答信号を発生する制御応答部と、
前記制御応答信号をラッチして前記制御信号を提供するラッチ部と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記制御応答部は、
ノーマルモードにおいて活性化するノーマルリセット信号に応答して、前記制御応答信号を一定の電圧に固定するプルアップトランジスタと、
テストモードにおいて活性化するテストリセット信号に応答して、前記センシング制御信号を伝送して前記制御応答信号を発生する伝送ゲートと、
を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
内部電圧を使用する半導体装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
ノーマルモードにおいて前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記内部電圧として使われる基準信号を提供する基準信号発生回路と、
外部電圧印加モードでは前記基準信号発生回路に対する外部電源の供給を遮断し、ノーマルモードでは前記外部電源を前記基準信号発生回路に供給するスイッチング素子とを備え、
パッケージ状態における外部電圧印加モードでは前記外部連結パッドを通して印加される前記テスト信号が前記基準信号として提供され、
前記基準信号発生回路は、ノーマルモードでは前記基準信号を発生することを特徴とする半導体装置。
【請求項１２】
前記半導体装置は、パッケージ状態における外部電圧印加モードでは前記外部連結パッドと前記基準信号発生回路とを電気的に連結し、ノーマルモードでは前記外部連結パッドと前記基準信号発生回路とを電気的に遮断する伝送ゲートをさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記スイッチング素子は、外部電圧印加モードの時にターンオフされるＰＭＯＳトランジスタであることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
感知増幅器を含む半導体装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
第１動作モードにおいて前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記感知増幅器の駆動を制御する基準信号を提供する基準信号発生回路とを備え、
前記基準信号発生回路は、前記第１動作モードでは前記テスト信号に応答せず、第２動作モードでは前記テスト信号に応答して前記基準信号を提供し、
前記基準信号は、前記感知増幅器にセンシング動作を開始させるセンシングイネーブル信号であることを特徴とする半導体装置。
【請求項１５】
前記第１動作モードは、ノーマル動作モードであり、
前記第２動作モードは、テストモードであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
メモリセルのデータが入出力されるビットラインと、前記ビットラインのデータを感知して増幅するビットライン感知増幅器を有する半導体メモリ装置において、
パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、
第１動作モードにおいて前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、
前記ビットライン感知増幅器の駆動を制御するセンシングイネーブル信号を発生する基準信号発生回路とを備え、
前記基準信号発生回路は、前記第１動作モードでは前記テスト信号に応答せず、第２動作モードでは前記テスト信号に応答して前記センシングイネーブル信号を提供することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパッケージ状態で外部ピンに直接引出されるパッドを利用して内部信号または電圧の検証が可能な構造を有する半導体装置及びこれを利用したテスト方法に関する。
【０００２】
【従来の技術】
半導体装置の信頼性を確保するために、半導体装置の製造者らは内部回路に対して多様なテストを実行する。
【０００３】
その代表的な例が、ビットラインセンシング(sensing)テストである。ビットラインセンシングの過程は、DRAMのような半導体メモリ装置の動作には最も重要な動作である。一般のDRAMにおけるビットラインセンシング過程を見れば、概略次の通りである。
【０００４】
ワードラインの活性化によって起こるチャージシェアリング(charge sharing)動作を通して、メモリセルに貯蔵されたデータがビットラインに伝達される。そして、メモリセルのデータが伝達されたビットラインの電圧は、相補ビットラインのプリチャージ電圧に対して、一定の電圧差を有する。ビットラインと相補ビットラインとの間の電圧差は、ビットライン感知増幅器によって増幅されることによって、ロジック“ハイ”またはロジック“ロー”の値を有するようになる。
【０００５】
このような感知増幅器の動作タイミングは、半導体装置の動作タイミングを決定する重要な要素となる。それ故に、半導体装置の動作特性を向上させるためには、感知増幅器の動作タイミングが最適になるように調節することが必要である。
【０００６】
したがって、大部分の半導体メモリ装置は、感知増幅器の動作タイミングを任意に調節できるセンシングテストモードを備える。既存の半導体メモリ装置は、別途の内部パッドを内蔵しており、センシングテストモードでは、内部パッドに対して感知増幅器の駆動を指示するテスト信号を印加する。
【０００７】
そして、半導体メモリ装置に対する他の一つの重要なテスト要素は、内部電圧発生回路が適切に動作しているか否かである。それ故に、内部電圧発生回路に対するテストがテストの初期ステップで実行される。
【０００８】
半導体装置は、多種の内部電圧発生回路を使用する。このような多種の内部電圧発生回路を使用するために、ウェーハ状態の半導体装置は内部パッドを内蔵する。
【０００９】
しかし、半導体装置は、上述した感知増幅器などの内部回路を駆動するための内部パッドや、内部電圧を検証または印加するために使われる内部パッドの全てをパッケージ状態で外部に引き出すことは、外部ピン数の制約等の理由によって非常に困難である。それ故に、既存の半導体装置は、内部回路を制御するために信号を印加するための内部パッドや、内部電圧発生回路の電圧レベルを測定または印加するための内部パッドは、パッケージ状態で外部ピンに引出されることはない。
【００１０】
したがって、半導体装置の動作特性を分析するためには外部から感知増幅器などの駆動を制御し、内部電圧を測定または印加することが極めて重要であるにもかかわらず、既存の半導体装置は、一旦プラスチック等でパッケージされた後には各内部回路の駆動タイミングまたは正確な電圧値を制御できないという問題点を有する。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、パッケージ状態においてチップの外部で容易に内部回路を駆動することができる半導体装置及びテスト方法を提供することにある。
【００１２】
本発明の他の目的は、パッケージ状態のチップの外部から、容易に内部電圧発生回路に対して電圧を印加し、又は検証することが可能な半導体装置及びテスト方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の側面に係る半導体装置は、内部回路を含む半導体装置であって、パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、ノーマルモードにおいて前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、前記内部回路の駆動を制御する基準信号を提供する基準信号発生回路とを備える。前記基準信号発生回路は、パッケージ状態におけるテストモードでは、前記外部連結パッドを通して入力される前記テスト信号に応答して前記基準信号を提供する。
【００１４】
望ましくは、前記基準信号発生回路は、テストモードでは前記テスト信号に応答して活性化され、ノーマルモードでは所定のノーマルアクティブ信号に応答して活性化される内部駆動信号を発生する内部駆動信号発生部を備える。
【００１５】
本発明の第２の側面に係る半導体装置は、内部電圧を使用する半導体装置であって、パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、ノーマルモードにおいて前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、前記内部電圧として使われる基準信号を提供する基準信号発生回路とを備える。前記基準信号発生回路は、パッケージ状態における外部電圧印加モードでは前記外部連結パッドを通して印加される前記テスト信号を前記基準信号として提供し、ノーマルモードでは前記外部連結パッドと電気的に遮断されて自ら前記基準信号を発生する。
【００１６】
望ましくは、前記半導体装置は、パッケージ状態における外部電圧印加モードでは前記外部連結パッドと前記基準信号発生回路とを電気的に連結し、ノーマルモードでは前記外部連結パッドと前記基準信号発生回路とを電気的に遮断する伝送ゲートをさらに備える。
【００１７】
本発明の第３の側面に係る半導体装置のテスト方法は、パッケージ状態における外部ピンと電気的に連結される外部連結パッドと、第1動作モードで前記外部連結パッドを通して入力されるテスト信号に応答して駆動される主信号発生回路と、所定の基準信号を提供する基準信号発生回路とを備える。前記基準信号発生回路は、前記第1動作モードでは前記テスト信号に応答せず、第2動作モードでは前記テスト信号に応答して前記基準信号を提供する。
【００１８】
望ましくは、前記第1動作モードはノーマル動作モードであり、前記第2動作モードはテストモードである。
【００１９】
本発明の第４の側面に係る半導体装置のテスト方法は、パッケージ状態における外部ピンと電気的に連結されてテスト信号を入力する外部連結パッド、テストモードで活性する所定の制御信号によってイネーブルされ前記テスト信号に応答して内部回路の駆動を指示する基準信号を提供する基準信号発生回路を備える半導体装置のテスト方法である。本発明の半導体装置のテスト方法は、A)テストモードにおいて前記制御信号を活性化させるステップと、B)前記制御信号が活性化された後に、前記テスト信号を活性化させるステップと、C)前記テスト信号の活性化にに従って前記基準信号を活性化させるステップと、D)前記基準信号の活性化に従って前記内部回路を駆動するステップとを備える。
【００２０】
望ましくは、前記半導体装置は、データを貯蔵するメモリセル、前記メモリセルのデータを入出力する入出力線、前記入出力線のデータを感知して増幅する感知増幅器を備え、前記D)ステップは、前記感知増幅器を駆動するステップを含む。
【００２１】
本発明の第５の側面に係る半導体装置のテスト方法は、パッケージ状態における外部ピンと電気的に連結される外部連結パッド、内部電圧に使われる基準信号を提供する基準信号発生回路と、所定の制御信号に応答して前記外部パッドと前記基準信号発生回路を電気的に連結する伝送ゲートとを有する半導体装置のテスト方法である。本発明の半導体装置のテスト方法は、A)テストモードにおいて前記制御信号を活性化させるステップと、B)前記制御信号の活性化に従って前記伝送ゲートをターンオンさせるステップと、C)前記外部パッドに所定の電圧を印加するステップと、D)前記外部パッドに印加される前記電圧を内部電圧として提供するステップを備える。
【００２２】
本発明の半導体装置によれば、パッケージ状態においても、外部ピンを通して、例えば、感知増幅器などの駆動を制御すること、内部電圧などを測定すること、または、内部電圧などを印加することができる。したがって、本発明の半導体装置によれば、各種信号や電圧を容易にテストすることができる。
【００２３】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳しく説明する。各図面に対し、同一の参照符号は同一な構成要素であることを示す。
【００２４】
図1は、一般の半導体メモリ装置の構成を示すブロック図である。図1を参照すれば、メモリブロック11は、データを貯蔵する複数個のメモリセル(図示せず)を有し、これらはロー及びカラム方向に２次元的に配置されている。
【００２５】
制御クロック部12は、半導体メモリ装置の外部から入力されるローアドレスストローブ信号/RAS(RowAddress Strobe)、カラムアドレスストローブ信号/CAS(Column Address Strobe)、書き込みイネーブル信号/WE(WriteEnable)の組合わせに基づいて半導体メモリ装置内の回路を制御するための信号を生成する。
【００２６】
ローアドレスバッファ13は、ローアドレッシング区間、すなわち、/RASが活性化される区間で入力されるアドレスA0ないしA(n-1)をバッファリングしてローアドレスRA0ないしRA(n-1)を供給する。
【００２７】
カラムアドレスバッファ14は、カラムアドレッシング区間、すなわち、/CASが活性化される区間で入力されるアドレスA0ないしA(n-1)をバッファリングしてカラムアドレスCA0ないしCA(n-1)を供給する。
【００２８】
ローデコーダ15は、ローアドレスバッファ13から提供されるローアドレスRA0ないしRA(n-1）の情報に従って、メモリブロック11の該当するローを選択する。
【００２９】
カラムデコーダ16は、カラムアドレスバッファ14から提供されるカラムアドレスCA0ないしCA(n-1）の情報に従って、メモリブロック11の該当するカラムを選択する。
【００３０】
即ち、ローデコーダ15とカラムデコーダ16によって、メモリブロック11の該当するメモリセルが選択される。
【００３１】
半導体メモリ装置が書き込みモードである時、すなわち、/RAS、/CAS及び/WEがローに活性化される時、データ入力バッファ17は、入力データDINをバッファリングして半導体メモリ装置の内部に供給する。そして、書き込みモードでは、感知増幅部18の感知増幅器は、入出力線(図示せず)を通して入力される入力データDINを感知増幅して、選択されたメモリセルにデータを貯蔵する。
【００３２】
半導体メモリ装置が読出しモードである時、すなわち、/RAS、/CASがローに活性化され、/WEがハイレベルを維持する時、感知増幅部18の感知増幅器は、選択されたメモリセルのデータを感知増幅して入出力線(図示せず)に伝送する。そして、データ出力バッファ19は、入出力線のデータをバッファリングして半導体メモリ装置の外部に出力する。
【００３３】
内部電圧発生回路20は、外部から供給される電源電圧VCCと接地電圧VSSを受信し、半導体装置の基準電圧VDCを発生する回路である。図１には、一つの内部電圧発生回路20が代表的に示されている。しかし、大部分の半導体装置は、多種の内部電圧を使用するため、複数の内部電圧発生回路を備える。
【００３４】
代表的な内部電圧発生回路は、バックバイアス電圧VBB、昇圧電圧VPPなどのための内部電圧発生回路である。
【００３５】
図2は、図1のメモリブロック11の一つのカラムに対応するビットライン対、感知増幅器及び周辺回路を示す図面であって、ビットラインのセンシングの過程を説明するための図面である。
【００３６】
ローアドレスバッファ13(図1参照)から出力されるローアドレスRA0ないしRA(n-1)に従ってワードラインWLが活性化されると、選択されたワードラインWLに連結されたメモリセルMCのデータがビットラインBLに伝送される。
【００３７】
ここで、相補ビットライン/BLは、所定のプリチャージ電圧VREFに予めプリチャージされる。そして、ビットラインBLに伝送されるデータの電圧は、プリチャージ電圧VREFに対して一定の電圧差を発生する。
【００３８】
前記ビットラインBLと相補ビットライン/BLとの電圧差は、感知増幅器21によって感知増幅される。感知増幅器21は、センシングイネーブル信号SENによってセンシングを始める。すなわち、センシングイネーブル信号SENは、感知増幅器を駆動するための内部駆動信号である。
【００３９】
本発明の第1の実施の形態は、センシングイネーブル信号SENのような内部駆動信号をパッケージ状態で制御することができる半導体装置である(図4参照)。
【００４０】
図3は、図2の感知増幅器21の駆動によるビットライン対の電位変化、即ちディベロップ(develop)を示す図面であって、メモリセルMCに“ハイ”データが貯蔵されている場合を示す。a区間は、ワードラインが活性化する前にビットラインBLと相補ビットライン/BLがプリチャージ電圧VREFでプリチャージされる区間である。
【００４１】
b区間は、ワードラインWLの活性化によってメモリセルMCのデータがビットラインBLに伝送される区間である。b区間では、チャージシェアリングによってビットラインBLと相補ビットライン/BLとの間に、電圧差αが発生する。
【００４２】
c区間は、感知増幅器21が駆動される区間である。c区間では、ビットラインBLと相補ビットライン/BLとの間の電圧差αが感知増幅器21によって電圧差βまで増幅される。すなわち、タイミングtは、センシングイネーブル信号SENが活性化され、感知増幅器21が駆動されるタイミングである。
【００４３】
再び図2を参照すれば、カラムアドレスバッファ14(図1参照)から出力されるカラムアドレスCA0ないしCA(n-1)に従って該当するカラム選択ラインCSLが活性化されると、伝送トランジスタ22、23によってビットライン対BL、/BLのデータが入出力線IO、/IOに伝送される。
【００４４】
図4は、本発明の第１の実施の形態に係る半導体装置の構成を示す図面である。
【００４５】
外部連結パッド32は、パッケージ状態における外部ピン31と電気的に連結されるパッドであって、パッケージ状態で外部ピン31に印加されるテスト信号DQMを受信する。
【００４６】
主信号発生回路33は、ノーマルモード(normal mode)で外部連結パッド32を通して入力されるテスト信号DQMに応答して駆動され、主信号MASIGを発生する。
【００４７】
基準信号発生回路34は、基準信号PSEを発生する回路である。この実施の形態では、基準信号PSEは、感知増幅器21(図2参照)を駆動するセンシングイネーブル信号SENとして提供される。
【００４８】
基準信号発生回路34は、予備信号発生部41及び内部駆動信号発生部42を備える。
【００４９】
図5は、図4の基準信号発生回路の構成例を示す図面である。
【００５０】
基準信号発生回路34は、予備信号発生部41及び内部駆動信号発生部43を備える。
【００５１】
予備信号発生部41は、テストすべき半導体装置がテストモードであることを示す制御信号PSECONの“ハイ”へのレベル遷移によってイネーブルされる。予備信号発生部41は、テスト信号DQMに応答して活性化される予備信号PSECを内部駆動信号発生部42に供給する。
【００５２】
内部駆動信号発生部42は、テストモードでは、予備信号PSECに応答して活性化する。したがって、内部駆動信号発生部42は、テストモードでは、実質的にテスト信号DQMに応答して活性化する。そして、内部駆動信号PSEは、ノーマルモードではノーマルアクティブ信号PXRCに応答して活性化される。
【００５３】
ノーマルアクティブ信号PXRCは、/RASが“ロー”に活性化する時に“ハイ”に活性化される/RAS系の信号であることが好ましい。
【００５４】
図6は、図5の予備信号発生部の構成例を示す図面である。
【００５５】
第1論理ゲート51は、テストモードでは、テスト信号DQMの“ハイ”への遷移に応答して“ロー”に遷移する出力信号N52を発生する。第1論理ゲート51はNANDゲートであることが好ましい。
【００５６】
第1論理ゲート51の出力N52が“ロー”になると、第2論理ゲート55の出力信号である予備信号PSECは“ハイ”に活性化される。第2論理ゲート55はNANDゲートであることが好ましい。
【００５７】
予備信号発生部41は、内部パッド35をさらに備えることが好ましい。内部パッド35は、ウェーハ状態でのテストの際に、所定の補助テスト信号ASDQMを受信する。バッファ部53は、内部パッド35に印加される補助テスト信号ASDQMをバッファリングする。この実施の形態では、バッファ部53はインバータである。
【００５８】
内部パッド35に論理“ハイ”の補助テスト信号ASDQMが印加されると、バッファ部53の出力信号N54は“ロー”となる。第2論理ゲート55は、第1論理ゲート51の出力信号N52とバッファ部53の出力信号N54とを入力として論理演算をして予備信号PSECを発生する。第2論理ゲート55の出力である予備信号PSECは、出力信号N54が”ロー”であれば、第1論理ゲート51の出力信号N52の論理状態に関係なく“ハイ”となる。
【００５９】
すなわち、ウェーハ状態では、外部連結パッド32(図4参照)に印加されるテスト信号DQMの代わりに、直接内部パッド35に補助テスト信号ASDQMを印加して予備信号PSECを活性化させることができる。
【００６０】
予備信号発生部41は、プリチャージ部57をさらに備えることが好ましい。プリチャージ部57は、ゲート端子が電源電圧VCCに接続され、ソース端子が接地電圧VSSに接続され、ドレーン端子がバッファ部53の入力端N58に接続されたNMOSトランジスタであることが好ましい。プリチャージ部57として使われるNMOSトランジスタは、コンダクタンスが小さな値を有するように設計される。
【００６１】
プレチャージ部57を設けた場合、内部パッド35に補助テスト信号ASDQMが印加されれば、バッファ部53の入力端N58の論理状態は補助テスト信号ASDQMによって決定される。しかし、内部パッド35によって受信される信号がない場合には、バッファ部53の入力端N58の論理状態は、プリチャージ部57として使われるNMOSトランジスタによって接地電圧VSSになる。
【００６２】
図7は、図5の内部駆動信号発生部の構成例を示す図面である。内部駆動信号発生部42は、ノーマル応答部61、テスト応答部63及び論理ゲート65を備える。論理ゲート65は論理和ORゲートであることが好ましい。
【００６３】
ノーマル応答部61は、ノーマルモードでは、ノーマルアクティブ信号PXRCの活性化に応答する。すなわち、制御信号PSECONの論理状態が“ロー”であるノーマルモードにおいて、ノーマルアクティブ信号PXRCが“ハイ”に活性化されると、ノーマル応答部61の出力N62信号は、“ハイ”に活性化される。そして、論理ゲート65の出力信号である基準信号PSEは“ハイ”に活性化される。
【００６４】
テスト応答部63は、テストモードでは、予備信号PSECの活性化に応答する。すなわち、制御信号PSECONの論理状態が“ハイ”であるテストモードにおいて、予備信号PSECが“ハイ”に活性化されると、テスト応答部63の出力N64信号は“ハイ”に活性化される。そして、論理ゲート65の出力信号である基準信号PSEは“ハイ”に活性化される。
【００６５】
論理ゲート65は、ノーマル応答部61の出力信号N62とテスト応答部63の出力信号N64とに対して論理和演算をして基準信号PSEを発生する。したがって、基準信号PSEは、ノーマルモードでは、ノーマルアクティブ信号PXRCの活性化に応答して活性化される。そして、テストモードでは、基準信号PSEは、予備信号PSECの活性化、即ち、外部連結パッド32(図4参照)を通して入力されるテスト信号DQMの活性化、又は、内部パッド35(図6参照)を通して入力される補助テスト信号ASDQMの活性化に応答して活性される。
【００６６】
この実施の形態では、基準信号PSEは感知増幅器21(図2参照)を駆動するセンシングイネーブル信号SENとして使われるので、感知増幅器21は、ノーマルモードでは、ノーマルアクティブ信号PXRCの活性化に応答してセンシング動作を始めるが、テストモードでは、外部連結パッド32を通して入力されるテスト信号DQMの活性化、又は、内部パッド35を通して入力される補助テスト信号ASDQMの活性化に応答してセンシング動作が制御される。
【００６７】
図4に示す本発明の好適な実施の形態に係る半導体装置は、テストモードにおいて、基準信号発生回路34をイネーブルする制御信号PSECONを提供する制御信号発生部36をさらに備えることが好ましい。
【００６８】
図8は、図4の制御信号発生部の構成例を示す図面である。図8に示すように、制御信号発生部36は、制御応答部71及びラッチ部73を備える。
【００６９】
ラッチ部73は、制御応答部71の出力信号である制御応答信号RECONを反転させてラッチして、制御信号PSECONを発生する。
【００７０】
制御応答部71は、例えば、プルアップトランジスタ71a及び伝送ゲート71bを備える。プルアップトランジスタ71aは、ノーマルモードにおいて自発パルス(auto pulse)で活性化するノーマルリセット信号MRSETに応答して、制御応答信号RECONを電源電圧VCCに固定する。
【００７１】
すなわち、ノーマルリセット信号MRSETが“ハイ”に活性化されると、インバータ71cの出力71d信号は“ロー”になる。そして、プルアップトランジスタ71aは、“ターンオン”されて制御応答信号RECONは電源電圧VCCになる。したがって、ノーマルモードで、ラッチ部73の出力信号である制御信号PSECONは“ロー”となる。
【００７２】
前記ノーマルリセット信号MRSETは、ノーマルモードでモードレジスタセッティングMRS(Mode Register Setting)命令が与えられる時に、“ハイ”状態になってテストモード関連内部信号をディスエーブルさせる信号である。
【００７３】
伝送ゲート71bは、テストモードで活性化されるテストリセット信号MRSTESTに応答して、センシング制御信号MRAiBを伝送して制御応答信号RECONを発生する。テストリセット信号MRSTESTは、テストモード進入時に“ハイ”状態になる自発パルスである。この実施の形態では、センシング制御信号MRAiBは、センシング制御テストモードで使われる特定の内部アドレスの信号である。  制御応答信号RECONは、テストモード、すなわち、前記テストリセット信号MRSTESTが“ハイ”に活性化されてセンシング制御信号MRAiBが“ロー”に活性化された時に、“ロー”の論理状態となる。したがって、テストモードでは、ラッチ部73の出力信号である制御信号PSECONは“ハイ”となる。
【００７４】
図4を参照して本発明の好適な実施の形態に係る半導体装置を全体的に説明すれば、次の通りである。ノーマルモードでは、ノーマルリセット信号MRSETの“ハイ”への活性に応答して制御信号PSECONは“ロー”となる。したがって、ノーマルモードでは、基準信号PSEは、ノーマルアクティブ信号PXRCの活性化に応答して活性化され、感知増幅器21(図2参照）は、ノーマルアクティブ信号PXRC(図7参照）の活性化に応答してセンシング動作を始める。
【００７５】
一方、テストモードでは、テストリセット信号MRSTESTが“ハイ”に活性化されセンシング制御信号MRAiBが“ロー”に活性化されると、制御信号PSECONは“ハイ”となる。したがって、テストモードでは、基準信号PSEは、センシング制御信号MRAiBの活性化に応答して活性化し、感知増幅器21(図2参照）は、外部連結パッド31(図4参照)を通して入力されるテスト信号DQMまたは内部パッド35(図4参照)を通して入力される補助テスト信号ASDQMに応答して、センシング動作を始める。
【００７６】
再び説明すれば、本発明の好適な実施の形態に係る半導体装置は、パッケージ状態のテストモードでは、外部連結パッド31(図4参照)を通して入力されるテスト信号DQMによって、感知増幅器21(図2参照）のセンシング動作を制御する。
【００７７】
図9は、図4の主信号発生回路を示す図面である。この主信号発生回路33は、テスト動作時にテスト信号DQMによる影響を排除するための回路である。前述のように、テストモードでは、制御信号PSECONは“ハイ”状態である。従って、テスト信号DQMの論理状態に関係なくNORゲート81の出力信号N82は“ロー”である。
【００７８】
そして、内部クロック信号PCLKの上昇端部（エッジ）で伝送ゲート83が“ターンオン”され、NORゲート81の出力信号N82は、ラッチ部85によって“ハイ”のデータとして反転ラッチされる。
【００７９】
そして、内部クロック信号PCLKの下降端部で伝送ゲート87が“ターンオン”される。この際、ラッチ部85の出力信号はインバータ89に伝送され、インバータ89の出力信号である主信号MASICは“ロー”状態となる。
【００８０】
すなわち、テストモードにおける主信号MASICは、テスト信号DQMの論理状態に関係なく“ロー”である。
【００８１】
そして、ノーマルモードでは、制御信号PSECONは“ロー”状態である。したがって、主信号MASIGは、テスト信号DQMに応答する。
【００８２】
図10は、本発明の好適な実施の形態に係る半導体装置のの構成を示す図面である。この半導体装置は、内部電圧を使用する。
【００８３】
外部連結パッド1002は、パッケージ状態における外部ピン1001と電気的に連結される。主信号発生回路1003は、ノーマルモードで外部連結パッド1002を通して入力されるテスト信号DQM2に応答して駆動される。
【００８４】
基準信号発生回路1004は、内部電圧として使われる基準信号VDCを提供する。基準信号VDCは、半導体装置の内部電圧としてのバックバイアス電圧VBB、昇圧電圧VPPなどとして使用され得る  基準信号発生回路1004は、パッケージ状態における外部電圧印加モードでは、外部連結パッド1002を通して印加されるテスト信号DQM2を基準信号VDCとして提供する。そして、基準信号発生回路1004は、ノーマルモードでは、外部連結パッド1002と電気的に遮断されて、それ自信で基準信号VDCを発生する。
【００８５】
伝送ゲート1005は、パッケージ状態における外部電圧印加モードでは、ターンオンされ、外部連結パッド1002と基準信号発生回路1004とを電気的に連結する。すなわち、外部電圧印加モードでは、第1印加制御信号MRSDCが“ハイ”になって、伝送ゲート1005がターンオンされる。そして、外部電圧印加モードでは、PMOSトランジスタ1006は“ターンオフ”され、主信号発生回路1003の駆動は中断される。そして、NMOSトランジスタ1007は、“ターンオン”され、主信号MASIG2は“ロー”に固定される。
【００８６】
一方、伝送ゲート1005は、ノーマルモードでは、外部連結パッド1002と基準信号発生回路1004とを電気的に遮断する。すなわち、ノーマルモードでは、第1印加制御信号MRSDCが“ロー”になって、伝送ゲート1005がターンオフされる。そして、外部電圧印加モードでは、PMOSトランジスタ1006は“ターンオン”され、NMOSトランジスタ1007は“ターンオフ”される。そして、主信号発生回路1003は、テスト信号DQM2に応答して、主信号MASIG2を発生する。
【００８７】
本発明の好適な実施の形態に係る半導体メモリ装置は、内部パッド1009をさらに備えてもよい。この場合、ウェーハ状態のテストモードでは、内部パッド1009を通して基準信号VDCを直接印加することができる。
【００８８】
伝送ゲート1005は、大きいコンダクタンス値を有するように設計することが好ましい。外部連結パッド1002を通してテスト信号DQM2が印加されるパッケージ状態の電圧印加モードでは、基準信号発生回路1004自体が発生する電圧値の影響を最小化するためである。
【００８９】
図11は、本発明の第３の実施の形態に係る半導体装置の構成を示す図面である。この実施の形態は、図10に示す第2の実施の形態の変形例である。そこで、図11に示す第3の実施の形態については、図10に示す第2の実施の形態と同一の構成及び作用効果を有する部分の説明を省略する。
【００９０】
図11に示す第3の実施の形態は、基準信号発生回路1004aと電源電圧VCCとの間にプルアップトランジスタ1008が配置されるという点において、図10に示す第2の実施の形態と相違する。この実施の形態では、外部電圧印加モードでは、第2印加制御信号MRFが“ハイ”になって、プルアップトランジスタ1008はターンオフされる。この時、基準信号発生回路1004aは、電源電圧VCCの供給が遮断されて駆動されない。従って、図11に示す第3の実施の形態によれば、外部電圧印加モードでは、基準信号発生回路1004自体が発生する電圧値の影響が取り除かれる。
【００９１】
以上、本発明を特定の実施の形態を通じて説明したが、これは例示に過ぎず、本技術分野の通常の知識を有する者であれば該特定の実施の形態に多様な変形を加え、又は、該特定の実施の形態と均等な他の実施の形態を採用することができる。したがって、本発明の真の技術的範囲は、特許請求の範囲の記載に基づいて定められる。
【００９２】
【発明の効果】
本発明の半導体装置によれば、パッケージ状態においても、外部ピンを通して、例えば、感知増幅器などの駆動を制御することでき、内部電圧などを測定すること、または、内部電圧を印加することができる。したがって、本発明の半導体装置によれば、各種信号や電圧を容易にテストすることができる。
【図面の簡単な説明】
【図１】一般の半導体メモリ装置を示すブロック図である。
【図２】図1のメモリブロックの一つのカラムに対応するビットライン対、感知増幅器及び周辺回路を示す図面であって、ビットラインのセンシングの過程を説明するための図面である。
【図３】図2の感知増幅器の駆動によってビットライン対のディベロップを示す図面であって、メモリセルに“ハイ”データが貯蔵された場合を示す。
【図４】本発明の第１の実施の形態に係る半導体装置の構成を示す図面である。
【図５】図4の基準信号発生回路の構成例を示す図面である。
【図６】図5の予備信号発生部の構成例を示す図面である。
【図７】図5の内部駆動信号発生部の構成例を示す図面である。
【図８】図4の制御信号発生部の構成例を示す図面である。
【図９】図4の主信号発生回路を示す図面である。
【図１０】本発明の第２の実施の形態に係る、内部電圧を使用する半導体装置の構成を示す図面である。
【図１１】本発明の第３の実施の形態に係る半導体装置の構成を示す図面である。
【符号の説明】
31 外部ピン
32 外部連結パッド
33 主信号発生回路
34 基準信号発生回路
35 内部パッド
36 制御信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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