(57)【特許請求の範囲】
【請求項１】
第１スプリットワードラインと第２スプリットワードラインとがペアになって複数のスプリットワードラインペアが構成され、前記スプリットワードラインペアを横切る方向に複数のビットラインが構成され、前記スプリットワードラインペアとビットラインとの間にスイッチングトランジスタ及び強誘電体キャパシタより構成される単位セルからなるセルアレイ部を備え、前記セルアレイ部が、ゲート端子が第１スプリットワードラインに連結され、ソース端子が第１ビットラインに連結され、ドレイン端子が、他側が前記第２スプリットワードラインに接続されている強誘電体キャパシタＦＣ１の一側に連結された第１スイッチングトランジスタを有する第１単位セルと、ゲート端子が第２スプリットワードラインに連結され、ソース端子が第２ビットラインに連結され、ドレイン端子が、他側が前記第１スプリットワードラインに接続されている強誘電体キャパシタの一方の端子に連結されている第２スイッチングトランジスタを有する第２単位セルとを備えている不揮発性強誘電体メモリ装置において、
グローバルＸデコーダ部により制御されるグローバルワードラインに直列連結された複数個のトランジスタからなるＸアドレス信号出力部と；
前記各トランジスタの出力電圧により制御され、前記第１，第２スプリットワードラインペアを駆動させるための駆動信号を出力する複数個のトランジスタからなるスプリットワードライン駆動信号出力部と；
前記グローバルワードラインと前記第１，第２スプリットワードラインの間にそれぞれ構成され、スプリットワードラインのフローティング電圧をバイパスさせるためのものであり、常時ゲートに電源電圧が加えられている、駆動電流の極めて小さいＮＭＯＳトランジスタからなる複数個のトランジスタからなるバイパス部と、
前記第１、第２スプリットワードラインを駆動させるための駆動信号を出力する第１、第２局所制御部と
を含むことを特徴とする不揮発性強誘電体メモリ素子の駆動回路。
【請求項２】
前記トランジスタはＮＭＯＳトランジスタより構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項３】
前記第１，第２スプリットワードラインを駆動させるための駆動信号は局所制御部から出力されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項４】
前記Ｘアドレス信号出力部及び前記バイパス部を構成する前記複数個のトランジスタは常にターンオン状態を維持することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項５】
前記バイパス部を構成する前記複数個のトランジスタは駆動電流の小さいＮＭＯＳトランジスタであることを特徴とする請求項４記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項６】
スプリットワードライン駆動信号出力部を構成する複数個のトランジスタのそれぞれの出力端はスプリットワードラインと連結されることを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項７】
前記Ｘアドレス信号出力部を構成する複数個のトランジスタは前記グローバルワードラインに対して並列的に構成することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項８】
前記第１，第２スプリットワードラインペアを駆動させるための駆動信号を出力するスプリットワードライン駆動信号出力部は、前記Ｘアドレス信号出力部を構成している複数個のトランジスタのそれぞれの出力端を中心に左右に並列接続され、左側の第１，第２スプリットワードラインと右側の第１，第２スプリットワードラインとに駆動信号を出力することを特徴とする請求項１記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項９】
前記左側の第１，第２スプリットワードラインに駆動信号を印加するためのスプリットワードライン駆動信号出力部と右側の第１，第２スプリットワードラインに駆動信号を印加するためのスプリットワードライン駆動信号出力部は、前記Ｘアドレス信号出力部を共用することを特徴とする請求項８記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１０】
ビットラインに分岐接続され互いに直列に連結されて、各ゲートにはワードラインが連結される複数個のトランジスタにより構成されたマルチ−ＮＡＮＤセルからなるセルアレイ部を備え、そのセルアレイ部は、前記ビットラインがそれらのトランジスタが形成された方向に沿って形成され、前記直列に連結された複数のトランジスタの最初のトランジスタのドレイン端子と最後のトランジスタとのソース端子がビットラインに連結され、かつ最後のトランジスタのゲート端子はワードラインに接続されずにＷＥＣ信号ラインに連結されており、前記ワードラインのぞれぞれと、それぞれのワードラインが接続されたトランジスタのソースとの間にそれぞれ誘電体キャパシタが接続されている不揮発性強誘電体メモリ装置において、
グローバルＸデコーダ部により制御されるグローバルワードラインに接続され、互いに直列に連結される複数個のトランジスタからなるＸアドレス信号出力部と；
前記Ｘアドレス信号出力部を構成する各トランジスタの出力電圧により制御され、ローカルＸデコーダ部から出力される複数のワードライン駆動信号をそれぞれのワードラインに印加する複数個のトランジスタからなるワードライン駆動信号出力部と；
前記ワードライン駆動信号出力部を構成する各トランジスタの出力端と前記グローバルワードラインの間にそれぞれ構成され、ワードラインのフローティング電圧をバイパスさせるバイパス部と
を含むことを特徴とする不揮発性強誘電体メモリ素子の駆動回路。
【請求項１１】
前記グローバルＸデコーダ部は前記複数のワードライン駆動信号とともに、読出しモードでは不活性化状態を維持して書込みモードでのみ活性化状態を維持する信号ＷＥＣをさらに出力することを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１２】
前記ワードライン駆動信号出力部を構成している複数個のトランジスタの最終端には、前記書込みモードでのみ活性化状態を維持する信号ＷＥＣを前記複数個のワードラインとともに構成されるＷＥＣ信号ラインに選択的に伝達するためのスイッチングトランジスタがさらに構成されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１３】
前記Ｘアドレス信号出力部を構成する複数個のトランジスタのうち最終端にはＷＥＣ信号を前記ＷＥＣ信号ラインに伝達する前記スイッチングトランジスタを除去するためのまた一つのスイッチングトランジスタがさらに構成されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１４】
前記トランジスタはＮＭＯＳトランジスタより構成されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１５】
前記Ｘアドレス信号出力部及び前記バイパス部を構成する前記複数個のトランジスタは常にターンオン状態を維持することを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１６】
前記バイパス部を構成する前記複数個のトランジスタは駆動電流の小さいＮＭＯＳトランジスタであることを特徴とする請求項１５記載の不揮発性強誘電体メモリ素子の駆動回路。
【請求項１７】
前記Ｘアドレス信号出力部を構成する複数個のトランジスタは前記グローバルワードラインに対して並列的に構成することを特徴とする請求項１０記載の不揮発性強誘電体メモリ素子の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子に関し、特に不揮発性強誘電体メモリ素子の駆動回路に関するものである。
【０００２】
一般的に不揮発性強誘電体メモリ（Ferroelectric Random Access Memory：ＦＲＡＭ)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。
このような残留分極特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１のように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ、ａ状態をそれぞれ１、０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面を参照して説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示した。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。トランジスタＴ１とキャパシタＦＣ１とで一つの記憶セル、すなわち単位セルを構成している。いうまでもなく、各ラインが多数平行に配置され、それぞれのラインに多数のセルが接続されてメモリ素子が構成されている。、
【０００５】
このような従来不揮発性強誘電体メモリ素子の駆動回路を図３ａ、３ｂに示した。
図は、従来の１Ｔ／１Ｃ（一つのトランジスタと一つの強誘電体キャパシタ）構造の強誘電体メモリを駆動するための駆動回路である。この回路は、参照電圧を発生する参照電圧発生部１を有し、その出力が参照電圧安定化部２に接続されている。この安定化部２は、複数のトランジスタＱ１〜Ｑ４、キャパシタＣ１などからなり、参照電圧発生部１から出力される参照電圧を直ちにセンスアンプへ供給できないため、隣接した二つのビットラインの参照電圧を安定化させるためのものである。この安定化部２に、第１等化部４、第１参照電圧記憶部３、第１メインセルアレイ部５、第１センスアンプ部６、第２メインセルアレイ部７、第２参照電圧記憶部８、及び第２センスアンプ部９が順次接続されている。第１等化部４は、トランジスタＱ５を備え、そのトランジスタＱ５をオンとさせることによって隣接した二つのビットラインの電圧を等しくさせる。第１参照電圧記憶部３は、それぞれのキャパシタＣ２，Ｃ３とともにそれぞれビットラインＢ１，Ｂ２に接続された複数のトランジスタＱ６、Ｑ７を有し、接続されたビットラインにそれぞれロジック値「１」と「０」の参照電圧を記憶する。第１メインセルアレイ部５は、同様に、キャパシタＣ５、Ｃ６とともにそれぞれビットラインに接続された複数のトランジスタＱ８、Ｑ９を有し、互いに異なるワードラインとプレートラインに連結され、データをそれぞれ記憶する。図は例示のためそれぞれのラインに一つのセルのみが示されているが、多数のセルが接続されている。第１センスアンプ部６は、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプ（ＰＳＡ）などからなり、第１メインセルアレイ部５の複数のセルのうちワードラインにより選択されたセルのデータをセンシングする。第２メインセルアレイ部７は、複数のキャパシタＣ７，Ｃ８と複数のトランジスタＱ２６，Ｑ２７とを有し、第１メインセル部５と同じ構成で、同様に第２参照電圧記憶部８もほぼ第１参照電圧記憶部３と同様の構成である。第２センスアンプ部９は、複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプ（ＮＳＡ）などからなり、第２メインセルアレイ部７のデータをセンシングして出力する。
【０００６】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を以下に説明する。
図４は従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図５は読出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）がハイからローに活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）をハイからローに印加すると、書込みモードが始まる。
次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。
【０００７】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには最初「ハイ」となり、その後「ロー」となる信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される（図２参照）。
【０００８】
このような書込みモードの動作によりセルに記憶されたデータを読み出すための動作を以下に説明する。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロ」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
すなわち、図３の等化部４に「ハイ」信号を印加するとともにトランジスタＱ１６〜Ｑ１９に「ハイ」信号を印加する。したがって、これらのトランジスタＱ５，Ｑ１６〜Ｑ１９がオンとなり、双方のビットラインを短絡すると共に、トランジスタＱ１９を介して接地されるので、双方のビットラインは、低電圧（Ｖｓｓ）に等電位化される。
【０００９】
次にこれらのトランジスタＱ５，Ｑ１６〜Ｑ１９をオフさせ、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインは「ロー」から「ハイ」に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに記憶されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が記憶されていれば、それに対応するデータは破壊されない。
【００１０】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。その際、比較のため参照セルが読み出しの度に参照される。
このように、センスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
【発明が解決しようとする課題】
しかし、以上のような従来の不揮発性強誘電体メモリ素子は次のような問題点があった。
いまだ上記した強誘電体膜の特性は完璧であるとはいえない状態である。そのため、従来技術では、一つの参照セルは約数百倍以上も多いメインセルの読出し動作に使用されるように構成されているため、参照セルはメインセルより多く動作しなければならず、そのため参照セルの劣化特性が急激に悪化して、参照電圧が安定しなくなる。
これは、素子の動作特性を悪化させ、寿命を短縮させる要因となる。
また、駆動回路の構成が複雑であるという問題点もあった。
【００１２】
本発明は上記のような従来の技術の問題点を解決するためになされたもので、ワードライン駆動部の構成を簡略化して、昇圧した電圧がしきい値電圧を損失せずにワードラインによく印加されるようにするとともに、電流の駆動能力を向上させ、レイアウト面積を効率よく用いることのできる不揮発性強誘電体メモリ素子の駆動回路を提供することが目的である。
【００１３】
【課題を解決するための手段】
上述した目的を達成するための本発明の第１実施態様による不揮発性強誘電体メモリ素子の駆動回路は、第１スプリットワードラインと第２スプリットワードラインとがペアになった複数のスプリットワードラインペアが配置され、スプリットワードラインペアを横切る方向に複数のビットラインが配置され、スプリットワードラインペアとビットラインとの間にスイッチングトランジスタと強誘電体キャパシタとにより構成される単位セルからなるセルアレイ部を備えた不揮発性強誘電体メモリ装置であり、グローバルＸデコーダ部により制御されるグローバルワードラインに直列連結された複数個のトランジスタからなるＸアドレス信号出力部と、各トランジスタの出力電圧により制御され、第１，第２スプリットワードラインペアを駆動させるための駆動信号を出力する複数個のトランジスタからなるスプリットワードライン駆動信号出力部と、グローバルワードラインと第１，第２スプリットワードラインの間にそれぞれ構成され、スプリットワードラインのフローティング電圧をバイパスさせるための複数個のトランジスタからなるバイパス部とを含むことを特徴とする。
【００１４】
そして、本発明の第２実施態様による不揮発性強誘電体メモリ素子の駆動回路は、第１スプリットワードラインと第２スプリットワードラインとがペアになって複数のスプリットワードラインペアが配置され、スプリットワードラインペアを横切る方向に複数のビットラインが配置され、スプリットワードラインペアとビットラインとの間にスイッチングトランジスタと強誘電体キャパシタとにより構成される単位セルからなるセルアレイ部を備えた不揮発性強誘電体メモリ装置であり、グローバルＸデコーダ部により制御されるグローバルワードラインに直列連結された複数個のトランジスタからなるＸアドレス信号出力部と、各トランジスタの出力電圧により制御され、第１、第２スプリットワードラインペアを駆動させるための駆動信号を出力する複数個のトランジスタからなるスプリットワードライン駆動信号出力部と、グローバルワードラインと第１，第２スプリットワードラインの間にそれぞれ構成され、スプリットワードラインのフローティング電圧をバイパスさせるための複数個のトランジスタからなるバイパス部とを含むことを特徴とする。
【００１５】
次いで、本発明の第３実施態様による不揮発性強誘電体メモリ素子の駆動回路は、第１スプリットワードラインと第２スプリットワードラインとがペアになって複数のスプリットワードラインペアが配置され、スプリットワードラインペアを横切る方向に複数のビットラインが配置され、スプリットワードラインペアとビットラインとの間にスイッチングトランジスタと強誘電体キャパシタとにより構成される単位セルからなるセルアレイ部を備えた不揮発性強誘電体メモリ装置であり、グローバルＸデコーダ部により制御されるグローバルワードラインに直列連結された複数個のトランジスタからなるＸアドレス信号出力部と、各トランジスタの出力電圧により制御され、第１，第２スプリットワードラインペアを駆動させるための駆動信号を出力する複数個のトランジスタからなるスプリットワードライン駆動信号出力部と、グローバルワードラインと第１，第２スプリットワードラインの間にそれぞれ構成され、スプリットワードラインのフローティング電圧をバイパスさせるための複数個のトランジスタからなるバイパス部とを含むことを特徴とする。
【００１６】
そして、本発明の第４実施態様による不揮発性強誘電体メモリ素子の駆動回路は、ビットラインに複数個のトランジスタが直列に接続され、各トランジスタのゲートにはそれぞれワードラインが連結され構成されるマルチ−ＮＡＮＤセルからなるセルアレイ部を備えた不揮発性強誘電体メモリ装置であり、グローバルＸデコーダ部により制御されるグローバルワードラインに接続され、互いに直列に連結される複数個のトランジスタからなるＸアドレス信号出力部と；Ｘアドレス信号出力部を構成する各トランジスタの出力端により制御され、ローカルＸデコーダ部から出力される複数のワードライン駆動信号をそれぞれのワードラインに印加する複数個のトランジスタからなるワードライン駆動信号出力部と、ワードライン駆動信号出力部を構成する各トランジスタの出力端とグローバルワードラインとの間にそれぞれ構成され、ワードラインのフローティング電圧をバイパスさせるバイパス部とを含むことを特徴とする。
【００１７】
次いで、本発明の第５実施態様による不揮発性強誘電体メモリ素子の駆動回路は、ビットラインに複数個のトランジスタが直列に接続され、各トランジスタのゲートにはそれぞれワードラインが連結され構成されるマルチ−ＮＡＮＤセルからなるセルアレイ部を備えた不揮発性強誘電体メモリ装置であり、グローバルＸデコーダ部により制御されるグローバルワードラインに並列的に分岐接続される複数個のトランジスタからなるＸアドレス信号出力部と、Ｘアドレス信号出力部を構成する各トランジスタの出力端により制御され、ローカルＸデコーダ部から出力される複数個のワードライン駆動信号をワードラインに順次に印加する複数個のトランジスタからなるワードライン駆動信号出力部と、ワードライン駆動信号出力部を構成する各トランジスタの出力端とグローバルワードラインとの間にそれぞれ構成され、ワードラインのフローティング電圧をバイパスさせるバイパス部とを含むことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の不揮発性強誘電体メモリ素子の駆動回路を添付の図面を参照して説明する。なお、本明細書における第１，第２とは同じものをそれらの配置位置の違いなどで区別する必要があるときに混乱しないように単に区別するためだけに用いるもので、絶対的な名称を意味するものではない。したがって、分かる場合は、参照符号を添付するだけで、第１、第２と区別しない場合もある。また、方向を示す上下、左右などは単なる図面上のものであり、絶対的な方向を示すものではない。
図６は、本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路を説明するためのセルアレイの構成図である。
図６に示すように、複数個のサブセルアレイより構成されたメインセルアレイ部６１と、上記メインセルアレイ部６１の一方側に形成されたグローバルＸデコーダ部６３と、メインセルアレイ部６１の他方の側に形成されるスプリットワードライン駆動部６５と、メインセルアレイ部６１の下側に形成されるビットライン制御部６７と、スプリットワードライン駆動部６５の下側に形成されてスプリットワードラインに印加されるＬＣ１，ＬＣ２信号を出力する局所制御部６９より構成される。ここで、メインセルアレイ部６１は参照セルアレイ部をも含む多数の単位セルにより構成されている。
【００１９】
図７は本実施形態のメインセルアレイ部６１に配置される単位セルを示している。
図７に示すように、本実施形態はワードラインとプレートラインの構成とせずに、１本のワードラインを平行に配置された２本のワードライン、すなわち第１スプリットワードラインＳＷＬ１と、第２スプリットワードラインＳＷＬ２とで形成させている。これらの２本のワードラインは一定の距離をおいて並んで形成されている。これらの第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２に直交するように多数のビットラインが配置されている。図においては２本だけ、第１ビットラインＢｉｔ_ｎと第２ビットラインＢｉｔ_ｎ＋１のみを示している。セルアレイの場合は、いうまでもなく、これらのワードライン、ビットラインが多数それぞれ平行するように配置されている。二つの単位セルのうち一方のセルのスイッチングトランジスタ（第１トランジスタという）は、ＳＷＬ１にゲート端子が連結され、ソース端子は上記第１ビットラインＢｉｔ＿ｎに連結され、ドレイン端子は強誘電体キャパシタＦＣ１の一側に連結されている。強誘電体キャパシタＦＣ１の他の端子は第２スプリットワードラインＳＷＬ２に連結されている。一方、他方の単位セルのスイッチングトランジスタＴ２は、ゲート端子が第２スプリットワードラインＳＷＬ２に連結され、ソースは第２ビットラインＢｉｔ＿ｎ＋１に連結され、ドレイン端子は強誘電体キャパシタＦＣ２の一方の端子に連結されている。強誘電体キャパシタＦＣ２の他の端子は第１スプリットワードラインＳＷＬ１に連結されている。
【００２０】
一方、図８ａないし８ｂは図７に図示の構造を単位セルに分離して示したものであって、図８ａと図８ｂを結合すると、二つの単位セルを一対とするメモリセルが構成される。
一対のメモリセルを構成する一つの単位セルＣ１１１は、図８ａに示すように、第１スプリットワードラインＳＷＬ１と、第１スプリットワードラインＳＷＬ１と一定の距離をおいて並んで形成される第２スプリットワードラインＳＷＬ２と、それらのワードラインＳＷＬ１，ＳＷＬ２を横切る方向に形成される第１ビットラインＢＬ１１と、ゲート端子が第１スプリットワードラインＳＷＬ１に連結され、ソース端子は第１ビットラインＢＬ１１に連結されるスイッチングトランジスタＴ１と、第１スイッチングトランジスタＴ１のドレイン端子と第２スプリットワードラインＳＷＬ２との間に形成される強誘電体キャパシタＦＣ１とより構成される。
【００２１】
そして、また他方の単位セルＣ１２１は、図８ｂに示すように、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２，それらのワードラインを横切る方向に形成された第２ビットラインＢＬ１２、ゲート端子が第２スプリットワードラインＳＷＬ２に連結され、ソース端子は第２ビットラインＢＬ１２に連結されるスイッチングトランジスタＴ２、第２スイッチングトランジスタＴ２のドレインと第１スプリットワードラインＳＷＬ１との間に構成された強誘電体キャパシグタＦＣ２からなる。
【００２２】
本実施形態メモリ素子は、図７に示した単位セルからなるメインセルアレイ６１を含む図６の構成を繰り返して構成されるのであるが、その繰り返しは単純に図６のセルアレイの構成をそのまま並べるのではなく、グローバルＸデコーダが隣接する図６のセルアレイに共通に使用するように配置する。その具体的配置は図９に示されている。
図９に示すように、グローバルＸデコーダ部６３の右隣に第１メインセルアレイ部６１を配置し、さらにその右隣に第１スプリットワードライン駆動部６５が配置されている。その第１スプリットワードライン駆動部６５の右隣に隣接させて第２スプリットワードライン駆動部６５ａを配置し、さらにその右隣に第２メインセルアレイ部６１ａというように続いている。図示しないが、さらにその右隣にはグローバルＸデコーダ部が配置される。
そして、それぞれのメインセルアレイの下にはビットライン制御部６７、６７ａがそれぞれのスプリットワードライン駆動部の下には局所制御部６９，６９ａが配置されている。
このように構成することで、一つのグローバルＸデコーダ部６３を二つのメインセルアレイ部６１，６１ａ及び二つのスプリットワードライン駆動部６５，６５ａが共用していることが分かる。
【００２３】
図１０は図９の部分的詳細図であって、図６に図示のスプリットワードライン駆動部を中心により詳細に示した。
図面に示すように、二つのスプリットワードライン駆動部６５，６５ａが互いに隣接して構成されている。図のように、第１，第２スプリットワードライン駆動部６５，６５ａは複数個のサブ駆動部（ＳＤ）により構成される。本発明の不揮発性強誘電体メモリ素子の駆動回路はこのサブ駆動部に関するものである。
グローバルＸデコーダ部６３は複数のグローバルワードラインＧＷＬ１，ＧＷＬ２，．．．ＧＷＬｎをそれぞれ制御する。そして、それぞれのグローバルワードラインごとにサブ駆動部ＳＤが連結される。それぞれのスプリットワードライン駆動部６５，６５ａはそれぞれグローバルワードラインの数だけサブ駆動部ＳＤを備える。そして、各グローバルワードラインＧＷＬ１〜ＧＷＬｎには第１スプリットワードライン駆動部６５のサブ駆動部と第２スプリットワードライン駆動部６５ａのサブ駆動部が共通に連結される。
【００２４】
図１１は図９の局所制御部から出力される信号ＬＣ１，ＬＣ２とサブ駆動部との関係を示した。
図１１に図示のように、第１スプリットワードライン駆動部６５と第２スプリットワードライン駆動部６５ａのそれぞれのサブ駆動部ＳＤはグローバルＸデコーダ部（図示しない）から出力されるグローバルワードラインＧＷＬの信号によって動作する。局所制御部６９、６９ａからそれぞれ出力される信号ＬＣ１，ＬＣ２をメインセルアレイ部６１、６１ａのそれぞれの第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２に印加する。
【００２５】
以下、本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路をより詳細に説明する。
図１２は図１１の「Ａ」部分をより詳しく示すものであって、本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路を図示した。
図１２に図示の駆動回路はスプリットワードライン駆動部を構成している複数の駆動回路のうち一つを示すものである。
図１２に示すように、グローバルＸデコーダ部６３から出力されるグローバルワードラインＧＷＬｎに直列に連結される第１，第２トランジスタＴ１，Ｔ２からなるＸアドレス信号出力部１２０と、各トランジスタのドレイン電圧により順次に制御され、第２局所制御部６９ａから出力される二つの制御信号ＬＣ１，ＬＣ２を第２メインセルアレイ部６１ａの第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２に順次に印加する第３，第４トランジスタＴ３，Ｔ４からなるスプリットワードライン駆動信号出力部１２１と、第１スプリットワードラインＳＷＬ１とグローバルワードラインＧＷＬの間に連結される第５トランジスタＴ５及び第２スプリットワードラインＳＷＬ２とグローバルワードラインＧＷＬの間に連結される第６トランジスタＴ６からなるバイパス部１２３とを含む。
ここで、第１，第２トランジスタＴ１，Ｔ２と、第５，第６トランジスタＴ５，Ｔ６のゲートゲートには電源電圧ＰＷＲが印加され、各トランジスタはＮＭＯＳトランジスタより構成される。
【００２６】
このように構成された本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路の動作は次の通りである。
グローバルワードラインＧＷＬが「ハイ」であり、第２局所制御部６９ａから出力される信号ＬＣ１，ＬＣ２が「ハイ」である場合、第１トランジスタＴ１のソースノードＮ１が「ハイ」となると、第３トランジスタＴ３はターンオンする。したがって、第３トランジスタＴ３を介してハイレベルのＬＣ１信号が第１スプリットワードラインＳＷＬ１に伝達される。
【００２７】
以後、第２トランジスタＴ２のドレインノードＮ２がハイレベルとなると、第４トランジスタＴ４はターンオンし、ＬＣ２信号が第２スプリットワードラインＳＷＬ２に伝達される。
このとき、第５トランジスタＴ５及び第６トランジスタＴ６からなるバイパス部１２３は、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ１のフローティング電圧をバイパスさせる役割をする。
すなわち、グローバルワードラインＧＷＬ及びＬＣ１，ＬＣ２信号がすべてローレベルである場合、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２はフローティング状態になるが、その際、第１，第２スプリットワードラインに誘起されたフローティング電圧を第５トランジスタＴ５及び第６トランジスタＴ６を介してグローバルワードラインＧＷＬにバイパスさせる。第５、第６トランジスタＴ５，Ｔ６は駆動電流の極めて小さいＮＭＯＳトランジスタより構成され、常にターンオン状態を維持している。
このように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２がフローティング状態にならないようにして、不必要にセルデータが選択されないようにする。これは不必要に選択されたセルデータが実際のデータにノイズとして作用す要素を予め除去するためである。
【００２８】
一方、図１３は図１２に図示の本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路の動作をタイミング図で示したものである。
グローバルＸデコーダ部６３から出力されるグローバルワードライン信号ＧＷＬは、ｔ１間からｔ５間の間でハイレベルに活性化されるとする。Ｘアドレス信号出力部１２０を構成している第１，第２トランジスタＴ１，Ｔ２がオンとなっているので、第１，第２トランジスタＴ１、Ｔ２のソースノードＮ１，Ｎ２にハイレベルの信号が伝達される。このとき、ｔ１の間はＬＣ１，ＬＣ２信号はロー状態にあるので、第１トランジスタＴ１のソースノードＮ１と第２トランジスタＴ２のソースノードＮ２に影響を与えない。
ｔ２の間でＬＣ１，ＬＣ２信号がハイレベルに遷移すると、第３，第４トランジスタＴ３，Ｔ４は第１，第２トランジスタＴ１，Ｔ２のソースノードＮ１，Ｎ２によりターンオンされているので、ハイレベルのＬＣ１，ＬＣ２信号は第３，第４トランジスタＴ３，Ｔ４を介して第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２に伝達される。
この際、スプリットワードライン駆動信号出力部１２１を構成している第３，第４トランジスタＴ３，Ｔ４のドレインと第１トランジスタＴ１，Ｔ２のソースノードＮ１，Ｎ２との間にはキャパシタンス成分が存在するので、ＬＣ１，ＬＣ２，第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２の電圧上昇によりソースノードＮ１，Ｎ２電圧も上昇する。
【００２９】
ソースノードＮ１，Ｎ２電圧が上昇すると、第１トランジスタＴ１と第２トランジスタＴ２はソースノードＮ１，Ｎ２の上昇電圧に対してオフ状態にあるので、この上昇電圧はそのまま維持される。したがって、上昇した電圧をＶｂｏｏｓｔ電圧とすると、Ｖｂｏｏｓｔ−Ｖｔｎの電圧を第３，第４トランジスタＴ３，Ｔ４は伝達できる。ここで、ＶｔｎはＮＭＯＳトランジスタのしきい値電圧である。結局、ＬＣ１，ＬＣ２の電圧に関係なく、そして、Ｖｔｎを損失しないでＬＣ１信号とＬＣ２信号を第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２に伝達することができる。
【００３０】
次いで、ｔ３の開始時にＬＣ１信号のみがローレベルに遷移すると、第１スプリットワードラインＳＷＬ１のレベルもローレベルに遷移し、第１トランジスタＴ１のソースノードＮ１の電圧はｔ１間の状態に戻る。
この状態においても第２トランジスタＴ２はソースノードＮ２電圧に対してオフ状態を維持し続けるので、上昇した電圧（Ｖｂｏｏｓｔ）はそのまま維持され、ＬＣ２信号は第２スプリットワードラインＳＷＬ２に電圧の損失なく伝達される。
【００３１】
次いで、ｔ４開始時にＬＣ１信号は再びハイレベルに遷移し、ＬＣ２信号はローレベルに遷移する。ＬＣ２がローレベルに遷移すると、第２スプリットワードラインＳＷＬ２の電圧もローレベルに遷移する。
【００３２】
一方、ＬＣ１信号がハイレベルに遷移すると、第１スプリットワードラインＳＷＬ１の電圧もローレベルから再びハイレベルに遷移する。それで、第１トランジスタＴ１のソースノードＮ１は再び上昇した電圧（Ｖｂｏｏｓｔ）レベルになる。上昇した電圧レベルを有するソースノードＮ１の電圧は第１，第２トランジスタＮ１，Ｎ２により遮断されるので、ＬＣ１信号は電圧を損失しないで第１スプリットワードラインＳＷＬ１に伝達される。
【００３３】
次いで、ｔ５の開始時にＬＣ１はローレベルに遷移し、ｔ５の間ＬＣ１，ＬＣ２はローレベルである。
したがって、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２もローに遷移して不活性化される。ＬＣ１，ＬＣ２信号がローレベルに遷移すると、ソースノードＮ１，Ｎ２の電圧は再びグローバルワードラインＧＷＬの支配を受けるレベルに遷移する。
【００３４】
次いで、ｔ６間では選択されたグローバルワードラインがローレベルに遷移し不活性化される。
【００３５】
一方、図１２のような構成を繰り返して構成すると図１４の通りである。
図１４は図１２を用いて複数のスプリットワードラインペアを有する不揮発性強誘電体メモリ素子の駆動回路を構成したものである。
図１４に示すように、グローバルワードラインＧＷＬに直列に連結される複数個のＮＭＯＳトランジスタＴ１，Ｔ２，．．．，Ｔｎより構成されたＸアドレス信号出力部１２０と、各ＮＭＯＳトランジスタＴ１，Ｔ２，．．．，Ｔｎのソース電圧により制御され、局所制御部から出力される制御信号（ＬＣ１＿１，ＬＣ２＿１，ＬＣ１＿２，ＬＣ２＿２，．．．ＬＣ１＿ｎ，  ＬＣ２＿ｎ）を複数ペアの第１，第２スプリットワードライン（ＳＷＬ１＿１，ＳＷＬ２＿１，ＳＷＬ１＿２，ＳＷＬ２＿２，．．．ＳＷＬ１＿ｎ，ＳＷＬ２＿ｎ）に出力する複数個のＮＭＯＳトランジスタより構成されたスプリットワードライン駆動信号出力部１２１と、スプリットワードライン駆動信号出力部１２１を構成している各ＮＭＯＳトランジスタのドレインとグローバルワードラインＧＷＬとの間に構成され、各スプリットワードラインにフローティングされるフローティング電圧をバイパスさせるために複数のＮＭＯＳトランジスタより構成されたバイパス部１２２とより構成される。
【００３６】
次いで、図１５は本発明の第２実施形態による不揮発性強誘電体メモリ素子の駆動回路を示すものである。第１実施形態では第１トランジスタＴ１と第２トランジスタＴ２がグローバルワードラインＧＷＬに直列に連結されていたが、第２実施形態では並列に連結されていることが分かる。
第１，第２トランジスタＴ１，Ｔ２を除いた以下の構成は第１実施形態と同一であるので省略する。
このように第１，第２トランジスタＴ１，Ｔ２を並列的に構成することで、第２トランジスタＴ２のソースノードＮ２は第４トランジスタＴ４をターンオンさせ得るような十分な電圧になる。もし、第２トランジスタＴ２によってドレインノードＮ２が十分なハイレベルにならないと、第４トランジスタＴ４は十分に開かなくなり、ＬＣ２信号が第２スプリットワードラインＳＷＬ２に十分に伝達されなくなるためである。
ここで、本発明の第２実施形態による不揮発性強誘電体メモリ素子の駆動回路は、図面には示してないが、前記図１４のように、複数のスプリットワードラインペアを有する不揮発性強誘電体メモリ素子にも適用可能である。
【００３７】
以上で説明した本発明の第１，第２実施形態による不揮発性強誘電体メモリ素子の駆動回路は、図１１における第１スプリットワードライン駆動部６５と第２スプリットワードライン駆動部６５ａを別々に独立に構成させた場合のものである。
ここで、図１１に図示の第１，第２スプリットワードライン駆動部６５，６５ａをそれぞれ独立に構成せず、第１メインセルアレイ部６１及び第２メインセルアレイ部６１ａを共用するようにスプリットワードライン駆動部を構成することも可能であり、その場合、サブ駆動部を以下で説明する図１６のように構成すればよい。
すなわち、図１６は本発明の第３実施形態による不揮発性強誘電体メモリ素子の駆動回路を示すものである。ここで、ＳＷＬ１＿Ｌ，ＳＷＬ２＿Ｌは図１１の構成において第１メインセルアレイ部６１と連結されたスプリットワードラインであり、ＳＷＬ１＿Ｒ，  ＳＷＬ２＿Ｒは第２メインセルアレイ部６１ａと連結されたスプリットワードラインである。そして、ＬＣ１＿Ｌ，ＬＣ２＿Ｌは第１局所制御部６９から出力される制御信号で、ＬＣ１＿Ｒ，ＬＣ２＿Ｒは第２局所制御部６９ａから出力される制御信号である。
【００３８】
第３実施形態による不揮発性強誘電体メモリ素子の駆動回路は、グローバルＸデコーダ部６３に連結されたグローバルワードラインＧＷＬが一方向に形成され、グローバルワードラインＧＷＬにＸアドレス信号出力部１２０を構成している第１トランジスタＴ１と第２トランジスタＴ２が直列に連結され、第１トランジスタＴ１のソースノードＮ１の電圧により制御されＬＣ１_Ｌ信号をＳＷＬ１_Ｌに伝達する第３トランジスタＴ３及び第２トランジスタＴ２のソースノードＮ２の電圧により制御されＬＣ２＿Ｌ信号をＳＷＬ２＿Ｌに伝達する第４トランジスタＴ４からなる第１スプリットワードライン駆動信号出力部１２１ａと、第１トランジスタＴ１のソースノードＮ１電圧により制御されＬＣ１＿Ｒ信号をＳＷＬ１＿Ｒに伝達する第５トランジスタＴ５及び第２トランジスタＴ２のソースノードＮ２電圧により制御されＬＣ２＿Ｒ信号をＳＷＬ２＿Ｒに伝達する第６トランジスタＴ６からなる第２スプリットワードライン駆動信号出力部１２１ｂと、グローバルワードラインＧＷＬとＳＷＬ１＿Ｌとの間に連結された第７トランジスタＴ７及びグローバルワードラインとＳＷＬ２＿Ｌとの間に連結された第８トランジスタＴ８からなる第１バイパス部１２２ａと、グロバールワードラインとＳＷＬ＿１Ｒとの間に連結された第９トランジスタＴ９及びグローバルワードラインとＳＷＬ２＿Ｒとの間に連結された第１０トランジスタＴ１０からなる第２バイパス部１２２ｂとを含む。
ここで、第１，第２バイパス部１２２ａ，  １２２ｂは各スプリットワードラインのフローティング電圧をバイパスさせるために駆動電流の極めて小さいＮＭＯＳトランジスタで構成される。
【００３９】
このように構成された第３実施形態による不揮発性強誘電体メモリ素子の駆動回路は両方のメインセルアレイ部（第１メインセルアレイ部と第２メインセルアレイ部）に使用できるので、レイアウトをより効率よく用いることができる。
ここで、ＬＣ１＿Ｌ，ＬＣ２＿ＬとＬＣ１＿Ｒ，ＬＣ２＿Ｒは同時にハイレベルになるわけではないので、ＳＷＬ１＿Ｌ，ＳＷＬ２＿ＬとＳＷＬ１＿Ｒ，ＳＷＬ２＿Ｒに同時にハイレベルの信号が印加されることはない。
このような本発明の第３実施形態も、図１４でのように、複数のスプリットワードラインペアを有する不揮発性強誘電体メモリ素子に適用可能である。
【００４０】
以上で説明した本発明の第１，第２実施形態及び第３実施形態による不揮発性強誘電体メモリ素子の駆動回路は、スプリットワードラインを有する不揮発性強誘電体メモリ素子に適用したものである。
【００４１】
一方、図１７は本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路を説明するためのＮＡＮＤ型不揮発性強誘電体メモリセルの構成図である。
第１，第２、第３実施形態による不揮発性強誘電体メモリ素子の駆動回路はスプリットワードラインを有する不揮発性強誘電体メモリ素子に適用したものであり、以下で説明する本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路は、このＮＡＮＤ型セルを有する不揮発性強誘電体メモリ素子に適用したものである。
【００４２】
図１７はＮＡＮＤ型不揮発性強誘電体メモリセルの構成図であって、一例として４−ＮＡＮＤ型不揮発性強誘電体メモリセルを図示した。
図１７に示すように、ＮＭＯＳトランジスタ（Ｔ１，Ｔ２，．．．Ｔ５）が直列に連結され、トランジスタが形成された方向に沿ってビットライン（Ｂ／Ｌ）が形成される。そして、トランジスタのうち最初のトランジスタＴ１のドレインと最後のトランジスタＴ５のソースはビットライン（Ｂ／Ｌ）に連結される。各トランジスタのゲートにはワードライン（Ｗ／Ｌ）がそれぞれ連結され、最後のトランジスタＴ５のゲートにはＷＥＣ信号ラインが連結される。
ここで、ＷＥＣ信号は読出しモードでは不活性化状態を維持し、書込みモードでのみ活性化状態を維持する信号である。トランジスタ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）のゲートに連結されたワードライン（Ｗ／Ｌ１，．．．Ｗ／Ｌ４）とこれらのトランジスタのソースの間にはそれぞれ強誘電体キャパシタ（ＦＣ１，．．．ＦＣ４）が連結され、最後のトランジスタＴ５は強誘電体キャパシタを有していない。
このような４−ＮＡＮＤ型不揮発性メモリセルが繰り返して構成され、一つのメモリセルアレイを具現する。また、図１７に図示の４−ＮＡＮＤ型の他に２−ＮＡＮＤ、３−ＮＡＮＤ、ｎ−ＮＡＮＤ型で構成することもできる。
【００４３】
本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路は４−ＮＡＮＤ型不揮発性強誘電体メモリ素子を例にして説明する。
まず、本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路を説明するために、４−ＮＡＮＤ型不揮発性強誘電体メモリ素子のセルアレイ部の構成を調べてみる。
【００４４】
図１８は４−ＮＡＮＤ型不揮発性強誘電体メモリ素子のセルアレイ部の構成図である。
すなわち、図１８に示すように、グローバルＸデコーダ部８１と、グローバルＸデコーダ部８１の右側に形成された第１メインセルアレイ部８３と、第１メインセルアレイ部８３の右側に形成された第１ワードライン駆動部８５と、第１ワードライン駆動部８５の右側に形成された第２ワードライン駆動部８５ａと、第２ワードライン駆動部８５ａの右側に形成される第２メインセルアレイ部８３ａと、第１メインセルアレイ部８３の下側に形成される第１ビットライン駆動部８７と、第１ビットライン駆動部８７の右側で、第１ワードライン駆動部８５の下側に形成された第１ローカルＸデコーダ部８９と、第１ローカルＸデコーダ部８９の右側に形成された第２ローカルＸデコーダ部８９ａと、第２ローカルＸデコーダ部８９ａの右側で、２メインセルアレイ部８３ａの下側に形成される第２ビットライン制御部８７ａとを含む。
【００４５】
こ構成は反復的に構成され、第１，第２メインセルアレイ部８３、８３ａはそれぞれメインセルアレイ部と参照セルアレイ部とより構成され、各セルアレイ部は複数の単位セルより構成される。
単位セルは既に言及したＮＡＮＤ型不揮発性強誘電体メモリセルであって、４−ＮＡＮＤ型またはマルチ−ＮＡＮＤ型不揮発性強誘電体メモリセルである。
そして、グローバルＸデコーダ部８１は複数のグローバルワードラインＧＷＬを制御する。第１，第２ローカルＸデコーダ部８９，８９ａはＮＡＮＤ型セルのそれぞれのワードラインを順次に活性化させるための活性化信号ＬＸＤＥＣ１〜ＬＸＤＥＣｎ及びＷＥＣ信号を出力する。
第１，第２ワードライン駆動部８５、８５ａは複数個のサブ駆動部より構成され、各サブ駆動部はグローバルワードラインごとに連結される。
【００４６】
図１９は図１８の部分的詳細図であって、ワードライン駆動部を中心により詳細に図示した。
図１９に示すように、第１ワードライン駆動部８５と第２ワードライン駆動部８５ａとが並べられ、それらの左側に第１メインセルアレイ部８３、右側に第２メインセルアレイ部８３ａがそれぞれ配列されている。これはレイアウトをより効率的に利用するためである。
図面のように、第１，第２ワードライン駆動部８５，８５ａは複数のサブ駆動部より構成される。グローバルＸデコーダ部８１には複数のグローバルワードラインＧＷＬ１，ＧＷＬ２，．．．，ＧＷＬｎが連結される。そして、それぞれのグローバルワードラインごとにサブ駆動部ＳＤが連結される。第１，第２ワードライン駆動部８５，８５ａはそれぞれグローバルワードラインの数だけサブ駆動部を備える。そして、各グローバルワードラインには第１ワードライン駆動部８５のサブ駆動部と第２ワードライン駆動部８５ａのサブ駆動部が共通に連結される。
【００４７】
図２０は図１９の「Ｂ」部分の詳細図であって、ローカルＸデコーダから出力される信号と本発明の第４実施形態のサブ駆動部との連結関係を示した。
図２０に示すように、本発明の第４実施形態のサブ駆動部はグローバルＸデコーダ部から出力されるグローバルワードラインＧＷＬの信号により動作し、ローカルＸデコーダ部から出力される信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４，ＷＥＣを順次にワードラインＷＬ１〜ＷＬ４に印加する。この際、ＷＥＣ信号は書込みモード又は再記憶モードでのみ活性化される信号である。
【００４８】
図２１は本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路を示した。
図２１に図示の駆動回路は図２０のサブ駆動部の詳細構成図である。
すなわち、グローバルＸデコーダ部（図示しない）と連結されるグローバルワードラインＧＷＬに直列に連結された四つのＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４からなるＸアドレス信号出力部２１０と、各トランジスタのソース電圧により順次に制御され、ローカルＸデコーダ部（図示しないの出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４をワードラインＷＬ１〜ＷＬ４に順次に印加するＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８からなるワードライン駆動信号出力部２１１と、ＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８のそれぞれのソース端子とグローバルワードラインＧＷＬとの間に連結され、各ワードラインのフローティング電圧をバイパスさせるＮＭＯＳトランジスタＴ９，Ｔ１０，Ｔ１１，Ｔ１２からなるバイパス部２１２とより構成される。
【００４９】
ここで、ローカルＸデコーダ部はＬＸＤＥＣ１〜ＬＸＤＥＣ４信号とともにＷＥＣ信号を順次出力する。そして、Ｘアドレス信号出力部２１０のＮＭＯＳトランジスタＴ４のＤには第１スイッチングトランジスタＴＳ１が連結され、第１スイッチングトランジスタＴＳ１のソース電圧により制御されＷＥＣ信号をスイッチングする第２スイッチングトランジスタＴＳ２がさらに構成される。
【００５０】
このような本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路はＸアドレス信号出力部２１０のＮＭＯＳトランジスタＴ１〜Ｔ４がターンオンすることによって、各ソース連結されたワードライン駆動信号出力部２１１のＮＭＯＳトランジスタＴ５〜Ｔ８がターンオンする。
したがって、ローカルＸデコーダ部の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４を順次にワードラインＷＬ１〜ＷＬ４に印加し、最後にＷＥＣ信号が印加される。
【００５１】
一方、グローバルワードラインＧＷＬと各ワードラインＷＬ１〜ＷＬ４の間に連結されるＮＭＯＳトランジスタＴ９〜Ｔ１２からなるバイパス部２１２はワードラインＷＬ１〜ＷＬ４のフローティング電圧をバイパスさせるための役割をする。すなわち、グローバルワードラインＧＷＬ及びＬＸＤＥＣ１〜ＬＸＤＥＣ４信号がすべてローレベルである場合、ワードラインＷＬ１〜ＷＬ４はフローティング状態になるが、そのとき、ワードラインに誘起されたフローティング電圧をＮＭＯＳトランジスタＴ９，Ｔ１０、Ｔ１１，Ｔ１２を介してグローバルワードラインＧＷＬにバイパスさせる。ＮＭＯＳトランジスタＴ９〜Ｔ１２は駆動電流が極めて小さく、常にターンオン状態を維持する。
このように、ワードラインＷＬ１〜ＷＬ４がフローティング状態にならないようにして、不必要にセルデータが選択されないようにする。これは不必要に選択されたセルデータが実際データにノイズとして作用する要素を予め除去するためである。
【００５２】
図２１は単位セルが４−ＮＡＮＤ型である場合を示したものであって、もし、ｎ−ＮＡＮＤ型である場合には、ローカルＸデコーダ部はＷＥＣ信号とともにＬＸＤＥＣ１〜ＬＸＤＥＣｎを出力する。そして、グローバルワードラインＧＷＬに直列に連結されＸアドレス信号出力部２１０を構成するＮＭＯＳトランジスタもｎ個で構成され、トランジスタのそれぞれのソースに連結されワードライン駆動信号出力部２１１を構成するＮＭＯＳトランジスタもｎ個で構成される。
【００５３】
以下、のような本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路の動作を説明する。
トランジスタＴ１がターンオンされているので、グローバルワードラインＧＷＬが活性化するに従ってトランジスタＴ１のソースはハイレベルとなりトランジスタＴ５をターンオンさせる。したがって、ローカルＸデコーダ部から出力されるＬＸＤＥＣ１信号はトランジスタＴ５を介してワードラインＷＬ１に印加され、ワードラインＷＬ１が活性化状態になる。したがって、ワードラインＷＬ１が活性化され、強誘電体キャパシタＦＣ１に記憶されていたデータは図１７のＮＭＯＳトランジスタＴ１を介してビットラインに伝達される。同時に図２１のトランジスタＴ２，Ｔ３，Ｔ４はオンとなっているので、同様に、ローカルＸデコーダ部から出力されるＬＸＤＥＣ２〜ＬＸＤＥＣ４が活性状態になって、それぞれのワードラインＷＬ２〜ＷＬ４が活性化され、強誘電体キャパシタＦＣ２，ＦＣ３，ＦＣ４に記憶されていたデータを読み出す。
【００５４】
一方、図２２には本発明の第４実施形態による駆動回路とセルアレイ部との関係をより詳細に図示した。
図２２に示すように、横方向にグローバルワードラインＧＷＬが配置され、グローバルワードラインを横切る方向に複数のビットライン（．．．，Ｂ／Ｌ＿ｎ−１，Ｂ／Ｌ＿ｎ）が配置されている。いうまでもなく、グローバルワードラインは平行に多数配置されるが、図では１本のみを示している。そして、各ビットラインに対応して４−ＮＡＮＤセルが連結され、グローバルワードラインＧＷＬには四つのＮＭＯＳトランジスタＴ１〜Ｔ４からなるＸアドレス信号出力部２１０が連結される。
各ＮＭＯＳトランジスタＴ１〜Ｔ４のソースにはローカルＸデコーダ部から出力される制御信号をメインセルアレイ部のワードラインＷＬ１〜ＷＬ４に印加する四つのＮＭＯＳトランジスタＴ５〜Ｔ８からなるワードライン駆動信号出力部２１１が連結される。そして、グローバルワードラインＧＷＬとワードライン駆動信号出力部２１１とを構成しているＮＭＯＳトランジスタＴ５〜Ｔ８のＤの間には、ワードラインＷＬ１〜ＷＬ４のフローティング電圧をバイパスさせるための四つのＮＭＯＳトランジスタＴ９〜Ｔ１２からなるバイパス部２１２が連結される。
【００５５】
図に示すように、読出しモードでは不活性化状態を維持して、書込みモードが始まると活性化状態に変わるＷＥＣ信号は、ローカルＸデコーダ部でＬＸＤＥＣ１〜ＬＸＤＥＣ４とともに出力される。そして、Ｘアドレス信号出力部２１０の四番目ＮＭＯＳトランジスタＴ４のソースには第１スイッチングトランジスタＴＳ１が連結され、第１スイッチングトランジスタのソース電圧により制御されＷＥＣ信号をメインセルアレイ部のＷＥＣラインに印加する第２スイッチングトランジスタＴＳ２がさらに連結されている。
【００５６】
一方、図２３は本発明の第５実施形態による不揮発性強誘電体メモリ素子の駆動回路を図示した。本発明の第５実施形態もまた４−ＮＡＮＤセルを例にして説明する。
図２３に示すように、本発明の第５実施形態によれば、グローバルワードラインＧＷＬと、グローバルワードラインＧＷＬに並列的に連結され順次にターンオンされる四つのＮＭＯＳトランジスタＴ１〜Ｔ４からなるＸアドレス信号出力部２１０と、各ＮＭＯＳトランジスタＴ１〜Ｔ４のＤにゲートが連結され、ソース電圧によってローカルＸデコーダ部から出力されるＬＸＤＥＣ１〜ＬＸＤＥＣ４信号をワードラインＷＬ１〜ＷＬ４に伝達するための四つのＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８からなるワードライン駆動信号出力部２１１と、各ワードラインとグローバルワードラインＧＷＬの間にそれぞれ構成され、ワードラインのフローティング電圧をバイパスさせる四つのＮＭＯＳトランジスタＴ９〜Ｔ１２からなるバイパス部２１２と、グローバルワードラインＧＷＬに四つのＮＭＯＳトランジスタＴ１〜Ｔ４とともに連結される第１スイッチングトランジスタＴＳ１と、第１スイッチングトランジスタＴＳ２のソース電圧により制御されＷＥＣ信号をスイッチングする第２スイッチングトランジスタＴＳ２とを含む。ＮＭＯＳトランジスタＴ１〜Ｔ４，Ｔ９〜Ｔ１２，ＴＳ１，ＴＳ２は常にターンオン状態を維持する。
【００５７】
このような本発明の第５実施形態は、前述した第４実施形態に比べＮＭＯＳトランジスタＴ１〜Ｔ４がグローバルワードラインＧＷＬに対して並列に構成されていることが分かる。このように並列に構成することで、トランジスタＴ４のＤノードＮ４はトランジスタＴ８をターンオンさせ得るような十分な電圧になる。もし、トランジスタＴ４によってソースノードＮ２が十分なハイレベルにならないと、トランジスタＴ８は十分に開かなくなり、ＬＸＤＥＣ４信号がワードラインＷＬ４に十分に伝達されなくなるためである。
【００５８】
【発明の効果】
以上で説明したような本発明の不揮発性強誘電体メモリ素子の駆動回路は次のような効果がある。
第１，第２スプリットワードラインと、第１，第２スプリットワードラインを横切る方向に形成されたビットラインと、第１スプリットワードラインとビットライン、そして、第２スプリットワードラインとビットラインの間にそれぞれスイッチングトランジスタ及び強誘電体キャパシタが構成されてなる不揮発性強誘電体メモリセルとを備えた不揮発性強誘電体メモリ装置において、全体の行方向のアドレス信号をグローバルＸデコーダ部でディコーティングし、これを行方向のセルアレイ部が共用できるように局所制御部及びローカルＸデコーダ部によって各セルアレイ部のワードラインが選択されるようにし、局所制御部及びローカルＸデコーダ部の制御信号とＸアドレス信号を用いてセルを選択するので、ワードライン駆動部の構成を簡略化することができるだけでなく、レイアウトの面積を減少させる効果がある。
【００５９】
本発明では駆動回路をＮＭＯＳトランジスタのみで構成しているので、ＰＭＯＳに比べて同じ大きさで電流の駆動能力を向上させることができる。また、第１，第２スプリットワードラインのフローティング電圧をバイパスさせることで、フローティング電圧によって第１，第２スプリットワードラインのレベルが動揺して不必要なセルが選択されることを防止するので、センシングによるノイズ発生を予め防止することができる。
【００６０】
さらに、複数個のトランジスタがワードラインに対して直列に連結されていたのを並列的に構成しているので、しきい値電圧を損失しないで駆動信号を第１，第２スプリットワードラインに印加することができる。
【００６１】
レイアウトを効率よく用いるために一つのスプリットワードライン駆動回路が二つのセルアレイ部を共用できるようにし、Ｘアドレス信号出力部を構成する複数のトランジスタのそれぞれの出力端の左右側にスプリットワードライン駆動信号出力部をそれぞれ構成してＸアドレス信号出力部を共用させ、左側と右側の第１，第２スプリットワードラインに選択的に駆動信号を印加することができるので、レイアウトの面積をさらに減少させることができる。
【００６２】
単位セルとしてマルチ−ＮＡＮＤセルである場合に適用しても、ワードライン駆動回路の構成がより簡略化でき、レイアウトを効率的に利用できるなどの効果を期待できる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図である。
【図２】従来不揮発性強誘電体メモリの段位セルの構成図である。
【図３】従来不揮発性強誘電体メモリ素子の駆動回路の構成図である。
【図４】従来不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図である。
【図５】従来不揮発性強誘電体メモリ素子の読出しモードの動作を示すタイミング図である。
【図６】本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路を説明するためのセルアレイの構成図である。
【図７】図６のメインセルアレイ部を構成している単位セルの構成図である。
【図８】図７に図示の２Ｔ／２Ｃ構造の単位セルを１Ｔ／１Ｃ構造の単位セルに分離して図示した図面である。
【図９】図６の構成に基づきレイアウトをより効率的に利用するための構成図である。
【図１０】図９の部分的詳細図であって、図６に図示のスプリットワードライン駆動部を中心により詳細に示す図面である。
【図１１】図９の局所制御部から出力される信号ＬＣ１、ＬＣ２とサブ駆動部との関係を示す図面である。
【図１２】図１１の「Ａ」部分をより詳細に示すものであって、本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路である。
【図１３】図１２に図示の本発明の第１実施形態による不揮発性強誘電体メモリ素子の駆動回路の動作を示すタイミング図である。
【図１４】図１２を用いて複数個のスプリットワードラインペアを有する不揮発性強誘電体メモリ素子の駆動回路を構成した図面である。
【図１５】本発明の第２実施形態による不揮発性強誘電体メモリ素子の駆動回路である。
【図１６】本発明の第３実施形態による不揮発性強誘電体メモリ素子の駆動回路である。
【図１７】通常の４−ＮＡＮＤセルの構成図である。
【図１８】４−ＮＡＮＤセルを用いた不揮発性強誘電体メモリ素子のセルアレイ部の構成図である。
【図１９】図１８の部分的詳細図であって、ワードライン駆動部を中心により詳細に示す図面である。
【図２０】図１９の「Ｂ」部分の詳細図であって、ローカルＸデコーダ部から出力される信号と本発明の第４実施形態のサブ駆動部との連結関係を示す図面である。
【図２１】本発明の第４実施形態による不揮発性強誘電体メモリ素子の駆動回路である。
【図２２】本発明の第４実施形態による駆動回路とセルアレイ部との関係をより詳細に示す図面である。
【図２３】本発明の第５実施形態による不揮発性強誘電体メモリ素子の駆動回路である。
【符号の説明】
６１，８３：第１メインセルアレイ部
６１ａ, ８３ａ：第２メインセルアレイ部
６３，８１：グローバルＸデコーダ部
６５，６５ａ：第１，第２スプリットワードライン駆動部
６７，８７：第１ビットライン制御部
６７ａ, ８７ａ：第２ビットライン制御部
６９，６９ａ：第１，第２局所制御部
８５，８５ａ：第１，第２ワードライン制御部
８９，８９ａ：第１，第２ローカルＸデコーダ部
１２０，２１０：Ｘアドレス信号出力部
１２１：スプリットワードライン駆動信号出力部
２１１：ワードライン駆動信号出力部
１２２，２１２：バイパス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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