(57)【特許請求の範囲】
【請求項１】
第１の電源ラインまたは当該第１の電源ラインに対応する基準電位ラインを装置の外部に引き出すための第１のパッドと、
第２の電源ラインまたは当該第２の電源ラインに対応する基準電位ラインを装置の外部に引き出すための第２のパッドと、
少なくとも一部が、上記第１のパッドまたは上記第２のパッドの直下の半導体基板に形成され、上記第１のパッドと上記第２のパッドとの間に接続された少なくとも１つのダイオードと
を有する半導体装置。
【請求項２】
上記ダイオードは、複数のダイオードが互いに逆方向に並列接続された並列ダイオードであって、
上記第１の電源ラインにつながる上記第１のパッドと、上記第２の電源ラインにつながる上記第２のパッドとを接続する並列ダイオードと、
上記第１の電源ラインに対応した基準電位ラインにつながる上記第１のパッドと、上記第２の電源ラインに対応した基準電位ラインにつながる上記第２のパッドとを接続する並列ダイオード
の少なくとも何れか一方である
請求項１に記載の半導体装置。
【請求項３】
上記ダイオードは、
上記第１の電源ラインにつながる上記第１のパッドと、上記第２の電源ラインに対応した基準電位ラインにつながる上記第２のパッドとを接続するダイオードと、
上記第１の電源ラインに対応した基準電位ラインにつながる上記第１のパッドと、上記第２の電源ラインにつながる上記第２のパッドとを接続するダイオード
の少なくとも何れか一方である
請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気放電によって内部回路が破壊されることを防止する静電気放電保護回路を備えた半導体装置、および複数の種類が異なる電源系を有する半導体装置に関するものである。
【０００２】
【従来の技術】
図５は、静電気放電保護回路を備えた従来の半導体装置の一例を示す概略的なブロック図である。
図５において、符号１はパッドを、符号Ｑｎはｎ型ＭＯＳトランジスタを、符号Ｑｐはｐ型ＭＯＳトランジスタを、符号Ｒは保護抵抗を、符号２は内部回路をそれぞれ示す。
【０００３】
内部回路２の信号配線は保護抵抗Ｒを介してパッド１に接続される。このパッド１がパッケージ外部に露出したピンと電気的に接続されることによって、内部回路２の信号配線が装置の外部に引き出される。パッド１と保護抵抗Ｒとの接続ラインは、ｎ型ＭＯＳトランジスタＱｎのドレイン−ソース端子を介して基準電位Ｖｓｓに接続されるとともに、ｐ型ＭＯＳトランジスタＱｐのドレイン−ソース端子を介して電源Ｖｄｄに接続される。
【０００４】
図５に示す半導体装置によれば、静電気放電によってパッド１の電位が電源Ｖｄｄよりｐ型ＭＯＳトランジスタＱｐのしきい電圧分だけ高くなると、このｐ型ＭＯＳトランジスタＱｐが導通状態となるため、パッド１の電位上昇が抑制される。また、静電気放電によってパッド１の電位が基準電位Ｖｓｓよりｎ型ＭＯＳトランジスタＱｎのしきい電圧分だけ低くなると、このｎ型ＭＯＳトランジスタＱｎが導通状態となるため、パッド１の電位低下が抑制される。このようにしてパッド１の電圧変動範囲が制限されるので、静電気放電による内部回路２の破壊が防止される。
【０００５】
図６は、図５に示す半導体装置の従来のレイアウトの一例を示す図である。
図６において、符号１１は半導体基板を、符号１２はｐ型不純物領域を、符号１３はｎ型不純物領域を、符号１４はｎ型またはｐ型の不純物領域を、符号１５は多結晶シリコン膜を、符号２１は第２層配線を、符号３１は第３層配線を、符号４１は第４層配線をそれぞれ示す。
また図７は、図６の点線Ａ−Ａ’における半導体装置の断面を矢印ａの方向から見た断面図である。
図７と図６の同一符号は同一の構成要素を示す。その他、図７において、符号１６はゲート電極を、符号１７はｎ型不純物領域を、符号１８はｐ型不純物領域を、符号５０は層間絶縁膜を、符号６０はビヤをそれぞれ示す。
【０００６】
図６および図７に示すように、領域Ａ１にはパッド１が、領域Ａ２にはｎ型ＭＯＳトランジスタＱｎが、領域Ａ３にはｐ型ＭＯＳトランジスタＱｐが、領域Ａ４には抵抗Ｒが、領域Ａ５には内部回路２がそれぞれ形成される。
【０００７】
領域Ａ１において、第２配線層および第４配線層には矩形状の電極４１が形成されており、領域Ａ３および領域Ａ２から延びる第３層配線３１とこれらの電極４１とがビヤ６０で接続される。
【０００８】
領域Ａ２において、基準電位Ｖｓｓの配線である第４層配線４２が、第３層配線３１と垂直な方向に延びて形成される。この第４層配線４２に面した半導体基板１１上には、第４層配線４２と同一方向に延びたｐ型不純物領域１２が形成される。
【０００９】
ｐ型不純物領域１２上にはゲート絶縁膜を介してゲート電極１６が形成されており、このゲート電極１６に面したチャネル形成領域を挟んで、ｎ型ＭＯＳトランジスタＱｎのソースまたはドレインとなるｎ型不純物領域１７が形成される。
ソースとなるｎ型不純物領域１７は、ビヤ６０を介して第２層配線２１に接続され、更にこの第２層配線２１がビヤ６０を介して第３層配線３１に接続される。
ドレインとなるｎ型不純物領域１７およびゲート電極１６は、ビヤ６０を介して同一の第２層配線２１に接続され、更にこの第２層配線２１が、図示しない第３層配線およびビヤ６０を介して、基準電位Ｖｓｓの配線である第４層配線４２に接続される。なお図７の例では、ｐ型不純物領域１２に形成されたｐ型不純物領域１８とゲート電極１６とが共通の第２層配線２１に接続される。これにより、ｐ型不純物領域１２の電位が基準電位Ｖｓｓに固定される。
【００１０】
領域Ａ３において、電源Ｖｄｄの配線である第４層配線４３が、第４層配線４２と平行な方向に延びて形成される。この第４層配線４３に面した半導体基板１１上には、第４層配線４３と同一方向に延びたｎ型不純物領域１３が形成される。
【００１１】
ｎ型不純物領域１３上にはゲート絶縁膜を介してゲート電極１６が形成されており、このゲート電極１６に面したチャネル形成領域を挟んで、ｐ型ＭＯＳトランジスタＱｐのソースまたはドレインとなるｐ型不純物領域１８が形成される。ソースとなるｐ型不純物領域１８は、ビヤ６０を介して第２層配線２１に接続され、更にこの第２層配線２１がビヤ６０を介して第３層配線３１に接続される。
【００１２】
ドレインとなるｐ型不純物領域１８およびゲート電極１６は、ビヤ６０を介して同一の第２層配線２１に接続され、更にこの第２層配線２１が、図示しない第３層配線およびビヤ６０を介して、電源Ｖｄｄの配線である第４層配線４３に接続される。なお図７の例では、ｎ型不純物領域１３に形成されたｎ型不純物領域１７とゲート電極１６とが共通の第２層配線２１に接続される。これにより、ｎ型不純物領域１３の電位が電源Ｖｄｄに固定される。
【００１３】
領域Ａ４において、半導体基板１１上に形成された多結晶シリコン膜１５による抵抗Ｒの一端と第３層配線３１とが、ビヤ６０および第２層配線２１を介して接続される。多結晶シリコン膜１５の他方の端は、領域Ａ５の内部回路２から延びる配線と接続される。
【００１４】
次に、複数の種類が異なる電源系を有した従来の半導体装置について説明する。
図８は、２つの電源系を有した従来の半導体装置における、パッド付近のレイアウトの一例を示す図である。
図８と図５の同一符号は同一の構成要素を示す。その他、図８において、符号２４は基準電位Ｖｓｓ１の第２層配線を、符号２６は基準電位Ｖｓｓ２の第２層配線を、符号２７は電源Ｖｄｄ２の第２層配線をそれぞれ示し、これらの配線が内部回路に直接接続される。
また、符号４４は基準電位Ｖｓｓ１の第４層配線を、符号４５は電源Ｖｄｄ１の第４層配線を、符号４６は基準電位Ｖｓｓ２の第４層配線を、符号４７は電源Ｖｄｄ２の第４層配線をそれぞれ示し、これらの配線によってパッドが形成される。
【００１５】
図８のレイアウト例において、領域Ａ６および領域Ａ１０には電源Ｖｄｄ１系のパッドが形成され、この領域Ａ６と領域Ａ１０との間の領域Ａ８には電源Ｖｄｄ２系のパッドが形成される。
【００１６】
また、領域Ａ６における基準電位Ｖｓｓ１のパッドと、領域Ａ８における基準電位Ｖｓｓ２のパッドとが領域Ａ７を挟んで隣接しており、この２つのパッドは、領域Ａ７に形成される双方向の並列ダイオードによって互いに接続される。
【００１７】
同様に、領域Ａ１０における基準電位Ｖｓｓ１のパッドと、領域Ａ８における電源Ｖｄｄ２のパッドとが領域Ａ９を挟んで隣接しており、この２つのパッドは、領域Ａ９に形成されるダイオードによって互いに接続される。図８の例において、基準電位Ｖｓｓ１はダイオードのアノード側に接続され、電源Ｖｄｄ２はカソード側に接続される。
【００１８】
図９は、図８の点線Ｂ−Ｂ’における半導体装置の断面図である。
図９と、図７および図８の同一符号は同一の構成要素を示す。その他、図９において、符号３４は基準電位Ｖｓｓ１の第３層配線を、符号３６は基準電位Ｖｓｓ２の第３層配線を、符号３７は電源Ｖｄｄ２の第３層配線をそれぞれ示す。
【００１９】
図９に示すように、第４配線層に形成されるそれぞれのパッドの電極は、内部回路につながる第２層配線または第３層配線とビヤ６０を介して接続される。
また、異なる電源系のパッド間には、これらのパッドを接続するダイオードが形成される領域Ａ７や領域Ａ９のために、回路が何も形成されない空き領域が存在している。
【００２０】
一般に、高速なクロック信号で動作するメインのロジック回路などで発生したノイズの混入によって動作に不具合が生じる敏感な信号処理回路には、ノイズ発生元のメイン回路に供給される共通電源とは異なる独立電源を用いる場合がある。この場合、こうした小規模な独立電源系は大規模な共通電源系に比べて電源と基準電位との間の容量成分が小さく、また静電気放電保護回路の数が共通電源系より少ないので、静電気放電が発生した場合における回路の電圧が共通電源系より大きくなりやすい。すなわち、小規模な独立電源系の回路は、大規模な共通電源系の回路に比べて静電耐量が小さく破壊されやすい。
【００２１】
このような問題を解決するために、例えば図８および図９に示す半導体装置のように、異なる電源系の基準電位間や電源電位間に双方向の並列ダイオードを挿入したり、あるいは一方の電源系の基準電位と他方の電源系の電源電位との間にダイオードを挿入することがある。
【００２２】
ノイズ成分の電圧がこのダイオードの順方向電圧より小さいものとすると、ダイオードはノイズ成分に対して高インピーダンスとなるので、異種電源系の間のノイズ混入は防止される。
【００２３】
一方、静電気放電が発生した場合、その大電圧によってダイオードが導通状態となるので、双方向の並列ダイオードで接続された基準電位または電源電位は互いに電気的に接続される。これにより、双方の電源系の静電放電保護回路が共有されるので、独立電源系と共通電源系の静電耐量を同程度にすることができる。
また、一方の電源系の基準電位と他方の電源系の電源電位との間に接続されたダイオードによって、独立電源系のパッドから流れ込む静電気放電のサージ電流の一部が共通電源系にも流れるので、独立電源系の回路の電圧上昇を抑制することができる。
【００２４】
【発明が解決しようとする課題】
ところで、上述した従来の半導体装置においては、いずれも静電気放電に対する対策として静電気放電保護回路やダイオードが付加されるため、これらの付加回路を形成するための面積が余分に必要となり、回路面積が肥大化してしまう問題がある。
【００２５】
例えば、図６に示す従来のレイアウト例においては、１つのパッドに対してトランジスタ２つ分の面積が必要となるので、これらのパッドが半導体チップの各辺に形成されるものとすると、縦方向および横方向に対してそれぞれトランジスタ４つ分の面積が余分に必要となる。
【００２６】
また、図９の断面図から分かるように、図８に示す従来のレイアウト例では、異なる電源系の間に挿入するダイオードの領域を設けるために、領域Ａ７や領域Ａ９のような回路が形成されない無駄な領域がパッド間に生まれてしまう。ＩＣの高機能化に伴って入出力ピン数は年々増加する傾向にあり、パッド間にこのような無駄な領域が存在することによって回路面積を増大させたり、ピン数が制約されてしまうなどの問題がある。
【００２７】
本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、従来に比べて回路の面積を削減できる半導体装置を提供することにある。
また、第２の目的は、回路が形成されない無駄な領域を減らし、回路の集積度を向上させることができる半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体装置は、第１の電源ラインまたは当該第１の電源ラインに対応する基準電位ラインを装置の外部に引き出すための第１のパッドと、第２の電源ラインまたは当該第２の電源ラインに対応する基準電位ラインを装置の外部に引き出すための第２のパッドと、少なくとも一部が、上記第１のパッドまたは上記第２のパッドの直下の半導体基板に形成され、上記第１のパッドと上記第２のパッドとの間に接続された少なくとも１つのダイオードとを有する。
【００３２】
本発明に係る半導体装置によれば、上記第１のパッドまたは上記第２のパッドの直下の半導体基板に、上記第１のパッドと上記第２のパッドとを接続する少なくとも１つのダイオードが形成される。上記ダイオードのしきい電圧より低いノイズに対して上記ダイオードは高インピーダンス状態となり、第１の電源系と第２の電源系との間のノイズ伝搬が抑制される。静電気放電により大電圧が発生する場合には、上記ダイオードが導通状態となり、一方の電源系に流れ込むサージ電流が他方の電源系にも流れ、サージ電流による回路電圧の上昇が抑制される。また、上記ダイオードを形成するための領域を上記第１のパッドと上記第２のパッドとの間に設ける必要がないので、パッド間において回路が形成されない無駄な領域が減少する。
【００３３】
上記ダイオードは、複数のダイオードが互いに逆方向に並列接続された並列ダイオードであって、上記第１の電源ラインにつながる上記第１のパッドと、上記第２の電源ラインにつながる上記第２のパッドとを接続する並列ダイオードと、上記第１の電源ラインに対応した基準電位ラインにつながる上記第１のパッドと、上記第２の電源ラインに対応した基準電位ラインにつながる上記第２のパッドとを接続する並列ダイオードの少なくとも何れか一方でも良い。
また上記ダイオードは、上記第１の電源ラインにつながる上記第１のパッドと、上記第２の電源ラインに対応した基準電位ラインにつながる上記第２のパッドとを接続するダイオードと、上記第１の電源ラインに対応した基準電位ラインにつながる上記第１のパッドと、上記第２の電源ラインにつながる上記第２のパッドとを接続するダイオードの少なくとも何れか一方でも良い。
【００３４】
【発明の実施の形態】
以下、本発明の参考形態及び第１の実施形態について、図面を参照して説明する。
＜参考形態＞
図１は、本発明の参考形態に係る半導体装置の回路構成およびレイアウトの一例を示す概略的な図である。図１と図６の同一符号は同一の構成要素を示す。
また図２は、図１の点線Ｃ−Ｃ’における半導体装置の断面を矢印ｃの方向から見た断面図である。図２と図７の同一符号は同一の構成要素を示す。
【００３５】
図１および図２に示すように、領域Ａ１１にはパッド１およびｎ型ＭＯＳトランジスタＱｎが、領域Ａ１２にはｐ型ＭＯＳトランジスタＱｐが、領域Ａ１３には抵抗Ｒが、領域Ａ１４には内部回路２がそれぞれ形成される。
【００３６】
領域Ａ１１において、第４配線層には矩形状の電極４１によってパッドが形成されており、領域Ａ１２から延びる第３層配線３１とこの電極４１とがビヤ６０を介して接続される。
【００３７】
また、パッドを形成する電極４１に面し、領域Ａ１２と隣接した半導体基板１１上には、ｎ型ＭＯＳトランジスタＱｎのｐ型不純物領域１２が形成される。ｐ型不純物領域１２上には、ゲート絶縁膜を介してゲート電極１６が形成されており、このゲート電極１６に面したチャネル形成領域を挟んで、ｎ型ＭＯＳトランジスタＱｎのソースまたはドレインとなるｎ型不純物領域１７が形成される。
【００３８】
ｎ型ＭＯＳトランジスタＱｎのソースとなるｎ型不純物領域１７は、パッドを形成する電極４１に面して形成された第２層配線２３と、ビヤ６０を介して接続される。更にこの第２層配線２３は、パッドを形成する電極４１の下層に延びた第３層配線３１と、ビヤ６０を介して接続される。
【００３９】
ｎ型ＭＯＳトランジスタＱｎのドレインとなるｎ型不純物領域１７およびゲート電極１６は、パッドを形成する電極４１に面し、第２層配線２３と隣接して形成された第２層配線２２と、ビヤ６０を介して接続される。更にこの第２層配線２２は、図示しない第３層配線およびビヤ６０を介して、基準電位Ｖｓｓの配線である第４層配線４２に接続される。第４層配線４２は、パッドを形成する電極４１と隣接し、第３層配線３１と垂直な方向に延びて形成される。
【００４０】
なお図２の例では、ｐ型不純物領域１２に形成されたｐ型不純物領域１８とゲート電極１６とが共通の第２層配線２２に接続される。これにより、ｐ型不純物領域１２の電位が基準電位Ｖｓｓに固定される。
【００４１】
領域Ａ１２において、ｐ型不純物領域１２と隣接した半導体基板上に、ｐ型ＭＯＳトランジスタＱｐのｎ型不純物領域１３が形成される。
ｎ型不純物領域１３上には、ゲート絶縁膜を介してゲート電極１６が形成されており、このゲート電極１６に面したチャネル形成領域を挟んで、ｐ型ＭＯＳトランジスタＱｐのソースまたはドレインとなるｐ型不純物領域１８が形成される。
【００４２】
ｐ型ＭＯＳトランジスタＱｐのソースとなるｐ型不純物領域１８は、ビヤ６０を介して第２層配線２１に接続され、更にこの第２層配線２１がビヤ６０を介して第３層配線３１に接続される。
【００４３】
ｐ型ＭＯＳトランジスタＱｐのドレインとなるｐ型不純物領域１８およびゲート電極１６は、ビヤ６０を介して同一の第２層配線２１に接続され、更にこの第２層配線２１が、図示しない第３層配線およびビヤ６０を介して、電源Ｖｄｄの配線である第４層配線４３に接続される。第４層配線４３は、第４層配線４２と隣接し、これと同一方向に延びて形成される。
【００４４】
なお図７の例では、ｎ型不純物領域１３に形成されたｎ型不純物領域１７とゲート電極１６とが共通の第２層配線２１に接続される。これにより、ｎ型不純物領域１３の電位が電源Ｖｄｄに固定される。
【００４５】
領域Ａ１３において、半導体基板１１上に形成された多結晶シリコン膜１５による抵抗Ｒの一端と第３層配線３１とが、ビヤ６０および第２層配線２１を介して接続される。多結晶シリコン膜１５の他方の端は、領域Ａ１４の内部回路２から延びる配線と接続される。
【００４６】
上述した図１の半導体装置によれば、静電気放電によってパッド１の電位が変動しても、ｐ型ＭＯＳトランジスタＱｐまたはｎ型ＭＯＳトランジスタＱｎが導通状態となってサージ電流が電源Ｖｄｄまたは基準電位Ｖｓｓに流れ、パッド１の電圧変動範囲が制限されるので、静電気放電による内部回路２の破壊が防止される。
【００４７】
更に、図６および図７に示す従来のレイアウト例と比較して分かるように、従来例においてｎ型ＭＯＳトランジスタＱｎが形成される領域Ａ２、およびパッドが形成される領域Ａ１が、上述した図１および図２のレイアウト例では領域Ａ１１に集約される。したがって、上述のレイアウト例によれば、従来例に比べて約トランジスタ１つ分に相当する面積を削減することができる。
【００４８】
また、トランジスタの面積と比較したパッドの面積が、図１および図２のレイアウト例よりも更に大きい場合には、ｎ型ＭＯＳトランジスタＱｎに加えてｐ型ＭＯＳトランジスタＱｐもパッド下層に形成することができる。さらにスペースがあれば、保護抵抗Ｒをパッド下層に形成することもできる。
このように、従来利用されていなかったパッド下層の領域に静電気放電保護回路を形成することによって、回路面積を削減することができる。
【００４９】
また、従来に比べてパッドの直近に静電気放電保護回路が形成されるので、サージ電流をより効果的に静電気放電保護回路へ流すことができ、静電気放電に対する耐性を向上させることができる。
【００５０】
＜第1の実施形態＞
次に、本発明の第1の実施形態について説明する。
図３は、本発明の第1の実施形態に係る半導体装置のレイアウトの一例を示す概略的な図である。図３と図８および図９の同一符号は同一の構成要素を示す。
【００５１】
領域Ａ１５および領域Ａ１９には、電源Ｖｄｄ１系の信号パッドとして矩形状の電極４１が第４配線層に形成され、この電極４１と内部回路とをつなぐ第３層配線３１が形成される。また、信号用パッドと内部回路との接続ライン上に直列に挿入される保護抵抗として、多結晶シリコン膜１５が半導体基板１１上に形成される。第３層配線３１の上層には、電源Ｖｄｄ１につながる第４層配線４５や、電源Ｖｄｄ１系の基準電位Ｖｓｓ１につながる第４層配線４４が、第３層配線３１に対して垂直方向に延びて形成される。
【００５２】
同様に、領域Ａ１７には、電源Ｖｄｄ２系の信号パッドとして矩形状の電極４１が第４配線層に形成され、この電極４１と内部回路とをつなぐ第３層配線３１が形成される。また、信号用パッドと内部回路との接続ライン上に直列に挿入される保護抵抗として、多結晶シリコン膜１５が半導体基板１１上に形成される。第３層配線３１の上層には、電源Ｖｄｄ２につながる第４層配線４７や、電源Ｖｄｄ２系の基準電位Ｖｓｓ２につながる第４層配線４６が、第３層配線３１に対して垂直方向に延びて形成される。
【００５３】
なお、電極４１と多結晶シリコン膜１５とを接続する第３層配線３１の下層には、例えば図７のｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタＱｐのように、静電気放電から内部回路を保護する回路を形成しても良い。また、図２の例に示すように、この静電気放電保護回路の少なくとも一部を電極４１の下層に形成しても良い。
【００５４】
領域Ａ１５と領域Ａ１７とに挟まれた領域Ａ１６には、領域Ａ１５に隣接して、基準電位Ｖｓｓ１の電源パッドが第４層配線４４上に形成され、領域Ａ１７に隣接して、基準電位Ｖｓｓ２の電源パッドが第４層配線４６上に形成される。図３の例において、この２つのパッドの間隔は、同一電源系内のパッド間隔と同程度になっている。
なお、図３の例では、基準電位Ｖｓｓ１の電源パッドが形成された第４層配線４４は、第２層配線２４を介して内部回路と接続される。基準電位Ｖｓｓ２の電源パッドが形成された第４層配線４６は、第３層配線３６を介して内部回路と接続される。
【００５５】
また、領域Ａ１６の２つのパッドの下層には、互いに逆方向で並列接続された並列ダイオードが形成される。この並列ダイオードを介して、基準電位Ｖｓｓ１のパッドと基準電位Ｖｓｓ２のパッドとが互いに接続される。
【００５６】
領域Ａ１７と領域Ａ１９に挟まれた領域Ａ１８には、領域Ａ１７に隣接して、電源Ｖｄｄ２の電源パッドが第４層配線４７上に形成され、領域Ａ１９に隣接して、基準電位Ｖｓｓ１の電源パッドが第４層配線４４上に形成される。図３の例において、この２つのパッドの間隔も、同一電源系内のパッド間隔と同程度になっている。
なお、図３の例では、電源Ｖｄｄ２の電源パッドが形成された第４層配線４７は、第３層配線３７を介して内部回路と接続される。基準電位Ｖｓｓ１の電源パッドが形成された第４層配線４４は、第２層配線２４を介して内部回路と接続される。
【００５７】
また、領域Ａ１８の２つのパッドの下層には、基準電位Ｖｓｓ１から電源Ｖｄｄ２へ順方向となる向きで、この２つのパッド接続するダイオードが形成される。
【００５８】
図４は、図３の点線Ｄ−Ｄ’における半導体装置の断面を矢印ｄの方向から見た断面図であり、図４と図７〜図９の同一符号は同一の構成要素を示す。
領域Ａ１５、領域Ａ１７および領域Ａ１９において、信号パッドを形成する電極４１の下層には第３層配線３１および第２層配線２１が形成されており、それぞれがビヤ６０を介して接続される。図４の例において、この第２層配線３１が内部回路に接続される。
【００５９】
領域Ａ１６において、基準電位Ｖｓｓ１の電源パッドを形成する電極４４に面した半導体基板１１上、および基準電位Ｖｓｓ２の電源パッドを形成する電極４６に面した半導体基板１１上には、それぞれｎ型不純物領域１３が形成される。
【００６０】
また領域Ａ１６において、電極４４は、ビヤ６０を介して第３層配線３４に接続され、さらにビヤ６０を介して第２層配線２４に接続される。
この第２層配線２４は、２つのｎ型不純物領域１３に面した上層領域の一部分であって、内部回路側の領域に形成される。そして、電極４４に面したｎ型不純物領域１３上に形成されるｐ型不純物領域１８と、電極４６に面したｎ型不純物領域１３上に形成されるｎ型不純物領域１７とに、それぞれビヤ６０を介して接続される。
なお図３および図４の例において、第２層配線２４は内部回路方向に延びて形成されており、これにより、基準電位Ｖｓｓ１の電源パッドと内部回路とが接続される。
【００６１】
また領域１６において、電極４６は、ビヤ６０を介して第３層配線３６に接続され、さらにビヤ６０を介して第２層配線２６に接続される。
この第２層配線２６は、２つのｎ型不純物領域１３に面した上層領域の一部分であって、半導体チップの外周側の領域に、上述した第２層配線２４と隣接して形成される。そして、電極４４に面したｎ型不純物領域１３上に形成されるｎ型不純物領域１７と、電極４６に面したｎ型不純物領域１３上に形成されるｐ型不純物領域１８とに、それぞれビヤ６０を介して接続される。
なお図３および図４の例において、第３層配線３６は内部回路方向に延びて形成されており、これにより、基準電位Ｖｓｓ２の電源パッドと内部回路とが接続される。
【００６２】
領域Ａ１８において、基準電位Ｖｓｓ１の電源パッドを形成する電極４４に面した半導体基板１１上、および電源Ｖｄｄ２の電源パッドを形成する電極４７に面した半導体基板１１上には、それぞれｎ型不純物領域１３が形成される。
【００６３】
また領域Ａ１８において、電極４４は、ビヤ６０を介して第３層配線３４に接続され、さらにビヤ６０を介して第２層配線２４に接続される。
この第２層配線２４は、２つのｎ型不純物領域１３に面した上層領域の一部分であって、内部回路側の領域に形成される。そして、電極４４に面したｎ型不純物領域１３上に形成されるｐ型不純物領域１８と、電極４７に面したｎ型不純物領域１３上に形成されるｐ型不純物領域１８とに、それぞれビヤ６０を介して接続される。
なお図３および図４の例において、第２層配線２４は内部回路方向に延びて形成されており、これにより、基準電位Ｖｓｓ１の電源パッドと内部回路とが接続される。
【００６４】
また領域１８において、電極４７は、ビヤ６０を介して第３層配線３７に接続され、さらにビヤ６０を介して第２層配線２７に接続される。
この第２層配線２７は、２つのｎ型不純物領域１３に面した上層領域の一部分であって、半導体チップの外周側の領域に、上述した第２層配線２４と隣接して形成される。そして、電極４４に面したｎ型不純物領域１３上に形成されるｎ型不純物領域１７と、電極４７に面したｎ型不純物領域１３上に形成されるｎ型不純物領域１７とに、それぞれビヤ６０を介して接続される。
なお図３および図４の例において、第３層配線３７は内部回路方向に延びて形成されており、これにより、電源Ｖｄｄ２の電源パッドと内部回路とが接続される。
【００６５】
上述した図３および図４に示す半導体装置によれば、領域Ａ１６の電極４４に面して形成されたｎ型不純物領域１３上には、アノードが電極４４、カソードが電極４６に接続されたｐｎ接合ダイオードが形成される。領域Ａ１６の電極４６に面して形成されたｎ型不純物領域１３上には、アノードが電極４６、カソードが電極４４に接続されたｐｎ接合ダイオードが形成される。すなわち、互いに逆方向で並列接続された並列ダイオードが形成され、これにより、基準電位Ｖｓｓ１と基準電位Ｖｓｓ２の電源パッドが接続される。
【００６６】
また、領域Ａ１８の電極４４に面して形成されたｎ型不純物領域１３上には、アノードが電極４４、カソードが電極４７に接続されたｐｎ接合ダイオードが形成される。領域Ａ１８の電極４７に面して形成されたｎ型不純物領域１３上にも、アノードが電極４４、カソードが電極４７に接続されたｐｎ接合ダイオードが形成される。すなわち、互いに同一向で並列接続された並列ダイオードが形成され、これにより、電源Ｖｄｄ２と基準電位Ｖｓｓ１の電源パッドが接続される。
【００６７】
電源Ｖｄｄ１系で発生するノイズ成分の電圧がこのダイオードの順方向電圧より小さいものとすると、ダイオードはノイズ成分に対して高インピーダンスとなるので、電源Ｖｄｄ１系から電源Ｖｄｄ２系へのノイズ混入は防止される。
【００６８】
電源Ｖｄｄ２系の電源パッドに対して静電気放電が発生した場合には、その大電圧によって領域Ａ１６の双方向並列ダイオードが導通状態となり、基準電位Ｖｓｓ１と基準電位Ｖｓｓ２とが電気的に接続される。これにより、双方の電源系の静電放電保護回路が共有されるため、静電気放電に弱い電源Ｖｄｄ２系の静電耐量を電源Ｖｄｄ１系と同程度にすることができる。
また、静電気放電によって領域Ａ１８の順方向並列ダイオードが導通状態となり、電源Ｖｄｄ２系の電源パッドから流れ込む静電気放電のサージ電流の一部が電源Ｖｄｄ１系にも流れるので、電源Ｖｄｄ２系の電圧上昇を抑制することができる。
【００６９】
更に、上述した従来のレイアウト例と比較して分かるように、図３および図４の例では、異なる電源系の隣接するパッドに面した半導体基板上に、このパッド間を接続するためのダイオードが形成されているので、図８および図９の領域Ａ７や領域Ａ８のような、異なる電源系のパッド間において何も回路が形成されない無駄な領域は存在していない。
したがって、上述のレイアウト例によれば、従来例に比べて回路が形成されていない無駄な面積を減らすことができ、回路面積の削減や集積度の向上、ピン数の増大を図ることができる。
【００７０】
なお、図１〜図４を参照した上述の参考形態及び第1の実施形態は、何れも本発明を説明するための一例に過ぎず、本発明はこの例に限定されるものではない。
例えば、図１のｐ型ＭＯＳトランジスタＱｐ、ｎ型ＭＯＳトランジスタＱｎおよび抵抗Ｒからなる静電気放電保護回路は一例に過ぎず、他の様々な静電気放電回路の一部または全部を、パッドに面した半導体基板上に形成することによっても、本発明は実現可能である。
【００７１】
半導体基板上に形成される配線層の層数は任意である。また、図１〜図４に示した配線の形状は一例であり、任意の形状で良い。各回路の接続に用いる配線層の選択も任意であり、どの配線層を用いても良い。
【００７２】
半導体基板の導電型や各不純物領域の導電型は、図１〜図４に示した例に限定されず、任意に設定可能である。
図１および図２の例では、例としてＭＯＳトランジスタが用いられているが、トランジスタの種類は任意であり、例えばバイポーラトランジスタを用いても良い。同様に、抵抗の種類も任意であり、例えば不純物領域を用いて抵抗を形成しても良い。
【００７３】
図４の例では、パッド間を接続するダイオードとしてｐｎ接合ダイオードが形成されているが、他のダイオードを形成しても本発明は実施可能である。
並列、または直列に接続するダイオードの数も任意であり、例えばノイズ電圧が大きい場合には、ダイオードの直列数を増やしても良い。
【００７４】
図３および図４の例では、異なる電源系の基準電位間を双方向並列ダイオードで接続する例について示しているが、異なる電源電位間を双方向並列ダイオードで接続しても良い。
図３および図４の例では、基準電位Ｖｓｓ１と電源Ｖｄｄ２との間を接続するダイオードが形成されているが、電源Ｖｄｄ１と基準電位Ｖｓｓ２との間を接続するダイオードを形成しても良い。また、ダイオードの向きは任意に設定可能である。
図３および図４の例では、双方向並列ダイオードと順方向並列ダイオードとが共に形成されているが、何れか一方だけでも良い。
【００７５】
【発明の効果】
本発明の半導体装置によれば、第１に、従来に比べて回路の面積を削減できる。
第２に、回路が形成されない無駄な領域を減らし、回路の集積度を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の参考形態に係る半導体装置の回路構成およびレイアウトの一例を示す概略的な図である。
【図２】  図１に示す半導体装置の断面図である。
【図３】  本発明の第１の実施形態に係る半導体装置のレイアウトの一例を示す概略的な図である。
【図４】  図３に示す半導体装置の断面図である。
【図５】  静電気放電保護回路を備えた従来の半導体装置の一例を示す概略的なブロック図である。
【図６】  図５に示す半導体装置の従来のレイアウトの一例を示す図である。
【図７】  図６に示す半導体装置の断面図である。
【図８】  ２つの電源系を有した従来の半導体装置における、パッド付近のレイアウトの一例を示す図である。
【図９】  図８に示す半導体装置の断面図である。
【符号の説明】
１…パッド、２…内部回路、Ｑｎ…ｐ型ＭＯＳトランジスタ、Ｑｐ…ｐ型ＭＯＳトランジスタ、１１…半導体基板、１２，１８…ｐ型不純物領域、１３，１７…ｎ型不純物領域、１４…ｎ型またはｐ型の不純物領域、１５…多結晶シリコン膜、１６…ゲート電極、２１〜２７…第２層配線、３１〜３７…第３層配線、４１〜４７…第４層配線、５０…層間絶縁膜、６０…ビヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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