(57)【特許請求の範囲】
【請求項１】
複数個のバンクに分離され、各バンクが交互にカラム選択ライン方向に配置されると共に複数個の単位メモリセルアレイを含むメモリセルアレイと、
出力ポートに前記各バンクのカラム選択ラインが交互に接続され、カラムアドレスの一部をデコーディングした第１プリデコーディング信号と、バンク選択ビット及び内部クロックを遅延させた遅延内部クロックに応答してカラムアドレスの他の一部をデコーディングした第２プリデコーディング信号とに応答して前記複数個のバンクの中から選択されるバンクのカラム選択ラインをイネーブルし、前記内部クロックを遅延させたリセットパルスに応答して前記カラム選択ラインをディスエーブルするカラムデコーダとを具備し、
前記カラムデコーダは、
前記第１プリデコーディング信号及び前記第２プリデコーディング信号を論理演算する論理手段と、
ソースに電源電圧が印加され、ゲートに前記論理手段の出力信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳドレインが接続され、ゲートに前記リセットパルスの反転信号が印加され、ドレインに出力ノードが接続された第２ＰＭＯＳトランジスタと、
ドレインに前記出力ノードが接続され、ゲートに前記論理手段の出力信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタと、
前記出力ノードの信号をラッチし、ラッチした信号を前記カラム選択ラインに出力するラッチ手段とを含む、
ことを特徴とするマルチバンクを有する半導体メモリ装置。
【請求項２】
複数個のバンクに分離され、各バンクが交互にカラム選択ライン方向に配置されると共に複数個の単位メモリセルアレイを含むメモリセルアレイと、
出力ポートに前記各バンクのカラム選択ラインが交互に接続され、第１プリデコーディング信号及び第２プリデコーディング信号に応答して前記複数個のバンクの中から選択されるバンクのカラム選択ラインをイネーブルし、リセットパルスに応答して前記カラム選択ラインをディスエーブルするカラムデコーダと、
外部から入力されるカラムアドレスをバッファリングするカラムアドレスバッファと、
外部から入力されるバンク選択ビットをバッファリングするバンク選択ビットバッファと、
前記カラムアドレスバッファの出力信号の中の一部をデコーディングして前記第１プリデコーディング信号を出力する第１カラムプリデコーダと、
前記バンク選択ビットバッファの出力信号及び遅延された内部クロックに応答して前記カラムアドレスバッファの出力信号の中の他の一部をデコーディングして前記第２プリデコーディング信号を出力する第２カラムプリデコーダと、
外部から入力されるクロックをバッファリングして内部クロックを出力するクロックバッファと、
前記内部クロックを各々遅延させて、前記遅延された内部クロック及び前記リセットパルスを各々出力する第１及び第２遅延器とを具備し、
前記カラムデコーダは、
前記第１プリデコーディング信号及び前記第２プリデコーディング信号を論理演算する論理手段と、
ソースに電源電圧が印加され、ゲートに前記論理手段の出力信号が印加される第１ＰＭＯＳトランジスタと、
ソースに前記第１ＰＭＯＳドレインが接続され、ゲートに前記リセットパルスの反転信号が印加され、ドレインに出力ノードが接続された第２ＰＭＯＳトランジスタと、
ドレインに前記出力ノードが接続され、ゲートに前記論理手段の出力信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタと、
前記出力ノードの信号をラッチし、ラッチした信号を前記カラム選択ラインに出力するラッチ手段とを含む、
ことを特徴とするマルチバンクを有する半導体メモリ装置。
【請求項３】
前記各バンクのカラム選択ラインは、入出力ラインと前記各バンクのビットラインとを連結するスイッチングトランジスタに連結されていることを特徴とする請求項１に記載のマルチバンクを有する半導体メモリ装置。
【請求項４】
前記論理手段は、
前記第１プリデコーディング信号を入力としてＮＡＮＤ演算を行うＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力信号と前記第２プリデコーディング信号の中の選択されたいずれか一つの信号とを入力としてＮＯＲ演算を行うＮＯＲゲートと、
を具備することを特徴とする請求項１に記載のマルチバンクを有する半導体メモリ装置。
【請求項５】
前記ラッチ手段は、
入力端が前記出力ノードに接続され、出力端が前記カラム選択ラインに接続される第１インバータと、
入力端が前記第１インバータの出力端に接続され、出力端が前記第１インバータの入力端に接続された第２インバータと、
を具備することを特徴とする請求項１に記載のマルチバンクを有する半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に一つの大きなメモリセルアレイが多数個のバンクに分離されてマルチバンクを構成する半導体メモリ装置に関する。
【０００２】
【従来の技術】
通常の半導体メモリ装置を階層的に使用するシステムでは、半導体メモリ装置、特にDRAMは帯域幅が小さい。従って、一定時間内に多数のデータを伝送するためにバンクインターリービング方法が一般的に用いられる。これは多数の装置を多数個のバンクに分離してメモリコントローラが各々のバンクで連続的にデータを得られるようにする方法である。近来、一つの半導体メモリ装置に多数個のバンクを具備することによって、バンクインターリービング機能を一つの半導体メモリ装置で実現可能になっている。
【０００３】
図1は、従来のマルチバンクを有する半導体メモリ装置の概略的なブロック図である。図1では、一つのバンクと、カラムデコーディングと関連した部分とを主に示している。
【０００４】
図1を参照すると、従来のマルチバンクを有する半導体メモリ装置の一つのバンク、例えばバンクAは、独立した一つの大きなメモリセルアレイ1と、カラムデコーダ5と、ローデコーダ7とを具備している。この大きなメモリセルアレイ1は、多数個の単位メモリセルアレイ2を含み、図1では、16個の単位メモリセルアレイ2を含む例が示されている。
【０００５】
カラムデコーダ5は、多数個の第1プリデコーディング信号PDCA23、PDCA45、PDCA67、第2プリデコーディング信号DCA01及びリセットパルスCSLRSPに応答して、出力ポットに接続されている多数個のカラム選択ラインCSLO(A)乃至CSLn(A)を2個ずつイネーブルにする。即ち、カラム選択ラインCSLO(A)乃至CSLn(A)は、2本ずつ同一のカラムアドレスによりイネーブルされ、同一バンク、即ちバンクAの該当するカラムを選択する。また、各々のカラム選択ラインCSLO(A)乃至CSLn(A)は、単位メモリセルアレイ2の左右の4個のスイッチングトランジスタ3に連結されている。カラム選択ラインとスイッチングトランジスタとの連結関係は図2で詳細に説明する。
【０００６】
従来のマルチバンクを有する半導体メモリ装置は、カラムデコーダ5を活性化させるために、第1及び第2カラムプリデコーダ13及び15と、バンク選択ビットバッファ17と、カラムアドレスバッファ19と、第1及び第2遅延器21及び23と、クロックバッファ25とを具備している。
【０００７】
カラムアドレスバッファ19は、外部から入力されるカラムアドレスA0乃至A7をバッファリングし、バンク選択ビットバッファ17は、外部から入力されるバンク選択ビットBS0及びBS1をバッファリングする。
【０００８】
第1カラムプリデコーダ13は、バンク選択ビットバッファ17の出力PBSO及びPBS1と、カラムアドレスバッファ19の出力の一部であるCA2乃至CA7とをデコーディングして、多数個の第1プリデコーディング信号PDCA23、PDCA45、PDCA67を出力する。第2カラムプリデコーダ15は、遅延された内部クロックPCLKDに応答してカラムアドレスバッファ19の出力の一部であるCA0及びCAlをデコーディングして、第2プリデコーディング信号DCA01を出力する。
【０００９】
クロックバッファ25は、外部から入力されるクロックCLKをバッファリングして内部クロックPCLKを出力し、第1及び第2遅延器21及び23は、内部クロックPCLKを各々遅延させて、遅延されたクロックPCLKD及びリセットパルスCSLRSPを各々出力する。
【００１０】
図2は、図1に示す従来のマルチバンクを有する半導体メモリ装置のカラム選択ラインとスイッチングトランジスタとの連結関係を示す回路図である。
【００１１】
図2を参照すると、従来のマルチバンクを有する半導体メモリ装置では、同一のカラムアドレスによりイネーブルされる2本の同じカラム選択ラインCSLi(A)中の1本は、入出力ラインl/O中の4本と2対のビットライン及び相補ビットラインBLi、／BLi、Bli＋1、／Bli＋1を連結する4個のスイッチングトランジスタS1、S2、S3、S4の各ゲートに接続されている。一方、2本の同じカラム選択ラインCSLi(A)中の他の1本は、入出力ライン1/O中の他の4本と2対のビットライン及び相補ビットラインBLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結する4個のスイッチングトランジスタS5、S6、S7、S8の各ゲートに接続されている。なお、信号線名を表現する符号（例えば、／BLi）の頭部の”／”の代わりに、図面においては、文字列（例えば、BLi）の上部に線を付して表現されている。
【００１２】
また、各対をなすビットラインと相補ビットラインとの間には、感知増幅器SAl、SA2、SA3、SA4が各々接続されている。メモリセルMLを含む左側の単位メモリセルアレイの各ビットライン及び相補ビットラインと各感知増幅器SAl、SA2、SA3、SA4との間には、各々分離ゲートTi1乃至Ti8が接続されており、メモリセルMRを含む右側の単位メモリセルアレイの各ビットライン及び相補ビットラインと各感知増幅器SA1、SA2、SA3、SA4との間には、各々分離ゲートTi1乃至Ti8が接続されている。
【００１３】
前述した従来のマルチバンクを有する半導体メモリ装置では、大きなメモリセルアレイ1を多数個（例えば2個）のバンクに分離する場合に、カラム選択ラインCSLO(A)乃至CSLn(A)が該多数個のバンクに共通に使われる。したがって、ローデコーダ7により該多数個のバンクのローを活性化させ、該多数個のバンク中のいずれか一つのバンクのカラムを選択してメモリセルのデータをリードする時、従来の半導体メモリ装置では、選択されない他のバンクでも同じカラム選択ラインが使われる。
【００１４】
その結果、入出力ラインI/Oのロードトランジスタ(図示せず)、入出力ラインI/Oとビットライン及び相補ビットラインを連結するスイッチングトランジスタ、及びN型感知増幅器を通じて電源電圧VCCから接地電圧VSSに電流が流れるようになる。したがって、従来のマルチバンクを有する半導体メモリ装置では、大きなメモリセルアレイ1を多数個（例えば2個）のバンクに分離する場合において、メモリセルのデータを読出す時の電力消耗が大きいという欠点がある。換言すると、従来の方式では、一つの大きなメモリセルアレイを多数個のバンクに分離する場合には、上記のような電力消耗の増加を防止するために、分離される各バンクに各々独立したカラムデコーダを具備するべきである。しかし、この場合は、チップの大きさの増加を招くことなる。
【００１５】
【発明が解決しようとする課題】
電力消耗の増加及びチップの大きさの増加を招くことなく、一つの大きなメモリセルアレイが多数個のバンクに分離されてマルチバンクを構成する半導体メモリ装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、複数個のバンクに分離され、前記各バンクが交互に配置されると共に多数個の単位メモリセルアレイを含むメモリセルアレイと、出力ポートに前記各バンクのカラム選択ラインが交互に接続されて、第1プリデコーディング信号、第2プリデコーディング信号及びリセットパルスに応答して前記複数個のバンク中の選択されるバンクのカラム選択ラインをイネーブルにするカラムデコーダとを具備することを特徴とする。
【００１７】
前記マルチバンクを有する半導体メモリ装置は、カラムアドレスバッファと、バンク選択ビットバッファと、第1カラムプリデコーダと、第2カラムプリデコーダと、クロックバッファ及び第1及び第2遅延器とをさらに具備することが好ましい。
【００１８】
前記カラムアドレスバッファは、外部から入力されるカラムアドレスをバッファリングする。前記バンク選択ビットバッファは、外部から入力されるバンク選択ビットをバッファリングする。前記第1カラムプリデコーダは、前記カラムアドレスバッファの出力信号の中の一部をデコーディングして前記第1プリデコーディング信号を出力する。前記第2カラムプリデコーダは、前記バンク選択ビットバッファの出力信号及び遅延された内部クロックに応答して前記カラムアドレスバッファの出力信号の中の他の一部をデコーディングして前記第2プリデコーディング信号を出力する。前記クロックバッファは、外部から入力されるクロックをバッファリングして内部クロックを出力する。前記第1及び第2遅延器は、前記内部クロックを各々遅延させて、前記遅延されたクロック及び前記リセットパルスを各々出力する。
【００１９】
前記各バンクのカラム選択ラインは、入出力ラインと前記各バンクのビットラインを連結するスイッチングトランジスタ等に連結される。前記カラムデコーダは、前記各バンクのカラム選択ラインをイネーブルさせる複数個のバンクカラムデコーダを含み、各バンクカラムデコーダは、前記第1プリデコーディング信号、前記第2プリデコーディング信号の中の選択されたいずれか一つと、前記リセットパルスとに応答して、前記各バンクのカラム選択ラインをイネーブルにする。
【００２０】
本発明に係るマルチバンクを有する半導体メモリ装置では、各バンク毎に別個のカラムデコーダ領域を設けることなく、一つのカラムデコーダにおいて前記各バンクのカラムデコーダが交互に配置され、前記各バンクのカラム選択ラインが交互に配置されるように構成されるので、チップサイズの増大及び電力消耗の増加を生じさせることなく、一つの大きなメモリセルアレイを多数個のバンクに分離することができる。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００２２】
図3は、本発明の好適な実施の形態に係るマルチバンクを有する半導体メモリ装置の概略的なブロック図である。図3では、複数個のバンクに分離される一つの大きなメモリセルアレイと、カラムデコーディングと関連した部分とを主に示している。
【００２３】
図3を参照すると、マルチバンクを有する本発明の好適な実施の形態に係る半導体メモリ装置は、複数のバンク、例えばバンクA及びバンクBに分離される一つの大きなメモリセルアレイ31と、カラムデコーダ35と、ローデコーダ37とを具備する。大きなメモリセルアレイ31は、多数個の単位メモリセルアレイ32を含み、図3では、16個の単位メモリセルアレイ32を含む例が示されている。各バンクA及びBは交互に配置されると共に4個の単位メモリセルアレイを含む。
【００２４】
カラムデコーダ35は、出力ポートにバンクAのカラム選択ラインCSL0(A)、CSL1(A)、...、CSLn(A)及びバンクBのカラム選択ラインCSL0(B)、CSL1(B)、...、CSLn(B)が交互に接続され、複数個の第1プリデコーディング信号PDCA23、PDCA45、PDCA67、複数個の第2プリデコーディング信号PADCA01、PBDCA01及びリセットパルスCSLRSPに応答して、バンクA及びバンクBのうち選択されたバンクのカラム選択ラインをイネーブルにする。
【００２５】
バンクAのカラム選択ラインCSL0(A)、CSL1(A)、...、CSLn(A)及びバンクBのカラム選択ラインCSL0(B)、CSL1(B)、...、CSLn(B)の各々は、単位メモリセルアレイ32の左右から8個のスイッチングトランジスタ33に連結される。この構成により、図1に示す従来のマルチバンクを有する半導体メモリ装置においては一つのカラム選択のために必要な2個のカラム選択ラインが、各々バンクA及びバンクBのカラム選択に使われる。
【００２６】
即ち、バンクAのカラム選択ラインCSL0(A)、CSL1(A)、...、CSLn(A)は、入出力ラインI/OとバンクAのビットライン(図示せず)を連結するスイッチングトランジスタに連結され、バンクBのカラム選択ラインCSL0(B)、CSL1(B)、...、CSLn(B)は、入出力ラインI/OとバンクBのビットライン(図示せず)を連結するスイッチングトランジスタに連結される。カラム選択ラインとスイッチングトランジスタの連結関係は図4に詳細に説明する。
【００２７】
一つのカラムデコーダ35において各バンクのカラムデコーダが交互に配置され、各バンクのカラム選択ラインが交互に配置されるように構成するために、バンク情報を含む複数個の第2プリデコーディング信号PADCA01、PBDCA01がカラムデコーダ35の入力に使われる。
【００２８】
従って、本発明の好適な実施の形態にマルチバンクを有する半導体メモリ装置は、カラムデコーダ35を活性化させるために、第1及び第2カラムプリデコーダ43及び45と、カラムアドレスバッファ47と、バンク選択ビットバッファ49と、第1及び第2遅延器51及び53と、クロックバッファ55とを具備する。前記カラムアドレスバッファ47は外部から入力されるカラムアドレスA0乃至A7をバッファリングし、前記バンク選択ビットバッファ49は外部から入力されるバンク選択ビットBS0、BS1をバッファリングする。
第1カラムプリデコーダ43は、カラムアドレスバッファ47の出力信号の一部であるCA2乃至CA7をデコーディングして、複数個の第1プリデコーディング信号PDCA23、PDCA45、PDCA67を出力する。第2カラムプリデコーダ45は、バンク選択ビットバッファ49の出力信号PBS0及びPBS1と遅延された内部クロックPCLKDとに応答して、カラムアドレスバッファ47の出力信号の一部であるCA0及びCAlをデコーディングして、複数個の第2プリデコーディング信号PADCA01及びPBDCA01を出力する。クロックバッファ55は、外部から入力されるクロックCLKをバッファリングして内部クロックPCLKを出力し、第1及び第2遅延器51及び53は、内部内部クロックPCLKを各々遅延させて、遅延したクロックPCLKD及びリセットパルスCSLRSPを各々出力する。
【００２９】
上記のように、図3に示す本発明の好適な実施の形態に係るマルチバンクを有する半導体メモリ装置では、各バンク毎に別個のカラムデコーダ領域が設ける必要がなく、一つのカラムデコーダ35において、各バンクのカラムデコーダを交互に配置し、各バンクのカラム選択ラインを交互に配置するように構成されため、チップサイズの増加及び電力消耗の増加を生じることなく、一つの大きなメモリセルアレイを多数個のバンクに分離することができるという長所がある。
【００３０】
図4は、図3に示すマルチバンクを有する半導体メモリ装置のカラム選択ラインとスイッチングトランジスタ等の連結関係を示す回路図である。
【００３１】
図4に示すように、このマルチバンクを有する半導体メモリ装置では、1本のカラム選択ラインCSLi(A)又はCSLi(B)が、8本の入出力ラインI/Oと4対のビットライン及び相補ビットラインBLi、／BLi、Bli＋1、／Bli＋1、BLi＋2、／BLi＋2、Bli＋3、／Bli＋3を連結する8個のスイッチングトランジスタS1、S2、S3、S4、S5、S6、S7、S8の各ゲートに接続されている。この点が図2に示す従来の技術と相違する。
【００３２】
一方、図2に示す従来の技術と同様に、各対をなすビットラインと相補ビットラインとの間には感知増幅器SAl、SA2、SA3、SA4が各々接続される。メモリセルMLを含む左側の単位メモリセルアレイの各ビットライン及び相補ビットラインと各感知増幅器SAl、SA2、SA3、SA4との間には、各分離ゲートTi1乃至Ti8が接続される。メモリセルMRを含む右側の単位メモリセルアレイの各ビットライン及び相補ビットラインと各感知増幅器SAl、SA2、SA3、SA4との間には、各分離ゲートTj1乃至Tj8が接続される。
【００３３】
図5は、図3に示すマルチバンクを有する半導体メモリ装置のカラムデコーダ35の一部の回路図である。図5を参照すると、カラムデコーダ35を構成する各デコーダは、バンクAのカラム選択ラインCSLi(A)(iは0乃至n)をイネーブルにするバンクカラムデコーダ57と、バンクBのカラム選択ラインCSLi(B)(iは0乃至n)をイネーブルにするバンクカラムデコーダ59とを含む。
【００３４】
バンクカラムデコーダ57は、第1プリデコーディング信号PDCA23、PDCA45、PDCA67、第2プリデコーディング信号PADCA01及びリセットパルスCSLRSPに応答して、バンクAのカラム選択ラインCSLi(A)をイネーブルにする。バンクカラムデコーダ59は、第1プリデコーディング信号PDCA23、PDCA45、PDCA67、第2プリデコーディング信号PBDCA01及びリセットパルスCSLRSPに応答して、バンクBのカラム選択ラインCSLi(B)をイネーブルにする。
【００３５】
バンクカラムデコーダ57は、第2プリデコーディング信号PADCA01を反転させ、その結果と第1プリデコーディング信号PDCA23、PDCA45、PDCA67との論理積を出力する論理手段57aと、リセットパルスCSLRSPがインバータ11で反転された信号に応答して論理手段57aの出力信号を反転させる反転手段57bと、反転手段57bの出力信号をラッチし、ラッチした信号をバンクAのカラム選択ラインCSLi(A)に出力するラッチ手段57cを具備する。
【００３６】
この例では、論理手段57aは、第1プリデコーディング信号PDCA23、PDCA45、PDCA67を入力としてNAND演算を行うNANDゲートND1と、NANDゲートND1の出力信号及び第2プリデコーディング信号PADCA01を入力としてNOR演算を行うNORゲートNR1で構成されている。反転手段57bは、ソースに電源電圧VCCが印加され、ゲートに論理手段57aの出力信号が印加される第1PMOSトランジスタP1と、ソースに第1PMOSトランジスタP1のドレインが接続され、ゲートにリセットパルスCSLRSPの反転信号が印加され、ドレインに出力ノードAが接続された第2PMOSトランジスタP2と、ドレインに出力ノードAが接続され、ゲートに論理手段57aの出力信号が印加され、ソースに接地電圧VSSが印加されるNMOSトランジスタN1とで構成されている。
【００３７】
ラッチ手段57cは、入力ノードが反転手段57bの出力ノードAに接続され、出力ノードがバンクAのカラム選択ラインCSLi(A)に接続された第1インバータI2と、入力ノードが第1インバータI2の出力ノードに接続され、出力ノードが第1インバータI2の入力ノードに接続された第2インバータI3とで構成されている。
【００３８】
バンクカラムデコーダ59は、バンクカラムデコーダ57と同一の構成を有し、第2プリデコーディング信号PBDCA01を反転させ、その結果と第1プリデコーディング信号PDCA23、PDCA45、PDCA67との論理積を出力する論理手段59aと、リセットパルスCSLRSPがインバータI1で反転された信号に応答して論理手段59aの出力信号を反転させる反転手段59bと、反転手段59bの出力信号をラッチし、ラッチした信号をバンクBのカラム選択ラインCSLi(B)に出力するラッチ手段59cとを具備する。
【００３９】
この例では、論理手段59aは、論理手段57aのNANDゲートND1の出力信号及び第2プリデコーディング信号PBDCA01を入力としてNOR演算を行うNORゲートNR2とで構成されている。反転手段59bは、ソースに電源電圧VCCが印加され、ゲートに論理手段59aの出力信号が印加される第1PMOSトランジスタP3と、ソースに第1PMOSトランジスタP3のドレインが接続され、ゲートにリセットパルスCSLRSPの反転信号が印加され、ドレーンに出力ノードBが接続された第2PMOSトランジスタP4と、ドレインに出力ノードBが接続され、ゲートに論理手段59aの出力信号が印加され、ソースに接地電圧VSSが印加されるNMOSトランジスタN2とで構成されている。
【００４０】
ラッチ手段59cは、入力ノードが反転手段59bの出力ノードBに接続され、出力ノードがバンクBのカラム選択ラインCSLi(B)に接続された第1インバータ14と、入力ノードが第1インバータ14の出力ノードに接続され、出力ノードが第1インバータl4の入力ノードに接続された第2インバータI5とで構成されている。
【００４１】
なお、論理手段57a及び59a、反転手段57b及び59b、ラッチ手段57c及び59cは、他の論理ゲートよりなりうる。
【００４２】
図6は、図3に示すマルチバンクを有する半導体メモリ装置の第2カラムプリデコーダ45の回路図である。図6を参照すると、第2カラムプリデコーダは、バンクAを選択するためのカラムプリデコーダ61と、バンクBを選択するためのカラムプリデコーダ63とを含む。
【００４３】
カラムプリデコーダ61は、図3に示すバンク選択ビットバッファ49の出力信号PBS0及びPBS1が各々反転された信号PBS0B及びPBS1Bと、遅延された内部クロックPCLKDとに応答して、図3に示すカラムアドレスバッファ47の出力信号の一部であるCA0及びCA1をデコーディングして、バンクAを選択するための4個の第2プリデコーディング信号PADCA0B1B、PADCA01B、PADCA0B1、PADCA01を出力する。
【００４４】
カラムプリデコーダ63は、信号PBS0及びPBS1B及び遅延された内部クロックPCLKDとに応答して、信号CA0及びCA1をデコーディングしてバンクBを選択するための4個の第2プリデコーディング信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01を出力する。
【００４５】
これらの第2プリデコーディング信号は、図3に示すカラムデコーダ35に入力される。
【００４６】
この例では、カラムプリデコーダ61は、PBS0B及びPBS1Bを入力としてNAND演算を行うNANDゲートND2と、CA0、CA1、CA0の反転信号CA0B、及びCA1の反転信号CA1Bのうち互いに異なる２つの信号を入力として各々NAND演算を行うNANDゲートND3、ND4、ND5、ND6と、NANDゲートND3、ND4、ND5、ND6の各出力信号及びNANDゲートND2の出力信号を入力として各々NOR演算を行うNORゲートNR3、NR4、NR5、NR6と、NORゲートNR3、NR4、NR5、NR6の各出力信号及び遅延された内部クロックPCLKDを入力として各々NAND演算を行うNANDゲートND7、ND8、ND9、NDl0とで構成されている。
【００４７】
カラムプリデコーダ63は、カラムプリデコーダ61と同様の構成を有し、PBS0及びPBS1Bを入力としてNAND演算を行うNANDゲートND11と、CA0、CA1、CA0の反転信号CA0B、及びCA1の反転信号CA1Bのうち互いに異なる２つの信号を入力として各々NAND演算を行うNANDゲートND12、ND13、ND14、ND15と、NANDゲートND12、ND13、ND14、ND15の各出力信号及びNANDゲートND11の出力信号を入力として各々NOR演算を行うNORゲートNR7、NR8、NR9、NR10と、NORゲートNR7、NR8、NR9、NR10の各出力信号及び遅延された内部クロックPCLKDを入力として各々NAND演算を行うNANDゲートND16、ND17、ND18、ND19とで構成されている。
【００４８】
なお、カラムプリデコーダ61及び63は、必要に応じて他の論理ゲートで構成することもできる。
【００４９】
図7は、図3に示すマルチバンクを有する半導体メモリ装置の第1遅延器51の回路図である。図7を参照すると、第1遅延器51は、6個のインバータl6乃至I11が直列に連結されたチェーンよりなり、内部クロックPCLKを所定の時間だけ遅延させて、遅延された内部クロックPCLKDを出力する。このインバータの個数は必要に応じて調整することができる。また、第1遅延器51は、他の論理ゲートで構成することもできる。
【００５０】
図8は、図3に示すマルチバンクを有する半導体メモリ装置の第2遅延器53の回路図である。図8を参照すると、第2遅延器53は、4個のインバータI12乃至I15が直列に連結されたチェーンよりなり、内部クロックPCLKを所定の時間だけ遅延させて、これをリセットパルスCSLRSPとして出力する。このインバータの個数は必要に応じて調整することができる。また、第2遅延器53は、他の論理ゲートで構成することもできる。
【００５１】
図10は、図3に示すマルチバンクを有する半導体メモリ装置の動作タイミング図である。以下、図10の動作タイミング図を参照しながら図3に示すマルチバンクを有する半導体メモリ装置の動作を説明する。
【００５２】
まず、時刻T1における入力信号に関連する動作を説明する。図3に示す半導体メモリ装置に外部からクロックCLK、カラムアドレスストローブ信号CASB、アドレスA0乃至A7が入力され、バンク選択ビットBS0、BS1が共に論理"ロー"であれば、バンクAに対する読出し動作が始まる。クロックバッファ55は、外部から入力されたクロックCLKを遅延させて内部クロックPCLKを発生し、第1及び第2遅延器51及び53が内部クロックPCLKを各々遅延させ、遅延された内部クロックPCLKD及びリセットパルスCSLRSPを発生する。
【００５３】
この時、第1カラムプリデコーダ43は、アドレスA2乃至A7がカラムアドレスバッファ47を通して入力される信号CA2乃至CA7をデコーディングして第1プリデコーディング信号PDCAijを発生する。また、この時、バンク選択ビットBS0、BS1が共に論理"ロー"であるため、バンク選択ビットバッファ49の出力信号PBS0、PBS1も共に論理"ロー"になり、第2カラムプリデコーダ45では、バンクAを選択するためのカラムプリデコーダが動作する。
【００５４】
即ち、図6に示す第2カラムプリデコーダ45の回路図を参照すると、PBS0及びPBS1が共に論理"ロー"であり、この反転信号のPBS0B及びPBS1Bが共に論理"ハイ"であるので、バンクBを選択するためのカラムプリデコーダ63の出力信号である4個の第2プリデコーディング信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01は、全て論理"ハイ"にディスエーブルされる。一方、バンクAを選択するためのカラムプリデコーダ61の出力信号である4個の第2プリデコーディング信号PADCA0B1B、PADCA01B、PADCA0B1、PADCA01は、アドレスA0及びA1がカラムアドレスバッファ47を通して入力される信号CA0及びCAlに応答して、いずれか一つが論理"ロー"にイネーブルされ、残りは論理"ハイ"にディスエーブルされる。
【００５５】
例えば、図3に示す半導体メモリ装置のカラムデコーダ35に入力される第2プリデコーディング信号PADCA01は、CA0及びCA1が共に論理"ハイ"である時、遅延された内部クロックPCLKDの上昇エッジで"ロー"にイネーブルされ、下降エッジで"ハイ"にディスエーブルされる。これによりAバンクのカラム選択ラインCSLA0は、第2プリデコーディング信号PADCA01が論理"ロー"にイネーブルされる時、論理"ハイ"にイネーブルされ、リセットパルスCSLRSPの上昇エッジで論理"ロー"にディスエーブルされる。
【００５６】
次に、時刻T2における入力信号に関連する動作を説明する。バンク選択ビットBS0及びBS1が各々論理"ハイ"及び論理"ロー"であれば、バンクBに対する読出し動作が始まる。この時、第1カラムプリデコーダ43は、アドレスA2乃至A7がカラムアドレスバッファ47を通して入力される信号CA2乃至CA7をデコーディングして、第1プリデコーディング信号PDCAijを発生する。また、この時、バンク選択ビットBS0及びBS1が各々論理"ハイ"及び論理"ロー"であるので、バンク選択バッファ49の出力信号PBS0及びPBS1も各々論理"ハイ"及び論理"ロー"になり、これにより第2カラムプリデコーダ45では、バンクBを選択するためのカラムプリデコーダが動作する。
【００５７】
即ち、図6に示す第2カラムプリデコーダ45の回路図を参照すると、PBS0及びPBS1が各々論理"ハイ"及び論理"ロー"であり、この反転信号のPBS0B及びPBS1Bは各々論理"ロー"及び論理"ハイ"であるので、バンクAを選択するためのカラムプリデコーダ61の出力信号である4個の第2プリデコーディング信号PADCA0B1B、PADCA01B、PADCA0B1、PADCA01は全て論理"ハイ"にディスエーブルされる。一方、バンクBを選択するためのカラムプリデコーダ63の4個の第2デコーディング信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01は、CA0及びCA1に応答して、いずれか一つが論理"ロー"にイネーブルされ、残りは論理"ハイ"にディスエーブルされ、CA0及びCA1が変更される都度、このような動作が繰り返される。
【００５８】
第2プリデコーディング信号PBDCA0B1B、PBDCA01B、PBDCA0B1、PBDCA01は、各々遅延された内部クロックPCLKDの上昇エッジで"ロー"にイネーブルされ、下降エッジで"ハイ"にディスエーブルされる。図9の動作タイミング図には、代表的にPBDCA0B1及びPBDCA01だけが示されている。バンクBのカラム選択ラインCSLB0及びCSLB1は、第2プリデコーディング信号PBDCA01及びPBDCA0B1が各々論理"ロー"にイネーブルされる時に各々論理"ハイ"にイネーブルされ、リセットパルスCSLRSPの上昇エッジで各々論理"ロー"にディスエーブルされる。
【００５９】
図9は、本発明を適用して4バンクの同期DRAMを構成した例を示すブロック図である。
【００６０】
以上、特定の実施の形態を挙げて本発明を説明したが、この実施の形態は単なる例示に過ぎず、本発明は、この実施の形態に限定されず、その技術的思想の範囲内において様々な変形をなし得る。
【００６１】
【発明の効果】
本発明に係るマルチバンクを有する半導体メモリ装置では、例えば、各バンク毎に別個のカラムデコーダ領域が設けることなく、一つのカラムデコーダにおいて各バンクのカラムデコーダを交互に配置し、各バンクのカラム選択ラインを交互に配置するように構成される。したがって、チップサイズの増大及び電力消耗の増加を生じさせることなく、メモリセルアレイを多数個のバンクに分離することができる。
【００６２】
【図面の簡単な説明】
【図１】従来のマルチバンクを有する半導体メモリ装置の概略的なブロック図である。
【図２】図1に示すマルチバンクを有する半導体メモリ装置のカラム選択ラインとスイッチングトランジスタの連結関係を示す回路図である。
【図３】本発明の好適な実施の形態に係るマルチバンクを有する半導体メモリ装置の概略的なブロック図である。
【図４】図3に示すマルチバンクを有する半導体メモリ装置のカラム選択ラインとスイッチングトランジスタの連結関係を示す回路図である。
【図５】図3に示すマルチバンクを有する半導体メモリ装置のカラムデコーダの回路図である。
【図６】図3に示すマルチバンクを有する半導体メモリ装置の第2カラムプリデコーダの回路図である。
【図７】図3に示すマルチバンクを有する半導体メモリ装置の第1遅延器の回路図である。
【図８】図3に示すマルチバンクを有する半導体メモリ装置の第2遅延器の回路図である。
【図９】本発明を適用して4バンク同期DRAMを構成した例を示すブロック図である。
【図１０】図3に示す本発明の好適な実施の形態に係るマルチバンクを有する半導体メモリ装置の動作タイミング図である。
【図１】
0003948580.tif 000002
【図２】
0003948580.tif 000003
【図３】
0003948580.tif 000004
【図４】
0003948580.tif 000005
【図５】
0003948580.tif 000006
【図６】
0003948580.tif 000007
【図７】
0003948580.tif 000008
【図８】
0003948580.tif 000009
【図９】
0003948580.tif 000010
【図１０】
0003948580.tif 000011