(57)【特許請求の範囲】
【請求項１】
複数のアナログ画像信号を順次アナログ・ディジタル変換器に入力させ、このアナログ・ディジタル変換器によりディジタル化され、所定の時間遅延して出力されるディジタル画像信号を処理回路に入力させて各種の処理を施す画像処理装置であって、
前記処理回路によるディジタル画像信号の処理開始を許可する許可信号を出力する処理許可信号出力手段と、
前記アナログ・ディジタル変換器による信号変換動作の開始時点から前記許可信号が出力されるまでの期間を変更する処理開始時期変更手段とを備えたことを特徴とする画像処理装置。
【請求項２】
前記複数のアナログ画像信号は、カラーイメージセンサの各画素から出力された赤色、緑色、青色の各アナログ画像信号であり、
前記赤色、緑色、青色の各アナログ画像信号を順次、切り換えて前記アナログ・ディジタル変換器に入力させるセレクタを更に備える、請求項１に記載の画像処理装置。
【請求項３】
前記処理許可信号出力手段は、許可信号としてイネーブル信号を前記処理回路に出力することにより、前記処理回路によるディジタル画像信号の処理を開始させる、請求項１または請求項２に記載の画像処理装置。
【請求項４】
前記処理許可信号出力手段は、前記アナログ・ディジタル変換器による信号変換動作の開始時点からシステムクロックのクロック数をカウントするカウント手段と、
前記アナログ・ディジタル変換器による信号変換動作の開始時点から、最初のアナログ画像信号がディジタル画像信号に変換され、前記所定の時間遅延して出力されるまでの時間に対応する前記システムクロックのクロック数を記憶する記憶手段と、
前記カウント手段によるカウント値が前記記憶手段に記憶されたクロック数に一致すると、前記イネーブル信号を前記処理回路に出力するイネーブル信号出力手段とからなり、
前記処理開始時期変更手段は、前記記憶手段に記憶されるクロック数を変更するクロック数変更手段であることを特徴とする請求項３に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のアナログ画像信号をそれぞれディジタル化して各種の補正処理などを施す画像処理装置に関するものである。
【０００２】
【従来の技術】
たとえばカラーファクシミリ装置などに備えられた画像処理装置においては、カラーＣＣＤからの赤、緑、青の各アナログ画像信号をそれぞれアナログ・ディジタル変換器によりディジタル化して、各種の補正処理などを施すことが行われている。そして、アナログ・ディジタル変換器の設置数を減らして製造コストを低減するために、赤、緑、青の各アナログ画像信号をセレクタにより高速で順次切り換えて１個のアナログ・ディジタル変換器に入力させるように構成した画像処理装置が提案されている。このような画像処理装置では、１つの画素の赤、緑、青の各ディジタル画像信号を１組として補正処理などを施す必要がある。
【０００３】
ところで、アナログ・ディジタル変換器は、その性質上、サンプリングの開始時点に対してディジタル画像信号の出力時点が遅延する。そして、その遅延時間は、サンプリングクロックの何個分かであり、その個数をパイプライン遅延数という。このパイプライン遅延数は、アナログ・ディジタル変換器の機種により異なっている。したがって、たとえばアナログ・ディジタル変換器のパイプライン遅延数が４であるにも係わらず、処理を行うべき画素のサンプリング時点からサンプリングクロック３個分が経過した時点でディジタル画像信号の処理を開始すると、画素毎の赤、緑、青の各ディジタル画像信号の組み合わせが壊れて、隣接画素のディジタル画像信号同士が混ざりあってしまい、画像処理を正しく行うことができない。
【０００４】
このため従来の画像処理装置では、サンプリング時点から処理回路による処理開始時点までの期間が、アナログ・ディジタル変換器のパイプライン遅延数に対応するように、回路構成を設計し、製造していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の画像処理装置では、アナログ・ディジタル変換器の機種を変更した結果、パイプライン遅延数が変わった場合、それに応じて回路構成を変更しなければならず、回路に汎用性がなくなることから、量産効果の低下により製造コストが高価になるという課題があった。たとえば、画像処理装置をファクシミリ装置に搭載する場合に、ファクシミリ装置の機種毎にディジタル画像信号のビット数を変えようとすると、アナログ・ディジタル変換器を複数種類使用することになるが、これらのアナログ・ディジタル変換器のパイプライン遅延数が相互に異なると、それに応じて画像処理装置の回路を変更する必要があり、製造コストの上昇に繋がってしまう。しかも、アナログ・ディジタル変換器の機種を決定した後でなければ、画像処理装置の回路を設計することができず、設計計画の自由度が減少してしまう。
【０００６】
本発明は、上記の点に鑑みて提案されたものであって、回路を変更することなく、アナログ・ディジタル変換器のパイプライン遅延数の変更に対処できる画像処理装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載した発明の画像処理装置は、複数のアナログ画像信号を順次アナログ・ディジタル変換器に入力させ、このアナログ・ディジタル変換器によりディジタル化され、所定の時間遅延して出力されるディジタル画像信号を処理回路に入力させて各種の処理を施す画像処理装置であって、処理回路によるディジタル画像信号の処理開始を許可する許可信号を出力する処理許可信号出力手段と、アナログ・ディジタル変換器による信号変換動作の開始時点から前記許可信号が出力されるまでの期間を変更する処理開始時期変更手段とを備えている。
【０００８】
この画像処理装置によれば、処理開始時期変更手段が、アナログ・ディジタル変換器による信号変換動作の開始時点から、処理許可信号出力手段による許可信号出力時点までの期間を、任意に変更させるので、アナログ・ディジタル変換器のパイプライン遅延数に応じて処理開始時期変更手段を適切に設定することにより、回路を変更することなく、アナログ・ディジタル変換器のパイプライン遅延数の変更に対処できることから、量産効果による製造コストの低減を図ることができる。
【０００９】
また、請求項２に記載した発明の画像処理装置は、請求項１に記載の画像処理装置であって、複数のアナログ画像信号は、カラーイメージセンサの各画素から出力された赤色、緑色、青色の各アナログ画像信号であり、前記赤色、緑色、青色の各アナログ画像信号を順次、切り換えて前記アナログ・ディジタル変換器に入力させるセレクタを更に備える。
【００１０】
この画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、各画素の赤色、緑色、青色の各ディジタル画像信号を１組として、適切に補正処理などの処理を行うことができる。
【００１１】
更に、請求項３に記載した発明の画像処理装置は、請求項１または請求項２に記載の画像処理装置であって、処理許可信号出力手段は、許可信号としてイネーブル信号を処理回路に出力することにより、処理回路によるディジタル画像信号の処理を開始させる。更に、請求項４に記載した発明の画像処理装置は、請求項３に記載の画像処理装置であって、前記処理許可信号出力手段は、前記アナログ・ディジタル変換器による信号変換動作の開始時点からシステムクロックのクロック数をカウントするカウント手段と、前記アナログ・ディジタル変換器による信号変換動作の開始時点から、最初のアナログ画像信号がディジタル画像信号に変換され、前記所定の時間遅延して出力されるまでの時間に対応する前記システムクロックのクロック数を記憶する記憶手段と、前記カウント手段によるカウント値が前記記憶手段に記憶されたクロック数に一致すると、前記イネーブル信号を前記処理回路に出力するイネーブル信号出力手段とからなり、前記処理開始時期変更手段は、前記記憶手段に記憶されるクロック数を変更するクロック数変更手段である。
【００１２】
この画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、イネーブル信号をアサートするだけで、容易かつ迅速に処理回路によるディジタル画像信号の処理を開始させることができる。
【００１３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照しつつ具体的に説明する。
【００１４】
図１は、本発明に係る画像処理装置を備えたファクシミリ装置の回路ブロック図であって、このファクシミリ装置は、ＣＰＵ１、ＮＣＵ２、ＲＡＭ３、モデム４、ＲＯＭ５、ＥＥＰＲＯＭ６、ゲートアレイ７、コーデック８、ＤＭＡＣ９、読取部１１、記録部１２、操作部１３、および表示部１４を備えている。ＣＰＵ１、ＮＣＵ２、ＲＡＭ３、モデム４、ＲＯＭ５、ＥＥＰＲＯＭ６、ゲートアレイ７、コーデック８、およびＤＭＡＣ９は、バス線により相互に接続されている。バス線には、アドレスバス、データバス、および制御信号線が含まれる。ゲートアレイ７には、読取部１１、記録部１２、操作部１３、および表示部１４が接続されている。ＮＣＵ２には、通信回線の一例としての電話回線１５が接続されている。
【００１５】
ＣＰＵ１は、ファクシミリ装置全体を制御する。ＮＣＵ２は、電話回線１５に接続されて網制御を行う。ＲＡＭ３は、各種のデータを記憶する。モデム４は、送信データの変調や受信データの復調などを行う。ＲＯＭ５は、各種のプログラムなどを記憶している。ＥＥＰＲＯＭ６は、画像処理に用いる係数データなどの各種の登録データやフラグなどを記憶する。ゲートアレイ７は、ＣＰＵ１の入出力インタフェースとして機能するとともに、読取部１１からのアナログ画像信号のディジタル化やフィルタリングなどの各種の画像処理を実行する。コーデック８は、送信ファクシミリデータの符号化や受信ファクシミリデータの復号化を行う。ＤＭＡＣ９は、ＲＡＭ３へのデータの書き込みや読み出しを行う。読取部１１は、光源やカラーＣＣＤセンサや原稿送りモータなどを備えており、原稿を読み取って赤色、緑色、および青色のアナログ画像信号を出力する。記録部１２は、インクジェット方式、熱転写方式、あるいは電子写真方式などの印刷手段を備えており、受信画像などを記録用紙上に記録する。操作部１３は、キースイッチ群などからなり、使用者の操作に応じた信号を出力する。表示部１４は、ＬＣＤなどからなり、ＣＰＵ１により制御されて各種の表示を行う。
【００１６】
図２は、ゲートアレイ７により構成されている画像処理回路の回路ブロック図であって、この画像処理回路は、セレクタ２１、Ａ／Ｄコンバータ２２、補正回路２３、およびタイミング制御回路２４を備えている。
【００１７】
セレクタ２１は、アナログスイッチからなり、読取部１１からの赤色、緑色、および青色のアナログ画像信号を順次切り換えてＡ／Ｄコンバータ２２に出力する。Ａ／Ｄコンバータ２２は、セレクタ２１からの各色のアナログ画像信号を各画素毎に所定ビット数のディジタル画像信号に変換し、補正回路２３に出力する。このＡ／Ｄコンバータ２２は、パイプライン遅延数が４であるものとする。補正回路２３は、Ａ／Ｄコンバータ２２からのディジタル画像信号に対して、黒補正、シェーディング補正、γ補正、および高域強調などの各種の補正処理を施す。タイミング制御回路２４は、セレクタ２１、Ａ／Ｄコンバータ２２、および補正回路２３に、タイミング制御のためのクロック信号やイネーブル信号などの各種の信号を供給する。補正回路２３により補正されたディジタル画像信号は、ＤＭＡＣ９によりＲＡＭ３に格納される。
【００１８】
図３は、タイミング制御回路２４の要部の回路ブロック図であって、このタイミング制御回路２４は、レジスタ３１、カウンタ３３、比較器３４〜４０、ＳＲフリップフロップ４１，４２、および論理和回路４３，４４を備えている。
【００１９】
レジスタ３１は、１画素分の処理を行うべき期間に対応するシステムクロック数に応じた数値データを保持している。カウンタ３３は、６ビットのカウンタであり、システムクロックがアクティブになる度に、カウント値を１ずつインクリメントする。またカウンタ３３は、桁上げ端子ＣＯから出力されてロード端子ＬＤに入力されるキャリー信号がアクティブになる度に、レジスタ３１に保持されている数値データをカウントの初期値としてロードする。さらにカウンタ３３は、ラインスタート信号がアクティブになることによりシステムクロックが入力されて、レジスタ３１に保持されている数値データをロードしてカウント動作を開始し、ラインエンド信号がアクティブになることによりシステムクロックが入力されなくなって、カウント動作を停止する。比較器３４〜４０は、６ビットの比較器であって、内蔵している比較レジスタ（図示せず）に設定された設定値とカウンタ３３のカウント値とを比較し、両者が一致したときに、出力をハイレベルにする。ただし、比較器４０は、比較スタート信号がアクティブになることにより、比較動作を開始する。ＳＲフリップフロップ４１は、論理和回路４３の出力がハイレベルになったときにセットされ、論理和回路４４の出力がハイレベルになったときにリセットされて、サンプリングクロックをＡ／Ｄコンバータ２２に出力する。ＳＲフリップフロップ４２は、比較器４０の出力がハイレベルになったときにセットされ、ラインエンド信号がハイレベルになったときにリセットされて、イネーブル信号を補正回路２３に出力する。
【００２０】
すなわち、セレクタ２１は、複数のアナログ画像信号を順次切り換えてアナログ・ディジタル変換器に入力させるセレクタを構成している。Ａ／Ｄコンバータ２２は、アナログ画像信号をディジタル化画像信号に変換するアナログ・ディジタル変換器を構成している。ＳＲフリップフロップ４２は、処理回路によるディジタル画像信号の処理を許可する処理許可手段を構成している。カウンタ３３および比較器４０は、アナログ・ディジタル変換器によるアナログ画像信号のサンプリングの開始時点から、処理許可手段による許可時点までの期間を、任意に可変させる処理開始時期可変手段を構成している。
【００２１】
次に、このように構成されたファクシミリ装置の動作の要点について説明する。読取部１１のカラーＣＣＤから出力された赤色、緑色、および青色の各アナログ画像信号は、読取部１１内部の３個の増幅器（図示せず）により増幅され、ゲートアレイ７のセレクタ２１に入力される。これらアナログ画像信号は、１画素分が同時に出力されるので、セレクタ２１が、タイミング制御回路２４からのたとえばシステムクロックの４倍の周期のタイミング信号に基づいて、１画素のアナログ画像信号が出力されている期間に、赤色、緑色、および青色の各アナログ画像信号を順次切り換えてＡ／Ｄコンバータ２２に入力させる。このＡ／Ｄコンバータ２２に入力されるアナログ画像信号の波形を図４に示す。これによりＡ／Ｄコンバータ２２が、タイミング制御回路２４からのたとえばシステムクロックの４倍の周期のサンプリングクロックの立ち上がりで、各アナログ画像信号をサンプリングし、ディジタル化して補正回路２３に出力する。ただし、サンプリングクロックは、１画素分のアナログ画像信号の１／４の周期であり、３回の立ち上がりで各色のアナログ画像信号がサンプリングされた後、１回だけアクティブすなわちハイレベルにならずに休止する。もちろん、セレクタ２１に供給されるタイミング信号も同様である。
【００２２】
ここで、Ａ／Ｄコンバータ２２のパイプライン遅延数は４であるので、図４に示すように、各ラインの３画素目からディジタル画像信号の補正処理を行いたいものとすると、４画素目の緑色のアナログ画像信号がサンプリングされるのと同じタイミングで、３画素目の赤色のディジタル画像信号がＡ／Ｄコンバータ２２から出力されることから、この時点から補正回路２３によるディジタル画像信号の処理が開始される必要がある。そこで、タイミング制御回路２４が、図４に示すように、３画素目の赤色のディジタル画像信号がＡ／Ｄコンバータ２２から出力されるのと同じタイミングで、補正回路２３に供給しているイネーブル信号をアサートする。補正回路２３は、タイミング制御回路２４からのイネーブル信号がアサートされることにより、システムクロックおよびサンプリングクロックに基づいて、Ａ／Ｄコンバータ２２からのディジタル画像信号の処理を実行し、各種補正後のディジタル画像信号を出力する。このディジタル画像信号は、ＤＭＡＣ９によりＲＡＭ３に転送される。この結果、処理を開始すべき３画素目の赤色のディジタル画像信号から補正回路２３による処理が開始されることになり、各画素の３色のディジタル画像信号を１組として、適切に補正処理が実行される。
【００２３】
サンプリングクロックおよびイネーブル信号は、タイミング制御回路２４により生成される。これについて、以下説明する。いま、レジスタ３１に３０（Ｈ）、比較器３４の比較レジスタに３３（Ｈ）、比較器３５の比較レジスタに３７（Ｈ）、比較器３６の比較レジスタに３Ｂ（Ｈ）、比較器３７の比較レジスタに３５（Ｈ）、比較器３８の比較レジスタに３９（Ｈ）、比較器３９の比較レジスタに３Ｄ（Ｈ）、比較器４０の比較レジスタに３６（Ｈ）がそれぞれ保持されているものとする。なお、末尾に（Ｈ）を付した数値は、１６進数である。カウンタ３３の初期値すなわちレジスタ３１からロードされる値は３０（Ｈ）であり、カウンタ３３は６ビットであるので、システムクロックが１６回入力されてカウント値が３Ｆ（Ｈ）になると、桁上げ端子ＣＯからキャリー信号が出力されてロード端子ＬＤに入力され、レジスタ３１に保持されている３０（Ｈ）がロードされる。
【００２４】
カウンタ３３のカウント値が３０（Ｈ）の状態では、比較器３４〜４０からの出力は全てローレベルである。したがって、論理和回路４３，４４の出力もローレベルであり、ＳＲフリップフロップ４１，４２はセットされない。カウンタ３３にシステムクロックが３個入力されて出力値が３３（Ｈ）になると、比較器３４の出力がハイレベルになり、論理和回路４３の出力がハイレベルになって、ＳＲフリップフロップ４１がセットされ、サンプリングクロックが立ち上がる。カウンタ３３にシステムクロックがさらに２個入力されて出力値が３５（Ｈ）になると、比較器３７の出力がハイレベルになり、論理和回路４４の出力がハイレベルになって、ＳＲフリップフロップ４１がリセットされ、サンプリングクロックが立ち下がる。以下同様に、カウンタ３３にシステムクロックが２個入力される度にサンプリングクロックが立ち上がりと立ち下がりとを交互に繰り返す。そして、カウンタ３３のカウント値が３Ｆ（Ｈ）になったときには、キャリー信号により３０（Ｈ）がロードされて元の状態に戻る。すなわち、カウンタ３３のカウント値が３Ｄ（Ｈ）になって立ち下がったサンプリングクロックは、カウント値が３３（Ｈ）になるまで立ち上がらず、４周期で３回アクティブになる。
【００２５】
一方、比較器４０には、たとえば処理を開始すべき３画素目の最後のサンプリングすなわち３画素目の青色のアナログ画像信号をサンプリングするためのサンプリングクロックの立ち下がりのタイミングで、比較スタート信号が入力される。これにより比較器４０が、カウンタ３３のカウント値と設定値との比較を開始し、カウンタ３３のカウント値が３６（Ｈ）になると、ハイレベルの信号を出力してＳＲフリップフロップ４２をセットする。これにより、ＳＲフリップフロップ４２から出力されるイネーブル信号がハイレベルすなわちアクティブになり、補正回路２３がＡ／Ｄコンバータ２２からのディジタル画像信号の処理を開始する。すなわち、イネーブル信号がアサートされるのは、図４に示すように、Ａ／Ｄコンバータ２２から３画素目の赤色のディジタル画像信号が出力されるタイミングと同じであり、処理を開始すべき３画素目の画像信号から正しく処理が行われることになる。なお、イネーブル信号は、ＳＲフリップフロップ４２のリセット端子に入力されているラインエンド信号がアクティブになることにより、ネゲートされる。
【００２６】
Ａ／Ｄコンバータ２２の代わりに、パイプライン遅延数が３のＡ／Ｄコンバータを用いた場合、比較器４０に内蔵された比較レジスタの設定値を３２（Ｈ）にする。このようにすれば、カウンタ３３のカウント値が３３（Ｈ）になって４画素目の赤色のアナログ画像信号をサンプリングするためのサンプリングクロックが立ち上がる前に、比較器４０の出力がハイレベルになってＳＲフリップフロップ４２がセットされるので、処理を開始すべき３画素目のディジタル画像信号から正しく処理が行われることになる。このときの各部信号波形を図５に示す。
【００２７】
また、Ａ／Ｄコンバータ２２の代わりに、パイプライン遅延数が２のＡ／Ｄコンバータを用いた場合、比較器４０に内蔵された比較レジスタの設定値を３Ａ（Ｈ）にする。さらに、処理を開始すべき３画素目よりも１画素前の２画素目の最後のサンプリングすなわち２画素目の青色のアナログ画像信号をサンプリングするためのサンプリングクロックの立ち下がりのタイミングで、比較器４０に比較スタート信号を入力する。このようにすれば、カウンタ３３のカウント値が３Ｂ（Ｈ）になって３画素目の青色のアナログ画像信号をサンプリングするためのサンプリングクロックが立ち上がる前に、比較器４０の出力がハイレベルになってＳＲフリップフロップ４２がセットされるので、処理を開始すべき３画素目のディジタル画像信号から正しく処理が行われることになる。
【００２８】
このように、比較器４０に内蔵された比較レジスタの設定値を変えることにより、イネーブル信号をアサートするタイミングを可変できるので、回路を変更することなく、Ａ／Ｄコンバータ２２のパイプライン遅延数の変更に対処できることから、量産効果による製造コストの低減を図ることができる。
【００２９】
なお、上記実施形態では、３画素目のディジタル画像信号から補正回路２３による処理を開始するものとしたが、これは必要に応じて適宜決定すればよく、何画素目のディジタル画像信号から補正回路２３による処理を開始するかは任意である。
【００３０】
【発明の効果】
以上説明したように請求項１に記載した発明の画像処理装置によれば、処理開始時期変更手段が、アナログ・ディジタル変換器による信号変換動作の開始時点から、処理許可信号出力手段による許可信号出力時点までの期間を、任意に変更させるので、アナログ・ディジタル変換器のパイプライン遅延数に応じて処理開始時期変更手段を適切に設定することにより、回路を変更することなく、アナログ・ディジタル変換器のパイプライン遅延数の変更に対処できることから、量産効果による製造コストの低減を図ることができる。
【００３１】
また、請求項２に記載した発明の画像処理装置によれば、請求項１に記載の画像処理装置による効果に加えて、各画素の赤色、緑色、青色の各ディジタル画像信号を１組として、適切に補正処理などの処理を行うことができる。
【００３２】
更に、請求項３に記載した発明の画像処理装置によれば、請求項１または請求項２に記載の画像処理装置による効果に加えて、イネーブル信号をアサートするだけで、容易かつ迅速に処理回路によるディジタル画像信号の処理を開始させることができる。また、請求項４に記載した発明の画像処理装置によれば、請求項１ないし請求項３に記載の画像処理装置による効果と同様の効果を奏することができる。
【図面の簡単な説明】
【図１】  本発明に係る画像処理装置を備えたファクシミリ装置の回路ブロック図である。
【図２】  図１に示すファクシミリ装置のゲートアレイにより構成されている画像処理回路の回路ブロック図である。
【図３】  図２に示す画像処理回路に備えられたタイミング制御回路の要部の回路ブロック図である。
【図４】  図２に示す画像処理回路の各部信号波形図である。
【図５】  別の実施形態における画像処理回路の各部信号波形図である。
【符号の説明】
１  ＣＰＵ
３  ＲＡＭ
５  ＲＯＭ
７  ゲートアレイ
２１  セレクタ
２２  Ａ／Ｄコンバータ
２３  補正回路
２４  タイミング制御回路
３１  レジスタ
３３  カウンタ
３４〜４０  比較器
４１，４２  ＳＲフリップフロップ
４３，４４  論理和回路
【図１】
0003931374.tif 000002
【図２】
0003931374.tif 000003
【図３】
0003931374.tif 000004
【図４】
0003931374.tif 000005
【図５】
0003931374.tif 000006