(57)【特許請求の範囲】
【請求項１】
同一基板上に少なくともＭＯＳトランジスタとポリシリコン−層間絶縁膜−ポリシリコン構造からなる容量素子とを含む半導体装置を製造する方法において、以下の工程（Ａ）から工程（Ｄ）によって容量素子を形成することを特徴とする半導体装置の製造方法。
（Ａ）ＭＯＳトランジスタ領域上を覆い、素子分離領域に開口をもつ耐酸化性の素子分離用パターニング膜を用いて素子分離領域を形成した後、前記素子分離用パターニング膜を残した状態で、半導体基板上に、前記容量素子を構成する下部電極用の第１のポリシリコン膜を形成する工程、
（Ｂ）前記第１のポリシリコン膜に不純物の導入及びパターニングを施して、前記素子分離領域上に前記容量素子の下部電極を形成する工程、
（Ｃ）前記下部電極の表面に、前記容量素子を構成する層間絶縁膜を形成する工程、
（Ｄ）前記下部電極上に前記層間絶縁膜を介して第２のポリシリコン膜からなる前記容量素子の上部電極を形成する工程。
【請求項２】
前記素子分離用パターニング膜はシリコン窒化膜層を含んでいる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記層間絶縁膜はシリコン酸化膜であって、前記工程（Ｃ）は、前記層間絶縁膜を形成する前に、前記素子分離用パターニング膜を除去して前記ＭＯＳトランジスタ領域の表面を露出させる工程を含み、前記層間絶縁膜の形成時に、前記ＭＯＳトランジスタ領域の表面にＭＯＳトランジスタのゲート酸化膜用のシリコン酸化膜を同時に形成する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離用パターニング膜は、下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、前記工程（Ｃ）は、前記素子分離用パターニング膜を除去する際に、前記素子分離用パターニング膜のシリコン窒化膜のみを除去した後、前記ＭＯＳトランジスタ領域に残存する前記素子分離用パターニング膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として、前記シリコン酸化膜を介して、前記ＭＯＳトランジスタ領域に不純物注入を施す工程を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（Ｄ）は、半導体基板上に、前記上部電極用の第２のポリシリコン膜を形成し、その第２のポリシリコン膜に不純物の導入及びパターニングを施して前記上部電極を形成する工程を含み、前記第２のポリシリコン膜にパターニングを施す際に、前記ゲート酸化膜用のシリコン酸化膜を含む領域上に、前記第２のポリシリコン膜からなる前記ＭＯＳトランジスタ用のゲート電極パターンを形成する請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
同一基板上に少なくともＭＯＳトランジスタとポリシリコン−層間絶縁膜−ポリシリコン構造からなる容量素子とを含む半導体装置を製造する方法において、以下の工程（Ａ）から工程（Ｅ）によって容量素子を形成することを特徴とする半導体装置の製造方法。
（Ａ）ＭＯＳトランジスタ領域上を覆い、素子分離領域に開口をもつ耐酸化性の素子分離用パターニング膜を用いて素子分離領域を形成し、前記素子分離用パターニング膜を除去した後、少なくとも前記ＭＯＳトランジスタ領域上に、前記ＭＯＳトランジスタ領域への不純物の拡散を防止する下地膜を形成する工程、
（Ｂ）半導体基板上に、前記容量素子を構成する下部電極用の第１のポリシリコン膜を形成する工程、
（Ｃ）前記第１のポリシリコン膜に不純物の導入及びパターニングを施して、前記素子分離領域上に前記容量素子の下部電極を形成する工程、
（Ｄ）前記下部電極の表面に、前記容量素子を構成する層間絶縁膜を形成する工程、
（Ｅ）前記下部電極上に前記層間絶縁膜を介して前記容量素子の上部電極を形成する工程。
【請求項７】
前記下地膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又は下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜のいずれかである請求項６に記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜はシリコン酸化膜であって、前記工程（Ｄ）は、前記層間絶縁膜を形成する前に、前記下地膜を除去して前記ＭＯＳトランジスタ領域の表面を露出させる工程を含み、前記層間絶縁膜の形成時に、前記ＭＯＳトランジスタ領域の表面にＭＯＳトランジスタのゲート酸化膜用のシリコン酸化膜を同時に形成する請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記下地膜は、下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、前記工程（Ｄ）は、前記下地膜を除去する際に、前記下地膜のシリコン窒化膜のみを除去した後、前記ＭＯＳトランジスタ領域に残存する前記下地膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として、前記シリコン酸化膜を介して、前記ＭＯＳトランジスタ領域に不純物注入を施す工程を含む請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｅ）は、半導体基板上に、前記上部電極用の第２のポリシリコン膜を形成し、その第２のポリシリコン膜に不純物の導入及びパターニングを施して前記上部電極を形成する工程を含み、前記第２のポリシリコン膜にパターニングを施す際に、前記ゲート酸化膜用のシリコン酸化膜を含む領域上に、前記第２のポリシリコン膜からなる前記ＭＯＳトランジスタ用のゲート電極パターンを形成する請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上に少なくともＭＯＳトランジスタと、２層ポリシリコン容量素子（ポリシリコン−層間絶縁膜−ポリシリコン構造からなる容量素子）を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１は、ＭＯＳトランジスタ及び２層ポリシリコン容量素子を含む半導体装置の従来の製造方法を示す工程断面図である。
（Ａ）シリコン基板１の表面に、バッファ酸化膜３とシリコン窒化膜５の積層膜からなる耐酸化被膜を形成する。熱酸化処理を施して素子分離用フィールド酸化膜のＬＯＣＯＳ膜７を形成し、ＭＯＳトランジスタの活性領域を形成する。
（Ｂ）ＬＯＣＯＳ膜７のパターニングに使用したバッファ酸化膜３及びシリコン窒化膜５を除去した後、シリコン基板１の表面に犠牲酸化膜９を形成し、さらにその上に、例えばＣＶＤによって容量素子の下部電極となるポリシリコン膜１１を堆積する。
【０００３】
（Ｃ）不純物拡散技術によってポリシリコン膜１１に不純物を高濃度に導入した後、フォトリソグラフィー工程及びエッチング工程を経て、下部電極１１ａを形成する。
（Ｄ）露出している犠牲酸化膜９を除去した後、酸化処理を施して、下部電極１１ａの露出している表面に層間絶縁膜１３を形成し、ＭＯＳトランジスタの活性領域の表面にゲート酸化膜用のシリコン酸化膜１５を形成する。
次に、シリコン基板１上に、容量素子の上部電極及びＭＯＳトランジスタのゲート電極となるポリシリコン膜１７を堆積する。
【０００４】
（Ｅ）不純物拡散技術によってポリシリコン膜１７に不純物を導入した後、フォトリソグラフィー工程及びエッチング工程を経て、下部電極１１ａ上に層間絶縁膜１３を介して上部電極１７ａを形成し、下部電極１１ａ−層間絶縁膜１３−上部電極１７ａからなる２層ポリシリコン容量素子をＬＯＣＯＳ膜７上に形成する。また、上部電極１７ａの形成と同時に、ＭＯＳトランジスタの活性領域上に、シリコン酸化膜１５を介して、ゲート電極パターン１７ｂを形成する。
次に、ゲート電極パターン１７ｂ下を除くシリコン酸化膜１５を除去してゲート酸化膜１５ａを形成し、拡散層の形成などを行なって、ＭＯＳトランジスタを形成する。
【０００５】
【発明が解決しようとする課題】
下部電極１１ａ用のポリシリコン膜１１に対して導入される不純物濃度は、容量素子の電圧依存性を小さくするため、例えば１×１０20ｃｍ-3程度の高濃度に設定されることが多い。その結果、ポリシリコン膜１１中と周辺の犠牲酸化膜９中との不純物濃度勾配が急峻になり、ポリシリコン膜１１への不純物導入時の熱処理や導入後のプロセス工程による熱処理によって、ポリシリコン膜１１中の不純物が犠牲酸化膜９へ拡散再分布していく現象が起こる。
【０００６】
このことを積極的にトランジスタのしきい値制御に用いる方法が特開平０５−１２１７３５号公報に開示されており、そこでは水素雰囲気中で不純物の酸化膜中における拡散を増速させている。
また、周辺のシリコン酸化膜への不純物の拡散を防止する方法として、特開平１０−３０３４１０号公報に開示されている方法では、Ｐ型ポリシリコンゲート電極中のボロンが周囲のシリコン酸化膜中に拡散してゲート電極が空乏化するのを防止するため、バリア層としてシリコン窒化膜でポリシリコンゲート電極の上部及び側面部を覆う方法が提案されている。しかしながら、この方法では、ポリシリコン下部からシリコン基板へ不純物が拡散していくのを防止することができない。
【０００７】
従来の２層ポリシリコンプロセスの場合、下部電極１１ａ用のポリシリコン膜１１への不純物導入時あるいはその後の熱処理時に、図１（Ｂ）に示されるように、シリコン基板１とポリシリコン膜１１との間には比較的薄い犠牲酸化膜９が存在するだけなので、容易にシリコン基板１側に不純物が導入されてしまう。この意図しない不純物導入によって、後に形成されるＭＯＳトランジスタのしきい値がばらつくという問題が発生する。
【０００８】
そこで本発明は、ＭＯＳトランジスタとポリシリコン−層間絶縁膜−ポリシリコン構造からなる容量素子とを混載する半導体装置の製造方法において、ポリシリコン膜からＭＯＳトランジスタ領域への意図しない不純物の拡散を防止して、ＭＯＳトランジスタのしきい値ばらつきの小さい半導体装置の製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様は、同一基板上に少なくともＭＯＳトランジスタとポリシリコン−層間絶縁膜−ポリシリコン構造からなる容量素子とを含む半導体装置を製造する方法であって、以下の工程（Ａ）から工程（Ｄ）によって容量素子を形成する。
（Ａ）ＭＯＳトランジスタ領域上を覆い、素子分離領域に開口をもつ耐酸化性の素子分離用パターニング膜を用いて素子分離領域を形成した後、素子分離用パターニング膜を残した状態で、半導体基板上に、容量素子を構成する下部電極用の第１のポリシリコン膜を形成する工程、
（Ｂ）第１のポリシリコン膜に不純物の導入及びパターニングを施して、素子分離領域上に容量素子の下部電極を形成する工程、
（Ｃ）下部電極の表面に、容量素子を構成する層間絶縁膜を形成する工程、
（Ｄ）下部電極上に層間絶縁膜を介して容量素子の上部電極を形成する工程。
【００１０】
素子分離用パターニング膜を残した状態で、容量素子を構成する下部電極用の第１のポリシリコン膜を形成するので、ＭＯＳトランジスタの活性領域（ＭＯＳトランジスタ領域）の半導体基板と第１のポリシリコンとの間には素子分離用パターニング膜が残存している。その結果、第１のポリシリコン膜に不純物の導入を施す際に、第１のポリシリコン膜から半導体基板側へ不純物が拡散しても、残存する素子分離用パターニング膜が不純物の半導体基板への拡散を防止するので、ＭＯＳトランジスタの活性領域への意図しない不純物の拡散を防止することができる。
【００１１】
本発明の第２の態様は、以下の工程（Ａ）から工程（Ｅ）によって容量素子を形成する半導体装置の製造方法である。
（Ａ）ＭＯＳトランジスタ領域上を覆う素子分離用パターニング膜を用いて素子分離領域を形成し、素子分離用パターニング膜を除去した後、少なくともＭＯＳトランジスタ領域上に、ＭＯＳトランジスタ領域への不純物の拡散を防止する下地膜を形成する工程、
（Ｂ）半導体基板上に、容量素子を構成する下部電極用の第１のポリシリコン膜を形成する工程、
（Ｃ）第１のポリシリコン膜に不純物の導入及びパターニングを施して、素子分離領域上に容量素子の下部電極を形成する工程、
（Ｄ）下部電極の表面に、容量素子を構成する層間絶縁膜を形成する工程、
（Ｅ）下部電極上に層間絶縁膜を介して容量素子の上部電極を形成する工程。
【００１２】
素子分離用パターニング膜を除去した後、少なくともＭＯＳトランジスタ領域上に下地膜を形成するので、ＭＯＳトランジスタの活性領域の半導体基板と第１のポリシリコンとの間には下地膜が存在する。その結果、第１のポリシリコン膜に不純物の導入を施す際に、第１のポリシリコン膜から半導体基板側へ不純物が拡散しても、下地膜が不純物の半導体基板への拡散を防止するので、ＭＯＳトランジスタの活性領域への意図しない不純物の拡散を防止することができる。
また、下地膜はパターン化されていないので、急峻な段差がなく、第1のポリシリコン膜のパターン化の際にポリシリコン膜の残渣が生じにくい。
【００１３】
【発明の実施の形態】
第１の態様の製造方法において、素子分離用パターニング膜はシリコン窒化膜層を含んでいることが好ましい。
さらに、容量素子を構成する層間絶縁膜はシリコン酸化膜であって、工程（Ｃ）は、層間絶縁膜を形成する前に、素子分離用パターニング膜を除去してＭＯＳトランジスタ領域の表面を露出させる工程を含み、層間絶縁膜の形成時に、ＭＯＳトランジスタ領域の表面にＭＯＳトランジスタのゲート酸化膜用のシリコン酸化膜を同時に形成することが好ましい。その結果、製造工程を削減することができる。
【００１４】
さらに、素子分離用パターニング膜は下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、工程（Ｃ）は、素子分離用パターニング膜を除去する際に、素子分離用パターニング膜のシリコン窒化膜のみを除去した後、ＭＯＳトランジスタ領域に残存する素子分離用パターニング膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として、シリコン酸化膜を介して、ＭＯＳトランジスタ領域に不純物注入を施す工程を含むことが好ましい。その結果、製造工程を削減することができる。
【００１５】
さらに、工程（Ｄ）は、半導体基板上に、上部電極用の第２のポリシリコン膜を形成し、その第２のポリシリコン膜に不純物の導入及びパターニングを施して上部電極を形成する工程を含み、第２のポリシリコン膜にパターニングを施す際に、ゲート酸化膜用のシリコン酸化膜を含む領域上に、第２のポリシリコン膜からなるＭＯＳトランジスタ用のゲート電極パターンを形成することが好ましい。その結果、製造工程を削減することができる。
【００１６】
第２の態様の製造方法において、下地膜は、シリコン酸化膜、シリコン窒化膜、又は下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜のいずれかであることが好ましい。シリコン酸化膜の場合はその膜厚を不純物の染み出し拡散距離に対して十分大きくすることが好ましい。
さらに、容量素子を構成する層間絶縁膜はシリコン酸化膜であって、工程（Ｄ）は、層間絶縁膜を形成する前に、下地膜を除去してＭＯＳトランジスタ領域の表面を露出させる工程を含み、層間絶縁膜の形成時に、ＭＯＳトランジスタ領域の表面にＭＯＳトランジスタのゲート酸化膜用のシリコン酸化膜を同時に形成することが好ましい。その結果、製造工程を削減することができる。
【００１７】
下地膜は、下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、工程（Ｄ）は、下地膜を除去する際に、下地膜のシリコン窒化膜のみを除去した後、ＭＯＳトランジスタ領域に残存する下地膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として、シリコン酸化膜を介して、ＭＯＳトランジスタ領域に不純物注入を施す工程を含むことが好ましい。その結果、製造工程を削減することができる。
【００１８】
さらに、工程（Ｅ）は、半導体基板上に、上部電極用の第２のポリシリコン膜を形成し、その第２のポリシリコン膜に不純物の導入及びパターニングを施して上部電極を形成する工程を含み、第２のポリシリコン膜にパターニングを施す際に、ゲート酸化膜用のシリコン酸化膜を含む領域上に、第２のポリシリコン膜からなるＭＯＳトランジスタ用のゲート電極パターンを形成することが好ましい。その結果、製造工程を削減することができる。
【００１９】
【実施例】
図２は、本発明にかかる半導体装置の製造方法の第１の態様の一実施例を示す工程断面図である。ただし、以下に示す実施例は本発明にかかる半導体装置の製造方法を限定するものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で種々の変更を行なうことができる。
【００２０】
（Ａ）シリコン基板１上に、ＬＯＣＯＳ膜形成用の素子分離用パターニング膜を構成する、例えば膜厚が２５ｎｍのバッファ酸化膜３及び膜厚が１００ｎｍのシリコン窒化膜５をＭＯＳトランジスタ領域上に形成した後、通常のＬＯＣＯＳ膜法を用いて、例えば膜厚が４５０ｎｍのＬＯＣＯＳ膜７を形成する。
（Ｂ）ＬＯＣＯＳ膜７の形成時に用いたバッファ酸化膜３及びシリコン窒化膜５を残した状態で、引き続いて２層ポリシリコン容量素子の下部電極となるポリシリコン膜２１をＣＶＤ法により例えば３５０ｎｍの膜厚で形成する。
【００２１】
（Ｃ）不純物拡散技術を用いて、ポリシリコン膜２１に、例えば４０ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量の条件でリンの注入を行ない、１×１０20ｃｍ-3の濃度にリンを導入する。この時、リンをポリシリコン膜２１中に拡散させるために、通常９００度程度の熱処理を施す。従来技術では、この熱処理時に、リンがシリコン基板１のＭＯＳトランジスタの活性領域へ拡散し、ＭＯＳトランジスタのしきい値をバラツかせる要因となっていたが、この実施例では、ＭＯＳトランジスタ領域上にバッファ酸化膜３及びシリコン窒化膜５を残存させているので、従来技術のようにリンの拡散がシリコン基板１にまで達することがなく、ＭＯＳトランジスタのしきい値のバラツキを抑えることができる。
そして、フォトリソグラフィー技術及びパターンニング技術を用いて、ＬＯＣＯＳ膜７上に容量素子の下部電極２１ａを形成する。
【００２２】
（Ｄ）ＭＯＳトランジスタの活性領域上のバッファ酸化膜３及びシリコン窒化膜５をエッチング技術によって除去する。この時、シリコン窒化膜５はドライエッチング法を用いて除去してもよいし、ウェットエッチング法を用いて選択的に除去してもよい。また、シリコン窒化膜５のみを除去した後、バッファ酸化膜３を介して、ＭＯＳトランジスタの活性領域となるシリコン基板１の領域に、しきい値制御用のイオン注入を施し、その後、バッファ酸化膜３を除去してもよい。
【００２３】
（Ｅ）熱処理を施して、下部電極２１ａの露出している表面に、例えば３０ｎｍの膜厚で層間絶縁膜２３を形成するとともに、ＭＯＳトランジスタの活性領域のシリコン基板１表面に、例えば１５ｎｍの膜厚でゲート酸化膜用のシリコン酸化膜２５を形成する。
（Ｆ）シリコン基板１上に、容量素子の上部電極及びＭＯＳトランジスタのゲート電極となるポリシリコン膜２７をＣＶＤ法により例えば３５０ｎｍの膜厚で堆積する。
【００２４】
（Ｇ）不純物拡散技術よって、ポリシリコン膜２７に、例えば４０ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量の条件でリンの注入を行ない、１×１０20ｃｍ-3の濃度にリンを導入した後、フォトリソグラフィー工程及びエッチング工程を経て、下部電極２１ａ上に層間絶縁膜２３を介して上部電極２７ａを形成し、下部電極２１ａ−層間絶縁膜２３−上部電極２７ａからなる２層ポリシリコン容量素子をＬＯＣＯＳ膜７上に形成する。また、上部電極２７ａの形成と同時に、ＭＯＳトランジスタの活性領域上に、シリコン酸化膜２５を介して、ゲート電極パターン２７ｂを形成する。
【００２５】
次に、ゲート電極２７ｂ下を除くシリコン酸化膜２５を除去してゲート酸化膜２５ａを形成し、拡散層の形成などを行なって、ＭＯＳトランジスタを形成する。下部電極２１ａの最終的なシート抵抗値（単位面積あたりの抵抗値）は１５Ω／□以下となる。
以上によって、下部電極２１ａ−層間絶縁膜２３−上部電極２７ａからなる、下部電極２１ａの不純物濃度が高濃度で電圧依存性の少ない２層ポリシリコン容量素子と、しきい値バラツキの小さいＭＯＳトランジスタを同一シリコン基板１上に形成することができる。
さらに、バッファ酸化膜３及びシリコン窒化膜５を残すだけであるので、工程数を増加させずに実現できる。
【００２６】
図３は、本発明にかかる半導体装置の製造方法の第２の態様の一実施例を示す工程断面図である。
（Ａ）シリコン基板１上に、通常のＬＯＣＯＳ膜法を用いてＬＯＣＯＳ膜７を形成した後、例えばウェットエッチングによって、ＬＯＣＯＳ膜法で用いたバッファ酸化膜とシリコン窒化膜の積層膜からなる素子分離パターン膜を除去する。
（Ｂ）熱酸化処理によって、シリコン基板１上に、膜厚が１１±１ｎｍのシリコン酸化膜からなる犠牲酸化膜２９を形成し、さらにその上に、ＬＰＣＶＤ（Low Pressure ＣＶＤ）法によって、膜厚が１００±１０ｎｍのシリコン窒化膜３０を形成する。本発明の第２の態様にかかる下地膜は、この実施例では犠牲酸化膜２９とシリコン窒化膜３０によって構成される。
（Ｃ）さらにシリコン窒化膜３０上に、ＬＰＣＶＤ法によって、２層ポリシリコン容量素子の下部電極となるポリシリコン膜３１をＣＶＤ法により例えば３５０ｎｍの膜厚で形成する。
【００２７】
（Ｄ）不純物拡散技術を用いて、ポリシリコン膜３１に、例えば４０ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量の条件でリンの注入を行ない、１×１０20ｃｍ-3の濃度にリンを導入する。この時、リンをポリシリコン膜２１中に拡散させるために、通常９００度程度の熱処理を施す。従来技術では、この熱処理時に、リンがシリコン基板１のＭＯＳトランジスタ領域へ拡散し、ＭＯＳトランジスタのしきい値をバラツかせる要因となっていたが、この実施例では、ＭＯＳトランジスタ領域上に、下地膜としての犠牲酸化膜２９及びシリコン窒化膜３０を形成しているので、従来技術のようにリンの拡散がシリコン基板１にまでおよぶことがなく、ＭＯＳトランジスタのしきい値のバラツキを抑えることができる。
【００２８】
そして、フォトリソグラフィー技術を用いて、容量素子の下部電極を形成する所定の領域のポリシリコン膜３１上にフォトレジストマスクを形成し、それをマスクとしてポリシリコン膜３１を選択的にエッチングして、ＬＯＣＯＳ膜７上に下部電極３１ａを形成する。この時、図２の実施例の工程（Ｃ）に示すような、バッファ酸化膜３及びシリコン窒化膜５による段差は存在しないので、ポリシリコン膜３１のエッチング時の残渣の発生はない。
【００２９】
（Ｅ）例えば熱リン酸を用いたウェットエッチングによって、下部電極３１ａ下以外の領域に存在するシリコン窒化膜３０を除去する。そして、ＭＯＳトランジスタのしきい値を所望の値に調整するために、通常のフォトリソグラフィー工程とイオン注入工程によって、犠牲酸化膜２９越しに、ＭＯＳトランジスタの活性領域となるシリコン基板１の領域に不純物イオンを注入する。
その後、例えばフッ酸を用いたウェットエッチングによって、下部電極３１ａ下以外の領域に存在する犠牲酸化膜２９を除去し、ＭＯＳトランジスタの活性領域となるシリコン基板１の領域を露出させる。
シリコン窒化膜３０をエッチング除去する時に、犠牲酸化膜２９は、熱リン酸によってはほとんど除去されない。したがって、犠牲酸化膜２９の膜厚を薄く形成することができ、膜厚バラツキの狭い犠牲酸化膜２９越しに、しきい値制御用の不純物イオンの注入を施すことができ、ＭＯＳトランジスタのしきい値のバラツキを抑制できる。
【００３０】
（Ｆ）熱処理を施して、下部電極３１ａの露出している表面に、例えば３０ｎｍの膜厚で層間絶縁膜３３を形成するとともに、ＭＯＳトランジスタの活性領域のシリコン基板１表面に、例えば１５ｎｍの膜厚でゲート酸化膜用のシリコン酸化膜３５を形成する。
（Ｇ）シリコン基板１上に、容量素子の上部電極及びＭＯＳトランジスタのゲート電極となるポリシリコン膜３７をＣＶＤ法により例えば３５０ｎｍの膜厚で堆積する。
【００３１】
（Ｈ）不純物拡散技術よって、ポリシリコン膜３７に、例えば４０ｋｅＶのエネルギー、５×１０15ｃｍ-2のドーズ量の条件でリンの注入を行ない、１×１０20ｃｍ-3の濃度にリンを導入した後、フォトリソグラフィー工程及びエッチング工程を経て、下部電極３１ａ上に層間絶縁膜３３を介して上部電極３７ａを形成し、下部電極３１ａ−層間絶縁膜３３−上部電極３７ａからなる２層ポリシリコン容量素子をＬＯＣＯＳ膜７上に形成する。また、上部電極３７ａの形成と同時に、ＭＯＳトランジスタの活性領域上に、シリコン酸化膜３５を介して、ゲート電極パターン３７ｂを形成する。
【００３２】
次に、ゲート電極２７ｂ下を除くシリコン酸化膜３５を除去してゲート酸化膜３５ａを形成し、拡散層の形成などを行なって、ＭＯＳトランジスタを形成する。下部電極２１ａの最終的なシート抵抗値（単位面積あたりの抵抗値）は１５Ω／□以下となる。
以上によって、下部電極３１ａ−層間絶縁膜３３−上部電極３７ａからなる、下部電極３１ａの不純物濃度が高濃度で電圧依存性の少ない２層ポリシリコン容量素子と、しきい値バラツキの小さいＭＯＳトランジスタを同一シリコン基板１上に形成することができる。
【００３３】
さらに、この実施例によると、ポリシリコン膜３１をエッチングする時に残渣が発生せず、製品の歩留まり低下を防ぐ効果がある。
さらに、ＭＯＳトランジスタのしきい値制御用のイオン注入に用いる犠牲酸化膜２９の形成を下部電極３１ａの形成前に行なっているので、下部電極３１ａの形成後に、熱酸化処理及びエッチング処理を施する回数を減らす、すなわち、しきい値制御専用の犠牲酸化膜の形成を省略することができ、下部電極３１ａの表面に形成される層間絶縁膜３３の表面の荒れによる２層ポリシリコン容量素子バラツキを低減できる効果がある。
図２の実施例においても、バッファ酸化膜３をしきい値制御用の犠牲酸化膜として用いれば、下部電極２１ａの形成後に、熱酸化処理及びエッチング処理を施す回数を減らすことができ、２層ポリシリコン容量素子バラツキを低減できる。
【００３４】
ここでは、ポリシリコン膜３１の下地膜として、犠牲酸化膜２９及びシリコン窒化膜３０の積層膜を用いているが、下地膜はこれに限定されるものではなく、例えばＣＶＤ法によるＨＴＯ膜（高温酸化膜）、シリコン窒化膜若もくはシリコン酸窒化膜のいずれかによって構成される単層膜、又はそれらの積層膜などを用いても、残渣発生による製品の歩留まり低下を防止しつつ、活性領域シリコン基板へのリンの拡散を防止する効果がある。
また、これらの実施例ではポリシリコン膜中へのリンの導入方法としてイオン注入を用いているが、本発明はこれに限定されるものではなく、固相拡散技術を用いてもよい。
【００３５】
【発明の効果】
請求項１の半導体装置の製造方法においては、ＭＯＳトランジスタ領域上を覆うＬＯＣＯＳ膜形成用の素子分離用パターニング膜を用いて素子分離領域を形成した後、素子分離用パターニング膜を残した状態で、容量素子を構成する下部電極用の第１のポリシリコン膜を形成し、第１のポリシリコン膜への不純物の導入時に、第１のポリシリコン膜と半導体基板との間に素子分離用パターニング膜を残存させるようにしているので、第１のポリシリコン膜中から不純物が半導体基板側へ染み出したとしても、残存する素子分離用パターニング膜が不純物の拡散をブロックするため、ＭＯＳトランジスタの活性領域への意図しない不純物の染み出しを防止することができ、トランジスタの電気的特性のバラツキを軽減することができる。
【００３６】
請求項２の半導体装置の製造方法においては、素子分離用パターニング膜は、不純物のブロック能力の高いシリコン窒化膜層を含んでいるので、第１のポリシリコン膜中から半導体基板側への不純物の拡散の防止能を向上させることができ、ＭＯＳトランジスタの電気的特性のバラツキを一層軽減することができる。
請求項３，８の半導体装置の製造方法においては、容量素子を構成する層間絶縁膜はシリコン酸化膜であって、層間絶縁膜と、ＭＯＳトランジスタのゲート酸化膜用のシリコン酸化膜を同時に形成するようにしているので、製造工程を削減することができ、かつ２層ポリシリコン容量素子バラツキを低減できる。
【００３７】
請求項４の半導体装置の製造方法においては、素子分離用パターニング膜は下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、素子分離用パターニング膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として兼用しているので、工程の削減、ひいてはコストダウンが実現できる。
【００３８】
請求項５，１０の半導体装置の製造方法においては、第２のポリシリコン膜をパターニングして、容量素子の上部電極及びＭＯＳトランジスタのゲート電極パターンを同時に形成するようにしているので、製造工程を削減することができる。
【００３９】
請求項６の半導体装置の製造方法においては、素子分離用パターニング膜を除去した後、少なくともＭＯＳトランジスタ領域上に、ＭＯＳトランジスタ領域への不純物の拡散を防止する下地膜を形成するようにしているので、ＭＯＳトランジスタの活性領域の半導体基板と第１のポリシリコンとの間には下地膜が残存し、第１のポリシリコン膜に不純物の導入を施す際に、第１のポリシリコン膜中から不純物が半導体基板側へ染み出したとしても、残存する素子分離用パターニング膜が不純物の拡散をブロックするため、ＭＯＳトランジスタの活性領域への意図しない不純物の染み出しを防止することができ、トランジスタの電気的特性のバラツキを軽減することができる。
【００４０】
請求項７の半導体装置の製造方法においては、下地膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又は下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜のいずれかであり、シリコン酸化膜の場合はその膜厚を不純物の染み出し拡散距離に対して十分大きくするようにしているので、第１のポリシリコン膜中から半導体基板側への不純物の拡散の防止能を向上させることができ、ＭＯＳトランジスタの電気的特性のバラツキを一層軽減することができる。
【００４１】
請求項９の半導体装置の製造方法においては、下地膜は、下層がシリコン酸化膜、上層がシリコン窒化膜の積層膜であって、下地膜のシリコン酸化膜をしきい値制御用の不純物注入の保護膜として兼用しているので、工程の削減、ひいてはコストダウンが実現できる。
【図面の簡単な説明】
【図１】  ＭＯＳトランジスタ及び２層ポリシリコン容量素子を含む半導体装置の従来の製造方法を示す工程断面図である。
【図２】  本発明にかかる半導体装置の製造方法の第１の態様の一実施例を示す工程断面図である。
【図３】  本発明にかかる半導体装置の製造方法の第２の態様の一実施例を示す工程断面図である。
【符号の説明】
１          シリコン基板
３          素子分離用パターニング膜用のバッファ酸化膜
５          素子分離用パターニング膜用のシリコン窒化膜
７          ＬＯＣＯＳ膜
９          バッファ酸化膜
１１，２１，３１            容量素子の下部電極用のポリシリコン膜
１１ａ，２１ａ，３１ａ      容量素子の下部電極
１３，２３，３３            容量素子の層間絶縁膜
１５          ゲート酸化膜用のシリコン酸化膜
１５ａ        ゲート酸化膜
１７，２７，３７            容量素子の上部電極用のポリシリコン膜
１７ａ，２７ａ，３７ａ      容量素子の上部電極
２９          下地膜用のバッファ酸化膜
３０          下地膜用のシリコン窒化膜
【図１】
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【図２】
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【図３】
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