(57)【特許請求の範囲】
【請求項１】
共有メモリ装置へのアクセスを制御するメモリアクセス制御システムであって、
個別の動作クロックにて動作し、前記共有メモリ装置へのアクセスを要求するアクセス要求信号を出力するとともにアクセス要求信号の出力に先立ち前記共有メモリの使用を宣言する共有メモリ使用宣言信号を出力する複数のアクセスソースと、
共有メモリ使用宣言信号の出力状況を監視し、共有メモリ使用宣言信号を出力しているアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを選択動作クロックとして選択し、選択した前記選択動作クロックを供給するクロック選択装置と、
前記クロック選択装置より供給された前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力するメモリ制御装置とを有することを特徴とするメモリアクセス制御システム。
【請求項２】
共有メモリ装置へのアクセスを制御するメモリアクセス制御システムであって、
個別の動作クロックにて動作し、前記共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースと、
アクセスソースごとに動作クロックの有無を判断し、動作クロックの有無を示すクロック有無信号をアクセスソースごとに出力するクロック有無判断装置と、
前記クロック有無判断装置より前記クロック有無信号を入力し、前記クロック有無信号に基づき前記クロック有無判断装置により動作クロックが存在すると判断されたアクセスソースを判別し、判別したアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを選択動作クロックとして選択し、選択した前記選択動作クロックを供給するクロック選択装置と、
前記クロック選択装置より供給された前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力するメモリ制御装置とを有することを特徴とするメモリアクセス制御システム。
【請求項３】
個別の動作クロックにて動作し共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースを管理し、前記複数のアクセスソースによる前記共有メモリ装置へのアクセスを制御するメモリアクセス制御方法であって、
前記複数のアクセスソースのそれぞれに対して、アクセス要求信号の出力前に前記共有メモリの使用を宣言する共有メモリ使用宣言信号を出力させ、
共有メモリ使用宣言信号の出力状況を監視し、共有メモリ使用宣言信号を出力しているアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを選択動作クロックとして選択し、
選択した前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力することを特徴とするメモリアクセス制御方法。
【請求項４】
個別の動作クロックにて動作し共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースを管理し、前記複数のアクセスソースによる前記共有メモリ装置へのアクセスを制御するメモリアクセス制御方法であって、
アクセスソースごとに動作クロックの有無を判断するとともに、動作クロックが存在するアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを選択動作クロックとして選択し、
選択した前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力することを特徴とするメモリアクセス制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のアクセスソース（ＣＰＵ等）が共有メモリにアクセスする際にメモリアクセスを制御するメモリアクセス制御技術に関するものである。
【０００２】
【従来の技術】
図７は例えば特開平４−１７５９４１号公報に示された従来の共有メモリ制御方法の構成図であり、図において１（１−１〜１−ｎ）はそれぞれ個別の第１のクロックで動作する複数のアクセスソース、２はこの複数のアクセスソースからアクセスされる共有メモリ、３は第２のクロックで動作し、複数のアクセスソースからのアクセス要求のうち１つを選択し共有メモリに与えるメモリ制御回路、６は複数のアクセスソースから前記メモリ制御回路３で選択されたアクセスソースのクロックを選択し第２のクロックとしてメモリ制御回路へ供給するクロック選択回路Ｂである。
【０００３】
次に動作について説明する。
複数のアクセスソース１（１−１〜１−ｎ）は異なる周波数の第１のクロック（ＣＬＫ１〜ＣＬＫｎ）で動作しており、各アクセスソースは任意に共有メモリ２にアクセス要求（ＲＥＱ１〜ＲＥＱｎ）を出す事となる。メモリ制御回路３は第２のクロック（ＣＬＫＸ）で動作し、各アクセスソース１からの複数のアクセス要求を受けて予め決定された優先順位に基づいて各アクセスソースの１つを選択し、そのアクセス要求を共有メモリ２に与え該アクセスソースが共有メモリ２をアクセスできるようにする。
クロック選択回路Ｂ６はメモリ制御回路３で選択された該アクセスソースからのクロックを選択して第２のクロック（ＣＬＫＸ）としてメモリ制御回路３へ供給する。
【０００４】
図８にこの動作タイミングを示す。
図の例では、アクセスソース１−１の動作クロック（ＣＬＫ１）の方がアクセスソース１−２の動作クロック（ＣＬＫ２）よりも周波数が高い場合の例を示している。
アクセスソース１−１からのアクセス要求（ＲＥＱ１）が発生するとメモリ制御回路３にてこの要求を受け付けてアクセスソース１−１を選択し、この要求を共有メモリ２へ与える。またこれと同時にクロック選択回路Ｂ６はメモリ制御回路３にて選択されたアクセスソース１−１のクロック（ＣＬＫ１）を選択して第２のクロック（ＣＬＫＸ）としてメモリ制御回路３へ供給する。このタイミング例では、１回の共有メモリアクセス用に第２のクロック（ＣＬＫＸ）を２クロック分必要としている。従って共有メモリアクセス１回につき必ず第２のクロック（ＣＬＫＸ）が２クロック分必要となる。
アクセスソース１−２からのアクセス要求（ＲＥＱ２）に対する動作も、前記アクセスソース１−１と同様の動作を行う。アクセスソース１−２選択時による第２のクロック（ＣＬＫＸ）はアクセスソース１−２の動作クロック（ＣＬＫ２）の２クロック分が使われる事になり、このＣＬＫ２はＣＬＫ１に比して低速クロックの為、相対的にアクセス時間が長くなる。アクセスソース１−２が選択されている時にアクセスソース１−１がアクセス要求を出した場合、そのサービスはアクセスソース１−２が完了するまで待たされる事になる。
【０００５】
【発明が解決しようとする課題】
従来の共有メモリ制御回路は、以上のように選択されたアクセスソースのクロックを第２のクロックとしてメモリ制御回路が使用するように構成されているので、低速（例えば６４ｋＨｚ）のアクセスソースが選択されている時に高速（例えば１００ＭＨＺ）のアクセスソースからのアクセス要求があった場合、その低速のサービスが完了するまで待たされる事になり、高速側のアクセスソース（例えばＣＰＵ等）の性能が著しくそこなわれるという問題点があった。
【０００６】
この発明は上記のような問題点を解決するためになされたもので、低速のアクセスソースが選択されている場合であっても、そのサービスをその時点で使用されている最も高速のアクセスソース側の動作クロックを使用して行うようにする事により、低速のアクセスソースからの共有メモリアクセスを高速に終了させ、高速のアクセスソースからのアクセス要求待ち時間を最短に構成できる共有メモリ制御回路を得る事を目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るメモリアクセス制御システムは、
共有メモリ装置へのアクセスを制御するメモリアクセス制御システムであって、
個別の動作クロックにて動作し、前記共有メモリ装置へのアクセスを要求するアクセス要求信号を出力するとともにアクセス要求信号の出力に先立ち前記共有メモリの使用を宣言する共有メモリ使用宣言信号を出力する複数のアクセスソースと、
共有メモリ使用宣言信号の出力状況を監視し、共有メモリ使用宣言信号を出力しているアクセスソースの動作クロックの中から特定の動作クロックを選択動作クロックとして選択し、選択した前記選択動作クロックを供給するクロック選択装置と、
前記クロック選択装置より供給された前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力するメモリ制御装置とを有することを特徴とする。
【０００８】
前記クロック選択装置は、
共有メモリ使用宣言信号を出力しているアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを前記選択動作クロックとして選択することを特徴とする。
【０００９】
本発明に係るメモリアクセス制御システムは、
共有メモリ装置へのアクセスを制御するメモリアクセス制御システムであって、
個別の動作クロックにて動作し、前記共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースと、
アクセスソースごとに動作クロックの有無を判断し、動作クロックの有無を示すクロック有無信号をアクセスソースごとに出力するクロック有無判断装置と、
前記クロック有無判断装置より前記クロック有無信号を入力し、前記クロック有無信号に基づき前記クロック有無判断装置により動作クロックが存在すると判断されたアクセスソースを判別し、判別したアクセスソースの動作クロックの中から特定の動作クロックを選択動作クロックとして選択し、選択した前記選択動作クロックを供給するクロック選択装置と、
前記クロック選択装置より供給された前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力するメモリ制御装置とを有することを特徴とする。
【００１０】
前記クロック選択装置は、
判別したアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを前記選択動作クロックとして選択することを特徴とする。
【００１１】
本発明に係るメモリアクセス制御方法は、
個別の動作クロックにて動作し共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースを管理し、前記複数のアクセスソースによる前記共有メモリ装置へのアクセスを制御するメモリアクセス制御方法であって、
前記複数のアクセスソースのそれぞれに対して、アクセス要求信号の出力前に前記共有メモリの使用を宣言する共有メモリ使用宣言信号を出力させ、
共有メモリ使用宣言信号の出力状況を監視し、共有メモリ使用宣言信号を出力しているアクセスソースの動作クロックの中から特定の動作クロックを選択動作クロックとして選択し、
選択した前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力することを特徴とする。
【００１２】
前記メモリアクセス制御方法は、
共有メモリ使用宣言信号を出力したアクセスソースの動作クロック中からクロック周波数が最も高い動作クロックを前記選択動作クロックとして選択することを特徴とする。
【００１３】
個別の動作クロックにて動作し共有メモリ装置へのアクセスを要求するアクセス要求信号を出力する複数のアクセスソースを管理し、前記複数のアクセスソースによる前記共有メモリ装置へのアクセスを制御するメモリアクセス制御方法であって、
アクセスソースごとに動作クロックの有無を判断するとともに、動作クロックが存在するアクセスソースの動作クロックの中から特定の動作クロックを選択動作クロックとして選択し、
選択した前記選択動作クロックにて、アクセス要求信号を入力するとともに入力したアクセス要求信号の中から特定のアクセス要求信号を選択し、選択したアクセス要求信号を前記共有メモリ装置に出力することを特徴とする。
【００１４】
前記メモリアクセス制御方法は、
動作クロックが存在するアクセスソースの動作クロックの中からクロック周波数が最も高い動作クロックを前記選択動作クロックとして選択することを特徴とする。
【００１５】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図について説明する。
図１はこの発明の実施の形態１に係るメモリアクセス制御システムの構成図、図２及び図３は実施の形態１に係るメモリアクセス制御システムにおけるタイミング図である。
図において、１（１−１〜１−ｎ）はそれぞれ個別の第１のクロックで動作する複数のアクセスソース、２はこの複数のアクセスソースからアクセスされる共有メモリ、３は第２のクロックで動作し、複数のアクセスソースからのアクセス要求信号（以下、単に「アクセス要求」という）のうち１つを選択し共有メモリに与えるメモリ制御回路（メモリ制御装置）、４は複数のアクセスソースから共有メモリ使用宣言がなされている最も高速のアクセスソースのクロックを選択し第２のクロックとしてメモリ制御回路へ供給するクロック選択回路Ａ（クロック選択装置）である。
なお、クロック選択回路Ａ４により選択された第２のクロックは、選択動作クロックに相当する。
【００１６】
次に動作について説明する。
複数のアクセスソース１（１−１〜１−ｎ）は異なる周波数の第１のクロック（ＣＬＫ１〜ＣＬＫｎ）で動作しており、各アクセスソースは共有メモリを使用する場合は事前に共有メモリの使用を宣言する共有メモリ使用宣言信号（ＵＳＥ１〜ＵＳＥｎ）（以下、単に「共有メモリ使用宣言」という）を出力しておく事により、任意に共有メモリ２にアクセス要求を出す事が出来る。メモリ制御回路３は第２のクロック（ＣＬＫＸ）で動作し、各アクセスソース１からの複数のアクセス要求を受けて予め決定された優先順位に基づいて各アクセスソースの１つを選択し、そのアクセス要求を共有メモリ２に与え該アクセスソースが共有メモリ２をアクセスできるようにする。
クロック選択回路Ａ４は複数のアクセスソース１よりの共有メモリ使用宣言（ＵＳＥ１〜ＵＳＥｎ）を受けて、共有メモリ使用宣言（ＵＳＥ１〜ＵＳＥｎ）を出力しているアクセスソースのクロックのうち最も高速のクロックを選択して、第２のクロック（ＣＬＫＸ）としてメモリ制御回路３へ供給する。
すなわち、クロック選択回路Ａ４は、各アクセスソース１（１−１〜１−ｎ）からの共有メモリ使用宣言（ＵＳＥ１〜ＵＳＥｎ）の出力状況を監視し、共有メモリ使用宣言を出力しているアクセスソースの動作クロックのうち最もクロック周波数の高い動作クロックを第２のクロック（ＣＬＫＸ）として選択し、選択した第２のクロックをメモリ制御回路３に供給する。また、メモリ制御回路３では、クロック選択回路Ａ４より供給された第２のクロックにて動作し、各アクセスソース１より出力されたアクセス要求を第２のクロックにて入力するとともに、入力したアクセス要求の中から特定のアクセス要求を優先順位に基づき選択し、選択したアクセス要求を共有メモリ２に出力する。
【００１７】
図２及び図３のタイミング図を用いてこの様子を説明する。
図２の例ではアクセスソース１−１と１−２が共有メモリ使用宣言（ＵＳＥ１、ＵＳＥ２）を同時に行っている。また、アクセスソース１−１の動作クロック（ＣＬＫ１）の方がアクセスソース１−２の動作クロック（ＣＬＫ２）よりも周波数が高くなっている。従ってクロック選択回路Ａ４は共有メモリ２のアクセス時には第２のクロック（ＣＬＫＸ）として高速側のクロックＣＬＫ１を選択する事となる。
アクセスソース１−１からのアクセス要求（ＲＥＱ１）が発生するとメモリ制御回路３にてこの要求を受け付けてアクセスソース１−１を選択し、この要求を共有メモリ２へ与える。またクロック選択回路Ａ４はアクセスソース１−１及び１−２よりの共有メモリ使用宣言（ＵＳＥ１、ＵＳＥ２）を受けて、高速で動作している側のアクセスソース１−１のクロック（ＣＬＫ１）を第２のクロック（ＣＬＫＸ）として選択しメモリ制御回路３へ供給する。このタイミング例では、１回の共有メモリアクセス用に第２のクロック（ＣＬＫＸ）を２クロック分必要としている。従って共有メモリアクセス１回につき必ず第２のクロック（ＣＬＫＸ）が２クロック分必要となる。
アクセスソース１−２からのアクセス要求（ＲＥＱ２）に対する動作も、前記アクセスソース１−１と同様の動作を行う。アクセスソース１−２選択時による第２のクロック（ＣＬＫＸ）もアクセスソース１−１の高速クロック（ＣＬＫ１）の２クロック分が使われる事になり、高速なアクセスが可能となる。
図３の例では、アクセスソース１−１が共有メモリ使用宣言（ＵＳＥ１）を取り下げ、アクセスソース１−２のみが共有メモリ使用宣言（ＵＳＥ２）を行っている図である。この場合、クロック選択回路Ａ４は共有メモリ２のアクセス時には第２のクロック（ＣＬＫＸ）として低速側のクロックＣＬＫ２を選択する事となる。アクセスソース１−２からのアクセス要求（ＲＥＱ２）が発生すると図２の場合と同様の動作をする。違いは、第２のクロック（ＣＬＫＸ）が低速のクロック（ＣＬＫ２）になっているという事と、アクセスソース１−１は共有メモリへのアクセスは出来ないということのみである。
【００１８】
以上のように、クロック選択回路は共有メモリ使用宣言がなされている複数のアクセスソースの中で最も高速のクロックを選択して、共有メモリアクセス時にメモリ制御回路へ供給するようにしているので、低速アクセスソースが選択されている場合でも高速側アクセスソースがアクセス要求を出して長時間待たされるといった事がなくなり、高速側アクセスソース（例えばＣＰＵ等）の性能を落とす事なく共有メモリアクセスが可能となる。また、高速側アクセスソースが共有メモリを一時的に使用しない場合は、共有メモリ使用宣言を落とす事により、低速アクセスソースクロックを使用してメモリ制御が可能となり低消費電力化が図れる。
【００１９】
携帯電話等の携帯端末に使用されるＬＳＩはＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）であり１チップ内に複数のＣＰＵ等が存在し、それぞれの間での通信には共有メモリを使用した通信が必須である。この共有メモリアクセスには、それぞれ異なる周波数で動作しているＣＰＵのアクセス要求に基づきそれぞれのＣＰＵの性能を落とさない形での応答が必須である。また、この共有メモリアクセス制御に関しても不必要な高速動作は低消費電力化の為にも避けるべきである。
本実施の形態に示したメモリアクセス制御システムによれば、このようなＳＯＣにあっても、低速のＣＰＵの共有メモリアクセス時に高速のＣＰＵのクロックを用いることができ、高速のＣＰＵの性能を落とさない形での応答が可能である。また、高速のＣＰＵが共有メモリを一時的に使用しない場合には、共有メモリ使用宣言を落とす事により、低速のＣＰＵのクロックを用いたメモリ制御が可能となり、不必要な高速動作を避け、低消費電力化を図ることができる。
【００２０】
実施の形態２．
以上の実施の形態１では、各アクセスソース側にて共有メモリ使用宣言を出力させ、クロック選択回路はこれに基づいて最も高速のクロックを選択するように構成したものであるが、これに対して、各アクセスソース側のクロックの有無を自動判定するクロック断検出部を設け、このクロック有無信号に基づきクロック選択回路にてクロック有りの中で最も高速のアクセスソース側クロックを選択するように構成した実施の形態を示す。
図４は、このような場合の実施の形態２に係るメモリアクセス制御システムの構成図、図５及び図６は実施の形態２に係るメモリアクセス制御システムにおけるタイミング図である。図中、従来例および実施の形態１と同一部分には同一符号を付し説明を省く。
図４において、５は各アクセスソース側のクロックの有無を検出し、その結果をクロック選択回路へ供給するクロック断検出部である。なお、クロック断検出部５は、クロック有無判断装置に相当する。
【００２１】
次に動作について説明する。
実施の形態１と同様にクロック選択回路Ａ４は、最も高速のアクセスソース側クロックを選択してメモリ制御回路３へ第２のクロック（ＣＬＫＸ）として供給する。しかしながら、実施の形態２の場合はこの選択方法が次のようになる。
クロック断検出部５は各アクセスソース１からのクロックの有無を検出しており、各アクセスソース毎にその検出結果としての有無信号をクロック有無信号（ＣＬＫ１ＯＮ〜ＣＬＫｎＯＮ）としてクロック選択回路Ａ４へ出力している。クロック有無信号（ＣＬＫ１ＯＮ〜ＣＬＫｎＯＮ）はアクセスソースごとにクロック有無を示す信号である。
クロック選択回路Ａ４はこのクロック有無信号（ＣＬＫ１ＯＮ〜ＣＬＫｎＯＮ）を受けて、クロック有りの中で最も高速のアクセスソース側クロックを第２のクロック（ＣＬＫＸ）として選択する。
すなわち、クロック断検出部５は、各アクセスソースごとにクロックの有無を判断し、クロックの有無を示すクロック有無信号を各アクセスソースごとにクロック選択回路Ａ４に出力する。クロック選択回路Ａ４では、クロック断検出部５よりクロック有無信号を入力し、クロック有無信号に基づきクロック断検出部５によりクロックが存在すると判断されたアクセスソースを判別し、判別したアクセスソースのクロックのうち最もクロック周波数の高い動作クロックを第２のクロック（ＣＬＫＸ）として選択し、選択した第２のクロックをメモリ制御回路３に供給する。また、メモリ制御回路３では、クロック選択回路Ａ４より供給された第２のクロックにて動作し、各アクセスソース１より出力されたアクセス要求を第２のクロックにて入力するとともに、入力したアクセス要求の中から特定のアクセス要求を優先順位に基づき選択し、選択したアクセス要求を共有メモリ２に出力する。
【００２２】
図５及び図６のタイミング図を用いてこの様子を説明する。
図５の例ではアクセスソース１−１と１−２共にクロックが有りの状態である。従ってクロック断検出部５は共にクロック有りという事でクロック有無信号ＣＬＫ１ＯＮとＣＬＫ２ＯＮを有りの状態にてクロック選択回路Ａ４へ出力している。
クロック選択回路Ａ４は、この信号を受けて最も高速のアクセスソース１−１側クロックを選択して第２のクロック（ＣＬＫＸ）として、共有メモリアクセス時にメモリ制御回路３へ供給することとなる。クロック選択後の共有メモリアクセス動作は実施の形態１の図２の場合と同様である。
図６の例では、アクセスソース１−１のクロック（ＣＬＫ１）が無くなってアクセスソース１−２のみのクロックがある場合の図である。この場合クロック断検出部５はアクセスソース１−１側クロック有無信号出力であるＣＬＫ１ＯＮをクロック無し状態として出力する。クロック選択回路Ａ４は当信号を受ける事により低速側のアクセスソース１−２のクロックを選択して第２のクロック（ＣＬＫＸ）として、共有メモリアクセス時にメモリ制御回路３へ供給することとなる。クロック選択後の共有メモリアクセス動作は実施の形態１の図３の場合と同様である。
【００２３】
以上のように、クロック選択回路はクロックが発生している複数のアクセスソースの中で最も高速のクロックを選択して、共有メモリアクセス時にメモリ制御回路へ供給するようにしているので、低速アクセスソースが選択されている場合でも高速側アクセスソースがアクセス要求を出して長時間待たされるといった事がなくなり、また高速側アクセスソースが一時的に電源断等になっている場合は、クロック断検出部にて自動的にクロック有無を検出して、低速アクセスソースクロックを使用してメモリ制御が可能となり、上記発明の実施の形態１と同様の効果を奏する。
【００２４】
携帯電話等の携帯端末に使用されるＬＳＩはＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）であり１チップ内に複数のＣＰＵ等が存在し、それぞれの間での通信には共有メモリを使用した通信が必須である。この共有メモリアクセスには、それぞれ異なる周波数で動作しているＣＰＵのアクセス要求に基づきそれぞれのＣＰＵの性能を落とさない形での応答が必須である。また、ＳＯＣ内の共有メモリをアクセスする各高速ＣＰＵは機能単位で動作しており、ある時点ではその機能が動作してない場合はそのＣＰＵ部分の電源が断される使い方も現在では一般的である。このような場合の共有メモリ制御では低速側ＣＰＵのみのクロックで動作させるような仕組みが必須となる。
本実施の形態に示したメモリアクセス制御システムによれば、このようなＳＯＣにあっても、低速のＣＰＵの共有メモリアクセス時に高速のＣＰＵのクロックを用いることができ、高速のＣＰＵの性能を落とさない形での応答が可能である。また高速のＣＰＵが一時的に電源断等になっている場合は、クロック断検出部にて自動的にクロック有無を検出して、低速のＣＰＵのクロックを用いたメモリ制御が可能となり、低消費電力化を図ることができる。
【００２５】
以上の実施の形態１及び２では、本発明に係るメモリアクセス制御システムの具体例について説明してきたが、実施の形態１及び２に示した動作手順により本発明に係るメモリアクセス制御方法も実現可能である。
【００２６】
ここで、実施の形態１及び２に示したメモリアクセス制御システムの特徴を以下にて再言する。
実施の形態１に示したメモリアクセス制御システムは、各アクセスソース側に共有メモリ使用宣言信号を生成させるとともに、その信号に基づき最も高速のアクセスソース側動作クロックを第２のクロックとして選択するようにしたクロック選択回路を備えるものである。
すなわち、実施の形態１に示したメモリアクセス制御システムは、
それぞれ個別の第１のクロックで動作する複数のアクセスソースと、前記の複数のアクセスソースからアクセスされる共有メモリと、第２のクロックで動作し、前記の各アクセスソースからのアクセス要求信号を受けて要求を出したアクセスソースの１つを選択し、該アクセス要求を前記共有メモリに与えるメモリ制御回路とを備え、
前記各アクセスソースから共有メモリ使用宣言信号を生成させ、この共有メモリ使用宣言信号に基づいて、使用しているクロックの最も高いアクセスソースのクロックを前記第２のクロックに使用するようにしたことを特徴とする。
【００２７】
実施の形態２に示したメモリアクセス制御システムは、各アクセスソースからのクロックの有無を自動的に検出するクロック断検出部と、このクロック断検出部からの各アクセスソース側クロック有無信号を受けて、その時点で最も高速のアクセスソース側動作クロックを第２のクロックとして選択するようにしたクロック選択回路とを備えるものである。
すなわち、実施の形態２に示したメモリアクセス制御システムは、
それぞれ個別の第１のクロックで動作する複数のアクセスソースと、前記の複数のアクセスソースからアクセスされる共有メモリと、第２のクロックで動作し、前記の各アクセスソースからのアクセス要求信号を受けて要求を出したアクセスソースの１つを選択し、該アクセス要求を前記共有メモリに与えるメモリ制御回路とを備え、
前記各アクセスソースからのクロックの有無を自動的に検出するようにし、クロック有りのものの中で、その時点で最も高いクロックで動作している前記アクセスソースのクロックを前記第２のクロックに使用するようにしたことを特徴とする。
【００２８】
【発明の効果】
本発明によれば、低速のアクセスソースが共有メモリ装置にアクセスする場合にも高速の動作クロックを用いることができるので、共有メモリ装置へのメモリアクセスの高速化を図ることができる。また、高速のアクセスソースが共有メモリ装置を一時的に使用しない場合は、低速アクセスソースの動作クロックを用いることができ、これにより低消費電力化が図れる。
【００２９】
本発明によれば、低速のアクセスソースが共有メモリ装置にアクセスする場合にも高速の動作クロックを用いることができるので、共有メモリ装置へのメモリアクセスの高速化を図ることができる。また、高速のアクセスソースが一時的に電源断等になっている場合は、低速アクセスソースの動作クロックを用いることができ、これにより低消費電力化が図れる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるメモリアクセス制御システムの構成例を示す構成図である。
【図２】  この発明の実施の形態１によるメモリアクセス制御システムの動作を示すタイミング図である。
【図３】  この発明の実施の形態１によるメモリアクセス制御システムの動作を示すタイミング図である。
【図４】  この発明の実施の形態２によるメモリアクセス制御システムの構成例を示す構成図である。
【図５】  この発明の実施の形態２によるメモリアクセス制御システムの動作を示すタイミング図である。
【図６】  この発明の実施の形態２によるメモリアクセス制御システムの動作を示すタイミング図である。
【図７】  従来の技術を示す構成図である。
【図８】  従来の技術の動作を示すタイミング図である。
【符号の説明】
１  アクセスソース、２  共有メモリ、３  メモリ制御回路、４  クロック選択回路Ａ、５  クロック断検出部、６  クロック選択回路Ｂ。
【図１】
0003980401.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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