(57)【特許請求の範囲】
【請求項１】
電荷ポンプ回路において、
第１バイアス電圧に応答して第１ノードに電流を供給する第１電流源と、
上記第１ノードと上記電荷ポンプ回路の出力端との間に接続され、第２バイアス電圧に応答して上記電荷ポンプ回路の出力端に電流を供給する第２電流源と、
第１電源と上記第１電流源との間に接続され、第１制御信号の反転信号のローレベルに応答してスイッチングされる第１スイッチング素子と、
上記第１制御信号の反転信号のハイレベルに応答して上記第１電流源と上記第１スイッチング素子との接続ノードの電圧をプルダウンする第１プルダウン素子と、
上記第１制御信号の反転信号のハイレベルに応答して上記第１ノードの電圧をプルダウンする第２プルダウン素子と、
上記第１バイアス電圧及び第２バイアス電圧を発生する第１バイアス回路とを具備することを特徴とする電荷ポンプ回路。
【請求項２】
上記電荷ポンプ回路は、
第３バイアス電圧に応答して第２ノードから電流を吸引する第３電流源と、
上記第２ノードと上記電荷ポンプ回路の出力端との間に接続され、第４バイアス電圧に応答して上記電荷ポンプ回路の出力端から電流を吸引する第４電流源と、
上記第３電流源と第２電源との間に接続され、第２制御信号のハイレベルに応答してスイッチングされる第２スイッチング素子と、
上記第２制御信号のローレベルに応答して上記第３電流源と上記第２スイッチング素子との接続ノードの電圧をプルアップする第１プルアップ素子と、
上記第２制御信号のローレベルに応答して上記第２ノードの電圧をプルアップする第２プルアップ素子とをさらに具備することを特徴とする請求項１に記載の電荷ポンプ回路。
【請求項３】
上記電荷ポンプは、
上記第３バイアス電圧及び第４バイアス電圧を発生する第２バイアス回路をさらに具備することを特徴とする請求項２に記載の電荷ポンプ回路。
【請求項４】
ループフィルタと、
上記ループフィルタの出力信号に応答して内部信号を出力する電圧制御発振器と、
基準信号及び上記内部信号の位相差を検出して第１制御信号または第２制御信号を出力する位相検出器と、
上記位相検出器と上記ループフィルタとの間に接続され、上記第１制御信号または第２制御信号に応答して上記ループフィルタの出力電圧を調節する電荷ポンプ回路を具備する位相同期ループにおいて、
上記電荷ポンプ回路は、
第１バイアス電圧に応答して第１ノードに電流を供給する第１電流源と、
上記第１ノードと上記電荷ポンプ回路の出力端との間に接続され、第２バイアス電圧に応答して上記電荷ポンプ回路の出力端に電流を供給する第２電流源と、
第１電源と上記第１電流源との間に接続され、第１制御信号の反転信号のローレベルに応答してスイッチングされる第１スイッチング素子と、
上記第１制御信号の反転信号のハイレベルに応答して上記第１電流源と上記第１スイッチング素子との接続ノードの電圧をプルダウンする第１プルダウン素子と、
上記第１制御信号の反転信号のハイレベルに応答して上記第１ノードの電圧をプルダウンする第２プルダウン素子と、
上記第１バイアス電圧及び第２バイアス電圧を発生する第１バイアス回路とを具備することを特徴とする位相同期ループ。
【請求項５】
上記電荷ポンプ回路は、
第３バイアス電圧に応答して第２ノードから電流を吸引する第３電流源と、
上記第２ノードと上記電荷ポンプ回路の出力端との間に接続され、第４バイアス電圧に応答して上記電荷ポンプ回路の出力端から電流を吸引する第４電流源と、
上記第３電流源と第２電源との間に接続され、第２制御信号のハイレベルに応答してスイッチングされる第２スイッチング素子と、
上記第２制御信号のローレベルに応答して上記第３電流源と上記第２スイッチング素子との接続ノードの電圧をプルアップする第１プルアップ素子と、
上記第２制御信号のローレベルに応答して上記第２ノードの電圧をプルアップする第２プルアップ素子とをさらに具備することを特徴とする請求項４に記載の位相同期ループ。
【請求項６】
上記電荷ポンプは、
上記第３バイアス電圧及び第４バイアス電圧を発生する第２バイアス回路をさらに具備することを特徴とする請求項５に記載の位相同期ループ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体回路に係り、特に、スイッチング特性を改善して漏れ電流を減少させる電荷ポンプ回路、及びこれを具備する位相同期ループに関する。
【０００２】
【従来の技術】
位相同期ループ(phase-locked-loop：以下'PLL'という)は、電圧制御発振器(VCO: voltage controlled oscillator)の出力信号の周波数を入力信号の周波数に同期させる回路構造であって、信号の同期化や周波数合成に応用される。
一般に、PLLは、位相検出器、電荷ポンプ回路、ループフィルタ、及びVCOを直列に備える。位相検出器は、入力信号と電圧制御発振器の出力信号との位相差をモニタリングして、アップ制御信号又はダウン制御信号のいずれか一つをループフィルタに出力する。
大容量のキャパシタを備えるループフィルタは、アップ制御信号に応答してループフィルタのキャパシタに電荷を充電させて、ループフィルタの出力電圧を立ち上げる。そして電圧制御発振器は、ループフィルタの出力電圧に応答して出力周波数を増加させる。
また、ループフィルタは、ダウン制御信号に応答して上記キャパシタの電荷を放電させて、ループフィルタの出力電圧を立ち下げる。そして電圧制御発振器は、ループフィルタの出力電圧に応答して出力周波数を減少させる。
すなわち、電荷ポンプ回路は、アップ制御信号が活性化(例えば論理'ハイ')した時に、充電電流をループフィルタの上記キャパシタに供給し、ダウン制御信号が活性化した時に、上記充電電流と同じ大きさの放電電流をループフィルタの上記キャパシタから引出す。結局、電荷ポンプ回路は、ループフィルタの出力電圧を調節する回路となる。
【０００３】
PLLは、微細な位相誤差を検出できないようなデッドゾーンをなくすために、ロック状態でも短時間にアップ及びダウン制御信号が同時に活性化する。この時に、ループフィルタに/から流れる充放電電流が完全に同一になって初めて、ループフィルタの出力電圧が一定に維持されて、電圧制御発振器の出力周波数が安定化する。
しかし、充放電電流に誤差が存在すれば、電圧制御発振器の出力信号のスペクトルにスプリアスが発生する。充放電電流が完全に同一であるためには、定常状態だけではなくアップ及びダウン制御信号に応答するスイッチング特性も同一でなければならない。
また、アップ及びダウン制御信号が非活性化する時に、電荷ポンプ回路の出力インピーダンスが無限大になって、その時にループフィルタに/から流れる漏れ電流が非常に小さくなって初めて、ループフィルタの出力電圧を一定に維持できる。
【０００４】
図１は、従来のドレイン-スイッチ方式の電荷ポンプ回路１０を示す回路図である。
図１を参照すれば、ドレイン-スイッチ方式の電荷ポンプ回路１０は、第１基準電流源１１、PMOSトランジスタP１、P２及び第１キャパシタC１から構成される第１カレントミラー(current mirror)回路１５、アップ制御信号UPに応答する第１スイッチングトランジスタP３、第２基準電流源１３、NMOSトランジスタN１、N２及び第２キャパシタC２から構成される第２カレントミラー回路１７、及びダウン制御信号DNに応答する第２スイッチングトランジスタN３を備える。
P１及びP２の外形比W/Lが同一であると仮定し、P３がターンオンされれば、P３のドレインには第１基準電流IUP.REF、すなわち、充電電流が流れ、同じくN１及びN２の外形比W/Lが同一であると仮定し、N３がターンオンされれば、N３のドレインには第２基準電流IDN.REF、すなわち、放電電流が接地電源Vss側に流れる。ここで、外形比W/Lとは、MOSトランジスタのチャネル幅Wとチャンル長Lとの比をいう。
【０００５】
電荷ポンプ回路１０のP３及びN３がオン、オフになる瞬間に、直列連結されたトランジスタP２、N２と第１及び第２スイッチングトランジスタP３、N３とのドレインソース電圧差によって大きなピーク電流（貫通電流）が発生し、したがってスイッチング瞬間での充電電流IUP.REFと放電電流IDN.REFとのマッチング特性が非常に悪い。
【０００６】
図２は、従来のゲート-スイッチ方式の電荷ポンプ回路２０を示す回路図である。
図２を参照すれば、ゲート-スイッチ方式の電荷ポンプ回路２０は、第１基準電流源２１、第１キャパシタC３及びPMOSトランジスタP２１、P２２、P２３、P２４から構成される充電部２５、第２基準電流源２３、第２キャパシタC４及びNMOSトランジスタN２１、N２２、N２３、N２４から構成される放電部２７を備える。
【０００７】
充電部２５は、充電トランジスタP２２、充電トランジスタP２２をスイッチングするための第１スイッチングトランジスタP２３、PMOSトランジスタP２１のスイッチング負荷を減少させ、第１スイッチングトランジスタP２３と相補的にスイッチングする第２スイッチングトランジスタP２４を備える。したがって、第２スイッチングトランジスタP２４によってスイッチングする時の第２スイッチングトランジスタP２４のソースの電圧は変わらない。
放電部２７は、放電トランジスタN２２、放電トランジスタN２２をスイッチングするための第３スイッチングトランジスタN２３、NMOSトランジスタN２１のスイッチング負荷を減少させ、第３スイッチングトランジスタN２３と相補的にスイッチングする第４スイッチングトランジスタN２４を備える。したがって、第４スイッチングトランジスタN２４によってスイッチングする時の第４スイッチングトランジスタN２４のドレイン電圧は変わらない。
【０００８】
しかし、従来のゲート-スイッチ方式の電荷ポンプ回路２０は、アップ制御信号UP、アップ制御信号の反転信号/UP、ダウン制御信号DN及びダウン制御信号の反転信号/DNを発生させ、これに応答する各々のスイッチングトランジスタP２３、P２４、N２３、N２４をゲート-スイッチ方式の電荷ポンプ回路２０として実現せねばならない問題点がある。
また、スイッチングトランジスタP２３、P２４は、スイッチング瞬間と同時に共にオンされる瞬間が存在して、キャパシタC３に貯蔵された電荷が電源電圧Vddに放電され、トランジスタN２３、N２４もスイッチング瞬間と同時に共にオンされる瞬間が存在してキャパシタC４に貯蔵された電荷が接地電圧Vssに放電される。
したがって、P２４のソース電圧及びN２４のドレイン電圧がスイッチング前後に一定に維持されないために、第１基準電流IUP.REFと第２基準電流IDN.REFとが充電電流と放電電流とに各々正確にミラーされない。したがって充電電流と放電電流とのマッチング特性が非常に悪い。
【０００９】
図３は、従来のソース-スイッチ方式の電荷ポンプ回路３０を示す回路図である。
図３を参照すれば、ソース-スイッチ方式の電荷ポンプ回路３０は、第１基準電流源３１、PMOSトランジスタP３１、P３２から構成される第１カレントミラー回路、第１スイッチングトランジスタP３３、第１スイッチングトランジスタP３３で発生する電圧降下をマッチングさせるための第１マッチングトランジスタP３４、第２基準電流源３３、NMOSトランジスタN３１、N３２から構成される第２カレントミラー回路、第２スイッチングトランジスタN３３、及び第２スイッチングトランジスタN３３で発生する電圧降下をマッチングさせるための第２マッチングトランジスタN３４を備える。
【００１０】
アップ制御信号UPが活性化して第１スイッチングトランジスタP３３がオンされる場合には、ノードaは速く電源電圧Vddに充電される。しかし、第１スイッチングトランジスタP３３がオフされる場合には、ノードaが充電される経路が遮断される。また、ダウン制御信号DNが活性化されて第２スイッチングトランジスタN３３がオンされる場合には、ノードbは速く接地電圧Vssに放電される。しかし、第２スイッチングトランジスタP３３がオフされる場合には、ノードbが放電される経路が遮断される。
したがって、スイッチング特性が非常に遅くなるので充電電流IUP.REFと放電電流IDN.REFとのマッチング特性も劣化する問題点がある。
【００１１】
【発明が解決しようとする課題】
上述したように、図１ないし図３の従来のドレインースイッチ方式、ゲートースイッチ方式、又はソースースイッチ方式の電荷ポンプ１０、２０、３０では、充電電流及び放電電流のスイッチング特性及びマッチング特性が悪いという問題点を有する。
また、図１ないし図３の従来の電荷ポンプ回路１０、２０、３０は、オフ状態の場合に、出力トランジスタP２、N２、P２２、N２２、P３２、N３２のゲート-ソース電圧は０Vとなる。この場合に、電荷ポンプ回路１０、２０、３０は、少なくともスレッショルド電圧を有し、サブシュレッショルド電流が流れる。したがって、アップ制御信号及びダウン制御信号がすべて非活性化(例えば論理'ロー')した時でも、相当な漏れ電流が発生する。
特に、電荷ポンプの動作温度が上昇するにつれて漏れ電流は指数的に増加するので、PLLの動作に悪影響を及ぼすという問題点を有する。
【００１２】
したがって、本発明は上述の問題点に鑑みなされたもので、充電電流及び放電電流のマッチング及びスイッチング特性を改善すると同時に、漏れ電流を減少させる電荷ポンプ回路及びこれを備える位相同期ループを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するための本発明に係る電荷ポンプ回路は、第１電流源、第１スイッチング素子、及びプルダウン素子を具備する。上記第１電流源は、第１バイアス電圧に応答して上記電荷ポンプ回路の出力端に電流を供給し、上記第１スイッチング素子は、第１電源と上記第１電流源との間に接続され、第１制御信号に応答してスイッチングされ、上記プルダウン素子は、上記第１制御信号に応答して上記第１電流源と上記第１スイッチング素子との接続ノードの電圧をプルダウンする。
【００１４】
上記電荷ポンプ回路は、第２電流源、第２スイッチング素子、及びプルアップ素子をさらに具備する。第２電流源は、第２バイアス電圧に応答して上記電荷ポンプ回路の出力端から電流を吸引し、上記第２スイッチング素子は、第２電源と上記第２電流源との間に接続され、第２制御信号に応答してスイッチングされ、上記プルアップ素子は、上記第２制御信号に応答して上記第２電流源と上記第２スイッチング素子との接続ノードの電圧をプルアップする。
【００１５】
上記電荷ポンプは、上記第１バイアス電圧を発生する第１バイアス回路及び上記第２バイアス電圧を発生する第２バイアス回路をさらに具備する。
【００１６】
上記課題を解決するための本発明の他の電荷ポンプ回路は、第１電流源、第２電流源、第１スイッチング素子、第１プルダウン素子、及び第２プルダウン素子を具備する。
前記第１電流源は、第１バイアス電圧に応答して第１ノードに電流を供給し、上記第２電流源は、上記第１ノードと上記電荷ポンプ回路の出力端との間に接続され、第２バイアス電圧に応答して上記電荷ポンプ回路の出力端に電流を供給する。
上記第１スイッチング素子は、第１電源と上記第１電流源との間に接続され、第１制御信号に応答してスイッチングされ、上記第１プルダウン素子は、上記第１制御信号に応答して上記第１電流源と上記第１スイッチング素子との接続ノードの電圧をプルダウンし、上記第２プルダウン素子は、上記第１制御信号に応答して上記第１ノードの電圧をプルダウンする。
【００１７】
上記電荷ポンプ回路は、第３電流源、第４電流源、第２スイッチング素子、第１プルアップ素子、及び第２プルアップ素子をさらに具備する。
上記第３電流源は、第３バイアス電圧に応答して第２ノードから電流を吸引し、上記第４電流源は、上記第３電流源と上記電荷ポンプ回路の出力端との間に接続され、第４バイアス電圧に応答して上記電荷ポンプ回路の出力端から電流を吸引する。
上記第２スイッチング素子は、上記第３電流源と第２電源との間に接続され、第２制御信号に応答してスイッチングされ、上記第１プルアップ素子は、上記第２制御信号に応答して上記第３電流源と上記第２スイッチング素子との接続ノードの電圧をプルアップし、上記第２プルアップ素子は、上記第２制御信号に応答して上記第２ノードの電圧をプルアップする。
【００１８】
上記課題を解決するための位相同期ループは、ループフィルタ、電圧制御発振器、位相検出器、及び電荷ポンプ回路を具備する。
上記電圧制御発振器は、上記ループフィルタの出力信号に応答して内部信号を出力する。
上記位相検出器は、基準信号及び上記内部信号の位相差を検出して第１制御信号または第２制御信号を出力する。
電荷ポンプ回路は、上記位相検出器と上記ループフィルタとの間に接続され、上記第１制御信号または第２制御信号に応答して上記ループフィルタの出力電圧を調節する。
上記位相同期ループに使われる電荷ポンプ回路は、本発明に係る電荷ポンプ回路である。
【００１９】
【発明の実施の形態】
本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照する。
以下、添付した図面を参照して、本発明の望ましい実施例を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。
【００２０】
図４は、本発明の実施例に係るソース-スイッチ方式の電荷ポンプ４４を備える位相同期ループ４０を示すブロック図である。
PLL４０は、集積回路ICとして実現され、位相検出器４２、電荷ポンプ４４、ループフィルタ４６、電圧制御発振器４８、及び分周器(N-divider)５０を備える。
位相検出器４２は、基準信号REFと分周器５０の出力信号との位相差をモニタリングして、アップ制御信号UPまたはダウン制御信号DNを電荷ポンプ４４に出力する。分周器５０は、電圧制御発振器４８の出力信号OUTをN(Nは自然数)分周する。
【００２１】
電荷ポンプ４４は、アップ制御信号UPに応答して充電電流を出力端４５を通じてループフィルタ４６に出力する。ループフィルタ４６は、充電電流によってキャパシタ(図示せず)の電荷を増加させ、直流出力電圧を立ち上げる。したがって、電圧制御発振器４８は、ループフィルタ４６の直流出力電圧に応答して出力信号OUTの周波数を増加させる。
また電荷ポンプ４４は、ダウン制御信号DNに応答してループフィルタ４６のキャパシタに充電されていた電荷を放電させて、ループフィルタ４６の直流出力電圧を立ち下げる。したがって、電圧制御発振器４８は、ループフィルタ４６の直流出力電圧に応答して出力信号OUTの周波数を減少させる。
基準信号REFの周波数と分周器５０の出力信号の周波数とが一致する場合に、PLL４０はロックされるので、この時のループフィルタ４６の直流出力電圧は実質的に定数となる。
図４のPLL４０において、分周器５０を備えず、電圧制御発振器４８の出力信号OUTを直接位相検出器４２の一つの入力として使用できることは、当業界で知られている。
【００２２】
図５は、本発明の一実施例に係るソース-スイッチ方式の電荷ポンプ回路４４を示す回路図である。
図５を参照すれば、ソース-スイッチ方式の電荷ポンプ回路４４は、第１バイアス回路５５、第１電流源P４２、第１スイッチングトランジスタP４３、及びプルダウントランジスタN４５を備える。
ソース-スイッチ方式の電荷ポンプ回路４４は、第２バイアス回路５７、第２電流源N４２、第２スイッチングトランジスタN４３、及びプルアップトランジスタP４５をさらに備える。
【００２３】
第１バイアス回路５５は、電源電圧Vddにソースが接続され、接地電源Vssにゲートが接続される第１マッチングトランジスタP４４、第１マッチングトランジスタP４４のドレインにソースが接続され、ノード(Noda')にゲート及びドレインが接続されるPMOSトランジスタP４１、PMOSトランジスタP４１のドレインと接地電圧Vssとの間に接続される第１基準電流源４１、及びノードNoda'と電源電圧Vddとの間に接続される第１キャパシタC４１を備える。
第１マッチングトランジスタP４４は、PMOSトランジスタであって、アップ制御信号UPが活性化(例えば論理ハイ)して、PMOSトランジスタの第１スイッチングトランジスタP４３がターンオンされる場合に、第１スイッチングトランジスタP４３による電圧降下、すなわち、電源電圧VddとノードNodaとの間の電圧降下とマッチさせるためのものである。したがって、第１マッチングトランジスタP４４は、第１スイッチングトランジスタP４３と同じインピーダンスを有する他の素子に取り替えることができる。
第１マッチングトランジスタP４４及び第１スイッチングトランジスタP４３のチャネル長さ及びチャネル幅は同じであることが望ましい。そして第１マッチングトランジスタP４４のゲートが接地電圧 Vssに接続していて、第１マッチングトランジスタP４４は常にターンオンされている。
【００２４】
第１キャパシタC４１は、ノードNoda'のバイアス電圧の急激な変化を防止して第１電流源P４２のドレインに流れる電流を安定させるためのものである。
第１電流源P４２は、PMOSトランジスタであり、そのゲートはノードnoda'に接続され、そのドレインは電荷ポンプ回路４４の出力端４５に接続され、そのソースはノードNodaに接続される。
第１スイッチングトランジスタP４３は、PMOSトランジスタであり、そのソースは電源電圧Vddに接続され、そのゲートに第１制御信号UPの反転信号/UPが入力され、そのドレインはノードNodaに接続される。
【００２５】
プルダウントランジスタN４５は、NMOSトランジスタであり、そのゲートに第１制御信号UPの反転信号/UPが入力され、そのドレインはノードNodaに接続され、そのソースは接地電圧Vssに接続される。
プルダウントランジスタN４５は、第１制御信号UPが非活性化(例えば論理'ロー')する場合にターンオンされて、ノードNodaの電圧を接地電圧Vss(例えば０ボルト)にプルダウンさせる役割をする。
プルダウントランジスタN４５は、第１スイッチングトランジスタP４３の１/１０程度の駆動能力を有しても正常に動作するために、第１スイッチングトランジスタP４３の入力負荷を大きく増加させない。また、プルダウントランジスタの駆動能力は適当に変えて設定できる。
【００２６】
第１バイアス回路５５のPMOSトランジスタP４１と第１電流源P４２とは、カレントミラー回路を構成し、高出力インピーダンスを有するようにチャネル長を長くする。第１スイッチングトランジスタP４３と第１マッチングトランジスタP４４とは、入力側の負荷を減らすためにチャネル長を短くする。
第１スイッチングトランジスタP４３がターンオンされ、PMOSトランジスタP４１と第１電流源P４２とが同じ特性を有する場合に、第１基準電流源４１によって発生した第１基準電流IUP.REFは、第１電流源P４２のドレインにミラーされて、出力端４５を通じてループフィルタ４６に出力、すなわち、供給される。
【００２７】
第２バイアス回路５７は、電源電圧VddとノードNodb'との間に接続される第２基準電流源４３、ノードNodb'にゲート及びドレインが接続されるNMOSトランジスタN４１、第２トランジスタN４１のソースにドレインが接続され、ゲートに電源電圧Vddが供給され、ソースに接地電圧Vssが供給される第２マッチングトランジスタN４４、及びノードNodb'と接地電圧Vssとの間に接続される第２キャパシタC４３を備える。
【００２８】
第２マッチングトランジスタN４４は、NMOSトランジスタであって、ダウン制御信号DNが活性化(例えば論理ハイ)してNMOSトランジスタの第２スイッチングトランジスタN４３がターンオンされる場合に、第２スイッチングトランジスタN４３での電圧降下、すなわち、ノードNodbと接地電圧Vssとの間の電圧降下とマッチさせるためのものである。
第２マッチングトランジスタN４４及び第２スイッチングトランジスタN４３のチャネル長さ及びチャネル幅は、同一であることが望ましい。第２マッチングトランジスタN４４のゲートが電源電圧Vddに接続されていて、第２マッチングトランジスタN４４は常にターンオンされている。
【００２９】
第２キャパシタC４３は、ノードNodb'のバイアス電圧の急激な変化を防止して放電トランジスタN４２のドレインに流れる電流を安定させるためのものである。
第２電流源N４２は、NMOSトランジスタであり、そのゲートはノードNodb'に接続され、そのドレインは電荷ポンプの出力端４５に接続され、そのソースはノードNodbに接続される。
第２スイッチングトランジスタN４３は、NMOSトランジスタであり、そのゲートにダウン制御信号DNが入力され、そのソースは接地電圧Vssに接続され、そのドレインはノードNodbに接続される。
【００３０】
プルアップトランジスタP４５は、PMOSトランジスタであって、そのゲートにダウン制御信号DNが入力され、そのソースは電源電圧Vddに接続され、そのドレインはノードNodbに接続される。
プルアップトランジスタP４５は、第２制御信号が非活性化(例えば論理'ロー')する場合に、ノードNodbの電圧を電源電圧Vddレベルにプールアップさせる。プルアップトランジスタP４５は、第２スイッチングトランジスタN４３の１/１０程度の駆動能力を有しても正常な動作を行うために、第２スイッチングトランジスタN４３の入力負荷を大きく増加させない。また、プルアップトランジスタP４５の駆動能力は適当に変えて設定できる。
【００３１】
NMOSトランジスタN４１及び第２電流源N４２は、カレントミラー回路を構成し、高出力インピーダンスを有するようにチャネル長を長くする。また、第２スイッチングトランジスタN４３及び第２マッチングトランジスタN４４は、入力側の負荷を減らすために、チャネル長を短く設計することが望ましい。
第２スイッチングトランジスタN４３がターンオンされ、NMOSトランジスタN４１と第２電流源P４２とが同じ特性を有する場合に、第２基準電流源４３によって発生した第２基準電流IDN.REFはNMOSトランジスタN４２のドレインにミラーされるので、ループフィルタ４６のキャパシタの充電電流は、出力端４５を通じて接地電圧Vssに放電、すなわち、吸引される。
【００３２】
次に、図５を参照して、本発明に係るソース-スイッチ電荷ポンプの動作を詳細に説明する。
第１制御信号UPが活性化すれば(この時、/UPは論理'ロー'となる)、第１スイッチングトランジスタP４３がターンオンされる。したがって、ノードNodaの電圧は、第１スイッチングトランジスタP４３によって発生した電圧降下の分だけ速く電源電圧Vddによって充電され、各々のトランジスタP４１、P４２、P４３、P４４は正常なカレントミラー回路を構成する。
したがって、第１電流源P４２のドレインには、第１基準電流IUP.REFがミラーされた充電電流がループフィルタ４６に流れる。
反対に、第１制御信号が非活性化(この時、/UPは論理'ハイ'となる)すれば、第１スイッチングトランジスタP４３はターンオフされ、プルダウントランジスタN４５がターンオンされて、ノードNodaの電圧を速く接地電圧に放電させる。したがって、第１電流源P４２のゲート-ソース電圧は、ノードNoda'の電圧と同一であるので、第１電流源P４２がターンオフされて、充電電流がさらに強く遮断される。
従来の電荷ポンプ回路１０、２０、３０のスイッチングトランジスタP３、P２３、P３３がターンオフされる場合に、各トランジスタP２、P２２、P３２のゲート-ソース電圧は０ボルトである。しかし本発明に係る第１電流源P４２のゲート-ソース電圧は正の値を有するので、第１電流源P４２が速くターンオフされて漏れ充電電流がだいぶ減少する。
【００３３】
また、第２制御信号DNが活性化する場合に、第２スイッチングトランジスタN４３がターンオンされて、ノードNodbの電圧は速く接地電圧vssに近い電圧に放電される。したがって、各NMOSトランジスタN４１、N４２、N４３、N４４は正常なカレントミラー回路を構成する。
したがって、第２電流源N４２のドレインには、第２基準電流IDN.REFがミラーされた放電電流がループフィルタから接地電圧Vssに流れる。
反対に、第２制御信号DNが非活性化すれば、第２スイッチングトランジスタN４３がターンオフされ、プルアップトランジスタP４５がターンオンされて、ノードNodbの電圧を速く電源電圧Vddに充電させる。したがって、第２電流源N４２のゲート-ソース電圧は、ノードNodb'の電圧と電源電圧Vddとの差に該当する電圧になるので、第２電流源N４２がターンオフされて放電電流が速く遮断される。
従来の電荷ポンプ回路１０、２０、３０のスイッチングトランジスタN３、N２３、N３３がターンオフされる場合に、各トランジスタN２、N２２、N３２のゲート-ソース電圧は０ボルトである。しかし、本発明に係る第２電流源N４２のゲート-ソース電圧は負の値、すなわち、―(電源電圧Vdd―ノードnodb'の電圧)を有するので、漏れ放電電流がだいぶ減少する。
【００３４】
図６は、本発明の他の実施例に係るカスコード電流源方式の電荷ポンプ回路を示す図面である。カスコード電流源方式の電荷ポンプ回路は、出力インピーダンスを高めるために使われる。
図６を参照すれば、カスコード電流源方式の電荷ポンプ回路は、第１バイアス回路７０、第１電流源P５２、第２電流源P５８、第１スイッチングトランジスタP５３、第１プルダウントランジスタN５５、及び第２プルダウントランジスタN５６を備える。
カスコード電流源方式の電荷ポンプ回路は、第２バイアス回路８０、第３電流源N５２、第４電流源N５８、第２スイッチングトランジスタN５３、第１プルアップトランジスタP５５、及び第２プルアップトランジスタP５６をさらに備える。
【００３５】
第１バイアス回路７０は、第１基準電流源５１、第１マッチングトランジスタP５４、第１PMOSトランジスタP５１、第２PMOSトランジスタP５７、及びキャパシタC５１、C５３を具備する。第１バイアス回路７０は、第１電流源P５２のゲートに第１バイアス電圧を、第２電流源P５８のゲートに第２バイアス電圧を供給する。
第１基準電流源５１はノードNodc'と第２電源Vssとの間に接続され、第２PMOSトランジスタP５７のゲート及びドレインはノードNodc'に接続され、そのソースはノードNoda'に接続される。
第１PMOSトランジスタP５１のドレイン及びゲートはノードNoda'に接続される。第１マッチングトランジスタP５４のソースは電源電圧Vddに接続され、そのゲートは接地電圧Vssに接続され、そのドレインは第１PMOSトランジスタP５１のソースに接続される。
【００３６】
第１マッチングトランジスタP５４は、第１スイッチングトランジスタP５３のインピーダンスとマッチングさせるためのものであって、第１スイッチングトランジスタP５３と同じ特性を有することが望ましい。第１マッチングトランジスタP５４の代りに第１スイッチングトランジスタP５３のインピーダンスと同じインピーダンスを有する素子を使用することもできる。
第１キャパシタC５１は、電源電圧VddとノードNoda'との間に接続されて、ノードNoda'の急激な電圧変動を防止して、第１ノードNodcに流れる電流を安定化させる。第２キャパシタC５３は、電源電圧VddとノードNodc'との間に接続されて、ノードNodc'の急激な電圧変動を防止して、第２電流源P５８のドレインを通じて出力端４５に流れる電流、すなわち、充電電流を安定化させる。
【００３７】
第２電流源P５８のゲートはノードNodc'に接続され、そのドレインは出力端４５に、そのソースは第１ノードNodcに各々接続される。第１電流源P５２のゲートはノードNoda'に接続され、そのドレインは第１ノードNodcに、そのソースはノードNodaに各々接続される。
第１スイッチングトランジスタP５３のゲートに第１制御信号UPの反転信号/UPが入力され、そのソースは電源電圧Vddに、そのドレインはノードNodaに各々接続される。したがって、第１スイッチングトランジスタP５３は、第１制御信号UPが活性化する場合にターンオンされて、電源電圧Vddから第１スイッチングトランジスタP５３による電圧降下の分だけ差し引いた電圧をノードNodaに伝送する。
【００３８】
第１プルダウントランジスタN５５は、NMOSトランジスタであって、ゲートに第１制御信号UPの反転信号/UPが入力され、そのドレインはノードNodaに、そのソースは接地電圧Vssに各々接続される。第１プルダウントランジスタN５５は、第１制御信号UPが非活性化すればターンオンされて、ノードNodaの電圧を速く０ボルトにプルダウンさせる。
また、第１プルダウントランジスタN５５は、第１スイッチングトランジスタP５３に比べて１/１０程度の駆動能力を有する場合にも正常な動作を行うために、第１スイッチングトランジスタP５３の入力負荷をあまり増加させない。第１プルダウントランジスタN５５の駆動能力は適当に変えて設定できる。
【００３９】
第２プルダウントランジスタN５６は、NMOSトランジスタであって、そのゲートに第１制御信号UPの反転信号/UPが入力され、そのドレインは第１ノードNodcに、そのソースは接地電圧Vssに各々接続される。第２プルダウントランジスタN５６は、第１制御信号UPが非活性化すればターンオンされて、第１ノードNodcの電圧を速く０ボルトにプルダウンさせる。
また、第２プルダウントランジスタN５６は、第１スイッチングトランジスタP５３に比べて１/１０程度の駆動能力を有する場合にも正常な動作をするので、第１スイッチングトランジスタP５３の入力負荷をあまり増加させない。
【００４０】
第２バイアス回路８０は、第２基準電流源５３、第２マッチングトランジスタN５４、第１NMOSトランジスタN５１、第２NMOSトランジスタN５７、及びキャパシタC５５、C５７を備える。第２バイアス回路８０は、第３電流源N５２に第３バイアス電圧を、第４電流源N５８に第４バイアス電圧を供給する。
第２基準電流源５３は、ノードNodd'と第１電源Vddとの間に接続され、第２NMOSトランジスタN５７のゲート及びドレインはノードNodd'に接続され、そのソースはノードNodb'に接続される。
第１NMOSトランジスタN５１のドレイン及びゲートはノードNodb'に接続される。
【００４１】
第２マッチングトランジスタN５４のソースは、接地電圧Vssに接続され、そのゲートは電源電圧Vddに接続され、そのドレインは第１NMOSトランジスタN５１のソースに接続される。
第２マッチングトランジスタN５４は、第２スイッチングトランジスタN５３のインピーダンスとマッチングさせるためのものであって、第２スイッチングトランジスタN５３と同じ特性を有することが望ましい。第２マッチングトランジスタN５４の代りに、第２スイッチングトランジスタN５３のインピーダンスと同じインピーダンスを有する素子を使用することもできる。
【００４２】
第３キャパシタC５５は、接地電圧VssとノードNodb'との間に接続されて、ノードNodb'の急激な電圧変動を防止して、第２ノードNoddから接地電圧Vssに流れる電流を安定させる。第４キャパシタC５７は、接地電圧VssとノードNodd'との間に接続されて、ノードNodd'の急激な電圧変動を防止して、出力端４５から第２ノードNoddに流れる電流を安定させる。
第３電流源N５２のゲートはノードNodb'に接続され、そのドレインは第２ノードNoddに、そのソースはノードNodbに各々接続される。第４電流源N５８のゲートはノードNodd'に接続され、ドレインは出力端４５に、ソースは第２ノードNoddに各々接続される。
第２スイッチングトランジスタN５３のゲートに第２制御信号DNが入力され、そのソースは接地電圧Vssに、そのドレインはノードNodbに各々接続される。
第１プルアップトランジスタP５５は、PMOSトランジスタであって、そのゲートに第２制御信号DNが入力され、そのドレインはノードNodbに、そのソースは電源電圧Vddに各々接続される。
【００４３】
第１プルアップトランジスタP５５は、第２制御信号DNが非活性化する場合にターンオンされて、ノードNodbの電圧を速く電源電圧Vddにプルアップさせる。また、第１プルアップトランジスタP５５は、第２スイッチングトランジスタN５３に比べて１/１０程度の駆動能力を有する場合にも正常な動作を行うために、第２スイッチングトランジスタN５３の入力負荷をあまり増加させない。
第２プルアップトランジスタP５６は、PMOSトランジスタであって、そのゲートに第２制御信号DNが入力され、そのドレインは第２ノードNoddに、そのソースは電源電圧Vddに各々接続される。
第２プルアップトランジスタP５６は、第２制御信号DNが非活性化する場合にターンオンされて、第２ノードNoddの電圧を速く電源電圧Vddにプルアップさせる。また、第２プルアップトランジスタP５６は、第２スイッチングトランジスタN５３に比べて１/１０程度の駆動能力を有する場合にも正常な動作を行うために、第２スイッチングトランジスタN５３の入力負荷をあまり増加させない。第１及び第２プルアップトランジスタP５５、P５６の駆動能力は適当に変えて設定できる。
【００４４】
図６を参照して、本発明の他の実施例に係るカスコード電流源方式の電荷ポンプ回路の動作を説明する。
まず、第１制御信号UPが活性化すれば/UPが非活性化するので、第１スイッチングトランジスタP５３はターンオンされる。したがって、PMOSトランジスタP５３とP５４とが同じ特性を有すれば、PMOSトランジスタP５１とP５２とは第１カレントミラー回路を構成し、また、PMOSトランジスタP５７とP５８とは第２カレントミラー回路を構成する。
PMOSトランジスタP５１、P５２、P５７、P５８が同じ特性を有すれば、第１基準電流IUP.REFは第１ノードNodcにミラーされ、また第２電流源P５８のドレインにミラーされて、出力端４５を通じてループフィルタ４６に出力される。
第１カレントミラー回路を構成するPMOSトランジスタP５１とP５２とのチャネル長さ及びチャネル幅を調節したり、第２カレントミラー回路を構成するPMOSトランジスタP５７とP５８とのチャネル長さ及びチャネル幅を調節したりすれば、第２電流源P５８のドレインに流れる電流は第１基準電流IUP.REFと異なるように調節できる。
【００４５】
また、第２制御信号DNが活性化すれば、第２スイッチングトランジスタN５３はターンオンされる。したがって、N５３とN５４が同じ特性を有すれば、NMOSトランジスタN５１とN５２とは第３カレントミラー回路を構成し、また、NMOSトランジスタN５７とN５８とは第４カレントミラー回路を構成する。
第３カレントミラー回路を構成するトランジスタN５１、N５２及び第４カレントミラー回路を構成するトランジスタN５７、N５８が同じ特性を有すれば、第２基準電流IDN.REFと同じ大きさの電流が第２ノード及び第３電流源N５２のドレインにミラーされて、出力端４５を通じて接地電圧Vssに放電される。
第３カレントミラー回路を構成するトランジスタN５１とN５２とのチャンル長さ及びチャネル幅を調節したり、第４カレントミラー回路を構成するトランジスタN５７とN５８とのチャネル長さ及びチャネル幅を調節したりすれば、第４電流源N５８のドレインに流れる電流は第２基準電流IDN.REFと異なるように調節できる。
【００４６】
第１制御信号UPが非活性化すれば、第１スイッチングトランジスタP５３がターンオフされ、第１プルダウントランジスタN５５及び第２プルダウントランジスタN５６がターンオンされて、ノードNoda及び第１ノードNodcは接地電圧Vssに速くプルダウンされる。したがって、ノードNodc'及び第１ノードNodcの正の電圧によって第２電流源P５８がターンオフされ、第２電流源P５８のドレインに流れる電流は速く遮断される。したがって、第２電流源P５８のドレインに流れる漏れ電流は速く減少する。
また、第２制御信号DNが非活性化すれば、第２スイッチングトランジスタN５３がターンオフされ、第１プルアップトランジスタP５５及び第２プルアップトランジスタP５６がターンオンされて、第２ノードNodd及びノードNodbは電源電圧Vddに速くプルアップされるので、ノードNodd'及び第２ノードNoddの負の電圧によって第４電流源N５８はターンオフされ、第４電流源N５８のドレインに流れる電流は速く遮断される。したがって、第２ノードNoddのドレインに流れる電流は速く遮断され、第４電流源N５８のドレインを通じてループフィルタ４６に流れる漏れ電流は速く減少する。
【００４７】
図７は、電荷ポンプ回路の出力電流波形を示す図面である。
図７を参照すれば、第１制御信号UP及び第２制御信号DNが同時に論理'ロー'から論理'ハイ'に、そして論理'ハイ'から論理'ロー'に変わる場合の充電電流IUP及び放電電流IDNの出力波形を示す。
各電荷ポンプ回路１０、２０、３０、４４の第１基準電流源１１、２１、３１、４１及び第２基準電流源１３、２３、３３、４３に流れる電流は０.１mAとし、各充電トランジスタP２、P２２、P３２、P４２及び各放電トランジスタN２、N２２、N３２、N４２の各々のドレインに流れる電流は１mAになるように、各々のカレントミラー回路(P１及びP２)、(N１、N２)、(P２１、P２２)、(N２１、N２２)、(P３１、P３２)、(N３１、N３２)、(P４１、P４２)、(N４１、N４２)のチャネル長さ及びチャネル幅をスケーリングした。
【００４８】
図７の(a)は、従来のドレイン-スイッチ方式の電荷ポンプ回路１０の充放電電流の特性をシミュレーションした波形図である。図７の(a)を参照すれば、ドレイン-スイッチ方式の電荷ポンプ回路１０の充電電流IUP及び放電電流IDNはスイッチング時に非常に激しいスパイクを示す。
図７の(b)は、従来のゲート-スイッチ方式の電荷ポンプ回路２０の充放電電流の特性をシミュレーションした波形図である。図７の(b)を参照すれば、ゲート-スイッチ方式の電荷ポンプ回路２０の充電電流IUP及び放電電流IDNは比較的安定したスイッチング波形を有するが、定常状態で１mAにならない。
図７の(c)は、従来のソース-スイッチ方式の電荷ポンプ回路３０の充放電電流の特性をシミュレーション一波形図である。図７の(c)を参照すれば、ソース-スイッチ方式の電荷ポンプ回路３０の第１制御信号UP及び第２制御信号DNが活性化(例えば論理'ロー'から論理'ハイ'に遷移する場合)する場合の充電電流IUP及び放電電流IDNの波形はほぼ優秀である。しかし、第１制御信号UP及び第２制御信号DNが非活性化(例えば論理'ハイ'から論理'ロー'に遷移する場合)する場合の充電電流IUP及び放電電流IDNの波形は長くなり、充電電流IUP及び放電電流IDNの非対称性も増加する。
【００４９】
図７の(d)は、本発明の一実施例に係るソース-スイッチ方式の電荷ポンプ回路４４の充放電電流の特性をシミュレーションした波形図である。図７の(d)を参照すれば、ソース-スイッチ方式の電荷ポンプ回路４４は、安定したスイッチング特性と充電電流IUP及び放電電流IDNのマッチング特性とを有する。また、漏れ電流もだいぶ減少する。
【００５０】
図８は、電荷ポンプ回路のオフ状態での温度に係る漏れ電流特性を示す図面である。
図８を参照すれば、図中の(a)は従来のドレイン-スイッチ方式の電荷ポンプ回路１０の漏れ電流特性を、図中の(b)は従来のゲート-スイッチ方式の電荷ポンプ回路２０の漏れ電流特性を、図中の(c)は従来のソース-スイッチ方式の電荷ポンプ回路３０の漏れ電流特性を、図中の(d)は本発明の一実施例に係るソース-スイッチ方式の電荷ポンプ回路４４の漏れ電流特性を各々示す。
(a)、(b)及び(c)の漏れ電流は、温度に従って指数的に増加するが、(d)の漏れ電流は、従来の(a)、(b)、(c)の漏れ電流より大きく減少する。
【００５１】
図４は、本発明の実施例に係るソース-スイッチ方式の電荷ポンプ回路４４または本発明の他の実施例に係るカスコード電流源方式の電荷ポンプ回路を備える位相同期ループを示す。位相同期ループに使われる電荷ポンプ回路は本発明の実施例に係る電荷ポンプ回路を使用するので、電荷ポンプ回路についての詳細な説明は省略する。
【００５２】
【発明の効果】
本発明の実施例に係る電荷ポンプ回路は、安定したスイッチング特性と電流マッチング特性とを有する。また、上記電荷ポンプ回路には非常に小さな漏れ電流しか流れないので、上記電荷ポンプを備える位相同期ループの特性も改善される。
【００５３】
本発明は図面に示された一実施例を参考して説明されたが、これは例示的なものに過ぎなく、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施例が可能である。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【図１】従来のドレイン-スイッチ方式の電荷ポンプを示す図面である。
【図２】従来のゲート-スイッチ方式の電荷ポンプを示す図面である。
【図３】従来のソース-スイッチ方式の電荷ポンプを示す図面である。
【図４】本発明の一実施例に係るソース-スイッチ方式の電荷ポンプを備える位相同期ループを示すブロック図である。
【図５】本発明の一実施例に係るソース-スイッチ方式の電荷ポンプを示す図面である。
【図６】本発明の他の実施例に係るカスコード電流源方式の電荷ポンプを示す図面である。
【図７】電荷ポンプの出力電流波形を示す図面である。
【図８】電荷ポンプのオフ状態での温度に係る漏れ電流特性を示す図面である。
【符号の説明】
１０  電荷ポンプ回路
１５  カレントミラー回路
１７  カレントミラー回路
２０  電荷ポンプ回路
２５  充電部
２７  放電部
３０  電荷ポンプ回路
４０  位相同期ループ
４４  電荷ポンプ
５５  バイアス回路
５７  バイアス回路
７０  バイアス回路
８０  バイアス回路
【図１】
0003952268.tif 000002
【図２】
0003952268.tif 000003
【図３】
0003952268.tif 000004
【図４】
0003952268.tif 000005
【図５】
0003952268.tif 000006
【図６】
0003952268.tif 000007
【図７】
0003952268.tif 000008
【図８】
0003952268.tif 000009