(57)【特許請求の範囲】
【請求項１】
集積回路であって、
複数の入力／出力パッドを有する半導体ダイと、
複数のバウンダリスキャンセルであって、該バウンダリスキャンセルの各々は前記複数の入力／出力パッドのうち１つに関連づけられたバウンダリスキャン機能を実装する機能を有し、前記バウンダリスキャンセルの各々はＴＤＩ入力およびＴＤＯ出力を有し、前記複数のバウンダリスキャンセルは、シフトレジスタとして構成されて、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向にデータをシフトし、前記複数のバウンダリスキャンセルのうち１つは、データを受けとる該複数のバウンダリスキャンセルのうち第１として定義される第１のバウンダリスキャンセルであり、前記複数のバウンダリスキャンセルのうち１つは、データを受けとる該複数のバウンダリスキャンセルのうち最後として定義される最後のバウンダリスキャンセルである、複数のバウンダリスキャンセルと、
前記複数のバウンダリスキャンセルに近接してループを形成するエンドレス制御コンダクタであって、該エンドレス制御コンダクタは前記複数のバウンダリスキャンセルの各々に結合されて、該複数のバウンダリスキャンセルの各々へテストクロック信号を導く、エンドレス制御コンダクタと、
前記複数のバウンダリスキャンセルに近接する半導体ダイの周囲に伸びる少なくとも１つの他の制御コンダクタであって、該少なくとも１つの他の制御コンダクタは、前記複数のバウンダリスキャンセルの各々に結合され、該少なくとも１つの他の制御コンダクタは、前記第１のバウンダリスキャンセルと前記最後のバウンダリスキャンセルとの間で不連続である、少なくとも１つの他の制御コンダクタとを備える集積回路。
【請求項２】
前記少なくとも１つの他の制御コンダクタに供給される制御信号は、シフト信号、捕捉信号、および更新信号からなるグループから選択される、請求項１に記載の集積回路。
【請求項３】
前記少なくとも１つの他の制御コンダクタに結合される前記制御信号は、該少なくとも１つの他の制御コンダクタ上にドライブされた該制御信号が、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向のデータがシフトされる方向とは反対の方向に、前記少なくとも１つの他の制御コンダクタに沿って、前記複数のバウンダリスキャンセルの各々に伝播するように、前記少なくとも１つの制御コンダクタが不連続である該制御コンダクタに結合される、請求項１に記載の集積回路。
【請求項４】
前記ＴＤＯ出力と直列な遅延を含んで、前記それぞれのバウンダリスキャンセルからの出力の表示に既定の遅延を導入する各バウンダリスキャンセルをさらに含む請求項１に記載の集積回路。
【請求項５】
前記既定の遅延は、制御コンダクタ上に課されるクロック信号の期間の半分の少なくとも８０％である持続時間を有する、請求項４に記載の集積回路。
【請求項６】
前記少なくとも１つの他の制御コンダクタは少なくとも３つの他の制御コンダクタを含み、該少なくとも３つの他の制御コンダクタの各々は前記複数のバウンダリスキャンセルの各々に結合され、該少なくとも３つの他の制御コンダクタの各々は、前記第１のバウンダリスキャンセルと前記最後のバウンダリスキャンセルとの間で不連続である、請求項１に記載の集積回路。
【請求項７】
前記少なくとも３つの他の制御コンダクタに供給される制御信号はシフト信号、捕捉信号、および更新信号を含む請求項６に記載の集積回路。
【請求項８】
基板と、
該基板の上に装着された複数の集積回路と、
複数のスキャンセルであって、該スキャンセルの各々は前記複数の集積回路のうち１つに関連づけられたスキャン機能を実装する機能を有し、前記スキャンセルの各々はＴＤＩ入力およびＴＤＯ出力を有し、前記複数のスキャンセルはシフトレジスタとして構成されて、１つの集積回路から隣接する集積回路に一方向にデータをシフトし、前記複数の集積回路のうち１つは、データを受けとる該複数の集積回路のうち第１として定義される第１の集積回路であり、該複数の集積回路のうち１つは、データを受けとる該複数の集積回路のうち最後として定義される最後の集積回路である、複数のスキャンセルと、
該複数の集積回路に近接してループを形成するエンドレス制御コンダクタであって、該エンドレス制御コンダクタは前記複数の集積回路の各々に結合されて、該複数の集積回路の各々にテストクロック信号を導く、エンドレス制御コンダクタと、
前記複数の集積回路に近接して基板の周囲に伸びる少なくとも１つの他の制御コンダクタであって、該少なくとも１つの他の制御コンダクタは前記複数の集積回路の各々に結合され、該少なくとも１つの他の制御コンダクタは、前記第１の集積回路と前記最後の集積回路との間で不連続である、少なくとも１つの他の制御コンダクタとを備える装置。
【請求項９】
前記少なくとも１つの他の制御コンダクタに結合される制御信号は、該少なくとも１つの他の制御コンダクタ上にドライブされた該制御信号が、１つの集積回路から隣接する集積回路に一方向のデータがシフトされる方向とは反対の方向に、前記少なくとも１つの他の制御コンダクタに沿って、前記複数の集積回路の各々に伝播するように、少なくとも１つの制御コンダクタが不連続である該制御コンダクタに結合される、請求項８に記載の装置。
【請求項１０】
スキャンシステムを制御する方法であって、
複数のスキャンセルの中で、複数の入力／出力パッドのうち１つに関連づけられたバウンダリスキャン機能を実装するステップであって、前記スキャンセルの各々はＴＤＩ入力およびＴＤＯ出力を有し、前記複数のバウンダリスキャンセルは、シフトレジスタとして構成されて、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向にデータをシフトし、前記複数のバウンダリスキャンセルのうち１つは、データを受けとる該複数のスキャンセルのうち第１として定義される第１のバウンダリスキャンセルであり、該複数のスキャンセルのうち１つは、データを受けとる該複数のスキャンセルのうち最後として定義される最後のバウンダリスキャンセルであるステップと、
前記複数のスキャンセルに近接してループを形成するエンドレス制御コンダクタをルーティングするステップと、
該エンドレス制御コンダクタを前記複数のスキャンセルの各々に結合して、テストクロック信号を該複数のスキャンセルの各々に導くステップと、
該複数のスキャンセルに近接する少なくとも１つの他の制御コンダクタをルーティングするステップであって、該少なくとも１つの他の制御コンダクタは前記複数のスキャンセルの各々に結合され、該少なくとも１つの他の制御コンダクタは前記第１のスキャンセルと前記最後のスキャンセルとの間で不連続であるステップとを含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路に関し、より具体的には集積回路の入力／出力パッドに関連づけられたバウンダリスキャンセルを制御するための、バウンダリスキャン制御コンダクタのルーティングに関する。
【０００２】
【従来の技術】
バウンダリスキャンチェーンを使用して、集積回路、テスト集積回路、および集積回路のテスト装置にデータを入力することが広まってきた。参照により本明細書に援用されるＩＥＥＥ基準１１４９．１およびその改訂版はしばしばＪＴＡＧと呼ばれ、バウンダリスキャンチェーンを実装する論理を定義する。米国特許第５，３５５，３６９号は、バウンダリスキャンテストを提供する高速集積回路を開示し、この開示は参照により本明細書に援用されている。バウンダリスキャンチェーンは各入力／出力パスにおいて論理のセルからなる。入力／出力パスは典型的には集積回路ダイの周縁部に位置している。論理セルはバウンダリスキャンセルとしても知られ、制御信号によって上記の基準にしたがって制御される。制御信号は典型的には、バウンダリスキャンセルに近接する「リング」バスによって各バウンダリスキャンセルに供給され、各リングバスコンダクタはエンドレスであって、すなわちループを形成しており、単一のポイントでドライブされる。データは、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルにシーケンシャルに伝送される。すなわち、データは、シフトレジスタ内の１つのレジスタからそのレジスタ内の次のレジスタにデータがシフトされるのと同じ方法で、任意のバウンダリスキャンセルから隣接するバウンダリスキャンセルへシフトされる。
【０００３】
制御信号コンダクタのリング実装で生じる１つの問題は、競合状態の可能性である。競合状態は２つの隣接するラッチの間でデータを伝送する場合に起こる。隣接するラッチのうち１つは、データの伝送元であるバウンダリスキャンセルの出力ラッチであり、もう１つの隣接するラッチはデータがその中にシフトされる隣接するバウンダリスキャンセルの入力ラッチである。２つの隣接するラッチの間のクロック制御信号に導入されるスキューが、２つの隣接するラッチのうち１つからもう１つへデータを伝送する伝播遅延よりも大きい場合、競合状態が発生する。
【０００４】
競合状態の可能性を克服する１つの技法は、クロック信号が供給されるリングバスコンダクタを壊すことである。リングバスコンダクタは、バウンダリスキャンチェーン内の第１のバウンダリスキャンセルと最後のバウンダリスキャンセルの間で壊される。クロック信号は、隣接するバウンダリスキャンセルにデータがシフトされる方向とは反対方向で、壊されたリングを回ってクロック信号が伝播するように、壊されたクロックリングバスコンダクタの終端をドライブする。このようにして、データは、たとえば逆時計回りなどの１つの方向でバウンダリスキャンセルのシーケンスを回ってシフトされ、その一方クロック信号は、たとえば時計回りなどの、データとは反対方向で、壊されたクロックリングバスコンダクタを回って伝播する場合もあり、あるいは、データとクロック信号の方向はそれぞれ逆の場合もある。
【０００５】
この技法は上記の競合状態を解消するが、クロックリングバスコンダクタを壊すこと、および壊されたクロックリングバスコンダクタの終端をドライブすることによって、別の競合状態の可能性が導入される。導入される競合状態の可能性は、データを受けとる第１のバウンダリスキャンセルにおいて発生する。クロック信号は最も長い距離を移動して第１のバウンダリスキャンセルに到達するので、第１のバウンダリスキャンセルは、最も大きなスキューを伴ったクロック信号を受けとる。有効な低シフト信号が低くなると、シフト信号が第１のバウンダリスキャンセルに到着してからクロック信号が第１のバウンダリスキャンセルに到着する場合（遅いクロック状態）、第１のバウンダリスキャンセルにシフトされているデータは、第１の、マスタであるラッチを通過し、第２の、スレーブであるラッチにラッチされる。
【０００６】
【発明が解決しようとする課題】
必要なのは、他の競合状態の可能性を導入することなく、２つの隣接するラッチのうち１つのラッチからもう１つのラッチにデータを移動するための伝播遅延よりクロック・スキューが大きいことによってリングバス構成内に導入される、競合状態の可能性を克服する技法である。
【０００７】
【課題を解決するための手段】
本発明によれば、集積回路は複数の入力／出力パッドを有する半導体ダイを含む。複数のバウンダリスキャンセルは、各々が各入力／出力パッドに対応し、それぞれの入力／出力パッドに関連するバウンダリスキャン機能を実装する。バウンダリスキャンセルの各々はＴＤＩ入力およびＴＤＯ出力を含む。バウンダリスキャンセルはシフトレジスタとして構成されて、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルに一方向でデータをシフトする。第１のバウンダリスキャンセルは、データを受けとる複数のバウンダリスキャンセルのうち第１のバウンダリスキャンセルである。最後のバウンダリスキャンセルは、データを受けとる複数のバウンダリスキャンセルのうち最後のバウンダリスキャンセルである。エンドレス制御コンダクタは、複数のバウンダリスキャンセルに近接してループを形成する。エンドレス制御コンダクタは、複数のバウンダリスキャンセルの各々に結合されて、テストクロック信号をバウンダリスキャンセルに供給する。少なくとも１つの他のの制御コンダクタが、複数のバウンダリスキャンセルに近接して半導体ダイの周囲に伸びる。少なくとも１つの他の制御コンダクタは、複数のバウンダリスキャンセルの各々に結合され、第１のバウンダリスキャンセルと最後のバウンダリスキャンセルとの間では不連続である。本発明はまた、装置レベルでも実装される場合がある。
【０００８】
【発明の実施の形態】
本発明によるバウンダリスキャン制御コンダクタのルーティングを示す、集積回路１０の半導体ダイ１２の拡大部分図が図１に示されている。半導体ダイ１２は一定の基準では描かれていない。半導体ダイ１２は複数のボンドパッド１４を含み、このボンドパッドにボンドワイヤ（図示せず）が結合されて、リード線（図示せず）または金属被覆（図示せず）に接続し、さらにはんだバンプまたははんだポストのアレイと相互接続されており、これは当該技術分野で知られている通りである。ボンドパッド１４は典型的には、半導体ダイ１２の周縁部に近接した位置にある。ボンドパッド１４は、半導体ダイ上の回路（図示せず）にインタフェースを提供し、その各々は入力、出力、または入力と出力の両方を提供する場合があり、本明細書では入力／出力または入力／出力ポートと呼ばれる。
【０００９】
ＪＴＡＧインタフェース１６などを表すボンドパッド以外の各ボンドパッド１４には、スキャンセルまたはバウンダリスキャンセル１８が関連づけられ、集積回路のテストまたはプログラミング、または、集積回路の装置のテストまたはプログラミングを行う。バウンダリスキャンセルは論理回路および分離回路を含む。各バウンダリスキャンセル１８は、関連するボンドパッドの論理状態を読み出し、関連するボンドパッド上に論理状態をドライブする可能性もあるが、または、関連するボンドパッド１４から分離されている場合もある。バウンダリスキャンセル１８は典型的には、関連するボンドパッド１４に近接した位置にあるので、典型的には半導体ダイ１２の周縁部の周囲に位置する。
【００１０】
バウンダリスキャンセル１８は、１ビットの形式で、一方向で、線２０上で１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルへデータをシフトするように設計されており、これはシリアルシフトレジスタのレジスタの中へビットをシフトする方法またはレジスタを介してビットをシフトする方法とほぼ同じである。このようにして、バウンダリスキャンセル１８はバウンダリスキャンチェーン２２を形成する。任意のシリアルシフトレジスタと同様に、すべてのバウンダリスキャンセルが有意のデータでロードされるまで、チェーン２２内の最後のバウンダリスキャンセルからの出力は有意ではない。
【００１１】
バウンダリスキャンセル１８は、ＪＴＡＧテストアクセスポート（ＴＡＰ）コントローラ２４によって制御される。コントローラ２４は、ＪＴＡＧインタフェース１６のボンドパッドの各々に結合される。ＴＣＫ入力パッド２６はテストクロック入力を供給する。ＴＤＩ入力パッド２８は、テストデータを、データを受けとるチェーン２２内の第１のバウンダリスキャンセルに供給する。ＴＲＳＴＮ入力パッド３２は、ネガティブにトリガされるリセット機能を提供する。ＴＭＳ入力パッド３０は、コントローラ２４に供給されて、バウンダリスキャンチェーン２２の動作モードを選択するテストモード選択である。バウンダリスキャンモードが選択されている時、ＴＤＯ出力パッド３４はコンダクタ５６上でＪＯＵＴブロック６２からバウンダリスキャンセルを介して並べられたテストデータを受けとる。
【００１２】
コンダクタ３８を含む制御バス３６は、ＪＴＡＧインタフェース１６またはコントローラ２４からの制御信号を、バウンダリスキャンセル１８の各々に供給する。制御バス３６は典型的には、バウンダリスキャンセル１８の近隣に位置しており、そのため半導体ダイ１２の周縁部の周囲に位置する。バス３６の中のコンダクタ３８は、連続的またはエンドレスである場合もあるがそうではない場合もあり、バウンダリスキャンセル１８に近接してループを形成する。多数の金属の層を有する集積回路を製造する場合には、バス３６は典型的には金属の一番上の層に製造される。しかし、本発明はこれに限定されるものではない。バス３６は、当該技術分野で知られているような適切な相互接続により、複数の金属層で製造することが可能である。
【００１３】
バス３６の４つのコンダクタ３８が説明されたが、バス３６は４つよりも多いコンダクタを有する場合もある。これらはクロックコンダクタ４０、シフトコンダクタ４２、捕捉コンダクタ４４および更新コンダクタ４６である。テストクロック信号がＪＴＡＧインタフェースボンドパッド２６に供給される。テストクロック信号ＴＣＫは、クロックコンダクタ４０およびＪＴＡＧブロック６０の両方に供給される。ＪＴＡＧブロック６０はシフトコンダクタ４２に供給されるシフト信号、および捕捉コンダクタ４４に供給される捕捉信号、および更新コンダクタ４６に供給される更新信号を発生させる。スキャンモードの動作では、シフト信号はデータを、チェーン２２内の１つのバウンダリスキャンセルから次のバウンダリスキャンセルへシフトさせる。新しいデータビットは、ボンドパッド２８から線５０上で、チェーンの中の第１のバウンダリスキャンセル、すなわち第１のセル４８にシフトされる。さらに、データビットは線５４上でチェーンの中の最後のバウンダリスキャンセル、すなわち最後のセル５２からＪＯＵＴブロック６２にシフトされ、そこから線５６上でＪＴＡＧインタフェース１６のボンドパッド３４にシフトされる。
【００１４】
本発明によれば、制御バス３６の中のクロックコンダクタ４０はエンドレスまたは連続的であり、クロックコンダクタが接続されているバウンダリスキャンセル１８の周囲でループを形成する。シフトコンダクタ４２、捕捉コンダクタ４４、および更新コンダクタ４６は中断されるかまたは不連続で、集合的に、中断されたコンダクタ５８として知られる。中断されたコンダクタ５８はコントローラ２４によってドライブされ、中断されたコンダクタ５８の各々からの第１のタップは、チェーン２２の中の最後のセル５２にシフト信号、捕捉信号、および更新信号を供給する。コンダクタ５８の各々からの第２のタップは、最後のセルの隣のセル、すなわち、最後のセル５２がデータを受けとる元のバウンダリスキャンセルへ、シフト信号、捕捉信号、および更新信号を供給する。シフト信号、捕捉信号および更新信号はそれぞれ、コンダクタ４２、４４、および４６に沿って、チェーン２２の中のバウンダリスキャンセル１８の各々に伝播し、第１のセル４８は信号を受けとる最後のバウンダリスキャンセルである。このように、チェーン２２の中の１つのバウンダリスキャンセル１８から隣接するバウンダリスキャンセル１８に一方向のデータがシフトされる方向とは反対方向で、シフト信号、捕捉信号、および更新信号はチェーン２２のバウンダリスキャンセル１８を回って伝播する。シフト信号、捕捉信号、更新信号は、２つの要因によって、１つのバウンダリスキャンセルから隣接するバウンダリスキャンセルへ一方向のデータがシフトされる方向とは反対方向でチェーン２２のバウンダリスキャンセル１８を回って伝播する。第１に、それぞれのコンダクタ４２、４４、および４６は、コンダクタ４２、４４、および４６が、最後のセル５２に接続されているタップポイントと、コンダクタ４２、４４、および４６が第１のセル４８に接続されている各タップポイントの間で中断されている。第２に、最後のセル５２のタップポイントに近接する各コンダクタの終端において、各信号がコンダクタ４２、４４、および４６に加えられるので、該信号はコンダクタに沿って伝播し、かつ最後のセル５２から第１のセル４８へというシーケンスでチェーン２２内のバウンダリスキャンセル１８に提供される。
【００１５】
図２は、追加の遅延線８２を含む、典型的なバウンダリスキャンセル１８のスキャンレジスタ８０部分の概念図である。シフト信号、捕捉信号、および更新信号はそれぞれ、マルチプレクサ８４、８６、および８８に制御入力を供給する。マルチプレクサ８４のＴＤＩ入力にテストデータが提供されると、シフト信号が低くテストクロック信号も低い場合には、テストデータはマスタラッチ９０の出力に渡され、テストクロック信号遷移が高い場合には、そこからスレーブラッチの出力に渡される。遅延８２は、典型的なバウンダリスキャンセルのテストデータ出力ＴＤＯとしてのスレーブラッチの出力におけるデータの表示内に、既定の遅延を導入する。好ましい実施形態では、遅延の持続時間はテストクロックＴＣＫ信号の期間の半分の、少なくとも約８０％である。遅延は任意の知られた方法で実装される場合がある。
【００１６】
ＴＤＯボンドパッド３４からの出力データは、スキャンモジュール（図示せず）に供給される。スキャンモジュールは受けとったデータに作用して、出力データが期待された通りであることを確認するので、出力データを生成した集積回路または装置が正常に動作しているという結論が導き出される可能性がある。
【００１７】
いくつかの用途では、上記の方法でクロック制御コンダクタ、シフト制御コンダクタ、および捕捉制御コンダクタ、ひいてはそこに加えられた信号をルーティングするだけで、テストクロック信号をチェーン２２内の第１のセル４８に確実に到着させてから、第１のセル４８にシフト信号、捕捉信号、および更新信号を到着させるのに十分である場合もある。信号がコンダクタ３８上で取る信号パスの相対的な長さがあるため、テストクロック信号が第１のセル４８に到達するまでに必要な時間より、シフト信号、捕捉信号、および更新信号が第１のセル４８に到達するまでに必要な伝播遅延の方が長い。既定の遅延を導入して各バウンダリスキャンセルからのデータ出力を延期すると、第１のセル４８における競合の可能性を回避し、シフト信号、捕捉信号、および更新信号が到着する前にテストクロック信号が確実に第１のセル４８に到着するようになる。
【００１８】
図３は、本発明を装置に応用した図を示す。集積回路１２０は回路基板１２２上に装着される。トレース１２４はバス１２６を形成して、集積回路１２０をＪＴＡＧ制御信号と相互接続し、データを伝送する。ＪＴＡＧインタフェース３１６は、ＴＣＫ入力パッド３２６、ＴＤＩ入力パッド３２８、ＴＭＳ入力パッド３３０、ＴＲＳＴＮ入力パッド３３２、及びＴＤＯ入力パッド３３４を含む。バス１２６は、チェーンの中で集積回路１２０を相互接続する。データはチェーンの中で１つの集積回路から次の集積回路に直列的に１つのトレース１２４上を伝送することが可能である。各集積回路１２０は上記のように、バウンダリスキャンチェーン２２を有する。装置に関するＪＴＡＧ制御機能は、集積回路のうち１つのＪＴＡＧコントローラ３２４、ＪＴＡＧブロック３６０およびＪＯＵＴブロック３６０によって実行される場合もあり、または、図３に示されたように、装置レベルで別のＪＴＡＧコントローラ３２４、ＪＴＡＧブロック３６０およびＪＯＵＴブロック３６０によって実行される場合もある。上記の説明から、装置レベルの動作は当業者であれば明らかであろう。
【図面の簡単な説明】
【図１】本発明による、制御信号をバウンダリスキャンセルに導く制御線を含む集積回路の一部分の拡大上面図である。
【図２】本発明による遅延を含む、典型的なバウンダリスキャンセルの一部分の概念図である。
【図３】本発明による、回路基板上に装着された複数の集積回路の間でスキャンチェーンに対して制御線を使用することを示す、装置レベルの用途の一部分の概念図である。
【符号の説明】
１０  集積回路
１２  半導体ダイ
１４  ボンドパッド
１６  ＪＴＡＧインタフェース
１８  バウンダリスキャンセル
２０  線
２２  バウンダリスキャンセルチェーン
２４  ＪＴＡＧテストアクセスポート（ＴＡＰ）コントローラ
２６  ＴＣＫ入力パッド
２８  ＴＤＩ入力パッド
３０  ＴＲＳＴＮ入力パッド
３４  ＴＤＯ出力パッド
３６  制御バス
３８  コンダクタ
４０  クロックコンダクタ
４２  シフトコンダクタ
４４  捕捉コンダクタ
４６  更新コンダクタ
４８  第１のセル
５０  線
５２  最後のセル
５４  線
５６  コンダクタ
５８  中断されたコンダクタ
６０  ＪＴＡＧブロック
６２  ＪＯＵＴブロック
【図１】
0003876380.tif 000002
【図２】
0003876380.tif 000003
【図３】
0003876380.tif 000004