(57)【特許請求の範囲】
【請求項１】
メモリセルがロー方向、カラム方向にマトリクス状に配置されたメモリセルアレイと、
外部からのデータの入出力を行う入出力信号線と、
前記メモリセルアレイのカラム方向に配線され、前記入出力信号線に応じた本数の通常用と少なくとも１本のリダンダンシ用を含むデータ線と、
第１レベルまたは第２レベルの制御信号に基づいて、前記入出力信号線と前記データ線のいずれかを電気的に接続させるリダンダンシスイッチと、
前記制御信号およびアドレス信号に基づいて、テスト用入出力信号線と前記入出力信号線のいずれかを電気的に接続させるマルチプレクサと
を具備し、
前記制御信号が第１レベルのとき、前記入出力信号線は通常用の前記データ線に接続され、前記入出力信号線のアドレスは昇順に割り付けられ、
前記制御信号が第２レベルのとき、前記入出力信号線はリダンダンシ用を含む前記データ線に接続され、前記入出力信号線のアドレスは降順に割り付けられていることを特徴とする半導体記憶装置。
【請求項２】
前記データ線にそれぞれ接続されたバッファを有するＤＱバッファを更に具備し、
前記リダンダンシスイッチと前記ＤＱバッファ間に、
前記通常用のデータ線に接続されたメモリセルへの書き込みを制御するデータマスク制御回路を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記マルチプレクサは、
前記制御信号に基づき、前記アドレス信号をデコードするアドレス信号制御回路と、
前記デコードされたアドレス信号から選択制御信号を生成する選択制御信号生成回路と、
前記選択制御信号に基づき、前記テスト用入出力信号線と前記入出力信号線のいずれかを電気的に接続させる接続選択回路と
からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記マルチプレクサは、
前記制御信号に基づき、前記アドレス信号をデコードするアドレス信号制御回路と、
前記デコードされたアドレス信号から選択制御信号を生成する選択制御信号生成回路と、
前記選択制御信号に基づき、前記テスト用入出力信号線と前記入出力信号線のいずれかを電気的に接続させる接続選択回路と
からなることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記アドレス信号制御回路は、
前記制御信号と１ビットのアドレス信号が入力される２入力ＸＯＲ回路からなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記アドレス信号制御回路は、
前記制御信号と１ビットのアドレス信号が入力される２入力ＸＯＲ回路と、
前記制御信号の反転信号と前記ＸＯＲ回路の出力信号が入力される２入力ＮＡＮＤ回路と、
前記制御信号の反転信号と前記ＸＯＲ回路の出力信号の反転信号が入力される２入力ＮＡＮＤ回路と
からなることを特徴とする請求項３または４のいずれかに記載の半導体記憶装置。
【請求項７】
前記アドレス信号制御回路は、
前記制御信号の反転信号と１ビットのアドレス信号が入力される２入力ＮＡＮＤ回路と、
前記制御信号の反転信号と前記１ビットのアドレス信号の反転信号が入力される２入力ＮＡＮＤ回路
からなることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にシフトリダンダンシを採用した半導体記憶装置に使用されるものである。
【０００２】
【従来の技術】
図７に、従来技術におけるシフトリダンダンシを採用したＤＲＡＭのブロック図を示す。入出力信号線Ｉ／Ｏを１２８本、リダンダンシ用２本を含むＤＱ線対を１３０本もつとする。このメモリを動作させるには、外部からＡＣＴ信号とローアドレスＲＡ（メモリの構成により信号線の本数が変わる）が入力されると、それが制御系ＣＴＲＬおよびバッファＢｕｆｆｅｒを通り、メモリセルアレイＣ／Ａに近接して設けられたローデコーダＲ／Ｄに入力される。ローデコーダＲ／ＤにおいてローアドレスＲＡがデコードされて、対応するワード線ＷＬとセンス・アンプＳ／Ａが活性化される。
【０００３】
メモリセルへデータを読み出し／書き込みするためには、更に外部から読み出し信号ＲＤまたは書き込み信号ＷＴ、および、カラムアドレスＣＡ（メモリの構成により信号線の本数が変わる）を入力する。これらの信号とカラムアドレスＣＡは、制御系ＣＴＲＬおよびバッファＢｕｆｆｅｒを通って、センス・アンプＳ／Ａに近接して設けられたカラムデコーダＣ／Ｄに入力される。カラムデコーダＣ／ＤでカラムアドレスＣＡがデコードされて、対応するカラム選択線ＣＳＬが活性化され、センス・アンプＳ／ＡとメモリセルアレイＣ／Ａ上部に設けられたＤＱ線対が接続される。
【０００４】
一方、書き込み信号ＷＴまたは読み出し信号ＲＤは、制御系ＣＴＲＬおよびバッファＢｕｆｆｅｒを通ったのち、ＤＱバッファ３へも入力される。ＤＱバッファ３は、ＤＱ線対へのデータの読み出し／書き込みを制御する。ＤＱバッファ３への書き込みデータは、読み出しデータ線ＲＤＬから読み込まれる。また、ＤＱバッファ３からの読み出しデータは、読み出しデータ線ＲＤＬへ出力される。また、カラムアドレスＣＡはリダンダンシスイッチ２へも入力される。ここで、アドレス情報と、リダンダンシ情報が比較され、読み出しデータ線ＲＤＬと入出力信号線Ｉ／Ｏの接続関係を変更させることにより、カラムリダンダンシを制御する。外部の入出力信号線Ｉ／Ｏとリダンダンシスイッチ２間には通常用入出力信号線Ｉ／Ｏとテスト用入出力信号線ＴＩ／Ｏとを切り替えるマルチプレクサ（Ｎｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸ１）が存在する。このマルチプレクサによって、通常動作時のＩ／Ｏ数を、テスト可能なＩ／Ｏ数にまで減少させる。
【０００５】
入出力信号線Ｉ／ＯからＤＱバッファ３までの間には、この他にデータマスク線ＤＭＬが配線される。データマスク線ＤＭＬは入出力信号線Ｉ／Ｏ毎に設けられ、ある入出力信号線Ｉ／Ｏに対応するデータマスク線ＤＭＬにデータマスク信号ＤＭが入力されていると、対応するＤＱ線対に対して書き込み時にマスクがかかる。すなわち、データマスクのかかった入出力信号線Ｉ／Ｏのデータは無視され、メモリセルアレイＣ／Ａのデータがそのまま保持される。
【０００６】
図８に、従来におけるＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの回路図を示す。図８（ａ）は、選択制御信号ＭＸ０〜ＭＸ１５を生成する回路である。テスト信号ＴＳＴが入力されると、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３をデコードし、対応するＭＸｎのみを活性化させる。尚、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３の反転信号を、ｂＣＭ０〜ｂＣＭ３としている。
【０００７】
図８（ｂ）は、接続選択回路である。１２８本の入出力信号線Ｉ／Ｏに対し、８本のテスト用入出力信号線ＴＩ／Ｏを対応させた１６対１の接続選択回路である。入出力信号線Ｉ／Ｏは、ＭＸｎをゲート入力として持つトランジスタを介してテスト用入出力信号線ＴＩ／Ｏに接続している。テスト用入出力信号線ＴＩ／Ｏ０に対応するのは、入出力信号線Ｉ／Ｏの０，８，１６，…，１２０であり、テスト用入出力信号線ＴＩ／Ｏ１に対応するのは、入出力信号線Ｉ／Ｏの１，９，１７，…，１２１である。入出力信号線Ｉ／Ｏの８本置きに同一のテスト用入出力信号線ＴＩ／Ｏが対応する。同じテスト用入出力信号線ＴＩ／Ｏに対応する入出力信号線Ｉ／Ｏのうち、どれを用いるかはＭＸｎに接続されたトランジスタによって制御される。例えば、入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７にアクセスする場合は、ＭＸ０を選択にして、ＭＸ１〜ＭＸ１５を非選択にする。
【０００８】
非選択状態の入出力信号線Ｉ／Ｏのデータは、意図しないデータが書き込まれることを防ぐため、データマスクがかかる。図８（ｃ）は、データマスク信号制御回路である。図８（ｃ）は、データマスク信号ＤＭ０〜ＤＭ７に対応した部分のみを記述している。尚、データマスク信号ＤＭが供給されるインバータと、このインバータの出力信号が供給されるＮＡＮＤ回路は、データマスク信号ＤＭの数だけあるものとする。
【０００９】
ここで、デコードされたデータマスク信号をａＤＭとする。テスト信号ＴＳＴが入力されているときに、選択制御信号ＭＸ０が非選択（“Ｌ”）の場合、ａＤＭ０〜ａＤＭ７は全てマスク状態（“Ｈ”）となり、対応するＤＱ線対は全てデータマスク状態となる。ＭＸ１〜ＭＸ１５についても全て同じ回路を持つ。ただし、データマスク信号ＤＭ，ａＤＭは対応する入出力信号線Ｉ／Ｏのものとなる。
【００１０】
図９には、シフトリダンダンシの簡単な概念図を示す。図９（ａ）は、リダンダンシを行っていない状態である。全ての入出力信号線Ｉ／Ｏは、読み出しデータ線ＲＤＬと接続している。入出力信号線Ｉ／Ｏと接続されていない、図中左側の２本の読み出しデータ線ＲＤＬが、リダンダンシ用である。
【００１１】
図９（ｂ）は、メモリセルアレイ内に不良があった場合のリダンダンシを行っている状態である。不良は、図中“×”で表している。不良セルに対応する読み出しデータ線ＲＤＬに接続していた入出力信号線Ｉ／Ｏは、１つずれた読み出しデータ線ＲＤＬに接続するようにリダンダンシスイッチ２により制御されている。また、このとき、データマスク線ＤＭＬも、読み出しデータ線ＲＤＬと同様にシフトが行われ、データと、マスクされる入出力信号線Ｉ／Ｏの対応が取れるようにしている。
【００１２】
以上のような機構を持つメモリシステムの全メモリセルアレイのテストを行う場合を考える。初めに、リダンダンシ適用前（ヒューズカット前）を想定する。リダンダンシスイッチ２の状態は、図９（ａ）である。この状態では、リダンダンシ用読み出しデータ線ＲＤＬに接続されたメモリセルにアクセスすることはできない。リダンダンシ用読み出しデータ線ＲＤＬと入出力信号線Ｉ／Ｏを強制的に接続するために、制御信号ＣＡＸ（Column extended address）がある。この信号が“Ｈ”になると、図１０に示すように、リダンダンシスイッチ２では２つずれた状態になり、リダンダンシ用のメモリセルへのアクセスが可能になる。
【００１３】
【発明が解決しようとする課題】
しかしながら、ここまで述べた方法には、以下のような状況が発生する。
【００１４】
図１１は、従来技術を用いた場合の、各ＤＱ線対にアクセスするためのアドレス割付を示す。図１１（ａ）は、制御信号ＣＡＸが“Ｌ”のときのアドレス割付である。入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７は、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３および制御信号ＣＡＸが全て“Ｌ”の場合に、テスト用入出力信号線ＴＩ／Ｏ０〜ＴＩ／Ｏ７と対応する。以降の入出力信号線Ｉ／Ｏについては、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３を順にインクリメントしたものが対応し、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３が“Ｈ”、制御信号ＣＡＸが“Ｌ”の場合、入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７が対応する。
【００１５】
図１１（ｂ）は、制御信号ＣＡＸが“Ｈ”のときのアドレス割付である。入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７は、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３が“Ｌ”、制御信号ＣＡＸが“Ｈ”の場合に、テスト用入出力信号線ＴＩ／Ｏ０〜ＴＩ／Ｏ７と対応する。以降の入出力信号線Ｉ／Ｏについては、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３を順にインクリメントしたものが対応し、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３および制御信号ＣＡＸが全て“Ｈ”の場合、入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７が対応する。
【００１６】
ＤＱ１２７までは、制御信号ＣＡＸ＝“Ｌ”の状態でメモリセルの読み出し／書き込みを行い、ＤＱ１２８，ＤＱ１２９については、制御信号ＣＡＸ＝“Ｈ”の状態でメモリセルの読み出し／書き込みを行う。
【００１７】
このとき、ＤＱ１２７にアクセスするためには、（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３，ＣＡＸ）＝（１，１，１，１，０）となり、ＤＱ１２８，ＤＱ１２９にアクセスするためには、（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３，ＣＡＸ）＝（１，１，１，１，１）となる。ここで、アドレスに不連続が発生する。
【００１８】
アドレスに不連続点があると、メモリの評価時に使用するテスタを制御するプログラムが複雑化する。例えば、常に次回アクセスするアドレスが不連続点でないか監視していなければならない。また、不連続点をテスタのレジスタに記憶する必要があるが、レジスタ数は限られているので、不連続点によってレジスタ不足をひきおこす可能性もあった。すなわち、テストを行う上で、アドレスのインクリメントのみでは、全空間をテストできないという問題点があった。
【００１９】
また、テストを行う際には、一度目に何のデータを書き込んだか、制御側で記憶しなければならない。そして、二度目に書き込むときには、同じデータを書く必要がある。ところが、リダンダンシセルへの非アクセス時のＤＱ１２２は、入出力信号線Ｉ／Ｏ１２２に対応する一方、リダンダンシセルへのアクセス時には入出力信号線Ｉ／Ｏ１２０に対応している。つまり、モードによって入出力信号線Ｉ／Ｏと書き込みデータの対応がずれてしまうので、メモリの評価を行うプログラムはよりいっそう複雑化する。すなわち、ＤＱ１２８，ＤＱ１２９に書き込みを行うときに、入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に対応する全てのＤＱ線対に対して書き込みが起きてしまい、ＤＱ１２２〜ＤＱ１２７は二度書きが行われてしまうという問題もあった。
【００２０】
本発明の目的は、シフトリダンダンシ方式を採用したメモリにおいて、リダンダンシセルへのアクセスを容易にするための半導体記憶装置を提供するものである。
【００２１】
【課題を解決するための手段】
上記目的を達成するため本発明の一態様による半導体装置は、メモリセルがロー方向、カラム方向にマトリクス状に配置されたメモリセルアレイと、外部からのデータの入出力を行う入出力信号線と、前記メモリセルアレイのカラム方向に配線され、前記入出力信号線に応じた本数の通常用と少なくとも１本のリダンダンシ用を含むデータ線と、第１レベルまたは第２レベルの制御信号に基づいて、前記入出力信号線と前記データ線のいずれかを電気的に接続させるリダンダンシスイッチと、前記制御信号およびアドレス信号に基づいて、テスト用入出力信号線と前記入出力信号線のいずれかを電気的に接続させるマルチプレクサとを具備し、前記制御信号が第１レベルのとき、前記入出力信号線は通常用の前記データ線に接続され、前記入出力信号線のアドレスは昇順に割り付けられ、前記制御信号が第２レベルのとき、前記入出力信号線はリダンダンシ用を含む前記データ線に接続され、前記入出力信号線のアドレスは降順に割り付けられていることを特徴とする。
【００２７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。尚、本発明の半導体記憶装置全体のアーキテクチャは、図７に示した従来の半導体記憶装置と基本的に同じものである。
【００２８】
以下では、入出力信号線Ｉ／ＯおよびＤＱ線対（データ線対）が各１２８本、リダンダンシ用ＤＱ線対が２本およびテスト用入出力信号線ＴＩ／Ｏが８本ある場合について説明する。
（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸにおける回路図である。このＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸは、１２８本の入出力信号線Ｉ／Ｏに８本のテスト用入出力信号線ＴＩ／Ｏを対応させる１６対１のマルチプレクサである。
【００２９】
図１（ａ）は、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３をデコードするアドレス信号制御回路であり、各Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３と制御信号ＣＡＸを入力とする４個の２入力ＸＯＲで構成されている。各ＸＯＲの出力信号をａＣＭ０〜ａＣＭ３とし、さらにインバータを介した出力信号をｂＣＭ０〜ｂＣＭ３とする。尚、制御信号ＣＡＸは、リダンダンシ用ＤＱ線対と入出力信号線Ｉ／Ｏを強制的に接続させるための信号である。
【００３０】
また、図１（ｂ）は、入出力信号線Ｉ／Ｏにテスト用入出力信号線ＴＩ／Ｏを対応させる接続選択回路の選択制御信号ＭＸ０〜ＭＸ１５を生成する選択制御信号生成回路であり、前段（図１（ａ））でデコードされたＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３およびテスト信号ＴＳＴを入力とする１６個の５入力ＮＡＮＤ回路で構成されている。例えば、選択制御信号ＭＸ０は、デコードされたＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３の反転信号ｂＣＭ０〜ｂＣＭ３およびテスト信号ＴＳＴが入力されるＮＡＮＤ回路の出力信号である。選択制御信号ＭＸ０が“Ｈ”のとき、入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７がテスト用入出力信号線ＴＩ／Ｏ０〜７に対応する。
【００３１】
尚、本実施の形態でのＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸ内の接続選択回路は、図８（ｂ）に示した従来技術と同じである。
【００３２】
次に、図１のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸを用いた場合の、制御信号ＣＡＸとＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３によるＩ／Ｏアドレス割付例を、図２に示す。図２（ａ）は、入出力信号線Ｉ／Ｏと通常用ＤＱ線対との接続の場合、図２（ｂ）は、入出力信号線Ｉ／Ｏとリダンダンシ用ＤＱ線対を含むＤＱ線対との接続の場合である。制御信号ＣＡＸが“Ｈ”のとき、図２（ｂ）の状態となる。
【００３３】
制御信号ＣＡＸが“Ｌ”のときは、図２（ａ）に示すように、入出力信号線Ｉ／Ｏの小さい番号から８本ずつ昇順にアドレス割付がされる。（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３）＝（０，０，０，０）は入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７に、（０，０，０，１）は入出力信号線Ｉ／Ｏ８〜Ｉ／Ｏ１５に、・・・、（１，１，１，１）は入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に対応している。
【００３４】
一方、制御信号ＣＡＸが“Ｈ”のときは、図２（ｂ）に示すように、入出力信号線Ｉ／Ｏの大きい番号から８本ずつ降順にアドレス割付がされる。（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３）＝（０，０，０，０）は入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に、（０，０，０，１）は入出力信号線Ｉ／Ｏ１１２〜Ｉ／Ｏ１１９に、・・・、（１，１，１，１）は入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ７に対応している。
【００３５】
次に、テスト時の動作について説明する。制御信号ＣＡＸ＝“Ｌ”のとき、入出力信号線Ｉ／Ｏはすべて通常用ＤＱ線対に接続している。この状態で、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３を（０，０，０，０）から順に（１，１，１，１）までインクリメントしていき、通常用ＤＱ線対に接続されたメモリセルの読み出し／書き込みのテストが行われる。
【００３６】
続いて、制御信号ＣＡＸを“Ｈ”にする。このとき、入出力信号線Ｉ／Ｏは、２本ずらした状態でリダンダンシ用ＤＱ線対を含むＤＱ線対と接続される。Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３を（１，１，１，１）から続けてインクリメントすると、（０，０，０，０）になる。（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３，ＣＡＸ）＝（０，０，０，０，１）のときは、図２（ｂ）に示すように、入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に対応しているので、この入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に接続されたリダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９を含むＤＱ線対が選択される。そして、選択されたＤＱ線対に接続されたメモリセルの読み出し／書き込みのテストが行われる。
【００３７】
このように、図１に示すようなＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸを構成することにより、図２に示すようなＩ／Ｏアドレス割付ができる。
【００３８】
したがって、本実施の形態では、制御信号ＣＡＸ＝“Ｌ”のとき、（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３）＝（０，０，０，０）〜（１，１，１，１）でＤＱ０〜ＤＱ１２７にアクセスすることができ、制御信号ＣＡＸ＝“Ｈ”のとき、（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３）＝（０，０，０，０）でリダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９にアクセスすることができる。つまり、全メモリセル空間をＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３のインクリメントでカバーすることができる。
（第２の実施の形態）
第１の実施の形態では、制御信号ＣＡＸ＝“Ｌ”および“Ｈ”のときの両方で、ＤＱ１２２〜ＤＱ１２７が二度アクセスされ、二重書き込みされてしまう問題がある。この問題を解決するためには、リダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９がアクセスされているときに、同時に選択されたＤＱ１２２〜ＤＱ１２７をデータマスク状態にすればよい。
【００３９】
図３は、第２の実施の形態にかかる半導体記憶装置のデータマスク制御回路の回路図である。図３は、制御信号ＣＡＸ＝“Ｈ”が入力されたときに、リダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９以外に対応しているＤＱ線対が書き込み状態にならないように、ＤＱ０〜ＤＱ１２７に対応する、リダンダンシスイッチ２とＤＱバッファ３の間を通るデータマスク線ＤＭＬ（データマスク信号ａＤＭ０〜ａＤＭ１２７）に、ＯＲ回路（ＮＯＲ回路＋インバータ）を挿入している。これにより、制御信号ＣＡＸ＝“Ｈ”だとＤＱ１２２〜ＤＱ１２９が選択されても、ＤＱ１２２〜ＤＱ１２７に対しては書き込みが起こらない。
【００４０】
また、Ｎｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸには、データマスク信号制御回路がある。この回路は、図８（ｃ）に示した従来技術と同じである。外部から入力されたデータマスク信号ＤＭは、テスト信号ＴＳＴと対応する選択制御信号ＭＸ０〜ＭＸ１５に基づいてデコードされる。データマスク信号ＤＭは、“Ｈ”のときにデータマスク状態になるよう制御する。尚、ＤＱ０〜ＤＱ１２７がデータマスク状態となるのは、デコードされたデータマスク信号ａＤＭ、または、制御信号ＣＡＸのどちらか一方が“Ｈ”のときである。
【００４１】
例えば、（ＣＭ０，ＣＭ１，ＣＭ２，ＣＭ３，ＣＡＸ）＝（０，０，０，０，１）のときは、ＤＱ１２２〜ＤＱ１２９が選択される。これらのうち前のアドレス（１，１，１，１，０）で選択されテスト済みであるＤＱ１２２〜ＤＱ１２７では、ＤＱ１２２〜ＤＱ１２７に対応するＯＲ回路の出力が“Ｈ”となる。これにより、ＤＱ１２２〜ＤＱ１２７はデータマスク状態となるので、書き込みは起こらない。
【００４２】
本実施の形態を適用すれば、ＤＱ１２２〜ＤＱ１２７への二重書き込みを抑制することができる。
【００４３】
尚、本実施の形態では、ＤＱ０〜ＤＱ１２１も制御信号ＣＡＸ＝“Ｈ”のときデータマスクされるようになっているが、この部分はＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸでデータマスク信号ａＤＭが発生される回路になっていれば、制御信号ＣＡＸに基づいて制御されていなくてもよい。すなわち、リダンダンシスイッチ２とＤＱバッファ３間にデータマスク制御回路を挿入しなくてよい。
（第３の実施の形態）
第１および第２の実施の形態では、リダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９のデータが入出力されるのは、テスト用入出力信号線ＴＩ／Ｏ６，ＴＩ／Ｏ７である。ところが、ＤＱ１２７のデータが入出力されるのもテスト用入出力信号線ＴＩ／Ｏ７であり、テスト用入出力信号線ＴＩ／Ｏには尚、不連続が発生してしまう。そこで、第３の実施の形態では、新たに入出力信号線Ｉ／Ｏ１２６，Ｉ／Ｏ１２７に対し、Ｎｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸに選択制御信号ＭＸ１６で制御されるゲートを設ける。
【００４４】
図４は、第３の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの回路図である。このＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸは、第１の実施の形態と同様な１６対１のマルチプレクサである。
【００４５】
図４（ａ）は、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３をデコードし、入出力信号線Ｉ／Ｏにテスト用入出力信号線ＴＩ／Ｏを対応させる接続選択回路の選択制御信号ＭＸ０〜ＭＸ１６を生成するアドレス信号制御回路および選択制御信号生成回路である。
【００４６】
Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３は、各Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３と制御信号ＣＡＸを入力とする４個の２入力ＸＯＲ回路と、これらＸＯＲ回路の出力信号またはその反転信号と制御信号ＣＡＸの反転信号とを入力とする８個の２入力ＮＡＮＤ回路により、デコードされる。インバータを介したＸＯＲ回路の出力信号が供給されるＮＡＮＤ回路の出力信号をａＣＭ０〜ａＣＭ３とし、また、ＸＯＲ回路の出力信号が供給されるＮＡＮＤ回路の出力信号をｂＣＭ０〜ｂＣＭ３とする。これらデコードされたＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３とテスト信号ＴＳＴを入力とする１６個の５入力ＮＡＮＤ回路により、選択制御信号ＭＸ０〜ＭＸ１５が生成される。また、制御信号ＣＡＸより２個のインバータを介して、選択制御信号ＭＸ１６が生成される。
【００４７】
本実施の形態では、制御信号ＣＡＸ＝“Ｈ”が入力されると、選択制御信号ＭＸ０〜ＭＸ１５を受ける制御線をすべて“Ｌ”状態にし、選択制御信号ＭＸ１６を受ける制御線だけが選択されるようになっている。
【００４８】
また、図４（ｂ）は、選択制御信号ＭＸ０〜ＭＸ１６に基づいて、入出力信号線Ｉ／Ｏにテスト用入出力信号線ＴＩ／Ｏを対応させる接続選択回路である。本実施の形態において、入出力信号線Ｉ／Ｏ１２６，Ｉ／Ｏ１２７には、選択制御信号ＭＸ１５で制御されるトランジスタに加え、選択制御信号ＭＸ１６により制御されるトランジスタが接続されている。入出力信号線Ｉ／Ｏ１２６に接続されているトランジスタは、テスト用入出力信号線ＴＩ／Ｏ０に接続されている。また、入出力信号線Ｉ／Ｏ１２７に接続されるトランジスタは、テスト用入出力信号線ＴＩ／Ｏ１に接続されている。それぞれのトランジスタのゲート端子には、選択制御信号線ＭＸ１６が供給されている。
【００４９】
また、図４（ｃ）は、データマスク状態に制御するためのデータマスク信号ａＤＭを生成するデータマスク信号制御回路である。入出力信号線Ｉ／Ｏ０〜Ｉ／Ｏ１１９に対応するデータマスク信号ＤＭ０〜ＤＭ１１９までのデータマスク信号制御回路は、図８（ｃ）に示した従来技術と同じである。一方、入出力信号線Ｉ／Ｏ１２０〜Ｉ／Ｏ１２７に対応するデータマスク信号ＤＭ１２０〜ＤＭ１２７は、選択制御信号ＭＸ１５，ＭＸ１６どちらが入力されても、データマスク状態にならないよう制御される。図４（ｃ）は、選択制御信号ＭＸ１５，ＭＸ１６を入力とするＮＯＲ回路と、このＮＯＲ回路の出力とテスト信号ＴＳＴを入力とするＮＡＮＤ回路と、このＮＡＮＤ回路の出力とインバータを介した各データマスク信号ＤＭ１２０〜ＤＭ１２７を入力とするＮＡＮＤ回路から構成されている。
【００５０】
外部から入力されたデータマスク信号ＤＭは、テスト信号ＴＳＴと対応する選択制御信号ＭＸ０〜ＭＸ１６に基づいてデコードされる。データマスク信号ＤＭは、“Ｈ”のときにデータマスク状態になるよう制御するので、デコードされたデータマスク信号ａＤＭ、または、制御信号ＣＡＸのどちらか一方が“Ｈ”のとき、データマスク状態となる。
【００５１】
本実施の形態でも、第２の実施の形態のように、ＤＱバッファ３とリダンダンシスイッチ２間にＯＲ回路を挿入し、データマスク信号ＤＭ１２０〜ＤＭ１２７がデータマスク状態になるようにしてもよい。
（第４の実施の形態）
第４の実施の形態は、第２の実施の形態に変わるものである。従来技術では、リダンダンシスイッチ２に制御信号ＣＡＸ（＝“Ｈ”）が入力されると、入出力信号線Ｉ／Ｏを対応するＤＱ線対（読み出し／書き込みデータ線Ｒ／ＷＤ、データマスク線ＤＭＬ）に強制的にシフトしていたが、本実施の形態では、データマスク線ＤＭＬをシフトしないように制御するものである。
【００５２】
図５は、第４の実施の形態にかかる半導体記憶装置のリダンダンシスイッチのブロック図である。本実施の形態においては、リダンダンシスイッチ２に制御信号ＣＡＸ＝“Ｈ”が入力されたとき、強制的に読み出し／書き込みデータ線Ｒ／ＷＤをシフトさせる信号と、データマスク線ＤＭＬをシフトさせない信号が入力される。これらシフト信号が入力されることにより、リダンダンシスイッチでは読み出し／書き込みデータ線Ｒ／ＷＤだけをシフトさせる。
【００５３】
また、図６は、第４の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸにおけるアドレス信号制御回路および選択制御信号生成回路の回路図であり、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３をデコードし、入出力信号線Ｉ／Ｏにテスト用入出力信号線ＴＩ／Ｏを対応させる接続選択回路の選択制御信号ＭＸ０〜ＭＸ１６を生成するものである。Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３は、各Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３またはその反転信号と制御信号ＣＡＸの反転信号を入力とする８個の２入力ＮＡＮＤ回路により、デコードされる。
【００５４】
Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３を入力とするＮＡＮＤ回路の出力信号をｂＣＭ０〜ｂＣＭ３とし、Ｉ／Ｏ群選択アドレスＣＭ０〜ＣＭ３の反転信号を入力とするＮＡＮＤ回路の出力信号をａＣＭ０〜ａＣＭ３とする。そして、これらデコードされたＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３とテスト信号ＴＳＴを入力とする１６個の５入力ＮＡＮＤ回路により、選択制御信号ＭＸ０〜ＭＸ１５が生成される。また、制御信号ＣＡＸより２個のインバータを介して、選択制御信号ＭＸ１６が生成される。
【００５５】
尚、Ｎｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの他の制御部は、図４（ｂ）および図８（ｃ）と同じである。制御信号ＣＡＸが“Ｌ”のとき、リダンダンシスイッチ２においてシフトは発生しないので、従来と同様の制御が行われる。
【００５６】
一方、制御信号ＣＡＸが“Ｈ”のとき、リダンダンシスイッチ２において読み出し／書き込みデータ線Ｒ／ＷＤは強制的にシフトされ、データマスク線ＤＭＬはシフトされない。このとき、選択制御信号生成回路ではＭＸ１６が活性化されるので、図８（ｃ）の回路により、全てのデータマスク信号ａＤＭはデータマスクがかかる状態（“Ｈ”）になる。しかしながら、リダンダンシスイッチ２はデータマスク線ＤＭＬをシフトしないので、データマスクされるＤＱ線対はＤＱ０〜ＤＱ１２７である。したがって、ＤＱ１２２〜ＤＱ１２９が選択された場合、ＤＱ１２２〜ＤＱ１２７の二重書き込みを防いだ上で、リダンダンシ用ＤＱ線対ＤＱ１２８，ＤＱ１２９にアクセスすることができる。
【００５７】
尚、本発明は、読み出し／書き込みデータ線Ｒ／ＷＤを一本であるように説明したが、これが読み出しデータ線ＲＤＬと書き込みデータ線ＷＤＬとに分離しているメモリでも全く同様に適用できる。
【００５８】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００５９】
【発明の効果】
本発明では、リダンダンシスイッチへの制御信号ＣＡＸにより、入出力信号線Ｉ／Ｏのアドレス割付を制御し、アドレスをインクリメントするだけで全メモリ空間をアクセスすることができる。また、入出力信号線Ｉ／Ｏをテスト用入出力信号線ＴＩ／Ｏに対応させるマルチプレクサにおいても、テスト用入出力信号線ＴＩ／Ｏのアドレスの連続化が可能である。
【００６０】
さらに、制御信号ＣＡＸまたはデータマスク信号ａＤＭにより、二度アクセスされるメモリセルへの二重書き込みを防止することができる。また、入出力信号線Ｉ／Ｏをリダンダンシ用ＤＱ線対に接続する際、データマスク線ＤＭＬをシフトさせないことにより、リダンダンシ用ＤＱ線対と接続する前と同じ制御で二度アクセスされるメモリセルへの二重書き込みを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの回路図。
【図２】制御信号ＣＡＸとＩ／Ｏ群選択アドレスＣＭ０〜ＣＭ３によるＩ／Ｏアドレス割付例を示す図。
【図３】第２の実施の形態にかかる半導体記憶装置のデータマスク制御回路の回路図。
【図４】第３の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの回路図。
【図５】第４の実施の形態にかかる半導体記憶装置のリダンダンシスイッチのブロック図。
【図６】第４の実施の形態にかかる半導体記憶装置のＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸにおけるアドレス信号制御回路および選択制御信号生成回路の回路図。
【図７】シフトリダンダンシを採用したＤＲＡＭのブロック図。
【図８】従来におけるＮｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸの回路図。
【図９】シフトリダンダンシの簡単な概念図。
【図１０】入出力信号線Ｉ／Ｏをシフトさせた場合の概念図。
【図１１】従来技術を用いた場合の、各ＤＱ線対にアクセスするためのアドレス割付例を示す図。
【符号の説明】
ＣＭ０〜ＣＭ３…Ｉ／Ｏ群選択アドレス
ＣＡＸ…制御信号
ＭＸ０〜ＭＸ１６…選択制御信号
Ｉ／Ｏ…入出力信号線
ＴＩ／Ｏ…テスト用入出力信号線
ＤＭ０〜ＤＭ１２９…データマスク信号
Ｃ／Ａ…メモリセルアレイ
１…Ｎｏｒｍａｌ／Ｔｅｓｔ＿ＭＵＸ
２…リダンダンシスイッチ
３…ＤＱバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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