(57)【特許請求の範囲】
【請求項１】
第１の基準電位点と第２の基準電位点出力端子との間に直列形態に接続された２個のｐチャネルＭＯＳＦＥＴおよび２個のｎチャネルＭＯＳＦＥＴからなる第１のＭＯＳＦＥＴ列と、
第１の基準電位点と第２の基準電位点出力端子との間に直列形態に接続された２個のｐチャネルＭＯＳＦＥＴおよび２個のｎチャネルＭＯＳＦＥＴからなる第２のＭＯＳＦＥＴ列と、
互いにソース共通接続された一対のｐチャネルＭＯＳＦＥＴおよびこれらの共通ソースと第１の基準電位点との間に接続された第１の定電流用ＭＯＳＦＥＴからなる第１の差動入力段と、
互いにソース共通接続された一対のｎチャネルＭＯＳＦＥＴおよびこれらの共通ソースと第２の基準電位点との間に接続された第２の定電流用ＭＯＳＦＥＴからなる第２の差動入力段とにより構成され、
上記第１の差動入力段のｐチャネルＭＯＳＦＥＴと上記第１及び第２のＭＯＳＦＥＴ列の第２基準電位点に接続されたｎチャネルＭＯＳＦＥＴのドレインが互いに接続され、
上記第２の差動入力段のｎチャネルＭＯＳＦＥＴと上記第１及び第２のＭＯＳＦＥＴ列の上記中間接続ノードに接続されたｐチャネルＭＯＳＦＥＴのドレインが互いに接続され、
上記第１または第２のＭＯＳＦＥＴ列のいずれか一方の中間接続ノードが出力ノードとされるとともに、他方の中間接続ノードの電位が上記第１および第２のＭＯＳＦＥＴ列の第１基準電位点に接続されたｐチャネルＭＯＳＦＥＴおよび第２基準電位点に接続されたｎチャネルＭＯＳＦＥＴのゲートに印加され、上記第１および第２の定電流用ＭＯＳＦＥＴ並びに上記第１または第２のＭＯＳＦＥＴ列の第１および第２基準電位点に接続されていないＭＯＳＦＥＴのゲートに制御電圧が印加され、該制御電圧によってその特性が制御可能に構成されてなることを特徴とする入力バッファ回路。
【請求項２】
上記第１のＭＯＳＦＥＴ列の２個のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネルＭＯＳＦＥＴが、また上記第２のＭＯＳＦＥＴ列の２個のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネルＭＯＳＦＥＴがそれぞれ接続され、このうち第１および第２のＭＯＳＦＥＴ列の中間接続ノードに接続された一対のＭＯＳＦＥＴは互いにゲートとドレインが交差結合されてフリップフロップ回路を構成し、他の一対のＭＯＳＦＥＴのゲートにはラッチタイミングを与えるクロック信号が印加されるとともに、
上記クロック信号に基づいて制御されるトランスミッションゲートを介して上記制御電圧の供給と遮断が制御されるように構成されてなることを特徴とする請求項１に記載の入力バッファ回路。
【請求項３】
請求項１または２に記載の入力バッファ回路と、該入力バッファ回路の入力端子が接続された外部端子に出力端子が接続された出力バッファ回路と、該出力バッファ回路から出力される信号のレベルに応じて上記入力バッファ回路に対して供給される参照電圧を切り替える参照電圧切替え回路とを備えてなることを特徴とする双方向入出力バッファ回路。
【請求項４】
請求項１または２に記載の入力バッファ回路もしくは請求項３に記載の双方向入出力バッファ回路を備えていることを特徴とする半導体集積回路。
【請求項５】
請求項２に記載の入力バッファ回路もしくは請求項３に記載の双方向入出力バッファ回路を備え、その入力バッファ回路の次段にはスレーブ用のラッチ回路が接続されていることを特徴とする半導体集積回路。
【請求項６】
上記入力バッファ回路に供給される制御電圧を外部から入力するための外部端子を有することを特徴とする請求項４または５に記載の半導体集積回路。
【請求項７】
上記入力バッファ回路に供給される制御電圧を発生する制御電圧発生回路を内部に有することを特徴とする請求項４または５に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入力バッファ回路特に双方向入出力バッファ回路に適した入力バッファ回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路間における信号伝達方式として、図１に示すように、出力バッファ１１と入力バッファ１２とが共通の入出力端子１３に接続された双方向入出力バッファ１０を用いる方式がある。図１の双方向入出力バッファにおいて、出力バッファ１１はインピーダンス調整機能を有するように構成され、制御信号Ｃ１，Ｃ２によりその出力インピーダンスが伝送線２０の特性インピーダンスと整合されることにより、伝送線２０の端部での信号の反射を抑えることができるようにされている。
【０００３】
図１の双方向入出力バッファを使用した信号伝達方式では、伝送線２０の両端の双方向入出力バッファが同時に信号を出力する場合が生じる。この場合、両方の出力バッファ１１の送信レベルが同じときは伝送線２０のレベルがハイレベルまたはロウレベルになり、入力バッファ１２は正しいデータを受信することができ問題はない。しかるに、両方の出力バッファ１１の送信レベルが互いに異なるときは、ハイレベルを出力しているバッファからロウレベルを出力しているバッファへ伝送線２０を介して電流が流れ、しかも出力インピーダンスが等しく設定されているため、伝送線２０のレベルは中間レベル（Ｖｄｄ／２）となる。
【０００４】
この場合、着目する入力バッファ１２においては対をなす出力バッファ１１の出力レベルと逆のレベルの信号を相手方の出力バッファ１１が送信しているとみることができる。そこで、対をなす出力バッファ１１がハイレベルを出力しているときはハイレベルと中間レベルの間のレベル（３Ｖｄｄ／４）をしきい値とし、対をなす出力バッファがロウレベルを出力しているときはロウレベルと中間レベルの間のレベル（Ｖｄｄ／４）をしきい値として受信信号を判定するように、入力バッファ１２に供給する参照電圧Ｖｒｅｆを、当該入力バッファと対をなす出力バッファの出力データに応じて切り替える参照電圧切替え回路１４を設けるようにすれば良い。
【０００５】
【発明が解決しようとする課題】
しかるに、入力バッファ１２として通常の差動アンプを用いた場合、その参照電圧Ｖｒｅｆが電源電圧Ｖｄｄの１／４〜３／４という広い範囲にわたって変化するため、差動アンプのオフセットが大きく変化する。そのため、対をなす出力バッファ１１がロウレベルを出力しているときにハイレベルの信号を受信する場合と、対をなす出力バッファ１１がハイレベルを出力しているときにロウレベルの信号を受信する場合とで、伝送遅延時間が異なってしまう。その結果、図１のように、入力バッファ１２の次段にフリップフロップ３０を設けて入力信号をクロックＣＬＫに同期してラッチしようとした場合、入力バッファの遅延時間の変動でクロックマージンが減少してしまうという問題点がある。
【０００６】
上記のような問題を解決するため、図２に示すような回路が提案されている（米国特許第４，９５８，１３３号）。図２の回路は、これを構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズおよびサイズ比を最適化することにより、参照電圧Ｖｒｅｆが電源電圧Ｖｄｄの１／８〜７／８の範囲で変化してもオフセットおよび遅延時間がほぼ一定になるようにすることができる。
【０００７】
しかしながら、ゲートアレイのようなＡＳＩＣ（特殊用途向け半導体集積回路）では、多種多様な回路を構成できるようにｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズおよびサイズ比にある程度の汎用性を持たせる必要があり、ある特定の回路のためにだけ、回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズおよびサイズ比の最適化設計を行なうのは望ましくない。そのため、図２に示すような回路は汎用性が低く、すべての半導体集積回路で使用することはできないという問題点があることが明らかになった。
【０００８】
この発明の目的は、入力信号に対するしきい値を切り替えるように構成された入力バッファ回路であって、しきい値の切り替えによってオフセットおよび遅延時間が変化せず、しかもどのような半導体集積回路にも使用できる汎用性の高い入力バッファ回路を提供することにある。
【０００９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１１】
すなわち、本発明は、ＣＭＯＳ型の差動入力段をｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの間で分離するとともに、２個のｐチャネルＭＯＳＦＥＴと２個のｎチャネルＭＯＳＦＥＴが直列に接続された２つのＭＯＳＦＥＴ列を設けて一方のＭＯＳＦＥＴ列の中間接続ノードを出力端子に接続し、他方のＭＯＳＦＥＴ列によりそれらのＭＯＳＦＥＴのゲートを自己バイアスさせる電圧を発生させるように構成し、上記分離された差動入力段のｐチャネルＭＯＳＦＥＴのドレインを上記２つのＭＯＳＦＥＴ列の電源（接地）側のｎチャネルＭＯＳＦＥＴのドレインに接続し、かつ分離された差動入力段のｎチャネルＭＯＳＦＥＴのドレインを２つのＭＯＳＦＥＴ列の電源側のｐチャネルＭＯＳＦＥＴのドレインに接続して、上記差動入力段の一方の入力端子に供給される参照電圧を切り替えることでしきい値が変化されるように構成された入力バッファ回路において、差動入力段の定電流用ＭＯＳＦＥＴおよび上記ＭＯＳＦＥＴ列の中間接続ノード側のＭＯＳＦＥＴのゲートバイアス電圧を、回路の外部から与えるようにしたものである。
【００１２】
上記した手段によれば、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズおよびサイズ比を最適化しなくても、回路の外部から与えるゲートバイアス電圧を制御することにより、参照電圧が広い範囲で変化してもオフセットおよび遅延時間がほぼ一定になる双方向入出力バッファに適した入力バッファ回路を得ることができる。その結果、入力バッファ回路の後段に設けられたラッチ回路におけるクロックマージンの減少が防止され、クロックの高周波数化が可能となる。
【００１３】
上記第１のＭＯＳＦＥＴ列の２個のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネルＭＯＳＦＥＴが、また上記第２のＭＯＳＦＥＴ列の２個のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネルＭＯＳＦＥＴがそれぞれ接続され、このうち第１および第２のＭＯＳＦＥＴ列の中間接続ノードに接続された一対のＭＯＳＦＥＴは互いにゲートとドレインが交差結合されてフリップフロップ回路を構成し、他の一対のＭＯＳＦＥＴのゲートにはラッチタイミングを与えるクロック信号が印加されるとともに、上記クロック信号に基づいて制御されるトランスミッションゲートを介して上記制御電圧の供給と遮断が制御されるように構成する。これにより、ラッチ機能を有し、かつ遅延時間の少ない入力バッファ回路を実現することができる。
【００１４】
また、望ましくは上記ゲートバイアス電圧を発生する回路を直列形態のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴにより構成し、双方向入出力バッファが形成される半導体集積回路と同一のチップ上に形成する。これにより、入力バッファ回路のＭＯＳＦＥＴ列を構成すｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズがプロセスによりばらつくと、ゲートバイアス電圧を発生する回路を直列形態のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズも同じようにばらつくため、プロセスばらつきに応じた最適なバイアス電圧を得ることができる。
【００１５】
さらに、差動入力段の定電流用ＭＯＳＦＥＴには、上記ＭＯＳＦＥＴ列のバイアス電圧とは別個に形成された最適なバイアス電圧を回路の外部から与えるようにする。これにより、参照電圧が広い範囲で変化してもオフセットおよび遅延時間がさらに一定になる双方向入出力バッファに適した入力バッファ回路を得ることができる。
【００１６】
また、上記入力バッファ回路および該入力バッファ回路の入力端子と共通の外部端子に出力端子が接続された出力バッファ回路と該出力バッファ回路により出力される信号の状態に応じて上記入力バッファ回路に供給する参照電圧を切替える参照電圧切り替え回路とを含む双方向入力バッファを備えた半導体集積回路にあっては、クロックの高周波化が可能となり、これによってこの半導体集積回路を使用したシステム全体の動作速度を向上させることができるようになる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。図１は本発明に係る双方向入出力バッファ用の入力バッファ回路の一実施例を示す回路図である。なお、図１において、ＭＯＳＦＥＴを示す記号のゲート部に丸印が付記されているものはｐチャネル形ＭＯＳＦＥＴで、丸印が付記されていないものはｎチャネル形ＭＯＳＦＥＴである。
【００１８】
この実施例の入力バッファ回路は、第１の基準電位点としての電源電圧Ｖｄｄ（例えば１．８Ｖ）と第２の基準電位点としての接地電位Ｖｓｓ（例えば０Ｖ）との間に直列に接続されたｐチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２およびｎチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２からなる第１のＭＯＳＦＥＴ列と、電源電圧ＶｄｄとＶｓｓとの間に直列に接続されたｐチャネルＭＯＳＦＥＴ  ＭＰ３，ＭＰ４およびｎチャネルＭＯＳＦＥＴ  ＭＮ３，ＭＮ４からなる第２のＭＯＳＦＥＴ列と、互いにソース共通接続されたｐチャネルＭＯＳＦＥＴ  ＭＰ６，ＭＰ７およびこれらの共通ソースと電源電圧Ｖｄｄとの間に接続された定電流用ＭＯＳＦＥＴ  ＭＰ５からなる第１の差動入力段と、互いにソース共通接続されたｎチャネルＭＯＳＦＥＴ  ＭＮ６，ＭＮ７およびこれらの共通ソースと電源電圧Ｖｓｓとの間に接続された定電流用ＭＯＳＦＥＴ  ＭＮ５からなる第２の差動入力段とにより構成されている。
【００１９】
そして、上記ＭＯＳＦＥＴ  ＭＰ６はドレインがＭＯＳＦＥＴ  ＭＮ１とＭＮ２の接続ノードに、ＭＯＳＦＥＴ  ＭＰ７はドレインがＭＯＳＦＥＴ  ＭＮ３とＭＮ４の接続ノードに、ＭＯＳＦＥＴ  ＭＮ６はドレインがＭＯＳＦＥＴ  ＭＰ１とＭＰ２の接続ノードに、ＭＯＳＦＥＴ  ＭＮ７はドレインがＭＯＳＦＥＴ  ＭＰ３とＭＰ４の接続ノードにそれぞれ接続され、上記ＭＯＳＦＥＴ  ＭＰ６とＭＮ６のゲートが、参照電圧Ｖｒｅｆが入力される入力端子ＩＮ２に、またＭＯＳＦＥＴ  ＭＰ７とＭＮ７のゲートが入力信号Ｖｉｎが入力される入力端子ＩＮ１にそれぞれ接続されている。
【００２０】
この実施例では、ＭＯＳＦＥＴ  ＭＰ２とＭＮ２の中間接続ノードｎ１にＭＯＳＦＥＴ  ＭＰ１，ＭＰ３，ＭＮ１，ＭＮ３のゲートが接続され、ＭＯＳＦＥＴＭＰ４とＭＮ４の中間接続ノードｎ２に出力端子ＯＵＴが接続されている。また、ＭＯＳＦＥＴ  ＭＰ５，ＭＰ１，ＭＰ３，ＭＮ５，ＭＮ１，ＭＮ３のゲートにＶｄｄ／２（例えば０．９Ｖ）のようなバイアス電圧Ｖｂｉａｓが共通に印加されている。なお、ＭＯＳＦＥＴ  ＭＰｌとＭＰ３、ＭＰ２とＭＰ４、ＭＰ６とＭＰ７、ＭＮｌとＭＮ３、ＭＮ２とＭＮ４、ＭＮ６とＭＮ７はそれぞれサイズが等しくされている。ただし、相補関係にあるＭＯＳＦＥＴ同士、例えばＭＰｌとＭＮｌのサイズ比は問わない。
【００２１】
次に本実施例の入力バッファ回路の動作を説明する。
【００２２】
出力端子ＯＵＴに接続されたノードｎ２のレベルは、このノードに対して流入する電流Ｉｐ４とこのノードから流出する電流Ｉｎ４の大小で決定される。この電流Ｉｐ４はＭＯＳＦＥＴ  ＭＰ３の電流Ｉｐ３からＭＮ７へ引き抜かれる電流Ｉｎ７を差し引いたものである。一方、電流Ｉｎ４はＭＯＳＦＥＴ  ＭＮ３により引き抜かれる電流Ｉｎ３からＭＰ７の電流Ｉｐ７を差し引いたものである。
【００２３】
今仮に、入力信号Ｖｉｎが参照電圧Ｖｒｅｆよりレベルが高い時を考えると、ＭＯＳＦＥＴ  ＭＰ５に流れる電流Ｉｐ５は差動ＭＯＳＦＥＴ  ＭＰ６に、またＭＯＳＦＥＴ  ＭＮ５により引き抜かれる電流ＩＮ５は差動ＭＯＳＦＥＴ  ＭＮ７より流れる。よって、ＭＯＳＦＥＴ  ＭＰ３に流れる電流Ｉｐ３はほとんどＭＮ７に流れ、ノードｎ２に流れ込む電流Ｉｐ４が流れ出す電流Ｉｎ４よりも小さくなり、出力端子ＯＵＴはロウレベルになる。
【００２４】
一方、入力信号Ｖｉｎが参照電圧Ｖｒｅｆよりレベルが低い場合には、電流Ｉｐ５は差動ＭＯＳＦＥＴ  ＭＰ７に、電流Ｉｎ５は差動ＭＯＳＦＥＴ  ＭＮ６より流れる。よってＭＯＳＦＥＴ  ＭＮ３の電流Ｉｎ３はほとんどＭＰ７から供給され、ノードｎ２に流れ込む電流Ｉｐ４が流れ出す電流Ｉｎ４より大きくなり、出力端子ＯＵＴはハイレベルになる。
【００２５】
また、入力信号Ｖｉｎと参照電圧Ｖｒｅｆのレベルが等しくかつＶｄｄ／２に近い場合には、差動入力段に流れる電流は、Ｉｐ６＝Ｉｐ７、Ｉｎ６＝Ｉｎ７となる。しかも、ＭＯＳＦＥＴ  ＭＰｌとＭＰ３及びＭＮｌとＭＮ３はそれぞれカレントミラー接続されているので、Ｉｐ１＝Ｉｐ３、Ｉｎｌ＝Ｉｎ３である。ここでＭＯＳＦＥＴのサイズが最適化されていれば、Ｉｐ６＝Ｉｐ７＝Ｉｎ６＝Ｉｎ７及びＩｐｌ＝Ｉｐ３＝Ｉｎｌ＝Ｉｎ３となり、これより、Ｉｐ２＝Ｉｎ２＝Ｉｐ４＝Ｉｎ４となるので、ノードｎ１及びｎ２の電位はＶｄｄ／２となり、オフセットは生じない。
【００２６】
これに対し、入力信号Ｖｉｎと参照電圧Ｖｒｅｆのレベルが等しいがＶｄｄ／２から大きく外れている場合、差動入力段に流れる電流は、Ｉｐ６とＩｐ７、Ｉｎ６とＩｎ７がそれぞれ異なるために、Ｉｐ２とＩｎ２、Ｉｐ４とＩｎ４に差が生じ、ノードｎ１及びｎ２の電位もＶｄｄ／２からずれてしまう。しかし、この実施例の回路では、Ｉｐ２＝Ｉｎ２となるようノードｎ１のレベルが変化して補正がかかる。例えば、Ｖｉｎ＝Ｖｒｅｆ＜Ｖｄｄ／２の場合はＩｐ６＝Ｉｐ７＞Ｉｎ６＝Ｉｎ７なのでＩｐ２＞Ｉｎ２である。よってノードｎ１のレベルは上昇し、Ｉｐｌ及びＩｐ３が減少し、Ｉｎｌ及びＩｎ３が増加する。その結果、Ｉｐ２及びＩｐ４が小さくなり、Ｉｎ２及びＩｎ４が大きくなって、結局ノードｎ２の電位はほとんどＶｄｄ／２になりオフセットは小さく抑えられる。
【００２７】
ただし、ＭＯＳＦＥＴのサイズが最適化されていない場合、つまり相補関係にあるｐ−ＭＯＳとｎ−ＭＯＳのサイズ比が理想（２：１）からかけ離れている場合は、上記補正が十分にかからずオフセットが増大してしまう。この実施例では、そのような場合には、バイアス電圧Ｖｂｉａｓのレベルを変化させて調整することができる。例えばｐ−ＭＯＳがｎ−ＭＯＳに比べ大きすぎる場合、上記補正が十分にかからない。そのため、入力信号Ｖｉｎのしきい値となる参照電圧ＶｒｅｆのレベルがＶｄｄ／２より低いときはプラス（＋）のオフセット、Ｖｄｄ／２より高い場合はマイナス（−）のオフセットがでる。
【００２８】
この場合にはバイアス電圧Ｖｂｉａｓのレベルを上昇させる。これにより電流Ｉｎ６、Ｉｎ７が増え、Ｉｐ６、Ｉｐ７が減るとともに、ＭＯＳＦＥＴ  ＭＰ２、ＭＰ４のオン抵抗が大きくなり、ＭＮ２、ＭＮ４のオン抵抗が小さくなる。この相乗効果で、参照電圧Ｖｒｅｆのレベルが低い領域での補正がより強く働くようになりオフセット特性が一定になる。図５に、印加するバイアス電圧Ｖｂｉａｓと、入力バッファ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズ比Ｐ／Ｎとの関係を定性的に示す。同図に示すように、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズ比Ｐ／Ｎが大きくなるほど、バイアス電圧Ｖｂｉａｓを高くすれば良い。
【００２９】
なお、上記バイアス電圧Ｖｂｉａｓは、この実施例の入力バッファ回路が形成されたＬＳＩチップに外部端子を設け、この外部端子から与えてもよい。しかし、プロセスばらつきに合わせてＶｂｉａｓを変化させれば、回路のばらつきに対する感度を小さくできるので、ＬＳＩ内部に、例えば図３のＭＯＳＦＥＴ列ＭＰ１−ＭＰ２−ＭＮ２−ＭＮ１と同様な直列形態のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとからなるバイアス電圧発生回路を設けるようにするのが望ましい。
【００３０】
なお、上記実施例では、ｐチャネルＭＯＳＦＥＴ  ＭＰ５，ＭＰ２，ＭＰ４およびｎチャネルＭＯＳＦＥＴ  ＭＮ５，ＭＮ２，ＭＮ４のゲートバイアス電圧を共通にしているが、ｐチャネルＭＯＳＦＥＴ  ＭＰ５，ＭＰ２，ＭＰ４のゲートバイアス電圧とｎチャネルＭＯＳＦＥＴ  ＭＮ５，ＭＮ２，ＭＮ４のゲートバイアス電圧を別々にそれぞれ最適なレベルに設定するようにしてもよい。また、差動入力段の定電流ＭＯＳＦＥＴ  ＭＰ５，ＭＮ５のゲートバイアス電圧と、ＭＯＳＦＥＴ  ＭＰ２，ＭＰ４ＭＮ２，ＭＮ４のゲートバイアス電圧を別々に供給するように構成することも可能である。
【００３１】
図４には、本発明に係る入力バッファ回路の第２の実施例を示す。
【００３２】
この実施例は、図３の実施例の入力バッファ回路にラッチ機能を設けたものである。具体的には、ＭＯＳＦＥＴ  ＭＮ２，ＭＮ１と並列に直列形態のＭＯＳＦＥＴ  ＭＮ８，ＭＮ１０を、またＭＯＳＦＥＴ  ＭＮ４，ＭＮ３と並列に直列形態のＭＯＳＦＥＴ  ＭＮ９，ＭＮ１１をそれぞれ設け、このうちＭＯＳＦＥＴ  ＭＮ８とＭＮ９のゲートとドレインを交差結合してフリップフロップ回路を構成させ、ＭＯＳＦＥＴ  ＭＮ１０，ＭＮ１１のゲート端子にラッチタイミングを与えるクロック信号ＣＬＫを印加してＭＮ８，ＭＮ９によるラッチ動作とホールド動作を制御するようにしている。
【００３３】
さらにこの実施例では、上記クロックＣＬＫおよびそれをインバータＩＮＶ１で反転した信号によって制御されるＣＭＯＳトランスミッションゲートＴＧを介してバイアス電圧ＶｂｉａｓをＭＯＳＦＥＴ  ＭＮ２およびＭＮ４のゲートに供給したり遮断したりできるように構成されているとともに、クロックＣＬＫにより制御され伝送ゲートＴＧが遮断状態のときにＭＯＳＦＥＴ  ＭＮ２およびＭＮ４のゲートに電源電圧Ｖｓｓを印加するスイッチＭＯＳＦＥＴ  ＭＮ１３が設けられている。
【００３４】
この実施例の回路は、クロックＣＬＫがロウレベルのときはＭＯＳＦＥＴ  ＭＮ１０，ＭＮ１１およびＭＮ１３がオフ状態とされるとともに、伝送ゲートＴＧがオン状態とされてバイアス電圧ＶｂｉａｓがＭＯＳＦＥＴ  ＭＮ２，ＭＮ４に供給されるため、図３の回路と同様に動作し、入力信号Ｖｉｎに応じた電位を出力端子ＯＵＴより出力する。
【００３５】
一方、クロックＣＬＫがロウレベルからハイレベルに変化すると、ＭＯＳＦＥＴ  ＭＮ１０，ＭＮ１１およびＭＮ１３がオフからオン状態に移行されるとともに、伝送ゲートＴＧがオフ状態とされて、ＭＯＳＦＥＴ  ＭＮ２，ＭＮ４へのバイアス電圧Ｖｂｉａｓの供給が遮断される。そのため、ＭＯＳＦＥＴ  ＭＮ８，ＭＮ９によって直前のノードｎ２の状態を保持する。そして、クロックＣＬＫがハイレベルの間に入力信号Ｖｉｎが反転しても、そのときＭＯＳＦＥＴ  ＭＮ２，ＭＮ４，ＭＮ５がオフしているため、ＭＯＳＦＥＴ  ＭＮ８，ＭＮ９によって保持されている状態に影響はなく、レベルを保持し続ける。つまりデータホールド状態となる。
【００３６】
この実施例の入力バッファ回路によれば、図３の実施例の入力バッファ回路の特性を損なうことなく、ラッチ機能を持たせることができる。また、図１に示すように、入力バッファ回路１２の次段にフリップフロップ３０を設ける必要があるような場合に本実施例を適用すれば、図１の回路形式に比べて信号の遅延時間を入力バッファ回路の分だけ短くすることができるという効果がある。
【００３７】
図６は、図３の実施例の入力バッファ回路の応用例が示されている。図６おいて、符号１２が付されている回路は図４に示されているラッチ機能付きの入力バッファ回路である。図５の応用回路においては、図４の実施例の入力バッファ回路１２の次段に入力バッファ回路１２とは逆相のクロックでラッチ動作を行うラッチ回路３１を接続して、マスタ・スレーブ構成のラッチ回路としたものである。この応用例によれば、実施例の入力バッファ回路１２の次段にラッチ回路を１つ接続するだけでマスタ・スレーブ構成のラッチ回路を実現することができる。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとで構成された入力バッファ回路について説明したが、ｐチャネルＭＯＳＦＥＴもしくはｎチャネルＭＯＳＦＥＴのみで構成することも可能である。
【００３９】
以上の説明では主として本発明者によってなされた発明を、最も有効な応用例として双方向Ｉ／Ｏバッファにおける入力バッファ回路に適用した場合について説明したが、この発明は双方向バッファに限定されるものでなく、入力バッファ回路と出力バッファ回路とが別々の外部端子に接続されている半導体集積回路における入力バッファ回路としても利用することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４１】
すなわち、本発明に従うと、入力信号に対するしきい値を切り替えるように構成された入力バッファ回路であって、しきい値の切り替えによってオフセットおよび遅延時間が変化せず、しかもどのような半導体集積回路にも使用できる汎用性の高い入力バッファ回路を実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な双方向入出力バッファ回路と２つの半導体集積回路間の伝送線による接続を示す構成図である。
【図２】双方向入出力バッファ回路に適した従来の入力バッファ回路の一例を示す回路図である。
【図３】双方向入出力バッファ回路に適した本発明に係る入力バッファ回路の一実施例を示す回路図である。
【図４】本発明に係る入力バッファ回路の他の実施例を示す回路図である。
【図５】実施例の入力バッファ回路に外部から供給するバイアス電圧Ｖｂｉａｓと入力バッファ回路を構成するｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズ比Ｐ／Ｎとの関係を示すグラフである。
【図６】本発明の第２の実施例の入力バッファ回路の応用例を示す論理構成図である。
【符号の説明】
１０    双方向入出力バッファ回路
１１    出力バッファ回路
１２    入力バッファ回路
１３    入出力端子（外部端子）
１４    参照電圧切替え回路
２０    伝送線
【図１】
0003980776.tif 000002
【図２】
0003980776.tif 000003
【図３】
0003980776.tif 000004
【図４】
0003980776.tif 000005
【図５】
0003980776.tif 000006
【図６】
0003980776.tif 000007