(57)【特許請求の範囲】
【請求項１】
符号間干渉が存在する伝送路に適用され、相関電力に基づいて復調器が動作するためのビットタイミングを推定するビットタイミング同期装置において、
あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出する最大値検出手段と、
前記最大値検出手段で最大値を検出したタイミングを仮ビットタイミングとし、前記あらかじめ決められた時間範囲内、かつ、前記仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを、復調器が動作するためのビットタイミングとして推定するビットタイミング推定手段と、
を備えたことを特徴とするビットタイミング同期装置。
【請求項２】
前記最大値検出手段の前段で前記相関電力の雑音を除去する雑音除去手段をさらに有したことを特徴とする請求項１に記載のビットタイミング同期装置。
【請求項３】
前記ビットタイミング推定手段は、前記あらかじめ決められた時間範囲内で、前記仮ビットタイミングを基点として時間方向を遡って、前記任意に与えられる電力値以上の相関電力値のビットタイミングを検出することを特徴とする請求項１または２に記載のビットタイミング同期装置。
【請求項４】
前記任意に与えられる電力値は、前記最大値検出手段で検出した最大値以下の値であることを特徴とする請求項１、２または３に記載のビットタイミング同期装置。
【請求項５】
前記最大値検出手段の前段で、各時刻毎に出力される前記相関電力とある特定のしきい値とを比較し、そのしきい値以上となるタイミングを検出することにより、受信信号に含まれるフレームの同期をとるフレームタイミング検出手段をさらに有したことを特徴とする請求項１に記載のビットタイミング同期装置。
【請求項６】
前記フレームタイミング検出手段の前段で、前記相関電力の雑音を除去する雑音除去手段をさらに有したことを特徴とする請求項５に記載のビットタイミング同期装置。
【請求項７】
前記ビットタイミング推定手段は、前記あらかじめ決められた時間範囲内で、前記仮ビットタイミングを基点として時間方向を遡って、前記任意に与えられる電力値以上の相関電力値のビットタイミングを検出することを特徴とする請求項５または６に記載のビットタイミング同期装置。
【請求項８】
前記ビットタイミング推定手段には、前記仮ビットタイミングを基点として時間方向を遡る区間が比較的少ないことを考慮し、前記相関電力の雑音を除去する前の相関電力を入力することを特徴とする請求項６または７に記載のビットタイミング同期装置。
【請求項９】
前記任意に与えられる電力値は、前記最大値検出手段で検出した最大値以下の値であることを特徴とする請求項５〜８のいずれか一つに記載のビットタイミング同期装置。
【請求項１０】
前記ビットタイミング推定手段の後段に、あらかじめ決めておいた時間範囲内で、前記推定されたビットタイミングを基点として時間方向に、前記任意に与えられる電力値以上の相関電力値のタイミングがあるかどうかを検出し、前記範囲内で最も遅い遅延波のタイミングを推定する遅延波タイミング推定手段をさらに有したことを特徴とする請求項１〜９のいずれか一つに記載のビットタイミング同期装置。
【請求項１１】
少なくとも前記最大値検出手段およびビットタイミング推定手段を備える前記ビットタイミング同期装置を複数用い、
さらに、各ビットタイミング同期装置の前段に個別に配置され、予め与えられるある特定の位相を回転させて出力する複数の位相回転手段を用いて、
周波数誤差に対する許容範囲を拡大することを特徴とする請求項１〜１０のいずれか一つに記載のビットタイミング同期装置。
【請求項１２】
受信信号との相互相関を求めるために予め設定される既知系列が基本パターンを繰り返す系列の場合、その基本パターンを既知系列とし、前記受信信号と前記基本パターンとから相関電力を求め、
前記最大値検出手段は、前記相関電力から最大値を検出することを特徴とする請求項１〜１１のいずれか一つに記載のビットタイミング同期装置。
【請求項１３】
さらに、前記基本パターンに応じて、相関の同相合成を行う区間を縮小することにより、位相変動に耐性を持たせることを特徴とする請求項１２に記載のビットタイミング同期装置。
【請求項１４】
前記ビットタイミング推定手段にて推定される複数フレームのビットタイミングを、時間的に平均化するビットタイミング平均化手段をさらに有したことを特徴とする請求項１〜１３のいずれか一つに記載のビットタイミング同期装置。
【請求項１５】
符号間干渉が存在する伝送路に適用され、相関電力に基づいて復調器が動作するためのビットタイミングを推定するビットタイミング同期装置において、
受信信号と既知系列との相互相関を求める相関器と、
前記相関器で求めた相互相関の電力を求める電力算出回路と、
あらかじめ決められた時間範囲に渡って前記電力算出回路で求めた電力の最大値とそのときのタイミングとを検出する最大値検出回路と、
前記あらかじめ決められた時間範囲内で、前記最大値検出回路が検出したタイミングから時間方向を逆行して相関電力を順次出力する時間順序逆転回路と、
前記最大値検出回路で検出した最大値からしきい値を求め、そのしきい値と前記時間順序逆転回路から順次出力される相関電力とを比較し、当該相関電力がしきい値を超え、かつ、前記あらかじめ決められた時間範囲内で最も古いタイミングを、復調器が動作するためのビットタイミングとして検出するスレッショルド検出回路と、
を備えることを特徴とするビットタイミング同期装置。
【請求項１６】
前記電力算出回路出力と前記最大値検出回路入力および前記時間順序逆転回路入力との間に接続され、前記電力算出回路で求めた電力の移動平均を求める平均化回路をさらに有したことを特徴とする請求項１５に記載のビットタイミング同期装置。
【請求項１７】
符号間干渉が存在する伝送路に適用され、相関電力に基づいて復調器が動作するためのビットタイミングを推定するビットタイミング同期方法において、
あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出する第１工程と、
前記第１工程で最大値を検出したタイミングを仮ビットタイミングとし、前記あらかじめ決められた時間範囲内、かつ、前記仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを、復調器が動作するためのビットタイミングとして推定する第２工程と、
を含んだことを特徴とするビットタイミング同期方法。
【請求項１８】
前記第１工程の前段で前記相関電力の雑音を除去する第３工程をさらに含んだことを特徴とする請求項１７に記載のビットタイミング同期方法。
【請求項１９】
前記第１工程の前段で、各時刻毎に出力される前記相関電力とある特定のしきい値とを比較し、そのしきい値以上となるタイミングを検出することにより、受信信号に含まれるフレームの同期をとる第４工程をさらに含んだことを特徴とする請求項１７に記載のビットタイミング同期方法。
【請求項２０】
前記第１工程の前段で前記相関電力の雑音を除去する第３工程をさらに含んだことを特徴とする請求項１９に記載のビットタイミング同期方法。
【請求項２１】
前記第２工程の後段に、あらかじめ決めておいた時間範囲内で、前記推定されたビットタイミングを基点として時間方向に、前記任意に与えられる電力値以上の相関電力値のタイミングがあるかどうかを検出し、前記範囲内で最も遅い遅延波のタイミングを推定する第５工程をさらに含んだことを特徴とする請求項１７または１８に記載のビットタイミング同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、自動車電話等の無線通信システムに適用されるビットタイミング同期装置およびその方法に関するものであり、詳細には、デジタルデータ伝送において遅延分散の大きな伝送路でビットタイミングを得るためのビットタイミング同期装置およびその方法に関するものである。
【０００２】
【従来の技術】
図１６は、従来のビットタイミング同期装置を示すブロック図である。従来のビットタイミング同期装置は、図１６に示したように、相関器３、電力算出回路４、最大値検出回路５、および、平均化回路８を備えている。
【０００３】
相関器３は、受信信号入力端子１に接続され、受信信号と既知系列との相関値を求める。電力算出回路４は、相関器３の出力に接続され、相関値の電力を求める。平均化回路８は、電力算出回路４の出力に接続され、相関値の電力に基づいて移動平均を求める。最大値検出回路５は、平均化回路８の出力およびビットタイミング出力端子２に接続され、移動平均から相関値の電力の最大点を求める。
【０００４】
つぎに動作について説明する。図１７は、従来におけるビットタイミング同期装置の一動作を説明するための図である。図１７において、横軸は、一例としてｔ０〜ｔ９までの時刻を示し、縦軸は、相関電力を示す。図１６に示したビットタイミング同期装置では、相関器３により受信信号と既知系列との相関値が計算され、その後、電力算出回路４にて相関値の電力が算出される。
【０００５】
図１７の例では、マルチパスによる遅延分散が１ビットとなり、最適ビットタイミングが時刻ｔ３である。たとえば、１ビットまでの遅延を処理できる適応等化器である最尤系列推定（ＭＬＳＥ）を適用してみる（ＭＬＳＥに関しては、G. D. Forney, Jr. : "Maximum-likelihood sequence estimation of digital sequences in the presence of intersymbol interference", IEEE Trans. Inform. Theory, vol. IT-18, 3, pp. 363-378, May 1972 を参照）。このとき、相関電力の最大値をビットタイミングとした場合、従来のビットタイミング同期装置では、電力レベルの大きい遅延波をビットタイミングとしてしまう、という問題がある。なお、ここでいうビットタイミングとはシンボルをサンプルするためのタイミングを示すものである。
【０００６】
この問題を解決するために、平均化回路８にて２ビット幅の移動平均をとってみる。図１８には、平均化回路８による移動平均後の出力が示されており、たとえば、図１８のｔ２の値は図１７のｔ２＋ｔ３の値に対応し、図１８のｔ３の値は図１７のｔ３＋ｔ４の値に対応し、図１８のｔ４の値は図１７のｔ４＋ｔ５の値に対応する。ここでは、図１８における最大値が時刻ｔ３のときとなる。なお、移動平均においては、直接波（図１７の時刻ｔ３）と遅延波（図１７の時刻ｔ４）の大小関係が変化してもその特性（最大値が時刻ｔ３となる）は変わらない。
【０００７】
一方、遅延波の遅延時間が大きくなった場合、ＭＬＳＥは、その回路規模が現実的でなくなるため、ＭＬＳＥの簡単化手法である判定帰還系列推定（ＤＦＳＥ）などが用いられる（ＤＦＳＥに関しては、A. Duel-Hallen and C. Heegard : "Delayed decision-feedback sequence estimation", IEEE Trans. Commun., vol. COM-37, 5, pp. 428-436, May 1989 を参照  ）。しかしながら、ＤＦＳＥを用いた場合は、ＭＬＳＥとは異なり、ビットタイミング近傍の信号しか利用できない、という問題がある。
【０００８】
具体的にいうと、たとえば、３ビット遅延まで処理可能なＤＦＳＥを利用した場合、移動平均の量を４ビットとしてみる。図１９には、移動平均の量が４ビットの場合における具体例が示されている。ここでは、図１９に示すとおり、所定のタイミングで移動平均が出力され、ビットタイミングとしては、時刻ｔ１、ｔ２およびｔ３の可能性がある。このとき、たとえば、ビットタイミングとして時刻ｔ３を選択した場合、ＤＦＳＥはビットタイミング近傍の信号を利用できるので、すなわち、図１７のｔ３近傍の信号を利用できるので、良好な特性を得ることができる。一方、ビットタイミングとして時刻ｔ２およびｔ１を選択した場合、ＤＦＳＥはｔ３近傍の信号を利用できないので、特性が劣化することになる。
【０００９】
このように、従来のビットタイミング同期装置では、移動平均の幅を大きくとりすぎた場合に、特性劣化が発生する。
【００１０】
また、図２０のように、５ビットの遅延波が存在する場合に、たとえば、移動平均の幅を４ビットとしてみる。図２１は、この場合における移動平均の出力を示す図である。図２１に示すとおり、移動平均が最大となるタイミングが時刻ｔ５、ｔ６、ｔ７およびｔ８であり、ここでは、最適なビットタイミングであるはずの時刻ｔ３は選択されないことになる。
【００１１】
【発明が解決しようとする課題】
上記のように従来のビットタイミング同期装置では、適応等化器がＭＬＳＥの場合においては良好なビットタイミングを供給することができる。しかしながら、準最適なＤＦＳＥを用いた場合には、以下の問題点がある。
（１）移動平均により推定するビットタイミングに不確定性（図１９）が生じ、本来望ましいタイミングを選択することができない場合がある。
（２）移動平均の幅を短くすると、遅延波の信号電力が大きい場合に、遅延波のタイミングに同期してしまう場合がある。
以上の理由により、従来のビットタイミング同期装置では良好なビットタイミングを供給することができない、という問題点があった。
【００１２】
この発明は、上記に鑑みてなされたものであって、遅延分散の大きな伝送路において、精度のよいビットタイミングを実現することが可能なビットタイミング同期装置およびその方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明にかかるビットタイミング同期装置にあっては、符号間干渉が存在する伝送路に適用され、さらに、あらかじめ決められた時間範囲内で求めた相関電力（後述する実施の形態の相関器３、電力算出回路４に相当）から最大値を検出する最大値検出手段（最大値検出回路５に相当）と、前記最大値検出手段で最大値を検出したタイミングを仮ビットタイミングとし、前記あらかじめ決められた時間範囲内、かつ、前記仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを復調器が動作するためのビットタイミングとして推定するビットタイミング推定手段（時間順序逆転回路６、スレッショルド検出回路７に相当）と、を備えたことを特徴とする。
【００１４】
この発明によれば、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出し、その最大値を検出したタイミングを仮ビットタイミングとし、あらかじめ決められた時間範囲内、かつ、仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを復調器が動作するためのビットタイミングとして推定する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても精度のよいビットタイミングを実現することが可能となる。
【００１５】
つぎの発明にかかるビットタイミング同期装置にあっては、前記最大値検出手段の前段で前記相関電力の雑音を除去する雑音除去手段（後述する実施の形態の平均化回路８に相当）をさらに有したことを特徴とする。
【００１６】
この発明によれば、最大値検出の前段で相関電力の雑音を除去する。これにより、雑音による影響を抑圧することが可能となる。
【００１７】
つぎの発明にかかるビットタイミング同期装置において、前記ビットタイミング推定手段は、前記あらかじめ決められた時間範囲内で前記仮ビットタイミングを基点として時間方向を遡って前記任意に与えられる電力値以上の相関電力値のビットタイミングを検出することを特徴とする。
【００１８】
この発明によれば、あらかじめ決められた時間範囲内で仮ビットタイミングを基点として時間方向を遡って任意に与えられる電力値以上の相関電力値のビットタイミングを検出する。これにより、直接波、遅延波の順に得られる相関電力において遅延波が直接波よりも大きな電力値をとる場合に対処でき、遅延波に対する誤同期を防止して、直接波に対する同期を的確に確立することが可能となる。
【００１９】
つぎの発明にかかるビットタイミング同期装置において、前記任意に与えられる電力値は、前記最大値検出手段で検出した最大値以下の値であることを特徴とする。
【００２０】
この発明によれば、任意に与えられる電力値を、最大値の定数倍、たとえば１／Ｎを超える値とする。これにより、雑音レベルの信号を排除することが可能となる。
【００２１】
つぎの発明にかかるビットタイミング同期装置にあっては、前記最大値検出手段の前段で、各時刻毎に出力される前記相関電力とある特定のしきい値とを比較し、そのしきい値以上となるタイミングを検出することにより、受信信号に含まれるフレームの同期をとるフレームタイミング検出手段（後述する実施の形態のスレッショルド検出回路９に相当）をさらに有したことを特徴とする。
【００２２】
この発明によれば、最大値検出の前段に、タイミング検出を行なう時間範囲を限定せず、適切なしきい値を設定したフレームタイミング検出手段を設け、連続して送信される受信信号からそのフレームタイミングを検出する。これにより、ビットタイミングと同時にフレームタイミングが取得可能となる。
【００２３】
つぎの発明にかかるビットタイミング同期装置にあっては、前記フレームタイミング検出手段の前段で、前記相関電力の雑音を除去する雑音除去手段（後述する実施の形態の平均化回路８に相当）をさらに有したことを特徴とする。
【００２４】
この発明によれば、フレームタイミング検出の前段で相関電力の雑音を除去する。これにより、雑音による影響をより精度よく抑圧可能となる。
【００２５】
つぎの発明にかかるビットタイミング同期装置において、前記ビットタイミング推定手段は、前記あらかじめ決められた時間範囲内で、前記仮ビットタイミングを基点として時間方向を遡って、前記任意に与えられる電力値以上の相関電力値のビットタイミングを検出することを特徴とする。
【００２６】
この発明によれば、あらかじめ決められた時間範囲内で仮ビットタイミングを基点として時間方向を遡って、任意に与えられる電力値以上の相関電力値のビットタイミングを検出する。これにより、直接波、遅延波の順に得られる相関電力において遅延波が直接波よりも大きな電力値をとる場合に対処でき、遅延波に対する誤同期を防止して、直接波に対する同期をより的確に確立することが可能となる。
【００２７】
つぎの発明にかかるビットタイミング同期装置において、前記ビットタイミング推定手段には、前記仮ビットタイミングを基点として時間方向を遡る区間が比較的少ないことを考慮し、前記相関電力の雑音を除去する前の相関電力を入力することを特徴とする。
【００２８】
この発明によれば、ビットタイミング推定手段の入力には、平均化を行っていない相関電力を用いている。これにより、タイミングの不確定性を含まない高精度なビットタイミングが得られる。
【００２９】
つぎの発明にかかるビットタイミング同期装置において、前記任意に与えられる電力値は、前記最大値検出手段で検出した最大値以下の値であることを特徴とする。
【００３０】
この発明によれば、任意に与えられる電力値を、最大値の定数倍、たとえば１／Ｎを超える値とする。これにより、雑音レベルの信号をより精度よく排除することが可能となる。
【００３１】
つぎの発明にかかるビットタイミング同期装置にあっては、前記ビットタイミング推定手段の後段に、あらかじめ決めておいた時間範囲内で、前記推定されたビットタイミングを基点として時間方向に、前記任意に与えられる電力値以上の相関電力値のタイミングがあるかどうかを検出し、前記範囲内で最も遅い遅延波のタイミングを推定する遅延波タイミング推定手段（後述する実施の形態の時間順序正転回路１０、スレッショルド検出回路１１に相当）をさらに有したことを特徴とする。
【００３２】
この発明によれば、最大値検出手段にて仮ビットタイミングを選択し、その後、ビットタイミング推定手段にて正式なビットタイミングを出力する。そして、遅延波タイミング推定手段では、時間方向の相関電力としきい値とを順次比較し、しきい値を超えた最も遅いタイミングを、遅延波タイミングとして出力する。これにより、ビット（先行波）タイミングと同時に、遅延波のタイミングも得られることから、先行波と遅延波の時間差が容易に推定可能となる。
【００３３】
つぎの発明にかかるビットタイミング同期装置にあっては、少なくとも前記最大値検出手段およびビットタイミング推定手段を備える前記ビットタイミング同期装置を複数用い、さらに、各ビットタイミング同期装置の前段に個別に配置され、予め与えられるある特定の位相を回転させて出力する複数の位相回転手段を用いて、周波数誤差に対する許容範囲を拡大することを特徴とする。
【００３４】
この発明によれば、受信信号に許容範囲外の周波数偏差が含まれる場合においても、周波数誤差に対する許容範囲を拡大することが可能となるため、それに伴って、正しいビットタイミングの検出が可能となる。
【００３５】
つぎの発明にかかるビットタイミング同期装置にあっては、受信信号との相互相関を求めるために予め設定される既知系列が基本パターンを繰り返す系列の場合、その基本パターンを既知系列とし、前記受信信号と前記基本パターンとから相関電力を求め、前記最大値検出手段は、前記相関電力から最大値を検出することを特徴とする。
【００３６】
この発明によれば、それぞれの時刻における基本パターンに対する相関値を取得し、その相関値を、例えば、シフトレジスタに入力する。そして、現在の相関値と前記シフトレジスタの出力値との和を計算することにより、相関値を求める。これにより、同一の相関を繰り返し計算する必要がなくなり、相関に関する演算量を大幅に削減できる。
【００３７】
つぎの発明にかかるビットタイミング同期装置にあっては、さらに、前記基本パターンに応じて、相関の同相合成を行う区間を縮小することにより、位相変動に耐性を持たせることを特徴とする。
【００３８】
この発明によれば、基本パターンを用いて受信信号との相関を求めることにより、基本パターン分の相関値を取得する。そして、これらの相関値を、例えば、それぞれ２乗することにより、基本パターン毎の相関電力を算出し、最後にその和を計算する。これにより、出力される相関電力が位相情報の消失した電力の合成値となり、位相変動が許容される。すなわち、周波数偏差の許容範囲を拡大することが可能となる。
【００３９】
つぎの発明にかかるビットタイミング同期装置にあっては、前記ビットタイミング推定手段にて推定される複数フレームのビットタイミングを、時間的に平均化するビットタイミング平均化手段（後述する実施の形態のビットタイミング平均化装置３１に相当）をさらに有したことを特徴とする。
【００４０】
この発明によれば、ビットタイミング平均化手段にて、フレーム毎のビットタイミング出力を順次加算し、そして、この加算結果があるしきい値をこえたタイミングをビットタイミングとして出力する。これにより、ビットタイミング出力の平均化が実現可能となり、最適なビットタイミングを得ることができる。
【００４１】
つぎの発明にかかるビットタイミング同期装置にあっては、符号間干渉が存在する伝送路に適用され、さらに、受信信号と既知系列との相互相関を求める相関器と、前記相関器で求めた相互相関の電力を求める電力算出回路と、あらかじめ決められた時間範囲に渡って前記電力算出回路で求めた電力の最大値とそのときのタイミングとを検出する最大値検出回路と、前記あらかじめ決められた時間範囲内で、前記最大値検出回路が検出したタイミングから時間方向を逆行して相関電力を順次出力する時間順序逆転回路と、前記最大値検出回路で検出した最大値からしきい値を求め、そのしきい値と前記時間順序逆転回路から順次出力される相関電力とを比較し、当該相関電力がしきい値を超え、かつ、前記あらかじめ決められた時間範囲内で最も古いタイミングを復調器が動作するためのビットタイミングとして検出するスレッショルド検出回路と、を備えることを特徴とする。
【００４２】
この発明によれば、まず、最大値検出回路にてあらかじめ決められた時間範囲に渡って相関器および電力算出回路で求めた電力の最大値とそのときのタイミングとを検出する。つぎに、時間順序逆転回路にて、あらかじめ決められた時間範囲内で、最大値検出回路が検出したタイミングから時間方向を逆行して相関電力を順次出力する。そして、スレッショルド検出回路にて、最大値検出回路で検出した最大値からしきい値を求め、そのしきい値と時間順序逆転回路から順次出力される相関電力とを比較し、当該相関電力がしきい値を超え、かつ、あらかじめ決められた時間範囲内で最も古いタイミングを、復調器が動作するためのビットタイミングとして検出する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても精度のよいビットタイミングを実現することが可能となる。
【００４３】
つぎの発明にかかるビットタイミング同期装置にあっては、前記電力算出回路出力と前記最大値検出回路入力および前記時間順序逆転回路入力との間に接続され、前記電力算出回路で求めた電力の移動平均を求める平均化回路をさらに有したことを特徴とする。
【００４４】
この発明によれば、平均化回路を追加して、電力算出回路で求めた電力の移動平均を求める。これにより、最大値検出の前段で相関電力の雑音が除去され、雑音による影響を抑圧することが可能となる。
【００４５】
つぎの発明にかかるビットタイミング同期方法にあっては、符号間干渉が存在する伝送路に適用され、さらに、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出する第１工程と、前記第１工程で最大値を検出したタイミングを仮ビットタイミングとし、前記あらかじめ決められた時間範囲内、かつ、前記仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを復調器が動作するためのビットタイミングとして推定する第２工程と、を含んだことを特徴とする。
【００４６】
この発明によれば、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出し、その最大値を検出したタイミングを仮ビットタイミングとし、あらかじめ決められた時間範囲内、かつ、仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを、復調器が動作するためのビットタイミングとして推定する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても精度のよいビットタイミングを実現することが可能となる。
【００４７】
つぎの発明にかかるビットタイミング同期方法にあっては、前記第１工程の前段で前記相関電力の雑音を除去する第３工程をさらに含んだことを特徴とする。
【００４８】
この発明によれば、最大値検出の前段で相関電力の雑音を除去する。これにより、雑音による影響を抑圧することが可能となる。
【００４９】
つぎの発明にかかるビットタイミング同期方法にあっては、前記第１工程の前段で、各時刻毎に出力される前記相関電力とある特定のしきい値とを比較し、そのしきい値以上となるタイミングを検出することにより、受信信号に含まれるフレームの同期をとる第４工程をさらに含んだことを特徴とする。
【００５０】
この発明によれば、最大値検出の前段で、第４工程を実施することにより、連続して送信される受信信号からそのフレームタイミングを検出する。これにより、ビットタイミングと同時にフレームタイミングが取得可能となる。
【００５１】
つぎの発明にかかるビットタイミング同期方法にあっては、前記第１工程の前段で前記相関電力の雑音を除去する第３工程をさらに含んだことを特徴とする。
【００５２】
この発明によれば、第３工程、すなわち、フレームタイミング検出の前段で、相関電力の雑音を除去する。これにより、雑音による影響をさらに精度よく抑圧可能となる。
【００５３】
つぎの発明にかかるビットタイミング同期方法にあっては、前記第２工程の後段に、あらかじめ決めておいた時間範囲内で、前記推定されたビットタイミングを基点として時間方向に、前記任意に与えられる電力値以上の相関電力値のタイミングがあるかどうかを検出し、前記範囲内で最も遅い遅延波のタイミングを推定する第５工程をさらに含んだことを特徴とする。
【００５４】
この発明によれば、第１工程にて仮ビットタイミングを選択し、その後、第２工程にて正式なビットタイミングを出力する。そして、第５工程では、時間方向の相関電力としきい値とを順次比較し、しきい値を超えた最も遅いタイミングを、遅延波タイミングとして出力する。これにより、ビット（先行波）タイミングと同時に、遅延波のタイミングも得られることから、先行波と遅延波の時間差が容易に推定可能となる。
【００５５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる好適なビットタイミング同期装置およびその方法の実施の形態を詳細に説明する。
【００５６】
実施の形態１．
まず、構成について説明する。図１は、本発明の実施の形態１によるビットタイミング同期装置の一構成例を示すブロック図である。本実施の形態１のビットタイミング同期装置は、たとえば図１に示したように、相関器３、電力算出回路４、最大値検出回路５、時間順序逆転回路６、および、スレッショルド検出回路７を備えている。なお、相関器３、電力算出回路４および最大値検出回路５の個々の構成内容については、前述した従来構成と同様のため、同一の符号を付して説明を省略する。また、相関器３、電力算出回路４および最大値検出回路５の処理も、前述した従来例と同様である。
【００５７】
時間順序逆転回路６は、ある時刻を基点に時間方向を遡って所定のタイミングにおける相関電力を出力する。スレッショルド検出回路７は、入力される相関電力と所定のしきい値とを比較することによりビットタイミングを検出し、そのビットタイミングに対応する信号をビットタイミング出力端子２より出力する。なお、ここで使用するしきい値は最大相関電力値の１／Ｎ（Ｎは自然数）に設定され、固定値か、または伝送路の状態により任意に変更可能とする。
【００５８】
つぎに、図２０の相関電力パターンと同一のパターンをもつ図２のパターンを例にとって全体の動作を説明する。図２の例では、マルチパスによる遅延分散が５ビットとなり、最適ビットタイミングが時刻３である。まず、相関器３により受信信号と既知系列との相関値が計算され、電力算出回路４では、その相関値の電力が算出される。なお、等化器としては、５ビットまで処理できるＤＦＳＥを用いるものとする。
【００５９】
つづいて、最大値検出回路５により、仮ビットタイミングとして時刻ｔ８が選択される。このとき、時間順序逆転回路６では、時刻ｔ８から時刻ｔ０まで時間を遡って相関電力を出力する。この時間順序逆転回路６の後段に接続されるスレッショルド検出回路７では、時間を逆転して入力される相関電力と前記所定のしきい値とを比較する。
【００６０】
そして、その相関電力があらかじめ用意されたしきい値より大きい場合、仮ビットタイミングが比較対象の時刻に更新される。すなわち、適応等化器に影響を与える信号がないかの探索が行われ、時刻ｔ８よりも前の時刻で先行波があれば、その時刻が仮ビットタイミングとなる。
【００６１】
このようにして、比較処理が繰り返され、最後の時刻ｔ０の時点で、仮ビットタイミングと考えられているものが、復調器におけるビットタイミングとして出力される。なお、図２において、しきい値を、たとえば、最大相関電力値の１／４とした場合には、時刻ｔ３が最終的に求められたビットタイミングとして出力されることになる。また、ここでは、しきい値を最大相関電力値の１／４としたが、これに限らず、雑音などを考慮して他の値としてもよい。
【００６２】
従って、図２の例では、時刻ｔ０〜ｔ９の時間範囲内で、厳密には時刻ｔ０〜ｔ８の時間範囲内で、時間的に最も古いタイミング、すなわち、時刻ｔ３を、復調器におけるビットタイミングとして決定することになる。そのため、本実施の形態では、直接波電力（時刻ｔ３）が遅延波電力（時刻ｔ８）より小さい場合においても、先行波のタイミングを、復調器におけるビットタイミングとして精度良く推定できる。
【００６３】
以上説明したように、本実施の形態１によれば、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出し、その最大値を検出したタイミングを仮ビットタイミングとし、あらかじめ決められた時間範囲内、かつ、仮ビットタイミング以前で、任意に与えられる電力値（しきい値）以上の相関電力値のビットタイミングを、復調器が動作するためのビットタイミングとして推定する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波のタイミングから復調器が動作するためのビットタイミングを精度よく推定することができるので、遅延分散の大きな伝送路においても、精度のよいビットタイミングを実現することが可能となる。
【００６４】
また、あらかじめ決められた時間範囲内で、仮ビットタイミングを基点として時間方向を遡って、任意に与えられる電力値以上の相関電力値のビットタイミングを検出するようにしたので、直接波、遅延波の順に得られる相関電力において、遅延波が直接波よりも大きな値をとる場合に対処できる。これにより、遅延波に対する誤同期を防止して、的確に直接波（先行波）に対する同期を実現することが可能となる。
【００６５】
また、任意に与えられる電力値を、最大値の１／Ｎを超える値としたので、雑音レベルの信号を排除することができる。
【００６６】
実施の形態２．
さて、前述した実施の形態１では、平均化を用いずにビットタイミングを推定する構成であったが、本発明はこれに限定されず、以下に説明する実施の形態２のように、平均化を含めてビットタイミングを推定するようにしてもよい。
【００６７】
まず、構成について説明する。図３は、本発明の実施の形態２によるビットタイミング同期装置の一構成例を示すブロック図である。本実施の形態２のビットタイミング同期装置は、たとえば、図１に示したように、相関器３、電力算出回路４、最大値検出回路５、時間順序逆転回路６、スレッショルド検出回路７、および、平均化回路８を備えている。
【００６８】
なお、相関器３、電力算出回路４、最大値検出回路５および平均化回路８の個々の構成内容については、前述した従来構成と同様のため、同一の符号を付して説明を省略する。また、相関器３、電力算出回路４、最大値検出回路５および平均化回路８の処理も、前述した従来例と同様である。また、本実施の形態における全体構成としては、平均化回路８を追加した点で、前述した実施の形態１の構成と相違する。
【００６９】
つぎに、動作について説明する。基本的な動作、すなわち、平均化回路８を除く個々の動作は、前述した実施の形態１と同一である。ここでは、電力算出回路４と最大値検出回路５との間に平均化回路８を設けたことで、相関電力の最大値をビットタイミングとした場合においても、電力レベルが大きい遅延波をビットタイミングとしてしまうことはなく、これは直接波と遅延波の大小関係が変化しても変わらない。
【００７０】
以上説明したように、本実施の形態２によれば、平均化回路８が追加されたことにより、たとえば、平均化回路８での移動平均の幅を２ビットとすれば、ビットタイミングの不確定性が１ビット生じるが、この平均化により、雑音による影響を抑圧すること可能となる。
【００７１】
実施の形態３．
本発明は、前述のビットタイミング同期装置において、ビットタイミング同期と同時にフレームタイミング同期を得るためのものである。なお、本実施の形態におけるビットタイミングとは、実施の形態１および２と同様に、受信信号のシンボルをサンプルするためのタイミングを示すものであり、一方、フレームタイミングとは、受信信号に含まれるフレームの大まかな同期をとるためのタイミングを示すものである。
【００７２】
実施の形態１および２におけるビットタイミング同期装置においては、フレームタイミングが既知であることを前提とし、その既知のフレームタイミングを基準にビットタイミングの検出を行っていた。しかしながら、本来は、連続して送信される受信信号から、まず、そのフレームタイミングを検出し、その後、ビットタイミングを検出する。なお、フレームタイミング検出は、ビットタイミング同期装置における最大値検出回路の前段に、スレッショルド検出回路を設けることにより実現する。
【００７３】
図４は、本発明の実施の形態３によるビットタイミング同期装置の一構成例を示すブロック図である。本発明にかかるビットタイミング同期装置は、前述した実施の形態１における最大値検出回路５の前段に、タイミング検出を行う時間範囲を限定しないスレッショルド検出回路９を設ける。なお、その他の構成については、実施の形態１と同様であるため、同一の符号を付して説明を省略する。
【００７４】
つぎに、動作について説明する。本実施の形態においては、フレームタイミングが得られていないため、相関を取得する受信信号は、入力されるすべての受信信号となる。このとき、ビットタイミング同期装置では、各時刻毎に相関器３にて相関値を取得し、さらに、電力算出回路４にて相関電力を算出する。
【００７５】
その後、スレッショルド検出回路９において、各時刻毎に出力される相関電力を任意に与えられるしきい値と比較し、しきい値を超えたタイミングを検出する。次段の最大値検出回路５においては、このタイミングを基準として、あらかじめ決められた時間範囲の最大値を検出して出力する。以降、時間順序逆転回路６、およびスレッショルド検出回路７の動作については、前述した実施の形態１と同様であるため説明を省略する。
【００７６】
なお、既知系列と、その既知系列を含む受信信号と、の相関電力は、既知系列を含まない受信信号における相関電力より大きいことが想定される。そこで、スレッショルド検出回路９で用いられるしきい値を、既知系列と、既知系列を含まない受信信号と、の相関電力より、大きく設定する。すなわち、既知系列を含まない受信信号との相関電力を求めている時点においては、その相関電力がしきい値を超えることはなく、つぎの時刻における相関値を取得することになる。逆に、既知系列を含む受信信号のタイミングで相関を求めたときには、相関電力がしきい値を超えることになり、フレームタイミングが検出される。そして、次段のビットタイミング検出へ処理を移行する。
【００７７】
これにより、スレッショルド検出回路９の出力タイミングとして、既知系列を含む受信信号の位置を検出することが可能となる。ただし、ここでは、スレッショルド検出回路９のしきい値が受信電力により相対的に変化するため、たとえば、受信電力の定数倍という値をしきい値とする。
【００７８】
以上、説明したように、本実施の形態によれば、最大値検出の前段にタイミング検出を行なう時間範囲を限定せず、適切なしきい値を設定したスレッショルド検出回路を設けることにより、ビットタイミングと同時にフレームタイミングを取得できる。
【００７９】
実施の形態４．
本発明は、実施の形態３のビットタイミング同期装置に、平均化回路を追加し、この構成でフレームタイミング、およびビットタイミングの検出を行うことにより、タイミング検出の特性を向上させるためのものである。特に、フレームタイミング検出については、すべての受信信号に対してしきい値の比較処理を行うため、雑音を抑圧可能な平均化回路を用いることによる効果は大きい。
【００８０】
図５は、本発明の実施の形態４によるビットタイミング同期装置の一構成例を示すブロック図である。本発明にかかるビットタイミング同期装置は、電力算出回路４とスレッショルド検出回路９の間に、平均化回路８を設けることが特徴となる。なお、この平均化回路８は、実施の形態２において説明した平均化回路８と同一のものであるため、具体的な構成および動作については説明を省略する。
【００８１】
本実施の形態においては、電力算出回路４によって得られた相関電力を、平均化回路８により平均化する。この平均化回路８の処理により、雑音が抑圧される。また、平均化された相関電力を用いて、スレッショルド検出回路９がフレームタイミング検出を行うことにより、誤ったフレームタイミングを検出する確率が抑えられることになる。
【００８２】
なお、ここでいうフレームタイミングを検出する確率とは、相関電力と前述したしきい値とを一度比較する場合の確率であるため、たとえば、フレームタイミング検出のように、タイミングが検出されるまですべての受信信号に対して何度もしきい値の比較を行う場合においては、誤ってフレームを検出する確率が大きくなる傾向がある。したがって、平均化による雑音の抑圧効果は、フレームタイミング検出において特に有効となる。
【００８３】
また、本実施の形態においては、スレッショルド検出回路９によりフレームタイミングを検出後、最大値検出回路５が、フレームタイミングの検出以後のあらかじめ決められた時間範囲における相関電力の最大値のタイミングを、仮ビットタイミングとして求める。この最大値検出回路５の入力においても、フレームタイミングの検出時と同様に、平均化された相関電力を用いることにより、雑音を抑圧できる。
【００８４】
その後、時間順序逆転回路６では、あらかじめ決められた時間範囲を遡ることにより、最大値検出回路５により検出された仮ビットタイミング以前の相関電力を出力する。そして、スレッショルド検出回路７では、出力された相関電力をあらかじめ与えられたしきい値と比較し、しきい値を超えた最も早いタイミングを、最終的なビットタイミングとして出力する。
【００８５】
なお、時間順序逆転回路６の入力として、平均化回路８の出力である平均相関電力を用いる場合は、実施の形態２と同様、雑音抑圧効果は得られるが、同時にタイミングの不確定性が生じることになる。また、この不確定性は、最終的なビットタイミングに含まれることになり、それに伴ってビットタイミングの精度が劣化することになる。そこで、本実施の形態においては、特に時間順序逆転回路６における遡り区間が比較的少ないことを考慮し、時間順序逆転回路６の入力には、電力算出回路４の出力である平均化を行っていない相関電力を用いる。これにより、本実施の形態では、タイミングの不確定性を含まない高精度なビットタイミングが得られることになる。
【００８６】
以上、説明したように、本実施の形態によれば、平均化回路８の平均相関電力をスレッショルド検出回路９の入力にのみ用い、電力算出回路４による平均化を行わない相関電力を時間順序逆転回路６の入力とすることにより、フレームタイミング検出において雑音の抑圧効果が得られる。これにより、誤ったタイミングを検出する確率を抑えることができ、最終的なビットタイミング検出において、タイミングの不確定性を含まない高精度なビットタイミングを得ることができる。なお、本実施の形態では、フレームタイミング検出を含めた例を用いたが、スレッショルド検出回路９がない構成においても有効であり、これらをこの発明の範囲から排除するものではない。
【００８７】
実施の形態５．
本発明は、ビットタイミング同期装置において、ビットタイミング同期と同時に、さらに遅延波のタイミングを得るためのものである。これにより、先行波と遅延波とのタイミングを推定できることから、先行波と遅延波の時間差が推定可能となる。そして、この推定した先行波と遅延波との時間差を用いることにより、たとえば、適応等化器を効率的に構成することが可能となる。
【００８８】
たとえば、実施の形態１における前記ビットタイミング同期装置では、最大値検出回路５にて仮ビットタイミングを検出した後、時間順序逆転回路６にて時間を遡ることにより、スレッショルド検出回路７においてビットタイミングを得ている。従って、このビットタイミングは、最初に到来した波（先行波）のタイミングとなる。そこで、本実施の形態においては、先行波タイミングを検出後、再び正方向にあらかじめ決められた時間範囲の探索を行うことにより、最も新しい、すなわち、最も遅い遅延波のタイミングを検出する。
【００８９】
図６は、本発明の実施の形態５によるビットタイミング同期装置の一構成例を示すブロック図である。本発明にかかるビットタイミング同期装置は、実施の形態１のビットタイミング同期装置に、時間順序正転回路１０、およびスレッショルド検出回路１１を追加した構成となる。なお、以下の説明における方向は、時間の経過に対してしたがう方向、すなわち、現在からさらに未来の受信信号に対する方向を正方向とし、時間の経過に対して遡る方向、すなわち、過去の受信信号に対する方向を逆方向とする。
【００９０】
時間順序正転回路１０は、スレッショルド検出回路７にて検出されたビットタイミングから、正方向にあらかじめ決められた時間範囲内の相関電力を順次出力する。その後、スレッショルド検出回路１１は、あらかじめ決められたしきい値と時間順序正転回路１０から出力される相関電力とを比較し、相関電力がそのしきい値を超え、かつ、あらかじめ決められた時間範囲内で最も遅いビットタイミングを、遅延波のビットタイミングとして出力する。
【００９１】
つぎに、図７の相関電力パターンを例にとって全体の動作を説明する。なお、等化器としては、従来の技術において用いた５ビットまで処理可能なＤＦＳＥを用いることとする。従って、時間順序逆転回路６、および時間順序正転回路１０における時間範囲を６とする。また、図７の例においては、マルチパスによる遅延の広がりが５ビットであり、最適なビットタイミング、および先行波タイミングが時刻ｔ３であり、遅延波タイミングが時刻ｔ８であることを前提とする。
【００９２】
本実施の形態では、まず、最大値検出回路５が、仮ビットタイミングとして時刻６を選択し、その後、時間順序逆転回路６が、時刻ｔ６から時刻ｔ０までの相関電力を出力する。そして、たとえば、しきい値を最大相関電力値の１／４としたスレッショルド検出回路７では、この相関電力を受けて、時刻ｔ３をビットタイミングとして出力する。
【００９３】
その後、時間順序正転回路１０では、時刻ｔ３から時刻ｔ９までの相関電力を出力し、その出力を受けたスレッショルド検出回路１１では、その相関電力としきい値とを比較し、しきい値を超えた最も遅いタイミングを、遅延波タイミングとして出力する。たとえば、しきい値をスレッショルド検出回路７と同様に、最大相関電力値の１／４とするとき、遅延波タイミングはｔ８となる。
【００９４】
以上、説明したように、本実施の形態によれば、ビット（先行波）タイミングと同時に、遅延波タイミングが得られる。これにより、先行波と遅延波の時間差が容易に推定可能となる。なお、本実施の形態においては、実施の形態１の構成に時間順序正転回路１０およびスレッショルド検出回路１１を追加する構成としたが、たとえば、実施の形態２〜５の構成に追加した場合でも同様の効果が得られる。
【００９５】
実施の形態６．
たとえば、受信信号にビットタイミング同期装置における許容範囲を超えた周波数偏差が存在する場合、検出性能が大幅に劣化することになる。そこで、本発明は、ビットタイミング同期装置において、受信信号に許容範囲以上の周波数偏差が含まれる場合に、正しいビットタイミングを得るためのものである。
【００９６】
具体的にいうと、たとえば、前述した実施の形態１〜５によるビットタイミング同期装置において、受信信号が周波数偏差などにより時間的に位相回転する場合、所望のタイミングが得られる確率は、大幅に低下する。これは、相関器３により合成される区間において信号が変動し、それに伴って出力される相関値が低下することにより、Ｓ／Ｎ比が劣化し、所定のタイミングにおいて相関値がしきい値を超えないことに起因する。
【００９７】
そこで、本実施の形態では、あらかじめ定められた周波数に対する周波数偏差補償を行った受信信号を出力とする固定周波数偏差補償装置と、この周波数偏差補償を行った受信信号を入力とし、ビットタイミングを出力するビットタイミング同期装置と、を１ユニットとし、さらに、それぞれ周波数偏差補償値を異なった値に設定した複数のユニットを並列に動作させることにより、各ユニットからのビットタイミングを合成し、所定のタイミングを得るものである。
【００９８】
図８は、本発明の実施の形態６によるビットタイミング同期装置の一構成例を示すブロック図である。なお、本発明にかかるビットタイミング同期装置において、図中のビットタイミング同期装置２５は、たとえば、前述した実施の形態１〜５のビットタイミング同期装置に相当する。本実施の形態においては、３個のビットタイミング同期装置２５を並列に備え、それぞれの入力としては、固定周波数偏差補償装置２３、２４からの出力、または受信信号２１が入力される。すなわち、受信信号２１に対して周波数偏差補償値−ｆ、０（無回転）、またはｆを回転させた信号を、各ビットタイミング同期装置２５に入力する。そして、各ビットタイミング同期装置２５の出力は、タイミング合成装置２６に入力され、タイミング合成装置２６では、各ビットタイミング同期装置２５の出力ビットタイミングを合成し、合成後のビットタイミングを出力する。
【００９９】
なお、固定周波数偏差補償装置２３、および２４の固定周波数偏差補償値は、任意であるが、たとえば、ビットタイミング同期装置２５により正しいタイミングを得るための周波数偏差の許容範囲を設定する。また、タイミング合成装置２６における合成法も任意であるが、たとえば、各ビットタイミング同期装置２５の出力をそれぞれ加算し、あらかじめ決められたしきい値を超えたタイミングを、出力ビットタイミングとする。
【０１００】
また、タイミング合成装置２６としては、以下の装置が想定される。たとえば、ビットタイミング同期装置２５が出力の正誤を検出する手段を備える場合、タイミング合成装置２６は、その正誤情報を受け取ることにより、正しいタイミングを選択する。また、本実施の形態では、ビットタイミング同期装置２５を複数備え、並列動作を行う構成であるが、たとえば、固定周波数偏差補償装置２３と一つのビットタイミング同期装置２５を用いてビットタイミングの検出を行い、正しいビットタイミングが検出されない場合に、他の固定周波数偏差補償装置２４とビットタイミング同期装置２５を用いて、再びビットタイミングの検出を行う、という直列動作を行う構成としてもよい。
【０１０１】
つぎに、動作を説明する。たとえば、受信信号に周波数偏差Δｆ１が含まれるとする。このとき、固定周波数偏差補償装置２３や２４を配置していない場合は、ビットタイミング同期装置２５の入力は、周波数偏差Δｆ１を含む受信信号となってしまう。これに対し、固定周波数Δｆの固定周波数偏差補償装置を配置しているビットタイミング同期装置２５においては、周波数偏差Δｆ＋Δｆ１の受信信号が入力されることになり、たとえば、Δｆ１、もしくは、Δｆ＋Δｆ１がビットタイミング同期装置の許容範囲に入っている場合、ビットタイミングが正しく推定されることになる。すなわち、ビットタイミング同期装置２５の周波数偏差許容範囲を±ΔＦとするとき、図８に示す本実施の形態の構成では、−Δｆ±ΔＦ、±ΔＦ、Δｆ±ΔＦの周波数偏差に対応可能となる。
【０１０２】
以上、説明したように、本実施の形態によれば、受信信号２１に、ビットタイミング同期装置２５における許容範囲外の周波数偏差が含まれる場合においても、図８の構成を用いることにより、正しいビットタイミングの検出が可能となる。
【０１０３】
実施の形態７．
実施の形態１〜６における相関器３は、本発明にかかるビットタイミング同期装置の演算量の大部分を占めており、ここでは、前述したとおり、既知系列と受信信号との相関をとっている。本発明は、この相関を求めるための既知系列として、たとえば、ある基本パターンを複数回繰り返す系列を用いる場合の、相関器の演算量を、大幅に削減するためのものである。すなわち、本実施の形態においては、基本パターンをｎ回（ｎは整数）繰り返す既知系列を用いる場合の相関器３にかかる演算量を、ほぼ１／ｎに削減することが可能になる。なお、条件となる既知系列の基本パターンとしては、たとえば、単独で既知系列として用られる自己相関特性の鋭い系列が考えられ、具体的には、最大長周期符号系列（以降、Ｍ系列と呼ぶ）があげられる。
【０１０４】
図９は、従来の相関器の構成を示す。ここでは、たとえば、基本パターンの系列長をＬビットとし、２パターンを繰り返す全系列長２Ｌの既知系列に対する相関器を用いる。たとえば、この相関器では、乗算器５１にて、時刻ｉから時刻ｉ−２Ｌまでの２Ｌビットの受信信号と、系列長２Ｌの既知系列と、の積を求め、その後、合成器５２にて、その総和すなわち相関値を得る。なお、この処理は相関を得る各時刻毎に行う必要がある。
【０１０５】
また、図１０は、図９と等価の相関器の構成を示す。これは、系列長Ｌビットの基本パターンを持つ相関器を二つ用いた構成であり、乗算器５１、合成器５２ａおよび５２ｂにて、時刻ｉにおけるＬビットの相関処理と、時刻ｉ−ＬにおけるＬビットの相関処理とを行い、最後に加算器５３にてその相関値の和を求めることにより、図９に示す相関器と等しい出力を得る。
【０１０６】
しかしながら、各時刻において相関値を求めることを想定する場合、図１０の出力は、図１１に示す時刻ｉ−ＬにおけるＬビット相関値と時刻ｉにおけるＬビット相関値との和に等しい。すなわち、Ｌビット過去における相関値を一度保存することにより、各時刻における相関処理はＬビットで十分となる。
【０１０７】
図１２は、本発明の相関器の構成を示す図である。本実施の形態では、乗算器５１および合成器５２ａにて、それぞれの時刻におけるＬビット基本パターンに対する相関値を取得し、その出力をＬビットシフトレジスタ５４に入力する。そして、加算器５３にて、現在の相関値と、Ｌビットシフトレジスタ５４の出力値（Ｌビット過去の相関値）との和を計算し、その計算結果を相関値として出力する。このように、本実施の形態においては、Ｌビットの乗算器５１、Ｌビットの合成器５２ａ、Ｌビットシフトレジスタ５４、および一つの加算器５３を備えることにより、演算量を削減可能な相関器を構成する。なお、既知系列として２以上のｎ個の基本パターンを用いる場合においても、相関値を保存するシフトレジスタと、その保存値を加算する加算器を備えることにより、ｎＬビットの相関器が構成可能となる。
【０１０８】
実施の形態８．
実施の形態６にて示したように、相関器３により合成される区間の信号が変動し、それに伴って出力される相関値が低下することにより、Ｓ／Ｎ比が劣化し、正しいビットタイミングが得られる確率は低下する。これは、相関により合成するすべての区間において、位相変動が生じていないと仮定し、同相合成を行うためである。この同相合成を行う区間を、以降、同相合成幅と呼ぶ。
【０１０９】
そこで、本発明では、相関を求めるための既知系列として、基本パターンを複数回繰り返す系列を用いる場合に、相関器における同相合成幅を縮小する。同相合成幅を縮小するということは、変動に対して耐性を持つビットタイミング同期装置を実現するということであり、これは、ビットタイミング同期装置の周波数偏差の許容範囲を拡大することになる。なお、想定する既知系列については、前述した実施の形態７と同様のため、説明を省略する。
【０１１０】
図１３は、本発明の電力算出回路と図９に示す相関器の構成を示す図である。この構成は、基本パターンの系列長をＬビットとし、全系列長２Ｌの既知系列に対する相関をとる相関器、および電力算出回路を示している。ここでは、電力算出回路５５にて、２Ｌビットの長さにわたって同相に合成された複素相関値を２乗することにより、相関電力を求めている。この場合、変動が生じないことが求められる同相合成幅は、２Ｌビットとなる。
【０１１１】
しかしながら、基本パターンとして、たとえば、Ｍ系列を用いる場合のように、基本パターン自身における自己相関特性が完結している場合、本実施の形態においては、それぞれの基本パターン長Ｌにおける相関値に対して相関電力を算出し、その相関電力を合成することが可能となる。そして、この相関電力は、位相情報が消失しており、合成する相関電力間における位相変動が許容されることになる。これにより、それぞれの基本パターンの自己相関特性が保持され、かつ、位相変動が生じないことを求められる同相合成幅が基本パターン長となる。
【０１１２】
この構成を図１４に示す。この例では、時刻ｉ、およびｉ−Ｌにおいて、Ｌビットの基本パターンの相関器により、基本パターン分の相関値を取得する。この相関値を、電力算出回路５５ａおよび５５ｂにてそれぞれ２乗することにより、基本パターン毎の相関電力を算出する。そして、最後に加算器５３にて、時刻ｉ、ｉ−Ｌの相関電力の和を計算する。これにより、加算器５３の出力は、位相情報の消失した電力における合成となり、時刻ｉおよびｉ−Ｌにおいて、位相変動が許容される。すなわち、位相変動が生じないことが求められる同相合成幅は、ここではＬビットとなる。
【０１１３】
なお、本実施の形態の構成を実施の形態７におけるＬビットシフトレジスタを用いた相関器に適用する場合は、シフトレジスタに保存する値を複素相関値でなく、相関電力とすることにより、シフトレジスタの規模を半分に抑えることができる。
【０１１４】
実施の形態９．
たとえば、受信信号が時間的に変動する場合や、受信信号に大きな雑音が含まれる場合、１回のビットタイミング推定では、フェージングおよび雑音の影響により、正しいビットタイミングが得られないことがある。そこで、本発明においては、ビットタイミング同期装置を複数フレームに用い、時間的に平均化させることにより、特性の向上を図る。
【０１１５】
図１５は、本発明の実施の形態９によるビットタイミング同期装置の一構成例を示すブロック図である。なお、ビットタイミング同期装置２７は、実施の形態１〜８におけるいずれの構成を用いることとしてもよい。まず、ビットタイミング同期装置２７の入力１には、連続する複数フレームからなる受信信号が入力され、ビットタイミング同期装置２７の出力には、検出されたビットタイミングが出力される。このビットタイミングは、ビットタイミング平均化装置３１に入力され、ビットタイミング平均化装置３１では、そのビットタイミングを、既知系列が繰り返される間隔を用いて平均化する。そして、この平均化結果をあらかじめ与えられるしきい値と比較して、最終的なビットタイミングを出力３２から出力する。
【０１１６】
具体的にいうと、ビットタイミング平均化装置３１では、既知系列が繰り返される間隔により、ビットタイミング同期装置２７の出力を分割し、その分割された出力を順次加算している。そして、この加算結果があるしきい値をこえたタイミングを、最適なビットタイミングとして出力する。これにより、ビットタイミング同期装置２７の出力の平均化が実現可能となり、最適なビットタイミングが得られる。
【０１１７】
また、ビットタイミング平均化装置３１は、ビットタイミング同期装置２７の出力として、ビットタイミングが検出された場合、さらに、そのタイミングに対して既知系列が繰り返される間隔だけ後の出力を、確認することとしてもよい。このとき、後の出力においても、ビットタイミングが検出された場合には、そのタイミングをビットタイミングとして出力する。すなわち、このビットタイミング平均化装置３１を備えるビットタイミング同期装置では、たとえば、ｎ回連続してビットタイミングが検出された場合に、その検出値を最適なビットタイミングとして出力する。
【０１１８】
なお、本実施の形態においては、ビットタイミングを平均化することとしたが、これに限らず、たとえば、フレームタイミング、先行波タイミング、遅延波タイミングについても同様に平均化可能である。
【０１１９】
以上、この発明を、実施の形態１〜９により説明したが、この発明の主旨の範囲内で種々の変形が可能であり、これらをこの発明の範囲から排除するものではない。
【０１２０】
【発明の効果】
以上説明したように、本発明によれば、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出し、その最大値を検出したタイミングを仮ビットタイミングとし、あらかじめ決められた時間範囲内、かつ、仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを復調器が動作するためのビットタイミングとして推定する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても、精度のよいビットタイミングを実現することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２１】
つぎの発明によれば、最大値検出の前段で相関電力の雑音を除去する。これにより、雑音による影響を抑圧することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２２】
つぎの発明によれば、あらかじめ決められた時間範囲内で仮ビットタイミングを基点として時間方向を遡って任意に与えられる電力値以上の相関電力値のビットタイミングを検出する。これにより、直接波、遅延波の順に得られる相関電力において、遅延波が直接波よりも大きな値をとる場合に対処でき、遅延波に対する誤同期を防止して、的確に直接波に対する同期を実現することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２３】
つぎの発明によれば、任意に与えられる電力値を、最大値の定数倍、たとえば１／Ｎを超える値とする。これにより、雑音レベルの信号を排除することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２４】
つぎの発明によれば、最大値検出の前段に、タイミング検出を行なう時間範囲を限定せず、適切なしきい値を設定したフレームタイミング検出手段を設け、連続して送信される受信信号からそのフレームタイミングを検出する。これにより、ビットタイミングと同時にフレームタイミングが取得可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２５】
つぎの発明によれば、フレームタイミング検出の前段で相関電力の雑音を除去する。これにより、雑音による影響をより精度よく抑圧可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２６】
つぎの発明によれば、あらかじめ決められた時間範囲内で仮ビットタイミングを基点として時間方向を遡って、任意に与えられる電力値以上の相関電力値のビットタイミングを検出する。これにより、直接波、遅延波の順に得られる相関電力において遅延波が直接波よりも大きな電力値をとる場合に対処でき、遅延波に対する誤同期を防止して、直接波に対する同期をより的確に確立可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２７】
つぎの発明によれば、ビットタイミング推定手段の入力には、平均化を行っていない相関電力を用いている。これにより、タイミングの不確定性を含まない高精度なビットタイミングを取得可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２８】
つぎの発明によれば、任意に与えられる電力値を、最大値の定数倍、たとえば１／Ｎを超える値とする。これにより、雑音レベルの信号をより精度よく排除可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１２９】
つぎの発明によれば、最大値検出手段にて仮ビットタイミングを選択し、その後、ビットタイミング推定手段にて正式なビットタイミングを出力する。そして、遅延波タイミング推定手段では、時間方向の相関電力としきい値とを順次比較し、しきい値を超えた最も遅いタイミングを、遅延波タイミングとして出力する。これにより、ビット（先行波）タイミングと同時に、遅延波のタイミングも得られることから、先行波と遅延波の時間差が容易に推定可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３０】
つぎの発明によれば、受信信号に許容範囲外の周波数偏差が含まれる場合においても、周波数誤差に対する許容範囲を拡大することが可能となるため、それに伴って、正しいビットタイミングを検出可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３１】
つぎの発明によれば、それぞれの時刻における基本パターンに対する相関値を取得し、その相関値を、例えば、シフトレジスタに入力する。そして、現在の相関値と前記シフトレジスタの出力値との和を計算することにより、相関値を求める。これにより、同一の相関を繰り返し計算する必要がなくなり、相関に関する演算量を大幅に削減可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３２】
つぎの発明によれば、基本パターンを用いて受信信号との相関を求めることにより、基本パターン分の相関値を取得する。そして、これらの相関値を、例えば、それぞれ２乗することにより、基本パターン毎の相関電力を算出し、最後にその和を計算する。これにより、出力される相関電力が位相情報の消失した電力の合成値となり、位相変動が許容される。すなわち、周波数偏差の許容範囲を拡大可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３３】
つぎの発明によれば、ビットタイミング平均化手段にて、フレーム毎のビットタイミング出力を順次加算し、そして、この加算結果があるしきい値をこえたタイミングをビットタイミングとして出力する。これにより、ビットタイミング出力の平均化が実現可能となり、最適なビットタイミングを取得可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３４】
つぎの発明によれば、最大値検出回路にて、あらかじめ決められた時間範囲に渡って相関器および電力算出回路で求めた電力の最大値とそのときのタイミングとを検出し、時間順序逆転回路にて、あらかじめ決められた時間範囲内で、最大値検出回路が検出したタイミングから時間方向を逆行して相関電力を順次出力し、スレッショルド検出回路にて、最大値検出回路で検出した最大値と時間順序逆転回路から順次出力される相関電力とを比較し、当該相関電力があるしきい値を超え、かつ、あらかじめ決められた時間範囲内で最も古いビットタイミングを復調器が動作するためのビットタイミングとして検出する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても、精度のよいビットタイミングを実現することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３５】
つぎの発明によれば、平均化回路を追加して電力算出回路で求めた電力の移動平均を求める。これにより、最大値検出の前段で相関電力の雑音が除去され、雑音による影響を抑圧することが可能なビットタイミング同期装置が得られる、という効果を奏する。
【０１３６】
つぎの発明によれば、あらかじめ決められた時間範囲内で求めた相関電力から最大値を検出し、その最大値を検出したタイミングを仮ビットタイミングとし、あらかじめ決められた時間範囲内、かつ、仮ビットタイミング以前で、任意に与えられる電力値以上の相関電力値のビットタイミングを復調器が動作するためのビットタイミングとして推定する。これにより、直接波電力が遅延波電力より小さい場合でも、先行波タイミングから復調器が動作するためのビットタイミングを推定することができ、遅延分散の大きな伝送路においても、精度のよいビットタイミングを実現することが可能なビットタイミング同期方法が得られる、という効果を奏する。
【０１３７】
つぎの発明によれば、最大値検出の前段で相関電力の雑音を除去する。これにより、雑音による影響を抑圧することが可能なビットタイミング同期方法が得られる、という効果を奏する。
【０１３８】
つぎの発明によれば、最大値検出の前段で、第３工程を実施することにより、連続して送信される受信信号からそのフレームタイミングを検出する。これにより、ビットタイミングと同時にフレームタイミングが取得可能なビットタイミング同期方法が得られる、という効果を奏する。
【０１３９】
つぎの発明によれば、第４工程、すなわち、フレームタイミング検出の前段で、相関電力の雑音を除去する。これにより、雑音による影響をさらに精度よく抑圧可能なビットタイミング同期方法が得られる、という効果を奏する。
【０１４０】
つぎの発明によれば、第１工程にて仮ビットタイミングを選択し、その後、第２工程にて正式なビットタイミングを出力する。そして、第４工程では、時間方向の相関電力としきい値とを順次比較し、しきい値を超えた最も遅いタイミングを、遅延波タイミングとして出力する。これにより、ビット（先行波）タイミングと同時に、遅延波のタイミングも得られることから、先行波と遅延波の時間差が容易に推定可能なビットタイミング同期方法が得られる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるビットタイミング同期装置の一構成例を示すブロック図である。
【図２】  実施の形態１によるビットタイミング同期装置の一動作例を説明する図である。
【図３】  本発明の実施の形態２によるビットタイミング同期装置の一構成例を示すブロック図である。
【図４】  本発明の実施の形態３によるビットタイミング同期装置の一構成例を示すブロック図である。
【図５】  本発明の実施の形態４によるビットタイミング同期装置の一構成例を示すブロック図である。
【図６】  本発明の実施の形態５によるビットタイミング同期装置の一構成例を示すブロック図である。
【図７】  相関電力パターンを示す図である。
【図８】  本発明の実施の形態６によるビットタイミング同期装置の一構成例を示すブロック図である。
【図９】  従来における相関器の構成を示す図である。
【図１０】  図９と等価の相関器の構成を示す図である。
【図１１】  図１０と等価の相関器の構成を示す図である。
【図１２】  本発明にかかる相関器の構成を示す図である。
【図１３】  本発明の電力算出回路と図９に示す相関器の構成を示す図である。
【図１４】  本発明にかかる電力算出回路と相関器の構成の応用例を示す図である。
【図１５】  本発明の実施の形態９によるビットタイミング同期装置の一構成例を示すブロック図である。
【図１６】  従来におけるビットタイミング同期装置の一構成例を示すブロック図である。
【図１７】  従来におけるビットタイミング同期装置の一動作を説明する図である。
【図１８】  従来におけるビットタイミング同期装置の他の動作を説明する図である。
【図１９】  従来におけるビットタイミング同期装置のさらに他の動作を説明する図である。
【図２０】  従来におけるビットタイミング同期装置のさらに他の動作を説明する図である。
【図２１】  従来におけるビットタイミング同期装置のさらに他の動作を説明する図である。
【符号の説明】
１，２１  受信信号入力端子、２，２２  ビットタイミング出力端子、３  相関器、４  電力算出回路、５  最大値検出回路、６  時間順序逆転回路、７，９，１１  スレッショルド検出回路、８  平均化回路、１０  時間順序正転回路、２３，２４  固定周波数偏差補償装置、２５，２７  ビットタイミング同期装置、２６  タイミング合成装置、３１  ビットタイミング平均化装置、５１  乗算器、５２，５２ａ，５２ｂ  合成器、５３  加算器、５４  Ｌビットシフトレジスタ、５５，５５ａ，５５ｂ  電力算出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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