(57)【特許請求の範囲】
【請求項１】
共通のメモリユニット選択信号がそれぞれ供給される半導体装置を複数積層した半導体モジュールに用いられる半導体装置であって、前記複数の半導体装置のそれぞれが、
パッケージ基板と、
該パッケージ基板の表面に配置されたメモリユニットと、
前記パッケージ基板の表面に前記メモリユニットに対応して設けられ、前記共通のメモリユニット選択信号が供給される選択信号端子となる表面電極と、
前記パッケージ基板の裏面に配置され、前記表面電極に電気的に接続された裏面電極と、
前記パッケージ基板の表面に配置され、前記共通のメモリユニット選択信号に基づき、該メモリユニットを選択し、且つ、該メモリユニットを他の半導体装置のメモリユニットに対して識別させる固有識別子を生成し、該固有識別子を次段の半導体装置に出力する識別ユニットと
を備え、それぞれの半導体装置の前記表面電極及び裏面電極が積層方向の同一位置に配設され、該同一位置において、前記表面電極から次段の半導体装置の裏面電極に電気的に接続され、前記複数の半導体装置うちの初段の半導体装置の裏面電極に対しては、前記半導体モジュールの外部から前記固有識別子として基準電源が供給されることを特徴とする半導体装置。
【請求項２】
前記複数の半導体装置のそれぞれの前記識別ユニットが、
対応する前記メモリユニットに個別に与えられた前記固有識別子と前記メモリユニット選択信号とに基づき、対応する前記メモリユニットを選択するメモリユニット選択回路と、
前記固有識別子に基づいて他のメモリユニットを識別する他の固有識別子を生成する固有識別子生成回路と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリユニットのアドレス番地を選択するアドレス信号を供給するアドレス信号端子の余剰信号端子を、前記メモリユニット選択信号が供給される選択信号端子として使用したことを特徴とする請求項２に記載の半導体装置。
【請求項４】
共通のメモリユニット選択信号がそれぞれ供給される半導体装置を複数層積層した半導体モジュールに用いられる半導体装置であって、前記各層の半導体装置が、
パッケージ基板と、
メモリユニットを搭載し、前記パッケージ基板の表面に配置された第１の半導体チップと、
前記共通のメモリユニット選択信号が供給される選択信号端子を備え、前記共通のメモリユニット選択信号に基づき、前記メモリユニットを選択し、且つ、前記メモリユニットを他の半導体装置のメモリユニットに対して識別させる固有識別子を生成し、該固有識別子を次段の半導体装置に出力する識別ユニットを搭載し、前記パッケージ基板の表面に配置された第２の半導体チップと、
前記パッケージ基板の表面に配置され、前記選択信号端子に電気的に接続された表面電極と、
前記パッケージ基板の裏面に配置され、前記表面電極に電気的に接続された裏面電極と、
を備え、それぞれの層の半導体装置の前記表面電極及び裏面電極が積層方向の同一位置に配設され、該同一位置において、前記表面電極から次段の層の半導体装置の裏面電極に電気的に接続され、前記複数層のうちの初段の層の裏面電極に対しては、前記半導体モジュールの外部から前記固有識別子として基準電源が供給されることを特徴とする半導体装置。
【請求項５】
共通のメモリユニット選択信号がそれぞれ供給される半導体装置を複数積層した半導体モジュールであって、前記複数の半導体装置が、
第１のパッケージ基板、該第１のパッケージ基板の表面に配置された第１のメモリユニット、前記第１のパッケージ基板の表面に前記第１のメモリユニットに対応して設けられ、前記共通のメモリユニット選択信号が供給される第１の選択信号端子となる第１の表面電極、前記第１のパッケージ基板の裏面に配置され、前記第１の表面電極に電気的に接続された裏面電極、前記第１のパッケージ基板の表面に前記第１のメモリユニットに対応して設けられ、前記第１のメモリユニットを第２のメモリユニットに対して識別させる固有識別子を生成し、該固有識別子を第２の半導体装置に出力する第１の識別ユニットを備える第１の半導体装置と、
該第１の半導体装置上に積層され、第２のパッケージ基板、該第２のパッケージ基板の表面に配置された第２のメモリユニット、前記第２のパッケージ基板の表面に前記第２のメモリユニットに対応して設けられ、前記共通のメモリユニット選択信号が供給される第２の選択信号端子となる第２の表面電極、前記第２のパッケージ基板の裏面に配置され、前記第２の表面電極に電気的に接続された裏面電極、前記第２のパッケージ基板の表面に前記第２のメモリユニットに対応して設けられ、前記第２のメモリユニットを前記第１のメモリユニットに対して識別させる固有識別子を生成する第２の識別ユニットを備える前記第２の半導体装置と、
を含み、それぞれの半導体装置の表面電極及び裏面電極が積層方向の同一位置に配設され、該同一位置において、表面電極から次段の半導体装置の裏面電極に電気的に接続され、前記複数の半導体装置うちの初段の半導体装置の裏面電極に対しては、前記半導体モジュールの外部から前記固有識別子として基準電源が供給されることを特徴とする半導体モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくともメモリユニットを有する半導体装置及び半導体モジュールに関し、特にメモリユニットを複数積層することが可能な半導体装置及びメモリユニットを複数積層した半導体モジュールに関する。さらに、本発明は、同一構造のメモリユニットを複数積層することが可能な半導体装置及び同一構造のメモリユニットを複数積層した半導体モジュールに関する。
【０００２】
【従来の技術】
ノート型パーソナルコンピュータ（ＰＣ）、携帯端末機（ＰＤＡ）、携帯電話機等の携帯機器の普及に伴い、この携帯機器の内部に搭載する半導体装置に対する小型化の要求が強まりつつある。特に、大量の情報を記憶する半導体メモリ、例えばダイナミックランダムアクセスメモリ（以下、単にＤＲＡＭという。）に要求される記憶容量は増加する傾向にある。
【０００３】
この種のＤＲＡＭにおいて１つの半導体チップにより実現することができる記憶容量は、半導体製造プロセスの微細加工精度に制約され、限られている。携帯機器において要求される記憶容量を実現するためには複数のＤＲＡＭ（複数の半導体チップ）を組み込む必要が生じる。通常、携帯機器のマザーボード、ドーターボード等の実装基板上の同一平面内に２次元的に複数のＤＲＡＭを実装する方式が採用されている。
【０００４】
しかしながら、このような実装方式においては、実装基板上のＤＲＡＭの実装面積が増大してしまうため、携帯機器の小型化を実現することが難しかった。そこで、実装基板上に３次元的に複数のＤＲＡＭを積層する実装方式が提案されている。
【０００５】
図１６に示すシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという。）システム１００は、４バンク構成で構築された４個のメモリバンク１０１〜１０４と、クロックバッファ回路１１０と、コマンドデコーダ回路１１１と、コントロール信号ジェネレータ回路１１２と、アドレスバッファ回路１１３と、モードレジスタ回路１１４と、リフレッシュカウンタ回路１１５と、カラムカウンタ回路１１６と、データコントロール回路１１７と、データ出力バッファ回路１１８とを備えて構成されている。メモリバンク１０１〜１０４には、メモリセルアレイ１３０、カラムデコーダ回路１３１、ロウデコーダ回路１３２及びセンスアンプ回路１３３がそれぞれ配設されている。
【０００６】
メモリバンク１０１〜１０４のそれぞれの記憶容量は１６Ｍｂｉｔに設定されており、このＳＤＲＡＭシステム１００の合計の記憶容量は６４Ｍｂｉｔに設定されている。メモリセルアレイ１３０においては、１２ｂｉｔのロウアドレス信号と８ｂｉｔのカラムアドレス信号が入力される。データ線の本数は１６本である。これらの数値はＳＤＲＡＭシステム１００の記憶容量で異なり、例えば２５６Ｍｂｉｔの記憶容量を有するＳＤＲＡＭシステムにおいては、１３ｂｉｔのロウアドレス信号及び９ｂｉｔのカラムアドレス信号が使用されている。
【０００７】
クロックバッファ回路１１０にはクロック信号ＣＬＫ、ＣＫＥが入力され、コマンドデコーダ回路１１１にはクロック信号ＣＫＥが入力されている。さらに、コマンドデコーダ回路１１１には、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、アドレス信号Ａ１０のそれぞれが入力されている。アドレスバッファ回路１１３には、アドレス信号Ａ１０、Ａ０〜Ａ９、Ａ１１、バンクセレクト信号ＢＳ０、ＢＳ１のそれぞれが入力されている。一方、データ出力バッファ回路１１８においては、データ信号ＤＱ１〜ＤＱｎが入出力されるようになっている。
【０００８】
上記ＳＤＲＡＭシステム１００においては、図１７に示す動作フローチャートに従って情報書き込み動作並びに情報読み出し動作が行われている。
【０００９】
（１）バンクアクティブ動作
まず、アドレスバッファ回路１１３にアドレス信号Ａ０〜Ａ１１が入力され、このアドレス信号Ａ０〜Ａ１１からロウアドレス信号（１２ｂｉｔ）が設定される（図１７中のステップ１２０。以下同様。）。コマンドデコーダ回路１１１にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ロウアドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ１２１）、引き続きチップセレクト信号ＣＳが入力される。チップセレクト信号ＣＳがロウレベル「Ｌ」の場合（ステップ１２２）、このＳＤＲＡＭシステム１００が選択される。ここで、アドレスバッファ回路１１３にバンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ１２３）、このバンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク１０１、１０２、１０３又は１０４のいずれかが選択（アクティブ状態に）される。例えば、仮にメモリバンク１０１が選択されたことにする。ここで、チップセレクト信号ＣＳがハイレベル「Ｈ」の場合には、メモリバンク１０１が選択されても、このＳＤＲＡＭシステム１００が選択されていないので、情報書き込み動作並びに情報読み出し動作は行われない。選択されたメモリバンク１０１にはロウアドレス信号が入力される。
【００１０】
（２）情報書き込み動作及び情報読み出し動作
選択されたメモリバンク１０１において、アドレスバッファ回路１１３に入力されたアドレス信号Ａ０〜Ａ８に基づいてカラムアドレス信号（９ｂｉｔ）が入力される（ステップ１２４）。コマンドデコーダ回路１１１にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ここで、ロウアドレスストローブ信号ＲＡＳがハイレベル「Ｈ」、カラムアドレスストローブ信号ＣＡＳがロウレベル「Ｌ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ１２５、１２６）、選択されたメモリバンク１０１のメモリセルアレイ１３０において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに記憶された情報が読み出される（ステップ１２７）。情報はデータ信号ＤＱとしてデータ出力バッファ回路１１８から出力される。一方、ライトイネーブル信号ＷＥがロウレベル「Ｌ」である場合、選択されたメモリバンク１０１のメモリセルアレイ１３０において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに情報が書き込まれる（ステップ１２８）。メモリセルに書き込まれる情報は、データ信号ＤＱとしてデータ出力バッファ回路１１８に入力される。
【００１１】
このように、情報書き込み動作及び情報読み出し動作の対象となるＳＤＲＡＭシステム１００は、チップセレクト信号ＣＳにより選択されている。
【００１２】
上記図１６に示すようなＳＤＲＡＭシステム１００を１個の半導体メモリとしてパッケージングし、単純に実装基板上にこのようなＳＤＲＡＭシステム１００を複数積層した場合には、チップセレクト信号ＣＳを供給する端子（チップセレクトリードピン）が共通になってしまい、外部からＳＤＲＡＭシステム１００を個別に選択し、情報書き込み動作並びに情報読み出し動作を実行することができない。
【００１３】
特開平２−２９００４８号公報、特開平６−３４２８７４号公報には、いずれも上記技術的課題を解決することができる発明が開示されている。
【００１４】
前者の特開平２−２９００４８号公報に開示された発明は、図１８に示すように、実装基板１３０上にテープオートメイティドボンディング（以下、単にＴＡＢという。）方式のパッケージ１３１〜１３４が積層されている。それぞれパッケージ１３１〜１３４には、アドレス信号等の各パッケージに共通の信号や電源を供給するアウターリード１３５Ａ〜１３５Ｄと、チップセレクト信号ＣＳを各パッケージ１３１〜１３４に供給するアウターリード１３６Ａ〜１３６Ｄとを備えている。アウターリード１３６Ａ〜１３６Ｄは複数に分岐されており、パッケージ１３１〜１３４毎に順番に１ピッチづつずらして実装基板１３０上の端子１３０Ａ〜１３０Ｄにアウターリード１３７Ａ〜１３７Ｄを介在させて電気的に接続されるようになっている。すなわち、前者の発明は、これらのアウターリード１３７Ａ〜１３７Ｄによりパッケージ１３１〜１３４のそれぞれにチップセレクト信号ＣＳを独立に供給することができる。
【００１５】
後者の特開平６−３４２８７４号公報に開示された発明は、図１９に示すように、実装基板１４０上に複数のパッケージ基板１４１〜１４４が積層されている。それぞれのパッケージ基板１４１〜１４４にはチップセレクト信号ＣＳを供給するための表面電極１４５Ａ〜１４５Ｈ及び裏面電極１４６Ａ〜１４６Ｈを備え、表面電極１４５Ａ〜１４５Ｈと裏面電極１４６Ａ〜１４６Ｈとの間は内部スルーホールを通して電気的に接続されるとともに、表面電極１４５Ａ〜１４５Ｈに対して裏面電極１４６Ａ〜１４６Ｈの配列ピッチをずらしている。この表面電極１４５Ａ〜１４５Ｈと裏面電極１４６Ａ〜１４６Ｈとの間の配設ピッチをずらすことにより、各パッケージ基板１４１〜１４４にチップセレクト信号ＣＳを独立に供給することができる。
【００１６】
【発明が解決しようとする課題】
しかしながら、前述の公開公報に開示された発明においては以下の点について配慮がなされていなかった。
【００１７】
（１）前者の公開公報に開示された発明においては、チップセレクト信号ＣＳを供給するアウターリード１３６Ａ〜１３６Ｄの複数に分岐させた一端に別のアウターリード１３７Ａ〜１３７Ｄを接続することにより、チップセレクト信号ＣＳをパッケージ１３１〜１３４のそれぞれに独立に供給することができるので、同一構造のパッケージ１３１〜１３４を積層して、記憶容量の大容量化を実現することができる。ところが、４個のパッケージ１３１〜１３４の積層にはチップセレクト信号数（積層数）に対応した４本のアウターリード１３７Ａ〜１３７Ｄ（アウターリード１３６Ａ〜１３６Ｄには４つの分岐数）が必要であり、さらに８個のパッケージを積層する場合には８本のアウターリード（又はアウターリードには８つの分岐数）が必要になる。つまり、アウターリード１３６Ａ〜１３６Ｄのそれぞれの分岐数の増加に応じてパッケージ１３１〜１３４のそれぞれのサイズが増大するという問題があった。
【００１８】
（２）後者の公開公報に開示された発明においては、チップセレクト信号ＣＳを供給するための表面電極１４５Ａ〜１４５Ｈに対して所定配列ピッチずらした裏面電極１４６Ａ〜１４６Ｈを備えることにより、チップセレクト信号ＣＳをパッケージ基板１４１〜１４４のそれぞれに独立に供給することができるので、同一構造のパッケージ基板１４１〜１４４を積層して、記憶容量の大容量化を実現することができる。ところが、前者の公開公報に開示された発明と同様に、チップセレクト信号数の増加に応じて表面電極１４５Ａ〜１４５Ｈ及び裏面電極１４６Ａ〜１４６Ｈの配列数が増加し、パッケージ基板１４１〜１４４のそれぞれのサイズが増大するという問題があった。
【００１９】
（３）従って、前者並びに後者の公開公報に開示された発明においては、パッケージ１３１〜１３４又はパッケージ基板１４１〜１４４の積層数をさらに増加すればするほどチップセレクト信号ＣＳ数が増加し、これに伴いチップセレクト信号ＣＳを供給する端子数が増加する。この端子数の増加に応じてさらにパッケージ１３１〜１３４又はパッケージ基板１４１〜１４４のサイズの増加が発生し、３次元積層デバイスの大容量化を実現することが難しかった。
【００２０】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、同一構造を有するメモリユニットを複数積層することができ、かつ複数積層したメモリユニットのいずれかを選択する選択信号端子数を削減することができる半導体装置を提供することである。特に、本発明の目的は、同一構造を有するメモリユニットの複数積層を可能とし、大記憶容量を実現することができるとともに、選択信号端子数を削減して個々のメモリユニットのサイズを縮小し、より一層の大記憶容量を実現することができる半導体装置を提供することである。
【００２１】
さらに、本発明の目的は、メモリユニットを複数積層することができるパッケージ構造を実現することができるとともに、選択信号端子数を削減してパッケージサイズの小型化を実現することができる半導体装置を提供することである。
【００２２】
さらに、本発明の目的は、上記目的を達成しつつ、複数積層されたメモリユニットを簡易に識別することができる半導体装置を提供することである。
【００２３】
さらに、本発明の目的は、上記目的を達成することができる、メモリユニットを複数積層した半導体モジュールを提供することである。
【００２４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、メモリユニットと、複数のメモリユニットに共通のメモリユニット選択信号が供給される選択信号端子と、共通のメモリユニット選択信号に基づき、メモリユニットをその他のメモリユニットに対して識別させる識別ユニットとを備えた半導体装置としたことである。ここで、「メモリユニット」とは、情報記憶機能を有するユニットという意味で使用され、情報書き換え可能な機能を有するユニット並びに情報の読み出し専用の機能を有するユニットがいずれも含まれる。情報書き換え可能な機能を有するユニットには、ＤＲＡＭ（ＳＤＲＡＭ等が含まれる。）、スタチックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが少なくとも含まれる。情報の読み出し専用の機能を有するユニットには、リードオンリーメモリ（ＲＯＭ）、紫外線消去型不揮発性メモリ（ＥＰＲＯＭ）、電気的消去型不揮発性メモリ（ＥＥＰＲＯＭ）等の不揮発性メモリが少なくとも含まれる。「メモリユニット」には、単独で半導体チップに搭載される場合、論理ユニット等の他の回路ユニットと併せて１つの半導体チップに搭載される場合、複数のメモリユニットを１つのメモリモジュールとして構築される場合等がいずれも含まれる。「複数のメモリユニットに共通のメモリユニット選択信号」とは、複数のメモリユニットに個別に供給されるメモリユニット選択信号ということではなく、複数のメモリユニットのすべてに供給される同一のメモリユニット選択信号という意味で使用される。「選択信号端子」は、この共通のメモリユニット選択信号をメモリユニットに供給するための信号端子という意味で使用される。例えば、１つの選択信号端子にロウレベル（例えば信号「０」に相当する。）とハイレベル（例えば信号「１」に相当する。）との１ｂｉｔの信号を供給することができるので、４個のメモリユニットを積層する場合、２ｂｉｔの信号「０，０」、「０，１」、「１，０」及び「１，１」により特定のメモリユニットを識別することができる。すなわち、１つのメモリユニットには少なくとも２つの選択信号端子を備えればよい。個別にチップセレクト信号を供給する場合には、４つの独立した信号端子（信号端子）が必要になる。同様に、８個のメモリユニットを積層する場合には、３ｂｉｔの信号のメモリユニット選択信号を供給すればよいので、個々のメモリユニットに配設する選択信号端子数は３つでよい（個別の場合は８本の信号線が必要である。）。１６個のメモリユニットを積層する場合には、４ｂｉｔの信号のメモリユニット選択信号を供給すればよいので、個々のメモリユニットに配設する選択信号端子数は４つでよい（個別の場合は１６本の信号線が必要である）。「識別ユニット」とは、メモリユニットが複数積層される場合に、情報書き換え動作や情報読み出し動作を行う特定のメモリユニットを、選択信号端子に供給されたメモリユニット選択信号に基づき選択することができるユニットという意味で使用される。
【００２５】
このように構成される本発明の第１の特徴に係る半導体装置においては、選択信号端子から供給される共通のメモリユニット選択信号に基づき、認識ユニットよりメモリユニットを識別するようにしたので、選択信号端子数を削減することができ、この選択信号端子数、選択信号端子の配列形態等をメモリユニットとそれ以外の他のメモリユニットとの間で同一構造とすることができる。従って、選択信号端子数の削減に相当する分の装置サイズを縮小することができ、小型化を実現することができるとともに、メモリユニットを複数積層することができる半導体装置を実現することができる。なお、本発明の第１の特徴に係る半導体装置においては、メモリユニットを複数積層することだけに限らず、メモリユニットを同一平面上に配列することができる。この場合も同様に、選択信号端子数を削減することができるので、装置サイズを縮小して小型化を実現することができる。
【００２６】
本発明の第２の特徴は、本発明の第１の特徴に係る半導体装置の識別ユニットにおいて、メモリユニットに個別に与えられた固有識別子とメモリユニット選択信号とに基づきメモリユニットを選択するメモリユニット選択回路と、固有識別子に基づいて他のメモリユニットを識別する他の固有識別子を生成する固有識別子生成回路とを少なくとも備えたことである。ここで、「固有識別子」とは、メモリユニット毎に与えられ、情報の書き換え動作や情報の読み出し動作を行うためにメモリユニットを選択するのに必要な固有識別情報という意味で使用される。例えば、メモリユニットに信号「１，０」の「固有識別子」が与えられている場合において、この固有識別子「１，０」に対応するメモリユニット選択信号が入力されると、このメモリユニットが選択される（アクティブ状態になる）ようになっている。「メモリユニット選択回路」には、固有識別子とメモリユニット選択信号とを比較し、この比較結果に基づいてメモリユニットを選択するか否かを決定する、例えば比較回路を主体とする回路を実用的に使用することができる。「メモリユニットに与えられた固有識別子に基づいて他のメモリユニットを識別する他の固有識別子を生成する」とは、１つのメモリユニットに固有識別子が与えられると、この固有識別子が与えられたメモリユニットと異なる他のメモリユニットに、この他のメモリユニットを識別する別の固有識別子を生成するという意味で使用される。「固有識別子生成回路」には、例えばメモリユニットの固有識別子を順次加算してゆく加算回路を主体とする回路を実用的に使用することができる。
【００２７】
このように構成される本発明の第２の特徴に係る半導体装置においては、メモリユニット選択回路によりメモリユニットに与えられた固有識別子とメモリユニット選択信号とに基づきメモリユニットを簡易に選択することができ、さらに固有識別子生成回路により１つのメモリユニットに与えられた固有識別子から他のメモリユニットを識別する別の固有識別子を自動的に形成することができる。
【００２８】
本発明の第３の特徴は、本発明の第２の特徴に係る半導体装置において、メモリユニットのアドレス番地を選択するアドレス信号を供給するアドレス信号端子の余剰信号端子を、メモリユニット選択信号が供給される選択信号端子として使用したことである。ここで、「余剰信号端子」とは、アドレス信号端子のうち、実際に使用していない余分な信号端子という意味で使用される。例えば、６４Ｍｂｉｔの記憶容量を有するＤＲＡＭにおいて、アドレス信号端子はアドレス信号Ａ０〜Ａ１２に対応して合計１３個配設されているが、実際にはロウアドレス信号としてアドレス信号Ａ０〜Ａ１１が使用され、アドレス信号Ａ１２が使用されておらず、カラムアドレス信号としてアドレス信号Ａ０〜Ａ７が使用され、アドレス信号Ａ８以降が使用されていない。この余分なアドレス信号が供給される余剰信号端子を選択信号端子として有効に利用することができる。
【００２９】
このように構成される本発明の第３の特徴に係る半導体装置においては、アドレス信号の余剰信号端子を選択信号端子として有効に利用することにより、選択信号端子数をより一層削減することができるので、装置サイズを縮小し、より一層の小型化を実現することができる。
【００３０】
本発明の第４の特徴は、本発明の第１の特徴に係る半導体装置の識別ユニットに、メモリユニットに与える固有識別子を生成するヒューズ素子を少なくとも有する固有識別子生成回路と、固有識別子とメモリユニット選択信号とに基づきメモリユニットを選択するメモリユニット選択回路とを少なくとも備えたことである。ここで、「ヒューズ素子」において、導通状態を例えば信号「０」、非道通状態を信号「１」として固有識別子を生成することができる。「ヒューズ素子」には、例えば電気的切断方式を採用するヒューズ素子、レーザ切断方式を採用するヒューズ素子の少なくともいずれかを実用的に使用することができる。
【００３１】
このように構成される本発明の第４の特徴に係る半導体装置においては、本発明の第２の特徴に係る半導体装置で得られる効果に加えて、例えば論理回路の構成に比べて簡易な構造のヒューズ素子で固有識別子を生成することができるので、識別ユニットの構成を簡易に実現することができる。
【００３２】
本発明の第５の特徴は、本発明の第１の特徴に係る半導体装置において、識別ユニットに、メモリユニットに与える固有識別子を生成するワイヤを少なくとも有する固有識別子生成回路と、固有識別子とメモリユニット選択信号とに基づきメモリユニットを選択するメモリユニット選択回路とを少なくとも備えたことである。ここで、「ワイヤ」には、少なくともボンディングワイヤを実用的に使用することができる。
【００３３】
このように構成される本発明の第５の特徴に係る半導体装置においては、本発明の第２の特徴に係る半導体装置で得られる効果に加えて、例えば論理回路の構成に比べて簡易な構造のワイヤで固有識別子を生成することができるので、識別ユニットの構成を簡易に実現することができる。
【００３４】
本発明の第６の特徴は、メモリユニットと、複数のメモリユニットに共通のメモリユニット選択信号が供給される選択信号端子と、メモリユニットに外付けされ、共通のメモリユニット選択信号に基づき、メモリユニットをその他のメモリユニットに対して識別させる識別ユニットとを備えた半導体装置としたことである。ここで、「メモリユニットに外付けされた識別ユニット」とは、メモリユニットが搭載された基板（例えば半導体チップ）とは別の基板（例えば別の半導体チップ）に搭載された識別ユニットという意味で使用される。
【００３５】
このように構成される本発明の第６の特徴に係る半導体装置においては、本発明の第１の特徴に係る半導体装置で得られる効果に加えて、識別ユニットを外付けとしたことで、システム構築の自由度を高めることができる。さらに、メモリユニット、識別ユニットのそれぞれを、別々に独立して製作することができる。
【００３６】
本発明の第７の特徴は、第１のメモリユニットと、第１のメモリユニットに積層された第２のメモリユニットと、第１のメモリユニットに配設され、複数のメモリユニットに共通のメモリユニット選択信号が供給される第１の選択信号端子と、第２のメモリユニットに配設され、共通のメモリユニット選択信号が供給される第２の選択信号端子と、第１のメモリユニットに配設され、第１のメモリユニットを第２のメモリユニットに対して識別させる第１の識別ユニットと、第２のメモリユニットに配設され、第２のメモリユニットを第１のメモリユニットに対して識別させる第２の識別ユニットとを備えた半導体モジュールとしたことである。ここで、「第１のメモリユニット」と「第２のメモリユニット」とは同一構造で構成されている。同様に、「第１の選択信号端子」と「第２の選択信号端子」とは同一構造で構成され、「第１の識別ユニット」と「第２の識別ユニット」とは同一構造で構成される。なお、本発明の第１の特徴に係る「半導体装置」は例えば１つのメモリユニットを備えた半導体装置（例えばＤＲＡＭ半導体チップやパッケージ）であるのに対して、本発明の第７の特徴に係る「半導体モジュール」は複数積層したメモリユニット（例えば上記ＤＲＡＭ半導体チップやパッケージ）を備えた半導体モジュール（例えばＤＲＡＭモジュール）を意味している。さらに、「第１のメモリユニット及び第２のメモリユニット」とは、最低限２個のメモリユニットを有するという意味で、本発明の第７の特徴に係る半導体モジュールは３個以上のメモリユニットを備えた場合も勿論含まれる。
【００３７】
このように構成される本発明の第７の特徴に係る半導体モジュールにおいては、本発明の第１の特徴に係る半導体装置で得られる効果に加えて、第１のメモリユニットと第２のメモリユニットとを複数積層することができるので、大記憶容量化、高実装密度化を実現することができる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、本発明の実施の形態は、ＤＲＡＭをメモリユニットとする半導体装置並びに半導体モジュールに本発明を適用した場合を説明する。
【００３９】
（第１の実施の形態）
［半導体装置の構造］
本発明の第１の実施の形態に係る半導体装置１は、ＳＤＲＡＭシステムで構築され、図１に示すように、メモリユニット１０Ａと、複数のメモリユニット（１０Ａ〜１０Ｄ）に共通のメモリユニット選択信号ＣＳ１、ＣＳ２が供給される選択信号端子３１１、３１２と、共通のメモリユニット選択信号ＣＳ１、ＣＳ２に基づき、メモリユニット１０Ａをその他のメモリユニット（１０Ｂ〜１０Ｄ）に対して識別させる識別ユニット３０Ａとを少なくとも備えている。なお、本発明の第１の実施の形態に係る半導体装置１は、このメモリユニット１０Ａを有する半導体装置１、後述するメモリユニット１０Ｂを有する半導体装置２、メモリユニット１０Ｃを有する半導体装置３、メモリユニット１０Ｄを有する半導体装置４の合計４個の半導体装置を積層した、又はそれ以下の個数（例えば２個）の半導体装置を積層した半導体モジュールを構築することを前提として構成されている。
【００４０】
メモリユニット１０Ａは、４バンク構成で構築された４個のメモリバンク２１〜２４と、クロックバッファ回路１１と、コマンドデコーダ回路１２と、コントロール信号ジェネレータ回路１３と、アドレスバッファ回路１４と、モードレジスタ回路１５と、リフレッシュカウンタ回路１６と、カラムカウンタ回路１７と、データコントロール回路１８と、データ出力バッファ回路１９とを少なくとも備えて構成されている。メモリバンク２１〜２４には、メモリセルアレイ２００、カラムデコーダ回路２０１、ロウデコーダ回路２０３及びセンスアンプ回路２０２がそれぞれ配設されている。
【００４１】
メモリバンク２１〜２４のそれぞれの記憶容量は必ずしもこの記憶容量に限定されるものではないが例えば１６Ｍｂｉｔに設定されており、このメモリユニット１０Ａの合計の記憶容量は６４Ｍｂｉｔに設定されている。メモリセルアレイ１３０においては、１２ｂｉｔのロウアドレス信号と８ｂｉｔのカラムアドレス信号が入力される。データ線の本数は１６本である。これらの数値はメモリユニット１０Ａの記憶容量で異なり、例えば２５６Ｍｂｉｔの記憶容量を有するメモリユニット１０Ａにおいては、１３ｂｉｔのロウアドレス信号及び９ｂｉｔのカラムアドレス信号が使用されている。
【００４２】
クロックバッファ回路１１にはクロック信号ＣＬＫ、ＣＫＥが入力され、コマンドデコーダ回路１２にはクロック信号ＣＫＥが入力されている。さらに、コマンドデコーダ回路１２には、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、アドレス信号Ａ１０のそれぞれが入力されるとともに、認識ユニット３０を通してメモリユニット１０Ａをアクティブ状態に選択する選択信号が入力されるようになっている。アドレスバッファ回路１４には、アドレス信号Ａ１０、Ａ０〜Ａ９、Ａ１１、バンクセレクト信号ＢＳ０、ＢＳ１のそれぞれが入力されている。一方、データ出力バッファ回路１９においては、データ信号ＤＱ１〜ＤＱｎが入出力されるようになっている。
【００４３】
識別ユニット３０Ａは、メモリユニット１０Ａに個別に与えられた固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ２とに基づきメモリユニット１０Ａを選択するメモリユニット選択回路３１と、固有識別子に基づいて他のメモリユニット（１０Ｂ〜１０Ｄ）を識別する他の固有識別子を生成する固有識別子生成回路３２とを少なくとも備えて構成されている。
【００４４】
ここで、「メモリユニット選択信号ＣＳ１、ＣＳ２」は、複数のメモリユニット（１０Ａ〜１０Ｄ）に個別に供給される選択信号ではなく、複数のメモリユニット（１０Ａ〜１０Ｄ）のすべてに供給される同一の選択信号である。従って、半導体装置１においては、このメモリユニット選択信号ＣＳ１が供給される選択信号端子３１１及びメモリユニット選択信号ＣＳ２が供給される選択信号端子３１２の合計２個が配設されるようになっているが、その他の半導体装置１に積層される半導体装置２〜４においても同一構造で同一数の選択信号端子３１１及び３１２が配設されるようになっている。メモリユニット選択信号ＣＳ１、ＣＳ２はいずれもロウレベル（例えば信号「０」に相当する。）とハイレベル（例えば信号「１」に相当する。）との１ｂｉｔの信号として取り扱うことができる。つまり、メモリユニット選択信号ＣＳ１及びＣＳ２は信号「０，０」、「０，１」、「１，０」及び「１，１」の合計２ｂｉｔの情報を有し、この同一の情報は複数のメモリユニット（１０Ａ〜１０Ｄ）に供給されるようになっている。
【００４５】
本発明の第１の実施の形態に係る半導体装置１においては、４個の半導体装置１〜４（メモリユニット１０Ａ〜１０Ｄ）の積層を前提としているので、２個の選択信号端子３１１及び３１２しか用意されていないが、８個までの半導体装置（メモリユニット）を積層する場合には３ｂｉｔのメモリユニット選択信号ＣＳ１〜ＣＳ３を供給できる３個の選択信号端子、１６個までの半導体装置（メモリユニット）を積層する場合には４ｂｉｔのメモリユニット選択信号ＣＳ１〜ＣＳ４を供給できる４個の選択信号端子を配設すればよい。勿論、本発明においては、１６個を越える半導体装置（メモリユニット）を積層する場合には５ｂｉｔ以上のメモリユニット選択信号ＣＳ１〜ＣＳｎを供給できる５個以上の選択信号端子を配設することができる。
【００４６】
識別ユニット３０Ａのメモリユニット選択回路３１は選択信号端子３１１及び３１２に接続されており、この選択信号端子３１１及び３１２からメモリユニット選択回路３１にメモリユニット選択信号ＣＳ１及びＣＳ２が供給されている。さらに、メモリユニット選択回路３１は固有識別子入力端子３２１及び３２２に接続されており、この固有識別子入力端子３２１及び３２２からメモリユニット選択回路３１にメモリユニット１０Ａの固有識別子を生成する固有識別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤｉｎ２が供給されている。
【００４７】
固有識別子生成回路３２は、メモリユニット１０Ａの固有識別子を生成する信号が供給される固有識別子入力端子３２１、３２２、他のメモリユニット（１０Ｂ〜１０Ｄ）の他の固有識別子を生成し出力する固有識別子出力端子３２３、３２４のそれぞれに接続されている。本発明の第１の実施の形態において、メモリユニット選択信号ＣＳ１及びＣＳが２ｂｉｔに設定されているので、同様に固有識別子は２ｂｉｔの情報で設定されている。つまり、固有識別子入力端子３２１には固有識別子生成信号ＩＤｉｎ１が入力され、固有識別子入力端子３２２には固有識別子生成信号ＩＤｉｎ２が入力される。同様に、固有識別子出力端子３２３からは固有識別子生成信号ＩＤｏｕｔ１が出力され、固有識別子入力端子３２４からは固有識別子生成信号ＩＤｏｕｔ２が出力される。
【００４８】
ここで、「固有識別子」は、メモリユニット（１０Ａ〜１０Ｄ）毎に与えられ、情報の書き換え動作や情報の読み出し動作を行うためにアクティブ状態にするメモリユニット（例えばメモリユニット１０Ａ）を選択するのに必要な固有識別情報（固有識番号）である。例えば、メモリユニット１０Ａの固有識別子として信号「０，０」が割り与えられている場合、メモリユニット選択信号ＣＳ１が信号「０」、メモリユニット選択信号ＣＳ２が信号「０」の時に、メモリユニット１０Ａが選択される（アクティブ状態になる）ようになっている。
【００４９】
図２（Ａ）に示すように、固有識別子生成回路３２は、インバータ回路３２５、３２６、ＡＮＤ回路３２７、３２８及びＯＲ回路３２９を組み合わせた加算回路で構成されている。図２（Ｂ）に示す真理値表のように、固有識別子生成回路３２は、固有識別子生成信号ＩＤｉｎ１として信号「０」が入力され、固有識別子生成信号ＩＤｉｎ２として信号「０」が入力される（この信号「０、０」はメモリユニット１０Ａの「固有識別子」である。）と、固有識別子生成信号ＩＤｏｕｔ１として信号「０」が出力され、固有識別子生成信号ＩＤｏｕｔ２として加算された信号「１」が出力される。この固有識別子生成信号ＩＤｏｕｔ１及びＩＤｏｕｔ２の「０、１」は、半導体装置１に積層された次段の半導体装置（２）のメモリユニット（１０Ｂ）の「固有識別子」として使用される。
【００５０】
図３に示すように、メモリユニット選択回路３１は、固有識別子生成信号ＩＤｉｎ１とメモリユニット選択信号ＣＳ１とを比較する比較回路３１Ａと、固有識別子生成信号ＩＤｉｎ２とメモリユニット選択信号ＣＳ２とを比較する比較回路３１Ｂと、比較回路３１Ａ、比較回路３１Ｂのそれぞれの出力結果を比較する比較回路３１Ｃとを含む、合計３個の比較回路で構成されている。比較回路３１Ａ、３１Ｂ、３１Ｃは、いずれも同一の論理回路構成になっており、インバータ回路３１５、３１６、ＡＮＤ回路３１７、３１８及びＯＲ回路３１９を組み合わせて構成されている。すなわち、比較回路３１Ａ、３１Ｂ、３１Ｃは、いずれも、２個の入力信号が同一信号の場合（一致の場合）に信号「１」を出力し、逆に２個の入力信号が非同一の場合（不一致の場合）に信号「０」を出力するようになっている。メモリユニット選択回路３１の比較回路３１Ｃから最終的に出力される信号「１」はメモリユニット１０Ａの選択信号となり、この選択信号はコマンドデコーダ回路１２に入力される。比較回路３１Ｃから最終的に出力される信号「０」はメモリユニット１０Ｂの非選択信号となる。
【００５１】
［半導体モジュールのシステム構造］
本発明の第１の実施の形態に係る半導体モジュール５は、図４に示すように、上記半導体装置１と、この半導体装置１と実質的に同一構造を有し、この半導体層１上に順次積層された半導体装置２〜４とを備え、４個の半導体装置１〜４を積層して構築されている。すなわち、半導体装置１のメモリユニット１０Ａ、半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、半導体装置４のメモリユニット１０Ｄのそれぞれが３次元的に積層されている。
【００５２】
前述のように、半導体装置１は、メモリユニット１０Ａ、共通のメモリユニット選択信号ＣＳ１及びＣＳ２が供給される選択信号端子３１１及び３１２、識別ユニット３０Ａを備えており、この半導体装置１上の半導体装置２は、同様に、メモリユニット１０Ｂ、共通のメモリユニット選択信号ＣＳ１及びＣＳ２が供給される選択信号端子３１１及び３１２、識別ユニット３０Ｂを備えている。同様に、半導体装置３は、メモリユニット１０Ｃ、共通のメモリユニット選択信号ＣＳ１及びＣＳ２が供給される選択信号端子３１１及び３１２、識別ユニット３０Ｃを備えている。半導体装置４は、メモリユニット１０Ｄ、共通のメモリユニット選択信号ＣＳ１及びＣＳ２が供給される選択信号端子３１１及び３１２、識別ユニット３０Ｄを備えている。
【００５３】
半導体装置１の固有識別子入力端子３２１、３２２のそれぞれは、本発明の第１の実施の形態において、実稼働中、基準電源Ｖｓｓ例えば回路接地電位０Ｖに電気的に接続されるようになっている。つまり、上記図２（Ａ）及び図２（Ｂ）に示すように、半導体装置１においては、固有識別子入力端子３２１に固有識別子生成信号ＩＤｉｎ１として信号「０」、固有識別子入力端子３２２に固有識別子生成信号ＩＤｉｎ２として信号「０」が入力されるようになっているので、固有識別子「０、０」がメモリユニット１０Ａに与えられる。このメモリユニット１０Ａの固有識別子「０、０」は識別ユニット３０Ａの固有識別子生成回路３２により２分の１ビット分加算され、他の固有識別子「０、１」が生成され、この固有識別子「０、１」は固有識別子出力端子３２３、３２４のそれぞれから半導体装置２の固有識別子入力端子３２１、３２２のそれぞれに入力され、半導体装置２のメモリユニット１０Ｂを識別する固有識別子「０、１」として使用される。以下同様に、半導体装置３のメモリユニット１０Ｃには固有識別子「１、０」が与えられ、半導体装置４のメモリユニット１０Ｄには固有識別子「１、１」が与えられる。これらの固有識別子「０、０」、「０、１」、「１、０」、「１、１」は、基準電源Ｖｓｓが半導体装置１に入力されると、識別ユニット３０Ａ〜３０Ｄのそれぞれにより自動的に生成されるようになっている。
【００５４】
［半導体モジュールの具体的な構造（１）］
次に、半導体モジュールの具体的な第１の構造として、フリップチップ構造を採用する半導体装置を複数積層した半導体モジュールを説明する。図５に示すように、半導体モジュール５は、半導体装置１上に半導体装置２〜４のそれぞれを順次積層して構築されている。
【００５５】
この半導体モジュール５の最下層に配設された半導体装置１は、パッケージ基板５０Ａと、このパッケージ基板５０Ａ上にフリップチップ構造でマウントされた半導体チップ５７Ａと、この半導体チップ５７Ａを外部環境から保護する保護樹脂６０Ａとを少なくとも備えて構成されている。
【００５６】
パッケージ基板５０Ａは、例えばエポキシ系樹脂、セラミックス等のいわゆる絶縁性配線基板で形成されている。本発明の第１の実施の形態においてはこの層数に限定されるものではないが、パッケージ基板５０Ａは、表面側に表面電極５１Ａと裏面側に裏面電極５５Ａとを備え、表面側に２層の配線５２Ａ及び５４Ａとを備えて構成されている。表面電極５１Ａと裏面電極５５Ａとの間はパッケージ基板５０Ａに配設された接続孔５０Ｈを通して電気的に接続されている。表面電極５１Ａと第１層目の配線５２Ａとは同一配線層に同一導電性材料で形成されている。第２の層目の配線５４Ａは、配線５２Ａ上に層間絶縁膜５３Ａを介在させて配設されており、この層間絶縁膜５３Ａに形成された接続孔５３Ｈを通して配線５２Ａに電気的に接続されている。本発明の第１の実施の形態において、表面電極５１Ａ、裏面電極５５Ａ、配線５２Ａ、配線５４Ａのそれぞれは例えば銅、銅合金等の導電性に優れた材料で形成されている。
【００５７】
図６（Ａ）及び図６（Ｂ）には、本発明の第１の実施の形態においてその特徴を理解し易くするために、メモリユニット選択信号ＣＳ１、ＣＳ２、固有識別子生成信号ＩＤｉｎ１、ＩＤｉｎ２、ＩＤｏｕｔ１、ＩＤｏｕｔ２のそれぞれを供給する、表面電極５１Ａの配列パターン、並びに第１層目の配線５２Ａ及び第２層目の配線５４Ａの配線パターンのみが示されている。つまり、メモリユニット選択信号ＣＳ１、ＣＳ２のそれぞれは、裏面電極５５Ａから表面電極２１Ａ、第１層目の配線５２Ａ及び第２層目の配線５４Ａを通じて半導体チップ５７Ａに供給されている。同様に、固有識別子生成信号ＩＤｉｎ１、ＩＤｉｎ２のそれぞれは、裏面電極５５Ａから表面電極２１Ａ、第１層目の配線５２Ａ、第２層目の配線５４Ａのそれぞれを通じて半導体チップ５７Ａに供給されている。固有識別子生成信号ＩＤｏｕｔ１、ＩＤｏｕｔ２のそれぞれは、半導体チップ５７Ａから第２層目の配線５４を通じて、上層に積層された半導体装置２のパッケージ基板５０Ｂの裏面電極５５Ｂに電気的に接続されている。
【００５８】
半導体チップ５７Ａは例えば単結晶シリコン基板（単結晶シリコンチップ）５７Ｓで形成されている。この半導体チップ５７Ａの素子形成面には、前述の図１に示すメモリユニット１０Ａと、識別ユニット３０Ａとが少なくとも配設されている。半導体チップ５７Ａの素子形成面は、フリップチップ構造、すなわちフェイスダウン方式により、図５中下側に向けて（パッケージ基板５０Ａの表面と対向させて）マウントされている。このマウントは、パッケージ基板５０Ａの第２層目の配線５４Ａにバンプ電極５８Ａを介在させて半導体チップ５７Ａのボンディングパッド５７Ｐを電気的にかつ機械的に接続することにより行われている。バンプ電極５８Ａには、例えば半田バンプ電極、金バンプ電極等を実用的に使用することができる。
【００５９】
保護樹脂６０Ａは、半導体チップ５７Ａの素子形成面に水の浸入や重金属等の汚染物質の侵入がないように保護するために配設されている。この保護樹脂６０Ａには、例えば滴下塗布法（ポッティング法）で形成されたポリイミド系樹脂を実用的に使用することができる。
【００６０】
半導体装置１上に積層される半導体装置２〜４は、基本的には半導体装置１と実質的に同一構造で構成されており、図５、図６（Ａ）及び図６（Ｂ）で説明した半導体装置１の構成に付与した符号の末尾の記号「Ａ」を、半導体装置２において「Ｂ」、半導体装置３において「Ｃ」、半導体装置４において「Ｄ」として付け替え、半導体装置２〜４のここでの説明は重複するので省略する。例えば、半導体装置１において「半導体チップ５７Ａ」、半導体装置２において「半導体チップ５７Ｂ」、半導体装置３において「半導体チップ５７Ｃ」、半導体装置４において「半導体チップ５７Ｄ」のそれぞれは、符号の末尾の記号が違うだけで実質的に同一構造で構成されている。
【００６１】
そして、半導体モジュール５は、半導体装置１のパッケージ基板５０Ａの第２の配線５４Ａ（端部においては表面電極５１Ａと同様に表面電極として使用されている。）上にバンプ電極５９を介在させて半導体装置２のパッケージ基板５０Ｂの裏面電極５５Ｂに電気的かつ機械的に接続され、半導体装置２のパッケージ基板５０Ｂの第２の配線５４Ｂ上にバンプ電極５９を介在させて半導体装置３のパッケージ基板５０Ｃの裏面電極５５Ｃに電気的かつ機械的に接続され、半導体装置３のパッケージ基板５０Ｃの第２の配線５４Ｃ上にバンプ電極５９を介在させて半導体装置４のパッケージ基板５０Ｄの裏面電極５５Ｄに電気的かつ機械的に接続されることにより、構築されている。半導体装置１の配線５４Ａ（表面電極）、裏面電極５５Ａ、半導体装置２の配線５４Ｂ（表面電極）、裏面電極５５Ｂ、半導体装置３の配線５４Ｃ（表面電極）、裏面電極５５Ｃ、半導体装置４の配線５４Ｄ（表面電極）、裏面電極５５Ｄはいずれも積層方向の同一位置に配設されている。バンプ電極５９には例えば半田バンプ電極を実用的に使用することができる。
【００６２】
なお、本発明に係る「選択信号端子」は、前述の図１に示す半導体装置１においては選択信号端子３１１、３１２であり、図５に示すパッケージ構造化された半導体装置１においては、外部から最初にメモリユニット選択信号ＣＳ１、ＣＳ２が入力される裏面電極５５Ａと、内部から最後にメモリユニット選択信号ＣＳ１、ＣＳ２が出力される第２層目の配線（表面電極）５４Ａとである。
【００６３】
また、半導体装置１のパッケージ基板５０Ａ、半導体装置２のパッケージ基板５０Ｂ、半導体装置３のパッケージ基板５０Ｃ、半導体装置４のパッケージ基板５０Ｄは、いずれも表面側、裏面側に１層づつの配線を備え、合計２層配線構造としてもよい。
【００６４】
［半導体モジュールの具体的な構造（２）］
次に、半導体モジュールの具体的な第２の構造として、テープキャリアパッケージ（ＴＣＰ）構造を採用する半導体装置を複数積層した半導体モジュールを説明する。図７に示すように、半導体モジュール５は、半導体装置１上に半導体装置２〜４のそれぞれを順次積層して構築されている。
【００６５】
この半導体モジュール５の最下層に配設された半導体装置１は、ベース基板７０Ａと、このベース基板７０Ａにテープキャリア構造でマウントされた半導体チップ７３Ａと、この半導体チップ７３Ａを外部環境から保護する封止樹脂７５Ａとを少なくとも備えて構成されている。
【００６６】
ベース基板７０Ａは、例えば非フレキシブル性のエポキシ系樹脂、フレキシブル性のポリイミド系樹脂等のいわゆる絶縁性配線基板で形成されている。ベース基板７０Ａは、表面側に１層のリード配線７１Ａを備え、裏面側に裏面電極７２Ａを備えている。リード配線７１Ａと裏面電極７２Ａとの間はベース基板７０Ａに形成された接続孔７０Ｈを通して電気的に接続されている。リード配線７１Ａ、裏面電極７２Ａのそれぞれは例えば銅、銅合金等の導電性に優れた導電性材料を主体として形成されている。また、リード配線７１Ａには、リード配線材料として多用されている例えば４２アロイ、５０アロイ等の鉄ニッケル合金を実用的に使用することができる。
【００６７】
半導体チップ７３Ａは、上記半導体モジュールの具体的な構造（１）において説明した半導体チップ５７Ａと同様に、例えば単結晶シリコン基板７３Ｓで形成されている。この半導体チップ７３Ａの素子形成面には前述の図１に示すメモリユニット１０Ａと、識別ユニット３０Ａとが少なくとも配設されている。半導体チップ７３Ａの素子形成面は、フェイスアップ方式により、図７中上側に向けてマウントされている。このマウントは、ベース基板７０Ａのリード配線７１Ａのインナーリード（フィンガーリード）下にバンプ電極７４Ａを介在させて半導体チップ７３Ａのボンディングパッド７３Ｐを電気的にかつ機械的に接続することにより行われている。バンプ電極７４Ａには、例えば半田バンプ電極、金バンプ電極等を実用的に使用することができる。
【００６８】
封止樹脂７５Ａは、半導体チップ７３Ａの素子形成面に水の浸入や重金属等の汚染物質の侵入がないように保護するために、半導体チップ７３Ａを外部から気密に封止するようになっている。この封止樹脂７５Ａには、例えばトランスファモールド法（レジンモールド法）で形成された熱硬化性エポキシ系樹脂を実用的に使用することができる。
【００６９】
半導体装置１上に積層される半導体装置２〜４は、基本的には半導体装置１と実質的に同一構造で構成されており、図７において半導体装置１の構成に付与した符号の末尾の記号「Ａ」を、半導体装置２において「Ｂ」、半導体装置３において「Ｃ」、半導体装置４において「Ｄ」として付け替え、半導体装置２〜４のここでの説明は重複するので省略する。例えば、半導体装置１において「半導体チップ７３Ａ」、半導体装置２において「半導体チップ７３Ｂ」、半導体装置３において「半導体チップ７３Ｃ」、半導体装置４において「半導体チップ７３Ｄ」のそれぞれは、符号の末尾の記号が違うだけで実質的に同一構造で構成されている。
【００７０】
半導体装置１とその上層の半導体装置２との間には中間配線基板８Ａが、半導体装置２とその上層の半導体装置３との間には中間配線基板８Ｂが、半導体装置３とその上層の半導体装置４との間には中間配線基板８Ｃがそれぞれ配設されており、上下半導体装置間の電気的かつ機械的な接続を行うことにより、半導体モジュール５が構築されている。なお、本発明に係る「選択信号端子」の意味は上記と同様である。
【００７１】
中間配線基板８Ａは、絶縁性基板８０Ａと、この絶縁性基板８０Ａの表面側の第１層目の配線８１Ａと、この第１層目の配線８１Ａ上の第２層目の配線８３Ａと、絶縁性基板８０Ａの裏面側の裏面電極８４Ａとを少なくとも備えて構成されている。第２層目の配線８３Ａは、第１層目の配線８１Ａ上に層間絶縁膜８２Ａを介在させて配設されており、この層間絶縁膜８２Ａに形成された接続孔８２Ｈを通して第１層目の配線８１Ａに電気的に接続されている。第１層目の配線８１Ａと裏面電極８４Ａとの間は絶縁性基板８０Ａに形成された接続孔８０Ｈを通して電気的に接続されている。絶縁性基板８０Ａは、例えばエポキシ系樹脂、セラミックス等の配線基板材料で形成されている。第１層目の配線８１Ａ、第２層目の配線８３Ａ、裏面電極８４Ａのそれぞれは、例えば銅、銅合金等の導電性に優れた導電性材料で形成されている。
【００７２】
この中間配線基板８Ａの裏面電極８４Ａは、半導体装置１のリード配線７１Ａにバンプ電極７６を介在させて電気的かつ機械的に接続されている。中間配線基板８Ａの第２層目の配線８３Ａは、上層に積層された半導体装置２のベース基板７０Ｂの裏面電極７２Ｂにバンプ電極７７を介在させて電気的かつ機械的に接続されている。バンプ電極７６、７７には、例えば半田バンプ電極を実用的に使用することができる。
【００７３】
半導体装置１〜４と同様に、中間配線基板８Ａ上の中間配線基板８Ｂ、８Ｃのそれぞれは、基本的には中間配線基板８Ａと実質的に同一構造で構成されており、図７において中間配線基板８Ａの構成に付与した符号の末尾の記号「Ａ」を、中間配線基板８Ｂにおいて「Ｂ」、中間配線基板８Ｃにおいて「Ｃ」として付け替え、中間配線基板８Ｂ、８Ｃのここでの説明は重複するので省略する。例えば、中間配線基板８Ａにおいて「絶縁性基板８０Ａ」、中間配線基板８Ｂにおいて「絶縁性基板８０Ｂ」、中間配線基板８Ｃにおいて「絶縁性基板８０Ｃ」のそれぞれは、符号の末尾の記号が違うだけで実質的に同一構造で構成されている。
【００７４】
図８（Ａ）及び図８（Ｂ）には、本発明の第１の実施の形態においてその特徴を理解し易くするために、固有識別子生成信号ＩＤｉｎ１、ＩＤｉｎ２、ＩＤｏｕｔ１、ＩＤｏｕｔ２のそれぞれを供給する、中間配線基板８Ａの第１層目の配線８１Ａ並びに第２層目の配線８３Ａの配線パターンのみが示されている。つまり、半導体装置１の半導体チップ７３Ａのボンディングパッド７３Ｐ（固有識別子出力端子３２３、３２４）から出力される固有識別子生成信号ＩＤｏｕｔ１、ＩＤｏｕｔ２のそれぞれは、リード配線７１Ａ及びバンプ電極７６を通して、中間配線基板８Ａの裏面電極８４Ａに入力される。この入力された固有識別子生成信号ＩＤｏｕｔ１、ＩＤｏｕｔ２のそれぞれは、図８（Ａ）に示す第１層目の配線８１Ａ、図８（Ｂ）に示す第２層目の配線８３Ａを通して、半導体装置２のベース基板７０Ｂの裏面電極７２Ｂに供給されるようになっている。
【００７５】
［情報書き込み動作並びに情報読み出し動作］
次に、図９を使用して、本発明の第１の実施の形態に係る半導体装置１〜４及び半導体モジュール５の情報書き込み動作並びに情報読み出し動作を説明する。ここでは、半導体モジュール５の半導体装置１が選択され、この半導体装置１のメモリユニット１０Ａの情報書き込み動作並びに情報読み出し動作について説明する。
【００７６】
（１）バンクアクティブ動作
まず、図１に示す半導体モジュール５の半導体装置１において、アドレスバッファ回路１４にアドレス信号Ａ０〜Ａ１１が入力され、このアドレス信号Ａ０〜Ａ１１からロウアドレス信号（１２ｂｉｔ）が設定される（図９中のステップ４００。以下同様。）。コマンドデコーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ここで、アドレス信号Ａ０〜Ａ１１、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥは、半導体モジュール５を構築する半導体装置１〜４に共通に入力される信号であり、半導体装置１に入力されると同様に、他の半導体装置２〜４にも入力される。
【００７７】
半導体装置１において、入力されたロウアドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ４０１）、識別ユニット３０Ａのメモリユニット選択回路３１により、メモリユニット選択信号ＣＳ１及びＣＳ２と、固有識別子生成回路３２で生成された固有識別子とが比較され、メモリユニット１０Ａの選択、非選択が決定される（ステップ４０２）。ここで、前述のように半導体装置１においては、固有識別子生成信号ＩＤｉｎ１として信号「０」、固有識別子生成信号ＩＤｉｎ２として信号「０」のそれぞれが入力され、固有識別子「０、０」が設定されているので、メモリユニット選択信号ＣＳ１として信号「０」、メモリユニット選択信号ＣＳ２として信号「０」が入力されると、固有識別子「０、０」とメモリユニット選択信号「０、０」とが一致し、メモリユニット選択回路３１によりメモリユニット１０Ａが選択される（アクティブ状態になる。）。半導体装置１の固有識別子とメモリユニット選択信号ＣＳ１及びＣＳ２とが一致しない場合、メモリユニット１０Ａは選択されない。
【００７８】
引き続き、アドレスバッファ回路１４にバンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ４０３）、このバンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク２１、２２、２３又は２４のいずれかが選択（アクティブ状態に）される。例えば、仮にメモリバンク２１が選択されたことにする。ここで、上記半導体装置１の固有識別子とメモリユニット選択信号ＣＳとが一致していない場合、すなわちメモリユニット１０Ａが選択されていない場合、メモリバンク２１が選択されても、情報書き込み動作並びに情報読み出し動作は行われない。選択されたメモリバンク２１にはロウアドレス信号が入力される。
【００７９】
（２）情報書き込み動作及び情報読み出し動作
選択されたメモリユニット１０Ａのメモリバンク２１において、アドレスバッファ回路１４に入力されたアドレス信号Ａ０〜Ａ７に基づいてカラムアドレス信号（８ｂｉｔ）が入力される（ステップ４０４）。コマンドデコーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ここで、ロウアドレスストローブ信号ＲＡＳがハイレベル「Ｈ」、カラムアドレスストローブ信号ＣＡＳがロウレベル「Ｌ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ４０５、４０６）、選択されたメモリバンク２１のメモリセルアレイ２００において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに記憶された情報が読み出される（ステップ４０７）。情報はデータ信号ＤＱとしてデータ出力バッファ回路１９から出力される。一方、ライトイネーブル信号ＷＥがロウレベル「Ｌ」である場合、選択されたメモリバンク２１のメモリセルアレイ２００において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに情報が書き込まれる（ステップ４０８）。メモリセルに書き込まれる情報は、データ信号ＤＱとしてデータ出力バッファ回路１９に入力される。
【００８０】
このように、情報書き込み動作及び情報読み出し動作の対象となる半導体装置１のメモリユニット１０Ａは、識別ユニット３０Ａで与えられる固有識別子「０、０」とメモリユニット選択信号ＣＳ１及びＣＳ２とにより選択される。同様に、半導体装置２のメモリユニット１０Ｂは識別ユニット３０Ｂで与えられる固有識別子「０、１」とメモリユニット選択信号ＣＳ１及びＣＳ２とにより選択され、半導体装置３のメモリユニット１０Ｃは識別ユニット３０Ｃで与えられる固有識別子「１、０」とメモリユニット選択信号ＣＳ１及びＣＳ２とにより選択され、そして半導体装置４のメモリユニット１０Ｄは識別ユニット３０Ｄで与えられる固有識別子「１、１」とメモリユニット選択信号ＣＳ１及びＣＳ２とにより選択される。
【００８１】
このように構成される本発明の第１の実施の形態に係る半導体装置１〜４においては、選択信号端子３１１、３１２から供給される共通のメモリユニット選択信号ＣＳ１、ＣＳ２に基づき、認識ユニット３０Ａ〜３０Ｄによりメモリユニット１０Ａ〜１０Ｄを識別するようにしたので、選択信号端子ＣＳ１、ＣＳ２数を削減することができ、この選択信号端子ＣＳ１、ＣＳ２数、選択信号端子ＣＳ１、ＣＳ２の配列形態等を複数のメモリユニット１０Ａ〜１０Ｄの間で同一構造とすることができる。従って、選択信号端子ＣＳ１、ＣＳ２数の削減に相当する分の装置サイズを縮小することができ、小型化を実現することができるとともに、メモリユニット１０Ａ〜１０Ｄを複数積層することができる半導体装置１〜４を実現することができる。
【００８２】
さらに、本発明の第１の実施の形態に係る半導体装置１〜４においては、メモリユニット選択回路３１によりメモリユニット１０Ａ〜１０Ｄに与えられた固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ２とに基づきメモリユニット１０Ａ〜１０Ｄを簡易に選択することができ、さらに固有識別子生成回路３２により例えば１つのメモリユニット１０Ａに与えられた固有識別子「０、０」から他の上層のメモリユニット１０Ｂを識別する別の固有識別子「０、１」を自動的に形成することができる。
【００８３】
さらに、本発明の第１の実施の形態に係る半導体モジュール５においては、本発明の第１の実施の形態に係る半導体装置１〜４で得られる効果に加えて、複数のメモリユニット１０Ａ〜１０Ｄ（半導体装置１〜４）を積層することができるので、大記憶容量化、高実装密度化を実現することができる。本発明の第１の実施の形態に係る半導体モジュール５においては、４個の半導体装置１〜４を積層した場合を説明したが、８個の半導体装置、１６個の半導体装置と半導体装置の積層数が増加するに従い大幅な端子数の削減を実現することができる。
【００８４】
なお、本発明の第１の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、メモリユニット１０Ａ〜１０Ｄを高さ方向に複数積層することについて説明したが、メモリユニット１０Ａ〜１０Ｄを同一平面上に配列する場合においても同様な効果を得ることができる。
【００８５】
（第２の実施の形態）
［半導体モジュールのシステム構造］
本発明の第２の実施の形態は、本発明の第１の実施の形態に係る半導体装置１〜４並びに半導体モジュール５において、アドレス信号端子の余剰信号端子（又は余剰信号線）を、メモリユニット選択信号ＣＳが供給される選択信号端子（又はメモリユニット選択信号線）として使用した例を説明するものである。
【００８６】
図１０に示す本発明の第２の実施の形態に係る半導体モジュール５は、前述の図４に示す本発明の第１の実施の形態に係る半導体モジュール５と同様に、半導体装置１と、この半導体装置１と実質的に同一構造を有し、この半導体装置１上に順次積層された半導体装置２〜４とを備え、４個の半導体装置１〜４を積層して構築されている。すなわち、半導体装置１のメモリユニット１０Ａ、半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、半導体装置４のメモリユニット１０Ｄのそれぞれが３次元的に積層されている。
【００８７】
ここで、本発明の第２の実施の形態に係る半導体モジュール５において、半導体装置１には、実効的に１ｂｉｔの共通のメモリユニット選択信号ＣＳ１が供給される１個の選択信号端子３１１が配設されている。すなわち、他の１ｂｉｔの共通のメモリユニット選択信号ＣＳ２には共通のアドレス信号の余剰アドレス信号が使用され、共通のメモリユニット選択信号ＣＳ２が供給される選択信号端子３１２にはアドレス信号端子の余剰信号端子が使用されるようになっている。同様に、半導体装置２〜４においても、共通のメモリユニット選択信号ＣＳ１が供給される１個の選択信号端子３１１が配設されるだけである。
【００８８】
余剰信号端子は、アドレス信号端子のうち、実際に使用していない余分な信号端子である。例えば、メモリユニット１０Ａ〜１０Ｄのそれぞれに６４Ｍｂｉｔの記憶容量を有する場合、アドレス信号端子はアドレス信号Ａ０〜Ａ１２に対応して合計１３個配設されているが、実際にはロウアドレス信号としてアドレス信号Ａ０〜Ａ１１が使用され、アドレス信号Ａ１２が供給されるアドレス信号端子は余剰信号端子として使用されていない。さらに、カラムアドレス信号としてアドレス信号Ａ０〜Ａ７が使用され、アドレス信号Ａ８以降が供給されるアドレス信号端子は余剰信号端子として使用されていない。本発明の第２の実施の形態に係る半導体装置１〜４においては、アドレス信号Ａ１２及びアドレス信号Ａ１２が供給される余剰信号端子が、共通のメモリユニット選択信号ＣＳ２及びそれが供給される選択信号端子３１２として使用されている。さらに、アドレス信号Ａ８及びアドレス信号Ａ８が供給される余剰信号端子が、共通のメモリユニット選択信号ＣＳ及びそれが供給される選択信号端子３１２として使用されている。
【００８９】
［情報書き込み動作並びに情報読み出し動作］
次に、図１１を使用して、本発明の第２の実施の形態に係る半導体装置１〜４及び半導体モジュール５の情報書き込み動作並びに情報読み出し動作を説明する。ここでは、半導体モジュール５の半導体装置１が選択され、この半導体装置１のメモリユニット１０Ａの情報書き込み動作並びに情報読み出し動作について説明する。
【００９０】
（１）バンクアクティブ動作
まず、半導体モジュール５の半導体装置１において、アドレスバッファ回路１４にアドレス信号Ａ０〜Ａ１２が入力され（前述の図１参照。）、このアドレス信号Ａ０〜Ａ１２からロウアドレス信号（１３ｂｉｔ）が設定される（図１１中のステップ５００。以下同様。）。コマンドデコーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥが入力される。ここで、アドレス信号Ａ０〜Ａ１２、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥは、半導体モジュール５を構築する半導体装置１〜４に共通に入力される信号であり、半導体装置１に入力されると同様に、他の半導体装置２〜４にも入力される。
【００９１】
半導体装置１において、入力されたロウアドレスストローブ信号ＲＡＳがロウレベル「Ｌ」、カラムアドレスストローブ信号ＣＡＳがハイレベル「Ｈ」、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合（ステップ５０１）、図１０（及び前述の図１、図２（Ａ）及び図３）に示すように、識別ユニット３０Ａのメモリユニット選択回路３１により、メモリユニット１０Ａの選択、非選択が決定される（ステップ５０２）。ここで、メモリユニット選択回路３１においては、メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用するアドレス信号Ａ１２と、固有識別子生成信号ＩＤｉｎ１及び固有識別子生成信号ＩＤｉｎ２で生成された固有識別子とにより、メモリユニット１０Ａの選択、非選択が決定される。
【００９２】
引き続き、アドレスバッファ回路１４にバンクセレクト信号ＢＳ０、ＢＳ１が入力され（ステップ５０３）、このバンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク２１、２２、２３又は２４のいずれかが選択（アクティブ状態に）される（前述の図１参照。）。例えば、仮にメモリバンク２１が選択されたことにする。ここで、上記半導体装置１の固有識別子とメモリユニット選択信号ＣＳとが一致していない場合、すなわちメモリユニット１０Ａが選択されていない場合、メモリバンク２１が選択されても、情報書き込み動作並びに情報読み出し動作は行われない。ここで、バンクセレクト信号ＢＳ０、ＢＳ１によりメモリバンク２１が選択状態にある情報が、半導体装置１のメモリユニット１０Ａに配設されたモードレジスタ回路１５に記憶される（前述の図１参照。）。選択されたメモリバンク２１にはロウアドレス信号Ａ０〜Ａ１１が入力される。
【００９３】
（２）情報書き込み動作及び情報読み出し動作
選択されたメモリユニット１０Ａのメモリバンク２１において、アドレスバッファ回路１４に入力されたアドレス信号Ａ０〜Ａ８に基づいてカラムアドレス信号（９ｂｉｔ）が入力される（ステップ５０４）。コマンドデコーダ回路１２にロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳが入力される。ここで、ロウアドレスストローブ信号ＲＡＳがハイレベル「Ｈ」、カラムアドレスストローブ信号ＣＡＳがロウレベル「Ｌ」の場合（ステップ５０５）、引き続き最上位のカラムアドレス信号Ａ８と固有識別子生成信号ＩＤｉｎ１とが比較されるとともに、モードレジスタ回路１５に記憶された情報を参照する（ステップ５０６）。カラムアドレス信号Ａ８と固有識別子生成信号ＩＤｉｎ１とが一致しており、さらにモードレジスタ回路１５に記憶されたメモリバンク２１が選択状態である場合には、ライトイネーブル信号ＷＥが入力され（ステップ５０７）、ライトイネーブル信号ＷＥがハイレベル「Ｈ」の場合、選択されたメモリバンク２１のメモリセルアレイ２００において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに記憶された情報が読み出される（ステップ５０８）。情報はデータ信号ＤＱとしてデータ出力バッファ回路１９から出力される。一方、ライトイネーブル信号ＷＥがロウレベル「Ｌ」である場合、選択されたメモリバンク２１のメモリセルアレイ２００において、上記ロウアドレス信号とカラムアドレス信号とで選択されたアドレス番地のメモリセルに情報が書き込まれる（ステップ５０９）。メモリセルに書き込まれる情報は、データ信号ＤＱとしてデータ出力バッファ回路１９に入力される。
【００９４】
情報書き込み動作及び情報読み出し動作の対象となる半導体装置１のメモリユニット１０Ａは、識別ユニット３０Ａで与えられる固有識別子と、メモリユニット選択信号ＣＳ１と、メモリユニット選択信号ＣＳ２に代えて使用された余剰信号としてのアドレス信号Ａ１２とにより選択される。半導体装置２のメモリユニット１０Ｂ、半導体装置３のメモリユニット１０Ｃ、そして半導体装置４のメモリユニット１０Ｄのそれぞれも、半導体装置１のメモリユニット１０Ａと同様に選択され、情報書き込み動作並びに情報読み出し動作が行われる。
【００９５】
このように構成される本発明の第２の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、アドレス信号Ａ０〜Ａ１２の余剰アドレス信号Ａ１２が供給される余剰信号端子をメモリユニット選択信号ＣＳ２が供給される選択信号端子として有効に利用することにより、選択信号端子数をより一層削減することができるので、装置サイズを縮小し、より一層の小型化を実現することができる。
【００９６】
［応用例］
本発明の第２の実施の形態に係る半導体装置１〜４のそれぞれは、半導体モジュール５を構築しない場合、図１２に示すように、固有識別子生成信号ＩＤｉｎ１の代わりにカラムアドレス信号Ａ８を供給し、固有識別子生成信号ＩＤｉｎ２の代わりにロウアドレス信号Ａ１２を供給することにより、カラムアドレス信号Ａ８、ロウアドレス信号Ａ１２に関係なく情報書き込み動作及び情報読み出し動作を単独で実行することができる。
【００９７】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置１〜４並びに半導体モジュール５において、識別ユニット３０Ａ〜３０Ｄの固有識別子生成回路をヒューズ素子で構成した例を説明するものである。
【００９８】
本発明の第３の実施の形態に係る半導体装置１の識別ユニット３０Ａは、図１３に示すように、メモリユニット１０Ａに与える固有識別子を生成するヒューズ素子３４１及び３４２を少なくとも有する固有識別子生成回路３４と、この固有識別子生成回路３４により生成された固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ２とに基づきメモリユニット１０Ａを選択するメモリユニット選択回路３１とを少なくとも備えて構成されている。
【００９９】
メモリユニット選択回路３１は、前述の本発明の第１の実施の形態に係る図３に示すメモリユニット選択回路３１と同一構造で構成されており、ここでの説明は重複するので省略する。
【０１００】
ヒューズ素子３４１の一端側は基準電源Ｖｓｓ例えば回路接地電位０Ｖに電気的に接続され、他端側はヒューズ素子３４１よりも高抵抗の高抵抗素子３４３を通して動作電源Ｖｃｃ例えば回路動作電位３．３Ｖに電気的に接続されるとともにメモリユニット選択回路３１に電気的に接続されている。ヒューズ素子３４１が導通状態の場合、基準電源Ｖｓｓからヒューズ素子３４１を通してメモリユニット選択回路３１に固有識別子の信号「０」を供給することができる。逆に、ヒューズ素子３４１が非導通状態の場合、動作電源Ｖｃｃから高抵抗素子３４３を通してメモリユニット選択回路３１に固有識別子の信号「１」を供給することができる。
【０１０１】
同様に、ヒューズ素子３４２の一端側は基準電源Ｖｓｓに電気的に接続され、他端側はヒューズ素子３４２よりも高抵抗の高抵抗素子３４４を通して動作電源Ｖｃｃに電気的に接続されるとともにメモリユニット選択回路３１に電気的に接続されている。ヒューズ素子３４２が導通状態の場合、基準電源Ｖｓｓからヒューズ素子３４２を通してメモリユニット選択回路３１に固有識別子の信号「０」を供給することができる。逆に、ヒューズ素子３４２が非導通状態の場合、動作電源Ｖｃｃから高抵抗素子３４４を通してメモリユニット選択回路３１に固有識別子の信号「１」を供給することができる。
【０１０２】
すなわち、ヒューズ素子３４２及び３４２により「０、０」、「０、１」、「１、０」、「１、１」の４通りの固有識別子を生成することができる。半導体モジュール５を構築する他の半導体装置２の識別ユニット３０Ｂ、半導体装置３の識別ユニット３０Ｃ、半導体装置４の識別ユニット３０Ｄのそれぞれは、半導体装置１の識別ユニット３０Ａと同様に、ヒューズ素子３４１及び３４２を有する固有識別子生成回路３４とメモリユニット選択回路３１とを備えて構成されている。
【０１０３】
ＤＲＡＭの１ｂｉｔの情報を記憶するメモリセルは、例えばメモリセル選択用の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）と情報蓄積用容量素子との直列回路で構成されており、ヒューズ素子３４１及び３４２は、いずれも例えばＩＧＦＥＴのゲート電極と同一導電層（例えばシリコン多結晶膜）で形成することができる。
【０１０４】
ヒューズ素子３４１及び３４２は、例えば電気的切断方式、レーザ切断方式等で容易に切断することができる。図１３中、符号３４５はパッシベーション膜に配設されたヒューズ開口窓であり、ヒューズ開口窓３４５はレーザビームの通過窓、ヒューズ素子３４１及び３４２のいずれかを切断した際に発生する物質の除去等に使用されている。
【０１０５】
このように構成される本発明の第３の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、本発明の第１の実施の形態に係る半導体装置１〜４並びに半導体モジュール５で得られる効果に加えて、例えば論理回路の構成に比べて簡易な構造のヒューズ素子３４１及び３４２で固有識別子を生成することができるので、識別ユニット３０Ａ〜３０Ｄの構成を簡易に実現することができる。
【０１０６】
（第４の実施の形態）
本発明の第４の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置１〜４並びに半導体モジュール５において、識別ユニット３０Ａ〜３０Ｄの固有識別子生成回路をワイヤで構成した例を説明するものである。
【０１０７】
本発明の第４の実施の形態に係る半導体装置１の識別ユニット３０Ａは、図１４に示すように、メモリユニット１０Ａに与える固有識別子を生成するワイヤ３５１及び３５２を少なくとも有する固有識別子生成回路３５と、この固有識別子生成回路３５により生成された固有識別子とメモリユニット選択信号ＣＳ１、ＣＳ２とに基づきメモリユニット１０Ａを選択するメモリユニット選択回路３１とを少なくとも備えて構成されている。
【０１０８】
メモリユニット選択回路３１は、前述の本発明の第１の実施の形態に係る図３に示すメモリユニット選択回路３１と同一構造で構成されており、ここでの説明は重複するので省略する。
【０１０９】
ワイヤ３５１の一端側は固有識別子入力端子３５３に電気的に接続され、この固有識別子入力端子３５３はメモリユニット選択回路３１に電気的に接続されている。ワイヤ３５１の他端側は、例えば固有識別子の信号「０」の場合には基準電源端子（Ｖｓｓ）３５５に、固有識別子の信号「１」の場合には動作電源端子（Ｖｃｃ）３５６に電気的に接続されるようになっている。すなわち、ワイヤ３５１は、固有識別子生成信号ＩＤｉｎ１を固有識別子入力端子３５３を通してメモリユニット選択回路３１に供給するようになっている。
【０１１０】
同様に、ワイヤ３５２の一端側は固有識別子入力端子３５４に電気的に接続され、この固有識別子入力端子３５４はメモリユニット選択回路３１に電気的に接続されている。ワイヤ３５２の他端側は、例えば固有識別子の信号「０」の場合には基準電源端子（Ｖｓｓ）３５５に、固有識別子の信号「１」の場合には動作電源端子（Ｖｃｃ）３５６に電気的に接続されるようになっている。ワイヤ３５２は、固有識別子生成信号ＩＤｉｎ２を固有識別子入力端子３５４を通してメモリユニット選択回路３１に供給するようになっている。
【０１１１】
ここで、ワイヤ３５１、３５２のそれぞれには例えばボンディングワイヤを実用的に使用することができる。このボンディングワイヤには、金ワイヤ、銅ワイヤ、アルミニウムワイヤ等が少なくとも含まれる。基準電源端子３５５、動作電源端子３５６には、例えば固有識別子入力端子３５３、３５４のそれぞれと同様に半導体チップ内において形成されるボンディングパッド、半導体チップ外に配設されるリードフレームやリード配線等が少なくとも含まれる。
【０１１２】
ワイヤ３５１、３５２により「０、０」、「０、１」、「１、０」、「１、１」の４通りの固有識別子を生成することができる。半導体モジュール５を構築する他の半導体装置２の識別ユニット３０Ｂ、半導体装置３の識別ユニット３０Ｂ、半導体装置４の識別ユニット３０Ｄのそれぞれは、半導体装置１の識別ユニット３０Ａと同様に、ワイヤ３５１、３５２を有する固有識別子生成回路３５とメモリユニット選択回路３１備えて構成されている。
【０１１３】
このように構成される本発明の第４の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、本発明の第１の実施の形態に係る半導体装置１〜４並びに半導体モジュール５で得られる効果に加えて、例えば論理回路の構成に比べて簡易な構造のワイヤ３５１、３５２で固有識別子を生成することができるので、識別ユニット３０Ａ〜３０Ｄの構成を簡易に実現することができる。
【０１１４】
（第５の実施の形態）
本発明の第５の実施の形態は、前述の本発明の第２の実施の形態に係る半導体装置１〜４並びに半導体モジュール５において、メモリユニットに対して識別ユニットを分離させた例を説明するものである。本発明の第５の実施の形態に係る半導体モジュール５は、図１５に示すように、複数のメモリユニット１０Ａ〜１０Ｄと、この複数のメモリユニット１０Ａ〜１０Ｄに共通のメモリユニット選択信号ＣＳ１が供給される選択信号端子と、メモリユニット選択信号ＣＳ２として使用される余剰のロウアドレス信号Ａ１２が供給される余剰信号端子と、メモリユニット１０Ａ〜１０Ｄに外付けされ、共通のメモリユニット選択信号ＣＳ１及びロウアドレス信号Ａ１２に基づき、メモリユニット１０Ａ〜１０Ｄのそれぞれを識別させる識別ユニット３０Ａ〜３０Ｄとを備えて構築されている。
【０１１５】
メモリユニット１０Ａを有する半導体装置１には、識別ユニット３０Ａを有する別の半導体装置１Ａが電気的に接続されている。半導体装置１Ａから半導体装置１には、少なくともメモリユニット選択信号ＣＳ、バンクセレクト信号ＢＳが供給されるようになっている。半導体装置１と半導体装置１Ａとは、少なくとも別々の半導体チップで形成されているが、個別にパッケージングされていても、マルチチップモジュール構造のように共通の基板上に実装され一体的にパッケージングされていても、いずれの構造で構成されてもよい。
【０１１６】
同様に、メモリユニット１０Ｂを有する半導体装置２には識別ユニット３０Ｂを有する別の半導体装置２Ａが電気的に接続され、メモリユニット１０Ｃを有する半導体装置３には識別ユニット３０Ｃを有する別の半導体装置３Ａが電気的に接続され、メモリユニット１０Ｄを有する半導体装置には、識別ユニット３０Ｄを有する別の半導体装置４Ａが電気的に接続されている。
【０１１７】
本発明の第５の実施の形態に係る半導体モジュール５の情報書き込み動作並びに情報読み出し動作は、前述の本発明の第２の実施の形態に係る半導体モジュール５の情報書き込み動作並びに情報読み出し動作と同等であるので、ここでの説明は重複するので省略する。
【０１１８】
このように構成される本発明の第５の実施の形態に係る半導体装置１〜４並びに半導体モジュール５においては、本発明の第１の特徴に係る半導体装置１並びに半導体モジュール５で得られる効果に加えて、識別ユニット３０Ａ〜３０Ｄを外付けとしたことで、システム構築の自由度を高めることができる。さらに、メモリユニット１０Ａ〜１０Ｄ、識別ユニット３０Ａ〜３０Ｄのそれぞれを、別々に独立して製作することができる。
【０１１９】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２０】
例えば、本発明は、上記第１の実施の形態乃至第５の実施の形態に係るメモリユニット１０Ａ〜１０Ｄを情報書き換え可能な機能を有するユニット、又は情報の読み出し専用の機能を有するユニットに置き代えることができる。情報書き換え可能な機能を有するユニットには、ＳＲＡＭ等の揮発性メモリが少なくとも含まれる。情報の読み出し専用の機能を有するユニットには、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモリが少なくとも含まれる。
【０１２１】
さらに、上記第１の実施の形態乃至第５の実施の形態に係るメモリユニット１０Ａ〜１０Ｄは、情報の書き込み動作、情報の読み出し動作等に必要な周辺回路を含むが、実質的に単独で半導体チップに搭載される場合を説明したが、本発明は、例えば中央演算処理ユニット（ＣＰＵ）等の論理ユニットやその他の回路ユニットと併せて１つの半導体チップにメモリユニットを搭載してもよい。また、本発明は、ウェハメモリのように、１つの共通の基板に複数のメモリユニットを１つのメモリモジュールとして構築してもよい。
【０１２２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１２３】
【発明の効果】
本発明は、同一構造を有するメモリユニットを複数積層することができ、かつ複数積層したメモリユニットのいずれかを選択する選択信号端子数を削減することができる半導体装置を提供することができる。特に、本発明は、同一構造を有するメモリユニットの複数積層を可能とし、大記憶容量を実現することができるとともに、選択信号端子数を削減して個々のメモリユニットのサイズを縮小し、より一層の大記憶容量を実現することができる半導体装置を提供することができる。
【０１２４】
さらに、本発明は、メモリユニットを複数積層することができるパッケージ構造を実現することができるとともに、選択信号端子数を削減してパッケージサイズの小型化を実現することができる半導体装置を提供することができる。
【０１２５】
さらに、本発明は、複数積層されたメモリユニットを簡易に識別することができる半導体装置を提供することができる。
【０１２６】
さらに、本発明は、上記効果が得られる半導体装置を複数積層した半導体モジュールを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置のシステムブロック図である。
【図２】（Ａ）は本発明の第１の実施の形態に係る半導体装置の固有識別子生成回路のブロック回路図、（Ｂ）は固有識別子生成回路の真理値表である。
【図３】本発明の第１の実施の形態に係る半導体装置のメモリユニット選択回路のブロック回路図である。
【図４】本発明の第１の実施の形態に係る半導体モジュールのシステムブロック図である。
【図５】本発明の第１の実施の形態に係るフリップチップ構造を採用する半導体装置を複数積層した半導体モジュールの断面構造図である。
【図６】（Ａ）は図５に示す半導体装置のパッケージ基板及び第１層目の配線パターンを示す概略平面図、（Ｂ）は図５に示す半導体装置のパッケージ基板及び第２層目の配線パターンを示す概略平面図である。
【図７】本発明の第１の実施の形態に係るテープキャリアパッケージ構造を採用する半導体装置を複数積層した半導体モジュールの断面構造図である。
【図８】（Ａ）は図８に示す半導体モジュールの上下の半導体装置間の中間配線基板の第１層目の配線パターンを示す概略平面図、（Ｂ）は中間配線基板の第２層目の配線パターンを示す概略平面図である。
【図９】本発明の第１の実施の形態に係る半導体装置及び半導体モジュールの情報書き込み動作並びに情報読み出し動作を説明する動作フローチャートである。
【図１０】本発明の第２の実施の形態に係る半導体モジュールのシステムブロック図である。
【図１１】本発明の第２の実施の形態に係る半導体装置及び半導体モジュールの情報書き込み動作並びに情報読み出し動作を説明する動作フローチャートである。
【図１２】本発明の第２の実施の形態の応用例に係る半導体装置のブロック回路図である。
【図１３】本発明の第３の実施の形態に係る半導体装置の識別ユニットのブロック回路図である。
【図１４】本発明の第４の実施の形態に係る半導体装置の識別ユニットのブロック回路図である。
【図１５】本発明の第５の実施の形態に係る半導体モジュールのシステムブロック図である。
【図１６】本発明の先行技術に係るＤＲＡＭシステムのブロック回路である。
【図１７】本発明の先行技術に係るＤＲＡＭシステムの動作フローチャートである。
【図１８】本発明の先行技術に係る半導体装置の要部の斜視図である。
【図１９】本発明の先行技術に係る半導体装置の断面構造図である。
【符号の説明】
１〜４、１Ａ〜４Ａ  半導体装置
５  半導体モジュール
８Ａ〜８Ｃ  中間配線基板
１０Ａ〜１０Ｄ  メモリユニット
２１〜２４  メモリバンク
３０Ａ〜３０Ｄ  識別ユニット
３１  メモリユニット選択回路
３１Ａ〜３１Ｃ  比較回路
３１１、３１２  選択信号端子
３２、３４、３５  固有識別子生成回路
３２１、３２２  固有識別子入力端子
３２３、３２４  固有識別子出力端子
５０Ａ〜５０Ｄ  パッケージ基板
５７Ａ〜５７Ｄ、７３Ａ〜７３Ｄ  半導体チップ
７０Ａ〜７０Ｄ  ベース基板
３４１、３４２  ヒューズ素子
３５１、３５２  ワイヤ
ＣＳ１、ＣＳ２  メモリユニット選択信号
ＩＤｉｎ１、ＩＤｉｎ２  固有識別子生成信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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