(57)【特許請求の範囲】
【請求項１】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換処理を行うＡ／Ｄ変換手段と、
カウント動作を行い、所定のカウント値までのカウントが終了すると、カウント終了を示すカウント終了信号を出力するタイマ手段と、
該タイマ手段からの前記カウント終了信号を受けて、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示を与えるＡ／Ｄ変換制御手段と、
前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が終了すると、所定の回数、Ａ／Ｄ変換処理が行われたか否かを判断する判断手段と、
該判断手段による、前記所定の回数、Ａ／Ｄ変換処理が行われていないとの判断を受けて、前記タイマ手段に対し、カウント動作を再起動させる再起動手段とを備え、
前記タイマ手段が、前記再起動手段からの指示を受けて、カウント動作を再開し、次回のＡ／Ｄ変換処理までの所定時間をカウントするものであることを特徴とするＡ／Ｄ変換装置。
【請求項２】
カウントすべきカウント値を記憶する第１のカウント値記憶手段を備えると共に、
外部から入力されたカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成され、
前記タイマ手段が、前記第１のカウント値記憶手段に記憶されているカウント値までのカウントが終了すると、前記カウント終了信号を出力するものであることを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
外部から入力されたカウント値を記憶する第２のカウント値記憶手段を備えると共に、
所定の条件が満たされると、前記第２のカウント値記憶手段に記憶されているカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成されていることを特徴とする請求項２記載のＡ／Ｄ変換装置。
【請求項４】
前記所定の条件に、前記タイマ手段に対するカウント動作開始の指示が行われることが含まれていることを特徴とする請求項３記載のＡ／Ｄ変換装置。
【請求項５】
前記Ａ／Ｄ変換手段で行われるべきＡ／Ｄ変換処理の回数を記憶する回数記憶手段を備えると共に、
外部から入力された回数が、前記回数記憶手段に書き込まれるように構成され、
前記所定の回数が、前記回数記憶手段に記憶されている回数であることを特徴とする請求項１〜４のいずれかの項に記載のＡ／Ｄ変換装置。
【請求項６】
前記Ａ／Ｄ変換手段による変換結果に基づいて、所定の演算処理を行う演算手段を備えていることを特徴とする請求項１〜５のいずれかの項に記載のＡ／Ｄ変換装置。
【請求項７】
前記演算手段が、複数の変換結果の和、複数の変換結果の平均値、複数の変換結果のうちの最大値、複数の変換結果のうちの最小値、及び複数の変換結果のうちの最大値と最小値との差のいずれかを求めるものであることを特徴とする請求項６記載のＡ／Ｄ変換装置。
【請求項８】
前記演算手段が、複数種の演算処理を行うことが可能であり、外部からの指定に基づいて、これら複数種の演算処理の中から、演算処理の種類を選択し、選択した種類の演算処理を行うものであることを特徴とする請求項６又は請求項７記載のＡ／Ｄ変換装置。
【請求項９】
前記演算手段による演算結果を記憶する演算結果記憶手段を備えると共に、
前記演算手段により求められるものが、複数の変換結果のうちの所望の値であり、
前記演算手段により求められる前記所望の値と、該所望の値が得られた変換処理に対する、複数の変換処理の中での処理順番とが前記演算結果記憶手段に書き込まれるように構成されていることを特徴とする請求項６〜８のいずれかの項に記載のＡ／Ｄ変換装置。
【請求項１０】
前記演算手段が、前記判断手段による、前記所定の回数、
Ａ／Ｄ変換処理が行われたとの判断を受けて、前記所定の演算処理を行うものであることを特徴とする請求項６〜９のいずれかの項に記載のＡ／Ｄ変換装置。
【請求項１１】
前記演算手段が、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理の終了毎に、前記所定の演算処理を行うものであることを特徴とする請求項６〜９のいずれかの項に記載のＡ／Ｄ変換装置。
【請求項１２】
アナログ信号をディジタル信号に変換するＡ／Ｄ変換処理を行うＡ／Ｄ変換手段と、
カウント動作を行い、所定のカウント値までのカウントが終了すると、カウント終了を示すカウント終了信号を出力するタイマ手段と、
該タイマ手段からの前記カウント終了信号を受けて、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示を与えるＡ／Ｄ変換制御手段と、
前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が終了すると、所定の回数、Ａ／Ｄ変換処理が行われたか否かを判断する判断手段と、
該判断手段による、前記所定の回数、Ａ／Ｄ変換処理が行われていないとの判断を受けて、前記タイマ手段に対し、カウント動作を再起動させる再起動手段とを備え、
前記タイマ手段が、前記再起動手段からの指示を受けて、カウント動作を再開し、次回のＡ／Ｄ変換処理までの所定時間をカウントするものであることを特徴とする信号処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換装置、及び信号処理システムに関し、より詳細には、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たすことのできるＡ／Ｄ変換装置、及び信号処理システムに関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換には一般的に、同一チャンネルのアナログ信号を繰り返しディジタル信号に変換するリピート変換や、異なったチャンネルのアナログ信号を１チャンネル毎にディジタル信号に変換していくスキャン変換や、一つのチャンネルのアナログ信号を１回だけディジタル信号に変換するシングル変換と呼ばれるものがある。
【０００３】
図６は、従来のＡ／Ｄ変換方式（リピート変換）を採用した信号処理システムの要部を概略的に示したブロック図である。前記信号処理システムはＣＰＵ１と、Ａ／Ｄ変換制御回路３及びＡ／Ｄ変換器４を備えたＡ／Ｄ変換装置２とを含んで構成されている。また、Ａ／Ｄ変換制御回路３には、Ａ／Ｄ変換器４で変換されたディジタル信号を一時的に蓄積するための蓄積部３ａが装備されている。
【０００４】
ＣＰＵ１はＡ／Ｄ変換制御回路３へＡ／Ｄ変換回数を指定したり、Ａ／Ｄ変換制御回路３に対してＡ／Ｄ変換制御の開始を指示するものである。また、Ａ／Ｄ変換制御回路３はＣＰＵ１からの前記指示を受けると、Ａ／Ｄ変換器４に対してＡ／Ｄ変換起動の開始を指示するものである。
また、Ａ／Ｄ変換器４はＡ／Ｄ変換制御回路３からの前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路３へ出力するものである。
【０００５】
次に、前記信号処理システムにおけるＡ／Ｄ変換処理の動作手順を図７に示したタイミングチャートに基づいて説明する。まず始めに、ＣＰＵ１がＡ／Ｄ変換制御回路３へＡ／Ｄ変換回数（ｎa 回）を指定し（ａ−▲１▼）、続いて、Ａ／Ｄ変換制御の開始を指示する（ａ−▲２▼）。
【０００６】
Ａ／Ｄ変換制御回路３がＣＰＵ１からの前記指示を受けると、Ａ／Ｄ変換器４へＡ／Ｄ変換起動の開始を指示し（ａ−▲３▼）、Ａ／Ｄ変換器４が前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路３へ出力する（ａ−▲４▼）。
【０００７】
Ａ／Ｄ変換制御回路３がＡ／Ｄ変換器４から出力された変換結果を取得すると、取得した変換結果を蓄積部３ａへ格納する共に、Ａ／Ｄ変換器４からｎa 回分の変換結果を取得したか否かを判断し、ｎa 回分の変換結果を取得したと判断すれば、ＣＰＵ１に対してＡ／Ｄ変換終了の通知（割り込み）を行う（ａ−▲５▼）。他方、ｎa 回分の変換結果を取得していないと判断すれば、再度、Ａ／Ｄ変換器４へＡ／Ｄ変換起動の開始を指示する（ａ−▲３▼）。
ＣＰＵ１はＡ／Ｄ変換制御回路３からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路３の蓄積部３ａに蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行う。
【０００８】
図８は、従来のＡ／Ｄ変換方式（スキャン変換）を採用した信号処理システムの要部を概略的に示したブロック図である。前記信号処理システムはＣＰＵ１１と、Ａ／Ｄ変換制御回路１３、Ａ／Ｄ変換器１４、及び異なったチャンネルのアナログ信号ｓ1 〜ｓm が入力されるアナログ入力選択回路１５を備えたＡ／Ｄ変換装置１２とを含んで構成されている。また、Ａ／Ｄ変換制御回路１３には、Ａ／Ｄ変換器１４で変換されたディジタル信号を一時的に蓄積するための蓄積部１３ａが装備されている。
【０００９】
また、アナログ入力選択回路１５に入力される、異なったチャンネルのアナログ信号ｓ1 〜ｓm は、アナログ入力選択回路１５によって、いずれかの信号が選択され、選択されたアナログ信号がＡ／Ｄ変換器１４に与えられるようになっている。例えば、異なったチャンネルのアナログ信号ｓ1 〜ｓm が、アナログ信号ｓ1 からアナログ信号ｓm まで１チャンネル毎にＡ／Ｄ変換器１４へ与えられていくと、Ａ／Ｄ変換器１４でアナログ信号ｓ1 〜ｓm が連続的にディジタル信号に変換されていくこととなる。
【００１０】
ＣＰＵ１１はＡ／Ｄ変換制御回路１３へＡ／Ｄ変換回数、及びチャンネルを指定したり、Ａ／Ｄ変換制御回路１３に対してＡ／Ｄ変換制御の開始を指示するものである。また、Ａ／Ｄ変換制御回路１３はＣＰＵ１１からの前記指示を受けると、Ａ／Ｄ変換器１４に対してＡ／Ｄ変換起動の開始を指示するものである。
また、Ａ／Ｄ変換器１４はＡ／Ｄ変換制御回路１３からの前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路１３へ出力するものである。
【００１１】
次に、前記信号処理システムにおけるＡ／Ｄ変換処理の動作手順を図９に示したタイミングチャートに基づいて説明する。まず始めに、ＣＰＵ１１がＡ／Ｄ変換制御回路１３へＡ／Ｄ変換回数（ｎb 回）、及びチャンネルｉを指定し（ｂ−▲１▼）、続いて、Ａ／Ｄ変換制御の開始を指示する（ｂ−▲２▼）。
【００１２】
Ａ／Ｄ変換制御回路１３がＣＰＵ１１からの前記指示を受けると、アナログ入力選択回路１５に対し、アナログ信号ｓi をＡ／Ｄ変換器１４へ出力するように指示すると共に（ｂ−▲３▼）、Ａ／Ｄ変換器１４へＡ／Ｄ変換起動の開始を指示し（ｂ−▲４▼）、Ａ／Ｄ変換器１４が前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路１３へ出力する（ｂ−▲５▼）。
【００１３】
Ａ／Ｄ変換制御回路１３がＡ／Ｄ変換器１４から出力された変換結果を取得すると、取得した変換結果を蓄積部１３ａへ格納する共に、Ａ／Ｄ変換器１４からｎb 回分の変換結果を取得したか否かを判断し、ｎb 回分の変換結果を取得したと判断すれば、ＣＰＵ１１に対してＡ／Ｄ変換終了の通知（割り込み）を行う（ｂ−▲６▼）。他方、ｎb 回分の変換結果を取得していないと判断すれば、再度、アナログ入力選択回路１５に対し、アナログ信号ｓi （ｉ←ｉ＋１）をＡ／Ｄ変換器１４へ出力するように指示すると共に（ｂ−▲３▼）、Ａ／Ｄ変換器１４へＡ／Ｄ変換起動の開始を指示する（ｂ−▲４▼）。但し、上記演算の結果、ｉがｍより大きくなった場合にはｉを１にする。
ＣＰＵ１１はＡ／Ｄ変換制御回路１３からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路１３の蓄積部１３ａに蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行う。
【００１４】
上記したように、図６に示した信号処理システムによれば、同一チャンネルのアナログ信号を繰り返しディジタル信号に変換することができ（リピート変換）、また、図８に示した信号処理システムによれば、異なったチャンネルのアナログ信号を１チャンネル毎にディジタル信号に変換していくことができる（スキャン変換）。
【００１５】
しかしながら、図６、図８に示したいずれの信号処理システムにおいても、図７、図９に示したタイミングチャートから明らかなように、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕がほとんどないため（ａ−▲４▼、ｂ−▲５▼）、Ａ／Ｄ変換処理が短い時間で連続して行われることとなり、所望するＡ／Ｄ変換処理の結果を取得することができないという問題があった。というのは、例えば、Ａ／Ｄ変換処理をある程度の長い時間内で複数回行わせて、それらの平均値を取得したい場合などがあるからである。
【００１６】
【発明が解決しようとする課題】
上記したような問題を解決する方法としては、タイマを監視しながらシングル変換起動をかける方法がある。図１０に、シングル変換を実現するための信号処理システムを示す。
【００１７】
図１０に示した信号処理システムはＣＰＵ２１と、Ａ／Ｄ変換制御回路２３及びＡ／Ｄ変換器２４を備えたＡ／Ｄ変換装置２２と、タイマ２５とを含んで構成され、ＣＰＵ２１と、Ａ／Ｄ変換制御回路２３と、タイマ２５とはバス２６を介して接続されている。また、Ａ／Ｄ変換制御回路２３には、Ａ／Ｄ変換器２４で変換されたディジタル信号を一時的に蓄積するための蓄積部２３ａが装備されている。
【００１８】
ＣＰＵ２１はタイマ２５を監視しながら一定周期ＴでＡ／Ｄ変換制御回路２３に対してＡ／Ｄ変換制御の開始を指示するものであり、また、Ａ／Ｄ変換制御回路２３はＣＰＵ２１からの前記指示を受けると、Ａ／Ｄ変換器２４に対してＡ／Ｄ変換起動の開始を指示するものである。
Ａ／Ｄ変換器２４はＡ／Ｄ変換制御回路２３からの前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路２３へ出力するものである。
【００１９】
次に、前記信号処理システムにおけるＡ／Ｄ変換処理の動作手順を図１１に示したタイミングチャートに基づいて説明する。まず始めに、ＣＰＵ２１がＡ／Ｄ変換制御回路２３へＡ／Ｄ変換制御の開始を指示する（ｃ−▲１▼）。
【００２０】
Ａ／Ｄ変換制御回路２３がＣＰＵ２１からの前記指示を受けると、Ａ／Ｄ変換器２４へＡ／Ｄ変換起動の開始を指示し（ｃ−▲２▼）、Ａ／Ｄ変換器２４が前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路２３へ出力する（ｃ−▲３▼）。
【００２１】
Ａ／Ｄ変換制御回路２３がＡ／Ｄ変換器２４から出力された変換結果を取得すると、取得した変換結果を蓄積部２３ａへ格納すると共に、ＣＰＵ２１に対してＡ／Ｄ変換終了の通知（割り込み）を行う（ｃ−▲４▼）。
ＣＰＵ２１はＡ／Ｄ変換制御回路２３からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路２３の蓄積部２３ａに蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行う。
【００２２】
このように、図１０に示した信号処理システムによれば、ＣＰＵ２１がタイマ２５を監視しながら一定周期ＴでＡ／Ｄ変換制御回路２３に対してＡ／Ｄ変換制御開始の指示を与えるため、一つのチャンネルのアナログ信号を一定周期Ｔでディジタル信号に変換することができる。よって、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせることができる。
【００２３】
しかしながら、前記信号処理システムは、ＣＰＵ２１がタイマ２５を監視しながら、一定周期Ｔ毎にいちいちＡ／Ｄ変換制御開始の指示を与える必要があり、ＣＰＵ２１の負担が大きくなるといった問題や、バス２６がＡ／Ｄ変換処理のために占有されてしまうといった問題がある。
【００２４】
このような問題を解決する方法として、図１２に示したように、ＤＭＡコントローラ２７を設けて、ＤＭＡコントローラ２７にＡ／Ｄ変換制御回路２３に対するＡ／Ｄ変換制御開始の指示を行わせるようにする方法が挙げられるが、バス２６を占有するといった問題については依然解決されずに残る。
【００２５】
本発明は上記課題に鑑みなされたものであって、ＣＰＵの負担が大きくならずに、またバスを占有することもなく、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせることのできるＡ／Ｄ変換装置、及び信号処理システムを提供することを目的としている。
【００２６】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係るＡ／Ｄ変換装置（１）は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換処理を行うＡ／Ｄ変換手段と、カウント動作を行い、所定のカウント値までのカウントが終了すると、カウント終了を示すカウント終了信号を出力するタイマ手段と、該タイマ手段からの前記カウント終了信号を受けて、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示を与えるＡ／Ｄ変換制御手段と、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が終了すると、所定の回数、Ａ／Ｄ変換処理が行われたか否かを判断する判断手段と、該判断手段による、前記所定の回数、Ａ／Ｄ変換処理が行われていないとの判断を受けて、前記タイマ手段に対し、カウント動作を再起動させる再起動手段とを備え、前記タイマ手段が、前記再起動手段からの指示を受けて、カウント動作を再開し、次回のＡ／Ｄ変換処理までの所定時間をカウントするものであることを特徴としている。
【００２７】
上記Ａ／Ｄ変換装置（１）によれば、前記タイマ手段により、前記所定のカウント値までのカウントが行われ、前記カウント終了信号が出力されると、前記Ａ／Ｄ変換制御手段により、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示が与えられ、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われる。すなわち、前記タイマ手段のカウント動作を開始させることによって、Ａ／Ｄ変換処理を行わせることができる。
【００２８】
従って、例えば、外部（ＣＰＵなど）から前記タイマ手段に対し、カウント動作開始の指示を与え、前記タイマ手段のカウント動作を開始させるだけで、その後は、外部とは独立した動作にて、１回目のＡ／Ｄ変換処理を行わせることができる。
【００２９】
また、１回目のＡ／Ｄ変換処理が終了すると、前記所定の回数、Ａ／Ｄ変換処理が行われたか否かが判断され、前記所定の回数、Ａ／Ｄ変換処理が行われていない（すなわち、前記所定の回数が２回以上に設定されており、Ａ／Ｄ変換処理すべき回数が残っている）と判断されると、前記タイマ手段に対し、カウント動作の再起動が掛けられ、前記タイマ手段のカウント動作が再開され、次回のＡ／Ｄ変換処理までの所定時間がカウントされるように構成されている。
【００３０】
そのため、前記タイマ手段により、再び、前記所定のカウント値までのカウントが行われ、前記カウント終了信号が出力されると、前記Ａ／Ｄ変換制御手段により、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示が与えられ、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われる。すなわち、前記所定の回数が２回以上に設定されている場合、１回目のＡ／Ｄ変換処理が終了から所定の時間（少なくとも、前記所定のカウント値までのカウントに要する時間）を経て、２回目のＡ／Ｄ変換処理が行われる。
【００３１】
従って、１回目のＡ／Ｄ変換処理と２回目のＡ／Ｄ変換処理との間に時間的余裕（少なくとも、前記所定のカウント値までのカウントに要する時間）を持たせて、２回目のＡ／Ｄ変換処理を行わせることができる。また、上記した一連の動作は、外部（例えば、ＣＰＵ）とは独立した動作にて、Ａ／Ｄ変換処理が前記所定の回数行われるまで、繰り返し行われるため、ＣＰＵの負担を小さく抑えることができ、また各種ハードウェアを繋ぐバスを占有することなく、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせて、Ａ／Ｄ変換処理を前記所定の回数行わせることができる。
【００３２】
また、本発明に係るＡ／Ｄ変換装置（２）は、上記Ａ／Ｄ変換装置（１）において、カウントすべきカウント値を記憶する第１のカウント値記憶手段を備えると共に、外部から入力されたカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成され、前記タイマ手段が、前記第１のカウント値記憶手段に記憶されているカウント値までのカウントが終了すると、前記カウント終了信号を出力するものであることを特徴としている。
【００３３】
上記Ａ／Ｄ変換装置（２）によれば、前記タイマ手段により、前記第１のカウント値記憶手段に記憶されているカウント値までのカウントが行われると、前記カウント終了信号が出力されるように構成されている。
また、上記Ａ／Ｄ変換装置（２）は、上記Ａ／Ｄ変換装置（１）を引用したものであるので、前記カウント終了信号が出力されると、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われるように構成されている。
【００３４】
すなわち、前記タイマ手段により、前記第１のカウント値記憶手段に記憶されているカウント値までのカウントが行われると、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われることとなる。換言すれば、前記第１のカウント値記憶手段に記憶されているカウント値までのカウントが行われない限り、次のＡ／Ｄ変換処理が行われないこととなる。
【００３５】
従って、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に、少なくとも前記第１のカウント値記憶手段に記憶されているカウント値までのカウントに要する時間を設けることができる。
【００３６】
さらに、上記Ａ／Ｄ変換装置（２）によれば、外部（例えば、ＣＰＵ）から入力されたカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成されているので、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間の長さを外部から自由に設定することができる。
【００３７】
また、本発明に係るＡ／Ｄ変換装置（３）は、上記Ａ／Ｄ変換装置（２）において、外部から入力されたカウント値を記憶する第２のカウント値記憶手段を備えると共に、所定の条件が満たされると、前記第２のカウント値記憶手段に記憶されているカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成されていることを特徴としている。
【００３８】
上記Ａ／Ｄ変換装置（３）によれば、前記所定の条件が満たされると、前記第２のカウント値記憶手段に記憶されているカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成されているので、前記第１のカウント値記憶手段に記憶されているカウント値とは異なるカウント値を、前記第２のカウント値記憶手段に記憶させておき、前記所定の条件を満たすことによって、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間の長さを変更することができる。
【００３９】
さらに、上記Ａ／Ｄ変換装置（３）によれば、外部（例えば、ＣＰＵ）から入力されたカウント値が、前記第２のカウント値記憶手段に書き込まれるように構成されているので、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間の長さの変更を外部から自由に行うことができる。
【００４０】
また、本発明に係るＡ／Ｄ変換装置（４）は、上記Ａ／Ｄ変換装置（３）において、前記所定の条件に、前記タイマ手段に対するカウント動作開始の指示が行われることが含まれていることを特徴としている。
【００４１】
上記Ａ／Ｄ変換装置（４）によれば、前記タイマ手段に対するカウント動作開始の指示が行われることを条件に含んだ、前記所定の条件が満たされると、前記第２のカウント値記憶手段に記憶されているカウント値が、前記第１のカウント値記憶手段に書き込まれるように構成されている。
また、上記Ａ／Ｄ変換装置（４）は、上記Ａ／Ｄ変換装置（１）を引用したものであるので、Ａ／Ｄ変換処理の終了後、Ａ／Ｄ変換処理すべき回数が残っている場合には、前記タイマ手段に対し、カウント動作再開の指示が行われる。
【００４２】
そのため、例えば、前記所定の条件を、前記タイマ手段に対するカウント動作開始の指示が行われることとすれば、Ａ／Ｄ変換処理の終了後に、Ａ／Ｄ変換処理すべき回数が残っている場合には、前記タイマ手段に対し、カウント動作再開の指示が行われ、前記第２のカウント値記憶手段に記憶されているカウント値が、前記第１のカウント値記憶手段に書き込まれることとなる。
【００４３】
従って、後述する図４に示したように、例えば、２回目のＡ／Ｄ変換処理と３回目のＡ／Ｄ変換処理との間の長さを変更させたい場合には、２回目のタイマ起動が開始してから、３回目のタイマ起動が開始するまでの間に、外部から新たなカウント値を入力させて、そのカウント値を前記第２のカウント値記憶手段に書き込んでおけば良いこととなる。
【００４４】
また、本発明に係るＡ／Ｄ変換装置（５）は、上記Ａ／Ｄ変換装置（１）〜（４）のいずれかにおいて、前記Ａ／Ｄ変換手段で行われるべきＡ／Ｄ変換処理の回数を記憶する回数記憶手段を備えると共に、外部から入力された回数が、前記回数記憶手段に書き込まれるように構成され、前記所定の回数が、前記回数記憶手段に記憶されている回数であることを特徴としている。
【００４５】
上記Ａ／Ｄ変換装置（５）によれば、前記所定の回数（すなわち、Ａ／Ｄ変換処理すべき回数）が、前記回数記憶手段に記憶されている回数であり、また、外部（例えば、ＣＰＵ）から入力された回数が、前記回数記憶手段に書き込まれるように構成されているので、Ａ／Ｄ変換処理を行う回数を外部から自由に設定することができる。
【００４６】
また、本発明に係るＡ／Ｄ変換装置（６）は、上記Ａ／Ｄ変換装置（１）〜（５）のいずれかにおいて、前記Ａ／Ｄ変換手段による変換結果に基づいて、所定の演算処理を行う演算手段を備えていることを特徴としている。
また、本発明に係るＡ／Ｄ変換装置（７）は、上記Ａ／Ｄ変換装置（６）において、前記演算手段が、複数の変換結果の和、複数の変換結果の平均値、複数の変換結果のうちの最大値、複数の変換結果のうちの最小値、及び複数の変換結果のうちの最大値と最小値との差のいずれかを求めるものであることを特徴としている。
【００４７】
上記Ａ／Ｄ変換装置（６）又は（７）によれば、前記演算手段を備えているので、前記Ａ／Ｄ変換手段による変換結果に基づく演算処理を、外部（例えば、ＣＰＵ）で行わなくても良いようにすることができるので、ＣＰＵの負担を小さく抑えることができる。なお、前記演算手段により求められるものとしては、例えば、複数の変換結果の和、複数の変換結果の平均値、複数の変換結果のうちの最大値、複数の変換結果のうちの最小値、及び複数の変換結果のうちの最大値と最小値との差などが挙げられる。
【００４８】
また、本発明に係るＡ／Ｄ変換装置（８）は、上記Ａ／Ｄ変換装置（６）又は（７）において、前記演算手段が、複数種の演算処理を行うことが可能であり、外部からの指定に基づいて、これら複数種の演算処理の中から、演算処理の種類を選択し、選択した種類の演算処理を行うものであることを特徴としている。
【００４９】
上記Ａ／Ｄ変換装置（８）によれば、複数種の演算処理の中から、演算処理の種類を自由に選択することができるため、所望の演算処理による演算結果を取得することができる。
【００５０】
また、本発明に係るＡ／Ｄ変換装置（９）は、上記Ａ／Ｄ変換装置（６）〜（８）のいずれかにおいて、前記演算手段による演算結果を記憶する演算結果記憶手段を備えると共に、前記演算手段により求められるものが、複数の変換結果のうちの所望の値であり、前記演算手段により求められる前記所望の値と、該所望の値が得られた変換処理に対する、複数の変換処理の中での処理順番とが前記演算結果記憶手段に書き込まれるように構成されていることを特徴としている。
【００５１】
ところで、異なったチャンネルのアナログ信号を１チャンネル毎にディジタル信号に変換していくことによって得られる値のうち、最大値（又は最小値）を取得したい場合に、最大値（又は最小値）だけでなく、その値がどのチャンネルから得られたものであるのかといった情報についても取得したい場合がある。
【００５２】
上記Ａ／Ｄ変換装置（９）によれば、複数の変換結果のうちの前記所望の値（例えば、最大値、最小値）が前記演算結果記憶手段に記憶されるので、前記演算結果記憶手段に記憶されているデータを読み出すことによって、ＣＰＵなどが前記所望の値を取得することができる。
【００５３】
また、前記所望の値が得られた変換処理に対する、複数の変換処理の中での処理順番についても、前記演算結果記憶手段に記憶されるので、前記演算結果記憶手段に記憶されているデータを読み出すことによって、ＣＰＵなどが前記処理順番を取得することができる。
【００５４】
従って、例えば、異なったチャンネルｃｈ1 〜ｃｈm のアナログ信号を１チャンネル毎にディジタル信号に変換していくことによって得られる値のうちの最大値と、該最大値が得られた変換処理に対する、複数ｍの変換処理の中での処理順番（ｉ番目）とが前記演算結果記憶手段に記憶されるので、前記演算結果記憶手段に記憶されているデータを読み出すことによって、ＣＰＵが前記最大値を取得することができると共に、該最大値が得られた順番（ｉ番目）、すなわち、前記最大値がチャンネルｃｈi から得られたものであるといった情報についても取得することができる。
【００５５】
また、本発明に係るＡ／Ｄ変換装置（１０）は、上記Ａ／Ｄ変換装置（６）〜（９）のいずれかにおいて、前記演算手段が、前記判断手段による、前記所定の回数、Ａ／Ｄ変換処理が行われたとの判断を受けて、前記所定の演算処理を行うものであることを特徴としている。
【００５６】
上記Ａ／Ｄ変換装置（１０）によれば、前記演算手段が、前記判断手段による、Ａ／Ｄ変換処理すべき回数が残っていないとの判断を受けて、前記所定の演算処理を行うようになっている。従って、Ａ／Ｄ変換処理が１回終了する毎に、前記所定の演算処理を行うのではなく、最後にまとめて前記所定の演算処理を行うことができる。
【００５７】
また、本発明に係るＡ／Ｄ変換装置（１１）は、上記Ａ／Ｄ変換装置（６）〜（９）のいずれかにおいて、前記演算手段が、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が１回、又は複数回終了する毎に、前記所定の演算処理を行うものであることを特徴としている。
【００５８】
上記Ａ／Ｄ変換装置（１１）によれば、前記演算手段が、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が１回、又は複数回終了する毎に、前記所定の演算処理を行うようになっている。
【００５９】
例えば、Ａ／Ｄ変換処理１６回分の変換結果（８ビット／１回）の和を求める場合、上記Ａ／Ｄ変換装置（１０）のように、１６（＝２4 ）回分の変換結果をまとめて加算処理するには、少なくとも１２８（＝８×１６）ビット分のレジスタを用意しておく必要があるが、上記Ａ／Ｄ変換装置（１１）の場合には、例えば、Ａ／Ｄ変換処理が１回終了する毎に、加算処理を行うので、１２（＝８＋４）ビット分のレジスタを用意しておけば良いので、レジスタ容量の削減を図ることができる。
【００６０】
また、本発明に係る信号処理システム（１）は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換処理を行うＡ／Ｄ変換手段と、カウント動作を行い、所定のカウント値までのカウントが終了すると、カウント終了を示すカウント終了信号を出力するタイマ手段と、該タイマ手段からの前記カウント終了信号を受けて、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示を与えるＡ／Ｄ変換制御手段と、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換処理が終了すると、所定の回数、Ａ／Ｄ変換処理が行われたか否かを判断する判断手段と、該判断手段による、前記所定の回数、Ａ／Ｄ変換処理が行われていないとの判断を受けて、前記タイマ手段に対し、カウント動作を再起動させる再起動手段とを備え、前記タイマ手段が、前記再起動手段からの指示を受けて、カウント動作を再開し、次回のＡ／Ｄ変換処理までの所定時間をカウントするものであることを特徴としている。
【００６１】
上記信号処理システム（１）によれば、前記タイマ手段により、前記所定のカウント値までのカウントが行われ、前記カウント終了信号が出力されると、前記Ａ／Ｄ変換制御手段により、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示が与えられ、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われる。すなわち、前記タイマ手段のカウント動作を開始させることによって、Ａ／Ｄ変換処理を行わせることができる。
【００６２】
従って、例えば、外部（ＣＰＵなど）から前記タイマ手段に対し、カウント動作開始の指示を与え、前記タイマ手段のカウント動作を開始させるだけで、その後は、外部とは独立した動作にて、１回目のＡ／Ｄ変換処理を行わせることができる。
【００６３】
また、１回目のＡ／Ｄ変換処理が終了すると、前記所定の回数、Ａ／Ｄ変換処理が行われたか否かが判断され、前記所定の回数、Ａ／Ｄ変換処理が行われていない（すなわち、前記所定の回数が２回以上に設定されており、Ａ／Ｄ変換処理すべき回数が残っている）と判断されると、前記タイマ手段に対し、カウント動作の再起動が掛けられ、前記タイマ手段のカウント動作が再開され、次回のＡ／Ｄ変換処理までの所定時間がカウントされるように構成されている。
【００６４】
そのため、前記タイマ手段により、再び、前記所定のカウント値までのカウントが行われ、前記カウント終了信号が出力されると、前記Ａ／Ｄ変換制御手段により、前記Ａ／Ｄ変換手段に対し、Ａ／Ｄ変換開始の指示が与えられ、前記Ａ／Ｄ変換手段により、Ａ／Ｄ変換処理が行われる。すなわち、前記所定の回数が２回以上に設定されている場合、１回目のＡ／Ｄ変換処理が終了から所定の時間（少なくとも、前記所定のカウント値までのカウントに要する時間）を経て、２回目のＡ／Ｄ変換処理が行われる。
【００６５】
従って、１回目のＡ／Ｄ変換処理と２回目のＡ／Ｄ変換処理との間に時間的余裕（少なくとも、前記所定のカウント値までのカウントに要する時間）を持たせて、２回目のＡ／Ｄ変換処理を行わせることができる。また、上記した一連の動作は、外部（例えば、ＣＰＵ）とは独立した動作にて、Ａ／Ｄ変換処理が前記所定の回数行われるまで、繰り返し行われるため、ＣＰＵの負担を小さく抑えることができ、また各種ハードウェアを繋ぐバスを占有することなく、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせて、Ａ／Ｄ変換処理を前記所定の回数行わせることができる。
【００６６】
【発明の実施の形態】
以下、本発明に係るＡ／Ｄ変換装置、及び信号処理システムの実施の形態を図面に基づいて説明する。図１は、実施の形態（１）に係るＡ／Ｄ変換装置を採用した信号処理システムの要部を概略的に示したブロック図である。図中３２はＡ／Ｄ変換装置を示しており、Ａ／Ｄ変換装置３２はＡ／Ｄ変換制御回路３３と、Ａ／Ｄ変換器３４と、タイマ３５とを含んで構成されている。
【００６７】
Ａ／Ｄ変換制御回路３３は、タイマ３５からのカウント終了信号を受けて、Ａ／Ｄ変換器３４に対し、Ａ／Ｄ変換開始の指示を与えるものであり、また、Ａ／Ｄ変換制御回路３３にはＡ／Ｄ変換器３４で変換されたディジタル信号を一時的に蓄積するための蓄積部３３ａと、ＣＰＵ３１により設定されるＡ／Ｄ変換処理回数を記憶するための回数メモリ３３ｂとが装備されている。
【００６８】
タイマ３５は、発振回路３５ａと、カウンタ３５ｂと、ＣＰＵ３１により設定されるカウント値を記憶するためのカウント値メモリ３５ｃと、比較回路３５ｄとを備え、発振回路３５ａからのクロックパルスをカウンタ３５ｂでカウントし、カウンタ３５ｂでのカウント値と、カウント値メモリ３５ｃに記憶されているカウント値とを比較回路３５ｄで比較し、これらカウント値が一致すると、カウント終了信号をＡ／Ｄ変換制御回路３３へ出力するように構成されている。
【００６９】
また、カウンタ３５ｂでのカウント値と、カウント値メモリ３５ｃに記憶されているカウント値とが一致すると、比較回路３５ｄからカウンタ３５ｂへリセット信号が出力され、カウンタ３５ｂのカウント値がリセットされるようになっている。
【００７０】
Ａ／Ｄ変換器３４は、Ａ／Ｄ変換制御回路３３からＡ／Ｄ変換開始の指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路３３へ出力するように構成されている。
【００７１】
ＣＰＵ３１は、Ａ／Ｄ変換制御回路３３へＡ／Ｄ変換回数を設定したり、タイマ３５へカウンタ３５ｂがカウントすべきカウント値を設定したり、カウンタ３５ｂへクロックパルスのカウント開始を指示するように構成されている。
【００７２】
次に、前記信号処理システムにおけるＡ／Ｄ変換処理の動作手順を図２に示したタイミングチャートに基づいて説明する。まず始めに、ＣＰＵ３１がタイマ３５へカウント値ｃｔを指定し、Ａ／Ｄ変換制御回路３３へＡ／Ｄ変換回数（ｎ1 回）を指定する（１−▲１▼）。
【００７３】
タイマ３５はＣＰＵ３１からカウント値ｃｔの指定を受けると、カウント値メモリ３５ｃへ指定されたカウント値ｃｔを記憶させ、また、Ａ／Ｄ変換制御回路３３はＣＰＵ３１からＡ／Ｄ変換回数ｎ1 の指定を受けると、回数メモリ３３ｂへ指定された回数ｎ1 を記憶させる。
【００７４】
次に、ＣＰＵ３１がタイマ３５に対し、カウントの開始を指示し（１−▲２▼）、タイマ３５がカウント開始の指示を受けると、カウントを開始し、カウンタ３５ｂでのカウント値と、カウント値メモリ３５ｃに記憶されているカウント値ｃｔとが一致する（すなわち、カウンタ３５ｂでカウント値ｃｔまでのカウントが行われる）と、Ａ／Ｄ変換制御回路３３に対し、カウント終了信号を出力する（１−▲３▼）。
【００７５】
Ａ／Ｄ変換制御回路３３がタイマ３５からのカウント終了信号を受信すると、Ａ／Ｄ変換器３４へＡ／Ｄ変換起動の開始を指示し（１−▲４▼）、Ａ／Ｄ変換器３４が前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路３３へ出力する（１−▲５▼）。
【００７６】
Ａ／Ｄ変換制御回路３３がＡ／Ｄ変換器３４から出力された変換結果を取得すると、取得した変換結果を蓄積部３３ａへ格納する共に、Ａ／Ｄ変換器３４からｎ1 回分の変換結果を取得したか否かを判断し、ｎ1 回分の変換結果を取得したと判断すれば、ＣＰＵ３１に対してＡ／Ｄ変換終了の通知（割り込み）を行う（１−▲７▼）。他方、ｎ1 回分の変換結果を取得していないと判断すれば、タイマ３５に対し、カウント動作の開始を指示する（１−▲６▼）。
【００７７】
ＣＰＵ３１は、Ａ／Ｄ変換制御回路３３からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路３３の蓄積部３３ａに蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行う。
【００７８】
上記実施の形態（１）に係るＡ／Ｄ変換装置によれば、タイマ３５により、カウント値メモリ３５ｃに記憶されているカウント値ｃｔ（すなわち、ＣＰＵ３１により設定されたカウント値ｃｔ）までのカウントが行われ、Ａ／Ｄ変換制御回路３３へカウント終了信号が出力されると、Ａ／Ｄ変換制御回路３３により、Ａ／Ｄ変換器３４に対し、Ａ／Ｄ変換開始の指示が与えられ、Ａ／Ｄ変換器３４により、Ａ／Ｄ変換処理が行われる。すなわち、タイマ３５のカウント動作を開始させることによって、Ａ／Ｄ変換処理を行わせることができる。
【００７９】
従って、ＣＰＵ３１からタイマ３５に対し、カウント動作開始の指示を与え、タイマ３５のカウント動作を開始させるだけで、その後は、ＣＰＵ３１とは独立した動作にて、１回目のＡ／Ｄ変換処理を行わせることができる。
【００８０】
また、１回目のＡ／Ｄ変換処理が終了すると、Ａ／Ｄ変換制御回路３３で回数メモリ３３ｂに記憶されている回数ｎ1 （すなわち、ＣＰＵ３１により設定された回数ｎ1 ）、Ａ／Ｄ変換処理が行われたか否かが判断され、Ａ／Ｄ変換処理がｎ1 回行われていない（すなわち、Ａ／Ｄ変換処理すべき回数が残っている）と判断されると、タイマ３５に対し、カウント動作の再起動が掛けられ、タイマ３５のカウント動作が再開されるように構成されている。
【００８１】
そのため、タイマ３５により、再び、カウント値ｃｔまでのカウントが行われ、前記カウント終了信号が出力されると、Ａ／Ｄ変換制御回路３３により、Ａ／Ｄ変換器３４に対し、Ａ／Ｄ変換開始の指示が与えられ、Ａ／Ｄ変換器３４により、Ａ／Ｄ変換処理が行われる。すなわち、回数メモリ３３ｂに記憶されている回数ｎ1 が２以上である場合、１回目のＡ／Ｄ変換処理が終了から所定の時間（少なくとも、カウント値ｃｔまでのカウントに要する時間）を経て、２回目のＡ／Ｄ変換処理が行われる。
【００８２】
従って、１回目のＡ／Ｄ変換処理と２回目のＡ／Ｄ変換処理との間に時間的余裕（少なくとも、カウント値ｃｔまでのカウントに要する時間）を持たせて、２回目のＡ／Ｄ変換処理を行わせることができる。また、上記した一連の動作は、ＣＰＵ３１とは独立した動作にて、Ａ／Ｄ変換処理がｎ1 回行われるまで、繰り返し行われるため、ＣＰＵ３１の負担を小さく抑えることができ、また各種ハードウェアを繋ぐバスを占有することなく、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせて、Ａ／Ｄ変換処理をｎ1 回行わせることができる。
【００８３】
図３は、実施の形態（２）に係るＡ／Ｄ変換装置を採用した信号処理システムの要部を概略的に示したブロック図である。図中４２はＡ／Ｄ変換装置を示しており、Ａ／Ｄ変換装置４２はＡ／Ｄ変換制御回路４３と、Ａ／Ｄ変換器４４と、タイマ４５とを含んで構成されている。
【００８４】
Ａ／Ｄ変換制御回路４３は、タイマ４５からのカウント終了信号を受けて、Ａ／Ｄ変換器４４に対し、Ａ／Ｄ変換開始の指示を与えるものであり、また、Ａ／Ｄ変換制御回路４３にはＡ／Ｄ変換器４４で変換されたディジタル信号を一時的に蓄積するための蓄積部４３ａと、ＣＰＵ４１により設定されるＡ／Ｄ変換処理回数を記憶するための回数メモリ４３ｂとが装備されている。
【００８５】
タイマ４５は、発振回路４５ａと、カウンタ４５ｂと、ＣＰＵ４１により設定されるカウント値を記憶するためのカウント値メモリ４５ｃと、所定のタイミングで、カウント値メモリ４５ｃに記憶されているカウント値が書き込まれるカウント値メモリ４５ｄと、比較回路４５ｅとを備え、発振回路４５ａからのクロックパルスをカウンタ３５ｂでカウントし、カウンタ４５ｂでのカウント値と、カウント値メモリ４５ｄに記憶されているカウント値ｃｔとを比較回路４５ｅで比較し、これらカウント値が一致すると、カウント終了信号をＡ／Ｄ変換制御回路４３へ出力するように構成されている。
【００８６】
また、カウンタ４５ｂでのカウント値と、カウント値メモリ４５ｄに記憶されているカウント値ｃｔとが一致すると、比較回路４５ｅからカウンタ４５ｂへリセット信号が出力され、カウンタ４５ｂのカウント値がリセットされるようになっている。
【００８７】
Ａ／Ｄ変換器４４は、Ａ／Ｄ変換制御回路４３からＡ／Ｄ変換開始の指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路４３へ出力するように構成されている。
【００８８】
ＣＰＵ４１は、Ａ／Ｄ変換制御回路４３へＡ／Ｄ変換回数を設定したり、タイマ４５へカウンタ４５ｂがカウントすべきカウント値を設定したり、カウンタ４５ｂへクロックパルスのカウント開始を指示するように構成されている。
【００８９】
次に、前記信号処理システムにおけるＡ／Ｄ変換処理の動作手順を図４に示したタイミングチャートに基づいて説明する。まず始めに、ＣＰＵ４１がタイマ４５へカウント値ｃｔ1 を指定し、Ａ／Ｄ変換制御回路４３へＡ／Ｄ変換回数（ｎ2 回）を指定する（２−▲１▼）。
【００９０】
タイマ４５はＣＰＵ４１からカウント値ｃｔ1 の指定を受けると、カウント値メモリ４５ｃへ指定されたカウント値ｃｔ1 を記憶させ、また、Ａ／Ｄ変換制御回路４３はＣＰＵ４１からＡ／Ｄ変換回数ｎ2 の指定を受けると、回数メモリ４３ｂへ指定された回数ｎ2 を記憶させる。
【００９１】
次に、ＣＰＵ４１がタイマ４５に対し、カウントの開始を指示し（２−▲２▼）、タイマ４５がカウント開始の指示を受けると、まず、カウント値メモリ４５ｃに記憶されているカウント値ｃｔ’（＝ｃｔ1 ）を読み出して、読み出したカウント値ｃｔ’（＝ｃｔ1 ）をカウント値メモリ４５ｄへ書き込み、その後、カウントを開始し、カウンタ４５ｂでのカウント値と、カウント値メモリ４５ｄに記憶されているカウント値ｃｔ（＝ｃｔ1 ）とが一致する（すなわち、カウンタ４５ｂでカウント値ｃｔまでのカウントが行われる）と、Ａ／Ｄ変換制御回路４３に対し、カウント終了信号を出力する（２−▲３▼）。
【００９２】
Ａ／Ｄ変換制御回路４３がタイマ４５からのカウント終了信号を受信すると、Ａ／Ｄ変換器４４へＡ／Ｄ変換起動の開始を指示し（２−▲４▼）、Ａ／Ｄ変換器４４が前記指示を受けると、入力されるアナログ信号をディジタル信号に変換し、変換結果をＡ／Ｄ変換制御回路４３へ出力する（２−▲５▼）。
【００９３】
Ａ／Ｄ変換制御回路４３がＡ／Ｄ変換器４４から出力された変換結果を取得すると、取得した変換結果を蓄積部４３ａへ格納する共に、Ａ／Ｄ変換器４４からｎ2 回分の変換結果を取得したか否かを判断し、ｎ2 回分の変換結果を取得したと判断すれば、ＣＰＵ４１に対してＡ／Ｄ変換終了の通知（割り込み）を行う（２−▲７▼）。ＣＰＵ４１は、Ａ／Ｄ変換制御回路４３からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路４３の蓄積部４３ａに蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行う。
【００９４】
他方、ｎ2 回分の変換結果を取得していないと判断すれば、タイマ４５に対し、カウント動作の開始を指示し（２−▲６▼）、タイマ４５がカウント開始の指示を受けると、まず、カウント値メモリ４５ｃに記憶されているカウント値ｃｔ’を読み出して、読み出したカウント値ｃｔ’をカウント値メモリ４５ｄへ書き込み、その後、カウントを開始し、カウンタ４５ｂでのカウント値と、カウント値メモリ４５ｄに記憶されているカウント値ｃｔとが一致する（すなわち、カウンタ４５ｂでカウント値ｃｔまでのカウントが行われる）と、Ａ／Ｄ変換制御回路４３に対し、カウント終了信号を出力する（２−▲３▼）。
【００９５】
上記実施の形態（２）に係るＡ／Ｄ変換装置によれば、タイマ４５により、カウント値メモリ４５ｄに記憶されているカウント値ｃｔまでのカウントが行われ、Ａ／Ｄ変換制御回路４３へカウント終了信号が出力されると、Ａ／Ｄ変換制御回路４３により、Ａ／Ｄ変換器４４に対し、Ａ／Ｄ変換開始の指示が与えられ、Ａ／Ｄ変換器４４により、Ａ／Ｄ変換処理が行われる。すなわち、タイマ４５のカウント動作を開始させることによって、Ａ／Ｄ変換処理を行わせることができる。
【００９６】
従って、ＣＰＵ４１からタイマ４５に対し、カウント動作開始の指示を与え、タイマ４５のカウント動作を開始させるだけで、その後は、ＣＰＵ４１とは独立した動作にて、１回目のＡ／Ｄ変換処理を行わせることができる。
【００９７】
また、１回目のＡ／Ｄ変換処理が終了すると、Ａ／Ｄ変換制御回路４３で回数メモリ４３ｂに記憶されている回数ｎ2 （すなわち、ＣＰＵ４１により設定された回数ｎ2 ）、Ａ／Ｄ変換処理が行われたか否かが判断され、Ａ／Ｄ変換処理がｎ2 回行われていない（すなわち、Ａ／Ｄ変換処理すべき回数が残っている）と判断されると、タイマ４５に対し、カウント動作の再起動が掛けられ、タイマ４５のカウント動作が再開されるように構成されている。
【００９８】
そのため、タイマ４５により、再び、カウント値ｃｔまでのカウントが行われ、前記カウント終了信号が出力されると、Ａ／Ｄ変換制御回路４３により、Ａ／Ｄ変換器４４に対し、Ａ／Ｄ変換開始の指示が与えられ、Ａ／Ｄ変換器４４により、Ａ／Ｄ変換処理が行われる。すなわち、回数メモリ４３ｂに記憶されている回数ｎ2 が２以上である場合、１回目のＡ／Ｄ変換処理が終了から所定の時間（少なくとも、カウント値ｃｔまでのカウントに要する時間）を経て、２回目のＡ／Ｄ変換処理が行われる。
【００９９】
従って、１回目のＡ／Ｄ変換処理と２回目のＡ／Ｄ変換処理との間に時間的余裕（少なくとも、カウント値ｃｔまでのカウントに要する時間）を持たせて、２回目のＡ／Ｄ変換処理を行わせることができる。また、上記した一連の動作は、ＣＰＵ４１とは独立した動作にて、Ａ／Ｄ変換処理がｎ2 回行われるまで、繰り返し行われるため、ＣＰＵ４１の負担を小さく抑えることができ、また各種ハードウェアを繋ぐバスを占有することなく、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間に時間的余裕を持たせて、Ａ／Ｄ変換処理をｎ2 回行わせることができる。
【０１００】
また、ＣＰＵ４１からタイマ４５へカウント値の指定があると、指定されたカウント値がカウント値メモリ４５ｃへ書き込まれるようになっており、ＣＰＵ４１又はＡ／Ｄ変換制御回路４３からカウント開始の指示があると、カウント値メモリ４５ｃに記憶されているカウント値が、カウント値メモリ４５ｄに書き込まれるようになっている。
【０１０１】
従って、ｉ回目のカウント動作が開始されてから、（ｉ＋１）回目のカウント動作が開始されるまでの間に、ＣＰＵ４１が新たなカウント値を設定すれば、（ｉ＋１）回目のカウントは新たに設定されたカウント値までカウントすることとなる。例えば、図４に示したように、２回目のカウント動作が開始されてから、３回目のカウント動作が開始されるまでの間に、ＣＰＵ４１によりカウント値ｃｔ2 が設定されると、３回目のカウントは、カウント値ｃｔ2 までカウントするようになる。これにより、Ａ／Ｄ変換処理とＡ／Ｄ変換処理との間の長さの変更を外部から自由に行うことができる。
【０１０２】
また、上記実施の形態（１）又は（２）に係るＡ／Ｄ変換装置では、ＣＰＵ３１（４１）が、Ａ／Ｄ変換制御回路３３（４３）からのＡ／Ｄ変換終了の通知を受けると、その後、Ａ／Ｄ変換制御回路３３（４３）の蓄積部３３ａ（４３ａ）に蓄積されている変換結果を読み出し、読み出した変換結果を用いて所定の処理を行うようになっているが、別の実施の形態に係るＡ／Ｄ変換装置では、演算手段を設けて、蓄積部３３ａ（４３ａ）に蓄積されている変換結果に基づいて、所定の演算処理を行うようにし、ＣＰＵ３１（４１）がＡ／Ｄ変換器３４（４４）による変換結果ではなく、前記演算手段による演算結果を読み出すことができるようにしても良い。これにより、ＣＰＵ３１（４１）の負担を更に小さく抑えることができる。なお、前記演算手段については、Ａ／Ｄ変換制御回路３３（４３）内に設けなくても良い。
【０１０３】
また、前記所定の演算処理としては、例えば、複数の変換結果の和、複数の変換結果の平均値、複数の変換結果のうちの最大値、複数の変換結果のうちの最小値、及び複数の変換結果のうちの最大値と最小値との差などが挙げられる。
【０１０４】
図５に、前記別の実施の形態に係るＡ／Ｄ変換装置におけるＡ／Ｄ変換制御回路を示す。図中３３ＡはＡ／Ｄ変換制御回路を示しており、Ａ／Ｄ変換制御回路３３Ａは、Ａ／Ｄ変換器３４で変換されたディジタル信号を一時的に蓄積するための蓄積部３３ａと、ＣＰＵ３１により設定されるＡ／Ｄ変換処理回数ｎ1 を記憶するための回数メモリ３３ｂと、ｎ1 回分の変換結果の平均値を求める演算手段５１と、演算手段により求められた演算結果を記憶する演算結果記憶部５２とが装備され、蓄積部３３ａと演算手段５１と演算結果記憶部５２とはバス５３で繋がれている。
【０１０５】
また、演算手段５１は、ｎ1 回分の変換結果を取得すると、蓄積部３３ａに記憶されているｎ1 回分の変換結果の平均値を求め、求めた値を演算結果記憶部５２へ記憶させるように構成されている。なお、演算結果記憶部５２を設けずに、演算結果については蓄積部３３ａへ記憶させるようにしても良い。
【０１０６】
ところで、図５に示したＡ／Ｄ変換装置では、ｎ1 回分の変換結果を取得してから、最後にまとめて演算処理を行うようになっているため、１回のＡ／Ｄ変換処理による変換結果（例えば、８ビットデータ）を蓄積するのに、８ビットのレジスタが必要となり、Ａ／Ｄ変換回数が１６（＝２4 ）回に設定されている場合には、少なくとも１２８（＝８×１６）ビットのレジスタを用意する必要がある。
【０１０７】
しかしながら、演算処理を最後にまとめて行うのではなく、定期的に（例えば、１回分の変換結果を取得する度に）行うようにすることによって、用意すべきレジスタの量を少なくすることができる。例えば、１回分の変換結果を取得する度に、加算処理を施していけば、演算結果を蓄積するだけのレジスタ、すなわち１２（＝８＋４）ビット分だけ用意すれば良いこととなる。
【０１０８】
また、別の実施の形態に係るＡ／Ｄ変換装置では、複数種の演算処理を行うことが可能となるように構成し、ＣＰＵからの指定に基づいて、これら複数種の演算処理の中から、演算処理が選択することができるようにしても良い。なお、前記指定するタイミングとしては、カウント値やＡ／Ｄ変換回数を初期設定するタイミングが望ましい。
【０１０９】
また、上記実施の形態（１）又は（２）に係るＡ／Ｄ変換装置では、ＣＰＵ３１（４１）からＡ／Ｄ変換回数を設定することができるようにしているが、別の実施の形態に係るＡ／Ｄ変換装置では、Ａ／Ｄ変換回数を固定させておき、ＣＰＵ３１（４１）の負担が大きくならないようにしても良い。
【０１１０】
また、上記実施の形態（１）又は（２）に係るＡ／Ｄ変換装置では、同一チャンネルのアナログ信号を繰り返しディジタル信号に変換するリピート変換についてのみ説明しているが、異なったチャンネルのアナログ信号を１チャンネル毎にディジタル信号に変換していくスキャン変換についても、上記と同様に実現することができ、例えば、複数の変換結果のうちの最大値（又は最小値）を算出し、算出した最大値（又は最小値）が何回目のＡ／Ｄ変換処理による変換結果であるのかといった情報を取得することによって、前記最大値（又は前記最小値）がどのチャンネルから得られたものであるのかといった情報についても取得することができる。
【０１１１】
また、ここでは、Ａ／Ｄ変換制御回路３３（４３）と、Ａ／Ｄ変換器３４（４４）と、タイマ３５（４５）とを含んで構成されるＡ／Ｄ変換装置３２（４２）を採用した信号処理システムについてのみ説明しているが、別の実施の形態に係る信号処理システムでは、Ａ／Ｄ変換装置には少なくともＡ／Ｄ変換器を有し、Ａ／Ｄ変換制御回路やタイマについては、前記Ａ／Ｄ変換装置とは独立した別の装置としても良い。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）に係るＡ／Ｄ変換装置を採用した信号処理システムの要部を概略的に示したブロック図である。
【図２】図１に示した信号処理システムにおけるＡ／Ｄ変換処理の動作手順を示したタイミングチャートである。
【図３】実施の形態（２）に係るＡ／Ｄ変換装置を採用した信号処理システムの要部を概略的に示したブロック図である。
【図４】図３に示した信号処理システムにおけるＡ／Ｄ変換処理の動作手順を示したタイミングチャートである。
【図５】別の実施の形態に係るＡ／Ｄ変換装置におけるＡ／Ｄ変換制御回路の要部を概略的に示したブロック図である。
【図６】従来のＡ／Ｄ変換方式（リピート変換）を採用した信号処理システムの要部を概略的に示したブロック図である。
【図７】図６に示した信号処理システムにおけるＡ／Ｄ変換処理の動作手順を示したタイミングチャートである。
【図８】従来のＡ／Ｄ変換方式（スキャン変換）を採用した信号処理システムの要部を概略的に示したブロック図である。
【図９】図８に示した信号処理システムにおけるＡ／Ｄ変換処理の動作手順を示したタイミングチャートである。
【図１０】従来のＡ／Ｄ変換方式（シングル変換）を採用した信号処理システムの要部を概略的に示したブロック図である。
【図１１】図１０に示した信号処理システムにおけるＡ／Ｄ変換処理の動作手順を示したタイミングチャートである。
【図１２】別の従来のＡ／Ｄ変換方式（シングル変換）を採用した信号処理システムの要部を概略的に示したブロック図である。
【符号の説明】
３１、４１  ＣＰＵ
３２、４２  Ａ／Ｄ変換装置
３３、３３Ａ、４３  Ａ／Ｄ変換制御回路
３４、４４  Ａ／Ｄ変換器
３５、４５  タイマ
【図１】
0003870089.tif 000002
【図２】
0003870089.tif 000003
【図３】
0003870089.tif 000004
【図４】
0003870089.tif 000005
【図５】
0003870089.tif 000006
【図６】
0003870089.tif 000007
【図７】
0003870089.tif 000008
【図８】
0003870089.tif 000009
【図９】
0003870089.tif 000010
【図１０】
0003870089.tif 000011
【図１１】
0003870089.tif 000012
【図１２】
0003870089.tif 000013