(57)【特許請求の範囲】
【請求項１】
ある遅延時間を持つインバータが２段接続された単位回路を有しこの単位回路を２のｎ乗個（ただし、ｎは２かこれ以上の整数）従属接続した遅延回路と、各前記単位回路の出力側にそれぞれ接続された２のｎ乗個のスリーステートバッファと、これらスリーステートバッファを前記単位回路のうち隣接する２個を１組として接続し、その各組みに対して各組みのうちの２個を単位としてそれを１組として接続する２個１組の接続を各段ごとに繰り返すトーナメントの接続をして１つの出力端子に接続する配線ラインとを備え、
前記単位回路の初段の入力側を入力端子とし、前記スリーステートバッファの１つを出力として選択することにより前記入力端子に入力されたパルス信号に対して所定の遅延量の前記パルス信号を前記トーナメント接続の配線ラインを介して前記出力端子に発生することを特徴とする遅延時間制御回路。
【請求項２】
さらに、前記単位回路には、２段接続されたインバータの接続点に前記スリーステートバッファと等価のバッファが接続されている請求項１記載の遅延時間制御回路。
【請求項３】
さらに、デコーダを有し、前記配線ラインのトーナメント配線の前記２個１組の接続をする各段階の前記２個１組にする接続元から次の段階の接続元までの接続ラインの長さが等しく、前記バッファは、ハイインピーダンスに設定されるスリーステートバッファであり、前記デコーダは、前記単位回路の出力側に接続された前記スリーステートバッファの制御端子に所定の信号を加えることでその中の１つを出力として選択し、他をハイインピーダンスに設定する請求項２記載の遅延時間制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、遅延時間制御回路に関し、詳しくは、データ、クロック等のパルス信号の立上がり、立下がり双方において線形的な対応関係で遅延量を高精度に設定することができ、特に、ＣＤ−Ｒ／ＲＷ（ＣＤ−レコーダブル／リライタブル）装置において、書込みデータに対して適正な遅延時間を設定することができるような遅延時間制御回路に関する。
【０００２】
【従来の技術】
最近のＣＤ−Ｒ／ＲＷは、データの書込み速度が２倍、４倍、８倍、…とその速度が高速化されてきている。
ＣＤ−Ｒ／ＲＷは、通常、ホストコンピュータからＳＣＳＩやＡＴＰＩなどのインタフェースを通して転送された書込みデータを受けて、それをＥＦＭ変調して内部のレーザコントローラに加える。それによりレーザコントローラによって書込用に制御されたレーザ光がＥＦＭ変調されたデータに応じてＯＮ／ＯＦＦされてそのレーザ光がＣＤの所定のトラックに照射され、トラックにピットが刻まれてデータの書込みが行われる。書込まれたデータは、読出用に制御されたレーザ光が照射されて、その反射光を受光素子が受けることで読み出される。ＣＤ−Ｒ／ＲＷは、受光素子を経て読出アンプで増幅されたＥＦＭ信号を復調することで元のデータを読出データとして得て、それをＳＣＳＩやＡＴＰＩのインタフェースなどを通してホストコンピュータ側に転送する。
【０００３】
この場合、ＥＦＭ変調されたデータをＣＤに書込む際に書込み速度に応じて書込データの書き込み時間の長さとデータあるいはクロックの周期とが相違してくる。そのためにデータあるいはクロックなどのタイミング調整が必要になる。このタイミング調整は、遅延回路により行われるが、ＣＤ−Ｒ／ＲＷ等の書込みの場合には、これに高い精度が要求される。しかも、データ、クロック等のパルス信号（１ビット）の立上がり、立下がり、双方において書込み速度に応じた高精度な遅延制御をしなければならない。
【０００４】
この種の従来の遅延時間制御回路１０は、図２に示すように、所定の遅延時間を持つバッファからなる遅延回路Ｄａ〜遅延回路Ｄｈを従属接続して、初段の遅延回路Ｄａの入力を入力ＩＮとして、その接続段数に応じて適正な遅延量を発生させる。それぞれの遅延回路Ｄａ〜遅延回路Ｄｈの出力をセレクタ１１が入力として受けて選択制御信号ＳＥＬに応じてセレクタ１１により入力の１つが選択されて入力信号に対して目的の遅延量を持った信号をセレクタ１１の出力ＯＵＴに得る。選択制御信号ＳＥＬは、コントローラ等から送出されるデータをデコーダ１２がデコードすることで生成され、セレクタ１１の内部は、アンドゲートやオアゲートで構成される。
【０００５】
【発明が解決しようとする課題】
このようなアンドゲートやオアゲートによる構成において入力ＩＮに入力する信号がＨＩＧＨレベル（以下“Ｈ”）とＬＯＷレベル（以下“Ｌ”）とでゲート動作に相違が生じ、また、選択する出力に応じて動作するゲート回路の相違によりトータル遅延時間を線形的な関係で選択することができなくなる。それによりデータやクロック等のパルス信号（１ビット）の立上がり、立下がり双方の遅延時間が相違し、データ誤りが発生し易い問題がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、パルス信号の立上がり、立下がり双方において線形的な対応関係で遅延量を高精度に設定することができ、入力信号に対して装置として要求されるタイミングを容易に設定することができる遅延時間制御回路を提供することにある。
【０００６】
【課題を解決するための手段】
このような目的を達成するこの発明の遅延時間制御回路の特徴は、ある遅延時間を持つインバータが２段接続された単位回路を有しこの単位回路を２のｎ乗個（ただし、ｎは２かこれ以上の整数）従属接続した遅延回路と、各単位回路の出力側にそれぞれ接続された２のｎ乗個のスリーステートバッファと、これらスリーステートバッファを単位回路のうち隣接する２個を１組として接続し、その各組みに対して各組みのうちの２個を単位としてそれを１組として接続する２個１組の接続を各段ごとに繰り返すトーナメントの接続をして１つの出力端子に接続する配線ラインとを備えていて、
単位回路の初段の入力側を入力端子とし、スリーステートバッファの１つを出力として選択することにより入力端子に入力されたパルス信号に対して所定の遅延量のパルス信号をトーナメント接続の配線ラインを介して出力端子に発生するものである。
【０００７】
また、前記の目的を達成する他の発明の遅延時間制御回路の特徴としては、前記の単位回路に２段接続されたインバータの接続点にスリーステートバッファと等価のバッファが接続されているものである。
【０００８】
【発明の実施の形態】
ここで、１つおきにごとに選択される第１の接続配線に接続されたバッファ回路の出力は、このバッファアンプが接続されたインバータとこれの手前のインバータとバッファ回路とを１組の回路と考えると、手前のインバータの入力信号が“Ｈ”であっても、“Ｌ”であっても、“Ｈ”と“Ｌ”、“Ｌ”と“Ｈ”の反転動作を経て発生する。したがって、入力信号の出力までの遅延時間は、入力信号の“Ｈ”、“Ｌ”にほとんど影響されなくなる。また、１つおきにごとに選択されるバッファ回路の出力は、どの出力が選択されてもバッファ回路を接続する第１の接続配線と隣接する第１の接続配線同士を接続する第２の配線を通して行われる。そこで第２の接続配線を介して得られる遅延出力信号は、そのバッファ回路の出力が選択されても経路としての遅延時間に実質的な差がなくなり、設定する遅延時間の選択は、実質的に出力として選択するバッファ回路の選択段数で決定できる。
その結果、パルス信号の立上がり、立下がり双方において線形的な対応関係で遅延量を入力パルス信号に対して高精度に設定することができる。
【０００９】
また、第２の発明にあっては、遅延回路としてインバータが２段接続された単位回路とし、この単位回路に出力側のスリーステートバッファと等価の回路を負荷として設けることで、各単位回路では２段接続の各インバータの負荷が等価となる。これにより各単位回路は、入力側に“Ｈ”の信号が入力されたときには、最初のインバータで“Ｌ”にし、この“Ｌ”を次のインバータが“Ｈ”にして出力する。また、“Ｌ”の信号が入力されたときには、最初のインバータで“Ｈ”にし、この“Ｈ”を次のインバータが“Ｌ”にすることになる。そこで、いずれの場合も、各単位回路におけるインバータの動作としては、“Ｈ”と“Ｌ”、“Ｌ”と“Ｈ”の反転動作の組み合わせになる。このような等しい動作を経て各単位回路で信号が出力されるので、データやクロック等のパルス信号（１ビット）の立上がり、立下がり双方の遅延時間が実質的に等しくなる。しかも、各単位回路の出力側のスリーステートバッファは、トーナメント接続されているので、１個のスリーステートバッファを選択するだけで同じ経路を経て出力が得られ、このスリーステートバッファの出力から遅延信号の出力端子までの経路における遅延時間が実質的に一定の遅延時間（オフセット）として全体の遅延時間の設定制御ができる。
【００１０】
このようなスリーステートバッファの出力端から出力端子までの経路における一定遅延時間のオフセットは、実質的に一定であるので他の回路でオフセット相殺が可能である。各段の遅延時間の出力は、同じ１段のスリーステートバッファを介して発生するので、出力段数に応じた遅延制御時間の差をほとんど無視することができる。
その結果、選択制御される遅延時間は、実質的に単位回路の遅延時間とその接続段数で決定することができ、パルス信号の立上がり、立下がり双方において線形的な対応関係で遅延量を入力パルス信号に対して高精度に設定することができる。これにより、例えば、ＣＤ−Ｒ／ＲＷ等において装置が２倍、４倍、８倍、…と選択されたときにそれぞれの速度において要求されるタイミングを容易に実現することができる。
【００１１】
【実施例】
図１は、この発明を適用した一実施例の遅延時間制御回路のブロック図である。図１において、１は、遅延時間制御回路であって、２は、遅延回路であり、２ａ，２ｂ，２ｃ，…，２ｈは、それぞれ従属接続された８個の単位遅延回路である。この例では２のｎ乗個の単位回路としてｎ＝３として８個の例を挙げる。各単位遅延回路２ａ〜２ｈは、ある遅延時間を持つインバータ３ａ、３ｂが２段従属接続された回路であって、そのインバータ間の接続点には、負論理入力の制御端子を持つスリーステートバッファ回路３ｃが接続されている。
【００１２】
初段の単位遅延回路２ａの入力側には入力端子（ＩＮ）４が接続され、各単位遅延回路２ａ〜２ｈの各接続点には、負論理入力の制御端子を持つスリーステートバッファ５が接続され、このバッファ５を介して各段の出力が取り出される。
スリーステートバッファ３ｃの制御端子３ｄは、電源ライン＋ＶDDに接続され、スリーステートバッファ５の制御端子５ａは、デコーダ８の出力に接続されている。さらに、隣接した２つ１組ごとのスリーステートバッファ５の出力側は、各接続点Ａ，Ｂ，Ｃ，Ｄにおいて相互に４本の第１の接続配線Ｌ1a，Ｌ1b，Ｌ1c，Ｌ1dを介して接続され、さらに相互に接続された接続点Ａ，Ｂ，Ｃ，Ｄの隣接した２つ１組ごとに相互に接続点Ｅ，Ｆにおいて２本の第２の接続配線Ｌ2a，Ｌ2bを介して接続され、最後に接続点Ｅ，Ｆが第３の接続配線Ｌ3を介して出力端子（ＯＵＴ）６に接続される。
【００１３】
すなわち、図１においては、第１および第２の遅延回路２ａと２ｂの出力に接続されたスリーステートバッファ５の出力端子は、第１の接続配線Ｌ1aの共通点Ａで共通接続となっている。第３および第４の遅延回路２ｃと２ｄの出力に接続されたスリーステートバッファ５の出力端子は、第１の接続配線Ｌ1bの共通点Ｂで共通接続となっている。第５および第６の遅延回路２ｅと２ｆの出力に接続されたスリーステートバッファ５の出力端子は、第１の接続配線Ｌ1cの共通点Ｃで共通接続となっている。第７および第８の遅延回路２ｇと２ｈの出力に接続されたスリーステートバッファ５の出力端子は、第１の接続配線Ｌ1dの共通点Ｄで共通接続となっている。そして、共通点ＡとＢは、第２の接続配線Ｌ2aの共通点Ｅで共通接続となっていて、共通点ＣとＤは、第２の接続配線Ｌ2bの共通点Ｆで共通接続となっている。共通点ＥとＦとは第３の接続配線Ｌ3を介して出力端子６に接続されている。
【００１４】
さて、ここで４本の第１の接続配線Ｌ1a，Ｌ1b，Ｌ1c，Ｌ1dは、２2（＝２3-1）に等しく、２本の第２の接続配線Ｌ2a，Ｌ2bは、２1（＝２3-2）に等しい。  このような隣接するもの同士を配線する第１、第２、第３の接続配線による段階的なトーナメント配線７により、いわゆるトーナメント配線接続がなされている。また、先のスリーステートバッファ回路３ｃは、スリーステートバッファ５と等価のダミー負荷回路となっていて、各スリーステートバッファ３ｃは、その各制御端子（負論理有意）３ｄが電源ライン＋ＶDD（“Ｈ”）に接続され、ハイインピーダンスに設定されている。一方、各スリーステートバッファ５は、デコーダ８によりその各制御端子（負論理有意）５ａのうち選択された１つの制御端子５ａに“Ｌ”が設定され、出力として選択され、他の制御端子５ａが“Ｈ”にされてハイインピーダンスに設定される。制御端子５ａが“Ｌ”にされたスリーステートバッファ５の出力は、トーナメント配線７の各接続点Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆのうち選択された第１、第２、第３の接続配線の経路を経て出力端子６に供給され、出力される。
【００１５】
ここでのトーナメント配線７は、スリーステートバッファ５と各接続点Ａ，Ｂ，Ｃ，Ｄまでの接続配線の長さが実質的に等しく、また、接続点Ａ，Ｂから接続点Ｅまでと、接続点Ｃ，Ｄから接続点Ｆのまでのそれぞれの接続配線の長さが実質的に等しく、各接続点Ｅ，Ｆから出力端子６までの接続配線の長さが実質的に等しい。また、このようなトーナメント配線を採ることで第１、第２、第３の接続配線を実質的に等しくすることが容易にできる。
これによりデコーダ８がどのスリーステートバッファ５の１つを選択したとしても、出力端子６までの配線長が等しくなり、かつ、入力端子４から単位遅延回路を介した遅延時間は、単位遅延回路の段数ｎ＋スリーステートバッファ５の１個の動作遅延時間＋スリーステートバッファ５から出力端子６までの配線長による遅延時間で決定される。
【００１６】
ここで、スリーステートバッファ５の１個の動作遅延時間＋スリーステートバッファ５から出力までの配線長による遅延時間は、ほぼ固定時間であり、それを一定時間ｔｄ（オフセット時間）とすれば、設定できる遅延時間は、ＴＤ＝ｎ×ｔ＋ｔｄとなる。ただし、ｔは、単位遅延回路１段当たりの遅延時間、ｎは、入力から出力として選択されたスリーステートバッファ５まで単位遅延回路の接続段数であり、遅延インバータの数としては２個が１組となっているので、段数の２倍となる。これにより、遅延時間は、単位遅延回路の段数分に相当する増減設定が可能になり、高精度な遅延時間の設定が可能になる。
なお、通常の遅延時間の場合には、ｔ>>ｔｄであるのでオフセット時間ｔｄは無視できる。無視できない場合には、タイミング信号を受ける側にオフセット時間ｔｄに相当する固定の遅延回路を設けてタイミング調整される主信号側を受ければこのオフセット時間ｔｄを実質的に無視することができる。
【００１７】
ところで、各単位遅延回路のインバータ３ａ、３ｂは、それぞれ負荷としてスリーステートバッファ３ｃとスリーステートバッファ５とがそれぞれに接続されている。そこで、“Ｈ”，“Ｌ”のいずれの入力であっても、反転動作をする２段のインバータを経て出力されることになる。すなわち、各単位遅延回路のインバータ３ａの入力側に“Ｈ”の信号が入力されたときには、最初のインバータで“Ｌ”にされ、この“Ｌ”を次のインバータが“Ｈ”にして出力する。また、“Ｌ”の信号が入力されたときには、最初のインバータで“Ｈ”にされ、この“Ｈ”を次のインバータが“Ｌ”にすることになる。そこで、いずれの場合も、インバータの動作は、“Ｈ”と“Ｌ”、“Ｌ”と“Ｈ”の反転動作の組み合わせになる。このような動作を経て各単位遅延回路のインバータ３ｂから１つのスリーステートバッファ５を介して出力信号が発生するので、データやクロック等のパルス信号（１ビット）の立上がり、立下がり双方の遅延時間が実質的に等しくなる。
【００１８】
なお、実施例では、ダミー負荷のスリーステートバッファ３ｃは、ハイインピーダンスに設定しているが、これは、適当な負荷を接続して動作状態に設定してもよいことはもちろんである。
特に、この実施例では、各単位回路の出力側のスリーステートバッファは、実質的に等しい長さのトーナメント接続され、どの出力を選択しても１個のスリーステートバッファを経て出力されている。これによりこのスリーステートバッファから出力までの経路の遅延時間を固定した一定の遅延時間として扱うことができる。
また、実施例では、特に、第１、第２、第３の接続配線を実質的に等しい長さとしているが、第１の接続配線長を実質的に等しくするだけであっても効果がある。
その結果、データやクロック等のパルス信号（１ビット）の立上がり、立下がり双方の遅延時間が実質的に等しくでき、例えば、ＣＤ−Ｒ／ＲＷにおいてデータの書込み速度が２倍、４倍、８倍とその速度が高速化されても、デコーダ８によりそれぞれに対応する適正な遅延時間が設定でき、データ誤りが発生し難い。
【００１９】
【発明の効果】
この発明にあっては、インバータが２段接続された単位回路に出力側のスリーステートバッファと等価の回路を負荷として設けることで、２段接続の各インバータの負荷が等価となる。これにより各単位遅延回路の“Ｈ”，“Ｌ”の出力動作の遅延時間が実質的に等しくなる。
その結果、選択制御される遅延時間は、実質的に単位回路の遅延時間とその接続段数で決定することができ、パルス信号の立上がり、立下がり双方において線形的な対応関係で遅延量を高精度に設定することができ、これにより、例えば、ＣＤ−Ｒ／ＲＷ等においてシステムが要求するタイミングを容易に実現することができる。
【図面の簡単な説明】
【図１】図１は、この発明を適用した一実施例の遅延時間制御回路のブロック図である。
【図２】図２は、従来の遅延時間制御回路のブロック図である。
【符号の説明】
１，１０…遅延時間制御回路、２…遅延回路、
２ａ，２ｂ，２ｃ，２ｈ…単位遅延回路、３ａ，３ｂ…インバータｅ
３ｃ，５…スリーステートバッファ回路、４…入力端子、
６…出力端子、７…トーナメント配線、
８，１２…デコーダ、１１…セレクタ。
【図１】
0003980230.tif 000002
【図２】
0003980230.tif 000003