(57)【特許請求の範囲】
【請求項１】
所定のカウント時間経過後に、所定の出力データを出力するように構成された時間制御装置であって、
カウント時間データと出力データとをそれぞれ出力するマイクロコンピュータと、
該マイクロコンピュータからの前記出力データがセットされると同時にスタート信号を出力するバッファ回路と、
前記マイクロコンピュータからの前記カウント時間データが入力され、前記バッファ回路からの前記スタート信号が入力されてから前記カウント時間データで決定されるカウント時間だけ経過したときにカウント終了信号を出力するプログラマブルカウンター回路と、
該プログラマブルカウンター回路から出力される前記カウント終了信号に基づいて前記バッファ回路にセットされた出力データの出力状態を変化させるゲート回路とを備え、
前記カウント時間の経過を前記マイクロコンピュータで監視しなくても、前記カウント時間の経過後には前記ゲート回路から出力される前記出力データの出力状態を変化させるように構成したことを特徴とする時間制御装置。
【請求項２】
プログラマブルカウンター回路とバッファ回路とゲート回路は、プログラム可能な集積回路チップ上に構成されていることを特徴とする請求項１に記載の時間制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＣＰＵ（マイクロコンピュータ）を用いてタイマー機能を実現した時間制御装置に関するものである。
【０００２】
【従来の技術】
従来より、ＣＰＵを用いた制御装置においては、あるデータを所定時間継続して出力するという制御や、所定時間待機してから所定のデータを出力するという制御等において種々のタイマー機能が必要である。
このような場合に、従来は、ＣＰＵが所定の時間に相当する回数だけプログラムをループさせて所定の時間を知るというソフトウエアタイマー方式や、ＣＰＵの外部にプログラマブルタイマーを設けて、ＣＰＵから時間の設定とタイマースタート信号Ｓとを与えてカウント終了したときに割り込みを発生させて設定時間の完了を知るという割り込み方式があった。
例えば、ステッピングモータのスローアップ制御においては、最適に加速するために順次変化するデータを出力するという制御パターンが用いられることがある。
【０００３】
【発明が解決しようとする課題】
ところが、上述した前者のソフトウエアタイマー方式の場合は、カウント終了するまでループを回っているときには他の処理は全くできないので、処理効率が悪いという問題があった。
また、後者の割り込み方式の場合は、確かに割り込み発生までは他の処理をできるので処理効率は良くなるが、プログラマブルタイマーへの時間セット、タイマースタート信号の出力、所定時間内もしくは所定時間後には所定の出力データを出力するという処理が必要であるので、処理手順が多くなり、高速処理が困難となるという問題があった。また、プログラマブルタイマーをＣＰＵの外部に設けることは一般的には部品の数が多くなり、面積的な制約のある制御基板にプログラマブルタイマーを配置することは好ましくはなかった。
【０００４】
そこで、本発明は、ソフトウエアタイマを用いずに処理効率が優れ、且つ、高速処理が可能な制御装置を提供することを目的としてなされたものである。
【０００５】
【課題を解決するための手段】
本発明にかかる時間制御装置においては、所定のカウント時間経過後に、所定の出力データを出力するように構成された時間制御装置であって、カウント時間データと出力データとをそれぞれ出力するマイクロコンピュータと、該マイクロコンピュータからの前記出力データがセットされると同時にスタート信号を出力するバッファ回路と、前記マイクロコンピュータからの前記カウント時間データが入力され、前記バッファ回路からの前記スタート信号が入力されてから前記カウント時間データで決定されるカウント時間だけ経過したときにカウント終了信号を出力するプログラマブルカウンター回路と、該プログラマブルカウンター回路から出力される前記カウント終了信号に基づいて前記バッファ回路にセットされた出力データの出力状態を変化させるゲート回路とを備え、前記カウント時間の経過を前記マイクロコンピュータで監視しなくても、前記カウント時間の経過後には前記ゲート回路から出力される前記出力データの出力状態を変化させるように構成したものである。
なお、前記ゲート回路においては、カウント終了信号でデータの出力状態が出力されない状態から出力される状態へ変化してもよく、逆に、出力される状態から出力されない状態へ変化してもよい。
【０００６】
前記プログラマブルカウンター回路とバッファ回路とゲート回路は、プログラム可能な集積回路チップ上に構成されていることが好ましい。
なお、プログラム可能な集積回路とは、ＦＰＧＡチップ等のように多数のプログラム可能なロジック回路ユニットが配設された集積回路チップであり、ＰＬＤやＧＡＬ等を含むものとする。
【０００７】
【発明の実施の形態】
以下に、本発明にかかる時間制御装置を、その実施の形態を示した図面に基づいて詳細に説明する。
【０００８】
１は制御回路としてのマイクロコンピュータ（以後、「ＣＰＵ」と言う。）であり、タイマー機能におけるカウント終了までのカウント時間ｔ１を決定するカウント時間データＴ１と、カウント終了後に出力されるべき出力データとをそれぞれ出力する。
２２はＣＰＵ１からの前記出力データがセットされるバッファ回路である。このバッファ回路２２に出力データがセットされると、タイマー機能をスタートさせるスタート信号Ｓを出力する。
なお、スタート信号Ｓは、このバッファ回路２２へのアドレス指定信号（もしくはチップセレクト信号）と書き込み指令信号とから生成するとよい。
２１はプログラマブルカウンター回路であり、前記ＣＰＵ１から前記カウント時間データＴ１が入力される。そして、前記バッファ回路２２からのスタート信号Ｓが入力されると同時に、出力されるゲート信号Ｇはアクティブになり、カウント終了時に内部でカウント終了信号が生成され、それによってゲート信号Ｇはインアクティブになる。
２３はゲート回路であり、前記プログラマブルカウンター回路２１のゲート信号Ｇがアクティブになってからインアクティブになるまでの間、前記バッファ回路２２にセットされた出力データを出力する。２０はアドレスデコーダ等の種々の回路が構成されたロジック回路である。
【０００９】
以上のプログラマブルカウンター回路２１、バッファ回路２２、ゲート回路２３、ロジック回路２０は、ひとつのＦＰＧＡチップ２に形成されている。
普通は、ＦＰＧＡチップ２の多数のゲートを全て使い切ることはないので、多少のゲートが使用されずに余っている。この余ったゲートを活用して上記プログラマブルカウンター回路２１、バッファ回路２２、ゲート回路２３を構成した。
３はデータテーブルが形成されているメモリであり、例えば、それぞれ異なる出力データが連続するアドレスに順次記録されている。
４は例えばステッピングモータの駆動回路であり、ゲート回路２３から出力される出力データに従ってステッピングモータの駆動パルスを決定するように構成されている。但し、この駆動回路４は、読み取るべき出力データが所定の時間（ｔ１）だけ維持されている必要があるものとする。
【００１０】
上記構成において、一定の繰り返し時間ｔ２毎に順次変化するデータＤ１，Ｄ２，Ｄ３，・・・を、カウント時間ｔ１だけ継続して出力する場合、予め、割り込み処理プログラムを起動しておき、初期化プログラムで、プログラマブルカウンター回路２１にカウント時間ｔ１に対応するカウント時間データＴ１をセットするとともに、割り込み用タイマー５に繰り返し時間ｔ２に相当する繰り返し時間データＴ２をセットして、メインプログラムに復帰する。
セットされた繰り返し時間ｔ２後に割り込み用タイマー５からの割り込みが発生すると、割り込み処理プログラムにおいては、メモリ３から読みだしたデータＤ１をバッファ回路２２に書き込んで、メインプログラムへ復帰する。
前記バッファ回路２２は、出力データが書き込まれると同時にスタート信号Ｓをプログラマブルカウンター回路２１に出力する。
このようにして、バッファ回路２２から出力されたスタート信号Ｓによってプログラマブルカウンター回路２１から出力されるゲート信号Ｇはアクティブになるので、ゲート回路２３が開き、バッファ回路２２にラッチされた出力データＤ１が駆動回路４へ出力される。前記スタート信号Ｓの入力によってプログラマブルカウンター回路２１のカウント動作はスタートする。
【００１１】
そして、プログラマブルカウンター回路２１に設定された時間ｔ１が経過するまでの間は、バッファ回路２２にラッチされた出力データＤ１は継続してゲート回路２３から出力される。繰り返し時間ｔ２が経過すると、プログラマブルカウンター回路２１から出力されるゲート信号Ｇはインアクティブになるので、ゲート回路２３は閉じて、出力データＤ１はゲート回路２３から出力されなくなる。このとき、プログラマブルカウンター回路２１におけるカウント値もクリアされる。
上記カウント時間ｔ１の間に駆動回路４は出力データＤ１を読み取ってステッピングモータの制御を行う。
なお、前記出力データをバッファ回路２２に書き込んだ後はＣＰＵ１はメインプログラムで別の処理を行うことができる。
【００１２】
そして、繰り返し時間ｔ２後には再び割り込み用タイマー５からの割り込みが発生するので、上記同様にして次の出力データＤ２が出力されるのである。
このようにして、繰り返し時間ｔ２毎に順次出力データＤ１，Ｄ２，Ｄ３，・・・が出力されるのである。そして、これらのデータはそれぞれカウント時間ｔ１の間は維持されているので、駆動回路４は確実に読み取ることができるのである。
しかも、このような処理を、メモリ３から出力データＤ１，Ｄ２，Ｄ３，・・・を順次バッファ回路２２へ転送することという作業のみで処理できるので、タイマーのスタートや時間の経過を監視する必要がなく、メインプログラムに余裕が得られ、ＣＰＵ１に対する負荷が軽減されるという効果が得られる。メモリの連続するアドレスから順次読みだしたデータをバッファ回路２２へ書き込みという処理においては、データを読みだした後にアドレスを自動的に増加させる命令を使用することによって、処理プロセスはさらに簡略化される。
【００１３】
なお、出力データが維持されるカウント時間ｔ１を変更するときには、プログラマブルカウンター回路２１へ書き込むカウント時間データＴ１を１回変更するだけで、以降は変更された時間だけ維持される。出力データが出力される繰り返し時間ｔ２を変更するときには、割り込み用タイマー５にセットする繰り返し時間データＴ２を１回書き換えるだけでよい。また、バッファ回路２２の出力データが所定時間ｔ１維持されるようにしたが、スタート信号Ｓから所定時間（プログラマブルカウンター回路２１にセットされたカウント時間ｔ１）後に出力データが出力されるようにしてもよい。
【００１４】
以上の説明においては、割り込み用タイマー５による割り込み処理を利用した例を示したが、割り込みを使用するか否かにかかわらず、プログラマブルカウンター回路２１にカウント時間ｔ１に相当するカウント時間データＴ１をセットし、バッファ回路２２に出力すべき出力データをセットして、プログラマブルカウンター回路２１のカウント動作をスタートさせれば、ＣＰＵ１は、後は時間の経過を監視する必要はないので、その間に他の処理を行うことができ、装置全体の処理能力が向上するという効果が得られるのである。
また、ステッピングモータの駆動回路に代えて、データ表示回路等の他の機能を有する装置や回路に接続してもよいことは言うまでもない。
なお、本発明による時間制御装置を用いたステッピングモータの駆動回路は、自動写真処理装置の搬送手段や、写真処理装置の光学系のフィルター等の開閉機構に応用することもできる。その他、多数のアクチュエータをそれぞれ個別に限られた時間の中で制御しなければならないように構成されている機械装置に広く応用することができる。
【００１５】
また、上記プログラマブルカウンター回路２１、バッファ回路２２、ゲート回路２３は、ＦＰＧＡチップ２の使用されていないゲートを利用して構成したので、新たな部品を基板上に配置する必要がなく、限られたスペースを有効に利用できるのである。
【００１６】
【発明の効果】
請求項１の発明では、カウント時間データと出力データとをそれぞれ出力するマイクロコンピュータと、該マイクロコンピュータからの前記出力データがセットされると同時にスタート信号を出力するバッファ回路と、前記マイクロコンピュータからの前記カウント時間データが入力され、前記バッファ回路からの前記スタート信号が入力されてから前記カウント時間データで決定されるカウント時間だけ経過したときにカウント終了信号を出力するプログラマブルカウンター回路と、該プログラマブルカウンター回路から出力される前記カウント終了信号に基づいて前記バッファ回路にセットされた出力データの出力状態を変化させるゲート回路とを備え、前記カウント時間の経過を前記マイクロコンピュータで監視しなくても、前記カウント時間の経過後には前記ゲート回路から出力される前記出力データの出力状態を変化させるように構成したので、前記マイクロコンピュータにおいては、出力データを出力した後はタイマーのカウント動作をスタートさせる制御も時間の経過の監視も不要となる。よって、前記マイクロコンピュータへの負担が軽減されるという効果が得られ、他の処理を余裕を持って行うことが可能となるので、時間制御装置の能力が向上するという効果が得られる。
【００１７】
請求項２では、前記プログラマブルカウンター回路とバッファ回路とゲート回路は、プログラム可能な集積回路チップ上に構成されているので、時間制御装置の基板の限られたスペースを有効に活用して高い機能を実現できるのである。
【図面の簡単な説明】
【図１】  本発明にかかる時間制御装置の実施の形態の構成を示した構成図である。
【図２】  図１の制御装置における要部の信号のタイムチャートの一部を示す図である。
【符号の説明】
ｔ１ カウント時間
Ｔ１ カウント時間データ
Ｇ ゲート信号
Ｓ スタート信号
Ｄ１，Ｄ２，Ｄ３，・・・ 出力データ
１ ＣＰＵ、マイクロコンピュータ
２ ＦＰＧＡチップ、プログラム可能な集積回路チップ
２１ プログラマブルカウンター回路
２２ バッファ回路
２３ ゲート回路
【図１】
0003952576.tif 000002
【図２】
0003952576.tif 000003