(57)【特許請求の範囲】
【請求項１】
縦型２重拡散ＭＯＳＦＥＴを用いた半導体リレーにおいて、
基板上に形成された第１のエピタキシャル層と、
この第１のエピタキシャル層上にさらに形成され前記第１のエピタキシャル層よりも濃度の高い第２のエピタキシャル層と、
前記第１及び第２のエピタキシャル層上に形成された前記縦型２重拡散ＭＯＳＦＥＴと、
前記縦型２重拡散ＭＯＳＦＥＴの周囲であって前記第１及び第２のエピタキシャル層の境界部分に形成されたフローティングフィールドリングと、
前記縦型２重拡散ＭＯＳＦＥＴと発光素子であるＬＥＤの電極との間に充填されたプラスチックモールド樹脂と
から構成されたことを特徴とする半導体リレー。
【請求項２】
前記第１及び第２のエピタキシャル層がｎ型の半導体であり前記フローティングフィールドリングがｐ型の半導体であることを特徴とする
請求項１記載の半導体リレー。
【請求項３】
前記第１及び第２のエピタキシャル層がｐ型の半導体であり前記フローティングフィールドリングがｎ型の半導体であることを特徴とする
請求項１記載の半導体リレー。
【請求項４】
前記フローティングフィールドリングが複数本形成されることを特徴とする
請求項１乃至請求項３のいずれかに記載の半導体リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型２重拡散ＭＯＳＦＥＴ（Double-diffused Metal Oxide Semiconductor Field Effect Transistor：以下、単にＤＭＯＳＦＥＴと呼ぶ。）を用いた半導体リレーに関し、特に耐圧低下を防止することが可能な半導体リレーに関する。
【０００２】
【従来の技術】
図５は従来のＤＭＯＳＦＥＴを用いた半導体リレーの構成を示す構成ブロック図であり、１はＬＥＤ（Light Emitting Diode）等の発光素子、２は電圧出力型のフォトダイオードアレイ等の受光素子、３は制御回路、４及び５はＤＭＯＳＦＥＴである。また、１００及び１０１は入力端子、１０２及び１０３は出力端子である。
【０００３】
入力端子１００及び１０１は発光素子１の両端に接続され、受光素子２の一端は制御回路３の一端、ＤＭＯＳＦＥＴ４及び５のゲートにそれぞれ接続され、受光素子２の他端は制御回路３の他端、ＤＭＯＳＦＥＴ４及び５のソースにそれぞれ接続される。
【０００４】
また、ＤＭＯＳＦＥＴ４のドレインは出力端子１０２に接続され、ＤＭＯＳＦＥＴ５のドレインは出力端子１０３に接続される。
【０００５】
ここで、図５に示す従来例の動作を説明する。入力端子１００及び１０１から発光素子１（ＬＥＤ）に順方向電流を流すことにより、発光素子１が発光し、この出力光が受光素子２に照射される。
【０００６】
受光素子２は照射された光を光電変換によって電圧信号に変換して出力する。この出力電圧がＤＭＯＳＦＥＴのゲート電圧の閾値電圧を超えるとＤＭＯＳＦＥＴ４及び５は”ＯＦＦ状態”から”ＯＮ状態”に遷移して、出力端子１０２と出力端子１０３との間は導通状態になる。言い換えれば半導体リレーの接点が”ＯＮ”になる。
【０００７】
一方、入力端子１００及び１０１からの電流の供給を停止すればＤＭＯＳＦＥＴに印加される受光素子２の出力電圧がゼロになり、ＤＭＯＳＦＥＴのゲートに蓄積された電荷が放電してゲート電圧が閾値電圧以下になるとＤＭＯＳＦＥＴ４及び５は”ＯＮ状態”から”ＯＦＦ状態”に遷移して、出力端子１０２と出力端子１０３との間は開放状態になる。言い換えれば半導体リレーの接点が”ＯＦＦ”になる。
【０００８】
また、一般に図５に示すようなＤＭＯＳＦＥＴを用いた半導体リレーでは、発光素子１からの光を効率よく受光素子２に照射するためにパッケージ内部で発光素子１と受光素子２とが互いに上下に対向するように配置される。
【０００９】
そして、発光素子１と受光素子２との間には光の透過性が高く絶縁耐圧が確保できるシリコーン系の樹脂が充填されて光導波路を形成している。それ以外の部分ではプラスチックモールド樹脂が充填されている。
【００１０】
また、図６は図５に示すような従来の半導体リレーをレコーダに用いた場合の一例を示す構成ブロック図である。図６において６はセンサである熱電対、７は半導体リレー、８は増幅器、９はＡ／Ｄ変換器、１０は演算回路、１１は制御回路である。また、７〜１１はレコーダ５０を構成している。
【００１１】
複数の熱電対６の両端は対応する複数の半導体リレー７に接続され、半導体リレー７の複数の出力は増幅器８を介してＡ／Ｄ変換器９に接続される。また、Ａ／Ｄ変換器９の出力は演算回路１０に接続される。さらに、制御回路１１からの制御信号が半導体リレー７の各発光素子に供給される。
【００１２】
ここで、図６に示すレコーダ５０の動作を簡単に説明する。複数の熱電対６に対応するように設けられた半導体リレー７は制御回路１１かの制御信号により、その”ＯＮ／ＯＦＦ”が制御され複数の熱電対６の中から任意の熱電対を選択してその出力を増幅器８を介してＡ／Ｄ変換器９に入力させる。
【００１３】
Ａ／Ｄ変換器９は入力されたアナログ信号をディジタル信号に変換して演算回路１０に供給し、演算回路１０は適宜演算処理を行い結果をチャートや記憶手段等（図示せず。）に記録する。
【００１４】
【発明が解決しようとする課題】
しかし、図６に示すようなレコーダでは半導体リレーの入出力間、言い換えれば、入力端子１００及び１０１と出力器端子１０２及び１０３との間に、例えば、８００Ｖ以上の大きな直流電圧が常時印加される場合がある。
【００１５】
また、例えば、接点耐圧が１５００Ｖを保証する半導体リレーを考えた場合、接点間に１５００Ｖが印加されることにより、入出力間にも１５００Ｖが印加されてしまうことになる。
【００１６】
さらに、現場に設置されることが多いレコーダでは直射日光等により半導体リレー自身の温度が８０℃程度の高温に達してしまう可能性がある。
【００１７】
図７はＤＭＯＳＦＥＴを用いた半導体リレーの入出力間高温バイアス試験の結果を示す特性曲線図である。半導体リレーの入力端子１００及び１０１と出力端子１０２及び１０３とをそれぞれ短絡し、８５℃の雰囲気中で入出力間に”１５００Ｖ”電圧を印加し、室温に戻して接点耐圧を測定したものである。
【００１８】
図７に示す特性からも分かるように８５℃の雰囲気中で入出力間に電圧を印加し続けると接点耐圧が激減してしまうと言った問題点があった。この問題点の原因について図８及び図９を用いて更に詳細に説明する。
【００１９】
図８は従来の半導体リレーのＤＭＯＳＦＥＴ部分の断面を示す部分断面図、図９は従来の半導体リレーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図である。図８において１２はＤＭＯＳＦＥＴ，１３はＤＭＯＳＦＥＴのドレイン電極、１４は入力側（ＬＥＤ側）の電極、１５はエピタキシャル層、１６ａ，１６ｂ及び１６ｃはＤＭＯＳＦＥＴの周辺にある間隔で数本（図８においては３本）配置されたフローティングフィールドリング、１７はＤＭＯＳＦＥＴのゲート電極、１８はＤＭＯＳＦＥＴのソース電極、１９ａ，１９ｂ及び１９ｃは酸化膜、２０はＬＥＤとＤＭＯＳＦＥＴとの間に充填されたプラスチックモールド樹脂である。
【００２０】
また、図９において１６ａ，１６ｂ，１６ｃ，１７，１８，１９は図８と同一符号を付してあり、２１は空乏層、２２は反転層を示している。
【００２１】
エピタキシャル層１５の上にはＤＭＯＳＦＥＴのソースやゲートを構成するためにｐ＋層及びｎ＋層が形成されると共に、ＤＭＯＳＦＥＴの周辺にはフローティングフィールドリング１６ａ，１６ｂ及び１６ｃが形成される。そして、ゲート電極１７やソース電極１８及びこれらを絶縁するための酸化膜１９ａ，１９ｂ及び１９ｃが適宜形成される。
【００２２】
ドレイン電極１３に高電圧が印加されるとエピタキシャル層１５は空乏化し、主接合から伸びた空乏層がフローティングフィールドリング１６ａ，１６ｂ及び１６ｃに接すると、フローティングフィールドリング１６ａ，１６ｂ及び１６ｃは分圧された電位に固定される。
【００２３】
すなわち、フローティングフィールドリングの本数によりドレイン電極１３に印加された電圧は分圧されて最外周に設けられたフローティングフィールドリングにはドレインの電圧が直接印加されることはなく、ドレインの電圧よりも充分低い電圧になる。これにより耐圧を高めることができる。
【００２４】
但し、ＬＥＤとＤＭＯＳＦＥＴとの間に充填されているプラスチックモールド樹脂２０には不純物イオンが含まれており、特に、３０ｐｐｍ程度含まれる塩素イオンがパッケージ内部で分極して接点耐圧の低下を生じる。
【００２５】
すなわち、図８に示すマイナスイオンにより、エピタキシャル層１５表面に反転層が生じる。図８においてフローティングフィールドリング形成領域のＳｉ表面が”ｎ”から”ｐ”に反転してしまい、フローティングフィールドリングが短絡されてしまいフローティングフィールドリングが機能しなくなる。このため、接点耐圧の低下を生じてしまう。
【００２６】
例えば、ドレインに印加される電圧を”ＶＤ”、図９において、フローティングフィールドリング１６ａ，１６ｂ及び１６ｃ（位置的に図９中”Ｒ００１”、”Ｒ００２”及び”Ｒ００３”に示す部分に相当する。）の電位を”Ｖ１”，”Ｖ２”及び”Ｖ３”とすれば、が反転層２２によりフローティングフィールドリング１６ａ，１６ｂ及び１６ｃは短絡されてしまうため”Ｖ１＝Ｖ２＝Ｖ３”となってしまう。
【００２７】
また、この耐圧低下は印加電圧を”０”にして室温に戻してもイオンによる分極であるため耐圧低下は解消しない。
従って本発明が解決しようとする課題は、高温状態で入出力間に大きな電圧が印加された場合であっても耐圧低下を防止することが可能な半導体リレーを実現することにある。
【００２８】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
縦型２重拡散ＭＯＳＦＥＴを用いた半導体リレーにおいて、
基板上に形成された第１のエピタキシャル層と、この第１のエピタキシャル層上にさらに形成され前記第１のエピタキシャル層よりも濃度の高い第２のエピタキシャル層と、前記第１及び第２のエピタキシャル層上に形成された前記縦型２重拡散ＭＯＳＦＥＴと、前記縦型２重拡散ＭＯＳＦＥＴの周囲であって前記第１及び第２のエピタキシャル層の境界部分に形成されたフローティングフィールドリングと、前記縦型２重拡散ＭＯＳＦＥＴと発光素子であるＬＥＤの電極との間に充填されたプラスチックモールド樹脂とから構成されたことにより、耐圧低下を防止することが可能になる。
【００２９】
請求項２記載の発明は、
請求項１記載の発明である半導体リレーにおいて、
前記第１及び第２のエピタキシャル層がｎ型の半導体であり前記フローティングフィールドリングがｐ型の半導体であることにより、耐圧低下を防止することが可能になる。
【００３０】
請求項３記載の発明は、
請求項１記載の発明である半導体リレーにおいて、
前記第１及び第２のエピタキシャル層がｐ型の半導体であり前記フローティングフィールドリングがｎ型の半導体であることにより、耐圧低下を防止することが可能になる。
【００３１】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載の発明である半導体リレーにおいて、
前記フローティングフィールドリングが複数本形成されることにより、耐圧低下を防止することが可能になる。
【００３２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体リレーのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断面図である。図１において１３，１７，１８，１９ａ，１９ｂ，１９ｃは図８と同一符号を付してあり、２３及び２４はエピタキシャル層、２５ａ，２５ｂ，２５ｃはフローティングフィールドリングである。
【００３３】
ドレイン電極１３の上には第１のエピタキシャル層２３が形成され、更に、その上にはエピタキシャル層２３よりも濃度の高い第２のエピタキシャル層２４が形成される。
【００３４】
例えば、第１のエピタキシャル層２３は濃度が”５×１０13［ｃｍ-3］”で厚みは”７０［μｍ］”程度、第２のエピタキシャル層２４は濃度が”１×１０14［ｃｍ-3］”で厚みは”１０［μｍ］”程度である。
【００３５】
そして、エピタキシャル層２３及び２４の上にはＤＭＯＳＦＥＴのソースやゲートを構成するためにｐ＋層及びｎ＋層が形成され、濃度の異なる２つのエピタキシャル層２３及び２４の境界部分であってＤＭＯＳＦＥＴの周囲にはフローティングフィールドリング２５ａ，２５ｂ及び２５ｃが形成される。そして、ゲート電極１７やソース電極１８及びこれらを絶縁するための酸化膜１９ａ，１９ｂ及び１９ｃが適宜形成される。
【００３６】
ここで、図１に示す実施例の製造工程について図２を用いて説明する。図２はＤＭＯＳＦＥＴの製造工程を説明するフロー図である。図２中”Ｓ００１”に示す工程においてドレイン電極１３として機能する基板上に第１のエピタキシャル層２３を成長させると共に埋め込みｐ＋層を形成する。
【００３７】
図２中”Ｓ００２”に示す工程において、さらにその上に第２のエピタキシャル層２４を成長させ、図２中”Ｓ００３”に示す工程において酸化膜１９ａを形成すると共にゲート電極１７等を形成する。
【００３８】
さらに、図２中”Ｓ００４”に示す工程でｐベース層やソースとなるｎ＋層を順次形成する。最後に図２中”Ｓ００５”において酸化膜１９ｂや１９ｃを形成し、メタル配線等を行う。
【００３９】
次に、図３を用いて図１に示す実施例の動作について説明する。図３は半導体リレーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図である。図３において１３，１７，１８，１９ａ，１９ｂ，１９ｃ，２３，２５ａ，２５ｂ，２５ｃは図１と同一符号を付してあり２１ａは空乏層，２２ａ反転層である。
【００４０】
ドレイン電極１３に高電圧が印加されるとエピタキシャル層２３及び２４は空乏化し、主接合から伸びた空乏層がフローティングフィールドリング２５ａ，２５ｂ及び２５ｃに接すると、フローティングフィールドリング２５ａ，２５ｂ及び２５ｃは分圧された電位に固定される。
【００４１】
すなわち、従来例と同様にフローティングフィールドリングの本数によりドレイン電極１３に印加された電圧は分圧されて最外周に設けられたフローティングフィールドリングにはドレインの電圧が直接印加されることはなく、ドレインの電圧よりも充分低い電圧になる。これにより耐圧を高めることができる。
【００４２】
この状態で、前述のようにプラスチックモールド樹脂の不純物イオンである塩素イオンがパッケージ内部で分極した場合を考えると、従来例に比べてエピタキシャル層２４表面の濃度が高くなっているので入出力間に電圧を印加しても反転層２２ａが形成されにくくなる。
【００４３】
さらに、反転層２２ａが形成された場合であってもフローティングフィールドリング２５ａ，２５ｂ及び２５ｃはエピタキシャル層２３及び２４の境界部分に埋め込まれているので反転層２２ａによって短絡されることがなくフローティングフィールドリングが機能を維持することになる。
【００４４】
例えば、ドレインに印加される電圧を”ＶＤ’”、図３において、フローティングフィールドリング２５ａ，２５ｂ及び２５ｃ（位置的に図３中”Ｒ１０１”、”Ｒ１０２”及び”Ｒ１０３”に示す部分に相当する。）の電位を”Ｖ１’”，”Ｖ２’”及び”Ｖ３’”とすれば、反転層２２ａによりフローティングフィールドリング２５ａ，２５ｂ及び２５ｃは短絡されないので”ＶＤ’＞Ｖ１’＞Ｖ２’＞Ｖ３’”となる。
【００４５】
すなわち、ドレイン電極１３に印加された電圧はエピタキシャル層２３及び２４の境界部分に埋め込まれたフローティングフィールドリング２５ａ〜２５ｃにより分圧されて最外周に設けられたフローティングフィールドリング２５ｃにはドレインの電圧が直接印加されることはなく、ドレインの電圧よりも充分低い電圧になる。これによりフローティングフィールドリングの機能を維持し耐圧を高めることができる。
【００４６】
この結果、濃度の異なる２つのエピタキシャル層を設けその境界部分にフローティングフィールドリングを埋め込むことにより、高温状態で入出力間に大きな電圧が印加されプラスチックモールド樹脂の塩素イオンがパッケージ内部で分極した場合であっても耐圧低下を防止することが可能になる。
【００４７】
なお、図１に示す実施例ではＮチャネルのＤＭＯＳＦＥＴを用いた半導体リレーを例示したが、ＰチャネルのＤＭＯＳＦＥＴを半導体リレーに用いても勿論構わない。
【００４８】
図４は本発明に係る半導体リレーのＰチャネルのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断面図である。図４において１７ａはゲート電極、１８ａはソース電極、１９ｄ，１９ｅ，１９ｆは酸化膜、２６はドレイン電極、２７及び２８はＰ型のエピタキシャル層，２９ａ，２９ｂ，２９ｃはフローティングフィールドリングである。
【００４９】
ドレイン電極２６の上には第１のエピタキシャル層２７が形成され、更に、その上にはエピタキシャル層２７よりも濃度の高い第２のエピタキシャル層２８が形成される。
【００５０】
そして、エピタキシャル層２７及び２８の上にはＤＭＯＳＦＥＴのソースやゲートを構成するためのｎ＋層及びｐ＋層が形成され、濃度の異なる２つのエピタキシャル層２７及び２８の境界部分であってＤＭＯＳＦＥＴの周囲にはｎ型のフローティングフィールドリング２９ａ，２９ｂ及び２９ｃが形成される。そして、ゲート電極１７ａやソース電極１８ａ及びこれらを絶縁するための酸化膜１９ｄ，１９ｅ及び１９ｆが適宜形成される。
【００５１】
図４に示すＰチャネルのＤＭＯＳＦＥＴを用いた半導体リレーの動作説明に関しては図１のものと同様であるので説明は省略する。
【００５２】
また、図１等に示す実施例では説明の簡単の為に３本のフローティングフィールドリングを例示しているが、その本数は所定の耐圧を得られるようにフローティングフィールドリングの電圧分布を考慮して適宜選択され、また、フローティングフィールドリングの間隔もまた所定の耐圧を得られるように適宜設定される。
【００５３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項４の発明によれば、濃度の異なる２つのエピタキシャル層を設けその境界部分にフローティングフィールドリングを埋め込むことにより、高温状態で入出力間に大きな電圧が印加されプラスチックモールド樹脂の塩素イオンがパッケージ内部で分極した場合であっても耐圧低下を防止することが可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体リレーのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断面図である。
【図２】ＤＭＯＳＦＥＴの製造工程を説明するフロー図である。
【図３】半導体リレーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図である。
【図４】本発明に係る半導体リレーのＰチャネルのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断面図である。
【図５】従来のＤＭＯＳＦＥＴを用いた半導体リレーの構成を示す構成ブロック図である。
【図６】従来の半導体リレーをレコーダに用いた場合の一例を示す構成ブロック図である。
【図７】ＤＭＯＳＦＥＴを用いた半導体リレーの入出力間高温バイアス試験の結果を示す特性曲線図である。
【図８】従来の半導体リレーのＤＭＯＳＦＥＴ部分の断面を示す部分断面図である。
【図９】従来の半導体リレーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図である。
【符号の説明】
１  発光素子
２  受光素子
３  制御回路
４，５  ＤＭＯＳＦＥＴ
６  熱電対
７  半導体リレー
８  増幅器
９  Ａ／Ｄ変換器
１０  演算回路
１１  制御回路
１２  ＤＭＯＳＦＥＴ
１３，２６  ドレイン電極
１４  電極
１５，２３，２４，２７，２８  エピタキシャル層
１６ａ，１６ｂ，１６ｃ，２５ａ，２５ｂ，２５ｃ，２９ａ，２９ｂ，２９ｃ
フローティングフィールドリング
１７，１７ａ  ゲート電極
１８，１８ａ  ソース電極
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ  酸化膜
２０  プラスチックモールド樹脂
２１  空乏層
２２  反転層
５０  レコーダ
１００，１０１  入力端子
１０２，１０３  出力端子
【図１】
0003991352.tif 000002
【図２】
0003991352.tif 000003
【図３】
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【図４】
0003991352.tif 000005
【図５】
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【図６】
0003991352.tif 000007
【図７】
0003991352.tif 000008
【図８】
0003991352.tif 000009
【図９】
0003991352.tif 000010