(57)【特許請求の範囲】
【請求項１】
第１の画素は、第１の走査線に接続される第１のゲート電極と、第１の信号線に接続される第１のソース電極と、第１の画素電極に接続される第１のドレイン電極とを備える第１のＴＦＴを有し、
第２の画素は、第２の走査線に接続される第２のゲート電極と、第２の信号線に接続される第２のソース電極と、第２の画素電極に接続される第２のドレイン電極とを備える第２のＴＦＴを有し、
第１のゲート電極、第２のゲート電極は、それぞれ第１の走査線、第２の走査線に対して同じ側に配置され、
第１のゲート電極、第２のゲート電極は、それぞれ第１の信号線、第２の信号線に対して同じ側に配置され、
前記第１のゲート電極と第１のドレイン電極との重なり面積、および前記第２のゲート電極と第２のドレイン電極との重なり面積の、アライメントずれにより発生する変動（増減）が、該第１の画素と該第２の画素で反対方向に発生するように、該第２の画素の該第２のゲート電極に対する第２のソース電極と第２のドレイン電極の配置を、該第１の画素の第１のゲート電極に対する第１のソース電極と第１のドレイン電極の配置とは反対にしたことを特徴とする表示装置。
【請求項２】
前記第１の走査線に対して所定の角度θ（０°＜θ＜９０°）をなして延設された前記第１のゲート電極と、該第１のゲート電極と重なり合う部分を有して第１のゲート電極の一方の側だけに配置され、前記第１の画素電極に接続される第１のドレイン電極が配置される第１の所定の領域と該第１のゲート電極と重なりあう部分を有して第１のゲート電極の他方の側だけに配置され、該第１の信号線に接続される該第１のソース電極が配置される第２の所定の領域とを含む第１の画素と、
前記第２の走査線に対して前記所定の角度θ（０°＜θ＜９０°）をなして延設された前記第２のゲート電極と、該第２のゲート電極と重なりあう部分を有して該第２のゲート電極の一方の側だけに配置され、前記第２の画素電極と接続される第２のドレイン電極が配置される第３の所定の領域と第２のゲート電極と重なりあう部分を有して第２のゲート電極の他方の側だけに配置され、第２の信号線と接続される第２のソース電極が配置される第４の所定の領域とを含む第２の画素とを含み、前記第１の画素の第１のゲート電極と前記第２の画素の第２のゲート電極は、それぞれ第１の信号線、第２の信号線に対して同じ側に配置され、前記第１の所定の領域と前記第３の所定の領域とは、前記第１のゲート電極に対して反対側の領域であることを特徴とする請求項１記載の表示装置。
【請求項３】
前記第１の画素と第２の画素とが互いに隣接し、かつ第１の画素と第２の画素とがアレイ状に複数個配列されてなることを特徴とする請求項１または２記載のアクティブマトリクス型表示装置。
【請求項４】
前記第１の画素において第１のゲート電極と第１のドレイン電極とが重なり合う部分の面積と、第２の画素において第２のゲート電極と第２のドレイン電極とが重なり合う部分の面積とが同一であることを特徴とする請求項１、２または３記載の表示装置。
【請求項５】
前記第１の画素におけるＣｇｄの値と、第２の画素におけるＣｇｄの値とが同一であることを特徴とする請求項１、２または３記載の表示装置。
【請求項６】
前記第１のソース電極と第１のゲート電極の一部と重なり合う部分と、前記第１のドレイン電極と前記第１のゲート電極の一部と重なり合う部分とが、前記第１のゲート電極の中心線上の１点に関して点対称に形成された第１の画素と、前記第２のソース電極と前記第２のゲート電極の一部と重なり合う部分と、前記第２のドレイン電極と前記第２のゲート電極の一部と重なり合う部分とが、前記第２のゲート電極の中心線上の１点に関して点対称に形成された第２の画素とを含むことを特徴とする請求項１、２、３、４または５記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタをスイッチング素子として利用したアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス型表示装置は画素毎にスイッチング素子を設けた構成をとり、各々の画素に選択的に表示信号を印加することが可能なため、高コントラストでクロストークのない鮮明な画像を得ることができるものである。また、その軽量、薄型、低消費電力といった特徴から、ノート型パソコン等の携帯用機器の表示装置のディスプレイとして広く実用されている。
【０００３】
図７に従来アクティブマトリクス型表示装置の画素の一例の平面説明図（ａ）と断面説明図（ｂ）を示す。断面図（ｂ）は平面図（ａ）のＡ−Ａ線断面を矢印方向からみたときに対応する。同図に示すように、画素はガラス基板１０上に走査線１と一体のゲート電極３、ゲート絶縁膜１３、半導体層６、画素電極７、信号線２と一体のソース電極４、ドレイン電極５をそれぞれ、成膜・パターニングの工程を繰り返すことで形成する。一方、対向ガラス基板１１上には共通電極９が形成されており、液晶層１２を介してガラス基板１０と対向した形で配置される。なお、平面図（ａ）に示されるように、走査線１と平行に補助容量線８が配置されており、画素電極７との間で補助容量が形成される。補助容量は、画素電極７と共通電極９間に液晶層１２を介して形成される液晶容量に対して並列に挿入される容量であり、保持期間中のＴＦＴの漏れ電流や画素電極７と他の電極との容量結合による液晶印加電圧の変動を制御する働きをもつ。このような同一構成の画素をアレイ状に接続することで、表示領域は形成される。
【０００４】
図８はスイッチング素子としてＴＦＴを用いた場合のアクティブマトリクス型表示装置の等価回路を示す説明図であり、図９は駆動波形を示す説明図であり、簡単に駆動原理について説明する。信号線２２と走査線２１との各交点にＴＦＴ２３を介して液晶容量２５と補助容量２４が接続された構成をとる。またＴＦＴにはゲート電極とドレイン電極間で形成される寄生容量Ｃｇｄ２６が付加される。走査回路３２は走査線に順次ゲートパルスを印加し、それに同期して信号発生回路３１は信号線に１ライン分の画像信号を出力する。ＴＦＴは走査線にゲートパルスが印加されている間ＯＮ状態となり、信号線に出力されている画像信号に応じて画素容量、補助容量に電荷が蓄積される。次にゲートパルスが次の走査線に移るとＴＦＴはＯＦＦ状態となり、次にゲートパルスが印加されるまでの間蓄積された電荷は保持されることになる。結果、個々の画素は独立に所定の表示を行うことができる。
【０００５】
【発明が解決しようとする課題】
ところで、ＴＦＴをスイッチング素子として用いたアクティブマトリクス型表示装置では、ゲート電極とドレイン電極との間の容量Ｃｇｄが寄生的に形成される。このＣｇｄはゲートパルスが立ち下がる際に容量結合により画素電極電位ΔＶは次式で表される。
【０００６】
【数１】
0004021045.tif 000002
【０００７】
Ｃｇｄはゲート／ドレイン電極間寄生容量、Ｃｌｃは液晶容量、Ｃｓは補助容量、ΔＶｇはゲートパルスのスイング幅である。この式において仮にΔＶが表示領域内すべての画素間で同一であるならば、共通電極電位Ｖｃｏｍを調節することで、実質的にΔＶを打ち消すことが可能である。しかしながら実際は、表示領域内でΔＶを一定にすることは困難である。その最も大きな要因としては画素アレイ形成時のフォトリソ工程で使用するステップアンドリピート露光装置（以下、ステッパーと記す）のアライメント誤差があげられる。このアライメント誤差が生じると分割露光領域で各レイヤーの重なり量に違いが発生し、Ｃｇｄが分割露光領域間で異なることになる。つまり分割露光領域間でΔＶが異なる状態が発生する。このΔＶの分布はそのまま液晶印加電圧の分布に反映されるため、結果、分割露光領域間で輝度差が発生するといった問題を生じることになる。
【０００８】
この問題の解決方法として、補助容量Ｃｓの値を大きくしてΔＶの変動を抑えることが考えられるが、通常補助容量Ｃｓは光透過性を有しない金属膜で形成されるため、補助容量Ｃｓの値を大きくするために金属膜の大きさを大きくすると画素開口率が低下するといった問題を生じる。また、ＴＦＴを小型化しＣｇｄ自体を小さくすることも考えられるが、ＴＦＴの小型化は駆動能力の低下をもたらすためその自由度は小さい。
【０００９】
本発明は、画素開口率の低下を伴うことなく、ステッパーによるアライメント誤差が生じた場合に発生する分割露光領域間の輝度差を抑え、表示品質に優れた表示装置を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】
本発明の請求項１にかかわる表示装置は、第１の画素は、第１の走査線に接続される第１のゲート電極と、第１の信号線に接続される第１のソース電極と、第１の画素電極に接続される第１のドレイン電極とを備える第１のＴＦＴを有し、
第２の画素は、第２の走査線に接続される第２のゲート電極と、第２の信号線に接続される第２のソース電極と、第２の画素電極に接続される第２のドレイン電極とを備える第２のＴＦＴを有し、
第１のゲート電極、第２のゲート電極は、それぞれ第１の走査線、第２の走査線に対して同じ側に配置され、
第１のゲート電極、第２のゲート電極は、それぞれ第１の信号線、第２の信号線に対して同じ側に配置され、
前記第１のゲート電極と第１のドレイン電極との重なり面積、および前記第２のゲート電極と第２のドレイン電極との重なり面積の、アライメントずれにより発生する変動（増減）が、該第１の画素と該第２の画素で反対方向に発生するように、該第２の画素の該第２のゲート電極に対する第２のソース電極と第２のドレイン電極の配置を、該第１の画素の第１のゲート電極に対する第１のソース電極と第１のドレイン電極の配置とは反対にしたことを特徴とする。
【００１１】
本発明の請求項２にかかわる表示装置は、前記第１の走査線に対して所定の角度θ（０°＜θ＜９０°）をなして延設された前記第１のゲート電極と、該第１のゲート電極と重なり合う部分を有して第１のゲート電極の一方の側だけに配置され、前記第１の画素電極に接続される第１のドレイン電極が配置される第１の所定の領域と該第１のゲート電極と重なりあう部分を有して第１のゲート電極の他方の側だけに配置され、該第１の信号線に接続される該第１のソース電極が配置される第２の所定の領域とを含む第１の画素と、
前記第２の走査線に対して前記所定の角度θ（０°＜θ＜９０°）をなして延設された前記第２のゲート電極と、該第２のゲート電極と重なりあう部分を有して該第２のゲート電極の一方の側だけに配置され、前記第２の画素電極と接続される第２のドレイン電極が配置される第３の所定の領域と第２のゲート電極と重なりあう部分を有して第２のゲート電極の他方の側だけに配置され、第２の信号線と接続される第２のソース電極が配置される第４の所定の領域とを含む第２の画素とを含み、前記第１の画素の第１のゲート電極と前記第２の画素の第２のゲート電極は、それぞれ第１の信号線、第２の信号線に対して同じ側に配置され、前記第１の所定の領域と前記第３の所定の領域とは、前記第１のゲート電極に対して反対側の領域であることを特徴とする。
【００１２】
本発明の請求項３にかかわる表示装置は、前記第１の画素と第２の画素とが互いに隣接し、かつ第１の画素と第２の画素とがアレイ状に複数個配列されてなることを特徴とする。
【００１３】
本発明の請求項４にかかわる表示装置は、前記第１の画素において第１のゲート電極と第１のドレイン電極とが重なり合う部分の面積と、第２の画素において第２のゲート電極と第２のドレイン電極とが重なり合う部分の面積とが同一であることを特徴とする。
【００１４】
本発明の請求項５にかかわる表示装置は、前記第１の画素におけるＣｇｄの値と、第２の画素におけるＣｇｄの値とが同一であることを特徴とする。
【００１６】
本発明の請求項６にかかわる表示装置は、前記第１のソース電極と第１のゲート電極の一部と重なり合う部分と、前記第１のドレイン電極と前記第１のゲート電極の一部と重なり合う部分とが、前記第１のゲート電極の中心線上の１点に関して点対称に形成された第１の画素と、前記第２のソース電極と前記第２のゲート電極の一部と重なり合う部分と、前記第２のドレイン電極と前記第２のゲート電極の一部と重なり合う部分とが、前記第２のゲート電極の中心線上の１点に関して点対称に形成された第２の画素とを含むことが好ましい。
【００１７】
【発明の実施の形態】
実施の形態１
図１および図２は本発明の実施の形態１における画素を示す平面説明図である。図１に示す第１の画素Ａにおいて、ＴＦＴのゲート電極３は走査線１とある適当な角度θの方向に延ばして配置されている。図１に示すように、該ゲート電極上に、絶縁膜、半導体層６を形成後、該ゲート電極に関して信号線２側の第１の所定の領域にドレイン電極５を設け、該ゲート電極に関してドレイン電極とは反対側の第２の所定の領域にソース電極４を設けることでＴＦＴを構成する。また、図２に示す第２の画素Ｂにおいて、ＴＦＴのゲート電極３は走査線１に対して第１の画素Ａと同様の角度θをもって配置されている。該ゲート電極上に、絶縁膜、半導体膜６を形成後、該ゲート電極に関して信号線２側の第４の所定の領域にソース電極４を設け、該ゲート電極に関してソース電極とは反対側の第３の所定の領域にドレイン電極５を設けることでＴＦＴを形成する。ここで第１および第２の画素Ａ、Ｂにおいてゲート電極１、ドレイン電極５の重なり面積は同一であり、その重なり部形状も同一である。つまり第１および第２の画素Ａ、Ｂは各々のドレイン電極の位置を反転させた構成をとり、かつＣｇｄの値を同一とし、かつドレイン電極と、ゲート電極との重なり部の形状を同一としたものである。
【００１８】
図３は本実施の形態１の表示領域を構成する画素のアレイ配列４１について示す説明図である。図に示されるように本実施の形態における表示領域は、第１の画素Ａと第２の画素Ｂが走査線方向、信号線方向共に交互に配列された形で構成される。
【００１９】
ゲート電極およびソース電極の重なり面積ならびにゲート電極およびドレイン電極の重なり面積にそれぞれ変動が生じるとＣｇｄの変動に大きく影響を及ぼす。このような電極の重なり面積の変動はステッパーのアライメント誤差により生じるものである。このような電極の変動が生じた場合を考える。たとえば、ソース電極およびドレイン電極がゲート電極に対して図１に示すＸ方向にずれた場合、第１の画素ＡにおいてはＣｇｄは減少、第２の画素ＢではＣｇｄは増加する。またＹ方向にずれた場合、第１の画素ＡにおいてはＣｇｄは減少、第２の画素ＢにおいてはＣｇｄは増加することになる。つまり、ステッパーのアライメント誤差が生じた場合、表示領域内で隣合う画素のＣｇｄの増減が反対方向に生じることになる。またＣｇｄの値、およびＣｇｄを形成するゲート電極と、ドレイン電極との重なり部形状を同一としているために、ずれ量に対するＣｇｄの増減量は同一となる。
【００２０】
図４は、電圧変化に対し最も輝度変化の大きい透過率２０〜４０％付近におけるＣｇｄ変動（ΔＶ変動）と輝度の関係を示す説明図である。図に示されるように、Ｃｇｄ増加（図の右方向）に対し輝度は増加（図の上方向）、Ｃｇｄ減少に対し輝度は減少の傾向を示し、かつ、その輝度変化量はＣｇｄ変化量に対しほぼ一定であるため、第１の画素Ａ、第２の画素Ｂのアライメントずれ量に対する輝度変化は図４に示すようになる。図５は、アライメントずれと輝度の関係を示す説明図である。つまり、隣接画素の輝度変化が、反対方向に同じ大きさで生じることとなり、ある領域での輝度は図中Ａで示す第１の画素Ａと、図中Ｂで示す第２の画素Ｂの輝度の平均Ｍとなるため、その変化はほとんど生じない。
【００２１】
つまり、本実施の形態を用いることで、ステッパーのアライメントずれが生じた場合においても、アライメントずれが生じない場合と比較して、複数画素で形成される領域としての輝度はほとんど変化しないため、分割露光領域間の輝度差発生を抑制することが可能となり、画素開口率を低下させることなく、表示品質に優れた液晶表示装置を得ることが可能となる。
【００２２】
実施の形態２
図６は、本発明の他の実施の形態にかかわる画素部分の平面説明図である。図５において図１および図２に示した要素と同じ要素には同一の符号を付して示した。図６に示したように、本実施の形態においては、ドレイン電極の一部がソース電極の側に延設され、かつ、ソース電極４の一部がドレイン電極５の側に延設されている。その他の点は実施の形態１と同様である。すなわち、走査線に対して所定の角度θをなして延設されたゲート電極と、ドレイン電極とソース電極とが設けられている点は実施の形態１と同様である。本実施の形態では、図６の（ａ）に示すように、第１の画素は、ドレイン電極５が、ゲート電極に関して信号線側から延設されかつゲート電極（半導体層６の下層、図示せず）の一部と重なり合う第１の重なり部分５１を有して設けられていると同時に、ソース電極４が、ゲート電極に関して走査線側から延設されかつゲート電極の一部と重なり合う第２の重なり部分５２とを有して設けられていて、前記所定の角度θ方向のゲート電極の中心線上の１点に関して前記第１の重なり部分と第２の重なり部分とが点対称に形成されている。また、図６の（ｂ）に示すように、第２の画素は、走査線に対して所定の角度θをなして延設されたゲート電極と、ドレイン電極とソース電極とが設けられている点は実施の形態１と同様である。本実施の形態では、ドレイン電極５が、ゲート電極に関して走査線側から延設されかつゲート電極（半導体層６の下層、図示せず）の一部と重なり合う第３の重なり部分５３を有して設けられていると同時に、ソース電極４が、ゲート電極に関して信号線側から延設されかつゲート電極の一部と重なり合う第４の重なり部分５４とを有して設けられていて、前記所定の角度θ方向のゲート電極の中心線上の１点に関して前記第３の重なり部分と第４の重なり部分とが点対称に形成されている。
【００２３】
このようにドレイン電極とソース電極とを配設することによっても実施の形態１と同様にステッパーのアライメントずれが生じた場合においても、アライメントずれが生じない場合と比較して、複数画素で形成される領域としての輝度はほとんど変化しないため、分割露光領域間の輝度差発生を抑制することが可能となり、画素開口率を低下させることなく、表示品質に優れた液晶表示装置を得ることが可能となる。
【００２４】
なお、以上の実施の形態１および２では、補助容量配線を設けた画素についての例を示したが、補助容量配線が無く、隣接ゲート線と画素電極の間で補助容量を形成する画素においても同様の効果が得られる。また、共通ＣＳ構造に基づく補助容量の形成のばあいおよびＣＳ  on gate構造に基づく補助容量の形成のばあいにおいても適用可能であり、同様の効果が得られる。また、エッチングストッパー型のＴＦＴについても同様の効果が得られる。また、走査線とゲート電極の角度θは０°から９０°までどの値を用いても良く、この角度θの方向にしたがって、ＴＦＴを配設することができる。さらに、アレイ基板に形成された２電極間に電圧を印加し、基板面にほぼ水平方向に電界を発生させて液晶分子を面内駆動するＩＰＳ方式の液晶表示装置にも本発明を適用でき、同様の効果が得られる。
【００２５】
【発明の効果】
以上説明したように、本発明によればアライメントずれにより発生するＣｇｄの変動が隣接画素間で反対方向に発生するような構成をとることで、前記Ｃｇｄの変動が引き起こす輝度差を見かけ上平均化し、分割露光領域間の輝度差を抑制することが可能となる。結果、画素開口率を低下させることなく表示品質に優れた液晶表示装置を高い量産性で提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における画素部分の平面説明図である。
【図２】本発明の一実施の形態における画素部分の平面説明図である。
【図３】本発明の一実施の形態におけるアレイ基板上の画素配列を示す概略説明図である。
【図４】本発明の一実施の形態におけるＣｇｄの変動と輝度の関係を説明するための説明図である。
【図５】本発明の一実施の形態におけるアライメントずれと輝度の関係を説明するための説明図である。
【図６】本発明の他の実施の形態における画素部分の平面説明図である。
【図７】従来例の画素の平面説明図および断面説明図である。
【図８】従来例のアクティブマトリクス型液晶表示装置の駆動原理を説明するための説明図である。
【図９】従来例のアクティブマトリクス型液晶表示装置で用いられる電圧波形の一例を示す説明図である。
【符号の説明】
１  走査線
２  信号線
３  ゲート電極
４  ソース電極
５  ドレイン電極
６  半導体層
７  画素電極
８  補助容量線
９  共通電極
１０  アレイ側ガラス基板
１１  対向ガラス基板
１２  液晶層
２１  走査線
２２  信号線
２３  ＴＦＴ
２４  補助容量
２５  液晶容量
２６  寄生容量Ｃｇｄ
【図１】
0004021045.tif 000003
【図２】
0004021045.tif 000004
【図３】
0004021045.tif 000005
【図４】
0004021045.tif 000006
【図５】
0004021045.tif 000007
【図６】
0004021045.tif 000008
【図７】
0004021045.tif 000009
【図８】
0004021045.tif 000010
【図９】
0004021045.tif 000011