(57)【特許請求の範囲】
【請求項１】
オープンドレイントランジスタとエンハンスメントトランジスタとを具備したオープンドレイン入出力端を有する半導体装置において、
前記エンハンスメントトランジスタは、
ゲート絶縁膜を備えた第１導電型半導体基板上の所定部分に形成されたゲートと、
このゲート両側の前記基板内部に形成された第２導電型ソース／ドレイン領域と、
このソース／ドレイン領域中選択されたいずれか一つの領域と所定間隔離隔されて前記ゲート下部の基板チャンネル領域所定部分に形成された第２導電型不純物注入領域とからなり、
この第２導電型不純物注入領域は、デプレッショントランジスタの部分において第２導電型ソース／ドレイン領域と一体に接続されるように基板チャンネル領域に形成される第２導電型不純物注入領域と、ゲート長方向に実質的に同じ長さを有するものであることを特徴とする半導体装置のオープンドレイン入出力端構造。
【請求項２】
前記ゲートはポリシリコン単層構造或いはＷシリサイド／ポリシリコンの積層構造を有することを特徴とする請求項１に記載の半導体装置のオープンドレイン入出力端構造。
【請求項３】
オープンドレイントランジスタとエンハンスメントトランジスタとを具備したオープンドレイン入出力端を有する半導体装置において、
前記エンハンスメントトランジスタは、
ゲート絶縁膜を備えた第１導電型半導体基板上の所定部分に形成されたゲートと、
このゲート両側の前記基板内部に形成された第２導電型のソース／ドレイン領域と、
このソース／ドレイン領域と所定間隔離隔されて前記ゲート下部の基板チャンネル領域所定部分に形成された第２導電型の不純物注入領域とからなり、
この第２導電型不純物注入領域は、デプレッショントランジスタの部分において第２導電型ソース／ドレイン領域と一体に接続されるように基板チャンネル領域に形成される第２導電型不純物注入領域と、ゲート長方向に実質的に同じ長さを有するものであることを特徴とする半導体装置のオープンドレイン入出力端構造。
【請求項４】
前記ゲートはポリシリコンの単層構造或いはＷシリサイド／ポリシリコンの積層構造を有することを特徴とする請求項３に記載の半導体装置のオープンドレイン入出力端構造。
【請求項５】
オープンドレイントランジスタとエンハンスメントトランジスタとを具備した半導体装置のオープンドレイン入出力端製造方法において、
前記エンハンスメントトランジスタの製造方法は、
第１導電型半導体基板上のアクティブ領域にゲート絶縁膜を形成する工程と、
第２導電型の低濃度不純物イオン注入工程を通じて前記ゲート絶縁膜下部の前記基板内部所定部分に不純物注入領域を形成する工程と、
前記不純物注入領域の部分とこれの一端に隣接する部分の前記基板表面上に前記ゲート絶縁膜を挟んでゲートを形成する工程と、
第２導電型の高濃度不純物イオン注入工程を通じて前記ゲート両側の前記基板内部にソース／ドレイン領域を形成する工程とからなり、
前記不純物注入領域は、デプレッショントランジスタの部分において第２導電型ソース／ドレイン領域と一体に接続されるように基板チャンネル領域に形成される第２導電型不純物注入領域と、ゲート長方向に実質的に同じ長さを有するように形成されることを特徴とする半導体装置のオープンドレイン入出力端製造方法。
【請求項６】
前記ゲートはポリシリコンの単層構造或いはＷシリサイド／ポリシリコンの積層構造で形成することを特徴とする請求項５に記載の半導体装置のオープンドレイン入出力端製造方法。
【請求項７】
オープンドレイントランジスタとエンハンスメントトランジスタとを具備した半導体装置のオープンドレイン入出力端製造方法において、
前記エンハンスメントトランジスタの製造方法は、
第１導電型半導体基板上のアクティブ領域にゲート絶縁膜を形成する工程と、
第２導電型の低濃度不純物イオン注入工程を通じて前記ゲート絶縁膜下部の前記基板内部所定部分に不純物注入領域を形成する工程と、
前記不純物注入領域の部分とその両側の隣接部の部分の前記基板表面上に前記ゲート絶縁膜を挟んでゲートを形成する工程と、
第２導電型の高濃度不純物イオン注入工程を通じて前記ゲート両側の前記基板内部にソース／ドレイン領域を形成する工程とからなり、
前記不純物注入領域は、デプレッショントランジスタの部分において第２導電型ソース／ドレイン領域と一体に接続されるように基板チャンネル領域に形成される第２導電型不純物注入領域と、ゲート長方向に実質的に同じ長さを有するように形成されることを特徴とする半導体装置のオープンドレイン入出力端製造方法。
【請求項８】
前記ゲートはポリシリコンの単層構造或いはＷシリサイド／ポリシリコンの積層構造で形成することを特徴とする請求項７に記載の半導体装置のオープンドレイン入出力端製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係るもので、詳しくはオープンドレイン入出力端（以下、Ｉ／Ｏという）の実現に際して、別途の不純物イオン注入工程なしで容易にプルアップ抵抗用ｎチャンネルデプレッショントランジスタをエンハンスメントトランジスタ化し得る半導体装置のオープンドレインＩ／Ｏ構造及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、マスクＲＯＭ埋込みＭＣＵ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）では、Ｉ／Ｏ実現時にオープンドレインオプションとプルアップオプションとを同一レイアウトに持っており、オープンドレインオプションに利用されるセルのチャンネル領域のみに選択的にゲート形成後ｐ型不純物を更にイオン注入してデプレッショントランジスタをエンハンスメントトランジスタに変換させることにより、半導体装置のオープンドレインＩ／Ｏを実現している。
【０００３】
このように、デプレッショントランジスタを選択的にエンハンスメントトランジスタに変換させる理由は、オープンドレインＩ／Ｏでは通常外部高電圧を用いて素子制御を行っていて、プルアップ抵抗型Ｉ／Ｏのプルアップ抵抗の両端にチップの電源と外部高電圧が掛かる場合、プルアップ抵抗を通じて電流の流れが発生して外部素子制御が行われないので、不純物イオン注入工程によりプルアップ抵抗に用いられるデプレッショントランジスタをオフさせるためである。
即ち、デプレッショントランジスタはプルアップ抵抗に用いるが、これをオープンドレインＩ／Ｏに利用しようとする場合、ゲートパターニング後チャンネル領域に不純物イオン注入を行ってエンハンスメントトランジスタに変換させてオフさせるものである。
【０００４】
図１０は、従来の半導体装置のオープンドレインＩ／Ｏ構造を示す回路図である。即ち、従来のオープンドレインＩ／Ｏは、それぞれの内部ロジック回路10a,10b と個別的に接続された二つのトランジスタ（ｎチャンネルオープンドレイントランジスタＡと、ゲート形成後に実施された不純物イオン注入工程によりエンハンスメントトランジスタになったｎチャンネルデプレッショントランジスタＢ（理解を助けるため便宜上これをエンハンスメントトランジスタという））が直列接続され、これに入出力パッド20が接続され、このパッド20にはＭＯＳ型ＬＳＩとは異なる外部高電圧印加用の外部アナログＩＣが接続されている。ここで、符号Ｃはオープンドレイン回路で短絡される地点を示し、ＤはオープンドレインＩ／Ｏの出力端を示し、Ｅは外部素子を示し、Ｖｄｄは内部電圧を示す。
このとき、エンハンスメントトランジスタＢは常時オフされているべきなので、第１内部ロジック回路10a の信号はローレベル信号を維持しなければならず、、第２内部ロジック回路10b の信号がハイレベルである場合のみにパッド20を通じて外部信号が印加されるときオープンドレイントランジスタＡに電流が流れて外部素子駆動が行われる。
【０００５】
図１１及び図１２は、図１０に示したオープンドレインＩ／Ｏの入出力パッド20に接続されたそれぞれのトランジスタ構造を示す断面図である。ここで、図１１はｎチャンネルオープンドレイントランジスタＡの構造を示す断面図、図１２は本発明と直接に関連するエンハンスメントトランジスタＢの構造を示す断面図である。
【０００６】
図１１によると、ｎチャンネルオープンドレイントランジスタＡは、フィールド酸化膜32を備えた第１導電型（例えばｐ型）半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34が形成され、その上の所定部分にＷ（タングステン）シリサイド36b ／ポリシリコン36a 積層構造のゲート36が形成され、ゲート36の両側壁に絶縁膜材質のスペーサ38が形成され、ゲート36両側の基板30内部にはＬＤＤ40を備える第２導電型（例えばｎ型）のソース／ドレイン領域42が形成されて構成されている。図１１で符号W1はゲート36の長さを示す。
【０００７】
図１２によると、エンハンスメントトランジスタＢは上記のｎチャンネルトランジスタと基本構造は同様であり、図中同一部分に同一符号を付すが、ゲート36下部のチャンネル領域に第２導電型（例えばｎ型）の不純物注入領域44が形成され、この不純物注入領域44間に第１導電型（例えばｐ型）不純物注入領域46が更に形成されて、ハイレベルの信号が印加されるときを除き常時オフ特性を有するように構成されている。図１２中、符号W2はゲート36の長さを示す。
【０００８】
このエンハンスメントトランジスタＢは、ゲートの形成後にプルアップ抵抗として用いられるｎチャンネルデプレッショントランジスタのチャンネル領域に第１導電型の不純物を更にイオン注入して形成するもので、図１３は図１２に示したトランジスタＢのゲート形成後のレイアウト構造を示す平面図である。即ち、ゲート36が第２導電型不純物注入領域44上に位置するように形成され、第１導電型不純物注入領域46がゲート36下部の第２導電型不純物注入領域44間に形成されるように位置している。
【０００９】
【発明が解決しようとする課題】
しかるに、前記構造を有するようにオープンドレインＩ／Ｏを形成する場合、次のような問題点が発生する。
（１）オープンドレインＩ／Ｏを実現するために、プルアップ抵抗として用いられるｎチャンネルデプレッショントランジスタを前記のようにエンハンスメントトランジスタ化する場合、ゲート形成後に第１導電型不純物注入領域46を形成するための別途の不純物イオン注入工程を一回実施しなければならないため、工程が複雑化するとともに、費用の上昇を招く問題が発生する。
（２）システムメーカがプログラム開発及び早急な市場適用を目的としてＥＰＲＯＭのようなＮＶＭ(non-volatile  memory)セルに適用してＥＰＲＯＭ埋込みＭＣＵを実現する場合、既存マスクＲＯＭ埋込みＭＣＵと異なる工程及び他のレイアウトを用いてオープンドレインＩ／Ｏを実現する場合は別に問題は発生しないが、既存マスクＲＯＭ埋込みＭＣＵで使用したものと同様なレイアウトでＩ／Ｏを実現する場合は次のような問題が発生する。通常、ＥＰＲＯＭ埋込みＭＣＵの場合、マスクＲＯＭ埋込みＭＣＵのプログラム方式のＡＧＰ(after  gate  programming)コーディング法を用いず工程進行中にゲート形成後の不純物イオン注入工程自体がなくなる。従って、前述の方法でＥＰＲＯＭ埋込みＭＣＵのプルアップ抵抗型Ｉ／ＯとオープンドレインＩ／Ｏを選択的に実現することができなくなる。即ち、マスクＲＯＭ埋込みＭＣＵでは前記構造のオープンドレインＩ／Ｏを用いてプルアップ抵抗型Ｉ／ＯとオープンドレインＩ／Ｏのすべてを実現できるが、ＥＰＲＯＭ埋込みＭＣＵではプルアップ抵抗型Ｉ／Ｏだけを実現できる。すなわち、同一レイアウトのオープンドレインＩ／ＯをマスクＲＯＭ埋込みＭＣＵとＥＰＲＯＭ埋込みＭＣＵの全てに広く適用することができないという問題点が発生する。
【００１０】
本発明の目的は、入出力パッドと接続されたエンハンスメントトランジスタのゲート構造変更を通じて別途の工程追加（例えば不純物イオン注入工程）なしに容易にマスクＲＯＭ埋込みＭＣＵとＥＰＲＯＭ埋込みＭＣＵの全てに適用可能なオープンドレインＩ／Ｏを実現し得る半導体装置のオープンドレインＩ／Ｏ構造を提供することにある。
本発明の他の目的は、Ｉ／Ｏのオープンドレイン構造を効果的に製造できる半導体装置のオープンドレインＩ／Ｏ製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の半導体装置のオープンドレインＩ／Ｏ構造は、オープンドレイントランジスタとエンハンスメントトランジスタとを具備したオープンドレインＩ／Ｏを有する半導体装置において、前記エンハンスメントトランジスタは、ゲート絶縁膜を備えた第１導電型半導体基板上の所定部分に形成されたゲートと、このゲート両側の前記基板内部に形成された第２導電型ソース／ドレイン領域と、このソース／ドレイン領域中選択されたいずれか一つの領域と一体に接続されるように前記ゲート下部の基板チャンネル領域所定部分に形成された第２導電型不純物注入領域とからなることを特徴とする。
【００１２】
本発明の第２の半導体装置のオープンドレインＩ／Ｏ構造は、オープンドレイントランジスタとエンハンスメントトランジスタとを具備したオープンドレインＩ／Ｏを有する半導体装置において、前記エンハンスメントトランジスタは、ゲート絶縁膜を備えた第１導電型半導体基板上の所定部分に形成されたゲートと、このゲート両側の前記基板内部に形成された第２導電型のソース／ドレイン領域と、このソース／ドレイン領域と所定間隔離隔されて前記ゲート下部の基板チャンネル領域所定部分に形成された第２導電型の不純物注入領域とからなることを特徴とする。
【００１３】
本発明の第１の半導体装置のオープンドレインＩ／Ｏ製造方法は、オープンドレイントランジスタとエンハンスメントトランジスタとを具備した半導体装置のオープンドレインＩ／Ｏ製造方法において、前記エンハンスメントトランジスタの製造方法は、第１導電型半導体基板上のアクティブ領域にゲート絶縁膜を形成する工程と、第２導電型の低濃度不純物イオン注入工程を通じて前記ゲート絶縁膜下部の前記基板内部所定部分に不純物注入領域を形成する工程と、前記不純物注入領域の部分とこれの一端に隣接する部分の前記基板表面上に前記ゲート絶縁膜を挟んでゲートを形成する工程と、第２導電型の高濃度不純物イオン注入工程を通じて前記ゲート両側の前記基板内部にソース／ドレイン領域を形成する工程とからなることを特徴とする。
【００１４】
本発明の第２の半導体装置のオープンドレインＩ／Ｏ製造方法は、オープンドレイントランジスタとエンハンスメントトランジスタとを具備した半導体装置のオープンドレインＩ／Ｏ製造方法において、前記エンハンスメントトランジスタの製造方法は、第１導電型半導体基板上のアクティブ領域にゲート絶縁膜を形成する工程と、第２導電型の低濃度不純物イオン注入工程を通じて前記ゲート絶縁膜下部の前記基板内部所定部分に不純物注入領域を形成する工程と、前記不純物注入領域の部分とその両側の隣接部の部分の前記基板表面上に前記ゲート絶縁膜を挟んでゲートを形成する工程と、第２導電型の高濃度不純物イオン注入工程を通じて前記ゲート両側の前記基板内部にソース／ドレイン領域を形成する工程とからなることを特徴とする。
【００１５】
上記のような本発明によれば、半導体装置のオープンドレインＩ／Ｏを形成する場合、ｎチャンネルデプレッショントランジスタのゲートサイズを既存サイズよりもやや長くするだけでデプレッショントランジスタをエンハンスメントトランジスタ化できるので、ゲート形成後にオープンドレインＩ／Ｏを実現するための別途の不純物イオン注入工程がいらなくなる。したがって、前記構造のオープンドレインＩ／Ｏを用いてマスクＲＯＭ埋込みＭＣＵ、ＥＰＲＯＭ埋込みＭＣＵのプルアップ抵抗型Ｉ／Ｏ、及びオープンドレインＩ／Ｏの全てを実現し得るようになる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本発明は、半導体装置のオープンドレインＩ／Ｏの製造において、ゲートの構造変更を通じて、ゲート形成後に施される不純物イオン注入工程なしでｎチャンネルデプレッショントランジスタをエンハンスメントトランジスタ化できるように工程を進行することにより、マスクＲＯＭ埋込みＭＣＵとＥＰＲＯＭ埋込みＭＣＵの全てに適用可能でありながら工程の単純化に伴う費用節減効果を図り得る技術であって、これを図１乃至図９に基づき説明する。
【００１７】
まず、図１乃至図３に示す図面を参照して本発明の第１実施形態から説明する。ここで、図１は最終的に作られた本発明によるオープンドレインＩ／Ｏのエンハンスメントトランジスタの構造を示す断面図であり、図２は図１に示したトランジスタのゲート形成後のレイアウト構造を示す平面図、図３は図１の等価回路図である。この場合、ｎチャンネルオープンドレイントランジスタは従来と同様な構造を有するように製造されるので、ここではそれと関連した説明は省略し、図１０のＩ部分に示されたエンハンスメントトランジスタＢの製造と関連した技術を中心に説明する。
【００１８】
図１に示すように、本発明の第１実施形態のエンハンスメントトランジスタは、フィールド酸化膜32が形成された第１導電型（例えばｐ型）半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34が形成され、その上の所定部分にＷシリサイド36b ／ポリシリコン36a 積層構造（或いはポリシリコンの単層構造）のゲート36が形成され、このゲート36の両側壁に絶縁膜材質のスペーサ38が形成され、ゲート36両側の基板30内部にはＬＤＤ40を有する第２導電型（例えばｎ型）のソース／ドレイン領域42が形成され、ゲート36下部の基板チャンネル領域にはソース領域と一体に接続される一方、ドレイン領域とは所定間隔離隔されるように第２導電型（例えばｎ型）の不純物注入領域44が形成されて構成されている。
【００１９】
この構造のトランジスタは次の４段階工程を経て製造される。
第１段階として、フィールド酸化膜32が形成された第１導電型半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34を形成した後、その上の所定部分に選択的に第２導電型の不純物をイオン注入してゲート絶縁膜34下部の基板30内部所定部分に第２導電型不純物注入領域44を形成する。
【００２０】
第２段階として、不純物注入領域44の部分とこれの一端に隣接する部分の基板30表面上に前記ゲート絶縁膜34を挟んでゲート36を形成する。ここでは便宜上ゲート36をＷシリサイド36b ／ポリシリコン36a の積層構造で形成しているが、場合によってはポリシリコンの単層構造にゲート36を製作してもかまわない。このようにゲート36を不純物注入領域44より所定長さだけ長くして、既存のW2サイズよりもやや長いW3のサイズを有するように製作する理由は、ゲート36下部に形成されるチャンネル領域の所定部分のみに第２導電型の不純物注入領域44が形成されるようにして、以後チャンネルをオープンさせるための別途の第１導電型不純物イオン注入工程なしでオープンドレイン構造を実現し得るようにするためである。本実施形態の理解を高めるため図２にはゲート36が形成された状態の全体的な素子レイアウト構造の平面図を示す。
【００２１】
第３段階として、ゲート36をマスクとして基板30上に低濃度の第２導電型不純物をイオン注入してゲート36両側の基板30内部にＬＤＤ40を形成する。
第４段階として、ゲート36の両側壁に絶縁膜（例えば酸化膜）材質のスペーサ38を形成し、これをマスクとして基板30上に高濃度の第２導電型不純物をイオン注入して基板30内にソース／ドレイン領域42を形成して、全工程を終了する。
【００２２】
図３は図１に示されたトランジスタの等価回路図である。この回路図は従来の技術と異なる図１０のＩ部分だけを示したものである。この図から、前記トランジスタが、第２導電型不純物注入領域44が形成されたチャンネル領域ではデプレッショントランジスタB2として動作し、不純物注入領域44が形成されないチャンネル領域（図１中" ０" で表示された部分）ではエンハンスメントトランジスタB1として動作するようになって、ソース領域にＶｄｄが印加された状態でゲートに印加される内部信号がローレベルである場合にエンハンスメントトランジスタがオフすることが分かる。
【００２３】
次に、図４乃至図６に示された図面を参照して本発明の第２実施形態を説明する。ここで、図４は最終的に作られた本発明のオープンドレインＩ／Ｏのエンハンスメントトランジスタの構造を示す断面図であり、図５は図４に示したトランジスタのゲート形成後のレイアウトの構造を示す平面図、図６は図４の等価回路図である。
【００２４】
図４に示すように、本発明の第２実施形態のエンハンスメントトランジスタは、フィールド酸化膜32が形成された第１導電型（例えばｐ型）半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34が形成され、その上の所定部分にＷシリサイド36b ／ポリシリコン36a 積層構造（或いはポリシリコンの単層構造）のゲート36が形成され、このゲート36の両側壁に絶縁膜材質のスペーサ38が形成され、ゲート36両側の基板30内部にはＬＤＤ40を有する第２導電型（例えばｎ型）のソース／ドレイン領域42が形成され、ゲート36下部の基板チャンネル領域にはドレイン領域と一体に接続される一方、ソース領域とは所定間隔離隔されるように第２導電型（例えばｎ型）の不純物注入領域44が形成されて構成されている。W3はゲート長さを示す。
【００２５】
このエンハンスメントトランジスタは、図５に示す平面図から分かるように、図１の第１実施形態のエンハンスメントトランジスタと不純物注入領域が形成される位置が異なるだけである。したがって、製造方法の基本工程は第１実施形態で示された工程と同様であり、ここでは重複を避けるため製造方法の説明は省略する。
【００２６】
図６は、図４に示したトランジスタの等価回路図である。この回路図から、前記トランジスタが第２導電型の不純物注入領域44が形成されないチャンネル領域（図４中"o" で表示された部分）ではエンハンスメントトランジスタB1として動作し、不純物注入領域44が形成されたチャンネル領域ではデプレッショントランジスタB2として動作するようになって、ソース領域にＶｄｄが印加された状態でゲートに印加される内部信号がローレベルである場合にエンハンスメントトランジスタがオフすることが分かる。
【００２７】
次に、図７乃至図９に示された図面を参照して本発明の第３実施形態を説明する。ここで、図７は最終的に作られた本発明によるオープンドレインＩ／Ｏのエンハンスメントトランジスタの構造を示す断面図であり、図８は図７に示したトランジスタのゲート形成後のレイアウト構造を示す平面図、図９は図７の等価回路図を示す。
【００２８】
図７に示すように、本発明の第３実施形態のエンハンスメントトランジスタは、フィールド酸化膜32が形成された第１導電型（例えばｐ型）半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34が形成され、その上の所定部分にＷシリサイド36b ／ポリシリコン36a 積層構造（或いはポリシリコンの単層構造）のゲート36が形成され、このゲート36の両側壁に絶縁膜材質のスペーサ38が形成され、ゲート36両側の基板30内部にはＬＤＤ40を有する第２導電型（例えばｎ型）のソース／ドレイン領域42が形成され、ゲート36下部の基板チャンネル領域にはソース／ドレイン領域42と所定間隔離隔されるように第２導電型の不純物注入領域44が形成されて構成されている。W3はゲート長さを示す。
【００２９】
この構造のトランジスタは次の４段階の工程を経て製造される。
第１段階として、フィールド酸化膜32が形成された第１導電型半導体基板30上のアクティブ領域Ｆにゲート絶縁膜34を形成した後、その上の所定部分に選択的に第２導電型の不純物をイオン注入してゲート絶縁膜34下部の基板30内部所定部分に第２導電型不純物注入領域44を形成する。
【００３０】
第２段階として、不純物注入領域44の部分とその両側の隣接部の部分の基板30表面上にゲート絶縁膜34を挟んでゲート36を形成する。この場合も前記ゲート36はＷシリサイド36b ／ポリシリコン36a の積層構造或いはポリシリコンの単層構造に形成する。図８は本実施形態の理解を高めるためゲート36が形成された状態の全体的な素子レイアウト構造を示す。
【００３１】
第３段階として、ゲート36をマスクとして基板30上に低濃度の第２導電型不純物をイオン注入してゲート36両側の基板30内部にＬＤＤ40を形成する。
第４段階として、ゲート36の両側壁に絶縁膜材質のスペーサ38を形成し、これをマスクとして基板30上に高濃度の第２導電型不純物をイオン注入して基板30内にソース／ドレイン領域42を形成して、全工程を終了する。
【００３２】
図９は、図７に示したトランジスタの等価回路図である。図７の構造によれば、不純物注入領域44によるデプレッションのチャンネル領域の両側（図７中"o" で表示された部分）にエンハンスメントのチャンネル領域が構成されていることを確認できる。従って、前記構造のトランジスタは、図９に示すように、不純物注入領域44部分ではデプレッショントランジスタB2として動作し、その両側の部分ではエンハンスメントトランジスタB1,B1'として動作し、ソース領域にＶｄｄが印加された状態でゲートに印加される内部信号がローレベルである場合にエンハンスメントトランジスタの役割をするB1とB1' トランジスタをオフさせることができる。
【００３３】
【発明の効果】
以上詳細に説明したように本発明によれば、
（１）オープンドレインＩ／Ｏ実現時にｎチャンネルデプレッショントランジスタのゲート長さを既存の場合よりもやや長くするだけで簡単にデプレッショントランジスタをエンハンスメントトランジスタ化できるので、ゲート形成後の不純物イオン注入工程が不要になって工程の単純化及び費用の節減を図り得、
（２）よって、同一レイアウト構造でもマスクＲＯＭ埋込みＭＣＵ、ＥＰＲＯＭ埋込みＭＣＵのプルアップ抵抗型Ｉ／Ｏ、及びオープンドレインＩ／Ｏの全てを実現できるので各ＭＣＵ製造時互換性を有して使用し得る
という効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態を説明するための図で、オープンドレインＩ／Ｏのエンハンスメントトランジスタ構造を示す断面図。
【図２】図１に示したトランジスタのゲート形成後のレイアウト構造を示す平面図。
【図３】図１の等価回路図。
【図４】本発明の第２実施形態を説明するための図で、オープンドレインＩ／Ｏのエンハンスメントトランジスタ構造を示す断面図。
【図５】図４に示したトランジスタのゲート形成後のレイアウト構造を示す平面図。
【図６】図４の等価回路図。
【図７】本発明の第３実施形態を説明するための図で、オープンドレインＩ／Ｏのエンハンスメントトランジスタ構造を示す断面図。
【図８】図７に示したトランジスタのゲート形成後のレイアウト構造を示す平面図。
【図９】図７の等価回路図。
【図１０】従来の半導体装置のオープンドレインＩ／Ｏ構造を示す回路図。
【図１１】図１０のオープンドレイントランジスタ構造を示す断面図。
【図１２】図１０のエンハンスメントトランジスタ構造を示す断面図。
【図１３】図１２に示したトランジスタのゲート形成後のレイアウト構造を示す平面図。
【符号の説明】
30  半導体基板
34  ゲート絶縁膜
36  ゲート
42  ソース／ドレイン領域
44  第２導電型不純物注入領域
【図１】
0003954209.tif 000002
【図２】
0003954209.tif 000003
【図３】
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【図４】
0003954209.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003954209.tif 000009
【図９】
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【図１０】
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【図１１】
0003954209.tif 000012
【図１２】
0003954209.tif 000013
【図１３】
0003954209.tif 000014