(57)【特許請求の範囲】
【請求項１】
基準クロック出力ピンと複数のデータ出力ピンとを備え、少なくとも基準クロックの変化点から各データの変化点までの時間差を測定し、この時間差の長短により被試験半導体デバイスのグレード選別のための性能評価試験を行なう半導体デバイス試験装置において、
Ａ．被試験半導体デバイスが基準クロック出力ピンに出力する基準クロック及びデータ出力ピンに出力するデータの各論理値が何れに存在するかを各テストサイクル毎に時間をずらして検出し、上記基準クロック及びデータの各変化点を検出する複数の電圧比較器と、
Ｂ．上記複数の電圧比較器が検出した論理値と期待値とを比較し、検出した論理値と期待値が一致した出力ピンに関しては良、不一致の出力ピンに関しては不良と判定する複数の論理比較器と、
Ｃ．これら複数の論理比較器の各比較結果と照合され、上記基準クロックの変化点のタイミングが上記データの変化点のタイミングより遅れ位相である場合に上記性能評価試験の結果を良と判定し、上記基準クロックの変化点のタイミングが上記データの変化点のタイミングより進み位相である場合に上記性能評価試験の結果を不良と判定する参照表と、
Ｄ．上記性能評価試験と同時平行して、上記複数の電圧比較器の各検出値が反転したか否かを検出し、反転有りの出力ピンに関しては基本動作が良、反転無しの出力ピンに関しては基本動作が不良と判定する基本動作判定器と、
Ｅ．上記参照表の判定結果が良で上記複数の基本動作判定器の判定結果が全て良の場合は上記性能評価試験結果を良と判定し、上記参照表の判定結果が良であっても、上記複数の基本動作判定器の判定結果が１個でも不良を示す状態では上記性能評価試験結果を不良と判定する総合判定器と、
を備えることを特徴とする半導体デバイス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は高速で書き込み、及び読み出しが可能な半導体デバイスを試験する場合に用いて好適な半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
半導体で構成されるメモリの品種の中にはクロックと共にデータを入力し、クロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用して他のデバイスにデータの受渡しを行うメモリが存在する。
図２にこの種のメモリの読み出し時の様子を示す。図２Ａに示すＤＡは半導体デバイスから出力されるデータ（ある１つのピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。データＤＡはこのクロックＤＱＳはメモリから出力されるクロックを示す。データＤＡはこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他のデバイスにデータＤＡを受け渡す際の同期信号（データストローブ）として利用される。
【０００３】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の前縁又は後縁のタイミングから、
データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…を測定し、この時間差ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。また、基準クロックＤＱＳの前縁からデータＤＱの前後までの時間ｄＪ１及びｄＪ２が長い程データの持続性が良いデバイスと評価される。これらの時間の長短によって被試験半導体デバイスのグレードが決定される。従って、この試験を性能評価試験と称し、通常の期待値通り動作しているか否かを問う基本動作試験とは区別されている。
【０００４】
被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの一般的には前縁又は後縁のタイミングを測定し、この計測した前縁又は後縁のタイミングからデータＤＡの変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定することになる。
【０００５】
上述したように、半導体デバイスから出力される基準クロックは各半導体デバイスＡ、Ｂ、Ｃ（特に図示しない）の内部を通過して出力されるため、その発生タイミングは図３に示すように各半導体デバイスのＡ、Ｂ、Ｃ毎に基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は半導体デバイスＡ、Ｂ、Ｃの違いによるものに加えて、半導体デバイスＡ、Ｂ、Ｃの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象が見られる。ジッタＪは基準クロックＤＱＳのみに発生する現象でなく、データＤＡにも発生する。このために基準クロックＤＱＳと各ピンから出力されるＤＡの位相が大きく変動する場合がある。
【０００６】
基準クロックＤＱＳとデータＤＡの位相が大きく変動する場合、最も望ましくない状況としては基準クロックＤＱＳの位相よりデータＤＡの位相が進み位相になる状況である。この状況が発生した場合はデータの受け渡しが実行できないことになるため、半導体デバイスとしては不良と判定しなければならない。
この判定を行うために従来より性能評価試験では図２に示した時間差ｄＩ１、ｄＩ２、ｄＩ３…を測定するのと同時に基準クロックの位相と、データＤＡの位相を比較し、基準クロックの位相よりデータＤＡの位相が進んでいる状況を検出する位相差検出機能が付加されている。
【０００７】
図４及び図５を用いてこの位相差検出機能について説明する。半導体デバイス試験装置では基準クロックＤＱＳ或いはデータＤＡの各変化点（立上り、立下り）を検出する方法としてストローブサーチ方式が採られている。ストローブサーチ方式とは被試験半導体デバイスＤＵＴが出力する各ピンの出力信号を電圧比較器ＣＰ１、ＣＰ２においてストローブパルスＳＴＢ１、ＳＴＢ２の印加タイミングで比較動作を実行させ、その比較動作の結果が前回の比較結果から反転した場合に基準クロックＤＱＳ又はデータＤＡの論理値が変化した（立上ったか、立下ったか）判定する方式である。
【０００８】
電圧比較器ＣＰ１、ＣＰ２には比較電圧として被試験半導体デバイスＤＵＴが出力する信号のＬ論理の電位が正規のＬ論理レベルに存在することを判定するためのＶＯＬと、Ｈ論理の電位が正規のＨ論理レベルに存在することを判定するためのＶＯＨとが与えられる。信号の立上りのタイミングを検出するためにはＬ論理の電位を判定するためのＶＯＬと、被試験半導体デバイスＤＵＴが出力する被測定信号とを比較する。
図４に示す例では電圧比較器ＣＰ１に基準クロックＤＱＳを入力し、電圧比較器ＣＰ２にデータＤＡを入力した場合を示す。これら電圧比較器ＣＰ１とＣＰ２にはストローブパルスＳＴＢが与えられる。電圧比較器ＣＰ１、ＣＰ２はこのストローブパルスＳＴＢの印加タイミングにおいて比較結果を出力する。
【０００９】
電圧比較の論理は以下の如くして行われる。基準クロックＤＱＳ及びデータＤＡがＬ論理レベル（ＶＯＬより低い電位）に存在する状態でストローブパルスＳＴＢが印加されると、電圧比較器ＣＰ１、ＣＰ２はＬ論理の比較結果を出力する。基準クロックＤＱＳ及びデータＤＡが比較電圧ＶＯＬより正側に存在する状態でストローブパルスＳＴＢが印加されると電圧比較器ＣＰ１、ＣＰ２はＨ論理を出力する。
各電圧比較器ＣＰ１、ＣＰ２の電圧比較結果は論理比較器１１Ａ、１１Ｂに入力される。論理比較器１１Ａ、１１Ｂには期待値としてＬ論理を入力しておくことにより、基準クロックＤＱＳ及びデータＤＡがＬ論理のレベルに存在する状況で電圧比較した結果が論理比較器１１Ａ、１１Ｂに入力されると論理比較器１１Ａ、１１Ｂは期待値Ｌと一致したことを表すパスＰを出力する。基準クロックＤＱＳ及びデータＤＡが比較電圧ＶＯＬより正側に存在する状態で電圧比較した結果が論理比較器１１Ａ、１１Ｂに入力された場合は期待値Ｌと不一致であることを表すフェイルＦを出力する。
【００１０】
以上説明した様子を図５に示す。図５Ａは電圧比較器ＣＰ１と論理比較器１１Ａにおける比較動作の様子を示す。図５Ｂは電圧比較器ＣＰ２と論理比較器１１Ｂにおける比較動作の様子を示す。つまり、この図５に示す例ではデータＤＡを出力するタイミング（テストプログラムで設定するタイミング）を一定値に維持させ、基準クロックＤＱＳとの相対的な位相関係を固定した関係に維持させた状態でテストサイクルを数１０〜数１００回程度実行する。各テストサイクル毎にストローブパルスＳＴＢの位相をずらし、電圧比較器ＣＰ１、ＣＰ２の比較結果がパスＰからフェイルＦに反転するタイミング（このタイミングはストローブパルスＳＴＢの発生タイミングによって知ることができる）を測定する。図５に示す例では基準クロックＤＱＳがデータＤＡより先行して立上りを達しているから、性能評価試験は正常な状態を示している。
【００１１】
これに対し、図６に基準クロックＤＱＳよりデータＤＡがジッタなどにより先に立上りを達してしまった場合を示す。図６に示す例では不良と判定する。図７及び図８に図５と図６に論理比較結果を点線で囲んだタイミングＴ０〜Ｔ５の部分のパスＰとフェイルＦの組合せを示す。図７はパスＰとフェイルＦの組合せの全てが正常である状態を示す。これに対し図８において基準クロックＤＱＳがパスＰでデータＤＡがフェイルＦの組合せの部分が不良と判定すべき部分となる。この判定を行うために従来は図９に示すように論理比較器１１Ａ、１１Ｂの比較結果を参照表ＬＰＴに入力し、この参照表ＬＰＴで基準クロックＤＱＳがパスＰでデータＤＡがフェイルＦの組合せを検出し、この組合せが入力された場合その被試験半導体デバイスＤＵＴを不良と判定させている。図１０は参照表ＬＰＴの内部の様子を示している。
【００１２】
つまり、
（１）基準クロックＤＱＳの判定結果がパスＰで、データＤＡの判定結果がパスの状態では総合判定はパスＰ。
（２）基準クロックＤＱＳの判定結果がパスＰで、データＤＡの判定結果がフェイルＦの状態では総合判定はパスＰ。
（３）基準クロックＤＱＳの判定結果がフェイルＦでデータＤＡの判定結果がパスＰの状態では総合判定はフェイルＦ。
【００１３】
（４）基準クロックＤＱＳの判定結果がフェイルＦでデータＤＡの判定結果がフェイルＦの状態では総合判定はパスＰ。
と判定する。
この参照表ＬＰＴの内容は被試験半導体デバイスの特性に応じて利用者が自由に設定して総合判定を行わせる。
以上はデータの立上りのタイミングと基準クロックＤＱＳとの位相関係を比較する場合を説明したが、データの立下り側のタイミングも基準クロックＤＱＳの立下りのタイミングより進み位相になると不良と判定しなければならない。このために参照表ＬＰＴには立下り側のタイミングを比較するための判定基準も書き込まれる。
【００１４】
図１１に立下り側の性能評価試験を行う場合の電圧比較器ＣＰ１とＣＰ２及び論理比較器１１Ａ、１１Ｂの設定の様子を示す。電圧比較器ＣＰ１とＣＰ２には比較電圧ＶＯＨを与える。また、論理比較器１１Ａ、１１Ｂには期待値としてＨ論理を入力する。
このように設定することにより、基準クロックＤＱＳ及びデータＤＡがＶＯＨより正側に存在する状態で比較動作が行われると、論理比較器１１Ａ、１１ＢはパスＰを出力する。これに対し、ＶＯＨより低い電位に存在する状態で比較動作を実行すると論理比較器１１Ａ、１１ＢはフェイルＦを出力する。
【００１５】
図１２は基準クロックＤＱＳがデータＤＡより先に立下りを達している正常モードの動作状況を示す。図１３はデータＤＡが基準クロックＤＱＳより先に立下りを達してしまった不良モードの動作状況を示す。これらの判定結果から、立下り側の性能評価を行うための参照表ＬＰＴは図１４に示すように設定される。
【００１６】
【発明が解決しようとする課題】
上述した性能評価試験において、特に基準クロックＤＱＳとデータＤＡの判定結果が共にパスＰであっても共にフェイルＦであっても総合判定はパスＰと判定するから、仮に被試験半導体デバイスＤＵＴが全く動作していない状態であっても総合判定をパスＰと判定する恐れがある。
このために、この性能評価試験を行うに当たって、その前に基本動作試験を実施し、その基本動作試験と性能評価試験結果の双方が共に良で初めて総合的に良と判定している。
【００１７】
このように、性能評価試験に先立って基本動作試験を行い、被試験半導体デバイスＤＵＴが正常に動作していることを確認してから、性能評価試験を実行するから、試験に要する時間が長くなる欠点がある。つまり、ここで実施する基本動作試験は本来実施する基本動作試験とは全く別であり、性能評価試験の一部の試験として実施する。このために性能評価試験には基本動作試験に要する時間だけ余分に時間が掛かることになる。
この発明の目的は性能評価試験に要する時間を短縮しようとするものである。
【００１８】
【課題を解決するための手段】
この発明の請求項１では、基準クロック出力ピンと複数のデータ出力ピンとを備え、少なくとも基準クロックの変化点から各データの変化点までの時間差を測定し、この時間差の長短により被試験半導体デバイスのグレード選別のための性能評価試験を行なう半導体デバイス試験装置において、被試験半導体デバイスが基準クロック出力ピンに出力する基準クロック及びデータ出力ピンに出力するデータの各論理値が何れに存在するかを各テストサイクル毎に時間をずらして検出し、基準クロック及びデータの各変化点を検出する複数の電圧比較器と、複数の電圧比較器が検出した論理値と期待値とを比較し、検出した論理値と期待値が一致した出力ピンに関しては良、不一致の出力ピンに関しては不良と判定する複数の論理比較器と、これら複数の論理比較器の各比較結果と照合され、基準クロックの変化点のタイミングがデータの変化点のタイミングより遅れ位相である場合に性能評価試験の結果を良と判定し、基準クロックの変化点のタイミングがデータの変化点のタイミングより進み位相である場合に性能評価試験の結果を不良と判定する参照表と、性能評価試験と同時平行して、複数の電圧比較器の各検出値が反転したか否かを検出し、反転有りの出力ピンに関しては基本動作が良、反転無しの出力ピンに関しては基本動作が不良と判定する基本動作判定器と、参照表の判定結果が良で複数の基本動作判定器の判定結果が全て良の場合は性能評価試験結果を良と判定し、参照表の判定結果が良であっても、複数の基本動作判定器の判定結果が１個でも不良を示す状態では性能評価試験結果を不良と判定する総合判定器とを備えることを特徴とする。
【００２０】
作用
上述したこの発明による半導体デバイス試験方法及びこの半導体デバイス試験方法に従って動作する半導体デバイス試験装置によれば、参照表ＬＰＴを用いて試験を行う性能評価試験中でも基本機能試験を行うことができる。
従って、この発明によれば性能評価試験に要する時間が長くなることを回避することができる。
【００２１】
【発明の実施の形態】
図１にこの発明による半導体デバイス試験方法を適用して動作する半導体デバイス試験装置の構成を示す。
図中電圧比較器ＣＰ１とＣＰ２は被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳと或る一つの出力端子が出力するデータＤＡの位相差を測定するための電圧比較器として動作する。従って、これらの電圧比較器ＣＰ１とＣＰ２に印加するストローブパルスＳＴＢ１とＳＴＢ２は図５に示したように各テストサイクル毎にわずかずつ位相をずらして印加し、そのストローブパルスＳＴＢ１、ＳＴＢ２で読み取った基準クロックＤＱＳとデータＤＡの論理値の比較結果を参照表ＬＰＴで参照し、基準クロックＤＱＳとデータＤＡの位相の関係が利用者が不良と定める関係に合致した場合に参照表ＬＰＴから不良Ｆを出力させる。これらの動作は図５乃至図８で詳細に説明したから、ここではその説明を省略する。
【００２２】
この発明の特徴は、上述した参照表ＬＰＴを用いて行う性能評価試験に加えて、この性能評価試験と平行して被試験半導体デバイスＤＵＴの基本動作試験を実施できる構成を付加した点である。
図１に示す基本動作判定器１２Ａ、１２Ｂが基本動作試験を実行する部分の構成を示す。基本動作判定器１２Ａ、１２Ｂは論理比較器１１Ａ、１１Ｂの判定結果を取り込み、これら論理比較器１１Ａ、１１Ｂの判定結果が一度でもパスＰからフェイルＦに、又はフェイルＦからパスＰに変化したか否かを検知し、一度でもパスＰからフェイルＦに、又はフェイルＦからパスＰに変化したことを検知すれば基本動作試験はパスＰと判定する。一度もパスＰからフェイルＦに又はフェイルＦからパスＰに変化しなかった場合は基本動作試験は不良Ｆと判定する。
【００２３】
つまり、論理比較器１１Ａ、１１Ｂでは例えば図４に示した性能評価試験が行われる。性能評価試験では電圧比較器ＣＰ１とＣＰ２に印加されるストローブパルスＳＴＢ１とＳＴＢ２は図４に示すように、各テストサイクル毎に位相を順次ずらして基準クロックＤＱＳとデータＤＡの立上がり（又は立下がり）の変化点を検出する。論理比較器１１Ａ、１１ＢでパスＰからフェイルＦへ、またはフェイルＦからパスＰへの変化が一度でも発生した場合は被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳ又はデータＤＡが立上がり又は立下がりの動作をしたことになる。つまり被試験半導体デバイスＤＵＴは基本的に動作していることになる。
【００２４】
従って、基本動作判定器１２Ａ、１２Ｂは論理比較器１１Ａ、１１Ｂの判定結果がパスＰからフェイルＦ又はフェイルＦからパスＰへ変化したことを一度でも検出すると、基本動作試験はパスＰを出力する。これに対して一度もパスからフェイル又はフェイルからパスへの変化が発生しなかった場合は基本動作試験はフェイルＦと判定する。この判定結果をＢ１、Ｂ２として総合判定器１３に入力し、参照表ＬＴＰからの判定結果と照合する。
総合判定器１３では参照表ＬＴＰから入力される性能評価試験結果と基本動作試験結果Ｂ１とＢ２を照合し、性能評価試験結果が良で基本動作試験結果Ｂ１とＢ２が全てパスであれば良と判定し、性能評価試験結果が良でも基本動作試験結果が何れか一方でもフェイルＦであれば不良と判定する。
【００２５】
この結果、図１０に示した参照表ＬＰＴの中で、出力データＤＡの判定がフェイルＦ、基準クロックＤＱＳの判定結果もフェイルＦの場合に性能評価試験ではパスＰと判定するが、この場合被試験半導体デバイスＤＵＴが全く動作していない場合もパスＰと判定してしまう不都合を解消することができる。
上述した基本動作試験は参照表ＬＰＴを用いて行う性能評価試験の一部の期間で同時平行して行われる。性能評価試験は１試験項目だけでなく、複数項目に渡って実施されるから、その都度、基本動作試験を単独で実行したとすると、試験時間は長くなるが、この発明によれば、複数回行われる性能評価試験の一部の期間に基本動作試験も同時平行して実行するから、実質的には性能評価試験に要する時間のみで済むことになる、この結果試験時間を短縮できることになる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば性能評価試験を実施するに際して、被試験半導体デバイスＤＵＴが正常に動作しているか否かを問う基本動作試験を性能評価試験と同時に平行して実施するから、性能評価試験に要する時間を短縮することができる。この結果、高価な半導体デバイス試験装置を使用する時間を短縮できるため、試験に要するコストを低減できる利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】データの出力に同期した基準クロックを出力する半導体デバイスの動作を説明するためのタイミングチャート。
【図３】図２に示した基準クロックにジッタが発生する様子を説明するためのタイミングチャート。
【図４】半導体デバイスが出力する信号の立上りの位相を測定する方法を説明するためのブロック図。
【図５】半導体デバイスの性能評価試験において正常と判定すべき状況を説明するためのタイミングチャート。
【図６】半導体デバイスの性能評価試験において、不良と判定すべき状況を説明するためのタイミングチャート。
【図７】図５に示した正常動作モードにおいてパスとフェイルの組合せを表として示した図。
【図８】図６示した不良動作モードのパスとフェイルの組合せを表として示した図。
【図９】半導体デバイスが出力する基準クロックと出力データとの位相の組合せを参照表を用いて良否の判定を行う方法を説明するためのブロック図。
【図１０】図９に示した参照表に設定した判定基準の一例を示す図。
【図１１】基準クロックと出力データの立下りの位相差を測定する様子を説明するためのブロック図。
【図１２】基準クロックと出力データの立下り側の正常動作モードを説明するためのタイミングチャート。
【図１３】基準クロックと出力データの立下り側の不良動作モードを説明するためのタイミングチャート。
【図１４】図１３に示した不良動作モードと図１３に示した正常動作モードから設定した参照表の一例を説明するための図。
【符号の説明】
１０        パターン発生器
１１Ａ、１１Ｂ、１１Ｃ        論理比較器
１２Ａ、１２Ｂ        基本動作判定器
１３        総合判定器
ＤＵＴ        被試験半導体デバイス
ＣＰ１、ＣＰ２、ＣＰ３        電圧比較器
ＬＰＴ        参照表
ＤＱＳ        基準クロック
ＤＡ        出力データ
【図１】
0003934384.tif 000002
【図２】
0003934384.tif 000003
【図３】
0003934384.tif 000004
【図４】
0003934384.tif 000005
【図５】
0003934384.tif 000006
【図６】
0003934384.tif 000007
【図７】
0003934384.tif 000008
【図８】
0003934384.tif 000009
【図９】
0003934384.tif 000010
【図１０】
0003934384.tif 000011
【図１１】
0003934384.tif 000012
【図１２】
0003934384.tif 000013
【図１３】
0003934384.tif 000014
【図１４】
0003934384.tif 000015