(57)【特許請求の範囲】
【請求項１】
集積回路デバイスのための発振器において、
温度変化に関わらず一定の電流を供給する１つの電流源と、
前記電流源に結合した１つの電荷蓄積デバイスと、
前記電荷蓄積デバイスに結合された１つのパルス発生回路と、
前記パルス発生回路に結合した１つのリセット回路とを含み、
前記電荷蓄積デバイスは前記電流源により供給された電流から電荷を蓄積し、そして蓄積された電荷の量に従って電圧を出力するように動作し、
前記パルス発生回路は前記電荷蓄積デバイスからの電圧出力が前もって決められたスレッショールドを越えた後にクロックパルスを出力し、
前記リセット回路は前記電荷蓄積デバイスをリセットさせるように動作する結果、その後に次のクロックパルスのために電荷が蓄積開始される形式のものにおいて、
前記温度変化に関わらず一定の電流を供給する１つの電流源は、
温度が上昇するに従い増加する第１電流を供給するための第１電流源と、
温度が上昇するに従い減少する第２電流を供給するための第２電流源と、
前記電流源によって供給される電流を発生するよう、第１電流および第２電流を組み合わせる１つのコンバイナとを含み、
それによって電流が集積回路デバイスの動作範囲にわたって温度変化に依存せず一定になり、
前記第１電流源が一対のトランジスタから形成されたカレントミラーであり、
前記第２電流源が１つの抵抗性素子である、
ことを特徴とする集積回路デバイスのための発振器。
【請求項２】
前記コンバイナが加算ノードを含み、
その加算ノードにおいて、前記第１電流と第２電流とが互いに加算されて、前記電荷蓄積デバイスに供給される電流を発生させる、請求項第１項記載の発振器。
【請求項３】
前記発振器が低周波発振器である、請求項第１項記載の発振器。
【請求項４】
低周波発振器において、
温度変化に関わらず一定の電流を供給する１つの電流源を含み、当該電流源は、
温度が上昇するに従い増加する第１電流を供給するための第１電流源と、
温度が上昇するに従い減少する第２電流を供給するための第２電流源と、
前記電流源によって供給される電流を発生するよう、第１電流および第２電流を組み合わせる１つのコンバイナとを含み、
それによって電流が集積回路デバイスの動作範囲にわたって温度変化に依存せず一定になり、
前記第１電流源であるカレントミラーは、ソース端子が第１供給電位に接続され、ゲート端子およびドレイン端子が共通的に接続されている、ゲート、ドレインおよびソース端子を持つ第１ＦＥＴトランジスタ（４０２）と、
ソース端子が第１供給電位に接続され、ゲート端子が前記第１ＦＥＴトランジスタ（４０２）のゲート端子に接続されている、ゲート、ドレインおよびソース端子を持つ第２ＦＥＴトランジスタ（４０４）とから成り、
前記低周波発振器はさらに、ドレイン端子が前記第１ＦＥＴトランジスタ（４０２）のドレイン端子に接続され、ソース端子が第２供給電位に接続され、ゲート端子は第３供給電位を受ける、ゲート、ドレインおよびソース端子を持つ第３ＦＥＴトランジスタ（４０６）を有し、
前記第３供給電位は前記第１および第２供給電位の電圧の間の電圧を有しており、
前記第２ＦＥＴトランジスタ（４０４）のドレイン端子と第２供給電位との間に結合している１つの容量性負荷（４１０）を有し、
前記容量性負荷（４１０）は１つのノード（４０９）において前記第２ＦＥＴトランジスタ（４０４）のドレイン端子に結合しており、
前記第２の電流源である抵抗素子（４０８）は前記第１供給電位に結合した第１の側を有し、そして前記ノード（４０９）において前記容量性負荷（４１０）に結合された第２の側を有しており、
前記低周波発振器はさらに、ドレイン端子が前記ノード（４０９）に結合され、ソース端子が第２供給電位に結合され、ゲート端子がリセット信号を受ける、ゲート、ドレインおよびソース端子を持つ第４ＦＥＴトランジスタ（４１４）と、
第１入力端子が前記ノード（４０９）に結合され、第２入力端子が基準電圧に接続され、出力端子が１つの出力信号を発生する、第１入力端子、第２入力端子および１つの出力端子を有する１つの差動増幅器（４１２）と、
前記容量性負荷（４１０）をリセットさせる、前記出力信号からリセット信号を発生させ、かつ前記出力信号から１つの出力クロック信号を発生する１つの出力パルス発生器（４１６）とを含む、ことを特徴とする低周波発振器。
【請求項５】
前記抵抗素子が１つの拡散領域を含み、
前記容量性負荷が少なくとも１つのＦＥＴトランジスタを含む、請求項第４項記載の低周波発振器。
【請求項６】
前記出力クロック信号の周期が、約１０〜１４ｎｓのアクティブパルス継続時間を持つ９００〜１０００ｍｓの範囲の周期である、請求項第４項記載の低周波発振器。
【請求項７】
前記低周波発振器が１つの集積回路内に形成される、請求項第４項記載の低周波発振器。
【請求項８】
前記集積回路が１つのＤＲＡＭを含む、請求項第７項記載の低周波発振器。
【請求項９】
第１供給電圧がＶCCであり、そして第２供給電圧がグランドであり、
前記第１および第２ＦＥＴトランジスタがｐ形ＦＥＴトランジスタであり、
前記第３および第４ＦＥＴトランジスタがｎ形ＦＥＴトランジスタである、請求項第４項記載の低周波発振器。
【請求項１０】
セルフリフレッシュ形ダイナミックランダムアクセスメモリにおいて、
データを蓄積するためのダイナミックランダムアクセスメモリセルの１つのアレーと、
前記アレーに動作的に接続されている１つのセルフリフレッシュ回路とを含み、
前記セルフリフレッシュ回路は前記アレー内に蓄積されているデータを周期的にリフレッシュし、
前記セルフリフレッシュ回路は、温度が上昇するに従い増加する第１電流を供給するための第１電流源と、温度が上昇するに従い減少する第２電流を供給するための第２電流源と、前記電流源によって供給される電流を発生するよう、第１電流および第２電流を組み合わせる１つのコンバイナを用いて、温度変化にも関わらずに一定の周波数を持つ１つのリフレッシュクロックを発生させる少なくとも１つの、温度変化に関わらず一定のパルス周波数を供給する周波数発振器を含み、
前記第１電流源が一対のトランジスタから形成されたカレントミラーであり、
前記第２電流源が１つの抵抗性素子である、
ことを特徴とするセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【請求項１１】
前記セルフリフレッシュ回路は、
前記第１および第２の温度依存する電流源に結合された１つの電荷蓄積デバイスを含み、
前記電荷蓄積デバイスは前記第１および第２の温度依存する電流源によって供給される第１および第２の温度依存する電流から電荷を蓄積し、そして蓄積された電荷の量に従って電圧を出力するように動作し、
前記電荷蓄積デバイスに結合された１つのパルス発生回路を含み、
前記電荷蓄積デバイスからの電圧出力が前もって決められたスレッショールドを越えた後に前記パルス発生回路が１つのクロックパルスを出力し、
前記パルス発生回路に結合された１つのリセット回路を含み、
前記リセット回路は前記電荷蓄積デバイスをリセットして、その後は次のクロックパルスのために電荷が蓄積されるように動作する、請求項第１０項記載のセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【請求項１２】
前記コンバイナが１つの加算ノードを含み、
そこにおいて第１の温度依存する電流と第２の温度依存する電流とが互いに加えられる、請求項第１０項記載のセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【請求項１３】
前記セルフリフレッシュ回路が、
ソース端子が第１供給電位に接続され、ゲート端子とドレイン端子が共通的に接続されている、ゲート、ドレインおよびソース端子を持つ第１ＦＥＴトランジスタ（４０２）と、
ソース端子が第１供給電位に接続され、ゲート端子が前記第１ＦＥＴトランジスタ（４０２）のゲート端子に接続されている、ゲート、ドレインおよびソース端子を持つ第２ＦＥＴトランジスタ（４０４）とを有しており、
当該第１ＦＥＴトランジスタ（４０２）と第２ＦＥＴトランジスタ（４０４）は、前記第１電流源であるカレントミラーを構成し、
前記セルフリフレッシュ回路はさらに、ドレイン端子が前記第１ＦＥＴトランジスタ（４０２）のドレイン端子に接続され、ソース端子が第２供給電位に接続され、ゲート端子が第３供給電位を受ける、ゲート、ドレインおよびソース端子を持つ第３ＦＥＴトランジスタ（４０６）を含み、
第３供給電位は前記第１および第２供給電位の電圧の間の電圧を持ち、
前記第２ＦＥＴトランジスタ（４０４）のドレイン端子と第２供給電位との間に結合している１つの容量性負荷（４１０）を含み、
前記容量性負荷（４１０）はノード（４０９）において前記第２ＦＥＴトランジスタ（４０４）のドレイン端子に結合し、
前記第２電流源である、抵抗を提供するための１つの抵抗性デバイス（４０８）を含み、
前記抵抗性デバイス（４０８）は、第１供給電位に結合された第１の側を有し、そして前記ノード（４０９）において前記容量性負荷（４１０）に結合された第２の側を有し、
ドレイン端子は前記ノード（４０９）に接続され、ソース端子は第２供給電位に接続され、ゲート端子はリセット信号を受ける、ゲート、ドレインおよびソース端子を持つ第４ＦＥＴトランジスタ（４１４）と、
第１入力端子は前記ノード（４０９）に接続され、第２入力端子は基準電圧に接続され、出力端子は１つの出力信号を発生する、第１入力端子、第２入力端子および１つの出力端子を持つ１つの差動増幅器（４１２）とを含む、請求項第１０項記載のセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【請求項１４】
前記抵抗性デバイスが少なくとも１つの拡散領域を含む、請求項第１３項記載のセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【請求項１５】
前記セルフリフレッシュ回路がさらに、
出力信号からリセット信号を発生する１つのリセットパルス発生器と、
出力信号から１つの出力クロック信号を発生するための１つの出力パルス発生器とを含む、請求項第１０項記載のセルフリフレッシュ形ダイナミックランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振器に、そしてより特定すれば集積回路デバイスまたはチップのための発振器に関する。
【０００２】
【従来の技術】
発振器またはクロックは、種々の理由によって、集積回路およびコンピュータによく用いられている。たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路の場合においては、リフレッシュクロック信号を発生するための低周波発振器がしばしば必要とされる。ＤＲＡＭ集積回路は、セルフリフレッシュモードにあるときには、その蓄積されているデータをリフレッシュするためにリフレッシュクロック信号を使用する。特に、ＤＲＡＭ集積回路内に蓄積されているデータがその状態を維持するためにリフレッシュされなければならないときには、リフレッシュクロック信号はＤＲＡＭ集積回路に信号を与えるために動作する。
【０００３】
一般的に言えば、低周波発振器は、小電流を用いて大きな容量値を充電し、次にその大きな容量における電圧レベルを評価することによって動作するのが習慣化している。電圧があるレベルを越えていると判断されたとき、出力の状態は変化し、１つのパルスを発生するのに用いられる。一般的には、大きな容量を充電するのに用いられる小電流を発生させるのに２つの異なる、そして区別される方法が存在する。１つの手法はその容量と電源との間に１つの大きな抵抗器を備え、そして抵抗器を通して大きな容量を充電するための小電流を発生させる。別の手法は、大きな容量への小電流を供給するための定電流源を備えることである。これら手法の各々は、図１および図２それぞれに関して付加的に詳細に説明される。
【０００４】
図１は、第１の一般的な発振器１００の回路図である。この第１の一般的な発振器１００は、１つの抵抗器（Ｒ）１０２、１つのコンデンサ（Ｃ）１０４、１つの差動増幅器１０６，１つのリセットトランジスタ１０８および１つの出力パルス発生器１１０を含んでいる。このトランジスタ（Ｒ）１０２およびコンデンサ（Ｃ）１０４は、電源（ＶCC）とグランドとの間に直列に接続されている。電流（ｉ）は、電源（ＶCC）から発生されてコンデンサ（Ｃ）１０４に流れる。差動増幅器１０６は、抵抗器（Ｒ）１０２とコンデンサ（Ｃ）１０４との接続ノードに接続されている第１入力端子と、そして基準電圧（ＶREF）に接続されている第２入力端子とを有している。差動増幅器１０６はまた、出力パルス発生器１１０に接続されている出力端子をも有している。出力パルス発生器１１０は第１の一般的な発振器１００によって発生された１つのパルスを出力する。出力パルス発生器１１０はまた、コンデンサ（Ｃ）１０４上の放電動作を制御するためのリセットトランジスタ１０８のゲートにリセット信号を供給する。コンデンサ（Ｃ）１０４の充電および放電の組み合わせ効果は、出力パルス発生器１１０による周期的なパルスの発生（すなわち発振器またはクロック）である。第１の一般的な発振器１００に関する１つの問題は、抵抗器（Ｒ）１０２の抵抗が温度と共に増加することにより、抵抗器（Ｒ）１０２によって発生される電流（ｉ）が温度が増加するに従い減少することである。結果として、周期的なパルスの周波数は温度とともに変化することとなり、これは不都合である。第１の一般的な発振器１００に関する別の問題は、電流（ｉ）が、電源電圧（ＶCC）とともに変化することである。
【０００５】
図２は、第２の一般的な発振器２００の回路図である。この第２の一般的な発振器２００は、トランジスタ２０２，２０４および２０６、１つのコンデンサ（Ｃ）２０８、１つの差動増幅器２１０、１つのリセットトランジスタ２１２および１つの出力パルス発生器２１４を含んでいる。トランジスタ２０２および２０６は、ｐ形トランジスタであり、そしてトランジスタ２０４はｎ形トランジスタである。トランジスタ２０２，２０４および２０６はコンデンサ（Ｃ）２０８を充電するのに用いられる電流（ｉ）を発生する。トランジスタ２０２および２０６は電源電位（ＶCC）に結合されて、カレントミラー装置を形成する。このカレントミラー装置は、コンデンサ（Ｃ）２０８に供給される電流（ｉ）を発生する。トランジスタ２０４は、制御電圧（ＶO）によってアクティブとされ、カレントミラー装置によって発生される電流（ｉ）を制限する。差動増幅器２１０は、コンデンサ（Ｃ）２０８に接続された第１入力端子と、そして基準電圧（ＶREF）に接続された第２入力端子とを含んでいる。この差動増幅器２１０はまた、出力パルス発生器２１４に信号を供給するための１つの出力端子をも含んでいる。出力パルス発生器２１４は、第２の一般的な発振器２００によって発生されるパルスを出力する。出力パルス発生器２１４はまた、リセットトランジスタ２１２のゲートにリセット信号を供給する。アクティブにされているとき、リセットトランジスタ２１２は、コンデンサ（Ｃ）２０８を放電するように動作する。コンデンサ（Ｃ）２０８の繰り返される充電および放電は、第２の一般的な発振器２００が周期的なパルス（すなわち発振器またはクロック）を発生するようにさせる。第１の一般的な発振器１００とは異なり、第２の一般的な発振器２００は、供給電圧（ＶCC）レベルとは無関係な電流（ｉ）を発生する。しかし、第２の一般的な発振器２００に関する１つの問題は、カレントミラー装置によって発生される電流（ｉ）が温度によって変化することである。結果として、周期的なパルスの周波数はまた、温度によって変化することとなり、これは不都合である。
【０００６】
一般的に、温度変化に無関係な発振器またはクロックを製造することが望まれている。ＤＲＡＭ集積回路の場合においては、リフレッシュクロックを発生するために備えられている発振器またはクロック回路は十分に一定であることが必要であり、そのようにしてＤＲＡＭ集積回路のメモリセルが設計仕様に従って適時な方法でリフレッシュされる。このためリフレッシュクロックが温度変化に関わりなく一定の周波数を有することが望まれる。もし、リフレッシュクロックの周波数が必要とされるよりも速いならば、余分なエネルギーまたは電力が頻繁にＤＲＡＭ集積回路をリフレッシュするのに浪費されてしまう。他方、もしリフレッシュクロックの周波数が遅すぎるならば、ＤＲＡＭ集積回路は失敗を生じ、そしてそのため蓄積されているデータを失うことになる。こうして、一般的な発振器設計は時間的に変化する周波数を持つクロックを発生させるものであり、そしてそのため温度変化が生じたときにはエネルギーの浪費または蓄積されているデータの損失のいずれかがもたらされることとなる。
【０００７】
【発明が解決しようとする課題】
こうして、温度変化によって影響されることのない発振器またはクロックを提供できる改善された発振器設計の必要が存在する。
【０００８】
【課題を解決するための手段】
広く言えば、本発明は温度変化にも関わらず一定の周波数を有する改善された発振器回路を提供する。この改善された発振器回路は特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）集積回路のためのリフレッシュクロックのようなクロック信号を発生させるために集積回路デバイスにおいて用いられるのに適している。
【０００９】
【発明の実施の形態】
本発明は装置、回路および方法を含む種々の手法によって実行することが可能である。本発明のいくつかの実施例が以下に説明される。
【００１０】
集積回路デバイスのための発振器として、本発明の１つの実施例は、温度変化に関わらず一定の電流を供給する１つの電流源と、この電流源に結合された１つの電荷蓄積デバイスと、電荷蓄積デバイスに結合された１つのパルス発生回路と、そしてパルス発生回路に結合された１つのリセット回路とを含んでいる。この電流は集積回路デバイスの動作範囲における温度には無関係である。この電荷蓄積デバイスは温度変化に関わらず一定の電流を供給する電流源によって供給される電流から電荷を蓄積し、そして蓄積された電荷の量に従って１つの電圧を出力するように動作する。このパルス発生回路は、電荷蓄積デバイスからの電圧出力が前もって決められたスレッショールドを越えた後に１つのクロックパルスを発生する。このリセット回路は電荷蓄積デバイスをリセットし、その結果その後の電荷が次のクロックパルスのために蓄積されるように動作する。随意的に、温度変化に関わらず一定の電流を供給する電流源は、温度が増加するに従い増加する第１電流を供給するための第１電流源と、温度が増加するに従い減少する第２電流を供給するための第２電流源と、そして温度変化に関わらず一定の電流を供給する電流源によって供給される電流を発生させるため、第１電流と第２電流とを組み合わせ、その電流が集積回路デバイスの動作範囲において温度変化に依存せず一定になるようにさせる１つのコンバイナとを含むこともできる。
【００１１】
低周波発振器として、本発明の１つの実施例は、ソース端子が第１供給電位に接続され、ゲート端子およびドレイン端子が共通的に接続されている、ゲート、ドレインおよびソース端子を持つ第１ＦＥＴトランジスタと、ソース端子が第１供給電位に接続され、ゲート端子が第１ＦＥＴトランジスタのゲート端子に接続されている、ゲート、ドレインおよびソース端子を持つ第２ＦＥＴトランジスタと、ドレイン端子が第１ＦＥＴトランジスタのドレイン端子に接続され、ソース端子が第２供給電位に接続され、ゲート端子が第３供給電位を受けている、ゲート、ドレインおよびソース端子を持つ第３ＦＥＴトランジスタとを含み、この第３供給電位は第１および第２供給電位の間の電圧を有しており、第２ＦＥＴトランジスタのドレイン端子と第２供給電位との間に結合された１つの容量性負荷を含み、この容量性負荷はノードにおいてＦＥＴトランジスタのドレイン端子に結合し、抵抗を提供するつの抵抗性デバイスを含み、抵抗性デバイスは第１供給電位に結合された第１の側を有し、そしてノードにおいて容量性負荷に結合された第２の側を有しており、ドレイン端子がノードに接続され、ソース端子が第２供給電位に接続され、ゲート端子がリセット信号を受ける、ゲート、ドレインおよびソース端子を持つ第４ＦＥＴトランジスタと、第１入力端子がノードに接続され、第２入力端子は基準電圧に接続され、出力端子が１つの出力信号を提供する、第１入力端子、第２入力端子、および出力端子を持つ１つの差動増幅器とを含んでいる。差動増幅器の。第１および第２ＦＥＴトランジスタはｐ形ＦＥＴトランジスタであることが、そして第３および第４ＦＥＴトランジスタは、ｎ形ＦＥＴトランジスタであることが望ましい。
【００１２】
セルフリフレッシュ形ダイナミックランダムアクセスメモリとして、本発明の１つの実施例はデータに蓄積するためのダイナミックランダムアクセスメモリセルの１つのアレーと、そしてこのアレーに接続されて動作する１つのセルフリフレッシュ回路とを含んでいる。セルフリフレッシュ回路はアレー内に蓄積されているデータを周期的にリフレッシュするよう動作し、そして少なくとも１つの温度変化に無関係の周波数発振器を含んでいる。この温度変化に無関係の周波数発振器は、第１および第２の温度変化に依存する電流を用いて温度変化に関わりなく一定な周波数を持つリフレッシュクロックを発生させる。
【００１３】
本発明の他の特色および利点は、本発明の原理を例証するよう描かれている添付図面に関連させて行われる以下の詳細な説明から明らかとなるであろう。
【００１４】
【実施例】
本発明は添付図面と関連した以下の詳細な説明によって容易に理解される。図面においては同様な参照番号は同様な構造素子を表している。
【００１５】
本発明は温度変化にも関わらず一定の周波数を持つ改善された発振器回路に関する。この改善された発振器回路は、特に、ダイナミックＲＡＭ（ＤＲＡＭ）およびシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を含むランダムアクセスメモリ（ＲＡＭ）集積回路のための、リフレッシュクロックのようなクロック信号を発生するための集積回路デバイスにおいて用いられるのに適切である。本発明によれば、温度変化に依存しない方法で１つの電流が発生され、その結果ＤＲＡＭ集積回路のためのリフレッシュ周波数は温度にわたって安定である。そのため、本発明はＤＲＡＭ集積回路のリフレッシュモード動作におけるリフレッシュ周波数が、過大なエネルギーを浪費することなく全温度範囲（たとえば０℃〜８５℃）にわたって保持時間の要求に合致することを確実にする。
【００１６】
本発明の説明的な実施例が図３〜図８を参照しながら以下に論じられる。しかし、当業技術者は、それら図面に関連してここで与えられる詳細な説明は単に説明のためのものであって、本発明がそれら限定された実施例を越えて拡張することを容易に理解するであろう。
【００１７】
図３は、本発明の１つの実施例による発振器回路３００の基本ブロック図である。発振器回路３００は、１つの電流（ｉ）を発生する温度変化に無関係の電流源３０２を含んでいる。温度変化に無関係の電流源３０２によって発生されるこの電流（ｉ）は、温度にわたって一定である。特に、電流（ｉ）は、回路が意図されている動作温度（たとえば０℃〜８５℃）にわたって一定である。この発振器回路３００はまた、１つの電荷蓄積デバイス３０４をも含んでいる。この電荷蓄積デバイス３０４は温度変化に無関係の電流源３０２によって供給された電流（ｉ）を受け取る。電荷蓄積デバイス３０４は、電流（ｉ）によって供給される電荷（すなわち電気的エネルギー）を蓄積し、そして蓄積された電荷を基に電圧（Ｖ）を発生する。１つのパルス発生回路３０６もまた発振器回路３００の中に設けられ、電荷蓄積デバイス３０４によって発生される電圧（Ｖ）をモニタする。電荷が蓄積されるに従い増加する、電荷蓄積デバイス３０４によって発生される電圧（Ｖ）が前もって決められたスレッショールド量を越えたとき、パルス発生回路３０６はその出力端子の論理レベルを変化させる。たとえば、パルス発生回路３０６はロー論理レベルからハイ論理レベルへと移行する。パルス発生回路３０６の出力が変化したとき、発振器回路３００のリセット回路３０８は、その変化を検出し、そして電荷蓄積デバイス３０４にリセット信号を出力する。リセット信号は電荷蓄積デバイス３０４に蓄積されていた全ての電荷を放電させる。実際上、電荷蓄積デバイス３０４の電圧は、急激にゼロボルトに達する。このようにして、電荷蓄積デバイス３０４の電圧を監視しているパルス発生回路３０６は、パルス発生回路３０６の出力をそのオリジナルな状態に移行戻しする。たとえば、パルス発生回路３０６の出力は、ハイ論理レベルからロー論理レベルへと移行戻りする。その結果、発振器回路３００は、その出力端子に１つのパルスを発生させる。発振器３００の出力はまた、クロック信号または発振器として考慮することができ、発振器回路３００は、パルスを発生させるこの動作を繰り返す。
【００１８】
図４は、本発明の１つの実施例による発振器回路４００の回路図である。この発振器回路４００は、第１トランジスタ４０２および第２トランジスタ４０４を含んでいる。第１および第２トランジスタ４０２および４０４は、カレントミラー回路を形成するように構成されている。示されているように、第１および第２トランジスタ４０２および４０４のソース端子は第１供給電圧（ＶCC）に結合され、第１および第２トランジスタ４０２および４０４のゲートは共通的に接続され、そして共通的に接続されたゲートは第１トランジスタ４０２のドレインに接続されている。第３トランジスタ４０６は、第１トランジスタ４０２のドレイン端子を第２供給電位（グランド）に結合させる。第３トランジスタ４０６は、制御電圧（ＶO）によって制御される。第３トランジスタ４０６は、カレントミラー回路による電流（ｉ1）の量を制御するよう動作する。１つの例として、第１、第２および第３トランジスタ４０２、４０４および４０６は、金属酸化膜半導体（ＭＯＳ）トランジスタまたはフィールドエフェクトトランジスタ（ＦＥＴ）であることができる。
【００１９】
この発振器回路４００はさらに、１つの抵抗器（Ｒ）４０８を含んでいる。この抵抗器（Ｒ）４０８は、第１供給電位（ＶCC）とノード４０９との間に結合され、ノード４０９は、カレントミラー回路の出力端子に結合している。電流（ｉ2）は、抵抗器（Ｒ）４０８を通してノード４０９に流れる。
【００２０】
付加的に、この発振器回路４００は、コンデンサ（Ｃ）４１０を含んでいる。このコンデンサ（Ｃ）４１０は、ノード４０９と第２供給電位（グランド）との間に接続されている。ノード４０９から第２供給電位（グランド）に向けてコンデンサ（Ｃ）４１０を通して流れる電流（ｉC）は電流（ｉ1）と電流（ｉ2）の和である。
【００２１】
発振器回路４００はまた、１つの差動増幅器４１２と、１つのリセットトランジスタ４１４と、そして１つの出力パルス発生器４１６をも含んでいる。差動増幅器４１２の第１入力端子はノード４０９に結合されて、コンデンサ（Ｃ）４１０の両端に現れる電圧レベルを受ける。差動増幅器４１２の第２入力端子は基準電圧（ＶREF）に結合される。差動増幅器４１２はまた、出力パルス発生器４１６に結合された１つの出力端子を有している。ノード４０９に現れる電圧が基準電圧（ＶREF）を越えたときに、差動増幅器４１２の出力はハイ論理レベルを有し、そしてノード４０９における電圧レベルが基準電圧（ＶREF）よりも小さいときには、差動増幅器４１２の出力はロー論理レベルを有している。さらに、差動増幅器４１２からの出力信号は、出力信号とリセット信号とを出力する出力パルス発生器４１６に加えられる。このリセット信号は、リセットトランジスタ４１４に供給されてコンデンサ（Ｃ）４１０を放電させる。すなわち、差動増幅器４１２からの出力信号がハイ論理値に移行したとき、出力パルス発生器４１６は、リセット信号を発生し、この信号はリセットトランジスタ４１４をターンオンさせてコンデンサ（Ｃ）４１０を放電させ、そしてノード４０９における電圧レベルを減少させる。ノード４０９における電圧レベルがリセットトランジスタ４１４によって実質的に減少されたとき、ノード４０９における電圧レベルは基準電圧（ＶREF）よりも小さくなり、そしてそのため、差動増幅器４１２はロー論理レベルに移行するため、差動増幅器４１２の出力はその以前の状態に逆戻りする。結果として、出力パルス発生器４１６からの出力信号は周期的なパルスを含むことになる。出力パルス発生器４１６は、この周期的パルスのパルス幅を適切なサイズにセットすることができる。
【００２２】
本発明の１つの実施例による発振器回路４００は、温度変化に無関係な一定の周波数のクロック信号（すなわち周期的なパルス）を発生する。温度変化に無関係な発振器回路４００は、電流（ｉC）を形成する電流（ｉ1）および電流（ｉ2）の組み合わせによって備えられる。電流（ｉ1）は、温度が増加すると電流（ｉ1）が増加するような温度依存を有しており、そして電流（ｉ2）は温度が増加すると電流（ｉ2）が減少するような温度依存を有している。本発明によれば、これら反対に依存する電流が組み合わせられて電流（ｉC）を形成し、その結果、少なくとも回路の動作範囲においては実質的に温度に依存しなくなる。さらに、電流（ｉC）が実質的に温度変化に無関係であるとき、発生される結果的なクロック信号は同様に実質的に温度変化に無関係となる。
【００２３】
たとえば、発振器回路４００に関しては、電流（ｉ1）が約１．４μＡにセットされ、そして電流（ｉ2）が約４μＡにセットされているとき、結果的な電流（ｉC）は実質的に温度変化に無関係である。発振器回路４００に関する他の例としての設計値は、Ｒ＝４００ｋΩ、Ｃ≒４ｐＦ、ＶO＝０．９５ボルト、ＶREF＝１．４ボルトおよびＶCC＝２．５ボルトである。
【００２４】
図５は、本発明の別の実施例による発振器回路５００の回路図である。この発振器回路５００は、図４に描かれている発振器回路４００に類似している。発振器回路４００の全てのコンポーネントを含むほか、発振器回路５００は１つの制御回路５０２および１つのパルス幅調節回路５０４を含んでいる。制御回路５０２は、リセットトランジスタ４１４をアクティブにするために用いられるリセット信号５０６を発生する。リセットトランジスタ４１４がアクティブになるとき、コンデンサ（Ｃ）４１０は放電する。リセット信号５０６はリセットトランジスタ４１４をアクティブにするアクティブ化パルスを含んでいる。リセット信号５０６のアクティブ化パルスの継続時間はコンデンサ（Ｃ）４１０を完全に放電させるのに十分である。制御回路５０２はまた、パルス幅調節回路５０４にクロック信号５０８を出力する。１つの実施例においては、クロック信号５０８は差動増幅器４１２によって発生されたパルスの遅延バージョンである。このパルス幅調節回路５０４はクロック信号５０８を受け取り、そして適切な周期およびデューティーサイクルを持つリフレッシュクロック（ＲＦＣＬＫ）を発生するようにこのパルスのパルス幅を調節する。１つの例としては、ＤＲＡＭ集積回路のために適切なリフレッシュクロック（ＲＦＣＬＫ）は、９８０ｎｓの周期を有し、その１２ｎｓはハイ論理レベルであり、そして９６８ｎｓはロー論理レベルである。
【００２５】
図６は、本発明の１つの実施例による制御回路６００の回路図である。この制御回路６００は、図５に描かれている制御回路５０２の１つの実施例の詳細な実現状態を表現している。この制御回路６００は、第１供給電位（ＶCC）と第２供給電位（グランド）との間に結合された第１ＦＥＴ６０２および第２ＦＥＴ６０４を含んでいる。第１ＦＥＴ６０２のドレインは、ノード６０６において第２ＦＥＴ６０４のドレインに接続されている。第１ＦＥＴ６０２のソースは、第１供給電位（ＶCC）に接続され、そして第２ＦＥＴ６０４のソースは第２供給電位（グランド）に接続されている。第１ＦＥＴ６０２のゲートは、差動増幅器４１２によって供給された電圧（ＶOUT）を受け取る。第２ＦＥＴ６０４のゲートは、第２ＦＥＴ６０４を通る電流を制御する電圧（ＶN）を受け取る。ノード６０６は、第１インバータ６０８に結合している。第１インバータ６０８は、第２インバータ６１０に結合している。第２インバータ６１０は、第３インバータ６１２に結合している。第３インバータ６１２の出力は、クロック信号５０８である。第３インバータ６１２の出力はまた、ＮＡＮＤゲート６１４の１つの入力にも供給される。ＮＡＮＤゲート６１４の他の入力端子は、発振器回路のためのイネーブル信号を受け取る。ＮＡＮＤゲート６１４の出力は第４インバータ６１６に供給される。第４インバータ６１６の出力は、リセット信号５０６を出力するインバータ６１８に供給される。第４インバータ６１６の出力はまた、第３ＦＥＴ６２０のゲートにも供給される。第３ＦＥＴ６２０のソースは、第１供給電位（ＶCC）に結合され、そして第３ＦＥＴ６２０のドレインは第１ＦＥＴ６０２のゲートに接続される。
【００２６】
制御回路６００の動作は、以下のように説明される。電圧（ＶN）は、普通、第２供給電位（グランド）よりも大きく、そして第１供給電位（ＶCC）よりも小さいか、または等しい正の値にセットされている。たとえば、電圧（ＶN）は０．９５ボルトである。差動増幅器４１２によって供給される電圧（ＶOUT）は、パルスが受け取られた最初のときに（すなわち、ＶC＞ＶREFのとき）ロー論理レベルに移行する。電圧（ＶOUT）がロー論理レベルにあるとき、第１ＦＥＴ６０２は「オン」であり、そしてノード６０６は第１供給電位（ＶCC）に向けて引っ張られる。第３インバータ６１２によって出力されるクロック信号５０８は、インバータ６０８〜６１２のゲート遅延の後にロー論理レベルに向かう。制御回路６００がイネーブルであると仮定すれば、その後ＮＡＮＤゲート６１４の出力はハイ論理レベルに向かい、そしてインバータ６１６の出力はロー論理レベルに向かう。次にリセット信号５０６がハイ論理レベルに向かい、そしてリセットトランジスタ４１４をアクティブにしてコンデンサ（Ｃ）４１０を放電させる。さらに、インバータ６１６の出力はまた、第３ＦＥＴ６２０のゲート端子に供給される。第３ＦＥＴ６２０のゲート端子がロー論理レベルであるとき、電圧（ＶOUT）は第１供給電位（ＶCC）にプルアップされており、この第１供給電位は、第１ＦＥＴ６０２をターン「オフ」させ、続いてこのターンオフはノード６０６を緩やかに第２供給電位（グランド）に向けてプルダウンする。これが生じると、クロック信号５０８はハイレベルにつり上げられ、こうしてパルスが終了する。その後、このサイクルが再び繰り返され、次のパルスが発生する。
【００２７】
図７は、本発明の１つの実施例によるパルス幅調節回路７００の回路図である。このパルス幅調節回路７００は、図５に描かれているパルス幅調節回路５０４の１つの実施例の詳細な実現状態を表している。
【００２８】
パルス幅調節回路７００は、第１部分および第２部分を持つチェーンを実現している。このパルス幅調節回路７００は、制御回路５０２からのクロック信号５０８を受け取り、そしてリフレッシュクロック（ＲＦＣＬＫ）５１０を出力する。クロック信号５０８は、第１部分に、そして次に第２部分に供給される。第１部分は１連のインバータ７０２〜７０８および続くＮＡＮＤゲート７１０を含んでいる。ＮＡＮＤゲート７１０の出力は第２部分に供給される。第２部分は別の一連のインバータ７２０〜７２４および続くＮＡＮＤゲート７２６を含んでいる。ＮＡＮＤゲート７２６の出力はインバータ７３６に供給され、インバータ７３６の出力は続いてインバータ７３８に供給される。インバータ７３８の出力はリフレッシュクロック（ＲＦＣＬＫ）５１０である。インバータ７０２、７０６、７２２およびＮＡＮＤゲート７１０の出力は各々、適切な遅延を提供するためにそれらの出力と第２供給電位（グランド）との間に設けられた容量性負荷を有している。この容量性負荷は、ｎ形ＦＥＴトランジスタ７１２、７１６、７３２および７２８それぞれによって実現される。トランジスタ７１２、７１６、７２８および７３２は、第２供給電位（グランド）に結合されたそれらのドレインおよびソースを有しており、そしてインバータ７０２、７０６、７２２およびＮＡＮＤゲート７１０のそれぞれの出力に結合されたそれらのゲートを有している。同様に、インバータ７０４、７０８、７２０および７２４の出力もまた各々容量性負荷に接続されている。容量性負荷は、ｐ形ＦＥＴトランジスタ７１４、７１８、７３０および７３４それぞれによって備えられる。トランジスタ７１４、７１８、７３０および７３４は、第１供給電位（ＶCC）に結合されたそれらのドレインおよびソースを有しており、そしてインバータ７０４、７０８、７２０および７２４のそれぞれの出力に結合されたそれらのゲートを有している。効果としては、このパルス幅調節回路７００は、リフレッシュクロック（ＲＦＣＬＫ）５１０を発生させるのにクロック信号５０８のパルスの継続時間（すなわちハイ論理レベル）を伸張させる。
【００２９】
リフレッシュクロック(ＲＦＣＬＫ)の周期または周波数は、用途によって変化する。多くのＤＲＡＭ集積回路は、９００〜１０００ｎｓの範囲における周期を持つ、そして約１０〜１４ｎｓのアクティブパルス継続時間（たとえばパルス幅）を持つリフレッシュクロックを用いる。１つの実施例においては、約４〜５ｎｓの入力パルス（クロック信号５０８）から約１２ｎｓのアクティブパルス継続時間が得られる。しかも、１つの実施例においては、結果的なリフレッシュクロック（ＲＦＣＬＫ）５１０に関する周期は、９８０ｎｓであり、これはいくつかの現存するＤＲＡＭ集積回路に適切である。
【００３０】
集積回路設計においては、抵抗は普通、集積回路内の拡散領域によって設けられ、容量は集積回路内で接続されたそれらのドレインおよびソースを持つフィールドエフェクトトランジスタ（ＦＥＴ）によって並列に接続された一連の小さな容量によって備えられる。発振器回路を持つトランジスタはＦＥＴであることが望ましい。
【００３１】
コンデンサ（Ｃ）４１０によって表されている容量の部分は、抵抗器（Ｒ）４０８と、ノード４０９に結合している差動増幅器４１２とによって備えられることを認識すべきである。残りの容量部分は、たとえばｐ形ＦＥＴデプレッション型コンデンサのようなＦＥＴトランジスタによって実現される。この発振器回路はさらに、容量を変更することにより、発振器周波数を調節するためのいくつかのオプションを含むことができる。このオプションはヒューズによって選択することができる。この発振器回路はまた、電流（ｉ1）または（ｉ2）を提供する電流源の単に１つから駆動される電流を選択するためのオプションを含むこともできる。
【００３２】
抵抗器（Ｒ）４０８は、集積回路内の拡散領域によって備えられることも認識すべきである。この発振器回路はまた、抵抗値を調節するためのいくつかのオプションを備えることも可能である。
【００３３】
本発明による発振器回路はまた、発生されるパルス（またはクロック）の周波数が変化または調節されることも可能とする。たとえば、本発明を実施する集積回路にプログラム可能なヒューズを含ませて製造することにより、この発振器回路は、コンデンサを追加または削除することにより、抵抗器を追加または削除することにより、および／またはそれ以外に電流駆動能力を追加または削除することにより周波数をトリムまたは調節することが可能となる。
【００３４】
図８−Ａは、電流（ｉ）対温度（Ｔ）の図である。図８−Ａにおける図は、第１の一般的な発振器１００と、図４に描かれた発振器回路４００のような本発明による発振器を持つ第２の一般的な発振器２００との比較を提供している。第１の一般的な発振器１００の電流（ｉ）対温度（Ｔ）特性は、線８００によって表されている。第２の一般的な発振器２００の電流（ｉ）対温度（Ｔ）特性は、線８０２によって表されている。第１および第２の一般的な回路１００、２００の電流（ｉ）対温度（Ｔ）特性は、温度によって変化し、そして温度変化とともに反対方向に移動することに注目すべきである。本発明に関する電流（ｉ）対温度（Ｔ）特性は、線８０４によって表されている。線８０４は、温度にわたって一定であり、こうして電流（ｉ）が温度（Ｔ）にわたって一定であることを示すことに注目すべきである。
【００３５】
図８−Ｂは、本発明によるクロック周波数対温度（Ｔ）の図である。図８−Ｂに描かれているように、線８０６はこのクロック周波数が基本的に温度にわたって一定であることを示している。本発明による発振器によって提供されるクロック周波数（および電流（ｉ））の一定の特性は、広い温度範囲にわたって、より安定なクロック信号を提供する。この一定の特性は、この回路に関連する、０℃と８５℃の間のような動作温度範囲にわたって少なくとも適用される。
【図面の簡単な説明】
【図１】第１の一般的な発振器の回路図である。
【図２】第２の一般的な発振器の回路図である。
【図３】本発明の１つの実施例による発振器回路の基本的なブロック図である。
【図４】本発明の第１の実施例による発振器回路の回路図である。
【図５】本発明の第２の実施例による発振器回路の回路図である。
【図６】本発明の１つの実施例による制御回路の回路図である。
【図７】本発明の１つの実施例によるパルス幅調節回路の回路図である。
【図８】電流（ｉ）対温度（Ｔ）を示す図および本発明によるクロック周波数対温度（Ｔ）を示す図である。
【符号の説明】
１００  第１の一般的な発振器
１０２  抵抗器
１０４  コンデンサ
１０６  差動増幅器
１０８  リセットトランジスタ
１１０  出力パルス発生器
２００  第２の一般的な発振器
２０２〜２０６  トランジスタ
２０８  コンデンサ
２１０  差動増幅器
２１２  リセットトランジスタ
２１４  出力パルス発生器
３００  発振器回路
３０２  電流源
３０４  電荷蓄積デバイス
３０６  パルス発生回路
４００  発振器回路
４０２〜４０６  トランジスタ
４０８  抵抗器
４０９  ノード
４１０  コンデンサ
４１２  差動増幅器
４１４  リセットトランジスタ
４１６  出力パルス発生器
５００  発振器回路
５０２  制御回路
５０４  パルス幅調節回路
５０６  リセット信号
５０８  クロック信号
５１０  リフレッシュクロック
６００  制御回路
６０２，６０４  ＦＥＴ
６０６  ノード
６０８〜６１２  インバータ
６１４  ＮＡＮＤゲート
６１６，６１８  インバータ
６２０  ＦＥＴ
７００  パルス幅調節回路
７０２〜７０８  インバータ
７１０  ＮＡＮＤゲート
７１２〜７１８  ＦＥＴ
７２０〜７２４  インバータ
７２６  ＮＡＮＤゲート
７２８〜７３４  ＦＥＴ
７３６，７３８  インバータ
８００，８０２  一般的な発振器の電流対温度特性
８０４  本発明に関する電流対温度特性は
８０６  本発明によるクロック周波数対温度特性
【図１】
0003995069.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003995069.tif 000006
【図６】
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【図７】
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【図８】
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