(57)【特許請求の範囲】
【請求項１】
コントロールゲート及びトンネル電流の発生する条件の異なる第１の絶縁膜と第２の絶縁膜に挟まれた電荷蓄積層を含むゲート領域、第１の拡散領域、第２の拡散領域を有し、コントロールゲートと第１の拡散領域及び第２の拡散領域が所定の電位差を有する場合には第１の絶縁膜にトンネル電流が流れるメモリセルを複数有し、コントロールゲートが第ｍ（ｍは１≦ｍ≦Ｍの奇数）のワードラインに接続されたメモリセルの第１の拡散領域、第２の拡散領域は、それぞれ第ｎ−１、第ｎ（ｎは１≦ｎ≦Ｎの奇数）のビットラインに接続され、コントロールゲートが第ｍ（ｍは１≦ｍ≦Ｍの偶数）のワードラインに接続されたメモリセルの第１の拡散領域、第２の拡散領域は、それぞれ第ｎ−１、第ｎ（ｎは１≦ｎ≦Ｎの偶数）のビットラインに接続されることにより、各メモリセルの第１の拡散領域及び第２の拡散領域が、コントロールゲートが同一のワードラインに接続された他のすべてのメモリセルの第１の拡散領域又は第２の拡散領域に接続されたビットラインのいずれとも異なるビットラインに接続されるように構成されているメモリセルアレイと、
前記メモリセルに、０又は１のいずれかの論理値である第１の値を書きこむ場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域が電荷蓄積層から第１の絶縁膜を介してトンネル電流を流出させる方向に前記所定の電位差を有するように、前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに電圧を印加し、
前記メモリセルに、前記第１の値と異なる０又は１のいずれかの論理値である第２の値を書きこむ場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域が第１の絶縁膜を介して電荷蓄積層にトンネル電流を流入させる方向に前記所定の電位差を有するように、前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御する書きこみ制御回路と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記メモリセルは、
コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有しており、
前記書きこみ制御回路は、
前記メモリセルに書きこみを行う場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２になり、前記第１の値を書きこむ場合と前記第２の値を書きこむ場合とで第１の絶縁膜に生じる電界の向きが逆になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御し、
前記メモリセルに書きこみを行わない場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記メモリセルは、
コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有しており、
前記書きこみ制御回路は、
コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２以下となるように、第２の絶縁膜にはトンネル電流が発生しない範囲で前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記メモリセルは、
前記コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶでは第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差が２Ｖである場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有しており、
前記書きこみ制御回路は、
メモリセルに前記第１の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインに０を印加するとともに前記第ｍのワードラインに２Ｖを印加して、
メモリセルに前記第２の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインにＶを印加するとともに前記第ｍのワードラインに−Ｖを印加するよう構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４において、
前記書きこみ制御回路は、
前記第ｎ−１、第ｎのビットラインに０又はＶを印加した状態を保持する１サイクルの書きこみ時に、前記第ｍのワードラインに対して少なくとも−Ｖと２Ｖの２種類の電圧を印加することを特徴とする不揮発性半導体記憶装置。
【請求項６】
コントロールゲート及びトンネル電流の発生する条件の異なる第１の絶縁膜と第２の絶縁膜に挟まれた電荷蓄積層を含むゲート領域、第１の拡散領域、第２の拡散領域を有し、コントロールゲートと第１の拡散領域及び第２の拡散領域が所定の電位差を有する場合には第１の絶縁膜にトンネル電流が流れるメモリセルを複数有し、コントロールゲートが第ｍ（ｍは１≦ｍ≦Ｍの奇数）のワードラインに接続されたメモリセルの第１の拡散領域、第２の拡散領域は、それぞれ第ｎ−１、第ｎ（ｎは１≦ｎ≦Ｎの奇数）のビットラインに接続され、コントロールゲートが第ｍ（ｍは１≦ｍ≦Ｍの偶数）のワードラインに接続されたメモリセルの第１の拡散領域、第２の拡散領域は、それぞれ第ｎ−１、第ｎ（ｎは１≦ｎ≦Ｎの偶数）のビットラインに接続されることにより、各メモリセルの第１の拡散領域及び第２の拡散領域が、コントロールゲートが同一のワードラインに接続された他のすべてのメモリセルの第１の拡散領域又は第２の拡散領域に接続されたビットラインのいずれとも異なるビットラインに接続されるように構成されているメモリセルアレイを含む不揮発性半導体記憶装置の書きこみ制御方法であって、
前記メモリセルに、０又は１のいずれかの論理値である第１の値を書きこむ場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域が電荷蓄積層から第１の絶縁膜を介してトンネル電流を流出させる方向に前記所定の電位差を有するように、前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに電圧を印加し、
前記メモリセルに、前記第１の値と異なる０又は１のいずれかの論理値である第２の値を書きこむ場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域が第１の絶縁膜を介して電荷蓄積層にトンネル電流を流入させる方向に前記所定の電位差を有するように、前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御することを特徴とする不揮発性半導体記憶装置の書きこみ制御方法。
【請求項７】
請求項６において、
前記メモリセルが、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有している場合に、
前記メモリセルに書きこみを行う場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２になり、前記第１の値を書きこむ場合と前記第２の値を書きこむ場合とで第１の絶縁膜に生じる電界の向きが逆になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御し、
前記メモリセルに書きこみを行わない場合には、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御することを特徴とする不揮発性半導体記憶装置の書きこみ制御方法。
【請求項８】
請求項６乃至７のいずれかにおいて、
前記メモリセルが、コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有している場合に、
コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶ２以下となるように、第２の絶縁膜にはトンネル電流が発生しない範囲で前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御することを特徴とする不揮発性半導体記憶装置の書きこみ制御方法。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記メモリセルが、前記コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差がＶでは第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該コントロールゲートと第１の拡散領域及び第２の拡散領域の電位差が２Ｖである場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有している場合に
メモリセルに前記第１の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインに０を印加するとともに前記第ｍのワードラインに２Ｖを印加して、
メモリセルに前記第２の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインにＶを印加するとともに前記第ｍのワードラインに−Ｖを印加するよう構成されていることを特徴とする不揮発性半導体記憶装置の書きこみ制御方法。
【請求項１０】
請求項９において、
前記第ｎ−１、第ｎのビットラインに０又はＶを印加した状態を保持する１サイクルの書きこみ時に、前記第ｍのワードラインに対して少なくとも−Ｖと２Ｖの２種類の電圧を印加することを特徴とする不揮発性半導体記憶装置の書きこみ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置及びその書きこみ制御方法に関するものであり、さらに詳しくはデータの消去を行うことなく電気的に書き換え可能な不揮発性半導体記憶装置及びその書きこみ制御方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
従来のフラッシュＥＥＰＲＯＭ等においては、データの書きこみは記憶用トランジスタのドレインからソースに電流を流したときに発生するホットエレクトロンをフローティングゲートに注入することで行われる。またデータの消去はトンネル現象を利用して記憶用トランジスタのドレインからフローティングゲートに蓄えられている電子を引き抜くことで行われる。
【０００３】
従ってデータの換え時には一旦消去を行ってから書きこみを行う必要があったため、データの書きこみに時間がかかり手続きの煩雑さが伴っていた。
【０００４】
また消去、書きこみ時にはドレインに高電圧を印加する必要があったのでメモリセルの微細化や細分化を行うことが困難であった。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、消去操作を必要とせずにＲＡＭのような使い勝手で書きこみ可能な不揮発性半導体記憶装置及びその書きこみ制御方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、コントロールゲート及びトンネル電流の発生する条件の異なる第１の絶縁膜と第２の絶縁膜に挟まれた電荷蓄積層を含むゲート領域、第１の拡散領域、第２の拡散領域を有し、コントロールゲートが第ｍ（１≦ｍ≦Ｍ）のワードラインに、第１の拡散領域、第２の拡散領域がそれぞれ第ｎ−１、第ｎ（１≦ｎ≦Ｎ）のビットラインに接続されたメモリセルを複数有するメモリセルアレイと、前記メモリセルに第１の値を書きこむ場合には、電荷蓄積層から第１の絶縁膜を介してトンネル電流が流出するように、前記第ｎ−１、第ｎのビットラインに同じ値の電圧ＶＢ１を、第ｍのワードラインに電圧ＶＷ１を印加し、前記メモリセルに第２の値を書きこむ場合には、第１の絶縁膜を介して電荷蓄積層にトンネル電流が流入するように、前記第ｎ−１、第ｎのビットラインに同じ値の電圧ＶＢ２を、第ｍのワードラインに電圧ＶＷ２を印加するように制御する書きこみ制御回路と、を含むことを特徴とする。
【０００７】
ここにおいて、第１の絶縁膜と第２の絶縁膜とは例えば組成が同じで膜厚が異なることによりトンネル電流の発生する電位差に関する条件の異なる場合でもよいし、例えば組成が異なることによりトンネル電流の発生する条件が異なる場合でもよい。
【０００８】
また第１の絶縁膜はコントロールゲートと電荷蓄積層の間の絶縁膜でも良いし、基盤と電荷蓄積層の間の膜としても良い。
【０００９】
また電荷蓄積層は例えばフローティングゲートとして形成してもよいし、電子のトラップ順位を用いた電荷蓄積層として形成してもよい。
【００１０】
前記メモリセルに第１の値を書きこむ場合には、ＶＢ１及びＶＷ１により第１の絶縁膜を介してコントロールゲートに向け電子が注入される（コントロールゲートから電流が流出する）向きに電界及び電位差を発生させるように電圧を印加する。
【００１１】
また前記メモリセルに第２の値を書きこむ場合には、ＶＢ２及びＶＷ２により第１の絶縁膜を介してコントロールゲートから電子が抜き取られる（コントロールゲートに電流が流入する）向きに電界及び電位差を発生させるように電圧を印加する。
【００１２】
このように本発明によれば第１の絶縁膜にのみトンネル電流を発生させ、電界方向を変えることにより電子の移動方向を変更して、電荷蓄積層に対して電子を注入したり、電化蓄積層から電荷を抜き取ったりすることが出来る。
【００１３】
従って消去なしに直接書きこみを行うことが可能であり、不揮発性メモリをＲＡＭとして使用することが出来る。
【００１４】
また本発明では、各メモリセルの第１の拡散領域及び第２の拡散領域を隣り合うビットラインに接続することで、１ワードラインで制御可能なメモリセル数Ｎよりも少なくとも１の多いビットラインを設けるという簡単な構成でよい。個のように本発明によれば少ない配線で、不揮発性メモリのＲＡＭとして使用を実現することが出来る。
【００１５】
またワードライン及びビットラインに本発明の制御方法で電圧の印加を行うことで、トンネル電流の発生する条件の異なる第１の絶縁膜と第２の絶縁膜に挟まれた電荷蓄積層を用いるという簡単な構成で不揮発性メモリのＲＡＭとして使用を実現することが出来る。
【００１６】
本発明の不揮発性半導体記憶装置は、ゲート領域に生じる電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該ゲート領域に生じる電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有しており、前記書きこみ制御回路は、メモリセルに書きこみを行う場合には、ゲート領域に生じる電位差がＶ２になり、第１の値を書きこむ場合と第２の値を書きこむ場合とで第１の絶縁膜に生じる電界の向きが逆になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御し、前記メモリセルに書きこみを行わない場合には、ゲート領域に生じる電位差がＶ１になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御することを特徴とする。
【００１７】
本発明によれば制御回路で第１の絶縁膜と第２の絶縁膜のトンネル電流に発生する条件の内容に応じた電圧を前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに印加する制御を行うため、第１の絶縁膜と第２の絶縁膜のトンネル電流に発生する条件が異なっても制御内容を変更するだけで対応することが出来る。
【００１８】
本発明の不揮発性半導体記憶装置の前記書きこみ制御回路は、第２の絶縁膜にはトンネル電流が発生しない範囲で前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御することを特徴とする。
【００１９】
本発明によれば制御回路で第２の絶縁膜のトンネル電流に発生する条件の内容が応じた電圧を前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに電圧を印加するよう制御を行うため、第２の絶縁膜のトンネル電流に発生する条件が異なっても制御内容を変更するだけで対応することが出来る。
【００２０】
本発明の不揮発性半導体記憶装置は、前記ゲート領域に生じる電位差がＶでは第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該ゲート領域に生じる電位差が２Ｖである場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有しており、前記書きこみ制御回路は、メモリセルに第１の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインに０を印加するとともに前記第ｍのワードラインに２Ｖを印加して、メモリセルに第２の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインにＶを印加するとともに前記第ｍのワードラインに−Ｖを印加するよう構成されていることを特徴とする。
【００２１】
−Ｖ、２ＶはＶを１単位とした場合の電圧を意味しており、１単位の基準は任意に定めることが出来、例えば電源電圧を１単位としても良い。
【００２２】
本発明によれば第１の拡散領域および第２の拡散領域に印加する電圧は、コントロールゲートにかける電圧の２分の１、または０でよい。このように第１の拡散領域および第２の拡散領域に高電圧を印可しなくてもよいためメモリセルの微細化を行うことが可能となる。
【００２３】
本発明の不揮発性半導体記憶装置の前記書きこみ制御回路は、書きこみ時に、前記第ｍのワードラインに対して少なくとも−Ｖと２Ｖの２種類の電圧を１サイクルで印加することを特徴とする。
【００２４】
これにより２種類の異なる値を同時に複数書きこむ場合でも１サイクルで書きこむことが出来る。
【００２５】
本発明は、コントロールゲート及びトンネル電流の発生する条件の異なる第１の絶縁膜と第２の絶縁膜に挟まれた電荷蓄積層を含むゲート領域、第１の拡散領域、第２の拡散領域を有し、コントロールゲートが第ｍ（１≦ｍ≦Ｍ）のワードラインに、第１の拡散領域、第２の拡散領域がそれぞれ第ｎ−１、第ｎ（１≦ｎ≦Ｎ）のビットラインに接続されたメモリセルを複数有するメモリセルアレイを含む不揮発性半導体記憶装置の書きこみ制御方法であって、前記メモリセルに第１の値を書きこむ場合には、電荷蓄積層から第１の絶縁膜を介してトンネル電流が流出するように、前記第ｎ−１、第ｎのビットラインに同じ値の電圧ＶＢ１を、第ｍのワードラインに電圧ＶＷ１を印加し、前記メモリセルに第２の値を書きこむ場合には、第１の絶縁膜を介して電荷蓄積層にトンネル電流が流入するように、前記第ｎ−１、第ｎのビットラインに同じ値の電圧ＶＢ２を、第ｍのワードラインに電圧ＶＷ２を印加するように制御することを特徴とする。
【００２６】
本発明の不揮発性半導体記憶装置の書きこみ制御方法は、ゲート領域に生じる電位差がＶ１では第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該ゲート領域に生じる電位差がＶ２（Ｖ１＜Ｖ２）である場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有している場合に、メモリセルに書きこみを行う場合には、ゲート領域に生じる電位差がＶ２になり、第１の値を書きこむ場合と第２の値を書きこむ場合とで第１の絶縁膜に生じる電界の向きが逆になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインに印加する電圧を制御し、前記メモリセルに書きこみを行わない場合には、ゲート領域に生じる電位差がＶ１になるように前記第ｎ−１及び第ｎのビットライン、第ｍのワードラインにに印加する電圧を制御することを特徴とする。
【００２７】
本発明の不揮発性半導体記憶装置の書きこみ制御方法は、第２の絶縁膜にはトンネル電流が発生しない範囲で前記第ｎ−１、第ｎのビットライン、第ｍのワードラインに電圧を印加するように制御することを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置の書きこみ制御方法は、前記ゲート領域に生じる電位差がＶでは第１の絶縁膜及び第２の絶縁膜のいずれにもトンネル電流が流れず、当該ゲート領域に生じる電位差が２Ｖである場合には第１の絶縁膜にのみトンネル電流が流れ第２の絶縁膜にはトンネル電流が流れない構成を有している場合に、メモリセルに第１の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインに０を印加するとともに前記第ｍのワードラインに２Ｖを印加して、メモリセルに第２の値を書きこむ場合には、前記第ｎ−１、第ｎのビットラインにＶを印加するとともに前記第ｍのワードラインに−Ｖを印加するよう構成されていることを特徴とする。
【００２９】
本発明の不揮発性半導体記憶装置の書きこみ制御方法は、書きこみ時に、前記第ｍのワードラインに対して少なくとも−Ｖと２Ｖの２種類の電圧を１サイクルで印加することを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３１】
図１は、本実施形態の不揮発性半導体記憶装置の構成の一例を説明するための図である。
【００３２】
半導体記憶装置１０は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイ（不揮発性メモリ）２０と制御回路１２０を含む。制御回路１２０は、センスアンプ３０、コラムデコーダ４０、アドレスバッファ５０、ワードライン制御６０、ワードデコーダー７０、読み出しアンプ・書きこみバッファ８０、データ入出力バッファ９０、コマンド制御１００を含み、書きこみ制御回路として機能する。
【００３３】
コマンド制御１００は外部（ＣＰＵ等）からメモリ制御コマンドを受け、読み出しアンプ・書きこみバッファ８０、ワードライン制御６０に向け、制御信号を出力する。
【００３４】
アドレスバッファ５０は外部（ＣＰＵ等）から受信したアクセスアドレスが格納される。
【００３５】
コラムデコーダー４０は、前記アクセスアドレスによりアクセス対象メモリセルが接続されたビットラインを特定する。
【００３６】
ワードデコーダー７０は、前記アクセスアドレスによりアクセス対象メモリセルが接続されたワードラインを特定する。
【００３７】
データ入出力バッファ９０は、書きこみ要求時には外部（ＣＰＵ等）から書きこみデータを受けて保持し、読みだし要求時はメモリセルアレイ２０から読み出したデータを保持し外部に出力する。
【００３８】
読み出しアンプ・書きこみバッファ８０は、コマンド制御１００から入力コマンドを受け、書きこみ要求時にはデータ入出力バッファ９０から受けた書きこみデータが第１の値であるか第２の値であるかに基づき、書きこみ対象メモリセルが接続されたビットラインに印加する電圧をセンスアンプ３０に指示する処理を行う。読み出し時にはセンスアンプ３０から受けた信号に基づき読み出し値を第１の値か第２の値のいずれかに特定しデータ入出力バッファ９０に向け出力する。
【００３９】
センスアンプ３０は増幅回路であり、読み出し要求時には読み出し対象メモリセルが接続されたビットラインをプリチャージし、当該メモリセルから検出した電流を増幅する処理を行う。また書きこみ要求時には、書きこみ対象メモリセルが接続された隣り合う２つビットラインに、読み出しアンプ・書きこみバッファ８０により指示された電圧を印加する処理を行う。
【００４０】
ワードライン制御６０は、書きこみ要求時には書きこみ対象メモリセルが接続されたワードラインに０ｖ→２Ｖcc→−Ｖccと変化する電圧を１サイクルで印加する処理を行う。ここでＶccは電源電圧を意味する。また読み出し要求時には読み出し対象メモリセルが接続されたワードラインを活性化する処理を行う。
【００４１】
図２（Ａ）（Ｂ）は本実施の形態のメモリセルの構成について説明するための断面構造図である。
【００４２】
図２（Ａ）は、電荷蓄積層をフローティングゲートを用いて形成した場合のメモリセルをあらわしている。
【００４３】
同図に示すように本実施の形態のメモリセルは、Ｐ型シリコン基盤２５０上にｎチャネルＭＯＳＦＥＴが形成されており、ｎ型の第１の拡散領域２３０及びｎ型の第２の拡散領域２４０が、それぞれソース及びドレインとして形成されている。
【００４４】
そして第２の絶縁膜２２８上にフローティングゲート２２６、第１の絶縁膜２２４、コントロールゲート２２２が設けられている。なお、第２の絶縁膜２２８、フローティングゲート２２６、第１の絶縁膜２２４、コントロールゲート２２２の部分をゲート領域２２０という。
【００４５】
フローティングゲート２２６は電気的に浮遊した状態に在るポリシリコン等で構成されており、シリコン酸化膜（ＳｉＯ2）である第１の絶縁膜２２４と第２の絶縁膜２２８で囲まれている。
【００４６】
ここにおいて、第１の絶縁膜と第２の絶縁膜とはトンネル電流の発生する条件が異なっている。すなわちゲート領域２２０の電位差Ｖでは第１の絶縁膜２２４及び第２の絶縁膜２２８のいずれにもトンネル電流が流れず、当該ゲート領域２２０の電位差が２Ｖになると第１の絶縁膜２２４にのみトンネル電流が流れ第２の絶縁膜２２８にはトンネル電流が流れない構成を有している。
【００４７】
例えば第１の絶縁膜２２４の膜厚を第２の絶縁膜２２８より薄くすることにより上記条件を満たすよう構成することができる。
【００４８】
またここでＶ、２ＶはＶを１単位とした場合の電圧を意味しており、１単位の基準は任意に定めることが出来る。例えば電源電圧（Ｖcc）をＶとしても良い。
【００４９】
図２（Ｂ）は、電荷蓄積層をシリコン窒化膜（Ｓｉ3Ｎ4）等のトラップ順位を用いた電荷蓄積層として形成した場合のメモリセルをあらわしている。第１の拡散領域２３０、第２の拡散領域２４０、ゲート領域２２０の構成は図２（Ａ）の場合と同様である。
【００５０】
本実施の形態のメモリセルの電荷蓄積層は、図２（Ａ）に示すようにフローティングゲート２２６を用いても良いし、図２（Ｂ）に示すようにトラップ順位を用いた電荷蓄積層２７６を用いても良い。
【００５１】
図３はメモリセルとビットライン及びワードラインとの接続関係について説明するための図である。
【００５２】
同図に示すように１ワードラインに接続されたメモリセルＴｒmnはＮ個である。ここにおいてビットラインはＢＬ1〜ＢＬNのＮ本とダミーのビットラインＢＬ0を有している。
【００５３】
このように本実施の形態の不揮発性半導体記憶装置は、１ワードラインで制御可能な記憶素子数Ｎよりも少なくとも１以上の多いビットラインを有していることを特徴とする。
【００５４】
例えばメモリセルＴｒmnは、コントロールゲートが第ｍ（１≦ｍ≦Ｍ）のワードラインに、第１の拡散領域（ソース）、第２の拡散領域（ドレイン）がそれぞれ第ｎ−１、第ｎ（１≦ｎ≦Ｎ）のビットラインに接続されている。
【００５５】
図４は本実施の形態の不揮発性半導体記憶装置のデータ書きこみ制御方法について説明するためのフローチャート図である。
【００５６】
本実施の形態の不揮発性半導体記憶装置は、アクセスアドレスをアドレスバッファ（図１の５０参照）に、アクセス要求コマンドをコマンド制御部１００（図１の１００参照）に受け、書きこみ要求である場合には書きこみデータをデータ入出力バッファ（図１の９０参照）に受ける。
【００５７】
本実施の形態の不揮発性半導体記憶装置は、アクセス要求信号（アクセスアドレス、アクセスコマンド、データ）等を受信すると、それが書きこみ要求であるか否か判断する（ステップＳ１０、Ｓ２０）。
【００５８】
書き込み要求である場合には、アクセスアドレスをコラムデコーダー、ワードレコーダーでデコードして、制御対象となるワードラインＷＬm、ビットラインＢＬnを特定する（ステップＳ２０、Ｓ３０）。
【００５９】
書きこみ値が第１の値である場合にはビットラインＢＬn、ＢＬn-1の両方に同じ電圧Ｖccを印加する（ステップＳ４０、Ｓ５０）。
【００６０】
また書きこみ値が第２の値である場合にはビットラインＢＬn、ＢＬn-1の両方に同じ電圧０を印加する（ステップＳ４０、Ｓ６０）。
【００６１】
そしてワードラインに０ｖ→２Ｖcc→−Ｖccと変化する電圧を１サイクルで印加する（ステップＳ７０）。
【００６２】
図５は、本実施の形態において書きこみ時に書きこみ対象メモリセルが接続されたワードラインに印加する電圧を示した図である。同図に示すようにワードラインに０ｖ→２Ｖcc→−Ｖccと変化する電圧を１サイクル３１０で印加するのは、１サイクルで第１の値、第２の値の両方を同時に書きこみ可能にするためである。
【００６３】
次にステップＳ５０、Ｓ６０、Ｓ７０において、電荷蓄積層から電荷を抜き取ったり、電荷蓄積層に電荷を注入したりする様子について説明する。
【００６４】
図６（Ａ）（Ｂ）（Ｃ）は、電荷蓄積層に電子を注入する場合について説明するための図である。すなわちメモリセルに第１の値（０）を書きこむ場合である。
【００６５】
図６（Ａ）（Ｂ）（Ｃ）のメモリセル２１０は、図２（Ａ）のメモリセル２１０と同じ構成を有しているものとする。第１の絶縁膜２２４にはゲート領域２２０に６ボルトの電位差が発生するとトンネル電流が流れるものとする。
【００６６】
メモリセル２１０のコントロールゲート２２２はワードラインＷＬmに接続され、ソースである第１の拡散領域２３０（ｎ＋）はビットラインＢＬn-1に接続され、ドレインである第２の拡散領域２４０（ｎ＋）はビットラインＢＬnに接続されている。
【００６７】
本実施の形態では電荷蓄積層に電子を注入する場合にソースとドレインに３Ｖ印加し、ゲートに１サイクルで６ｖ→−３ｖと変化する電圧を印加する。
【００６８】
図６（Ａ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに３ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに電圧をかける前（通常状態の０ｖ）の状態を表している。
【００６９】
同図に示すようにソース（Ｓ）とドレイン（Ｄ）に３ｖ印加され、ゲート（Ｇ）は０ｖで、バルク（Ｂ）も０ｖである。このため、バルクとゲート領域２２０間に電位差はない。またソース（Ｓ）、ドレイン（Ｄ）とゲート領域２２０間の電位差は３ｖであるため、第１の絶縁膜２２４にトンネル電流は流れない。
【００７０】
図６（Ｂ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに３ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに６ｖを印加した状態を表している。
【００７１】
同図に示すようにソース（Ｓ）とドレイン（Ｄ）に３ｖ印加され、ゲート（Ｇ）は６ｖであるため、導通してチャネル４１０が形成される。ソース（Ｓ）とドレイン（Ｄ）が３ｖであるためチャネル４１０も３ｖとなり、ゲート領域２２０、ソース（Ｓ）、ドレイン（Ｄ）、チャネル４１０間の電位差は３ｖである。
【００７２】
このためゲート領域に生じる電位差は３ｖであり、第１の絶縁膜２２４にトンネル電流は流れない。
【００７３】
図６（Ｃ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに３ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに−３ｖを印加した状態を表している。
【００７４】
同図に示すようにソース（Ｓ）とドレイン（Ｄ）に３ｖ印加され、ゲート（Ｇ）は−３ｖであるため導通しない。しかし４２０ではゲート領域２２０とソース（Ｓ）間の電位差が６ｖとなり、４３０ではゲート領域２２０とドレイン（Ｄ）の電位差が６ｖとなる。
【００７５】
このため、ゲート領域２２０の４２０と４３０の部分は電位差が６ｖとなり、第１の絶縁膜２２４にフローティングゲート２２６からコンロロールゲート２２２へトンネル電流が流れる。これによりフローティングゲート２２６に電子が注入されることになる。このためフローティングゲートは−になり、この状態を第１の値（０）が書きこまれた状態であるとする。
【００７６】
その後ゲートを０ｖにして通常状態にする。この一連の動作でフローティングゲートに電子を注入してメモリセルに第１の値（０）を書きこむことが出来る。
【００７７】
図７（Ａ）（Ｂ）（Ｃ）は、電荷蓄積層から電子を抜き取る場合について説明するための図である。すなわちメモリセルに第２の値（１）を書きこむ場合である。
【００７８】
図７（Ａ）（Ｂ）（Ｃ）のメモリセル２１０は、図２（Ａ）のメモリセル２１０と同じ構成を有しているものとする。第１の絶縁膜２２４にはゲート領域２２０に６ボルトの電位差が発生するとトンネル電流が流れるものとする。
【００７９】
メモリセル２１０のコントロールゲート２２２はワードラインＷＬmに接続され、ソースである第１の拡散領域２３０（ｎ＋）はビットラインＢＬn-1に接続され、ドレインである第２の拡散領域２４０（ｎ＋）はビットラインＢＬnに接続されている。
【００８０】
本実施の形態では電荷蓄積層から電子を抜き取る場合にソースとドレインに０Ｖ印加し、ゲートに１サイクルで６ｖ→−３ｖと変化する電圧を印加する。
【００８１】
図７（Ａ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに０ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに電圧をかける前（通常状態の０ｖ）の状態を表している。
【００８２】
同図に示すようにソース（Ｓ）とドレイン（Ｄ）に０ｖ印加され、ゲート（Ｇ）は０ｖで、バルク（Ｂ）も０ｖである。このため、バルク、ソース（Ｓ）、ドレイン（Ｄ）とゲート領域２２０間に電位差はないので、第１の絶縁膜２２４にトンネル電流は流れない。
【００８３】
図７（Ｂ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに０ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに６ｖを印加した状態を表している。
【００８４】
同図に示すようにソース（Ｓ）とドレイン（Ｄ）に０ｖ印加され、ゲート（Ｇ）は６ｖであるため、導通してチャネル４１０が形成される。ソース（Ｓ）とドレイン（Ｄ）が０ｖであるためチャネル４１０も０ｖとなり、ゲート領域２２０、ソース（Ｓ）、ドレイン（Ｄ）、チャネル４１０間の電位差は６ｖである。
【００８５】
このためゲート領域に生じる電位差は６ｖであり、第１の絶縁膜２２４にコントロールゲート２２２からフローティングゲート２２６にトンネル電流が流れる。これによりフローティングゲート２２６から電子が抜き取られることになる。このためフローティングゲートは＋になり、この状態を第２の値（１）が書きこまれた状態であるとする。
【００８６】
図７（Ｃ）では、メモリセルＴｒmnのソース（Ｓ）とドレイン（Ｄ）が接続されたビットラインＢＬn-1、ＢＬnに０ｖ印加して、メモリセルＴｒmnのゲート（Ｇ）が接続されたワードラインに−３ｖを印加した状態を表している。
【００８７】
同図に示すようにソース（Ｓ）、ドレイン（Ｄ）、バルク（Ｂ）ともに０ｖであるため、ゲート領域２２０に生じる電位差は３ｖとなり、第１の絶縁膜２２４にトンネル電流は流れない。
【００８８】
その後ゲートを０ｖにして通常状態にする。この一連の動作でフローティングゲートから電子を抜き取り、メモリセルに第２の値（１）を書きこむことが出来る。
【００８９】
次にメモリセルからデータを読みだす場合について説明する。
【００９０】
読み出し対象メモリセルの第２の拡散領域（Ｄ）に接続されたビットラインＢＬnをプリチャージし、読み出し対象メモリセルが接続されたワードラインを選択してプラスの電圧を印加する。
【００９１】
このときメモリセルに格納されているデータが第１の値（０）である場合にはフローティングゲートに電子が蓄積されてマイナス状態であるためしきい値電圧が上がりコントロールゲートに印加するプラス電圧が打ち消されＯＮしない。このためビット線に電流が流れないので、センスアンプにより電流が検出できない場合には、第１の値（０）が格納されていると判断する。
【００９２】
またメモリセルに格納されているデータが第２の値（１）である場合にはフローティングゲートに電子が蓄積されていないので中性であり、しきい値電圧は変化しない。従ってコントロールゲートに印加するプラス電圧によりＯＮしてビット線に電流が流れる。このためセンスアンプにより電流が検出された場合には、第２の値（１）が格納されていると判断する。
【００９３】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９４】
本実施の形態では、コントロールゲートとフローティングゲートに挟まれた第１の絶縁膜にトンネル電流が流れる場合を例にとり説明したがこれに限られない。例えば第２の絶縁膜にトンネル電流が流れるような構成を有する場合でもよい。
【００９５】
また本実施の形態では１サイクルで２種類の電圧を印加する場合を例にとり説明したがこれに限られない。例えば１つのメモリセルに値を書きこむ場合には、その書きこみ値に応じた１種類の電圧を印加するようにしてもよい。
【００９６】
また本実施の形態では図１のような構成を有する不揮発性半導体記憶装置を例にとり説明したがこれに限られない。例えば図１のような構成の不揮発性半導体記憶装置を複数個有するような構成でもよい。このようにすると複数個の不揮発性半導体記憶装置に、１サイクルで異なる値を書きこむことが出来る。
【００９７】
また本実施の形態ではｎチャネル型ＭＯＳトランジスタを用いてメモリセルを構成した場合を例にとり説明したがこれに限られない。
【００９８】
また本実施の形態ではゲート領域２２０の電位差Ｖでは第１の絶縁膜２２４及び第２の絶縁膜２２８のいずれにもトンネル電流が流れず、当該ゲート領域２２０の電位差が２Ｖになると第１の絶縁膜２２４にのみトンネル電流が流れ第２の絶縁膜２２８にはトンネル電流が流れない構成を有している場合を例にとり説明したがこれに限られない。ゲート領域２２０の電位差Ｖ１では第１の絶縁膜２２４及び第２の絶縁膜２２８のいずれにもトンネル電流が流れず、当該ゲート領域２２０の電位差がＶ２（Ｖ１＜Ｖ２）になると第１の絶縁膜２２４にのみトンネル電流が流れ第２の絶縁膜２２８にはトンネル電流が流れない構成を有している任意の場合に適用できる。
【００９９】
また本実施の形態では、電源電圧Ｖccを１単位として、ビットラインに０またはＶｃｃを印加し、ワードラインに０ｖ→Ｖcc→２Ｖccと変化する電圧を印加する場合を例にとり説明したがこれに限られない。
【０１００】
基準となる電圧や、ビットライン、ワードに印加する電圧は、第１の絶縁膜及び第２の絶縁膜にトンネル電流の発生する条件によって定められる所与の値をとることが出来る。
【図面の簡単な説明】
【図１】本実施形態の不揮発性半導体記憶装置の構成の一例を説明するための図である。
【図２】図２（Ａ）（Ｂ）は本実施の形態のメモリセルの構成について説明するための断面構造図である。
【図３】メモリセルとビットライン及びワードラインとの接続関係について説明するための図である。
【図４】本実施の形態の不揮発性半導体記憶装置のデータ書きこみ制御方法について説明するためのフローチャート図である。
【図５】本実施の形態において書きこみ時に書きこみ対象メモリセルが接続されたワードラインに印加する電圧を示した図である。
【図６】図６（Ａ）（Ｂ）（Ｃ）は、電荷蓄積層に電子を注入する場合について説明するための図である。
【図７】図７（Ａ）（Ｂ）（Ｃ）は、電荷蓄積層から電子を抜き取る場合について説明するための図である。
【符号の説明】
１０    半導体記憶装置
２０    メモリセルアレイ
３０    センスアンプ
４０    コラムデコーダ
５０    アドレスバッファ
６０    ワードライン制御
７０    ワードデコーダー
８０    読み出しアンプ・書きこみバッファ
９０    データ入出力バッファ
１２０  制御回路
２１０  メモリセル
２２０  ゲート領域
２２２  コントロールゲート
２２４  第１の絶縁膜
２２６  フローティングゲート
２２８  第２の絶縁膜
２３０  第１の拡散領域
２４０  第２の拡散領域
２５０  ｐ型シリコン基盤
２６０  メモリセル
２７０  ゲート領域
２７２  コントロールゲート
２７４  第１の絶縁膜
２７６  フローティングゲート
２７８  第２の絶縁膜
２８０  第１の拡散領域
２９０  第２の拡散領域
３００  ｐ型シリコン基盤
４１０  チャネル
４４０  トンネル電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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