(57)【特許請求の範囲】
【請求項１】
信号増幅用ＦＥＴと、該信号増幅用ＦＥＴの出力信号電圧を検出する電圧検出手段と、該電圧検出手段が検出した出力信号電圧に応じて前記信号増幅用ＦＥＴのバイアスを変化させるバイアス可変手段とを備え、前記信号増幅用ＦＥＴの利得抑圧が発生する程度に入力信号が増大したとき前記信号増幅用ＦＥＴのバイアスを調整する低雑音増幅器において、
前記信号増幅用ＦＥＴのドレイン端子は、チョークインダクタを介して電源端子に接続され、
前記電圧検出手段は、前記信号増幅用ＦＥＴのドレイン端子に一端が接続された、第２の抵抗と１又は２以上の直列接続のダイオードからなる直列回路と、該直列回路のうち前記ダイオードのカソード側の他端と接地との間に接続された第１の抵抗とを備え、
前記バイアス可変手段は、エンハンスメント型ＦＥＴからなり、該エンハンスメント型ＦＥＴは、そのゲート端子が前記直列回路と前記第１の抵抗の共通接続点に接続され、ドレイン端子とソース端子間が前記信号増幅用ＦＥＴのソース端子に接続された自己バイアス回路に並列接続されていることを特徴とする低雑音増幅器。
【請求項２】
請求項１において、
前記信号増幅用ＦＥＴにデュアルゲートＦＥＴを用い、該デュアルゲートＦＥＴの第１のゲート端子に入力信号を入力させ、第２のゲート端子に前記自己バイアス回路を接続したことを特徴とする低雑音増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯無線機をはじめとした各種無線通信に用いられる低雑音増幅器に関する。
【０００２】
【従来の技術】
携帯無線通信に用いられる従来の低雑音増幅器の一例の構成を図７に示す。信号増幅用デュアルゲートＦＥＴ１の第１のゲート端子（Ｇ１）は接地抵抗６により接地されるとともにＤＣカットキャパシタ１０と入力整合回路１４を介して信号入力端子１６に接続される。信号増幅用デュアルゲートＦＥＴ１のソース端子（Ｓ１）はソースインダクタ４と自己バイアス回路を構成する自己バイアス抵抗７を介して接地され、自己バイアス抵抗７と並列にバイパスキャパシタ１１が接続され、ソースインダクタ４と自己バイアス抵抗７とバイパスキャパシタ１１の共通接続点が信号増幅用デュアルゲートＦＥＴ１の第２のゲート端子（Ｇ２）に接続される。信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）はチョークインダクタ５を介して電源電圧印加端子１８に接続されるとともに、出力整合回路１５とＤＣカットキャパシタ１３を介して信号出力端子１７に接続される。なお、信号増幅用デュアルゲートＦＥＴ１はデプレッション型である。
【０００３】
このような回路においては、信号増幅用デュアルゲートＦＥＴ１のソース端子（Ｓ１）に接続されるソースインダクタ４により、信号増幅用デュアルゲートＦＥＴ１の第１ゲート（Ｇ１）の共役反射係数と雑音が最小となる最適信号源反射係数とが近接するため、入力整合と雑音整合を両立した低雑音増幅器が実現される。
【０００４】
【発明が解決しようとする課題】
通常、携帯無線端末の受信部に用いられる低雑音増幅器においては、入力される信号電力は微弱であるが、特殊な条件下での使用を想定し、強電界の妨害波信号が入力される場合の受信感度抑圧が定義されることがある。上記のような低雑音増幅器においては、弱電界の高周波信号を増幅する事を前提としているため、強電界の妨害波信号が入力されると、低雑音増幅器の動作点が線形動作領域を外れるため電力利得が抑圧され、携帯無線端末の受信感度を著しく劣化させるといった問題がある。
【０００５】
低雑音増幅器のバイアス電流を増加すれば、増幅器の高出力化を図ることができ、強電界の妨害波信号入力時の利得抑圧を低減することが可能であるが、このようにすると通常動作時の電源電流が増加するため、電池電源で動作する携帯無線端末の通話時間が短縮してしまう。
【０００６】
また、強電界入力時の出力特性や歪み特性を改善するために、低雑音増幅器の前段に減衰器を設ける手法や低雑音増幅器にバイパス回路を設ける手法が存在するが、これら手法は強入力時の電力を抑圧することで、出力特性や歪みを改善しているため、電力利得はもちろん入出力のＶＳＷＲや雑音指数等の電気的特性が弱入力時の特性から変化する上に、回路規模が大きくなり、ＩＣのチップ面積が大きくなって製造コストが増加してしまう。
【０００７】
本発明は上記のような問題点を解消し、従来の低雑音増幅器に比べてＩＣのチップ面積を極力増大させずに、弱電界の信号入力時には電源電流を低減し、強電界の妨害波信号入力時には利得抑圧の少なくした低雑音増幅器を実現することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に係わる発明は、信号増幅用ＦＥＴと、該信号増幅用ＦＥＴの出力信号電圧を検出する電圧検出手段と、該電圧検出手段が検出した出力信号電圧に応じて前記信号増幅用ＦＥＴのバイアスを変化させるバイアス可変手段とを備え、前記信号増幅用ＦＥＴの利得抑圧が発生する程度に入力信号が増大したとき前記信号増幅用ＦＥＴのバイアスを調整する低雑音増幅器において、前記信号増幅用ＦＥＴのドレイン端子は、チョークインダクタを介して電源端子に接続され、前記電圧検出手段は、前記信号増幅用ＦＥＴのドレイン端子に一端が接続された、第２の抵抗と１又は２以上の直列接続のダイオードからなる直列回路と、該直列回路のうち前記ダイオードのカソード側の他端と接地との間に接続された第１の抵抗とを備え、前記バイアス可変手段は、エンハンスメント型ＦＥＴからなり、該エンハンスメント型ＦＥＴは、そのゲート端子が前記直列回路と前記第１の抵抗の共通接続点に接続され、ドレイン端子とソース端子間が前記信号増幅用ＦＥＴのソース端子に接続された自己バイアス回路に並列接続されていることを特徴とする低雑音増幅器とした。
【０００９】
請求項２に係わる発明は、請求項１に係わる発明において、前記信号増幅用ＦＥＴにデュアルゲートＦＥＴを用い、該デュアルゲートＦＥＴの第１のゲート端子に入力信号を入力させ、第２のゲート端子に前記自己バイアス回路を接続したことを特徴とする低雑音増幅器とした。
【００１３】
【発明の実施の形態】
図１が本発明の第１の実施の形態（但し参考例）、図２が本発明の第２の実施の形態（但し参考例）、図３が本発明の第３の実施の形態（但し参考例）、図４が本発明の第４の実施の形態の低雑音増幅器を示す回路図である。
【００１４】
［第１の実施の形態］
図１に示す第１の実施の形態は、信号増幅用デュアルゲートＦＥＴ１の第１のゲート端子（Ｇ１）が接地抵抗６により接地されるとともにＤＣカットキャパシタ１０と入力整合回路１４を介して信号入力端子１６に接続される。前記信号増幅用デュアルゲートＦＥＴ１のソース端子（Ｓ１）はソースインダクタ４と自己バイアス回路を構成する自己バイアス抵抗７を介して接地され、前記自己バイアス抵抗７と並列にバイパスキャパシタ１１が接続され、ソースインダクタ４と自己バイアス抵抗７とバイパスキャパシタ１１の共通接続点が前記信号増幅用デュアルゲートＦＥＴ１の第２のゲート端子（Ｇ２）に接続される。前記信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）はチョークインダクタ５を介して電源電圧印加端子１８に接続されるとともに、出力整合回路１５とＤＣカットキャパシタ１３を介して信号出力端子１７に接続される。なお、信号増幅用デュアルゲートＦＥＴ１はデプレッション型である。
【００１５】
２はバイアス可変手段としてのエンハンスメント型ＦＥＴである。このエンハンスメント型ＦＥＴ２のドレイン端子（Ｄ３）が前記ソースインダクタ４とバイパスキャパシタ１１と自己バイアス抵抗７と第２のゲート端子（Ｇ２）の共通接続点に接続され、前記エンハンスメント型ＦＥＴ２のソース端子（Ｓ３）は接地され、前記エンハンスメント型ＦＥＴ２のゲート端子（Ｇ３）は抵抗８により接地されるとともにキャパシタ１２を介して前記信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）に接続される。このキャパシタ１２と抵抗８は信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）の出力信号電圧を検出する電圧検出手段を構成する。
【００１６】
このとき、信号増幅用デュアルゲートＦＥＴ１により増幅された高周波信号の一部は、キャパシタ１２により、エンハンスメント型ＦＥＴ２のゲート端子に印加されるが、その電圧振幅はキャパシタ１２の容量値とエンハンスメント型ＦＥＴ２のゲート幅で決まる。
【００１７】
そこで、低雑音増幅器に微弱な信号が入力される場合には、エンハンスメント型ＦＥＴ２のゲート端子（Ｇ３）へ印加される電圧振幅によりエンハンスメント型ＦＥＴ２のドレイン・ソース間電流が自己バイアス抵抗７に流れる電流に比べて無視できる（ほぼ零となる）ように、且つ、低雑音増幅器の利得が抑圧され始めるレベルの強信号が入力される場合には、エンハンスメント型ＦＥＴ２のゲート端子（Ｇ３）へ印加される電圧振幅によりエンハンスメント型ＦＥＴ２のドレイン・ソース間電流と自己バイアス抵抗７に流れる電流の和が所望の値（強信号入力に対して増幅器の線形性が向上するバイアス電流値）になるように、それぞれキャパシタ１２の容量値とエンハンスメント型ＦＥＴ２のゲート幅が最適化されている。また、自己バイアス抵抗７の値は弱電界時の適正バイアスを決める値であるが、同時に弱電界時の電源電流が市場の要求を反映した電流となるように設定されている。
【００１８】
以上のような構成の低雑音増幅器においては、入力される信号が微弱な場合、エンハンスメント型ＦＥＴ２には電流が流れないため、増幅器のバイアス電流は自己バイアス抵抗７で設定した小さな値となる。逆に増幅器の利得が抑圧され始めるレベルの強信号が入力される場合には、自己バイアス抵抗７とエンハンスメント型ＦＥＴ２のドレイン・ソース間に流れる電流との和が、予め増幅器の出力特性を向上させるように設定した値となるため、妨害波入力時の利得抑圧を低減する事が可能となる。
【００１９】
従来例による妨害波入力電力に対する電力利得と電源電流の特性を図８に、第１の実施の形態による妨害波入力電力に対する電力利得と電源電流の特性を図５に示す。図８の特性に比べて図５の特性は、妨害波入力電力が大きくなるとバイアス電流増大により電源電流が増大するが、増幅器の線形性は向上している。
【００２０】
このように、強入力時には電源電流が増加するが、強電界の妨害波が入力されるのは極めて希な条件を想定しているため、電池電源で動作する携帯無線端末の通信時間を大きく削減するまでには至らない。
【００２１】
［第２、第３の実施の形態］
図２に示す第２の実施の形態は、第１の実施の形態におけるエンハンスメント型ＦＥＴ２のドレイン端子（Ｄ３）に低抵抗７’を付加してソースインダクタ４に接続し、図３に示す第３の実施の形態は、第１の実施の形態におけるエンハンスメント型ＦＥＴ２のソース端子（Ｓ３）に低抵抗７”を付加して接地したものである。第２、第３の実施の形態でも基本動作は上記第１の実施の形態と同じであるが、エンハンスメント型ＦＥＴ２のドレイン端子（Ｄ３）またはソース端子（Ｓ３）に低抵抗を付加した場合、妨害波電力に対するエンハンスメント型ＦＥＴ２のドレイン・ソース間に流れる電流の特性曲線が変化する。このため、増幅器自体の妨害波電力に対する利得抑圧に応じて、増幅器のバイアス電流ひいては電源電流を最適化することができ、効果的に利得抑圧を調整することが可能である。
【００２２】
［第４の実施の形態］
図４に示す第４の実施の形態は、第１の実施の形態における信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）に接続されるキャパシタ１２の代用として、抵抗９と４個直列のダイオード３ａ〜３ｄからなる直列回路を接続したもので、そのダイオード３ａのアノード側を抵抗９に接続し、ダイオード３ｄのカソード側をエンハンスメント型ＦＥＴ２のゲート端子（Ｇ３）に接続したものである。このような構成では、エンハンスメント型ＦＥＴ２のゲート端子（Ｇ３）には、ダイオード３ａ〜３ｄにより、信号増幅用デュアルゲートＦＥＴ１のドレイン端子（Ｄ１）に出力された高周波信号の一部が印加されるとともに電源電圧をレベルシフトした電圧が重畳されるので、妨害電力入力時に、第１の実施の形態よりも増幅器のバイアス電流をより大きく増加させることが可能である。第４の実施の形態による妨害波入力電力に対する電力利得と電源電流の特性を図６に示す。
【００２３】
［その他の実施形態］
なお、信号増幅用デュアルゲートＦＥＴ１、バイアス可変用エンハンスメント型ＦＥＴ２、ダイオード３ａ〜３ｄ、その他の受動素子をＧａＡｓで形成すれば、高周波入力信号に対する過渡応答特性が良好となる。また、これらの各素子を半導体基板上に集積化すると、携帯無線端末の小型化を図ることが可能である。
【００２４】
【発明の効果】
以上から請求項１に係わる発明では、強電界の妨害波信号が入力される場合にのみバイアスを調整するので、このとき信号増幅用ＦＥＴの動作点が線形領域から外れないようにすることができ、強電界の妨害波信号が入力されるときには利得抑圧を低減した増幅器が実現できる。また、小信号入力時にはバイアス調整は行われないので、電源電流を従来と同様に低減できる。また、減衰器やバイパス回路を設ける利得可変型低雑音増幅器に比べＩＣのチップ面積の増大を極力抑えることができる。さらに、抵抗とダイオードにより、出力信号電圧を検出しその検出信号電圧に電源電圧をレベルシフトした電圧を重畳してエンハンスメント型ＦＥＴのゲート端子に印加するので、強電界の妨害波信号が入力される場合のバイアス電流の増加幅が大きくなるため、増幅器自体の出力特性をより向上し、効果的に妨害波信号入力時の利得抑圧を抑えることが可能となる。
【００２８】
請求項２に係わる発明では、信号増幅用ＦＥＴにデュアルゲートＦＥＴを用いるため増幅器の利得が向上する。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の低雑音増幅器の回路図である。
【図２】  本発明の第２の実施の形態の低雑音増幅器の回路図である。
【図３】  本発明の第３の実施の形態の低雑音増幅器の回路図である。
【図４】  本発明の第４の実施の形態の低雑音増幅器の回路図である。
【図５】  第１の実施形態の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【図６】  第４の実施形態の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【図７】  従来の低雑音増幅器の回路図である。
【図８】  従来の低雑音増幅器の妨害波電力に対する電力利得と電源電流の特性図である。
【符号の説明】
１：信号増幅用デュアルゲートＦＥＴ
２：エンハンスメント型ＦＥＴ
３ａ〜３ｄ：ダイオード
４：ソースインダクタ
５：チョークインダクタ
６：接地抵抗
７：自己バイアス抵抗
７’，７”：低抵抗
８，９：抵抗
１０，１２，１３：ＤＣカットキャパシタ
１１：バイパスキャパシタ
１４：入力整合回路
１５：出力整合回路
１６：信号入力端子
１７：信号出力端子
１８：電源電圧印加端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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