(57)【特許請求の範囲】
【請求項１】
支持基板または半導体基板の一側面に形成された第１酸化層を媒介物として、前記支持基板と前記半導体基板とを相互結合させる段階と、
結合された前記支持基板および前記半導体基板の露出された表面に、第２酸化層を形成する段階と、
前記第２酸化層の表面に、前記半導体基板と同一なタイプのストレスを有する第１厚さの半導体物質層を形成する段階と、
前記半導体基板の表面側に形成された前記半導体物質層および前記第２酸化層並びに前記半導体基板の上部を連続的に研磨した後、研磨された表面をポリシングして、変形された第２酸化層、変形された半導体物質層および前記半導体基板の残存部分よりなる半導体層を形成し、前記支持基板上に前記第１酸化層を介して前記半導体層が形成されたＳＯＩ基板を形成する段階と、
前記ＳＯＩ基板の撓みの程度に応じて、前記支持基板の表面側に形成された前記半導体物質層の第１厚さを増減して、前記ＳＯＩ基板の撓みを調節する段階と
を具備することを特徴とするＳＯＩ基板の製造方法。
【請求項２】
前記ＳＯＩ基板の撓みを調節する段階は、
前記支持基板の表面側に形成された前記半導体物質層の表面に半導体物質層をさらに蒸着して、前記半導体物質層の厚さを前記第１厚さより厚い第２厚さにする段階と、
前記半導体物質層を全面食刻して、前記半導体物質層の厚さを前記第２厚さより薄い第３厚さにする段階とを具備することを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【請求項３】
前記ＳＯＩ基板の撓みを調節する段階は、
前記支持基板の表面側に形成された前記半導体物質層を全面食刻して、前記半導体物質層の厚さを前記第１厚さより薄い第４厚さにする段階を具備することを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【請求項４】
前記半導体基板はシリコンウェーハであることを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【請求項５】
前記半導体物質層はポリシリコンで形成することを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【請求項６】
前記ポリシングはＣＭＰ工程で施すことを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【請求項７】
前記第２酸化層は湿式酸化工程による熱酸化層で形成することを特徴とする請求項１記載のＳＯＩ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ基板を製造する方法に係り、特にＳＯＩ基板の撓みを大いに縮めることができる製造方法に関する。
【０００２】
【従来の技術】
一般に半導体装置を製造するための基板としてはシリコン基板を広く使用している。しかしながら、このシリコン基板を使用する場合、次のような多数の問題点がある。
第１に、トランジスタのソースおよびドレイン領域を浅く形成することが困難である。これは半導体装置の高集積化の実現に制約となり、半導体基板との接合面に形成される寄生接合容量を縮めにくく、半導体装置の電気的特性、特に動作速度を改善することが困難である。第２に、半導体記憶装置を製作する場合セルの形成されるウェルが存在し、これによりＳＥＲ（soft error rate)特性を改善しにくい。第３に、ＣＭＯＳトランジスタで半導体装置を製作する場合ラッチアップ現象を改善することが困難である。
【０００３】
前述したように、シリコン基板を使用して半導体装置を製作する場合多数の問題が発生するので、これに対する解決方案として最近ＳＯＩ（silicon-on insulator) 基板を使用して半導体装置を製作する傾向が徐々に増えている。これは、ＳＯＩ基板の構造が、酸化層の下部には支持基板、そして酸化層の上部には 0.5μm 以下の薄い半導体層を有するようになっているからである。言い換えれば、前記半導体層の厚さがトランジスタのソースおよびドレイン領域の接合深さに当たるので前記半導体層の厚さを薄く調節することにより、浅い接合を容易に形成し得る。また、前記ソースおよびドレイン領域の底面は酸化層と接するので寄生容量を大いに縮めることができて半導体装置の動作速度を改善させ、トランジスタのような素子を絶縁層により相互隔離させてＣＭＯＳ構造から発生するラッチアップ現象を完全に取り除くことができる。
【０００４】
【発明が解決しようとする課題】
図１Ａおよび図１Ｂは、前述した従来のＳＯＩ基板を製造する方法を説明するための断面図である。
図１Ａは、支持基板１０と半導体基板１４を相互結合させる段階を示したものである。具体的には、支持基板１０または半導体基板１４の一側面に酸化層１２を形成した後、この酸化層１２を媒介物として前記支持基板１０と前記半導体基板１４を結合させる。ここで、半導体基板１４としてはシリコンウェーハを広く使用し、支持基板１０と半導体基板１４とを結合させる方法としては高温酸化法、静電結合法または窒素雰囲気での高温熱処理法を利用する。
【０００５】
図１Ｂは、ＳＯＩ基板を完成する段階を示したものである。具体的には、前記半導体基板１４の上部を研磨工程で取り除いた後、これをＣＭＰ（chemical mechanical polishing)工程で表面処理して所望の厚さの半導体層１４ａを形成することによりＳＯＩ基板を完成する。この際、前述した研磨工程時に前記半導体基板１４の厚さが徐々に薄くなるので、これにより半導体基板によるストレスの大きさが変わる。特に、半導体基板としてシリコンウェーハを使用する場合には、ＳＯＩ基板の前面に圧縮応力ＳF が発生する。したがって、図１Ｂに示すようにＳＯＩ基板が撓む現象が生じ、これにより半導体層１４ａの厚さが不均一になる。
【０００６】
このように、従来の技術によるＳＯＩ基板は製造工程の途中撓み現象が発生し、これにより半導体層の厚さを均一に形成することが困難である。半導体層の厚さが不均一なＳＯＩ基板は、半導体装置の製造における写真工程の際にマスクの整列を困難にする。また、熱工程の進行後ストレスを誘発して半導体層のリフティング現象を招く場合もある。
【０００７】
したがって、本発明の目的は、支持基板の背面にストレス調節の可能な物質よりなる薄膜を形成することにより撓み現象を抑制するＳＯＩ基板の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために本発明は、支持基板または半導体基板の一側面に形成された第１酸化層を媒介物として、前記支持基板と前記半導体基板とを相互結合させる段階と、結合された前記支持基板および前記半導体基板の露出された表面に、第２酸化層を形成する段階と、前記第２酸化層の表面に、前記半導体基板と同一なタイプのストレスを有する第１厚さの半導体物質層を形成する段階と、前記半導体基板の表面側に形成された前記半導体物質層および前記第２酸化層並びに前記半導体基板の上部を連続的に研磨した後、研磨された表面をポリシングして、変形された第２酸化層、変形された半導体物質層および前記半導体基板の残存部分よりなる半導体層を形成し、前記支持基板上に前記第１酸化層を介して前記半導体層が形成されたＳＯＩ基板を形成する段階と、前記ＳＯＩ基板の撓みの程度に応じて、前記支持基板の表面側に形成された前記半導体物質層の第１厚さを増減して、前記ＳＯＩ基板の撓みを調節する段階とを具備することを特徴とするＳＯＩ基板の製造方法を提供する。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図２Ａは、支持基板１００と半導体基板１０４を相互結合させる段階を示したものである。具体的には、半導体基板１０４の一側面または支持基板１００の一側面上に第１酸化層１０２を形成した後、これを媒介物として支持基板１００と半導体基板１０４を相互ボンディングさせる。この際、支持基板１００と半導体基板１０４とをボンディングさせる方法としては通常の方法、例えば高温酸化法、静電結合法または窒素雰囲気での高温熱処理法を利用する。ここで、前記支持基板１００および／または半導体基板１０４としてはシリコンウェーハが広く使用される。
【００１０】
図２Ｂは、前記結合された支持基板１００と半導体基板１０４の露出された表面に第２酸化層１０６を形成する段階を示したものである。ここで、前記第２酸化層１０６は湿式酸化工程により形成される。これは支持基板１００と半導体基板１０４とのボンディング強度を向上させ、後続する工程による半導体物質層１０８との容易な接触をなすようにするためである。
【００１１】
図２Ｃは、本発明の特徴要素である半導体物質層１０８を形成する段階を示したものである。具体的には、前記第２酸化層１０６の表面に第１厚さの半導体物質層１０８を蒸着する。ここで、前記第１厚さの半導体物質層１０８としては前記半導体基板１０４と同一なタイプのストレスを有する物質で形成する。例えば、前記半導体基板１０４がシリコンウェーハである場合には前記第１厚さの半導体物質層１０８をポリシリコンで形成することが望ましい。これにより、圧縮応力を有する半導体物質層１０８および前記半導体物質層１０８と同一なタイプのストレス、すなわち圧縮応力を有する半導体基板１０４がそれぞれ前記支持基板１００の上部および下部に形成される。したがって、後続する工程で前記半導体基板１０４の厚さを適切に調節することにより支持基板１００の撓む現象を防止することができる。
【００１２】
図２Ｄは、本発明によるＳＯＩ基板を形成する段階を示したものである。まず、前記半導体基板１０４の表面に形成された第１厚さの半導体物質層１０８と第２酸化層１０６、そして前記半導体基板１０４の上部を連続的に全面食刻する。この際、全面食刻する方法としては研磨工程を利用する方法が使用され得る。次に、前記全面食刻された半導体基板の表面をＣＭＰ工程でポリシングして変形された第１厚さの半導体物質層１０８ａ、変形された第２酸化層１０６ａおよび前記半導体基板１０４の一部分よりなる半導体層１０４ａを形成して本発明によるＳＯＩ基板を形成する。ここで、前記半導体層１０４ａは半導体装置の素子の形成される活性領域を提供する。したがって、半導体層１０４ａの厚さは要求される素子の特性と密接な関係がある。また、前記半導体層１０４ａおよび第１酸化層１０２の厚さは、前記図２Ｃで説明した半導体物質層１０８の第１厚さを定める重要な要因である。言い換えれば、前記半導体層１０４ａおよび第１酸化層１０２の厚さと前記半導体物質層１０８の第１厚さを適切に調節することにより、前記半導体層１０４ａによる前面のストレスＳF と前記変形された第１厚さの半導体物質層１０８ａによる背面のストレスＳB を相互相殺させ、これによりＳＯＩ基板の撓む現象を防止することができる。このストレスの調節により、前記半導体層１０４ａを形成させるための全面食刻およびポリシングを完了した状態で半導体層１０４ａの厚さを均一とすることが可能となる。したがって、前記ＳＯＩ基板を使用して半導体装置を製作する時、写真工程時マスクの整列を正確にし得る。
【００１３】
図２Ｅは、前記ＳＯＩ基板の平坦度、すなわち、撓み程度をさらに精密に調節する段階を示したものである。言い換えれば、前記図２Ｄで形成されたＳＯＩ基板の撓み程度が要求される範囲より大きかったり、これを特定な値に調節しようとする時、支持基板１００の背面に形成された変形された第１厚さの半導体物質層１０８ａの厚さを変えて、前記第１厚さより厚い第３厚さの半導体物質層１０８ｂまたは前記第１厚さより薄い第４厚さの半導体物質層を形成する段階を示したものである。
【００１４】
前記第１厚さの半導体物質層１０８ａをさらに厚く形成すべき場合には、その表面にこのような物質層、例えばポリシリコン層をさらに蒸着して前記第１厚さより大きい第２厚さの半導体物質層を形成する。続いて、前記第２厚さの半導体物質層が形成されたＳＯＩ基板の撓み程度を測定してこれを相殺させる程度の背面ストレスＳB ′を有する半導体物質層、すなわち、前記第２厚さより薄い第３厚さの半導体物質層１０８ｂを形成する。この際、第３厚さの半導体物質層１０８ｂを形成する方法としては、湿式食刻、乾式食刻またはＣＭＰ工程を利用することができ、これらのうちＣＭＰ工程がＳＯＩ基板の撓み程度を精密に調節しうる最も望ましい手段である。
【００１５】
また、前記第１厚さの半導体物質層１０８ａをさらに薄く形成すべき場合には、半導体物質層１０８ａの背面を全面食刻して前記第１厚さより薄い第４厚さの半導体物質層を形成する。この際も、第４厚さの半導体物質層を形成する方法としては湿式食刻、乾式食刻またはＣＭＰ工程を利用することができ、これらのうちＣＭＰ工程がＳＯＩ基板の撓み程度を精密に調節し得る最も望ましい手段である。
【００１６】
前述した本発明によれば、支持基板の背面にＳＯＩ基板の表面層である半導体層と同一なタイプのストレスを有する物質として適切な厚さの半導体物質層を形成することにより、ＳＯＩ基板の撓み現象を防止することができる。これにより、前記ＳＯＩ基板の表面層である半導体層を均一な厚さに形成することが可能となり、この半導体層の上部に半導体装置を形成するための写真工程時に正確な整列がなされるようにすることができるとともに、高温での熱処理工程を経た後に前記半導体層が浮き上がる現象を防止することができる。
【図面の簡単な説明】
【図１】  ＡおよびＢは、従来の技術によるＳＯＩ基板を製造する方法を説明するための断面図である。
【図２】  Ａ〜Ｅは、本発明によるＳＯＩ基板を製造する方法を説明するための断面図である。
【符号の説明】
１００      支持基板
１０２      第１酸化層
１０４      半導体基板
１０４ａ    半導体層
１０６      第２酸化層
１０６ａ    変形された第２酸化層
１０８      半導体物質層
１０８ａ    変形された半導体物質層
【図１】
0003934170.tif 000002
【図２】
0003934170.tif 000003