(57)【特許請求の範囲】
【請求項１】
電子源の製造方法であって、
基体上に、各々が一対の電極と該電極間を接続する高分子膜とからなる複数のユニットと、該各ユニットの電極に接続された配線とを配置する工程と、
前記複数のユニットの各々を構成する前記高分子膜を、全て、低抵抗化し、カーボン膜にせしめる第１の工程と、
前記カーボン膜に、前記配線を介して電圧を印加することにより前記カーボン膜の一部に間隙を形成する第２の工程とを有し、
前記第２の工程は、前記第１の工程の後に行われることを特徴とする電子源の製造方法。
【請求項２】
前記第１の工程が、前記高分子膜に電子ビーム、光またはイオンビームを照射する工程により行われることを特徴とする請求項１に記載の電子源の製造方法。
【請求項３】
前記各ユニットの電極に接続された配線を、行方向配線、列方向配線からなるマトリクス配線で構成することを特徴とする請求項１または２に記載の電子源の製造方法。
【請求項４】
前記第２の工程は、各行方向配線または各列方向配線に結線された各ユニットに対して順次行なわれることを特徴とする請求項３に記載の電子源の製造方法。
【請求項５】
前記第２の工程は、前記行方向配線と前記列方向配線のうちいずれか一方の配線群の全てに電位Ｖ１を印加し、他方の配線群のうち一部の配線にＶ１とは異なる電位Ｖ２を印加し、残りの配線にＶ１を印加する工程を有することを特徴とする請求項３または４に記載の電子源の製造方法。
【請求項６】
前記第２の工程は、前記行方向配線うち一部の配線に電位Ｖ１を印加し、残りの配線にＶ１とは異なるＶ２を印加し、前記列方向配線のうち一部の配線に電位Ｖ１を印加し、残りの配線にＶ１とは異なるＶ２を印加する工程を有することを特徴とする請求項３に記載の電子源の製造方法。
【請求項７】
前記第２の工程は、前記配線に接触配置された電気的接続手段からの通電により行われる工程を有することを特徴とする請求項１乃至４のいずれか一項に記載の電子源の製造方法。
【請求項８】
基体上に配置された複数の電子放出素子を有する電子源と、該電子源からの電子線の照射により画像を形成する画像形成部材とを有する画像形成装置の製造方法において、前記電子源を請求項１乃至７のいずれか一項に記載の製造方法にて製造することを特徴とする画像形成装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子放出素子を多数配置してなる電子源及びその製造方法、並びに、電子源を用いて構成した表示装置などの画像形成装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、電子放出素子としては大別して熱電子放出素子と冷陰極電子放出素子を用いた２種類のものが知られている。冷陰極電子放出素子には電界放出型、金属／絶縁体／金属型（ＭＩＭ型）や表面伝導型電子放出素子等がある。
【０００３】
表面伝導型電子放出素子の構成、製造方法などは、例えば特許文献１などに開示されている。
【０００４】
特許文献１などに開示されている一般的な表面伝導型電子放出素子の構成を図６５に模式的に示す。図６５（Ａ）および図６５（Ｂ）はそれぞれ、特許文献１などに開示されている上記電子放出素子の平面図および断面図である。
【０００５】
図６５において、１は基体（基板）であり、２，３は対向する一対の電極（素子電極）、４は導電性膜、５は第２の間隙、６はカーボン膜、７は第１の間隙である。
【０００６】
図６５に示した構造の電子放出素子の作成工程の一例を図６６に模式的に示す。
【０００７】
先ず、基板１上に一対の電極２，３を形成する（図６６（Ａ））。続いて、電極２、３間を接続する導電性膜４を形成する（図６６（Ｂ））。そして、電極２，３間に電流を流し、導電性膜４の一部に第２の間隙５を形成する“フォーミング工程”を行う（図６６（Ｃ））。さらに、炭素化合物雰囲気中にて、前記電極２，３間に電圧を印加して、第２の間隙５内の基板１上、およびその近傍の導電性膜４上にカーボン膜６を形成する“活性化工程”を行い、電子放出素子が形成される（図６６（Ｄ））。
【０００８】
特許文献２には、上述の“フォーミング工程”において、スクロールと呼ばれる電圧印加の方法を用いることが開示されている。
【０００９】
一方、特許文献３には、上述の“活性化工程”を行う替わりに、導電性膜上に熱硬化性樹脂、電子線ネガレジスト、ポリアクリロニトリル等の有機材料を塗布する工程及び炭素化する工程からなる表面伝導型電子放出素子の製造方法が開示されている。
【００１０】
以上のような製造方法で作成された複数の電子放出素子からなる電子源と、蛍光体などからなる画像形成部材とを組み合わせることで、フラットディスプレイパネルなどの画像形成装置を構成できる。
【００１１】
【特許文献１】
特開平８−３２１２５４号公報
【特許文献２】
特開平９−２９８０２９号公報
【特許文献３】
特開平９−２３７５７１号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来の素子においては、“フォーミング工程”に加えて、“活性化工程”などを行うことで、“フォーミング工程”によって形成した第２の間隙５の内部に、さらに狭い第１の間隙７をもつ炭素あるいは炭素化合物からなるカーボン膜６を配置させ、良好な電子放出特性を得る工夫が為されている。
【００１３】
このような、従来の電子放出素子を用いた画像形成装置の製造においては、以下の課題を有している。
【００１４】
“フォーミング工程”や“活性化工程”における度重なる通電工程や、各工程における好適な雰囲気を形成する工程など、付加的な工程が多く、各工程管理が煩雑化していた。
【００１５】
また、上記電子放出素子をディスプレイなどの画像形成装置に用いる場合には、装置としての消費電力の低減のためにも電子放出特性の一層の向上が望まれている。
【００１６】
また、上記電子放出素子を用いた画像形成装置をより安価にそしてより簡易に製造することが望まれている。
【００１７】
このような課題を解決する方法として、一対の電極間を接続するように高分子膜を配置し、該高分子膜を低抵抗化することにより、高抵抗な高分子膜を導電性膜と化し、この高分子膜が低抵抗化された膜に電流を流すことで、高分子膜が低抵抗化された膜の一部に間隙を形成することで電子放出素子を作成する簡易な手法がある。このようにして間隙を形成した電子放出素子においては、従来必要であった、「活性化工程」を行う必要がなく、簡易に製造できる。さらには、上述した方法により形成した電子放出素子においては、従来の「フォーミング工程」及び「活性化工程」を行って形成した電子放出素子よりも、電子放出特性に優れた電子放出素子を得ることができる。
【００１８】
しかしながら、上記した高分子膜を低抵抗化することにより電子放出素子を形成する方法を用いて多数の電子放出素子を基板上に設置した電子源、及びそれを用いた画像形成装置を作成するにあたっては、高分子膜が低抵抗化された膜に電流を流すことによって間隙を形成する工程において、次のような問題点がある。
【００１９】
画像形成装置や電子源においては、高品位な映像を得るため必要な電子放出素子数は非常に多くなる。そのため、高分子膜が低抵抗化された膜に間隙を形成するための「フォーミング工程」においては、「フォーミング工程」に要する時間を短縮するために、複数の低抵抗化された膜を共通に接続した配線（共通配線）を介して、外部電源から電力を各低抵抗化された膜に供給することによって行うことが考えられる。しかしながら、このように、同一の配線に共通に接続された複数の低抵抗化された膜に、該配線を介して一括して「フォーミング工程」を行うと、配線を流れる電流は大きなものとなる。その結果以下のような不都合が生じる場合がある。
【００２０】
（１）共通配線の抵抗で生じる電圧降下のため、各低抵抗化された膜ごとに実効的に印加される電圧に勾配が発生し、各低抵抗化された膜に形成される間隙形状も変化し、素子特性が不均一となる。
（２）「フォーミング工程」を共通配線を利用した通電で行うため、通電による配線での電力が熱として消費され、基板上に温度の分布を発生させる。これは各低抵抗化された膜の温度に分布を与えてしまい、各低抵抗化された膜に形成される間隙形状も変化し、素子ごとの特性のバラツキが生じやすい。
（３）各低抵抗化された膜への間隙の形成を配線を利用した通電で行うため、通電による配線での電力が熱として消費され、基板に熱ダメージを与え、衝撃に対する強度を低下させる。
【００２１】
以下、これらの問題点を、梯型配置した複数の低抵抗化された膜（導電性膜）を用いて説明するが、後述の単純マトリクス配置でも、後述する様に、同様の問題が生ずる。
【００２２】
上記（１）の問題に関し、図６７、図６８を用いて更に詳しく説明する。図６７（ａ），図６８（ａ）は複数の導電性膜（低抵抗化された膜）と配線抵抗及び電源を含む等価回路図であり、図６７（ｂ），図６８（ｂ）は、各導電性膜（低抵抗化された膜）の高電位側と低電位側の電位を示す図であり、図６７（ｃ），図６８（ｃ）は、各導電性膜（低抵抗化された膜）の高電位側と低電位側の電位の差電圧、即ち素子印加電圧を示す図である。尚、前述したように、本発明における「導電性膜」あるいは「低抵抗化された膜」は、基本的には、一対の電極間に配置されているものである。そのため、例えば、「「導電性膜」が配線に接続されている状態」とは、厳密に言えば、「「導電性膜」が電極を介して配線に接続されている状態」となる。しかしながら、配線の形状によっては、配線が前記一対の電極を兼ねることもできる。そのため、以下の説明においては、「フォーミング工程」において用いられる「素子」と表記されている対象物は、「一対の電極と、該電極間を接続する低抵抗化された膜（導電性膜）」を指す場合と、「低抵抗化された膜（導電性膜）」を指す場合の双方を含む。
【００２３】
図６７（ａ）は、並列接続されたＮ個の導電性膜Ｄ1−ＤNと電源ＶEを配線端子ＴH、ＴLを通して接続した回路を示すもので、電源の正極を導電性膜Ｄ1に、また電源の負極を導電性膜ＤNに接続したものである。また、各導電性膜を並列に結ぶ共通配線は、図に示すように隣接する導電性膜間で、ｒの抵抗成分を有するものとする（画像形成装置では、電子線のターゲットとなる画素は、通常、等ピッチで配列されている。従って、電子放出素子も空間的に等間隔をもって配列されており、これらを結ぶ配線は幅や膜厚が製造上ばらつかない限り、素子間でほぼ等しい抵抗値を持つ）。また、導電性膜Ｄ1乃至ＤNは、ほぼ等しい抵抗値Ｒｄを有するものとする。図６７（ｃ）から明らかなように、図６７（ａ）のような回路の場合には、両端の導電性膜（Ｄ1及びＤN）に近い程大きな電圧が印加され、中央部付近の導電性膜では印加電圧が低くなる。
【００２４】
一方、図６８に示すのは、並列接続された導電性膜列の片側（本図ではＤ1側）に電源の正負極を接続した場合である。各導電性膜に印加される電圧は、図６８（ｃ）に示すようにＤ1に近い程大きなものとなる。
【００２５】
以上二つの例で示したような導電性膜毎の印加電圧のばらつきの程度は、並列接続される導電性膜の総数Ｎや、導電性膜抵抗Ｒｄと配線抵抗ｒの比（＝Ｒｄ／ｒ）や、あるいは、電源の接続位置により異なるが、一般にはＮが大きい程、Ｒｄ／ｒが小さい程ばらつきは顕著となり、また、図６７よりも図６８の接続方法の方が、導電性膜に印加される電圧のばらつきが大きい。また、上記二つの例とは異なるが、図６９に示すような単純マトリクス配線においても、配線抵抗ｒｘ及びｒｙで生じる電圧降下により、各導電性膜毎の印加電圧にばらつきが生じる。
【００２６】
以上説明したように、複数の素子（導電性膜）を共通配線で接続する場合、導電性膜抵抗Ｒｄに対して配線抵抗を十分小さくしないと、導電性膜毎の印加電圧がばらつくことになる。
【００２７】
一方、発明者らが鋭意検討した結果、前述した「フォーミング工程」を行う場合、間隙を形成するための、電圧あるいは、電力は、素子の形状即ち、図６５に示した導電性膜４の形成材料、膜厚、および寸法Ｗ，Ｌ１などが同じであれば、同じ電圧あるいは電力で間隙が形成される。この素子固有の電圧あるいは、電力をそれぞれ、素子のフォーミング電圧Ｖｆｏｒｍ、フォーミング電力Ｐｆｏｒｍと呼ぶ。このＶｆｏｒｍあるいはＰｆｏｒｍより極度に高電圧、高電力を素子（導電性膜）に与えて「フォーミング工程」を行うと、導電性膜に形成される間隙の形態的変化が極度に起こり、電子放出特性が劣化し、それ以下であると、当然のことながら、間隙が形成されないことがわかった。
【００２８】
他方、前述した様に、共通配線で結線された複数の導電性膜を、同時に外部の電源より、共通配線を通じた電圧供給で「フォーミング工程」を行う場合、配線での電圧降下により、各素子（各導電性膜）への素子印加電圧に差異が生じ、素子印加電圧が前述のフォーミング電圧Ｖｆｏｒｍ、フォーミング電力Ｐｆｏｒｍより過剰の電圧、電力が印加される素子（導電性膜）が発生する。これらの導電性膜に形成される間隙の形状が変化し、「フォーミング工程」を経て得られた複数の電子放出素子の電子放出特性が大きくばらつくことが定性的にわかる。尚、定量的取扱については、後述の実施の形態で述べる。
【００２９】
従って、「フォーミング工程」での素子印加電圧（導電性膜に印加される電圧）のばらつきを防止するためには、複数の素子（導電性膜）を結線して電源まで導く共通配線は、低抵抗な配線とする必要が生ずる。また、共通配線に結線された素子数の増加に伴い、その配線への要求は、さらに厳しいものとなる。これは、電子源および画像形成装置の構造設計や製造プロセスの自由度に大幅な制限を付加することになり、ひいては高価な装置になってしまう。
【００３０】
次に上記（２）（３）の問題点について更に詳しく説明する。
【００３１】
「フォーミング工程」では、導電性膜へ通電することにより間隙を形成するが、共通配線、および素子では、通電により電力が消費され、ジュール熱に変換され、基板温度の上昇を伴う、一方、間隙形成の際の形態的変化は、温度の影響も受けやすい。従って、基板温度のばらつきや変動は、素子の電子放出特性に影響を与えることになる。特に複数の素子を配置した電子源および画像形成装置においては、同時に「フォーミング工程」を行う素子数の増加を伴い、前述の共通配線での電圧降下によるばらつきだけでなく、問題が大きくなる。例えば、基板の中央部と、熱の逃げが存在する端部とで基板の上昇温度に分布が発生し、中央部の温度が端部より上昇してしまい、電子放出特性のばらつきを生ずることとなる。結果として、各素子の電子放出特性のばらつきにより、画像形成装置にした場合は輝度に差が出るなどの不都合が起きてしまい、画像品位が低下する。
【００３２】
また同時に、これら発生した熱は、基板に対して熱的衝撃あるいは歪を与え、特に、真空装置とした画像形成装置で、大気の圧力に耐える容器構造とした場合には破損などの安全性の問題を生ずる。
【００３３】
以上のような問題により、更には以下の不都合が発生する。
（１）共通配線することが可能な素子（導電性膜）の数が事実上、制限されてしまう。
（２）配線抵抗を低くするために、ＡｕやＡｇなど比較的高価な材料を使用する必要が生じ、原材料費が上昇する。
（３）配線抵抗を低くするために配線を厚く形成する必要が生じ、電極の形成やパターニングといった製造プロセスに要する時間や装置設備の値段を増大させる。
【００３４】
【課題を解決するための手段】
本発明は上述した課題を解決するために鋭意検討を行ってなされたものであり、下述する構成のものである。
【００３５】
即ち、本発明は、電子源の製造方法であって、
基体上に、各々が一対の電極と該電極間を接続する高分子膜とからなる複数のユニットと、該各ユニットの電極に接続された配線とを配置する工程と、
前記複数のユニットの各々を構成する前記高分子膜を、全て、低抵抗化し、カーボン膜にせしめる第１の工程と、
前記カーボン膜に、前記配線を介して電圧を印加することにより前記カーボン膜の一部に間隙を形成する第２の工程とを有し、
前記第２の工程は、前記第１の工程の後に行われることを特徴とする。
【００３６】
上記本発明の電子源の製造方法においては、前記第１の工程が、前記高分子膜に電子ビーム、光またはイオンビームを照射する工程により行われることが好ましい。
【００３７】
また、前記各ユニットの電極に接続された配線を、行方向配線、列方向配線からなるマトリクス配線で構成することが好ましい。
【００３８】
また、本発明は前記間隙を形成する工程である第２の工程（フォーミング手段）に特徴があり、以下これを具体的に説明する。
【００３９】
Ａ．各行方向配線または各列方向配線に結線された、高分子膜が低抵抗化された膜を有する各ユニットに対して順次フォーミングを行なう。つまり、所望の部分の素子（高分子膜が低抵抗化された膜）群にのみ電圧が印加され、それ以外の素子群に電圧が印加されないようにする。
【００４０】
Ｂ．所望の部分の素子（高分子膜が低抵抗化された膜）群がフォーミングされる際、各素子がほぼ同じ電圧、あるいは同じ電力でフォーミングされるようにする。
【００４１】
上記Ａに関し、更に具体的に説明する。
【００４２】
Ａ−１．前記間隙を形成する工程において、前記行方向配線と前記列方向配線のうちいずれか一方の配線群の全てに電位Ｖ１を印加し、他方の配線群のうち一部の配線にＶ１とは異なる電位Ｖ２を印加し、残りの配線にＶ１を印加する、もしくはこれを繰り返す。
【００４３】
この場合、前記電圧Ｖ２を印加する側の配線群は、前記配線に結線された複数の各素子（各高分子膜が低抵抗化された膜）に印加される電力のばらつきが小さい方の配線群であることが好ましい。
【００４４】
具体的には、前記間隙を形成する工程を、例えば、前記行方向配線または前記列方向配線の片端に接続された給電部からの電力供給によって行なう場合、
行方向に並設された、高分子膜が低抵抗化された膜の数をＮｘ、列方向に並設された、高分子膜が低抵抗化された膜の数をＮｙ、行方向の１素子当たりの配線抵抗をｒｘ、列方向の１素子当たりの配線抵抗をｒｙとすると、
（Ｎｘ×Ｎｘ−８Ｎｘ）×ｒｘ≦（Ｎｙ×Ｎｙ−８Ｎｙ）×ｒｙ
のとき行方向配線の片端に接続された給電部からの電力供給によって行ない、
（Ｎｘ×Ｎｘ−８Ｎｘ）×ｒｘ＞（Ｎｙ×Ｎｙ−８Ｎｙ）×ｒｙ
のとき列方向配線の片端に接続された給電部からの電力供給によって行なう。
【００４５】
また、前記間隙を形成する工程を、例えば、前記行方向配線または前記列方向配線の両端に接続された給電部からの電力供給によって行なう場合、
行方向に並設された膜（高分子膜が低抵抗化された膜）の数をＮｘ、列方向に並設された膜（高分子膜が低抵抗化された膜）の数をＮｙ、行方向の１素子当たりの配線抵抗をｒｘ、列方向の１素子当たりの配線抵抗をｒｙとすると、
（Ｎｘ×Ｎｘ−２４Ｎｘ）×ｒｘ≦（Ｎｙ×Ｎｙ−２４Ｎｙ）×ｒｙ
のとき行方向配線の両端に接続された給電部からの電力供給によって行ない、
（Ｎｘ×Ｎｘ−２４Ｎｘ）×ｒｘ＞（Ｎｙ×Ｎｙ−２４Ｎｙ）×ｒｙ
のとき列方向配線の両端に接続された給電部からの電力供給によって行なう。
【００４６】
Ａ−２．前記間隙を形成する工程において、前記行方向配線うち一部の配線に電位Ｖ１を印加し、残りの配線にＶ１とは異なるＶ２を印加し、前記列方向配線のうち一部の配線に電位Ｖ１を印加し、残りの配線にＶ１とは異なるＶ２を印加する。この場合、前記間隙を形成する工程は、前記行方向配線と前記列方向配線とに結線された、高分子膜が低抵抗化された膜の複数を一群とする、２つに分割された各ユニットに対して行われる。
【００４７】
次に、上記Ｂに関し、更に具体的に説明する。
【００４８】
Ｂ−１．前記間隙の形成工程を、前記配線に接触配置された電気的接続手段からの通電により行う。つまり、共通配線の端子からフォーミング時の電圧を給電するのではなく、これとは別に設けられた電気的接続手段を介してフォーミング電圧を印加する。
【００４９】
この場合、
「前記電気的接続手段は、前記配線の複数箇所に接触配置されること」、
「前記電気的接続手段は、前記配線の複数箇所に接触配置される複数の接触端子を有すること」、
「前記電気的接続手段は、前記配線の表面に亙って接触可能な接触面を有すること」、
「前記電気的接続手段は、前記配線の抵抗よりも低抵抗な部材を含むこと」、
「前記電気的接続手段の温度制御を行うこと」、
「前記電気的接続手段が接触配置される前記配線表面部分には、低抵抗金属が被覆されていること」、
「前記電気的接続手段が接触配置される前記配線が、絶縁部材により被覆された下層配線であって、該絶縁部材には、前記電気的接続手段と前記下層配線との接触を可能とするコンタクトホールが形成されていること」、
「前記間隙を形成する工程は、前記配線に接触配置された電気的接続手段からの電力供給に加えて、前記配線の片端もしくは両端に接続された給電部からの電力供給によって行われること」、
などが好ましい実施形態として挙げられる。
【００５０】
Ｂ−２．前記行方向または列方向の配線の少なくとも一方を所定間隔で分割する、あるいは高インピーダンス部分を設けた構成で、その一部にフォーミング電圧を印加し、フォーミング処理を終了後、分割部あるいは高インピーダンス部を接続する。
【００５１】
具体的には、例えば、前記行方向または列方向の配線の少なくとも一方を所定間隔で分割するすることにより前記複数ユニット間を電気的に開放しておき、この状態で各ユニットに対して前記間隙を形成する工程を行った後に、各ユニット間を電気的に接続する短絡工程を設ける。
この場合、
「前記複数の膜（高分子膜が低抵抗化された膜）が結線された配線が所望の間隔で電気的に開放され、該膜（高分子膜が低抵抗化された膜）が複数ユニットに分割されている各ユニットに対して行われる間隙を形成する工程の後に、前記短絡工程を有すること」、
「前記短絡工程は、低抵抗金属材料によるワイヤーボンディング工程であること、もしくは、低融点金属を加熱溶融させることで各ユニットを電気的に短絡させる工程であること」、
などが好ましい実施形態として挙げられる。
【００５２】
また、例えば、前記行方向または列方向の配線の少なくとも一方に所定間隔で高インピーダンス部分を設けておき、この状態で各ユニットに対して前記間隙を形成する工程を行った後に、各ユニット間を電気的に短絡する。
この場合、
「前記複数の膜（高分子膜が低抵抗化された膜）が結線された配線が所望の間隔で高インピーダンス部分を介して接続され、該膜が複数ユニットに分割されている各ユニットに対して行われる間隙を形成する工程の後に、各ユニットを電気的に短絡すること」、
「前記短絡工程は、低抵抗金属材料によるワイヤーボンディング工程であること、もしくは、低融点金属を加熱溶融させることで各ユニットを電気的に短絡させる工程であること」、
「前記高インピーダンス部分は、高抵抗率の金属、もしくは、ニッケル・クロム合金薄膜からなること」、
「前記高インピーダンス部分は、接続周囲の前記配線より幅が狭いこと、もしくは、接続周囲の前記配線より厚さが薄いこと」、
などが好ましい実施形態として挙げられる。
【００５３】
Ｂ−３．前記間隙を形成する工程を、前記配線を通じて前記各膜（高分子膜が低抵抗化された膜）に電力を供給することにより行う場合において、前記各膜（高分子膜が低抵抗化された膜）への印加電力あるいは印加電圧が実質的に一定となるように制御する。
【００５４】
この場合、前記印加電力あるいは印加電圧の制御は、前記各膜（高分子膜が低抵抗化された膜）に前記間隙が形成される前に随時行われることが好ましく、具体的には、前記配線に結線された複数の膜（高分子膜が低抵抗化された膜）のうち、前記間隙が形成される前の膜（高分子膜が低抵抗化された膜）の位置を検知し、前記位置に応じて他の膜（高分子膜が低抵抗化された膜）に間隙を形成するのに要する印加電力あるいは印加電圧の制御を行うのが好ましい。
【００５５】
また、前記間隙を形成する工程を例えば前記配線の片側に接続された給電部からの電力供給により行う場合には、前記配線に結線された前記複数の膜（高分子膜が低抵抗化された膜）のうち該配線の両端部に位置する膜から中央部に位置する膜に向けて前記給電部に印加する電圧が大きくなるように印加電圧の制御を行うのが好ましい。
【００５６】
また、前記間隙を形成する工程を例えば前記配線の両端に接続された給電部からの電力供給により行う場合には、前記配線に結線された前記複数の膜（高分子膜が低抵抗化された膜）のうち該配線の一端と中央部とに位置する膜から配線の１／４の長付近に位置する膜に向けて前記給電部に印加する電圧が大きくなるように印加電圧の制御を行うのが好ましい。
【００５７】
また、本発明の電子源の製造方法においては、前記間隙を形成する工程において、基板温度のばらつきや変動が最小限になるように所定のユニット単位でフォーミングを行うことが好ましい。
【００５８】
具体的には、前記間隙を形成する工程において、複数の行方向配線又は／及び複数の列方向配線に結線された複数の膜（高分子膜が低抵抗化された膜）を１ユニットとし、各ユニットに対して順次電圧を印加する。
この場合、
「前記間隙を形成する工程において、１つのユニットに振り分けられた配線と、該ユニットに続いて電圧が印加される別のユニットに振り分けられた配線との間に、他のユニットに振り分けられた配線が配置されること」、
「前記間隙を形成する工程において、行方向配線の総数がＧＮであって、行方向配線番号を端から順に１、２、３、４、…、ＧＮと名前を付ける場合、該行方向配線番号をユニットの総数ＵＮで割った余りの数に応じて、１つのユニットに振り分けられる行方向配線を分類すること」、
「前記間隙を形成する工程において、列方向配線の総数がＲＮであって、列方向配線番号を端から順に１、２、３、４、…、ＲＮと名前を付ける場合、該列方向配線番号をユニットの総数ＵＮで割った余りの数に応じて、１つのユニットに振り分けられる列方向配線を分類すること」、
「前記間隙を形成する工程において、各ユニット内に振り分けられた配線に対して同時に電圧を印加すること」、
「前記間隙を形成する工程において、各ユニット内に振り分けられた配線に対して順次電圧を印加すること」、
「前記間隙を形成する工程において、前記１つのユニットに前記電圧を印加する期間が終了した後で、引き続いて、前記別のユニットに前記電圧を印加する期間を開始すること」、
「前記間隙を形成する工程における電圧印加は、予め決められたインターバルを置いて複数回行われること」、
「前記間隙を形成する工程において、１つのユニットに対する電圧印加中に、残るその他のユニットへの電圧印加が行われること」、
などが好ましい実施形態として挙げられる。
【００５９】
また、本発明は、基体上に配置された複数の電子放出素子を有する電子源と、該電子源からの電子線の照射により画像を形成する画像形成部材とを有する画像形成装置の製造方法であって、前記電子源を上述した本発明の電子源の製造方法にて製造することを特徴とする。
【００６０】
尚、上記本発明におけるフォーミング手段Ａ−１，Ａ−２，Ｂ−１，Ｂ−２，Ｂ−３は、それぞれ個別に実施しても効果があるが、適宜併用して実施されても良い。
【００６１】
本発明によれば、導電性膜を形成する工程、有機化合物を含む雰囲気を形成する工程（あるいは、導電性膜上に高分子膜を形成する工程）、導電性膜に通電することでカーボン膜を形成すると同時に、該カーボン膜に間隙を形成する工程、を必要としていた従来の電子源の製造方法に比べて、その工程を大幅に簡素化することができる。
【００６２】
また、本発明によれば、電子源の製造工程である導電性膜に間隙を形成する工程における前述したような様々な課題を解決することができる。つまり、素子膜（高分子膜が低抵抗化された膜）への間隙の形成において、低抵抗化された膜への電圧、電流の回り込みを防止し、配線による電圧降下によるフォーミング電圧或は電力の分布を減少せしめるなどして、各電子放出素子の特性のバラツキを抑制することができる。
【００６３】
【発明の実施の形態】
以下、本発明の実施形態例を説明するが、本発明はこれらの形態例に限定されるものではない。
【００６４】
まず始めに、「▲１▼電子放出素子の作成方法」について示し、その後、「▲２▼多数素子で構成される電子源・画像形成装置のフォーミング方法及び手段」について詳細に説明する。
【００６５】
▲１▼電子放出素子の作成方法
図１は、本発明の製造方法により製造される電子放出素子１０２を用いた画像形成装置の一例を示す模式図である。尚、図１では画像形成装置（気密容器１００）内を説明するために、後述する支持枠７２およびフェースプレート７１の一部を取り除いた図である。
【００６６】
図１において、１は電子放出素子１０２が多数配置された基板（リアプレートと呼ぶ）である。７１は、画像形成部材７５が配置されたフェースプレートである。７２は、フェースプレート７１とリアプレート１間を減圧状態に保持するための支持枠である。１０１はフェースプレート７１とリアプレート１間の間隔を保持するために、配置されたスペーサである。
【００６７】
画像形成装置１００がディスプレイの場合には、画像形成部材７５は蛍光体膜７４とメタルバックなどの導電性膜７３から構成される。６２および６３はそれぞれ電子放出素子１０２に電圧を印加するために接続された配線である。Ｄｏｙ１〜ＤｏｙｎおよびＤｏｘ１〜Ｄｏｘｍは、画像形成装置１００の外部に配置される駆動回路などと、画像形成装置の減圧空間（フェースプレートとリアプレートと支持枠とで囲まれる空間）から外部に導出された配線６２および６３の端部とを接続するための取り出し配線である。
【００６８】
電子放出素子１０２をより詳細に示したのが図２である。尚、図２（ａ）は平面図、図２（ｂ）は断面図である。
【００６９】
図２において、１は基体（リアプレート）、２と３は電極（素子電極）、６’はカーボン膜、５’は間隙である。また、カーボン膜６’は、電極２、３間の基体１上に配置されている。そして、カーボン膜６’は電極２、３の一部を覆うことにより、各々の電極２，３との確実な接続が可能となっている。
【００７０】
上記カーボン膜は「炭素を主成分とする導電性膜」あるいは「一部に間隙を有し、一対の電極間を電気的に繋ぐ炭素を主成分とする導電性膜」ということもできる。あるいはまた、「一対の炭素を主成分とする導電性膜」ということもできる。
【００７１】
上記のように構成される電子放出素子では、間隙５’に十分な電界が印加されたときに電子が間隙５’をトンネルして、電極２、３間に電流が流れる。このトンネル電子の一部が散乱により放出電子となる。
【００７２】
従って、カーボン膜６’は必ずしも全体が導電性を有していなくても、少なくとも一部が導電性を有していればよい。かかる膜６’が絶縁体であると、電極２，３間に電位差を与えても、間隙５’に電界がかからず、電子を放出せしめることができないためである。カーボン膜６’は、好ましくは、少なくとも電極２（および電極３）と間隙５’との間の領域が、導電性を有しており、この様な構成とすることで間隙５’に十分な電界を与えることができる。
【００７３】
図３は、本発明の電子放出素子の製造方法の一例を示したものである。以下に、図１及び図２を用いて、本発明の電子放出素子の製造方法の一例を説明する。
【００７４】
（１）ガラスなどからなる基板（基体）１を洗剤、純水および有機溶剤等を用いて十分に洗浄し、真空蒸着法、スパッタ法等により電極材料を堆積後、例えばフォトリソグラフィー技術を用いて基体１上に電極２、３を形成する（図３（ａ））。ここで、電極材料としては、後述のようにレーザー照射プロセスを行う場合など、必要に応じて、透明導体である酸化物導電体、すなわち、酸化スズ、酸化インジウム（ＩＴＯ）等の膜を用いることができる。
【００７５】
（２）電極２、３を設けた基体１上に、電極２，３間を繋ぐ高分子膜６”を形成する（図３（ｂ））。この高分子膜６”としてはポリイミドが好ましい。
【００７６】
高分子膜６”の形成方法は、公知の種々の方法、すなわち、回転塗布法、印刷法、ディッピング法等を用いることができる。特に、印刷法によれば、所望の高分子膜６”の形状をパターニング手段を用いずに形成できるため、好ましい手法である。中でも、インクジェット方式の印刷法を用いれば、直接、数百μｍ以下のパターンの形成も可能であるため、フラットディスプレイパネルに適用されるような、高密度に電子放出素子を配置した電子源の製造に対しても有効である。
【００７７】
インクジェット方式によって高分子膜６”を形成する場合、高分子材料の溶液を液滴付与し、乾燥させればよいが、必要に応じて、所望の高分子の前駆体溶液を液滴付与し、加熱等により高分子化させることもできる。
【００７８】
本発明においては、上記高分子材料としては、芳香族系高分子が好ましく用いられるが、これらの多くは溶媒に溶けにくいため、その前駆体溶液を塗布する手法が有効である。一例を挙げれば、インクジェット方式により芳香族ポリイミドの前駆体であるポリアミック酸溶液を塗布（液滴付与）して、加熱等によりポリイミド膜を形成することができる。
【００７９】
なお、高分子の前駆体を溶かす溶媒としては、例えば、Ｎ−メチルピロリドン、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ，Ｎ−ジメチルホルムアミド、ジメチルスルホキシドなどが使用でき、また、ｎ−ブチルセロソルブ、トリエタノールアミンなどと併用することもできるが、本発明が適用できれば特に制限は無く、これらの溶媒に限定されるわけではない。
【００８０】
本発明において、特に芳香族ポリイミドは比較的低温で炭素間の結合の解離、再結合によって導電性が発現しやすい、すなわち炭素原子間の二重結合が生成しやすい高分子であるため、高分子膜６”として好ましい材料である。また、ポリフェニレンオキサジアゾール、ポリフェニレンビニレンも熱分解により導電性が発現するため本発明における高分子膜６”として好ましく用いることができる。
【００８１】
（３）次に、高分子膜６”を低抵抗化せしめる「低抵抗化処理」を行う。「低抵抗化処理」は、高分子膜６”に導電性を発現せしめ、高分子膜６”を炭素を主成分とする導電性膜（高分子膜が低抵抗化した膜）６’とする処理である。この工程では、後述の間隙形成工程の観点から、高分子膜６”のシート抵抗が、１０3Ω／□以上１０7Ω／□以下の範囲に下がるまで低抵抗化処理を行う。この「低抵抗化処理」の一例としては、高分子膜６”を加熱する事により高分子膜６”を低抵抗化することができる。加熱により高分子膜６”が低抵抗化する（導電化する）理由としては、高分子膜６”内の炭素原子間の結合の解離、再結合を行うことで導電性を発現する。
【００８２】
加熱による「低抵抗化処理」は、前記高分子膜６”を構成する高分子を分解温度以上の温度で加熱することで達成することができる。また、上記高分子膜６”の加熱は不活性ガス雰囲気中や真空中といった酸化抑制雰囲気下において行うことが特に好ましい。
【００８３】
前述した芳香族高分子、特に芳香族ポリイミドは、高い熱分解温度を有するが、その熱分解温度を超えた温度、典型的には、７００℃から８００℃以上で加熱することにより、高い導電性を発現せしめることができる。
【００８４】
しかしながら、本発明のように、電子放出素子を構成する部材である高分子膜６”が熱分解するまでの加熱を行う場合、オーブンやホットプレートなどによって全体を加熱する方法では、電子放出素子を構成する他の部材の耐熱性の観点から、制約を受ける場合がある。特に、基体１においては、石英ガラスやセラミックス基板など、特に高い耐熱性を有するものに限定され、大面積のディスプレイパネル等への適用を考えると、非常に高価なものになってしまう。
【００８５】
そこで、本発明では、図３（ｃ）に示す様に、より好適な低抵抗化処理の方法として、電子ビームやイオンビームや光を照射することにより行う。照射する光としてはレーザビームやハロゲン光を用いることができる。そして、特には、電子ビームまたはレーザービーム照射手段１０から電子ビームまたはレーザービームを高分子膜６”に照射することにより、該高分子膜６”を低抵抗化することが好ましい。このようにすれば、特別な基板を用いることなく、高分子膜６”を低抵抗化することが可能となる。また、この場合、熱以外の要因、例えば電子線による分解再結合、光子による分解再結合が、熱による分解再結合に加味されるためにより好ましい結果を導いている可能性もある。
【００８６】
低抵抗化処理を行う過程を以下に説明する。
【００８７】
（電子ビーム照射を行う場合）
電子ビームを照射する場合は、電極２，３、高分子膜６”を形成した基体１を、電子銃が装着されている減圧雰囲気下（真空容器内）にセットする。容器内に設置された電子銃から高分子膜６”に対して電子ビームを照射する。この時の電子ビームの照射条件としては、加速電圧Ｖａｃ＝０．５ｋＶ以上１０ｋＶ以下であることが好ましい。また、この電子線を照射している間、電極２、３間の抵抗値をモニターし、所望の抵抗値が得られた時点で電子線照射を終了することが好ましい。
【００８８】
（レーザービーム照射を行う場合）
レーザービームを照射する場合は、電極２，３、高分子膜６”を形成した基体１を、ステージ上に配置し、高分子膜６”に対してレーザービームを照射する。このとき、レーザーを照射する環境は、高分子膜６”の酸化（燃焼）を抑制するため、不活性ガス中や真空中で行うのが好ましいが、レーザーの照射条件によっては、大気中で行うことも可能である。
【００８９】
この時のレーザービームの照射条件としては、例えば、パルスＹＡＧレーザの第二高調波（波長５３２ｎｍ）を用いて照射することが好ましい。また、このレーザーを照射している間、電極２、３間の抵抗値をモニターし、所望の抵抗値が得られた時点でレーザービーム照射を終了することが好ましい。
【００９０】
なお、照射するレーザ光に対して、高分子膜６”を構成する材料の方が、電極２，３を構成する材料よりも光の吸収性が高い材料を選択することで、実質的に高分子膜６”のみを加熱することが、より好ましい。
【００９１】
また前記電子ビームあるいはレーザービーム照射は、高分子膜６”全体に渡って行う必要は必ずしもない。高分子膜６”の一部分を低抵抗化しておくことによっても、以後の工程を行うことができる。
【００９２】
（４）次に、前記工程（３）により得られた導電性膜６’（高分子膜が低抵抗化された膜）に、間隙５’の形成を行う（図３（ｄ））。この工程（「フォーミング工程」）により、間隙を有するカーボン膜を得ることができる。
【００９３】
ここでは多数の素子に対する工程ではなく、単素子に対する工程を説明する。多数の素子の工程については、実施例においてより詳細に説明する。
【００９４】
この間隙５’の形成は、電極２、３間に電圧を印加する（電流を流す）ことによって行なわれる。尚、印加する電圧としてはパルス電圧であることが好ましい。この電圧印加工程により、導電性膜６’（低抵抗化された膜）の一部に間隙５’が形成される。
【００９５】
パルス電圧の例を図１６に示す。Ｔ１及びＴ２は電圧波形のパルス幅とパルス間隔であり、Ｔ１を１マイクロ秒〜１０ミリ秒、Ｔ２を１０マイクロ秒〜１００ミリ秒とし、矩形波の波高値（フォーミング時のピーク電圧）は適宜選択して、例えば数十秒間から数十分程度印加する。
【００９６】
以上の説明では間隙（電子放出部）を形成する際に、素子の電極間に矩形波パルスを印加してフォーミング処理を行っているが、素子の電極間に印加する波形は矩形波に限定することはなく、三角波など所望の波形を用いてもよく、その波高値及びパルス幅・パルス間隔等についても上述の値に限ることなく、電子放出部が良好に形成されるものであればよい。
【００９７】
なお、この電圧印加工程は、前述の低抵抗化処理と同時に、すなわち、電子ビームあるいはレーザービームの照射を行っている最中に、電極２、３間に電圧パルスを連続的に印加することによっても行うことができる。いずれの場合においても、電圧印加工程は、減圧雰囲気下、好ましくは１．３×１０-3Ｐａ以下の圧力の雰囲気中で行うのが望ましい。
【００９８】
上記の電圧印加工程においては、導電性膜６’（低抵抗化された膜）の抵抗値に応じた電流が流れる。従って、導電性膜６’の抵抗が極端に低い状態、すなわち、低抵抗化が過剰に進んだ状態であると、間隙５’の形成に多大な電力が必要となる。比較的小さいエネルギーで間隙５’の形成を行うためには、低抵抗化の進行度合を調整することで可能である。そのため、低抵抗化処理は、高分子膜６”の全領域に渡って均一に行われることが最も好ましいが、高分子膜６”の一部にのみ低抵抗化処理を施すことでも対処しうる。
【００９９】
本発明の電子放出素子が真空雰囲気中で駆動されることを加味すると、絶縁体が真空雰囲気中に露出することは好ましくない。そこで、前記電子ビームまたはレーザビームの照射によって、高分子膜６”の実質的な全表面を改質（低抵抗化）することが好ましい。
【０１００】
図４は、前記「低抵抗化処理」により、高分子膜６”の表面のみ低抵抗化し、間隙５’を形成する過程を示した模式図（断面図）である。図４（ａ）は電圧印加工程前（「低抵抗化処理」後）、図４（ｂ）は電圧印加工程終了時を示している。
【０１０１】
図４（ａ）において、１は基板、６’−１は「低抵抗化処理」により低抵抗化された領域であり、６’−２は低抵抗化されていない領域である。図４（ｂ）において５’は間隙である。
【０１０２】
まず、低抵抗化処理された表面領域６’−１に、電圧印加工程により電流が主に流れ、表面領域６’−１の一部に間隙５’の起点が形成される。そして、電圧印加工程を続けることで、電流は形成された間隙５’の起点を避け、周辺部に回り込むことで生じる熱によって、熱分解を起こしていなかった下層の高分子領域６’−２も徐々に熱分解される。そして、間隙５’の起点となった部位から導電性膜６’の厚み方向に間隙が成長し、間隙５’が形成される（図４（ｂ））。
【０１０３】
なお、低抵抗化した領域６’−１が、基板１側であったり、膜厚の中間の位置であっても、最終的に、導電性膜６’の厚み方向に渡って、間隙５’を形成することができる。
【０１０４】
図５は、高分子膜６”の基板表面に平行な方向で、その一部を低抵抗化した場合の模式図（平面図）を示しており、図５（ａ）は電圧印加工程前、図５（ｂ）は電圧印加工程開始直後、図５（ｃ）は電圧印加工程終了時である。
【０１０５】
まず、低抵抗化された領域６’に、電圧印加工程により電流が流れ、間隙５’の起点となる狭い間隙５”が形成される（図５（ｂ））。形成された狭い間隙５”を避けて電流が流れるため狭い間隙５”の周辺部が加熱され、熱分解を起こしていなかった領域も徐々に熱分解され、最終的に、基板表面と実質的に平行な方向における、高分子膜６”の全体に渡り、間隙５’が形成される（図５（ｃ））。
【０１０６】
なお、上記のように、部分的に熱分解を行った高分子膜を用いたほうが、良好な電子放出特性を示す場合が多い。この理由は明確ではないが、未分解の高分子が、熱拡散によって間隙５’近傍に移動しやすいために、より電子放出に良好な間隙が形成、保持され、駆動による劣化の少ない構造になっていると思われる。
【０１０７】
以上のような工程を経て得られた電子放出素子を図６に示した測定装置によってその電圧−電流特性を計測したところ、その特性は、図７に示したようなものである。図６において、図２などで用いた符合と同じ符号を用いた部材は、同じ部材を指す。５４はアノードであり、５３は高圧電源、５２は電子放出素子から放出された放出電流Ｉｅを測定するための電流計、５１は電子放出素子に駆動電圧Ｖｆを印加するための電源、５０は電極２，３間を流れる素子電流を測定するための電流計である。上記電子放出素子は、しきい値電圧Ｖｔｈを持っており、この電圧より低い電圧を電極２，３間に印加しても、電子は実質的に放出されないが、この電圧より高い電圧を印加することによって、素子からの放出電流（Ｉｅ）、電極２，３間を流れる素子電流（Ｉｆ）が生じはじめる。
【０１０８】
この特性のため、同一基板上にマトリックス状に上記電子放出素子を複数配した電子源を構成し、所望の素子を選択して駆動する単純マトリックス駆動が可能である。
【０１０９】
次に、図１に示した、上記電子放出素子を用いた本発明の画像形成装置の製造方法の一例を図８乃至図１５などを用いて以下に示す。
【０１１０】
（Ａ）まず、リアプレート１を用意する。リアプレート１としては、絶縁性材料からなるものを用い、特には、ガラスが好ましく用いられる。
【０１１１】
（Ｂ）次に、リアプレート１上に、図２で説明した一対の電極２，３を複数組み形成する（図８）。電極材料は、導電性材料であれば良い。また、電極２，３の形成方法は、スパッタ法、ＣＶＤ法、印刷法など種々の製造方法を用いることができる。なお、図８では、説明を簡略化するために、Ｘ方向に３組、Ｙ方向に３組、合計９組の電極対を形成した例を用いているが、この電極対の数は、画像形成装置の解像度に応じて適宜設定される。
【０１１２】
（Ｃ）次に、電極３の一部を覆うように、下配線６２を形成する（図９）。下配線６２の形成方法は、様々な手法を用いることができるが、好ましくは印刷法を用いる。印刷法のなかでもスクリーン印刷法が大面積の基板に安価に形成できるので好ましい。
【０１１３】
（Ｄ）下配線６２と、次工程で形成する上配線６３との交差部に絶縁層６４を形成する（図１０）。絶縁層６４の形成方法も様々な手法を用いることができるが、好ましくは印刷法を用いる。印刷法のなかでもスクリーン印刷法が大面積の基板に安価に形成できるので好ましい。
【０１１４】
（Ｅ）次に、電極２の一部を覆うように、下配線６２と実質的に直交する上配線６３を形成する（図１１）。上配線６３の形成方法も様々な手法を用いることができるが、下配線６２と同様、好ましくは印刷法を用いる。印刷法のなかでもスクリーン印刷法が大面積の基板に安価に形成できるので好ましい。
【０１１５】
（Ｆ）次に、各電極対２、３間を接続するように、高分子膜６”を形成する（図１２）。高分子膜６”は、前述のように様々な方法で作成することができるが、大面積に簡易に形成するには、インクジェット法を用いることが好ましい。
【０１１６】
（Ｇ）続いて、前述した様に、高分子膜６”を低抵抗化する「低抵抗処理」を行う。全てのユニット（高分子膜と一対の電極から構成される）の、高分子膜６”の低抵抗化を行う。「低抵抗化処理」については、前記した電子ビームやイオンビームなどの粒子ビームを照射するか、レーザビームを照射することにより行われる。この「低抵抗化処理」は好ましくは減圧雰囲気中で行われる。この工程により、高分子膜６”に導電性が付与され、導電性膜６’に変化する（図１３）。具体的には、導電性膜６’の抵抗値としては、１０3Ω／□以上１０7Ω／□以下の範囲となる。
【０１１７】
（Ｈ）次に、前記工程（Ｇ）により得られた導電性膜６’（高分子膜が低抵抗化された膜）に、間隙５’の形成を行う。この間隙５’の形成は、各配線６２および配線６３に電圧を印加することによって行う。これにより、各電極対２、３間に電圧が印加される。尚、印加する電圧としてはパルス電圧であることが好ましい。この電圧印加工程により、導電性膜６’の一部に間隙５’が形成される（図１４）。
【０１１８】
なお、この電圧印加工程は、前述の低抵抗化処理と同時に、すなわち、電子ビームあるいはレーザービームの照射を行っている最中に、電極２、３間に電圧パルスを連続的に印加することによっても行うことができる。いずれの場合においても、電圧印加工程は、減圧雰囲気下で行うのが望ましい。
【０１１９】
（Ｉ）次に、予め用意しておいた、アルミニウム膜からなるメタルバック７３と蛍光体膜７４とを有するフェースプレート７１と、上記工程（Ａ）〜（Ｈ）を経たリアプレート１とを、メタルバックと電子放出素子が対向するように、位置合わせする（図１５（ａ））。支持枠７２とフェースプレート７１との当接面（当接領域）には接合部材が配置される。同様に、リアプレート１と支持枠７２との当接面（当接領域）にも接合部材が配置される。上記接合部材には、真空を保持する機能と接着機能とを有するものが用いられ、具体的にはフリットガラスやインジウム、インジウム合金などが用いられる。
【０１２０】
図１５においては、支持枠７２が、予め上記工程（Ａ）〜（Ｈ）を経たリアプレート１上に接合部材によって固定（接着）された例を図示しているが、必ずしも本工程（Ｉ）時に接合されている必要はない。また、同様に、図１５においてはスペーサ１０１がリアプレート１上に固定された例を示しているが、スペーサ１０１も、本工程（Ｉ）時にリアプレート１に必ずしも固定されている必要はない。
【０１２１】
また、図１５では、便宜上、リアプレート１を下方に配置し、フェースプレート７１をリアプレート１の上方に配置した例を示したが、どちらが上であっても構わない。
【０１２２】
さらには、図１５では、支持枠７２およびスペーサ１０１は、予め、リアプレート１上に固定（接着）しておいた例を示したが、次の「封着工程」時に固定（接着）されるよう、リアプレート上またはフェースプレート上に載置するだけでもよい。
【０１２３】
（Ｊ）次に、封着工程を行う。上記工程（Ｉ）で対向して配置されたフェースプレート７１とリアプレート１とを、その対向方向に加圧しながら、少なくとも前記接合部材を加熱する。上記加熱は、熱的な歪を低減するために、フェースプレートおよびリアプレートの全面を加熱することが好ましい。
【０１２４】
尚、本発明においては、上記「封着工程」は、減圧（真空）雰囲気中あるいは非酸化雰囲気中にて行うことが好ましい。具体的な減圧（真空）雰囲気としては、１０-5Ｐａ以下、好ましくは１０-6Ｐａ以下の圧力が好ましい。
【０１２５】
この封着工程により、フェースプレート７１と支持枠７２とリアプレート１との当接部が気密に接合され、同時に、内部が高真空に維持された、図１に示した気密容器（画像形成装置）１００が得られる。
【０１２６】
ここでは、減圧（真空）雰囲気中あるいは非酸化雰囲気中にて「封着工程」を行う例を示した。しかしながら、大気中で上記「封着工程」を行っても良い。この場合は、別途、フェースプレートとリアプレート間の空間を排気するための排気管を、気密容器１００に設けておき、上記「封着工程」後に、気密容器内部を１０-5Ｐａ以下に排気する。その後、排気管を封止することで内部が高真空に維持された気密容器（画像形成装置）１００が得ることができる。
【０１２７】
上記「封着工程」を真空中にて行う場合には、画像形成装置（気密容器）１００内部を高真空に維持するために、上記工程（Ｉ）と工程（Ｊ）との間に、前記メタルバック７３上（メタルバックのリアプレート１と対向する面上）にゲッター材を被覆する工程を設けることが好ましい。この時、用いるゲッター材としては、被覆を簡易にする理由から蒸発型のゲッターであることが好ましい。したがって、バリウムをゲッター膜としてメタルバック７３上に被覆することが好ましい。また、このゲッターの被覆工程は、上記工程（Ｊ）と同様に、減圧（真空）雰囲気中で行われる。
【０１２８】
また、ここで説明した画像形成装置の例では、フェースプレート７１とリアプレート１との間には、スペーサ１０１を配置した。しかしながら、画像形成装置の大きさが小さい場合には、スペーサ１０１は必ずしも必要としない。また、リアプレート１とフェースプレート７１との間隔が数百μｍ程度であれば支持枠７２を用いずに、接合部材によって直接リアプレート１とフェースプレート７１とを接合することも可能である。そのような場合には、接合部材が支持枠７２の代替部材を兼ねる。
【０１２９】
また、本実施形態においては、電子放出素子１０２の間隙５’を形成する工程（工程（Ｈ））の後に、位置合わせ工程（工程（Ｉ））および封着工程（工程（Ｊ））を行った。しかしながら、工程（Ｈ）を、封着工程（工程Ｊ）の後に行うこともできる。
【０１３０】
▲２▼多数素子で構成される電子源・画像形成装置のフォーミング方法及び手段
以下では、具体的なフォーミング方法、手段について示す。
【０１３１】
前述した手段のうち、まず（Ａ−１）について説明する。
【０１３２】
単純マトリクス配置した電子源を図１７に示す。この図では、Ｘ方向配線１１２とＹ方向配線１１３によって素子１１４が結線されている。図１７に示した単純マトリクス配置の電子源において、Ｘ方向の配線端子Ｄｘ１からＤｘｍまですべてに電位Ｖ２を印加すると共に、任意に選択した少なくとも１本以上のＹ方向配線端子Ｄｙｉに、Ｖ２とは異なる電位Ｖ１を印加し、残りのＹ方向配線端子すべてに電位Ｖ２を印加するというものである。本例によれば、任意に選択したＹ方向配線に接続している素子にのみ（Ｖ１−Ｖ２）［Ｖ］の電圧が印加され、他の非選択素子には（Ｖ２−Ｖ２＝０）［Ｖ］の電圧が印加されて、フォーミングが行われ、この工程が順次繰り返されることによりフォーミングが終了する（これをライン・フォーミングと呼ぶ）。
【０１３３】
即ち、選択されていない素子の電極がフローティング（電位不定）状態になったり、フォーミングを実施中の素子に印加している電圧がマトリクス配線を介して回り込むことがないため、フォーミングを実施していない素子が静電気により破壊もしくは損傷したり、フォーミング中の素子に印加中の電圧の影響を受けて、電子放出部が変質したりすることを防止でき、各素子の特性を均一にできることになる。
【０１３４】
ここで、前記電位Ｖ１及びＶ２は必ずしも時間的に変動のない一定電位（ＤＣ）に限るものではなく、三角波あるいは矩形波等のパルス状の波形も含むものである。また、上記Ｖ１、Ｖ２の両方をＤＣ波形あるいはパルス状の波形としたり、どちらか片方をパルス状の波形としてもよい。この時、フォーミング処理を実施しようとする素子に印加される電圧（Ｖ１−Ｖ２）［Ｖ］は、フォーミングにより間隙（電子放出部）を形成するに足りる電圧波形が供給されていればよく、パルス状波形の場合には、上記（Ｖ１−Ｖ２）［Ｖ］はピーク電圧をいうものである。
【０１３５】
また、フォーミング処理を実施するために任意に選択される列は、同時に１列であっても複数列であってもよく、同時に複数列を選択する場合は、フォーミングにより発生する熱による基板内の温度分布を考慮して、温度分布を均一化するのが好ましい。例えば、図１７のようなｍ行ｎ列のマトリクス基板において、同時に選択する列が１０列の場合は、ＩＮＴ（ｎ／１０）列間隔に列を選択すればよい。ＩＮＴ（ｎ／１０）とは、ｎ／１０を小数点第１の位で四捨五入した値を示す関数である。
【０１３６】
また、複数列を同時にフォーミングする場合、フォーミングに要する時間を短縮できるものの、電圧源には大きな電流容量が必要となる。従って、本例では、フォーミングに要する時間と電圧源の電流容量とを考慮し、最も経済的効果の高い数を選択し、並列でのフォーミングを行うことが望ましい。
【０１３７】
さらに上述したＸ方向配線とＹ方向配線のいずれを選択し、ラインフォーミングをするかについては以下のようにして決定するのが好ましい。
【０１３８】
単純マトリクス配置した電子源を用いた表示装置の等価回路を図１８に示す。Ｒが素子抵抗、ｒｘ，ｒｙが１画素あたりの横あるいは縦方向配線抵抗である。また、横方向（行方向）の素子数をＮｘ、縦方向（列方向）の素子数をＮｙとする。この電子源をフォーミング処理する際、通常１列あるいは１行ずつを一括してフォーミングする。なお、ここでいう一括フォーミングとは、多数の素子に対して所定の給電部（１ケ所あるいは複数）から電力を供給してフォーミングすることを指しており、必ずしも多数の素子を同時にフォーミングすることを意味するものではない。
【０１３９】
ラインフォーミングを模式的に示したのが図１９の等価回路である。ここで表示装置（パネル）外の配線等のインピーダンスはｒｘ，ｒｙ，Ｒに比べ無視できるとしている。ここでは横方向（接地部からｋライン目）に一括してラインフォーミングする例を示す。
【０１４０】
図１９からも明らかなように、素子抵抗Ｒ、配線抵抗ｒｘ，ｒｙにばらつきがない場合、各素子にかかる電圧は必ず給電部に最も近い素子のそれが最大となる。また、フォーミングされた素子の抵抗はフォーミング前の抵抗Ｒに比べて２〜３桁以上も大きい。従って、ラインフォーミングすると給電側から順次切れていく（複数の、高分子膜が低抵抗化された膜に、間隙が順次形成される。）。そして、（ｎ−１）番目まで切れていて、次にｎ番目の素子をフォーミングする時の等価回路は図２０となる。即ち、この状態でも最も給電部に近いｎ番目の素子が切れて、次の時点での等価回路は図２０よりも１素子少ない梯子状のものとなる。（ｎ−１）番目の素子まで切れている状態で、給電部に一定の電圧Ｖ0を印加したとすると、ｎ番目の素子にかかる電圧は次式で与えられる。
Ｖ（ｋ，ｎ）＝｛１−ｋ×ｒｙ／Ｒ−ｎ×（Ｎｘ−ｎ＋１）×ｒｘ／Ｒ｝Ｖ0……（１）
【０１４１】
なお、上式の導出は、一般的な４端子マトリクスの（Ｎ−ｎ）段のシリーズとして容易に計算できる。ここで、ｒｘ，ｒｙはＲに比べ十分小さいとした。また、これを電力で現すと、ｎ番目の素子にかかる電力は次式で与えられる。
0003902998.tif 000002
【０１４２】
つまり、Ｖ，Ｐはｋ，ｎの関数であり、ラインフォーミングの方向の素子アドレスｎの２次、他方向の素子アドレスｋの１次で変化することがわかる。図２１に電圧あるいは電力のパネル内分布の模式図を示す。
【０１４３】
上記のようなラインフォーミング方法には、次のような問題点がある。即ち、図２１にみられるように給電部に一定の電圧を供給しても素子のアドレスによってその素子が切れる時（カーボン膜に間隙が形成される時）にかかる電圧、及び電力に差がでてしまう。この現象は画素数が大きくなり、また配線抵抗が素子抵抗に比べ大きくなってくるとより大きな影響を及ぼす。
【０１４４】
各素子が切れる直前に印加される電力のｎ方向の最大最小の差は次式となる。即ち、電力最大となるのは給電端（ｎ＝１）の時で、最小となるのは中央部（ｎ＝Ｎｘ／２）のときであり、Ｐ0＝Ｖ0×Ｖ0／Ｒとして、
Ｐ（ｋ，１）−Ｐ（ｋ，Ｎｘ／２）〜Ｎｘ×Ｎｘ／２×（ｒｘ／Ｒ）×Ｐ0……（３）
但し、Ｎｘ≫１である。
【０１４５】
また、ｋ方向の最大・最小の差は、最大となるのが給電端（ｋ＝１）で、最小となるのが接地端（ｋ＝Ｎｙ）であるから、次式となる。
Ｐ（１，ｎ）−Ｐ（Ｎｙ，ｎ）〜２×Ｎｙ×（ｒｙ／Ｒ）×Ｐ0    ……（４）
但し、Ｎｙ≫１である。
【０１４６】
上記２式よりわかるように、特にラインフォーミング方向の画素数が大きくなると急激に画素間のフォーミング条件に差がでてくることになる。従って、大画面化に際して無視できない悪影響を及ぼすことになる。
【０１４７】
図２１の例は、給電部が行（あるいは列）の１端にある場合であるが、給電部が両端にある場合は、系の対称性から、一括フォーミングされる行（あるいは列）の両端部及び中央部で各素子が切れる直前に印加される電力が大きく、両端から１／４ライン長付近では小さくなり、やはり素子アドレスによってばらつきが生じてしまう。ここで、給電方式を一般化するために、新たにＮ'を導入する。この時、片側給電の場合Ｎ'＝Ｎ，両側給電の場合Ｎ'＝Ｎ／２。
【０１４８】
結局、単純マトリクスをラインフォーミングする場合、給電部に一定の電圧Ｖ0を印加したとき、ｎ番目の素子にかかる電力は次式で与えられる。
0003902998.tif 000003
従って、
ｎ方向の最大最小の差：ΔＰ＝Ｎ’×（Ｎ’／２）（ｒｘ／Ｒ）×Ｐ0…（６）
ｋ方向の最大最小の差：ΔＰ＝２×Ｎｙ×（ｒｙ／Ｒ）×Ｐ0      ……（７）
【０１４９】
尚、両側給電の場合は、ｎ≦Ｎｘ／２に対して、ｎ＞Ｎｘ／２でも対応する。さらに、素子が単純マトリクス配列ではなく、１次元梯子状に配列された場合も同様の問題点を有する。図２２（ａ）〜図２２（ｃ）に、いくつかの例において、等価回路と給電部に一定電圧を印加した場合に各素子が切れる直前の印加電力の素子アドレスによる違いの例を示す。素子数はＮ、配線抵抗は１素子あたりｒ、素子抵抗はＲとする。
【０１５０】
図２２（ａ）は、給電部が梯子状ラインの一端に１ケ所配置され、他端に接地部が１ケ所配置されている例であり、給電部に電圧Ｖ0を印加したとき、（ｎ−１）番目まで切れて、ｎ番目が切れる時にかかる電力はｎの関数として、
0003902998.tif 000004
従って、最大最小の差は、
ΔＰ＝Ｐ（Ｎ）−Ｐ（１）＝（Ｎ＋２）×（Ｎ−１）×（ｒ／Ｒ）×Ｐ0……（９）
となる。
【０１５１】
図２２（ｂ）は、給電部と接地部が梯子状ラインの同じ側の端部に配置されている例で、図２２（ｃ）は、給電部と接地部が梯子状ラインの両端にそれぞれ１ケ所ずつ配置されている例である。
【０１５２】
図２２（ａ）の場合と同様にＰ（ｎ），ΔＰを求めると、
Ｐ（ｎ）＝｛１−４×ｎ×（Ｎ’−ｎ＋１）×（ｒ／Ｒ）｝×Ｐ0……（１０）
；Ｐ0＝Ｖ0×Ｖ0／Ｒ
ΔＰ＝Ｐ（１）−Ｐ（Ｎ’／２）＝Ｎ’×Ｎ’×（ｒ／Ｒ）×Ｐ0…（１１）
【０１５３】
図２２（ｂ）の場合Ｎ’＝Ｎ、図２２（ｃ）の場合Ｎ’＝Ｎ／２（ｎはＮ／２に関して対称に考える）。本図からわかるように、１次元配列の場合においても給電部に一定の電圧を印加しても、各素子が切れる直前に印加される電力は、素子アドレスによってばらつく事になる。
【０１５４】
従って、素子を２次元に配列した装置を１ラインずつ一括して通電フォーミングする際、各素子に印加される電力のばらつきを小さくできる方向（行あるいは列）を選択してフォーミングすることができればよいわけである。
【０１５５】
具体的には、２次元の方向をｘ，ｙ方向とし、各方向の素子数をＮｘ，Ｎｙ、各方向の１素子あたりの配線抵抗をｒｘ，ｒｙ、給電部がｘ方向配線あるいはｙ方向配線の片端にある場合ａ＝８、給電部がｘ方向配線あるいはｙ方向配線の両端にある場合ａ＝２４としたとき、
（Ｎｘ×Ｎｘ−ａ×Ｎｘ）×ｒｘ≦（Ｎｙ×Ｎｙ−ａ×Ｎｙ）×ｒｙ…（１２）
なら、ｘ方向にフォーミングし、
（Ｎｘ×Ｎｘ−ａ×Ｎｘ）×ｒｘ＞（Ｎｙ×Ｎｙ−ａ×Ｎｙ）×ｒｙ…（１３）
なら、ｙ方向にフォーミングすればよい。尚、ここでは各素子が切れる（間隙が形成される）時にかかる電力によって方向を決定した。
【０１５６】
ここで、簡単に上記条件式を説明しておく。
【０１５７】
通電フォーミングは、熱的な現象と考えられるので、各素子に印加される電力が問題となる。従って、前述の（５）式で考える。ここで、ｘ方向のフォーミングの時は、ｒ＝ｒｘ，ｒ'＝ｒｙ，Ｎ＝Ｎｘ、ｙ方向のフォーミングの時は、ｒ＝ｒｙ，ｒ'＝ｒｘ，Ｎ＝Ｎｙとすると、（５）式は下式のようになる。
0003902998.tif 000005
すると、図２２（ａ）に示すように給電部がｘあるいはｙの１端のみにある場合、前に定義したｘ，ｙ方向の素子数Ｎｘ，Ｎｙと素子アドレス（ｘ，ｙ）＝（ｎ，ｋ）、素子抵抗Ｒ、配線抵抗ｒｘ，ｒｙ等を用いて、以下のように書くことができる。
【０１５８】
（１）ｘ方向に一括フォーミングする場合、
0003902998.tif 000006
ｐが最大となるのはｎ＝ｋ＝１、最小となるのはｎ＝Ｎｘ／２，ｋ＝Ｎｙのときである。
面内での最大値：
Ｐ（１，１）／Ｐ0＝１−２×Ｎｘ×（ｒｘ／Ｒ）−２×（ｒｙ／Ｒ）……（１６）
面内での最小値：
0003902998.tif 000007
面内のばらつき：
0003902998.tif 000008
【０１５９】
（２）ｙ方向に一括フォーミングする場合
0003902998.tif 000009
ｐが最大となるのはｎ＝ｋ＝１、最小となるのはｎ＝Ｎ，ｋ＝Ｎｙ／２のときである。
面内での最大値：
Ｐ（１，１）／Ｐ0＝１−２×（ｒｘ／Ｒ）−２×Ｎｙ×（ｒｙ／Ｒ）……（２０）
面内での最小値：
0003902998.tif 000010
面内のばらつき：
0003902998.tif 000011
【０１６０】
従って、Ｐｘ≦Ｐｙ、つまり、
（Ｎｘ×Ｎｘ−８×Ｎｘ）×ｒｘ≦（Ｎｙ×Ｎｙ−８×Ｎｙ）×ｒｙ
なら、ｘ方向に一括してフォーミングしたほうがよく、
Ｐｘ＞Ｐｙ、つまり
（Ｎｘ×Ｎｘ−８×Ｎｘ）×ｒｘ＞（Ｎｙ×Ｎｙ−８×Ｎｙ）×ｒｙ
なら、ｙ方向に一括してフォーミングしたほうがよい。
【０１６１】
また、図２２（ｂ）に示すように、給電部がｘあるいはｙの両端にある場合、一括してフォーミングするラインの中央に対して対称である事を考えれば、条件式は、（Ｎｘ×Ｎｘ−２４×Ｎｘ）×ｒｘ、と、（Ｎｙ×Ｎｙ−２４×Ｎｙ）×ｒｙ、の大小で設定される。
【０１６２】
以上のように、２方向の配線抵抗と素子数との関係により、ラインフォーミングに適した方向が決まる。フォーミング処理の電圧波形としては図１６と同様であり、適宜設定される。
【０１６３】
続いて、前述した手段のうち（Ａ−２）について説明する。
【０１６４】
図２３に示す構成により行配線（Ｄｘ１乃至Ｄｘｍ）及び列配線（Ｄｙ１乃至Ｄｙｎ）にフォーミング電源（電位はＶ１またはＶ２）を接続してフォーミングを行う。この時、全行配線のうちｋ本に電位Ｖ１を、残りの（ｍ−ｋ）本に電位Ｖ２を印加し、同様に全列配線のうちＬ本に電位Ｖ２を、残りの（ｎ−Ｌ）本に電位Ｖ１を印加する。これにより、全素子のうちｋ×Ｌ＋（ｍ−ｋ）×（ｎ−Ｌ）個の素子が選択され、選択された素子では、図２の素子電極２、３間に電圧Ｖ２−Ｖ１が印加され、高分子膜が低抵抗化された膜の部位に間隙５’が形成される。
【０１６５】
次に、列方向配線（あるいは行方向配線）に接続した電位Ｖ１とＶ２とを入れ換えることにより、先に選択されなかった残りの素子が選択され、同時にフォーミングを施すものである。またフォーミング処理の電圧波形としては図１６に示すようなものを用いる。
【０１６６】
前述の手段（Ａ−１）との相違は、（Ａ−１）がライン単位でフォーミングするのに対し、これはブロック単位でフォーミングするところが異なり、効果は（Ａ−１）と同様に、未フォーミング電子放出素子への電圧の回り込みが無くなり、また、同時にフォーミング電圧が印加される素子数が１／２に少なくなることにより、配線を流れる電流値も小さくなるため、配線での電位降下による電子放出特性のばらつきも小さく抑えられる。
【０１６７】
次に前述の手段のうち（Ｂ−１）について説明する。
【０１６８】
この製造法の特徴を図２４（ａ）のブロック図、及び図２４（ｂ）の回路図、そして、図２４（ｃ）の素子単体断面図を用いて説明する。
【０１６９】
図２４（ａ）において、２４１はマルチ電子源、２４２は電気的接続手段、２４３は温度コントローラ、２４４はフォーミング電源、２４５は温度検知器、また、実線で囲った部分が通電処理装置２４６を示している。マルチ電子源２４１は、前述した素子が複数並んだデバイスで、共通配線で各素子は接続されている。電気的接続手段２４２はマルチ電子源２４１の並列した素子の複数部分で、電気的接続を行う機構ＦＣを有するものであり、図２４（ｂ）に示したように、マルチ電子源２４１の各部に抵抗ｒｆ１，ｒｆ２を介して接続される。ここでこの電気的接続手段２４２は前記素子の共通配線のような形状の制限（薄膜形状、画像形成装置を想定した場合１画素に納まるサイズ）がないため、抵抗ｒｆ１，ｒｆ２を共通配線の素子間抵抗ｒに比較して十分に小さい値にしている。
【０１７０】
図２４（ｂ）のように、１列に並んだ素子の複数部分で接続し、電源ＶＥから電圧を印加したとき、ｒｆ２による電位降下の大きさは並列配線数が少なく、抵抗が非常に小さいため十分に小さい値となり、共通配線への接続部に印加される電圧はほぼ等しくなる。また、各接続点からみた並列抵抗は、左右等しい数の素子が接続されるため、どれも等しい値となる。この結果、各素子に直接印加される電圧のばらつきは共通配線を用いて通電した場合に比較して格段に小さくできる。
【０１７１】
さらに、上記接続機構ＦＣに用いる材料に熱伝導性の良いものを使い、その後段に熱容量の大きなものを設け、加熱、冷却機構及びそれを制御する機構を備えた構成としている。この構成により、上記接続機構ＦＣは素子に通電するためだけではなく熱の伝導路としても働き、素子電極を通して電子放出部の温度を変化させる機能を有するものとなる。
【０１７２】
素子単体の電気的接続部の模式的断面図を図２４（ｃ）に示した。同図において、２及び３は電気的接続を得るための素子電極、５’は間隙（電子放出部）、６’は高分子膜が低抵抗化された膜（カーボン膜）を示し、２４７は熱伝導路となる電気的接続手段を示している。なお、図２４（ｃ）では、素子電極上で電気的接続手段と接続しているが、むろん、配線上で行ってもよい。
【０１７３】
電気的接続手段２４７を構成する材料は銅、アルミニウム、インジウム、銀、金、タングステン、モリブデン等の金属や、真鍮、ステンレス等の合金を使用している。また、配線との接触抵抗を小さくし、複数の接触部での接触抵抗の分布を小さく抑えるため、剛性の高い金属の表面を低抵抗金属でコーティングした接続手段を設けたり、各接続手段には、接触する配線に対し数十ｇ以上の荷重がかかる不図示の荷重印加機構を備えていることが望ましい。この荷重印加機構は弾性部材により構成され、例えばコイルバネ、板バネ等が用いられる。
【０１７４】
また、上記電気的接続手段はマトリクス配線の一列あるいは複数列に接続し、一列あるいは複数列を同時にフォーミングしてから、接続する列をずらし、順次全体をフォーミングするものであるが、電気的接続手段の数を多くすれば全体を同時にフォーミングすることも可能である。
【０１７５】
さらに、上記した単純マトリクス構成では絶縁層の下層の配線上に電気的接続手段を設ける場合、接触部にコンタクト用の窓を形成することとし、該下層配線の電気的接続手段との接触部には低抵抗金属がコーティングされていることが好ましい。また、上記手段（Ａ−１）と組み合わせることにより、Ｘ方向の配線あるいはＹ方向の配線の一方、即ち、フォーミング電圧を印加するため選択された列の配線にのみ複数の電気的接続手段を設け、同方向の非選択配線及び他方の方向の配線は端子から電圧を印加するだけでも十分効果が期待できる。
【０１７６】
ここまでは単純なマトリクス配置の電子源におけるフォーミング手段について述べたが、この手段（Ｂ−１）は、前述した梯子状配置の電子源に対しても同様に利用可能である。
【０１７７】
上記構成で、素子電極を冷却しながらフォーミング電圧を印加すると、フォーミング電流Ｉｆによるジュール熱で高分子膜が低抵抗化された膜６’が昇温し、この時の温度プロファイルは従来の方法と比較し、急峻になる。これは素子から発生した熱は基板となる石英あるいはガラスと比較して金属電極からの逃げが大きく、この金属電極を上記接続手段２４７を通して冷却することで、伝導による熱の逃げの効率が大幅に改善されるためである。
【０１７８】
本発明者らは、間隙（電子放出部）５’が通電の熱による素子の温度プロファイルのピーク位置で発生することを確認し、この温度が間隙形成の起因であると考えた。
【０１７９】
従来、電極間隔が１０μｍ以上になると温度プロファイルもブロードになり、そのため間隙（電子放出部）５’のばらつきが顕著になると考えたわけである。よって本例のように、電極の温度を低く制御して温度プロファイルを急峻にすれば電極間隔を広げても電位放出部のばらつきは小さくなるという可能性が生まれる。
【０１８０】
実際、本例の通電処理方法で温度制御しながらフォーミングしたところ電極間隔を１０μｍ以上に広げても高分子膜が低抵抗化された膜６’の温度プロファイルが急峻で、ピーク領域の幅は狭くなり、その結果、間隙（電子放出部）５’のばらつきが少なく抑えられるようになった。
【０１８１】
さらに上記構成で複数並んだ素子の各部を一定の温度に制御することも可能となり、従来問題となったマルチ電子源のデバイス中央部、端部の温度差も無くなり、これにより、通電フォーミングによって形成される間隙（電子放出部）５’のばらつきも少なくなった。
【０１８２】
次に前述の手段のうち（Ｂ−２）について説明する。
【０１８３】
まず、複数個の素子を共通に接続する行または列方向の配線のうち、少なくとも一方を所定間隔で分割した構成、あるいは所定間隔で高インピーダンス部分を設けた構成の実現方法について説明する。
【０１８４】
図２５に梯子状配線、図２６に単純マトリクスの一部を分割した形状を示す。これらの図において、２５１はＧ（１，１）乃至Ｇ（２，６）で示される分割ギャップである。配線はフォトリソ技術あるいは印刷技術により作製されるが、いずれの場合も予めマスクパターンに分割用ギャップ部分を設けておけば、所定間隔で分割ギャップのある配線は容易に得られる。また当然ながら連続した配線を作製しておいて、ＹＡＧレーザによる溶融切断、あるいはダイシングソーによる機械的切断を行っても所定間隔で分割ギャップのある配線を得ることができる。
【０１８５】
次に高インピーダンス部分を設ける方法は以下の方法がある。上述のようにして得られた分割ギャップ上にニッケル−クロム合金薄膜等の抵抗率の高い金属を蒸着してパターニングして得る。また或は連続した配線を作製しておいて、その一部の配線幅を非常に狭くしておく、あるいはフォトリソ技術の中のミリング技術により一様に作製した配線の厚さを一部薄膜化することにより得られる。
【０１８６】
次にこの構成の基板に給電して、特定の素子にフォーミング電圧を印加し、フォーミング処理を行う。ここで給電方法は、配線端から給電し、配線端に近い分割領域内の素子からフォーミング処理を施して、前述の手段（Ｂ−１）で用いる特別な電気的接続手段と同様な手段を用いて給電する。
【０１８７】
次に所定部分をフォーミングした後、分割ギャップ部分あるいは高インピーダンス部分を短絡する方法について説明する。
【０１８８】
まず単純にＡｕやＡｌ材料によるワイヤボンディング、あるいはリボンボンディングにより短絡する方法がある。別の方法として以下の方法がある。まずギャップ部の片側、あるいは高インピーダンス部分近傍、あるいは高インピーダンス部分の一部分に、金−鉛ペーストあるいはＩｎやＢｉを含む低融点金属をマイクロディスペンサーによる塗布、あるいはフォトリソ技術を用いて製膜しておく。レーザ光や赤外線照射やヒータ加熱によりペーストあるいは低融点金属を加熱融解させて、分割ギャップ部分あるいは高インピーダンス部分をその融解した金属で埋めるようにして短絡（接続）させる。あるいは高インピーダンス部分に電流を集中させることにより、高インピーダンス部分の温度が上昇し、上述の他の加熱方法と同じ結果が得られる。
【０１８９】
次に前述の手段のうち（Ｂ−３）について説明する。
【０１９０】
単純マトリクス配置あるいは１次元梯子状に配列した各素子がフォーミングされる時点での印加電力あるいは印加電圧が全素子で一定になるように、給電部に印加する電圧を制御しながら、１行あるいは１列を一括してフォーミングする方法を以下に示す。
【０１９１】
従来の問題点で述べたフォーミングに必要な外部端子供給電圧の変動を考慮すると、一括してフォーミングする行（あるいは列）のうち、どの素子までがフォーミング済なのかを検知しながら給電部に印加する電圧を制御して一括フォーミングを行うことにより、全素子に対して一定のフォーミング条件を保つことができる。
【０１９２】
２次元単純マトリクス配列の場合においては、給電部が行（あるいは列）の１端にある場合、一括フォーミングする行（あるいは列）の両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、給電部が行（あるいは列）の両端にある場合、一括フォーミングする行（あるいは列）の両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から１／４ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、一括してフォーミングされる行（あるいは列）に対向する列（あるいは行）の一端または両端が接地されている場合、一括してフォーミングされる行（あるいは列）が接地端に近い場合は給電部に印加する電圧を小さくし、遠い場合は大きくすればよい。
【０１９３】
さらに、１次元梯子状に素子が配列されていて、給電部が梯子状ラインの一端に１ケ所配置され他端に接地部が１ケ所配置されている場合、給電端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、接地端部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状ラインの同じ側の端部に配置されているとき、両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、ライン中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状の両側にそれぞれ１ケ所ずつ配置されている場合、両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から１／４ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。
【０１９４】
具体的には、例えば、単純マトリクスにおいては、素子アドレス（ｋ，ｎ）の素子を、例えばｘ方向にフォーミングする時には、（１）式の電圧分布を補って、一定電圧になる様に、給電部には、
0003902998.tif 000012
となる様に電圧Ｖ０（ｋ，ｎ）を印加すればよい。ここでＣ’は定数であり、実験的に最適値を決定する。また、フォーミング済の素子のアドレスを検出するには、例えば給電部と接地部の間のインピーダンスを測定すればよい。このインピーダンスの測定は、一定のパルス高を有する１つあるいは複数のフォーミングパルスを１ブロックとし、ブロックとブロックとの間にフォーミングパルスよりも低い電圧パルスを挿入して行えばよい。図２７にパルス印加例を示す。ここで、Ｔ１は１マイクロ秒から１０ミリ秒、Ｔ２は１０マイクロ秒から１００ミリ秒程度であり、Ｎは１〜１００パルス、Ｖｉはインピーダンス測定用の電圧パルスであり０．１Ｖ程度である。ここでは三角波を駆動波形に選んだが、これに限定されるものではなく、矩形波でもよい。
【０１９５】
ブロック数（インピーダンス測定回数）が少なければフォーミング制御のアルゴリズムは容易となり、ライン全体をフォーミングするための時間も短くできる。一方、ブロック数が多ければ、素子間のフォーミング条件のばらつきを小さく抑えることができる。なお、フォーミングパルスの印加方法、素子アドレスの検出方法は上記に限ったものではなく、一定の条件さえ整えば素子アドレスの検出が不要となりうる。
【０１９６】
上記説明した方法を用いることにより、多数素子で構成される電子源・画像形成装置のフォーミングが行われることを示してきたが、さらに多数の素子をフォーミングする手法について説明する。
【０１９７】
ここでは、マトリクス配線接続された、高分子膜が低抵抗化された膜について、多数行列配線を同時に駆動することで、さらに短時間にフォーミング工程が終了できる手法について説明する。
【０１９８】
前記したように、多数本の行列配線に対して電圧印加を行うと、電圧印加による発熱により基板が変形したり、破壊がおこることがあった。かかる課題を詳細に述べるとともに、本発明での実施形態を示す。まず課題を詳細に述べる。
【０１９９】
図２８を参照して、以下、基板の変形・破壊の原因についての本発明者の検討結果について説明する。図中、２８１は電子源基板であり、その材質は硝子である。２８２は行方向配線（Ｘ方向配線）、２８３は列方向配線（Ｙ方向配線）であり、図示しない高分子膜が低抵抗化された膜は行方向配線及び列方向配線によってマトリクス状に結線されている。このような構成の電子源基板において、高分子膜が低抵抗化された膜を、たとえば隣接する行方向ｂ本を単位として１番からＭ／ｂ番のブロックにこれらのブロックを順次切り替えて電圧を印加するものとする。
【０２００】
このような電圧印加方法を取った場合、フォーミング電圧を印加したブロックに、高分子膜が低抵抗化された膜を流れる電流すなわちフォーミング電流に伴う発熱が集中し、基板内に急峻な温度勾配が発生する。図２８には、例として、ブロック１にフォーミング電圧を印加した時の基板内の温度分布のグラフも示してある。このように基板内に急峻な温度勾配が発生して熱応力が発生するために、基板の変形・破壊が生じることが判明した。そこで本発明では、基板内の熱分布を抑制するように、行方向配線もしくは列方向配線を選択することでこれを回避できる。
【０２０１】
本発明者は、前記課題は隣接する多数本を同時に駆動した場合に基板の変形が起こることを見出し、同時に駆動する行方向配線（もしくは列方向配線）に数の制限を設けること、また、同時に駆動する行方向配線（もしくは列方向配線）を基板内で間引くことにより課題が解決されることを見出した。その詳細は、以下の実施例で示す。
【０２０２】
【実施例】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。この実施例では電子源及びその製造方法と、これら複数の電子源を用いた画像形成装置について説明する。
【０２０３】
［実施例１］
本実施例は、前記手段（Ａ−１）により作製した多数の素子を単純マトリクス配置した電子源の例である。
【０２０４】
電子源の一部の平面図を図２９に示す。また、図中のＡ−Ａ’断面図を図３０に示す。但し、図２９と図３０の記号は同じ物を示している。。ここで１は基板、２，３は素子電極、６’は間隙を含むカーボン膜、６２はＸ方向配線（下配線とも呼ぶ）、６３はＹ方向配線（上配線とも呼ぶ）、６４は層間絶縁層、３０１は素子電極２と下配線６２との電気的接続のためのコンタクトホールである。
【０２０５】
まず、電子放出素子の作成について具体的に、図８〜図１４を用いて説明する。これらの図では、説明を簡単に行うために、素子数が９個の場合について示している。本実施例では、実際には３００×２００個の素子があるマトリクスを作製している。
【０２０６】
（工程１）
ガラス基板１上に、スパッタリング法により、厚さ１００ｎｍのＰｔ膜を堆積し、フォトリソグラフィ技術を用いてＰｔ膜からなる電極２，３を形成した（図８）。なお、電極２、３の電極間距離は１０μｍとした。
【０２０７】
（工程２）
次に、スクリーン印刷法によりＡｇペーストを印刷し、加熱焼成することにより、Ｘ方向配線６２を形成した（図９）。
【０２０８】
（工程３）
続いて、Ｘ方向配線６２とＹ方向配線６３の交差部になる位置に、スクリーン印刷法により絶縁性ペーストを印刷し、加熱焼成して絶縁層６４を形成した（図１０）。
【０２０９】
（工程４）
さらに、スクリーン印刷法によりＡｇペーストを印刷し、加熱焼成することにより、Ｙ方向配線６３を形成し、基板１上にマトリックス配線を形成した（図１１）。
【０２１０】
（工程５）
以上のようにしてマトリックス配線を形成した基板１の電極２、３間に跨る位置に、インクジェット法により、ポリイミドの前駆体であるポリアミック酸の３％Ｎ−メチルピロリドン／トリエタノールアミン溶液を電極間の中央を中心として塗布した。これを、真空下にて、３５０℃でベークし、直径約１００μｍ、膜厚３００ｎｍの円形のポリイミド膜からなる高分子膜６”を得た（図１２）。
【０２１１】
（工程６）
次に、Ｐｔからなる電極２、３、マトリックス配線６２、６３、ポリイミド膜からなる高分子膜６”を形成した基板１をステージ上（大気中）にセットし、各々の高分子膜６”に対して、ＱスイッチパルスＮｄ：ＹＡＧレーザ（パルス幅１００ｎｍ、繰り返し周波数１０ｋＨｚ、ビーム径１０μｍ）の第二高調波（ＳＨＧ）を照射した。このとき、ステージを移動させ、各々の電極２から３の方向に高分子膜６”に１０μｍの幅で照射し、各々の高分子膜６”の一部に熱分解の進んだ導電性の領域を形成し、高分子膜が低抵抗化された膜６’を得た（図１３）。
【０２１２】
（工程７）
図３１は、本実施例を説明するための図で、素子群のうちの一部に対してフォーミングを行う際の、電気的な接続を示したものである。同図では図示の便宜上、素子を６×６個だけ単純マトリクス配線して示しているが、本実施例では３００×２００個のマトリクスを作製した。
【０２１３】
図３１に於いては、説明上、素子を区別するためにＤ（１，１）、Ｄ（１，２）、…、Ｄ（６，６）の様に、（Ｘ，Ｙ）座標で示している。また、図中、Ｄｘ１，Ｄｘ２，…Ｄｘ６は単純マトリクス配線の各配線を示しており、各々端子Ｐを介して外部と電気的に接続されている。また、ＶＥは電圧源であり、導電性の素子膜（高分子膜が低抵抗化された膜）をフォーミングするのに必要な電圧を発生する能力を有するものである。
【０２１４】
本図に示すのは、Ｄ（１，３）、Ｄ（２，３）、Ｄ（３，３）、Ｄ（４，３）Ｄ（５，３）、Ｄ（６，３）、…Ｄ（３００，３）の３００素子を同時にフォーミングする場合の電圧印加法である。図に示す様に配線Ｄｘ３には、グランドレベル、即ち、０［Ｖ］が印加される。一方、Ｘ方向の配線のうちＤｘ３以外のもの、即ち、Ｄｘ１，Ｄｘ２，Ｄｘ４，Ｄｘ５，Ｄｘ６，…Ｄｘ２００には、電圧源ＶＥより、例えば６Ｖの電位が印加され、これと同時にＤｙ１，Ｄｙ２，Ｄｙ３，Ｄｙ４，Ｄｙ５，Ｄｙ６，…Ｄｙ３００の各配線にも電圧源ＶＥより電位が印加される。
【０２１５】
この結果、マトリクス配線された複数の素子のうち、選択されたＤ（１，３）、Ｄ（２，３）、Ｄ（３，３）、Ｄ（４，３）、Ｄ（５，３）、Ｄ（６，３）、…、Ｄ（３００，３）の両端には、電圧源ＶＥの出力電圧が印加されるため、これら３００素子では平行してフォーミングが行われる。
【０２１６】
一方、前記３００素子以外の素子は、素子両端ともほぼ等電位（電圧源ＶＥの出力電位）が印加されるため、素子両端にかかる電圧はほぼ０［Ｖ］となり、フォーミングが行われないのはもちろんのこと、素子膜が変質したり損傷したりすることも全く無い。
【０２１７】
ここで、各素子の抵抗は約１キロオーム、１素子あたりの下配線抵抗（ｘ方向）は約０．０３オーム、上配線抵抗（ｙ方向）は約０．１オームであった。ここで前述したように、給電部が片側の場合では式（１２）から、
（Ｎｘ×Ｎｘ−８Ｎｘ）×ｒｘ＝２６２８
（Ｎｙ×Ｎｙ−８Ｎｙ）×ｒｙ＝３８４０
であるから、素子数は多いがｘ方向の素子を一括してフォーミングしたほうがよい。
【０２１８】
本実施例では、上記手順により選択素子に図１６に示したような電圧波形のパルスを印加しフォーミング処理を行った。なお、本実施例ではパルス幅Ｔ１を１ミリ秒、パルス間隔Ｔ２を１０ミリ秒とし、矩形波の波高値（フォーミング時のピーク電圧Ｖｐｆ）は５Ｖとし、フォーミング処理は約１．３×１０-4Ｐａの真空雰囲気下で６０秒間行った。
【０２１９】
上述の工程で作製した多数の電子放出素子の特性を把握するために、その電子放出特性の測定を前述の図６の測定評価装置を用いて行った。
【０２２０】
なお測定条件は、アノード電極と電子放出素子間の距離を４ｍｍ、アノード電極の電位を１ｋＶ、電子放出特性測定時の真空装置内の真空度を１．３×１０-4Ｐａとした。
【０２２１】
本実施例における代表的な電子放出素子では、素子電圧１５Ｖ程度から急激に放出電流Ｉｅが増加し、素子電圧２０Ｖでは素子電流Ｉｆが０．１ｍＡ、放出電流Ｉｅが１μＡとなり、電子放出効率Ｉｅ／Ｉｆ（％）は１％であった。
【０２２２】
本実施例では全ての素子において、電子放出効率のばらつきが非常に低く抑えられ、ほぼ均一な特性が得られた。
【０２２３】
［実施例２］
本実施例では、実施例１で作製したフォーミング処理を施していない電子源基板を用いて画像形成装置を構成した例について図３２及び図３３を用いて説明する。
【０２２４】
図３２は、本実施例の画像形成装置の表示パネルを示す模式図である。尚、図３２では表示パネル内を説明するために、後述する支持枠３２２およびフェースプレート３２６の一部を取り除いた図である。図３３は表示パネルに使用される蛍光膜の模式図である。これらの図において図２９及び図３０に示した部位と同じ部位には同じ符号を付している。
【０２２５】
本実施例では先のフォーミング処理を施していない３００×２００個の素子を単純マトリクス配置した電子源基板１をリアプレート３２１上に固定した後、電子源基板１の５ｍｍ上方に、フェースプレート３２６（ガラス基板３２３の内面に画像形成部材であるところの蛍光膜３２４とメタルバック３２５が形成されている構成される）を支持枠３２２を介し配置し、フェースプレート３２６、支持枠３２２、リアプレート３２１の接合部にフリットガラスを塗布し、大気中あるいは窒素雰囲気中で、４００℃で１０分以上焼成することで封着した。また、リアプレート３２１への電子源基板１の固定もフリットガラスで行った。
【０２２６】
蛍光膜３２４は、モノクロームの場合は蛍光体のみで構成することができる。カラーの蛍光膜の場合は、蛍光体の配列により、ブラックストライプ（図３３（ａ））、或いはブラックマトリクス（図３３（ｂ））と呼ばれる黒色導電材３３１と蛍光体３３２とから構成することができる。
【０２２７】
本実施例では蛍光体はストライプ形状を採用し、先にブラックストライプを形成し、その間隙部に各色蛍光体を塗布し、蛍光膜３２４を作製した。ブラックストライプの材料として通常よく用いられている黒鉛を主成分とする材料を用いた。ガラス基板３２３に蛍光体を塗布する方法はスラリー法を用いた。
【０２２８】
また、蛍光膜３２４の内面側設けられるメタルバック３２５は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常、「フィルミング」と呼ばれる）を行い、その後Ａｌ（アルミニウム）を真空状着することにより作製した。フェースプレートには、更に蛍光膜３２４の導電性を高めるため、蛍光膜３２４の外面側に透明電極が設けられている場合もあるが、本実施例ではメタルバック３２５のみで十分な伝導性が得られたので省略した。前述の封着を行う際、カラーの場合は各色蛍光体と電子放出素子とを対応させなくてはいけないため、十分な位置合わせを行った。
【０２２９】
以上のようにして完成したガラス容器（外囲器３２８）内の雰囲気を排気管（図示せず）を通じ真空ポンプにて排気し、１．３×１０-3Ｐａ程度の真空度に達した後、容器外端子Ｄｏｘ１乃至ＤｏｘｍとＤｏｙ１乃至Ｄｏｙｎを通じて、実施例１に示した要領で素子電極間に電圧を印加し、前述の通電処理（フォーミング処理）を行い、高分子膜が低抵抗化された膜６’に間隙５’を形成し、電子放出素子を作製した。
【０２３０】
次に１．３×１０-4Ｐａ程度の真空度で、不図示の排気管をガスバーナで熱することにより溶着し、外囲器３２８の封止を行った。
【０２３１】
最後に封止後の真空度を維持するために、ゲッター処理を行った。これは、封止後に高周波加熱法により、画像形成装置内の所定の位置（不図示）に配置されたゲッターＢａを加熱し、蒸着形成した。
【０２３２】
以上のように完成した本実施例の画像形成装置において、各電子放出素子には、容器外端子Ｄｏｘ１乃至ＤｏｘｍとＤｏｙ１乃至Ｄｏｙｎを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加することにより、電子放出させ、高圧端子Ｈｖを介してメタルバック３２５に高電圧を印加して電子を加速し、蛍光体に衝突させ、励起・発光させることにより画像を表示した。
【０２３３】
本実施例で作製した画像形成装置において、単純マトリクス配線された多数の電子放出素子を均一にフォーミングできたことにより、素子特性が均一になり表示画像の輝度均一性の大幅な向上が確認された。
【０２３４】
実際、本実施例の表示装置において、給電部を片側のみにしてｘ方向で一括してフォーミングしたものと、ｙ方向で一括してフォーミングしたものについて、各電子放出素子に一定電圧を印加し、高圧端子Ｈｖに５ｋ［Ｖ］印加して輝度測定したところ、ｘ方向で一括してフォーミングした時の輝度むらに対し、ｙ方向で一括してフォーミングした方は輝度むらが大きかった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
【０２３５】
［実施例３］
実施例２と同様、前述の手段（Ａ−１）を用いてフォーミング処理を行って作製した画像形成装置について説明する。但し、本実施例においては実施例２と素子の個数、配線形状、厚みを変えてあり、既述の表現を用いて、Ｎｘ＝５０，ｒｘ＝０．０３オーム、Ｎｙ＝３０，ｒｙ＝０．１オーム、Ｒ＝１キロオームの電子源基板を作製した。また、Ｘ方向、Ｙ方向それぞれの配線の両端から給電できる構造の画像形成装置とした。
【０２３６】
先に述べたように給電部が各配線の両側にある場合は式（１３）から、
（Ｎｘ×Ｎｘ−２４Ｎｘ）×ｒｘ＝３９
（Ｎｙ×Ｎｙ−２４Ｎｙ）×ｒｙ＝１８
であるから、Ｙ方向の素子列を一括してフォーミングした方がよいことがわかる。
【０２３７】
実施例２と同様に、ｘ方向を一括したフォーミング方法と、ｙ方向を一括したフォーミング方法の２種の方法でフォーミング処理した２枚のパネルを比較したところ、やはり、前者の輝度むらが、後者よりも高く、明らかにｙ方向フォーミング処理したものの方が輝度むらが小さかった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
【０２３８】
［実施例４］
本実施例では前述した手段（Ａ−１）を用いてフォーミング処理を行う処理装置について説明する。尚、本実施例で用いた電子放出素子の作成は、フォーミング工程以外は、実施例１と同様であるので説明を省略する。
【０２３９】
本実施例で用いたフォーミング処理装置の電気回路構成を図３４に示す。図中、３４１は実施例１と同様の工程で作製したｍ×ｎ個の素子を単純マトリクス配線したフォーミング処理を施していない電子源基板であり、３４２はスイッチング素子アレイ、３４３はフォーミングパルス発生器、３４４は制御回路である。
【０２４０】
電子源用基板３４１は図３１の場合と同様に、端子Ｄｘ１乃至Ｄｘｍ及びＤｙ１乃至Ｄｙｎを介して、周辺の電気回路と電気的に接続されるが、このうちＤｘ１乃至Ｄｘｍはスイッチング素子アレイ３４２と接続され、Ｄｙ１乃至Ｄｙｎはフォーミングパルス発生器３４３の出力と接続される。
【０２４１】
スイッチング素子アレイ３４２は、内部にＳ１乃至Ｓｍのｍ個のスイッチング素子を備え、各スイッチング素子は前記端子Ｄｘ１乃至Ｄｘｍの各々を、フォーミングパルス発生器３４３の出力またはグランドレベルかのどちらか一方と接続する機能を持つ。なお、各スイッチング素子は、制御回路３４４の発生する制御信号ＳＣ１に従って動作するものである。
【０２４２】
また、フォーミングパルス発生器３４３は、制御回路３４４の発生する制御信号ＳＣ２に従って、電圧パルスを出力する。
【０２４３】
制御回路３４４は、前述したようにスイッチング素子アレイ３４２とフォーミングパルス発生器３４３の動作を制御するための回路である。
【０２４４】
以上、各部の機能を説明したが、次に全体の動作を順を追って説明する。
【０２４５】
まず、フォーミングを開始する前に、制御回路３４４の制御により、スイッチング素子アレイ３４２の各スイッチング素子は全てグランドレベル側と接続しており、また、フォーミングパルス発生器３４３の出力電圧も０［Ｖ］、即ち、グランドレベルに保たれている。
【０２４６】
次に、前記図３１で説明したように、素子列の一列を選択してフォーミング処理するために、スイッチング素子アレイ３４２の中のスイッチング素子のうち、フォーミング処理を行う列と接続している以外のもの全てをフォーミングパルス発生器３４３側と接続するように、制御回路３４４は制御信号ＳＣ１を発生する（図３４ではＳ３を除く全てのスイッチング素子をフォーミングパルス発生器３４３側に接続した例を示してある。）。
【０２４７】
次に、制御回路３４４はフォーミングパルス発生器３４３に対して、フォーミングに好適な電圧パルスを出力するよう制御信号ＳＣ２を発する。選択された一列の素子のフォーミングが完了したならば、制御回路３４４はフォーミングパルス発生器３４３に対して、パルスの発生を中止し、出力電圧が０［Ｖ］となるよう制御信号ＳＣ２を発生する。更に、スイッチング素子アレイ３４２に含まれる全てのスイッチング素子をグランドレベル側と接続するよう制御信号ＳＣ１を発生する。
【０２４８】
以上の動作手順により、任意に選択した一列の素子フォーミングが完了する。以下、同様の手順で他の素子列を順次フォーミングすることにより、ｍ×ｎ個の素子を単純マトリクス配線した基板の全素子を均一にフォーミングすることができる。
【０２４９】
本実施例では、上記手順により１００×１００個の単純マトリクス基板を用い、選択素子に図１６に示したような電圧波形のパルスを印加しフォーミング処理を行った。なお、本実施例ではパルス幅Ｔ１を１ミリ秒、パルス間隔Ｔ２を１０ミリ秒とし、矩形波の波高値（フォーミング時のピーク電圧）は５Ｖとし、フォーミング処理は約１．３×１０-4Ｐａの真空雰囲気下で６０秒間行った。そして、図６のような測定評価装置を用いて測定したところ、作製した電子源中の代表的な素子では、素子電圧１５Ｖ程度から急激に放出電流Ｉeが増加し、素子電圧２０Ｖでは素子電流Ｉｆが０．２ｍＡ、放出電流Ｉｅが２μＡとなり、電子放出効率η＝Ｉｅ／Ｉｆ（％）は１％であった。
【０２５０】
従来技術の問題点で述べたような亀裂（間隙）形成のばらつきが発生すると、上記電子放出効率の素子間の均一性が得られなかった。しかし、本実施例のフォーミング装置を用いたフォーミング処理方法によれば、各素子がフォーミングされる瞬間、各素子に実効的に印加される電圧のばらつきは小さくなり、素子特性として電子放出効率の素子間ばらつきも１０％以下に抑えられた。
【０２５１】
［実施例５］
次に実施例１と同様に作製したフォーミング処理を施していない電子源基板を用い、前記手段（Ａ−２）によるフォーミング処理を行い電子源とした例を具体的に説明する。
【０２５２】
図３５は、本実施例を説明するための図で、先述したようにして単純マトリクス配線された素子群のうちの一部に対してフォーミングを行う際の電気的な接続を示したものである。
【０２５３】
図３５に示す構成により、行配線（Ｄｘ１乃至Ｄｘｍ）及び列配線（Ｄｙ１乃至Ｄｙｎ）にフォーミング電源（電位はＶ１またはＶ２）を接続してフォーミングを行う。このとき全行配線のうち、Ｋ本に電位Ｖ１を、残りの（ｍ−Ｋ）本に電位Ｖ２を印加し、同様に全列配線のうちＬ本に電位Ｖ２を、残りの（ｎ−Ｌ）本に電位Ｖ１を印加する。これにより全素子のうちＫ×Ｌ＋（ｍ−Ｋ）×（ｎ−Ｌ）個の素子が選択され、選択された素子にはほぼ電圧Ｖ２−Ｖ１（本実施例では６Ｖ）が印加されフォーミングが行われる。
【０２５４】
本実施例では、上記手順により選択素子に図１６に示したような電圧波形のパルスを印加しフォーミング処理を行った。なお、本実施例ではパルス幅Ｔ１を１ミリ秒、パルス間隔Ｔ２を１０ミリ秒とし、矩形波の波高値（フォーミング時のピーク電圧）は６Ｖ（Ｖ２−Ｖ１）とし、フォーミング処理は約１．３×１０-4Ｐａの真空雰囲気下で６０秒間行った。
【０２５５】
一方、上記選択された素子以外の素子の両端の電極には、ほぼ等電位が印加されるため、素子両端にかかる電圧はほぼ０［Ｖ］となり、フォーミングが行われないのはもちろんのこと、高分子膜が低抵抗化された膜が変質したり損傷したりする事も全く無い。次に、列配線（あるいは行配線）に接続した電位Ｖ１とＶ２とを入れ換えることにより、先に選択されなかった残りの素子が選択され、同様にフォーミングを施す。
【０２５６】
上述の行程で、ｍ，ｎを１００、Ｋ，Ｌを５０として作製した多数の電子放出素子の特性を把握するために、その電子放出特性の測定を前述の図６の測定評価装置を用いて行った。なお測定条件は、前述の実施例と同じく、アノード電極と電子放出素子間の距離を４ｍｍ、アノード電極の電位を１ｋＶ、電子放出特性測定時の真空装置内の真空度を約１．３×１０-4Ｐａとした。その結果、電子放出効率η＝Ｉｅ／Ｉｆ（％）は１％であった。また、全ての素子において、ほぼ均一な特性が得られた。
【０２５７】
［実施例６］
本実施例では実施例５と同じフォーミング処理を施して作製した画像形成装置について図３２を用いて説明する。
【０２５８】
先の実施例２と同様の構成及び作製方法であるが、１００×１００個の素子を単純マトリクス配線した電子源基板、つまり実施例５で作製した同じ電子源基板を用いて、フォーミング処理を施していない状態の画像形成装置を作製する。
【０２５９】
完成したガラス容器（外囲器３２８）内の雰囲気を排気管（図示せず）を通じ真空ポンプにて排気し、約１．３×１０-3Ｐａより高い真空度に達した後、容器外端子Ｄｏｘ１乃至ＤｏｘｍとＤｏｙ１乃至Ｄｏｙｎを通じ、実施例５で示した要領で素子電極間に電圧を印加し、前述の通電処理（フォーミング処理）を行い、高分子膜が低抵抗化された膜に間隙（電子放出部）を形成し、電子放出素子を作製した。次に、１．３×１０-4Ｐａ程度の真空度で、不図示の排気管をガスバーナーで熱することで溶着し、外囲器の封止を行った。
【０２６０】
最後に、封止後の真空度を維持するためにゲッタ処理を行った。
【０２６１】
以上のようにして完成した本実施例の画像形成装置において、電子放出素子には、容器外端子Ｄｏｘ１乃至ＤｏｘｍとＤｏｙ１乃至Ｄｏｙｎを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子Ｈｖを通して、高圧を印加して画像を表示した。
【０２６２】
本実施例で作製した画像形成装置においても、単純マトリクス配線された多数の電子放出素子を均一にフォーミングできることにより、素子特性が均一になり表示画像の輝度むらが低く抑えられたことが確認された。
【０２６３】
［実施例７］
実施例１で作製したフォーミング処理を施していない電子源基板を用い、前述した手段（Ａ−２）の方法でフォーミング処理して作製した電子源について説明する。
【０２６４】
図３６は、６４０×４００個の単純マトリクス配線されたフォーミング処理を施していないの素子群のうちの半数に対してフォーミングを行う際の電気的な接続を示したものである。また、図中、Ｄｘ１，Ｄｘ２，…，Ｄｘ４００及びＤｙ１，Ｄｙ２，…，Ｄｙ６４０は、単純マトリクス配線の各配線を示している。また、Ｖ１，Ｖ２はフォーミングパルスを発生する電源である。
【０２６５】
図３６は黒丸で示した素子を選択的にフォーミングする場合の電圧印加方法である。即ち、Ｖ１をグランドレベル、Ｖ２を電位Ｖｆｏｒｍとする。黒丸の素子の両端にはほぼ（Ｖ２−Ｖ１）の電圧即ち、Ｖｆｏｒｍが、白抜きの素子の両端にはほぼ０［Ｖ］の電圧が印加されるので、選択的に黒丸の素子がフォーミングされ、白抜きの素子は変化されない。
【０２６６】
次に、図３７に示すのは、上記の方法でフォーミング処理を行うための電気回路構成の一例であり、図中、３７１はフォーミング処理を施していない素子を６４０×４００個、単純マトリクス配線した電子源基板であり、また３７２はスイッチング素子、３７３はフォーミングパルス発生器、３７４は制御回路である。電子源基板３７１の行配線（Ｄｘ１，Ｄｘ２，…Ｄｘ４００）のうち奇数番目のグループはグランドレベルに、偶数番目のグループはフォーミングパルス発生器の出力に接続する。列配線（Ｄｙ１，Ｄｙ２，…Ｄｙ６４０）のうち奇数番目のグループと偶数番目のグループは、それぞれグランドレベルあるいはフォーミングパルス発生器の出力のどちらかに接続される。但し、同時にフォーミングパルス発生器に接続されることはない。
【０２６７】
スイッチング素子３７２は、前述の列配線の接続切り換えを制御回路３７４からの制御信号により行う。フォーミングパルス発生器３７３は制御回路３７４の発生する制御信号に従って、前述のフォーミングパルスを出力する。
【０２６８】
まず、フォーミング開始前、全ての配線はグランドレベルに保たれている。次に、列配線の奇数番目のグループをフォーミングパルス発生器３７３の出力に、偶数番目のグループをグランドレベルに接続するようにスイッチング素子３７２に制御回路３７４から信号が送出される。次に、制御回路３７４からフォーミングパルス発生器３７３に信号が送られ、フォーミングが行われる。フォーミングのパルスが選択された素子に印加される。このとき、各行配線には行方向の素子個数６４０の２分の１である３２０個分のフォーミング電流が流れ、各列配線には同様に２００個分の電流が流れる。選択された全ての素子のフォーミングが終了したならば、スイッチング素子３７２を切り換えて、列配線の奇数番目をグランドレベルに、偶数番目をフォーミングパルス発生器３７３の出力に接続することにより残りの素子が選択され、同様にフォーミングパルスを印加してフォーミングを行う。
【０２６９】
本実施例では、上記手順により選択素子に図１６に示したような電圧波形のパルスを印加してフォーミング処理を行った。なお、本実施例ではパルス幅Ｔ１を１ミリ秒、パルス間隔Ｔ２を１０ミリ秒とし、矩形波の波高値（フォーミング時のピーク電圧）は５Ｖとし、フォーミング処理は約１．３×１０-4Ｐａの真空雰囲気下で６０秒行った。
【０２７０】
また、本実施例においては、フォーミング時に各配線に流れる電流による温度上昇を押さえることができ、配線や基板の破壊は一切生じなかった。更に、図３６に示したようにマトリクス配線された多数の素子を千鳥状にフォーミングしたので、温度むらが生ずることもなく、良好にフォーミングを行うことができた。
【０２７１】
その結果、実施例５と同様にして電子放出特性を測定すると電子放出効率η＝Ｉｅ／Ｉｆ（％）は１％であった。また、全ての素子において、ほぼ均一な特性が得られた。
【０２７２】
また、実施例６と同様の構成で作製したフォーミング処理前の画像形成装置に対して、本実施例の方法でフォーミング処理を施して作製した画像形成装置においても、単純マトリクス配線された多数の電子放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが非常に低く抑えられたことが確認された。
【０２７３】
［実施例８］
実施例１から実施例７までは、一部の素子だけにフォーミング電圧を印加するよう外部端子から配線を通して給電する方法に関するものであったが、本実施例は、前記手段（Ｂ−１）のフォーミング処理方法により配線以外の電気的接続手段を用いて素子に給電するものである。本実施例で用いるフォーミング方法は配線の並び方には依存せず、前述の梯子状配置や単純マトリクス配置どちらにも実施可能である。
【０２７４】
まず電子放出素子を梯子状に配置した電子源の作製方法及び構成を図３８を用いて説明する。
【０２７５】
清浄化した青板ガラス上に厚さ０．５μｍのシリコン酸化膜をスパッタ法で形成した基板３８１上に、厚さ１０００ÅのＮｉ薄膜を真空蒸着により成膜し、ホトリソ技術により素子電極（共通配線）３８５，３８６を形成する（図３８（ａ））。共通配線３８５，３８６間に跨る位置に、インクジェット法により、ポリイミドの前駆体であるポリアミック酸の３％Ｎ−メチルピロリドン／トリエタノールアミン溶液を電極間の中央を中心として塗布した。これを、真空下にて、３５０℃でベークし、直径約１００μｍ、膜厚３００ｎｍの円形のポリイミド膜からなる高分子膜３８２を得た（図３８（ｂ））。次に、上記基板３８１をステージ上（大気中）にセットし、各々の高分子膜３８２に対して、ＱスイッチパルスＮｄ：ＹＡＧレーザ（パルス幅１００ｎｍ、繰り返し周波数１０ｋＨｚ、ビーム径１０μｍ）の第二高調波（ＳＨＧ）を照射した。このとき、ステージを移動させ、共通配線３８５から３８６の方向に各々の高分子膜３８２に１０μｍの幅で照射し、各々の高分子膜３８２の一部に熱分解の進んだ導電性の領域を形成した。
【０２７６】
この複数ライン状に並べたマルチ電子源と、本実施例の核心となるフォーミング用電気的接続手段を用いての通電を説明する斜視図を図３９に示す。ここで３８３は前記素子膜（低高分子膜が抵抗化された膜）であり１０００個並列に並んでいる。３８５と３８６は各素子に通電する共通配線となるＮｉ電極、３９１は共通配線３８５，３８６の複数部分で電気的接続を行う端子となる針状の銅端子、３９２は銅端子３９１とフォーミング電源とを電気的に結ぶ銅のバルク配線を示す。
【０２７７】
上記銅端子３９１は素子３つ毎に３３２組で接続されるよう構成している。上記銅端子を共通配線３８５，３８６に圧着し、フォーミング電源から素子のフォーミングに必要な電圧を共通配線３８５，３８６に印加して各素子膜３８３に電子放出部となる間隙（亀裂）３８４を形成させるものである（図３８（ｃ）の断面図及び図３８（ｄ）の平面図参照）。このときバルク銅配線３９２の各端子間での抵抗を共通配線３８５，３８６と比較して１／１０００以下となるよう、バルク銅配線３９２の断面は１ｍｍ角以上の面積とした。
【０２７８】
ここで、従来技術の問題点で述べたような間隙形成のばらつきが発生すると、電子放出効率の素子間均一性が得られなかったが、本実施例のフォーミング装置を用いてフォーミング電圧を印加したところ、前記銅端子３９１の接触部に於ける電圧のばらつきは０．００１Ｖ以内に納まった。また、実際の素子特性として電子放出効率の素子間ばらつきも３％以下に抑えられた。
【０２７９】
［実施例９］
本実施例では実施例８の作製工程と同じ工程により作製したフォーミング処理を施していない電子源基板を用いて画像形成装置を構成した例について図４０、図４１を用いて説明する。
【０２８０】
図４０は本実施例の梯子型配置のマルチ電子源を備えた画像形成装置のパネル構造を示す図であり、図中、ＶＣはガラス製の真空容器で、その一部であるＦＰは表示面側のフェースプレートを示している。フェースプレートＦＰの内面には、例えばＩＴＯを材料とする透明電極が形成され、更に該透明電極上には赤、緑、青の蛍光体がモザイクもしくはストライプ状に塗り分けられている。図面の複雑化を避けるため、図中では透明電極と蛍光体を合わせてＰＨとして示されている。なお、各色の蛍光体の間にはＣＲＴの分野では公知のブラックマトリクスもしくはブラックストライプを設けてもよく、また蛍光体の上に同じく公知のメタルバック層を形成することも可能である。前記透明電極は、電子ビームの加速電圧を印加できるように端子ＥＶを通じて真空容器外と電気的に接続されている。本実施例では４ｋ［Ｖ］の高圧を印加した。
【０２８１】
また、Ｓは真空容器ＶＣの底面に固定されたマルチ電子ビーム源の基板（電子源基板）で、前述のように電子放出素子が配列形成されている。本実施例では実施例８と同様に電気的接続手段を用いたフォーミング処理を窒素雰囲気中で行った電子源基板Ｓを真空容器ＶＣの底面に固定した。
【０２８２】
なお、本実施例の電子源基板Ｓにおいては、１列あたり２００素子が並列に配線された素子列が２００列設けられている。各素子列の２本の配線電極（共通配線）は、両側のパネル側面に設けられた電極端子Ｄｐ１乃至Ｄｐ２００及びＤｍ１乃至Ｄｍ２００と交互に接続しており、真空容器外から駆動電気信号が印加できるようになっている。
【０２８３】
また、電子源基板ＳとフェースプレートＦＰの中間には、ストライプ状のグリッド電極ＧＲが設けられている。グリッド電極ＧＲは、前記素子列と直交して（即ちＹ方向に沿って）２００本が独立して設けられている。開口Ｇｈは、各表面伝導型電子放出素子ＥＳに対応して１個ずつ円形のものが設けられているが、場合によってはメッシュ状に多数の通過口を設けることもある。各グリッド電極は、電極端子Ｇ１乃至Ｇ２００により真空容器外と電気的に接続されている。なお、グリッド電極は表面伝導型電子放出素子から放出された電子ビームを変調することができるものであればその形状や設置位置は必ずしも図４０のようなものでなくても良く、例えば電子放出素子の周辺や近傍に設けてもよい。
【０２８４】
本実施例の表示パネルでは、電子放出素子の素子列とグリッド電極で２００×２００のＸＹマトリクスを構成している。従って、素子列を１列ずつ順次駆動（走査）していくのに同期して、グリッド電極列に画像１ライン分の変調信号を同時に印加することにより、各電子ビームの蛍光体への照射を制御し、画像を１ラインずつ表示していくことができる。
【０２８５】
図４１は、図４０に示した本実施例の表示パネルを駆動するための電気回路をブロック図として示したものある。図中、４１０は図４０に示した表示パネル、４１１は外部から入力する複合画像信号をデコードするためのデコード回路、４１２はシリアル／パラレル変換回路、４１３はラインメモリ、４１４は変調信号発生回路、４１５はタイミング制御回路、４１６は走査信号発生回路である。表示パネル４１０の電極端子は各々電気回路と接続されており、端子ＥＶは１０［ｋＶ］の加速電圧を発生する電圧源ＨＶと、端子Ｇ１乃至Ｇ２００は変調信号発生回路４１４と、端子Ｄｐ１乃至Ｄｐ２００は走査信号発生回路４１６と、端子Ｄｍ１乃至Ｄｍ２００はグランドとそれぞれ接続されている。
【０２８６】
以下、各部の機能を説明する。
【０２８７】
まず、デコード回路４１１は、外部から入力する例えばＮＴＳＣテレビ信号等の複合画像信号をデコードするための回路で、複合画像信号から輝度信号成分と同期信号成分を分離して、前者をＤＡＴＡ信号としてシリアル／パラレル変換回路４１２に、後者をＴｓｙｎｃ信号としてタイミング制御回路４１５に出力する。即ち、デコード回路４１１は、ＲＧＢの各色成分毎の輝度を表示パネル４１０のカラー画素配列に合わせて配列しシリアル／パラレル変換回路４１２に順次出力する。また、垂直同期信号と水平同期信号を抽出してタイミング制御回路４１５に出力する。
【０２８８】
タイミング制御回路４１５は、前記同期信号Ｔｓｙｎｃを基準にして、各部の動作タイミングを整合させるための各種タイミング制御信号を発生する。つまり、シリアル／パラレル変換回路４１２に対してはＴｓｐを、ラインメモリ４１３に対してはＴｍｒｙを、変調信号発生回路４１４に対してはＴｍｏｄを、走査信号発生回路４１６に対してはＴｓｃａｎを出力する。
【０２８９】
シリアル／パラレル変換回路４１２は、デコード回路４１１から入力する輝度信号ＤＡＴＡをタイミング制御回路４１５より入力されるタイミング信号Ｔｓｐに基づいて順次サンプリングし、２００個の並列信号Ｉ１〜Ｉ２００としてラインメモリ４１３に出力する。タイミング制御回路４１５は、画像の１ライン分のデータがシリアル／パラレル変換された時点でラインメモリ４１３に対して書き込みタイミング制御信号Ｔｍｒｙを出力する。
【０２９０】
ラインメモリ４１３は、Ｔｍｒｙを受けるとＩ１〜Ｉ２００の内容を記憶して、それをＩ’１〜Ｉ’２００として変調信号発生回路４１４に出力するが、これはラインメモリに次の書き込みタイミング制御信号Ｔｍｒｙが入力されるまで保持される。
【０２９１】
変調信号発生回路４１４は、ラインメモリ４１３より入力される画像１ライン分の輝度データに基づいて、表示パネル４１０のグリッド電極に印加する変調信号を発生させるための回路であり、タイミング制御回路４１５の発生するタイミング制御信号Ｔｍｏｄに合わせて変調信号を端子Ｇ１〜Ｇ２００に同時に印加する。変調信号は、画像の輝度データに応じて電圧の大きさを変える電圧変調方式を用いるが、輝度データに応じて電圧パルスの長さを変えるパルス幅変調方式を用いることも可能である。
【０２９２】
また、走査信号発生回路４１６は、表示パネル４１０の電子放出素子の素子列を適宜駆動するための電圧パルスを発生するための回路である。タイミング制御回路４１５の発生するタイミング制御信号Ｔｓｃａｎに合わせて適宜内部のスイッチング回路を切り替え、定電圧源ＤＶの発生する電子放出素子の閾値を上回る適当な駆動電圧ＶＥ［Ｖ］か、またはグランドレベル（即ち０［Ｖ］）かを選択して端子Ｄｐ１〜Ｄｐ２００に印加するものである。
【０２９３】
以上の回路により、表示パネル４１０には特定のタイミングで駆動信号が印加される。即ち、振幅ＶＥ［Ｖ］の電圧パルスが画像の１ライン表示時間毎に順次Ｄｐ１，Ｄｐ２，Ｄｐ３，…の順に印加されてゆく。一方、端子Ｄｍ１〜Ｄｍ２００は常にグランドレベル（０［Ｖ］）と接続されているため、上記電圧パルスにより素子列は第１列目から順次駆動され電子ビームが出力されていく。また、これと同期して変調信号発生回路４１４から、画像の１ライン分の変調信号が同時に端子Ｇ１〜Ｇ２００に印加される。走査信号が切り替えられるのと同期して順次変調信号も切り替えられ、１画面分の画像が表示されてゆく。これを連続して繰り返し行うことにより、テレビジョン動画の表示が可能なわけである。
【０２９４】
本実施例で作製された画像形成装置においても、並列梯子状配置された多数の素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが非常に低く抑えられたことが確認された。
【０２９５】
［実施例１０］
本実施例は、実施例８において述べた電気的接続手段である複数の針状の銅端子が横に結がり、一体となった電気的接続手段を用いてフォーミング処理を行ったものである。
【０２９６】
図４２に本実施例を説明する電気的接続手段の斜視図を示す。３８３は素子膜（高分子膜が低抵抗化された膜）、３８５と３８６は共通配線（素子電極）、４２１は電気的接続手段の接触端子で、実施例８と同様に銅で構成されている。
【０２９７】
図４２に示されるように、実施例８では針状であった接触端子が、ここでは横に繋がったナイフエッジ状の形になっている。このため電気的接続端子間に存在した抵抗はバルク金属で繋がったことによりほぼ０になり、更に素子間の配線抵抗も無視できるようになるため、通電処理時に素子に印加されるフォーミング電圧のばらつきは更に小さくなる。
【０２９８】
実施例８で用いたのと同じ電子源基板３８１に対して、該電気的接続手段を用いてフォーミングを行った場合、実施例８では、フォーミング時に各素子に印加される電圧のばらつきは０．００１Ｖであったが、本実施例では０．０００１Ｖ以内になる。
【０２９９】
このため、実際の素子特性として電子放出効率（１％）の素子間ばらつきも３％以下に抑えられる。また、実施例９と同様にして画像形成装置を形成すると、多数の電子放出素子を均一にフォーミングすることができることにより、素子特性が均一になり表示画像の輝度むらが３％以下となったことが確認された。
【０３００】
［実施例１１］
実施例８及び実施例１０は、複数の電子放出素子が梯子状に配列接続された構成のマルチ電子源のフォーミングに関するものであったが、本実施例では単純マトリクス型に１００×１００個の素子を２次元に配線されたマルチ電子源に前記手段（Ｂ−１）のフォーミング処理方法を適用した場合について説明する。配線構成及び、電子放出素子は実施例１と同様にして形成され、複数の電子放出素子が並んだ電子源基板に電気的接続手段を接続して、フォーミングを行う工程を図４３を用いて説明する。
【０３０１】
図４３（ａ）はマルチ電子源を上部からみた図を示している。ガラス基板に、前記素子膜４３６が配置され、それぞれの素子膜は配線４３５および４３１に接続されている。配線４３５と素子膜４３６を接続するために、引き出し電極４３２を用いている。本実施例では、素子膜に電圧を印加するために、後述する針状端子を使用し、針状端子（以下プローブと呼ぶ）と配線４３５、４３１と接続するための電極パッドをそれぞれ４３４、４３３とする。
【０３０２】
図４３（ｂ）は、図４３（ａ）のＣ−Ｃ’断面図を用いて、プローブ４３７を介して素子膜に通電する様子を示している。
【０３０３】
ガラス基板４３９上に引き出し電極４３２、配線４３５、４３１が形成されており、電極パッド４３３を介してプローブ４３７から配線４３１に接続する様子を示している。この図では、配線４３２との接続について示していないが、同様の方法で接続している。
【０３０４】
図４３（ｃ）を用いてプローブを説明する。千鳥状に２列に配置された電気的接続手段であるプローブ４３７，４３８を用いて、１素子に対して１組の割合でプローブを接続し、ある１行に接続されている素子両端近傍に、電位Ｖ１、Ｖ２を印加する様に、それぞれのプローブを低抵抗配線４４０、４４１で接続した図である。各プローブはタングステン材のスプリングピンで、各ピンに数十ｇの荷重がかかる様に押し当てることにより、接触抵抗は０．１Ω以下となる。本実施例では、更に接触抵抗を下げるためにスプリングピン先端及び配線上でプローブが接触する部分４３３に低抵抗金属、ここではＡｕをコーティングした。これにより接触抵抗は０．０１Ω以下となった。これらプローブはフォーミングパルスを発生する電源に接続されている。
【０３０５】
フォーミングパルスは図１６に示すパルス波形で、Ｔ１を１ｍｓｅｃ、Ｔ２を１０ｍｓｅｃ、ピーク電圧を４Ｖとした。１行のフォーミングが終了後、プローブを接続する行を変えて順次フォーミングを行い、全素子のフォーミングを完了する。本実施例のフォーミング装置を用いてフォーミング電圧を印加したところ、前記スプリングピンの接触部に於ける電圧のばらつきは０．０１Ｖ以内におさまり、素子特性として電子放出効率（１％）の素子間ばらつきも４％以下に抑えられた。
【０３０６】
本実施例では電子放出素子１つに１組のプローブを接続したが、配線抵抗及び、素子抵抗を考慮して複数個おきに接続しても効果は同様に得られる。
【０３０７】
また本実施例では配線表面が露出している部分にプローブを接触させたが、配線表面が露出していない場合、例えば絶縁層で覆われている場合、プローブ接触部分の絶縁層を除去した基板を作製して、本実施例と同様のフォーミング処理を施すことにより、同様の効果が得られる。
【０３０８】
［実施例１２］
本実施例では実施例１１で作製したフォーミング処理を施していない電子源基板を用いて画像形成装置を構成した例について図３２を用いて説明する。
【０３０９】
まず、電子源基板１上に形成した各高分子膜６’に対して実施例１１と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行った。そして、このフォーミング処理後の電子源基板１をリアプレート３２１上に固定した。その後、実施例２と同様の構成、方法により画像形成装置を作製した。
【０３１０】
以上のように完成した本実施例の画像形成装置において、各表面伝導型電子放出素子には、容器外端子Ｄｏｘ１乃至Ｄｏｘｍ、Ｄｏｙ１乃至Ｄｏｙｎを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子Ｈｖを通じて５ｋＶの高圧を印加し、画像を表示した。本実施例で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型電子放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらも非常に少ないものとなったことが確認された。
【０３１１】
［実施例１３］
本実施例も表面伝導型電子放出素子を単純マトリクス配置した電子源に前述の手段（Ｂ−１）のフォーミング方法を適用した例であり、電気的接続手段を行あるいは列の一方にのみ設けたフォーミング方法である。配線構成及び、フォーミング処理を施す前の複数素子を備えた電子源基板は実施例１と同様にして形成され、該電子源基板に電流注入端子を接続して、フォーミングを行う工程を図４４を用いて説明する。
【０３１２】
実施例８では、電気的接続手段として正極側と負極側の２組で素子に通電するようにしたが、本実施例では実施例１と同様に、横１列の素子を選択してフォーミングを行った。図４４では、ｍ行ｎ列（ｍ＝１０００、ｎ＝１０００）のマトリクス配線のＬ行目に通電していることを示している。選択した１行（図４４ではＤｘＬライン）の素子の共通配線の端部を接地し、更に該配線と選択された各素子が接続する部分に、実施例８と同様の電気的接続手段を接続し、該手段も接地する。また、各列配線（Ｄｙ１〜Ｄｙｎ）配線及びＤｘＬライン以外の行配線（Ｄｘ１〜ＤｘｍでＤｘＬ以外）を電位Ｖｆのフォーミング電源に接続している。つまり、列側から印加する電圧と同電位を行側に印加することで、非選択行に電流が流れないようにしている。
【０３１３】
本実施例において、プローブＦＣによる電流注入は、Ｌ行目での電圧降下を抑制することを目的としている。プローブＦＣを用いない場合でも、Ｌ行目だけを選択的に電圧印加することができるが、配線抵抗ｒｘ、ｒｙが大きい場合、所望の電圧を印加できないことがあった。この場合に対応するのが本実施例である。この行配線ｒｘによる電圧降下と、列配線ｒｙによる電圧降下を抑制するために、プローブによる電流注入を行うことが本実施例の特徴である。
【０３１４】
行配線による電圧降下の補正用に抵抗ｒｆ４を、また、列配線による電圧降下を補正用に抵抗ｒｆ３を使用して、行列配線内で起こる電圧降下を外部でシミュレートして、注入する電流量を調整している。
【０３１５】
ｍ，ｎを１０００とした電子源基板に対して、上記方法によりフォーミング処理したところ、前記スプリングピンの接触部に於ける電圧のばらつきは０．０１Ｖ以内におさまり、実際の素子特性として電子放出効率（１％）の素子間ばらつきも４％以下に抑えられた。
【０３１６】
また、本実施例により作製された電子源基板を用いて、実施例１２と同様に作製された画像形成装置においても、単純マトリクス配線された多数の素子を均一にフォーミングすることができたことにより、素子特性が均一になり表面画像の輝度むらが４％以下となったことが確認された。
【０３１７】
また、本実施例では選択した各素子に対し１対１で電気的接続手段を設けたが、電気的接続手段が接続点が一点の場合でも印加電圧のばらつきを改善することが可能である。例えば図４４の行配線ＤｘＬの両端を接地し、該配線の中央部にのみ電気的接触手段を接続してフォーミング処理を行った場合でも、作製された素子の電子放出効率の素子間ばらつきを抑えられた。
【０３１８】
［実施例１４］
本実施例は実施例８において述べた電気的接続手段である銅端子の後段に加熱／冷却器をはさんで熱容量の大きな部分を設けているものである。
【０３１９】
図４５に本実施例を説明する装置斜視図、図４６に装置の概要を説明するブロック図を示した。４５１はガラス基板、４５２は実施例８と同様の工程で作製した素子膜（高分子膜が低抵抗化された膜）である。４５３ａ，４５３ｂはＮｉ電極（共通配線）であり、電極間隔Ｌ１は２０μｍとし、素子膜４５２が１０００個一列に並んだ構成となっている。４５４はフォーミング電圧を印加する電気的接続手段となる針状の銅端子で、素子３個毎に３３２組並んだ構成となっている。４５５は前記銅端子４５４と電気的かつ熱的に結合したバルク導体で、ここでは断面５ｍｍ×２０ｍｍの銅のバーを用いている。４５６は加熱／冷却器となるペルチェ素子、４５７は大熱容量導体となる断面２０ｍｍ×２０ｍｍの銅のバーで、４６１は放熱器、４６２はバルク導体４５５の温度の検出器で、ここでは熱電対を用いている。４６３は加熱／冷却器４５６を駆動する温度コントローラ、４６４はフォーミング電源を示している。
【０３２０】
上記構成で、銅端子４５４を共通配線４５３ａ，４５３ｂに圧着し、フォーミング電源４６４から素子のフォーミングに必要な電圧を共通配線４５３ａ，４５３ｂに印加して素子膜４５２に電子放出部となる間隙（亀裂）を形成させるものである。このとき、銅のバー４５５の各端子間での抵抗は共通配線４５３ａ，４５３ｂと比較し、１／１０００以下となるため、実施例８と同様、素子に印加されるフォーミング電圧にばらつきは無くなる。
【０３２１】
また、銅のバー４５５の熱容量は銅端子４５４、共通配線４５３ａ，４５３ｂと比較し、桁違いに大きいので、共通配線と銅端子の接触部の温度は常に一定に保たれることになる。フォーミングによるジュール熱で素子が加熱されても前記熱電対４６２でモニタし、温度コントローラでペルチェ素子４５６を制御して銅のバー４５５を冷却することで、ほぼ一定の温度にマルチ電子源を保つことが可能となる。更に、電極（共通配線）の温度を素子間のばらつきなく、常に低く保てるため、フォーミング中の素子膜４５２の温度プロファイルは急峻なものとなり、温度がピークとなり、熱破壊が起こる領域は狭く、かつ素子間に於けるその領域の相対的位置も一定になるため、亀裂の位置、形状のばらつきは小さく抑えられることになる。
【０３２２】
本実施例フォーミング装置を用いて実施例８と同様の電子源基板にフォーミング電圧を印加した場合、前記銅端子４５４の接触部に於ける電圧のばらつきは０．０１Ｖ以内に納まり、各素子の温度のばらつきも１℃以内に納まり、電極間隔Ｌ１を２０μｍと広くしたにもかかわらず実際の素子特性として電子放出効率の素子間ばらつきも低く抑えられた。
【０３２３】
また、本実施例により作製した電子源基板を用いて、実施例１２と同様に作製された画像形成装置においても、多数の素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらも非常に少ないものとなったことが確認された。
【０３２４】
［実施例１５］
本実施例は前記手段（Ｂ−１）のフォーミング処理方法を実際に行う装置に関するものである。配線構成と、フォーミング処理を施す前の素子を実施例１と同様にして形成した電子源基板に対し、複数の電気的接続手段を有するフォーミング機構を用いて、横１列に３００個の素子が並んだ１つの配線上に各電気的接続手段を接触させてフォーミングを行う。
【０３２５】
ここで素子が３００個並んだ横１列の素子列に関しては、上記フォーミング機構により一度にフォーミングできるが、本実施例で作製した電子源基板のよう素子列が縦に２００行並んでいる場合、１行ずつこの操作を繰り返すと、フォーミング工程に多大な時間がかかり、大量生産には不都合が生じる。そこで上記フォーミング機構を複数用意し、並列に並べて同時に駆動させることで工程時間は短縮される。
【０３２６】
図４７に本実施例で用いたフォーミング装置を説明する斜視図を示す。４７１は単純マトリクス型に素子が並んだマルチ電子源、４７２は前記電気的接続手段が３つ並列したフォーミング機構、４７３は温度コントローラ、４７４はフォーミング電源、４７５は温度検知器である。
【０３２７】
図４７には３つの前記電気的接続手段が並んだ構成を示したが、これはマルチ電子源４７１上のスペースと、フォーミング電源４７４の許容電流量を考慮して適宜設計されるものであり、この電気的接続手段の数は多ければ多い程、工程時間は短縮される。
【０３２８】
上記構成で実施例１２で述べたフォーミング操作を行うと、各表面伝導型電子放出素子の電子放出効率のばらつきは５％以内におさまり、１列ずつ繰り返した場合と比較し、１／３の時間でフォーミングが行える様になった。
【０３２９】
以上、実施例８から実施例１５では、１列に梯子状に並んだマルチ電子源あるいは、単純マトリクス型２次元に並んだマルチ電子源について述べたが、電気的接続手段を使用するこれら実施例の通電方法は、その他の一般的な配線パターンについても同様に使用できるものである。
【０３３０】
［実施例１６］
本実施例は前記手段（Ｂ−２）によるフォーミング処理方法の実施例である。
【０３３１】
先ず、実施例１と同様の手順で図４８に示すような単純マトリクス配線パターンを作製する。図４８において、４８１は列方向配線、４８２は行方向配線、４８０は素子膜（高分子膜）であり、本実施例では行方向配線４８２の一部にギャップ４８３を設けている。
【０３３２】
次に、上記ギャップ４８３を高インピーダンス配線で接続する工程について、図４９を用いて説明する。尚、図４９（ａ）は図４８中のＡ−Ａ’断面形状を示している。ガラス基板４９１上に列配線４８１、行配線４８２が形成されており、行配線と列配線を電気的に絶縁にするために絶縁膜４８６を列配線４８１上に形成している。また行配線のギャップ部４８３が形成されている。
【０３３３】
先ず、スパッタ法を用いてニッケル・クロム合金を約２０００Å蒸着し、フォトリングラフィ法にてパターニングし、ギャップ４８３上に高インピーダンス部４８４を設ける（図４９（ｂ））。
【０３３４】
次に、金−鉛ペースト４８８をマイクロディスペンサを用いてギャップ部４８３の片側に塗布する（図４９（ｃ））。この状態での回路図を簡単に表したのが図５０である。なお、図５０では、図示の便宜上、６×６個の素子からなる電子源の例で示しているが、本実施例の実際の電子源は１０００×１０００個の素子で構成され、Ｘ方向のラインＤｘ１〜Ｄｘ１０００の各配線中に等間隔にそれぞれ１０箇所（１００素子毎）の高インピーダンス部分（分割部）が設けられている（便宜上、図にはＸ方向の各配線中にＲ（１，１）〜Ｒ（１，６）及びＲ（２，１）〜Ｒ（２，６）として２素子毎に表現している）。
【０３３５】
次に、高インピーダンス部分Ｒ（１，１）〜Ｒ（１，６）より給電部分に近い側に位置する素子、つまりＤ（１，１）〜Ｄ（１，６）及びＤ（２，１）〜Ｄ（２，６）を単素子毎にフォーミングする。図５０ではＤ（１，１）の素子をフォーミングするために、Ｄｘ１とＤｙ１との間に電圧をかけている状態を表している。印加する電圧は前述の実施例８と同様のパルス波形を印加する。結果はフォーミング電圧が５Ｖで、その時の電流は分割がない時の電流値の４分の１となった。
【０３３６】
その後に基板４９１の裏面よりレーザ光を当て高インピーダンス部分Ｒ（１，１）〜Ｒ（１，６）のニッケル−クロム薄膜４８４を昇温させ、金−鉛ペースト４８８を溶解させる。この溶解したペースト部分を４８９で示す（図４９（ｄ））。このようにして、図５０に示した各Ｘ方向ラインの分割部、即ち高インピーダンス部分Ｒ（１，１）〜Ｒ（１，６）が低抵抗導電体により接続される。
【０３３７】
その後、次の領域、つまり図５０のＤ（３，１）〜Ｄ（３，６）、Ｄ（４，１）〜Ｄ（４，６）の素子について同様にフォーミング処理を行う。そして、次に分割部Ｒ（２，１）〜Ｒ（２，６）を上記と同様に低抵抗化する。これを繰り返し全素子に対してフォーミング処理を施す。その結果、図５１に示すように、各素子膜（高分子膜が低抵抗化された膜）４８０に間隙（電子放出部）５１１が形成され、単純マトリクス状に配線された表面伝導型電子放出素子を有する電子源が得られる。
【０３３８】
以上の様にして作成された電子源について、図６に示した評価装置により電子放出特性の測定が行った。その結果、電子放出効率η＝Ｉｅ／Ｉｆ（％）は１％であった。またそのばらつきはパネル全体でも非常に低く抑えられている。
【０３３９】
本実施例では高インピーダンス部分で区切られた領域内で１素子毎にフォーミングする場合について述べたが、該領域内で実施例１の様に１行を選択し、一括してフォーミングすることも可能で、この場合電子放出効率のばらつきは基板全体でも低く抑えられた。
【０３４０】
［実施例１７］
本実施例では実施例１６で作製したフォーミング処理を施していない電子源基板を用いて画像形成装置を構成した例について図３２を用いて説明する。
【０３４１】
まず、実施例１６と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行いリアプレート３２１上に固定し、画像形成装置を作製する。この完成した本実施例の画像形成装置において、各電子放出素子には、容器外端子Ｄｏｘ１乃至Ｄｏｘｍ、Ｄｏｙ１乃至Ｄｏｙｎを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子Ｈｖを通じて５ｋＶの高圧を印加し、画像を表示した。
【０３４２】
本実施例で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型電子放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが３％以下となったことが確認された。
【０３４３】
本実施例では、フォーミング処理を行った後に、電子源基板をリアプレートに固定し画像形成装置を作製したが、フォーミング処理前の電子源基板を用いて画像形成装置を構成し、その後、容器外端子Ｄｏｘ１乃至Ｄｏｘｍ、Ｄｏｙ１乃至Ｄｏｙｎを通じ通電することによりフォーミングを行い、また高インピーダンス部分の低抵抗化は、リアプレートを通してレーザ光で加熱することにより行っても、本実施例と同様に素子特性のばらつきを５％以下に抑えられた。
【０３４４】
［実施例１８］
本実施例は、前記手段（Ｂ−２）のフォーミング処理方法を適用した別の実施例である。
【０３４５】
本実施例による電子源の平面図を図５２に示す。本実施例では図５２に示すように電子放出素子５２４を梯子状に１次元配線し、配線５２３の一部にギャップ２５１を設けてある。図２５はギャップ付配線が完成した状態の回路図を簡単に表したものである。図示の便宜上、画素数を６×６とし、各ブロックを２素子ずつに分割して示しているが、ここで用いた電子源は、１列に１０００個の素子が配線された列が１０００列あるもので配線を等間隔に１０等分（１００素子ずつ）分割したものである。尚、ギャップ付配線を製作する工程については実施例１６に準ずるものである。
【０３４６】
本実施例におけるフォーミング処理及びフォーミング処理を実施した後のギャップ２５１を接続する工程について、図５２、図５３（ａ），（ｂ）、図５４（ａ），（ｂ）を用いて説明する。図５３（ａ）はフォーミング処理前のギャップ部２５１廻りの断面図であり、図５３（ｂ）はフォーミング処理を実施した後のギャップ２５１を接続した状態を示す断面図である。また、図５４（ａ）は梯子状に１次元配列された素子列に対してフォーミング処理を行う様子を示す平面図であり、図５４（ｂ）は図５４（ａ）中のＡ−Ａ’断面図である。
【０３４７】
本実施例では、実施例８で用いたのと同じマルチプローブ５４２を用い、図５４のプローブ接続点５４１にプローブ５４２を接続しフォーミング電源５４３を接続して１ライン状の素子に対して同時にフォーミング処理を行う。この電圧印加方法を図４７に示す。各フォーミング電圧は５Ｖでその時の各ブロック（１００素子）毎の電流は約０．３Ａであった。これは分割がない場合の十分の一に当たる。
【０３４８】
次に図５３（ｂ）に示す通り、ギャップ２５１を１箇所につき３本の直径３０ミクロンの金ワイヤー５２２にてボンディングして接続してマルチ電子源基板を完成した。
【０３４９】
本発明の基本思想によれば素子の構造、材料、製造方法により必ずしもこれに決まるものではない。従って分割の大きさは１素子あたりのフォーミング電流に応じて決定すれば良い。
【０３５０】
本実施例の電子源について実施例１６と同様にして１素子あたりの素子特性を測定すると、電子放出効率η＝Ｉｅ／Ｉｆ（％）は平均１％であった。またそのばらつきはパネル全体でも非常に低く抑えられている。
【０３５１】
本実施例のフォーミング処理方法で実施例９と同様にして形成した画像形成装置においても、並列梯子状配置された多数の素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが３％以下となったことが確認された。
【０３５２】
［実施例１９］
本実施例は、電子放出素子を単純マトリクス配置した電子源を前記手段（Ｂ−３）のフォーミング処理方法を適用して作製した実施例である。
【０３５３】
前述の実施例１と同様の工程によりフォーミング処理を施していない素子膜（高分子膜）を単純マトリクス配線した電子源基板を作製する。なお、本実施例では１００×１００個の素子を配線した単純マトリクス構成のものを作製した。また、各素子の抵抗は未フォーミングの状態で約１キロオーム、１素子当たりのＸ方向配線（下配線）抵抗とＹ方向配線（上配線）抵抗は共に約０．０１オームであった。
【０３５４】
以上に様にして作製した電子源基板を２台用意し、以下に示す異なる２方法によりフォーミングを行った。
【０３５５】
（フォーミング方法１：本実施例）
本フォーミング方法を図５５を用いて説明する。上記の様にして作製した電子源用基板５５１のＹ方向配線につながる接続端子Ｄｏｙ１乃至Ｄｏｙｋが順次給電部５５５となる様に（図ではＤｏｙｋが給電部）、接続を制御する外部スキャン回路５５２と、電圧源５５３を接続し、Ｘ方向配線につながる接続端子Ｄｏｘ１乃至ＤｏｘＮを接地した。ここで、電流モニタ回路５５４により給電部を流れる電流をモニタできる様にしておき、フォーミング処理の対象となる１ラインのインピーダンスを検知できる様にしてある。
【０３５６】
次に、図５６（ａ）に示すフォーミング波形を印加し、フォーミングを行った。ここで、Ｔ１は１ミリ秒、Ｔ２は１０ミリ秒、Ｎは１０とした。またブロック数は１０とした。ｋライン、ｍブロックをフォーミングするときに、給電部Ｄｏｙｋに印加する電圧（ピーク値）を、
Ｖ０(ｋ,ｍ)=８．５×{１＋ｋ／１００００＋０．０５ｍ−０．００１ｍ×ｍ};ｍ＝１〜１０とした。
【０３５７】
ここで、インピーダンスの測定は、図５６（ａ）のＮ個のフォーミングパルス印加後に、先の印加電圧Ｖ０（ｋ，ｍ）よりも低い電圧Ｖｉを印加して、まだフォーミングされていない素子に影響を与えることなく、インピーダンス測定を行う。ここで、測定されたインピーダンスが、フォーミングの対象となっているｋライン、ｍブロックがフォーミングされたと判断されたインピーダンスよりも低い場合、対象となっている素子はまだフォーミング終了していないと判断し、図５６（ｂ）に示すように追加のフォーミングパルスを発生する。
【０３５８】
（フォーミング方法２：参考例）
前述の様にして作製したもう１枚の電子源基板に対して、上記フォーミング方法１と同じ構成で回路を接続する。但し、本方法では電流モニタ回路は動作させず、図１６に示すフォーミング波形で、Ｔ１を１ミリ秒、Ｔ２を１０ミリ秒、ピーク電圧値は９．３Ｖで一定として電圧を印加し、一括フォーミングを行った。
【０３５９】
以上の様に完成したマルチ電子源（フォーミング方法１によるもの、フォーミング方法２によるもの）において、各表面伝導型電子放出素子には端子Ｄｏｘ１乃至ＤｏｘＮ、Ｄｏｙ１乃至ＤｏｙＫを通じ、実施例１６と同様にして、１素子あたりの素子特性を測定した結果、本実施例のフォーミング方法１によるものは電子放出効率η＝Ｉｅ／Ｉｆ（％）は１％であった。またそのばらつきはパネル全体で３％以下に抑えられている。それに対し、フォーミング方法２によるものは、電子放出効率η＝Ｉｅ／Ｉｆ（％）は同じく１％であったものの、そのばらつきはパネル全体で１０％以上であった。
【０３６０】
なお本実施例ではアドレスの検出をインピーダンス測定により行ったが、配線の電位分布からアドレスを検知する手段を図５７を用いて説明する。
【０３６１】
フォーミング前後で各素子のインピーダンスが変化することにより、フォーミングが終了すると素子の近傍の配線の電位が大きく変化する（図５７（ｂ））。この変化を検出する、つまりプローブピン５７１を配線に接続し、配線の電位分布の変化を検出することによってもフォーミングされた素子のアドレスを検知できる。
【０３６２】
［実施例２０］
本実施例は、前記手段（Ｂ−３）のフォーミング処理方法を適用して作製した梯子状配置の電子源を用いて、図４０に示したような画像形成装置を構成した例である。
【０３６３】
本実施例では絶縁性基板上にフォーミング前の電子放出素子（素子膜）を作製した。作製工程は実施例８と同様である。このフォーミング前の素子膜の寸法等も実施例８と同様である。但し、１列の素子数は２００であり、電極の給電部と接地部はラインの両端部に各１カ所ずつ設けた。尚、等価回路は図２２（ｃ）で表されたものと同様である。
【０３６４】
このように作製された電子源基板に対して、図５８に示すフォーミング波形でフォーミングを行った。このパルス群のピーク値は８Ｖから徐々に大きくなり、最大９Ｖであり、その後徐々に減少して再び８Ｖになる過程を２度繰り返している。Ｔ１は１ミリ秒、Ｔ２は１０ミリ秒で２度繰り返しの全過程は約５秒であった。ここで用いた電圧値は種々の検討条件の中から最適なものを選択した。その結果、電子放出効率のばらつきが低く抑えられ、素子毎に極めて均一な電子放出特性を有することがわかった。本実施例では既にフォーミングされてしまった素子のアドレスを検出することなく、良好な一括フォーミングが行えた。
【０３６５】
ここで示した電圧印加方法は、本実施例だけではなく、前記した実施例１乃至実施例１９においてもより好適に実施される。
【０３６６】
［実施例２１］
本実施例では、多数の素子をマトリクス配線接続してなる電子源基板に対して、多数本の行方向配線もしくは列方向配線を同時に電圧印加してフォーミング処理する例について説明する。
【０３６７】
前述の実施例１と同様の工程によりフォーミング処理を施していない素子膜（高分子膜が低抵抗化された膜）を単純マトリクス配線した電子源基板を作製する。なお、本実施例では１０２４×３０７２個の素子を配線した単純マトリクス構成のものを作製した。また、各素子の抵抗は未フォーミングの状態で約１キロオーム、１素子当たりのＸ方向配線抵抗とＹ方向配線抵抗は共に約０．０１オームであった。
【０３６８】
本実施例のフォーミング電圧の印加方法においては、１グループを６４本のＸ方向配線で構成している。つまり、１０２４本のＸ方向配線を、６４本ずつのＸ方向配線よりなる１６のグループに振り分ける。
【０３６９】
次に各グループ毎にフォーミング処理のための電圧印加を行い、一つのグループについて、フォーミング工程が終了したら配線切り替え器を切り替えて次のグループに対してフォーミング処理を行うことを繰り返して、すべての電子放出素子のフォーミング処理を行う。
【０３７０】
更に、各グループのＸ方向配線は、１６本おきに選ばれるようにした。すなわち、第１のグループに属するＸ方向配線は、Ｄｘ１，Ｄｘ１７，Ｄｘ３３，Ｄｘ４９，…，Ｄｘ１００９、第２のグループに属するのは、Ｄｘ２，Ｄｘ１８，Ｄｘ３４，Ｄｘ５０，…，Ｄｘ１０１０等となるように、各グループを設定する。このようにすることで、フォーミング処理によるジュール熱の発生を基板全体で概ね一様にすることが出来る。その結果、基板が局所的に高温になり、素子膜への間隙の形成が悪影響を受けたり、熱応力などにより基板が損傷するなどの事態を防ぐことが出来る。
【０３７１】
図５９は、第１のグループにフォーミングのための電圧を印加したときの基板の温度分布を示す模式図である。なお、本実施例では、各グループに属する配線の間隔を厳密に均等になるように設定したが、ジュール熱の発生がおおむね均一となるように出来れば上記の効果は得られるので、必ずしも厳密に等間隔でなくても良い。
【０３７２】
図１６は、フォーミング電圧発生装置内により印加されるパルス波形の一例を示す。図に示したのは、パルス幅Ｔ１、パルス間隔Ｔ２、パルス波高値Ｖｐｆの矩形波のパルス電圧を印加する場合である。たとえばＴ１＝１ｍｓｅｃ．、Ｔ２＝１０ｍｓｅｃ．として、波高値Ｖｐｆを徐々に上昇させながら印加する場合もある。また、５パルス毎に波高値Ｖｐｆ＝０．１Ｖの電圧を印加し、電流値をモニタして、各グループに対するフォーミング処理の終了を決定する。例えば一素子あたりの抵抗値が１ＭΩを超えた時点で当該グループの処理を終了して、配線切り替え器により電圧を印加する配線を変更して、次のグループの処理に移る。このような処理を繰り返してフォーミング工程が終了する。
【０３７３】
Ｘ方向配線の本数が多い場合には、上述の方法によって、フォーミング処理にかかる時間を、Ｘ方向配線１本ずつについてフォーミング処理を行う場合に比べて、大幅に短縮することが出来る。尚、ここでは、一つのグループに属するＸ方向配線の数を６４本としたが、これは電子放出素子や配線の設計により適宜選択すれば良い。
【０３７４】
図６０は、本実施例のフォーミング工程を示すフローチャートである。本実施例においては、フォーミング前の電子源の状態で封着し、図３２に示したような容器（表示パネル）３２８を形成した後で、フォーミング工程を実施している。
【０３７５】
次に、容器を加熱しつつ、容器内を１０-4Ｐａ程度まで排気管を介して排気する。その後、排気管を封止して気密容器を形成する。
【０３７６】
以上の工程によって作製した本実施例の表示装置を駆動したところ、均一性に優れた高輝度の画像が得られた。
【０３７７】
［実施例２２］
本実施例においては、実施例２１に示したのと同様の電子源について、Ｘ方向配線を実施例２１と同様にグループ化し、この各グループに対するパルス電圧の印加をスクロールの方法によって行う。
【０３７８】
スクロールの方法とは、１つのＸ方向配線にパルス電圧を１パルス印加した後、別のＸ方向配線を選択して１パルス印加し、また別のＸ方向配線を選択する、という操作を繰り返して、すべてのＸ方向配線にパルスを印加した後に、最初のＸ方向配線にパルス電圧を印加する。そして、この操作を繰り返すことによって、全素子膜（高分子膜が低抵抗化された膜）をフォーミング処理することも考えられる。このような電圧印加の方法をスクロールと呼ぶことにする。
【０３７９】
図６１は、本実施例のフォーミング工程を行うのに用いる装置の構成の一例を示す模式図である。本装置におけるフォーミング電圧発生器６１２は１６個の出力端子を備え、それぞれにパルスをずらして出力させることが出来るものである。配線切替器６１１はフォーミング電圧発生器６１２の出力端子１とグループ１のＸ方向配線６２、出力端子２とグループ２のＸ方向配線６２、と言うように出力端子と配線を接続している。
【０３８０】
実施例２１と同じ装置を用いても本実施例の方法は実行できるが、その場合配線切替器６１１の切り替え速度が極めて高速であることが要求される。本実施例の装置では、フォーミング電圧発生器６１２に複数の出力端子が必要となり、各出力端子に順次パルスを出力する機能が要求されるが、配線切替器６１１の動作はそれほど高速である必要はない。配線切替器６１１の素子に機械式リレースイッチのような素子を用いる場合には、このような構成の装置が適している。
【０３８１】
本実施例におけるグループ化方法は、１０２４本のＸ方向配線６２を、実施例２１で説明したのと同様に、６４本ずつのＸ方向配線よりなる１６のグループに振り分ける。各グループへのパルスの印加の仕方を図６２により説明する。
【０３８２】
配線切替器６１１により、フォーミング電圧発生器６１２により生成されたパルスを１パルス毎に印加するグループを切り替える。具体的には、図６２に示すように、グループ１にパルスを印加した後、配線切替器６１１により、グループ２の配線へフォーミング電圧発生器６１２をつなぎ替え、１パルスを印加する。この操作を繰り返して、グループ１６までパルスの印加を行った後、再びグループ１からパルスの印加を繰り返す。図では、各グループへのパルス電圧の印加を一順する毎にパルス波高値Ｖｐを徐々に上昇させる場合を示している。一つのグループから見たときのパルス幅Ｔ１とパルス間隔Ｔ２の関係は、グループの数をＮと表わすと、必然的にＴ１≦Ｔ２／Ｎとなる。上述のように配線をグループに分けた場合、Ｔ１≦Ｔ２／１６である。例えばＴ１＝１ｍｓｅｃ．とした場合、Ｔ２≧１６ｍｓｅｃ．である。
【０３８３】
但し、本実施例においては、連続するグループ、たとえばグループ１とグループ２で選択するＸ方向配線同士も間隔が開くように選択している。つまり、フォーミング電圧が印加された或グループを構成するＸ方向配線と、その次にフォーミング電圧が印加される別のグループを構成するＸ方向配線との間には他のグループを構成するＸ方向配線が存在している。具体的には、図６３に示すように、グループ１はＸ方向配線の番号１，１７，３３，４９，…，１＋（Ｍ／ｉ）×（ｉ−１）を選択し、グループ２は５，５＋１６，５＋３２，…，５＋（Ｍ／ｉ）×（ｉ−１）を選択し、グループｋはＹ方向配線の番号ａ（ｋ），ａ（ｋ）＋１６，ａ（ｋ）＋３２，…，ａ（ｋ）＋（Ｍ／ｉ）×（ｉ−１）を選択する。ここで、ＭはＸ方向配線の総本数であり本実施例においては１０２４である。又、ｉはグループの総数であり本実施例においては１６である。但し、本実施例では、ａ（ｋ）の値はｋ＝１から１６に対し、１，５，９，１３，２，６，１０，１４，３，７，１１，１５，４，８，１２，１６のように設定した。ａ（ｋ）の値については、電子源基板上の発熱を概均一にすることができればこの設定の仕方に限る必要はない。
【０３８４】
本実施例においては、フォーミング工程に要する時間を短縮するために、連続するグループにおいてフォーミング電圧のパルスが短い間隔で印加される。従って、連続するグループ間で、各々Ｘ方向配線の間隔を空けることが、フォーミング電圧の印加に伴う発熱を電子源基板上で概ね均一とさせるのに効果的である。
【０３８５】
ところで、各グループにフォーミング電圧を順次印加することで、単位時間当たりの電子源基板での発熱量は増大することになる。しかしながら基板の破壊および変形を起こす原因は発熱量の絶対値よりむしろ、基板上での発熱の集中に起因すると考えられる。そのため、本実施例のように基板上での発熱を概ね均一にするようなフォーミング電圧印加方法をとれば基板の破壊または変形を起こすことはない。
【０３８６】
以上説明したように、本実施例の通電フォーミング工程では、実施例１に比べ工程に要する時間を非常に短縮できる上、フォーミング電圧の印加に伴う電子源基板の変形または破壊をより効果的に防ぐことができる。
【０３８７】
［実施例２３］
本実施例においては、表示パネルの構成及び製造方法は実施例２１と同様である。本実施例では、隣接する２本のＸ方向配線を単位とし、この単位をｉ個選択して一つのグループを形成した。尚、Ｘ方向配線の総数Ｍは１０２４である。
【０３８８】
本実施例ではｉ＝３２とし、Ｍ／（２×ｉ）個、即ち１６個のグループに振り分けた。各グループを構成する単位は、各々（（Ｍ／ｉ）−２）本、即ち３０本のＸ方向配線の間隔を空けて均等に選択した。
【０３８９】
図６４に示すように、具体的には、グループ１はＸ方向配線の番号１，２，３３，３４，…，１＋（ｍ／ｉ）×（ｉ−１），２＋（ｍ／ｉ）×（ｉ−１）を選択し、グループｋはｋ，ｋ＋１，ｋ＋３２，ｋ＋１＋３２，…，ｋ＋（ｍ／ｉ）×（ｉ−１），ｋ＋１＋（ｍ／ｉ）×（ｉ−１）のＸ方向配線を選択し、グループ化した。
【０３９０】
以下、通電フォーミングに用いた装置および方法は実施例２１と同様なものを採用した。
【０３９１】
本実施例では、グループを構成する単位が隣接する２本のＸ方向配線であるため実施例２１と比較して、基板内の温度分布の均一性は低くなるが、同一グループに属する配線がすべて連続する場合より基板温度の均一性を改善する効果が有る。
【０３９２】
［実施例２４］
本実施例においては、実施例２１と類似のＸ方向配線のグループの設定を行った場合について、異なる電圧印加方法を採用する。すなわち、Ｘ方向配線全体をほぼ同数の複数のグループに分割し、それぞれのグループ毎に、従来のスクロール方法でフォーミング処理を行う。具体的には、各グループは、たとえば１０本のＸ方向配線で構成され、グループ１はＤｘ１，Ｄｘ１０３，Ｄｘ２０５，…、グループ２はＤｘ２，Ｄｘ１０４，Ｄｘ２０６，…、等からなる。但し、Ｘ方向配線の総数が１０で割り切れない場合は、余った配線は適宜いずれかのグループに割り振る。
【０３９３】
そして、まず、グループ１に対して適当なパルス電圧を印加するのであるが、この時、従来のスクロール方法と同時に行う。すなわち、まず、Ｄｘ１に１パルス印加した後、前述の配線切替器６１１（図６１参照）によって、Ｄｘ１０３にフォーミング電圧発生器を接続して１パルス印加し、更にＤｘ２０５に接続を切り替える。こうして、グループ１のすべての配線に１パルスずつ印加したところで、再びＤｘ１に接続を切替、同様の工程を繰り返す。このパルス印加の繰り返しによって、グループ１の配線についてのフォーミング処理が完了したら、グループ２についても同様の処理を行う。これを繰り返して、すべての素子膜（高分子膜が低抵抗化された膜）のフォーミング処理を完了させる。
【０３９４】
このような方法を採用する場合、フォーミング用パルスのデューティは、一つのグループに属する配線の数の逆数により限定される。たとえば、デューティ１０％とするためには、一つのグループに属する配線の数は１０を越えることはできない。その分グループの数が多くなり、フォーミング処理時間が長くなるが、Ｙ方向配線を流れる電流は、常に一つのＸ方向配線から流入する分だけであるので、Ｙ方向配線の抵抗による影響を極めて小さくすることができる。
【０３９５】
［実施例２５］
本実施例においては、表示パネルの構成及び製造方法は実施例２１と同様である。但し、図３２のＹ方向配線６３の外部端子Ｄｏｙ１，Ｄｏｙ２，…Ｄｏｙｎを全てグランドに接続し、Ｘ方向配線６２の外部端子Ｄｏｘ１，Ｄｏｘ２，…，Ｄｏｘｍを配線切替器に接続してフォーミング処理を行った。
【０３９６】
本実施例では、Ｘ方向配線６２を連続する３本毎に一つのグループとし、すなわち１〜３番目のＸ方向配線をグループ１、４〜６番目をグループ２、…、２３８〜２４０番目をグループ８０として、実施例２２で示したのと同様に、スクロールの方法でパルス電圧を印加する方法を採用する。
【０３９７】
図３２に示す外囲器（表示パネル）３２８の排気管を排気装置、およびガス導入装置などを備える真空装置に接続して、まず外囲器全体を５０℃に保持しながら内部を排気する。真空装置の上記排気管への接続部直近に配置した圧力計で測定した圧力が１０-5Ｐａ程度となったところで、上述したようなスクロールの方法によりパルスの印加を開始する。この時印加したパルスは、波高値１０Ｖの矩形波パルスで、パルス幅３ｍｓｅｃ，パルス間隔１１ｍｓｅｃであり、該パルス間隔に等しい、１１ｍｓｅｃおきに、上記配線切替器により、選択するグループを切り替えて、８８０ｍｓｅｃですべてのグループに１パルスずつ印加されるようにした。各Ｘ方向配線から見ると、パルス幅３ｍｓｅｃ，パルス間隔８８０ｍｓｅｃのパルスが印加されることになる。
【０３９８】
本実施例の方法により作成した画像形成装置は、良好な画像が表示されることが確認された。
【０３９９】
［実施例２６］
本実施例は、以下の点を除き、実施例２５と同様の手順により行った。本実施例の方法により作成した電子源は、実施例２５で作製したものより大型のもので、Ｘ方向配線は４８０本、Ｙ方向配線は２４４２本を有するものである。
【０４００】
フォーミング工程における、スクロールの方法は、実施例２５とは異なり、Ｘ方向配線８０本おきに１本ずつ、６本の配線を選択して一つのグループを設定し、このグループに対して、実施例２５と同様の方法で電圧印加を行った。
【０４０１】
このようにした理由は、同時に選択する配線が実施例２５の場合の２倍となるため、連続する６本の配線に同時に電圧を印加すると、温度上昇が大きくなり、何らかの悪影響が出ることが懸念されるためである。実際、本実施例よりも小型の実験用の電子源について、連続する６本の配線を１グループとして処理した予備的な検討の結果では、一部の配線に接続された電子放出素子の放出特性（電子放出量）が若干低くなってしまう傾向が見られた。
【０４０２】
上記の結果から、同時に選択する配線の数が多くなる場合には、連続した配線を同じグループに設定すると温度上昇による影響が大きくなるため、とびとびに選択した配線によりグループを設定した方が好ましいと考えられる。どの程度の数以上の場合にこのような傾向が顕著になるかは、素子膜（高抵抗膜が低抵抗化された膜）の材質や、基板の温度などにより異なると考えられるため、どのようにＸ方向配線のグループを設定するかに関しては、前記の条件を勘案して適宜定めるべきである。
【０４０３】
本実施例の方法により作成した画像形成装置も、実施例２５の場合と同様に良好な画像が表示されることが確認された。
【０４０４】
以上、実施例１から実施例２５では、前述した手段について、いくつかの組合せが可能であることを示したが、ここで示した組合せ以外でも組み合わせることが可能である。
【０４０５】
また、以上説明した実施例中、電子放出部（間隙）を形成する際に、素子の電極間に矩形波もしくは三角波パルスを印加してフォーミング処理を行っているが、素子の電極間に印加する波形はこれらの波形に限定することはなく、所望の波形を用いても良く、その波高値及びパルス幅・パルス間隔などについても上述の値に限ることなく、電子放出部（間隙）が良好に形成されれば所望の値を選択することができる。
【０４０６】
また、以上説明した実施例では、電子放出素子として平面型（一対の素子電極が同一平面上にあるタイプ）の表面伝導型電子放出素子を形成しているが、垂直型（一対の素子電極が異なる平面上にあるタイプ）の表面伝導型電子放出素子とした場合にも同様の結果が得られた。
【０４０７】
また、本発明の製造方法は、表面伝導型電子放出素子に限らず、例えばＭＩＭ型のようにフォーミングを必要とする他の素子にも適用できるものである。
【０４０８】
尚、本発明の製造方法におけるフォーミング処理は、複数の機器から構成されるシステムで行っても、１つの機器から成る装置で行っても良い。また、これらのシステム或は装置に本発明の製造方法におけるフォーミング処理を実施するプログラムを供給することによって行うこともできることはいうまでもない。
【０４０９】
【発明の効果】
以上説明したように本発明の電子源の製造方法によれば、導電性膜を形成する工程、有機化合物を含む雰囲気を形成する工程（あるいは、導電性膜上に高分子膜を形成する工程）、導電性膜に通電することでカーボン膜を形成すると同時に、該カーボン膜に間隙を形成する工程、を必要としていた従来の電子源の製造方法に比べて、その工程を大幅に簡素化することができる。
【０４１０】
また、特に、高分子膜が低抵抗化された膜の一部に間隙を形成する工程において、
Ａ．各行方向配線または各列方向配線に結線された複数の高分子膜が低抵抗化された膜からなる各ユニットに対して順次フォーミングを行なう。つまり、所望の部分の素子（高分子膜が低抵抗化された膜）群にのみ電圧が印加され、それ以外の素子（高分子膜が低抵抗化された膜）群に電圧が印加されないようにする。
Ｂ．所望の部分の素子（高分子膜が低抵抗化された膜）群がフォーミングされる際、各素子がほぼ同じ電圧、あるいは同じ電力でフォーミングされるようにする。
ことにより、
（１）フォーミング中に静電破壊されることが無くなり、製造歩留まりを向上せしめることができる。
（２）フォーミング中、電子放出素子への電圧、電流の回り込みが無くなり、配線での電位降下によるフォーミング電圧あるいは電力の分布が減少することで、電子放出特性の分布が減少した電子源を製造することができる。
（３）（２）の結果、輝度むらの小さい、高品位の画像形成装置を製造することができる。
（４）１ラインの配線に接続することが可能な素子数の制限が緩和され、大面積かつ高品位な画像形成装置が可能になった。
（５）配線抵抗を低くするために、ＡｕやＡｇなど比較的高価な材料を使用する必要がなく、原材料の選ぶ自由度が広がり、より安価なものを使用できるようになった。
（６）配線抵抗を低くするために配線電極を厚く形成する必要がなく、電極の形成やパターニングといった製造プロセスに要する時間の短縮、装置設備コストの削減が実現される。
【図面の簡単な説明】
【図１】本発明の製造方法により製造される電子源を用いた画像形成装置の一例を示す模式図である。
【図２】本発明の電子源に好適に用いられる表面伝導型電子放出素子の一例を模式的に示す平面図及び断面図である。
【図３】本発明の電子源に好適に用いられる表面伝導型電子放出素子の製造方法の一例を示す図である。
【図４】本発明の電子源に好適に用いられる表面伝導型電子放出素子の製造方法における低抵抗化処理の一例を示す図である。
【図５】本発明の電子源に好適に用いられる表面伝導型電子放出素子の製造方法における低抵抗化処理の別の例を示す図である。
【図６】測定評価機能を備えた真空装置の一例を示す模式図である。
【図７】本発明の電子源に好適に用いられる表面伝導型電子放出素子の電子放出特性を示す模式図である。
【図８】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図９】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１０】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１１】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１２】本発明の単純マトリクス配置の電子源の製造工程で使用するマスクの模式図である。
【図１３】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１４】本発明の単純マトリクス配置の電子源の製造工程の一例を示す模式図である。
【図１５】本発明の画像形成装置の製造工程の一例を示す模式図である。
【図１６】フォーミング処理に用いるパルス電圧の一例を示す図である。
【図１７】本発明における単純マトリクス配置した電子源のフォーミング処理方法の一例を説明するため図である。
【図１８】図１７の電子源を用いた表示装置の等価回路図である。
【図１９】単純マトリクス配置した電子源のラインフォーミングを説明するための回路図である。
【図２０】単純マトリクス配置した電子源のラインフォーミングを説明するための回路図である。
【図２１】単純マトリクス配置した電子源のフォーミング工程における電圧あるいは電力のパネル内分布を示す図である。
【図２２】梯子状に配列された電子源のフォーミングを説明するための回路図である。
【図２３】本発明における単純マトリクス配置した電子源のフォーミング処理方法の別の例を説明するため図である。
【図２４】本発明における電子源のフォーミング処理方法の別の例を説明するため図である。
【図２５】本発明における梯子状に配列された電子源のフォーミングの一例を説明するための図である。
【図２６】本発明における単純マトリクス配置した電子源のフォーミングの一例を説明するための図である。
【図２７】本発明における電子源のフォーミングパルスの印加例を示す図である。
【図２８】フォーミング処理における基板の変形・破壊の原因を説明するための図である。
【図２９】本発明の実施例１に係る電子源の一部を示す平面図である。
【図３０】本発明の実施例１に係る電子源の一部を示す断面図である。
【図３１】本発明の実施例１におけるフォーミング処理方法を説明するための図である。
【図３２】本発明の実施例２に係る画像形成装置の表示パネルを示す模式図である。
【図３３】本発明の実施例２に係る画像形成装置の表示パネルに使用される蛍光膜の模式図である。
【図３４】本発明の実施例４で用いたフォーミング処理装置の電気回路構成を示す図である。
【図３５】本発明の実施例５におけるフォーミング処理方法を説明するための図である。
【図３６】本発明の実施例７におけるフォーミング処理方法を説明するための図である。
【図３７】本発明の実施例７におけるフォーミング処理を行うための電気回路構成を示す図である。
【図３８】本発明の実施例８における梯子状配置の電子源の作製方法及び構成を説明するための図である。
【図３９】本発明の実施例８におけるフォーミング用電気的接続手段を説明するための斜視図である。
【図４０】本発明の実施例９における梯子型配置の電子源を備えた画像形成装置のパネル構造を示す図である。
【図４１】本発明の実施例９における梯子型配置の電子源を備えた表示パネルの駆動回路を示すブロック図である。
【図４２】本発明の実施例１０におけるフォーミング用電気的接続手段を説明するための斜視図である。
【図４３】本発明の実施例１１におけるフォーミング処理方法を説明するための図である。
【図４４】本発明の実施例１３におけるフォーミング処理方法を説明するための図である。
【図４５】本発明の実施例１４におけるフォーミング処理装置の斜視図である。
【図４６】本発明の実施例１４におけるフォーミング処理装置の概要を説明するブロック図である。
【図４７】本発明の実施例１５におけるフォーミング処理装置の斜視図である。
【図４８】本発明の実施例１６における単純マトリクス配置された電子源の配線パターンを示す図である。
【図４９】本発明の実施例１６における電子源の製造工程を説明するための図である。
【図５０】本発明の実施例１６における電子源の製造途中の状態を説明するための回路図である。
【図５１】本発明の実施例１６における単純マトリクス状に配線された表面伝導型電子放出素子を有する電子源を示す図である。
【図５２】本発明の実施例１７における梯子型配置の電子源の平面図である。
【図５３】本発明の実施例１７における電子源の製造工程を説明するための図である。
【図５４】本発明の実施例１７における電子源の製造工程を説明するための図である。
【図５５】本発明の実施例１９における電子源の製造工程を説明するための図である。
【図５６】本発明の実施例１９におけるフォーミング工程の説明図である。
【図５７】本発明の電子源の製造方法における素子アドレスの検出方法を説明するための図である。
【図５８】本発明の実施例２０におけるフォーミング工程に用いたパルス波形を示す図である。
【図５９】本発明の実施例２１におけるフォーミング処理時の基板の温度分布を示す模式図である。
【図６０】本発明の実施例２１におけるフォーミング工程を示すフローチャートである。
【図６１】本発明の実施例２２におけるフォーミング工程を行うのに用いる装置の構成の一例を示す模式図である。
【図６２】本発明の実施例２２におけるフォーミング処理時のパルスの印加方法を説明するための図である。
【図６３】本発明の実施例２２におけるフォーミング工程を説明するための図である。
【図６４】本発明の実施例２３におけるフォーミング工程を説明するための図である。
【図６５】表面伝導型電子放出素子の構成を示す平面図および断面図である。
【図６６】従来の表面伝導型電子放出素子の作成工程を説明するための図である。
【図６７】従来の技術における課題を説明するための図である。
【図６８】従来の技術における課題を説明するための図である。
【図６９】従来の技術における課題を説明するための図である。
【符号の説明】
１  基体（基板；リアプレート）
２，３  電極（素子電極）
４  導電性膜
５  第２の間隙
５’  間隙
６  カーボン膜
６’  高分子膜が低抵抗化した膜
６”  高分子膜
５０  電極２，３間を流れる素子電流を測定するための電流計
５１  電子放出素子に駆動電圧Ｖｆを印加するための電源
５２  電子放出素子から放出された放出電流Ｉｅを測定するための電流計
５３  高圧電源
５４  アノード
６２  Ｘ方向配線
６３  Ｙ方向配線
６４  絶縁層
７１  フェースプレート
７２  支持枠
７３  メタルバック
７４  蛍光体膜
７５  画像形成部材
１００  気密容器（表示パネル）
１０１  スペーサ
１０２  電子放出素子
１１２  Ｘ方向配線
１１３  Ｙ方向配線
１１４  素子
２４１  電子源
２４２  電気的接続手段
２４３  温度コントローラ
２４４  フォーミング電源
２４５  温度検知器
２４６  通電処理装置
２４７  熱伝導路となる電気的接続手段
２５１  分割ギャップ
２８１  電子源基板
２８２  行方向配線（Ｘ方向配線）
２８３  列方向配線（Ｙ方向配線）
３０１  コンタクトホール
３２１  リアプレート
３２２  支持枠
３２３  ガラス基板
３２４  蛍光膜
３２５  メタルバック
３２６  フェースプレート
３２８  ガラス容器（外囲器）
３３１  黒色導電材
３３２  蛍光体
３４１  電子源基板
３４２  スイッチング素子アレイ
３４３  フォーミングパルス発生器
３４４  制御回路
３７１  電子源基板
３７２  スイッチング素子
３７３  フォーミングパルス発生器
３７４  制御回路
３８１  基板
３８２  ポリイミド膜からなる高分子膜
３８３  素子膜（高分子膜が低抵抗化された膜）
３８４  間隙（亀裂）
３８５、３８６  素子電極（共通配線）
３９１  針状の銅端子
３９２銅のバルク配線
４１０  表示パネル
４１１  デコード回路
４１２  シリアル／パラレル変換回路
４１３  ラインメモリ
４１４  変調信号発生回路
４１５  タイミング制御回路
４１６  走査信号発生回路
４２１  電気的接続手段の接触端子
４３７、４３８  電気的接続手段
４４０、４４１  低抵抗配線
４３３  低抵抗金属
４５１  ガラス基板
４５２  素子膜（高分子膜が低抵抗化された膜）
４５３ａ、４５３ｂ  Ｎｉ電極（共通配線）
４５４  針状の銅端子
４５５  バルク導体
４５６  加熱／冷却器（ペルチェ素子）
４５７  大熱容量導体
４６１  放熱器
４６２  温度の検出器（熱電対）
４６３  温度コントローラ
４６４  フォーミング電源
４７１  電子源
４７２  フォーミング機構
４７３  温度コントローラ
４７４  フォーミング電源
４７５  温度検知器
４８０  素子膜（高分子膜）
４８１  列方向配線
４８２  行方向配線
４８３  ギャップ部
４８４  高インピーダンス部分
４８８  金−鉛ペースト
４８９  溶解したペースト部分
４９１  基板
５１１  間隙（電子放出部）
５２２  金ワイヤー
５２４  電子放出素子
５４１  プローブ接続点
５４２  マルチプローブ
５４３  フォーミング電源
５５１  電子源用基板
５５２  外部スキャン回路
５５３  電圧源
５５４  電流モニタ回路
５５５  給電部
５７１  プローブピン
６１１  配線切替器
６１２  フォーミング電圧発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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