(57)【特許請求の範囲】
【請求項１】
セットパルスの先端エッジに応答して活性レベルにされる出力パルスを生成するパルス発生回路において、
前記出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、
複数のインバータが縦列に接続され、前記セットパルスを伝播して前記第１の出力トランジスタを駆動する第１のインバータ列と、
複数のインバータが縦列に接続され、前記出力パルスの非活性化を制御するリセットパルスを伝播して前記第２の出力トランジスタを駆動する第２のインバータ列と、
前記第１のインバータ列のインバータ出力に設けられ、前記セットパルスの後端エッジに対応する当該インバータ出力のパルスエッジを、前記第２のインバータ列を伝播する前記リセットパルスに応答して駆動するリセットトランジスタとを有することを特徴とするパルス発生回路。
【請求項２】
請求項１において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタと、前記第１のインバータトランジスタよりサイズが小さく前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタとを有し、前記リセットトランジスタは、前記第２のインバータトランジスタに並列に設けられていることを特徴とするパルス発生回路。
【請求項３】
請求項２において、
前記リセットトランジスタは、前記第２のインバータトランジスタよりもサイズが大きいことを特徴とするパルス発生回路。
【請求項４】
請求項１において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタを有し、前記リセットトランジスタは、前記第１のインバータトランジスタとは反対の電源側に設けられていることを特徴とするパルス発生回路。
【請求項５】
請求項１において、
前記第２の出力トランジスタとリセットトランジスタとが、前記リセットパルスの先端エッジに対応する伝播パルスエッジにより駆動されることを特徴とするパルス発生回路。
【請求項６】
請求項１において、
前記出力パルスのパルス幅は、前記セットパルスのパルス幅よりも狭いことを特徴とするパルス発生回路。
【請求項７】
セットパルスの先端エッジに応答して活性レベルにされリセットパルスの先端エッジに応答して非活性レベルにされる出力パルスを生成するパルス発生回路において、
前記出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、
複数のインバータが縦列に接続され、前記セットパルスを伝播して前記第１の出力トランジスタを駆動する第１のインバータ列と、
複数のインバータが縦列に接続され、前記リセットパルスを伝播して前記第２の出力トランジスタを駆動する第２のインバータ列と、
前記第１のインバータ列のインバータ出力に設けられ、前記第２のインバータ列を伝播する前記リセットパルスの先端エッジに応答して駆動されるリセットトランジスタとを有することを特徴とするパルス発生回路。
【請求項８】
請求項７において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタと、前記第１のインバータトランジスタよりサイズが小さく前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタとを有し、前記リセットトランジスタは、前記第２のインバータトランジスタに並列に設けられていることを特徴とするパルス発生回路。
【請求項９】
請求項８において、
前記リセットトランジスタは、前記第２のインバータトランジスタよりもサイズが大きいことを特徴とするパルス発生回路。
【請求項１０】
請求項７において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタを有し、前記リセットトランジスタは、前記第１のインバータトランジスタとは反対の電源側に設けられていることを特徴とするパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力パルスに応答して出力パルスを発生するパルス発生回路に関し、特に、出力パルスのサイクルを短くすることができるパルス発生回路に関する。
【０００２】
【従来の技術】
スタティックＲＡＭなどの半導体メモリにおいて、ワード線を駆動するワード駆動回路は、所定の制御パルスに応答して、比較的重い負荷を有するワード線に出力パルスを発生するパルス発生回路である。このパルス発生回路は、トリガとなる制御パルスを入力し、複数段のインバータを経由してより高い駆動能力を有する出力パルスを生成する。パルス発生回路の最終段は、高い駆動能力で出力負荷を駆動して出力パルスを出力するために、サイズが大きなトランジスタで構成される。この出力段の大きなトランジスタを駆動するために、制御パルスから複数段のインバータによりより駆動能力が大きい駆動パルスが生成される。
【０００３】
図１は、従来のパルス発生回路を示す図である。また、図２は、その動作波形図である。ワード線駆動回路であるパルス発生回路は、入力される制御パルスｎ１に応答して、出力端子OUTに接続された図示しないワード線を駆動する。出力端子OUTを立ち上げることでワード線が選択され、立ち下げることでワード線が非選択状態になる。
【０００４】
大きな負荷容量Coutを有する出力端子OUTを駆動するために、出力段のインバータINV3のトランジスタサイズを大きくし、制御パルスを複数段のインバータINV1,INV2により徐々に大きな駆動能力のあるパルスにしながら伝播し、ノードｎ３に生成される比較的駆動能力の大きい駆動パルスで最終段のインバータINV3を駆動する。
【０００５】
ワード線駆動回路として求められる機能は、制御パルスの先端エッジ（図２では立ち上がりエッジ）からできるだけ早いタイミングで出力端子を立ち上げる機能である。一方、遅延時間を小さくするために各段のインバータのトランジスタサイズを大きくすると、それに伴う入力負荷容量Ｃ１，Ｃ２，Ｃ３が大きくなり、かえってパルスの伝播時間が長くなり、制御パルスの発生から出力端子での出力パルスの発生までの時間が長くなり好ましくない。
【０００６】
そこで、従来提案されているパルス発生回路では、各インバータのトランジスタサイズをアンバランスにしている。図１の例で言えば、インバータINV1、INV3はＰチャネルトランジスタＰ１、Ｐ５のサイズを大きくし、ＮチャネルトランジスタＮ２、Ｎ６のサイズを小さくし、インバータINV2はＰチャネルトランジスタＰ３のサイズを小さくし、ＮチャネルトランジスタＮ４のサイズを大きくしている。このようにすることで、制御パルスｎ１の先端エッジ（図中矢印で示すエッジ）を遅延なく次のノードｎ２、ｎ３に伝播することができ、出力端子OUTの立ち上がりエッジの遅延を少なくすることができる。更に、各段のインバータは、一方のトランジスタサイズは大きいが、他方のトランジスタサイズは小さいので、入力負荷容量であるゲート容量Ｃ１，Ｃ２，Ｃ３を比較的小さくすることができ、各インバータの入力負荷容量を小さくしてパルスの伝播の遅れを抑えることができる。
【０００７】
但し、上記のアンバランスなインバータによるパルス発生回路では、制御パルスの後端エッジに対する各段の駆動トランジスタはサイズが小さく、その駆動能力は小さい。その結果、ノードｎ２，ｎ３の後端エッジの傾斜はより緩慢になる。
【０００８】
図１のトランジスタＰ１、Ｎ４、Ｐ５などのように、駆動すべき出力負荷に対する出力駆動電流比であるファンアウトが小さい場合は、そのトランジスタのプロセスバラツキによるパルスの遅延時間への影響は小さい。一方、トランジスタＮ２、Ｐ３、Ｎ６などのように、ファンアウトが大きい場合は、プロセスバラツキによるパルスの遅延時間への影響は大きい。その結果、制御パルスの後端エッジに対応する各ノードの後端エッジは、図２中にｄｔに示されるとおり、プロセスバラツキにより大きく遅延することがある。
【０００９】
後端エッジは、非選択側のエッジであるので、多少の遅延は問題がない。しかし、近年におけるパルス発生回路は、出力パルスOUTの間隔を狭くする要望がある。例えば、ＳＲＡＭのワード線駆動回路では、ワード線を駆動するサイクルをより短くして、全体のリード、ライト動作のパフォーマンスを上げることが要求されている。従って、出力パルスOUTの先端エッジ（立ち上がりエッジ）のタイミングを早くすると共に、後端エッジ（立ち下がりエッジ）のプロセスバラツキに依存する遅延を避ける必要がある。
【００１０】
図３は、別の従来のパルス発生回路を示す図である。また、図４は、その動作波形図である。図３のパルス発生回路は、図１の改良型であり、出力OUTの立ち上がりのタイミングを制御するセットパルスSETと、出力OUTの立ち下がりのタイミングを制御するリセットパルスRESETとを利用して、それぞれの制御パルスSET、RESETを複数段のインバータでそれぞれ伝播させて、最終段のNORゲート１０を駆動する。最終段のNORゲート１０は、図３に示されるとおり、トランジスタＰ１７，Ｐ１８，Ｎ１９，Ｎ２０で構成される。
【００１１】
各インバータ列のインバータは、図１と同様にアンバランスなトランジスタサイズを交互に組み合わせたものであり、図中、サイズが大きいトランジスタは大きく表記し、サイズが小さいトランジスタは小さく表記している。そして、セットパルスSETの先端エッジが、インバータ列INV10〜INV12をノードｎ１１，ｎ１２，ｎ１３と伝播し、最終段のNORゲートのトランジスタＰ１７を駆動して出力OUTを立ち上げる。一方、セットパルスSETから出力パルス幅だけ遅れて供給されるリセットパルスRESETの先端エッジも、インバータ列INV15〜INV17をノードｎ１４，ｎ１５，ｎ１６と伝搬し、最終段のNORゲートのトランジスタＮ２０を駆動して、出力OUTを立ち下げる。
【００１２】
リセットパルスRESETとそれを伝播して最終段のゲート１０を駆動するインバータ列INV15〜INV17を設けることで、セットパルスSETの後端エッジではなく、リセットパルスRESETの先端エッジで出力パルスOUTの立ち下がりを制御して、その出力パルスOUTの立ち下がりの遅延を抑える。
【００１３】
このパルス発生回路の最終段のNORゲート１０をNANDゲートとインバータに置き換えることでも、同様のパルス発生回路を構成することができる。その場合は、制御パルスは逆相になる。
【００１４】
図５は、更に別の従来のパルス発生回路を示す図である。図５の動作波形図は、図４に示される。図５のパルス発生回路は、図３のパルス発生回路の最終段NORゲート１０に代えて、ＰチャネルトランジスタＰ３０とＮチャネルトランジスタＮ３１とで構成される出力段ゲート回路１２を有する。
【００１５】
このパルス発生回路では、セットパルスSETの先端エッジを伝播させて最終段のトランジスタＰ３０を駆動して、出力パルスOUTを活性レベル（Ｈレベル）に立ち上げる。また、リセットパルスRESETの先端エッジを伝播させて最終段のトランジスタＮ３１を駆動して、出力パルスOUTを非活性レベル（Ｌレベル）に立ち下げる。従って、このパルス発生回路も、図１のパルス発生回路の出力パルスの立ち下がりがプロセスバラツキにより遅延することを防止することができる。
【００１６】
【発明が解決しようとする課題】
図３のパルス発生回路は、最終段がNORゲートまたはNANDゲートになっている。NORゲートの場合は、図３に示されるとおり、出力パルスを立ち上げる回路が、直列に接続されたトランジスタＰ１７、Ｐ１８であり、両トランジスタが導通した時に出力パルスが立ち上がる。従って、出力端子OUTを駆動するときのトランジスタＰ１７，Ｐ１８の直列抵抗の影響により、それらのトランジスタサイズを大きくした割には、駆動能力があまり上がらないという課題を有する。更に、NORゲートの４つのトランジスタのサイズを大きくする必要があり、インバータに比較して回路面積が大きくなるという課題を有する。
【００１７】
同様に、最終段がNANDゲートとインバータの組合せの場合でも、NANDゲートの出力を立ち下げる回路が、２つのＮチャネルトランジスタの直列回路であり、NORゲートと同じ様に、その直列抵抗により駆動能力が低下する。更に、トランジスタの数が多く、それらを全てサイズを大きくすると、回路面積が大きくなるという問題がある。
【００１８】
一方、図５のパルス発生回路は、出力段ゲートが２個のトランジスタのインバータ構成であるので、図３のパルス発生回路のような、回路面積の増大や、駆動能力の低下の課題はない。しかし、図４に示されるとおり、インバータINV10〜INV12のアンバランスなトランジスタサイズにより、セットパルスSETの後端エッジが、プロセスバラツキの影響を受けて、ノードｎ１１、ｎ１２、ｎ１３と伝播するにつれて遅延する。その結果、時間ｄｔ２で、ノードｎ１３のＬレベルとノードｎ１６のＨレベルとが重なり、出力段ゲート１２のトランジスタＰ３０、Ｎ３１とが共に導通して貫通電流が流れることになる。出力段ゲート１２のトランジスタサイズは大きいので、この貫通電流は消費電力の増大を招き好ましくない。
【００１９】
従って、この貫通電流を防止するためには、リセットパルスの先端エッジのタイミングを遅らせる必要があり、その結果、出力パルスのパルス幅を狭くできず、出力パルスのサイクルを短くすることができない。出力パルスのパルス幅は、セットパルスのパルス幅より狭くすることはできず、更に、セットパルスの後端エッジがプロセスバラツキにより遅延することにより、その分出力パルスのパルス幅は狭くできなくなる。
【００２０】
そこで、本発明の目的は、制御パルスに応答して発生する出力パルスのサイクルを短くでき、制御パルスに対して遅延することなく出力パルスを発生することができるパルス発生回路を提供することにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、セットパルスの先端エッジに応答して活性レベルにされる出力パルスを生成するパルス発生回路において、出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、複数のインバータが縦列に接続され前記セットパルスを伝播して前記第１の出力トランジスタを駆動する第１のインバータ列と、複数のインバータが接続され前記出力パルスの非活性化を制御するリセットパルスを伝播して前記第２の出力トランジスタを駆動する第２のインバータ列とを有する。そして、セットパルスの後端エッジに対応するパルスエッジが遅延しないようにするため、前記第１のインバータ列のインバータ出力に設けられ、前記セットパルスの後端エッジに対応する前記インバータ出力のパルスエッジを、前記第２のインバータ列を伝播するリセットパルスに応答して駆動するリセットトランジスタを有することを特徴とする。
【００２２】
上記の発明の側面によれば、リセットトランジスタが、伝播するセットパルスの後端エッジをリセットパルスに応答して駆動するので、伝播するセットパルスの後端エッジが第１のインバータ列内のインバータにより遅延することが防止される。それにより、セットパルスの先端エッジから短いタイミングでリセットパルスを発生させることができ、出力パルスのパルス幅を狭くして、そのサイクルを短くすることができる。
【００２３】
上記の発明のより好ましい実施例では、第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタと、前記第１のインバータトランジスタよりサイズが小さく前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタとを有し、前記リセットトランジスタは、前記第２のインバータトランジスタに並列に設けられている。
【００２４】
この実施例では、第１のインバータ列の各インバータのトランジスタがアンバランスに構成されて、セットパルスの先端エッジの伝播速度を高めることができ、但し、リセットトランジスタにより、セットパルスの後端エッジの遅延を防止することができる。
【００２５】
上記の発明のより好ましい別の実施例では、第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタを有し、前記リセットトランジスタは、前記第１のインバータトランジスタとは反対の電源側に設けられている。そして、上記の実施例と異なり、前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタが設けられていない。
【００２６】
この実施例では、セットパルスの先端エッジの伝播速度を高めることができ、第２のインバータトランジスタは省略される。従って、回路規模を小さくすることができる。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２８】
図６は、本実施の形態のパルス発生回路の概略図である。図３、図５のパルス発生回路に対応する部分には同じ引用番号を与えている。図６において、インバータINV10〜INV12は、セットパルスSETを伝播する第１のインバータ列であり、最終段ゲートのインバータINV13を駆動して、出力パルスOUTをＨレベルに活性化する。また、インバータINV14〜INV17は、リセットパルスを伝播する第２のインバータ列であり、最終段のＮチャネルトランジスタＮ３１を駆動して出力パルスOUTをＬレベルに非活性化する。この実施例では、出力パルスのＨレベルが活性レベル、Ｌレベルが非活性レベルに該当する。
【００２９】
第１のインバータ列の各インバータは、セットパルスの先端エッジを駆動するサイズが大きいトランジスタと、後端エッジを駆動するサイズが小さいトランジスタとで構成されるアンバランス型のインバータである。図６中では、各インバータのシンボル内にサイズが小さいトランジスタの位置が丸印で示されている。
【００３０】
インバータINV13とトランジスタＮ３０が最終段の出力段ゲートを構成し、それらを駆動するノードｎ２３とｎ２６のパルス波形は、図６中に示す通りである。つまり、伝播してきたセットパルスの先端エッジでインバータINV13のＰチャネルトランジスタが駆動されて出力パルスが活性レベルにされ、伝搬してきたリセットパルスの先端エッジでトランジスタＮ３０が駆動されて出力パルスが非活性レベルにされる。
【００３１】
そして、第１のインバータ列の各インバータの出力端には、伝播してきたリセットパルスの先端エッジで駆動されて、伝播するセットパルスの後端エッジを駆動するリセットトランジスタＰ３５，Ｎ３６，Ｐ３７がそれぞれ設けられている。このリセットトランジスタは、伝播セットパルスの後端エッジと同じまたは早いタイミングの伝播リセットパルスの先端エッジで駆動されるので、伝播するセットパルスの後端エッジを急峻に駆動して、その後端エッジが遅延するのを防止する。各インバータ段でセットパルスの後端エッジがリセットトランジスタにより駆動されるので、第１のインバータ列を伝播する過程で、セットパルスの後端エッジが遅延することを防止できる。
【００３２】
図７は、本実施の形態におけるパルス発生回路の詳細回路図である。また、図８は、その動作波形図である。図７には、図６のインバータINV14が省略されていて、図３、図５のパルス発生回路に対応する部分には同じ引用番号を与えている。
【００３３】
第１のインバータ列のインバータINV10、INV11、INV12は、伝播するセットパルスの先端エッジを駆動する側のトランジスタＮ１２、Ｐ１３、Ｎ１６が、後端エッジを駆動する側のトランジスタＰ１１、Ｎ１４、Ｐ１５よりも大きなサイズになっている。これにより、各インバータの入力負荷容量を抑えて、伝播セットパルスの先端エッジの遅延を抑え、全体で先端エッジの伝播時間を短くしている。
【００３４】
同様に、第２のインバータ列のインバータINV15、INV16、INV17も、伝播するリセットパルスの先端エッジを駆動する側のトランジスタＰ２１、Ｎ２４、Ｐ２５のトランジスタサイズが、後端エッジを駆動する側のトランジスタＮ２２、Ｐ２３、Ｎ２６よりも大きくなっている。これにより、各インバータの入力負荷容量を抑えて、伝播するリセットパルスの遅延を抑えている。
【００３５】
従って、図８に示されるとおり、セットパルスSETの先端エッジに応答して、トランジスタＮ１２が導通してノードｎ２１の先端エッジを立ち下げ、それに応答して、トランジスタＰ１３が導通してノードｎ２２の先端エッジを立ち上げ、更にそれに応答して、トランジスタＮ１６が導通してノードｎ２３の先端エッジを立ち下げている。そして、このノードｎ２３の先端エッジに応答して、出力段ゲートのトランジスタＰ３０が導通し、出力パルスOUTを立ち上げて活性化する。また、セットパルスの後端エッジに応答して、トランジスタＰ１１、Ｎ１４、Ｐ１５が導通して、各ノードｎ２１、ｎ２２、ｎ２３をそれぞれ立ち上げ、立ち下げ、そして立ち上げる。但し、トランジスタＰ１１、Ｎ１３、Ｐ１５はサイズが小さいので、プロセスバラツキによるその駆動能力のバラツキに伴い、伝播するセットパルスの後端エッジに伝播遅延が発生する。
【００３６】
一方、リセットパルスRESETの先端エッジも、インバータINV15〜INV17のトランジスタＰ２１、Ｎ２４、Ｐ２５によりそれぞれ駆動され、ノードｎ２４を立ち上げ、ノードｎ２５を立ち下げ、ノードｎ２６を立ち上げる。これらのトランジスタはサイズが大きいので、伝播するリセットパルスの先端エッジの伝播遅延は少ない。そして、ノードｎ２６の立ち上がりエッジで、出力段のトランジスタＮ３１が駆動され、出力パルスOUTを立ち下げる。
【００３７】
従って、図８に示すとおり、セットパルスSETの先端エッジから所定時間後にリセットパルスRESETの先端エッジを発生させることで、出力パルスのパルス幅を上記所定時間にほぼ正確に制御することができる。そして、リセットパルスRESETの先端エッジをセットパルスSETの後端エッジより早いタイミングで発生させることで、出力パルスOUTのパルス幅をセットパルスSETのパルス幅より狭くすることができる。
【００３８】
更に、本実施の形態では、セットパルスSETを伝播する第１のインバータ列のインバータ出力に、伝播するセットパルスSETの後端エッジを駆動するリセットトランジスタＰ３５、Ｎ３６、Ｐ３７を有する。これらのリセットトランジスタはそれぞれ、伝播するリセットパルスRESETの先端エッジに応答して駆動されるので、各インバータの小さいトランジスタＰ１１、Ｎ１３、Ｐ１３の動作にかかわらず、各インバータ出力ノードｎ２１、ｎ２２、ｎ２３に生成されるパルスの後端エッジを駆動して、それらのパルスを高速にリセットすることができる。
【００３９】
各々のリセットトランジスタのサイズは、第１のインバータ列の後端エッジを駆動する側のトランジスタのサイズよりも大きくすることが好ましい。
【００４０】
各リセットトランジスタＰ３５、Ｎ３６、Ｐ３７を駆動するのは、それぞれリセットパルスRESETの立ち下がりエッジ、ノードｎ２４の立ち上がりエッジ、ノードｎ２５の立ち下がりエッジであり、それらの駆動パルスエッジは、伝播するリセットパルスRESETの先端エッジに対応するパルスエッジである。そして、各リセットトランジスタを駆動するパルスエッジは、それより前段のインバータ出力で生成されるリセットパルスの先端エッジに対応するパルスエッジであることが好ましい。それにより、同じ段のリセットパルスの先端エッジよりも早いタイミングまたは同程度のタイミングで、セットパルスの後端エッジを駆動することができ、伝播するリセットパルスとセットパルスとが同時に活性化レベルになることが防止される。
【００４１】
但し、リセットトランジスタＰ３５、Ｐ３７の駆動パルスエッジは、立ち下がりエッジであればよく、リセットトランジスタＮ３６の駆動パルスエッジは、立ち上がりエッジであれば良い。従って、タイミングが適切であれば、トランジスタＰ３５をそれより後段のノードｎ２５のパルスで駆動することもできるし、トランジスタＮ３６を後段のノードｎ２６で駆動することもできる。その場合でも、最終段トランジスタＰ３０とＮ３１を駆動するノードｎ２３のＬレベルと、ノードｎ２６のＨレベルとが重ならないようにする必要がある。
【００４２】
このリセットトランジスタを設けることにより、第１のインバータ列の各出力ノードｎ２１，ｎ２２，ｎ２３の後端エッジが、伝播遅延が少ない伝播リセットパルスの先端エッジにより駆動されるので、伝播するセットパルスSETの後端エッジが、遅延することが防止される。その結果、図４の従来例で示したノードｎ１３の後端エッジのような遅延がなく、図８に示されるとおり、出力段を駆動するノードｎ２３の後端エッジが遅延して、ノードｎ２３のＬレベルとノードｎ２６のＨレベルとが重複して出力段のトランジスタＰ３０とＮ３１が同時に導通して貫通電流が流れることは防止される。
【００４３】
図７のパルス発生回路において、出力段のトランジスタＰ３０とＮ３１とが同時に導通することを防止する必要がある。従って、リセットトランジスタＰ３７を設けて、ノードｎ２３の立ち上がりの遅れをなくすことが最低限必要である。その場合は、それより前段のインバータ出力端にリセットトランジスタＮ３６、Ｐ３５を省略することもできる。或いは、ノードｎ２３以外では、第１のインバータ列のインバータ出力端のところどころ必要な位置にのみ、リセットトランジスタを設けても良い。
【００４４】
図７のパルス発生回路は、第１及び第２のインバータ列のインバータのトランジスタサイズをアンバランスにしなくても良い。但し、その場合は、各インバータの入力容量が大きくなり、セットパルスとリセットパルスの伝播遅延が大きくなる。但し、出力パルスの先端エッジと後端エッジとは、それぞれセットパルスの先端エッジとリセットパルスの先端エッジとにより制御され、リセットトランジスタにより出力段ゲートのトランジスタＰ３０、Ｎ３１が同時に導通することは防止される。
【００４５】
図９は、本実施の形態の変形例としてのパルス発生回路の詳細回路図である。この変形例は、図７における第１のインバータ列の各インバータのサイズが小さい方のトランジスタＰ１１、Ｎ１４、Ｐ１５、Ｎ３２を省略している。従って、図９では、それらのトランジスタの部分が破線の丸印で示されている。
【００４６】
図８の動作波形図は、この変形例のパルス発生回路にも適用できる。セットパルスSETの先端エッジに応答して、トランジスタＮ１２が導通して、ノードｎ２１を立ち下げる。また、セットパルスSETの立ち下がりのタイミングとほぼ一致またはそれより早いリセットパルスRESETの先端エッジに応答して、リセットトランジスタＰ３５が導通し、ノードｎ２１を立ち上げる。リセットトランジスタＰ３５が、省略したトランジスタＰ１１と同時またはそれより早いタイミングで導通するので、トランジスタＰ１１は省略することができる。
【００４７】
インバータINV11のトランジスタＮ１４も同じ理由で、省略可能であり、インバータINV12のトランジスタＰ１５とインバータINV13のトランジスタＮ３２も同様の理由で、省略可能である。但し、これらのトランジスタＰ１１、Ｎ１４、Ｐ１５、Ｎ３２を省略したことで、ノードｎ２１、ｎ２２、ｎ２３がリセットトランジスタＰ３５、Ｎ３６、Ｐ３７によってリセットされる前に、伝播するセットパルスSETの後段エッジで各インバータのトランジスタＮ１２、Ｐ１３、Ｎ１６が非導通なり、各ノードｎ２１、ｎ２２、ｎ２３が高インピーダンス状態になることは防止する必要がある。そのために、リセットトランジスタＰ３５、Ｎ３６、Ｐ３７を駆動するパルスエッジのタイミングが、第１のインバータ列内の同じ段のインバータに入力される伝播セットパルスSETの後端エッジよりも早いことが好ましい。つまり、リセットトランジスタを制御する伝播リセットパルスの先端エッジは、各リセットトランジスタが設けられるインバータ出力よりも前段のインバータ出力に生成されるリセットパルスの先端エッジであることが好ましい。
【００４８】
尚、図９のパルス発生回路において、トランジスタＰ１１、Ｎ１４、Ｐ１５、Ｎ３２の一部分を省略しても良い。また、上記の高インピーダンス状態を防止するためのタイミングを実現できない場合は、図７の通りそれらのトランジスタＰ１１、Ｎ１４、Ｐ１５、Ｎ３２を省略せずに、各ノードが高インピーダンスになるのを防止するのが好ましい。
【００４９】
上記のパルス発生回路は、ＳＲＡＭなどの半導体メモリにおけるワード線駆動回路に適用することで、ワード線の駆動サイクルを短くすることができる。それ以外にも、トリガパルスに応答して大きな負荷を有するノードにパルスを供給するパルス発生回路として利用することが好ましい。
【００５０】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５１】
（付記１）セットパルスの先端エッジに応答して活性レベルにされる出力パルスを生成するパルス発生回路において、
前記出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、
複数のインバータが縦列に接続され、前記セットパルスを伝播して前記第１の出力トランジスタを駆動する第１のインバータ列と、
複数のインバータが縦列に接続され、前記出力パルスの非活性化を制御するリセットパルスを伝播して前記第２の出力トランジスタを駆動する第２のインバータ列と、
前記第１のインバータ列のインバータ出力に設けられ、前記セットパルスの後端エッジに対応する当該インバータ出力のパルスエッジを、前記第２のインバータ列を伝播する前記リセットパルスに応答して駆動するリセットトランジスタとを有することを特徴とするパルス発生回路。
【００５２】
（付記２）付記１において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタと、前記第１のインバータトランジスタよりサイズが小さく前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタとを有し、前記リセットトランジスタは、前記第２のインバータトランジスタに並列に設けられていることを特徴とするパルス発生回路。
【００５３】
（付記３）付記２において、
前記リセットトランジスタは、前記第２のインバータトランジスタよりもサイズが大きいことを特徴とするパルス発生回路。
【００５４】
（付記４）付記１において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタを有し、前記リセットトランジスタは、前記第１のインバータトランジスタとは反対の電源側に設けられていることを特徴とするパルス発生回路。
【００５５】
（付記５）付記１において、
前記リセットトランジスタは、少なくとも前記第１のインバータ列の最終段インバータの出力に設けられ、当該最終段インバータの出力により前記出力段ゲートのトランジスタが駆動されることを特徴とするパルス発生回路。
【００５６】
（付記６）付記２において、
前記リセットトランジスタを駆動する伝播リセットパルスは、前記第２のインバータ列内の、当該リセットトランジスタが設けられるインバータ出力より前段のインバータ出力の伝播リセットパルスであることを特徴とするパルス発生回路。
【００５７】
（付記７）付記１において、
前記第２の出力トランジスタとリセットトランジスタとが、前記リセットパルスの先端エッジに対応する伝播パルスエッジにより駆動されることを特徴とするパルス発生回路。
【００５８】
（付記８）付記１において、
前記出力パルスのパルス幅は、前記セットパルスのパルス幅よりも狭いことを特徴とするパルス発生回路。
【００５９】
（付記９）セットパルスの先端エッジに応答して活性レベルにされリセットパルスの先端エッジに応答して非活性レベルにされる出力パルスを生成するパルス発生回路において、
前記出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、
複数のインバータが縦列に接続され、前記セットパルスを伝播して前記第１の出力トランジスタを駆動する第１のインバータ列と、
複数のインバータが縦列に接続され、前記リセットパルスを伝播して前記第２の出力トランジスタを駆動する第２のインバータ列と、
前記第１のインバータ列のインバータ出力に設けられ、前記第２のインバータ列を伝播する前記リセットパルスの先端エッジに応答して駆動されるリセットトランジスタとを有することを特徴とするパルス発生回路。
【００６０】
（付記１０）付記９において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタと、前記第１のインバータトランジスタよりサイズが小さく前記セットパルスの後端エッジに対応するパルスエッジを駆動する第２のインバータトランジスタとを有し、前記リセットトランジスタは、前記第２のインバータトランジスタに並列に設けられていることを特徴とするパルス発生回路。
【００６１】
（付記１１）付記１０において、
前記リセットトランジスタは、前記第２のインバータトランジスタよりもサイズが大きいことを特徴とするパルス発生回路。
【００６２】
（付記１２）付記９において、
前記第１のインバータ列内のインバータは、前記セットパルスの先端エッジに対応するパルスエッジを駆動する第１のインバータトランジスタを有し、前記リセットトランジスタは、前記第１のインバータトランジスタとは反対の電源側に設けられていることを特徴とするパルス発生回路。
【００６３】
（付記１３）付記９において、
前記リセットパルスは、前記伝播するセットパルスの後端エッジを駆動することを特徴とするパルス発生回路。
【００６４】
（付記１４）セットパルスの先端エッジに応答して活性レベルにされる出力パルスを生成するパルス発生回路において、
前記出力パルスを活性レベルにする第１の出力トランジスタと非活性レベルにする第２の出力トランジスタとを有する出力段ゲートと、
複数の伝播トランジスタを有し、前記セットパルスの先端エッジに対応するパルスエッジを伝播して前記第１の出力トランジスタを駆動するトランジスタ列と、
複数のインバータが縦列に接続され、前記出力パルスの非活性化を制御するリセットパルスを伝播して前記第２の出力トランジスタを駆動するインバータ列と、
前記セットパルスの後端エッジに対応するパルスエッジを、前記インバータ列を伝播する前記リセットパルスに応答して駆動するリセットトランジスタとを有し、
前記トランジスタ列は、各々の伝播トランジスタのドレインがその次段の伝播トランジスタのゲートと接続されるように構成され、前記複数のリセットトランジスタは、それぞれ前記複数の伝播トランジスタの接続ノードに設けられることを特徴とすることを特徴とするパルス発生回路。
【００６５】
（付記１５）付記１４において、
前記トランジスタ列は、各々の伝播トランジスタのソースが隣接する伝播トランジスタの間で互いに反対の電源電位に接続されるように構成され、前記複数のリセットトランジスタは、それぞれ対応する前記接続ノードより前段の伝播トランジスタとは反対の電源側に設けられていることを特徴とするパルス発生回路。
【００６６】
【発明の効果】
以上、本発明のパルス発生回路によれば、セットパルスを伝播する第１のインバータ列のインバータ出力端に、伝播するセットパルスの後端エッジをリセットするリセットトランジスタを設けて、伝播するセットパルスの後端エッジの遅延を抑制し、出力段ゲートのトランジスタの同時導通を防止し、高速に安定したパルス幅の出力パルスを生成することができる。
【図面の簡単な説明】
【図１】従来のパルス発生回路を示す図である。
【図２】図１の動作波形図である。
【図３】別の従来のパルス発生回路を示す図である。
【図４】図３の動作波形図である。
【図５】更に別の従来のパルス発生回路を示す図である。
【図６】本実施の形態のパルス発生回路の概略図である。
【図７】本実施の形態におけるパルス発生回路の詳細回路図である。
【図８】図７の動作波形図である。
【図９】本実施の形態の変形例としてのパルス発生回路の詳細回路図である。
【符号の説明】
INV10〜INV12    第１のインバータ列のインバータ
INV15〜INV17    第２のインバータ列のインバータ
Ｐ３０、Ｎ３１    出力段ゲートのトランジスタ
SET              セットパルス
RESET            リセットパルス
OUT              出力パルス
Ｐ３５、Ｎ３６、Ｐ３７    リセットトランジスタ
【図１】
0003939208.tif 000002
【図２】
0003939208.tif 000003
【図３】
0003939208.tif 000004
【図４】
0003939208.tif 000005
【図５】
0003939208.tif 000006
【図６】
0003939208.tif 000007
【図７】
0003939208.tif 000008
【図８】
0003939208.tif 000009
【図９】
0003939208.tif 000010