(57)【特許請求の範囲】
【請求項１】
光ディスクに記録された情報として読み出された高周波信号を２値化するコンパレータと、
前記コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から前記第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、
前記参照範囲設定回路により抽出された前記第１の信号長から前記第２の信号長までの範囲にある２値化信号の信号長に応じて前記高周波信号に付加するオフセット電位を制御することにより、前記コンパレータにより２値化される２値化信号のうちの前記第１の信号長から前記第２の信号長までの範囲にある２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするオフセット電位制御回路とを備えたデータスライス回路。
【請求項２】
光ディスクに記録された情報として読み出された高周波信号を２値化するコンパレータと、
前記コンパレータにより２値化された２値化信号の信号長に応じて前記高周波信号に付加するオフセット電位を制御することにより、前記コンパレータにより２値化される２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするオフセット電位制御回路と、
前記コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から前記第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、
前記参照範囲設定回路により抽出された前記第１の信号長から前記第２の信号長までの範囲にある２値化信号の信号長に応じて前記オフセット電位を補正することにより、前記コンパレータにより２値化される２値化信号のうちの前記第１の信号長から前記第２の信号長までの範囲にある２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするオフセット電位補正回路とを備えたデータスライス回路。
【請求項３】
光ディスクに記録された情報として読み出された高周波信号をスライス電位と比較することにより前記高周波信号を２値化するコンパレータと、
前記コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から前記第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、
前記参照範囲設定回路により抽出された前記第１の信号長から前記第２の信号長までの範囲にある２値化信号の信号長に応じて前記スライス電位を制御することにより、前記コンパレータにより２値化される２値化信号のうちの前記第１の信号長から前記第２の信号長までの範囲にある２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするスライス電位制御回路とを備えたデータスライス回路。
【請求項４】
光ディスクに記録された情報として読み出された高周波信号をスライス電位と比較することにより前記高周波信号を２値化するコンパレータと、
前記コンパレータにより２値化された２値化信号の信号長に応じて前記スライス電位を制御することにより、前記コンパレータにより２値化される２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするスライス電位制御回路と、
前記コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から前記第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、
前記参照範囲設定回路により抽出された前記第１の信号長から前記第２の信号長までの範囲にある２値化信号の信号長に応じて前記スライス電位を補正することにより、前記コンパレータにより２値化される２値化信号のうちの前記第１の信号長から前記第２の信号長までの範囲にある２値化信号のハイレベル期間とローレベル期間の出現比率を略等しくするスライス電位補正回路とを備えたデータスライス回路。
【請求項５】
参照範囲設定回路がコンパレータにより２値化された２値化信号を第１の信号長より短い固定長のマスク信号でマスクすることで、第１の信号長より長い２値化信号を抽出するようにしたことを特徴とする請求項１，２，３または４記載のデータスライス回路。
【請求項６】
コンパレータにより２値化された２値化信号に同期した抽出クロックを発生して前記コンパレータにより２値化された２値化信号から光ディスクに記録された情報を抽出するＰＬＬ回路を有し、参照範囲設定回路が前記抽出クロックを基準にして前記コンパレータにより２値化された２値化信号の信号長を計測するようにしたことを特徴とする請求項１，２，３，４または５記載のデータスライス回路。
【請求項７】
ＰＬＬ回路が発生する抽出クロックが異常であるときに、参照範囲設定回路が第１の信号長から第２の信号長までの範囲にある２値化信号の抽出動作を停止して全範囲の信号長の２値化信号を出力するようにしたことを特徴とする請求項６記載のデータスライス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤプレーヤ、ＣＤ−ＲＯＭドライブ、ＤＶＤプレーヤ、ＤＶＤ−ＲＯＭドライブ等の光ディスク再生装置に内蔵され、光ディスクから読み出された高周波信号を２値化するためのデータスライス回路に関するものである。
【０００２】
【従来の技術】
図８に従来のデータスライス回路を含む光ディスクの再生信号処理部のブロック図を示す。図８において、ＣＤ（コンパクトディスク）、ＣＤ−ＲＯＭ等の光ディスク１の再生面にはディジタル情報が記録されており、再生時には所定の回転数で回転駆動される。そして、ピックアップ２は、光ディスク１に記録された情報を反射率の違いとして読み取り、その値を電圧値に変換して出力する。
【０００３】
つぎに、ヘッドアンプ３では、ピックアップ２からの出力を増幅およびイコライジングして高周波信号ＳRFとして出力する。この高周波信号ＳRFはアナログ値であり、データスライス回路４Ｅでは高周波信号ＳRFをハイレベル（以下、“Ｈ”と記す）あるいはロウレベル（以下、“Ｌ”と記す）のディジタル信号、すなわち２値化信号ＳBNに変換する。
【０００４】
データスライス回路４Ｅは、高周波信号ＳRFと所定のスライス電位ＥSL1 とを比較して高周波信号ＳRFを２値化するためのコンパレータ４１と、高周波信号ＳRFに所定のオフセット電位を加えて２値化信号ＳBNの信号長を制御するためのオフセット電位制御回路４２Ｂとで構成されており、その動作は以下の通りである。
【０００５】
コンパレータ４１で２値化された２値化信号ＳBNはそのまま定電流回路４２１の駆動信号として用いられる。２値化信号ＳBNが“Ｈ”の時はコンデンサ４２２を放電するように定電流回路４２１を駆動して高周波信号ＳRFに対するオフセット電位を下降させる。一方、２値化信号ＳBNが“Ｌ”の時はコンデンサ４２２を充電するように定電流回路４２１を駆動して高周波信号ＳRFに対するオフセット電位を上昇させる。なお、コンデンサ４７は抵抗４２３とともにローパスフィルタを構成している。
【０００６】
光ディスク１に記録されているディジタル情報は、元々ある期間内で“Ｈ”期間と“Ｌ”期間の出現比率が等しくなるように加工されているので、コンデンサ４２２への充放電がつり合ったところで高周波信号ＳRFに対するオフセット電位の最適値が求まる。そこで、コンパレータ４１で、オフセット電位が加えられた高周波信号ＳRFとスライス電位ＥSL1 とを比較して、最適なスライス位置での２値化が行われる。
【０００７】
この後、２値化信号ＳBNはＰＬＬ回路５に送られる。ＰＬＬ回路５では２値化信号ＳBNに同期した抽出クロックを発生し、この抽出クロックによってデコーダ６で２値化信号ＳBNから光ディスク１に記録されたディジタル情報が復元される。すなわち、デコーダ６では、データスライス回路４Ｅで２値化された信号ＳBNをＰＬＬ回路５で発生した抽出クロックのタイミングで取り込むことにより、光ディスク１に記録されたままのディジタル情報を復元する。なおその後、エラー訂正が行われ、音楽情報やコンピュータのデータ等に並べ換えられる。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のデータスライス回路を用いると、例えばＣＤ−Ｒ等の追記型の光ディスクを再生した場合に、ＰＬＬ回路５を用いてデコーダ６で復元したディジタル情報の誤り率（エラーレート）が悪いという結果が得られた。以下、この点について詳しく説明する。
【０００９】
ＣＤの再生面には、ＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）という変調方式で処理されたディジタル情報が記録されており、基準の信号長をＴとしたとき、信号長３Ｔ〜１１ＴといったＴの整数倍の信号長の信号が存在している。
スタンパーで作製された通常のＣＤを再生した場合は、データスライス回路で２値化された２値化信号ＳBNの“Ｈ”（ポジ）幅と“Ｌ”（ネガ）幅が、信号長３Ｔ〜１１Ｔまでそれぞれほぼ合致した値が得られる。
【００１０】
ところが、ＣＤ−Ｒ等の追記型の光ディスクでは、レーザー光の照射により再生面に情報が書き込まれ、書き込み状態が均一ではないため、反射率に差異が生じてしまう。このため、図９に示すように、２値化信号ＳBNのポジ幅とネガ幅が信号長４Ｔ〜５Ｔのあたりではほぼ合致するが、信号長１１Ｔ側ではかなりずれてしまうという現象が確認された。なお、図９には、信号長３Ｔ〜１１Ｔまでの２値化信号のＳBNの“Ｈ”（ポジ）幅と“Ｌ”（ネガ）幅を示している。
【００１１】
ＣＤでは、信号長１１Ｔを同期パターンとして復元データの処理を行うが、上記したポジ幅とネガ幅のずれにより同期パターンの検出が不安定となり、エラーレートが悪くなるものと考えられる。なお、図９には、２値化信号長とその出現頻度との関係をポジ幅とネガ幅に分けて示している。
上記のような問題を解決してエラーレートを改善するには、データスライス回路において、２値化信号ＳBNのポジ幅とネガ幅とが、図１０に示すように、１１Ｔ側で合致するように回路構成すればよいと考えられる。
【００１２】
本発明の目的は、エラーレートを改善することができるデータスライス回路を提供することである。
【００１３】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１記載のデータスライス回路は、光ディスクに記録された情報として読み出された高周波信号を２値化するコンパレータと、コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、参照範囲設定回路により抽出された第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じて高周波信号に付加するオフセット電位を制御することにより、コンパレータにより２値化される２値化信号のうちの第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするオフセット電位制御回路とを備えている。
【００１４】
この構成によると、第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じて高周波信号に付加するオフセット電位を制御することにより、コンパレータにより２値化される２値化信号のうちの、最小信号長より大きい第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするので、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致する位置を信号長の長い方にシフトさせることが可能となる。その結果、同期パターンを検出する対象となる信号長の長い２値化信号について、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致した状態により近づけることができる。したがって、同期パターンを安定に検出することが可能となり、エラーレートを改善することが可能となる。
【００１５】
また、本発明の請求項２記載のデータスライス回路は、光ディスクに記録された情報として読み出された高周波信号を２値化するコンパレータと、コンパレータにより２値化された２値化信号の信号長に応じて高周波信号に付加するオフセット電位を制御することにより、コンパレータにより２値化される２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするオフセット電位制御回路と、コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、参照範囲設定回路により抽出された第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてオフセット電位を補正することにより、コンパレータにより２値化される２値化信号のうちの第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするオフセット電位補正回路とを備えている。
【００１６】
この構成によると、第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてオフセット電位を補正することにより、コンパレータにより２値化される２値化信号のうちの、最小信号長より大きい第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするので、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致する位置を信号長の長い方にシフトさせることが可能となる。その結果、同期パターンを検出する対象となる信号長の長い２値化信号について、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致した状態により近づけることができる。したがって、同期パターンを安定に検出することが可能となり、エラーレートを改善することが可能となる。
【００１７】
また、本発明の請求項３記載のデータスライス回路は、光ディスクに記録された情報として読み出された高周波信号をスライス電位と比較することにより高周波信号を２値化するコンパレータと、コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、参照範囲設定回路により抽出された第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてスライス電位を制御することにより、コンパレータにより２値化される２値化信号のうちの第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするスライス電位制御回路とを備えている。
【００１８】
この構成によると、第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてスライス電位を制御することにより、コンパレータにより２値化される２値化信号のうちの、最小信号長より大きい第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするので、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致する位置を信号長の長い方にシフトさせることが可能となる。その結果、同期パターンを検出する対象となる信号長の長い２値化信号について、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致した状態により近づけることができる。したがって、同期パターンを安定に検出することが可能となり、エラーレートを改善することが可能となる。
【００１９】
また、本発明の請求項４記載のデータスライス回路は、光ディスクに記録された情報として読み出された高周波信号をスライス電位と比較することにより高周波信号を２値化するコンパレータと、コンパレータにより２値化された２値化信号の信号長に応じてスライス電位を制御することにより、コンパレータにより２値化される２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするスライス電位制御回路と、コンパレータにより２値化された２値化信号のうちの、最小信号長より大きい第１の信号長から第１の信号長より大きい第２の信号長までの範囲にある２値化信号を抽出する参照範囲設定回路と、参照範囲設定回路により抽出された第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてスライス電位を補正することにより、コンパレータにより２値化される２値化信号のうちの第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするスライス電位補正回路とを備えている。
【００２０】
この構成によると、第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じてスライス電位を補正することにより、コンパレータにより２値化される２値化信号のうちの、最小信号長より大きい第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするので、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致する位置を信号長の長い方にシフトさせることが可能となる。その結果、同期パターンを検出する対象となる信号長の長い２値化信号について、２値化信号の“Ｈ”幅と“Ｌ”幅とが合致した状態により近づけることができる。したがって、同期パターンを安定に検出することが可能となり、エラーレートを改善することが可能となる。
【００２１】
また、本発明の請求項５記載のデータスライス回路は、請求項１，２，３または４記載のデータスライス回路において、参照範囲設定回路がコンパレータにより２値化された２値化信号を第１の信号長より短い固定長のマスク信号でマスクすることで、第１の信号長より長い２値化信号を抽出するようにしたことを特徴とする。
【００２２】
この構成によると、２値化信号の抽出方法が容易となり、参照範囲設定回路の構成を簡略化することができる。
また、本発明の請求項６記載のデータスライス回路は、請求項１，２，３，４または５記載のデータスライス回路において、コンパレータにより２値化された２値化信号に同期した抽出クロックを発生してコンパレータにより２値化された２値化信号から光ディスクに記録された情報を抽出するＰＬＬ回路を有し、参照範囲設定回路が抽出クロックを基準にしてコンパレータにより２値化された２値化信号の信号長を計測するようにしたことを特徴とする。
【００２３】
この構成によると、ＥＦＭ信号の基準信号長単位での２値化信号の抽出を容易に行うことができる。
また、本発明の請求項７記載のデータスライス回路は、請求項６記載のデータスライス回路において、ＰＬＬ回路が発生する抽出クロックが異常であるときに、参照範囲設定回路が第１の信号長から第２の信号長までの範囲にある２値化信号の抽出動作を停止して全範囲の信号長の２値化信号を出力するようにしたことを特徴とする。
【００２４】
この構成によると、ＰＬＬ回路がロックしておらず、抽出クロックが２値化信号と同期していない状態において、２値化信号長の誤計測により誤った範囲の２値化信号を抽出し、２値化信号のハイレベル期間とローレベル期間の出現比率が大きくずれてしまうことを防止することが可能となる。
【００２５】
【発明の実施の形態】
〔第１の実施の形態〕
以下、本発明の第１の実施の形態について、図１から図４を用いて説明する。図１は本発明の第１の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部のブロック図を示している。図１において、ＣＤ、ＣＤ−ＲＯＭ等の光ディスク１の再生面には、ディジタル情報が記録されており、再生時には所定の回転数で回転駆動される。そして、ピックアップ２は、光ディスク１に記録された情報を反射率の違いとして読み取り、その値を電圧値に変換して出力する。
【００２６】
つぎに、ヘッドアンプ３では、ピックアップ２からの出力を増幅およびイコライジングして高周波信号ＳRFとして出力する。この高周波信号ＳRFはアナログ値であり、データスライス回路４Ａでは高周波信号ＳRFを“Ｈ”あるいは“Ｌ”のディジタル信号、すなわち２値化信号ＳBNに変換する。そしてその後、２値化信号ＳBNはＰＬＬ回路５に送られる。ＰＬＬ回路５では２値化信号ＳBNに同期した抽出クロックＣＬＫを発生し、この抽出クロックＣＬＫによって２値化信号ＳBNから光ディスク１に記録されたディジタル情報が復元される。このディジタル情報の復元手順については従来例と同様である。
【００２７】
ここで、データスライス回路４Ａについて詳細に説明する。
データスライス回路４Ａは、コンパレータ４１と、オフセット電位制御回路４２Ａと、参照範囲設定回路４３とで構成されている。コンパレータ４１は、光ディスク１に記録された情報として読み出された高周波信号ＳRFと所定のスライス電位ＥSL1 とを比較して高周波信号ＳRFを２値化して２値化信号ＳBNを出力する。
【００２８】
また、参照範囲設定回路４３は、２値化信号ＳBNの中から所定の範囲の信号長の２値化信号を抽出する機能を有する。具体的には、コンパレータ４１により２値化された２値化信号ＳBNのうちの最小信号長（この例では、３Ｔ）より大きい第１の信号長（この例では、７Ｔ）から、第１の信号長より大きくかつ最大信号長（この例では、１１Ｔ）と同じかまたはそれより小さい第２の信号長（この例では１１Ｔ）までの範囲にある２値化信号を抽出する。
【００２９】
また、オフセット電位制御回路４２Ａは、参照範囲設定回路４３により抽出された第１の信号長から第２の信号長までの範囲にある２値化信号の信号長に応じて高周波信号ＳRFに付加するオフセット電位を制御することにより、コンパレータ４１により２値化される２値化信号ＳBNのうちの第１の信号長から第２の信号長までの範囲にある２値化信号の“Ｈ”期間と“Ｌ”期間の出現比率を略等しくするように、２値化信号ＳBNの信号長を制御する。
【００３０】
コンパレータ４１で２値化された２値化信号ＳBNは、上述したように、参照範囲設定回路４３に入力されるが、この参照範囲設定回路４３の内部構成は例えば図２のようになっており、その動作タイミングは図３に示すとおりである。
図３では、例として参照範囲設定値を６（６Ｔを超える信号長（７Ｔ〜１１Ｔ）の２値化信号ＳBNのみを抽出）とした場合の２値化信号ＳBNと抽出クロックＣＬＫと停止信号ＳSTとアップ信号ＳU とダウン信号ＳD の動作タイミングを示している。
【００３１】
入力された２値化信号ＳBNの“Ｌ”期間および“Ｈ”期間の幅は、ＰＬＬ回路５から出力される抽出クロックＣＬＫを用いてカウンタ４３１，４３３でそれぞれ計数される。具体的には、２値化信号ＳBNの“Ｈ”期間は反転回路４３５によりカウンタ４３１がリセット状態にあり、２値化信号ＳBNの“Ｌ”期間はカウンタ４３３がリセット状態にあり、２値化信号ＳBNの“Ｌ”期間にカウンタ４３１が抽出クロックＣＬＫを計数し、２値化信号ＳBNの“Ｈ”期間にカウンタ４３３が抽出クロックＣＬＫを計数する。
【００３２】
そして、このカウンタ４３１，４３３の各計数値と参照範囲設定値（この例では、６）とを比較器４３２，４３４でそれぞれ比較して、カウンタ４３２，４３４の計数値の方が大きければ、比較器４３２，４３４は各々“Ｈ”を出力する。この場合、カウンタ４３１と比較器４３２とが信号長の短い２値化信号をマスクするための“Ｌ”側のマスク信号を形成するマスク信号生成回路を構成し、カウンタ４３２と比較器４３４とが信号長の短い２値化信号をマスクするための“Ｈ”側のマスク信号を形成するマスク信号生成回路を構成する。
【００３３】
さらに、各比較器４３２，４３４の出力は、各々ＯＲゲート４３６，４３７を介して、ＡＮＤゲート４３８，４３９へマスク信号として入力される。その結果、信号長６Ｔ（正確には抽出クロックＣＬＫの立ち下がりエッジが２値化信号ＳBNのエッジと同期しているので、６．５Ｔとなる）以下の２値化信号ＳBNはマスクされるため無視され、信号長６Ｔを超える２値化信号、つまり信号長７Ｔ〜１１Ｔの２値化信号ＳBNのみが参照範囲設定回路４３にて抽出されることになる。具体的には、信号長７Ｔ〜１１Ｔの２値化信号ＳBNのうち、６Ｔを超える部分が各々アップ信号ＳU もしくはダウン信号ＳD として出力される。
【００３４】
なお、ＯＲゲート４３６，４３７は停止信号ＳSTの入力時にマスク信号を無効にするためのものである。以下、この点について説明する。上記のように参照範囲設定回路４３では、２値化信号ＳBNを抽出クロックＣＬＫで計数しているため、光ディスク１に傷等があってＰＬＬ回路５において２値化信号ＳBNに同期した正しい抽出クロックＣＬＫが得られなかった場合（ＰＬＬ回路５がロックしていない状態）は正常な計数が行われなくなってしまい、適切な制御動作が行えなくなってしまう。そこでその場合は、ＰＬＬ回路５から停止信号ＳSTを出力させ、参照範囲設定値に関係なく全ての２値化信号ＳBNに応じてアップ信号ＳU もしくはダウン信号ＳD が出力される。
【００３５】
このようにして発生した参照範囲設定回路４３のアップ信号ＳU およびダウン信号ＳD は、定電流回路４２１の駆動信号として用いられ、ダウン信号ＳD が“Ｈ”の時はコンデンサ４２２を放電するように定電流回路４２１を駆動して高周波信号ＳRFに対するオフセット電位を下降させ、ネガ幅を増大させるようにし、アップ信号ＳU が“Ｈ”の時はコンデンサ４２２を充電するように定電流回路４２１を駆動して高周波信号ＳRFに対するオフセット電位を上昇させ、ポジ幅を増大させるようにする。
【００３６】
このような動作によってコンデンサ４２２への充放電がつり合ったところで、高周波信号ＳRFに対するオフセット電位の最適値が求まるが、このとき参照範囲設定値を６として、参照範囲を信号長７Ｔ〜１１Ｔ（６Ｔを超える２値化信号ＳBNのみ抽出）の範囲としており、従来例に比べて全範囲３Ｔ〜６Ｔの範囲を切っているので、２値化信号ＳBNのポジ幅とネガ幅の合致ポイントが３Ｔ側ではなく１１Ｔ側にシフトされるようにオフセット電位が決まる。
【００３７】
なお、参照範囲と２値化信号ＳBNのポジ幅とネガ幅の合致ポイントは図４のようになる。図４には、参照範囲とネガ幅／ポジ幅合致ポイントとの関係を示している。これは信号長３Ｔ〜１１Ｔの２値化信号の出現頻度より求めることができる（図９，図１０参照）。
図４から分かるように、参照範囲を１１Ｔ側に狭くして行くほど１１Ｔ側で２値化信号ＳBNのポジとネガの信号長が合致するようになり、参照範囲を７Ｔ〜１１Ｔとすると８Ｔ付近で合致するようになる。
【００３８】
したがって、オフセット電位制御回路４２Ａによりオフセット電位が加えられた高周波信号ＳRFとスライス電位ＥSL1 とをコンパレータ４１で比較すると、より１１Ｔ側でポジとネガが合致するような２値化信号ＳBNが得られ、１１Ｔ検出が改善されるため、同期検出が確実に行えるようになり、結果としてエラーレートが向上する。
【００３９】
以上のようにデータスライス回路４Ａに、簡単な回路構成である参照範囲設定回路４３を付加して、コンパレータ４１で２値化された２値化信号ＳBNのうち１１Ｔ側に近い信号長の２値化信号ＳBNのみを抽出して、この１１Ｔ側に近い信号長の２値化信号ＳBNに応じて高周波信号ＳRFに加えるオフセット電位を制御することで、２値化信号ＳBNのポジとネガの合致ポイントを１１Ｔ側にシフトさせることが可能で、同期検出が改善されることで、エラーレートを向上させることができる。
【００４０】
〔第２の実施の形態〕
つぎに、本発明の第２の実施の形態について、図５を用いて説明する。
図５は本発明の第２の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部のブロック図を示している。図５において、１は光ディスク、２はピックアップ、３はヘッドアンプ、５はＰＬＬ回路であり、以上の構成は第１の実施の形態と同じである。第１の実施の形態と異なるのはデータスライス回路４Ｂの構成であり、参照範囲設定回路４３で抽出された２値化信号ＳBNを参照して、オフセット電位制御回路４２Ｂで得られるオフセット電位を補正するオフセット電位補正回路４４を新たに設けた点である。なお、オフセット電位制御回路４２Ｂはコンパレータ４１で２値化された２値化信号ＳBNにより直接駆動され、従来例と同様の構成になっている。
【００４１】
以下、このデータスライス回路４Ｂの動作について詳細に説明する。
オフセット電位制御回路４２Ｂでは、２値化信号ＳBNに応じて定電流回路４２１を駆動してコンデンサ４２２に充放電することで高周波信号ＳRFに加えるオフセット電位を決定しているが、定電流回路４２１での充電時の電流量と放電時の電流量はアナログ量であり必ずしも同値ではなく若干の差（アンバランス）がある場合がある。するとこの場合、高周波信号ＳRFに加えるオフセット電位がずれてしまうので、コンパレータ４１での２値化が最適な状態で行われなくなってしまう。そこでオフセット電位をディジタル的に補正するためにオフセット電位補正回路４４が付加されている。
【００４２】
コンパレータ４１で２値化された２値化信号ＳBNは参照範囲設定回路４３に入力され、第１の実施の形態と同様に、参照範囲設定値に応じたアップ信号ＳU もしくはダウン信号ＳD が出力される。そして、このアップ信号ＳU もしくはダウン信号ＳD の出力により、アップ信号ＳU が“Ｈ”の時はカウントアップ、ダウン信号ＳD が“Ｈ”の時はカウントダウンするように、オフセット電位補正回路４４内のアップ／ダウンカウンタ４４１で図示しない一定周波数の基準クロックの計数を行う。したがって、カウントアップ／ダウンの差であるアップ／ダウンカウンタ４４１のカウント値が補正値として出力される。そしてこのカウント値は、ＰＷＭ（パルス幅変調）制御回路４４２でＰＷＭ信号に変換され、抵抗４４３を介してコンデンサ４２２を充放電することでオフセット電位の補正を行うが、参照範囲設定回路４３によって信号長３Ｔ〜６Ｔの２値化信号が除外されているので、第１の実施の形態と同様に２値化信号ＳBNのポジ幅とネガ幅の合致ポイントが１１Ｔ側にシフトするように作用する。
【００４３】
なお、上記のＰＷＭ制御回路４４２は、アップ／ダウンカウンタ４４１のカウント値の上位６ビットを取り出し、その値に対応する６４段階に変化可能なＰＷＭ信号に変換する。ＰＷＭ信号が“Ｈ”の部分で充電が行われ、“Ｌ”の部分で放電が行われる。
したがって、オフセット電位制御回路４２Ｂによりオフセット電位が加えられ、かつオフセット電位補正回路４４でオフセット電位の補正が行われた高周波信号ＳRFとスライス電位ＥSL1 とをコンパレータ４１で比較すると、より１１Ｔ側でポジとネガが合致するような２値化信号ＳBNが得られ、１１Ｔ検出が改善されるため同期検出が確実に行えるようになり、結果としてエラーレートが向上する。
【００４４】
以上のように、データスライス回路４Ｂに参照範囲設定回路４３とオフセット電位補正回路４４を付加して、コンパレータ４２で２値化された２値化信号ＳBNのうち１１Ｔ側に近い信号長の２値化信号ＳBNのみを参照範囲設定回路４３で抽出し、参照範囲設定回路４３の出力信号に基づいて高周波信号ＳRFに加えるオフセット電位を補正することで、定電流回路４２１でのアンバランスを補正して正確な２値化が実現可能であるとともに、２値化信号ＳBNのポジとネガの合致ポイントが１１Ｔ側にシフトし、同期検出が改善されることでエラーレートを向上させることができる。
【００４５】
〔第３の実施の形態〕
つぎに、本発明の第３の実施の形態について、図６を用いて説明する。
図６は本発明の第３の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部のブロック図を示している。図６において、１は光ディスク、２はピックアップ、３はヘッドアンプ、５はＰＬＬ回路であり、以上の構成は第１の実施の形態と同じである。第１の実施の形態と異なるのはデータスライス回路４Ｃの構成であり、オフセット電位制御回路４２Ａの代わりスライス電位制御回路４５Ａを設けて、高周波信号ＳRFのオフセット電位ではなくコンパレータ４１のスライス電位ＥSL2 を制御するようにした点である。
【００４６】
なお、スライス電位制御回路４５Ａの回路構成は定電流回路４５１を駆動する信号の極性が定電流回路４２１とは逆であること、つまりダウン信号ＳD が“Ｈ”のときにコンデンサ４２２を充電してスライス電位を上げ、アップ信号ＳU が“Ｈ”にときにコンデンサ４２２を放電してスライス電位をさげること、コンデンサ４２２に相当するコンデンサ４５２はあるが、抵抗４２３に相当する抵抗が省かれていることを除いて、オフセット電位制御回路４２Ａと同じである。なお、抵抗が省かれているのは、スライス電位側でローパスフィルタを形成する意味がないからである。この図６では、コンパレータ４１の高周波信号ＳRFの入力側に抵抗４８が挿入されて高周波信号ＳRFの入力側のコンデンサ４７とともにローパスフィルタが構成されている。
【００４７】
コンパレータ４１では、高周波信号ＳRFとスライス電位ＥSL2 とを比較して２値化信号ＳBNを出力するので、高周波信号ＳRFに加えるオフセット電位を制御する場合とスライス電位ＥSL2 を制御する場合とで、比較動作に差異はなく、第１の実施の形態の形態によるデータスライス回路と全く同等な効果を得ることができる。
【００４８】
〔第４の実施の形態〕
つぎに、本発明の第４の実施の形態について、図７を用いて説明する。
図７は本発明の第４の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部のブロック図を示している。図７において、１は光ディスク、２はピックアップ、３はヘッドアンプ、５はＰＬＬ回路であり、以上の構成は第２の実施の形態と同じである。第２の実施の形態と異なるのはデータスライス回路４Ｄの構成であり、オフセット電位制御回路４２Ｂの代わりスライス電位制御回路４５Ｂを設けて、高周波信号ＳRFのオフセット電位ではなくコンパレータ４１のスライス電位ＥSL2 を制御するようにした点と、オフセット電位補正回路４４の代わりにスライス電位補正回路４６を設けて、同じく高周波信号ＳRFのオフセット電位ではなくコンパレータ４１のスライス電位ＥSL2 を補正するようにした点である。
【００４９】
なお、スライス電位制御回路４５Ｂおよびスライス電位補正回路４６の回路構成は、定電流回路４５１を駆動する信号の極性が逆であること、および参照範囲設定回路４３からＵ／Ｄカウンタ４６１へ加える信号を入れ替えたことを除いて、オフセット電位制御回路４３Ｂおよびオフセット電位補正回路４４と同じである。なお、Ｕ／Ｄカウンタ４６１へ加える信号を入れ替えるというのは、図５の場合にアップ信号ＳU でアップ／ダウンカウンタ４６１をアップカウントさせていたが、図７ではアップ信号ＳU でアップ／ダウンカウンタ４６１をダウンカウントさせ、また図５の場合にダウン信号ＳD でアップ／ダウンカウンタ４６１をダウンカウントさせていたが、図７ではダウン信号ＳU でアップ／ダウンカウンタ４６１をアップカウントさせるということである。
【００５０】
コンパレータ４１では高周波信号ＳRFとスライス電位ＥSL2 を比較して２値化信号ＳBNを出力するので、高周波信号ＳRFに加えるオフセット電位を制御する場合とスライス電位ＥSL2 を制御する場合とで、比較動作に差異はなく、第２の実施の形態によるデータスライス回路と全く同等な効果を得ることができる。
なお、第１から第４までの各実施の形態において、光ディスク１をＣＤ、ＣＤ−ＲＯＭ等としたが、ＣＤ−ＲやＣＤ−ＲＷ等の他のＣＤメディア、あるいはＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ等のＤＶＤメディア、ＭＯ（光磁気ディスク）、ＰＤ（相変化型光ディスク）であっても差し支えない。
【００５１】
また、第１から第４までの各実施の形態において、参照範囲設定回路４３の参照範囲設定値を６として７Ｔ〜１１Ｔの範囲の２値化データを抽出するとしたが、参照範囲の下限を７Ｔ，８Ｔ，９Ｔ，・・・として、参照範囲を１１Ｔ側に狭くしていけば、より１１Ｔに近い側で２値化信号ＳBNのポジ幅とネガ幅が合致するようになる。なお、参照範囲設定値を６より小さい３に設定すれば参照範囲は４Ｔ〜１１Ｔとなり、４に設定すれば５Ｔ〜１１Ｔとなり、５に設定すれば６Ｔ〜１１Ｔとなり、上記の実施の形態の場合よりも参照範囲が３Ｔ側に近づくことになる。しかし、いずれの場合でも従来例に比べ、少なくとも信号長３Ｔの２値化信号については参照しないようにしているので、ポジ幅とネガ幅が合致するポイントが１１Ｔ側にシフトすることになり、程度の差こそあれ、いずれの場合もエラーレートの改善を行うことができる。
【００５２】
つまり、参照範囲設定回路４３を、第１の信号長から、第１の信号長よりも大きい第２の信号長までの範囲の２値化信号ＳBNを抽出できるようにした場合、特定の２値化信号ＳBNの信号長のポジ幅とネガ幅を合致させることもできるようになり、第１の信号長を最小信号長より大きく設定することにより、エラーレートの改善を行うことができるのである。
【００５３】
なお、参照範囲設定回路４３を第１の信号長から第２の信号長までの範囲の２値化信号ＳBNを抽出できるようにした場合、特定の２値化信号ＳBNの信号長のポジ幅とネガ幅を合致させることもできるようになる。
【００５４】
【発明の効果】
以上のように、本発明のデータスライス回路によれば、データスライス回路に簡単な回路構成である参照範囲設定回路を付加して、コンパレータで生成される２値化信号のうち、少なくとも最小信号長の２値化信号は排除して、最大信号長に近い信号長の２値化信号を抽出し、抽出した信号長に応じて高周波信号に加えるオフセット電位あるいはコンパレータのスライス電位を制御することで、２値化信号のポジとネガの合致ポイントが信号長の大きい方にシフトし、同期検出が改善されることでエラーレートを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部の構成を示すブロック図である。
【図２】本発明の第１の実施の形態による参照範囲設定回路の構成を示すブロック図である。
【図３】参照範囲設定値を６にした場合の参照範囲設定回路の動作タイミング図である。
【図４】参照範囲と２値化信号のポジ幅／ネガ幅合致ポイントの関係を示すグラフである。
【図５】本発明の第２の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部の構成を示すブロック図である。
【図６】本発明の第３の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部の構成を示すブロック図である。
【図７】本発明の第４の実施の形態によるデータスライス回路を含む光ディスクの再生信号処理部の構成を示すブロック図である。
【図８】従来のデータスライス回路を含む光ディスクの再生信号処理部の構成を示すブロック図である。
【図９】エラーレートが悪い場合の２値化信号長とポジ幅／ネガ合致ポイントの関係を示すグラフである。
【図１０】エラーレートが良い場合の２値化信号長とポジ幅／ネガ合致ポイントの関係を示すグラフである。
【符号の説明】
１    光ディスク
２    ピックアップ
３    ヘッドアンプ
４Ａ    データスライス回路
４Ｂ    データスライス回路
４Ｃ    データスライス回路
４Ｄ    データスライス回路
４１    コンパレータ
４２Ａ    オフセット電位制御回路
４２Ｂ    オフセット電位制御回路
４２１    定電流回路
４２２    コンデンサ
４２３    抵抗
４３    参照範囲設定回路
４３１    カウンタ
４３２    比較器
４３３    カウンタ
４３４    比較器
４３５    反転回路
４３６    ＯＲゲート
４３７    ＯＲゲート
４３８    ＡＮＤゲート
４３９    ＡＮＤゲート
４４    オフセット電位補正回路
４４１    アップ／ダウンカウンタ
４４２    ＰＷＭ制御回路
４４３    抵抗
４５Ａ    スライス電位制御回路
４５Ｂ    スライス電位制御回路
４５１    定電流回路
４５２    コンデンサ
４６    スライス電位補正回路
４６１    アップ／ダウンカウンタ
４６２    ＰＷＭ制御回路
４６３    抵抗
４７    コンデンサ
４８    抵抗
５    ＰＬＬ回路
ＳRF    高周波信号
ＳBN    ２値化信号
ＥSL1   スライス電位
ＥSL2   スライス電位
ＳU     アップ信号
ＳD     ダウン信号
ＳST    停止信号
ＣＬＫ    抽出クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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