(57)【特許請求の範囲】
【請求項１】
感知エレメント及び薄膜トランジスタを含むタイプのセンサデバイスであって、前記薄膜トランジスタは、
ゲートリードを含み、第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号を前記第２のチャネルリードに提供することによって前記ゲートリードからの信号に応答し、
真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、
前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層はドープされたシリコンベース材料を含むと共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、
前記感知エレメントは、ＰＥＣＶＤによって、前記第２の半導体層上に形成され、シリコンベース材料を含む第３の半導体層に形成されており、
前記第２の半導体層が高濃度にドープされた柱状粒子構造の微結晶シリコンの層であり、該微結晶シリコンの層は５原子パーセント未満の水素を含み、前記微結晶シリコンの層は洗浄された表面を有し、
前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する、
センサデバイス。
【請求項２】
センサアレイであって、
基板と、
前記基板に形成され、走査ライン、データライン、並びに走査ライン／データラインの対のセット毎に感知エレメント及び薄膜トランジスタを含むセル回路を含むアレイ回路と、
を含み、前記薄膜トランジスタは、
前記走査ラインに電気接続されたゲートリードを含み、
第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記第２のチャネルリードは前記データラインに信号を提供するように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号をデータラインに提供することによって前記ゲートリードからの信号に応答し、
真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、
前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層はシリコンベース材料を含むと共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、
前記感知エレメントは、ＰＥＣＶＤによって、前記第２の半導体層上に形成され、シリコンベース材料を含む第３の半導体層に形成されており、
前記第２の半導体層が高濃度にドープされた柱状粒子構造の微結晶シリコンの層であり、該微結晶シリコンの層は５原子パーセント未満の水素を含み、前記微結晶シリコンの層は洗浄された表面を有し、
前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する、
センサアレイ。
【請求項３】
基板と、前記基板に形成されるアレイ回路とを含む装置であって、前記アレイ回路は、
走査ラインと、
データラインと、
走査ライン／データラインの対のセット毎に感知エレメント及び薄膜トランジスタを含むセル回路と、
を含み、前記薄膜トランジスタは、
前記走査ラインに電気接続されたゲートリードを含み、
第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記第２のチャネルリードは前記データラインに信号を提供するように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号をデータラインに提供することによって前記ゲートリードからの信号に応答し、
真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、
前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層は高濃度にドープされた柱状粒子構造の微結晶シリコンであり、該微結晶シリコンの層は５原子パーセント未満の水素を含み、前記微結晶シリコンの層は洗浄された表面を有し、前記第２の半導体層は共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、
前記感知エレメントは、ＰＥＣＶＤによって、前記第２の半導体層の上に形成され、シリコンベース材料を含む第３の半導体層に形成されており、
前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する、
基板及びアレイ回路を含む装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センサデバイスに関する。
【０００２】
【従来の技術】
図１は、ガラス基板１０の表面に形成された従来技術のセンサアレイの一例を示している。従来では、ゲート１２は非常に導電性の高い金属を含み、走査ラインに接続されて薄膜トランジスタ（ＴＦＴ）の導電率を制御する信号を受け取る。
【０００３】
一般に窒化シリコン（ＳｉＮ）である絶縁層２０は、ＴＦＴのチャネルが形成される真性半導体層２２からゲート１２を隔てている。半導体層２２は一般にアモルファスシリコン（ａ−Ｓｉ）であり、これはチャネル領域において、一般的に別のＳｉＮ層に形成される絶縁アイランド２４によって被覆されている。従って、チャネルは、アイランド２４の一方の側にある接続領域からアイランド２４の他方の側にある別の接続領域まで延びている。
【０００４】
ドープされた半導体層３０及び導電性金属層３２はパターン形成されてＴＦＴ用のチャネルリードを形成し、従ってチャネルリードが隔離されるように開口がアイランド２４の上に形成されている。ドープされた半導体層３０は、アイランド２４の一方の側にある接続領域と電気接触した１つの半導体リードと、アイランド２４の他方の側にある接続領域と電気接触したもう１つの半導体リードを含む。プロセスの適合性のために、ドープされた半導体層３０は一般にｎが多量にドープされた（ｎ＋）ａ−Ｓｉであり、導電性金属層３２はスパッタリングされたクロムでありうる。
【０００５】
シリコンベースのセンサ層４０が金属層３２の上に形成され、ダイオードとして動作する。センサ層４０は、従来のｐ−ｉ−ｎ層又はショットキーダイオード層において形成可能であり、いずれの場合でも、１８０℃よりも高い、典型的には２００〜３５０℃の間の温度で一般的に行われるプラズマ化学蒸着法（ＰＥＣＶＤ）によって付着される。
【０００６】
図１はまた、一般的にはインジウム−錫−酸化物（ＩＴＯ）の層である電極層４２と、一般的にはシリコンベースの誘電体層である下部パッシベーション層４４をセンサ層４０の上に示している。層４４はパターン形成されて、ＴＦＴの一方の側では金属層３２に、他方の側ではＩＴＯ層４２に通じる開口を形成する。次に、別の導電性金属層が付着されてパターン形成され、開口を介して金属層３２及びＩＴＯ層４２にそれぞれ接続されるデータライン５０及びバイアスライン５２を提供する。最後に、一般に別のシリコンベース誘電体層である上部パッシベーション層４６がアレイを被覆する。
【０００７】
【発明が解決しようとする課題】
本発明は、図１に関連して前述したような構造を製造する際に生じる問題に対処する。シリコンベースのセンサ層４０のＰＥＣＶＤ付着の熱サイクルは、先のシリコンベース層が付着された際の温度に匹敵するため、先の層からガスが外へ移動する。ガスは、層と層の間に泡を形成しうる。例えば、熱によって層３０からの水素が他の層との界面に移動し、ここで水素は閉じ込められてしまうため、ドープされた半導体層３０の両面に泡を形成しうる。このような泡は、膜の剥離、即ち層剥離、及び粒子の発生など、得られる構造に欠陥を生じ、これらは歩留り及び信頼性を低下させる。
【０００８】
本発明は、泡の発生問題を解決する新しい技術の発見に基づいている。この新しい技術は、ドープされた半導体チャネルリードが微結晶シリコン（μｃ−Ｓｉ）において形成される構造を製造する。半導体チャネルリードは、シリコンベースのセンサ層を続けて付着する際に泡の発生を防ぐ構造を有する。
【０００９】
【課題を解決するための手段】
この新しい技術は、シリコンベースの感知エレメント及びＴＦＴを含むタイプのセンサデバイスの改良として実施可能である。ＴＦＴは、ゲートリード、第１及び第２のチャネルリード及びチャネルを含む。チャネルは第１の半導体層において形成され、第１の接続領域と第２の接続領域との間を延びる。第１の半導体層は真性のシリコンベース材料を含む。第１及び第２のチャネルリードは第２の半導体層において形成される第１及び第２の半導体リードを含み、第１の半導体リードは第１の接続領域と電気接触し、第２の半導体リードは第２の接続領域と電気接触している。第２の半導体層は、ドープされたシリコンベースの材料を含む。感知エレメントが第２の半導体層の上の第３の半導体層において形成され、この層もシリコンベースの材料を含む。
【００１０】
この改良において、第２の半導体層はμｃ−Ｓｉ層であり、半導体リードの各々が、第２の半導体層の下面及び上面における泡の発生を防ぐ構造を有する。
【００１１】
μｃ−Ｓｉ層の構造は、多数の方法で泡の発生を防ぐことができる。例えば、μｃ−Ｓｉは、後に続く熱サイクルの際に泡が発生しないように十分量の少ない水素を含むことができる。例えば、μｃ−Ｓｉは、１〜３原子パーセント又はそれ未満などの５原子パーセント未満の水素を含むことができ、２〜３原子パーセントの水素を有して実施された。また、μｃ−Ｓｉの結晶粒子構造は、μｃ−Ｓｉ層の界面で泡を発生させずに、水素を消散させることができる。また、μｃ−Ｓｉは、別の層との界面において、泡がこの界面で発生できないように十分安定した界面を形成することができる。
【００１２】
基板上のアレイ回路が、走査ライン、データライン、並びに走査ライン／データラインの対のセット毎に感知エレメント及び前述のＴＦＴを有するセル回路を含むタイプの改良されたセンサアレイにおいて、この新しい技術を実施することもできる。改良されたアレイでは、第２の半導体層はμｃ−Ｓｉ層であり、第１及び第２の半導体リードの各々は、第２の半導体層の両面における泡の発生を防ぐ構造を有する。
【００１３】
また、前述のようにアレイが形成される基板を有する製品においても、この新しい技術を実施することができる。
【００１４】
あるいは、前述のものに類似してアレイ回路が形成される基板を有するが、チャネル並びに第１及び第２の半導体リードがμｃ−Ｓｉを含む第１の半導体層に全て形成される製品においてこの新しい技術を実施することができる。この実施の形態では、シリコンベース材料を含む第２の半導体層に感知エレメントを形成することができる。第１及び第２の半導体リードの各々は、続けて第２の半導体層に感知エレメントを製造する際に第１の半導体層の下面及び上面における泡の発生を防ぐ構造を有する。
【００１５】
本発明の請求項１の態様は、感知エレメント及び薄膜トランジスタを含むタイプのセンサデバイスであって、前記薄膜トランジスタは、ゲートリードを含み、第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号を前記第２のチャネルリードに提供することによって前記ゲートリードからの信号に応答し、真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層はドープされたシリコンベース材料を含むと共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、前記感知エレメントは、前記第２の半導体層の上にあってシリコンベース材料を含む第３の半導体層に形成されており、前記第２の半導体層がドープされた微結晶シリコンの層であり、前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する。
【００１６】
本発明の請求項２の態様は、センサアレイであって、基板と、前記基板に形成され、走査ライン、データライン、並びに走査ライン／データラインの対のセット毎に感知エレメント及び薄膜トランジスタを含むセル回路を含むアレイ回路と、を含み、前記薄膜トランジスタは、前記走査ラインに電気接続されたゲートリードを含み、第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記第２のチャネルリードは前記データラインに信号を提供するように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号をデータラインに提供することによって前記ゲートリードからの信号に応答し、真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層はシリコンベース材料を含むと共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、前記感知エレメントは、前記第２の半導体層の上にあってシリコンベース材料を含む第３の半導体層に形成されており、前記第２の半導体層が微結晶シリコンの層であり、前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する。
【００１７】
本発明の請求項３の態様は、基板と、前記基板に形成されるアレイ回路とを含む製品であって、前記アレイ回路は、走査ラインと、データラインと、走査ライン／データラインの対のセット毎に感知エレメント及び薄膜トランジスタを含むセル回路と、を含み、前記薄膜トランジスタは、前記走査ラインに電気接続されたゲートリードを含み、第１及び第２のチャネルリードを含み、前記第１のチャネルリードは前記感知エレメントからの信号を受け取るように電気接続されており、前記第２のチャネルリードは前記データラインに信号を提供するように電気接続されており、前記薄膜トランジスタは前記感知エレメントから受け取った信号をデータラインに提供することによって前記ゲートリードからの信号に応答し、真性シリコンベース材料を含む第１の半導体層に形成され、前記第１の半導体層の第１の接続領域と第２の接続領域との間を延びるチャネルを含み、前記第１及び第２のチャネルリードは第１及び第２の半導体リードをそれぞれ含み、前記第１及び第２の半導体リードは前記第１の半導体層の上の第２の半導体層に形成され、前記第２の半導体層は微結晶シリコンを含むと共に下面及び上面を有し、前記第１の半導体リードは前記第１の接続領域上に形成されてこれと電気接触しており、前記第２の半導体リードは前記第２の接続領域上に形成されてこれと電気接触しており、前記感知エレメントは、前記第２の半導体層の上にあってシリコンベース材料を含む第３の半導体層に形成されており、前記第１及び第２の半導体リードの各々が、前記第３の半導体層に前記感知エレメントを製造する際に前記第２の半導体層の前記下面及び前記上面における泡の発生を防ぐ構造を有する。
【００１８】
前述の新しい技術は、泡の発生を低減するため有益である。更に、この新しい技術により、層を付着するための材料及び処理条件の選択の幅が広くなり、これによってスループット、歩留り及び信頼性を高めることができる。
【００１９】
下記の説明、図面及び請求項は、本発明のこれらの及び他の態様、目的、特徴及び有利な点を更に述べる。
【００２０】
【発明の実施の形態】
「基板」又は「チップ」とは、回路を形成する又は取り付けることができる表面を有する材料の単位である。
【００２１】
「物理蒸着法」を行うということは、化学反応を生じずに材料を物理的構造体の上に付着させることである。例として、スパッタリング、真空蒸着及び電子ビーム付着が挙げられる。
【００２２】
「化学蒸着法」を行うということは、反応性ガス及びエネルギー源を使用してガス相化学反応を生じることにより、材料を物理的構造体の上に付着させることである。実際に、エネルギー源は熱、光又はプラズマが可能である。「プラズマ化学蒸着法」即ち「ＰＥＣＶＤ」は、プラズマエネルギー源を用いる。「ＰＥＣＶＤ層」は、ＰＥＣＶＤによって製造された層である。
【００２３】
「薄膜構造」とは、絶縁基板の表面に形成される電気構造である。例えば、絶縁基板の表面に膜を付着し、リソグラフィーによってこれをパターン形成することによって、薄膜構造を形成することができる。
【００２４】
「ドープ剤粒子」又は「ドープ剤」とは、製造の際に電気構造の一部に添加することができ、かつ電気構造が使用される際に電荷キャリヤ源として機能するイオン、原子、分子又は他の粒子である。「ｎ型ドープ剤」は極性が負の電荷キャリヤを提供し、「ｐ型ドープ剤」は極性が正の電荷キャリヤを提供する。
【００２５】
あるプロセスによってドープ剤の粒子を層の一部に入れる場合、このプロセスは層の一部分にドープ剤を「注入する（インプラントする）」、という。従って、注入（インプランティング）は従来のイオン注入及び「イオンシャワー」ドーピングの双方を含む。
【００２６】
ある構造体の表面において、第１層の一部分と表面との間に第２層の一部分がある場合、第１層の一部分は第２層の一部分を「被覆する」、即ち第２層の一部分の「上にある」という。第１層と第２層との間の界面において、第１層の一部分の下面が第２層の一部分の上面に接する場合、第１層の一部分は第２層の一部分の「上に形成されている」という。
【００２７】
マスク又は他の被覆層の部分が、別の層の被覆された部分に向かう経路をたどるドープ剤粒子を吸収したり遮ったりする場合、このマスク又は他の被覆層の部分はドープ剤粒子が別の層の被覆された部分に入ることを「防ぐ」という。
【００２８】
層又は層の一部分がドープ剤を含む場合、この層は「ドープされている」といい、そうでない場合は「ドープされていない」又は「真性である」という。
【００２９】
層が付着される際にドープ剤を含むようにこの層を付着させる場合、この動作は「ドープ層を付着する」という。付着後にドープされる層とは対照的に、このような層を「付着ドープ層」と呼ぶことができる。
【００３０】
「リード」とは構成要素の一部であり、この部分においてこの構成要素は他の構成要素と接続している。「ライン」とは、２つ又はそれより多くのリード間に延びて電気接続をする簡潔な構成要素である。ラインは、ラインが電気接続をする構成要素又はリード同士の「間を接続している」。リード及びラインの組み合わせによって２つのリードが電気接続している場合、構成要素のリードは別の構成要素のリードに「接続している」という。集積回路において、２つの構成要素の一部である単一のリードとして形成することにより、２つの構成要素のリードを「接続する」こともできる。
【００３１】
薄膜構造では、「ゲート領域」、「ゲート化（gated)領域」及び「チャネル」などの用語は関連した意味をもつ。時折「ゲート」と呼ばれる「ゲート領域」は、別の層の一部である「ゲート化領域」の導電率を制御する層の一部であり、これは他方の層の上にゲート領域が突出することによって一般的に画定される。反対に、「ゲート化領域」とはゲート領域に依存して変化する導電率を有する層の一部である。「チャネル」は、電流がゲート化領域を流れる際に形成される。電流が自由にチャネルを流れることができる状態にある場合、チャネルは「導電率が高い」、即ち「ＯＮ」である。電流が殆どチャネルを流れることができない状態にある場合、チャネルは「ＯＦＦ」である。
【００３２】
「トランジスタ」とは、２つのチャネルリード間に延びる１つのチャネル又は一連のチャネルを有し、かつ「ゲートリード」又は簡潔に「ゲート」と呼ばれる第３のリードを有する構成要素であり、これによって１つのチャネル又は一連のチャネルは、ゲートと、「ソース」と呼ばれるチャネルリードのうちの１つとの間の電位差を変える信号によって、ＯＮとＯＦＦとの間をスイッチすることができる。ソースではないチャネルリードは「ドレイン」と呼ばれる。他の構成要素は、トランジスタと類似して、ゲート、ソース及びドレインと呼ばれるリードを有することができる。
【００３３】
「半導体チャネル」とは、半導体層に形成されたチャネルである。
【００３４】
「薄膜トランジスタ」即ち「ＴＦＴ」とは、薄膜構造の一部であるトランジスタである。
【００３５】
材料における「結晶粒子構造」又は簡潔に「粒子構造」とは、材料の結晶部分である。「粒子サイズ」とは、結晶粒子構造のサイズ又は結晶粒子構造の集まりを表すサイズである。
【００３６】
本文中に使用されるように、「微結晶シリコン」即ち「μｃ−Ｓｉ」は、２０Åよりも大きい粒子サイズを有する結晶粒子構造を有して形成されるシリコンを意味する。μｃ−Ｓｉは、結晶粒子構造の有無に基づいてアモルファスシリコン（ａ−Ｓｉ）と区別することができる。何故なら、本物のアモルファスシリコンは結晶粒子構造を含まないからである。結晶粒子構造は、例えばラマン散乱、透過型電子顕微鏡（ＴＥＭ）、走査型電子顕微鏡（ＳＥＭ）又はＸ線回折によって観測することができる。ドープされたμｃ−Ｓｉもまた、シート抵抗などの電気測定によってドープされたａ−Ｓｉと区別することができる。何故なら、ドープされたａ−Ｓｉの方が抵抗率が大きいからである。従来の多結晶シリコン（ｐｏｌｙ−Ｓｉ）とは対照的に、μｃ−Ｓｉ及びａ−Ｓｉの双方は一般に基板温度が３５０℃を越えない低温処理によって製造される。これらの処理には、遠隔プラズマＰＥＣＶＤを含むＰＥＣＶＤ、スパッタリング、及び非加熱か又は少し加熱された基板を用いる蒸着が含まれる。Ｈ2 比、ガス圧力、ｒｆ力などを含む様々なパラメータを調節して、ａ−Ｓｉ又はμｃ−Ｓｉが製造されているかどうかを決定することができる。μｃ−Ｓｉ及びａ−Ｓｉとは対照的に、ｐｏｌｙ−Ｓｉは明確な結晶粒界を有し、実質的に水素を含まない。ｐｏｌｙ−Ｓｉは一般的に、減圧ＣＶＤ（ＬＰＣＶＤ）、高温ＰＥＣＶＤ又はａ−Ｓｉの後アニールによって製造される。従って、μｃ−Ｓｉはｐｏｌｙ−Ｓｉよりも水素を多く含み、粒子サイズの分布がより広い。
【００３７】
「シリコンベース材料」とは、シリコンが主要成分である材料である。例として、結晶質シリコン、ａ−Ｓｉ、μｃ−Ｓｉ、ｐｏｌｙ−Ｓｉ、窒化シリコン、シリコンカーバイド、シリコン−ゲルマニウム合金などを含む。
【００３８】
「チャネルリード」とは、チャネルに接続するリードである。チャネルは、例えば、２つのチャネルリードに電気接続されている２つの「接続領域」間に延びることができる。
【００３９】
層の一部の構造が泡の発生を防ぐような構造特徴を有する場合、この部分は動作の際に層の面において「泡の発生を防ぐ構造」を有する。例えば、動作がシリコンベース層における感知エレメントの製造などの高温動作である場合、この構造は、ガスの発生を低減するか、ガスの消散を可能にするか又はガスが泡を形成できなくなるように構造を強化することによって泡の発生を防ぐことができる。例えば層の一部がシリコンベース層に形成された半導体チャネルである場合、この構造は、十分に量の少ない水素を含んで泡の発生を防ぐか、泡の発生を防ぐのに十分な速度で水素を消散させることができる粒子構造を含むか、あるいは泡の発生を防ぐのに十分安定した界面を有することができる。
【００４０】
「感知エレメント」とは、刺激を受け取り、受け取った刺激の大きさを示す電気信号を提供することができる構成要素である。受け取られる刺激は、電磁放射、圧力、温度、化学薬品又は感知及び測定が可能であるあらゆる他の刺激が可能である。
【００４１】
同様に、「センサデバイス」とは、電気信号以外の形態で情報を受け取ることができ、受け取った情報を示す電気信号を提供することができるデバイスである。
【００４２】
「アレイ」及び「セル」という用語は互いに関連している。「アレイ」は、「セル」の配列を含む製品である。例えば、「２次元アレイ」即ち「２Ｄアレイ」は、２次元のセルの配列を含む。回路の２Ｄアレイはロー（行）及びコラム（列）を含み、各ロー及び各コラム毎にラインを有する。一方向のラインを「データライン」とすることができ、セルは、その状態を決定したり示したりする「データ信号」と呼ばれる信号を、このラインを介して受け取る。他方の方向のラインを「走査ライン」とすることができ、セルは「走査信号」と呼ばれる信号をこのラインを介して受け取り、これによってセルがデータラインから信号を受け取ったりデータラインに信号を提供することができる。
【００４３】
回路のアレイにおいて、「セル回路」はセルの走査ライン及びデータラインと接続した回路である。
【００４４】
層の一部が１つ又はそれより多くのプロセスによって除去され、層の別の相補部分が残った場合、層のこの部分は「エッジを有する」という。エッジは、層の一部とその相補部分との間の境界である。
【００４５】
基板に形成された構造体の２つの層又は層の部分のエッジは、構造体が形成される基板の表面へのエッジの突起部分がほぼ同じである場合、これらは「ほぼ整合（位置合わせ）されている」という。
【００４６】
２つの層のエッジ又は層の部分のエッジが、一方がマスクとして機能するリソグラフィープロセスによって他方が製造されているためにほぼ位置合わせされている場合、これらのエッジは「自己整合されている」という。従って、「自己整合リソグラフィー」又は「自己整合リソグラフィックパターン形成」とは、一方の層をパターン形成するプロセスにおいて他方の層をマスクとして使用することによって２つの層又は層の部分のエッジ間に大体の整合を得るリソグラフィーのことである。自己整合リソグラフィーにおいて、「自己整合裏面露光」とは抵抗層と基板との間のブロック層の一部によって放射が抵抗層に達するのを防ぐ裏面露光であり、これにより、得られた抵抗層の露光パターンを使用してブロック層と抵抗層との間の層をリソグラフィーによってパターン形成することができる。
【００４７】
２つ又はそれより多くの元素の合金又は他の混合物において、元素の原子量間の関係を「原子パーセント」、「原子割合」又は「原子比」と表現することができる。
【００４８】
図２〜図５は、本発明の一般的な特徴を示している。図２は、シリコンベース層における水素圧と泡発生しきい値との間の関係を示している。図３は、シリコンベース層における水素の原子パーセントと泡発生との間の関係を示している。図４は、シリコンベース層における水素の消散速度と泡発生との間の関係を示している。図５は、界面の安定性と泡発生との間の関係を示している。
【００４９】
図２の下部は構造体１１０の部分断面を示している。構造体１１０は、層が上に形成される表面１１４を有する基板１１２を含み、ｚ方向において距離は表面１１４から上方向に測定される。シリコンベース層１２０は層１２２の上にあり、層１２０及び１２２は界面１２４において接触する。同様に、層１２６はシリコンベース層１２０の上にあり、層１２０及び１２６は界面１２８において接触する。
【００５０】
図２の上部は、ｚ方向において変化するガス圧力の３つの測定値間のグラフ関係を示している。上部の点線曲線はガス圧力のしきい値を示しており、この値を上回ると泡が発生する。層１２０、１２２及び１２６の各々は構造安定度が高く、各層内の泡発生しきい値は非常に高い。しかし、界面１２４及び１２８における構造はさほど安定していないため、泡発生しきい値は急激に低下する。ガス圧力が比較的低いため、界面のうちの一方において泡が発生する可能性がある。
【００５１】
２つの実線曲線は、２つの温度、即ち低温（ＴL ) 及び高温（ＴH ）における水素ガス（Ｈ2 ）の圧力を示している。理解できるように、ＴL でのＨ2 圧力は泡発生しきい値を十分に下回るため、後に続く構造体１１０の処理がＴL よりも高い温度を伴わなければ、泡が発生する見込みはない。しかし、後に続く処理がＴH と同じくらいの高温を必要とする場合、この温度は別のシリコンベース層に感知エレメントを製造する際に生じる温度でありうるため、Ｈ2 圧力は上昇し、一方又は双方の界面において泡が発生する可能性がある。
【００５２】
図２の上部の矢印は、泡の発生を防ぐ４つの特定のアプローチを提案している。▲１▼の矢印で示される第１のアプローチは、層１２０からのＨ2 が層１２６に入って界面１２８を減圧することができるように、層１２６の構造を変更する。第１のアプローチの例は図１に関連して理解することができる。図１において、層３２は、泡の発生を防ぐ速度で水素を消散できるような材料から形成されることができる。第１のアプローチとは対照的に、残りの３つのアプローチは全て層１２０の構造を変えることを含む。
【００５３】
▲２▼の矢印で示される第２のアプローチは、ＴH において生じるＨ2 がより少なくなるようにＨの原子パーセントがより小さい層１２０を提供する。Ｈの原子パーセントが十分小さい場合、Ｈ2 圧力のＴH 曲線は泡発生しきい値に届かず、双方の界面において泡が発生する見込みはない。
【００５４】
▲３▼の矢印で示される第３のアプローチは、Ｈ2 圧力のＴH 曲線の傾斜が界面１２４及び１２８において急にならないように水素を消散させることができる構造を有する層１２０を提供する。傾斜が十分に緩やかである場合、ＴH 曲線は泡発生しきい値に届かず、双方の界面において泡が発生する見込みはない。
【００５５】
▲４▼の矢印で示される第４のアプローチは、界面１２４及び１２８においてより大きな安定性を提供する構造を有する層１２０を提供する。結果として、泡発生しきい値は界面１２４及び１２８の各々において上昇する。ＴH 曲線が泡発生しきい値に達しないように界面が十分に安定している場合、双方の界面において泡が発生する見込みはない。
【００５６】
図３、図４及び図５は、シリコンベース層１２０がμｃ−Ｓｉ層である場合に第２、第３及び第４のアプローチが従うことができる態様をそれぞれ示している。
【００５７】
図３の棒グラフにおいて、縦軸はＨの原子パーセントを示している。示されるように、典型的なａ−Ｓｉ材料は５〜２０原子パーセントのＨを含み、有用なμｃ−Ｓｉ材料は５原子パーセント未満、典型的には１〜３原子パーセント又はそれ未満のＨを有しうる。従って、ａ−Ｓｉ層からＨが少ないμｃ−Ｓｉ層に変えることによってＨの原子パーセントを大幅に減少させることができる。泡の発生はシリコンベース材料中のＨの原子パーセントに直接相関しているため、Ｈの原子パーセントを減少させることによって泡の発生を防ぐことができる。
【００５８】
図４の棒グラフにおいて、縦軸はΔｐ／Δｔとして測定することができるＨ2 の消散速度を示しており、ここでΔｐは圧力の増分差であり、Δｔは増分時間である。示されるように、典型的なａ−Ｓｉ材料において生じうるＨ2 消散の最大速度は、μｃ−Ｓｉの結晶粒子構造の結果としてμｃ−Ｓｉ材料において生じうる最小速度よりも小さいとされる。結晶粒子構造は比較的密度が高く、密度がより低い材料によって囲まれている。Ｈ2 の移動は粒子構造の高密度材料内では抑制されているが、結晶粒界及び密度がより低い材料は水素の移動性がより高いとされ、水素を消散させることができる。
【００５９】
いくつかのμｃ−Ｓｉにおける非常に小さいものから単一結晶シリコンにおける非常に大きいものへと変化する結晶粒子構造サイズのスペクトラムにわたり、Ｈ2 の消散速度は、結晶粒子構造のサイズがａ−Ｓｉからμｃ−Ｓｉへと大きくなるにつれて増加し、いくつかのμｃ−Ｓｉ又はｐｏｌｙ−Ｓｉに特有の微構造サイズにおいて最大値に達し、そして単一結晶シリコンのサイズに達する前に減少するとされている。また、Ｈ2 の消散速度は結晶粒子構造の形状によって変化するとされており、柱状構造は球状よりも早く消散させることができる。従って、μｃ−Ｓｉにおける結晶粒子構造が適切なサイズ及び形状を有する場合、Ｈ2 は急速に消散し、Ｈ2 が泡発生しきい値に達する見込みを少なくする。
【００６０】
図５の棒グラフにおいて、縦軸は単位領域当たりの泡の数で測定することができる界面安定性を示している。示されるように、μｃ−Ｓｉとソース−ドレイン金属との間の弱い界面は、同一材料間の強い界面よりも単位領域当たりの泡の数が大幅に多い。弱い界面は、例えば、ソース−ドレイン金属をμｃ−Ｓｉ表面に付着する前にこの表面に酸化物又は他の物質を付着させるか、あるいは数日間など一定期間おいて酸化物を形成させてからμｃ−Ｓｉ表面にソース−ドレイン金属を付着することにより製造することができる。従って、μｃ−Ｓｉ／ソース−ドレイン金属の界面が十分な安定性を有して構成される場合、界面における泡発生しきい値は増加し、泡発生しきい値に達する見込みを少なくする。
【００６１】
前述の一般的な特徴を、多数の方法で実施することができる。後述の実施の形態は、スイッチングエレメントとしてＴＦＴを有するアクティブマトリックスセンサアレイを提供する。
【００６２】
図６は、泡の発生を防ぐように微結晶シリコンにチャネルリードが形成されたセンサアレイを示している。
【００６３】
図６のアレイ２００はガラス基板２０２を含み、この表面にアレイ回路２０４が形成されている。アレイ回路２０４はセルを含み、代表的なセル２０６がより詳細に示されている。
【００６４】
セル２０６は、走査ライン２１２の走査信号に応答してデータライン２１０に信号を提供するセル回路を含む。セル回路を形成する構成要素はまた、データライン２１４及び走査ライン２１６によって制限されている。
【００６５】
図７に関連して後述するように、走査ライン２１２及び２１６と同一の層に形成され、走査ライン２１２と電気接続しているゲート２２０は、ａ−Ｓｉ  ＴＦＴのチャネルの下に伸びている。ゲート２２０の上にはチャネルリード２２２及び２２４が形成されており、その各々はｎ＋μｃ−Ｓｉ半導体リード及び導電性金属リードを含んでいる。示されるように、チャネルリード２２２はデータライン２１０への電気接続２２６を有し、これは、チャネルリード２２２とデータライン２１０との間の絶縁層の開口を介して形成可能である。
【００６６】
チャネルリード２２４を形成する層は、データライン２１０及び２１４並びに走査ライン２１２及び２１６によって制限されるほぼ全ての領域を被覆することができる。チャネルリード２２４の上には、ダイオードが半導体層に形成され、電極が導電性金属層に形成された感知エレメント２３０がある。データライン２１０及び２１４と同一の層に形成されるバイアスライン２３２は、感知エレメント２３０の電極に通じる電気接続２３４を有する。
【００６７】
図７は、ドープされたμｃ−Ｓｉ層を有する実施の形態を示すライン７−７に沿った図６のアレイの断面図を示している。図８は、図７にあるようなドープされたμｃ−Ｓｉ層を用いて図６のアレイを製造する際の動作を示している。
【００６８】
図７の断面図は表面２５０を有するガラス基板２０２を示しており、この表面２５０にＴＦＴ２５２が形成される。ゲート２２０は表面２５０上に形成され、図６に示されるように走査ライン２１２に電気接続されている。
【００６９】
ＳｉＮ層である絶縁層２５４は、ＴＦＴ２５２のチャネルが形成されるａ−Ｓｉ層である真性半導体層２５６からゲート２２０を隔てている。半導体層２５６のチャネル領域は、別のＳｉＮ層である絶縁アイランド２５８によって被覆されている。
【００７０】
半導体リード２６０及び２６２はｎ＋μｃ−Ｓｉ層に形成されており、アイランド２５８の両側においてチャネルの接続領域と電気接触している。金属リード２６４及び２６６は、クロム又は別の導電性金属の層に形成されている。半導体リード２６０及び金属リード２６４は共にＴＦＴ２５２の一方のチャネルリードを形成し、半導体リード２６２及び金属リード２６６は他方のチャネルリードを形成している。
【００７１】
図７はまた、下部パッシベーション層２７０及び上部パッシベーション層２７２を示しており、各層はシリコンオキシニトリドの層である。
【００７２】
図８のボックス３００の動作は、コーニング（Corning)７０５９ガラスなどのガラス基板が可能である基板２０２の表面２５０を用意することによって開始することができる。ボックス３００の動作は、あらゆる必要な洗浄を含むことができる。次に、ボックス３００の動作は、走査ライン２１２及び２１６並びにゲート２２０を有する第１のパターン形成導電層を製造する。例えば、ボックス３００の動作は幅８μｍ及び厚み８００Åのアルミニウム分路を製造し、次にボックス３００の動作はチタンタングステン合金を厚み約１２００Åでスパッタ付着し、次いでフォトリソグラフィー技術を使用してマスクを製造し、エッチングを行って、幅約１４μｍの走査ライン及び図６のような他の特徴を得ることができる。
【００７３】
あるいは、ボックス３００の動作は他の技術を使用することができる。例えば、第１の導電層は、スパッタ付着したＭｏＣｒ、Ａｌ及びＴｉＷの交互の層からなる多層構造、又は低温で付着したＳｉＯＮ及び高温プラズマ化学蒸着法（ＰＥＣＶＤ）によって付着したＳｉＮを含むデュアル誘電体キャップ層を有するＡｌを含むことができる。
【００７４】
次に、ボックス３０２の動作は、ＰＥＣＶＤステップのシーケンスによって絶縁層２５４、真性半導体層２５６及びアイランド２５８を含む絶縁層を製造する。絶縁層２５４は、約３００〜３８０℃で厚み約３０００Åで付着される窒化シリコンが可能である。真性半導体層２５６は、水素を５〜１２％含み、約２３０〜３００℃で厚み約３００〜５００Åで付着される真性ａ−Ｓｉ層が可能である。あるいは、真性半導体層２５６は、ボックス３１０に関連して後述するように付着されるがＰＨ3 を含まない真性μｃ−Ｓｉ層でも可能である。あるいは、真性半導体層２５６は、適切に形成された真性ｐｏｌｙ−Ｓｉ層でもよい。アイランド２５８を含む上部絶縁層は、主にエッチストップとして２００〜２５０℃で厚み約１０００〜１５００Åで付着される窒化シリコンが可能である。
【００７５】
ボックス３０４の動作は、上部絶縁層をパターン形成してアイランド２５８を製造する。ボックス３０４の動作は、フォトリソグラフィー技術を使用して、フォトリソグラフィックマスクを用いてフォトレジスト層を露光し、次にエッチングを行ってフォトレジストの露光領域、次いで上部絶縁層の露光部分を除去することによってアイランドを製造することができる。また、ボックス３０４の動作はウェットエッチングによる従来の洗浄などの洗浄を含み、μｃ−Ｓｉ層と共に安定した界面を形成することができるように自然酸化物を除去する。界面を弱くする欠陥の形成を避けるように注意すべきである。
【００７６】
ボックス３１０の動作は、洗浄された層２５６の表面及びアイランド２５８の上にＨの少ないｎ＋μｃ−Ｓｉ層を付着する。ボックス３１０の動作はまず、ＳｉＨ4 及びＰＨ3 の混合物２％及びＨ2 ９８％を用いて、高付着力で、無線周波数１３．５６メガヘルツ及び０．１〜２．０トルでプラズマＣＶＤを行い、１〜３原子パーセントの水素を含むｎ＋が多量にドープされたμｃ−Ｓｉ層を２００〜３００℃で厚み５００〜１０００Åで付着することによって、μｃ−Ｓｉを付着することができる。ＰＨ3 −ＳｉＨ4 混合物は、ＰＨ3 を０．５〜５．０％含む。μｃ−Ｓｉ層は、導電性を十分有してチャネルリードとして機能するように厚みが十分であるべきである。ガスの割合は、適切な粒子サイズ及び適切なドープ剤のレベルを得るように選択すべきである。例えば、０．５〜５．０％のリンを用いてμｃ−Ｓｉ層をドープすることができる。柱状粒子構造などの微結晶粒子構造によって水素が消散し、泡の発生を防ぐことができるように、μｃ−Ｓｉを現像すべきである。
【００７７】
ボックス３１２の動作は、ボックス３１０からのμｃ−Ｓｉ層を稀釈したＨＦなどの適切な溶剤中に浸漬して酸化物を除去する。この動作は、次の層と共に安定した界面を形成できることを確実にするのに役立つ。あるいは、ＲＦバックスパッタリングを行って酸化物を除去してもよい。ボックス３１２の動作はまた、周辺のパッドに通じる開口の切断を含んでもよい。
【００７８】
ボックス３１４の動作は、感知エレメントを形成することができる一連の層を付着する。第１の層は、金属チャネルリード２６４及び２６６が形成されるソース／ドレイン金属であり、これは、μｃ−Ｓｉ層との安定した界面を形成するスパッタリングされたクロム層が可能である。次の層はダイオード層であり、これは従来のｐ−ｉ−ｎ層又はショットキーダイオード層が可能であり、いずれの場合もプラズマ化学蒸着法（ＰＥＣＶＤ）によって２００〜２５０℃で付着される。最後の層は、感知エレメントの上部電極が形成される、導電性が非常に高い透明材料からなる層である。これはインジウム−錫−酸化物（ＩＴＯ）層が可能であり、反応性スパッタリング技術を用いて０．５〜１．５％のＯ2 中で厚み約５００〜１０００Åで付着される。
【００７９】
ボックス３２０の動作はＩＴＯ層及びダイオード層をパターン形成し、感知エレメントを製造する。ボックス３２０の動作はフォトリソグラフィー技術を使用し、フォトリソグラフィックマスクを用いてフォトレジスト層を露光し、次にエッチングを行ってフォトレジストの露光領域を除去し、次いでＩＴＯ層及びダイオード層の露光部分を除去することができる。ボックス３２０の動作はまた、２００〜２３０℃で約１時間ＩＴＯ層をアニールすることができる。ボックス３２０の動作はまた、周辺のパッドの上のクロム層に通じる開口を切断してもよい。
【００８０】
ボックス３２２の動作は、ソース／ドレイン金属層、μｃ−Ｓｉ層及び真性ａ−Ｓｉ層をパターン形成してトランジスタ２５２を完成させる。ボックス３２２の動作も同様にフォトリソグラフィー技術を使用し、フォトリソグラフィックマスクを用いてフォトレジスト層を露光し、次にエッチングを行ってフォトレジストの露光領域を除去し、次いでソース／ドレイン金属層、μｃ−Ｓｉ層及び真性ａ−Ｓｉ層の露光部分を除去することができる。アイランド２５８はエッチストップとして動作し、ＴＦＴ２５２のチャネルのエッチングを防ぐ。
【００８１】
ボックス３２４の動作は、電気接続２２６及び２３４のための開口を有する下部パッシベーション層２７０を製造する。ボックス３２４の動作は、厚み６０００Å又はカップリングを低減するのに必要であればそれよりも大きな厚みでシリコンオキシニトリドなどのパッシベーション材料を付着することができる。次に、ボックス３２４の動作はフォトリソグラフィー技術を使用し、得られた層にマスキング及びエッチングを行って、セル回路の各ユニットにおける金属リード２６４の一部及び感知エレメント２３０の電極の一部を露光して開口を製造することができる。
【００８２】
ボックス３２６の動作は、データライン２１０及び２１４並びにバイアスライン２３２を有するパターン形成された最上金属層を製造する。ボックス３２６の動作は、チタンタングステンの薄い層を厚み約５００Åでスパッタ付着し、続いてより厚いアルミニウムの層を厚み４０００〜５０００Åでスパッタ付着し、チタンタングステンの最後の層を厚み約５００〜１０００Åでキャップする。これらの３つの金属層は、各付着の間に真空を妨げずにチャンバ内で連続的にスパッタ付着することができる。次に、ボックス３１６の動作はフォトリソグラフィー技術を使用し、得られた層にマスキング及びエッチングを行い、初めにチタンタングステンをＨ2 Ｏ2 でエッチングし、次に標準的なアルミニウムエッチングを行い、最後にチタンタングステンをＨ2 Ｏ2 で再びエッチングする。
【００８３】
ボックス３２８の動作は、上部パッシベーション層２７２を製造する。ボックス３２８の動作は、厚み６０００Å又はカップリングを低減するのに必要であればそれより大きな厚みでシリコンオキシニトリドなどのパッシベーション材料を付着することができる。ボックス３２８の動作はまた、接続を形成することができるように周辺のパッドに通じる開口を切断することもできる。
【００８４】
図８の技術は更に従来の動作（図示せず）を含むことができ、これは、層２７２を切断してパッドと接触させる動作、セレン及びヒ素などのＸ線反応材料でアレイを被覆する動作及び他の方法で製造プロセスを完了する動作を含む。
【００８５】
２〜３原子パーセントの水素を有するドープされたμｃ−Ｓｉ層を含むセンサ構造を製造すると共に、このような層を含むＴＦＴを製造することによって、図６〜図８に関連して前述した実施の形態の一部を実験的に実施した。μｃ−Ｓｉの分析によると、ＳＥＭ又はＴＥＭ画像形成（イメージング）を用いて結晶粒子構造の存在が観測でき、ａ−Ｓｉ層によって可能であるよりも広範囲の処理温度にわたって泡の発生を防ぐことが示された。上記の実施の形態に従ったＴＦＴは動作可能であり、センサ構造は可視光を感知するように機能する。
【００８６】
図９は、ライン７−７に沿った図６のアレイの断面図を示しており、チャネル及びドープされた半導体リードを含むμｃ−Ｓｉ層を有する本発明の一つの参考例を示している。図１０は、図９にあるようなμｃ−Ｓｉ層を有する図６のアレイを製造する際の動作を示している。
【００８７】
図９の断面図は、ＴＦＴ３５０が形成される表面２５０を有するガラス基板２０２を示している。図７にあるように、ゲート２２０は表面２５０に形成されており、図６に示されるような走査ライン２１２に電気接続されている。
【００８８】
ＳｉＮ層である絶縁層３５２は、ｎ＋半導体チャネルリード３５４及び３５６並びに真性チャネル３５８を含むμｃ−Ｓｉ層からゲート２２０を隔てている。リード３５４及び３５６は、μｃ−Ｓｉ層内でチャネル３５８の接続領域と電気接触している。μｃ−Ｓｉ層のチャネル領域は絶縁アイランド３６０によって被覆されており、アイランド３６０は別のＳｉＮ層に形成され、その両エッジはゲート２２０のエッジと整合している。
【００８９】
図７にあるように、金属リード３６２及び３６４はクロム又は別の導電性金属の層に形成されている。半導体リード３５４及び金属リード３６２は共にＴＦＴ３５０の一方のチャネルリードを形成し、半導体リード３５６及び金属リード３６４は他方のチャネルリードを形成する。
【００９０】
また、図９は各々がシリコンオキシニトリド層である下部パッシベーション層３６６及び上部パッシベーション層３６８を示している。
【００９１】
図１０の動作は、図８に関連して前述した動作と類似している。ボックス４００、４１２、４１４、４２０、４２４、４２６及び４２８の動作は、図８のボックス３００、３１２、３１４、３２０、３２４、３２６及び３２８に関連して前述したように実施することができる。
【００９２】
ボックス４０２の動作は、絶縁層３５２、半導体リード３５４及び３５６及びチャネル３５８を含むμｃ−Ｓｉ層並びにアイランド３６０を含む絶縁層を、ＰＥＣＶＤステップのシーケンスによって製造する。絶縁層３５２は、層２５４に関連して説明したように付着される窒化シリコンが可能である。μｃ−Ｓｉ層は、図７のμｃ−Ｓｉ層に関連して説明したように付着が可能であるが、付着されるμｃ−Ｓｉがドープされていないよう、ＰＨ3 は含まない。アイランド３６０を含む上部絶縁層は、図７のアイランド２５８を含む上部絶縁層に関連して説明したように付着される窒化シリコンが可能である。
【００９３】
ボックス４０４の動作は、上部絶縁層をパターン形成してアイランド３６０を製造する。ボックス４０４の動作は、自己整合リソグラフィー技術を使用し、ゲート２２０をマスクとして用いてフォトレジスト層の自己整合裏面露光を行い、次にエッチングを行ってフォトレジストの露光領域を除去し、続いて上部絶縁層の露光部分を除去することによって、自己整合したアイランドを製造することができる。
【００９４】
次に、ボックス４１０の動作は、例えばイオン注入又は適切なドープ剤を用いたイオンシャワードーピングを行うことにより、半導体リード３５４及び３５６をドープする。結果として、半導体リード３５４及び３５６が導電性になる。アイランド３６０はマスクとして動作してドープ剤の粒子がチャネル３５８に達するのを防ぎ、これによってチャネル３５８は真性のままである。
【００９５】
ボックス４２２の動作は、例えばウェットエッチング剤を用いてソース／ドレイン金属層をパターン形成し、次にプラズマエッチング剤などを用いてμｃ−Ｓｉ層をパターン形成してトランジスタ３５０を完成させる。ボックス４２２の動作は図８のボックス３２２に関連して説明したように実施することができるが、ソース／ドレイン金属層の下にエッチング層がない。
【００９６】
前述の実施の形態は、特定のＰＥＣＶＤプロセスを用いて製造されるμｃ−Ｓｉ層を含む。スパッタリング又は水素を多く含む雰囲気下でのシリコン蒸着を含む他の低温プロセスを使用することもでき、ＳｉＨ4 及びＦ2 の混合物又はＳｉＦ4 及びＨ2 の混合物などの他のガスをＰＥＣＶＤプロセスに使用することもでき、遠隔プラズマプロセスなどの他のＰＥＣＶＤプロセスを使用することもできる。同様に、スパッタリング及び蒸着などを含む他のプロセスを使用してセンサにアモルファスシリコン層を製造することができる。シリコンベースの層を全てＰＥＣＶＤによって製造してもよいし、又は全てをスパッタリングによって製造することもでき、全てを蒸着によって製造することもでき、あるいはＰＥＶＣＤ層、スパッタリング層及び蒸着層のあらゆる組み合わせを生じることができる。
【００９７】
ソース／ドレイン金属リード及び下部感知エレメント電極を含む層において様々な導電性材料を使用することができ、材料は、これらに限定されないが、層又は障壁（バリア）金属を含むか又はこれを含まないＡｌ、Ａｌ−Ｓｉを含むＡｌの合金及び他の金属とＡｌの合金、ＩＴＯ、ＭｏＴａ、Ｃｒ、ＭｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗなどのあらゆる適切な金属又は合金、ＴｉＷ／ＡｌＣｕなどのハイブリッド多層スタック、及びあらゆる適切な有機導電性材料を含む。
【００９８】
また、上部感知エレメント電極において様々な導電性材料を使用することもできる。ＩＴＯは、高圧においてセレンコーティングに電荷キャリヤを注入することを妨げるブロッキング接触を提供するため、セレンコーティングを有するＸ線センサアレイにおいて好適である。更に、ＩＴＯは透明であるため、いくつかの用途において有用になりうる。適切な状況において、感知エレメント電極は、Ａｌ及びその合金、クロム、チタン、タングステン又はモリブデンなどの耐火性金属又はこれらの合金、もしくは多量にドープされた導電性半導体層において形成することができる。
【００９９】
また、走査ライン及びデータラインにおいて様々な導電性材料を使用することができる。材料は、これらに限定されないが、層又は障壁金属を含むか又はこれを含まないＡｌ、Ａｌ−Ｓｉを含むＡｌの合金及び他の金属とＡｌの合金、ＩＴＯ、ＭｏＴａ、Ｃｒ、ＭｏＣｒ、Ｔａ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗなどのあらゆる適切な金属又は合金、ＴｉＷ／ＡｌＣｕなどのハイブリッド多層スタック、及びあらゆる適切な有機導電性材料を含む。
【０１００】
同様に、絶縁層において様々な誘電材料を使用することができる。材料は、これらに限定されないが、ＳｉＮ、ＳｉＯx Ｎy 又はＳｉx Ｏy などのあらゆる適切なシリコンベースの誘電材料、もしくはＴａx Ｏy 又はＡｌx Ｏy などのあらゆる他の誘電材料、もしくはあらゆる適切な多層誘電体構造を含む。
【０１０１】
前述の実施の形態は、あらゆる適切なシンチレーター材料を使用したＸ線センサアレイに好適である。シンチレーターは、臭化物タリウム、沃化物セシウム、沃化物鉛又は別の適切な材料でありうる。更に、ａ−Ｓｉベースのセンサによって検出可能な他の周波数帯における放射に対するセンサアレイにおいて本発明を使用することができる。例えば、本発明は、可視光センサアレイのａ−Ｓｉ感光層と共に使用可能である。
【０１０２】
本発明を多数の方法で実施することができ、これには、Ｘ線及び可視又はほぼ可視の範囲の光を含む様々な放射帯のセンサアレイが含まれる。
【０１０３】
マンモグラフィック画像形成用に小さな高解像度Ｘ線センサを製造することができる一方、他の診断放射線学の用途において低解像度のＸ線センサアレイをフィルムの代わりとして製造することができる。また、Ｘ線センサアレイは、荷物検査及び他の非破壊的な画像形成用途のために製造可能である。
【０１０４】
本発明は、薄膜の実施の形態に関連して説明されてきたが、本発明を単一結晶技術と共に実施することができる。
【図面の簡単な説明】
【図１】従来技術のセンサデバイスを示す断面図である。
【図２】水素圧とシリコンベース層をわたって泡が発生する圧力との間の関係を示す略図である。
【図３】異なるシリコンベース材料における水素の原子パーセントの範囲を示すグラフである。
【図４】異なるシリコンベース材料における水素の消散速度の範囲を示すグラフである。
【図５】μｃ−Ｓｉと他の材料との間の異なる界面の界面安定性を示すグラフである。
【図６】センサアレイと、アレイにおけるセル回路のレイアウトを示す略図である。
【図７】図６の７−７に沿って切り取った、図６のセル回路におけるＴＦＴの断面図である。
【図８】図６のアレイを製造する際の動作を示すフローチャートである。
【図９】図６のセル回路において使用することができる他のＴＦＴの断面図である。
【図１０】図９のようなＴＦＴを有するアレイを製造する際の動作を示すフローチャートである。
【符号の説明】
２００    アレイ
２０２    ガラス基板
２０４    アレイ回路
２０６    セル
２１０、２１４    データライン
２１２、２１６    走査ライン
２２０    ゲート
２２２、２２４    チャネルリード
２３０    感知エレメント
２５０    基板の表面
２５２    薄膜トランジスタ
２５４    絶縁層
２５６    真性半導体層
２５８    絶縁アイランド
２６０、２６２    半導体リード
２６４、２６６    金属リード
２７０    下部パッシベーション層
２７２    上部パッシベーション層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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