(57)【特許請求の範囲】
【請求項１】
個別に入力されるディジタル信号に従ってオン／オフする第１の電流セルを、第１の電源および第１のノードの間に複数個並列接続した第１の電流セル群と、個別に入力されるディジタル信号に従ってオン／オフし、前記第１の電流セルとは互いに排他的にオンする第２の電流セルを、前記第１の電源とは極性が異なる第２の電源および前記第１のノードの間に複数個並列接続した第２の電流セル群と、前記第１のノードを接地電源の電位に固定し、第１の電流セル群から前記第１のノードに流れ込む電流あるいは前記第１のノードから第１の電流セル群に流れ込む電流をアナログ出力電圧に変換する出力回路とを備え、前記第１の電流セルが、ゲート電極に第２のノードから第１のバイアス電圧が供給される第１導電型の定電流源用ＭＯＳトランジスタを有し、前記第２の電流セルが、ゲート電極に第３のノードから第２のバイアス電圧が供給される第２導電型の定電流源用ＭＯＳトランジスタを有するＤＡ変換器であって、
前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第２のノードに接続し、常にオンになるようにした前記第１の電流セルである第１の疑似電流セルを、前記第１の電源および第４のノードの間に、１個あるいは複数個並列接続した第１の疑似電流セル群と、
前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第３のノードに接続し、常にオンになるようにした前記第２の電流セルである第２の疑似電流セルを、前記第２の電源および前記第４のノードの間に、１個あるいは複数個並列接続した第２の疑似電流セル群と、
負入力端子が前記第４のノードに接続され、正入力端子が前記接地電源に接続され、出力端子から前記第２のバイアス電圧を前記第３のノードに供給し、前記第４のノードが接地電源の電位と等しくなるように前記第２のバイアス電圧を制御することにより、前記第１の電流セルの定電流と前記第２の電流セルの定電流とが等しくなるように制御する定電流補償用演算増幅器と
を備えたことを特徴とするＤＡ変換器。
【請求項２】
個別に入力されるディジタル信号に従ってオン／オフする第１の電流セルを、第１の電源および第１のノードの間に複数個並列接続した第１の電流セル群と、個別に入力されるディジタル信号に従ってオン／オフし、前記第１の電流セルとは互いに排他的にオンする第２の電流セルを、前記第１の電源とは極性が異なる第２の電源および前記第１のノードの間に複数個並列接続した第２の電流セル群と、前記第１のノードを接地電源の電位に固定し、第１の電流セル群から前記第１のノードに流れ込む電流あるいは前記第１のノードから第１の電流セル群に流れ込む電流をアナログ出力電圧に変換する出力回路とを備え、前記第１の電流セルが、ゲート電極に第２のノードから第１のバイアス電圧が供給される第１導電型の定電流源用ＭＯＳトランジスタを有し、前記第２の電流セルが、ゲート電極に第３のノードから第２のバイアス電圧が供給される第２導電型の定電流源用ＭＯＳトランジスタを有するＤＡ変換器であって、
前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第２のノードに接続し、常にオンになるようにした前記第１の電流セルである第１の疑似電流セルを、前記第１の電源および第４のノードの間に、１個あるいは複数個並列接続した第１の疑似電流セル群と、
前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第３のノードに接続し、常にオンになるようにした前記第２の電流セルである第２の疑似電流セルを、前記第２の電源および第５のノードの間に、１個あるいは複数個並列接続した第２の疑似電流セル群と、
負入力端子が前記第４のノードに接続され、正入力端子が前記接地電源に接続され、負入力端子と出力端子の間に帰還抵抗が設けられた第１の疑似出力用演算増幅器と、
負入力端子が前記第５のノードに接続され、正入力端子が前記接地電源に接続され、負入力端子と出力端子の間に帰還抵抗が設けられた第２の疑似出力用演算増幅器と、
前記第１の疑似出力用演算増幅器の出力電圧と前記第２の疑似出力用演算増幅器の出力電圧の中間の電圧を第６のノードに出力する電圧分割回路と、
負入力端子が前記第６のノードに接続され、正入力端子が前記接地電源に接続され、出力端子から前記第２のバイアス電圧を前記第３のノードに供給し、前記第６のノードが接地電源の電位と等しくなるように前記第２のバイアス電圧を制御することにより、前記第２の電流セルの定電流と前記第１の電流セルの定電流とが等しくなるように制御する定電流補償用演算増幅器と
を備えたことを特徴とするＤＡ変換器。
【請求項３】
前記第１の電流セルは、前記第１導電型の定電流源用ＭＯＳトランジスタに縦続接続され、ゲート電極にディジタル信号が入力される第１導電型のスイッチ用ＭＯＳトランジスタをさらに有し、
前記第１の疑似電流セルは、前記第１導電型の定電流源用ＭＯＳトランジスタに縦続接続され、ゲート電極が前記第２の電源に接続された常にオンの第１導電型のＭＯＳトランジスタをさらに有し、
前記第２の電流セルは、前記第２導電型の定電流源用ＭＯＳトランジスタに縦続接続され、ゲート電極にディジタル信号が入力される第２導電型のスイッチ用ＭＯＳトランジスタをさらに有し、
前記第２の疑似電流セルは、前記第２導電型の定電流源用ＭＯＳトランジスタに縦続接続され、ゲート電極が前記第１の電源に接続された常にオンの第２導電型のＭＯＳトランジスタをさらに有する
ことを特徴とする請求項１又は２に記載のＤＡ変換器。
【請求項４】
前記第１電流セルは、前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極と前記第２のノードの間に接続され、ゲート電極にディジタル信号が入力される第１導電型のスイッチ用ＭＯＳトランジスタをさらに有し、
前記第１の疑似電流セルは、前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極と前記第２のノードの間に接続され、ゲート電極が前記第２の電源に接続された常にオンの第１導電型のＭＯＳトランジスタをさらに有し、
前記第２電流セルは、前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極と前記第３のノードの間に接続され、ゲート電極にディジタル信号が入力される第２導電型のスイッチ用ＭＯＳトランジスタをさらに有し、
前記第２の疑似電流セルは、前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極と前記第３のノードの間に接続され、ゲート電極が前記第１の電源に接続された常にオンの第２導電型のＭＯＳトランジスタをさらに有する
ことを特徴とする請求項１又は２に記載のＤＡ変換器。
【請求項５】
前記出力回路が、負入力端子を前記第１のノードに接続し、正入力端子を接地電源に接続し、前記負入力端子と前記出力端子の間に帰還抵抗を設けた出力用演算増幅器であることを特徴とする請求項１乃至４の何れかに記載のＤＡ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流セルマトリクス方式のＤＡ変換器に関するものである。
【０００２】
【従来の技術】
電流セルマトリクス方式のＤＡ変換器は、入力されたディジタルコードを複数の電流セルを用いてアナログ電圧に変換するものであり、高速変換が可能であり、主としてビデオ用に用いられている。図７および図８は従来のＤＡ変換器の回路構成図である。図７のＤＡ変換器は、電流セル群１と、出力回路１０３とを備えている。また、図８のＤＡ変換器は、電流セル群１と、出力回路３とを備えている。
【０００３】
図７のＤＡ変換器において、電流セル群１は、電源ＶＤＤとノードＡの間に並列に接続されたｋ（ｋは２以上の整数）個の電流セルＣＰ１〜ＣＰｋにより構成される。電流セルＣＰｉ（ｉは１からｋまでの任意の整数）は、個別に入力されるディジタル信号ＣＮＴＰｉに従ってオン／オフし、オンのときに電流ＩＰを流すものであり、定電流源用ＰＭＯＳトランジスタＭＰ１と、スイッチ用ＰＭＯＳトランジスタＭＰ２とを縦続接続したものである。トランジスタＭＰ１のゲート電極は外部のバイアス回路ＢＳ１からバイアス電圧ＶＢＰが供給されるノードＢに接続されている。トランジスタＭＰ２のゲート電極には個別のディジタル信号ＣＮＴＰｉが入力される。また、出力回路１０３は、アナログ出力電圧ＶＯＵＴの出力端子となるノードＡと電源ＶＳＳ（＜ＶＤＤ）の間に設けられた抵抗Ｒ１（出力抵抗）からなる。
【０００４】
また、図８のＤＡ変換器において、出力回路３は、負入力端子がノードＡに接続され、正入力端子が電源ＶＳＧに接続され、負入力端子と出力端子の間に抵抗Ｒ１（帰還抵抗）が接続され、出力端子がアナログ出力電圧ＶＯＵＴの出力端子となる出力用オペアンプＯＰ１からなる。ここで、電源ＶＳＧは、ＶＳＳ＜ＶＳＧ＜ＶＤＤであり、例えばＶＳＧ＝（ＶＤＤ−ＶＳＳ）／２であるものとする。また、オペアンプＯＰ１の正電源端子（図示省略）は電源ＶＤＤに接続されおり、負電源端子（図示省略）は電源ＶＳＳに接続されている。
【０００５】
図７および図８のＤＡ変換器では、ディジタル信号ＣＮＴＰｉがＬレベルになると、電流セルＣＰｉのトランジスタＭＰ２がオンし、トランジスタＭＰ１により定電流ＩＰを抵抗Ｒ１に流す。ディジタル信号ＣＮＴＰ１〜ＣＮＴＰｋにより、１個あるいは複数の電流セルＣＰが選択されてオンになると、抵抗Ｒ１に、
ＩＰ×（選択された電流セルの数）
の電流が流れ込み、アナログ出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＰ×（選択された電流セルの数）×Ｒ１
になる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＭＯＳトランジスタでは、ドレイン電圧により定電流ＩＰが変化してしまうため、図７のＤＡ変換器では、オンする電流セル数が変化し、アナログ出力電圧ＶＯＵＴ（ノードＡの電位）が変化すると、トランジスタＭＰ１の定電流ＩＰが変化してしまうという問題があった。
【０００７】
図９は図７のＤＡ変換器の入カディジタルコードに対するアナログ出力電圧特性を表す図であり、（ａ）は理想的な特性であり、（ｂ）は図７のＤＡ変換器の特性である。図７のＤＡ変換器では、ノードＡの電位が上昇すると、電流ＩＰが減少してしまうため、アナログ出力電圧特性は、図９（ａ）のように直線にならずに、図９（ｂ）のように直線性が劣化したものになってしまう。
【０００８】
また、ＤＡ変換器では、ノイズ対策の点からアナログ出力電圧ＶＯＵＴの振幅を大きくとることが望ましいが、図７のＤＡ変換器では、上記トランジスタＭＰ１のドレイン電圧依存性のため、アナログ出力電圧ＶＯＵＴの振幅を大きくとることができない（電源幅ＶＤＤ−ＶＳＳを大きくとることができない）という問題もあった。
【０００９】
図８のＤＡ変換器では、ノードＡの電位がオペアンプＯＰ１によりＶＳＧに固定されるため、上記アナログ出力電圧特性の直線性の劣化を改善することができるが、アナログ出力電圧ＶＯＵＴの振幅が電源幅ＶＤＤ−ＶＳＳよりも小さくなってしまい、非効率的であるという問題があった。図８のＤＡ変換器のアナログ出力電圧ＶＯＵＴの振幅は、ＶＳＧ−ＶＳＳであり、ＶＳＧ＝（ＶＤＤ−ＶＳＳ）／２の場合には、電源幅の１／２しかとれない。
【００１０】
本発明は、このような従来の問題を解決するためになされたものであり、アナログ出力電圧の振幅を大きくとることができ、かつアナログ出力電圧特性の直線性が良いＤＡ変換器を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明によるＤＡ変換器は、個別に入力されるディジタル信号に従ってオン／オフする第１の電流セルを、第１の電源および第１のノードの間に複数個並列接続した第１の電流セル群と、個別に入力されるディジタル信号に従ってオン／オフし、前記第１の電流セルとは互いに排他的にオンする第２の電流セルを、前記第１の電源とは極性が異なる第２の電源および前記第１のノードの間に複数個並列接続した第２の電流セル群と、前記第１のノードを接地電源の電位に固定し、第１の電流セル群から前記第１のノードに流れ込む電流あるいは前記第１のノードから第１の電流セル群に流れ込む電流をアナログ出力電圧に変換する出力回路とを備え、前記第１の電流セルが、ゲート電極に第２のノードから第１のバイアス電圧が供給される第１導電型の定電流源用ＭＯＳトランジスタを有し、前記第２の電流セルが、ゲート電極に第３のノードから第２のバイアス電圧が供給される第２導電型の定電流源用ＭＯＳトランジスタを有するＤＡ変換器であって、
前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第２のノードに接続し、常にオンになるようにした前記第１の電流セルである第１の疑似電流セルを、前記第１の電源および第４のノードの間に、１個あるいは複数個並列接続した第１の疑似電流セル群と、前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第３のノードに接続し、常にオンになるようにした前記第２の電流セルである第２の疑似電流セルを、前記第２の電源および前記第４のノードの間に、１個あるいは複数個並列接続した第２の疑似電流セル群と、負入力端子が前記第４のノードに接続され、正入力端子が前記接地電源に接続され、出力端子から前記第２のバイアス電圧を前記第３のノードに供給し、前記第４のノードが接地電源の電位と等しくなるように前記第２のバイアス電圧を制御することにより、前記第１の電流セルの定電流と前記第２の電流セルの定電流とが等しくなるように制御する定電流補償用演算増幅器とを備えたことを特徴とする。
【００１２】
本発明による別のＤＡ変換器は、個別に入力されるディジタル信号に従ってオン／オフする第１の電流セルを、第１の電源および第１のノードの間に複数個並列接続した第１の電流セル群と、個別に入力されるディジタル信号に従ってオン／オフし、前記第１の電流セルとは互いに排他的にオンする第２の電流セルを、前記第１の電源とは極性が異なる第２の電源および前記第１のノードの間に複数個並列接続した第２の電流セル群と、前記第１のノードを接地電源の電位に固定し、第１の電流セル群から前記第１のノードに流れ込む電流あるいは前記第１のノードから第１の電流セル群に流れ込む電流をアナログ出力電圧に変換する出力回路とを備え、前記第１の電流セルが、ゲート電極に第２のノードから第１のバイアス電圧が供給される第１導電型の定電流源用ＭＯＳトランジスタを有し、前記第２の電流セルが、ゲート電極に第３のノードから第２のバイアス電圧が供給される第２導電型の定電流源用ＭＯＳトランジスタを有するＤＡ変換器であって、
前記第１導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第２のノードに接続し、常にオンになるようにした前記第１の電流セルである第１の疑似電流セルを、前記第１の電源および第４のノードの間に、１個あるいは複数個並列接続した第１の疑似電流セル群と、前記第２導電型の定電流源用ＭＯＳトランジスタのゲート電極を前記第３のノードに接続し、常にオンになるようにした前記第２の電流セルである第２の疑似電流セルを、前記第２の電源および第５のノードの間に、１個あるいは複数個並列接続した第２の疑似電流セル群と、負入力端子が前記第４のノードに接続され、正入力端子が前記接地電源に接続され、負入力端子と出力端子の間に帰還抵抗が設けられた第１の疑似出力用演算増幅器と、負入力端子が前記第５のノードに接続され、正入力端子が前記接地電源に接続され、負入力端子と出力端子の間に帰還抵抗が設けられた第２の疑似出力用演算増幅器と、
前記第１の疑似出力用演算増幅器の出力電圧と前記第２の疑似出力用演算増幅器の出力電圧の中間の電圧を第６のノードに出力する電圧分割回路と、負入力端子が前記第６のノードに接続され、正入力端子が前記接地電源に接続され、出力端子から前記第２のバイアス電圧を前記第３のノードに供給し、前記第６のノードが接地電源の電位と等しくなるように前記第２のバイアス電圧を制御することにより、前記第２の電流セルの定電流と前記第１の電流セルの定電流とが等しくなるように制御する定電流補償用演算増幅器とを備えたことを特徴とする。
【００１５】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態のＤＡ変換器の回路構成図である。図１のＤＡ変換器は、正側電流セル群１と、負側電流セル群２と、出力回路３と、定電流補償バイアス補償回路１０とを備えている。
【００１６】
正側電流セル群１は、電源ＶＤＤとノードＡの間に並列に接続されたｋ（ｋは２以上の整数）個の正側電流セルＣＰ１〜ＣＰｋにより構成される。正側電流セルＣＰｉ（ｉは１からｋまでの任意の整数）は、個別に入力されるディジタル信号ＣＮＴＰｉに従ってオン／オフし、オンのときに電流ＩＰを流すものであり、定電流源用ＰＭＯＳトランジスタＭＰ１と、スイッチ用ＰＭＯＳトランジスタＭＰ２とを縦続接続したものである。
【００１７】
トランジスタＭＰ１のソース電極は電源ＶＤＤに接続され、ＭＰ１のゲート電極は外部のバイアス回路ＢＳ１から正側バイアス電圧ＶＢＰが供給されるノードＢに接続されている。トランジスタＭＰ２のソース電極はトランジスタＭＰ１のドレイン電極に接続され、ＭＰ２のゲート電極には個別のディジタル信号ＣＮＴＰｉが入力され、ＭＰ２のドレイン電極はノードＡに接続されている。
【００１８】
負側電流セル群２は、電源ＶＳＳ（＜ＶＤＤ）とノードＡの間に並列に接続されたｋ個の負側電流セルＣＮ１〜ＣＮｋにより構成される。負側電流セルＣＮｉは、個別に入力されるディジタル信号ＣＮＴＮｉに従ってオン／オフし、オンのときに電流ＩＮを流すものであり、定電流源用ＮＭＯＳトランジスタＭＮ１と、スイッチ用ＮＭＯＳトランジスタＭＮ２とを縦続接続したものである。
【００１９】
トランジスタＭＮ１のソース電極は電源ＶＳＳに接続され、ＭＮ１のゲート電極はバイアス補償回路１０から負側バイアス電圧ＶＢＮが供給されるノードＣに接続されている。トランジスタＭＮ２のソース電極はトランジスタＭＮ１のドレイン電極に接続され、ＭＮ２のゲート電極には個別のディジタル信号ＣＮＴＮｉが入力され、ＭＮ２のドレイン電極はノードＡに接続されている。
【００２０】
出力回路３は、帰還抵抗Ｒ１を設けた出力用オペアンプＯＰ１からなる。オペアンプＯＰ１の負入力端子は、ノードＡに接続され、ＯＰ１の正入力端子は接地電源ＶＳＧに接続され、ＯＰ１の負入力端子と出力端子の間には帰還抵抗Ｒ１が接続され、ＯＰ１の出力端子はアナログ出力電圧ＶＯＵＴの出力端子となる。ここで、接地電源ＶＳＧは、ＶＳＧ＝（ＶＤＤ−ＶＳＳ）／２であるものとする。また、オペアンプＯＰ１の正電源端子（図示省略）は電源ＶＤＤに接続されおり、オペアンプＯＰ１の負電源端子（図示省略）は電源ＶＳＳに接続されている。
【００２１】
定電流補償バイアス回路１０は、正側疑似電流セル群１１と、負側疑似電流セル群１２と、定電流補償用オペアンプＯＰ２からなる定電流補償バイアス生成回路１３とを備えている。
【００２２】
正側疑似電流セル群１１は、電源ＶＤＤとノードＤの間に並列に接続されたｋ個の正側疑似電流セルＳＣＰ１〜ＳＣＰｋにより構成される。正側疑似電流セルＳＣＰｉ（ｉは１からｋまでの任意の整数）は、常にオンしており、定電流源用ＰＭＯＳトランジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ４とを縦続接続したものである。
【００２３】
トランジスタＭＰ３は正側電流セルＣＰｉの定電流源用トランジスタＭＰ１と同じものであり、トランジスタＭＰ４は正側電流セルＣＰｉのスイッチ用トランジスタＭＰ２と同じものである。トランジスタＭＰ３のソース電極は電源ＶＤＤに接続され、ＭＰ３のゲート電極は正側バイアス電圧ＶＢＰが供給されるノードＢに接続されている。トランジスタＭＰ４は、常にオンしており、ＭＰ４のソース電極はトランジスタＭＰ３のドレイン電極に接続され、ＭＰ４のゲート電極は電源ＶＳＳに接続されている。
【００２４】
つまり、正側疑似電流セルＳＣＰｉは、常にオンしている正側電流セルＣＰｉであり、正側電流セルＣＰｉにおいて、スイッチ用トランジスタＭＰ２のゲート電極を電源ＶＳＳに接続したものである。正側疑似電流セルＳＣＰｉは、正側電流セルＣＰｉと同じ工程により正側電流セルＣＰｉの近傍に作成されることが望ましい。
【００２５】
負側疑似電流セル群１２は、電源ＶＳＳとノードＤの間に並列に接続されたｋ個の負側疑似電流セルＳＣＮ１〜ＳＣＮｋにより構成される。正側疑似電流セルＳＣＮｉ（ｉは１からｋまでの任意の整数）は、常にオンしており、定電流源用ＮＭＯＳトランジスタＭＮ３と、ＰＭＯＳトランジスタＭＮ４とを縦続接続したものである。
【００２６】
トランジスタＭＮ３は負側電流セルＣＮｉの定電流源用トランジスタＭＮ１と同じものであり、トランジスタＭＰ４は負側電流セルＣＮｉのスイッチ用トランジスタＭＮ２と同じものである。トランジスタＭＮ３のソース電極は電源ＶＤＤに接続され、ＭＮ３のゲート電極は負側バイアス電圧ＶＢＰが供給されるノードＣに接続されている。トランジスタＭＮ４は、常にオンしており、ＭＮ４のソース電極はトランジスタＭＮ３のドレイン電極に接続され、ＭＮ４のゲート電極は電源ＶＤＤに接続されている。
【００２７】
つまり、負側疑似電流セルＳＣＮｉは、常にオンしている負側電流セルＣＮｉであり、負側電流セルＣＮｉにおいて、スイッチ用トランジスタＭＮ２のゲート電極を電源ＶＤＤに接続したものである。負側疑似電流セルＳＣＮｉは、負側電流セルＣＮｉと同じ工程により負側電流セルＣＮｉの近傍に作成されることが望ましい。
【００２８】
定電流補償バイアス生成回路１３のオペアンプＯＰ２は、正側電流セルＣＰｉの電流ＩＰと負側電流セルＣＮｉの電流ＩＮとが等しくなるように、負側バイアス電圧ＶＢＮを生成する（ノードＣに負側バイアス電圧ＶＢＮを供給する）ものであり、負入力端子がノードＤに接続され、正入力端子が接地電源ＶＳＧに接続され、出力端子がノードＣに接続されている。
【００２９】
また、図２は本発明の第１の実施形態の他のＤＡ変換器の回路構成図である。なお、図２において、図１と同じもには同じ符号を付してある。図２のＤＡ変換器は、図１のＤＡ変換器において、バイアス補償回路１０を設けずに、負側バイアス電圧ＶＢＮを外部のバイアス回路ＢＳ２からノードＣに供給するようにしたものである。
【００３０】
次に、第１の実施形態のＤＡ変換器の動作を説明する。まず、図２のＤＡ変換器の動作を説明する。正側電流セルＣＰｉは、ディジタル信号ＣＮＴＰｉがＨレベルのときに、トランジスタＭＰ２によりオフし、またＣＮＴＰｉがＬレベルのときに、ＭＰ２によりオンし、トランジスタＭＰ１により正側バイアス電圧ＶＢＰに応じた電流ＩＰを流す。同様に、負側電流セルＣＮｉは、ディジタル信号ＣＮＴＮｉがＬレベルのときに、トランジスタＭＮ２によりオフし、またＣＮＴＮｉがＨレベルのときに、ＭＮ２によりオンし、トランジスタＭＮ１により負側バイアス電圧ＶＢＮに応じた電流ＩＮを流す。
【００３１】
ここで、正側電流セルＣＰｉと負側電流セルＣＮｊ（ｊは１からｋまでの任意の整数）が同時にオンすることはない。つまり、１個または複数の正側電流セルＣＰが選択されているときには、負側電流セルＣＮ１〜ＣＮｋは選択されず、また１個または複数の負側電流セルＣＮが選択されているときには、正側電流セルＣＰ１〜ＣＰｋは選択されない。
【００３２】
ディジタル信号ＣＮＴＰ１〜ＣＮＴＰｋおよびＣＮＴＮ１〜ＣＮＴＮｋにより、１個または複数の正側電流セルＣＰ、あるいは１個または複数の負側電流セルＣＮが選択される。正側電流セルＣＰが選択された場合には、正側電流セル群１から出力回路３に、
ＩＰ×（選択された正側電流セルＣＰの数）
の電流が流れ込む。ノードＡの電位はオペアンプＯＰ１により接地電源ＶＳＧに固定されるので、アナログ出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−ＩＰ×（選択された正側電流セルＣＰの数）×Ｒ１
となる。また、負側電流セルＣＮが選択された場合には、出力回路３から負側電流セル群２に、
ＩＮ×（選択された負側電流セルＣＮの数）
の電流が流れ込み、アナログ出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＮ×（選択された負側電流セルＣＮの数）×Ｒ１
になる。
【００３３】
例えば、正側電流セルＣＰが３個選択された場合は、３×ＩＰの電流が正側電流セル群１から出力回路３に流れ込み、アナログ出力電圧ＶＯＵＴは、
ＶＯＵＴ＝−３×ＩＰ×Ｒ１
になる。また、例えば、負側電流セルＣＰ１〜ＣＰｋが全て選択された場合は、ｋ×ＩＮの電流が出力回路３から正側電流セル群２に流れ込み、アナログ出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ｋ×ＩＮ×Ｒ１
になる。この電圧ｋ×ＩＮ×Ｒ１はＶＯＵＴの最大値である。同様に、ＶＯＵＴの最小値は−ｋ×ＩＮ×Ｒ１である。
【００３４】
ＶＯＵＴの最大値を、抵抗Ｒ１の値によりオペアンプＯＰ１の正電源である電源ＶＤＤにほぼ等しい電圧にすることが可能である。また、ＶＯＵＴの最小値を、抵抗Ｒ１の値によりオペアンプＯＰ１の負電源である電源ＶＳＳにほぼ等しい電圧にすることが可能である。従って、ＶＯＵＴの振幅を、ほぼＶＤＤ−ＶＳＳにすることが可能である。この振幅値は、図８の従来のＤＡ変換器のほぼ２倍である。
【００３５】
このように図２のＤＡ変換器では、ＰＭＯＳトランジスタによる正側電流セル群１と、ＮＭＯＳトランジスタによる負側電流セル群２とを設けたことにより、従来と同じ電源ＶＤＤおよびＶＳＳでアナログ出力電圧ＶＯＵＴの振幅を従来よりも大きくとることができる。
【００３６】
しかし、図２のＤＡ変換器では、正側電流セルＣＰの定電流ＩＰと、負側電流セルＣＮの定電流ＩＮとは、必ずしも等しくならない。正側バイアス電圧ＶＢＰおよび印加電圧（オペアンプＯＰ１により接地電源ＶＳＧの電位に固定されるノードＡと電源ＶＤＤと間の電圧）等の関数である正側電流セルＣＰの等価インピーダンスと、負側バイアス電圧ＶＢＮおよび印加電圧（ノードＡと電源ＶＳＳと間の電圧）等の関数である負側電流セルＣＰの等価インピーダンスとが整合していないと、定電流ＩＰとＩＮは等しくならない。図２のＤＡ変換器では、正側電流セルＣＰのトランジスタＭＰ１，ＭＰ２の特性、あるいは負側電流セルＣＮのトランジスタＭＮ１，ＭＮ２の特性が設計値からずれていると、定電流ＩＰとＩＮは等しくならない。また、バイアス電圧ＶＢＰおよびＶＢＮは、外部のバイアス回路ＢＳ１およびＢＳ２から供給されているため、バイアス電圧ＶＢＰまたはＶＢＮが変動すると、それに応じて定電流ＩＰまたはＩＮが変動してしまう。定電流ＩＰとＩＮにずれがあると、正側電流セルＣＰが選択されたときのアナログ出力電圧特性と、負側電流セルＣＮが選択されたときのアナログ出力電圧特性との間に非直線性が現れてしまう。
【００３７】
図３は図２のＤＡ変換器におけるディジタル入力コードに対するアナログ出力電圧特性を示す図であり、（ａ）は正側電流セルＣＰの定電流ＩＰと負側電流セルＣＮの定電流ＩＮとが等しい場合の特性であり、（ｂ）は定電流ＩＰとＩＮにずれがある場合の特性である。
【００３８】
図２のＤＡ変換器では、定電流ＩＰとＩＮが等しい場合には、図３（ａ）のように直線性の良いアナログ出力電圧特性を示すが、電流ＩＰとＩＮにずれがあると、図３（ｂ）のようにアナログ出力電圧特性に非直線性が現れる。
【００３９】
図１のＤＡ変換器は、上記のアナログ出力電圧特性の非直線性を定電流補償バイアス回路１０により補償するものである。以下に、図１のＤＡ変換器の動作を説明する。ただし、図１のＤＡ変換器の正側電流セル群１、負側電流セル群２、および出力回路３の動作は、図２のＤＡ変換器と同じなので、定電流補償バイアス回路１０による定電流補償動作のみを以下に説明する。
【００４０】
定電流補償バイアス回路１０において、正側疑似電流セルＳＣＰ１〜ＳＣＰｋおよび負側疑似電流セルＳＣＮ１〜ＳＣＮｋは、全てオンになっており、正側疑似定電流セルＳＣＰｉおよび負側疑似定電流セルＳＣＮｉには、電流ＩＳが流れている。
【００４１】
正側疑似電流セルＳＣＰｉと正側電流セルＣＰｉには同じバイアス電圧ＶＢＰが供給されているので、正側疑似電流セルＳＣＰｉの等価インピーダンスと、オンしたときの正側電流セルＣＰｉの等価インピーダンスとは等しい。また、負側疑似電流セルＳＣＮｉと負側電流セルＣＮｉには同じバイアス電圧ＶＢＮが供給されているので、負側疑似電流セルＳＣＮｉの等価インピーダンスと、オンしたときの負側電流セルＣＮｉの等価インピーダンスとは等しい。
【００４２】
ここで、ノードＡの電位はオペアンプＯＰ１によりＶＳＧ（＝（ＶＤＤ−ＶＳＳ）／２）に固定されるので、正側電流セルＣＰｉに印加される電圧と、負側電流セルＣＮｉに印加される電圧とは等しい。従って、オンしたときの正側定電流セルＣＰｉの等価インピーダンスと、オンしたときの負側定電流セルＣＮｉの等価インピーダンスとが等しければ、正側電流セルＣＰｉの定電流ＩＰと、負側電流セルＣＮｉの定電流ＩＮとを等しくすることができる。
【００４３】
オンしたときの正側定電流セルＣＰｉの等価インピーダンスと、オンしたときの負側定電流セルＣＮｉの等価インピーダンスとを等しくするには、正側疑似定電流セルＳＣＰｉの等価インピーダンスと、負側疑似定電流セルＳＣＮｉの等価インピーダンスとを等しくすれば良い。正側疑似定電流セルＳＣＰｉの等価インピーダンスと、負側疑似定電流セルＳＣＮｉの等価インピーダンスとが等しいとき、ノードＤの電位はＶＳＧ（＝（ＶＤＤ−ＶＳＳ）／２）になる。
【００４４】
従って、ノードＤの電位がＶＳＧになるように、正側バイアス電圧ＶＢＰまたは負側バイアス電圧ＶＢＮを制御してやれば、正側電流セルＣＰｉの定電流ＩＰと、負側電流セルＣＮｉの定電流ＩＮとを等しくすることができる。定電流補償バイアス回路１０では、ノードＤの電位がＶＳＧになるように、オペアンプＯＰ２により負側バイアス電圧ＶＢＮを制御している。
【００４５】
このように図１のＤＡ変換器では、図２のＤＡ変換器と同様に、アナログ出力電圧ＶＯＵＴの振幅を従来よりも大きくすることができるとともに、定電流補償バイアス回路１０によりノードＤの電位がＶＳＧになるように負側バイアス電圧ＶＢＮを制御することにより正側定電流セルＣＰの定電流ＩＰと負側定電流セルＣＮの定電流ＩＮとを常に等しくすることができるので、ディジタル入力コードに対するアナログ出力電圧特性を常に図３（ａ）のような理想的な直線にすることができる。
【００４６】
以上のように第１の実施形態によれば、ゲート電極に正側バイアス電圧ＶＢＰが入力される定電流源用ＰＭＯＳトランジスタＭＰ１を用いた正側電流セルＣＰ１〜ＣＰｋからなる正側電流セル群１を電源ＶＤＤとノードＡの間に設け、ゲート電極に負側バイアス電圧ＶＢＰが入力される定電流源用ＮＭＯＳトランジスタＭＮ１を用いた複数の負側電流セルＣＮ１〜ＣＮｋからなる負側電流セル群２を電源ＶＳＳとノードＡの間に設け、負側入力端子がノードＡに接続され、正入力端子が接地電源ＶＳＧに接続され、負入力端子と出力端子の間に帰還抵抗Ｒ１が設けられた出力用オペアンプＯＰ１により、ノードＡの電流をアナログ電圧に変換するようにしたので、従来と同じ電源幅でアナログ出力電圧ＶＯＵＴの振幅を従来よりも大きくとることができる。
【００４７】
さらに、常にオンしている正側電流セルである正側疑似電流セルＳＣＰ１〜ＳＣＰｋを電源ＶＤＤとノードＤの間に設け、常にオンしている負側電流セルである正側疑似電流セルＳＣＰ１〜ＳＣＰｋを電源ＶＳＳとノードＤの間に設け、負側入力端子がノードＤに接続され、正入力端子が接地電源ＶＳＧに接続された定電流補償用オペアンプ２により、ノードＤの電位がＶＳＧと等しくなるように負側バイアス電圧ＶＢＮを制御するようにしたので、正側電流セルＣＰの定電流ＩＰと負側電流セルＣＮの定電流ＩＮとを常に等しくすることができ、これによりアナログ出力電圧特性を理想的な直線にすることができる。
【００４８】
第２の実施形態
図４は本発明の第２の実施形態のＤＡ変換器の回路構成図である。なお、図４において、図１と同じものには同じ符号を付してある。図４のＤＡ変換器は、正側電流セル群１と、負側電流セル群２と、出力回路３と、定電流補償バイアス回路２０とを備えている。つまり、図４のＤＡ変換器は、図１の第１の実施形態のＤＡ変換器において、定電流補償バイアス回路１０を定電流補償バイアス回路２０にしたものである。
【００４９】
定電流補償バイアス回路２０は、正側疑似電流セル群１１と、負側疑似電流セル群１２と、正側疑似出力回路２１と、負側疑似出力回路２２と、電圧分割回路２３と、定電流補償バイアス生成回路１３と、を備えている。この定電流補償バイアス回路２０は、図１の定電流補償バイアス回路１０において、ノードＤを、正側疑似電流セルＳＣＰ１〜ＳＣＰｋのトランジスタＭＰ４のドレイン電極が接続されたノードＥと、負側疑似電流セルＳＣＮ１〜ＳＣＮｋのトランジスタＭＮ４のドレイン電極が接続されたノードＦと、定電流補償用オペアンプＯＰ２の負入力端子に接続されたノードＧとに分離し、ノードＥに接続する正側疑似出力回路２１と、ノードＦに接続する負側疑似出力回路２２と、ノードＧに接続する電圧分割回路２３とを設けたものである。
【００５０】
正側疑似出力回路２１は、負入力端子がノードＥに接続され、正入力端子が接地電源ＶＳＧに接続され、負入力端子と出力端子の間に帰還抵抗Ｒ３が設けられた正側疑似出力用オペアンプＯＰ３からなる。帰還抵抗Ｒ３およびオペアンプＯＰ３は、出力回路３の帰還抵抗Ｒ１および出力用オペアンプＯＰ１と同じである。オペアンプＯＰ３の正電源端子（図示省略）は電源ＶＤＤに接続されており、負電源端子（図示省略）は電源ＶＳＳに接続されている。この正側疑似出力回路２１は、正側電流セルＣＰが選択されたときの出力回路３を疑似したものであり、出力回路３と同じ工程により出力回路３の近傍に作成されることが望ましい。
【００５１】
負側疑似出力回路２２は、負入力端子がノードＦに接続され、正入力端子が接地電源ＶＳＧに接続され、負入力端子と出力端子の間に帰還抵抗Ｒ４が設けられた負側疑似出力用オペアンプＯＰ４からなる。帰還抵抗Ｒ４およびオペアンプＯＰ４は、出力回路３の帰還抵抗Ｒ１および出力用オペアンプＯＰ１と同じである。オペアンプＯＰ４の正電源端子（図示省略）は電源ＶＤＤに接続されており、負電源端子（図示省略）は電源ＶＳＳに接続されている。この負側疑似出力回路２２は、負側電流セルＣＮが選択されたときの出力回路３を疑似したものであり、出力回路３と同じ工程により出力回路３の近傍に作成されることが望ましい。
【００５２】
電圧分割回路２３は、オペアンプＯＰ３の出力端子の電位とオペアンプＯＰ４の出力端子の電位の中間の電位をノードＧ（オペアンプＯＰ２の負入力端子）に出力するものであり、抵抗値が等しい抵抗Ｒ５およびＲ６により構成されている。抵抗Ｒ５は、オペアンプＯＰ３の出力端子とノードＧの間に設けられている。また、抵抗Ｒ６は、オペアンプＯＰ４の出力端子とノードＧの間に設けられている。
【００５３】
次に、第２の実施形態のＤＡ変換器の動作を説明する。第２の実施形態のＤＡ変換器においても、上記第１の実施形態と同様に、正側電流セルＣＰの定電流ＩＰと、負側電流セルＣＮの定電流ＩＮにずれがあると、ディジタル入力コードに対するアナログ出力電圧特性に、図３（ｂ）のような非直線性が現れる。第２の実施形態のＤＡ変換器は、上記のアナログ出力電圧特性の非直線性を定電流補償バイアス回路２０により補償するものである。第２の実施形態のＤＡ変換器において、正側電流セル群１、負側電流セル群２、および出力回路３の動作は、図１のＤＡ変換器と同じなので、定電流補償バイアス回路２０による定電流補償動作のみを以下に説明する。
【００５４】
定電流補償バイアス回路２０において、正側疑似電流セルＳＣＰ１〜ＳＣＰｋおよび負側疑似電流セルＳＣＮ１〜ＳＣＮｋは、全てオンになっており、正側疑似定電流セルＳＣＰｉには電流ＩＰが流れ、負側疑似定電流セルＳＣＮｉには電流ＩＮが流れている。
【００５５】
従って、正側疑似電流セル群１１から正側疑似出力回路２１には、
ＩＰ×ｋ
の電流が流れ込み、Ｒ３＝Ｒ１なので、正側疑似出力用オペアンプＯＰ３の出力電圧は、
−ＩＰ×ｋ×Ｒ１
になる。同様に、負側疑似出力回路２２から負側疑似電流セル群１２には、
ＩＮ×ｋ
の電流が流れ込み、Ｒ４＝Ｒ１なので、負側疑似出力用オペアンプＯＰ４の出力電圧は、
ＩＮ×ｋ×Ｒ１
になる。電圧分割回路２３によるノードＧの電位は、Ｒ５＝Ｒ６なので、
（ＩＮ−ＩＰ）×ｋ×Ｒ１／２
となる。
【００５６】
従って、ノードＧの電位が接地電源ＶＳＧの電位（＝０［Ｖ］）に等しくなるように、正側バイアス電圧ＶＢＰまたは負側バイアス電圧ＶＢＮを制御してやれば、正側定電流セルＣＰｉの定電流ＩＰと、負側定電流セルＣＮｉの定電流ＩＮとを等しくすることができる。定電流補償バイアス回路２０では、ノードＧの電位がＶＳＧになるように、オペアンプＯＰ２により負側バイアス電圧ＶＢＮを制御している。
【００５７】
このように第２の実施形態のＤＡ変換器では、上記第１の実施形態のＤＡ変換器と同様に、アナログ出力電圧ＶＯＵＴの振幅を従来よりも大きくすることができるとともに、定電流補償バイアス回路２０により、ノードＧの電位がＶＳＧになるように負側バイアス電圧ＶＢＮを制御することより正側定電流セルＣＰの定電流ＩＰと負側定電流セルＣＮの定電流ＩＮとを常に等しくすることができるので、上記第１の実施形態の図１のＤＡ変換器と同様に、ディジタル入力コードに対するアナログ出力電圧特性を常に図３（ａ）のような理想的な直線にすることができる。
【００５８】
さらに、第２の実施形態のＤＡ変換器では、定電流補償バイアス回路２０内に、電流セル群１および２を疑似した疑似電流セル群１１および１２だけでなく、出力回路３を疑似した疑似出力回路２１および２２を設けているので、ＩＰ＝ＩＮであっても出力回路３に起因してアナログ出力電圧特性が非直線性を示すことがあっても、これを補償することが可能である。
【００５９】
以上のように第２の実施形態によれば、常にオンしている正側電流セルである正側疑似電流セルＳＣＰ１〜ＳＣＰｋを電源ＶＤＤとノードＥの間に設け、常にオンしている負側電流セルである正側疑似電流セルＳＣＰ１〜ＳＣＰｋを電源ＶＳＳとノードＦの間に設け、さらに負入力端子がノードＥに接続され、正入力端子が接地電源ＶＳＧに接続され、負入力端子と出力端子の間に帰還抵抗が設けられた正側疑似出力オペアンプＯＰ３と、負入力端子がノードＥに接続され、正入力端子がＶＳＧに接続され、負入力端子と出力端子の間に帰還抵抗が設けられた負側疑似出力オペアンプＯＰ４と、オペアンプＯＰ３の出力電圧とオペアンプＯＰ４の出力電圧の中間の電圧をノードＧに出力する電圧分割回路２３とを設け、負側入力端子がノードＧに接続され、正入力端子がＶＳＧに接続された定電流補償用オペアンプ２により、ノードＧの電位がＶＳＧと等しくなるように負側バイアス電圧ＶＢＮを制御するようにしたので、正側電流セルＣＰの定電流ＩＰと負側電流セルＣＮの定電流ＩＮとを常に等しくすることができ、これによりアナログ出力電圧特性を理想的な直線にすることができる。
【００６０】
なお、上記第１および第２の実施形態では、正側電流セルＣＰのバイアス電圧ＶＢＰを外部のバイアス回路ＢＳ１から供給し、負側電流セルＣＮのバイアス電圧ＶＢＮを定電流補償バイアス回路により制御していたが、これらを逆にして、負側電流セルＣＮのバイアス電圧ＶＢＮを外部のバイアス回路から供給し、正側電流セルＣＰのバイアス電圧ＶＢＰを定電流補償バイアス回路により制御するようにしても良い。
【００６１】
また、正側疑似電流セルＳＣＰおよび負側疑似電流セルＳＣＮは、正側電流セルＣＰおよび負側電流セルＣＮと同じ個数にする必要はなく、例えばそれぞれ１個ずつ設けても良い。
【００６２】
また、上記第１および第２の実施形態では、正側電流セルＣＰおよび負側電流セルＣＮは、それぞれ２個のＰＭＯＳトランジスタの縦続接続および２個のＮＭＯＳトランジスタの縦続接続で構成されていたが、正側電流セルＣＮを図５のように、また負側電流セルＣＮを図６のように構成しても良い。
【００６３】
図５は第１および第２の実施形態のＤＡ変換器における他の正側電流セルの回路構成図である。図５の正側電流セルは、定電流源用ＰＭＯＳトランジスタＭＰ５１と、スイッチ用ＰＭＯＳトランジスタＭＰ５２とにより構成される。トランジスタＭＰ５１のソース電極は電源ＶＤＤに接続され、ドレイン電極はノードＡに接続されている。トランジスタＭＰ５２のソース電極はトランジスタＭＰ５１のゲート電極に接続され、ドレイン電極はノードＢに接続され、ゲート電極にはディジタル信号ＣＮＴＰが入力される。なお、正側疑似電流セルでは、トランジスタＭＰ５２のゲート電極を電源ＶＳＳに接続する。
【００６４】
また、図６は第１および第２の実施形態のＤＡ変換器における他の負側電流セルの回路構成図である。図６の負側電流セルは、定電流源用ＮＭＯＳトランジスタＭＮ６１と、スイッチ用ＮＭＯＳトランジスタＭＰ６２とにより構成される。トランジスタＭＮ６１のソース電極は電源ＶＳＳに接続され、ドレイン電極はノードＡに接続されている。トランジスタＭＮ６２のドレイン電極はトランジスタＭＮ６１のゲート電極に接続され、ソース電極はノードＣに接続され、ゲート電極にはディジタル信号ＣＮＴＮが入力される。なお、負側疑似電流セルでは、トランジスタＭＮ６２のゲート電極を電源ＶＤＤに接続する。
【００６５】
【発明の効果】
以上説明したように本発明によれば、第１の電流セル群を第１の電源と第１のノードの間に設け、第２の電流セル群２を第２の電源と第１のノードの間に設け、出力回路により、第１のノードを接地電源の電位に固定し、第１の電流セル群から第１のノードに流れ込む電流あるいは第１のノードから第１電流セル群に流れ込む電流をアナログ出力電圧に変換するようにしたので、従来と同じ電源幅でアナログ出力電圧の振幅を従来よりも大きくとることができるという効果がある。
【００６６】
また、常にオンしている第１の電流セルである第１の疑似電流セルと、常にオンしている第２の電流セルである第２の疑似電流セルとを設け、定電流補償用演算増幅器により、第２の電流セルに供給される第２のバイアス電圧を制御し、第１の電流セルの定電流と第２の電流セルの定電流とが常に等しくなるようにしたので、アナログ出力電圧特性を理想的な直線にすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のＤＡ変換器の回路構成図である。
【図２】本発明の第１の実施形態の他のＤＡ変換器の回路構成図である。
【図３】本発明の実施の形態のＤＡ変換器におけるディジタル入力コードに対する出力アナログ電圧特性を示す図である。
【図４】本発明の第２の実施形態のＤＡ変換器の回路構成図である。
【図５】本発明の第１および第２の実施形態のＤＡ変換器における他の正側電流セルの回路構成図である
【図６】本発明の第１および第２の実施形態のＤＡ変換器における他の負側電流セルの回路構成図である
【図７】従来のＤＡ変換器の回路構成図である。
【図８】従来のＤＡ変換器の回路構成図である。
【図９】従来のＤＡ変換器におけるディジタル入力コードに対する出力アナログ電圧特性を示す図である。
【符号の説明】
１  正側電流セル群、  ２  負側電流セル群、  ３  出力回路、  １０，２０定電流補償バイアス回路、  １１  正側疑似電流セル群、  １２  負側疑似電流セル群、  １３  定電流補償バイアス生成回路、  ２１  正側疑似出力回路、２２  負側疑似出力回路、  ２３  電圧分割回路、  Ａ，Ｂ，Ｃ，Ｄ，Ｄ，Ｅ，Ｆ  ノード、  ＣＰ  正側電流セル、  ＣＮ  負側電流セル、  ＳＣＰ  正側疑似電流セル、  ＳＣＮ  負側疑似電流セル、  ＭＰ  ＰＭＯＳトランジスタ、ＭＮ  ＮＭＯＳトランジスタ、  ＯＰ  オペアンプ、  Ｒ  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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