(57)【特許請求の範囲】
【請求項１】
入力信号と再生クロック信号との位相を比較し、その位相差に応じた位相差情報を生成する位相比較手段と、
この位相比較手段で生成された位相差情報をアナログ的に積分して制御信号を生成する制御信号生成手段と、
前記入力信号と所定の関係を有するクロックに基づいて所定のタイミング毎にランプ波形を生成するランプ波形生成手段と、
前記制御信号生成手段で生成された制御信号が予め設定されている前記ランプ波形の上限または下限を超えたか否かを検出する検出手段と、
この検出手段が前記上限または下限を超えたことを検出したときに、前記制御信号生成手段で生成される前記制御信号を所定値に変更するとともに、その変更に応じて前記ランプ波形生成手段で生成されるランプ波形の生成開始のタイミングをシフトさせる調節手段と、
前記制御信号生成手段で生成された制御信号と前記ランプ波形生成手段で生成されたランプ波形とを比較して再生クロック信号を生成し、この生成した再生クロック信号を前記位相比較手段に出力する再生クロック信号生成手段と、
を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記検出手段は、前記ランプ波形生成手段が生成したランプ波形のフルスケール値を保持するフルスケール値保持手段と、このフルスケール値保持手段で保持されるフルスケール値の範囲内で上限と下限を設定する上下限設定手段と、この上下限設定手段で設定された上限または下限と前記制御信号生成手段で生成された制御信号を比較して、その比較に応じた信号を出力する比較手段とから構成することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
入力信号と再生クロック信号との位相を比較し、その位相差に応じた位相差情報を生成する位相比較手段と、
この位相比較手段で生成された位相差情報をアナログ的に積分して制御信号を生成する制御信号生成手段と、
前記入力信号と所定の関係を有するクロックに基づいて、異なる所定のタイミング毎に異なるランプ波形を少なくとも２つ生成するランプ波形生成手段と、
前記制御信号生成手段で生成された制御信号と前記ランプ波形生成手段で生成された各ランプ波形とをそれぞれ比較して所定の再生クロック信号を生成し、この生成した再生クロック信号を前記位相比較手段に出力する再生クロック信号生成手段と、
を備えたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（位相同期ループ）回路に関し、特に、データ伝送において受信データから同期クロックを再生する場合に好適なＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来、データ伝送の分野ではデータのみを伝送し、同期クロックは一般に伝送されない。この場合に、受信側では、受信データから同期クロックを再生し（クロックリカバリー）し、この再生した同期クロックを用いて受信データを再同期する（データリカバリー）。この受信データから同期クロックを再生する回路として、従来からＰＬＬ回路が使用されてきた。
【０００３】
この同期クロック再生用のＰＬＬ回路において重要なことは、自走周波数の安定性である。ＡＭＩ符号（Ａｌｔｅｒｎａｔｉｖｅ  Ｍａｒｋ  Ｉｎｖｅｒｓｉｏｎ）などの受信データには、「０」（スペース）、つまり無信号状態が数多く含まれており、この期間にはＰＬＬ回路には同期するための位相情報がない。特に、「０」が連続する期間には、ＰＬＬ回路は位相情報がないために自走することになり、自走周波数と受信データのデータレート（データ転走速度）の差が大きな場合には、次に「１」（マーク）が受信されると、ＰＬＬ回路の出力クロックと受信データとの位相がずれ、データエラーを起こすことになる。また、「１」の頻度（マーク率）が低いデータの場合には、自走周波数が受信データのデータレートに十分近くないと、他の周波数にＰＬＬ回路がロックしてしまう誤同期の問題が発生し、この結果、データエラーを起こすことになる。このようにデータエラーを防止するために、クロックリカバリー用のＰＬＬ回路においては、自走周波数の安定が重要となる。
【０００４】
【発明が解決しようとする課題】
このような問題を解決するために、従来、アナログＰＬＬ回路では、電源の立ち上げ時に自走周波数のキャリブレーションを行う方法と、出荷時に自走周波数をトリミングする方法が採用されてきた。アナログＰＬＬ回路は、クロックリカバリー時に再生クロックのジッタが少ないという利点がある。
【０００５】
しかし、前者の方法では、キャリブレーション後の環境の変化によりその自走周波数がずれるという問題が発生する。また、後者の方法では、トリミング後の経年変化に加えてトリミング時と異なる環境に置かれると、自走周波数がずれるという問題が発生する。
【０００６】
上記の問題を避けるために、ディジタルＰＬＬ回路を採用することが可能である。ディジタルＰＬＬ回路の場合には、自走周波数はマスタークロックにより決まるため、マスタークロックを受信データのデータレートに十分近い整数倍の周波数にすることによって自走周波数が安定となり、誤同期などの問題を回避できる。
【０００７】
しかし、信号をディジタル処理するため、マスタークロックに依存した分解能で再生クロックにジッタが発生してしまうという問題がある。例えば、マスタークロックが受信データのデータレートの１００倍の場合には、受信データの周期（データレートの逆数）の（１／１００）×２のジッタが少なくとも発生する。このようにマスタークロックの周波数を上げれば、それだけ再生クロックのジッタは減少するが、データレートが高い場合には、マスタークロックの周波数の上限には限界があり、アナログＰＬＬ回路に比べて再生クロックのジッタは遙に大きくなるという不都合がある。
【０００８】
このように、従来は、自走周波数が安定で、かつ、再生クロックのジッタが少ないＰＬＬ回路がなく、その解決が望まれていた。
そこで、本発明の目的は、クロックリカバリー時に、自走周波数が安定でかつ再生クロックのジッタが少ないＰＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１記載の発明は、入力信号と再生クロック信号との位相を比較し、その位相差に応じた位相差情報を生成する位相比較手段と、この位相比較手段で生成された位相差情報をアナログ的に積分して制御信号を生成する制御信号生成手段と、前記入力信号と所定の関係を有するクロックに基づいて所定のタイミング毎にランプ波形を生成するランプ波形生成手段と、前記制御信号生成手段で生成された制御信号が予め設定されている前記ランプ波形の上限または下限を超えたか否かを検出する検出手段と、この検出手段が前記上限または下限を超えたことを検出したときに、前記制御信号生成手段で生成される前記制御信号を所定値に変更するとともに、その変更に応じて前記ランプ波形生成手段で生成されるランプ波形の生成開始のタイミングをシフトさせる調節手段と、前記制御信号生成手段で生成された制御信号と前記ランプ波形生成手段で生成されたランプ波形とを比較して再生クロック信号を生成し、この生成した再生クロック信号を前記位相比較手段に出力する再生クロック信号生成手段とを備えるようにした。
【００１１】
さらに、請求項２記載の発明は、請求項１記載のＰＬＬ回路において、前記検出手段は、前記ランプ波形生成手段が生成したランプ波形のフルスケール値を保持するフルスケール値保持手段と、このフルスケール値保持手段で保持されるフルスケール値の範囲内で上限と下限を設定する上下限設定手段と、この上下限設定手段で設定された上限または下限と前記制御信号生成手段で生成された制御信号を比較して、その比較に応じた信号を出力する比較手段とから構成するようにした。
【００１２】
また、請求項３記載の発明は、入力信号と再生クロック信号との位相を比較し、その位相差に応じた位相差情報を生成する位相比較手段と、この位相比較手段で生成された位相差情報をアナログ的に積分して制御信号を生成する制御信号生成手段と、前記入力信号と所定の関係を有するクロックに基づいて、異なる所定のタイミング毎に異なるランプ波形を少なくとも２つ生成するランプ波形生成手段と、前記制御信号生成手段で生成された制御信号と前記ランプ波形生成手段で生成された各ランプ波形とをそれぞれ比較して所定の再生クロック信号を生成し、この生成した再生クロック信号を前記位相比較手段に出力する再生クロック信号生成手段とを備えるようにした。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明のＰＬＬ回路の第１の実施形態の構成例を示すブロック図である。図２は、積分器の構成の一例を示す回路図である。図３は、ランプ波形発生器の構成の一例を示す回路である。
【００１４】
この第１の実施形態にかかるＰＬＬ回路は、図１に示すように、位相比較器１と、積分器２と、ランプ波形発生器３と、タイミングコントローラ４と、コンパレータ５とを備えている。
【００１５】
位相比較器１は、従来のアナログＰＬＬ回路と同様な回路方式を採用しており、外部からの受信データとコンパレータ５から出力される再生クロックとを入力し、この入力した受信データと再生クロックとから位相差情報を生成し、この生成した位相差情報を積分器２に出力するように構成される。
【００１６】
積分回路２は、位相比較器１からの位相差情報に基づいて電荷をアナログ的に積分することによりコントロール電圧を発生し、この発生させたコントロール電圧をコンパレータ５の一方の入力端子に出力するように構成される。
【００１７】
ランプ波形発生器３は、タイミングコントローラ４からのランプ制御信号によって受信データのデータレートと同じ周期でランプ波形電圧を生成し、この生成したランプ波形電圧をコンパレータ５の他方の入力端子に出力するように構成される。
【００１８】
タイミングコントローラ４は、受信データのデータレートの整数倍（この例では２倍）のマスタークロックを受け取ると、このマスタークロックに基づいてランプ波形発生器３が受信データのデータレートと同じ周期でランプ波形電圧を生成するためのランプ制御信号を生成し、この生成したランプ制御信号によりランプ波形発生器３を制御するように構成される。
【００１９】
コンパレータ５は、積分器２から出力されるコントロール電圧とランプ波形発生器３から出力されるランプ波形電圧とを入力して比較し、コントロール電圧の大小に応じて位相が変化（シフト）された再生クロックを発生し、この発生した再生クロックを位相比較器１の入力側に出力するように構成される。
【００２０】
次に、積分器２およびランプ波形発生器３の具体的な回路構成例について、図２および図３を参照して説明する。
積分器２は、図２に示すように、位相比較器１からの位相差情報に基づいて選択的に閉状態となる２つの開閉自在なスイッチ２１、２２と、２つの定電流源（チャージポンプ）２３、２４と、コンデンサ２５とから構成される。そして、この積分器２は、位相比較器１から位相が進んでいる旨の位相差情報が出力されたときには、スイッチ２１が閉じて定電流源（チャージポンプ）２３によりコンデンサ２５が充電されてコンデンサ２５の両端のコントロール電圧が上昇し、逆に、位相比較器１から位相が遅れている旨の位相差情報が出力されたときには、スイッチ２２が閉じて定電流源（チャージポンプ）２４によりコンデンサ２５が放電されてコンデンサ２５の両端のコントロール電圧が低下するようになっている。
【００２１】
ランプ波形発生器３は、図３に示すように、タイミングコントローラ４からのランプ制御信号に基づいて開閉するスイッチ３１と、定電流源３２と、コンデンサ３３とから構成され、スイッチ３１が開状態のときには定電流源３２によりコンデンサ３３が充電され、スイッチ３１が閉状態のときにはコンデンサ３３の電荷が放電されるようになっている。
【００２２】
次に、この第１の実施形態にかかるＰＬＬ回路の動作例について、図４のタイミングチャートを参照して説明する。
まず、位相比較器１は、「１」と「０」からなる直列形態の受信データとコンパレータ５から出力される再生クロックとが入力されると、この入力された受信データと再生クロックとから位相差情報を生成し、この生成した位相差情報を積分器２に出力する。積分器２は、位相比較器１からの位相差情報に基づいて電荷をアナログ的に積分することにより、図４（Ｃ）に示すようなコントロール電圧を発生し、この発生させたコントロール電圧をコンパレータ５の一方の入力端子に出力する。
【００２３】
タイミングコントローラ４は、受信データのデータレートの２倍のマスタークロックを受け取ると（同図（Ａ）参照）、このマスタークロックに基づいてランプ波形発生器３がデータレートと同じ周期でランプ波形電圧を生成するためのランプ制御信号を生成し（同図（Ｂ）参照）、この生成したランプ制御信号によりランプ波形発生器３を制御する。
【００２４】
タイミングコントローラ４が生成するランプ制御信号は、同図（Ｂ）に示すように、同図（Ａ）に示す１番目のマスタクロックの立ち上がりから２番目のマスタクロックの立ち上がりまでの期間Ｔ１に「Ｌ」レベルとなり、２番目のマスタクロックの立ち上がりから３番目のマスタクロックの立ち上がりまでの期間Ｔ２に「Ｈ」レベルとなる。
【００２５】
このようなランプ制御信号により、図３のランプ波形発生器３のスイッチ３１は、期間Ｔ１の間はオフ（開）状態となり、期間Ｔ２の間はオン（閉）状態となる。このため、ランプ波形発生器３の発生するランプ波形電圧は、同図（Ｄ）に示すように１番目のマスタクロックの立ち上がり時に立ち上がりを開始して直線的に増加していき、２番目のマスタクロックの立ち上がり時にリセットされ、受信データのデータレートと同じ周期となる。
【００２６】
コンパレータ５は、積分器２から出力されるコントロール電圧とランプ波形発生器３から出力されるランプ波形電圧とを入力して比較し、同図（Ｅ）に示すように、例えばランプ波形電圧の値がコントロール電圧の値を下回る場合にはコンパレータは「Ｌ」レベルを出力し、一方、ランプ波形電圧の値がコントロール電圧の値を上回る場合にはコンパレータ５は「Ｈ」レベルを出力する。
【００２７】
ランプ波形電圧の立ち上がりからコンパレータ５の出力が「Ｈ」レベルになるまでの時間ｔｄは、次式のようになる。
ｔｄ＝（Ｖｉｎｔ×Ｃｒ）／Ｉｒ  …（１）
ここで、Ｖｉｎｔはコントロール電圧、Ｃｒはコンデンサ３３の静電容量（定数）、Ｉｒは定電流源３２を大きさ（定数）である。従って、時間ｔｄは、コントロール電圧Ｖｉｎｔに比例して変化する。このコントロール電圧Ｖｉｎｔは、コンパレータ５の出力（再生クロック）と受信データとの位相差によって変化する。
【００２８】
このため、このＰＬＬ回路は、再生クロックと受信データとの間で位相が異なるときには、その位相差がなくなるようにコントロール電圧Ｖｉｎｔを上下させるような負帰還ループを形成し、これにより、受信データと再生クロックの立ち上がりの位相を合わせ込むような動作を行う。この結果、再生クロックの立ち上がりが受信データと同期した位相となる。
【００２９】
ところで、このＰＬＬ回路のループの帯域ｆｃは、次式となる。
ｆｃ＝（ｆ／（２π））×（Ｃｒ／Ｃｉｎｔ）×（Ｉｐ／Ｉｒ）…（２）
但し、ｆはデータレート、Ｃｒはコンデンサ３３の静電容量、Ｃｉｎｔはコンデンサ２５の静電容量、Ｉｐは定電流源２３、２４の電流値、Ｉｒは定電流源３２の電流値である。
【００３０】
このＰＬＬ回路では、ループの帯域ｆｃは、（２）式に示すように容量の比と電流の比で決まり、容量・電流の絶対値では決まらない。ＰＬＬ回路を集積回路化する場合に、その絶対値は製造条件によりばらつくが、集積回路内では同一の傾向を示すために相対値でのばらつきが小さいものでは、ループの帯域も安定となる。通常のアナログＰＬＬ回路のループの帯域は、製造条件により構成素子が無相関にばらつくが、本発明に係るＰＬＬ回路はそのようなばらつきがなく優れている。
【００３１】
以上説明したように、この第１の実施形態のＰＬＬ回路では、位相比較器１に従来のアナログＰＬＬ回路と同様な回路方式を採用し、かつ、積分器２にアナログ方式を採用するようにしたので、積分器２からは高解像度の位相情報を持つコントロール電圧を得られる。また、この高解像度のコントロール電圧とランプ波形発生器３からのランプ波形電圧をコンパレータ５で比較することにより高解像度の位相シフトが可能となり、ジッタの少ない再生クロックとなる。
【００３２】
さらに、このジッタは受信データのデータレートとマスタークロックの比に依存しない。また、自走時、つまり受信データがない状態においては位相比較を行わないためにコントロール電圧は一定となり、ランプ波形電圧の周期が再生クロックの周波数となる。そして、ランプ波形電圧の周期は、受信データのデータレートの整数倍のマスタークロックによりデータレートと同じ周期で発生しているため、自走周波数はデータレートの周波数になり安定である。
【００３３】
次に、本発明のＰＬＬ回路の第２の実施形態の構成例について、図５〜図８を参照して説明する。
図１に示す第１の実施形態に係るＰＬＬ回路では、図４に示すように、位相の可変範囲が１番目のマスタークロックの立ち上がりから２番目のマスタークロックの立ち上がりまでしかなく、この範囲以上に前後に位相をシフトさせる必要がある用途、特に、マスタークロックが受信データのデータレートと完全に一致していない場合には、マスタークロックと受信データとの周波数差のために位相が常に前または後ろにシフトし続くことになる。
【００３４】
例えば、マスタークロックが受信データのデータレートよりも速い場合には、ＰＬＬ回路は位相を遅らそうとし、コントロール電圧を上げていく。しかし、ランプ波形電圧は２番目のマスタークロックの立ち上がりまでしかないためにそれ以上の位相の遅れを作れず、コントロール電圧はランプ波形電圧の最大値Ｖｆを超えてしまう（オーバーレンジ状態）。コントロール電圧が最大値Ｖｆを超えると、コンパレータ５の出力は「Ｌ」レベルに固定され再生クロックが停止する。これとは逆に、マスタークロックが受信データのデータレートよりも遅い場合には、ＰＬＬ回路は位相を早めようとし、コントロール電圧を下げていく。コントロール電圧がランプ波形電圧の最小値（０Ｖ）を超えると、コンパレータ５の出力は「Ｈ」レベルに固定され再生クロックが停止する。
【００３５】
そこで、第２の実施形態に係るＰＬＬ回路は、そのような不都合を避けるために、ランプ波形発生器３から出力されるランプ波形電圧のフルスケール電圧（最大値と最小値）と、積分器２から出力されるコントロール電圧を監視するようにし、フルスケール電圧またはそのフルスケール電圧の範囲内の電圧によって積分器２の電荷を変えてコントロール電圧をランプ波形電圧の中心近くに戻し、その変えた電荷量に相当する位相分だけランプ波形電圧の発生のタイミングをシフトさせるようにしたものである。
【００３６】
これを実現するために、第２の実施形態に係るＰＬＬ回路は、図５に示すように、位相比較器１と、積分器２Ａと、ランプ波形発生器３と、タイミングコントローラ４Ａと、コンパレータ５と、オーバーレンジ検出回路６と、フルスケールモニター回路７と、コントロール電圧制御回路８とを備えている。
【００３７】
なお、この第２の実施形態に係るＰＬＬ回路は、その構成が第１の実施形態に係るＰＬＬ回路と共通する部分を有するので、その共通する構成要素には同一符号を付してその詳細な説明は適宜省略する。
【００３８】
積分器２Ａは、図８に示すように、位相比較器１からの位相差情報に基づいて選択的に閉状態となる２つの開閉スイッチ２１、２２と、２つの定電流源２３、２４と、コンデンサ２５と、オペアンプ２６とから構成される。
【００３９】
オーバーレンジ検出回路６は、積分器２Ａから出力されるコントロール電圧が予め設定されているランプ波形電圧の上限値または下限値を超えたか否かを検出し、その検出結果に応じた信号をタイミングコントローラ４Ａに出力するように構成されている。
【００４０】
このオーバーレンジ検出回路６は、具体的には図７に示すようにウインドコンパレータから構成される。すなわち、オーバーレンジ検出回路６は、２つのコンパレータ６１、６２を備え、コンパレータ６１、６２の一方の入力端子には積分器２Ａからのコントロール電圧がそれぞれ供給され、コンパレータ６１、６２の他方の入力端子には、フルスケールモニター回路７から供給されるランプ波形電圧のフルスケール電圧Ｖｆを抵抗６３で分圧して任意に設定した上限値Ｖ１と下限値Ｖ２の各電圧が供給されるようになっている。なお、上限値Ｖ１と下限値Ｖ２の各電圧は、必要に応じて変更（可変）できるようにしても良い。
【００４１】
フルスケールモニター回路７は、ランプ波形発生器３で生成されるランプ波形電圧のフルスケール電圧を保持するように構成され、そのフルスケール電圧をオーバーレンジ検出回路６およびコントロール電圧制御回路８に出力するように構成される。
【００４２】
フルスケールモニター回路７は、具体的には図６に示すようなピークホールド回路から構成される。このピークホールド回路は、図６に示すように、アンプ７１と、定電流源７２と、アンプ７１の出力に応じて開閉するスイッチ７３と、コンデンサ７４と、抵抗７５と、アンプ（バッファ）７６とから構成され、アンプ７６の出力端子からランプ波形電圧のフルスケール電圧が出力されるようになっている。
【００４３】
コントロール電圧制御回路８は、積分器２Ａから出力されるコントロール電圧の大きさを後述のように制御するものであり、具体的には図８に示すように構成される。
【００４４】
すなわち、このコントロール電圧制御回路８は、図８に示すように、２つの切換スイッチ８１、８４を有し、スイッチ８１、８４の各接点が図示の位置にあるときに、フルスケールモニター回路７から出力されるフルスケール電圧がスイッチ８１を介してコンデンサ８２に供給されるとともに、そのフルスケール電圧が利得「−１」のバッファ８３で反転されてその反転電圧がスイッチ８４を介してコンデンサ８５に供給されるように構成されている。
【００４５】
さらに、コントロール電圧制御回路８は、スイッチ８１の接点が上限オーバー信号により図示の位置から反対の位置に切り換わった場合には、コンデンサ８２に蓄積された電荷によりコンデンサ２５の蓄積電荷を減少させて積分器２Ａのコントロール電圧を減少させ、逆に、スイッチ８４の接点が下限オーバー電圧により図示の位置から反対の位置に切り換わった場合には、コンデンサ８５に蓄積された電荷によりコンデンサ２５の蓄積電荷を増加させて積分器２Ａのコントロール電圧を増加させるように構成されている。
【００４６】
なお、コンデンサ２５の静電容量をＣｉｎｔとすると、コンデンサ８２、８５の各静電容量はＣｉｎｔ／２の関係にあるものとする。
次に、以上のような構成からなる第２の実施形態に係るＰＬＬ回路の動作例にについて、図９および図１０のタイミングチャートを参照して説明する。
【００４７】
まず、マスタークロックが受信データのデータレートよりも速い場合について、図９を参照して説明する。ここで、マスタークロックのデューティ・サイクルを、図９（Ａ）に示すように５０％とする。
【００４８】
図９は、積分器２Ａから出力されるコントロール電圧をランプ波形電圧の中心にシフトしない場合（図９（Ｂ）（Ｃ）（Ｄ））と、シフトする場合（図９（Ｅ）（Ｆ）（Ｇ））を示す。
【００４９】
そこで、まず積分器２Ａから出力されるコントロール電圧をランプ波形電圧の中心にシフトしない場合の動作について説明する。
この場合の動作は、第１の実施の形態に係るＰＬＬ回路と同様である。従って、積分回路２Ａからは同図（Ｂ）に示すようなコントロール電圧が出力され、ランプ波形発生器３からは同図（Ｃ）に示すようなランプ波形電圧が出力され、コンパレータ５からは同図（Ｄ）に示すような再生クロックが出力される。
【００５０】
次に、積分器２Ａから出力されるコントロール電圧をランプ波形電圧の中心にシフトする場合の各部の動作について説明する。
フルスケールモニター回路７は、ランプ波形発生器３から出力されるランプ波形電圧のフルスケール電圧を常に保持する。オーバーレンジ検出回路６は、積分器２Ａからのコントロール電圧が、予め設定されているランプ波形電圧の上限値Ｖ１または下限値Ｖ２の範囲外になったか否かを検出する。
【００５１】
例えば、オーバーレンジ検出回路６が、そのコントロール電圧がランプ波形電圧の上限値Ｖ１を上回ったことを検出すると、図７に示すコンパレータ６１から出力される上限オーバー信号が「Ｈ」レベルとなり、この上限オーバー信号がタイミングコントローラ４Ａに供給される。これにより、そのランプ波形電圧の立ち下がり後に、図８に示すコントロール電圧制御回路８のスイッチ８１に接点が図示の位置から反対の位置に切換わる。
【００５２】
このため、その時点で積分器２Ａのコンデンサ２５の電荷に、コンデンサ８２に蓄積されている電荷（Ｃｉｎｔ×Ｖｆ）／２の分だけ移動し、その移動の分だけコントロール電圧の値が減少して、同図（Ｅ）に示すように、コントロール電圧がランプ波形電圧の中心付近にシフトされる。
【００５３】
これは位相可変範囲の半分の位相を早めたことに相当するので、それ以後のランプ波形電圧のスタート開始のタイミングを、マスタークロックの半クロック分だけ時間的に遅らせるようにシフトさせる（この例では、同図（Ｆ）に示すように３番目のマスタークロックの立ち上がりからその立ち下がりへシフトさせる）。これにより、再生クロックの位相情報を持つクロックの立ち上がりは変化せず、位相を保持しコントロール電圧の動作点をランプ波形電圧の中心に移動させたことになる。
【００５４】
次に、マスタークロックが受信データのデータレートよりも遅い場合について、図１０を参照して説明する。ここで、マスタークロックのデューティ・サイクルは、図１０（Ａ）に示すように５０％とする。
【００５５】
図１０は、積分器２Ａから出力されるコントロール電圧をランプ波形電圧の中心にシフトしない場合（図１０（Ｂ）（Ｃ）（Ｄ））と、シフトする場合（図１０（Ｅ）（Ｆ）（Ｇ））を示すが、前者の場合の動作は図９の場合と同様であるのでその説明は省略し、後者の場合の動作についてのみ説明する。
【００５６】
いま、オーバーレンジ検出回路６が、そのコントロール電圧がランプ波形電圧の下限値Ｖ２を下回ったことを検出すると、図７に示すコンパレータ６１から出力される下限オーバー信号が「Ｈ」レベルとなり、この下限オーバー信号がタイミングコントローラ４Ａに供給される。これにより、そのランプ波形電圧の立ち下がり後に、図８に示すコントロール電圧制御回路８のスイッチ８４の接点が図示の位置から反対の位置に切換わる。
【００５７】
このため、その時点で積分器２Ａのコンデンサ２５の電荷に、コンデンサ８５に蓄積されている電荷の−（Ｃｉｎｔ×Ｖｆ）／２の分だけ移動し、その移動の分だけコントロール電圧の値が増加して、同図（Ｅ）に示すように、コントロール電圧がランプ波形電圧の中心付近にシフトされる。
【００５８】
これは位相可変範囲の半分の位相を遅くしたことに相当するので、それ以後のランプ波形電圧のスタート開始のタイミングを、マスタークロックの半クロック分だけ時間的に早める方向にシフトさせる（この例では、同図（Ｆ）に示すようにマスタークロックの立ち上がりからその立ち下がりへシフトさせる）。これにより、再生クロックの位相情報を持つクロックの立ち上がりは変化せず、位相を保持しコントロール電圧の動作点をランプ波形電圧の中心に移動させたことになる。
【００５９】
以上説明したように、この第２の実施形態に係るＰＬＬ回路では、受信データと再生クロックとの位相を変化させずにコントロール電圧をランプ電圧波形の中心に移動させることが可能となり、連続した位相の変化を無限に作り出すことが可能となる。
【００６０】
次に、第２の実施形態に係るＰＬＬ回路におけるランプ波形発生器３とフルスケールモニター回路７の変形例について、図１１を参照して説明する。
ランプ波形発生器３Ａは、図１１に示すように、ランプ制御信号Ｓ１により開閉するスイッチ３１がコンデンサ３３に並列に接続されるとともに、コンデンサ３３はランプ制御信号Ｓ２によるスイッチ３４を介して定電流源３２により充電されるようになっている。
【００６１】
また、フルスケールモニター回路７Ａは、図１１に示すように、ランプ波形発生器３Ａから出力されるランプ波形電圧を、サンプル信号により開閉するスイッチ７７によりコンデンサ７８に供給し、コンデンサ７８の充電電圧をアンプ（バッファ）７９を介してフルスケール電圧として取り出すことができるようになっている。
【００６２】
次に、このような構成からなるランプ波形発生器３Ａとフルスケールモニター回路７Ａを図５に示すＰＬＬ回路に適用した場合の動作例について、図１２のタイムチャートを参照して説明する。
【００６３】
いま、図１２（Ａ）に示すように、１番目のマスタークロックの立ち上がりで、同図（Ｂ）（Ｃ）に示すように、ランプ制御信号Ｓ１によりスイッチ３１が開（オフ）、ランプ制御信号Ｓ２によりスイッチ３４が閉（オン）となるので、同図（Ｅ）に示すようにランプ波形電圧は直線的に増加していく。２番目のマスタークロックの立ち上がりでスイッチ３４が開となると、ランプ波形電圧はフルスケール電圧が維持され、この状態は２番目のマスタクロックの立ち下がりまで継続される。
【００６４】
このフルスケール電圧が維持される期間Ｔ３は、同図（Ｇ）に示すように、サンプル信号によりスイッチ７７が閉状態になるので、そのフルスケール電圧がコンデンサ７８に供給され、コンデンサ７８の充電電圧をアンプ（バッファ）７９を介してフルスケール電圧として取り出すことができる。なお、この場合に、積分器２Ａから出力されるコントロール電圧を同図（Ｄ）とすると、コンパレータ５から出力される再生クロックは、同図（Ｆ）に示すようになる。
【００６５】
次に、本発明に第３の実施形態に係るＰＬＬ回路の構成について、図１３を参照して説明する。
図１に示した第１の実施形態に係るＰＬＬ回路において、受信データに同期したデータレートのＮ逓倍の周波数のクロックを発生させたい場合があり、第３の実施形態に係るＰＬＬ回路は、これを実現するものである。
【００６６】
第３の実施形態にかかるＰＬＬ回路は、図３に示すように、位相比較器１と、積分器２と、ランプ波形発生器３と、タイミングコントローラ４と、コンパレータ５と、分周器１０とを備えている。
【００６７】
このような構成からなるＰＬＬ回路では、ランプ波形発生器３が受信データのデータレートのＮ倍の周期でランプ波形電圧を生成する。コンパレータ５は、積分器２からのコントロール電圧をそのランプ波形電圧と比較し、受信データのデータレートのＮ倍の周波数からなるクロックを出力する。このＮ倍の周波数からなるクロックは、分周器１０により周波数が１／Ｎに減少され、分周器１０からは受信データのデータレートと同一の周波数からなる再生クロックが得られる。この得られた再生クロックは、位相比較器１に入力される。
【００６８】
なお、再生クロックのデューティを５０％にするには、偶数倍の周波数で同期させ、偶数倍の分周を行うことにより可能となる。
次に、本発明に第４の実施形態に係るＰＬＬ回路の構成について、図１４および図１５を参照して説明する。
【００６９】
この第４の実施形態に係るＰＬＬ回路は、図１４に示すように、位相比較器１と、積分器２と、２つのランプ波形発生器３Ｂ、３Ｃと、２つのコンパレータ５Ａ、５Ｂと、クロック整形回路１１と、タイミングコントローラ４Ｂとを備えている。なお、この第４の実施形態に係るＰＬＬ回路は、その構成が第１の実施形態に係るＰＬＬ回路と共通する部分を有するので、その共通する構成要素には同一符号を付してその詳細な説明は適宜省略する。
【００７０】
２つのランプ波形発生器３Ｂ、３Ｃは、タイミングコントローラ４Ｂからのランプ制御信号により、個別にランプ波形電圧を発生するように構成される。タイミングコントローラ４Ｂは、ランプ波形発生器３Ｂ、３Ｃが所定のタイミングで個別のランプ波形電圧を生成するようなランプ制御信号を発生するように構成される。
【００７１】
コンパレータ５Ａは、積分器２からのコントローラ電圧とランプ波形発生器３Ｂからのランプ波形電圧を比較し、その比較に応じた信号を出力するように構成される。また、コンパレータ５Ｂは、積分器２からのコントローラ電圧とランプ波形発生器３Ｃからのランプ波形電圧を比較し、その比較に応じた信号を出力するように構成される。
【００７２】
クロック整形回路１１は、コンパレータ５Ａ、５Ｂの出力に基づいて所定の再生クロックを生成するように構成される。具体的には、図１５に示すように、オア回路１１１と、Ｔフリップフロップ（ＴＦＦ）１１２とから構成される。
【００７３】
次に、このように構成される第４の実施形態に係るＰＬＬ回路の動作例について、図１６のタイムチャートを参照して説明する。
タイミングコントローラ４Ｂは、図１６（Ａ）に示す１番目のマスタクロックの立ち上がりでランプ波形発生器３Ｂがランプ波形電圧の生成を開始し、２番目のマスタクロックの立ち上がりでランプ波形電圧をリセットさせるように、ランプ波形発生器３Ｂの制御を行う。このため、ランプ波形発生器３Ｂからは、同図（Ｃ）に示すようなランプ波形電圧が生成出力される。
【００７４】
また、タイミングコントローラ４Ｂは、２番目のマスタクロックの立ち上がりでランプ波形発生器３Ｃがランプ波形電圧の生成を開始し、３番目のマスタクロックの立ち上がりでランプ波形電圧をリセットさせるように、ランプ波形発生器３Ｃの制御を行う。このため、ランプ波形発生器３Ｃからは、同図（Ｆ）に示すようなランプ波形電圧が生成出力される。
【００７５】
従って、ランプ波形発生器３Ｂで生成されるランプ波形電圧と、ランプ波形発生器３Ｃで生成されるランプ波形電圧との生成開始のタイミングは、同図（Ｃ）（Ｆ）からわかるように受信データのデータレートの半周期だけ異なり、その波形は同一となる。
【００７６】
コンパレータ５Ａは、ランプ波形発生器３Ｂで生成されたランプ波形電圧と、同図（Ｂ）に示すような積分器２からのコントロール電圧とを比較し、ランプ波形電圧がコントロール電圧を上回るときには、コンパレータ５Ａの出力は「Ｈ」レベルとなる（同図（Ｄ）参照）。同様に、コンパレータ５Ｂは、ランプ波形発生器３Ｃで生成されたランプ波形電圧と、同図（Ｅ）に示すような積分器２からのコントロール電圧とを比較し、ランプ波形電圧がコントロール電圧を上回るときには、コンパレータ５Ｂの出力は「Ｈ」レベルとなる（同図（Ｇ）参照）。これにより、位相が半周期シフトした２つのクロックを得ることができる。
【００７７】
このようにコンパレータ５Ａとコンパレータ５Ｂとで生成された２つのクロックは、クロック整形回路１１を構成するオア回路１１１を経てＴフリップフロップ１１２に入力される。このため、Ｔフリップフロップ１１２から出力される再生クロックは、コンパレータ５Ａから出力されるクロックの立ち上がりからコンパレータ５Ｂから出力されるクロックの立ち上がりまでの期間にわたって「Ｈ」レベルとなり、同図（Ｈ）に示すように、再生クロックのデューティ（Ｄｕｔｙ）を５０パーセントにすることができる。
【００７８】
以上説明したように、第４の実施形態に係るＰＬＬ回路では、生成タイミングがデータレートの半周期異なる２つのランプ波形電圧を生成させ、この生成した２つのランプ波形電圧をコントロール電圧とそれぞれ比較して位相が半周期シフトした２つのクロックを発生させるようにし、位相差情報（受信データと再生クロックとの差）を有している各クロックの立ち上がりエッジを用いて再生クロックを得るようにしたので、デューティが５０パーセントの再生クロックを得ることができる。
【００７９】
次に、本発明に第５の実施形態に係るＰＬＬ回路の構成について、図１７を参照して説明する。
図１に示す第１の実施形態に係るＰＬＬ回路では、図４（Ａ）に示すように、マスタークロックの周波数が受信データのデータレートの２倍であるが、マスタークロックの周波数を受信データのデータレートと同一にすることも可能であり、これを実現したのが第５の実施形態に係るＰＬＬ回路である。
【００８０】
この第５の実施形態に係るＰＬＬ回路は、図１７に示すように、位相比較器１と、積分器２と、２つのランプ波形発生器３Ｂ、３Ｃと、２つのコンパレータ５Ａ、５Ｂと、オア回路１２と、タイミングコントローラ４Ｃとを備えている。この第５の実施形態に係るＰＬＬ回路は、その構成の大部分が図１４に示す第４の実施形態に係るＰＬＬ回路と同様であり、図１４に示すタイミングコトローラ４Ｂとクロック整形回路１１を、図１７に示すようにタイミングコントローラ４Ｃとオア回路１２に置き換えたものである。
【００８１】
そこで、その構成の詳細な説明は省略し、その動作例について図１８のタイムチャートを参照して説明する。なお、図１８図のタイムチャートは、図１６のタイムチャートと比較して時間軸が１／２に短縮されている。
【００８２】
まず、タイミングコントローラ４Ｃは、図１８（Ａ）に示す１番目のマスタクロックの立ち上がりでランプ波形発生器３Ｂがランプ波形電圧の生成を開始し、２番目のマスタクロックの立ち上がりでランプ波形電圧をリセットさせるように、ランプ波形発生器３Ｂの制御を行う。このため、ランプ波形発生器３Ｂからは、同図（Ｃ）に示すようなランプ波形電圧が生成出力される。
【００８３】
また、タイミングコントローラ４Ｃは、２番目のマスタクロックの立ち上がりでランプ波形発生器３Ｃがランプ波形電圧の生成を開始し、３番目のマスタクロックの立ち上がりでランプ波形電圧をリセットさせるように、ランプ波形発生器３Ｃの制御を行う。このため、ランプ波形発生器３Ｃからは、同図（Ｆ）に示すようなランプ波形電圧が生成出力される。
【００８４】
コンパレータ５Ａは、ランプ波形発生器３Ｂで生成されたランプ波形電圧と、同図（Ｂ）に示すような積分器２からのコントロール電圧とを比較し、ランプ波形電圧がコントロール電圧を上回るときには、コンパレータ５Ａの出力は「Ｈ」レベルとなる（同図（Ｄ）参照）。同様に、コンパレータ５Ｂは、ランプ波形発生器３Ｃで生成されたランプ波形電圧と、同図（Ｅ）に示すような積分器２からのコントロール電圧とを比較し、ランプ波形電圧がコントロール電圧を上回るときには、コンパレータ５Ｂの出力は「Ｈ」レベルとなる（同図（Ｇ）参照）。このようにコンパレータ５Ａとコンパレータ５Ｂとで生成された２つのクロックは、オア回路１２により再生クロックとして取り出される（同図（Ｈ）参照）。
【００８５】
以上説明したように、この第５の実施形態にかかるＰＬＬ回路では、図１８に示すように、受信データの最初のデータサイクル期間中に一方のランプ波形電圧の生成を行い、受信データの次のデータサイクル期間中に他方のランプ波形電圧の生成を行い、この生成した２つのランプ波形電圧の論理和により再生クロックを得るようにしたので、マスタークロックの周波数を受信データのデータレートと同一にしてマスタークロックの周波数を下げることができる。
【００８６】
なお、本発明に係る実施形態のＰＬＬ回路は、上述の第１〜第５の実施形態にかかるＰＬＬ回路に限定されるものではない。従って、例えば、図５に示すランプ波形発生器３やコンパレータ５を、図１４に示すランプ波形発生器３Ｂ、３Ｃやコンパレータ５Ａ、５Ｂに置換したようなＰＬＬ回路でも良い。
【００８７】
また、例えば、ランプ波形電圧のフルスケール値を監視せずに、そのフルスケール値をキャリブレーションまたはトリミングなどの方法で決めて固定化しても良い。さらに、積分器の電荷を加減するのではなく、固定値またはランプ波形電圧の中心値に積分器の電荷を２つのシフト時に固定する方法でも良い。
【００８８】
また、上記の説明では、本発明に係るＰＬＬ回路を、データ伝送におけるデータリカバリーに最適なものとして説明した。しかし、本発明に係るＰＬＬ回路は、データに同期した位相の逓倍のクロック発生器としても利用できる上に、クロックバッファなどの遅延を補正するクロックアライナーとしても利用することができる。
【００９０】
【発明の効果】
以上説明したように、請求項１、請求項２に係る発明では、入力信号と再生クロック信号との位相差情報をアナログ的に積分して制御信号を生成するとともに、入力信号と所定の関係を有するクロックを利用してランプ波形を生成し、その制御信号とそのランプ波形とを比較して再生クロック信号を生成するようにし、しかも、制御信号がランプ波形の上限または下限を超えたときにその制御信号を所定値に変更するとともに、その変更に応じてランプ波形の生成開始のタイミングをシフトさせるようにしたので、自走周波数が安定でかつ再生クロックのジッタが少ないという効果が得られる。
【００９１】
さらに、請求項３に係る発明では、入力信号と再生クロック信号との位相差情報をアナログ的に積分して制御信号を生成するとともに、入力信号と所定の関係を有するクロックを利用して異なる所定のタイミング毎に異なるランプ波形を少なくとも２つ生成するようにし、その生成させた制御信号とその各ランプ波形とをそれぞれ比較して所定の再生クロックを生成するようにしたので、自走周波数が安定でかつ再生クロックのジッタが少ないという効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成の一例を示すブロック図である。
【図２】図１の積分器の具体的な構成例を示す回路図である。
【図３】図１のランプ波形発生器の具体的な構成例を示す回路図である。
【図４】本発明の第１の実施形態に係るＰＬＬ回路の動作例を説明するタイムチャートである。
【図５】本発明の第２の実施形態に係るＰＬＬ回路の構成の一例を示すブロック図である。
【図６】図５のフルスケールモニター回路の具体的な構成例を示す回路図である。
【図７】図５のオーバーレンジ検出回路の具体的な構成例を示す回路図である。
【図８】図５の積分器とコントロール電圧制御回路の具体的な構成例を示す回路図である。
【図９】本発明の第２の実施形態に係るＰＬＬ回路の動作例を説明するタイムチャートである。
【図１０】本発明の第２の実施形態に係るＰＬＬ回路の他の動作例を説明するタイムチャートである。
【図１１】本発明の第２の実施形態に係るＰＬＬ回路におけるランプ波形発生器とフルスケールモニター回路の変形例の回路図である。
【図１２】図１１の回路の動作例を説明するタイムチャートである。
【図１３】本発明の第３の実施形態に係るＰＬＬ回路の構成の一例を示すブロック図である。
【図１４】本発明の第４の実施形態に係るＰＬＬ回路の構成の一例を示すブロック図である。
【図１５】図１４のクロック整形回路の具体的な構成例を示す回路図である。
【図１６】本発明の第４の実施形態に係るＰＬＬ回路の動作例を説明するタイムチャートである。
【図１７】本発明の第５の実施形態に係るＰＬＬ回路の構成の一例を示すブロック図である。
【図１８】本発明の第５の実施形態に係るＰＬＬ回路の動作例を説明するタイムチャートである。
【符号の説明】
１  位相比較器
２、２Ａ  積分器
３、３Ａ〜３Ｃ  ランプ波形発生器
４、４Ａ〜４Ｃ  タイミングコントローラ
５、５Ａ、５Ｂ  コンパレータ
６  オーバーレンジ検出回路
７  フルスケールモニター回路
８  コントロール電圧制御回路
１０  分周器
１１  クロック整形回路
１２  オア回路
【図１】
0003976891.tif 000002
【図２】
0003976891.tif 000003
【図３】
0003976891.tif 000004
【図４】
0003976891.tif 000005
【図５】
0003976891.tif 000006
【図６】
0003976891.tif 000007
【図７】
0003976891.tif 000008
【図８】
0003976891.tif 000009
【図９】
0003976891.tif 000010
【図１０】
0003976891.tif 000011
【図１１】
0003976891.tif 000012
【図１２】
0003976891.tif 000013
【図１３】
0003976891.tif 000014
【図１４】
0003976891.tif 000015
【図１５】
0003976891.tif 000016
【図１６】
0003976891.tif 000017
【図１７】
0003976891.tif 000018
【図１８】
0003976891.tif 000019