(57)【特許請求の範囲】
【請求項１】
個別にアドレスできる複数のメモリセクター（S1〜S8）と、メモリセルの欠陥列を置き換えるための冗長メモリセル(RMC) の冗長列（RBL0〜RBL3）と、欠陥列のアドレスを記憶し、且つ前記欠陥列がアドレスされた場合にそれぞれの冗長列を活性化するための冗長制御回路（CAM1〜CAM4, ５〜７，12）とを具えた、セクター化された電気的に消去及びプログラム可能な不揮発性メモリ装置であって、各メモリセクターは、行(WL0〜WL255)及び列(BL0〜BL255)に配列されたメモリセル（MC）のアレイを具えている不揮発性メモリ装置において、
各メモリセクターが少なくとも１個のそれぞれの冗長列（RBL0〜RBL3）を具え、前記冗長制御回路が、個別にアドレスできるメモリ位置を具えている少なくとも１個のメモリ手段（CAM1〜CAM4）と、前記メモリ手段と関連するアドレス認識手段（５，６，７）とを具え、前記メモリ位置の各々は、それぞれのメモリセクターに関連し、メモリセクター毎に個別に、当該メモリセクターに属する欠陥列のアドレスを記憶し、前記アドレス認識手段は、前記メモリ装置に供給された現在アドレスが、現在アドレスされたメモリセクターに関連する前記メモリ位置のうちのアドレスされたものに記憶されている欠陥列のアドレスと一致するかどうかを認識することを特徴とする不揮発性メモリ装置。
【請求項２】
請求項１記載のメモリ装置において、前記少なくとも１個のメモリ手段（CAM1〜CAM4）がコンテントアドレッサブルメモリのバンクであることを特徴とするメモリ装置。
【請求項３】
請求項２記載のメモリ装置において、関連するメモリセクター（S1〜S8）がアドレスされた場合に、少なくとも１個のメモリ手段（CAM1〜CAM4）の前記メモリ位置のうちの１個を個別にアドレスするための手段を具えていることを特徴とするメモリ装置。
【請求項４】
請求項３記載のメモリ装置において、前記アドレス認識手段（５，６，７）が、メモリ手段の前記メモリ位置のうちのアドレスされた１個内に記憶された欠陥列アドレスを読み取るための感知手段（５）と、前記メモリ装置へ供給された現在のアドレスを前記メモリ手段のアドレスされたメモリ位置内に記憶された欠陥列のアドレスと比較するための、前記感知手段（５）により供給される比較器手段（６）とを具えていることを特徴とするメモリ装置。
【請求項５】
請求項４記載のメモリ装置において、前記アドレス認識手段（５，６，７）が、メモリ手段のアドレスされたメモリ位置の内容が前記メモリ装置へ供給された現在のアドレスと一致した場合に、メモリ手段（CAM1〜CAM4）と関連するそれぞれの冗長選択信号(RS0〜RS3)を活性化するための手段（７）を具え、前記冗長選択信号がアドレスされたメモリセクター（S1〜S8）内の少なくとも１個の冗長列（RBL0〜RBL3）の選択を制御することを特徴とするメモリ装置。
【請求項６】
請求項５記載のメモリ装置において、各メモリセクター（S1〜S8）が複数のそれぞれの冗長列（RBL0〜RBL3）を具えていること、及び前記冗長制御回路（CAM1〜CAM4, ５〜７，12）が、各々１個が各メモリセクター内のそれぞれの冗長列と関連するそれぞれ複数の前記メモリ手段（CAM1〜CAM4）と、各々１個がそれぞれのメモリ手段と関連するそれぞれ複数のアドレス認識手段（５，６，７）とを具えていることを特徴とするメモリ装置。
【請求項７】
請求項６記載のメモリ装置において、前記複数のメモリ手段の各メモリ手段（CAM1〜CAM4）が、コンテントアドレッサブルメモリのバンクであることを特徴とするメモリ装置。
【請求項８】
請求項７記載のメモリ装置において、前記冗長制御回路が２個の冗長モードのうちの一方を選択するための冗長モード選択手段を具え、第１冗長モードは前記複数のメモリ手段（CAM1〜CAM4）の各々の全部のメモリ位置が対応するメモリセクター（S1〜S8）がアドレスされた場合に個別にアドレスできることを可能にし、これにより、各メモリ位置が、前記メモリ手段の他のメモリ位置内に記憶された他のメモリセクターに属する欠陥列のアドレスから独立して、前記メモリ位置に関連するメモリセクターに属する欠陥列のアドレスを記憶でき、第２冗長モードは、前記複数のメモリ手段の各々の唯一のメモリ位置が、メモリセクター（S1〜S8）のいずれか一つの欠陥列のアドレスを記憶するためにアドレスできることを可能にすることを特徴とするメモリ装置。
【請求項９】
請求項８記載のメモリ装置において、前記複数のメモリ手段（CAM1〜CAM4）の各々の各メモリ位置が、前記メモリ装置の列アドレス信号（A0〜A7）の数と対応する数のアドレスメモリ素子(AB0〜AB7)を具えている複数のメモリ素子(AB0〜AB7, GB)を具え、且つ別のメモリ素子（GB）が、欠陥列が前記メモリ位置のアドレスメモリ素子(AB0〜AB7)内に記憶されることを信号で知らせることを特徴とするメモリ装置。
【請求項１０】
請求項９記載のメモリ装置において、各々メモリ素子（AB0 〜AB7, GB）が、相補状態にプログラムされるのに適した２個のメモリセル（10A, 10B）を具え、各メモリセル（10A, 10B）が、制御入力端子（13A, 13B）、プログラム入力端子（14A, 14B）及び読取出力端子（15A, 15B）を有することを特徴とするメモリ装置。
【請求項１１】
請求項１０記載のメモリ装置において、前記メモリセル(10A, 10B)の各々が、少なくとも１個のプログラム浮遊ゲート金属酸化物半導体トランジスタ（M5） と、複数の並列接続された読取浮遊ゲート金属酸化物半導体トランジスタ（M1〜M4）とを具え、プログラムトランジスタ(M5)は、メモリセル（10A, 10B）の前記プログラム入力端子（14A, 14B）へ結合されたプログラム入力端子と、読取トランジスタ（M1〜M4）の制御入力端子と共にメモリセル（10A, 10B）の制御入力端子（13A, 13B）へ結合された制御入力端子とを有し、読取トランジスタ（M1〜M4）は、メモリセル（10A, 10B）の読取出力端子へ結合された読取出力端子を有し、プログラムトランジスタ（M5） は、読取トランジスタ（M1〜M4）の浮遊ゲートへ電気的に接続さた浮遊ゲートを有することを特徴とするメモリ装置。
【請求項１２】
請求項１１記載のメモリ装置において、前記冗長制御回路が、メモリ手段（CAM1〜CAM4）の各メモリ位置のメモリ素子(AB0〜AB7, GB)のメモリセル（10A, 10B）をプログラムするためのプログラム回路（17, 18A, 18B）を具えていることを特徴とするメモリ装置。
【請求項１３】
請求項１２記載のメモリ装置において、前記プログラム回路 (17, 18A, 18B) が、各メモリセル（10A, 10B）のプログラム入力端子を、前記メモリ素子(AB0〜AB7, GB)と関連する列アドレス信号（A0〜A7）の論理状態に従って、プログラミング電圧(VPG) へ選択的に結合するための手段（17, 18A, 18B）を具えていることを特徴とするメモリ装置。
【請求項１４】
請求項７記載のメモリ装置において、現在アドレスされているメモリセクター（S1〜S8）に属する１個の列(BL0〜BL255)を選択するための列選択手段（２，３，４）、及びアドレスされたメモリセクター（S1〜S8）に属する欠陥列(BL0〜BL255)の代わりに、現在アドレスされたメモリセクター（S1〜S8）に属する１個の冗長列（RBL0〜RBL3）を選択するための冗長列選択手段(2R, 4R)を具え、前記欠陥列のアドレスは、前記メモリ手段（CAM1〜CAM4）のアドレスされたメモリセクターに関連するメモリ位置に記憶されていることを特徴とするメモリ装置。
【請求項１５】
請求項１４記載のメモリ装置において、各メモリセクター（S1〜S8）内で、前記列(BL0〜BL255)が、全部のメモリセクター（S1〜S8）に共通なそれぞれの第２レベル列（B1〜B64）へ結合された列の群にまとめられること、及び各メモリセクター（S1〜S8）内で、冗長列（RBL0〜RBL3）が、全部のメモリセクター（S1〜S8）に共通な第２レベル冗長列（RBi)へ結合されることを特徴とするメモリ装置。
【請求項１６】
請求項１５記載のメモリ装置において、前記列選択手段が、各群の列に対して１個の列をそれぞれの第２レベル列（B1〜B64）へ選択的に結合するための各メモリセクター（S1〜S8）に関連する第１レベル選択手段（２）と、第２レベル列（B1〜B64）の１個を選択するための全部のメモリセクター（S1〜S8）に共通な第２レベル列選択手段（３，４）とを具えること、及び前記冗長列選択手段（2R, 4R）が、１個の冗長列（RBL0〜RBL3）を第２レベル冗長列（RBi）へ選択的に結合するための各メモリセクター（S1〜S8）に関連する第１レベル冗長選択手段（2R）と、第２レベル列（B1〜B64）の代わりに第２レベル冗長列（RBi）を選択するための全部のメモリセクター（S1〜S8）に共通な第２レベル冗長選択手段（4R）とを具えていることを特徴とするメモリ装置。
【請求項１７】
請求項１６記載のメモリ装置において、前記冗長制御回路が、前記第１レベル冗長選択手段（2R）、及び前記第２レベル冗長選択手段（4R）の活性化を制御し、且つ欠陥列がアドレスされた場合には、前記第２レベル列選択手段（３，４）の活性化を防止することを特徴とするメモリ装置。
【請求項１８】
請求項１７記載のメモリ装置において、冗長制御回路が、各メモリ手段（CAM1〜CAM4）に関連する少なくとも１個の冗長選択信号(RS0〜RS3)が活性化された場合に前記第２レベル冗長選択手段（4R）を活性化するための手段(12)を具え、前記冗長選択信号(RS0〜RS3)が第１レベル冗長選択手段（2R）を活性化し、且つ活性化された場合に前記第２レベル列選択手段（３，４）の活性化を防止することを特徴とするメモリ装置。
【請求項１９】
請求項１８記載のメモリ装置において、各メモリセクター（S1〜S8）内の前記列(BL0〜BL255)が、第１レベル相互接続層のストリップにより物理的に形成され、且つ全部のメモリセクターに共通な前記第２レベル列（B1〜B64）が、第２レベル相互接続層のストリップにより物理的に形成されること、及び各メモリセクター内の前記冗長列（RBL0〜RBL3）が、第１レベル相互接続層のストリップにより物理的に形成され、且つ前記第２レベル列（B1〜B64）と全部のメモリセクターに共通な第２レベル冗長列（RBi）とが、第２レベル相互接続層のストリップにより物理的に形成されることを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セクター化された電気的に消去及びプログラムできる冗長を有する不揮発性メモリ装置、特にフラッシュEEPROM（電気消去可能プログラマブル読出し専用メモリ）に関するものである。
【０００２】
【従来の技術】
EEPROMのような、フラッシュEEPROMは、電気的に消去できるメモリ装置であることは既知である。しかしながら、フラッシュEEPROMは、紫外線消去可能EPROM
（消去可能なプログラム可能読取り専用記憶装置）において達成できる一体化密度と比較可能な、より高い一体化密度（チップの単位面積当たりのメモリセル）により特徴付けられる。この特徴は、一度に単一バイトにおけるメモリ装置を消去する可能性に対して、EEPROMの典型的な特徴を放棄することにより達成され、EPROM のような、フラッシュEEPROMは、「大量消去できる」装置でありここで消去動作は一度に全部のメモリセルを伴う。
【０００３】
大量消去特徴の欠点を制限するため及びメモリ装置の柔軟性を増加するため、フラッシュEEPROM（少なくとも大きいメモリサイズを有するフラッシュEEPROM）は「セクター化」され、すなわち、メモリセルのアレイが、相互に独立して個別に消去され得る複数のメモリセクターに分割される。これらのメモリセクターが独立なメモリ範囲を形成し、読取の間に、唯一のメモリセクターが一度にアドレスされる。
【０００４】
独立なメモリセクター内のメモリセルのアレイの配置が、冗長の構造を達成する。
【０００５】
既知のように、冗長は損傷のあるメモリ素子を「修復する」ために、メモリ装置内に設けられた回路と付加的なメモリ素子との複合体であり、冗長によって、損傷の僅かの数しか影響されるメモリ装置が回復され得ない。
【０００６】
冗長メモリ素子は、行（冗長行）又は列（冗長列）に配設された、メモリアレイのメモリセルと同じメモリセルである。その冗長回路が、少なくとも１個の欠陥のあるメモリセルが検出されたメモリアレイの行又は列に対する代用として、所定の冗長行又は冗長列の選択を制御し、この目的のために、冗長回路が欠陥のあるメモリセルを含んでいる行又は列のアドレスを記憶するので、欠陥のある行又は列が（読取又はプログラミングの間に）アクセスされた場合に、それらが選択されず、且つ対応する冗長メモリ素子が選択される。冗長行又は列による欠陥のある行及び列の機能的代用は、メモリ装置の工場内試験の間に実行され、且つエンドユーザに対して普通は明瞭である。
【０００７】
メモリ装置における冗長の準備はチップ面積による費用を明らかに有し、設けられるべき冗長メモリ素子（冗長行又は列）の数は、製造工程の欠陥性と回復され得る欠陥のあるメモリ装置の数とを考慮して、全部の生産高に基づいて評価されねばならない。
【０００８】
先に述べたように、フラッシュEEPROM内の独立なメモリセクターの存在は、冗長構造に影響する。
【０００９】
【発明が解決しようとする課題】
前述の技術の現在到達水準において、セクター化された電気的に消去及びプログラムできるより多くの冗長を有する不揮発性メモリ装置を提供することが、本発明の目的である。
【００１０】
【課題を解決するための手段】
本発明によると、そのような目的は、複数の個別にアドレスできるメモリセクターを具えている、セクター化された電気的に消去及びプログラムできる不揮発性メモリ装置によって達成され、各メモリセクターは、行及び列に配設されたメモリセルのアレイと、メモリセルの欠陥のある列を置き換えるための冗長メモリセルの冗長列、及び欠陥のある列のアドレスを記憶し、且つ前記の欠陥のある列がアドレスされた場合にそれぞれの冗長列を活性化するための冗長制御回路を具えており、各メモリセクターが少なくとも１個のそれぞれの冗長列を具えること、及び前記の冗長制御回路が、各メモリセクターに対して個別に、そのメモリセクターに属する欠陥のある列のアドレスを記憶するためのそれぞれのメモリセクターに各々１個が関連する個別にアドレスできるメモリ位置を具えている少なくとも１個のメモリ手段と、そのメモリ装置へ供給される現在のアドレスが現在アドレスされたメモリセクターと関連する前記のメモリ位置のうちのアドレスされた１個内に記憶された欠陥のある列アドレスと一致するかどうかを認識するために前記のメモリ手段と関連するアドレス認識手段とを具えていることを特徴としている。
【００１１】
本発明のおかげで、所定のメモリセクターに属する欠陥のある列を、そのメモリ装置の他のメモリセクターから独立して、前記のセクターに関連する冗長列と置き換えることが可能である。
【００１２】
【発明の実施の形態】
本発明のこれらの及びその他の特徴及び利点が、添付の図面に制限されない例として記載された、特定の実施例の以下の詳細な記載から明らかにされるであろう。
【００１３】
図１を参照して、本発明によるフラッシュEEPROM（電気消去可能プログラマブル読み出し専用メモリ）が、複数（図示の例では８個）の独立な、個別に消去できるメモリセクターS1〜S8を具えて示されている。このメモリセクターS1〜S8は等しい大きさを有し得るが、それらは同様に相互に異なる大きさを有し得る。例えばフラッシュEEPROMが８個の出力データ線を有する４メガビット装置（すなわち、 512キロバイトメモリ）であり、且つ前記のメモリセクターS1〜S8が等しい大きさを有すると仮定すると、各メモリセクターは 512キロビットの大きさを有する。
【００１４】
メモリセクターS1〜S8は２個の部分、すなわち左側 S1L〜S8L 及び右側 S1R〜S8R に分割される。以下にもっと良く説明されるように、各メモリセクターの各側は、行（ワード線） WL0〜WL255 と列（ビット線）との交差点に置かれた 256キロ個のメモリセルを含んでいる。各メモリセクターの各側に関連して、 256個のうちの１個のワード線を選択するためにそれぞれの行復号器RDが利用できる。各側が各側の行復号器を有する二つの側へのメモリセクターの分割は、メモリ装置のアクセスタイムの許容できない増大を生じないで、充分に短いワード線の長さを維持することを許容する。
【００１５】
各メモリセクターS1〜S8は同じ大きさ（64キロビット）の８個の部分D1〜D8に分割され、各部分はメモリ装置のそれぞれの出力データ線に対して保持されたメモリ空間に対応している。各メモリセクターの左側 S1L〜S8L は、８個の出力データ線の４個の最小桁のビットに対応する最初の４個の部分D1〜D4を含み、そのメモリセクターの右側 S1R〜S8R は８個の出力データ線の４個の最上位ビットに対応する残りの４個の部分D5〜D8を含んでいる。
【００１６】
所定のメモリセクターSk（ｋ＝１〜８）の一部分Di（ｉ＝１〜８）の構造を詳細に示している、図２においてわかるように、各部分Diは 256個のビット線 BL0〜BL255 を含んでいる。メモリセルMCは、それぞれのワード線（ 256個のワード線 WL0〜WL255 のうちの１個）へ接続された制御ゲート電極と、それぞれのビット線（ 256個のビット線 BL0〜BL255 のうちの１個）へ接続されたドレイン電極と、（大地と消去電圧源１との間で切り換えられ得る）切換可能なソース線へメモリセクターSkの全部の他のメモリセルMCのソース電極と一緒に接続されたソース電極とを各々が有する、浮遊ゲート MOS（酸化金属半導体）トランジスタにより表現されている。各部分Diの内側に、ビット線 BL0〜BL255 は４個の群に一緒に群分けされ、各群はそれぞれの第２レベルのビット線B1〜B64 へ結合されており、それぞれの第１レベル選択信号YO0K〜YO3Kにより駆動される第１レベル選択トランジスタ２が各群内の１個のビット線 BL0〜BL255 の選択を許容するので、選択されたビット線 BL0〜BL255 がそれぞれの第２レベルビット線B1〜B64 へ電気的に接続され得る。図１においてわかるように、所定のメモリセクターSk所定の部分Diの第２レベルビット線B1〜B64 は、他のメモリセクターの全部の部分Diと共通である。８個の列復号器CDi(ｉ＝１〜８)のアレイ（所定の列復号器CDi
は全部の８個のメモリセクターS1〜S8の部分Diと関連している）が、64個の第２レベルビット線B1〜B64 を単一線Li（ｉ＝１〜８）に多重化する、64個の第２レベルビット線B1〜B64 のうちの１個を選択することを許す。図２に示されたように、第２レベルビット線B1〜B64 は８個の群に一緒に群分けされる。各列復号器CDi は、第２レベル選択信号 YN0〜YN7(全部のメモリセクターに対して共通）により駆動され且つ８個の各群内で第２レベルビット線B1〜B64 のうちの一つの選択を許容する８個の第２レベル選択トランジスタ３の８群を具え、且つ第３レベル選択信号 YM0〜YM7(また全部のメモリセクターに共通である) により駆動され且つ８個の第２レベルビット線B1〜B64 の８群のうちの１個の選択を許容する８個の第３レベル選択トランジスタ４を具えている。
【００１７】
各列復号器CDi がそれぞれのセンス増幅器SAi(ｉ＝１〜８) へ供給し、且つ各センス増幅器SAi は今度はそれぞれの出力データ線Oi（ｉ＝１〜８）を駆動するそれぞれの出力バッファOBi(ｉ＝１〜８) へ供給する。
【００１８】
第１レベル選択信号YO0k〜YO3k（ｋ＝１〜８）と、第２レベル選択信号 YN0〜YN7 、及び第３レベル選択信号 YM0〜YM7 は、アドレス信号バスADD により供給される復号回路９により発生される。第１レベル選択信号と、第２レベル選択信号、及び第３レベル選択信号の発生は、後ほど更に詳細に説明されるだろう。
【００１９】
このメモリ装置が読取又はプログラムモードでアクセスされた場合には、８ビット線が同時に選択されるはずで、１ビット線は現在アドレスされているメモリセクターの８個の部分D1〜D8のうちの各々１個に対するものである。
【００２０】
図２に更に示されているように、各メモリセクターSkの各部分Diに関連して、４列の冗長メモリセルRMC(冗長ビット線RBL0〜RBL3)は、メモリセルMCと同じである。４個の第１レベル選択信号YO0K〜YO3Kにより駆動される、４個の第１レベル冗長選択トランジスタ2Rは、第２レベル冗長ビット線RBi(ｉ＝１〜８)へ選択された冗長ビット線を電気的に接続する、４個の冗長ビット線RBL0〜RBL3のうちの１個の選択を許し、所定のメモリセクターの所定の部分Diの第２レベル冗長ビット線RBi は他のメモリセクターの全部の部分Diと共通である。列復号器CDi において、（全部のメモリセクターに共通な）第２レベル冗長選択信号YRにより駆動される第２レベル冗長選択トランジスタ4Rが、その部分Diと関連するセンス増幅器SAi へ第２レベル冗長ビット線RBi を電気的に接続することを許す。付随的に、冗長メモリセルRMC がメモリセクターSkの共通ソース線SLK へ接続されたソース電極を有しないことは注意されねばならない。
【００２１】
図３はビット線の物理的構造と第２レベルビット線とを図式的に示している。ビット線 BL0〜BL225 及び冗長ビット線RBL0〜RBL3は、各部分Diに対して局部的であり（すなわち、所定のセクターの所定の部分Diのビット線と冗長ビット線とは、他のメモリセクターの部分Diのビット線と冗長ビット線と物理的に異なっている）、且つ例えば第１レベル相互接続層のストリップによって形成されている（例えば、二重金属層製造過程においては、それらは第１レベル金属層のストリップにより形成される）。所定のメモリセクターの所定の部分Diの第２レベルビット線B1〜B64 及び第２レベル冗長ビット線RBi は、他のメモリセクターの全部の部分Diと代わりに共通であり、且つ例えば第２レベル相互接続層のストリップによって形成されている（二重金属層過程においては、それらは第２レベル金属層のストリップにより形成される）。
【００２２】
図４はメモリセクターの内側の冗長ビット線の物理的配置を図式的に図解している。この図においては、メモリセクターの左側のみが示されており、右側は対称である。16個の冗長ビット線（メモリセクターの左側において４個の部分D1〜D4のうちの各々１個に対して４個の局部的冗長ビット線RBL0〜RBL3）が各メモリセクターS1〜S8の部分D2とD3との間に置かれている。全体として、 256個の冗長ビット線がこのメモリ装置内に設けられている。
【００２３】
図５は、フラッシュEEPROM内に一体化された冗長制御回路を図式的に示している。この回路は４個のメモリバンクCAM1〜CAM4を具えているコンテントアドレッサブルメモリ（Content Addressable Memory ; CAM）を具えている。第１メモリバンクCAM1は各メモリセクターSkの各部分Di内の冗長ビット線RBL0と関連しており、同様に、第２、第３及び第４メモリバンクCAM2〜CAM4はそれぞれ冗長ビット線RBL1〜RBL3と関連している。各メモリバンクCAM1〜CAM4は、８個のそれぞれのCAM 行選択信号 CR1〜CR8 によって個別にアドレスできる、８個のCAM 行(CAMメモリ位置)を具えている。各CAM 行は９個のメモリ素子を具え、最初の８個のメモリ素子 AB0〜AB7 はメモリセクターの部分Diの 256個のビット線 BL0〜BL255
の間の欠陥のあるビット線のアドレスに対応する８ビットディジタルコードを記憶することができ、一方９番目のメモリ素子GB（いわゆる「保護ビット」）は欠陥のあるビット線アドレスがメモリ素子 AB0〜AB7 内に記憶される信号に対してプログラムされる。各CAM 行はそれぞれのメモリセクターと関連し、例えば、各メモリバンクCAM1〜CAM4の第１CAM 行は第１メモリセクターS1に関連し、以下同様であり、以下にもっと良く説明されるように、所定のCAM 行は対応するメモリセクターがアドレスされた場合に読み取られる。この方法においては、現在アドレスされているメモリセクターの現在アドレスされているビット線が欠陥のあるビット線である場合は、アドレスされたメモリセクターに属する冗長ビット線によりその欠陥のあるビット線を置き換えることが可能であり、しかも欠陥のあるビット線と同じアドレスを有する他のメモリセクターに属するビット線は冗長ビット線により置き換えられず、これがより大きい数の欠陥を修復することを許容する。
【００２４】
各メモリバンクCAM1〜CAM4内の９個のメモリ素子 AB0〜AB7 とGBとのうちの各々１個が、それぞれのメモリ素子の内容を読み取るためにそれぞれの感知回路５と関連しており、もっと詳細に言えば、８個のCAM 行に属している全部のメモリ素子AB0 は、独特の感知回路５に関連しており、且つ同じことが他のメモリ素子 AB0〜AB7 とGBとに対しても真を保持する。保護ビットGBと関連する感知回路５の出力端子を除いて、各感知回路５の出力端子が、他の入力がアドレス信号バスADD のそれぞれのアドレス信号A0〜A7であるそれぞれの２入力排他的論理和ゲート６へ供給し、アドレス信号A0〜A7が現在の列アドレス信号を運ぶ。各排他的論理和ゲート６は、関連するコンテントアドレッサブルメモリバンクのそれぞれのメモリ素子 AB0〜AB7 の内容を、列アドレス信号A0〜A7のうちの１個の論理状態と比較する。排他的論理和ゲート６の出力と保護ビットGBと関連する感知回路５の出力とは、出力 RS0〜RS3 が残りの３個のメモリバンクCAM1〜CAM4と関連する他の３個の論理積ゲート７の出力と一緒に、列復号回路９と４入力論理和ゲート12とへ供給する９入力論理積ゲート７へ供給される。論理和ゲート12の出力が第２レベル冗長選択信号YRを形成し、且つまた列復号回路９へ供給する。選択されたCAM 行のメモリ素子 AB0〜AB7 内に記憶されたディジタルコードが列アドレス信号A0〜A7の現在の論理形態と一致する場合、及び選択されたCAM 行の保護ビットGBがプログラムされた場合のみ、所定の論理積ゲート７の出力は高である。
【００２５】
このメモリ装置へ現在供給されたアドレスが、コンテントアドレッサブルメモリ内に記憶された欠陥のあるアドレスと一致するかどうかを認識するための回路を、感知回路５、排他的論理和ゲート６及び論理積ゲート７が、一緒に形成している。
【００２６】
図６はメモリ素子 AB0〜AB7 又はGBのうちの一つ、及びそれぞれの感知回路５の構造を詳細に示している。図からわかるように、各メモリ素子 AB0〜AB7 又はGBは、CAM 行選択信号 CR1〜CR8 のうちのそれぞれの１個を供給される制御入力端子13A, 13Bと、プログラミング電圧WRA, WRBを供給されるプログラミング入力端子14A, 14B、及び感知回路５へ供給する読取出力端子15A, 15Bを有する２個のメモリセル10A, 10Bを具えている。メモリセル10A, 10Bの読取出力端子15A, 15Bは、２個の位相反転器I1, I2を具える双安定ラッチのそれぞれの入力端子へ、それぞれの電圧制限トランジスタ11A, 11Bを通して結合されている。そのラッチの出力端子16はそれぞれの排他的論理和ゲート６へ供給され、又は、保護ビットGBの場合には、それぞれの論理積ゲート７へ直接に供給される。電圧制限トランジスタ11A, 11Bのゲート電極は、ソフトの書込誤りを防止するために、約1Vにメモリセルの読取出力端子15A, 15B上の電圧を制限するほぼ2Vのバイアス電圧VBによりバイアスされる。
【００２７】
図７はメモリセル10A, 10Bうちの１個の詳細な回路図である。このメモリセルは５個の浮遊ゲート MOS（酸化金属半導体）トランジスタM1〜M5を具えている。最初の４個の浮遊ゲートMOS トランジスタM1〜M4は、大地へ接続されたソース電極と、読取出力端子15A, 15Bへ接続されたドレイン電極及びメモリセル10A, 10Bの制御入力端子13A, 13Bへ接続された制御ゲート電極を有し、並列に接続され、５番目の浮遊ゲートMOS トランジスタは、大地へ接続されたソース電極、プログラミング入力端子14A, 14Bへ接続されたドレイン電極及びメモリセル10A, 10Bの制御入力端子13A, 13Bへ接続された制御ゲート電極を有している。これら５個のトランジスタM1〜M5は互いに短絡された浮遊ゲートを有している。最初の４個の浮遊ゲートMOS トランジスタM1〜M4は、高い感知電流を与えるためにメモリセル10A, 10Bの読取の間に、同時に活性化され、一方第５の浮遊ゲートMOS トランジスタはメモリセル10A, 10Bのプログラミングの間に使用され、５個のトランジスタM1〜M5は互いに短絡された浮遊ゲートを有するので、トランジスタM5のチャネル内に発生される熱電子流が５個のトランジスタM1〜M5を同時に全部プログラムする。このメモリセルをプログラムするために必要なプログラミング電流は単一の浮遊ゲート MOSトランジスタのプログラミング電流とほぼ等しいが、感知電流は同じバイアス条件において単一の浮遊ゲート MOSトランジスタの感知電流の４倍とほぼ等しい。
【００２８】
図８は、メモリ素子 AB0〜AB7 のメモリセル 10A〜10B をプログラミングするための、プログラミング回路の回路図である。このプログラミング回路は２個の他のＰチャネルMOSFET（酸化金属半導体電界効果トランジスタ）18A, 18Bへプログラミング電圧VPG （約５〜６Ｖ）の供給を可能にするための、プログラムイネーブル信号PEにより制御されるＰチャネルMOSFET 17 を具えている。MOSFET 18Aは列アドレス信号A0〜A7のうちの一つにより制御され、一方MOSFET 18Bは前記の列アドレス信号A0〜A7の相補信号より制御される。MOSFET 18Aのドレインはメモリセル10A のプログラミング入力端子14A へ接続され、一方MOSFET 18Bのドレインはメモリセル10B のプログラミング入力端子14B へ接続されている。
【００２９】
図９は列復号回路９の構造を図式的に示している。この回路は列アドレス信号A5〜A7を供給され且つ８個の第３レベル選択信号 YM0〜YM7 を発生する第１復号器19を具え、アドレス信号A5〜A7の特定の論理形態に依存して、第３レベル選択信号 YM0〜YM7 のうちの１個だけが活性化される。信号YRが活性である場合に、アドレス信号A5〜A7の状態とは無関係に、この第１復号器19は第３レベル選択信号 YM0〜YM7 のいずれか１個の活性化を抑制するために信号YRをも供給される。第２復号器20はアドレス信号A2〜A4を供給され、且つ８個の第２レベル選択信号 YN0〜YN7 を発生し、これらの信号 YN0〜YN7 のうちの１個だけが、アドレス信号A2〜A4の状態に依存して活性化される。第３復号器21は残りの列アドレス信号A0, A1及び８個のメモリセクター選択信号 SS1〜SS8 を供給され、且つ第１レベル選択信号YO0K〜YO3K（ｋ＝１〜８）の８個の群を発生する。セクター選択信号 SS1〜SS8 は、これもアドレス信号バスADD により供給される、もう一つの復号器22により発生され、且つアドレス信号ADD の特定の論理形態に従って、セクター選択信号 SSk (ｋ＝１〜８）のうちの１個が活性化される。セクター選択信号SSk のうちの所定の１個の活性化が、アドレス信号A0, A1の形態に従って、群ｋの４個の信号YO0K〜YO3Kのうちのそれぞれ１個の活性化を許容し、他の群の全部の他の第１レベル選択信号YO0K〜YO3Kは活性化されない。第３復号器21は信号YR及び冗長選択信号 RS0〜RS3 をも供給され、信号YRが活性な場合には、選択されたセクターｋに対応する第１レベル選択信号YO0K〜YO3Kのうちの１個の活性化はアドレス信号A0, A1に依存せず、それぞれ冗長選択信号 RS0〜RS3 に依存する。
【００３０】
所定のメモリセクターの所定の部分Diにおいて欠陥のあるビット線が前記の部分Diと関連する４個の冗長ビット線RBL0〜RBL3のうちの１個により置き換えられた場合に、同じ分配がしかも欠陥のあるビット線の同じアドレスを有するメモリセクターの他の部分に属する全部のビット線に対して起こり、言い換えれば、欠陥のあるビット線の冗長は、欠陥のあるビット線が見だされる部分Diから独立ではないことは注意されねばならない。
【００３１】
図１０はフラッシュEEPROMに対してなされる冗長動作を選択するための回路を図式的に示している。一つの２動作モードは信号Ｍにより選択される。第１冗長モードにおいては、４個のコンテントアドレッサブルメモリバンクCAM1〜CAM4の８個のCAM 行全部へのアクセスが可能にされ、CAM 行選択信号CR1 はセクター選択信号SS1 に対応し、CAM 行選択信号CR2 はセクター選択信号SS2 に対応し、以下同様である。現在アドレスされているセクターがS1である場合には、第１CAM
行がアドレスされ、現在アドレスされているセクターがS2である場合には、第２CAM 行がアドレスされ、以下同様である。この冗長モードにおいては、４個以上の欠陥のあるビット線が各メモリセクター内に存在しない場合には、このメモリ装置内に設けられた 256個の冗長ビット線が、最大で32個の欠陥のあるビット線を修復することを許容する。各メモリバンクCAM1〜CAM4の８個のメモリ位置全部が使用されるので、これが可能にされて、それにより各メモリセクター毎に４個の欠陥のあるビット線アドレスがコンテントアドレッサブルメモリ内に記憶され得て、そのような置き換えを他のセクターにおいて起こさせることなく、所定のメモリセクター内の欠陥のあるビット線が置き換えられ得る。
【００３２】
第２冗長モードにおいては、４個のメモリバンクのうちの第１CAM 行のみがアクセスされ得て、４個の欠陥のあるビット線アドレスのみがコンテントアドレッサブルメモリ内に記憶され得る。この冗長モードにおいては、そのメモリ装置内に設けられた 256個の冗長ビット線が、最大で４個の欠陥のあるビット線を、それが見つかった時はいつでも、修復することを許容する。所定のメモリセクターの欠陥のあるビット線が前記のメモリセクターに属する冗長ビット線により置き換えられた場合には、同じ置き換えが他のメモリセクターに属するが、欠陥のあるビット線の同じアドレスを有する全部のビット線に対して行われる。言い換えれば、他のセクターの冗長ビット線と無関係に所定のセクターの冗長ビット線を使用することは不可能である。
【００３３】
二つの冗長モードのうちの一方の選択は、そのメモリ装置の工場内試験の間に行われる。たとえ第１冗長モードがより多くの数の欠陥が修復されることを許容するとしても、第１冗長モードはメモリ装置の読取アクセス時間の延長を生じ、実際には、アドレスの遷移が、所定のメモリセクター内の欠陥のあるビット線から、もう一つのメモリセクター内のもう一つの欠陥のあるビット線へ行われた場合に、冗長制御回路の感知回路５の整定を待つことが必要であり、すなわち、コンテントアドレッサブルメモリ位置の内容の読取が動的に実行される。コンテントアドレッサブルメモリ位置は決して変化しないので、コンテントアドレッサブルメモリの内容がメモリ装置の出力増加において読み取られ、且つ出力増加においてのみ整定するために、冗長制御回路の感知回路５を待つことが必要であるから、第２冗長モードはこの欠点を示さない。
【００３４】
二つの冗長モードのいずれか一方の選択は、メモリ装置内に見だされる欠陥のあるビット線の数に依存し、この数が４よりも大きい場合には、第１冗長モードが力を与えられ、一方この数が４より小さいか又は等しい場合には、第２冗長モードが選択される。
【００３５】
本発明による冗長制御回路が第１冗長モードで動作される場合に、本発明による冗長制御回路が、たとえメモリ装置チップ内の冗長制御回路により占有される面積が４個の欠陥のあるビット線のみを修復することができる冗長制御回路により占有されるはずの面積とほとんど等しいとしても、32個までの欠陥のあるビット線を修復することを許容することを明白にすることは重要である。
【００３６】
実際には、本発明の冗長制御回路においては、このメモリ装置へ供給される現在のアドレスと欠陥のあるアドレスとの間の一致を認識するために４個の回路だけが設けられる（各メモリバンクCAM1〜CAM4に関連する回路５、６及び７の４個の群）。チップ面積のこの節約が欠陥のあるアドレスを記憶するためのコンテントアドレッサブルメモリの使用のおかげで可能にされる。慣習的な冗長制御回路においては、感知回路５、排他的論理和ゲート６及び論理積ゲート７の各群が唯一の欠陥のあるアドレスを記憶できる単一のそれぞれのメモリレジスタと関連して、本発明による冗長制御回路においては、代わりに、感知回路５、排他的論理和ゲート６及び論理積ゲート７の各群は欠陥のあるアドレスを各々１個が記憶できる８個のコンテントアドレッサブルメモリ行に関連し、これが感知回路５、排他的論理和ゲート６及び論理積ゲート７の各群が、単一の欠陥のあるアドレスの代わりに、８個の欠陥のあるアドレスを認識できることを意味している。コンテントアドレッサブルメモリの内容の感知が、アドレスされるセクター変化の度毎に動的に実行されるので、メモリ装置の読取アクセス時間の僅かな増加により唯一の欠点が表現され、しかしながら、慣習的な構成が用いられた場合には、８倍大きいチップ面積が必要であろう。
【図面の簡単な説明】
【図１】  本発明による冗長を有するセクター化されたフラッシュEEPROMの図式的ブロック図である。
【図２】  図１のフラッシュEEPROMの列復号アーキテクチャの図式的ブロック図である。
【図３】  図２に示された列復号アーキテクチャの図式的な物理的構造を示している。
【図４】  図１に示されたフラッシュEEPROMの部分の図式的な物理的レイアウトである。
【図５】  図１に示されたフラッシュEEPROMの冗長制御回路を示している。
【図６】  図５の冗長制御回路の詳細を示している。
【図７】  冗長制御回路のメモリセルを示している。
【図８】  図７のメモリセルのためのプログラミング回路を示している。
【図９】  列選択信号を発生するための回路の概略図である。
【図１０】  二つの冗長動作モードのうちの一方を選択するための回路を図式的に示している。
【符号の説明】
１  消去電圧源
２  第１レベル選択トランジスタ
2R  第１レベル冗長選択トランジスタ
３  第２レベル選択トランジスタ
４  第３レベル選択トランジスタ
4R  第２レベル冗長選択トランジスタ
５  感知回路
６  ２入力排他的論理和ゲート
７  ９入力論理積ゲート
９  列復号回路
10A, 10B  メモリセル
11A, 11B  電圧制限トランジスタ
12  ４入力論理和ゲート
13A, 13B  制御入力端子
14A, 14B  プログラミング入力端子
15A, 15B  読取出力端子
16  ラッチの出力端子
17  ＰチャネルMOSFET
18A, 18B  ＰチャネルMOSFET
19  第１復号器
20  第２復号器
21  第３復号器
22  もう一つの復号器
A0〜A7  アドレス信号
AB0〜AB7 メモリ素子
ADD アドレス信号バス
B1〜B64   第２レベルのビット線
BL0〜BL255   ビット線
CAM1〜CAM4  メモリバンク
CDi（ｉ＝１〜８）列復号器
CR1〜CR8 メモリバンク行選択信号
Di（ｉ＝１〜８）各メモリセクターの部分
GB  ９番目のメモリ素子（いわゆる「保護ビット」）
I1, I2  位相反転器
Li（ｉ＝１〜８）単一線
Ｍ  信号
M1〜M5  浮遊ゲート MOSトランジスタ
MC  メモリセル
Oi（ｉ＝１〜８）  出力データ線
OBi(ｉ＝１〜８)   出力バッファ
PE  プログラムイネーブル信号
RBi(ｉ＝１〜８）第２レベル冗長ビット線
RBL0〜RBL3  冗長ビット線
RD  行復号器
RMC 冗長メモリセル
RS0〜RS3 出力
S1〜S8  メモリセクター
S1L〜S8L メモリセクターの左側部分
S1R〜S8R メモリセクターの右側部分
SAi （ｉ＝１〜８）センス増幅器
SLK メモリセクターの共通ソース線
SSk(ｋ＝１〜８）  セクター選択信号
VB  バイアス電圧
VPG プログラミング電圧
WL0〜WL255 行（ワード線）
WRA, WRB  プログラミング電圧
YM0〜YM7 第３レベル選択信号
YN0〜YN7 第２レベル選択信号
YO0K〜YO3K（ｋ＝１〜８）  第１レベル選択信号
YR  第２レベル冗長選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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