(57)【特許請求の範囲】
【請求項１】
１つのメモリセルトランジスタに対して１つの強誘電体キャパシタが接続されている強誘電体メモリ装置において、
上部電極，下部電極及び上記上部電極−下部電極間に介在する強誘電体膜により構成される上記強誘電体キャパシタと、
第１の不純物拡散層，第２の不純物拡散層及びゲートを有し、上記強誘電体キャパシタの上記上部電極への電圧の供給を制御するための上記メモリセルトランジスタと、
上記メモリセルトランジスタ及び強誘電体キャパシタの上方に形成された層間絶縁膜と、
上記層間絶縁膜の上に形成された第１の配線層と、
上記第１の配線層と上記強誘電体キャパシタの上部電極とを接続するコンタクトとを備え、
上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過する１つの線と干渉しないように上部電極の中心付近の位置からオフセットした位置に形成されており、
上記下部電極と上記強誘電体膜とが同一形状を有し、上記上部電極が上記強誘電体膜よりも狭幅の形状を有していることを特徴とする強誘電体メモリ装置。
【請求項２】
１つのメモリセルトランジスタに対して１つの強誘電体キャパシタが接続されている強誘電体メモリ装置において、
上部電極，下部電極及び上記上部電極−下部電極間に介在する強誘電体膜により構成される上記強誘電体キャパシタと、
第１の不純物拡散層，第２の不純物拡散層及びゲートを有し、上記強誘電体キャパシタの上記上部電極への電圧の供給を制御するための上記メモリセルトランジスタと、
上記メモリセルトランジスタ及び強誘電体キャパシタの上方に形成された層間絶縁膜と、
上記層間絶縁膜の上に形成された第１の配線層と、
上記第１の配線層と上記強誘電体キャパシタの上部電極とを接続するコンタクトとを備え、
上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過する１つの線と干渉しないように上部電極の中心付近の位置からオフセットした位置に形成されており、
上記上部電極と上記強誘電体膜とは、同一形状を有していることを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１又は２記載の強誘電体メモリ装置において、
上記上部電極は、矩形の平面形状を有しており、
上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過するとともに上部電極の１つの辺に平行な線と干渉しないように上部電極の中心付近の位置からいずれか１つの辺側にオフセットした位置に形成されていることを特徴とする強誘電体メモリ装置。
【請求項４】
請求項１又は２記載の強誘電体メモリ装置において、
上記上部電極は、矩形の平面形状を有しており、
上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過するとともに上部電極の２つの辺に平行な互いに直交する２つの線と干渉しないように、上部電極の中心付近の位置からいずれか１つのコーナー側にオフセットした位置に形成されていることを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の強誘電体メモリ装置において、
上記メモリセルトランジスタの不純物拡散層に接続されるビット線と、
上記下部電極を構成するセルプレート線とをさらに備え、
上記強誘電体キャパシタは、上記メモリセルトランジスタの不純物拡散層とセルプレート線との間に接続されており、
上記ビット線と上記セルプレート線は直交するように配置されており、
上記コンタクトは、上記上部電極に対して上記不純物拡散層の側にオフセットした位置に形成されていることを特徴とする強誘電体メモリ装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の強誘電体メモリ装置において、
上記メモリセルトランジスタの不純物拡散層に接続されるビット線と、
上記下部電極を構成するセルプレート線とをさらに備え、
上記強誘電体キャパシタは、上記メモリセルトランジスタの不純物拡散層とセルプレート線との間に接続されており、
上記ビット線と上記セルプレート線は直交するように配置されており、
上記上部電極は、上記ビット線と交差する部位において、ビット線の長手方向の辺よりもはみ出る位置まで形成されており、
上記コンタクトは、上部電極に対して、上記ビット線に対向する側にオフセットした位置に形成されていることを特徴とする強誘電体メモリ装置。
【請求項７】
請求項１〜４のうちいずれか１つに記載の強誘電体メモリ装置において、
上記ゲートはワード線としてメモリセルアレイの行方向に延びており、
上記下部電極はセルプレート線として上記メモリセルアレイの行方向に延びていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に係り、特に信頼性の向上対策に関するものである。
【０００２】
【従来の技術】
近年、携帯端末機器やＩＣカード等が普及し、電子機器に搭載される半導体装置としての不揮発性メモリ装置においても低電圧，低消費電力および高速動作の要望が高まっている。そして、低電圧，低消費電力，高速動作を実現できる不揮発性メモリ装置としては、強誘電体メモリ装置が注目されている。この強誘電体メモリ装置は、強誘電体膜を２つの電極で挟んだキャパシタを有するものであって、キャパシタ内の強誘電体膜の分極方向の正負の相違によって不揮発性データを記憶するものである。したがって、データの書換には強誘電体膜の分極方向を反転させるための電界をかけるだけでよいため、低電圧，低消費電力，高速動作を容易に実現できる利点がある。
【０００３】
図４は、従来の強誘電体メモリ装置のメモリセルアレイをビット線が形成されている層から下方に向かって見た状態を示す平面図である。図５は、図４のＶ−Ｖ線断面における縦断面図である。
【０００４】
図５に示すように、Ｓｉ基板５１上には、ＬＯＣＯＳ膜５２によって囲まれる活性領域ＯＤが設けられている。この活性領域ＯＤ内に、ソース領域，ドレイン領域となる不純物拡散層５３と、ポリシリコン膜からなるゲート５４とが形成されている。また、Ｓｉ基板５１の上には、第１の層間絶縁膜５５が形成されており、この第１の層間絶縁膜５５の上でＬＯＣＯＳ膜５２の上方に相当する領域には、プラチナやイリジウム系金属からなる下部電極５６と、強誘電体材料からなる強誘電体膜５７と、プラチナやイリジウム系金属からなる上部電極５８とにより構成されるメモリセルキャパシタが設けられている。また、第１の層間絶縁膜５５の上には第２の層間絶縁膜５９が形成されていて、この第２の層間絶縁膜５９の上に、銅を含むアルミニウムからなるストレージ配線６０が形成されている。
【０００５】
図４において、上記ゲート５４はワード線ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延びており、上記下部電極５６はセルプレート線としてメモリセルアレイの行方向に延びている。また、メモリセルアレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられているが、このうち１つのビット線ＤＢＬは図５において破線で示されている。図５に示される上部電極５８はＤＲＡＭでいうところのデータストレージノードに相当するものであり、図４においてはＴＥで示されている。さらに、上記ストレージ配線６０と上部電極５８との間はコンタクトＣＥにより接続されている。また、ストレージ配線６０とメモリセルトランジスタの不純物拡散層５３との間はコンタクトＣＷ１により、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと不純物拡散層５３との間はコンタクトＣＷ２により、それぞれ接続されている。上記ストレージ配線６０とビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬとにより第１の配線層が構成されている。
【０００６】
このような強誘電体メモリ装置は、以下の工程によって製造される。半導体基板５１の上に、ＯＤで示されたトランジスタの活性領域（ゲート５４、ソース・ドレイン等の不純物拡散層５３を形成する領域）を取り囲むＬＯＣＯＳ膜５２が形成される。次に、トランジスタのゲート５４を構成する例えばポリシリコンで形成されたワード線ＷＬ０〜ＷＬ３が形成される。次に、第１の層間絶縁膜５５が形成された後、例えばプラチナやイリジウム系を含む材料により、メモリセルの強誘電体キャパシタの下部電極５６を構成するセルプレート線ＣＰ０〜ＣＰ３が形成される。また、このセルプレート線ＣＰ０〜ＣＰ３の上面には強誘電体膜が堆積され、次に、プラチナやイリジウム系を含む材料膜が堆積される。この２つの膜を順次パターニングして、メモリセルの強誘電体キャパシタの上部電極５８を構成するＤＲＡＭでいうところのデータストレージノードＴＥや強誘電体膜５７が形成される。次に、第２の層間絶縁膜５９が形成された後、上部電極５８とストレージ配線２０との間のコンタクトＣＥや、ストレージ配線２０とメモリセルトランジスタの不純物拡散層５３とのコンタクトＣＷ１が形成される。次に、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬ及び上部電極ＴＥとメモリセルトランジスタの不純物拡散層（ドレイン）５３との接続線として、例えばアルミニウムや銅を含む金属膜により、第１の配線層が形成される。これにより、図１のようなメモリセルアレイが構成される。
【０００７】
以上により、不純物拡散層５３を介して供給されるビット線の電圧とセルプレート線の電圧との高低関係の相違に応じて、２つの強誘電体膜５７内の分極状態の正負を交替的に変化させて保持することで、”１”，”０”のデータを保持することができるように構成されている。この従来例では、上部電極５８とストレージ配線６０とのコンタクトＣＥは、上部電極５８（ＴＥ）の中央に配置されている。
【０００８】
【発明が解決しようとする課題】
ところで、上記従来の強誘電体メモリ装置において、強誘電体キャパシタのリテンション（データ保持）特性などの特性の劣化が生じることがあり、その原因を調べた結果、上部電極５８から強誘電体膜５７への異物の侵入や、コンタクトＣＥ形成時のダメージ等があることが１つの原因として考えられた。すなわち、上記図４，図５に示す従来の強誘電体メモリ装置の構造においては、上部電極５８とストレージ配線６０とのコンタクトＣＥが上部電極５８（ＴＥ）の中央に配置されている結果、異物がコンタクトＣＥから上部電極に入ったり、コンタクトＣＥ形成時にダメージがはいると、強誘電体膜５７のうちコンタクトＣＥの直下方の領域が劣化しやすいためではないかと推測された。
【０００９】
本発明は斯かる点に鑑みてなされたものであり、その目的は、平面的に見たときの上部電極における上層のストレージ配線とのコンタクト位置を調整することにより、強誘電体キャパシタの特性の劣化のない信頼性の高い強誘電体メモリ装置の提供を図ることにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明が講じた手段は、平面的に見たときのコンタクトの位置をメモリセルの上部電極の周辺部に設けることにある。
【００１１】
本発明の強誘電体メモリ装置は、上部電極，下部電極及び上記上部電極−下部電極間に介在する強誘電体膜により構成される強誘電体キャパシタと、第１の不純物拡散層，第２の不純物拡散層及びゲートを有し、上記強誘電体キャパシタの上記上部電極への電圧の供給を制御するためのメモリセルトランジスタと、上記メモリセルトランジスタ及び強誘電体キャパシタの上方に形成された層間絶縁膜と、上記層間絶縁膜の上に形成された第１の配線層と、上記第１の配線層と上記強誘電体キャパシタの上部電極とを接続するコンタクトとを備え、上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過する１つの線と干渉しないように上部電極の中心付近の位置からオフセットした位置に形成されている。
【００１２】
これにより、コンタクトを介して上方から異物が上部電極に侵入したり、コンタクト形成時に上部電極がダメージを受けても、コンタクトの形成位置が上部電極の中心からずれているので、強誘電体膜の特性に重大な影響を与える中央部にはその悪影響がそれ程波及することがない。したがって、強誘電体キャパシタの特性の劣化を抑制することができる。
【００１３】
上記上部電極が矩形の平面形状を有している場合には、上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過するとともに上部電極の１つの辺に平行な線と干渉しないように上部電極の中心付近の位置からいずれか１つの辺側にオフセットした位置に形成されていればよい。
【００１４】
上記上部電極が矩形の平面形状を有している場合には、上記コンタクトは、平面的に見て、上記上部電極の中心位置を通過するとともに上部電極の２つの辺に平行な互いに直交する２つの線と干渉しないように、上部電極の中心付近の位置からいずれか１つのコーナー側にオフセットした位置に形成されていることがより好ましい。
【００１５】
上記強誘電体メモリ装置において、上記メモリセルトランジスタの不純物拡散層に接続されるビット線と、上記下部電極を構成するセルプレート線とをさらに備え、上記強誘電体キャパシタは、上記メモリセルトランジスタの不純物拡散層とセルプレート線との間に接続されており、上記ビット線と上記セルプレート線は直交するように配置されている場合には、上記コンタクトを、上記上部電極に対して上記不純物拡散層の側にオフセットした位置に形成することができる。
【００１６】
上記強誘電体メモリ装置において、上記メモリセルトランジスタの不純物拡散層に接続されるビット線と、上記下部電極を構成するセルプレート線とをさらに備え、上記強誘電体キャパシタは、上記メモリセルトランジスタの不純物拡散層とセルプレート線との間に接続されており、上記ビット線と上記セルプレート線は直交するように配置されており、上記上部電極は、上記ビット線と交差する部位において、ビット線の長手方向の辺よりもはみ出る位置まで形成されている場合には、上記コンタクトを、上部電極に対して、上記ビット線に対向する側にオフセットした位置に形成することができる。
【００１７】
また、上記強誘電体メモリ装置において、上記下部電極と上記強誘電体キャパシタとにほぼ同じ形状を与え、上記上部電極に上記強誘電体キャパシタよりも狭幅の形状を与えることにより、加工ダメージの大きい強誘電体キャパシタの端部付近を使用することなく、特性の改善を図ることができる。
【００１８】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体メモリ装置のメモリセルアレイをビット線が形成されている層から下方に向かって見た状態を示す平面図である。図２は、図１のII−II線断面における縦断面図である。
【００１９】
図２に示すように、Ｓｉ基板１１上には、ＬＯＣＯＳ膜１２によって囲まれる活性領域ＯＤが設けられている。この活性領域ＯＤ内に、ソース領域，ドレイン領域となる不純物拡散層１３と、ポリシリコン膜からなるゲート１４とが形成されている。また、Ｓｉ基板１１の上には、第１の層間絶縁膜１５が形成されており、この第１の層間絶縁膜１５の上でＬＯＣＯＳ膜１２の上方に相当する領域には、プラチナやイリジウム系金属からなる下部電極１６と、後述するような強誘電体材料からなる強誘電体膜１７と、プラチナやイリジウム系金属からなる上部電極１８とにより構成されるメモリセルキャパシタが設けられている。また、第１の層間絶縁膜１５の上には第２の層間絶縁膜１９が形成されていて、この第２の層間絶縁膜１９の上に、銅を含むアルミニウムからなるストレージ配線２０が形成されている。
【００２０】
図１において、上記ゲート１４はワード線ＷＬ０〜ＷＬ３としてメモリセルアレイの行方向に延びており、上記下部電極１６はセルプレート線としてメモリセルアレイの行方向に延びている。また、メモリセルアレイの列方向に延びるビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬが設けられているが、このうち１つのビット線ＤＢＬは図２において破線で示されている。図２に示される上部電極１８はＤＲＡＭでいうところのデータストレージノードに相当するものであり、図１においては文字ＴＥで示されている。さらに、上記ストレージ配線２０と上部電極１８との間はコンタクトＣＥにより接続されている。また、ストレージ配線２０とメモリセルトランジスタの不純物拡散層１３との間はコンタクトＣＷ１により、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬと不純物拡散層１３との間はコンタクトＣＷ２により、それぞれ接続されている。上記ストレージ配線２０とビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬとにより第１の配線層が構成されている。
【００２１】
以上により、不純物拡散層１３を介して供給されるビット線の電圧とセルプレート線の電圧との高低関係の相違に応じて、２つの強誘電体膜１７の分極状態の正負を交替的に変化させて保持することで、”１”，”０”のデータを保持することができるように構成されている。
【００２２】
本実施形態に係る強誘電体メモリ装置の製造方法については、従来と同様である。半導体基板１１の上に、ＯＤで示されたトランジスタの活性領域（ゲート１４、ソース・ドレイン等の不純物拡散層１３を形成する領域）を取り囲むＬＯＣＯＳ膜１２が形成される。次に、トランジスタのゲート１４を構成する例えばポリシリコンで形成されたワード線ＷＬ０〜ＷＬ３が形成される。次に、第１の層間絶縁膜１５が形成された後、例えばプラチナやイリジウム系を含む材料により、メモリセルの強誘電体キャパシタの下部電極１６を構成するセルプレート線ＣＰ０〜ＣＰ３が形成される。また、このセルプレート線ＣＰ０〜ＣＰ３の上面には強誘電体膜が堆積され、次に、プラチナやイリジウム系を含む材料膜が堆積される。この２つの膜を順次パターニングして、メモリセルの強誘電体キャパシタの上部電極１８を構成するＤＲＡＭでいうところのデータストレージノードＴＥや強誘電体膜１７が形成される。次に、第２の層間絶縁膜１９が形成された後、上部電極１８とストレージ配線２０との間のコンタクトＣＥや、ストレージ配線２０とメモリセルトランジスタの不純物拡散層１３とのコンタクトＣＷ１が形成される。次に、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬ及び上部電極ＴＥとメモリセルトランジスタの不純物拡散層（ドレイン）１３との接続線として、例えばアルミニウムや銅を含む金属膜により、第１の配線層が形成される。これにより、図１のようなメモリセルアレイが構成される。
【００２３】
ここで、本実施形態の特徴は、上部電極１８（ＴＥ）とストレージ配線２０とを接続するコンタクトＣＥの位置とを従来の構造とは変えた点である。すなわち、従来の強誘電体メモリ装置の構造においては、図５に示すように、平面的に見てコンタクトＣＥが上部電極５８のほぼ中央に形成されていた。それに対し、本実施形態に係る強誘電体メモリ装置においては、図１及び図２に示すように、コンタクトＣＥを、従来の強誘電体メモリ装置における上部電極１８（ＴＥ）の中央付近の位置からメモリセルトランジスタの不純物拡散層１３側にずらせて形成している。
【００２４】
また、セルプレート線ＣＰに沿った方向における上部電極１８の位置を、従来の強誘電体メモリ装置における位置からビット線ＢＬ側にオフセットさせている。つまり、上部電極１８とビット線ＢＰとが交差する位置において、上部電極１８の４つの辺のうちセルプレート線ＣＰに直交する１つの辺がビット線からはみ出るように、上部電極１８がオフセットされている。その結果、コンタクトＣＥは、上部電極１８のコーナー付近に形成されている。ただし、本実施形態の構造においては上部電極１８と強誘電体膜１７とは、同じ形状にパターニングされているので、今までの説明は、上部電極１８と強誘電体膜１７との形状及び位置は共通であるとの前提に立っている。以下においても同様である。
【００２５】
この構成により、上部電極１８から強誘電体膜１７への異物の侵入やコンタクト形成時のダメージ等があった場合でも、その影響が強誘電体キャパシタが構成されるところの上部電極１８の端の部分のみとなり、強誘電体キャパシタの全体としての特性劣化が抑制される。
【００２６】
さらに、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬのプロセス加工上での断線や隣接配線との短絡が少なくなり歩留まりが向上するという効果もある。
【００２７】
すなわち、本実施形態の構成により、強誘電体キャパシタの特性上では分極値の改善などによるリテンション（データ保持）特性の大幅な改善がなされる。そして、この強誘電体メモリ装置を用いたデバイスの用途も大きく拡大する。
【００２８】
さらに、図面には表示されていないが、ストレージ配線２０などの第１の配線層の上方に層間絶縁膜を介して第２の配線層を形成するような製造プロセスを用いて強誘電体メモリ装置を製造する場合には、その第２の配線層によって強誘電体キャパシタの上部電極１８（又は下部電極１６）を覆う構成とすることができる。これは、第２の配線層の製造工程の前に処理されるアニール工程等による強誘電体キャパシタの特性劣化を防ぐ効果や、第２の配線工程による強誘電体キャパシタへのストレスを緩和する効果がある。
【００２９】
特に、第２の配線層を、アルミニウムや銅を含む配線材料により構成した場合には、以下の効果が得られる。第２の配線層は、回路上、例えばポリシリコンで形成されたワード線（例えばＷＬ０，ＷＬ１）の抵抗値を低減するための裏打ち配線に使用したり、強誘電体キャパシタの下部電極１６でもあるセルプレート線（例えばＣＰ０，ＣＰ１）の抵抗値低減のための裏打ち配線と使用することもできる。したがって、抵抗値低減による高速動作が可能となり、万一製造工程によるワード線の断線等が生じたときでも、ワード線と裏打ち配線である第２の配線層との接続点が多くとられているため、電気的不良が生じにくいという効果もある。
【００３０】
なお、上部電極１８とストレージ配線２０とのコンタクト部ＣＥにおいて、コンタクト部ＣＥとストレージ配線２０とのマスクずれなどを考慮した重なりマージンをプロセスのデザインルールの最小寸法としている。
【００３１】
また、メモリセルアレイの端部にはダミービット線ＤＢＬ，／ＤＢＬを配置し、メモリセルアレイ端部の強誘電体キャパシタを回路の動作上使用しないようにしている。これは、メモリセルアレイ端部のメモリセルとそれ以外のメモリセルとは、同じ構造を有しているが、メモリセルアレイ端部のメモリセルはメモリセルが存在しない領域に隣接しているために、それ以外のメモリセルとは異なる特性を示し、本実施形態の構造による特性の改善が得られないおそれがあるからである。
【００３２】
本実施形態では、上部電極１８がビット線ＢＬとストレージ配線２０とに亘るように設けたが、本発明はかかる実施形態に限定されるものではない。上部電極の１つの辺（端部）が、例えば図４に示す従来の強誘電体メモリ装置と同様に、ビット線の下方に存在し、コンタクトがセルプレート線に沿った方向においては、上部電極のほぼ中央位置に配置されている場合であっても、セルプレート線に直交する方向におけるコンタクトの位置を不純物拡散層側、あるいはその逆の方向にオフセットさせておくことにより、異物の侵入やダメージの形成に起因する強誘電体キャパシタの特性の劣化を可及的に抑制しうる効果が得られる。
【００３３】
（第２の実施形態）
図３は、第２の実施形態に係るメモリセルアレイをビット線が形成されている層から下方に向かって見た状態を示す平面図である。
【００３４】
ここで、本実施形態の特徴は、上部電極１８（ＴＥ）とストレージ配線２０とを接続するコンタクトＣＥの位置を従来の構造とは変えた点である。すなわち、従来の強誘電体メモリ装置の構造においては、上部電極１８を、従来の強誘電体メモリ装置における位置よりも、セルプレート線ＣＰに沿った方向においてビット線ＢＬ側にずらせて形成している。ただし、第１の実施形態のごとく、コンタクトＣＥを、従来の強誘電体メモリ装置における上部電極１８（ＴＥ）の中央付近の位置から不純物拡散層１３の方向にずらせてはいない。その結果、コンタクトＣＥは、上部電極１８の一方の辺の付近に形成されている。この構成によっても、上部電極１８から強誘電体膜１７への異物の侵入やコンタクト形成時のダメージ等があった場合でも、その影響が強誘電体キャパシタが構成されるところの上部電極１８の端の部分のみとなり、強誘電体キャパシタの全体としての特性劣化が抑制される。
【００３５】
さらに、ビット線群ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１，ＤＢＬ，／ＤＢＬのプロセス加工上での断線や隣接配線との短絡が少なくなり歩留まりが向上するという効果もある。
【００３６】
すなわち、本実施形態の構成によっても、強誘電体キャパシタの特性上では分極値の改善などによるリテンション（データ保持）特性の改善がなされ、この強誘電体メモリ装置を用いたデバイスの用途も大きく拡大する。
【００３７】
なお、本実施形態においても、上記第１の実施形態において説明したのと同様に、ストレージ配線２０の上方に第３の層間絶縁膜を介して第２の配線層を形成するプロセスを用いることが可能である。
【００３８】
上記各実施形態において、上記強誘電体膜を構成する強誘電体材料としては、ＫＮＯ3 、ＰｂＬａ2 Ｏ3 −ＺｒＯ2 −ＴｉＯ2 、ＰｂＴｉＯ3 −ＰｂＺｒＯ3 などがあり、いずれを用いてもよいものとする。
【００３９】
また、本発明のコンタクトの位置は、上記各実施形態における位置に限定されるものではなく、上部電極の４つの辺のうち任意の１つの辺の付近か、４つのコーナーのうち任意の１つのコーナー部に形成されていれば、異物の侵入やコンタクト形成時におけるダメージに起因する強誘電体キャパシタの特性の劣化の抑制という効果を発揮することができる。
【００４０】
（その他の実施形態）
上記各実施形態では、上部電極１８と強誘電体膜１７とが同じ形状にパターニングされ、下部電極１６が強誘電体膜１７より広幅の形状を有する構造となっているが、他の実施形態として図６に示すように、強誘電体膜１７と下部電極１６とが同じ形状にパターニングされ、上部電極１８が強誘電体膜１７より狭幅の形状を有する構造としてもよい。
【００４１】
図６に示すメモリセル部の構造は、以下の手順により形成される。まず、第１の層間絶縁膜１５を形成した後、メモリセルの強誘電体キャパシタの下部電極１６（セルプレート線ＣＰＯ〜ＣＰ３）を形成するためのプラチナやイリジウム系の材料からなる下部電極層と、強誘電体膜１７を形成するための強誘電体膜層と、上部電極１８を形成するためのプラチナやイリジウム系の材料からなる上部電極層とを順次堆積する。次に、上部電極層を所定の形状にパターニングして、上部電極１８を形成する。その後、強誘電体膜層と下部電極層とを、互いに同一形状を有し、かつ、上部電極１８より広幅の形状になるようにパターニングして、強誘電体膜１７と下部電極１６とを形成する。
【００４２】
あるいは、下部電極層，強誘電体膜層，及び上部電極層を順次堆積した後、この３つの積層膜を強誘電体膜１７及び下部電極１６の形状にまずパターニングしてから、上部電極層のみをさらに狭幅の形状にパターニングすることにより、下部電極１６，強誘電体膜１７及び上部電極１８を形成してもよい。
【００４３】
以上の方法によって、強誘電体膜１７と下部電極１６とが同一形状で、かつ、上部電極１８が強誘電体膜１７より狭幅の形状を有する強誘電体キャパシタの構造を実現することができる。
【００４４】
図６に示す強誘電体メモリ装置によれば、強誘電体膜１７に比べ上部電極１８の方がパターン幅が狭いため、強誘電体膜１７の側面付近の領域に加工時のダメージが残存していても影響されないので、強誘電体膜１７の側面付近の領域に残存するダメージによる特性の劣化を改善することができる。よって、本発明のように上部電極１８へのコンタクトの形成位置を中心位置からオフセットさせた構成において著効を発揮することができる。
【００４５】
【発明の効果】
本発明の強誘電体メモリ装置によれば、第１の配線層と強誘電体キャパシタの上部電極とを接続するコンタクトを、上部電極の中心位置を通過する１つの線と干渉しないように上部電極の中心付近の位置からオフセットした位置に設けたので、異物の侵入やコンタクト形成時における上部電極のダメージに起因する強誘電体膜の劣化を抑制することができ、よって、強誘電体キャパシタのリテンション等の特性の改善を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置を第１の配線層から下方に向かって見た平面図である。
【図２】図１のII-II線における断面図である。
【図３】本発明の第２の実施形態に係る強誘電体メモリ装置を第１の配線層から下方に向かって見た平面図である。
【図４】従来の強誘電体メモリ装置を第１の配線層から下方に向かって見た平面図である。
【図５】図４のＶ-Ｖ線における断面図である。
【図６】その他の実施形態に係る強誘電体メモリ装置のメモリセル部の構造を示す断面図である。
【符号の説明】
１１  Ｓｉ基板
１２  ＬＯＣＯＳ膜
１３  不純物拡散層
１４  ゲート
１５  第１の層間絶縁膜
１６  下部電極
１７  強誘電体膜
１８  上部電極
１９  第２の層間絶縁膜
２０  ストレージ配線
ＯＤ  活性領域
ＷＬ  ワード線
ＣＰ  セルプレート線
ＴＥ  上部電極
ＣＥ  コンタクト
ＣＷ  コンタクト
ＢＬ  ビット線
ＤＢＬ  ダミービット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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