(57)【特許請求の範囲】
【請求項１】
ＦＥＴ（ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲ）或いはＨＥＭＴ（ＨＩＧＨ  ＥＬＥＣＴＲＯＮ  ＭＯＢＩＬＩＴＹ  ＴＲＡＮＳＩＳＴＯＲ）からなる逓倍用素子が設置され、該逓倍用素子の入出力端子にはＤＣカット用のコンデンサが設置され、該逓倍用素子のゲート側端子には入力部より入力される基本波の周波数においてインピーダンスが無限大となるチョークコイルとチョークコンデンサが設置され、該逓倍用素子のドレイン側端子には該逓倍用素子で発生した高次高調波の内、必要とする周波数においてインピーダンスが無限大となるチョークコイルとチョークコンデンサが設置され、該逓倍用素子のゲート端子のチョークコイルとオートバイアス回路を構成するＰＮＰトランジスタのコレクタが抵抗を経由して接続され、該逓倍用素子のドレイン端子のチョークコイルと該ＰＮＰトランジスタのエミッタ端子とが接続され、該オートバイアス回路は、該逓倍用素子のゲート側端子に入力される基本波のレベルによって前記逓倍用素子に供給する該オートバイアス回路の電流値を切り換える切り換え回路を有しており、該切り換え回路は、複数段のウインドコンパレータと複数段のアナログスイッチにより構成されることを特徴とする周波数逓倍器。
【請求項２】
逓倍用素子のバイポーラトランジスタが設置され、該逓倍用素子のベース端子にはＤＣカット用のコンデンサと入力される基本波の周波数でインピーダンスが無限大となるチョークコイルとチョークコンデンサが接続され、該逓倍用素子のコレクタ端子には出力用のＤＣカットと、必要とする逓倍波の周波数でインピーダンスが無限大となるチョークコイルとチョークコンデンサが接続され、該逓倍用素子のエミッタ端子は接地されており、該逓倍用素子のベース端子に入力される基本波のレベルによって該バイポーラトランジスタに供給するコレクタ電流値を切り換える切り換え回路が設置され、該切り換え回路は、複数段のウインドコンパレータと複数段のアナログスイッチにより構成されることを特徴とする周波数逓倍器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＦＥＴ（ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲ、以下“ＦＥＴ”とだけ記す）或いはＨＥＭＴ（ＨＩＧＨ  ＥＬＥＣＴＲＯＮ  ＭＯＢＩＬＩＴＹ  ＴＲＡＮＳＩＳＴＯＲ、以下“ＨＥＭＴ”とだけ記す）を用いた周波数逓倍器のオートバイアス回路で制御されるドレイン電流値を、又は、バイポーラトランジスタを用いた周波数逓倍器のコレクタ電流値を、複数段切り換えによって最適化し、それによって出力部より出力される高次の周波数信号の逓倍効率を向上させるための構造に関するものである。
【０００２】
【従来の技術】
従来の周波数逓倍器の代表的な例について、図７〜図１０を使って以下に説明する。従来の周波数逓倍器においては、２逓倍器や４逓倍器等ではＢ級バイアスやＣ級バイアスで動作させる場合が多い。例えば、ＦＥＴ或いはＨＥＭＴを逓倍用素子として用いた場合は、基本波の入力信号がＯＦＦの状態でドレイン電流が零（ＩＤＳ＝０ｍＡ）のピンチオフ状態でバイアスさせておく。或いはバイポーラトランジスタを逓倍用素子として用いた場合は、基本波の入力信号がＯＦＦの状態でコレクタ電流が零（ＩＣＥ＝０ｍＡ）の状態にさせておく。又、上記のようにＢ級バイアスやＣ級バイアスで動作されていて、ＦＥＴ或いはＨＥＭＴを逓倍用素子とした周波数逓倍器においては、入力される基本波の入力信号の入力レベルに対応したドレイン電流（ＩＤＳ）に等しい電流が流れるような定電流回路（オートバイアス回路）によりバイアスさせても良い。図７はその代表的例である。そしてバイポーラトランジスタを逓倍用素子とした周波数逓倍器においては、入力される基本波の入力信号の入力レベルに対応したコレクタ電流（ＩＣＥ）に等しい電流が流れるような定電流回路によりバイアスさせても良い。図８はその代表的例であり、熱暴走を抑制する回路となっている。
【０００３】
まず逓倍用素子としてＦＥＴ１或いはＨＥＭＴ２を用いた回路について、図７により説明する。この回路はオートバイアス回路であって、Ｒ１ 、Ｒ２ 、Ｒ３、Ｒ４ 、Ｒ５ は抵抗を、ＶＧＳ、ＶＤＳ、ＶＧＯ、ＶＧＧ、ＶＤＯ、ＶＤＤは回路各点の電圧を表しており、従ってドレイン電流（ＩＤＳ）は、
ＩＤＳ＝（ＶＤＤ−ＶＤＯ）／Ｒ３
ＶＤＯ＝ＶＤＤ×Ｒ１ ／（Ｒ１ ＋Ｒ２ ）＋ＶＢＥ
と表される。但し、電圧（ＶＢＥ）はＰＮＰトランジスタ３のベース・エミッタ間の電圧を表している。これよりドレイン電流（ＩＤＳ）値は抵抗［Ｒ１ 、Ｒ２ 、Ｒ３ ］の組み合わせで決定されることになる。又、Ｃ１ 、Ｃ２ はチョークコンデンサを、Ｃ３ 、Ｃ４ はＤＣカットコンデンサを、Ｌ１ 、Ｌ２ はチョークコイルを表している。この回路は次のような動作をする。入力端子には基本波が入力され、出力端子には逓倍用素子ＦＥＴ１（ＨＥＭＴ２）で発生した高次高調波の内、必要とする成分が出力される。チョークコイル（Ｌ１ ）とチョークコンデンサ（Ｃ２ ）は入力される基本波の周波数で電源側のインピーダンスが無限大となるように、チョークコイル（Ｌ２ ）とチョークコンデンサ（Ｃ１ ）は逓倍用素子ＦＥＴ１（ＨＥＭＴ２）で発生した高次高調波の内、必要とする逓倍次数の周波数で電源側を見た時のインピーダンスが無限大となるような組み合わせで構成される。逓倍用素子ＦＥＴ１（ＨＥＭＴ２）のドレイン電圧（ＶＤＳ）はチョークコイル（Ｌ２ ）の抵抗成分を無視できる場合には、
ＶＤＳ＝ＶＤＯ
となり、ドレイン電流（ＩＤＳ）が一定であればドレイン電圧（ＶＤＳ）は一定となる。そして、ＰＮＰトランジスタ３はドレイン電流（ＩＤＳ）を一定に保持するように電圧（ＶＧＳ）を制御する。抵抗Ｒ４ 、Ｒ５ には、逓倍器のような大信号状態で逓倍用素子ＦＥＴ１（ＨＥＭＴ２）を動作させる場合には、ゲート・ソース間に流れる大きな順方向電流によりゲートとソースを破壊するのを避ける為に、数十ｋΩ〜数百ｋΩの大きな抵抗値を用いる。
【０００４】
次に逓倍用素子としてバイポーラトランジスタ６を用いた回路について、図８により説明する。この回路においては、Ｒ６ 、Ｒ７ は抵抗を、ＶＣＥ、ＶＣＯは回路各点の電圧を表しており、コレクタ電流（ＩＣＥ）値は抵抗［Ｒ６ 、Ｒ７ ］の組み合わせで決定される。又、Ｃ５ 、Ｃ６ はチョークコンデンサを、Ｃ７ 、Ｃ８ はＤＣカットコンデンサを、Ｌ３ 、Ｌ４ はチョークコイルを表している。この回路は次のような動作をする。入力端子には基本波が入力され、出力端子には逓倍用素子バイポーラトランジスタ６で発生した高次高調波の内、必要とする成分が出力される。チョークコイル（Ｌ４ ）とチョークコンデンサ（Ｃ６ ）は入力される基本波に対してインピーダンスが無限大となるように、チョークコイル（Ｌ３ ）とチョークコンデンサ（Ｃ５ ）は逓倍用素子バイポーラトランジスタ６で発生した高次高調波の内、必要とする逓倍次数の周波数でインピーダンスが無限大となるような組み合わせで構成される。この回路は逓倍用素子バイポーラトランジスタ６の熱暴走を避ける為に一般的に良く使われるフィードバッグ回路である。逓倍用素子バイポーラトランジスタ６を動作させるバイアス点（ＶＣＥ、ＩＣＥ）の値は抵抗［Ｒ６ 、Ｒ７ ］の組み合わせで決定され、又抵抗Ｒ６ 、Ｒ７ の値は次の様に計算される。
0003995225.tif 000002
【０００５】
【発明が解決しようとする課題】
しかし、上記説明の従来の定電流回路においては、ドレイン電流（ＩＤＳ）値、又はコレクタ電流（ＩＣＥ）値を、基本波の入力信号の入力レベルの低いところで出力レベルが略最大になるように設定すると、入力レベルの高いところでは出力レベルが略最大にはならず、逓倍効率が下がる。この関係は逆の場合も同様であり、入力信号の入力レベルの高いところで出力レベルが略最大になるように設定すると、入力レベルの低いところでは出力レベルが略最大にはならず、逓倍効率が下がる。図９はＨＥＭＴを用いた２逓倍器の実施例であるが、入力レベルが低い場合にはドレイン電流（ＩＤＳ）値が小さい方が逓倍効率が良く、入力レベルが略−５〜０（ｄＢｍ）より高いところではドレイン電流（ＩＤＳ）値が大きい方が逓倍効率が良くなる。図１０はバイポーラトランジスタを用いた２逓倍器の実施例であるが、入力レベルが低い場合にはコレクタ電流（ＩＣＥ）値が小さい方が逓倍効率が良く、入力レベルが略−１０〜０（ｄＢｍ）より高いところではコレクタ電流（ＩＣＥ）値が大きい方が逓倍効率が良くなる。このように入力レベルにより逓倍効率が変動すると、逓倍器を複数段接続した場合においては、逓倍効率が小さくなった時、即ち変換損失が大きくなった時、後段の逓倍器を動作させるにはより大きな入力が必要となり、結果として後段の逓倍器を動作させられなくなる可能性がある。更に、逓倍器をＢ級バイアスで動作させる場合か、或いは図７のドレイン電流（ＩＤＳ）値、又は図８のコレクタ電流（ＩＣＥ）値を小さい値に設定すると、図７のドレイン・ゲート間、又は図８のエミッタ・ベース間のブレイクダウンが発生し、ＦＥＴ或いはＨＥＭＴ、又はバイポーラトランジスタを破壊させたり劣化させたりする原因となる。本発明はこれらの問題点を解決し、入力レベルの変動に関わらず逓倍器の逓倍効率を向上させ、そして素子のＦＥＴ或いはＨＥＭＴ、又はバイポーラトランジスタの特性劣化を防止するための方法を提供することを目的としている。
【０００６】
そこで本発明においては、上記の課題を以下に示す第一〜第二の手段により解決した。まず第一に、ＦＥＴ１或いはＨＥＭＴ２からなる逓倍用素子が設置され、該逓倍用素子の入出力端子にはＤＣカット用のコンデンサが設置され、該逓倍用素子のゲート側端子には入力部より入力される基本波の周波数においてインピーダンスが無限大となるチョークコイルとチョークコンデンサが設置され、該逓倍用素子のドレイン側端子には該逓倍用素子で発生した高次高調波の内、必要とする周波数においてインピーダンスが無限大となるチョークコイルとチョークコンデンサが設置され、該逓倍用素子のゲート端子のチョークコイルとオートバイアス回路を構成するＰＮＰトランジスタ３のコレクタが抵抗を経由して接続され、該逓倍用素子のドレイン端子のチョークコイルと該ＰＮＰトランジスタ３のエミッタ端子とが接続され、該オートバイアス回路は、該逓倍用素子のゲート側端子に入力される基本波のレベルによって前記逓倍用素子に供給する該オートバイアス回路の電流値を切り換える切り換え回路を有しており、該切り換え回路は、複数段のウインドコンパレータ４と複数段のアナログスイッチ５により構成されることを特徴とする手段によるものである。
【０００７】
次に第二に、逓倍用素子のバイポーラトランジスタ６が設置され、該逓倍用素子のベース端子にはＤＣカット用のコンデンサと入力される基本波の周波数でインピーダンスが無限大となるチョークコイルとチョークコンデンサが接続され、該逓倍用素子のコレクタ端子には出力用のＤＣカットと、必要とする逓倍波の周波数でインピーダンスが無限大となるチョークコイルとチョークコンデンサが接続され、該逓倍用素子のエミッタ端子は接地されており、該逓倍用素子のベース端子に入力される基本波のレベルによって該バイポーラトランジスタ６に供給するコレクタ電流値を切り換える切り換え回路が設置され、該切り換え回路は、複数段のウインドコンパレータ７と複数段のアナログスイッチ８により構成されることを特徴とすることを特徴とする手段によるものである。
【０００８】
【発明の実施の形態】
以下に図１〜図６により、上記の各手段による本発明の実施形態を示す。図１は本発明の実施例であり、ＦＥＴ１或いはＨＥＭＴ２による周波数逓倍器の回路図の模式的概略図である。基本的に図７の従来の周波数逓倍器の回路図に、入力される基本波の入力レベルを複数分割し、該分割に対応して複数段のウインドコンパレータ４とアナログスイッチ５とよりなる切り換え回路を追加し、抵抗Ｒ３ｉ（Ｒ３０、Ｒ３１、Ｒ３２）を切り換えられる構造となっている。まず、図１のＶＧＧの電位が基本波の入力レベルに応じて変動する。図２は２逓倍器での実施例であるが、このグラフからも分かるようにＶＧＧの電位を検波信号として使用できる。そこで本実施例では、その変動に応じて基本波の入力レベルが、図３のように概ね３通り（Ｐ０ 〜Ｐ１ 、Ｐ１ 〜Ｐ２ 、Ｐ２ 〜Ｐ３ ）のレンジに分割できるとする。そして、その３通りのそれぞれのレベルに対応した略最適の逓倍効率が設定されるから、それに応じた回路をウインドコンパレータ４（ＷＣ４０、ＷＣ４１、ＷＣ４２）とアナログスイッチ５（ＡＳ５０、ＡＳ５１、ＡＳ５２）により抵抗Ｒ３ｉ（Ｒ３０、Ｒ３１、Ｒ３２）を切り換えるようになっている。この場合、ＶＤＳの電位は固定であり、ドレイン電流（ＩＤＳ）値は、
ＩＤＳ＝（ＶＤＤ−ＶＤＯ）／Ｒ３ｉ  ［但し、ｉ＝０、１、２］
ＶＤＯ＝ＶＤＤ｛Ｒ１ ／（Ｒ１ ＋Ｒ２ ）｝＋ＶＢＥ
と表される。ＶＢＥはＰＮＰトランジスタのベース・エミッタ間の電圧を表す。
【０００９】
上記の回路の動作は以下のようになる。まず、基本波の入力レベルが０の場合には抵抗Ｒ３０が選択されるようになっており、ウインドコンパレータ４のＷＣ４０がＯＮになり、アナログスイッチ５のＡＳ５０が閉じる。そして、基本波の入力レベルが大きくなると一般にはドレイン電流（ＩＤＳ）も大きくなる。ドレイン電流（ＩＤＳ）が大きくなると一定電流を保持するためにＶＧＳの電位が小さくなり、従ってＶＧＧの電位も小さくなる。この電位の変化を検出して基本波の入力レベルを検出する。そして、基本波の入力レベルが大きくなって、レンジ（Ｐ０ 〜Ｐ１ ）を超え、レンジ（Ｐ１ 〜Ｐ２ ）に入ると、ウインドコンパレータ４のＷＣ４０がＯＦＦになり、アナログスイッチ５のＡＳ５０が開き、ウインドコンパレータ４のＷＣ４１がＯＮになり、アナログスイッチ５のＡＳ５１が閉じ、抵抗Ｒ３１にドレイン電流（ＩＤＳ）が流れる。更に基本波の入力レベルが大きくなって、レンジ（Ｐ１ 〜Ｐ２ ）を超え、レンジ（Ｐ２ 〜Ｐ３ ）に入ると、ウインドコンパレータ４のＷＣ４１がＯＦＦになり、アナログスイッチ５のＡＳ５１が開き、ウインドコンパレータ４のＷＣ４２がＯＮになり、アナログスイッチ５のＡＳ５２が閉じ、抵抗Ｒ３２にドレイン電流（ＩＤＳ）が流れる。抵抗Ｒ３ｉ（Ｒ３０、Ｒ３１、Ｒ３２）は予めそれぞれのレンジで逓倍効率が略最適となるように決められており、これによりほぼ基本波の入力レベルの全域で、大体逓倍効率が略最適になる。この実施例では基本波の入力レベルを３っつのレンジに分けたが、勿論条件によっては４っつ以上に分けても良い。そして、この構造に因れば、基本波の入力レベルが増えるに従ってドレイン電流（ＩＤＳ）値が増えるようにできるために、ドレイン・ゲート間の電圧ＶＤＧを減少させ、破壊防止にも役立つ特徴を持っている。
【００１０】
次に図４は同じく本発明の実施例であり、バイポーラトランジスタ６による周波数逓倍器の回路図の模式的概略図である。基本的に図８の従来の周波数逓倍器の回路図に、入力される基本波を２分割するための電力分配器７と、その分割された基本波の一方を検波するための検波器８と、その基本波の入力レベルを複数分割し、該分割に対応して複数段のウインドコンパレータ９と、アナログスイッチ１０とアナログスイッチ１１とよりなる切り換え回路を追加し、抵抗Ｒ６ｉ（Ｒ６０、Ｒ６１、Ｒ６２）と抵抗Ｒ７ｉ（Ｒ７０、Ｒ７１、Ｒ７２）とを切り換えられる構造となっている。そして、図８は逓倍用素子バイポーラトランジスタ６の熱暴走を防止する為に定電流回路となっているが、図５から分かるように基本波の入力レベルが大きくなっても、コレクタ電流（ＩＣＥ）値が小さな値で略一定であると言うことは、エミッタ・ベース間には大きな振幅の基本波が印加されていると言うことを意味しており、これはＡ級バイアスからＣ級バイアスへと移行しているからであり、エミッタ・ベース間にはブレークダウンが発生する可能性がある。一方、図４の検波器８の電圧（ＶＤＥＴ ）が基本波の入力レベルに応じて変動する。そこで本実施例では、その変動に応じて基本波の入力レベルが、図６のように概ね３通り（Ｐ０ 〜Ｐ１ 、Ｐ１ 〜Ｐ２ 、Ｐ２ 〜Ｐ３ ）のレンジに分割できるとする。そして、その３通りのそれぞれのレベルに対応した略最適の逓倍効率が設定されるから、それに応じた回路をウインドコンパレータ９（ＷＣ９０、ＷＣ９１、ＷＣ９２）と、アナログスイッチ１０（ＡＳ１００ 、ＡＳ１０１ 、ＡＳ１０２ ）とアナログスイッチ１１（ＡＳ１１０ 、ＡＳ１１１ 、ＡＳ１１２ ）とにより、抵抗Ｒ６ｉ（Ｒ６０、Ｒ６１、Ｒ６２）と抵抗Ｒ７ｉ（Ｒ７０、Ｒ７１、Ｒ７２）とを切り換えられるようになっている。この場合、ＶＣＥの電位は固定であり、コレクタ電流（ＩＣＥ）値は抵抗Ｒ６ｉ（Ｒ６０、Ｒ６１、Ｒ６２）と抵抗Ｒ７ｉ（Ｒ７０、Ｒ７１、Ｒ７２）との組み合わせで決定される。
【００１１】
上記の回路の動作は以下のようになる。まず、基本波の入力レベルが０の場合には抵抗Ｒ６０と抵抗Ｒ７０が選択されるようになっており、ウインドコンパレータ９のＷＣ９０がＯＮになり、アナログスイッチ１０のＡＳ１００ とアナログスイッチ１１のＡＳ１１０ とが閉じる。そして、基本波の入力レベルが変動すると、検波器８の電圧（ＶＤＥＴ ）が変動するから、これを検知して基本波の入力レベル知る。そして、基本波の入力レベルが大きくなって、レンジ（Ｐ０〜Ｐ１ ）を超え、レンジ（Ｐ１ 〜Ｐ２ ）に入ると、ウインドコンパレータ９のＷＣ９０がＯＦＦになり、アナログスイッチ１０のＡＳ１００ とアナログスイッチ１１のＡＳ１１０ とが開き、ウインドコンパレータ９のＷＣ９１がＯＮになり、アナログスイッチ１０のＡＳ１０１ とアナログスイッチ１１のＡＳ１１１ が閉じ、抵抗Ｒ６１と抵抗Ｒ７１にコレクタ電流（ＩＣＥ）が流れる。更に基本波の入力レベルが大きくなって、レンジ（Ｐ１ 〜Ｐ２ ）を超え、レンジ（Ｐ２ 〜Ｐ３ ）に入ると、ウインドコンパレータ９のＷＣ９１がＯＦＦになり、アナログスイッチ１０のＡＳ１０１ とアナログスイッチ１１のＡＳ１１１ とが開き、ウインドコンパレータ９のＷＣ９２がＯＮになり、アナログスイッチ１０のＡＳ１０２ とアナログスイッチ１１のＡＳ１１２ とが閉じ、抵抗Ｒ６２と抵抗Ｒ７２とにコレクタ電流（ＩＣＥ）が流れる。抵抗Ｒ６ｉ（Ｒ６０、Ｒ６１、Ｒ６２）と抵抗Ｒ７ｉ（Ｒ７０、Ｒ７１、Ｒ７２）とは予めそれぞれのレンジで逓倍効率が略最適となるように決められており、これによりほぼ基本波の入力レベルの略全域で、大体逓倍効率が最適になる。この実施例では基本波の入力レベルを３っつのレンジに分けたが、勿論条件によっては４っつ以上に分けても良い。そして、この構造に因れば、基本波の入力レベルが増えた場合にも、バイアス点がコレクタ・エミッタ間の正方向へ移動するためコレクタ・エミッタ間の破壊防止にも役立つ特徴を持っている。
【００１２】
【発明の効果】
以上説明したように、本発明のように構成することにより、基本波の入力レベルの変動に対応して最適なバイアス条件が設定されることなり、その結果、ほぼ基本波の入力レベルの全域で逓倍効率は改善される。そして、図１ではドレイン・ゲート間の電圧ＶＤＧを減少させ、図４ではバイアス点をコレクタ・エミッタ間の正方向へ移動させるために、それぞれブレイクダウンによる素子の破壊の防止に役立つ。又、逓倍器を複数段に接続した回路構成においては、本発明のように構成することにより、逓倍器１段毎の逓倍効率を上げることができるために、逓倍器間の増幅器の利得が小さなものでも構成でき、従って逓倍器全体の消費電力を低減できる。又、基本波の入力レベルが大きくなった場合の逓倍素子の破壊を防止できるために、安定な生産が行えると言う利点もある。
【図面の簡単な説明】
【図１】本発明の実施例であるところのＦＥＴ、又はＨＥＭＴによる周波数逓倍器の模式的概略図。
【図２】２逓倍器での実施例におけるＶＧＧの電位のグラフ。
【図３】図１の回路の基本波の入力レベルによるレンジの分割。
【図４】本発明の実施例であるところのバイポーラトランジスタによる周波数逓倍器の模式的概略図。
【図５】基本波の入力レベルに対するコレクタ電流（ＩＣＥ）値のグラフ。
【図６】図４の回路の基本波の入力レベルによるレンジの分割。
【図７】従来のＦＥＴ又はＨＥＭＴによる周波数逓倍器の模式的概略図。
【図８】従来のバイポーラトランジスタによる周波数逓倍器の模式的概略図。
【図９】従来のＦＥＴ又はＨＥＭＴによる周波数逓倍器の逓倍グラフ。
【図１０】従来のバイポーラトランジスタによる周波数逓倍器の逓倍グラフ。
【符号の説明】
１……ＦＥＴ
２……ＨＥＭＴ
３……ＰＮＰトランジスタ
４……ウインドコンパレータ
５……アナログスイッチ
６……バイポーラトランジスタ
７……電力分配器
８……検波器
９……ウインドコンパレータ
１０……アナログスイッチ
１１……アナログスイッチ
【図１】
0003995225.tif 000003
【図２】
0003995225.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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