(57)【特許請求の範囲】
【請求項１】
データを貯蔵する複数のセルが配列されるセルアレー領域に形成され、ソース／ドレイン領域が低濃度の不純物領域のみからなる複数の第１スイッチング素子と、
前記データを感知するための回路が配列されるコア領域に形成され、ソース／ドレイン領域が同一のドープ剤で形成された高濃度の不純物領域と低濃度の不純物領域からなる複数の第２スイッチング素子と、
前記複数のセルを駆動させるための回路が配列される周辺回路領域に形成され、ソース／ドレイン領域が相異なるドープ剤で形成された高濃度の不純物領域と低濃度の不純物領域からなる複数の第３スイッチング素子とを含み、
前記第２スイッチング素子の低濃度の不純物領域を形成するドープ剤は、前記第３スイッチング素子の低濃度の不純物領域を形成するドープ剤よりも拡散度が低いことを特徴とする半導体メモリ装置。
【請求項２】
前記第１スイッチング素子の不純物領域はリンで形成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２スイッチング素子の高濃度と低濃度の不純物領域を形成するドープ剤は砒素であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第３スイッチング素子の高濃度の不純物領域を形成するドープ剤は砒素であり、低濃度の不純物領域を形成するドープ剤はリンであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
データを貯蔵する複数のセルが配列されるセルアレー領域に形成され、ソース／ドレイン領域が低濃度のリン領域のみからなる複数の第１スイッチング素子と、
前記データを感知するための回路が配列されるコア領域に形成され、ソース／ドレイン領域が高濃度の砒素領域と低濃度の砒素領域からなる複数の第２スイッチング素子と、
前記複数のセルを駆動させるための回路が配列される周辺回路領域に形成され、ソース／ドレイン領域が高濃度の砒素領域と低濃度のリン領域からなる複数の第３スイッチング素子とを含むことを特徴とする半導体メモリ装置。
【請求項６】
データを貯蔵する複数のセルが配列されるセルアレー領域、前記データを感知するための回路が配列されるコア領域及び前記複数のセルを駆動させるための回路が配列される周辺回路領域をそれぞれ分離するための素子分離領域を半導体の基板上に形成する段階と、
前記半導体の基板上にゲート絶縁膜及び導電膜を積層した後、順次に食刻してゲート電極を形成する段階と、
写真工程により前記セルアレー領域及び周辺回路領域をオープンさせ、第１不純物をイオン注入することにより、前記セルアレー領域及び周辺回路領域に第１不純物領域を形成する段階と、
写真工程により前記コア領域をオープンさせ、第２不純物をイオン注入することにより、前記コア領域に第２不純物領域を形成する段階と、
前記第２不純物領域を形成する段階で用いたレジストパターンを取り除いた後、前記第２不純物領域が形成された前記基板の全面に絶縁膜を蒸着し、これを異方性食刻することにより、前記ゲート電極の側壁にスペーサを形成する段階と、
写真工程により前記コア領域及び周辺回路領域をオープンさせ、第３不純物をイオン注入することにより、前記コア領域及び周辺回路領域に前記第２不純物領域よりも高い不純物の濃度を有する第３不純物領域を形成する段階とを備え、
前記第２不純物は、前記第１不純物よりも拡散度が低いことを特徴とする半導体メモリ装置の製造方法。
【請求項７】
前記第１不純物領域はリンから構成され、その濃度は１０17〜１０19cm-3であることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項８】
前記第２不純物領域は砒素から構成され、その濃度は１０17〜１０19cm-3であることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項９】
前記第３不純物領域は砒素から構成され、その濃度は１０18〜１０21cm-3であることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記スペーサを形成する段階は、
前記第２不純物領域を形成する段階で用いたレジストパターンを取り除いた後、前記第２不純物領域が形成された前記基板の全面に絶縁膜を蒸着する段階と、
写真工程により前記コア領域及び周辺回路領域に形成された絶縁膜を露出させる段階と、
露出された前記絶縁膜を異方性食刻して前記コア領域及び周辺回路領域に形成されたゲート電極の側壁にスペーサを形成する段階とからなることを特徴とする請求項６に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロ電子工学に係り、特に半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ素子においては、メモリセルに貯蔵された情報電荷が時間の経過と共に各種の経路を通して消失する。したがって、周期的に情報を再生させるリフレッシュ動作が必要である。このようなリフレッシュ動作の間隔となるリフレッシュタイムの減少は、キャパシタの容量を増加させることにより電荷量を増加させるか、蓄積している電荷量を消失しないように素子の特性を改善させることにより解決できる。
【０００３】
図１は消失する電荷量を最小化するために形成した従来の半導体メモリ装置の断面図である。
図１を参照すれば、半導体基板１０の上に形成された素子分離膜１２によりセルアレー領域、コア領域及び周辺回路領域がそれぞれ限定されている。セルアレー領域にはデータを貯蔵する複数のメモリセルがマトリックス状に配列されており、コア領域にはデータを感知するためのセンス増幅器及びデコーダなどが配列されており、周辺回路領域にはセルアレー領域のメモリセルを駆動させるための回路が配列されている。
【０００４】
セルアレー領域には、低濃度の不純物領域１６からなるソース／ドレイン領域とゲート電極１４からなるトランジスタが形成されており、ゲート電極１４には絶縁膜１８が形成されている。コア領域及び周辺回路領域には、低濃度の不純物領域１６と高濃度の不純物領域２０からなるＬＤＤ（Lightly Doped Drain ）又はＤＤＤ（Double Diffused Drain ）構造のソース／ドレイン領域とゲート電極１４からなるトランジスタが形成されており、ゲート電極１４の側壁にはスペーサ１８ａが形成されている。
【０００５】
図１に示したように、セルアレー領域に形成されたトランジスタのソース／ドレイン領域は、ＬＤＤ構造でなく、約１０13／cm2 の低いドーズでｎ型の不純物、例えば、リンをイオン注入することにより形成された低濃度の不純物領域１６のみからなる。
一方、コア領域や周辺回路領域のトランジスタは、約１０13／cm2 のドーズでｎ型の不純物、例えば、リンをイオン注入することにより形成された低濃度の不純物領域１６と、ゲート電極の側壁にスペーサを形成した後、約１０15／cm2 のドーズで再びｎ型の不純物をイオン注入することにより形成された高濃度の不純物領域２０とから構成される二重構造（ＬＤＤ又はＤＤＤ構造）のソース／ドレイン領域からなる。
【０００６】
ところが、最近、素子のデザインルールが０．２μｍ以下に縮小することにより、デザインルールに直接影響を受けるコア領域に形成されるトランジスタのゲート電極の長さは引き続き小さくなるが、デザインルールに直接影響を受けず、電流の駆動能力の増加がさらに重要な要素と考慮される周辺回路領域に形成されるトランジスタのゲート電極は一定の長さ以上を保持する。しかしながら、図１に示した従来の半導体メモリ装置では、コア領域のゲート電極の長さが周辺回路領域の長さより短く形成されているので、有効チャンネルの長さは著しく短くなる。しかしながら、ソース／ドレイン領域は周辺回路領域と同じく形成されている。したがって、デザインルールが減少すると、周辺回路領域とは異なり、コア領域では、有効チャンネルの長さが短くなり、トランジスタのパンチスルーマージンが低減するという問題がある。
【０００７】
したがって、このようなパンチスルー特性を改善させるためには、有効チャンネルの長さを増加させる方法が求められる。トランジスタの構造も従来の方式よりさらに細分化して変更させる必要がある。すなわち、セルアレー領域のトランジスタを漏れ電流の発生を防止するように形成しなければならない。セルのデザインルールに直接影響を受けるコア領域のトランジスタは非常に短いゲートから構成されるので、有効チャンネルの長さを最大としてパンチスルーを防止すると共に、電流の駆動能力も向上させるように形成すべきである。周辺回路領域のトランジスタは最小のデザインルールで形成しなくてもよいため、パンチスルーの問題よりは純粋な電流駆動能力を増加させるように形成する必要がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、セルアレー、コア領域及び周辺回路領域に形成されるトランジスタの構造を相異なるように形成することにより、それぞれの領域で求められる漏れ電流の防止、パンチスルーマージンの増加及び電流駆動能力の増加を達成できる半導体メモリ装置を提供することにある。
【０００９】
本発明の他の目的は、前記半導体メモリ装置の製造に好適な半導体メモリ装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、相異なる構造の第１スイッチング素子、第２スイッチング素子及び第３スイッチング素子を含む。この際、前記第１スイッチング素子は、データを貯蔵する複数のセルが配列されるセルアレー領域に形成され、ソース／ドレイン領域が低濃度の不純物領域のみからなる。前記第２スイッチング素子は、前記データを感知するための回路が配列されるコア領域に形成され、ソース／ドレイン領域が同一のドープ剤で形成された高濃度の不純物領域と低濃度の不純物領域からなる。前記第３スイッチング素子は、前記複数のセルを駆動させるための回路が配列される周辺回路領域に形成され、ソース／ドレイン領域が相異なるドープ剤で形成された高濃度の不純物領域と低濃度の不純物領域からなる。
【００１１】
本発明の半導体メモリ装置において、前記コア領域のトランジスタの低い濃度の不純物領域を形成するドープ剤は、周辺回路領域のトランジスタの低濃度の不純物領域を形成するドープ剤よりも低い拡散度を有する。前記第１スイッチング素子の不純物領域はリンで形成される。かつ、前記第２スイッチング素子の高濃度と低濃度の不純物領域は砒素で形成される。前記第３スイッチング素子の高濃度の不純物領域は砒素で、低濃度の不純物領域はリンで形成される。
【００１２】
前記他の目的を達成するために本発明による半導体メモリ装置の製造方法によれば、素子分離領域を形成してデータを貯蔵する複数のセルが配列されるセルアレー領域、前記データを感知するための回路が配列されるコア領域及び前記複数のセルを駆動させるための回路が配列される周辺回路領域をそれぞれ分離した後、前記半導体の基板上にゲート絶縁膜及び導電膜を積層してから順次に食刻してゲート電極を形成する。次いで、写真工程により前記セルアレー領域及び周辺回路領域をオープンさせ、第１不純物をイオン注入することにより、前記セルアレー領域及び周辺回路領域に第１不純物領域を形成する。次に、写真工程により前記コア領域をオープンさせ、第２不純物をイオン注入することにより、前記コア領域に第２不純物領域を形成する。その後、前段階の結果物の全面に絶縁膜を蒸着し、これを異方性食刻することにより、前記ゲート電極の側壁にスペーサを形成した後、写真工程により前記コア領域及び周辺回路領域をオープンさせ、第３不純物をイオン注入することにより、前記コア領域及び周辺回路領域に前記第２不純物領域よりも高い不純物の濃度を有する第３不純物領域を形成する。
【００１３】
本発明において、前記第１不純物領域はリンから構成され、その濃度は１０17〜１０19cm-3であり、前記第２不純物領域は砒素から構成され、その濃度は１０17〜１０19cm-3であり、前記第３不純物領域は砒素から構成され、その濃度は１０18〜１０21cm-3である。
さらに、前記第２不純物領域が形成された結果物の全面に絶縁膜を蒸着した後、写真工程により前記コア領域及び周辺回路領域に形成された絶縁膜を露出させる。次に、前記露出された絶縁膜を異方性食刻して前記コア領域及び周辺回路領域に形成されたゲート電極の側壁にスペーサを形成する。
【００１４】
本発明によれば、セルアレー領域、コア領域及び周辺回路領域を構成するトランジスタを相異なる構造で形成することにより、各領域で求められる素子の特性を最適化させうる。
すなわち、セルアレー領域のトランジスタのソース／ドレイン領域は低濃度のリン不純物のみで形成されるため、結晶欠陥の発生が最小となり、漏れ電流の発生を防ぐことができる。コア領域のトランジスタのｎ- ソース／ドレイン領域は拡散度がリンより低い砒素で形成されるため、ソース／ドレインの側面拡散による有効チャンネルの長さの減少を最小としてパンチスルーのマージンを増加させることができる。かつ、周辺回路領域のトランジスタのソース／ドレインはリンから構成されたｎ- ソース／ドレイン領域と砒素から構成されたｎ+ ソース／ドレイン領域のＬＤＤ又はＤＤＤ構造で形成されるため、電流の駆動能力を最適化させうる。
【００１５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
本発明は以下で開示される実施例に限るものでなく、相異なる様々な形態で具現される。ただし、本実施例は本発明の開示が完全になるようにし、通常の知識を持つ者により発明の範囲を完全に知らせるために提供される。添付図面においては、各種の膜と領域の厚さは明瞭性のために強調している。かつ、ある一つの膜が他の膜又は基板の上に存在するとするとき、他の膜又は基板の真上に存在するか、層間膜が存在することもある。トランジスタは広い意味でスイッチング素子と言える。
【００１６】
図２は本発明の第１実施例による半導体メモリ装置の構造を示す断面図である。図３は図２に示したセルアレー領域のトランジスタを、図４はコア領域のトランジスタを、図５は周辺回路領域のトランジスタを示す拡大断面図である。
図２を参照すれば、半導体基板１００に形成されたトレンチ型の素子分離酸化膜１０２によりセルアレー領域、コア領域及び周辺回路領域の活性領域がそれぞれ定義されている。それぞれの活性領域内にはソース／ドレイン用の不純物領域１０６，１０８，１１２が、活性領域にはゲート絶縁膜１０３、ゲート電極１０４及びキャッピング膜１０５が形成されている。セルアレー領域、コア領域及び周辺回路領域に形成されたゲート電極１０４の側面にはスペーサ１１０ａが形成されている。
【００１７】
図３を参照すれば、セルアレー領域のトランジスタは低濃度のｎ- 不純物領域１０６のみからなるソース／ドレイン領域で構成される。このようにソース／ドレイン領域が低濃度のｎ- 不純物領域１０６のみで形成されると、基板１００内に微量の結晶欠陥のみが存在する。したがって、漏れ電流の増加を防ぐことにより、リフレッシュ特性を最大とする。ｎ- 不純物領域１０６はリンイオンで構成されることが望ましく、リンイオンの濃度は１０17〜１０19cm-3程度のものが望ましい。
【００１８】
図４を参照すれば、コア領域のトランジスタは低濃度のｎ- 不純物領域１０８がチャンネルを向けて高濃度のｎ+ 不純物領域１１２より拡張されたＬＤＤ構造で形成されている。本実施例では、ソース／ドレイン領域をＬＤＤ構造としたが、低濃度のｎ- 不純物領域１０８が高濃度のｎ+ 不純物領域１１２を取り囲むＤＤＤ構造で形成することもできる。
【００１９】
この際、低濃度のｎ- 不純物領域１０８は１０17〜１０19cm-3の濃度を有する砒素イオンから構成され、高濃度のｎ+ 不純物領域１１２は１０18〜１０21cm-3の濃度を有する砒素イオンから構成される。
図５を参照すれば、周辺回路領域のトランジスタはコア領域のトランジスタのようにＬＤＤ構造で形成されているが、コア領域のトランジスタのゲート電極よりゲート電極が長く、低濃度のｎ- 不純物領域１０６は１０17〜１０19cm-3の濃度を有するリンイオンから構成され、高濃度のｎ+ 不純物領域１１２は１０18〜１０21cm-3の濃度を有する砒素イオンから構成される。
【００２０】
すなわち、コア領域トランジスタのｎ- 不純物領域１０８を構成する不純物は、周辺回路領域のｎ- 不純物領域１０６より拡散度の低い不純物から構成される。言い換えれば、周辺回路領域のｎ- 不純物領域１０６はリンイオンから構成されるが、コア領域のトランジスタのｎ- 不純物領域１０８はリンより拡散度の低い砒素で形成される。したがって、コア領域のトランジスタのソース／ドレイン領域はＬＤＤ又はＤＤＤ構造で形成されるため、電流の駆動能力を向上させると共に、ｎ- 不純物領域１０６は拡散度の低い不純物で形成されるため、不純物イオンの側面拡散による有効チャンネルの長さの減少を最小とすることができる。したがって、最小のデザインルールに応じてゲートの長さを周辺回路部のものより短く形成しても、パンチスルーを防ぐことができる。
【００２１】
図６〜図８は、本発明の第１実施例による半導体メモリ装置の製造方法を説明するための断面図である。
図６を参照すれば、第１導電型、例えばｐ型の半導体基板１００の上に通常の素子分離工程、例えば浅いトレンチ素子分離工程を通して素子分離領域１０２を形成することにより、活性領域と非活性領域を区分する。次いで、素子分離領域１０２が形成された基板の全面にゲート絶縁膜１０３、ゲート電極用の導電膜及び絶縁膜を順次に形成する。次に、絶縁膜及び導電膜をパタニングしてゲートキャッピング層１０５及びゲート電極１０４を形成する。ゲート電極１０４は単一の多結晶シリコン構造又は多結晶シリコンの上に高融点の金属シリサイドが積層されているポリサイド構造のうち、いずれか一つで形成される。その後、ゲート電極１０４及びゲートキャッピング層１０５が形成された結果物の全面にフォトレジストを塗布した後、写真工程により前記フォトレジストを食刻してセルアレー領域と周辺回路領域を露出させる第１フォトレジストパターン１０７を形成する。第１フォトレジストパターン１０７をマスクとして用いて第１導電型の不純物をイオン注入することにより、セルアレー領域及び周辺回路領域に１０17〜１０19cm-3の濃度を有するリン不純物からなるｎ- 型の第１不純物領域１０６を形成する。
【００２２】
図７を参照すれば、第１フォトレジストパターン１０７を取り除いた後、再び結果物の全面にフォトレジストを塗布する。写真工程により前記フォトレジストを食刻してコア領域を露出させる第２フォトレジストパターン１０９を形成する。第２フォトレジストパターン１０９をマスクとして用いて第１導電型の不純物、例えばｎ型の砒素不純物をイオン注入することにより、コア領域に１０17〜１０19cm-3の濃度を有する砒素不純物からなるｎ- 型の第２不純物領域１０８を形成する。
【００２３】
図８を参照すれば、第２フォトレジストパターン１０９を取り除いた後、結果物の全面に、例えばシリコン窒化物やシリコン酸化物を蒸着してスペーサ用の絶縁膜１１０を形成する。次いで、その絶縁膜１１０を異方性食刻してゲート電極１０４の側壁にスペーサ１１０ａを形成する。次に、結果物の全面にフォトレジストを塗布し、これを食刻してコア領域及び周辺回路領域を露出させる第３フォトレジストパターン１１１を形成する。前記第３フォトレジストパターン１１１をマスクとして用いて第１導電型の不純物、例えばｎ型の砒素不純物をイオン注入することにより、前記コア領域及び周辺回路領域に１０18〜１０21cm-3の濃度を有するｎ+ 型の第３不純物領域１１２を形成する。
【００２４】
すなわち、図６〜図８に示した製造方法によれば、セルアレー領域を構成するトランジスタは、リン不純物から構成されるｎ- ソース／ドレイン領域のみで形成される。コア領域を構成するトランジスタは、砒素不純物から構成されるｎ- ソース／ドレイン領域と砒素不純物から構成されるｎ+ ソース／ドレイン領域で形成される。かつ、周辺回路を構成するトランジスタは、リン不純物から構成されるｎ- ソース／ドレイン領域と砒素不純物から構成されるｎ+ ソース／ドレイン領域で形成される。したがって、セルアレー領域を構成するトランジスタは、漏れ電流の増加を防止することにより、リフレッシュの特性を最大とすることができ、周辺回路領域及びコア領域のトランジスタのソース／ドレイン領域はＬＤＤ又はＤＤＤ構造で形成されているので、電流の駆動能力を向上させうる。かつ、コア領域のｎ- 不純物領域１０８は周辺回路領域のｎ- 不純物領域１０６よりも拡散度の低い不純物で形成されるので、不純物イオンの側面拡散による有効チャンネルの長さの減少を最小とすることができる。したがって、最小のデザインルールに応じてゲートの長さを周辺回路領域のものより短く形成しても、パンチスルーを防止できる。
【００２５】
図９は、本発明の第２実施例による半導体メモリ装置の製造方法を説明するための断面図である。
第２実施例による製造方法は、第２不純物領域１０８の形成工程までは第１実施例と同様である。ただし、第２実施例はスペーサの形成段階及びスペーサの形態において第１実施例と異なる。第２実施例では、スペーサ用の絶縁膜１１０を形成した後、セルアレー領域のみを覆う第３フォトレジストパターン１１１を形成する。次いで、第３フォトレジストパターン１１１を食刻マスクとして用いて絶縁膜１１０を異方性食刻することにより、コア領域及び周辺回路領域のゲート電極１０４及びキャッピング絶縁膜１０５の側壁にのみスペーサ１１０ａを形成し、セルアレー領域には絶縁膜をそのまま残す。しかしながら、第１実施例では、絶縁膜１１０の全体を異方性食刻することにより、図８に示したように、全領域にかけてスペーサ１１０ａを形成する。その他の後続く工程は第１実施例と同様に行われる。このように第３フォトレジストパターン１１１でセルアレー領域を覆った後、絶縁膜１１０を異方性食刻してスペーサを形成することにより、セルアレー領域に発生する基板の損傷を最小として漏れ電流の発生を防ぐことができる。
【００２６】
【発明の効果】
したがって、上述したように、本発明によれば、次のような効果が得られる。第一に、ソース／ドレイン領域が高濃度の砒素不純物で形成されれば、基板に結晶の欠陥が誘発される。特に、熱酸化工程又はイオン注入のような後続く工程時、その欠陥が深化して接合漏れ電流をもたらす。したがって、本発明のメモリ装置では、セルアレー領域のソース／ドレイン領域は低濃度（１０17〜１０19cm-3）のリン不純物のみで形成されるため、結晶欠陥の発生が最小となり、漏れ電流の発生を防ぐことができる。
【００２７】
第二に、デザインルールに直接影響を受けるコア回路領域のトランジスタにおいては、パンチスルーの改善が強く求められるため、拡散度がリンより低い砒素を用いてｎ- ソース／ドレイン領域を形成する。したがって、ソース／ドレインの側面拡散による有効チャンネルの長さの減少を最小としてパンチスルーマージンを増加させうる。
【００２８】
第三に、周辺回路領域を従来の方法のように、リンから構成されるｎ- ソース／ドレイン領域と砒素から構成されるｎ+ ソース／ドレイン領域のＬＤＤ又はＤＤＤ構造で形成することにより、電流の駆動能力を最適化させる。
本発明は前記実施例に限るものでなく、多くの変形が本発明の技術的な思想内で当分野の通常の知識を持つ者により可能なのは明らかである。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の断面図である。
【図２】本発明の第１実施例による半導体メモリ装置の断面図である。
【図３】図２のセルアレー領域のトランジスタの拡大断面図である。
【図４】コア領域のトランジスタの拡大断面図である。
【図５】周辺回路領域のトランジスタの拡大断面図である。
【図６】本発明の第１実施例による半導体メモリ装置の製造方法を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の製造方法を示す断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の製造方法を示す断面図である。
【図９】本発明の第２実施例による半導体メモリ装置の製造方法を示す断面図である。
【符号の説明】
１００    半導体基板
１０２    素子分離酸化膜
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    キャッピング膜
１０６    不純物領域
１０７    第１フォトレジストパターン
１０８    不純物領域
１０９    第２フォトレジストパターン
１１０    絶縁膜
１１０ａ  スペーサ
１１１    第３フォトレジストパターン
１１２    不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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