(57)【特許請求の範囲】
【請求項１】
複数チャネルのスイッチング電源回路を制御する電源制御回路において、
所定の発振周期で基本パルスを生成する１つの発振器と、
１つのチャネルに対応する前記スイッチング電源回路毎に設けられ、チャネル毎に入力される起動信号に応じて、前記スイッチング電源回路への突入電流を防ぐためのソフトスタート信号の生成を開始するソフトスタート回路と、
を有し、
前記ソフトスタート回路はそれぞれ、
対応する前記起動信号が入力されると、前記発振器から出力される前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、
前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、
前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって前記ソフトスタート信号を生成する比較回路と、
を備えたことを特徴とする電源制御回路。
【請求項２】
前記起動信号によって前記カウンタ回路からのディジタル信号のうち最上位ビットが１から０に変わるタイミングでデータ１をラッチするラッチ回路と、
前記ラッチ回路の出力と前記比較回路の比較出力との間で論理和演算することによって前記ソフトスタート信号を出力するゲート回路と、
を備えたことを特徴とする請求項１記載の電源制御回路。
【請求項３】
前記ＤＡコンバータでは、入力されるディジタル信号の最小値に対応するアナログ信号の大きさが、前記基準三角波の電圧下限値と等しく設定され、前記カウンタ回路の計数開始直後から、前記比較回路により前記ソフトスタート信号が生成されるようにしたことを特徴とする請求項１記載の電源制御回路。
【請求項４】
抵抗器を接続するためのソフトスタート設定端子を備え、
前記発振器は、前記ソフトスタート設定端子に接続された前記抵抗器の抵抗値に応じた発振周期で、前記基本パルスを生成することを特徴とする請求項１記載の電源制御回路。
【請求項５】
複数チャネルのスイッチング電源回路を有する多チャネル電源回路装置において、
所定の発振周期で基本パルスを生成する１つの発振器と、
１つのチャネルに対応する前記スイッチング電源回路毎に設けられ、チャネル毎に入力される起動信号に応じて、前記スイッチング電源回路への突入電流を防ぐためのソフトスタート信号の生成を開始するソフトスタート回路と、
を有し、
前記ソフトスタート回路はそれぞれ、
対応する前記起動信号が入力されると、前記発振器から出力される前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、
前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、
前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって前記ソフトスタート信号を生成する比較回路と、
を備えたことを特徴とする多チャネル電源回路装置。
【請求項６】
スイッチング電源回路への突入電流を防ぐためのソフトスタート信号を生成するソフトスタート回路において、
１チャネル以上の前記スイッチング電源回路に対して共通に設けられた発振器からの基本パルスをカウントするカウンタ回路であって、１つのチャネルに対応する起動信号が入力されると、前記発振器からの前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、
前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、
前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって、１つのチャネルに対応する前記ソフトスタート信号を生成する比較回路と、
を備えたことを特徴とするソフトスタート回路。
【請求項７】
前記カウンタ回路、前記ＤＡコンバータ、および前記比較回路をそれぞれ含み、それぞれ個別の前記起動信号の入力を受ける１チャネル分の回路ブロックを、複数チャネル分だけ備え、共通の前記発振器からの前記基本パルスの入力を受けて動作することを特徴とする請求項６記載のソフトスタート回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数チャネルのスイッチング電源回路を制御し、スイッチング電源回路への突入電流を防ぐためのソフトスタート信号を生成する機能を備えた電源制御回路、この電源制御回路とスイッチング電源回路とを有する多チャネル電源回路装置、及びソフトスタート回路に関する。
【０００２】
【従来の技術】
図４は、ＰＷＭ型のスイッチング電源回路の一例を示す回路図であって、１チャネル分の回路構成を示している。
【０００３】
このスイッチング電源回路は、インダクタＬとスイッチングトランジスタＭの直列回路が直流入力電圧Ｖinと接地間に配置され、ダイオードＤのアノードはインダクタＬとスイッチングトランジスタＭの接続点に接続されている。また、ダイオードＤのカソードは、図示しない負荷が接続される出力端子に接続されるとともに、出力コンデンサＣを介して接地され、負荷に出力電圧Ｖoutを供給するＤＣ／ＤＣコンバータを構成している。
【０００４】
図５は、従来のソフトスタート用のＩＣ回路を示すブロック図である。
スイッチング電源回路を制御するためのＩＣ回路は、電流源IによりコンデンサＣ１を充電する充電ブロック１、及びコンデンサＣ１の充電電圧Ｖａを基準三角波Ｓtriと比較する回路ブロック２とから構成される。回路ブロック２は、起動直後は徐々にスイッチングトランジスタＭのオンデューティ（on duty）を広げていくソフトスタート回路を構成している。このソフトスタート回路は、コンパレータ３によって徐々に広がるスイッチングパルスを生成して、出力電圧を徐々に上昇（ソフトスタート）させている。
【０００５】
スイッチング電源回路において、図５のソフトスタート回路は電源起動時に電源回路に発生する突入電流を防ぐために、スイッチングのためのパルス信号幅を徐々に広げてゆく回路である。ソフトスタート信号は、一般的には、コンデンサＣ１への充電電圧と基準三角波Ｓtriとをコンパレータ３で比較することによって生成される。
【０００６】
なお、一般的には、充電ブロック１の電流源Iに代えて、抵抗により充電する回路構成とすることもある。
複数の出力チャネルがある場合に、それぞれの出力チャネルの起動タイミングを異ならせるために、図５の充電ブロック１及び回路ブロック２が出力チャネル数だけ必要となる。その場合に使用される外付けのコンデンサＣ１は、一般的に数ｎＦ〜数μＦの大きさであり、ＩＣ回路に内蔵可能な数ｐＦ程度のコンデンサでは間に合わない。そのため、ＩＣ回路には外付け部品として複数のコンデンサが使用されることになる。そして、出力チャネル毎の電源起動のタイミングは、ＮｃｈＭＯＳＦＥＴＱのスイッチを用いて制御され、コンデンサＣ１への充電開始時刻によって決定される。
【０００７】
図６は、図５に示すソフトスタート回路の動作信号を示すタイミングチャートである。
図６において、コンパレータ３から方形波として出力されるソフトスタート信号ＳＳ１は、スイッチング電源回路におけるＤＣ／ＤＣコンバータのスイッチングトランジスタＭに対して、制御信号ＣＴとして供給される。充電ブロック１には、誤差増幅器等からＤＣ／ＤＣコンバータの出力電圧と、その基準値との差に基づくフィードバック信号が与えられ、それに応じてＤＣ／ＤＣコンバータに適した制御信号（デューティ信号）ＣＴが出力される。このようなデューティ信号をスイッチングトランジスタＭに与えてオンオフ制御することで、ＤＣ／ＤＣコンバータの出力電圧Ｖoutが所定の電圧値にレギュレートできる。
【０００８】
ソフトスタート回路のない通常のＰＷＭ型のスイッチング電源回路のみでは、時刻ｔ０で電源が起動した直後は出力電圧が不足しているため、スイッチング電源回路には最大デューティの信号が供給される。しかし、電源起動直後では出力コンデンサＣが未充電であるため、見かけ上、出力電流は短絡状態とほぼ等価となり、インダクタＬに流れる電流は際限なく大きくなる。したがって、出力電圧が規定の値に達するまで、インダクタＬには大電流が流れ、インダクタＬやスイッチングトランジスタＭの破壊に至るおそれがある。そこで、ソフトスタート回路によってオン幅を徐々に広げていくことによって、インダクタＬに流れる電流を徐々に増加させることによって、出力コンデンサＣも徐々に充電され、規定の出力電圧に達することができる。なお、コンデンサ充電電圧Ｖａが基準三角波Ｓtriの電圧下限値ＶＬに到達するまでの時間（時刻ｔ０からｔ１まで）が、ソフトスタート信号の遅延期間となる。
【０００９】
さて、複数の出力チャネルを持つスイッチング電源回路において、出力チャネルの起動タイミングが異なりソフトスタート回路を共用できない場合は、それぞれの出力チャネルに対応したソフトスタート回路が必要となる。したがって、ＩＣ回路の充電ブロック１と回路ブロック２の外部にコンデンサＣ１を設けるために、出力チャネル数だけコンデンサＣ１を接続するためのソフトスタート設定端子４が必要になる。
【００１０】
【発明が解決しようとする課題】
このように大規模な電源回路装置になると出力チャネルが増加して、図５に示すＩＣ回路のソフトスタート設定端子数が増加するだけでなく、コンデンサ等の部品点数も増大する。したがって、従来の多チャネル電源回路装置では、電源用ＩＣ回路、及び電源回路装置自体の小型化、低コスト化に限界があった。
【００１１】
また、ソフトスタート回路において、コンデンサ充電電圧Ｖａと基準三角波Ｓtriとをコンパレータ３に通すことによってソフトスタート信号を生成する場合に、コンデンサ充電電圧Ｖａが基準三角波Ｓtriの電圧下限値ＶＬに到達するまでソフトスタート信号は発生しない。したがって、特定の電源チャネルに起動をかけてから所定の遅延期間が発生して、その遅延期間が実際のソフトスタート信号発生期間に比べて同程度、若しくは長くなってしまうという問題もあった。
【００１２】
この発明の目的は、ソフトスタート信号を出力してスイッチング電源回路を起動させるタイミングをチャネル毎に設定することが可能であり、なおかつ、小型で低コストの電源制御回路、多チャネル電源回路装置、及びソフトスタート回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、複数チャネルのスイッチング電源回路を制御する電源制御回路が提供される。この電源制御回路は、所定の発振周期で基本パルスを生成する１つの発振器と、１つのチャネルに対応する前記スイッチング電源回路毎に設けられ、チャネル毎に入力される起動信号に応じて、前記スイッチング電源回路への突入電流を防ぐためのソフトスタート信号の生成を開始するソフトスタート回路と、を有し、前記ソフトスタート回路はそれぞれ、対応する前記起動信号が入力されると、前記発振器から出力される前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって前記ソフトスタート信号を生成する比較回路とを備えて構成される。
【００１５】
このような電源制御回路では、１つのチャネルに対応するスイッチング電源回路毎に、それぞれソフトスタート回路が設けられ、各ソフトスタート回路は、チャネル毎に入力される起動信号に応じて、ソフトスタート信号の生成を開始する。また、各ソフトスタート回路は、共通の発振器からの基本パルスの入力を受けて動作する。各ソフトスタート回路において、カウンタ回路は、対応する起動信号が入力されると、発振器から出力される基本パルスの計数を開始して、複数ビットのディジタル信号を生成する。ＤＡコンバータは、カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力する。比較回路は、ＤＡコンバータのアナログ信号を基準三角波に対する比較信号として受け付け、徐々に上昇する比較出力によってソフトスタート信号を生成する。
【００１６】
また、この発明では、複数チャネルのスイッチング電源回路を有する多チャネル電源回路装置が提供される。この多チャネル電源回路装置は、所定の発振周期で基本パルスを生成する１つの発振器と、１つのチャネルに対応する前記スイッチング電源回路毎に設けられ、チャネル毎に入力される起動信号に応じて、前記スイッチング電源回路への突入電流を防ぐためのソフトスタート信号の生成を開始するソフトスタート回路と、を有し、前記ソフトスタート回路はそれぞれ、対応する前記起動信号が入力されると、前記発振器から出力される前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって前記ソフトスタート信号を生成する比較回路とを備えて構成される。
【００１７】
このような多チャネル電源回路装置では、１つのチャネルに対応するスイッチング電源回路毎に、それぞれソフトスタート回路が設けられ、各ソフトスタート回路は、チャネル毎に入力される起動信号に応じて、ソフトスタート信号の生成を開始する。また、各ソフトスタート回路は、共通の発振器からの基本パルスの入力を受けて動作する。各ソフトスタート回路において、カウンタ回路は、対応する起動信号が入力されると、発振器から出力される基本パルスの計数を開始して、複数ビットのディジタル信号を生成する。ＤＡコンバータは、カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力する。比較回路は、ＤＡコンバータのアナログ信号を基準三角波に対する比較信号として受け付け、徐々に上昇する比較出力によってソフトスタート信号を生成する。
【００１８】
さらに、この発明では、スイッチング電源回路への突入電流を防ぐためのソフトスタート信号を生成するソフトスタート回路が提供される。このソフトスタート回路は、１チャネル以上の前記スイッチング電源回路に対して共通に設けられた発振器からの基本パルスをカウントするカウンタ回路であって、１つのチャネルに対応する起動信号が入力されると、前記発振器からの前記基本パルスの計数を開始して、複数ビットのディジタル信号を生成するカウンタ回路と、前記カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力するＤＡコンバータと、前記ＤＡコンバータのアナログ信号が基準三角波に対する比較信号として供給され、徐々に上昇する比較出力によって、１つのチャネルに対応する前記ソフトスタート信号を生成する比較回路とを備えて構成されている。
【００１９】
このようなソフトスタート回路は、１チャネル以上のスイッチング電源回路に対して共通に設けられた発振器からの基本パルスの入力を受けて動作するとともに、チャネル毎に入力される起動信号に応じて、１チャネルに対応するソフトスタート信号の生成を開始する。このソフトスタート回路において、カウンタ回路は、対応する起動信号が入力されると、発振器から出力される基本パルスの計数を開始して、複数ビットのディジタル信号を生成する。ＤＡコンバータは、カウンタ回路でカウントアップされたディジタル信号に基づいて、逐次に増加するアナログ信号を出力する。比較回路は、ＤＡコンバータのアナログ信号を基準三角波に対する比較信号として受け付け、徐々に上昇する比較出力によってソフトスタート信号を生成する。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、この発明の電源制御集積回路の構成を示す回路図である。
【００２１】
図において、１０は基本パルスＰbpを生成する発振器である。この発振器１０は、４チャネルのソフトスタート信号生成ブロック２０に対して、共通に使用されるソフトスタート機能専用の発振器として設けられている。
【００２２】
この発振器１０は、ソフトスタート設定端子３０に接続した抵抗Ｒｄの抵抗値に応じた発振周期で基本パルスＰbpを生成する。この基本パルスＰbpは、後に説明するように発振周期Ｔbpの矩形パルスである。
【００２３】
ソフトスタート信号生成ブロック２０は、それぞれカウンタ回路２１、ラッチ回路２２、ＤＡコンバータ２３、比較回路２４、及びオアゲート２５から構成される4チャネルのソフトスタート回路ＣＨ．１〜ＣＨ．４を含んでいる。これらソフトスタート回路ＣＨ．１〜ＣＨ．４には、いずれも発振器１０により生成される基本パルスＰbpが共通に供給されている。なお、図１では、ソフトスタート回路ＣＨ．１のみについて全体構成を図示し、残りのソフトスタート回路ＣＨ．２〜ＣＨ．４はカウンタ回路２１以外を省略している。
【００２４】
ソフトスタート回路ＣＨ．１は、図４に示すようなＰＷＭ型のスイッチング電源回路に接続され、突入電流を防ぐためのソフトスタート信号ＳＳ１が生成される。同様に、ソフトスタート回路ＣＨ．２〜ＣＨ．４では、それぞれに接続されたスイッチング電源回路への突入電流を防ぐためのソフトスタート信号ＳＳ２〜ＳＳ４が生成される。
【００２５】
この場合に、４チャネルのスイッチング電源回路を起動するタイミングは、それぞれのコントロール信号ＣＮＴ１〜ＣＮＴ４（起動信号）によって決定され、ソフトスタート信号生成ブロック２０と共通に接続された発振器１０が、その基本パルスＰbpの発振周期によってソフトスタート信号ＳＳ１〜ＳＳ４の生成期間を規定することになる。すなわち、この電源制御集積回路は、ソフトスタート信号生成ブロック２０の各ソフトスタート回路ＣＨ．１〜ＣＨ．４に入力されるそれぞれのコントロール信号ＣＮＴ１〜ＣＮＴ４によって、複数チャネル（ここでは、チャネルＣＨ．１〜ＣＨ．４）のスイッチング電源回路の起動タイミングを決定できる多チャネル電源回路装置を構成するものである。
【００２６】
つぎに、ソフトスタート回路ＣＨ．１を例に、電源制御集積回路の単一チャネルの構成について説明する。
カウンタ回路２１は、発振器１０から基本パルスＰbpが入力され、そのパルス数を計数することによって、４ビットのディジタル信号Ｓ１〜Ｓ４をカウントアップするものである。コントロール信号ＣＮＴ１はカウンタ回路２１のリセット信号として供給され、コントロール信号ＣＮＴ１が入力されてソフトスタート回路ＣＨ．１の起動がかかると、カウンタ回路２１のリセットが解除されて、基本パルスＰbpの計数動作が始まるように構成されている。図１に示すカウンタ回路２１は、４ビット出力（Ｓ１〜Ｓ４）としているが、任意の複数ビット出力のカウンタ回路が使用できる。
【００２７】
ラッチ回路２２は、コントロール信号ＣＮＴ１とカウンタ回路２１のディジタル信号Ｓ１〜Ｓ４のうち最上位ビット信号Ｓ４がそれぞれリセット信号、データラッチ用クロックとして供給される。コントロール信号ＣＮＴが入力されてソフトスタート回路ＣＨ．１の起動がかかると、ラッチ回路２２のリセットが解除される。また、最上位ビット信号Ｓ４の立ち下がりエッジ（１から０に変わるタイミング）に同期して入力“Ｈ”（論理値１）をラッチし、ソフトスタート完了信号ＳＦ１を“Ｈ”とするものである。
【００２８】
図１では、最上位ビットは４ビット目のディジタル信号Ｓ４であるが、５ビット出力のカウンタ回路を使用した場合には、ディジタル信号Ｓ５に同期したソフトスタート完了信号を出力する必要がある。
【００２９】
ＤＡコンバータ２３は、カウンタ回路２１からディジタル信号Ｓ１〜Ｓ４が入力され、１６段階に抵抗分圧されたアナログ信号Ｖｓに変換して出力するものである。このアナログ信号Ｖｓを１６段階に抵抗分圧するために、１６の抵抗Ｒ１〜Ｒ１６の直列抵抗回路が用いられる。ＤＡコンバータ２３から出力されるアナログ信号Ｖｓは、４ビットのディジタル信号Ｓ１〜Ｓ４に応じて順次１段階ずつ切り替えられ、直列抵抗回路から抵抗分圧された１６（＝２4）段階の電圧値に対応して、逐次に上昇する電圧信号として出力される。なお、このＤＡコンバータ２３では、ディジタル信号Ｓ１〜Ｓ４の最小値に対応するアナログ信号Ｖｓの大きさが、電源制御集積回路の外部から各チャネルのソフトスタート回路ＣＨ．１〜ＣＨ．４に共通に供給される基準三角波Ｓtriの電圧下限値ＶＬと等しく設定されている。
【００３０】
比較回路２４は、ＤＡコンバータ２３のアナログ信号Ｖｓが基準三角波Ｓtriに対する比較信号として供給され、その比較出力Ｓoutはオアゲート２５を介してソフトスタート信号ＳＳ１として出力され、図４に示すスイッチング電源回路への指令電圧となる。
【００３１】
オアゲート２５は、カウンタ回路２１の最上位ビットＳ４の立ち下がりエッジに同期したソフトスタート完了信号ＳＦ１と、比較回路２４の比較出力Ｓoutとが入力され、論理和演算するものである。このオアゲート２５では、一度ソフトスタート信号ＳＳ１によりスイッチング電源回路の起動が完了した時点で、ソフトスタート信号ＳＳ１として比較回路２４の比較出力Ｓoutを禁止して、ソフトスタート回路ＣＨ．１からソフトスタート完了信号ＳＦ１を出力するようにしている。
【００３２】
図２、図３は、いずれも図１の電源制御集積回路の動作を示すタイミングチャートである。図２（ａ）と図３（ａ）には、時刻ｔ０でＨレベルに切り替わるコントロール信号ＣＮＴ１を示す。
【００３３】
図２（ｂ）には、カウンタ回路２１の入出力信号である基本パルスＳbp、及びディジタル信号Ｓ１〜Ｓ４を示す。同図（ｃ）には、比較回路２４の入出力信号であるアナログ信号Ｖｓと基準三角波Ｓtriとを示す。
【００３４】
図３（ｂ）には、ラッチ回路２２の入力信号であるディジタル信号Ｓ４を示す。同図（ｃ）では同じアナログ信号Ｖｓと基準三角波Ｓtriとが、ソフトスタート起動終了後にも入力している状態を示している。同図（ｄ）には、ソフトスタート完了信号ＳＦ１を示し、同図（ｅ）には、ソフトスタート信号ＳＳ１を示す。
【００３５】
図２（ｂ）に示す基本パルスＳbpは、4チャネルのソフトスタート回路ＣＨ．１〜ＣＨ．４それぞれのカウンタ回路２１に入力される。コントロール信号ＣＮＴ１はカウンタ回路２１のリセット信号になっているので、起動がかかるとカウンタ回路２１のリセット状態が解除される。したがって、計数動作が始まって、ＤＡコンバータ２３にディジタル信号Ｓ１〜Ｓ４が出力される。カウンタ回路２１では、基本パルスＳbpの入力にともなって二進数で力ウントを続けてゆく。この４ビット出力がＤＡコンバータ２３に入力することによって、図２（ｃ）に示すように、４ビットの二進数に応じて順次１段階ずつ抵抗分圧の電圧を切り替えたアナログ信号Ｖｓの電圧が、ＤＡコンバータ２３から比較回路２４に次第に上昇しながら出力される。ここでは、アナログ信号Ｖｓの初期状態電圧が基準三角波Ｓtriの電圧下限値ＶＬに等しく設定されているので、コントロール信号ＣＮＴ１による起動後ソフトスタート信号ＳＳ１が発生するまでの遅延時間は、従来の図６に示したものと比べて、大幅に削減されている。
【００３６】
図３（ｅ）には、アナログ信号Ｖｓが比較回路２４に入力され、基準三角波Ｓtriと比較されたときに出力されるソフトスタート信号ＳＳ１を示す。このソフトスタート信号ＳＳ１は、時間とともに徐々にスイッチング幅が広がって、時刻ｔ２以降ではハイレベルＨ側へ固定される。
【００３７】
なお、カウンタ回路２１が最上位ビットまでカウントを終えても基本パルスＳbpは供給されつづけるために、カウンタ回路２１では計数値が最初に戻って計数を繰り返すことになる。ここでは、ＤＡコンバータ２３のアナログ信号Ｖｓを基準三角波Ｓtriと比較回路２４で繰り返し比較している。そこで、カウンタ回路２１の最上位ビット信号Ｓ４の立ち下がりエッジをラッチ回路２２でラッチすることにより、図３（ｄ）に示すようなソフトスタート起動完了信号ＳＦ１を生成して、一度ソフトスタートの起動が完了した時点でソフトスタート信号ＳＳ１をＨ側へ固定している。
【００３８】
以上の電源制御集積回路では、４チャネルでソフトスタートが必要な場合について説明したが、外付け部品としてはチャネル数にかかわらずソフトスタート設定端子３０に接続する抵抗Ｒｄのみで、ソフトスタート信号生成ブロック２０にソフトスタート回路を必要なチャネル数だけ配置することが可能である。
【００３９】
また、カウンタ回路２１ではビット数を任意に選ぶことができ、一般にｎビットとした場合に設定可能な抵抗分圧は２n段階である。
さらに、ソフトスタート回路へコントロール信号を投入する時刻ｔ０から、ソフトスター卜起動完了ｔ２までの時間は、Ｔbp×２nのように計算できる。ＤＡコンバータ２３では、１段階あたりの移行時間はＴbpであって、１段階あたりのスイッチングパルスのオンデューティは、ＶDA／（２n×ΔＶosc）のように計算される。なお、ΔＶDAはＤＡコンバータ２３の抵抗分圧点の最大値と最小値の差電圧、ΔＶoscは基準三角波Ｓtriの振幅電圧である。
【００４０】
【発明の効果】
以上に説明したように、この発明の電源制御回路によれば、チャネル毎に設けられたソフトスタート回路のそれぞれにおいて、起動信号の入力に応じて基本パルスの計数を開始することでソフトスタート信号の生成を開始する構成としたことで、スイッチング電源回路を起動させるタイミングをチャネル毎に設定することが可能となる。また、各ソフトスタート回路に対して共通の発振器からの基本パルスを供給する構成としたことで、この電源制御回路を含む装置全体の回路規模が抑制されるので、チャネル数が増加すればするほど、装置全体の小型化、低コストの効果があらわれる。
【００４１】
また、この発明の多チャネル電源回路装置によれば、チャネル毎に設けられたソフトスタート回路のそれぞれにおいて、起動信号の入力に応じて基本パルスの計数を開始することでソフトスタート信号の生成を開始する構成としたことで、スイッチング電源回路を起動させるタイミングをチャネル毎に設定することが可能となる。また、各ソフトスタート回路に対して共通の発振器からの基本パルスを供給する構成としたことで、多チャネル電源回路装置全体の回路規模が抑制されるので、チャネル数が増加すればするほど、装置全体の小型化、低コストの効果があらわれる。
【００４２】
また、この発明のソフトスタート回路によれば、チャネル毎に入力される起動信号の入力に応じて基本パルスの計数を開始することで、ソフトスタート信号の生成を開始する構成としたので、このソフトスタート回路をチャネル毎に設けることで、スイッチング電源回路を起動させるタイミングをチャネル毎に設定することが可能となる。また、各チャネルに対して共通の発振器からの基本パルスを受けて動作する構成としたことで、このソフトスタート回路を含む装置全体の回路規模が抑制されるので、チャネル数が増加すればするほど、装置全体の小型化、低コストの効果があらわれる。
【図面の簡単な説明】
【図１】この発明の電源制御集積回路の構成を示す回路図である。
【図２】図１の電源制御集積回路の動作を示すタイミング図である。
【図３】図１の電源制御集積回路の動作を示すタイミング図である。
【図４】ＰＷＭ型のスイッチング電源回路の一例を示す回路構成図である。
【図５】従来のソフトスタート用のＩＣ回路を示すブロック図である。
【図６】図５のソフトスタート用のＩＣ回路の動作信号を示すタイミング図である。
【符号の説明】
１０  発振器
２０  ソフトスタート信号生成ブロック
ＣＨ．１〜ＣＨ．４  ソフトスタート回路
２１  カウンタ回路
２２  ラッチ回路
２３  ＤＡコンバータ
２４  比較回路
２５  オアゲート
３０  ソフトスタート設定端子
Ｒｄ  抵抗
ＣＮＴ１〜ＣＮＴ４  コントロール信号
Ｓ１〜Ｓ４  ディジタル信号
Ｓout  比較出力
ＳＳ１〜ＳＳ４  ソフトスタート信号
Ｐbp  基本パルス
Ｖｓ  アナログ信号
Ｓtri  基準三角波
【図１】
0004026422.tif 000002
【図２】
0004026422.tif 000003
【図３】
0004026422.tif 000004
【図４】
0004026422.tif 000005
【図５】
0004026422.tif 000006
【図６】
0004026422.tif 000007