(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
所定のリファレンスクロックに基づいて前記電圧制御発振回路の入力電圧を粗調整する粗調整回路と、
前記粗調整回路による、前記電圧制御発振回路の発振周波数の粗調整が行なわれた後に該粗調整回路から切り換えられて使用される、入力データに基づいて前記電圧制御発振回路の入力電圧を微調整する微調整回路とを備え、
前記微調整回路が、
入力データと、前記電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
前記位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
前記位相比較回路の出力信号を入力して該出力信号をそのまま出力する第１のモードを有し、該第１のモードにあるときの、前記エッジ検出回路による最初の第１のエッジの検出を受けて、前記位相比較回路の、エッジ直前の出力信号を保持して出力する第２のモードに移行するとともに、該第２のモードにあるときの、前記エッジ検出回路による、前記第１のエッジとは逆方向に遷移する第２のエッジの検出を受けて、前記第１のモードに移行するコントロール回路とを備え、
前記コントロール回路の出力に基づいて前記電圧制御発振回路の入力電圧を微調整することを特徴とするクロック・データリカバリ回路。
【請求項２】
入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
入力データに基づいて前記電圧制御発振回路の入力電圧を調整する調整回路とを備え、
前記調整回路が、
入力データと、前記電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
前記位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
所定レベルの信号を出力する第１のモードを有し、該第１のモードにあるときの、前記エッジ検出回路によるエッジの検出を受けて、前記位相比較回路の出力信号を入力して該出力信号をそのまま出力する第２のモードに移行するコントロール回路とを備え、
前記コントロール回路の出力に基づいて前記電圧制御発振回路の入力電圧を調整することを特徴とするクロック・データリカバリ回路。
【請求項３】
入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
入力データと前記電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
前記位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
初期状態においては所定レベルの信号により、その後前記エッジ検出回路によるエッジの検出を受けて、前記所定レベルの信号に代えて前記位相比較回路の出力信号により前記電圧制御発振回路の入力電圧を制御するコントロール回路とを備えたことを特徴とするクロック・データリカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部からの入力信号に同期して、データ及びクロックを抽出するクロック・データリカバリ回路に関する。
【０００２】
【従来の技術】
従来より、例えば通信等の分野において、外部から入力される信号に同期してデータ及びクロックを抽出することが要求される。
【０００３】
図８は、入力データに同期したクロックを生成する従来のクロック・データリカバリ回路の回路ブロック図である。
【０００４】
このクロック・データリカバリ回路１０は、電圧制御発振回路（ＶＣＯ）２０と、粗調整回路３０と、微調整回路４０と、粗調整回路３０と微調整回路４０とを切り換える切換回路５０とから構成されている。
【０００５】
ＶＣＯ２０は、入力電圧Ｖinに応じた周波数の発振信号ＳOSCを生成する回路である。
【０００６】
粗調整回路３０は、リファレンスクロックに基づいてＶＣＯ２０の入力電圧Ｖinを粗調整する回路であって、位相周波数比較器（ＰＦＤ）３１と、チャージポンプ３２と、ローパスフィルタ３３とにより構成されている。
【０００７】
この粗調整回路３０では、ＰＦＤ３１で、リファレンスクロックＲＣＬＫと、ＶＣＯ２０で生成された発振信号ＳOSCとの間の位相および周波数が比較されて、それらの相違に応じた信号が出力され、チャージポンプ３２およびローパスフィルタ３３を経由してＶＣＯ２０の入力電圧Ｖinに変換され、ＶＣＯ２０に入力される。この粗調整回路３０とＶＣＯ２０で構成されるループはいわゆるＰＬＬ回路であり、従来公知であるためこれ以上の詳細説明は省略する。
【０００８】
また、微調整回路４０は、粗調整回路３０による、ＶＣＯ２０の発振周波数の粗調整が行なわれた後に、切換回路５０により粗調整回路３０から切り換えられて使用される、入力データに基づいてＶＣＯ２０の入力電圧Ｖinを微調整する回路である。
【０００９】
この微調整回路４０は、位相比較器（ＰＤ）４１とチャージポンプ４２とローパスフィルタ４３とから構成されている。
【００１０】
ＰＤ４１では、入力データＤＡＴＡと、ＶＣＯ２０で生成された発振信号ＳOSCとの間の位相が比較され、それらの位相差に応じた信号が出力され、チャージポンプ４２およびローパスフィルタ４３を経由してＶＣＯ２０の入力電圧Ｖinに変換されてＶＣＯ２０に入力される。
【００１１】
図９は、微調整回路４０の動作説明図である。
【００１２】
この図９には、リファレンスクロック周波数ｆｒが入力データ周波数ｆｄよりも大きい場合が示されている。
【００１３】
粗調整回路３０である程度の粗調整は済んでいるものの入力データとは未だ同期していない状態の発振信号ＳOSCがＶＣＯ２０から出力されている段階で、切換回路５０により、粗調整回路３０から微調整回路４０に切り換えられる。このとき、発振信号ＳOSCの周波数と入力データの周波数との間にまだかなりの偏差がある場合、ＰＤ４１に入力される入力データＤＡＴＡを基準としたときの、その同じＰＤ４１に入力される発振信号ＳOSCの位相が回転してしまい、図９（１）に示すような鋸歯状波となり、πと−πとの間での位相の飛びが繰り返し発生する。位相の回転は、入力データとリファレンスクロックの周波数差が大きいほど速い。
【００１４】
図９（２）は、図８のＰＤ４１の出力信号を示す。この出力信号は、位相差が図９（１）のように変化することに伴い、鋸歯状に変化し、エッジ（信号の急激な遷移）が繰り返し発生する信号となる。
【００１５】
ここで、図９（２）のＰＤの出力信号がレベル０よりも高いときは、そのレベルに応じて周波数を上げるようＶＣＯ２０の入力電圧Ｖinが変化し、レベル０よりも低いときは、そのレベルに応じて周波数を下げるようＶＣＯ２０の入力電圧Ｖinが変化する。
【００１６】
図９（３）は、ＶＣＯ２０で生成される発振信号ＳOSCの周波数の変化を示す図である。
【００１７】
粗調整回路３０から微調整回路４０に切り換わると、微調整回路４０は図９（２）のＰＤ出力に応じて図９（３）のようにＶＣＯ周波数を入力データ周波数に合わせようとするが、それよりも位相の変化が激しくて周波数を合わせることができない場合がある。従って、ＶＣＯの発振周波数は、リファレンスクロックＲＣＬＫ周波数のまわりで周期的に変化し、入力データの周波数ｆｄには収束しない状態となってしまう。
【００１８】
このように、図８に示す従来のクロック・データリカバリ回路１０の場合、粗調整回路３０から微調整回路４０に切り換えるときに入力データとリファレンスクロックの周波数差が大きいと位相の回転にクロック・データリカバリ回路が追いついて行けず、ＶＣＯ２０の出力を入力データの周波数ｆｄに収束させることができない状態が生じてしまうことになる。
【００１９】
図１０は、微調整回路４０の別の動作説明図であり、図９とは逆にリファレンスクロック周波数ｆｒが入力デ一夕周波数ｆｄよりも小さい場合を示す。
【００２０】
図１０に示すとおり、図９の場合と比べ、リファレンスクロック周波数ｆｒと入力デ一夕周波数ｆｄとの大小が逆であるため、位相差およびＰＤ出力波形がそれぞれ立ち上がりエッジ、立ち下りエッジを繰り返す波形となっている。
【００２１】
図９または図１０に示すどちらの場合であっても、入力データとリファレンスクロックの周波数差が大きいと、ＶＣ０２０の出力を入力データの周波数ｆｄに収束させることができない。
【００２２】
【発明が解決しようとする課題】
上記事情に鑑み、本発明のうちの１つは、粗調整回路から微調整回路に切り換えた段階でのＶＣＯの出力の周波数が入力データの周波数からある程度離れていても、ＶＣＯの出力を入力データの周波数に一致させることのできるクロック・データリカバリ回路を提供することを目的とする。
【００２３】
また、図８に示すクロック・データリカバリ回路は、粗調整回路と微調整回路との２系統の調整回路を必要とし、回路構成が複雑である。
【００２４】
そこで、本発明のうちの他の１つは、リファレンスクロックを不要とし、入力データのみでＶＣＯの出力信号の周波数を入力データの周波数に一致させることのできるクロック・データリカバリ回路を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記目的を達成する本発明のクロック・データリカバリ回路のうちの第１のクロック・データリカバリ回路は、入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
所定のリファレンスクロックに基づいて電圧制御発振回路の入力電圧を粗調整する粗調整回路と、
粗調整回路による、電圧制御発振回路の発振周波数の粗調整が行なわれた後にその粗調整回路から切り換えられて使用される、入力データに基づいて電圧制御発振回路の入力電圧を微調整する微調整回路とを備え、
上記微調整回路が、
入力データと、電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
位相比較回路の出力信号を入力してその出力信号をそのまま出力する第１のモードを有し、第１のモードにあるときの、エッジ検出回路による最初の第１のエッジの検出を受けて、位相比較回路の、エッジ直前の出力信号を保持して出力する第２のモードに移行するとともに、第２のモードにあるときの、エッジ検出回路による、上記第１のエッジとは逆方向に遷移する第２のエッジの検出を受けて、第１のモードに移行するコントロール回路とを備え、
コントロール回路の出力に基づいて電圧制御発振回路の入力電圧を微調整することを特徴とする。
【００２６】
本発明の第１のクロック・データリカバリ回路は、入力データと発振信号Ｓｏｓｃとの位相差の第１のエッジを検出して、位相比較回路のエッジ直前の出力信号を保持して出力した後、第１のエッジとは逆方向に遷移する第２のエッジを検出して位相比較回路の出力信号を出力するよう制御するものであるため、入力データとリファレンスクロックの周波数差による位相の回転の影響が回避され、電圧制御発振回路の出力の周波数を入力データの周波数に一致させることができる。
【００２７】
また、本発明のクロック・データリカバリ回路のうちの第２のクロック・データリカバリ回路は、
入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
入力データに基づいて電圧制御発振回路の入力電圧を調整する調整回路とを備え、
上記調整回路が、
入力データと、電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
所定レベルの信号を出力する第１のモードを有し、第１のモードにあるときの、エッジ検出回路によるエッジの検出を受けて、位相比較回路の出力信号を入力してその出力信号をそのまま出力する第２のモードに移行するコントロール回路とを備え、
コントロール回路の出力に基づいて電圧制御発振回路の入力電圧を調整することを特徴とする。
【００２８】
本発明の第２のクロック・データリカバリ回路は、初期状態において所定レベルの出力信号を出力した後、エッジ検出回路によるエッジを検出して位相比較回路の出力信号を出力するよう制御するものであるため、リファレンスクロックを不要とし、かつリファレンスクロックの周波数に左右されない広い周波数範囲で電圧制御発振回路の出力の周波数を入力データの周波数に一致させることができる。
【００２９】
【課題を解決するための手段】
また、本発明のクロック・データリカバリ回路のうちの第３のクロック・データリカバリ回路は、
入力電圧に応じた周波数の発振信号を出力する電圧制御発振回路と、
入力データと前記電圧制御発振回路から出力される発振信号との間の位相を比較して位相差に応じたレベルの出力信号を出力する位相比較回路と、
上記位相比較回路の出力信号をモニタして、位相差が反転する時のエッジを検出するエッジ検出回路と、
初期状態においては所定レベルの信号により、その後上記エッジ検出回路によるエッジの検出を受けて、上記所定レベルの信号に代えて位相比較回路の出力信号により電圧制御発振回路の入力電圧を制御するコントロール回路とを備えたことを特徴とする。
【００３０】
本発明の第３のクロック・データリカバリ回路は、初期状態において所定レベルの信号により、その後は、位相比較回路の出力信号の位相差が反転したことを受けて、その所定レベルの信号に代えて位相比較回路の出力信号により、電圧制御発振回路の入力電圧を制御するものであるため、上述の第２のクロック・データリカバリ回路と同様、リファレンスクロックを不要とし、かつリファレンスクロックの周波数に左右されない広い周波数範囲で電圧制御発振回路の出力の周波数を入力データの周波数に一致させることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３２】
図１は、本発明の第１のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【００３３】
この図１に示すクロック・データリカバリ回路１００は、ＶＣＯ２００、粗調整回路３００、微調整回路４００、および切換回路５００から構成されている。粗調整回路３００は、ＰＦＤ３１０とチャージポンプ３２０とローパスフィルタ３３０とから構成されている。また微調整回路４００には、ＰＤ４１０とチャージポンプ４２０とローパスフィルタ４３０のほか、ディレイ回路４４０、コンパレータ４５０、およびコントロール回路４６０が備えられている。
【００３４】
ここで、ＶＣＯ２００は、図８のＶＣＯ２０に相当し、粗調整回路３００のＰＦＤ３１０、チャージポンプ３２０、およびローパスフィルタ３３０は、図８の粗調整回路３０のＰＦＤ３１、チャージポンプ３２、およびローパスフィルタ３３にそれぞれ相当し、微調整回路４００のＰＤ４１０、チャージポンプ４２０、およびローパスフィルタ４３０は、図８の微調整回路４０のＰＤ４１、チャージポンプ４２、およびローパスフィルタ４３にそれぞれ相当し、切換回路５００は図８の切換回路５０に相当する。すなわち、この図１のクロック・データリカバリ回路１００は、図８に示す従来のクロック・データリカバリ回路１０に対し、ディレイ回路４４０、コンパレータ４５０、およびコントロール回路４６０が追加された構成となっている。以下では、この追加された構成について説明する。
【００３５】
ＰＤ４１０の出力信号はディレイ回路４４０に入力されるとともにコンパレータ４５０にも入力される。また、ＰＤ４１０の出力信号はコントロール回路４６０にも入力される。ここでは、コントロール回路４６０は、ＰＤ４１０の出力信号をそのままチャージポンプ４２０に伝送する第１のモードを有し、最初はこの第１のモードにある。
【００３６】
ディレイ回路４４０はＰＤ４１０の出力信号を僅かに遅延させるものであり、このディレイ回路４４０で遅延を受けたＰＤ４１０の出力信号およびＰＤ４１０から出力された直接の出力信号がコンパレータ４５０に入力される。
【００３７】
図２は、コンパレータ４５０に入力される２つの信号の状態を模式的に示した図である。
【００３８】
ＰＤ４１０の出力は、図８を参照して説明したように位相の回転に伴い信号の急激な遷移（エッジ）を有する信号である。
【００３９】
ここで、図２（Ａ）は、ＰＤ４１０から直接入力された信号（通常入力）とディレイ回路４４０を経由して入力された信号（ディレイ信号）との間にエッジが挟まれていない状態を示しており、図２（Ｂ）は、通常入力とディレイ入力との間にエッジを挟んだ状態を示している。コンパレータ４５０は、図２（Ａ）のようなエッジを挟まない状態と図２（Ｂ）のようなエッジを挟んだ状態とを区別すると共に、通常入力の方がディレイ入力よりも値が大きい立ち上がりエッジ（図２（Ｂ）参照）と、それとは逆の、通常入力の方がディレイ入力よりも値が小さい立ち下がりエッジ（図示せず）とを区別して認識する回路である。
【００４０】
ここで、本実施形態では、ディレイ回路４４０とコンパレータ４５０との組合せが本発明にいうエッジ検出回路に相当する。
【００４１】
また、コントロール回路４６０は、ＰＤ４１０の出力をそのままチャージポンプ４２０に伝える、上述した第１のモードのほかに、ＰＤ４１０の出力を保持してその保持した信号をチャージポンプに伝える第２のモードを有する。
【００４２】
コントロール回路４６０の作用について、図３を参照してさらに説明する。
【００４３】
図３は、図１のクロック・データリカバリ回路１００の微調整回路４００の動作説明図である。
【００４４】
図３（１）は、入力データＤＡＴＡを基準としたときのＶＣＯ２００の出力信号（発振信号ＳOSC）の位相差、図３（２）は、ＰＤ４１０の出力、図３（３）はコントロール回路４６０の出力、図３（４）は、ＶＣＯ２００の出力信号（発振信号）の周波数の変化を示した図である。
【００４５】
コンパレータ４５０では、ＰＤ４１０の出力の時刻ｔ0の立ち上がりエッジが検出されて、エッジが検出されたことがコントロール回路４６０に伝達され、コントロール回路４６０はそれを受けて、ＰＤ４１０の出力の、そのエッジの直前の値を保持してその保持した値を出力し続ける第２のモードに移行する。この保持された値は、図３に示す例では、ＶＣＯ２００の出力信号の周波数を下げることを指示する値であり、ＶＣＯ２００の出力信号の周波数が徐々に低下する。ＶＣＯ２００の出力信号の周波数が徐々に低下する途中で、例えば時刻ｔ1に示すように、時刻ｔ0と同一方向のエッジ（時刻ｔ0のエッジが立ち上がりエッジのときは立ち上がりエッジ、時刻ｔ0のエッジが立ち下がりエッジのときは立ち下がりエッジ）が発生することがあるが、コンパレータ４５０では、立ち上がりエッジと立ち下がりエッジとが区別して認識されており、ここでは、この時刻ｔ1のエッジは無視される。ＶＣＯ２００の出力信号の周波数が徐々に低下すると、ついには時刻ｔ2でＶＣＯ周波数が入力データ周波数ｆｄより低くなる。時刻ｔ2以後、更にＶＣＯ周波数が下がると、ＰＤ４１０の出力に逆方向のエッジ（時刻ｔ3のエッジ）が発生し、コンパレータ４５０ではその時刻ｔ3のエッジが検出され、コントロール回路４６０はその検出を受けて、保持した値を出力する第２のモードからＰＤ４１０の出力をそのまま出力する第１のモードに戻る。この段階では、ＶＣＯ２００の出力信号の周波数は、入力データの周波数に収束することのできる十分に近似した周波数であり、ＶＣＯ２００の出力信号の周波数は、コントロール回路４６０が第１のモードに戻った後、入力データの周波数に完全に一致する。
【００４６】
このように、本実施形態によれば、粗調整回路から微調整回路に切り換えたときのＶＣＯ２００の出力信号の周波数が、そのままでは入力データの周波数に収束できないほど異なっていたときであっても、入力データの周波数に収束させることができる。
【００４７】
図４は、本発明の第２のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【００４８】
この図４に示すクロック・データリカバリ回路１１０は、ＶＯＣ２００および調整回路６００から構成され、また調整回路６００はＰＤ４１０とチャージポンプ４２０とローパスフィルタ４３０のほか、ディレイ回路４４０、コンパレータ６５０、およびコントロール回路６６０を備えている。本実施形態のクロック・データリカバリ回路１１０は、前述した、図１に示す実施形態のクロック・データリカバリ回路１００と比較し、粗調整回路３００、および切換回路５００を構成要件としない点、また調整回路６００のコンパレータ６５０、およびコントロール回路６６０の機能が一部異なる点を除き、同一の構成となっている。以下、本実施形態について説明する。
【００４９】
ＰＤ４１０の出力信号はディレイ回路４４０に入力されるとともにコンパレータ６５０にも入力される。また、ＰＤ４１０の出力信号はコントロール回路６６０にも入力される。ここでは、コントロール回路６６０は、所定のレベルの信号を出力する第１のモードを有し、最初はこの第１のモードにある。
【００５０】
ディレイ回路４４０はＰＤ４１０の出力信号を僅かに遅延させるものであり、このディレイ回路４４０で遅延を受けたＰＤ４１０の出力信号およびＰＤ４１０から出力された直接の出力信号がコンパレータ６５０に入力される。
【００５１】
図５は、コンパレータ６５０に入力される２つの信号の状態を模式的に示した図である。
【００５２】
ＰＤ４１０の出力は、図８を参照して説明したように位相の回転に伴い信号の急、激な遷移（エッジ）を有する信号である。
【００５３】
ここで、図５（Ａ）は、ＰＤ４１０から直接入力された信号（通常入力）とディレイ回路４４０を経由して入力された信号（ディレイ信号）との間にエッジが挟まれていない状態を示しており、図５（Ｂ）は、通常入力とディレイ入力との間にエッジを挟んだ状態を示している。コンパレータ６５０は、図５（Ａ）のようなエッジを挟まない状態と図５（Ｂ）のようなエッジを挟んだ状態とを区別すると共に、通常入力の方がディレイ入力よりも値が大きい立ち上がりエッジ（図５（Ｂ）参照）と、それとは逆の、通常入力の方がディレイ入力よりも値が小さい立ち下がりエッジ（図示せず）とを区別して認識する回路である。
【００５４】
コントロール回路６６０は、ＰＤ４１０の出力を遮断して所定のレベルの信号をチャージポンプ４２０に伝えるという、上述した第１のモードのほかに、ＰＤ４１０の出力をそのまま通過させてチャージポンプに伝える第２のモードを有する。
【００５５】
コントロール回路６６０の作用について、図６を参照してさらに説明する。
【００５６】
図６は、図４のクロック・データリカバリ回路１１０の調整回路６００の動作説明図である。
【００５７】
図６（１）は、入力データＤＡＴＡを基準としたときのＶＣＯ２００の出力信号（発振信号）の位相差、図６（２）は、ＰＤ４１０の出力、図６（３）はコントロール回路６６０の出力、図６（４）は、ＶＣＯ２００の出力信号の周波数の変化を示した図である。
【００５８】
初期状態においては、ＶＣＯ２００の出力信号の周波数ｆｖｃｏは可動できる最低周波数ｆｍｉｎであるとする。このときコンパレータ６５０は、コントロール回路６６０が図６（３）に示すように所定のレベルの信号（ここでは、ＰＤ４１０の出力の最大値Ｖｐｄｍａｘと同一レベルの信号）を出力する第１モードとなるようコントロール回路６６０を制御する。すると、ＶＣＯ２００の出力信号の周波数ｆｖｃｏは図６（４）に示すように一定の速度で上昇する。ＶＣＯの出力信号の周波数ｆｖｃｏが入力データの周波数ｆｄより小さい間は、ＰＤ４１０の出力は、例えば時刻ｔ0に示すような立ち下がりエッジのみが発生する。このように、ｆｖｃｏ<ｆｄの間はＰＤ４１０の出力は立ち下がりエッジを発生するが、コンパレータ６５０では、立ち上がりエッジと立ち下がりエッジとが区別して認識されており、ここでは、この時刻ｔ0のエッジは無視される。
【００５９】
ＶＣＯ２００の出力信号の周波数が徐々に上昇すると、ついには時刻ｔ1でＶＣＯ２００の出力信号の周波数ｆｖｃｏが入力データの周波数ｆｄを越える。
【００６０】
時刻ｔ１以後、更にＶＣＯの周波数が上昇すると、時刻ｔ2でＰＤ４１０の出力に逆方向のエッジ（立ち上がりエッジ）が発生し、コンパレータ６５０ではその時刻ｔ2のエッジが検出される。コントロール回路６６０はそのエッジの検出を受けて、これまでの第１のモードから、ＰＤ４１０の出力をそのまま出力する第２のモードに移行する。この段階では、ＶＣＯ２００の出力信号の周波数は、入力データの周波数に収束することのできる十分に近似した周波数であり、ＶＣＯ２００の出力信号の周波数は、コントロール回路６６０が第２のモードに移行した後、入力デ一夕の周波数に完全に一致する。
【００６１】
このように、本実施形態によれば、初期状態において一定レベルの出力信号を保持して出力した後、エッジ検出回路によるエッジを検出して位相比較回路の出力信号を出力するよう制御するものであるため、リファレンスクロックを不要とし、入力データのみでＶＣＯの出力信号の周波数を入力データの周波数に収束させることができる。
【００６２】
図７は、本発明の第３のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【００６３】
この図７に示すクロック・データリカバリ回路１２０は、ＶＣＯ２００および調整回路７００から構成され、また調整回路７００はＰＤ４１０とチャージポンプ４２０とローパスフィルタ４３０、ディレイ回路４４０、コンパレータ６５０、コントロール回路７６０、および切換回路５１０，５２０を備えている。
【００６４】
本実施形態のロック・データリカバリ回路１２０は、図４に示すクロック・データリカバリ回路と比較し、ＰＤ４１０とチャージポンプ４２０の間およびローパスフィルタ４３０とＶＣＯ２００との問に各々切換回路５１０，５２０を設け、これら切換回路５１０，５２０をコントロール回路７６０で制御する点が異なる。
【００６５】
以下、本実施形態において、図４に示すクロック・データリカバリ回路と異なる点について説明する。
【００６６】
本実施形態のクロック・データリカバリ回路１２０では、コントロール回路７６０は初期状態においてＶＣＯ２００に所定レベルの出力信号を与えるよう切換回路５２０を制御するとともに、ＰＤ４１０の出力を遮断するよう切換回路５１０を制御する。その後、ＶＣＯ２００の出力信号の周波数が上昇し、コンパレータ６５０でＰＤ４１０の出力のエッジが検出されると、コントロール回路７６０はＶＣＯ２００への所定レベルの出力信号を遮断するとともに、ＰＤ４１０の出力をそのまま出力するよう切換回路５２０，５１０を制御する。この段階で、ＶＣＯ２００の出力信号の周波数は、入力データの周波数に収束することのできる十分に近似した周波数となり、その彼ＶＣＯ２００の出力信号の周波数は入力データの周波数に完全に一致する。
【００６７】
このように、本実施形態によれば、初期状態において所定レベルの出力信号をＶＣＯに与え、ＶＣＯが所定の周波数に達したことを示す位相比較回路の出力のエッジを検出し、位相比較回路の出力信号を出力するよう制御するものであるため、リファレンスクロックを不要とし、入力データのみでＶＣＯの出力信号の周波数を入力データの周波数に収束させることができる。
【００６８】
【発明の効果】
以上、説明したように、本発明の第１のクロック・データリカバリ回路によれば、ＶＣＯの出力信号の周波数を入力デ一夕の周波数に一致させるのに失敗する可能性が大きく低減され、信頼性の高いクロック・データリカバリ回路が構成される。
【００６９】
また、本発明の第２および第３のクロック・データリカバリ回路によれば、スタートアップ時にのみ必要となるリファレンスクロックを用いることなく、かつリファレンスクロックの周波数に左右されない広い周波数範囲での動作を可能とするクロック・データリカバリ回路が構成される。
【図面の簡単な説明】
【図１】本発明の第１のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【図２】コンパレータに入力される２つの信号の状態を模式的に示した図である。
【図３】図１のクロック・データリカバリ回路の微調整回路の動作説明図である。
【図４】本発明の第２のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【図５】コンパレータに入力される２つの信号の状態を模式的に示した図である。
【図６】図４のクロック・データリカバリ回路の調整回路の動作説明図である。
【図７】本発明の第３のクロック・データリカバリ回路の一実施形態を示す回路ブロック図である。
【図８】入力デ一夕に同期したクロックを生成する従来のクロック・データリカバリ回路の回路ブロック図である。
【図９】微調整回路の動作説明図である。
【図１０】微調整回路の別の動作説明図である。
【符号の説明】
１０，１００，１１０，１２０    クロック・データリカバリ回路
２０，２００    ＶＣＯ
３０，３００    粗調整回路
３１，３１０    ＰＦＤ
３２，３２０    チャージポンプ
３３，３３０    ローパスフィルタ
４０，４００    微調整回路
６００，７００    調整回路
４１，４１０    ＰＤ
４２，４２０    チャージポンプ
４３，４３０    ローパスフィルタ
４４０    ディレイ回路
４５０，６５０    コンパレータ
４６０，６６０，７６０    コントロール回路
５０，５００，５１０，５２０    切換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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