(57)【特許請求の範囲】
【請求項１】
略四方形の半導体チップ領域を複数有する半導体ウエハを準備する工程と、
前記半導体チップ領域に素子本体を形成する工程と、
前記素子本体上に素子電極を形成する工程と、
前記半導体チップ領域に外周に沿って溝を形成する工程と、
前記溝で囲まれた素子本体領域に前記素子電極の一部を露出させる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜から露出した前記素子電極および前記第１の絶縁膜上に、前記半導体チップ領域上の外部接続端子取出領域まで延在する電極用配線を形成する工程と、
前記電極用配線上、前記第１の絶縁膜上および前記溝内部に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜にスルーホールを形成して前記外部接続端子取出領域の電極用配線を露出させる工程と、
前記第２の絶縁膜から露出した前記外部接続端子取出領域の電極用配線上に外部接続端子を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【請求項２】
略四方形の半導体チップ領域を複数有する半導体ウエハを準備する工程と、
前記半導体チップ領域に素子本体を形成する工程と、
前記素子本体上に素子電極を形成する工程と、
前記半導体チップ領域に外周に沿って溝を形成する工程と、
前記溝で囲まれた素子本体領域に前記素子電極の一部を露出させる第１の絶縁膜を形成する工程と、
前記素子電極を露出した一部、前記第１の絶縁膜上および前記溝内部に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜にスルーホールを形成して前記素子電極を再び露出させる工程と、
前記第２の絶縁膜から露出した前記素子電極上に外部接続端子を形成する工程と、
を有することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部接続端子がその表面に露出した半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
一般に半導体素子は、セラミックやモールド樹脂を用いてパッケージされている。この場合、複数の素子が形成された略四方形の半導体基板、通常半導体チップとよばれるものは、略四方形の各辺に対向するように並べられた複数の外部端子と金線等により接続される。この半導体チップ、金線および外部端子の一部がセラミックやモールド樹脂により覆われる。
【０００３】
このような構造では、半導体チップのサイズが大きくなった場合、複数の外部端子は、大きくなった半導体チップの周囲に配置されるためその外形を大きくせざるを得ない。また、外部端子の数が増加した場合も、外部端子のピッチには限界があるためその外形を大きくせざるを得ない。
【０００４】
このような場合、実装密度の向上を図ることが困難であった。
【０００５】
【発明が解決しようとする課題】
本発明は、半導体チップのサイズが大きくなった場合、もしくは外部端子の数が増加した場合であっても、その外形の増大を抑えることができ、実装密度の向上を図れる外部接続端子付半導体素子を提供することを目的とする。
【０００６】
【課題を解決するための手段】
第１の発明の外部接続端子付半導体素子の製造方法は、略四方形の半導体チップ領域を複数有する半導体ウエハを準備する工程と、半導体チップ領域に素子本体を形成する工程と、素子本体上に素子電極を形成する工程と、半導体チップ領域に外周に沿って溝を形成する工程と、溝で囲まれた素子本体領域に素子電極の一部を露出させる第１の絶縁膜を形成する工程と、第１の絶縁膜から露出した素子電極および第１の絶縁膜上に、半導体チップ領域上の外部接続端子取出領域まで延在する電極用配線を形成する工程と、電極用配線上、第１の絶縁膜上および溝内部に第２の絶縁膜を形成する工程と、第２の絶縁膜にスルーホールを形成して外部接続端子取出領域の電極用配線を露出させる工程と、第２の絶縁膜から露出した外部接続端子取出領域の電極用配線上に外部接続端子を形成する工程とを有する。
【０００７】
ここで、第１の絶縁膜とは例えば絶縁膜２であり、第２の絶縁膜とは例えば保護膜５である。
【０００８】
第２の発明の外部接続端子付半導体素子の製造方法は、略四方形の半導体チップ領域を複数有する半導体ウエハを準備する工程と、半導体チップ領域に素子本体を形成する工程と、
前記素子本体上に素子電極を形成する工程と、半導体チップ領域に外周に沿って溝を形成する工程と、溝で囲まれた素子本体領域に素子電極の一部を露出させる第１の絶縁膜を形成する工程と、素子電極を露出した一部、第１の絶縁膜上および溝内部に第２の絶縁膜を形成する工程と、第２の絶縁膜にスルーホールを形成して前記素子電極を再び露出させる工程と、第２の絶縁膜から露出した素子電極上に外部接続端子を形成する工程とを有する。
【０００９】
ここで、第１の絶縁膜とは例えば絶縁膜２であり、第２の絶縁膜とは例えば保護膜５である。
【００１０】
【発明の実施の形態】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施形態を示す図で、（ｂ）は（ａ）の溝部の平面図である。
【００１１】
まず、この外部接続端子付半導体素子の構造について説明する。
【００１２】
１は略四方形の半導体基板で、この半導体基板１の内部もしくは上部には素子本体が形成されている。この素子本体上には素子電極７が形成され、この素子電極７上には、外部接続端子取出領域Ａまで延在する電極用配線３が形成されている。この電極用配線３上の外部接続端子取出領域Ａには外部接続端子４が形成されている。
【００１３】
また、電気的に接続されている素子電極７、電極用配線３および外部接続端子４は、絶縁膜２と保護膜５により他の素子や電極と絶縁されている。もちろん外部接続端子４の表面は保護膜５の上部に露出している。
【００１４】
６は溝であり、図１（ｂ）に示すようにこの半導体基板１の外周に沿って形成されている。
【００１５】
次に、この外部接続端子付半導体素子の製造方法を説明する。
【００１６】
その内部もしくは上部には素子本体が形成されている略四方形の半導体基板１が複数形成されている半導体ウエハを準備し、それぞれの半導体基板１の外周に沿ってエッチングにより溝６を形成する（図１（ｂ））。
【００１７】
次に、素子本体と接続するよう素子電極７を形成し、この素子電極７上に絶縁膜２を形成する。このとき、溝６上には絶縁膜２を形成しない。
【００１８】
次に、エッチングにより絶縁膜２上に素子電極７まで到達するコンタクトホールを形成し、コンタクトホール上および絶縁膜２上に電極用配線３を形成し、コンタクトホール上から外部接続端子取出領域Ａまで延在するようにパターニングを行う。
【００１９】
次に、溝６、絶縁膜２および電極用配線３上に保護膜５を形成し、外部端子取出領域Ａに電極用配線３まで到達するコンタクトホールを形成する。このコンタクトホール内に外部接続端子４をその表面が保護膜５上に露出するよう形成する。
【００２０】
このように、外部接続端子４は、保護膜５のコンタクトホールを介して電極用配線３に接続され、この電極用配線３は絶縁膜２上に延在し素子電極７に接続される。
【００２１】
最後に、図１（ｂ）に示す各半導体基板１を切り放す。
【００２２】
このように、本発明の第１の実施形態では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でも、その表面に外部接続端子が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。
【００２３】
また、外部接続端子の数が増加した場合も、半導体チップの表面に外部接続端子４が配置されるため外部接続端子の配置にゆとりができ、外形の増大を抑えることができる。特に、本発明の第１の実施形態では、素子電極７と外部接続端子４との間を電極用配線３を用いて接続しているため、外部接続端子４を半導体チップ表面の所望の位置に形成することができ、外部接続端子４のピッチを適宜設定できる。
【００２４】
図１（ｃ）は、外部電極端子４がマトリクス状に配置された半導体チップの上面図で、（ｄ）は（ｃ）のＡ−Ａ’断面図である。
【００２５】
このように、外部接続端子がマトリクス状に配置されるように各素子電極７から電極用配線３を引き廻せば、外形を大きくすることなく外部接続端子の増加に対応できる。
【００２６】
また、本発明の第１の実施形態では、半導体基板１の外周に沿って溝６が形成され、その溝内部および上部には保護膜５が形成されているため、素子本体と外部との距離が長くなり、半導体基板１と保護膜５との界面から外部雰囲気が侵入することを防止することができ、さらに、熱的ストレスによる保護膜５のダメージを防止することができる。また、この溝６により半導体基板１と保護膜５との接触面積が増加するため、切断時の機械的ストレスを緩和できる。
【００２７】
さらに、半導体チップの表面を保護膜５で覆う構造となっているため、セラミックもしくはモールド樹脂等によるさらなる実装が不必要になり、外形の小型化、実装密度の向上を図ることができる。
（第２の実施の形態）
図２は、本発明の第２の実施形態を示す図である。
【００２８】
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
【００２９】
図２の外部接続端子付半導体素子では、素子電極上７に直接外部接続端子４が形成されており、図１（ａ）の外部接続端子付半導体素子の電極用配線３が形成されていない。
【００３０】
このように、例えば、複数の素子電極７の間隔にゆとりがあるような場合は、電極用配線３を用いず、直接、素子電極上７に外部接続端子４を形成してもよい。
【００３１】
この外部接続端子付半導体素子の製造方法は、絶縁膜２の形成工程までは、第１の実施形態と同じである。この絶縁膜２および溝６上に保護膜５を形成する。
【００３２】
次に、素子電極７まで到達するコンタクトホールを形成し、このコンタクトホール内に外部接続端子４をその表面が保護膜５上に露出するように形成する。
【００３３】
この場合、外部接続端子４は、コンタクトホールを介して直接素子電極７に接続される。
【００３４】
最後に、図１（ｂ）に示す各半導体基板１を切り放す。
【００３５】
このように、本発明の第２の実施形態では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でも、その表面に外部接続端子が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。
【００３６】
また、外部接続端子の数が増加した場合も、半導体チップの表面に外部接続端子が配置されるため外部接続端子の配置にゆとりができ、外形の増大を抑えることができる。
【００３７】
第１の実施形態と比較し、電極用配線３を形成する必要がないため、その構成がシンプルになり、短時間、低コストでの製造が可能である。先述したように、複数の素子電極７の間隔にゆとりがあるような場合には、このような構成が適する。
（第３の実施の形態）
図３は、本発明の第３の実施形態を示す図である。
【００３８】
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
【００３９】
図３の外部接続端子付半導体素子では、外部接続端子としてピン型の金属棒３４が使用されており、ピングリッドアレー（ＰＧＡ）型に適用したものである。金属棒３４には銅材料等が用いられる。
【００４０】
この外部接続端子付半導体素子の製造方法は、第１の実施形態と同じであるためその詳細な説明を省略する。
（第４の実施の形態）
図４は、本発明の第４の実施形態を示す図である。
【００４１】
図１（ａ）と対応する箇所には同じ符号を付し、その詳細な説明を省略する。
【００４２】
図４の外部接続端子付半導体素子では、外部接続端子として外部接続用の凹部４４ａを有するソケット４４が使用されており、このソッケト４４に凸部を有する配線を接続することにより外部素子もしくは外部装置への接続がなされる。
【００４３】
この外部接続端子付半導体素子の製造方法は、第１の実施形態と同じであるためその詳細な説明を省略する。
【００４４】
【発明の効果】
以上、詳細に説明した様に本発明では、外部接続端子４が半導体チップ表面を覆う保護膜５の上部に露出するように形成されているので、たとえ半導体チップのサイズが大きくなった場合でも、その表面に外部接続端子が配置されるため、従来のような半導体チップの周囲に外部接続端子が配置されることによる外形の増大を抑えることができる。
【００４５】
また、外部接続端子の数が増加した場合も、半導体チップの表面に外部接続端子が配置されるため外部接続端子の配置にゆとりができ、外形の増大を抑えることができる。
【００４６】
また、本発明では、半導体基板の外周に沿って溝６が形成され、その溝内部および上部には保護膜５が形成されているため、素子本体と外部との距離が長くなり、半導体基板１と保護膜５との界面から外部雰囲気が侵入するのを防止することができ、さらに、熱的ストレスによる保護膜５のダメージを防止することができる。また、この溝６により半導体基板と保護膜との接触面積が増加するため、切断時の機械的ストレスを緩和できる。
【００４７】
さらに、半導体チップの表面を保護膜５で覆う構造となっているため、セラミックもしくはモールド樹脂によるさらなる実装が不必要になり、外形の小型化、実装密度の向上を図ることができる。
【００４８】
また、第１の発明では、素子電極７と外部接続端子４との間を電極用配線３を用いて接続しているため、外部接続端子４を半導体チップ表面内で、任意の位置に、任意の数量・ピッチで形成することができ、外形の小型化が実現でき実装密度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す図
【図２】本発明の第２の実施形態を示す図
【図３】本発明の第３の実施形態を示す図
【図４】本発明の第４の実施形態を示す図
【符号の説明】
１  半導体基板
２  絶縁膜
３  電極用配線
４  外部接続端子
５  保護膜
６  溝
７  素子電極
Ａ  外部接続端子取出領域
３４  金属棒
４４  ソケット
４４ａ  凹部
【図１】
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【図２】
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【図３】
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【図４】
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