(57)【特許請求の範囲】
【請求項１】
外部からの入力信号を入力して感知増幅器インエーブル信号を発生する、インバータとキャパシタとからなる遅延手段を備えた感知増幅器インエーブル信号発生手段と、
前記感知増幅器インエーブル信号を受信し、該感知増幅器インエーブル信号を所定の時間遅延させるための遅延手段と、
電源電圧が印加され、該電源電圧がロー（ｌｏｗ）電源電圧にある時は第１の信号を出力し、前記電源電圧がハイ（ｈｉｇｈ）電源電圧にある時は第２の信号を出力する電源電圧検出手段と、
前記電源電圧検出手段から出力される前記第１の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を出力し、前記第２の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を遮断する伝達手段と、
前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とを入力して、前記電源電圧がハイ（ｈｉｇｈ）電源電圧にある時は前記感知増幅器インエーブル信号を出力し、前記電源電圧がロー（ｌｏｗ）電源電圧にある時は、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とをロジックＮＯＲした結果を出力する出力手段とを具備することを特徴とする半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項２】
前記遅延手段は、前記感知増幅器インエーブル信号を、そのパルス幅を一定の幅だけ遅延させるための遅延チェーンからなることを特徴とする請求項１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項３】
前記遅延チェーンは、前記感知増幅器インエーブル信号を入力する反転ゲートと、前記反転ゲートの出力端に連結されたキャパシタとから構成されることを特徴とする請求項２記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項４】
前記電源電圧検出手段は、外部から印加される制御信号により電源電圧を印加するための第１手段と、前記第１手段を通じて印加される電源電圧を分圧するための第２手段と、前記第２手段によって分圧された電圧を入力して電源電圧の変動有無を検出する第３手段とからなることを特徴とする請求項１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項５】
前記電源電圧検出手段の第１手段は、ゲートに印加される制御信号により電源電圧を前記第２手段に印加するためのＰＭＯＳトランジスタからなることを特徴とする請求項４記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項６】
前記電源電圧検出手段の第２手段は、第１手段を通じて印加される電源電圧を分圧するための複数の抵抗手段からなることを特徴とする請求項４記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項７】
前記多数の抵抗手段は、前記第１手段と接地との間に直列に連結された複数のＮＭＯＳトランジスタであることを特徴とする請求項６記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項８】
前記電源電圧検出手段の第３手段は、前記第２手段を通じて分圧された電源電圧を入力し電源電圧がロー電源電圧に変動されたかを検出して検出信号を出力する検出手段と、前記検出手段の検出信号を前記伝達手段に印加するためのバッファ手段とを備えることを特徴とする請求項４記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項９】
前記検出手段は、電源電圧が一定範囲のロー電源電圧に変動された場合のみにロジックハイ状態の検出信号を出力する反転ゲートからなることを特徴とする請求項８記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項１０】
前記バッファ手段は、前記検出信号を前記伝達手段に提供するための直列に連結された複数の反転ゲートから構成されることを特徴とする請求項８記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項１１】
前記伝達手段は、前記電源電圧検出手段の検出信号により前記遅延手段を通じて遅延した感知増幅器インエーブル信号を前記出力手段に伝達するための第１手段と、前記電源電圧検出手段の検出信号により前記遅延手段の遅延した感知増幅器インエーブル信号の前記出力手段への伝達を遮断する第２手段とを備えることを特徴とする請求項１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項１２】
前記伝達手段の第１手段は、前記電源電圧検出手段の検出信号を反転させるための第１反転ゲートと、前記第１反転ゲートから反転された検出信号と前記電源電圧検出手段の検出信号が各々ゲートに印加され、ソースに電源電圧と接地が各々連結される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、ゲートに前記遅延手段の遅延した感知増幅器インエーブル信号が各々印加され、ドレインが相互連結され、ソースに前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレインが各々連結される第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのドレインが入力端に接続され、その出力が前記の出力手段として提供される第２反転ゲートとからなることを特徴とする請求項１１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項１３】
前記伝達手段の第２手段は、前記電源電圧検出手段の検出信号がゲートに印加され、ソースに電源電圧が提供され、ドレインが前記第１手段に連結される第３ＰＭＯＳトランジスタからなることを特徴とする請求項１１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【請求項１４】
前記出力手段は、前記感知増幅器インエーブル信号と、伝達手段を通じて遅延した感知増幅器インエーブル信号とをロジックＮＯＲして一定のパルス幅を有する出力信号を発生するノアゲートからなることを特徴とする請求項１記載の半導体メモリ素子の感知増幅器インエーブル信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、特に電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する半導体メモリ素子の感知増幅器インエーブル信号発生回路に関する。
【０００２】
【従来の技術】
図１は従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路図を示したものである。図１を参照すれば、従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路は外部から印加される等化信号（ＥＱ，ｅｑｕａｌｉｚａｔｉｏｎ  ｓｉｇｎａｌ）を遅延させて感知増幅器インエーブル信号ＳＥを出力する多段の遅延手段１１〜１３を備える。各遅延手段１１〜１３は各々インバータＩＮとキャパシタＣとからなり、所望の幅を有する感知増幅器インエーブル信号ＳＥを出力した。
【０００３】
【発明が解決しようとする課題】
前記のような従来の感知増幅器インエーブル信号発生回路は、電源電圧の変動により各遅延手段１１〜１３を通じて遅延する遅延時間が変り、それにより感知増幅器インエーブル信号ＳＥのパルス幅が変化した。従って、ロー電源電圧ｌｏｗＶｃｃでは感知増幅器インエーブル信号のパルス幅がビットラインキャパシタンスによる遅延及びワードラインキャパシタンスによる遅延に対して不充分であるので、データ感知動作時に誤動作をする問題点があった。これを解決するために感知増幅器インエーブル信号のパルス幅をロー電源電圧に合わせて増加させれば、ハイ電源電圧ｈｉｇｈＶｃｃで動作電流Ｉｃｃが増加して電力消耗が増加する問題点があった。
【０００４】
このような点に鑑み本発明は、ロー電源電圧のみに感知増幅器インエーブル信号のパルス幅を遅延させ、電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号が発生できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供せんとするものである。
【０００５】
また、本発明の他の目的は、動作電流の増加なく電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する半導体メモリ素子のインエーブル信号発生回路を提供することにある。また、本発明の他の目的は、ロー電源電圧でのセンシングマージンを確保してデータセンシング時の誤動作が防止できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供することにある。さらに、本発明の他の目的は、ハイ電源電圧での消費電力の増加が防止できる半導体メモリ素子の感知増幅器インエーブル信号発生回路を提供することにある。
【０００６】
【課題を解決するための手段】
前記のような目的を達成するため、本発明の半導体メモリ素子の感知増幅器インエーブル信号発生回路は、外部からの入力信号を入力して感知増幅器インエーブル信号を発生する、インバータとキャパシタとからなる遅延手段を備えた感知増幅器インエーブル信号発生手段と、前記感知増幅器インエーブル信号を受信し、該感知増幅器インエーブル信号を所定の時間遅延させるための遅延手段と、電源電圧が印加され、該電源電圧がロー（ｌｏｗ）電源電圧にある時は第１の信号を出力し、前記電源電圧がハイ（ｈｉｇｈ）電源電圧にある時は第２の信号を出力する電源電圧検出手段と、前記電源電圧検出手段から出力される前記第１の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を出力し、前記第２の信号を受信した時、前記遅延手段の遅延した感知増幅器インエーブル信号を遮断する伝達手段と、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とを入力して、前記電源電圧がハイ（ｈｉｇｈ）電源電圧にある時は前記感知増幅器インエーブル信号を出力し、前記電源電圧がロー（ｌｏｗ）電源電圧にある時は、前記感知増幅器インエーブル信号と前記伝達手段を通じて伝達された遅延した感知増幅器インエーブル信号とをロジックＮＯＲした結果を出力する出力手段とを具備することを特徴とする。
【０００７】
また、前記遅延手段は、前記感知増幅器インエーブル信号を、そのパルス幅を一定の幅だけ遅延させるための遅延チェーンからなることを特徴とする。また、前記遅延チェーンは、前記感知増幅器インエーブル信号を入力する反転ゲートと、前記反転ゲートの出力端に連結されたキャパシタとから構成されることを特徴とする。
【０００８】
また、前記電源電圧検出手段は、外部から印加される制御信号により電源電圧を印加するための第１手段と、前記第１手段を通じて印加される電源電圧を分圧するための第２手段と、前記第２手段によって分圧された電圧を入力して電源電圧の変動有無を検出する第３手段とからなることを特徴とする。また、前記電源電圧検出手段の第１手段は、ゲートに印加される制御信号により電源電圧を前記第２手段に印加するためのＰＭＯＳトランジスタからなり、第２手段は第１手段を通じて印加される電源電圧を分圧するための抵抗手段である多数のＮＭＯＳトランジスタからなることを特徴とする。
【０００９】
また、前記電源電圧検出手段の第３手段は、前記第２手段を通じて分圧された電源電圧を入力し電源電圧がロー電源電圧に変動されたかを検出して検出信号を出力する検出手段と、前記検出手段の検出信号を前記伝達手段に印加するためのバッファ手段とを備えることを特徴とする。また、前記第３手段の前記検出手段は電源電圧が一定範囲のロー電源電圧に変動された場合のみにロジックハイ状態の検出信号を出力する反転ゲートからなり、前記バッファ手段は前記検出信号を入力にする直列に連結された多数の反転ゲートから構成されることを特徴とする。
【００１０】
また、前記伝達手段は、前記電源電圧検出手段の検出信号により前記遅延手段を通じて遅延した感知増幅器インエーブル信号を前記出力手段に伝達するための第１手段と、前記電源電圧検出手段の検出信号により前記遅延手段の遅延した感知増幅器インエーブル信号の前記出力手段への伝達を遮断する第２手段とを備えることを特徴とする。
【００１１】
また、前記伝達手段の第１手段は、前記電源電圧検出手段の検出信号を反転させるための第１反転ゲートと、前記第１反転ゲートから反転された検出信号と前記電源電圧検出手段の検出信号が各々ゲートに印加され、ソースに電源電圧と接地が各々連結される第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタと、ゲートに前記遅延手段の遅延した感知増幅器インエーブル信号が各々印加され、ドレインが相互連結され、ソースに前記第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタのドレインが各々連結される第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのドレインが入力端に接続され、その出力が前記の出力手段として提供される第２反転ゲートとからなることを特徴とする。
【００１２】
また、前記伝達手段の第２手段は、前記電源電圧検出手段の検出信号がゲートに印加され、ソースに電源電圧が提供され、ドレインが前記第１手段に連結される第３ＰＭＯＳトランジスタからなることを特徴とする。
【００１３】
また、前記出力手段は、前記感知増幅器インエーブル信号と、伝達手段を通じて遅延した感知増幅器インエーブル信号とをロジックＮＯＲして一定のパルス幅を有する出力信号を発生するノアゲートからなることを特徴とする。
【００１４】
本発明の感知増幅器インエーブル信号発生回路によると、電源電圧の変動がない場合は正常的に感知増幅器インエーブル信号を発生し、電源電圧がロー電源電圧に変動する場合は感知増幅器インエーブル信号と所望のパルス幅ほど遅延した感知増幅器インエーブル信号とをロジックＮＯＲして、電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生する。これによって、ロー電源電圧でのセンシングマージンが確保できるだけでなく、ハイ電源電圧での消費電流の増加が防止できる利点がある。
【００１５】
【発明の実施の形態】
以下、添付された図面により本発明の実施の形態を詳細に説明すれば次のとおりである。
【００１６】
図２は本発明の実施の形態による半導体メモリ素子の感知増幅器インエーブル信号発生回路のブロック図を示したものであり、図３は図２の感知増幅器インエーブル信号発生回路の詳細図を示したものである。以下、図２及び図３を参照して説明する。本発明の実施の形態による感知増幅器インエーブル信号発生回路は外部から等化信号ＥＱを入力して感知増幅器インエーブル信号ＳＥを発生する感知増幅器インエーブル信号発生部１０を備え、その構成及び動作は図１と同じである。
【００１７】
感知増幅器インエーブル信号発生回路は前記感知増幅器インエーブル信号発生部１０から発生した感知増幅器インエオーブル信号ＳＥを入力し、入力された感知増幅器インエーブル信号ＳＥを所望のパルス幅に遅延させるための遅延部２０を含む。遅延部２０は感知増幅器インエーブル信号発生部１０から印加される感知増幅器インエーブル信号ＳＥを遅延させるための、各々反転ゲートＩＮ２とキャパシタＣ２で構成されたインバータチェーン２１〜２３からなる。
【００１８】
又、本発明は外部から印加される制御信号のチップインエーブル信号ＣＥにより電源電圧Ｖｃｃがロー電源電圧ｌｏｗＶｃｃに変動するのを検出して電源電圧変動検出信号ＶＥを発生する電源電圧検出部３０と、前記電源電圧検出部３０の電源電圧変動検出信号ＶＥにより遅延部２０を通じて遅延した感知増幅器インエーブル信号ＳＥ′を選択的に伝達するための伝達部４０と、前記感知増幅器インエーブル信号発生部１０から出力される感知増幅器インエーブル信号ＳＥ′とを入力して電圧変動に応じたパルス幅を有する出力信号ＳＥＯＵＴを前記伝達手段４０で出力する出力部５０とを備える。
【００１９】
前記電源電圧検出部３０は外部から印加されるチップインエーブル信号ＣＥにより電源電圧Ｖｃｃを印加するための電源印加手段３１と、前記電源印加手段３１から印加される電源電圧Ｖｃｃを入力して分圧する分圧手段３２と、前記分圧手段３２を通じて分圧された電源電圧を入力して電源電圧がロー電源電圧ｌｏｗＶｃｃに変動されたかを検出する検出手段３３とからなる。前記電源電圧検出部３０において、電源印加手段３１は外部からチップインエーブル信号ＣＥをゲート入力信号にして電源電圧Ｖｃｃを分圧手段３２に印加するＰＭＯＳトランジスタＭＰ３１から構成される。
【００２０】
分圧手段３２は電圧印加手段３１を通じて印加される電源電圧Ｖｃｃを分圧するための抵抗手段からなる。前記抵抗手段は前記電源印加手段３１と接地との間に直列に連結された多数のＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４から構成される。前記検出手段３３は分圧手段３２を通じて分圧された電源電圧を入力して、電源電圧がロー電源電圧に変動された時のロー状態の検出信号ＶＥを発生する反転ゲートＩＮ３１と、前記反転ゲートＩＮ３１から検出信号ＶＥを前記伝達部４０に提供するための多数の反転ゲートＩＮ３２、ＩＮ３３とから構成される。
【００２１】
前記伝達部４０は、前記電源電圧検出部３０の検出信号ＶＥにより前記遅延部２０から遅延した感知増幅器インエーブル信号ＳＥ′を前記出力部５０に伝達するための伝達手段４１と、前記電源電圧検出部３０の検出信号ＶＥにより伝達手段４１の出力が前記出力部５０に伝達されることを遮断するための遮断手段４２とからなる。前記伝達部４０の伝達手段４１は、前記検出信号ＶＥにより前記遅延部２０を通じて遅延した感知増幅器インエーブル信号ＳＥ′を反転させるための第１インバーティング手段と、前記第１インバーティング手段の出力を反転させ前記出力部５０に印加するための第２インバーティング手段とを備える。
【００２２】
前記伝達手段４１の第１インバーティング手段は、前記検出信号ＶＥを反転させるための反転ゲートＩＮ４２と、前記遅延部２０の出力が各々ゲートに印加されドレインが共通に連結された第１ＰＭＯＳトランジスタＭＰ４１と第１ＮＭＯＳトランジスタＭＮ４１と、反転ゲートＩＮ４２の出力信号がゲートに印加され、ソースに電源電圧Ｖｃｃが印加され、ドレインが前記第１ＰＭＯＳトランジスタＭＰ４１のソースに連結される第２ＰＭＯＳトランジスタＭＰ４２と、ゲートに検出信号ＶＥが印加され、ドレインが第１ＮＭＯＳトランジスタＭＮ４１のソースに連結され、ソースが接地された第２ＮＭＯＳトランジスタＭＮ４２とからなる。そして、第２インバーティング手段は前記の第１インバーティング手段の出力を反転させ前記出力部５０に出力する反転ゲートＩＮ４１からなる。前記伝達部４０の遮断手段４２は、ゲートに前記の電源電圧検出部３０の検出信号ＶＥが印加され、ソースに電源電圧が印加され、ドレインが前記反転ゲートＩＮ４１に連結された第３ＰＭＯＳトランジスタＭＰ４３から構成される。
【００２３】
前記出力部５０は前記感知増幅器インエーブル信号発生部１０から発生する感知増幅器インエーブル信号ＳＥと前記伝達手段４０からの遅延した感知増幅器インエーブル信号ＳＥ′とを入力し、電源電圧の変動が検出された場合は前記二つの信号ＳＥ、ＳＥ′をロジックＮＯＲして出力信号ＳＥＯＵＴとして出力し、電源電圧の変動が検出されなかった場合は前記感知増幅器インエーブル信号発生部１０から出力された感知増幅器インエーブル信号ＳＥを出力信号ＳＥＯＵＴとして出力するノアゲートＮＯ５１から構成される。
【００２４】
前記のような構成を有する本発明の感知増幅器インエーブル信号発生回路の動作を説明すれば次のとおりである。外部から等化信号ＥＱが感知増幅器インエーブル信号発生回路に印加されれば、感知増幅器インエーブル信号発生部１０は図１に示したような遅延チェーン１１〜１３を経て感知増幅器インエーブル信号ＳＥを発生し遅延部２０及び出力部５０に各々印加する。遅延部２０は前記感知増幅器インエーブル信号発生部１０から出力された感知増幅器インエーブル信号ＳＥを入力し一定の幅ほど遅延させ、遅延した感知増幅器インエーブル信号ＳＥ′を伝達部４０に印加する。
【００２５】
一方、電源電圧検出部３０には外部から印加されるチップインエーブル信号ＣＥが印加されてＰＭＯＳトランジスタＭＰ３１がターンオンされ、これにより電源電圧ＶｃｃがＰＭＯＳトランジスタＭＰ３１を通じて分圧手段３２に印加され、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４を通じて分圧される。この時、複数のＮＭＯＳトランジスタＭＮ３１〜ＭＮ３４のしきい電圧（ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ）及び電圧分配法則によりノードＡの電圧は降下するが、ノードＡの電圧は電源電圧Ｖｃｃの変動により線型的に変る。
【００２６】
分圧手段３２を通じて分圧された電源電圧、すなわちノードＡの電圧は検出手段３３の入力信号として印加され、検出手段３３は入力信号により電源電圧の変動有無を検出するようになる。検出手段３３の反転ゲートＩＮ３１は、それのロジックしきい電圧（ｌｏｇｉｃ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）によりロジックハイまたはロジックロー信号を出力するが、電源電圧が変動して一定範囲、たとえば２．０Ｖ乃至３．１Ｖのロー電源電圧（ｌｏｗＶｃｃ）になる場合のみに電源電圧変動検出信号ＶＥとしてロジックハイ状態の信号を出力するようになる。従って、電源電圧Ｖｃｃがロー電源電圧に変動しない場合は、検出手段３３の第１反転ゲートＩＮ３１の出力信号はロー状態になり、これにより検出手段３３は電源電圧が検出されなかったことを示すロー状態の検出信号ＶＥを出力する。
【００２７】
ロー状態の検出信号ＶＥは伝達部４０に印加されてＰＭＯＳトランジスタＭＰ４３がターンオンされ、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４２はターンオフされて遅延部２０の出力は出力部５０に伝達されることなく、ロー状態の反転ゲートＩＮ４１の出力が出力部５０のノアゲートＮＯ５１の一入力として印加される。従って、出力部５０は電源電圧が変動しない場合はノアゲートＮＯ５１を通じて感知増幅器インエーブル信号発生部１０から発生した感知増幅器インエーブル信号ＳＥを出力信号ＳＥＯＵＴとして出力する。
【００２８】
一方、電源電圧Ｖｃｃが変動してロー電源電圧になればノードＡの電圧を入力にする反転ゲートＩＮ３１の出力がハイ状態になって検出手段３３の出力ＶＥはハイ状態になる。検出手段３３のハイ状態検出信号ＶＥによりＰＭＯＳトランジスタＭＰ４３はターンオフされ、ＰＭＯＳトランジスタＭＰ４２及びＮＭＯＳトランジスタＭＮ４２はターンオンされる。これにより、遅延部２０の出力信号ＳＥ′は前記伝達部４０を通じて出力部５０のノアゲートＮＯ５１に印加される。
【００２９】
出力部５０のノアゲートＮＯ５１は、感知増幅器インエーブル信号発生部１０から印加される感知増幅器インエーブル信号ＳＥと、遅延部２０を通じて遅延した感知増幅器インエーブル信号ＳＥ′とを入力し、二つの信号をロジックＮＯＲして出力信号ＳＥＯＵＴを出力する。従って、電源電圧がロー電源電圧に変動しても遅延部２０を通じて遅延した信号ＳＥ′を、感知増幅器インエーブル発生部１０から発生された信号ＳＥとロジックＮＯＲして出力することで、電圧変動に応じたパルス幅を有する所望の感知増幅器インエーブル信号を発生することができる。
【００３０】
【発明の効果】
前記のような本発明の感知増幅器インエーブル信号発生回路によると、電源電圧の変動のない場合は正常的に感知増幅器インエーブル信号を発生し、電源電圧がロー電源電圧に変動する場合は感知増幅器インエーブル信号と所望のパルス幅だけの遅延した感知増幅器インエーブル信号とをロジックＮＯＲし、電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号が発生できる。従って、電源電圧の電圧変動に応じたパルス幅を有する感知増幅器インエーブル信号を発生して電源電圧の変動による誤動作が防止できるし、ロー電源電圧でのセンシングマージンが確保できるだけでなく、ハイ電源電圧での消費電流の増加が防止できるという利点がある。
【図面の簡単な説明】
【図１】  従来の半導体メモリ素子の感知増幅器インエーブル信号発生回路図である。
【図２】  本発明の実施の形態による半導体メモリ素子において、感知増幅器インエーブル信号発生回路のブロック図である。
【図３】  図２の感知増幅器インエーブル信号発生回路の詳細図である。
【符号の説明】
１０      感知増幅器インエーブル信号発生部
２０      遅延部
３０      電源電圧検出部
３１      電源印加手段
３２      分圧手段
３３      検出手段
４０      伝達部
４１      伝達手段
４２      遮断手段
５０      出力部
ＭＰ３１、ＭＰ４１〜ＭＰ４３  ＰＭＯＳトランジスタ
ＭＮ３１〜ＭＮ３４、ＭＮ４１、ＭＮ４２  ＮＭＯＳトランジスタ
ＩＮ３１〜ＩＮ３３、ＩＮ４１、ＩＮ４２  反転ゲート
ＮＯ５１    ノアゲート
【図１】
0003867218.tif 000002
【図２】
0003867218.tif 000003
【図３】
0003867218.tif 000004