(57)【特許請求の範囲】
【請求項１】
半導体基板の上部面に拡散領域を持つＭＯＳＦＥＴの構造を形成する段階と、
前記半導体基板の上部面に第１絶縁膜を形成する段階と、
前記拡散領域が露出するように前記第１絶縁膜の選択領域にコンタクトホールを形成する段階と、
前記コンタクトホール内に伝導性プラグを形成する段階と、
前記伝導性プラグを含む前記第１絶縁膜上に第２絶縁膜を蒸着する段階と、
前記伝導性プラグを露出させるコンタクト開口部を前記第２絶縁膜の指定された領域に形成する段階と、
前記伝導性プラグに電気的に接触して前記コンタクト開口部内にシリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階と、
前記ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンを成長させる段階と、
前記第２絶縁膜を除去して前記ストレージ電極用多結晶シリコン層の外側を露出させる段階と、
前記ストレージ電極用多結晶シリコン層の内部面と上部面及び外側面上に誘電体膜を形成する段階と、
前記誘電体膜上にプレート電極用多結晶シリコン層のパターンを形成する段階と、
を含むことを特徴とするメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２】
前記第２絶縁膜を蒸着する段階の前に、前記第１絶縁膜上にエッチストッパ膜を所定厚さで形成する段階を含むことを特徴とする請求項１記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項３】
前記シリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階は、
前記コンタクト開口部を含む前記第２絶縁膜上に前記ストレージ電極用多結晶シリコン層を蒸着する段階と、
前記コンタクト開口部の外側に位置した前記第２絶縁膜上の前記ストレージ電極用多結晶シリコン層を除去する段階とを含むことを特徴とする請求項１記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項４】
前記除去する段階は、化学的・機械的研磨法により実行されることを特徴とする請求項３記載のメモリセルのシリンダ型ストレージキャパシタ製造方法。
【請求項５】
前記シリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階は、
前記コンタクト開口部を含む前記第２絶縁膜上に前記ストレージ電極用多結晶シリコン層を蒸着する段階と、
前記ストレージ電極用多結晶シリコン層上に窒化膜を形成する段階と、
前記コンタクト開口部の外側に位置した前記第２絶縁膜上の前記ストレージ電極用多結晶シリコン層とその上部の窒化膜を除去する第１除去段階と、
前記コンタクト開口部内の前記窒化膜を除去する第２除去段階とを含むことを特徴とする請求項１記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項６】
前記第１除去段階は、化学的・機械的研磨法を利用して実行されることを特徴とする請求項５記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項７】
前記第１除去段階は、乾式エッチバック工程により実行されることを特徴とする請求項５記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項８】
前記シリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階は、前記コンタクト開口部を含む前記第２絶縁膜上に前記ストレージ電極用多結晶シリコン層を蒸着する段階と、
前記ストレージ電極用多結晶シリコン層上に感光膜を形成する段階と、
前記コンタクト開口部の外側に位置した前記第２絶縁膜上の前記ストレージ電極用多結晶シリコン層とその上部の感光膜を除去する第１除去段階と、
前記コンタクト開口部内の前記感光膜を除去する第２除去段階とを含むことを特徴とする請求項３記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項９】
前記第１除去段階は、化学的・機械的研磨法を利用して実行されることを特徴とする請求項８記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１０】
前記第１除去段階は、乾式エッチバック工程により実行されることを特徴とする請求項８記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１１】
前記第１除去段階は、前記感光膜と前記ストレージ電極用多結晶シリコンを０.５:１〜２:１の蝕刻率で除去する第１段階と、
前記ストレージ電極用多結晶シリコンと前記第２絶縁膜を０.７:１〜１.３:１の蝕刻率で除去する第２段階とを含むことを特徴とする請求項１０記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１２】
前記ストレージ電極用多結晶シリコンは、３００〜６００Åの厚さで形成されることを特徴とする請求項３記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１３】
前記シリンダ型構造のストレージ多結晶シリコン層の厚さは、６０００〜１２０００Åであることを特徴とする請求項３記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１４】
半導体基板の上部面上に拡散領域を持つＭＯＳＦＥＴの構造を形成する段階と、
前記半導体基板の上部面に第１絶縁膜とエッチストッパ膜を順次的に形成する段階と、
前記拡散領域が露出するように前記エッチストッパ膜と前記第１絶縁膜の選択領域に貫通ホールを形成する段階と、
前記貫通ホールに伝導性プラグを形成する段階と、
前記エッチストッパ膜上に第２絶縁膜を積層する段階と、
前記伝導性プラグを露出させるコンタクト開口部を前記第２絶縁膜の選択領域に形成する段階と、
前記伝導性プラグに電気的に接触して前記コンタクト開口部内にシリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階と、
前記ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンを成長させる段階と、
前記第２絶縁膜を除去して前記ストレージ電極用多結晶シリコン層の外側面を露出させる段階と、
前記エッチストッパ膜を除去して前記ストレージ電極用多結晶シリコン層の外底面を露出させる段階と、
前記ストレージ電極用多結晶シリコン層の内部面、上部面、外側面及び外底面上に誘電体膜を積層する段階と、
前記誘電体膜上にプレート電極用多結晶シリコン層のパターンを形成する段階と、
を含むことを特徴とするメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１５】
前記エッチストッパ膜は窒化膜であり、３００〜２０００Åの厚さで形成されることを特徴とする請求項１４記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１６】
前記シリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階は、
前記コンタクト開口部を含む前記第２絶縁膜上に前記ストレージ電極用多結晶シリコン層を蒸着する段階と、
前記ストレージ電極用多結晶シリコン層上に窒化膜を形成する段階と、
前記コンタクト開口部の外側に位置した前記第２絶縁膜上の前記ストレージ電極用多結晶シリコン層とその上部の窒化膜を除去する第１除去段階と、
前記コンタクト開口部内の前記窒化膜を除去する第２除去段階とを含むことを特徴とする請求項１４記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１７】
前記第１除去段階は、化学的・機械的研磨法を利用して実行されることを特徴とする請求項１６記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１８】
前記第１除去段階は、乾式エッチバック工程により実行されることを特徴とする請求項１６記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項１９】
前記シリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階は、前記コンタクト開口部を含む前記第２絶縁膜上に前記ストレージ電極用多結晶シリコン層を蒸着する段階と、
前記ストレージ電極用多結晶シリコン層上に感光膜を形成する段階と、
前記コンタクト開口部の外側に位置した前記第２絶縁膜上の前記ストレージ電極用多結晶シリコン層とその上部の感光膜を除去する第１除去段階と、
前記コンタクト開口部内の前記感光膜を除去する第２除去段階とを含むことを特徴とする請求項１４記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２０】
前記第１除去段階は、化学的・機械的研磨法を利用して実行されることを特徴とする請求項１９記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２１】
前記第１除去段階は、乾式エッチバック工程により実行されることを特徴とする請求項１９記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２２】
前記第１除去段階は、前記感光膜と前記ストレージ電極用多結晶シリコンを０.５:１〜２:１の蝕刻率で除去する第１段階と、
前記ストレージ電極用多結晶シリコンと前記第２絶縁膜を０.７:１〜１.３:１の蝕刻率で除去する第２段階とを含むことを特徴とする請求項２１記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２３】
前記ストレージ電極用多結晶シリコン層は３００〜６００Åの厚さで形成されることを特徴とする請求項１４記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【請求項２４】
前記シリンダ型構造のストレージ多結晶シリコン層の厚さは、６０００〜１２０００Åであることを特徴とする請求項１４記載のメモリセルのシリンダ型ストレージキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリセル(memory cell)のシリンダ型ストレージキャパシタ(cylindrical storage capacitor)及びその製造方法に係り、より詳細には、シリンダ型ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンを成長させてストレージキャパシタのキャパシタンスを増加させるとともに、ストレージ電極と埋没コンタクト(buried contact)との不整合余裕を増加させるようにしたメモリセルのシリンダ型ストレージキャパシタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的にＤＲＡＭ(dynamic random access memory)のような半導体メモリ素子のメモリセルは一つのトランジスタと一つのストレージキャパシタとで構成される。ＤＲＡＭの高集積化のためメモリセルのサイズが縮小されると、トランジスタのサイズが縮小されるとともにストレージキャパシタが占める半導体基板の面積も縮小される。これは２次元的平面構造を持つ典型的なストレージキャパシタのキャパシタンスを減少させる。
【０００３】
ストレージキャパシタのキャパシタンスが減少すると、信号/雑音比(S/N ratio)が低下されてα粒子によるソフトエラー(soft error)が発生するため、ＤＲＡＭが高集的化されてもストレージキャパシタのキャパシタンスが充分に確保される必要がある。
【０００４】
ストレージキャパシタのキャパシタンスを確保するためには、誘電体膜の厚さを減少させるか誘電常数が大きい物質の誘電体膜を開発するかまたはストレージキャパシタの有効面積を拡大させる方法等が使用されている。現在、誘電体膜に関する研究は非常に進展されて限界点に到達した状態である。このためストレージキャパシタは有効面積拡大のため３次元立体構造で開発されてきた。それはトレンチ(trench)形ストレージキャパシタと単純積層(stack)形ストレージキャパシタで区別される。
【０００５】
トレンチ形ストレージキャパシタの場合は、半導体基板に溝であるトレンチが形成されて、そのトレンチ内に誘電体膜と電極用多結晶シリコン層が各々積層される。したがって、製造工程が難しく、隣接するトレンチ間の電気的漏泄及び突抜け現象(punch through)のような電気的問題点が発生する可能性が高い。反面、単純的層形ストレージキャパシタの場合は、半導体基板上に誘電体膜と電極用多結晶シリコン層が各々積層されるため製造工程が容易であり、電気的漏泄及び突抜け現象のような電気的問題点が発生する可能性が低いため主に使用されている。
【０００６】
ＤＲＡＭの高集積化が進行されることによって限定された大きさのメモリセル内でストレージキャパシタの面積が縮小されて単純積層形ストレージキャパシタの目標キャパシタンス(target capacitance)の確保が難しくなる。それを克服するため、例えば、多結晶シリコン層になったストレージ電極の高さをストレージ電極の破損なしにできるだけ高める方法が開発されてきた。この方法の場合、現在のメモリセルサイズを考慮する際にストレージ電極の高さを最小１００００Å以上で維持する必要がある。それはストレージ電極の高さが１００００Å以下である場合は目標キャパシタンスの確保が不可能であるためである。
【０００７】
今後にメモリセルのサイズがより縮小されるとストレージ電極の高さがより高くなる必要があるが、これは現在の製造工程では不可能である。このような問題点を克服するための新しい方法が１９９２年ＩＥＤＭ(international electronic device & material)のP.２５９〜２６２にわたって“A New Cylindrical Capacitor using Hemispherical Grained Si(HSG-Si) for ２５６ Mb DRAMs"と命名された論文に掲示されている。この方法ではストレージ電極の表面に半球形粒子シリコン(hemispherical grained silicon)を成長させてストレージ電極の有効面積を拡大させることにより目標キャパシタンスを確保する。
【０００８】
【発明が解決しようとする課題】
上述の論文が発表された後にＤＲＡＭの超高集積化のためストレージ電極を最小１００００Åの高さで維持しながらストレージ電極の表面に半球形粒子シリコンを成長させる方法が広く使用された。この方法は写真工程及び乾式蝕刻工程で臨界値(critical dimension: CD)の余裕が不足で、半球形粒子シリコンの形成工程でマイクロブリッジ(microbridge)の発生によるツインビット不良(twinbit failure)がよく誘発されるためＤＲＡＭの量産工程に適用することが難しい。
【０００９】
また、マイクロブリッジの発生を防止するためには限定された大きさのメモリセルでストレージ電極の面積が縮小される必要があるが、現在のフォト工程の限界大きさである埋没コンタクトの臨界値を持つメモリセルの構造ではストレージ電極の埋没コンタクトに対する不整合に余裕がなくなって製造工程が一層難しくなる。
【００１０】
このような問題点を克服するためストレージ電極の形成に関する多様な方法が紹介された。その中でストレージ電極の表面積を広げるため単純積層形ストレージ電極の内部に一つのホール(hole)が形成されたシリンダ型ストレージ電極を形成する方法が試図されている。しかし、その方法では多段階の工程が追加されるため製造工程が難しくなる。
【００１１】
また、最近にはストレージキャパシタのキャパシタンスを増加させて埋没コンタクトとの不整合余裕を確保するためシリンダ型ストレージ電極の形成にダマシン(damascene)工程が適用される。この時、ストレージ電極パターンに該当するコンタクト開口部の形成のため酸化膜が所望する深さほど垂直で乾式蝕刻されなければならない。
【００１２】
しかし、乾式蝕刻工程の特性上過蝕刻(over etch)がないと、蝕刻面の下側部にテイル(tail)が発生しやすいため蝕刻面の垂直特性(profile)が得られない。このような状態でストレージ電極がコンタクト開口部に形成されて酸化膜が除去された後、ストレージ電極の表面に誘電体膜とプレート電極用多結晶シリコン層が蒸着された後に絶縁膜が蒸着される時に、前記テイルがあった領域に空間(void)が頻繁に発生する。
【００１３】
また、ストレージ電極用多結晶シリコン層がコンタクト開口部を包含した酸化膜に蒸着されて化学的・機械的研磨(chemical mechanical polishing)工程によりコンタクト開口部外側に位置した酸化膜上の多結晶シリコン層が研磨された後に酸化膜が湿式蝕刻によりリフトオフ(liftoff)される時にテイル(tail)が完全に除去されず残存しやすい。これを完全に除去するためには酸化膜の過蝕刻が必須であるが、湿式蝕刻量は湿式蝕刻時間に依存するから湿式蝕刻時間の調節が難しく工程再現性もなくなる。
【００１４】
また、キャパシタンスを増加させるため半球形粒子シリコンがストレージ電極用多結晶シリコン層に成長する時にマイクロブリッジが発生しやすくてツインビット不良に対する余裕がほとんどない。これを解決するためストレージ電極の外底面の面積を減少させるとキャパシタンスが減少するとともにストレージ電極と埋没コンタクトとの接触する面積が減少し、かえってストレージ電極と埋没コンタクトとの不整合余裕の確保が難しくなる。
【００１５】
したがって、本発明はこのような問題点に着眼して案出されたもので、その目的は、隣接したストレージキャパシタ間のマイクロブリッジ問題を解決し、シリンダ型ストレージキャパシタの目標キャパシタンスを確保するとともにストレージ電極と埋没コンタクトとの不整合余裕を確保することにある。
【００１６】
本発明の他の目的は、シリンダ型ストレージ電極の形成にダマシン工程が適用される時にエッチストッパ膜を利用してストレージ電極パターンに該当するコンタクト開口部が形成された酸化膜の蝕刻面が垂直特性を持つようにすることにある。
【００１７】
【課題を解決するための手段】
【００２１】
本発明によると、メモリセルのシリンダ型ストレージキャパシタの製造方法は、拡散領域を持つＭＯＳＦＥＴの構造の半導体基板の上部面に第１絶縁膜を形成する段階と、前記拡散領域が露出するように前記第１絶縁膜の選択領域にコンタクトホールを形成する段階と、上部面が前記第１絶縁膜の上部面と同一な平面上にある伝導性プラグを前記コンタクトホール内に形成する段階と、前記伝導性プラグを含む前記第１絶縁膜上に第２絶縁膜を形成する段階と、前記伝導性プラグを露出させるコンタクト開口部を前記第２絶縁膜の指定された領域に形成する段階と、前記伝導性プラグに電気的に接触するように前記コンタクト開口部内にシリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階と、前記ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンを成長させる段階と、前記第２絶縁膜を除去して前記ストレージ電極用多結晶シリコン層の外側を露出させる段階と、前記ストレージ電極用多結晶シリコン層の内部面、上部面及び外側面上に誘電体膜を形成する段階と、前記誘電体膜上にプレート電極用多結晶シリコン層のパターンを形成する段階とで行われる。
【００２２】
本発明によると、メモリセルのシリンダ型ストレージキャパシタの形成方法は、拡散領域を持つＭＯＳＦＥＴの構造の半導体基板の全面に第１絶縁膜とエッチストッパ膜を順次的に形成する段階と、拡散領域が露出するように前記エッチストッパ膜と第２絶縁膜の選択領域に貫通ホールを形成する段階と、前記貫通ホールに伝導性プラグを形成する段階と、前記エッチストッパ膜上に第２絶縁膜を蒸着する段階と、前記伝導性プラグを露出させるコンタクト開口部を前記第２絶縁膜の選択領域に形成する段階と、前記伝導性プラグに電気的に接触して前記コンタクト開口部内にシリンダ型構造のストレージ電極用多結晶シリコン層を形成する段階と、前記ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンを成長させる段階と、前記第２絶縁膜を除去して前記ストレージ電極用多結晶シリコン層の外側面を露出させる段階と、前記エッチストッパ膜を除去して前記ストレージ電極用多結晶シリコン層の外底面を露出させる段階と、前記ストレージ電極用多結晶シリコン層の内部面、上部面、外側面及び外底面上に誘電体膜を蒸着する段階と、前記誘電体膜上にプレート電極用多結晶シリコン層のパターンを形成する段階とで行われる。
【００２３】
前記ストレージ電極用多結晶シリコン層の外側面は、ストレージ電極の有効面積増加に作用する。追加的に、前記ストレージ電極用多結晶シリコン層の外底面もストレージ電極の有効面積増加に作用できる。
【００２４】
【発明の実施の形態】
以下、添附図面を参照して本発明によるメモリセルのシリンダ型ストレージキャパシタ及びその製造方法について詳細に説明する。説明の便宜上一つのメモリセルを基準として説明して、図面上には一つのメモリセルが図示されているが実際には多数個のメモリセルが半導体基板に形成される。
【００２５】
図１は本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタを示す概略的部分断面図、図２〜図１１は本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【００２６】
図１を参照すると、半導体基板１０のフィールド(field)領域にフィールドオキサイド(field oxide)１１が成長し、半導体基板１０のアクティブ領域とフィールドオキサイド１１上にワードライン１３が各々前方側から後方側に通過するように形成され、第１絶縁膜として平坦化用酸化膜１５がワードライン１３を絶縁させるように全面に形成される。また、酸化膜１５上にはエッチストッパ膜である窒化膜１７が積層される。ワードライン１３間に位置する半導体基板１０の拡散領域１４に電気的に接触するようにポリプラグ(polyplug)１９が窒化膜１７と酸化膜１５の指定された領域を垂直貫通するコンタクトホール３２に充填されて窒化膜１７と平坦化をなす。
【００２７】
また、シリンダ型ストレージ電極用多結晶シリコン層２１のパターンがポリプラグ１９に電気的に接触して窒化膜１７上に形成され、ストレージ電極用多結晶シリコン層２１はシリンダ構造を持ち、シリンダ構造を持つ多結晶シリコン層２１の表面の中で上部面と内部面にだけ半球形粒子シリコン２３が成長される。即ち、シリンダ構造の多結晶シリコン層２１の外表に半球形粒子シリコン２３が成長せず、半球形粒子シリコン２３と多結晶シリコン層２１の表面上に誘電体膜２５とプレート電極用多結晶シリコン層２７のパターンが形成される。
【００２８】
多結晶シリコン層２１は楕円形シリンダ構造を持つため、図８に図示されるように、多結晶シリコン層２１の短軸方向のの内壁面間の空間に対する臨界値は、半球形粒子シリコン２３と誘電体膜２５及びプレート電極用多結晶シリコン層２７の総厚さを考慮して最小１０００Å以上で確保しなければならない。多結晶シリコン層２１の厚さは３００〜６００Åの範囲にあり、窒化膜１７の厚さは５００〜２０００Åの範囲にある。図１での多結晶シリコン層２１は一つのシリンダ型構造を持つが、多数個、例えば、二つ以上のシリンダ型構造を持たせることもできる。
【００２９】
また、ストレージ電極用多結晶シリコン層２１の内部面だけではなく上部面にもけ半球形粒子シリコン２３が成長するためストレージ電極の有効面積が拡大されてキャパシタンスが増加される。
【００３０】
一方、図示しなかったが隣接したセル領域には同一なシリンダ構造のキャパシタが形成される。デザインルールが減少することによりシリンダ構造のストレージ電極間の臨界値は減少し、ストレージ電極の外壁面に半球形粒子シリコンが存在する場合マイクロブリッジの発生可能性が高くなる。しかし、本願発明のストレージ電極は、半球形粒子シリコン２３が多結晶シリコン層２１の外壁面には形成されないため隣接ストレージ電極用多結晶シリコン層２１間のマイクロブリッジに対する空間臨界値に余裕があり、その結果、多結晶シリコン層２１の外壁面に形成される半球形粒子シリコン２３間のコンタクトによるツインビット不良が実質的に防止される。
【００３１】
また、隣接ストレージ電極間の空間臨界値の余裕によりストレージ電極の底面の面積を広げることができることにより、キャパシタンスの増加とともにストレージ電極と埋没コンタクト間の不整合の余裕が大きくなる。
【００３２】
このように構成されるメモリセルのシリンダ型ストレージキャパシタの製造方法について図２〜図１１を参照して詳細に説明する。
【００３３】
図２を参照すると、例えば、Ｐ-ウェル(well)が具備された半導体基板１０のフィールド領域にフィールドオキサイド１１が成長されてワードライン１３が半導体基板１０のアクティブ領域とフィールドオキサイド１１上を前方側から後方側に通過するように形成される。勿論、前記アクティブ領域のワードライン１１下側にゲート絶縁膜が形成される。
【００３４】
以後、nタイプイオンのイオン注入により半導体基板１０のアクティブ領域に拡散領域１４、即ち、ソース及びドレイン領域が各々形成されて、ワードライン１３の側壁(side wall)にはオキサイドスペーサ(oxide spacer)が形成されることによりＭＯＳＦＥＴが得られる。
【００３５】
次に、前記結果構造の半導体基板１０上に第１絶縁膜、例えば、ＢＰＳＧ、ＨＤＰ酸化膜、Ｏ３、ＴＥＯＳ、ＵＳＧ等の平坦化用酸化膜１５が形成された後に、エッチストッパ膜、例えば、窒化膜１７が平坦化用酸化膜１５上に３００〜２０００Åの厚さで積層される。ここで、前記エッチストッパ膜１７は必要によって積層しなくても関係ない。
【００３６】
図３を参照すると、隣接したワードライン１３間の拡散領域１４を露出させるためのコンタクトホール３２が形成されるように窒化膜１７と酸化膜１５の既指定された部分が除去される。
【００３７】
継続して、拡散領域１４との電気的なコンタクトのためトッピングされた多結晶シリコン層が前記コンタクトホール３２を包含した窒化膜１７上に蒸着された後、化学的・機械的研磨(electro-chemical polishing)工程、乾式エッチバック(etch back)工程または感光膜エッチバック工程の中でいずれの一つの選択された工程によりコンタクトホール３２外側の窒化膜１７上に位置する多結晶シリコン層が完全に除去されて、コンタクトホール３２内にだけドッピングされた多結晶シリコン層、即ち、ポリプラグ１９が形成される。
【００３８】
図４を参照すると、前記結果の構造上に第２絶縁膜、例えば、ＢＰＳＧ、ＰＳＧ、ＰＥ−ＳｉＨ４、ＰＥ−ＴＥＯＳ等の酸化膜２０が６０００〜１２０００Åの厚さで蒸着される。ここで、蒸着された酸化膜２０の厚さは後述のストレージ電極用多結晶シリコン層２１の高さにより決定される。
【００３９】
その後、一つのシリンダ型ストレージ電極のための酸化膜２０の既指定された領域が写真蝕刻工程により窒化膜１７の表面が露出されるまで乾式蝕刻されることにより楕円形パターンのコンタクト開口部(contact opening)２０１が形成される。
【００４０】
この時、コンタクト開口部２０１の垂直プロファイルが不良である場合、コンタクト開口部２０１の底面と内壁面の境界面でテイルが発生できるため、コンタクト開口部２０１の酸化膜は過蝕刻される必要がある。過蝕刻の間に窒化膜１７がエッチストッパ膜として作用するから酸化膜２０の蝕刻面が良好な垂直特性を示す。即ち、酸化膜２０が充分に過蝕刻されると、酸化膜２０の蝕刻面の下側部にテイルが全然発生しない。それは後述のストレージ電極用多結晶シリコン層２１の外側面が垂直特性を持つことを意味する。
【００４１】
したがって、従来にはエッチストッパ膜が使用されないため蝕刻面の垂直特性の制御が困難であり、工程再現性もなかったが、本発明の場合、エッチストッパ膜が使用されるため蝕刻面の垂直特性の制御が容易であり、工程再現性も確保される。
【００４２】
一方、ストレージキャパシタンスの追加的な増加のためストレージ電極は複数個、例えば、二つのシリンダ型構造で製作できる。したがって、図５に図示されるように、二つのシリンダ型ストレージ電極を形成するための酸化膜２０の既指定された領域が写真蝕刻工程により窒化膜１７の表面が露出されるまで乾式蝕刻される。この時、コンタクト開口部２０３は中央部が内側に陥没された楕円形パターンで形成される。
【００４３】
このように一つまたは複数個のシリンダ型構造はフォトマスクに形成されたパターンにより決定される。したがって、図５のコンタクト開口部を形成するため図５のパターンを持つマスクが使用される。
【００４４】
次に、図８を参照すると、前記結果の構造上にストレージ電極用多結晶シリコン層２１が３００〜６００Åの厚さで積層される。この時、多結晶シリコン層２１がポリプラグ１９に電気的に接触される。
【００４５】
以後、コンタクト開口部２０１の外側に位置する酸化膜２０上の多結晶シリコン層２１が完全に除去されることにより多結晶シリコン層２１がコンタクト開口部２０１内に一つのシリンダ型構造で形成される。コンタクト開口部２０１内にシリンダ型構造の多結晶シリコン層２１の形成のためには、化学的・機械的研磨工程または乾式エッチバック工程等の多様な方法が使用できる。
【００４６】
まず、化学的・機械的研磨工程を適用する場合について図４を参照して説明すると次のようである。
【００４７】
コンタクト開口部２０１を含む酸化膜２０の全面に多結晶シリコン２０aがコンタクト開口部２０１の形状が維持できる程度の所定厚さ、即ち、３００〜６００Åの厚さで蒸着された後、コンタクト開口部２０１以外の酸化膜２０上部にある多結晶シリコンが完全に除去されるように基板の表面は化学的・機械的研磨法により研磨されて図８のような基板が得られる。
【００４８】
前記平坦化方法は、研磨の間に発生した副産物がシリンダ構造の多結晶シリコン２１の開口２０２を充填する問題が発生できる。このような問題を解決するため、選択的に、化学的・機械的研磨の実行の前に、シリンダ構造の多結晶シリコン２１の開口２０２を図６に図示されるように感光膜または窒化膜で部分的に充填２２aするか完全に充填２２bする工程が追加に実行できる。
【００４９】
窒化膜が使用される場合、化学的・機械的研磨工程が実行された後、シリンダ構造のストレージ電極用多結晶シリコン層２１の開口２０２内に充填された窒化膜２１は、シリンダ構造のストレージ電極用多結晶シリコン層の内壁と上部に半球形シリコン層を成長させる前に選択的蝕刻、例えば、リン酸を利用した湿式蝕刻により除去される。
【００５０】
この時、使用された窒化膜の蒸着厚さは約１０００〜１５００Å範囲を持ち、選択的に第２絶縁層２０として酸化膜以外の物質が使用される場合、開口を充填する物質として酸化膜、例えば、ＢＰＳＧ、ＵＳＧ、高温ＵＳＧ、ＳＯＧ等が使用できる。デザインルールの減少によりシリンダ構造のストレージ電極用多結晶シリコン層の内径が狭くなると平坦化特性が優れたＢＰＳＧ、ＵＳＧ及び高温ＵＳＧを使用することが好ましい。
【００５１】
一方、窒化膜の代りに感光膜が使用でき、この場合にも窒化膜の場合と同一な化学的・機械的研磨法によりコンタクト開口部２０１以外の酸化膜２０の表面が露出される。化学的・機械的研磨工程の終点(end point)はコンタクト開口部２０１以外の酸化膜２０の表面が露出される時点であるが、平坦化のため酸化膜２０の表面から所定深さまで過研磨できる。
【００５２】
一方、図８の構造を得るためドライエッチバック工程が適用される場合、コンタクト開口部２０１内に形成されたシリンダ構造の多結晶シリコン層の開口２０２は完全に充填される。これはシリンダ構造の多結晶シリコン層の開口２０２が部分的に充填されると、開口２０２を除外した部分の酸化膜２０表面の露出のためのドライエッチバック工程の進行の間にコンタクト開口部２０１の底面及び内壁面に形成された多結晶シリコン層２１が同時に除去されるためである。
【００５３】
ドライエッチバック工程の進行によりコンタクト開口部２０１以外の酸化膜２０表面が露出された後にも多結晶シリコン層の開口２０２内には感光膜または窒化膜が残留する。多結晶シリコン層の開口２０２内に残留している物質が感光膜である場合には酸化膜２０の蝕刻工程以前にアッシング(ashing)により除去されて、窒化膜である場合には第２絶縁膜である酸化膜２０の除去の前にリン酸溶液により選択的に蝕刻される。
【００５４】
シリンダ構造の多結晶シリコン層２１の開口２０２を埋立するため感光膜が使用される時、感光膜は酸化膜に比して高い厚さ、例えば、０.５〜１.２μｍの厚さで塗布される。厚さの増加によって研磨時間が長くなることにもかかわらず感光膜の塗布厚さを増加させることはセル領域と周辺領域との間の段差による。即ち、図７に図示されるように、セル領域と周辺領域との段差が大きくなる場合、セル領域の表面に塗布された感光膜が周辺領域にフローされてセル領域の要素が必要以上に錬磨研磨されるおそれがあるため、それを防止するため感光膜は厚く塗布される。
【００５５】
感光膜が０.５μｍの厚さで塗布される時、研磨は一回で感光膜の蝕刻率が迅速に実行される。この時、多結晶シリコン２２aと感光膜の蝕刻率は０.５:１〜２:１でする。
【００５６】
また、感光膜１.２μｍの厚さで塗布される時、研磨は２回にわたって実行されて、この時、第１段階で多結晶シリコン層に対する感光膜の蝕刻率は０.５:１〜２:１として、第２段階で多結晶シリコン２１aと第２絶縁膜である酸化膜２０の蝕刻率は０.７:１〜１.３:１とする。
【００５７】
多結晶シリコン２１aと酸化膜２０の蝕刻は同一チャンバでインシチュ(in-situ)方式で蝕刻用ガスを変換して進行でき、選択的に多結晶シリコン２２aを除去するためのチャンバで酸化膜２０を除去するためのチャンバに変換して進行できる。
【００５８】
一方、図５のような構造でコンタクト開口部２０３が形成される場合、多結晶シリコン層の塗布でコンタクト開口部２０３内には図９に図示されるように多結晶シリコンになった二つのシリンダ２０４が形成される。ここで、二つのシリンダ２０４の連結部２０５は二つのシリンダ２０４部分に比して幅が狭いため多結晶シリコン層の塗布により完全に埋立される。図５の構造についても前記化学的・機械的研磨工程と乾式エッチバック工程が同一に適用できる。
【００５９】
図８と図９に図示されるように、コンタクト開口部２０１に形成された多結晶シリコン層４１の高さ(h)は平坦化された酸化膜２０の厚さにより結晶されるが、要求されるストレージ電極の表面的を結晶することにおいて重要な要素の一つとして作用する。
【００６０】
一方、多結晶シリコン層４１のシリンダ内側碧間の空間に対した臨界値ＣＤは後述する半球形粒子シリコン２３、誘電体膜２５及びプレート電極用多結晶シリコン層２７の形成空間を確保するため最小１０００Å以上で維持される必要がある。
【００６１】
図６を参照すると、前記結果構造の多結晶シリコン層２１の表面に半球形粒子シリコン２３が成長される。この時、酸化膜２０が多結晶シリコン層２１の外側面をカバーするため半球形粒子シリコン２３は多結晶シリコン層２１の上部面と内部面にだけ形成されて外表面には全然形成されない。
【００６２】
したがって、隣接したセルのシリンダ型ストレージ電極用多結晶シリコンとの半球形粒子シリコン２３によるマイクロブリッジの発生可能性が減少するからマイクロブリッジに対する空間臨界値の余裕が増加してストレージ電極の断面積が大きくなる。これはストレージキャパシタのキャパシタンスを増加させるとともに埋没コンタクトとストレージキャパシタの接触面積を拡大させてストレージ電極２１と埋没コンタクトとの不整合余裕を増加させる。
【００６３】
図１１を参照すると、窒化膜１７をエッチストッパ膜として利用して酸化膜２０が湿式蝕刻工程により除去されることにより多結晶シリコン層２１の外側面が露出される。この時、窒化膜１７がエッチストッパ膜として作用するから湿式蝕刻工程の再現性が確保される。
【００６４】
最終的に、前記結果構造の多結晶シリコン層２１の表面上に誘電体膜２５とプレート電極用多結晶シリコン層２７が積層されて、多結晶シリコン層２７が写真蝕刻工程によりプレート電極用パターンで形成されることにより、図１に図示されるように、各メモリセルのストレージキャパシタが完成される。
【００６５】
一方、図９の構造でストレージ電極が形成された場合、以後の工程は図１０と図１１で適用された方法と同一な方法が適用される。以下、本発明の他の実施例によるメモリセルのシリンダ型ストレージキャパシタ及びその製造方法について図１２〜１４を参照して詳細に説明する。
【００６６】
図１２は本発明の他の実施例によるメモリセルのシリンダ型ストレージキャパシタを示す断面構造図、図１３及び図１４は図１２のストレージキャパシタの製造過程を示す断面工程図である。
【００６７】
図１２を参照すると、半導体基板１０のフィールド領域にフィールドオキサイド１１が成長して、半導体基板１０のアクティブ領域とフィールドオキサイド１１上にワードライン１３が各々前方側から後方側に形成されて、平坦化膜である酸化膜１５がワードライン１３を絶縁させて平坦化される。ワードライン１３間に位置する半導体基板１０の拡散領域１４に電気的で接触するようにポリプラグ１９が酸化膜１５の指定された領域を垂直貫通するコンタクトホール２２に充填されてポリプラグ１９の上部面が酸化膜１５の上部面より高く形成される。
【００６８】
また、シリンダ型ストレージ電極用多結晶シリコン層２１のパターンがポリプラグ１９に電気的に接触してポリプラグ１９の上部面上に形成されて多結晶シリコン層２１の外底面が酸化膜１５の上部面から離隔される。この時、多結晶シリコン層２１の上部面、内部面にだけ半球形粒子シリコン２３が成長される。
【００６９】
多結晶シリコン層２１と半球形粒子シリコン２３が表面、突出されたポリプラグ１９の表面及び酸化膜１５の表面に誘電体膜２５が形成されて、誘電体膜２５の外側にはプレート電極用多結晶シリコン層２７のパターンが形成される。
【００７０】
多結晶シリコン層２１の内壁面間の空間に対する臨界値は半球形粒子シリコン２３と誘電体膜２５及びプレート電極用多結晶シリコン層２７の総厚さを考慮して最小１５００Å以上で確保される必要がある。多結晶シリコン層２１の厚さは３００〜６００Åの範囲にある。
【００７１】
本実施例では誘電体膜２５の面積を広げるため図１１の構造で窒化膜１７を除去して、窒化膜１７があった位置に誘電体膜２５とプレート電極を配置する。即ち、誘電体膜２５は酸化膜１５の表面から突出されたポリプラグ１９の表面と酸化膜１５の表面の所定位置まで延長される。この時、平坦化用酸化膜１５の上部面と多結晶シリコン層２１の外底面との間の間隔は窒化膜１７の厚さにより結晶されて、誘電体膜２５とプレート電極用多結晶シリコン層２７が介在されることを考慮して３００〜２０００Åの範囲で設定される。
【００７２】
図１２は多結晶シリコン層２１が一つのシリンダ型構造を持つ場合であるが、複数個、例えば、二つ以上のシリンダ型構造を持つこともできる。
【００７３】
したがって、ストレージ電極用多結晶シリコン層２１の内部面と上部面にだけ半球形粒子シリコン２３が成長されるためストレージ電極の有効面積が拡大されてキャパシタンスも増加される。また、半球形粒子シリコン２３によるマイクロブリッジに対する空間臨界値に余裕ができるためストレージ電極の外底面の面積が大きくなりキャパシタンスも増加される。また、多結晶シリコン層２１の外底面の面積が大きくなることによりストレージ電極と埋没コンタクトの不整合もより余裕ができる。
【００７４】
このように構成されるメモリセルのシリンダ型キャパシタの製造方法について図１３及び図１４を参照して詳細に説明する。
【００７５】
図１３を参照すると、図２〜図１０の過程を同一に実施することにより半球形粒子シリコン２３はシリンダ型多結晶シリコン層２１の内部面と上部面にだけ成長されて外側面には全然成長しない。
【００７６】
図１４を参照すると、図１１の過程を同一に実施することにより多結晶シリコン層２１の外側面が露出されて、エッチストッパ膜である窒化膜１７がリン酸溶液により除去される。勿論、窒化膜１７の蝕刻工程の間、多結晶シリコン層２１の外底面と酸化膜１５との間に位置した窒化膜もアンダカット(undercut)されて、多結晶シリコン層２１の外底面と酸化膜１５との間に空間２０６が形成されることにより多結晶シリコン層２１の外底面が露出される。ここで、多結晶シリコン層２１の露出される外底面の面積は必要によって調整できる。したがって、図１４のストレージ電極は図１１のストレージ電極の有効表面積より広い有効表面積を持つ。これはより大きいキャパシタンスの確保を意味する。
【００７７】
ここで、窒化膜１７の厚さは層間絶縁膜１５の上部面と多結晶シリコン層２１の外底面間に誘電体膜２５とプレート電極用多結晶シリコン層２７が介在されることを考慮して３００〜２０００Åで設定される必要がある。
【００７８】
最終的に、前記結果構造の多結晶シリコン層２１の表面上に誘電体膜２５とプレート電極用多結晶シリコン層２７が積層されて多結晶シリコン層２７が写真蝕刻工程によりプレート電極用パターンで形成される。したがって、図１２に図示されるように、各メモリセルのストレージキャパシタが完成される。
【００７９】
ここで、多結晶シリコン層２１は一つのシリンダ型構造である場合を例えとして説明したが、図５と図９に図示されるように、複数個、例えば、二つのシリンダ型構造でも形成できる。
【００８０】
一方、前記実施例ではシリンダ構造のストレージ電極用多結晶シリコン層の内表面と上部面に半球形粒子シリコンが成長された場合を説明したが、半球形粒子シリコンをストレージ電極用多結晶シリコン層の内表面と上部面に形成せずストレージ電極用多結晶シリコンだけを二つのシリンダ構造で形成する場合にも本発明の目的を部分的に達成できる。
【００８１】
以上、本発明による好ましい実施形態について詳細に記述したが、本発明が属する技術分野において通常の知識を持つ者であれば、添附された請求範囲に定義された本発明の精神及び範囲を離脱しなく本発明を多様に変形または変更して実施できる。
【００８２】
【発明の効果】
以上のように本発明によるメモリセルのシリンダ型ストレージキャパシタ及びその製造方法では、シリンダ型ストレージ電極用多結晶シリコン層の内部面と上部面にだけ半球形粒子シリコンが成長するため半球形粒子シリコンによるマイクロブリッジの発生が防止される。したがって、ストレージ電極の外底面の面積が拡大されることによりストレージキャパシタの目標キャパシタンスが確保されてツインビット不良に対して余裕も確保可能である。
【００８３】
また、シリンダ型ストレージ電極用多結晶シリコン層に該当するコンタクト開口部が乾式蝕刻工程により酸化膜に形成される時にエッチストッパ膜が使用されることにより蝕刻面の垂直特性制御が可能である。
【図面の簡単な説明】
【図１】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタを示す断面構造図である。
【図２】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図３】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図４】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図５】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図６】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図７】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図８】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図９】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図１０】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図１１】本発明の実施例によるメモリセルのシリンダ型ストレージキャパシタの製造方法を示す断面工程図である。
【図１２】本発明の他の実施例によるメモリセルのシリンダ型ストレージキャパシタを示す断面構造図である。
【図１３】図１２のストレージキャパシタの製造方法を示す断面工程図である。
【図１４】図１２のストレージキャパシタの製造方法を示す断面工程図である。
【符号の説明】
１０    半導体基板
１１    フィールドオキサイド
１３    ワードライン
１５    酸化膜
１７、２２      窒化膜
１９    ポリプラグ
２０    酸化膜
２１、４１      シリンダ型ストレージ電極用多結晶シリコン層
２３    半球形粒子シリコン
２５    誘電体膜
２７    プレート電極用多結晶シリコン層
３２    コンタクトホール
２０１、２０２、２０３    コンタクト開口部
２０４  シリンダ
２０５  シリンダ連結部
２０６  空間
【図１】
0004001440.tif 000002
【図２】
0004001440.tif 000003
【図３】
0004001440.tif 000004
【図４】
0004001440.tif 000005
【図５】
0004001440.tif 000006
【図６】
0004001440.tif 000007
【図７】
0004001440.tif 000008
【図８】
0004001440.tif 000009
【図９】
0004001440.tif 000010
【図１０】
0004001440.tif 000011
【図１１】
0004001440.tif 000012
【図１２】
0004001440.tif 000013
【図１３】
0004001440.tif 000014
【図１４】
0004001440.tif 000015