(57)【特許請求の範囲】
【請求項１】
複数のマスクブランクスおよび該複数のマスクブランクスの欠陥情報を用意する工程と、
与えられた半導体デバイスのパターンデータおよび前記欠陥情報に基づいて、前記複数のマスクブランクスの中から、前記与えられた半導体デバイスのパターンデータに対応したパターンを形成するべきマスクブランクスを選択する工程であって、前記複数のマスクブランクスのそれぞれについて、前記与えられた半導体デバイスのパターンデータに対応したパターンを前記マスクブランクス上に形成して得られる露光マスクの歩留まりを、前記欠陥情報および前記与えられた半導体デバイスのパターンデータに基づいて算出し、該算出した歩留まりの値が所望の値以上のマスクブランクスを選択し、かつ、複数の半導体デバイスのパターンのそれぞれについて、マスクブランクス上に発生しうる欠陥サイズと欠陥数との関係、および欠陥サイズと欠陥修正率との関係を予め求めておき、該関係に基づいて前記与えられた半導体デバイスのパターンデータに対応した半導体デバイスのパターンの修正不可能な欠陥数を求め、この求めた欠陥数に基づいて前記歩留まりを算出する前記工程と
を有することを特徴とするマスクブランクスの選択方法。
【請求項２】
請求項１に記載のマスクブランクスの選択方法によりマスクブランクスを選択し、この選択したマスクブランクス上にパターンを形成することを特徴とする露光マスクの形成方法。
【請求項３】
請求項２に記載の露光マスクの形成方法により露光マスクを形成し、この露光マスクを用いて半導体基板上にパターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造用のマスクブランクスの選択方法、露光マスクの形成方法、および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、同一規格の露光マスクを作成する際に使用するマスクブランクス（以下、単にブランクスという。）は同一規格である。ブランクスの欠陥規格は露光マスクで要求される欠陥規格に比べて緩く、同じ欠陥規格内のブランクスであっても、その欠陥のばらつきは大きい。
【０００３】
このようなブランクスの欠陥のばらつきは、露光マスクの欠陥歩留まりのばらつきの増加を招く原因となる。例えば、ＣＨ系マスクのように加工面積が比較的小さいパターン用の露光マスクとＬ／Ｓ系マスクのように加工面積が比較的大きいパターン用の露光マスクとの間で、後者の露光マスクの方が欠陥歩留まりのばらつきが大きくなる。
【０００４】
このような露光マスクの欠陥歩留まりのばらつきの増加は、製造コストの上昇を招く。そのため、近年、ブランクス起因の製造コストの上昇を抑制することが強く求められている。特に、ハーフトーンブランクスは、Ｃｒブランクスよりも欠陥を低減させることが困難であるため、露光マスクの欠陥歩留まりのばらつきの増加が顕著である。
【０００５】
【発明が解決しようとする課題】
上述の如く、従来のブランクスは、同じ欠陥規格内のものであっても、欠陥のばらつきが大きく、露光マスクの欠陥歩留まりのばらつきの増加を招き、結果として著しく欠陥歩留まりの低いマスクが存在するという問題がある。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、マスクブランクスに起因する露光マスクの欠陥歩留まりのばらつきの増加を抑制できる、マスクブランクスの選択方法、露光マスクの形成方法および半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係るマスクブランクスの選択方法は、複数のマスクブランクスおよび該複数のマスクブランクスの欠陥情報を用意する工程と、与えられた半導体デバイスのパターンデータおよび前記欠陥情報に基づいて、前記複数のマスクブランクスの中から、前記与えられた半導体デバイスのパターンデータに対応したパターンを形成するべきマスクブランクスを選択する工程であって、前記複数のマスクブランクスのそれぞれについて、前記与えられた半導体デバイスのパターンデータに対応したパターンを前記マスクブランクス上に形成して得られる露光マスクの歩留まりを、前記欠陥情報および前記与えられた半導体デバイスのパターンデータに基づいて算出し、該算出した歩留まりの値が所望の値以上のマスクブランクスを選択し、かつ、複数の半導体デバイスのパターンのそれぞれについて、マスクブランクス上に発生しうる欠陥サイズと欠陥数との関係、および欠陥サイズと欠陥修正率との関係を予め求めておき、該関係に基づいて前記与えられた半導体デバイスのパターンデータに対応した半導体デバイスのパターンの修正不可能な欠陥数を求め、この求めた欠陥数に基づいて前記歩留まりを算出する前記工程とを有することを特徴とする。
【０００８】
ここで、半導体デバイスのパターンデータは、ＭＯＳトランジスタ等の素子のパターンデータに加え、素子分離用のトレンチ等の直接素子を構成しない構造のパターンデータも含む。
【０００９】
本発明に係る露光マスクの形成方法は、本発明に係るマスクブランクスの選択方法によりマスクブランクスを選択し、この選択したマスクブランクス上にパターンを形成することを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法は、本発明に係る露光マスクの形成方法を用いて半導体基板上にパターンを形成することを特徴とする。
【００１１】
本発明によれば、従来より同じ規格のものとして扱われている複数のマスクブランクスの中から、形成するべきパターンに適したマスクブランクスを選べるようになる。その結果、同じ規格のものとして扱われている複数のマスクブランクスの欠陥のばらつきの影響を小さくできる。したがって、本発明によれば、マスクブランクスに起因する露光マスクの欠陥歩留まりのばらつきの増加を抑制できる、マスクブランクスの選択方法、露光マスクの形成方法および半導体装置の製造方法を実現できるようになる。
【００１２】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という。）を説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る露光マスク（以下、単にマスクという。）の発注から完成までの流れを示す図である。
【００１５】
マスク発注者１はマスクメーカ２にマスクを発注する（ステップＳ１）。このとき、マスク発注者１はマスクメーカ２にマスク描画データ等のマスク作成に必要な情報を提供する。
【００１６】
マスクメーカ２は、上記マスクの作成に必要なブランクスをブランクスメーカ３に発注する（ステップＳ２）。
【００１７】
ブランクスメーカ３は、上記マスクを作成するための同一規格の複数のブランクスを作成するとともに、これらのブランクスのそれぞれについて欠陥の大きさ・サイズ・位置を検査する（ステップＳ３）。そして、その検査結果に基づいて複数のブランクスを欠陥ランク別に分ける。上記欠陥はパーティクル、ピンホールである。上記ランク分けは欠陥のサイズおよび欠陥の数に基づいて行われる。上記ブランクスはレジスト付きの場合もあるし、レジスト無しの場合もある。
【００１８】
ブランクスメーカ３は、ランク分けされたブランクス（ブランクス、欠陥情報）をマスクメーカ２に納入する（ステップＳ４）。
【００１９】
マスクメーカ２は、ランク分けされたブランクスの中から、マスク発注者１から発注されたマスクを作成するために必要な欠陥ランク（品質ランク）を有するブランクスを選択する（ステップＳ５）。ここでは、ブランクスは以下の４つの欠陥ランクＡ，Ｂ，Ｃ，Ｄに分けられている。
【００２０】
欠陥ランクＡ：  Ｓ≦１０個、Ｍ＝  ０個、Ｌ＝０個
欠陥ランクＢ：  Ｓ≦２０個、Ｍ＝  ０個、Ｌ＝０個
欠陥ランクＣ：  Ｓ≦３０個、Ｍ≦１０個、Ｌ≦５個
欠陥ランクＤ：  Ｓ≦４０個、Ｍ≦１０個、Ｌ≦５個
Ｓはサイズ０．３μｍ以上１μｍ未満の欠陥、
Ｍはサイズ１μｍ以上２μｍ未満の欠陥、
Ｌはサイズ：２μｍ以上４μｍ未満の欠陥である。
【００２１】
欠陥ランクＡのブランクスは最も欠陥が少なく、欠陥ランクＤのブランクスは最も欠陥が多く、かつ欠陥ランクＡのブランクスよりも大きなサイズの欠陥が存在するものもある。しかし、欠陥ランクＤのブランクスを用いても、必要な規格を有するパターンの作成は可能である。
【００２２】
そこで、欠陥ランクＡ〜Ｄと作成可能なパターンとを対応付ける。その結果の一例を図１の下方に示してある。上記対応付けは実験やデータベースに基づいて行われる。また、上記対応付けはマスクメーカ２またはブランクスメーカ３が行う。ブランクスメーカ３が行った場合、上記対応付けもマスクメーカ２に納入する。さらに、欠陥情報の取得をマスクメーカ２にて行うことも可能である。この場合、ブランクスメーカ３は従来と同様にブランクスをマスクメーカ２に納入するだけとなる。
【００２３】
マスク発注者１から提供されたマスク描画データから、形成するべき半導体デバイスのパターンが分かる。マスクメーカ２は上記パターンに対応したブランクスを選択する。例えば、形成するべきパターンがメモリー系ＬＳＩで密集ライン＆スペースパターンの場合、欠陥ランクＡのブランクスを選択する。
【００２４】
その後、選択したブランクス上にマスク描画データに基づいてパターンを描画し、マスクを作成する（ステップＳ６）。このようにして作成されたマスクがマスク発注者１に納入される。そして、マスク発注者１は上記マスクを用いて半導体基板上に半導体デバイスのパターンを形成する。
【００２５】
従来は、欠陥ランクＡ〜Ｄの全てのブランクスが選択されている。なぜなら、欠陥ランクＡ〜Ｄのブランクスは同じ規格内のものとして扱われているからである。したがって、例えばメモリー系ＬＳＩで密集ライン＆スペースパターンを形成する場合には、必要な欠陥レベル（品質レベル）に達していない欠陥ランクＢ〜Ｄのブランクスも選択されるので、マスクの欠陥歩留まりのばらつきが増加することになる。
【００２６】
これに対して、本実施形態の場合には、必要な欠陥レベル（品質レベル）に達しているブランクスのみが選択されるので、マスクの欠陥歩留まりのばらつきは小さくなる。これにより、ブランクス起因の製造コストの上昇を抑制することができる。また、ＴＡＴ（Turn  Around  Time）の短縮も達成される。
【００２７】
さらに、上記の例であれば、選択されなかった欠陥ランクＢ〜Ｄのブランクスは、これらに対応したパターンのマスクの作成の際に使用することにより、無駄になることもない。
【００２８】
本実施形態ではブランクスの欠陥レベルを４種類に分類したが欠陥レベル別、描画パターン別にそれぞれ２種類以上に分類すればよい。
【００２９】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るマスクの発注から完成までの流れを示す図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００３０】
本実施形態が第１の実施形態と異なる点は、ブランクスメーカ３から納入されたブランクスおよび欠陥情報（欠陥サイズ、欠陥座標）に基づいて、ブランクスメーカ３から納入されたブランクス上に、マスク発注者１から提供されたマスク描画データに対応したパターンを形成した場合のマスクの歩留まり（欠陥歩留まり）を算出し、その値が所定値以上（ここでは５０％以上）のものだけを選択することにある。
【００３１】
ここでは、所定値として５０％を選んだが、マスクの欠陥歩留まりのばらつきを改善できる値であればよい。また、欠陥情報の取得はマスクメーカ３で行ってもよい。
【００３２】
本実施形態でも、必要な欠陥レベルに達しているブランクスのみを選択することができるので、第１の実施形態と同様に、マスクの欠陥歩留まりのばらつきを防止でき、ブランクス起因の製造コストの上昇を抑制することができる。また、選択されなかったブランクスは、要求される欠陥レベルがより低い他のパターンのマスクの作成に使用可能なので、無駄になることもない。
【００３３】
（第３の実施形態）
本実施形態では、欠陥歩留まりの計算方法の一例について説明する。図３および図４に、Ｌ／Ｓパターン（Ｌ：Ｓ＝１：１、マスク上ライン幅０．６４μｍ）が形成されたマスクにおける黒欠陥および白欠陥の分類例をそれぞれ示す。図３、図４では黒欠陥および白欠陥をそれぞれ４種類に分類してある。
【００３４】
図５に各種黒欠陥のサイズと欠陥発生率の関係、図６に各種黒欠陥のサイズと修正ＮＧ率（修正した黒欠陥のうち修正に失敗した黒欠陥の数／修正した黒欠陥の数）との関係をそれぞれ示す。また、図７に各種白欠陥のサイズと欠陥発生率の関係、図８に各種白欠陥のサイズと修正ＮＧ率をそれぞれ示す。上記欠陥発生率、修正ＮＧ率は計算、データベース、実験あるいはそれらの組合せ等によって求める。
【００３５】
欠陥発生確率（図５、図７）と修正ＮＧ率（図６、図８）を掛け合わせると欠陥キラー率を導出できる。１：１Ｌ／Ｓ（密集Ｌ／Ｓ）パターンにおける、黒欠陥および白欠陥の欠陥サイズと欠陥キラー率との関係をそれぞれ図９および図１０に示す。
【００３６】
上記１：１Ｌ／Ｓパターンに加え、１：３Ｌ／Ｓパターン（マスク上ライン幅０．６４μｍ）、孤立ＣＨパターン（径：１μｍ、ピッチ：１０μｍ）が形成されたマスクにおける黒欠陥および白欠陥の欠陥キラー率を図１１および図１２に示す。上記欠陥発生率、修正ＮＧ率は計算、データベース、実験あるいはそれらの組合せ等によって求める。
【００３７】
次に、マスク面内でのパターンの違い、具体的にはローカルな加工面積の違いを表すために、例えば一辺が１５２ｍｍのマスクを１０００μｍのメッシュに分割し、分割されたメッシュ状領域内での白面積率の面内分布を求める。
【００３８】
図１３にその一例を示す。ここでは、白面積率が０％から３０％までの黒（白孤立）領域（孤立ＣＨ領域）、３０％から７０％までの密集領域（密集Ｌ／Ｓ領域）、および７０％から１００％までの白（黒孤立）領域（孤立Ｌ／Ｓ領域）の３種類に分類した。図１３には、ブランクスの欠陥（パーティクル、ピンホール）のサイズ別欠陥座標分布も載せてある（パーティクル２．０μｍ、パーティクル１．５μｍ、ピンホール０．５μｍ、ピンホール０．３μｍ）。ここでは、ピンホール０．３μｍだけが本体パターン領域外に存在している。
【００３９】
次に、図１１および図１２から、上記各欠陥の欠陥キラー率を求める。図１３の例では、パーティクル２．０μｍは孤立Ｌ／Ｓ領域内に存在するので、その欠陥キラー率は図１１から０．０２、パーティクル１．５μｍは密集Ｌ／Ｓ領域内に存在するので、その欠陥キラー率は図１１から０．４０、ピンホール０．５μｍは孤立Ｌ／Ｓ領域内に存在するので、その欠陥キラー率は図１２から０．２５、ピンホール０．３μｍは本体パターン領域外に存在するので、その欠陥キラー率は零となる。したがって、上記各欠陥の欠陥キラー率の合計（キラー欠陥個数）λは、０．０２＋０．４０＋０．２５＋０＝０．６７となる。
【００４０】
そして、図１４に示すキラー欠陥個数λと無欠陥歩留まりＹとの関係から、λ＝０．６７の場合、Ｙ＝５１％と分かる。すなわち、λ＝０．６７の場合、マスクの無欠陥歩留まりは５１％となる。
【００４１】
本実施形態では、欠陥座標の分解能が１０００μｍであり、またブランクス欠陥検査座標とマスク描画座標のアライメント精度の関係から、マスク面内でのパターンの違いを表すためのマスクのメッシュ分割サイズを１０００μｍとしたが、サイズ別欠陥座標分布分解能とアライメント精度に対応してマスクの分割メッシュをブランクスの一辺の長さ以下の任意の値に変更しても構わない。
【００４２】
また、本実施形態では、マスク面内でのパターンの違いを表すために単位面積当たりの白面積率を計算したが、単位面積当たりの辺の長さを考慮して計算してもよい。これにより、同じ白面積率における孤立白黒パターン（左右の一方の全体が白で、他方の全体が黒のパターン）と密集白黒パターン（白と黒が交互に並んだパターン）とを区別でき、より精度の高いの歩留まり計算が可能となる。
【００４３】
また、本実施形態では、領域を３種類（孤立Ｌ／Ｓ領域、密集Ｌ／Ｓ領域、孤立ＣＨ領域）に分類したが２種類以上に分類すればよい。
【００４４】
また、本実施形態では、欠陥サイズを４種類（２．０μｍ、１．５μｍ、０．５μｍ、０．３μｍ）に分類したが２種類以上の任意のサイズに分類すればよい。
【００４５】
また、本実施形態では、無欠陥歩留まりの確率（修正後欠陥が０個の場合）を求めたが、ポアソン分布からある個数以下の欠陥が存在する場合（修正不可能な欠陥が存在、または修正に失敗した欠陥が存在する場合）の確率を求めても構わない。
【００４６】
なお、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。また、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施できる。
【００４７】
【発明の効果】
以上詳説したように本発明によれば、マスクブランクスに起因する露光マスクの欠陥歩留まりの増加を抑制できる、マスクブランクスの選択方法、マスク製造方法および半導体装置の製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマスクの発注から完成までの流れを示す図
【図２】本発明の第２の実施形態に係るマスクの発注から完成までの流れを示す図
【図３】黒欠陥の分類例を示す図
【図４】白欠陥の分類例を示す図
【図５】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと欠陥発生率の関係を示す図
【図６】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと修正ＮＧ率との関係を示す図
【図７】Ｌ／Ｓパターンにおける各種白欠陥のサイズと欠陥発生率の関係を示す図
【図８】Ｌ／Ｓパターンにおける各種白欠陥のサイズと修正ＮＧ率との関係を示す図
【図９】Ｌ／Ｓパターンにおける各種黒欠陥のサイズと欠陥キラー率との関係を示す図
【図１０】Ｌ／Ｓパターンにおける各種白欠陥のサイズと欠陥キラー率との関係を示す図
【図１１】各種パターンにおける黒欠陥のサイズと欠陥キラー率との関係を示す図
【図１２】各種パターンにおける白欠陥のサイズと欠陥キラー率との関係を示す図
【図１３】マスクを複数のメッシュ状に分割し、メッシュ状領域内における白面積率の面内分布、欠陥分布および欠陥サイズを示す図
【図１４】キラー欠陥個数と無欠陥歩留まりとの関係を示す図
【符号の説明】
１…マスク発注者
２…マスクメーカ
３…ブランクスメーカ
【図１】
0003934919.tif 000002
【図２】
0003934919.tif 000003
【図３】
0003934919.tif 000004
【図４】
0003934919.tif 000005
【図５】
0003934919.tif 000006
【図６】
0003934919.tif 000007
【図７】
0003934919.tif 000008
【図８】
0003934919.tif 000009
【図９】
0003934919.tif 000010
【図１０】
0003934919.tif 000011
【図１１】
0003934919.tif 000012
【図１２】
0003934919.tif 000013
【図１３】
0003934919.tif 000014
【図１４】
0003934919.tif 000015