(57)【特許請求の範囲】
【請求項１】
試験可能な論理回路であって、
テスト入力データを受け取るための第１入力端群、システムクロック信号を受け取るためのクロック入力、及びラッチされた主テスト入力データを供給するための第１出力端群とを有する第１レジスタと、
ロジックファンクションを実現する、互いに接続された複数のドミノロジック素子を含むドミノロジックブロックであって、前記ラッチされた主テスト入力データを受け取るための前記第１出力端群に接続された入力端群と、ドミノクロック信号を受け取るためのドミノクロック入力と、ドミノ出力データセットを供給するための出力端群とを有する、該ドミノロジックブロックと、
前記ドミノロジックブロックの前記出力端群に接続された第２入力端群と、システムクロック信号を受け取るためのクロック入力と、ラッチされた前記ドミノ出力データを供給するための第２出力端群とを有する第２レジスタとを有し、
前記システムクロック信号と前記ドミノクロック信号とは別の信号であり、前記論理回路の試験時には、前記第１レジスタが前記テスト入力データを受け取った後に前記システムクロック信号がデアサートされ、その後に前記ドミノクロック信号がデアサートされて前記ドミノロジックブロックがプリチャージされ、前記ドミノロジックブロックがプリチャージされた後に前記ドミノクロック信号がアサートされ、前記ドミノクロック信号がアサートされた後に前記システムクロック信号がアサートされて前記テスト入力データが前記第１レジスタから前記ドミノロジックに供給されて前記ドミノロジックが評価され、前記ドミノ出力データが前記ドミノロジックから前記第２レジスタに供給された後に前記システムクロックがデアサートされ、前記システムクロックがデアサートされた後に、前記ドミノクロック信号がデアサートされることを特徴とする試験可能な論理回路。
【請求項２】
前記ドミノロジックブロックが、
ドミノスキャンデータ入力信号を受け取るためのドミノテストデータ入力と、  ドミノスキャンテストイネーブル信号を受け取るためのドミノテストイネーブル入力と、
ドミノスキャンデータ出力信号を供給するためのドミノテストデータ出力と、  複数のドミノスキャンフリップフロップとを有することを特徴とし、
前記ドミノスキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、前記ドミノロジックブロックの前記ドミノテストイネーブル入力に接続されたテストイネーブル入力、及び前記ドミノロジックブロックの前記ドミノクロック入力に接続されたドミノクロック入力を有することを特徴とし、
前記ドミノスキャンフリップフロップが、前記ドミノロジックブロックの前記ドミノテストデータ入力に接続されたデータ入力を有する第１ドミノスキャンフリップフロップから前記ドミノロジックブロックの前記ドミノテストデータ出力に接続されたデータ出力を有する最終ドミノスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１ドミノスキャンフリップフロップと前記最終ドミノスキャンフリップフロップとの間の各ドミノフリップフロップが、前記シリアルスキャンチェーンの中で先行するドミノスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１に記載の試験可能な論理回路。
【請求項３】
前記テスト入力データを受け取るための主入力端群と、
前記主入力端群に接続された第１入力端群を有し、かつ前記第１レジスタの前記第１入力端群に接続された第１出力端群を有する第１スタティックロジックブロックと、
主出力端群と、
前記第２レジスタの前記第２出力端群に接続された第２入力端群とを有し、かつ前記テスト出力データを供給するための前記論理回路の前記主出力端群に接続された第２出力端群を有する第２スタティックロジックブロックとを更に有することを特徴とする請求項２に記載の試験可能な論理回路。
【請求項４】
前記第１レジスタが、
第１スタティックスキャンデータ入力信号を受け取るための第１テストデータ入力と、
第１スタティックスキャンデータ出力信号を供給するための第１テストデータ出力と、
テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスタティックスキャンフリップフロップとを有することを特徴とし、
前記スタティックスキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第１レジスタの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スタティックスキャンフリップフロップが、前記第１レジスタの前記第１テストデータ入力に接続されたデータ入力を有する第１スタティックスキャンフリップフロップから、前記第１レジスタの前記第１テストデータ出力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スタティックスキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスタティックスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項３に記載の試験可能な論理回路。
【請求項５】
前記第２レジスタが、
前記テストデータ出力に接続された第２テストデータ入力と、
第２スタティックスキャンデータ出力信号を供給するための第２テストデータ出力と、
前記テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスタティックスキャンフリップフロップとを有することを特徴とし、
前記スタティックスキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第１レジスタの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スタティックスキャンフリップフロップが、前記第２レジスタの前記第２テストデータ入力に接続されたデータ入力を有する第１スタティックスキャンフリップフロップから、前記第２レジスタの前記第２テストデータ出力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スタティックスキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスタティックスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項４に記載の試験可能な論理回路。
【請求項６】
前記第１テストデータ出力が、前記ドミノテストデータ入力に接続され、前記第１レジスタ及び前記第２レジスタにおけるスタティックスキャンフリップフロップと、前記ドミノロジックブロックの前記ドミノフリップフロップとを含む結合されたスキャンチェーンを形成することを特徴とする請求項５に記載の試験可能な論理回路。
【請求項７】
前記第１スタティックロジックブロックが、
前記テストデータ入力信号を受け取るための第３テストデータ入力と、
前記第１レジスタの前記第１テストデータ入力に接続された第３テストデータ出力と、
前記テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスタティックスキャンフリップフロップとを有することを特徴とし、
前記スタティックスキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第１スタティックロジックブロックの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スタティックスキャンフリップフロップが、前記第１スタティックロジックブロックの前記第３テストデータ入力に接続されたデータ入力を有する第１スタティックスキャンフリップフロップから、前記第１レジスタの前記第１テストデータ入力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スタティックスキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスタティックスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項６に記載の試験可能な論理回路。
【請求項８】
前記第２スタティックロジックブロックが、
前記第２レジスタの前記第２テストデータ出力に接続された第３テストデータ入力と、
前記テストデータ出力信号を供給するための第３テストデータ出力と、
前記テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスタティックスキャンフリップフロップとを有することを特徴とし、
前記スタティックスキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第２スタティックロジックブロックの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スタティックスキャンフリップフロップが、前記第２レジスタの前記第２テストデータ出力に接続されたデータ入力を有する第１スタティックスキャンフリップフロップから、前記第２スタティックロジックブロックタの前記第３テストデータ出力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スタティックスキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスタティックスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項６に記載の試験可能な論理回路。
【請求項９】
前記ドミノスキャンフリップフロップが、Ｄタイプドミノスキャンフリップフロップであることを特徴とする請求項２に記載の試験可能な論理回路。
【請求項１０】
前記ドミノスキャンフリップフロップのそれぞれが、
データ入力、前記ドミノスキャンフリップフロップの前記クロック入力に接続されたクロック入力、及び前記ドミノスキャンフリップフロップの前記データ出力に接続されたデータ出力を有するラッチと、
前記ドミノスキャンフリップフロップの前記ドミノクロック入力に接続されたドミノクロック入力、入力データ信号を受け取るための前記ドミノスキャンフリップフロップの前記データ入力に接続されたデータ入力、第１テストイネーブル信号を受け取るための第１テストイネーブル入力、第２テストイネーブル信号を受け取るための第２テストイネーブル入力、テスト入力データ信号を受け取るための第２テストイネーブル入力、テスト入力データ信号を受け取るための前記ドミノスキャンフリップフロップの前記テストデータ入力に接続されたテストデータ入力、及び前記第１テストイネーブル信号がアサートされた場合に前記ラッチに前記入力データ信号を供給し、前記第２テストイネーブル信号がアサートされた場合には前記テスト入力データ信号を前記ラッチに供給するための前記ラッチの前記データ入力に接続されたデータ出力とを有するドミノロジックマルチプレクサとを有することを特徴とする請求項２に記載の試験可能な論理回路。
【請求項１１】
試験可能な論理回路であって、
主テストデータ信号を受け取るための入力端群と、出力端群とを有するスタティック入力ロジックブロックと、
入力データを受け取るための前記スタティック入力ロジックブロックの前記出力端群に接続された第１入力端群、システムクロック信号を受け取るためのクロック入力、及びラッチされた前記入力データを供給するための第１出力端群を有する第１レジスタと、
ロジックファンクションを実現すべく互いに接続された複数のドミノロジック素子を有するドミノロジックブロックであって、前記ラッチされた入力データを受け取るための前記第１出力端群に接続された入力端群、ドミノクロック信号を受け取るためのドミノクロック入力、及びドミノ出力データセットを供給するための出力端群とを有する、該ドミノロジックブロックと、
前記ドミノロジックブロックの前記出力端群に接続された第２入力端群、システムクロック信号を受け取るためのクロック入力、及びラッチされた前記ドミノ出力データを供給するための第２出力端群を有する第２レジスタとを有し、
前記システムクロック信号と前記ドミノクロック信号とは別の信号であり、前記論理回路の試験時には、前記第１レジスタが前記テスト入力データを受け取った後に前記システムクロック信号がデアサートされ、その後に前記ドミノクロック信号がデアサートされて前記ドミノロジックブロックがプリチャージされ、前記ドミノロジックブロックがプリチャージされた後に前記ドミノクロック信号がアサートされ、前記ドミノクロック信号がアサートされた後に前記システムクロック信号がアサートされて前記テスト入力データが前記第１レジスタから前記ドミノロジックに供給されて前記ドミノロジックが評価され、前記ドミノ出力データが前記ドミノロジックから前記第２レジスタに供給された後に前記システムクロックがデアサートされ、前記システムクロックがデアサートされた後に、前記ドミノクロック信号がデアサートされることを特徴とする試験可能な論理回路。
【請求項１２】
前記第１レジスタが、
第１スキャンデータ入力信号を受け取るための第１レジスタテストデータ入力と、
第１スキャンデータ出力信号を供給するための第１レジスタテストデータ出力と、
テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスキャンフリップフロップとを有することを特徴とし、
前記スキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第１レジスタテストイネーブル入力に接続されたテストイネーブル入力を有することを特徴とし、
前記フリップフロップが、第１レジスタテストデータ入力に接続されたデータ入力を有する第１スキャンフリップフロップから、前記第１レジスタテストデータ出力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成され、前記第１スタティックスキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中の先行するスタティックスキャンフリップフロップの前記データ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１１に記載の試験可能な論理回路。
【請求項１３】
前記スタティック入力ロジックブロックが、
第１スタティックスキャンテストデータ入力信号を受け取るための第１ロジックブロックテストデータ入力と、
第１スタティックスキャンテストデータ入力に接続された第１ロジックブロックテストデータ出力と、
前記システムクロック信号を受け取るためのクロック入力と、
前記テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスキャンフリップフロップとを有することを特徴とし、
前記スキャンフリップフロップのそれぞれが、データ入力、データ出力、前記スタティック入力ロジックブロックの前記クロック入力に接続されたクロック入力、テストデータ入力、及び前記スタティック入力ロジックブロックの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スキャンフリップフロップが、前記第１ロジックブロックテストデータ入力に接続されたデータ入力を有する第１スキャンフリップフロップから、前記第１レジスタテストデータ入力に接続されたデータ出力を有する最終スキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スキャンフリップフロップと前記最終スキャンフリップフロップとの間の各スキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１２に記載の試験可能な論理回路。
【請求項１４】
各前記スキャンフリップフロップが、スタティックロジックを含むことを特徴とする請求項１３に記載の試験可能な論理回路。
【請求項１５】
各前記スキャンフリップフロップが、前記ドミノクロックを受け取るためのドミノクロック入力を有することを特徴とする請求項１４に記載の試験可能な論理回路。
【請求項１６】
前記第２レジスタが、
第１レジスタテストデータ出力に接続された第２レジスタテストデータ入力と、
第２スキャンデータ出力信号を供給するための第２レジスタテストデータ出力と、
テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスキャンフリップフロップとを有することを特徴とし、
前記スキャンフリップフロップのそれぞれが、データ入力、データ出力、前記システムクロック信号を受け取るためのクロック入力、テストデータ入力、及び前記第２レジスタテストイネーブル入力に接続されたテストイネーブル入力を有することを特徴とし、
前記フリップフロップが、第１レジスタテストデータ出力に接続されたデータ入力を有する第１スキャンフリップフロップから、前記第２レジスタテストデータ出力に接続されたデータ出力を有する最終スタティックスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成され、前記第１スキャンフリップフロップと前記最終スタティックスキャンフリップフロップとの間の各スタティックスキャンフリップフロップが、前記シリアルスキャンチェーンの中の先行するスタティックスキャンフリップフロップの前記データ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１２に記載の試験可能な論理回路。
【請求項１７】
前記第２レジスタの前記第２出力端群に接続された入力端群と、主テストデータ出力信号を供給するための出力端群とを有するスタティック出力ロジックブロックを更に有することを特徴とする請求項１６に記載の試験可能な論理回路。
【請求項１８】
前記スタティック出力ロジックブロックが、
前記第２レジスタテストデータ出力に接続された第２ロジックブロックテストデータ入力と、
第２ロジックブロックテストデータ出力信号を供給するための第２ロジックブロックテストデータ出力と、
前記システムクロック信号を受け取るためのクロック入力と、
前記テストイネーブル信号を受け取るためのテストイネーブル入力と、
複数のスキャンフリップフロップとを有することを特徴とし、
前記スキャンフリップフロップのそれぞれが、データ入力、データ出力、前記スタティック出力ロジックブロックの前記クロック入力に接続されたクロック入力、テストデータ入力、及び前記スタティック出力ロジックブロックの前記テストイネーブル入力に接続されたテストイネーブル入力とを有することを特徴とし、
前記スキャンフリップフロップが、前記第２レジスタテストデータ出力に接続されたデータ入力を有する第１スキャンフリップフロップから、前記第２ロジックブロックテストデータ出力に接続されたデータ出力を有する最終スキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１スキャンフリップフロップと前記最終スキャンフリップフロップとの間の各スキャンフリップフロップが、前記シリアルスキャンチェーンの中で先行するスキャンフリップフロップのデータ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１７に記載の試験可能な論理回路。
【請求項１９】
前記ドミノロジックブロックが、
ドミノスキャンデータ入力信号を受け取るためのドミノテストデータ入力と、  ドミノスキャンテストイネーブル信号を受け取るためのドミノテストイネーブル入力と、
ドミノスキャンデータ出力信号を供給するためのドミノテストデータ出力と、  複数のドミノスキャンフリップフロップとを有すること特徴とし、
前記ドミノスキャンフリップフロップのそれぞれが、データ入力、データ出力、システムクロック信号を受け取るためのクロック入力、テストデータ入力、前記ドミノロジックブロックの前記ドミノテストイネーブル入力に接続されたテストイネーブル入力、前記ドミノロジックブロックの前記ドミノクロック入力に接続されたドミノクロック入力を有することを特徴とし、
前記ドミノスキャンフリップフロップが、前記ドミノロジックブロックの前記ドミノテストデータ入力に接続されたデータ入力を有する第１ドミノスキャンフリップフロップから、前記ドミノロジックブロックの前記ドミノテストデータ出力に接続されたデータ出力を有する最終ドミノスキャンフリップフロップに到るシリアルスキャンチェーンを形成するように編成されており、前記第１ドミノスキャンフリップフロップと前記最終ドミノスキャンフリップフロップとの間の各ドミノフリップフロップが、前記シリアルスキャンチェーンの中で先行するドミノスキャンフリップフロップの前記データ出力に接続されたテストデータ入力をそれぞれ有することを特徴とする請求項１１に記載の試験可能な論理回路。
【請求項２０】
各前記ドミノスキャンフリップフロップが、
データ入力、前記ドミノスキャンフリップフロップの前記クロック入力に接続されたクロック入力、及びドミノスキャンフリップフロップの前記データ出力に接続されたデータ出力を有するラッチと、
前記ドミノスキャンフリップフロップの前記ドミノクロック入力に接続されたドミノクロック入力、入力データ信号を受け取るための前記ドミノスキャンフリップフロップの前記データ入力に接続されたデータ入力、第１テストイネーブル信号を受け取るための第１テストイネーブル入力、第２テストイネーブル信号を受け取るための第２テストイネーブル入力、テスト入力データ信号を受け取るための前記ドミノスキャンフリップフロップの前記テストデータ入力に接続されたテストデータ入力、及び前記第１テストイネーブル信号がアサートされた場合には前記ラッチに前記入力データ信号を供給し、前記第２テストイネーブル信号がアサートされた場合には前記テスト入力データ信号を前記ラッチに供給する、前記ラッチの前記データ入力に接続されたデータ出力とを有するドミノロジックマルチプレクサとを有することを特徴とする請求項１９に記載の試験可能な論理回路。
【請求項２１】
ドミノロジックを試験する方法であって、
ドミノロジックを含む論理回路を準備する過程と、
第１レジスタに入力テストベクトルを格納する過程と、
前記ドミノロジックをプリチャージする過程と、
出力ベクトルを生成すべく前記ドミノロジックを評価する過程と、
第２レジスタに前記出力ベクトルを格納する過程と、
ラッチされた前記出力ベクトルと予定ベクトルとを比較する過程とを有することを特徴とし、
前記ドミノロジックをプリチャージする前記過程及びドミノ出力ベクトルを生成すべく前記ドミノロジックを評価する前記過程が、
前記第１レジスタに前記入力テストベクトルを格納した後に、システムクロック信号をデアサートする過程と、
前記システムクロックをデアサートした後に、前記ドミノロジックをプリチャージするべくドミノクロック信号をデアサートする過程であって、前記ドミノクロック信号と前記システムクロック信号とは異なる信号である、該過程と、
前記ドミノロジックをプリチャージした後に、前記ドミノロジックを評価するべく前記ドミノクロック信号をアサートする過程と、
前記ドミノクロック信号がアサートされた後、前記ドミノロジックを評価するべく前記システムクロック信号をアサートする過程と、
前記ドミノロジックを評価した後に、前記システムクロック信号をデアサートする過程と、
前記システムクロック信号がデアサートされた後に、前記ドミノクロック信号をデアサートする過程とを含むことを特徴とするドミノロジックの試験方法。
【請求項２２】
前記入力テストベクトルを格納する前記過程が、
前記第１レジスタのデータ入力端群に前記入力ベクトルを供給する過程と、
前記レジスタに前記入力ベクトルをラッチすべくシステムクロック信号をアサートする過程とを含むことを特徴とする請求項２１に記載のドミノロジックの試験方法。
【請求項２３】
前記入力テストベクトルを格納する前記過程が、
前記入力ベクトルをシリアルビットストリームに編成する過程と、
前記第１レジスタに前記シリアルビットストリームを供給する過程とを含むことを特徴とする請求項２１に記載のドミノロジックの試験方法。
【請求項２４】
前記第１レジスタに前記シリアルビットストリームを供給する前記過程が、
テストイネーブル信号をアサートする過程と、
前記シリアルビットストリームにおける各ビットに対して１つのクロック時間でシステムクロックをトグルする過程とを含むことを特徴とする請求項２３に記載のドミノロジックの試験方法。
【請求項２５】
前記ラッチされた出力ベクトルと予定ベクトルとを比較する前記過程が、
前記ラッチされた出力ベクトルを前記第２レジスタからスキャニングする過程を含むことを特徴とする請求項２１に記載のドミノロジックの試験方法。
【請求項２６】
前記ラッチされた出力ベクトルを前記第２レジスタからスキャニングする前記過程が、
テストイネーブル信号をアサートする過程と、
前記第２レジスタにおける各ビットに対して１つのクロック時間でシステムクロックをトグルする過程を含むことを特徴とする請求項２５に記載のドミノロジックの試験方法。
【請求項２７】
前記ドミノロジックにおける複数のドミノスキャンフリップフロップにドミノテストベクトルを供給する過程と、
前記ドミノロジックをプリチャージする過程と、
ドミノ出力ベクトルを生成するべく前記ドミノロジックを評価する過程と、
前記ドミノロジックにおける前記ドミノスキャンフリップフロップに前記出力ベクトルを取り込む過程と、
前記ラッチされたドミノ出力ベクトルを、前記ドミノスキャンフリップフロップからスキャニングする過程と、
前記ラッチされたドミノ出力ベクトルと予定ドミノ出力ベクトルとを比較する過程とを更に含むことを特徴とする請求項２１に記載のドミノロジックの試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に論理回路に関し、特に試験可能な論理回路に関する。
【０００２】
【従来の技術】
最近のデジタル電子回路はその複雑さを増している。その複雑さのために、この複雑な論理回路を１個の集積回路に集積することを可能にする半導体技術への依存度が高まっている。集積回路の利点はよく知られている。即ち、高速であること、製造コストが低いこと、及び信頼性が高いことである。
【０００３】
従来の設計において動作速度を速め、トランジスタ数を減らし、チップサイズを小さくするための方法の１つは、スタティックロジックの代わりにダイナミックロジックを使用することである。ダイナミックロジック回路にはいくつかの種類がある。即ち、ドミノＣＭＯＳ及び差分カスケードボルテージスイングロジック（ＤＣＶＳ）及びそれから派生したもの、つまりノーレースロジック（ＮＯＲＡ）、Ｎ−ＰドミノまたはジッパーＣＭＯＳ、ラッチドミノ、カスケードボルテージスイッチロジック（ＣＶＳＬ）、サンプルセット差分ロジック（ＳＳＤＬ）、及びクロック制御ＣＭＯＳロジックである。ＤＣＶＳロジックは、ＮＭＯＳトランジスタを用いて真のファンクション及び相補的ファンクションの双方を実現する。この結果、ＤＣＶＳロジックにおけるトランジスタ数は一般に多くなり、スタティックＣＭＯＳ上の使用面積の節約が十分になされない。一方、ドミノＣＭＯＳロジックは、スタティックＣＭＯＳ上のトランジスタ数を大幅に減らすことができる擬ＮＭＯＳ構造を用いる。更に、ドミノロジックは、立ち上がり遅延時間が短く、ダイナミック動作によって生じる短絡回路電流を無視できるほどの大きさに抑えることができる。従って、ドミノＣＭＯＳロジックは次世代のＩＣにおいて予測されている集積レベルにおいて生き残ることができる論理回路の１つであるとみなされている。
【０００４】
ドミノロジックファミリー回路を用いる場合の主な難点は、試験に困難が伴うことである。いくつかの文献においては、ドミノＣＭＯＳロジックの試験について論じている。そのような文献の例を挙げると、Ｒ．Ｒａｊｓｕｍａｎによる“Ｄｉｇｉｔａｌ  Ｈａｒｄｗａｒｅ  Ｔｅｓｔｉｎｇ”（１９９２年）の３８〜４２頁、Ｖ．Ｇ．Ｋｏｖｉｊａｎｉｃ、Ｐ．Ｇ．Ｋｏｖｉｊａｎｉｃによる“Ｏｎ  Ｔｅｓｔａｂｉｌｉｔｙ  ｏｆ  ＣＭＯＳ−Ｄｏｍｉｎｏ  Ｌｏｇｉｃ”（Ｐｒｏｃ．ＦＴＣＳ，１９８４年）の５０〜５５頁、及びＮ．Ｋ．Ｊｈａによる“Ｔｅｓｔｉｎｇ  ｆｏｒ  Ｍｕｌｔｉｐｌｅ  Ｆａｕｌｔ  ｉｎ  Ｄｏｍｉｎｏ−ＣＭＯＳ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔｓ”（ＩＥＥＥ  Ｔｒａｎｓ．ＣＡＤ，Ｖｏｌ．７，１９９２年１月）の１０９〜１１６頁がある。しかし、これらの参照文献の全てにおいては、ドミノＣＭＯＳ論理回路が、単にドミノゲートの組合せのみからなることを前提としている。連続ドミノロジックは複雑すぎるものと考えられ、取り扱われてはいなかった。実際には、純粋なドミノロジックの組合せは用途が非常に限定されていることから、この仮定は有効ではない。近い将来も含めて現在はほとんどの設計においてスタティックＣＭＯＳロジックが用いられている。これにはいくつかの理由がある。第１に、ＣＡＤ設計ツールの大半はドミノロジックをサポートしておらず、従って合成ツールではスタティックロジック回路しか設計され得ない点がある。第２に、回路設計者の大半は回路を一から設計しているわけではない点がある。設計者は既存の設計を利用しており、この既存の設計回路にはスタティックＣＭＯＳ以外はほとんど用いられておらず、これらを集積化して新たな回路を構成することにより、これら既存の回路ブロックに対して行われてきた設計及びテスト処理をそのまま利用することになるのである。ドミノＣＭＯＳロジックが少なくとも近い将来に用いられる場合には、それはスタティックＣＭＯＳロジックの組合せとなるであろう。問題は、このようなスタティックＣＭＯＳとダイナミックドミノＣＭＯＳロジックの双方を含む“ハイブリッド”回路をテストする既存の技術が存在しないことである。
【０００５】
ドミノＣＭＯＳゲートをテストすることの困難さは、ドミノＣＭＯＳゲートの一般的な構成を調べれば明らかとなる。このようなゲートは図１Ａにおいて符号１０を付して示されている。汎用論理ゲート１０は、論理ファンクションを実現するＮＭＯＳブロック１２、ＰＭＯＳトランジスタ１４、ＮＭＯＳトランジスタ１６、及びロードインバータ１８を含む。クロック信号は入力端２０に供給され、トランジスタ１４及び１６のゲートに与えられ、１または２以上の入力信号が入力端２２を通してＮＭＯＳブロック１２に供給される。出力信号は、出力端２４からロードインバータ１８の出力端から出力される。ゲート１０の別の実施例が図１Ｂに示されており、このゲートはロードインバータ１８の入力部における中間ノードＷにおける電圧レベルを維持するための追加的なＰＭＯＳトランジスタ２６を有する。ＰＭＯＳトランジスタ２６のゲートは場合によっては設置されて、トランジスタを常にオン状態にすることができるが、別の形態として出力ノード２４に接続されて、トランジスタ２６が出力が０の時のみにオン状態になるようにすることもできる。
【０００６】
ドミノＣＭＯＳロジックは、その動作において２つの異なる状態を示す。その２つとは、予備充電を行う段階であるプリチャージフェーズと論理評価フェーズである。プリチャージフェーズは、クロック信号が０の時に呈する状態である。この段階においては、トランジスタ１４がオン状態になり、トランジスタ１６がオフ状態になる。図１の構造においても、ノードＷがプリチャージフェーズの間にレベル１にまで予備充電される。従って、クロック信号が０の場合、反転のためにゲート１０の出力も０となる。図１Ｂの構造は、ノードＷが予備充電されるときに通る経路が並列して存在することから予備充電時間が短くなっている。しかし以下に述べるように、予備充電時間を早くするためには、論理評価フェーズの間での電力損失を高めるという犠牲を払わねばならない。
【０００７】
論理評価フェーズにおいて、クロック信号は論理値１であり、ノードＷは、入力信号及びＮＭＯＳブロック１２により実現された論理ファンクションに基づく条件でディスチャージされる。評価フェーズの間にノードＷが０になると、ゲート出力は１になり、そうでない場合は０のまま維持される。多数のドミノＣＭＯＳゲートがカスケード接続されて論理ファンクションを実現しているとき、０−１のスイッチングの効果はドミノ倒しのように逐次伝播し、このためにドミノロジックなる名称が与えられたのである。
【０００８】
図１Ａの構成においては評価フェーズの間に短絡回路電流がほとんど流れないが、図１Ｂの構成においては、評価フェーズの間に電流が消散してしまうということに注目されたい。この短絡電流が流れるのを防ぐために、並列ＰＭＯＳ２６のゲートノードに、図面において点線で示されている出力ノードが接続される場合もある。この場合の問題点は、ゲート１０の出力２４における負荷が増加するために、評価フェーズの時間が長くなってしまう点である。
【０００９】
ドミノロジックゲートの独特の挙動は論理ゲートの試験可能性について大きな影響を及ぼす。プリチャージフェーズ（クロック０）の間、ゲート出力は常に０であるという事実のために、テストベクトルの回路への適用が制限されることになる。回路のゲートレベルのモデルにおいては、プリチャージフェーズの間に全てのノードが０に初期化される。従って、スタティックＣＭＯＳロジック用に開発された従来のテストベクトルは、適用することはできない。これは、ドミノロジックの機能的な試験及びスキャンテストの双方にとっての不都合な点である。
【００１０】
ゲート出力スイッチが評価フェーズの間に一方向性（０から１）であるという事実のために誤りに対する感度及び誤りの効果の伝播も制限されることになる。評価フェーズの間に０から１への移行が得られないことから、最大トグルカバレッジは５０％にしか達し得ない。評価フェーズの間に論理１となる全ての出力ノードに対して、プリチャージの間での１から０への移行が要求されていることは、それ自体無意味である。しかし、プリチャージの間に行われる初期化のために移行の効果は伝播しない。このことからも、機能的テスト及びスキャンテストの双方が影響を受けているのである。
【００１１】
ドミノ論理回路の試験に影響を及ぼす他のドミノ論理の特徴は、出力が非反転であるという事実である。これによって、機能的テスト及びスキャンテストの双方の間に行われる試験とともに、テストベクトルの計算が制限される。このダイナミックな挙動自体も試験に対する制限をもたらす。実際の設計において、ドミノロジックは、異なるクロックに同期されることがあるスタティックＣＭＯＳロジックと組み合わせて用いられることから、既存のテスト技術は適用することができないのである。
【００１２】
従って、ドミノ及びスタティックＣＭＯＳ論理回路を用いて構築されたハイブリッド回路を試験することができるようにする必要性は未だに存在している。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、ドミノ及びスタティックＣＭＯＳ論理回路を用いて構築されたハイブリッド回路を試験するための方法論を提供することである。
【００１４】
本発明の別の目的は、既存の試験可能性技術と共に用いて役立つ方法論を提供することである。
【００１５】
【課題を解決するための手段】
ドミノ論理回路とともに、ハイブリッドドミノ−スタティック論理回路の試験が行えるような回路アーキテクチャが開示されている。この回路アーキテクチャでは、その最も単純な形態において、一方は回路の入力側、他方は回路の出力側に設けられた２つのレジスタを有し、この２つのレジスタがドミノ論理ブロックを取り囲んで、回路を試験することを可能にしている。入力レジスタは、テストデータが供給される主入力端とドミノロジックとの間に挿入されている。テストデータ、即ちテストベクトルは、このレジスタに格納されて、ドミノ論理回路のプリチャージフェーズと評価フェーズの双方の間に入力値を既知の状態に保つ。第２レジスタはドミノロジックに接続されて、評価フェーズの結果を格納する。これら２つのレジスタは、ドミノクロックとは別のシステムクロックからのクロックパルスを与えられており、これによって入力データが適切な時間にドミノロジックに供給されること、及びこのデータがドミノロジックに基づく正しいレベルで出力レジスタにラッチされることを確実にしている。
【００１６】
本発明の別の実施形態では、順次素子を含むドミノロジックのスキャンテストが可能となるドミノスキャンフリップフロップが開示されている。このドミノスキャンフリップフロップは、次いで、シリアルチェーン（serial chain）に接続され、入力テストデータがドミノロジックにスキャンされて、得られた出力テストデータをスキャンしてドミノロジックから出力させることができるようにする。ドミノスキャンフリップフロップは、回路全体において独立したスキャンチェーンであるか、若しくは設計上２つのレジスタと他のスタティックスキャンフリップフロップを含む１つのスキャンチェーンの一部をなすものであり得る。
【００１７】
この回路アーキテクチャにより任意のハイブリッド回路のテストが可能となる。一実施例においては、スタティックＣＭＯＳロジックが主入力部と入力レジスタとの間に含まれる。このスタティックＣＭＯＳロジックは、純粋な組合せ論理回路であるか、順次論理回路と組合せ論理回路との組合せであるかの何れかであり得る。前者の場合、順次論理素子は、スタティックスキャンフリップフロップを用いて実現され得るが、このスタティックスキャンフリップフロップは回路のスキャンチェーンに一体に組み込まれ得る。
【００１８】
回路アーキテクチャの別の実施例においては、スタティックＣＭＯＳロジックが、出力レジスタと主出力部との間の出力レジスタの下流に含まれ得る。入力スタティックＣＭＯＳロジックの場合と同様に、出力スタティックＣＭＯＳロジックは、組合せ論理回路であるか、それと順次スタティック論理回路との組合せの何れかであり得る。順次論理回路である場合には、順次論理素子が、スタティックスキャンフリップフロップを用いて形成され、このスタティックスキャンフリップフロップは、排他的スタティックスキャンチェーンと共に一体に形成されるか、若しくは、ドミノロジックが順次素子を含んでいる場合にはドミノロジックスキャンチェーンと共に一体に形成され得る。
【００１９】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照しつつ詳細に説明する。
【００２０】
図２を参照すると、Ｄタイプドミノスキャンフリップフロップの模式図が符号３０を付して示されている。Ｄタイプドミノスキャンフリップフロップは１つの具体例としてここに示されているに過ぎず、発明がこれに限定されるものではない。Ｊ−Ｋ、Ｔ等の他のタイプのドミノスキャンフリップフロップを、以下に説明する原理及び技術を用いて実現することができる。ドミノスキャンフリップフロップは、実際のその論理動作に関わりなく、次のような条件のみを満たすことが必要である。即ち、
１．以下の２つの動作モードの１つを実行する機構を有すること
（ａ）通常動作モードにおける通常のフリップフロップとしての動作
（ｂ）テストモード中のシフトレジスタの一部としての動作
２．テスト入力データが供給される追加的な入力端を有すること
３．以下の２つの入力の一方を選択する機能を有すること
（ａ）通常のデータ
（ｂ）テスト入力データ
４．また、プリチャージフェーズの間にフリップフロップのラッチ部分への入力も“０”となるように動作がクロックにより制御されるべきであること。従って、フリップフロップ出力はプリチャージフェーズの間には変化しない。
【００２１】
これらの基準が満たされる限り、論理フリップフロップは、ドミノロジックを用いて構築され得る。
【００２２】
Ｄタイプドミノスキャンフリップフロップ３０は、２つの基本的な構成要素を有する。即ち、ドミノマルチプレクサ３２及びラッチ３４である。マルチプレクサ３２は、５個の入力端を有する。即ち通常の動作モードの間に通常データ（Ｄ）を受け取るためのデータ入力３６、テストモードの間にテスト入力データが供給されるテストデータ入力３８、第１極性のテストイネーブル信号を受け取るための第１テストイネーブル入力４２、通常第１極性とは逆の第２極性の第２テストイネーブル信号（Ｔｅ）を受け取るための第２テストイネーブル入力４０、及びドミノクロックを受け取るためのドミノクロック入力４４である。これらの入力端の数は、テストイネーブル入力を１つだけにし、インバータを用いて逆の極性を生成することによって１つ減らすことができる。しかし、この方法を用いるためには各ゲートごとに追加的なインバータを設ける必要があるが、図２に示されている設計では、回路の中の全てのドミノロジックゲートに対し逆の極性のテストイネーブル信号を発生するためにただ１つのインバータを用いている。
【００２３】
マルチプレクサ３２は、８個のトランジスタを含んでいる。即ち６個のＮＭＯＳ及び２個のＰＭＯＳである。４つのＮＭＯＳトランジスタ４６、４８、５０及び５２は図１Ａ及び図１Ｂに示すＮＭＯＳブロック１２に対応し、ＰＭＯＳトランジスタ５６はＰＭＯＳトランジスタ１４に、ＮＭＯＳトランジスタ５８はＮＭＯＳトランジスタ１６に、それぞれ図１Ａ及び図１Ｂに示されているように対応する。インバータ１８は、既知の方法により構成されたトランジスタ６０及び６２によって実現される。トランジスタ４６及び４８は、トランジスタ５６と５８との間に直列に接続されており、同様にトランジスタ５０及び５２も接続されており、２つの並列の枝路を形成している。この４つのトランジスタは、以下の表１に示すような論理ファンクションを実現する。
【００２４】
【表１】
0003937032.tif 000002
【００２５】
表１に見られるように、ノード６４におけるドミノロジックマルチプレクサ３２の出力は、テストイネーブル信号（Ｔｅ）が０のとき入力テストデータに従い、テストイネーブル信号が１のときデータ入力信号（Ｄ）に従う。表１では、２つのテストイネーブル信号が相互に排他的であって、従って一方（Ｔｅ）のみが示されている。
【００２６】
ラッチ３４は、従来より既知の転送ゲート及びインバータからなる通常のラッチである。ラッチ３４は出力６６における出力信号（Ｑ）がシステムクロック入力６８において受け取ったシステムクロックに応じてマルチプレクサの出力に従うＤ型フリップフロップを実現する。（点線で示された）出力部に設けられた３つのインバータ７０、７２、及び７４は、必要欠くべかざるものではなく、これらのインバータによる追加的な作用が必要不可欠でなければ取り除くことができる。同様に、システムクロックの両極性が使用可能な場合にも、インバータ７６及び７８を取り除くこともできる。更に、出力端６６は、回路において必要があるならば、追加的な主出力部としてファンアウトされ、直接に観測され得る。Ｊ−Ｋフリップフロップ、Ｔフリップフロップ等他のドミノスキャンフリップフロップも上述の原理及び技術を用いて実現され得るということは当業者には明らかであろう。
【００２７】
図１０を参照すると、ドミノクロックとシステムクロックとの間の関係が示されている。上述のように、ドミノクロックは２つの個別のフェーズを形成する。即ちプリチャージフェーズと評価フェーズである。図１０において、ドミノクロックの１つの時間に対するプリチャージフェーズは、立ち下がりＥD1において始まり、ドミノクロックが論理０である時間の間、立ち上がりＥＤ２まで続く。評価フェーズは、立ち上がりＥD2において開始され、立ち下がりＥD3において終了する。上述のように、評価フェーズの間ドミノクロックは論理１を維持している。
【００２８】
システムクロックは、評価フェーズの間に生成されたデータをラッチに取り込むために用いられる。このラッチ処理は、立ち上がりＥS2において始まり、システムクロックの立ち下がりＥS3まで継続される。従って、システムクロックの立ち上がりＥS2は、ドミノクロックの立ち上がりＥD2に対して時差ｔ１だけ遅れ、これによってドミノロジック（即ちマルチプレクサ３２）の出力が、ドミノロジックによって定められた適切な論理レベルに維持されることになる。従って、ドミノロジックによって制御されるコンプレックスゲートは、ラッチ回路が発動し始める前に評価フェーズに達する。これに対して、システムクロックＥS3の立ち下がりは、ドミノクロックの立ち上がりＥD3より時間ｔ２だけ前に発生し、これによって入力の状態とは無関係に出力が自動的に０となるプリチャージフェーズの間にドミノロジックの出力がラッチされない状態で維持されることになる。システムクロックの最小パルス幅は、以下に説明するように、フリップフロップが含まれた回路の伝搬遅延時間により決定される。
【００２９】
本発明によるドミノロジック回路を試験するための基本的な回路構成は図３に示されている。この回路は、純粋な組合せドミノ論理ブロック８０及び２つのレジスタ８２及び８４を含んでいる。この回路は、ドミノロジックが順次素子を含んでいないという点で基本的である。しかし、順次素子を含むドミノロジック回路についても以下に説明する。この回路は、テストベクトルとして知られている入力テストデータを供給する第１入力端群８６を含む。入力端群８６は、第１レジスタ８２に接続されておりこれによって入力テストデータを格納する。このレジスタ８２は、クロックライン９０を通してシステムクロックを受け取るためのクロック入力８８を有している。このレジスタ８２は、そのクロック入力で受け取ったクロック信号に応じて、入力テストデータをレジスタに格納する。このレジスタ８２は、次いでこのラッチされた入力テストデータを組み合わせドミノロジックブロック８０に供給する。
【００３０】
ドミノロジックブロック８０は、ドミノクロックを受け取るためのクロック入力９２を備えている。このドミノロジックブロック８０は、従来より周知の任意の組合せ論理ファンクションを実現し得る。レジスタ８２は、テストモードにある間、入力テストデータの値を一定レベルに維持する。通常の動作モードにおいては、レジスタ８２は、通常のレジスタのように振る舞い、ドミノロジックに対するバッファとなる。
【００３１】
この回路は、組合せドミノロジックブロック８０の出力端群９４に接続された第２レジスタ８４も含んでいる。出力９４に生成されたデータは、ブロック８０の組合せ論理ファンクションに従って入力８９上のデータと論理的な関連を有する。レジスタ８４は、システムクロックを受け取るためのシステムクロックライン９０に接続されたクロック入力９８を備えている。レジスタ８４は、ドミノロジックブロック８０によって生成された出力データを格納し、レジスタ８４の出力９６に出力テストデータを出力する。この出力データは、次いでマニュアルで、若しくはＩＣテスタ、コンピュータ等により読み出されかつ分析されて、ドミノロジック、レジスタ８２、若しくはレジスタ８４若しくは任意の相互接続ワイヤにおける誤りを検出する。レジスタ８４がない場合には、出力テストデータはプリチャージフェーズの間に消散する。上述のレジスタは、テストベクトルがパイプライン処理されて試験にかかる時間を短くすることを可能にしている。
【００３２】
ドミノクロックとシステムクロックとの間の関係は、図１０にも示されている。また、システムクロックの立ち上がりＥS2は、ドミノクロックの立ち上がりＥD2より時間ｔ１だけ遅れており、かつ立ち下がりＥS3は、立ち下がりＥD3より時間ｔ２だけ先行している。時間差ｔ１及びｔ２は充分に小さいものであり得るということに注意されたい。極端な場合として、ｔ１及びｔ２が０に近づき、従ってドミノクロックがシステムクロックと同等になることがある。しかし、試験を行うためには、異なるクロックを用いることが好ましい、ロジック回路は、システムクロックの最小パルス幅ｔhiも決定する。特に、ｔhiは、レジスタ８２の出力からレジスタ８４の入力までの伝搬遅延時間と、レジスタ８４のためのセットアップ及びホールド時間との和より大きくなければならない。実際には、パルス幅にエラーの追加的なマージンが加えられて、セットアップエラーが発生しないようにする。これにより、システムクロックが論理０に移行する前に、レジスタ８４の入力においてデータが安定で有効な論理状態にあるようにしている。一方、システムクロックがローレベルであり得る最小時間は（即ちｔlo）ドミノロジック回路のプリチャージ時間により決定される。この時間ｔloは、ドミノロジックの予備充電時間よりも長く、ドミノロジックがデータをラッチしようとする前に十分に予備充電され得るようにしなければならない。
【００３３】
図３に示す回路は、以下のように試験される。まず、システムクロックが１であるとき、テストベクトルがレジスタ８２に供給または格納される。主入力部８６を通して任意のテストベクトルをレジスタ８２に供給することができる。システムクロックが０に移行した後、ドミノロジックは、ドミノクロックを０にセットし、即ちプリチャージフェーズに入ることによって初期化される。次いで、ドミノクロックが１に移行し、これによりドミノロジックの評価フェーズが開始される。この時間に、テストベクトルはドミノロジックに供給され、その応答がレジスタ８４に格納される。レジスタ８４の内容は、次いでサンプリングされ、ドミノロジックブロック８０、レジスタ８２、レジスタ８４、若しくは任意の相互接続部内に誤りがあるか否かが判定される。次いで、全てのテストベクトルが供給されるまでこの手続が反復される。
【００３４】
本発明の別の実施例が図４に示されている。この実施例においては、ドミノロジックブロック１００が、フリップフロップ１０２のような順次論理素子を１または２以上含む。好適実施例においては、これらの順次論理素子は、図２に示すようなドミノスキャンフリップフロップである。これらのスキャンフリップフロップは、次いで図４に示すようなシリアルスキャンチェーン（serial scan chain）に接続される。ここでは１つのスキャンフリップフロップのテストデータ入力（Ｔｉ）が、チェーンの中の先行するスキャンフリップフロップの出力（Ｑ）に結合されて、連続的なシリアルスキャンチェーンが形成される。ドミノロジックブロック１００は、テストイネーブル信号を受け取るためのテストイネーブル入力（図示せず）も備えており、これは各フリップフロップのテストイネーブル入力（Ｔｅ）、スキャン入力データ信号を受け取るためのスキャンデータ入力１０４、スキャン出力信号を供給するためのスキャン出力１０６、システムクロックを受け取るためのシステムクロック入力１０８、及びドミノクロック信号を受け取るためのドミノクロック入力１１０に接続されている。これらの信号は、次いで。個々の図２に示すようなドミノスキャンフリップフロップに達するまで接続され、上述のようにシリアルスキャンチェーンを形成する。
【００３５】
図４に示す回路構造は、図３の回路が必要とするものとは異なる回路へのテストベクトルのロードまたは格納のための機構を必要とする。図４の回路において、入力レジスタ８４にラッチされる入力テストデータに加えて、追加的なテストデータが、テストイネーブル信号をアサートし、ドミノクロック及びシステムクロックをトグルさせることによって、ドミノロジックブロック１００における順次素子に順に供給される。入力データをスキャンフリップフロップに供給するために必要なサイクルの数は、ドミノロジックブロック１００を既知の状態に初期化するのに必要なサイクル数によって決定される。ひとたび順次素子が初期化されると、応答はレジスタ８４に格納され、更にこれはテスタのような外部デバイスにより読み出され得る。更に、スキャンチェーンの内容は、それらが供給されたのと同様の方法でスキャンフリップフロップから取り出され得る。しかし、テストデータの取り出しは、次のベクトルのためのテストデータの供給と重複し得る。
【００３６】
他の回路の実施例が図５に示されている。この実施例は、主入力部８６とレジスタ８２との間に挿入されたスタティックＣＭＯＳロジック１１２と、レジスタ８４の出力と主出力部９６との間に挿入されたスタティックＣＭＯＳロジックブロック１１４とを有する。従って、レジスタ８２及び８４、及びドミノロジックブロックは、組合せスタティックＣＭＯＳロジックに埋め込まれている。これらのレジスタを既知の値に初期化するために、レジスタ８２及び８４′における記憶素子は、シリアルスキャンチェーンに接続されるスキャンフリップフロップに置き換えられる。このスキャンチェーンでは、レジスタ８２のスキャン出力がレジスタ８４のスキャン入力に接続される。次いで、組合せドミノロジックブロック１１６は、入力テストベクトルをレジスタ８２にスキャニングし、評価フェーズを実行し、得られた出力データをレジスタ８４にラッチし、更にレジスタ８４からの出力データをスキャンチェーンを用いてシフトさせることにより試験される。
【００３７】
一方、スタティックＣＭＯＳロジック１１２は、テストベクトルを入力部８６に供給し、得られたデータをレジスタ８２にラッチし、更に得られたデータをレジスタ８２及び８４によって形成されるスキャンチェーンを用いてスキャニングすることにより試験され得る。一方スタティックＣＭＯＳロジックブロック１１４は、入力テストベクトルをレジスタ８４にスキャニングし、次いで主出力部９６において得られた出力データを観測することにより試験される。このように、スタティックロジック及び組合せロジックの双方を含む全てのロジックが試験され得る。これらのテストの一部若しくは全ては重複して行われ得る。
【００３８】
図５に示す回路を変形したものが図６に示されている。この回路も、入力部にスタティックＣＭＯＳロジックブロック１１８、出力部にスタティックＣＭＯＳロジックブロック１２０を備えている。しかし、この回路では、両ロジックブロックが順次素子を備えている。ロジックブロック１１８は、シリアルスキャンチェーンを形成するように接続されている１または２以上の順次素子１２４を有する。好適実施例では、これらのスキャン素子は、通常の方法で接続されているスタティックＣＭＯＳスキャンフリップフロップである。スタティックロジックブロック１１８は、入力テストデータ信号を受け取るためのテストデータ入力１２６、及び出力テストデータ信号を出力するためのテストデータ出力１２８を備えている。テスト出力１２８は、レジスタ８２のテスト入力１３０に接続されており、これによりスタティックＣＭＯＳロジックブロック１１８における順次素子１２４と、レジスタ８２における順次スキャン素子をシリアルに接続している。
【００３９】
スタティックＣＭＯＳロジックブロック１２０は、シリアルスキャンチェーンと同様に編成された１または２以上の順次素子１３４も備えている。これらの順次素子は、好適実施例として、スタティックＣＭＯＳスキャンフリップフロップを用いても実現され得る。スタティックＣＭＯＳロジックブロック１２０内に形成されたスキャンチェーンは、レジスタ８４によって形成されたスキャンチェーンと直列に接続される。次いで、レジスタ８２及び８４は、互いに接続されて、ブロック１１８内の順次素子１２４、レジスタ８２内の順次素子、レジスタ８４内の順次素子、及びブロック１２０内の順次素子１３４を含む１つの連続したスキャンチェーンを形成する。この連続スキャンチェーンにより、スタティックＣＭＯＳロジックブロック１１８及び１２０の双方が、組合せドミノロジックブロック１２０と共にテストされ得ることになる。別の形態として、順次素子１２４及び８２をレジスタ８４及び１３４により形成されるスキャンチェーンとは分離されたスキャンチェーンを形成すべく接続することもできる。更に別の形態として順次素子１２４及び１３４を接続して、レジスタ８２及び８４により形成されるスキャンチェーンとは分離されたスキャンチェーンを形成することもできる。
【００４０】
組合せドミノロジックブロック１２２のテストは、上述の図５を参照して説明したものと同じ方法によって行われる。しかし、スタティックＣＭＯＳロジックブロック１１８及び１２０は、の状態を初期化するためにテストデータが順次素子内にスキャンされなければならないという点で異なる方法で試験される。他の点では、このテスト方法は上述の図５を参照しつつ説明した方法に類似している。
【００４１】
図６に示す回路が、設計の大半がスタティックＣＭＯＳであり、パラレル乗算器／除算器、データパスロジック、またはＡＬＵのような数少ない選択されたブロックは、ドミノロジックにおいて実現されるような状態を表現していることに注意されたい。この場合、スタティックＣＭＯＳロジック内の全てのフリップフロップは、図６に示すスタティックスキャンフリップフロップで置き換えられ得る。
【００４２】
図７に示すのは、順次ドミノロジックが組合せスタティックＣＭＯＳロジックに組み込まれた別の回路構成である。その効果についていえば、図７に示されている回路は、図４及び図５に示されている回路の組合せと同一である。この回路は、入力部にスタティックＣＭＯＳロジックブロック１４０、出力部にスタティックＣＭＯＳロジックブロック１４４を備えている。更に、ドミノロジックブロック１４２は、図４に示すようなシリアルスキャンチェーンを形成するように接続された１または２以上のドミノスキャンフリップフロップを含む。このドミノロジックブロック１４２のシリアルスキャンチェーンは、レジスタ８２及び８４によって形成されたスキャンチェーンに一体に組み込まれて、回路内に全ての順次素子を含む１つのスキャンチェーンを形成する。各素子を図７に示すような順序に正しく接続することは必ずしも必要ではなく、重要なのは、ロードされ得るスキャンチェーンの中に各素子が配置されているということである。更に、ドミノロジックブロック１４２におけるドミノスキャンフリップフロップは、レジスタ８２及び８４におけるスキャンフリップフロップとは別個のスキャンチェーンを形成するように接続され得る。しかし、試験を行うためには１つのスキャンチェーンを形成することが好ましい。しかし、本発明はこのような形態に限定されるものではない。
【００４３】
図７の回路においては、回路がドミノスキャンフリップフロップにより形成されたシフトレジスタによって分離された２つの組合せドミノロジックブロックを有するものと仮定され得る。従って、この回路は図５に示す２つのカスケード接続されたブロック回路として試験され得ることになる。
【００４４】
本発明による他のハイブリッド回路の構成は図８に示されている。図６の回路の場合のように、この回路はスキャンチェーン１５０及び１５２をそれぞれ有する２つのスタティックＣＭＯＳロジックブロック１４６及び１４８を有する。好適実施例において、これらのスキャンチェーン１５０及び１５２は、従来通りの方法で編成されたスタティックＣＭＯＳスキャンフリップフロップからなる。入力スタティックＣＭＯＳロジックブロック１４６は、テスト入力データ信号を受け取るためのテストデータ入力１５４とテスト出力データ信号を供給するためのテストデータ出力１５６とを備えている。テスト出力１５６は、レジスタ８２のテスト入力１５８に接続されており、これによりスキャンチェーン１５０とレジスタ８２のスキャンチェーンとが接続されて１本のスキャンチェーンを形成することになる。これは図６において示された編成と同一のものである。同様に、スタティックＣＭＯＳロジックブロック１４８は、テスト入力１６６とテスト出力１６８とを備えている。テスト入力１６６はレジスタ８４のテスト出力１６２に接続されており、これによりレジスタ８４により形成されたスキャンチェーンとロジックブロック１４８内の順次素子とを接続している。テスト出力１６８は、テスタまたはコンピュータのような外部デバイスにテスト出力信号を供給し、これによってスタティック及びドミノ順次素子の内容を、テストモードにある間に観察のために取り出せることになる。
【００４５】
図６の回路とは異なり、ドミノロジックブロック１７０は、図２に示したような１または２以上のドミノスキャンフリップフロップを備えている。これらのスキャンフリップフロップは、図８に示すように互いに接続されてシリアルスキャンチェーンを形成する。ドミノロジックブロック１７０は、レジスタ８２のテスト出力１６０に接続されたテストデータ入力１７２を備えている。レジスタ８４のテストデータ入力１６４は、ドミノロジックブロック１７０のテストデータ出力１７４に接続されている。このように、回路内の全ての順次素子、スタティックなものもダイナミックな素子も双方ともに接続されて１本のシリアルスキャンチェーンを形成する。別の形態として、ドミノスキャンフリップフロップを別個のドミノスキャンチェーン上に接続することもでき、別個のスタティックスキャンチェーンに接続されたスタティックスキャンフリップフロップは図９に示したようなものとなる。そこに示されているように、ドミノロジックブロック１７０のテスト入力１７２はスタティックＣＭＯＳロジックブロック１４６及び１４８及びレジスタ８２及び８４における順次素子からなるスタティックスキャンチェーンとは別個の入力テストデータ信号（ＳＩ）を受け取り、別個のテストデータ出力信号（ＳＯ）を出力する。図８または図９に示された回路は、将来技術における一般的な回路構成を示している。
【００４６】
図８に示す回路構成は、ドミノスキャンフリップフロップにより形成されたシフトレジスタによって分離された２つのドミノロジックブロックとして回路を取り扱うことによりテストされ得る。従って、このテストは図６に示すような２つのカスケード接続されたブロックをテストすることと等価となる。ドミノロジックをテストするために、以下の手続が行われる。まず、テストベクトルがドミノロジックブロック内のドミノスキャンフリップフロップ及びレジスタ８２に供給される。これは、多重クロック時間を用いることにより達成される。ひとたびこれらの順次素子が初期化されると、ドミノクロックは０にセットされてドミノロジックを初期化する。次いで、ドミノクロックが１にセットされ、評価フェーズが初期化される。時間ｔ１（図１０参照）が経過した後、システムクロックは、０から１に移行し、テストベクトルをドミノロジックに供給する。次いでこの応答はドミノロジックブロック１７０内のドミノスキャンフリップフロップ及びレジスタ８４内のスタティックスキャンフリップフロップの双方に格納される。次いで、このテストの結果は図８の１本のスキャンチェーンを通してスキャンフリップフロップから供給されるか、若しくは図９の個別のスキャンチェーンから供給される。
【００４７】
ドミノロジックを試験するための回路アーキテクチャを本明細書において説明した。このアーキテクチャは、基本的に、入力テストベクトルを保持すべくドミノロジックの前に１個のレジスタを備えており、またテストベクトルを適用した結果を保持すべくドミノロジックの下流に１個のレジスタを備えている。この基本的なアーキテクチャを拡張して、これら２つのレジスタにおいて、またスタティックロジック内の順次素子の代わりにスキャンフリップフロップを用いることにより、ドミノロジックとスタティックロジックの双方を含むいわゆるハイブリッド回路を形成した。本発明の別の実施例では、順次ドミノロジックを同じテストアーキテクチャを用いて試験可能にするドミノスキャンフリップフロップを開示した。本明細書において開示されているものとは異なる形態のハイブリッド回路も実現し得るということは当業者には明らかであろう。例えば、入力スタティックＣＭＯＳロジックブロック、または出力スタティックＣＭＯＳロジックブロックの何れか一方しか含まない、ハイブリッド回路や、２以上のドミノロジックブロックを含むハイブリッド回路や、多重スタティックＣＭＯＳブロック及び多重ドミノロジックブロックを備えたハイブリッド回路の構成も、上述の原理及び技術を用いて実現することができる。これら何れの回路も上述の方法でテストすることができるのである。更に、本発明は実施例において使用されているＤタイプドミノスキャンフリップフロップに限定されるものではない。上述の基準を満たす限り、Ｊ−ＫフリップフロップまたはＴフリップフロップのような他の論理フリップフロップも実現することができる。
【００４８】
好適実施例を示して本発明の原理について説明してきたが、請求項に記載の本発明の範囲を逸脱することなく様々な変更を加えた本発明の実施が可能である。
【００４９】
【発明の効果】
以上より、本発明により、ドミノ及びスタティックＣＭＯＳ論理回路を用いて構築された試験可能なハイブリッド論理回路及びその試験方法が提供される。
【図面の簡単な説明】
【図１】Ａ及びＢからなり、Ａは従来のドミノロジックゲートの模式図である。Ｂは、Ａのドミノロジックゲートの別の実施例の模式図。
【図２】本発明によるドミノスキャンフリップフロップの模式図。
【図３】本発明による試験可能なドミノロジック回路の第１実施例のブロック図。
【図４】ドミノロジックが１または２以上の本発明によるドミノスキャンフリップフロップを含む本発明の第２実施例のブロック図。
【図５】回路の入力端及び出力端の双方においてスタティックＣＭＯＳロジックを含む本発明の第３実施例のブロック図。
【図６】スタティックＣＭＯＳロジックが１または２以上のスキャンタイプフリップフロップを含む本発明の第４実施例のブロック図。
【図７】、ドミノロジックが１または２以上のドミノスキャンフリップフロップを含む本発明の第５実施例のブロック図。
【図８】スタティックＣＭＯＳロジック及びドミノロジックの双方がシングルスキャンチェーンに一体に組み込まれたスキャンフリップフロップを含む本発明の第６実施例のブロック図。
【図９】ドミノロジック及びスタティックＣＭＯＳロジックが、１または２以上のそれぞれ個別のスキャンチェーンを形成するスキャンされるフリップフロップを含む本発明の第７実施例のブロック図。
【図１０】図２〜図９に示す回路の、システムクロックとドミノクロックとの間の関係を示す図。
【符号の説明】
１０  論理ゲート
１２  ＮＭＯＳブロック
１４  ＰＭＯＳトランジスタ
１６  ＮＭＯＳトランジスタ
１８  ロードインバータ
２０  入力端
２２  入力端
２４  出力端
２６  ＰＭＯＳトランジスタ
３０  ドミノスキャンフリップフロップ
３２  ドミノマルチプレクサ
３４  ラッチ
３６  データ入力端
３８  テストデータ入力端
４０  第２テストイネーブル信号入力端
４２  第１テストイネーブル信号入力端
４４  ドミノクロック入力端
４６  ＮＭＯＳトランジスタ
４８  ＮＭＯＳトランジスタ
５０  ＮＭＯＳトランジスタ
５２  ＮＭＯＳトランジスタ
５６  ＰＭＯＳトランジスタ
５８  ＮＭＯＳトランジスタ
６０  ＰＭＯＳトランジスタ
６２  ＮＭＯＳトランジスタ
６４  ノード
６６  出力端
６８  システムクロック入力端
７０  インバータ
７２  インバータ
７４  インバータ
７６  インバータ
７８  インバータ
８０  ドミノロジックブロック
８２  第１レジスタ
８４  第２レジスタ
８６  第１入力端群
８８  システムクロック入力端
８９  入力端
９０  システムクロックライン
９２  ドミノクロック入力端
９４  出力端
９６  出力端
９８  システムクロック入力端
１００  ドミノロジックブロック
１０２  フリップフロップ
１０４  スキャンデータ入力端
１０６  スキャン出力端
１０８  システムクロック入力端
１１０  ドミノクロック入力端
１１２  スタティックＣＭＯＳロジック
１１４  スタティックＣＭＯＳロジック
１１６  組合せドミノロジックブロック
１１８  スタティックＣＭＯＳロジック
１２０  スタティックＣＭＯＳロジック
１２２  組合せドミノロジックブロック
１２４  順次素子
１２６  テストデータ入力端
１２８  テストデータ出力端
１３０  テストデータ入力端
１３４  順次素子
１３６  テストデータ出力端
１３８  テストデータ入力端
１４０  スタティックＣＭＯＳロジック
１４２  ドミノロジックブロック
１４４  スタティックＣＭＯＳロジック
１４６  スタティックＣＭＯＳロジック
１４８  スタティックＣＭＯＳロジック
１５０  スキャンチェーン
１５２  スキャンチェーン
１５４  テストデータ入力端
１５６  テストデータ出力端
１５８  テストデータ入力端
１６０  テストデータ出力端
１６２  テストデータ出力端
１６４  テストデータ入力端
１６６  テストデータ入力端
１６８  テストデータ出力端
１７０  ドミノロジックブロック
１７２  テストデータ入力端
１７４  テストデータ出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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