(57)【特許請求の範囲】
【請求項１】
ノーマルビットである第１のビット及び相補ビットである第２のビットの２ビットを電圧閾値として記憶する２ビット型コアセルと、
２ビット型コアセルと関連した２個の２ビット型リファレンスセルと、を含み、
各２ビット型リファレンスセルは、所定のリファレンス閾値として第１のリファレンスビット及び第２のリファレンスビットを記憶している、記憶装置の２ビット型コアセルを読み出す方法であって、
コアセルの第１のビットを読み出す手順と、
各２ビット型リファレンスセルの第１のリファレンスビットを読み出す手順と、
コアセルの第１のビットを、２個の２ビット型リファレンスセルの各々の第１のリファレンスビットと同時に比較する手順と、
コアセルの第２のビットを、対応する第１のビットが読み出された方向とは逆の方向に読み出す手順と、
各２ビット型リファレンスセルの第２のリファレンスビットを、対応する第１のレファレンスビットが読み出された方向とは逆の方向に読み出す手順と、
コアセルの第２のビットを、２個の２ビット型リファレンスセルの各々の第２のリファレンスビットを同時に比較する手順と、を有し、
比較の結果に基づいて、２ビット型コアセルのビットの２進数値が決定される、方法。
【請求項２】
２ビット型フラッシュメモリの第２のビットを読み出すためのアクセス時間が最小限に抑えられるように２ビット型メモリセルの２ビットを読み出す回路であって、
電圧閾値としてノーマルビット及び相補ビットを記憶する２ビット型記憶セルと、
第１の２ビット型リファレンスセル及び第２の２ビット型リファレンスセルと、を含み、
各２ビット型リファレンスセルは、ノーマルビットである第１のリファレンスビットと相補ビットである第２のリファレンスビットの２個のリファレンスビットを記憶し、
第１の２ビット型リファレンスセルのノーマルビット及び相補ビットは第１の所定のリファレンス閾値として記憶され、
第２の２ビット型リファレンスセルのノーマルビット及び相補ビットは第２の所定のリファレンス閾値として記憶され、
２ビット型記憶セルのノーマルビット及び相補ビットと第１の所定のリファレンス閾値との差、並びに、２ビット型記憶セルのノーマルビット及び相補ビットと第２の所定のリファレンス閾値との差を検出し増幅するセンスアンプ回路が設けられ、
ノーマルビットと相補ビットがセンスアンプ回路へ供給されるように、記憶セルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備えたデータ回路が設けられ、
第１のリファレンス回路及び第２のリファレンス回路が設けられ、
各リファレンス回路は、各リファレンスセルの所定のリファレンス閾値がセンスアンプ回路へ供給されるように、対応したリファレンスセルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備え、
対応した記憶セルのノーマルビット及び相補ビット、並びに、対応したリファレンスセルのノーマルビット及び相補ビットは、順番に読み出され、リファレンス回路及びデータ回路は、各相補ビットが、対応したノーマルビットが読み出された後に、対応したノーマルビットが読み出された方向とは逆の方向に読み出され、
これにより、記憶セルのノーマルビットと相補ビットの読み出しの間に電圧オーバーシュートが発生し、各２ビット型リファレンスセルのノーマルビットと相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、記憶セルの相補ビットの読み出しのための回復時間が最小限に抑えられている、回路。
【請求項３】
センスアンプ回路は、複数のセンスアンプと複数の比較器を含む、請求項２記載の回路。
【請求項４】
センスアンプは、
データ回路に接続された第１のセンスアンプと、
第１のリファレス回路に接続された第２のセンスアンプと、
第２のリファレンス回路に接続された第３のセンスアンプと、
第１のセンスアンプ及び第２のセンスアンプに接続され、記憶セルのノーマルビット及び相補ビットを、第１の所定のリファレンス閾値と比較する第１の比較器と、
第１のセンスアンプ及び第３のセンスアンプに接続され、記憶セルのノーマルビット及び相補ビットを、第２の所定のリファレンス閾値と比較する第２の比較器と、を含む、請求項３記載の回路。
【請求項５】
第１のリファレンス回路及び第２のリファレンス回路の対応した複数のトランジスタは、対応したリファレンスビットがセンスアンプ回路によって検出されるように向きが合わされている、請求項４記載の回路。
【請求項６】
第１のリファレンス回路及び第２のリファレンス回路の複数のトランジスタは、各リファレンスセルのノーマルビットを読み出す際に、対応したリファレンスセルのソース端子とグラウンドの間、並びに、対応したリファレンスセルのドレイン端子とセンスアンプ回路の間にパスが設定され、各リファレンスセルの相補ビットを読み出す際に、対応したリファレンスセルのドレイン端子とグラウンドの間、並びに、対応したリファレンスセルのソース端子とセンスアンプ回路の間にパスが設定されるように制御される、請求項５記載の回路。
【請求項７】
記憶セルのノーマルビットの読み出しと対応した相補ビットの読み出しの間に電圧オーバーシュートが発生し、
リファレンスセルのノーマルビットの読み出しと対応した相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、
記憶セルの相補ビットの読み出しに要する回復時間が最小限に抑えられている、請求項６記載の回路。
【請求項８】
データ回路の複数のトランジスタは、記憶セルのソースとグラウンドの間、並びに、記憶セルのドレインと第１のセンスアンプの間にパスを設定し、これにより、記憶セルの相補ビットの読み出しが行えるようになる、請求項４記載の回路。
【請求項９】
第１のリファレンスビットはノーマルビットであり、第２のリファレンスビットは相補ビットであり、
２ビット型コアセルは、ソース端子、ドレイン端子及びゲート端子を具備し、
コアセルの第２のビットを読み出す手順は、コアセルが第１のビットを読み出す方向とは逆の方向へ読み出されるように、２ビット型コアセルのソース端子とドレイン端子を入れ替える手順を含み、
２ビット型リファレンスセルは、ソース端子、ドレイン端子及びゲート端子を含み、
第２のリファレンスビットを読み出す手順は、各２ビット型リファレンスセルが第１のリファレンスビットを読み出す方向とは逆の方向へ読み出されるように、各２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える手順を含み、
２ビット型リファレンスセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートは、２ビット型コアセルの第２のビットの読み出し前に要する回復時間が最小限に抑えられるように、２ビット型コアセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートに追従する、請求項１記載の方法。
【請求項１０】
電圧閾値としてノーマルビット及び相補ビットを記憶する２ビット型記憶セルと、
第１の２ビット型リファレンスセル及び第２の２ビット型リファレンスセルと、を含み、
各２ビット型リファレンスセルは、ノーマルビットである第１のリファレンスビットと相補ビットである第２のリファレンスビットの２個のリファレンスビットを記憶し、
第１の２ビット型リファレンスセルのノーマルビット及び相補ビットは第１の所定のリファレンス閾値として記憶され、
第２の２ビット型リファレンスセルのノーマルビット及び相補ビットは第２の所定のリファレンス閾値として記憶され、
２ビット型記憶セルのノーマルビット及び相補ビットと第１の所定のリファレンス閾値との差、並びに、２ビット型記憶セルのノーマルビット及び相補ビットと第２の所定のリファレンス閾値との差を検出し増幅するセンスアンプ回路が設けられ、
ノーマルビットと相補ビットがセンスアンプ回路へ供給されるように、記憶セルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備えたデータ回路が設けられ、
第１のリファレンス回路及び第２のリファレンス回路が設けられ、
各リファレンス回路は、各リファレンスセルの所定のリファレンス閾値がセンスアンプ回路へ供給されるように、対応したリファレンスセルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備え、
対応した記憶セルのノーマルビット及び相補ビット、並びに、対応したリファレンスセルのノーマルビット及び相補ビットは、順番に読み出され、リファレンス回路及びデータ回路は、各相補ビットが、対応したノーマルビットが読み出された後に、対応したノーマルビットが読み出された方向とは逆の方向に読み出され、
これにより、記憶セルのノーマルビットと相補ビットの読み出しの間に電圧オーバーシュートが発生し、各２ビット型リファレンスセルのノーマルビットと相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、記憶セルの相補ビットの読み出しのための回復時間が最小限に抑えられている、半導体記憶装置。
【請求項１１】
ノーマルビットである第１のビット及び相補ビットである第２のビットの２ビットを電圧閾値として記憶する２ビット型記憶セルと、
前記２ビット型記憶セルと関連し、所定のリファレンス閾値として第１のリファレンスビット及び第２のリファレンスビットを記憶する２個の２ビット型リファレンスセルと、
前記２ビット型記憶セルの前記第１ビットまたは前記第２ビットと前記２個の２ビット型レファレンスセルの各々の前記第１のレファレンスビットまたは第２レファレンスビットとをそれぞれ比較する比較器と、を具備し、
前記２ビット型記憶セルの前記第１のビットと前記２個の２ビット型リファレンスセル各々の第１のリファレンスビットとが前記比較器に読み出され、その後、前記２ビット型記憶セルの前記第２のビットと前記２個の２ビット型リファレンスセル各々の前記第２のリファレンスビットとが前記第１のビットと前記第１のレファレンスビットとがそれぞれ読み出された方向とは逆の方向で前記比較器に読み出される半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に不揮発性半導体記憶装置に係り、特に、２ビット型メモリセル及び関連したリファレンス側セルにおけるビット読み出しシステムに関する。
【０００２】
【従来の技術】
従来のフラッシュメモリのような不揮発性半導体記憶装置の場合、各メモリセルは１ビットのデータだけを記憶する。従来の１セル毎に１ビットのフラッシュメモリ構成の場合、各セルは、典型的に、金属酸化膜半導体トランジスタ構造を具備し、この金属酸化膜半導体トランジスタは、ソース、ドレイン、及び、基板内のチャネルと、チャネル上のスタックトゲート構造とを備えている。スタックトゲート構造は、典型的に、チャネルの表面に形成されたトンネル酸化膜と、トンネル酸化膜上の浮遊ゲートと、酸化膜に重なる制御ゲートと、を含む。情報は、個別のコアセル毎に浮遊ゲートを所定の電圧閾値まで充電することによって、フラッシュメモリにプログラムされる。１ビット型メモリセルの場合、データビットが２進の”０”又は２進の”１”の何れかである閾値でプログラムされるように、２個の電圧閾値が規定される。
【０００３】
不揮発性メモリを具備した最新の装置は、外形の小さいパッケージにより大容量のメモリを収容するという要求を拡大し続けている。このような高密度メモリに対する要求を満たすため、１セル毎に２ビットの（２ビット型セル）フラッシュメモリが開発されている。２ビット型セルとは、一つのメモリセルに２ビットのデータを記憶させることができるセルを意味する。
【０００４】
図１は、本発明と同じ２ビット型コアセル構造の略構成図である。２ビット型コアセル１０毎に、２ビットが格納され、プログラムされる。この２ビットのうちの一方の第１ビットは標準ビットと呼ばれ、他方の第２ビットは相補（"comp"）ビットと呼ばれる。フラッシュメモリのような不揮発性メモリの場合、データの完全性は、ユーザに悪影響を与える可能性のあるデータ誤りを回避するため、装置の耐用期間中に亘って維持されるべきである。フラッシュメモリセルの耐用期間中、データに影響を与え得るセル特性に変化が生じる可能性がある。セルに対するこのような変化の一つは、近隣セルの状態を妨害する長期の隣接セルのプログラミングに起因して起こり得る。フラッシュメモリの耐用期間中の充電損失もセル特性に影響を与える可能性がある。これらのセル特性の変化は、セル電圧閾値のシフトを生じさせる。このシフトは、メモリセルの状態に影響を与え、データ誤りを引き起こす可能性がある。その結果として、長期間に亘ってセルのデータビットの完全性を保証する技術が必要になる。
【０００５】
図２Ａは、長期間に亘る２ビット型セルの閾値の分布の変動の一例を示す波形図である。セルには２ビットが存在するので、２ビットの組合せに対して４種類の閾値分布が使用される。軌跡Ａは、新しいメモリセルに対する電圧閾値分布の状態の一例を示している（図２Ａでは、耐用期限前として示されている。）。アレイ内のメモリセルがセルアレイの耐用期間中に繰返し使用されると、装置特性に影響を与え得る充電損失、メモリ障害、及び、その他の変化が長期間に亘って生じる。装置特性が変化すると、閾値分布は異なる状態へ移行する。移行した状態の一例（図２Ａでは、耐用期限後として示されている。）が軌跡Ｂに示されている。例えば、図２Ａの軌跡において、（１，０）は、標準ビットが１に一致し、第２の相補ビットが０に一致することを表している。フラッシュメモリのような不揮発性メモリは、１回だけプログラムされ、長期間に亘って断続的に読まれるであろう。従って、軌跡Ａと軌跡Ｂに示された両方の閾値分布に関して正確に２ビット型セルのデータビット値を決定することが必要である。ある解決技術は、２個のリファレンス閾値（ＲＥＦ１及びＲＥＦ２）を準備し、セルデータを決定するためコアセル閾値と比較する。図２Ｂには、この技術がリファレンス閾値を正常ビット及び相補ビットと比較することにより、コアセルデータを決定する方法が示されている。
【０００６】
図２Ａと、図２Ｂの上部データ行及び下部データ行に示されているように、コアセル閾値が分布の両極端の何れか、即ち、（１，１）又は（０，０）にあるならば、データを決定するために標準ビットの方だけを２個のリファレンス閾値と比較すればよい。この場合、セルデータを決定するために相補ビットを比較する必要がないので、図２Ｂの相補ビットの列は、「ドントケア」状態を表す”×”としてマークされている。例えば、コアセル閾値電圧が２個のリファレンス閾値よりも高い（”０”として表される）場合、図２Ｂの一番下の行に示されているように、コアセルデータは”０”になる。反対に、コアセル閾値電圧がリファレンス１及びリファレンス２の２個の閾値よりも低い場合、データは”１”になる。
【０００７】
図２Ａの例に示されているように、時間経過によって閾値分布が軌跡Ａから軌跡Ｂへ移行することは、様々なコアセル閾値に対するデータを決定する際に難しい問題を引き起こす。コアセル閾値が２個のリファレンス閾値の間の区域に収まるとき、データは、標準ビットを２個のリファレンス閾値と比較するだけでは決定できない。このことは、図２Ａと図２Ｂに示されているように、軌跡Ａの（１，０）における標準ビットの１、並びに、軌跡Ｂの（０，１）における標準ビットの０に対して、２個のリファレンス閾値電圧ＲＥＦ１及びＲＥＦ２との比較によって同じ結果が生じる、ということから分かる。両方のケースでデータの適切な決定を行うために、２個のリファレンスセルから２個のリファレンス閾値を読み出すのと同時に２個の順次データを読み出す技術が開発された。標準ビットと相補ビットの両方がリファレンスセルと共に読み出されるならば、軌跡Ａ（耐用期限前）と軌跡Ｂ（耐用期限後）の何れかの分布に対するセルデータは、後で詳述するように決定することができる。
【０００８】
標準ビットのほかに相補ビットを設けることによる効果は図２Ｂに示されている。この技術のため、コアセル閾値がＲＥＦ１とＲＥＦ２の２個のリファレンス閾値の間に収まる場合、標準ビット及び相補ビットは、リファレンス閾値ＲＥＦ１及びＲＥＦ２と比較される。例えば、上述の軌跡Ｂにおいて、（０，１）の標準ビットが０の場合、相補ビット閾値は（１，０）分布の下にあり、（０，１）分布の逆である。従って、リファレンス閾値ＲＥＦ１とＲＥＦ２の間に収まるコアセル閾値に対して、相補ビット閾値は、２個の閾値の間に収まらない。例示的に、コアセル閾値が、リファレンス閾値ＲＥＦ１とＲＥＦ２の間で、軌跡Ｂにおける（０，１）分布の下の区域に収まるケースを考える。このケースは、図２Ｂの下から２行目に示されている。標準ビットに対し、コアセル閾値はリファレンス閾値ＲＥＦ１（図２Ｂの表中では、”０”として示されている。）よりも高く、リファレンス閾値ＲＥＦ２（表中、”１”として示されている。）よりも低い。軌跡Ｂに対し、このコアセル閾値に対応した相補ビットは、（１，０）閾値の下に収まる。この相補ビット閾値（”１”）は、両方のリファレンス閾値ＲＥＦ１及びＲＥＦ２よりも低い。これにより、図２Ｂに示されるようにセルデータは０になる。
【０００９】
同様に、図２Ｂの下から３行目に示されるように、比較は、軌跡Ａの（１，０）分布の下でリファレンス閾値ＲＥＦ１とＲＥＦ２の間にある区域に対する標準ビットとリファレンス閾値ＲＥＦ１及びＲＥＦ２の場合に同じである。相補ビットを使用することにより、このケースのセルデータが”１”であることが決定される。
【００１０】
上記の技術の場合、相補ビットの付加的な比較をリファレンスセルＲＥＦ１及びＲＥＦ２に追加することにより、たとえ、コアセル閾値が２個のリファレンスセル閾値の間に収まるとしても、セルデータは、セルの耐用期間中、正確に決定される。上記方法において、各ビット（標準ビット及び相補ビット）は、リファレンス閾値ＲＥＦ１及びＲＥＦ２のための２個のリファレンスセルと共に読み出される。リファレンスセルに対するデータ読み出しの組合せによって、実際のセルデータを決定する。必要な比較を行うため相補ビットを読み出すためのシステム及び方法は、後で詳細に説明される。
【００１１】
図３は、上述の方法に対応するセンス回路の回路図である。図３から分かるように、センス回路２０は、センスアンプ２２に接続されたデータ回路３０と、リファレンスセンスアンプ２４に接続されたリファレンス回路５０と、を含む。ラインＳＡ上のセンスアンプ２２の出力、及び、ラインＳＡＲ上のセンスアンプ２４の出力は、比較器２６の入力へ接続される。比較器２６は、データを決定するために、センスアンプ２２からの出力信号ＳＡを、リファレンスセンスアンプ２４からの出力信号ＳＡＲと比較する。
【００１２】
データ回路３０は、ワードラインに接続された制御ゲート、ノード３５に接続されたドレイン、及び、ノード３３に接続されたソースを有するコアセル１０を具備する。セルアレイ内のメモリセルは、典型的に行と列によって編成される。共通ワードラインは、アレイ内のセルの行を選択する制御回路（図示しない）によって設けられる。ＶＣＣ信号は、アクセスされるメモリセルの列を選択するため制御回路によって与えられる。メモリアレイ内の個別のセルの復号化及びアドレッシング用回路の詳細は、当業者に周知の事項である。本発明は、一つのコアセル１０に関して更に詳細に記述される。
【００１３】
相補ビットの読み出しのため、コアセル１０のドレイン及びソースは、標準ビットの読み出しの場合と比較して、入れ替える必要がある。したがって、標準ビットの読み出しのため設けられたデータ（ＤＡＴＡ）ビットラインへのパスと、相補ビットを読み出すため設けられた別のパスと、が存在する。図３に示され、後で詳述するように、付加的なトランジスタは、典型的に、２本の導電パスをデータビットラインへ繋ぐパストランジスタとして設けられる。
【００１４】
図３のデータ回路３０において、コアセル１０のソース端子は、ノード３３で、パストランジスタ３２のドレイン端子に繋がる。パストランジスタ３２は、ＶＣＣに接続されたゲートと、ノード３１に接続されたソースとを有する。トランジスタ３８は、ノード３１に接続されたドレインと、ノード３７でセンスアンプ２２の入力へ接続されたソースと、２番目のラインへ接続されたゲートとを有する。この２番目のラインは、制御回路（図示しない）によって設けられ、２ビット型セルにおける２ビットのうちの２番目のビット（相補ビット）の読み出し用のパスを選択するための制御を行う。かくして、コアセル１０の２番目のビットを読み出す必要がある場合、データ回路３０内のトランジスタのゲート入力は、ノード３３におけるコアセル１０のソース端子から、トランジスタ３２及び３８を経由して、ノード３７へ至る接続パスが得られるように制御される。ノード３７は、データセンスアンプ２２の入力でデータビットラインへ繋がる。ノード３１は、トランジスタ４４のドレインにも接続されている。図３に示されるように、トランジスタ４４のソースは接地され、ゲートは２番目のバーライン（２番目のラインの反転ライン）に接続される。トランジスタ４４は、標準ビット（第１ビット）を読み出すために必要なグラウンドへのパスを設ける。
【００１５】
ノード３５は、コアセル１０のドレイン端子で、パストランジスタ３４のソース端子に繋がる。パストランジスタ３４は、ＶＣＣに接続されたゲートと、ノード３９でトランジスタ３６のソースに接続されたドレインと、を含む。トランジスタ３６は、ノード３７でセンスアンプ２２の入力におけるデータビットラインへ接続されたドレインを含む。トランジスタ３６のゲートは、１番目のラインへ接続される。この１番目のラインは、２ビットのうちの第１ビット（標準ビット）の読み出しを制御する。ノード３９はトランジスタ４２のドレインにも接続される。トランジスタ４２のソースは接地され、ゲートは１番目のバーライン（１番目のラインの反転ライン）に接続される。トランジスタ４２は、相補ビット（第２ビット）の読み出し用のセル１０のドレインにグラウンドまでのパスを設ける。１番目の信号と２番目のバー信号（２番目の信号の反転信号）は、標準ビットの読み出しのためアクティブ状態になり、２番目の信号と１番目のバー信号（１番目の信号の反転信号）は、相補ビットの読み出しのためアクティブ状態になる。上述のＶＣＣ信号及びワードライン信号は、コアセル１０が選択されているとき、アクティブ状態にセットされる。
【００１６】
次に、図３を参照してリファレンス回路５０を説明する。図３には、１個のリファレンス回路５０（例えば、ＲＥＦ１用のリファレンス回路）と、センスアンプ２４と、比較器２６しか表示されていないが、センス回路２０は、第２のリファレンス閾値ＲＥＦ２のための第２のリファレンスセルに関連した同一の回路（図示しない）を具備する。リファレンス回路５０は、リファレンスワードラインに接続された制御ゲートと、グラウンドに接続されたソースと、ノード５５に接続されｔドレインとを有するリファレンスセル５２を含む。２個のトランジスタ５４及び５６は、ノード５５と、センスアンプ２４の入力との間に直列に接続される。トランジスタ５４及び５６のゲートは、ＶＣＣに接続されている。トランジスタ５４のソースは、リファレンスセル５２のドレイン端子でノード５５に接続される。トランジスタ５４のドレイン及びトランジスタ５６のソースは、共に、ノード５７で接続される。トランジスタ５６のドレインは、図３にリファレンス信号ＤＡＴＡＲとして示されるように、センスアンプ２４の入力に繋がる。
【００１７】
次に、図３及び４を参照してセンス回路２０の動作を説明する。図３に対応した方法の場合、各ビット（標準ビット及び相補ビット）は、２個のリファレンスセルと共に読み出される。２回の読み出しに対するビットの電圧とリファレンスセルの電圧を比較することにより、実際のコアセルデータが決まる。図３に示された回路において、標準ビット及び相補ビットは、同時に読み出すことができない。なぜならば、第２ビット（相補ビット）を読み出すためには、コアセル１０のソースとドレインを入れ替えなければならないからである。回路２０用の２ビット型セルにおいて両方のビットを獲得するため、標準ビット（及びリファレンスセル）のための１回目の読み出しと、相補ビット（及びリファレンスセル）のための２回目の読み出しの２回の別々の読み出しが必要である。２回の読み出しが必要になるので、両方の読み出しを完了するために必要とされるアクセス時間は、両方のビットを正確に読み出す高速性を決める際に重要である。
【００１８】
【発明が解決しようとする課題】
総読み出しアクセス時間における重要な決定要因は、１回目（標準ビット）の読み出し後に、２回目（相補ビット）の読み出しの高速性である。図３におけるセンス回路２０と方法の欠点は、２回目の読み出しの実行を遅らせるビットラインのアンダーシュートである。図４には、このアンダーシュートの欠点が示されている。図４における電圧軌跡は、１回目の読み出しが完了し、２回目の読み出しが実行される期間の電圧を示している。図４における軌跡Ｃは、データセンスアンプ２２の出力を表す図３からのセンスアンプ信号（ＳＡ）の波形を示している。軌跡Ｄは、ビットラインにおける対応したデータ（ＤＡＴＡ）に対する電圧の波形である。軌跡Ｅは、リファレンスセンスアンプ２４からのＳＡＲ信号に対する電圧の波形であり、軌跡Ｆは、センスアンプ２４へ入力されたリファレンスセルデータ電圧（ＤＡＴＡＲ）を表している。動作時に、第２ビットを読み出す必要があるとき、ソースとドレインが入れ替えられる。その結果として、コアセル１０のドレインは充電を開始し、ソースは放電を開始する。この遷移期間は、ビットライン（ＤＡＴＡ）に非常に大きい電圧降下を生じさせ、これは、図４に軌跡Ｃとして示されているように、回路２０の対応したセンス信号ＳＡで非常に大きい電圧降下（アンダーシュート）となって現れる。
【００１９】
図４に示されているように、センス信号ＳＡにこのようなアンダーシュートが現れた後、２回目の読み出しを実行するためセンス信号ＳＡが望ましいレベルへ戻る前に、重大な時間間隔が存在する。動作中に、センス信号ＳＡは、十分に回復することが必要であり、そのため、２回目の読み出しを続行するために、信号ＳＡと信号ＳＡＲの間に余裕が必要とされる。この長時間の回復時間は、図３の回路２０の欠点である。なぜならば、この回復時間は、必要な２回の読み出しを完了するために、総アクセス時間に膨大な時間損失が生じるからである。
【００２０】
最新の装置は、ユーザが要求した応答を与えることができる速度でデータを処理するため、より高速のアクセス時間を益々要求している。フラッシュメモリのアクセス時間は、密度が増大している間に最適化される必要がある。従って、２ビット型フラッシュメモリにおいて、メモリの耐用期間中にメモリデータの完全性を維持すると共に、メモリアクセス時間を最適化することが求められている。
【００２１】
よって、本発明は、不揮発性記憶装置において２ビット型メモリセルの２回の読み出しを実行するためのアクセス時間を高速化するため、２回目の読み出しの回復時間を短縮するシステム及び方法の提供を目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、原理的に、２ビット型セルの両端のビットを読むことで特定のビットデータを確定する読み出し方式において、２回目のリード時に生じるコア側のデータドロップをリファレンス側にも生じさせることにより、２回目のリードを高速化する。
【００２３】
本発明は、フラッシュメモリのような不揮発性記憶装置において、２ビット型セル用の２回目の読み出しのための回復時間を短縮するためリファレンスセルを入れ替えるシステム及び方法を提供する。回復時間の短縮によって、２回の読み出しのための全体的な読み出し時間が他の技術よりも実質的に短縮される。本発明では、２回の連続的な読み出しが実行され、２ビット型セルの各ビットが２個のリファレンスセルと共に読み出される。
【００２４】
本発明のシステムは、効率的かつ正確にデータを読み出すため、リファレンス回路とデータ回路の両方の回路のソース端子とドレイン端子の入れ替えを行う回路を含む。本発明のシステムは、メモリセル特性の時間的な変化を考慮し、これにより、データ誤りを取り除く回路及び方法を含む。
【００２５】
本発明の一実施例は、２ビットのデータビットと２個のリファレンスセルを読み出す装置である。各データビットの閾値電圧と２個のリファレンスセルの閾値電圧が検出される。２個のリファレンスセル閾値電圧は、データビット・センス電圧閾値と個別に比較される。２ビット型セルの第２の相補ビットは、コアセルのドレイン端子とソース端子を入れ替えることによって標準ビットの後に読み出される。２回目の読み出しの回復時間を実質的に短縮するため、リファレンスセルのドレイン及びソースは、センスリファレンス閾値電圧が入れ替えによって降下（アンダーシュート）し、このアンダーシュートがセンスデータ閾値電圧の対応したアンダーシュートを追尾するように、２回目の読み出しのために入れ替えられる、これにより、本発明のシステムは、データのセンス信号とリファレンスセルのセンス信号が互いに追尾することを可能にさせることによって、２回目の読み出しのための回復時間を短縮する。与えられた電圧アンダーシュートの追尾は、２回目の読み出しを進め、従来のシステム及び方法よりも非常に高速に実行できるようにするため、センスデータ電圧信号を望ましいレベルに到達させる。
【００２６】
かくして、本発明のシステムは、２ビット型メモリセル内の２ビットが読み出し間に最小限の回復時間で読み出されるので、高速読み出しアクセス時間を達成し、同時に、データ値を読み出す際に、メモリセルの時間的な特性変化とは無関係に望ましい精度が得られる。
【００２７】
本発明の上記並びに関連した効果及び特徴は、以下の本発明の詳細な説明を添付図面と併せて精査することによって明らかになるであろう。尚、添付図面を通じて、類似の番号は類似の構成要素を表している。
【００２８】
【発明の実施の形態】
本発明は、２ビット型セルにおける２回目の読み出しの回復時間を短縮するリファレンスセル入れ替え用のシステムを対象とする。本発明は、２ビット型セルに対し２回の読み出しを実行するため総アクセス時間を著しく短縮する効果を奏する。本発明は、障害、充電損失、及び、その他の変化に起因してメモリの耐用期間中に亘って生じるセル特性の変化を考慮に入れて、２ビット型セルのデータをメモリセルの耐用期間中に正確に読み出すことを可能にさせると共に、この読み出し時間を短縮する更なる効果を奏する。
【００２９】
以下、図５及び６を参照して本発明を説明する。図５は、本発明の一実施例の略構成図である。図５に示されたセンス回路１００は、センスアンプ２２に接続されたデータ回路３０と、リファレンスセンスアンプ２４に接続されたリファレンス回路７０とを含む。図３の回路２０と同じように、図５において、ラインＳＡ１上のセンスアンプ２２の出力、及び、ラインＳＡＲ１上のセンスアンプ２４の出力は、比較器２６の入力へ接続される。回路１００の場合、データ回路３０は、図３に関して説明したような回路である。
【００３０】
図３の回路２０と回路１００の相違点は、データ回路３０内のコアセル１０に関してドレイン端子とソース端子が入れ替えられるのと全く同様に、回路１００がリファレンス回路７０内のリファレンスセルのソース端子とドレイン端子を入れ替えることである。図５に示されたシステムのリファレンス回路７０とデータ回路３０の両方でソースとドレインを入れ替える結果として、２回目の読み出しへの移行中に起こる電圧降下は、後述するように、データセルとリファレンスセルの両方に適用可能である。図５に示された実施例において、データ回路３０と、関連したコアセル１０のドレインとソースの入れ替えは、図３に関して説明した通りである。次に、図５に示された回路のための参照セル入れ替えについて説明する。
【００３１】
図５に示されるように、リファレンス回路７０は、リファレンスワードラインに接続された制御ゲートと、ノード７５に接続されたドレインと、ノード７３でパストランジスタ５４のドレインに接続されたソースとを具備するリファレンスセル７２を含む。図５には、（例えば、ＲＥＦ１のような第１の閾値のための）１個のリファレンス回路７０と、センスアンプ２４と、比較器２６が示されているが、回路１００は、第２のリファレンス閾値ＲＥＦ２のための第２のリファレンスセルと関連した同一の回路（図示せず）を含む。かくして、各データビットは、セルデータを決定するため、２個の検出されたリファレンス閾値と別々に比較される。リファレンス回路７０では、２個のトランジスタ５６及び７６がノード７５とセンスアンプ２４の入力との間に直列接続される。トランジスタ５４、５６のゲートはＶＣＣに接続される。トランジスタ５４のソースは、トランジスタ７８のドレインでノード７１に接続される。トランジスタ７８のソースは、図５にリファレンス信号ＤＡＴＡＲ１として示されているように、ノード７７でセンスアンプ２４の入力に接続される。トランジスタ７８は、「２番目のライン」に接続されたゲートを具備する。この２番目のラインは、データ回路３０に関して説明したような制御回路（図示せず）によって駆動され、２ビット型リファレンスセルの２ビットのうちの第２ビット（リファレンス相補ビット）を読み出すためのパスの選択を制御する。２番目のラインがアクティブ状態であるとき、２番目のラインは、リファレンスセル７２のソース端子からトランジスタ５４及び７８を介してノード７７への接続パスを準備することによってリファレンス相補ビットを選択する。これにより、第２のリファレンス閾値ビットは、データセンスアンプ２４への入力でＤＡＴＡＲ１ビットラインへ接続される。ノード７１はトランジスタ７４のドレインにも接続される。トランジスタ７４のソースは接地され、ゲートは「２番目のバーライン（２番目のラインの反転ライン）」に接続される。上述の通り、１番目の信号及び２番目のバー信号は、このようにしてノーマルビットの読み出しの際にアクティブ状態になり、２番目の信号及び１番目のバー信号は、相補ビットの読み出しの際にアクティブ状態になる。ＶＣＣ信号及びリファレンスワードライン（ＷＬ）信号は、コアセル１０が選択されているときにアクティブ状態になる。トランジスタ７４は、第１の（ノーマル）リファレンス閾値を読み出すためグラウンドへのパスを準備する。
【００３２】
図５に示されているように、ノード７７は、データセンスアンプ２４への入力でＤＡＴＡＲ１ビットラインに接続される。トランジスタ７６は、ノード７７に接続されたドレインを具備する。トランジスタ７６のゲートは、１番目のラインに接続される。この１番目のラインは、２このリファレンス閾値ビットのうちの第１（ノーマル）のリファレンス閾値ビットを選択するための制御を行う。１番目のラインがセットされたとき、トランジスタ７６は、リファレンスセル７２からの第１の（ノーマル）リファレンス閾値ビットがデータビットとの比較のためにデータセンスアンプ２４で検出できるように、（トランジスタ５６を通る）パスを設定すべく導通する。トランジスタ７６のソースは、ノード７９でトランジスタ５６のドレインと接続される。ノード７９は、トランジスタ８２のドレインにも接続される。トランジスタ８２のソースは接地され、ゲートは１番目のバーラインに接続される。トランジスタ８２は、第２の（相補）閾値を読み出すため要求されるリファレンスセル７２のドレインの接地を行う。
【００３３】
次に、図５及び６を参照して、センス回路１００の動作を更に説明する。図５に対応した方法の場合、各ビット（ノーマルビット及び相補ビット）は、２個のリファレンスセルと共に読み出される。各ビットの電圧と２個の読み出されたリファレンスセルの電圧との比較によって、実際のコアセルデータが決まる。図５に示された回路の場合、ノーマルビット及び相補ビットは、同時に読み出すことができない。なぜならば、ノーマルビットの読み出し後に第２の（相補）ビットを読み出すためには、ソースとドレインを入れ替える必要があるからである。回路１００の２ビット型セルにおいて両方のビットを獲得するためには、ノーマルビット（及びリファレンスセル）のための１回目の読み出しと、相補ビット（及びリファレンスセル）のための２回目の読み出しの２回の別々の読み出しが必要である。
【００３４】
図６は、図５に示された本発明の回路１００における回復時間の短縮を説明するための電圧の時間的な変動を表すタイミングチャートである。図６における軌跡Ｇは、図５に示された回路におけるデータセンスアンプ２２の出力のセンスアンプ信号（ＳＡ１）を表す。軌跡Ｈは、ビットラインにおける対応したデータ（ＤＡＴＡ１）を表す。トレースＩは、リファレンスセンスアンプ２４からのＳＡＲ信号に対する電圧を表す波形である。軌跡Ｊは、センスアンプ２４へ入力されるリファレンスセルデータ電圧（ＤＡＴＡＲ）を表す波形である。
【００３５】
図５に示された実施例の場合、２回目の読み出しの際に、データセル１０のソースとドレインを入れ替えることに加えて、リファレンスセル７２のソースとドレインも入れ替えられる。図６に示されるように、回路７０におけるリファレンスビットの１回目の読み出しから２回目の読み出しへの移行中に、リファレンス側で非常に大きい電圧降下アンダーシュートが発生する。上述の通り、回路３０のためのドレインとソースが入れ替えられるので、同様の非常に大きい電圧降下アンダーシュートがコアセル側の１回目の読み出しから２回目の読み出しへの移行中に発生する。図６に示されるように、センス信号ＳＡ１及びＳＡＲ１は、共に、１回目の読み出し後にこのアンダーシュートを生じ、センス信号ＳＡ１とＳＡＲ１は、図４に示された対応したセンス信号ＳＡとＳＡＲよりも近い軌跡を通る。２回目の読み出しの前に必要とされる回復時間は、信号ＳＡ１と信号ＳＡＲ１の間に十分なマージンが存在するかどうかに依存して満たされる。このマージンが出現すると、２回目の読み出しの条件が満たされる。図６に示されるように、信号ＳＡＲ１は、信号ＳＡ１に生じる電圧降下と同じ相対的な電圧降下が生じるので、図５の回路１００におけるこのマージンは、図３の回路２２におけるマージンよりも遥かに迅速に現れる。したがって、図５に示された実施例の場合、２回目の読み出しのための回復時間は最小限に抑えられる。図４に示されるように、センス回路２０では、このような追従が得られないので、回復時間は増加し、２回目の読み出し時間は非常に遅れる。これに対して、本発明の場合、第１の所定のリファレンス閾値（ＲＥＦ１として記されている）のためプログラムされた一方のリファレンスセルと、第２の所定のリファレンス閾値（ＲＥＦ２として記されている）のためプログラムされたもう一方のリファレンスセルの２個のリファレンスセルが設けられている。各リファレンスセルは、ノーマルビットと相補ビットを含む２ビット型セルである。コアセル閾値と各ビットとの比較を行うため、ノーマルビット及び相補ビットは、共に、セル内で同じ閾値（例えば、一方のリファレンスセルのための閾値ＲＥＦ１及びもう一方のリファレンスせるのための閾値ＲＥＦ２）までプログラムされる。上述の通り、図５には、（例えば、第１の閾値ＲＥＦのための）１個のリファレンス回路と、センスアンプ２４と、比較器２６だけが示されているが、回路１００は、第２のリファレンス閾値ＲＥＦ２用の第２のリファレンスセルに関連した同じ回路（図示せず）を含む。第２のリファレンス回路の場合、リファレンスのノーマルビット及び相補ビットは、同一の所定の閾値（例えば、ＲＥＦ２）に設定される。特定のメモリセル、並びに、２ビット型セルにおける特定のビットのアドレス指定及び選択の制御に関する詳細は明らかにされていないが、このような詳細は当業者にとって公知の事項であろう。
【００３６】
図５に示された本発明のリファレンスセル入れ替えシステムは、２回目の読み出しへの移行中に、セル特性の時間的な変化を考慮して、リファレンスセンス信号ＳＡＲ１とコアセル・センス信号ＳＡ１との間でより良好な追従を実現することにより、２回目の読み出し時間を著しく短縮する効果を奏する。
【００３７】
本発明は典型的な実施例に関して記述されているが、本発明が上述の実施例に限定されることがなく、典型的な実施例の変更が請求項に記載された事項の精神及び範囲を逸脱すること無くなされることは、当業者に明らかであろう。したがって、以上の記述は、限定的な記述ではなく、例示的な記述であることに注意する必要がある。
【００３８】
以上の説明に関して更に以下のような態様が考えられる。
【００３９】
（付記１）  ノーマルビットである第１のビット及び相補ビットである第２のビットの２ビットを電圧閾値として記憶する２ビット型コアセルと、
２ビット型コアセルと関連した２個の２ビット型リファレンスセルと、
を含み、
各２ビット型リファレンスセルは、所定のリファレンス閾値として第１のリファレンスビット及び第２のリファレンスビットを記憶している、
記憶装置の２ビット型コアセルを読み出す方法であって、
コアセルの第１のビットを読み出す手順と、
各２ビット型リファレンスセルの第１のリファレンスビットを読み出す手順と、
コアセルの第１のビットを、２個の２ビット型リファレンスセルの各々の第１のリファレンスビットと同時に比較する手順と、
コアセルの第２のビットを読み出す手順と、
各２ビット型リファレンスセルの第２のリファレンスビットを読み出す手順と、
コアセルの第２のビットを、２個の２ビット型リファレンスセルの各々の第２のリファレンスビットを同時に比較する手順と、
を有し、
比較の結果に基づいて、２ビット型コアセルのビットの２進数値が決定される、
方法。
【００４０】
（付記２）  記憶装置は不揮発性半導体装置である、付記１記載の方法。
【００４１】
（付記３）  記憶装置はフラッシュメモリである、付記２記載の方法。
【００４２】
（付記４）  第１のリファレンスビットはノーマルビットであり、第２のリファレンスビットは相補ビットである、付記１記載の方法。
【００４３】
（付記５）  ２ビット型コアセルは、ソース端子、ドレイン端子及びゲート端子を具備し、
コアセルの第２のビットを読み出す手順は、コアセルが第１のビットを読み出す方向とは逆の方向へ読み出されるように、２ビット型コアセルのソース端子とドレイン端子を入れ替える手順を含む、
付記４記載の方法。
【００４４】
（付記６）  ２ビット型コアセルのソース端子とドレイン端子を入れ替える手順は電圧アンダーシュートを生じさせる、付記５記載の方法。
【００４５】
（付記７）  ２ビット型リファレンスセルは、ソース端子、ドレイン端子及びゲート端子を含み、
第２のリファレンスビットを読み出す手順は、各２ビット型リファレンスセルが第１のリファレンスビットを読み出す方向とは逆の方向へ読み出されるように、各２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える手順を含む、
付記６記載の方法。
【００４６】
（付記８）  ２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える手順は電圧アンダーシュートを生じさせる、付記７記載の方法。
【００４７】
（付記９）  ２ビット型リファレンスセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートは、２ビット型コアセルの第２のビットの読み出し前に要する回復時間が最小限に抑えられるように、２ビット型コアセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートに追従する、付記８記載の方法。
【００４８】
（付記１０）  ２ビット型フラッシュメモリの第２のビットを読み出すためのアクセス時間が最小限に抑えられるように２ビット型メモリセルの２ビットを読み出す回路であって、
電圧閾値としてノーマルビット及び相補ビットを記憶する２ビット型記憶セルと、
第１の２ビット型リファレンスセル及び第２の２ビット型リファレンスセルと、
を含み、
各２ビット型リファレンスセルは、ノーマルビットである第１のリファレンスビットと相補ビットである第２のリファレンスビットの２個のリファレンスビットを記憶し、
第１の２ビット型リファレンスセルのノーマルビット及び相補ビットは第１の所定のリファレンス閾値として記憶され、
第２の２ビット型リファレンスセルのノーマルビット及び相補ビットは第２の所定のリファレンス閾値として記憶され、
２ビット型記憶セルのノーマルビット及び相補ビットと第１の所定のリファレンス閾値との差、並びに、２ビット型記憶セルのノーマルビット及び相補ビットと第２の所定のリファレンス閾値との差を検出し増幅するセンスアンプ回路が設けられ、
ノーマルビットと相補ビットがセンスアンプ回路へ供給されるように、記憶セルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備えたデータ回路が設けられ、
第１のリファレンス回路及び第２のリファレンス回路が設けられ、
各リファレンス回路は、各リファレンスセルの所定のリファレンス閾値がセンスアンプ回路へ供給されるように、対応したリファレンスセルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備え、
対応した記憶セルのノーマルビット及び相補ビット、並びに、対応したリファレンスセルのノーマルビット及び相補ビットは、順番に読み出され、リファレンス回路及びデータ回路は、各相補ビットが、対応したノーマルビットが読み出された後に、対応したノーマルビットが読み出された方向とは逆の方向に読み出され、
これにより、記憶セルのノーマルビットと相補ビットの読み出しの間に電圧オーバーシュートが発生し、各２ビット型リファレンスセルのノーマルビットと相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、記憶セルの相補ビットの読み出しのための回復時間が最小限に抑えられている、
回路。
【００４９】
（付記１１）  ２ビット型記憶セル及び２ビット型リファレンスセルは、それぞれ、ソース端子とドレイン端子と制御ゲート端子を具備している、付記１０記載の回路。
【００５０】
（付記１２）  センスアンプ回路は、複数のセンスアンプと複数の比較器を含む、付記１０記載の回路。
【００５１】
（付記１３）  センスアンプは、
データ回路に接続された第１のセンスアンプと、
第１のリファレス回路に接続された第２のセンスアンプと、
第２のリファレンス回路に接続された第３のセンスアンプと、
第１のセンスアンプ及び第２のセンスアンプに接続され、記憶セルのノーマルビット及び相補ビットを、第１の所定のリファレンス閾値と比較する第１の比較器と、
第１のセンスアンプ及び第３のセンスアンプに接続され、記憶セルのノーマルビット及び相補ビットを、第２の所定のリファレンス閾値と比較する第２の比較器と、
を含む、
付記１２記載の回路。
【００５２】
（付記１４）  第１のリファレンス回路及び第２のリファレンス回路の対応した複数のトランジスタは、対応したリファレンスビットがセンスアンプ回路によって検出されるように向きが合わされている、付記１３記載の回路。
【００５３】
（付記１５）  第１のリファレンス回路及び第２のリファレンス回路の複数のトランジスタは、各リファレンスセルのノーマルビットを読み出す際に、対応したリファレンスセルのソース端子とグラウンドの間、並びに、対応したリファレンスセルのドレイン端子とセンスアンプ回路の間にパスが設定され、各リファレンスセルの相補ビットを読み出す際に、対応したリファレンスセルのドレイン端子とグラウンドの間、並びに、対応したリファレンスセルのソース端子とセンスアンプ回路の間にパスが設定されるように制御される、付記１４記載の回路。
【００５４】
（付記１６）  記憶セルのノーマルビットの読み出しと対応した相補ビットの読み出しの間に電圧オーバーシュートが発生し、
リファレンスセルのノーマルビットの読み出しと対応した相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、
記憶セルの相補ビットの読み出しに要する回復時間が最小限に抑えられている、
付記１５記載の回路。
【００５５】
（付記１７）  データ回路の複数のトランジスタは、記憶セルのソースとグラウンドの間、並びに、記憶セルのドレインと第１のセンスアンプの間にパスを設定し、これにより、記憶セルの相補ビットの読み出しが行えるようになる、付記１３記載の回路。
【００５６】
（付記１８）  第１のリファレンスビットはノーマルビットであり、第２のリファレンスビットは相補ビットであり、
２ビット型コアセルは、ソース端子、ドレイン端子及びゲート端子を具備し、
コアセルの第２のビットを読み出す手順は、コアセルが第１のビットを読み出す方向とは逆の方向へ読み出されるように、２ビット型コアセルのソース端子とドレイン端子を入れ替える手順を含み、
２ビット型リファレンスセルは、ソース端子、ドレイン端子及びゲート端子を含み、
第２のリファレンスビットを読み出す手順は、各２ビット型リファレンスセルが第１のリファレンスビットを読み出す方向とは逆の方向へ読み出されるように、各２ビット型リファレンスセルのソース端子とドレイン端子を入れ替える手順を含み、
２ビット型リファレンスセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートは、２ビット型コアセルの第２のビットの読み出し前に要する回復時間が最小限に抑えられるように、２ビット型コアセルのソース端子とドレイン端子を入れ替えることにより生じた電圧アンダーシュートに追従する、
付記１記載の方法。
【００５７】
（付記１９）  電圧閾値としてノーマルビット及び相補ビットを記憶する２ビット型記憶セルと、
第１の２ビット型リファレンスセル及び第２の２ビット型リファレンスセルと、
を含み、
各２ビット型リファレンスセルは、ノーマルビットである第１のリファレンスビットと相補ビットである第２のリファレンスビットの２個のリファレンスビットを記憶し、
第１の２ビット型リファレンスセルのノーマルビット及び相補ビットは第１の所定のリファレンス閾値として記憶され、
第２の２ビット型リファレンスセルのノーマルビット及び相補ビットは第２の所定のリファレンス閾値として記憶され、
２ビット型記憶セルのノーマルビット及び相補ビットと第１の所定のリファレンス閾値との差、並びに、２ビット型記憶セルのノーマルビット及び相補ビットと第２の所定のリファレンス閾値との差を検出し増幅するセンスアンプ回路が設けられ、
ノーマルビットと相補ビットがセンスアンプ回路へ供給されるように、記憶セルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備えたデータ回路が設けられ、
第１のリファレンス回路及び第２のリファレンス回路が設けられ、
各リファレンス回路は、各リファレンスセルの所定のリファレンス閾値がセンスアンプ回路へ供給されるように、対応したリファレンスセルとセンスアンプ回路の間にコネクションを設定する複数のトランジスタを備え、
対応した記憶セルのノーマルビット及び相補ビット、並びに、対応したリファレンスセルのノーマルビット及び相補ビットは、順番に読み出され、リファレンス回路及びデータ回路は、各相補ビットが、対応したノーマルビットが読み出された後に、対応したノーマルビットが読み出された方向とは逆の方向に読み出され、
これにより、記憶セルのノーマルビットと相補ビットの読み出しの間に電圧オーバーシュートが発生し、各２ビット型リファレンスセルのノーマルビットと相補ビットの読み出しの間に対応した電圧オーバーシュートが発生し、記憶セルの相補ビットの読み出しのための回復時間が最小限に抑えられている、
半導体記憶装置。
【００５８】
【発明の効果】
本発明によれば、不揮発性記憶装置において２ビット型メモリセルの２回目の読み出しの回復時間を短縮することにより、２回の読み出しを実行するためのアクセス時間を高速化することが可能である。
【図面の簡単な説明】
【図１】本発明と同じ２ビット型コアセル構造の略構成図である。
【図２Ａ】２ビット型セルの閾値分布の時間的な変動を示す二つの例示的な波形のタイミングチャートである。
【図２Ｂ】セルデータを決定するための相補ビット及び参照セルの使用法を説明する図表である。
【図３】センス回路構造の略構成図である。
【図４】第２ビットの読み出しの実行用の電圧の時間変動を表すタイミングチャートである。
【図５】本発明の回路の一実施例の略構成図である。
【図６】図５に示された本発明の一実施例の２回目の読み出しに対する縮小された回復時間を示す電圧の時間変動を表すタイミングチャートである。
【符号の説明】
１０    コアセル
２２    センスアンプ
２４    リファレンスセンスアンプ
２６    比較器
３０    データ回路
３２，３４，３６，３８、４２，４４、５４，５６，７２，７４，７６，７８，８２    トランジスタ
３３，３５，３７，７１，７３，７５，７７，７９    ノード
７０    リファレンス回路
７２    リファレンスセル
１００    センス回路
【図１】
0003930454.tif 000002
【図２Ａ】
0003930454.tif 000003
【図２Ｂ】
0003930454.tif 000004
【図３】
0003930454.tif 000005
【図４】
0003930454.tif 000006
【図５】
0003930454.tif 000007
【図６】
0003930454.tif 000008