(57)【特許請求の範囲】
【請求項１】
半導体メモリを装着するためのコネクタ，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン，アドレスラインおよび制御ラインならびにメモリアクセス手段、を含む半導体メモリ接続系統の、
該コネクタに半導体メモリを装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスラインが接続したものと制御ラインが接続したものの少なくとも一方を含む第１組と、データラインが接続したものを含む第２組とを、電気的に接続し、
前記メモリアクセス手段によって、第１組の端子に接続したラインに信号を与えて、第２組の端子に接続したラインの信号を読む、
ことを特徴とする、半導体メモリ接続系統の検査方法。
【請求項２】
コネクタ側端子群の中の前記第１組および第２組の端子に接触する、ボード側第１組および第２組の端子と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段とを含み、前記コネクタに着脱しうる検査ボード、を前記コネクタに装着することにより、コネクタ側第１組および第２組の端子間を電気的に接続する、請求項１記載の検査方法。
【請求項３】
半導体メモリを装着するためのコネクタ，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン，アドレスラインおよび制御ライン，前記半導体メモリの読み出しを指示するＣＰＵ、及び、該ＣＰＵの読み出し指示に対応して前記アドレスラインおよび制御ラインにデータ及び制御信号を与えるアクセス手段、を含む半導体メモリ接続系統において、
前記コネクタに半導体メモリを装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスラインが接続したものと制御ラインが接続したものの少なくとも一方を含む第１組およびデータラインが接続したものを含む第２組のそれぞれに接触する、ボード側第１組および第２組の端子と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段とを含み、前記コネクタに着脱しうる検査ボード；
前記アクセス手段に接続テストを指示する、前記ＣＰＵ；及び、
前記半導体メモリの読み出しデータをラッチするためのレジスタを含み、前記接続テストの指示に応答して、前記第１組の端子に接続したラインに信号を与えて、第２組の端子に接続したラインの信号をレジスタにラッチし、前記ＣＰＵに読み出し情報として返す、前記アクセス手段；
を備える半導体メモリ接続系統の検査装置。
【請求項４】
半導体メモリを装着するためのコネクタ，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン，アドレスラインおよび制御ライン，前記半導体メモリの読み出しを指示するＣＰＵ、及び、該ＣＰＵの読み出し指示に対応して前記アドレスラインおよび制御ラインにデータ及び制御信号を与えるアクセス手段、を含む半導体メモリ接続系統において、
前記コネクタに半導体メモリを装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスラインが接続した第１組およびデータラインが接続した第２組のそれぞれに接触する、ボード側第１組および第２組の端子と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段とを含み、前記コネクタに着脱しうる検査ボード；
前記アクセス手段に接続テストを指示する、前記ＣＰＵ；及び、
前記半導体メモリの読み出しデータをラッチするためのレジスタを含み、前記接続テストの指示に応答して、前記第１組の端子に接続したアドレスラインに信号を与えてこの信号を、前記レジスタへの読み出しデータのラッチが完了するまで保持し、レジスタにラッチしたデータを前記ＣＰＵに読み出し情報として返す、前記アクセス手段；
を備える半導体メモリ接続系統の検査装置。
【請求項５】
前記ＣＰＵは、前記アクセス手段が返してくる読み出し情報が、前記接続テストに定められた第１組の端子と与えた信号の組合せに対応付けられた参照情報と違背すると、警報情報を発生する、請求項３又は請求項４記載の検査装置。
【請求項６】
プリンタ，画像データを出力画像データに変換して該プリンタに与える画像処理装置，ホストが与える印刷データを画像データに展開して前記画像処理装置に与えるシステムコントローラ、及び、半導体メモリおよび請求項３，請求項４又は請求項５の検査装置を含み前記プリンタ他の装置間の接続を制御するメインコントローラ、を備える画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コネクタに装着した半導体メモリから記憶データを読み出す電気回路の、コネクタまでの電気接続あるいは動作機能の正誤を検査する方法及び装置、ならびに、検査装置を搭載した画像形成装置に関する。
【０００２】
【従来技術】
特開平１０−１８６００６号公報は、従来、ＲＡＭモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、ＲＡＭモジュールを全て搭載した後、代表的な動作をさせ良否を判定するファンクションテストを行ってプリント回路板全体の試験を行っているがこれは良否判定は容易なものの試験時間が長くなり不良個所の特定が困難である、と従来の問題を開示している。そして、これを改善するための、ＲＡＭモジュールを装着するコネクタとそれに接続したＬＳＩを搭載するプリント回路板の、該コネクタに接続した配線網の接続不良や短絡を試験する方法を提示している。第１態様では、終端抵抗を搭載した抵抗モジュールをＲＡＭモジュールにかえてコネクタに装着し、プローブをコネクタの端子に接触させて終端抵抗に通電し、このときの印加電圧と通電電流値を測定して、電流／電圧特性から、配線網の状態を推定する。第２態様では、試験をするときにはコネクタにその各２端子間を接続する折り返しカードを装着して各２端子間を短絡する。コネクタに接続されていてこの短絡によって相互に接続となる、複数のＬＳＩの一方は、テスト信号を発生するテスト送信側バウンダリースキャン回路を、他方は、テスト信号を受信して配線の正誤をチエックする受信側バウンダリースキャン回路を、それぞれ備えている。
【０００３】
【発明が解決しようとする課題】
しかしながら、測定器あるいは、バウンダリースキャン回路を各ＬＳＩに装備した回路板、の開発に膨大な費用がかかる。また、第１態様ではプローブをコネクタの端子に接触させる作業が接触点の導体あるいははんだを破損する虞があり、試験時間も長くなる。
【０００４】
本発明は、メモリモジュールを装着するコネクタとそれに接続した電気回路の、コネクタまでの電気接続あるいは動作機能の正誤の検査を、簡易に実現することを第１の目的とする。そのための付加要素は低減すること及び簡略化することを第２及び第３の目的とし、該検査のためのオペレータの作業は簡単にすることを第４の目的とし、そのようにした検査装置を装備する画像形成装置を提供することを第５の目的とする。
【０００５】
【課題を解決するための手段】
（１）半導体メモリ(MM1,MM2)を装着するためのコネクタ(44,45)，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン(RD)，アドレスライン(BA,RA)および制御ライン(RAS,CAS,・・・)ならびにメモリアクセス手段(40,43)、を含む半導体メモリ接続系統(40〜42)の、
該コネクタ(44,45)に半導体メモリ(MM1,MM2)を装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスライン(BA,RA)が接続したものと制御ライン(RAS,CAS,・・・)が接続したものの少なくとも一方を含む第１組と、データライン(RD)が接続したものを含む第２組とを、電気的に接続し、
前記メモリアクセス手段(40,43)によって、第１組の端子に接続したライン(BA,RA/BA,RA,RAS,CAS,・・・)に信号を与えて、第２組の端子に接続したライン(RD)の信号を読む、
ことを特徴とする、半導体メモリ接続系統の検査方法。
【０００６】
なお、理解を容易にするために括弧内には、図面に示し後述する実施例の対応要素の符号または対応事項を参考までに付記した。以下も同様である。
【０００７】
この検査方法は、半導体メモリ装置の場合は、それへのアクセスのためのアドレスデータライン(BA,RA)及び制御ライン(RAS,CAS,・・・)と、読み出しデータライン(RD)があって、これらがコネクタ(44,45)に接続されている点、ならびに、メモリアクセス手段(40,43)がアドレスデータおよび制御信号をコネクタ（メモリ装置）に送出して、コネクタ経由でメモリデータを得る点に着目して、メモリアクセス手段(40,43)によって、メモリリードアクセスと同様に検査信号を送出して、メモリデータの読取りと同様にコネクタで折り返した検査信号を読むものである。
【０００８】
したがって、半導体メモリを装着するコネクタ(44,45)とそれに接続した電気回路(40,43)の、コネクタまでの電気接続あるいは動作機能の正誤の検査を、簡易に実現することができる。そのための付加要素は、主たるハードウェアでは例えば、コネクタの第１組と第２組の端子を短絡接続するためのループバック検査ボード(34tb/34tbV)を追加するだけで良い。
【０００９】
【発明の実施の形態】
（２）コネクタ側端子群の中の前記第１組および第２組の端子に接触する、ボード側第１組および第２組の端子(Ccr/CcrV)と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段(Pcr/PcrV)とを含み、前記コネクタ(44,45)に着脱しうる検査ボード(34tb/34tbV)、を前記コネクタ(44,45)に装着することにより、コネクタ側第１組および第２組の端子間を電気的に接続する。
【００１０】
これによれば、半導体メモリの代わりにループバックしている検査ボード(34tb/34tbV)をコネクタ(44,45)に差し込み、メモリアクセス手段(40,43)からのメモリ読出しアクセスで回路接続の良否を判定でき、容易に不良個所の特定ができる。検査ボード(34tb/34tbV)はループバック配線のみのボードであるので、電源ＯＮ中にコネクタに抜き差ししても破壊の可能性はなく、安価である。
【００１１】
（３）半導体メモリ(MM1,MM2)を装着するためのコネクタ(44,45)，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン(RD)，アドレスライン(BA,RA)および制御ライン(RAS,CAS,・・・)，前記半導体メモリ(MM1,MM2)の読み出しを指示するＣＰＵ(51)、及び、該ＣＰＵの読み出し指示に対応して前記アドレスライン(BA,RA)および制御ライン(RAS,CAS,・・・)にデータ及び制御信号を与えるアクセス手段(40,43)、を含む半導体メモリ接続系統(51,40,42)において、
前記コネクタ(44,45)に半導体メモリ(MM1,MM2)を装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスライン(BA,RA)が接続したものと制御ライン(RAS,CAS,・・・)が接続したものの少なくとも一方を含む第１組およびデータライン(RD)が接続したものを含む第２組のそれぞれに接触する、ボード側第１組および第２組の端子(Ccr)と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段(Pcr)とを含み、前記コネクタ(44,45)に着脱しうる検査ボード(34tb)；
前記アクセス手段(40,43)に接続テストを指示する、前記ＣＰＵ(51)；及び、前記半導体メモリ(MM1,MM2)の読み出しデータをラッチするためのレジスタを含み、前記接続テストの指示に応答して、前記第１組の端子に接続したラインに信号を与えて、第２組の端子に接続したラインの信号をレジスタにラッチし、前記ＣＰＵ(51)に読み出し情報として返す、前記アクセス手段(40,43)；
を備える半導体メモリ接続系統の検査装置。
【００１２】
ＣＰＵ(51)は、半導体メモリ(MM1,MM2)の読み出しの時のやり取りと同様にして、アクセス手段(40,43)に接続テストを指示して、読み出し情報として、ループバック検査信号を得る。ＣＰＵ(51)はこれが接続テストに定められた参照情報と合致するかチェックしてコネクタまでの電気接続あるいは動作機能の正誤を判定することができる。
【００１３】
（４）半導体メモリ(MM1,MM2)を装着するためのコネクタ(44,45)，該コネクタに装着した半導体メモリにアクセスするための、該コネクタに接続されたデータライン(RD)，アドレスライン(BA,RA)および制御ライン(RAS,CAS,・・・)，前記半導体メモリの読み出しを指示するＣＰＵ(51)、及び、該ＣＰＵ(51)の読み出し指示に対応して前記アドレスライン(BA,RA)および制御ライン(RAS,CAS,・・・)にデータ及び制御信号を与えるアクセス手段(40,43)、を含む半導体メモリ接続系統(51,40,42)において、
前記コネクタ(44,45)に半導体メモリ(MM1,MM2)を装着するとき該メモリの端子が接触するコネクタ側端子群の中の、アドレスライン(BA,RA)が接続した第１組およびデータライン(RD)が接続した第２組のそれぞれに接触する、ボード側第１組および第２組の端子(CcrV)と、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続する手段(PcrV)とを含み、前記コネクタに着脱しうる検査ボード(34tbV)；
前記アクセス手段(40,43)に接続テストを指示する、前記ＣＰＵ(51)；及び、前記半導体メモリ(MM1,MM2)の読み出しデータをラッチするためのレジスタを含み、前記接続テストの指示に応答して、前記第１組の端子に接続したアドレスライン(BA,RA)に信号を与えてこの信号を、前記レジスタへの読み出しデータのラッチが完了するまで保持し、レジスタにラッチしたデータを前記ＣＰＵ(51)に読み出し情報として返す、前記アクセス手段(40,43)；
を備える半導体メモリ接続系統の検査装置。
【００１４】
ＣＰＵ(51)は、半導体メモリ(MM1,MM2)の読み出しの時のやり取りと同様にして、アクセス手段(40,43)に接続テストを指示して、読み出し情報として、ループバック検査信号を得る。ＣＰＵ(51)はこれが接続テストに定められた参照情報と合致するかチェックしてコネクタまでの電気接続あるいは動作機能の正誤を判定することができる。検査信号はアドレスライン(BA,RA)のみに出力するので、アクセス手段(40,43)は実際に半導体メモリからデータを読み出す場合と同一の制御信号に基づいて該場合と同じタイミングでデータラインのデータを読み取ればよく、ＣＰＵ(51)およびアクセス手段(40,43)の、接続テストのための機能付加が少なくて済む。
【００１５】
（５）前記ＣＰＵ(51)は、前記アクセス手段(40,43)が返してくる読み出し情報が、前記接続テストに定められた第１組の端子と与えた信号の組合せに対応付けられた参照情報と違背すると、警報情報を発生する(T3,TV3)、上記（３）または（４）の検査装置。この警報情報によって、半導体メモリ接続系統の接続または動作の異常ありが分かる。
【００１６】
（６）プリンタ(PTR)，画像データを出力画像データに変換して該プリンタに与える画像処理装置(70)，ホスト(Pca)が与える印刷データを画像データに展開して前記画像処理装置(70)に与えるシステムコントローラ(30)、及び、半導体メモリ(MM1,MM2)および上記（３），（４）又は（５）の検査装置(51,40,42)を含み前記プリンタ他(PTR,70,30)の装置間の接続を制御するメインコントローラ(50)、を備える画像形成装置。
【００１７】
これによれば、システムコントローラ(30)に内蔵する半導体メモリ(MM1,MM2)を装着するコネクタまでの電気接続あるいは動作機能の正誤の検査を、簡易に実現することができ、そのための付加要素は少なくかつ簡略であり、該検査のためのオペレータの作業が簡単になる。
【００１８】
（７）シンクロナスＤＲＡＭモジュール(MM1,MM2)を記憶手段としてＣＰＵ(51)をその読み書きコントローラとし、アクセス手段(40,43)を介して読み書きするメモリシステム(51,40,42)において、
ＣＰＵ(51)からのレジスタアクセスによりアクセス手段(40,43)が、メモリ制御線(RAS,CAS,・・・)が出力ポートとなるモードに移行することを特徴とする。
【００１９】
これによれば、ＣＰＵ(51)からのメモリ読出しアクセスのみでコネクタ(44,45)までの接続あるいは動作機能の良否を判定でき、また、各制御信号(RAS,CAS,・・・)及び、ＲＡＭアドレス(BA,RA)をＨｉｇｈ(高レベルＨ)／Ｌｏｗ（低レベルＬ）操作しメモリ読出しを行えば、不良個所の特定が容易である。
【００２０】
（８）シンクロナスＤＲＡＭモジュール(MM1,MM2)を記憶手段としてＣＰＵ(51)をその読み書きコントローラとし、アクセス手段(40,43)を介して読み書きするメモリシステム(51,40,42)において、
ＣＰＵ(51)からのレジスタアクセスにより、メモリアドレス線(BA,RA)が出力ポートとなるモードに移行することを特徴とする。
【００２１】
これによれば、ＣＰＵ(51)からのメモリ読出しアクセスのみでコネクタ(44,45)までの接続あるいは動作機能の良否を判定でき、また、ＲＡＭアドレス(BA,RA)データビットのそれぞれをＨｉｇｈ(高レベルＨ)／Ｌｏｗ（低レベルＬ）操作しメモリ読出しを行えば、不良個所の特定が容易である。
【００２２】
（９）シンクロナスＤＲＡＭモジュール(MM1,MM2)を記憶手段としてＣＰＵ(51)をその読み書きコントローラとし、アクセス手段(40,43)を介して読み書きするメモリシステム(51,40,42)において、
ＣＰＵ(51)からのレジスタアクセスにより、メモリへ供給するＣＬＫ線が出力ポートとなるモードに移行することを特徴とする。これによれば、ＣＰＵ(51)からのメモリ読出しアクセスのみでコネクタ(44,45)までの接続あるいは動作機能の良否を判定できる。
【００２３】
（１０）シンクロナスＤＲＡＭモジュール(MM1,MM2)を記憶手段としてＣＰＵ(51)をその読み書きコントローラとし、アクセス手段(40,43)を介して読み書きするメモリシステム(51,40,42)において、
ＣＰＵ(51)からのレジスタアクセスにより、シリアル／パラレル制御線(SDA,SCL)が出力ポートとなるモードに移行することを特徴とする。これによれば、ＣＰＵ(51)からのメモリ読出しアクセスのみでコネクタ(44,45)までの接続あるいは動作機能の良否を判定できる。
【００２４】
（１１）上記（７）〜（１０）のシステムで、接続テストモードへの移行時は、ＣＰＵ(51)からレジスタアクセスにより、アクセス手段(40,43)のメモリ制御線出力をＨｉｇｈ／Ｌｏｗに設定可能であることを特徴とする。
【００２５】
（１２）上記（７）〜（１１）のシステムで、接続テストモードへの移行時はアクセス手段(40,43)は、ＣＰＵ(51)からのモード切替アクセス，出力ポートレジスタアクセス及びメモリ読出しアクセスのみ受け付けることを特徴とするメモリ制御装置。
【００２６】
（１３）上記（７）〜（１２）のシステムで、ＲＡＭモジュール用コネクタ(44,45)にメモリ制御線やアドレス線をデータバスへループバックした検査ボード(34tb/34tbV)を挿入することを特徴とする。
【００２７】
これによれば、ＲＡＭモジュール(MM1,MM2)の代わりにループバックしている検査ボード(34tb/34tbV)を差し込み、ＣＰＵ(51)からのメモリ読出しアクセスで良否を判定でき、容易に不良個所の特定ができる。検査ボード(34tb/34tbV)は配線のみのボードであるので、電源ＯＮ中に抜き差ししても破壊の可能性はなく、安価である。
【００２８】
（１４）上記（７）〜（１３）のシステムで、ＣＰＵ(51)からのメモリ読出しアクセスにより、アクセス手段(40,43)にてメモリデータバスのデータをラッチし、これをＣＰＵ(51)へ読み出し値として返すことを特徴とする。
【００２９】
（１５）シンクロナスＤＲＡＭモジュール(MM1,MM2)を記憶手段としてＣＰＵ(51)をその読み書きコントローラとし、アクセス手段(40,43)を介して読み書きするメモリシステム(51,40,42)において、
ＣＰＵ(51)からのメモリ読出しアクセスによりアクセス手段(40,43)が、データをラッチするタイミングまでアドレスを保持することを特徴とする。
【００３０】
（１６）上記（１５）において、ＲＡＭモジュール用コネクタ(44,45)に、アドレス線(BA,RA)をデータバス(RD)へループバックした検査ボード(34tb/34tbV)、を挿入することを特徴とする。
【００３１】
（１７）上記（１５）又は（１６）において、ＣＰＵ(51)からのメモリ読出しアクセスにより、アクセス手段(40,43)にてメモリデータバスをラッチし、これをＣＰＵ(51)へ読み出し値として返すことを特徴とする。
【００３２】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００３３】
【実施例】
−第１実施例−
図１の（ａ）に、本発明の一実施例の概要を示す。そこに示すものは、カラープリンタＰＴＲに画像スキャナ６２，ＡＤＦ６３，ソータ１１及びその他図２に示す画像処理関連装置を組付けた画像形成装置であり、パ−ソナルコンピュ−タ（以下ＰＣと表現）等のホストＰＣａ，ＰＣｂ，ＰＣｃから、ＬＡＮ又はパラレルＩ／Ｆを通じて、画像情報である印刷デ−タが与えられるとそれをプリントアウト（画像出力）できるシステム構成である。加えて、図１に示す画像形成装置は複合機能があるデジタルカラー複写機であり、それ自身で、原稿のコピ−を生成することもできる。該複写機は、構内交換器ＰＢＸを介して公衆電話網に接続され、公衆電話網を介して、遠隔のファクシミリと交信することができる。
【００３４】
図１の（ｂ）に、図１の（ａ）に示すデジタルカラー複写機の一部をなすプリンタＰＴＲの機構概要を示す。この実施例のプリンタＰＴＲは、電子写真方式のレ−ザ走査型のカラ−プリンタであり、プリンタ機構，給紙装置（バンク），両面給紙装置，及び後処理装置（ソータ）１１によって構成されている。プリンタ機構ＰＴＲのレ−ザ走査器３には、Ｂｋ（黒），Ｙ（イエロ−），Ｍ（マゼンタ），Ｃ（シアン）の各色の成分に分解された画像データが、各色単位で与えられる。各色単位が１画像形成単位である。
【００３５】
単色記録のときには、上記４色の内の一色の画像デ−タがレ−ザ走査器３に与えられる。感光体１は定速度で回転駆動され、メインチャ−ジャ２にて荷電され帯電位はクエンチングランプＱＬで適正電位に調整される。そして帯電面に、レ−ザ走査器３が画像デ−タで変調したレ−ザを走査投射する。これにより、画像デ−タに対応する静電潜像が感光体１に形成される。この静電潜像が、回転位置決め方式の現像装置４の、画像形成指定色（例えばＢｋ）に対応する色の現像トナ−を有する現像器（Ｂｋ）にて現像されて顕像すなわちトナ−像となる。トナ−像は、転写チャ−ジャ５にて転写ベルト６に転写され、そして、転写分離チャ−ジャ８にて、レジストロ−ラ７で送り込まれる転写紙に転写され、トナ−像を担持する転写紙は、搬送ベルト９で定着器１０に送り込まれる。定着器１０は加熱，加圧により転写紙上のトナ−像を転写紙に固定する。定着を終えた転写紙は、ソ−タ１１に排出される。トナ−像の転写を終えた感光体面はクリ−ニング装置１２でクリ−ニングされる。転写ベルト６の転写を終えた面はクリ−ニングブレ−ド１３で拭われる。１４は、Ｐセンサと呼ばれる、感光体面上のトナ−濃度を検出する反射型の光センサ、１５は転写ベルト６の基準位置を示すマ−クを検出する反射型の光センサ、１６は定着ロ−ラの温度を検出する温度センサである。
【００３６】
２色以上のカラ−重ね記録（最も代表的なものはフルカラ−記録）のときには、上述の、感光体１上へのトナ−像の形成と転写ベルト６への転写が、各色分繰返えされて転写ベルト６上において各色トナ−像が重ねて転写され、所要色分の重ね転写を終えてから、転写紙に転写される。
【００３７】
図２に、図１に示す画像形成装置の電気システムの概要を示す。メインコントローラ５０には、プリンタコントローラ３０の他に、オペレータに対する表示とオペレータからの機能設定入力制御を行う操作部５８、スキャナ６２および原稿自動送り装置（ＡＤＦ）６３、原稿画像を内部または外部の画像メモリに書き込む制御および画像メモリからの作像を行う制御等を行う画像処理ユニット（ＩＰＵ）７０、ならびに、プリンタＰＴＲの制御部９０他が接続されている。各装置とメインコントローラ５０は、必要に応じて機械の状態，動作指令のやりとりを行なう。
【００３８】
パラレルおよびシリアルデータバス，アドレスバスならびに制御信号バスの全体でなる共通バスＰｂに、プリンタコントローラ３０，メインコントローラ５０およびバス制御６１が接続され、しかも、追加接続、除去可能に、ＩＰＵ７０，プリンタ９０（ＰＴＲ）およびフアクシミリユニット（ＦＣＵ）１１０が、それぞれコネクタを介して共通バスＰｂに接続されている。これらＩＰＵ７０以下の画像処理または出力装置と同様又は同等な装置あるいは画像メモリを更に、共通バスＰｂに接続されている空きのコネクタに、付加接続することも可能である。バスＰｂの、各装置を接続するポート（コネクタ）には、個別にＩＤが付与され、どの装置をバスＰｂに接続するか（バスを介しての装置間の接続）は、メインコントローラ５０が、バス制御６１を介してコントロールする。
【００３９】
プリンタコントローラ３０は、外部（ホストＰＣａ〜ＰＣｃ）からの画像情報である印刷データ及びプリント指示するコマンドを解析し、印刷データを出力画像データとして印刷できる状態にビットマップ展開し、印刷モードをコマンドから解析し動作を決定している。その印刷データ及びコマンドをＬＡＮ及びパラレルＩ／Ｆを通じて受信し動作するために、ＬＡＮコントロール２１とパラレルコントロール２２がある。また、これらならびにプリンタコントーラ３０を介して、機内で保持又は生成する、印刷データ，原稿読取りデータ，これらを出力用に処理した出力画像データ、および、それらを圧縮した圧縮データ、をホストＰＣａ〜ＰＣｃに転送することができる。
【００４０】
原稿スキャナ６２は、原稿の表面に対するランプ照射の反射光をミラー及びレンズにより受光素子に集光する。受光素子（本実施例ではＣＣＤ）は、スキャナ６２内のセンサー・ボード・ユニット（以下単にＳＢＵと称す）にあり、ＣＣＤに於いて電気信号に変換された画像信号は、ＳＢＵ上でデジタル信号すなわち読取った画像デ−タに変換された後、メインコントローラ５０のＩ／Ｏポート（５７：図３）及び共通バスＰｂを介して、ＳＢＵから、画像処理装置（ＩＰＵ）７０に出力される。スキャナ６２に装着された自動原稿供給装置ＡＤＦは、スキャナ６２に対して原稿を給，排する。
【００４１】
メインコントローラ５０がバス制御６１を用いて、プリンタコントローラ３０あるいはスキャナ６２から、共通バスＰｂを介した、各装置７０，９０，１１０への印刷データ，原稿読取りデータあるいはこれらを出力用に処理した出力画像データ、もしくは、それらを圧縮した圧縮データの転送に関するバス接続制御、逆に、各装置７０，９０，１１０から、共通バスＰｂを介した、プリンタコントローラ３０への同上データの転送に関するバス接続制御、および、該各装置７０，９０，１１０間のデータ転送に関するバス接続制御、を行う。
【００４２】
画像データの流れに於いて、メインコントローラ５０の、共通バスＰｂでのバス制御６１により、デジタル複写機の複合機能を実現する。複合機能の１つであるＦＡＸ送信機能は、スキャナ６２の読取り画像データをＩＰＵ７０にて画像処理を実施し、共通バスＰｂを経由してＦＡＸ制御ユニットＦＣＵ１１０へ転送する。各ジョブ、例えばコピー機能，ＦＡＸ送受信機能およびプリンタ出力機能において、スキャナ６２，ＩＰＵ７０，プリンタ９０及びＦＣＵ１１０への共通バスＰｂ使用権の割り振りを、システムコントローラ３１およびメインコントローラ５０が、バス制御６１を介して制御する。
【００４３】
操作部５８には、液晶タッチパネル，テンキー，クリア／ストップキー，スタートキー，モードクリアキー，初期設定キ−およびテスト印刷キー等各種キーがあり、液晶タッチパネル５９には、機能キー６０ならびに部数及び画像形成装置の状態を示すメッセージが表示される。テスト印刷キーは、設定されている印刷部数に関わらずに１部だけを印刷し、印刷結果を確認するためのキーである。また、「複写」機能，「スキャナ」機能，「プリント」機能，「ファクシミリ」機能，「蓄積」機能，「編集」機能およびその他の機能の選択用および実行中を表わす表示がある。初期設定キ−が操作されると、各種初期値を設定するための「初期値設定」機能ならびに「ＩＤ設定」機能，「使用実績の出力」機能および「接続テスト」機能、の選択メニューが表示される。
【００４４】
「コピー」機能は、原稿スキャナ６２で読みとった画像を、プリンタ９０（ＰＴＲ）で転写紙に指定された動作で複写する機能である。
【００４５】
「スキャナ」機能は、操作部５８又はホストＰＣａ〜ＰＣｃからの指示に応じて、原稿スキャナ６２で原稿の画像を読み取ってホストＰＣｃのディスプレイに表示し、もしくは、読みとった画像データを、プリンタコントローラ３０を介してホストＰＣａ〜ＰＣｃに転送する機能である。
【００４６】
「プリント」機能は、ＬＡＮ及びパラレルＩ／Ｆ等で接続されたホストＰＣａ〜ＰＣｃが与えるデ−タを、ホスト又は操作部５８の指示に対応して、プリンタ９０（ＰＴＲ）で画像出力（プリント出力）する機能である。
【００４７】
「ファクシミリ」機能は、原稿の画像をスキャナ６２で読んでＦＣＵ１１０に画像データを転送する機能である。また、ＬＡＮ及びパラレルＩ／Ｆ等で接続されたホストＰＣａ〜ＰＣｃが与えるデ−タを、ホストの指示に対応して、ＦＣＵ１１０に転送する機能も含まれる。
【００４８】
「蓄積」機能は、現行ジョブ実行中（例えば装置が「複写」又は「プリント」機能での画像形成動作中）に、他ジョブの、スキャナ６２で読みとった画像やホストＰＣａ〜ＰＣｃからの画像データを、プリンタコントローラ３０内のメモリに蓄積し、先行ジョブの遂行完了後にプリント出力する機能である。
【００４９】
「編集」機能は、プリンタコントローラ３０の印刷データ，原稿読取りデータ又はこれらを出力用に処理した出力画像データ、をホストＰＣｃのディスプレイに表示して、文章編集および又はイメージ編集をして、必要（入力コマンド）に応じて、出力処理「プリント」または「ファクシミリ」を行う機能である。
【００５０】
「接続テスト」機能は、メインコントローラ５０内の、ＣＰＵ５１（図３）から、半導体メモリ装置であるＳＤＲＡＭ４２のブロックの中のコネクタ４４，４５（図４）までの回路接続と回路要素機能の適（正常）／否（異常）を自動検査する機能である。
【００５１】
図３にはメインコントローラ５０の構成を示す。メインコントローラ５０は、画像データの流れを制御し、システムコントローラ３１はシステム全体を制御し、各リソースの起動を管理する。このデジタル複合機能複写機の機能選択は、Ｉ／Ｏポート５７に接続された操作ボ−ド５８またはホストＰＣａ〜ＰＣｃにて選択入力し、コピー機能，ＦＡＸ機能，プリントアウト機能の選択と処理内容を設定する。Ｉ／Ｏポート５７に、スキャナ６２およびＡＤＦ６３が接続されている。Ｉ／Ｏポート５７は、共通バスＰｂに接続されている。
【００５２】
メインコントローラ５０は、プログラムやデータを格納するＲＯＭ５４，ＲＡＭ５６，フォントデ−タやプログラムを外部から供給するＩＣカ−ド５２，操作部５８（パネル装置５９〜６０）からのモ−ド指示の内容，設定内容，画像出力装置の使用管理用の情報ならびに画像出力装置の使用実績およびその他の、長期間の保存が望まれる設定情報および管理情報を記憶しておく不揮発性記憶装置であるＮＶＲＡＭ５３、および、ＲＯＭ５４およびＩＣカ−ド５２のプログラム，操作部３０からのモ−ド指示およびプリンタコントローラ３０（ホストＰＣａ〜ＰＣｃ）からのコマンドに応じて、コントロ−ラ５０全体およびバス制御６１を制御し、入力装置３０，６２ならびに出力装置７０，９０，１１０、の装置間のバス接続を制御するＣＰＵ５１、ならびに、ＡＳＩＣ（Application Specific IC）４０を含む。
【００５３】
ＡＳＩＣ４０は、ＣＰＵ  Ｉ／Ｆ（インターフェース）機能，バス制御機能およびアクセス信号制御機能等を持ち、ＣＰＵ５１の要求（コマンド）をデコード（解読）して、各デバイスに該コマンドを実行するための制御信号を与える。
【００５４】
図４に、ＣＰＵ５１からＳＤＲＡＭ４２に至る部分を摘出して示す。ＳＤＲＡＭ４２の中のＲＡＭモジュールコネクタ４４および４５に、ＳＤＲＡＭモジュールＭＭ１およびＭＭ２が、それぞれ装着されている。ＡＳＩＣ４０は、送出（書込み）データ及び受信（読出し）データを一時保持（ラッチ）するためのリード／ライトレジスタおよびＣＰＵのコマンドを、あて先制御信号（指示信号）に変換するデコーダデータへのレジスタの割り当てを定めるデータレジスタ及びバッファアンプ等がある。ＡＳＩＣ４０は、ＣＰＵ５１のコマンドをデコードして、それがＳＤＲＡＭ４２を指定するものであると、メモリＩ／Ｆ  ＡＳＩＣ４３に、コマンドの内容（通常モード／接続テストモードのモード切換え，リードアクセス，ライトアクセス，出力ポートレジスタアクセス）を与える。
【００５５】
メモリＩ／Ｆ  ４３もＡＳＩＣであり、ＳＤＲＡＭへの書込みデータ及び読出しデータを一時保持（ラッチ）するためのリード／ライトレジスタ，ＣＰＵのコマンドをメモリアクセス制御信号にデコードするデコーダ，ＳＤＲＡＭをリード／ライトする制御信号を発生するシーケンサ，接続テスト信号を出力するためのシリアルイン／パラレルアウトのシフトレジスタ形式のテスト信号レジスタ，ＳＤＲＡＭモジュールを装着するコネクタ４４，４５に、シーケンサの制御信号と、テスト信号レジスタの接続テスト信号を選択的に出力するマルチプレクサ（切り替えスイッチ）、および、モード切換え信号をラッチして、それに対応してマルチプレクサを切り替えて、通常モードのときにはコネクタ４４，４５にシーケンサの制御信号を与え、接続テストモードのときにはテスト信号レジスタの信号を与える出力信号コントローラ、ならびに、データへのレジスタの割り当てを定めるデータレジスタ及びバッファアンプ等がある。
【００５６】
この実施例では、ＡＳＩＣ４０がＣＰＵ５１のコマンドに対応して、図３に示すＩＣカード５２，ＮＶＲＡＭ５３，プログラムＲＯＭ５４，フォントＲＯＭ５５，ＳＤＲＡＭ４２およびＩ／Ｏポート５７の内、コマンドが指定するものに対するデバイスへのアクセスを制御し、ＳＤＲＡＭ４２内のメモリＩ／Ｆ  ＡＳＩＣ４３が、ＳＤＲＡＭモジュールＭＭ１およびＭＭ２に対するアクセスを制御する。
【００５７】
図４に示すメモリＩ／Ｆ  ＡＳＩＣ４３のブロックに示す、ＲＤ［６３：０］は６４ビット（本）のリード／ライト  データラインであり、ＢＡ，ＲＡ，ＲＡＳ，ＣＡＳ，ＷＥ，ＤＱＭ，ＣＬＫＥ，ＣＳ，ＣＬＫ，ＳＤＡおよびＳＣＬが、メモリ制御線（ライン）である。これらのメモリ制御線（ライン）の中の、ＢＡは２ビットのバンクアドレスライン（メモリアドレス線）、ＲＡは２ビットのカラムアドレスライン（メモリアドレス線）、ＲＡＳ（１ビット），ＣＡＳ（１ビット），ＷＥ（１ビット），ＤＱＭ（８ビット），ＣＳ（２ビット）はそれぞれ制御信号ライン、ＣＬＫは１ビットのクロックパルスライン（ＣＬＫ線）、ＳＤＡはシリアル／パラレル制御（指定信号）ライン（シリアル／パラレル  ドライブ制御線）、ＳＣＬは１ビットのシリアル同期クロックパルスラインである。
【００５８】
それぞれのＲＡＭモジュールコネクタ４４，４５は、図４のごとく、制御に必要な信号であるＲＡ，ＢＡ，ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫを伝送するラインとデータバスＲＤのラインに接続されている。
【００５９】
図５の（ａ）に、ＲＡＭモジュール用コネクタ４４，４５を実装したプリント回路板を組み立て後の、接続テストに用いるループバック検査ボード３４ｔｂのループバック接続を、平面展開して模式的に示し、（ｂ）にはループバック仕様を表形式で示す。検査ボード３４ｔｂは、コネクタ４４，４５にＳＤＲＡＭモジュールＭＭ１，ＭＭ２を装着するときその端子が接触するコネクタ側端子群の中の、アドレスラインＢＡ，ＲＡが接続したものと制御ラインＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫ）が接続した第１組およびデータラインＲＤが接続した第２組のそれぞれに接触する、ボード側第１組および第２組の端子Ｃｃｒと、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続するプリント導体Ｐｃｒを有し、ＳＤＲＡＭモジュールと同様にコネクタ４４，４５に着脱しうる。なお、図５の（ａ）には、例えばアドレスラインＲＡ［１２：０］にコネクタ接続となる１３個のコネクタ側端子と、データラインＲＤ［１２：０］にコネクタ接続となる１３個のコネクタ側端子とを、一本のプリント導体で接続しているかに示しているが、実際には、１３本のプリント導体で各端子間を接続している。２以上を一群として示す他のラインＢＡ，ＣＳおよびＤＱＭに関しても、同様である。
【００６０】
コネクタ４４，４５からＳＤＲＡＭモジュールＭＭ１，ＭＭ２を外し、そしてコネクタ４４，４５の一方に検査ボード３４ｔｂを装着して、例えばアドレスラインＲＡ（１３本）のすべてのラインに、メモリＩ／Ｆ  ＡＳＩＣ４３から信号Ｈを与えると、メモリＩ／Ｆ  ＡＳＩＣ４３からコネクタ４４，４５までの回路接続および検査ボード３４ｔｂの配線が正常であると、ループバック先のデータラインＲＤ［１２：０］のすべてのラインにＨが現われる。断線があるといずれかのラインにはＨが現われない。アドレスラインＲＡ［１２：０］の中の一本たとえばＲＡ［０］のみにＨを与えると、配線が正常であると、ループバック先のデータラインＲＤ［１２：０］の中のＲＡ［０］のみにＨが現われる。Ｈが現われないと断線異常と判定できる。ＲＤ［１２：０］の中の他のラインにもＨが現われると短絡異常と判定できる。その他のアドレス，制御信号ラインと、読出しデータラインの接続の良否も同様に検査できる。
【００６１】
図４に示すメモリアクセスシステムの場合は、ＣＰＵ５１が、ＡＳＩＣ４０，４３を介してＳＤＲＡＭモジュールＭＭ１，ＭＭ２にアクセスするので、コネクタ４４，４５からＳＤＲＡＭモジュールＭＭ１，ＭＭ２を取り外して、コネクタの一方に検査ボード３４ｔｂを装着し、ＣＰＵ５１によって、ＲＡ［１２：０］の全部あるいは一部をＨとするアドレス指定でＣＰＵ５１が、ＳＤＲＡＭをＣＰＵ５１用のレジスタとして用いるレジスタモードのリードアクセスすることにより、ループバック先の信号をリードデータＲＤ［１２：０］，ＲＤ［４４：３２］として読込み、これのＨ信号分布（読取りデータの内容）を送出アドレスＲＡ［１２：０］のＨ信号分布（指定アドレスデータの内容）と比較することによって、ＣＰＵ５１が、上述の接続の良否を判定できる。このような「接続テスト」を行うプログラムが、プログラムＲＯＭ５４に格納されており、ＣＰＵ５１は、このプログラムを実行する「接続テスト」機能を有する。
【００６２】
図６の（ａ）に、この「接続テスト」機能を実現するオペレータの作業を示し、図６の（ｂ）にＣＰＵ５１の「接続テスト」機能を示す。オペレータは、コネクタ４４，４５からＳＤＲＡＭモジュールＭＭ１，ＭＭ２をはずし、そして、コネクタ４４，４５の一方例えば４４に検査ボード３４ｔｂを装着する（ステップＯｐｒ１）。そして、操作部５８の初期設定キ−を操作して、「接続テスト」機能の選択メニューを液晶ディスプレイ５９に表示して、「接続テスト」を指定する（ステップＯｐｒ２）。そしてスタートキーを押す。すなわち実行指示を入力する（Ｏｐｒ３）。
【００６３】
図６の（ｂ）を参照する。「接続テスト」の指定に続いてスタートキーが押されるとＣＰＵ５１は、「接続テスト」プログラムをＲＯＭ５４から読み出して、それに従って、先ず「テスト０」（Ｔ１）を実行する。ここでは、ＣＰＵ５１がＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、接続テストモードへのモード切り替え，出力ポートレジスタアクセスおよび接続テスト信号（テスト０では、テスト信号レジスタのクリア指示）を与える。
【００６４】
メモリＩ／Ｆ  ＡＳＩＣ４３は、その内部の、テスト信号レジスタをクリアし、マルチプレクサを、テスト信号レジスタのパラレル出力を、アドレス及び制御信号ＲＡ，ＢＡ，ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫに代えてコネクタ４４，４５に出力するテスト信号出力に切換える。この状態が接続テストモードであり、このモードに入るとメモリＩ／Ｆ  ＡＳＩＣ４３は、ＣＰＵ５１からのモード切換えアクセス，出力ポートレジスタアクセス及びメモリ読み出しアクセスのみ受け付ける。
【００６５】
メモリＩ／Ｆ  ＡＳＩＣ４３は、上述のようにテスト信号出力に切換えると、この状態を維持しつつ、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。すなわち、コネクタ４４，４５へのアドレスデータ及び制御信号を全てＬにして、このＬが検査ボード３４ｔｂからループバックしてデータラインＲＤ［６３：０］がＬになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０に転送し、ＡＳＩＣ４０がそれをＣＰＵ５１に転送する。
【００６６】
ＣＰＵ５１はこのようにして得たすなわちリードした、ＲＤ［６３：０］のデータの、各ビットの信号レベルを反転して、「テスト０」に割り当てられている全ビットがＨの参照情報ＲＤ０［６３：０］と、対応ビットの論理積によって照合する。各ビットの論理積が全てＨであると、これはＲＤ［６３：０］の全てがＬで、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂまでの回路接続が一応正常であることを意味する。仮に、論理積がＬのビットがあると、ＣＰＵ５１は、そのビットＮＯ．とリーク（短絡）異常を示す情報を液晶ディスプレイ５９に表示する（Ｔ３）。
【００６７】
「テスト０」の結果が正常であるとＣＰＵ５１は、「テスト１」（Ｔ４）を実行する。ここでは、ＣＰＵ５１がＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、出力ポートレジスタアクセスおよび接続テスト信号（テスト１では、テスト信号レジスタの全ビット：Ｈ）を与える。
【００６８】
メモリＩ／Ｆ  ＡＳＩＣ４３は、その内部の、テスト信号レジスタの全ビットにＨをセットし、この状態を維持しつつ、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。すなわち、コネクタ４４，４５へのアドレスデータ及び制御信号を全てＨにして、このＨが検査ボード３４ｔｂからループバックしてデータラインＲＤ［６３：０］がＨになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０に転送し、ＡＳＩＣ４０がそれをＣＰＵ５１に転送する。
【００６９】
ＣＰＵ５１はこのようにして得たＲＤ［６３：０］のデータの、各ビットの信号レベルを「テスト１」に割り当てられている、全ビットがＨの参照情報ＲＤ０［６３：０］と、対応ビットの論理積によって照合する。各ビットの論理積が全てＨであると、これはＲＤ［６３：０］の全てがＨで、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂまでの回路接続が一応正常であることを意味する。仮に、論理積がＬのビットがあると、ＣＰＵ５１は、そのビットＮＯ．と断線異常を示す情報を液晶ディスプレイ５９に表示する（Ｔ６）。
【００７０】
「テスト１」の結果が正常であるとＣＰＵ５１は、「テスト２」（Ｔ７）を実行する。「テスト２」では、ＣＰＵ５１は、ＡＳＩＣ４０を介してメモリＩ／ＦＡＳＩＣ４３に、出力ポートレジスタアクセスおよび接続テスト信号（テスト２では、テスト信号レジスタの第ｉビット＝Ｈ、他はＬ。最初はｉ＝１）を与える。
【００７１】
メモリＩ／Ｆ  ＡＳＩＣ４３は、その内部の、テスト信号レジスタの第ｉビットにＨを、他のビットにはＬをセットし、この状態を維持しつつ、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。すなわち、コネクタ４４，４５へのアドレスデータ及び制御信号の１つｉのみＨにして、このＨが検査ボード３４ｔｂからループバックしたデータラインＲＤ［６３：０］がＨになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０に転送し、ＡＳＩＣ４０がそれをＣＰＵ５１に転送する。
【００７２】
ＣＰＵ５１はこのようにして得たＲＤ［６３：０］のデータの、各ビットの信号レベルを、「テスト２」の第ｉビット（ラインｉ）に割り当てられている、ラインｉがループバックしたデータはＨ、他はＬの参照情報ＲＤｉＨ［６３：０］と、対応ビットの信号レベルが一致するかを照合する。各ビットの信号レベルが全て一致すると、ラインｉに断線もリーク（短絡）もないことを意味する。仮に、不一致のビットがあると、ＣＰＵ５１は、そのビットＮＯ．と、それがラインｉであると断線を、ラインｉではないとリーク（短絡）を示す情報を液晶ディスプレイ５９に表示する（Ｔ９）。ＣＰＵ５１はこのような処理を、ビット（ライン）ｉを、アドレスＲＡ，ＲＢ及びすべての制御信号ＣＳ〜ＣＬＫの各ライン（一本）相当に順番に切換えて実行する。
【００７３】
「テスト２」の結果が正常であるとＣＰＵ５１は、「テスト３」（Ｔ１０）を実行する。「テスト３」では、ＣＰＵ５１は、ＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、出力ポートレジスタアクセスおよび接続テスト信号（テスト３では、テスト信号レジスタの第ｉビット＝Ｌ、他はＨ。最初はｉ＝１）を与える。
【００７４】
メモリＩ／Ｆ  ＡＳＩＣ４３は、その内部の、テスト信号レジスタの第ｉビットにＬを、他のビットにはＨをセットし、この状態を維持しつつ、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。すなわち、コネクタ４４，４５へのアドレスデータ及び制御信号の１つｉのみＬにして、このＬが検査ボード３４ｔｂからループバックしたデータラインＲＤ［６３：０］がＬになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０に転送し、ＡＳＩＣ４０がそれをＣＰＵ５１に転送する。
【００７５】
ＣＰＵ５１はこのようにして得たＲＤ［６３：０］のデータの、各ビットの信号レベルを、「テスト３」の第ｉビット（ラインｉ）に割り当てられている、ラインｉがループバックしたデータはＬ、他はＨの参照情報ＲＤｉＬ［６３：０］と、対応ビットの信号レベルが一致するかを照合する。各ビットの信号レベルが全て一致すると、ラインｉにリーク（短絡）も断線もないことを意味する。仮に、不一致のビットがあると、ＣＰＵ５１は、そのビットＮＯ．と、それがラインｉであるとリーク（短絡）を、ラインｉではないと断線を示す情報を液晶ディスプレイ５９に表示する（Ｔ１２）。ＣＰＵ５１はこのような処理を、ラインｉを、アドレスＲＡ，ＲＢ及びすべての制御信号ＣＳ〜ＣＬＫの各ライン（一本）に順番に切換えて実行する。
【００７６】
この「テスト３」の結果が正常であるとＣＰＵ５１は、テストモードを解除する（Ｔ１５）。すなわち、ＡＳＩＣ４０を介して、メモリＩ／Ｆ  ＡＳＩＣ４３に、通常モードへのモード切換え信号を与える。これに応答してメモリＩ／Ｆ  ＡＳＩＣ４３は、その内部のマルチプレクサを、シーケンサのパラレル出力を、リード／ライト制御信号ＲＡ，ＢＡ，ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫとしてコネクタ４４，４５に出力する、通常出力に切換える。オペレータが、コネクタ４４から検査ボード３４ｔｂをはずしてコネクタ４５に装着して、また対話入力によって「接続テスト」を設定してスタートを入力すると、上述と同様にＣＰＵ５１が、図６の（ｂ）に示す「接続テスト」を実行する。これにより、ＣＰＵ５１からコネクタ４５の検査ボードまでの、各ラインの接続の良否と、各要素の動作の正誤の検査が行われる。
【００７７】
上述のように、「接続テスト」においてＣＰＵ５１は、メモリＩ／Ｆ  ＡＳＩＣ４３に対してテストモードに移行する様、その内部のレジスタを設定する。メモリＩ／Ｆ  ＡＳＩＣ４３は、ＣＰＵ５１からのレジスタ設定にて各制御線の値を出力する出力ポート制御と同等の機能となる。ＣＰＵ５１は各制御線にＨまたはＬを設定する。コネクタに挿入されたループバック検査ボード３４ｔｂにより、各制御線はデータバスＲＤにループバックされている。そこで、ＣＰＵ５１より８バイトの読出しアクセスを行い、メモリＩ／Ｆ  ＡＳＩＣ４３はデータバスをラッチし、ＣＰＵ５１へその値を返す。ＣＰＵ５１は、それが各制御線に設定した値とメモリＩ／Ｆ  ＡＳＩＣ４３が返してきた読み値が合致しているかを判断する。合致していなければエラーを表示し、結線に不良があることを示す。さらに不良個所を特定する情報を出力する。テスト０〜３の中の１つのみでは、結線不良により不定となり偶然合致し正常と判定する可能性があるので、上述のように、複数の態様のテスト０〜３をするのが好ましい。
【００７８】
−第２実施例−
図７の（ａ）に、ＲＡＭモジュール用コネクタ４４，４５を実装したプリント回路板を組み立て後の接続テストに用いる、第２実施例の検査ボード３４ｔｂＶのループバック接続を、平面展開して示し、（ｂ）にはループバック仕様を表形式で示す。検査ボード３４ｔｂＶは、コネクタ４４，４５にＳＤＲＡＭモジュールＭＭ１，ＭＭ２を装着するときその端子が接触するコネクタ側端子群の中の、アドレスラインＢＡ，ＲＡが接続した第１組およびデータラインＲＤが接続した第２組のそれぞれに接触する、ボード側第１組および第２組の端子ＣｃｒＶと、該ボード側第１組の端子とボード側第２組の端子とを電気的に接続するプリント導体ＰｃｒＶを有し、ＳＤＲＡＭモジュールと同様にコネクタ４４，４５に着脱しうる。
【００７９】
この第２実施例の検査ボード３４ｔｂＶは、ＣＰＵ５１の、ＳＤＲＡＭモジュールＭＭ１，ＭＭ２に対するリードアクセスと同じリードアクセスによって、検査信号のループバックをＣＰＵ５１が得ることができるように、アドレスラインＲＡ，ＢＡのみをデータラインＲＤにループバック接続している。制御信号ラインは、検査ボード３４ｔｂＶ上では浮いているので、ＣＰＵ５１は、ＳＤＲＡＭモジュールＭＭ１，ＭＭ２に対するリードアクセスのときと全く同一のリードアクセス信号を、メモリＩ／Ｆ  ＡＳＩＣ４３に与えて、ループバック情報を読出しできる。
【００８０】
この検査ボード３４ｔｂＶは、図１〜４に示す第１実施例の複合機能カラー複写機とハードウエアが同一の図示しない第２実施例の複合機能カラー複写機の、図４に示すメモリシステムと同一のハードウエア構成のメモリシステムに適用するものである。第２実施例のＣＰＵ５１の「接続テスト」機能の概要は、図８の（ｂ）に示すように、第１実施例のものと同様であるが、各テスト０〜３（ＴＶ１，ＴＶ４，ＴＶ７，ＴＶ１０）の内容、およびメモリＩ／Ｆ  ＡＳＩＣ４３の構成および機能が、検査ボード３４ｔｂＶの相違に合わせて、異なっている。オペレータの、接続テストのための作業と入力操作は、図８の（ａ）に示すように、第１実施例の場合と、同一である。
【００８１】
図８の（ｂ）を参照する。「接続テスト」の指定に続いてスタートキーが押されると、第２実施例のＣＰＵ５１は、「接続テスト」プログラムをＲＯＭ５４から読み出して、それに従って、先ず「テスト０」（ＴＶ１）を実行する。これは、ＣＰＵ５１がＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、各ビットがすべてＬのアドレスデータＲＡ，ＢＡと、該アドレスのメモリデータをリード（読出し）するリードコマンドを与えるものである。メモリＩ／Ｆ  ＡＳＩＣ４３は、各ビットがすべてＬのアドレスデータＲＡ，ＢＡの出力を保持して、リードアクセス制御信号ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫを出力して、ＡＳＩＣ４３内のデータバスラッチレジスタにデータラインＲＤのデータをラッチする。すなわち、コネクタ４４，４５へのアドレスデータビットを全てＬにして、このＬが検査ボード３４ｔｂＶからループバックしてデータラインＲＤ［６３：０］がＬになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０を経由してＣＰＵ５１に転送する。
【００８２】
ＣＰＵ５１はこのようにして得たすなわちリードした、ＲＤ［６３：０］のデータの、各ビットの信号レベルを反転して、「テスト０」に割り当てられている全ビットがＨの参照情報ＲＤ０Ｖ［６３：０］と、対応ビットの論理積によって照合する。各ビットの論理積が全てＨであると、これはＲＤ［６３：０］の全てがＬで、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂＶまでの、アドレスライン及びデータラインの回路接続が一応正常であることを意味する。仮に、論理積がＬのビットがあると、ＣＰＵ５１は、そのビットＮＯ．とリーク（短絡）異常を示す情報を液晶ディスプレイ５９に表示する（ＴＶ３）。
【００８３】
「テスト０」の結果が正常であるとＣＰＵ５１は、「テスト１」（ＴＶ４）を実行する。「テスト１」では、ＣＰＵ５１がＡＳＩＣ４０を介してメモリＩ／ＦＡＳＩＣ４３に、各ビットがすべてＨのアドレスデータＲＡ，ＢＡと、該アドレスのメモリデータをリード（読出し）するリードコマンドを与えるものである。メモリＩ／Ｆ  ＡＳＩＣ４３は、各ビットがすべてＨのアドレスデータＲＡ，ＢＡの出力を保持して、リードアクセス制御信号ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫを出力して、ＡＳＩＣ４３内のデータバスラッチレジスタにデータラインＲＤのデータをラッチする。すなわち、コネクタ４４，４５へのアドレスデータビットを全てＨにして、このＨが検査ボード３４ｔｂＶからループバックしてデータラインＲＤ［６３：０］がＨになるに十分な時間後に、データラインＲＤ［６３：０］のデータをリードレジスタにラッチする。そしてラッチデータをＡＳＩＣ４０を経由してＣＰＵ５１に転送する。
【００８４】
ＣＰＵ５１はこのようにして得たすなわちリードした、ＲＤ［６３：０］のデータの、各ビットの信号レベルを、「テスト１」に割り当てられている全ビットがＨの参照情報ＲＤ０Ｖ［６３：０］と、対応ビットの論理積によって照合する。各ビットの論理積が全てＨであると、これはＲＤ［６３：０］の全てがＨで、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂＶまでの、アドレスライン及びデータラインの回路接続が一応正常であることを意味する。仮に、論理積がＬのビットがあると、ＣＰＵ５１は、そのビットＮＯ．と断線異常を示す情報を液晶ディスプレイ５９に表示する（ＴＶ６）。
【００８５】
「テスト１」の結果が正常であるとＣＰＵ５１は、「テスト２」（ＴＶ７）を実行する。「テスト２」では、ＣＰＵ５１は、ＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、アドレスデータＲＡ，ＢＡのデータビットの１つｉのみをＨとし、他はＬとしたアドレスデータおよび該アドレスのメモリデータをリードするリードコマンドを与える。メモリＩ／Ｆ  ＡＳＩＣ４３は、該アドレスデータを保持して、リードアクセス制御信号ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫを出力して、ＡＳＩＣ４３内のデータバスラッチレジスタにデータラインＲＤのデータをラッチする。そしてラッチデータをＡＳＩＣ４０を経由してＣＰＵ５１に転送する。
【００８６】
ＣＰＵ５１はこのようにして得たすなわちリードした、ＲＤ［６３：０］のデータの、各ビットの信号レベルを、「テスト２」に割り当てられているアドレスデータのｉビットならびにそれがループバックしたデータラインがＨの参照情報ＲＤｉＨＶ［６３：０］と、対応ビットの一致判定によって照合する。各対応ビットが一致していると、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂＶまでの、アドレスラインｉ及びそれにループバック接続したデータラインの回路接続が正常であることを意味する。仮に、不一致のビットがあると、ＣＰＵ５１は、そのビットＮＯ．と断線異常を示す情報を液晶ディスプレイ５９に表示する（ＴＶ９）。正常と判定すると、ＣＰＵ５１はこのような処理を、ラインｉを、アドレスＲＡ，ＲＢの各ライン（一本）に順番に切換えて実行する。
【００８７】
「テスト２」の結果が正常であるとＣＰＵ５１は、「テスト３」（ＴＶ１０）を実行する。「テスト３」では、ＣＰＵ５１は、ＡＳＩＣ４０を介してメモリＩ／Ｆ  ＡＳＩＣ４３に、アドレスデータＲＡ，ＢＡのデータビットの１つｉのみをＬとし、他はＨとしたアドレスデータおよび該アドレスのメモリデータをリードするリードコマンドを与える。メモリＩ／Ｆ  ＡＳＩＣ４３は、該アドレスデータを保持して、リードアクセス制御信号ＣＳ，ＤＱＭ，ＲＡＳ，ＣＡＳ，ＷＥ，ＣＬＫＥ，ＳＣＬ，ＳＤＡ，ＣＬＫを出力して、ＡＳＩＣ４３内のデータバスラッチレジスタにデータラインＲＤのデータをラッチする。そしてラッチデータをＡＳＩＣ４０を経由してＣＰＵ５１に転送する。
【００８８】
ＣＰＵ５１はこのようにして得たすなわちリードした、ＲＤ［６３：０］のデータの、各ビットの信号レベルを、「テスト３」に割り当てられているアドレスデータのｉビットならびにそれがループバックしたデータラインがＬの参照情報ＲＤ３ｉＬＶ［６３：０］と、対応ビットの一致判定によって照合する。各対応ビットが一致していると、ＣＰＵ５１からコネクタ４４に装着した検査ボード３４ｔｂＶまでの、アドレスラインｉ及びそれにループバック接続したデータラインの回路接続が正常であることを意味する。仮に、不一致のビットがあると、ＣＰＵ５１は、そのビットＮＯ．と断線異常を示す情報を液晶ディスプレイ５９に表示する（ＴＶ１２）。ＣＰＵ５１はこのような処理を、ラインｉを、アドレスＲＡ，ＲＢの各ライン（一本）に順番に切換えて実行する。
【００８９】
この「テスト３」の結果が正常であるとＣＰＵ５１は、テストモードを解除する（ＴＶ１５）。オペレータが、コネクタ４４から検査ボード３４ｔｂＶをはずしてコネクタ４５に装着して、また対話入力によって「接続テスト」を設定してスタートを入力すると、上述と同様にＣＰＵ５１が、図８の（ｂ）に示す「接続テスト」を実行する。これにより、ＣＰＵ５１からコネクタ４５の検査ボードまでの、各ラインの接続の良否と、各要素の動作の正誤の検査が行われる。
【００９０】
図９に、メモリ読出しアクセスタイミングを示す。ＣＰＵ５１からのメモリ読出しアクセス（リードアクセス）が始まると、メモリＩ／Ｆ  ＡＳＩＣ４３は、Ｒ２でアクティブ(Active)コマンド、Ｒ４でリード（読出し）コマンドを発し、Ｒ７でデータをラッチするが、ＢＡ（バンクアドレス）とＲＡ（カラムアドレス）はそれぞれＲ７まで保持し続ける。
【００９１】
上述の、図８の（ｂ）に示す「接続テスト」ＴpcＶ３１において、ＣＰＵ５１よりコネクタ４４，４５へ８バイトの読出しアクセスを行い、メモリＩ／Ｆ  ＡＳＩＣ４３はデータバスをラッチし、ＣＰＵ５１へその値を返す。なお、図９に示す様にその値はＲ７まで保持されたバンクアドレスＢＡとカラムアドレスＲＡである。ＣＰＵ５１は、アクセスしたバンクアドレスＢＡ及びカラムアドレスＲＡと、読まれた値が合致しているかを判断する。合致していなければエラーを表示し、結線に不良があることを示す。さらに不良個所を特定する情報を出力する。テスト０〜３のいずれか１つのみの接続テストであると、結線不良により不定となり偶然合致する可能性があるので、上述のように、複数のテスト０〜３を実行するのが、好ましい。
【図面の簡単な説明】
【図１】  （ａ）は本発明を一態様で実施する複合機能カラー複写機の外観を示す斜視図、（ｂ）は（ａ）に示すカラープリンタＰＴＲの機構概要を示すブロック図である。
【図２】  図１の（ａ）に示す複写機の電気システムの概要を示すブロック図である。
【図３】  図２に示すメインコントローラ５０の構成を示すブロック図である。
【図４】  図３に示すＳＤＲＡＭ４２の構成を示すブロック図である。
【図５】  （ａ）は図４に示すコネクタ４４，４５に装着する第１実施例で使用する検査ボード３４ｔｂのループバック配線を模式化して示す平面図、（ｂ）は配線仕様表の平面図である。
【図６】  （ａ）は「接続テスト」を行うためのオペレータの作業フローを示すフローチャート、（ｂ）は図４に示す第１実施例のＣＰＵ５１の、「接続テスト」の概要を示すフローチャートである。
【図７】  （ａ）は図４に示すコネクタ４４，４５に装着する第２実施例で使用する検査ボード３４ｔｂＶのループバック配線を模式化して示す平面図、（ｂ）は配線仕様表の平面図である。
【図８】  （ａ）は「接続テスト」を行うためのオペレータの作業フローを示すフローチャート、（ｂ）は第２実施例のＣＰＵ５１の、「接続テスト」の概要を示すフローチャートである。
【図９】  第２実施例のＣＰＵ５１による、コネクタ４４，４５に対するリードアクセスのときに、コネクタ４４，４５に与えるリード制御信号の経時変化を示すタイムチャートである。
【符号の説明】
ＰＣａ〜ＰＣｃ：パソコン  ＰＴＲ：カラープリンタ
ＰＢＸ：構内交換器        １：感光体
２：メインチャージャ      ３：レーザ走査器
４：現像装置              ５：転写チャージャ
６：転写ベルト            ７：レジストローラ
８：転写分離チャージャ    ９：搬送ベルト
１０：定着器              １１：ソータ
１２：クリーニング装置    １３：クリーニングブレード
１４：光センサ            １５：光センサ
Ｐｂ：共通バス            ＭＭ１，ＭＭ２：ＳＤＲＡＭモジュール
Ｃcr，ＣcrＶ：接続端子    Ｐcr，ＰcrＶ：ループバック・プリント導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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