(57)【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置において、トレンチ内に充填されたポリシリコンと、該ポリシリコン上を含み、該ポリシリコン近傍上を被覆したＢＰＳＧ膜とを備え、該ＢＰＳＧ膜が２層で構成され、ポリシリコン側の下層のＰＢＳＧ膜のボロン・リン濃度が８．５ｍｏｌ％以上で、１０．５ｍｏｌ％以下であり、且つ、該下層のＢＰＳＧ膜の上を被覆する上層のＢＰＳＧ膜のボロン・リン濃度が１２ｍｏｌ％以上で、１３ｍｏｌ％以下であることを特徴とする半導体装置。
【請求項２】
前記上層のＢＰＳＧ膜の膜厚が下層のＢＰＳＧ膜の膜厚の１．５倍以上で、２．５倍以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
トレンチゲート構造を有する半導体装置の製造方法において、半導体基板にトレンチを形成し、該トレンチの内面にゲート酸化膜を形成する工程と、前記半導体基板全面にポリシリコンを堆積させた後、該ポリシリコンを除去し、前記トレンチ内にのみ前記ポリシリコンを残す工程と、酸化を行い、前記ポリシリコン上にポリシリコン酸化膜を形成する工程と、前記半導体基板全面にボロン・リン濃度が８．５ｍｏｌ％以上で、１０．５ｍｏｌ％以下である、下層のＢＰＳＧ膜と、ボロン・リン濃度が１２ｍｏｌ％以上で、１３ｍｏｌ％以下である、上層のＢＰＳＧ膜とを形成する２層のＢＰＳＧ膜形成工程と、熱処理後、フォトエッチング工程でコンタクト領域を形成し、前記ポリシリコン酸化膜上とその近傍表面に前記２層のＢＰＳＧ膜を残す工程と、該２層のＢＰＳＧ膜のコーナー丸めを行う工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記上層のＢＰＳＧ膜の膜厚が下層のＢＰＳＧ膜の膜厚の１．５倍以上で、２．５倍以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
ＭＯＳゲート電極をポリシリコンで形成し、このポリシリコンをトレンチ内に埋設したトレンチゲート構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来は、トレンチ内にゲート電極となるポリシリコンを埋め込み、ゲート電極とソース電極との絶縁耐圧を確保するための分離は、均一なボロン・リン濃度（ボロンとリンの濃度を合わせた濃度のこと）から成るＢＰＳＧ膜（ボロンとリンが添加されたガラス膜のこと）を絶縁膜として利用していた。
図６および図７は、従来のトレンチゲート部の製造工程で、図６の工程Ａから図７の工程Ｆは工程順に示した製造工程断面図である。
【０００３】
トレンチ５４（溝）が形成された半導体基板２００の全面にポリシリコンを堆積させた後、エッチングにより表面を被覆しているポリシリコンを除去するエッチバック工程で、トレンチ５４内にのみポリシリコン５６を残す（図６．工程Ａ）。つぎに、ゲート酸化膜５５のエッチングを行った後に、イオン注入でシリコン表面がダメージを受けることを防止するための酸化膜であるスクリーン酸化膜６２ａを形成し、レジストマスクを用いてデバイスを形成するための各種イオン注入工程を行う。ここでは、ｎソース領域５３の形成がそれである（図６．工程Ｂ）。つぎに、ＰＢＳＧ膜を膜厚１．０〜１．２μｍでＣＶＤ法により堆積させ熱処理を行った後、フォトエッチング工程でＢＰＳＧ膜を選択的に除去し、コンタクト領域Ｗを形成し、また、ポリシリコン５６上およびその近傍上にＢＰＳＧ膜５９ａを残す。この際、図示していないが、フォトエッチングのパターンニング工程でトレンチ領域とコンタクト領域Ｗの位置合わせ（アライメント）にずれが生じる場合がある（図６．工程Ｃ）。つぎに、酸素雰囲気中で熱処理を行いＢＰＳＧ膜５９ａを軟化させて（所謂、リフロー処理して）、コーナー丸めを行う。図はリフロー処理後のＢＰＳＧ膜５９を示す。このコーナー丸めは後述する電極形成時のステップカバレッジで必要となる。また、このとき、半導体基板２００の表面でコンタクト領域Ｗの箇所に酸化膜６７が形成される（図７．工程Ｄ）。つぎに、熱処理中にコンタクト領域Ｗの表面に成長した酸化膜６７を除去するために、２．５％ＨＦ液（２．５％のフッ酸水溶液）を用いて１分間の全面ウエットエッチングを行う。この工程によりリフロー処理でコーナー丸めを施されたＢＰＳＧ膜５９も表面から内部に向かってエッチングされる為に、図では明確に示していないが、初期の大きさが大きく後退して小さくなる（図７．工程Ｅ）。つぎに、自然放置により形成された自然酸化膜を除去するために、２．５％ＨＦ液により２０秒間のエッチング処理を行った後、Ａｌ−Ｓｉ膜をスパッタリングにより堆積させてソース電極を形成する。この２０秒間のエッチングで、ＢＰＳＧ膜５９は後退する（図７．工程Ｆ）。尚、図６、図７において、５１はｎ- 層、５２はｐウエル領域である。
【０００４】
この従来のプロセスでは、コンタクト領域Ｗの形成とＢＰＳＧ膜５９ａ形成のパターニングでのアライメントずれと、酸化膜除去時のＢＰＳＧ膜５９の後退により、点線６１で示したようにＢＰＳＧ膜５９が位置ずれを生じる場合がある。
【０００５】
この位置ずれが起こると、極端な場合、工程Ｆに示した円Ａで囲んだ部分に示すように、ポリシリコン５６で形成されたゲート電極上の一部がＢＰＳＧ膜５９で覆われなくなったり、また、ＢＰＳＧ膜５９が非常に薄くなる部分が生じたりする。そうすると、ソース・ゲート間耐圧は、薄いスクリーン酸化膜６２やうすくなったＢＰＳＧ膜５９ではもはや確保することは困難となる。
【０００６】
【発明が解決しようとする課題】
従来の製造工程では、ＢＰＳＧ膜５９のリフロー処理を行った後の酸化膜除去によるＢＰＳＧ膜５９の後退量が大きな問題となる。前記のＡｌ−Ｓｉ膜６０で形成されたソース電極をスパッタリングで形成する際のＢＰＳＧ膜５９のコーナー部のステップカバレッジを良好にするために、ＢＰＳＧ膜５９のリフロー処理を行っている。このリフロー処理によるコーナー丸めの度合いは、ＢＰＳＧ膜５９中のボロンとリンの濃度の和（ボロン＋リン）濃度、つまりボロン・リン濃度が大きい程顕著になる。しかし、この濃度を上げると、ＨＦ処理によるＢＰＳＧ膜のエッチングレートの増加につながり、ＢＰＳＧ膜５９のサイドエッチ量、つまり後退量が大きくなり、そのため、コンタクト領域Ｗの幅（以下、コンタクト幅と略す）がマスク設計に対して大きく広がってしまうという問題がある。
【０００７】
図８は酸化膜除去時のＢＰＳＧ膜の後退量の膜中不純物（ボロン、リン）濃度依存性を示す図である。この図から、現在使用しているボロン・リン濃度である１２．５ｍｏｌ％のＢＰＳＧ膜５９では、酸化膜除去時に１５００Å後退し、コンタクト領域Ｗの幅にして、３０００Å程度広がることになる。さらに、コンタクト領域Ｗを形成する場合、フォトエッチング工程でパターンずれにより、トレンチとコンタクト領域Ｗとの間でずれが生じる。これらのＢＰＳＧ膜５９の後退量と、フォトエッチング工程のアライメントずれの両方を考慮すると、ソース・ゲート間の耐圧不良やソース・ゲート間の短絡を防ぐために、デバイス設計時に大きなマージンをとる必要があり、またデザインルールの縮小には大きな障害となっていた。
【０００８】
この発明の目的は、前記の課題を解決して、ソース・ゲート間分離の信頼性を向上し、デザインルールの縮小ができる半導体装置とその製造方法を提供することにある。
【００１０】
前記の目的を達成するために、トレンチゲート構造を有する半導体装置において、トレンチ内をポリシリコンで充填し、該ポリシリコン上を含み、該ポリシリコン近傍上をＢＰＳＧ（ボロン・リン添加ガラス）膜で被覆し、該ＢＰＳＧ膜が２層で構成され、ポリシリコン側の下層のＢＰＳＧ膜のボロン・リン濃度が８．５ｍｏｌ％以上で、１０．５ｍｏｌ％以下であり、且つ、該下層のＢＰＳＧ膜の上を被覆する上層のＢＰＳＧ膜のボロン・リン濃度が１２ｍｏｌ％以上で、１３ｍｏｌ％以下である構成とする。
【００１１】
トレンチゲート構造を有する半導体装置の製造方法において、半導体基板にトレンチを形成し、該トレンチの内面にゲート酸化膜を形成する工程と、前記半導体基板全面にポリシリコンを堆積させた後、該ポリシリコンを除去し、前記トレンチ内にのみ前記ポリシリコンを残す工程と、酸化を行い、前記ポリシリコン上にポリシリコン酸化膜を形成する工程と、前記半導体基板全面にボロン・リン濃度が８．５ｍｏｌ％以上で、１０．５ｍｏｌ％以下である、下層のＢＰＳＧ膜と、ボロン・リン濃度が１２ｍｏｌ％以上で、１３ｍｏｌ％以下である、上層のＢＰＳＧ膜とを形成する２層のＢＰＳＧ膜形成工程と、熱処理後、フォトエッチング工程でコンタクト領域を形成し、前記ポリシリコン酸化膜上とその近傍表面に前記２層のＢＰＳＧ膜を残す工程と、該２層のＢＰＳＧ膜のコーナー丸めを行う工程とを含む製造工程とする。
【００１２】
前記上層のＢＰＳＧ膜の膜厚が下層のＢＰＳＧ膜の膜厚の１．５倍以上で、２．５倍以下であるとよい。
【００１３】
このように、ポリシリコン表面を厚く酸化することにより、ＢＰＳＧ膜がアライメントずれにより、トレンチ全体を覆うことができなかった場合、或いはリフロー後の酸化膜除去により、ＢＰＳＧ膜が大きく後退して部分的に膜厚が絶縁膜として十分な厚さが無い領域ができた場合の絶縁膜としての機能するため、ゲート・ソース分離の信頼性向上につながる。
【００１４】
また、ＢＰＳＧ膜を２層にすることにより、上層のボロン・リン濃度の高い層がリフロー形状を良好に保ちつつ、下層のボロン・リン濃度の低い層はＨＦ処理時のエッチングレートが小さいために、酸化膜除去時のコンタクトの広がりを抑えることができる。
【００１５】
【発明の実施の形態】
図１はこの発明の第１実施例のトレンチゲート部の要部断面図である。ｐウエル領域２を形成した半導体基板１００にトレンチ４（溝）を形成し、このトレンチ４内にポリシリコン６をゲート酸化膜５を介して埋設し、ゲート電極を形成する。トレンチ４以外の領域に選択的にイオン注入してｎソース領域３を形成する。ポリシリコン６上に５００Åから１０００Åのポリシリコン酸化膜７を形成し、その表面にリフロー処理した従来のＢＰＳＧ膜９を被覆する。これらの表面をＡｌ−Ｓｉ膜１０で被覆してソース電極を形成する。８はポリシリコン酸化膜５を形成時に形成された酸化膜であり、１はｎ- 領域である。
【００１６】
ポリシリコン酸化膜７の膜厚が５００Åより薄いとソース・ゲート間耐圧が急激に低下する。また膜厚が１０００Åあれば、ソース・ゲート間耐圧の確保するのに十分であり、それ以上厚くしても効果は変わらない。
【００１７】
この実施例では、ＢＰＳＧ膜９がアライメントずれや酸化膜除去のＨＦ液によるエッチングで後退量が大きくなり、ポリシリコン６上を部分的に被覆しない、点線で示した位置ずれしたＢＰＳＧ膜１１となっても、ポリシリコン酸化膜７により、ポリシリコン６で形成されたゲート電極とＡｌ−Ｓｉ膜１０で形成されたソース電極は、電気的に絶縁され、ソース・ゲート間耐圧を確保できる。
【００１８】
図２はこの発明の第２実施例のトレンチゲート部の要部断面図である。ｐウエル領域２を形成した半導体基板１００にトレンチ４を形成し、このトレンチ４内にポリシリコン６をゲート酸化膜５を介して埋設しゲート電極を形成する。イオン注入によりｎソース領域３を形成し、トレンチ領域４とその周辺領域のスクリーン酸化膜１２を介して、２層のＢＰＳＧ膜１３、１４をリフロー処理により、コーナーが丸められた状態で形成する。この２層のＢＰＳＧ膜１３、１４は、下層のＢＰＳＧ膜１３と上層のＢＰＳＧ膜１４で構成される。上層のＢＰＳＧ膜はボロン・リン濃度が８．５ｍｏｌ％〜１０．５ｍｏｌ％、膜厚が０．３μｍ〜０．４５μｍであり、上層のＢＰＳＧ膜１４はボロン・リン濃度が１２ｍｏｌ％〜１３ｍｏｌ％、膜厚が０．５５μｍ〜０．７μｍである。このＢＰＳＧ膜１３、１４上と半導体基板１００の表面をＡｌ−Ｓｉ膜１０で被覆してソース電極を形成する。
【００１９】
このように、下層のＢＰＳＧ膜１３のボロン・リン濃度を８．５ｍｏｌ％〜１０．５ｍｏｌ％、膜厚を０．３μｍ〜０．４５μｍにすると、酸化膜除去のＨＦ液でのエッチングでの後退量が小さく、デザインルールを小さくしても、ＢＰＳＧ膜が、トレンチ４内のポリシリコンを確実に被覆できる。また、リフロー処理でＢＰＳＧ膜のコーナー丸みが確実に起こるためにステップカバレッジが良好となる。この下層のＢＰＳＧ膜１３のボロン・リン濃度を前記の８．５ｍｏｌ％より小さくすると、コーナー丸みが起こりにくくなりステップカバレッジ不良が発生する。また膜厚が０．３μｍより小さいと、酸化膜除去のＨＦ液のエッチングでの後退量が大きく、下層のＢＰＳＧ膜が、トレンチ内のポリシリコンを部分的に被覆できない場合も生ずる。
【００２０】
一方、下層のＢＰＳＧ膜１３のボロン・リン濃度を１０．５ｍｏｌ％より大きくすると、後退量が大きくなりトレンチ内のポリシリコン６を部分的に被覆できなくなる。また下層のＢＰＳＧ膜１３の膜厚が０．４５μｍより大きくすると、ステップカバレッジの関係で上層のＢＰＳＧ膜１４の膜厚を薄くする必要があり、そうすると、上層のＢＰＳＧ膜１４の後退量が大きくなり、極端な場合、上層のＢＰＳＧ膜が除去されてしまい、２層にする意味がなくなると共に、ステップカバレッジが不良となる。
【００２１】
これまでは、下層のＢＰＳＧ膜１３について説明したが、上層のＢＰＳＧ膜１４についてつぎに説明する。上層のＢＰＳＧ膜１４のボロン・リン濃度を１２ｍｏｌ％〜１３ｍｏｌ％、膜厚を０．５５μｍ〜０．７μｍにすると、リフロー処理で確実にコーナー丸みを実現できて、ステップカバレッジが良好となる。また、酸化膜除去のＨＦ液でのエッチングでの後退量が、下層のＢＰＳＧ膜１３よりは大きくなるが、上層のＢＰＳＧ膜１４が完全に除去されることはなく、確実に残留する条件である。
【００２２】
この上層のＢＰＳＧ膜１４のボロン・リン濃度が１２ｍｏｌ％より小さいとコーナー丸みが不十分となり、１３ｍｏｌ％より大きい場合や、膜厚が０．５５μｍより小さい場合には、酸化膜除去のＨＦ液でのエッチングでの後退量が大きく、極端な場合は上層のＢＰＳＧ膜１４は除去されてしまう。また膜厚を０．７μｍより大きくても、コーナー丸みと後退量に関する効果は変わらないので実用上大きくする必要はない。
【００２３】
このように、下層のＢＰＳＧ膜１３を設けることによって、後退量を小さくできて、コンタクト領域Ｌの拡大を設計値に対して、従来の０．３μｍから０．１μｍ程度に抑えることができる。このことによって、デザインルールの縮小化を実現できる。尚、点線１５はエッチング前の２層のＢＰＳＧ膜の状態である。
【００２４】
図３はこの発明の第３実施例のトレンチゲート部の要部断面図である。ｐウエル領域２を形成した半導体基板１００にトレンチ４を形成し、このトレンチ４内にポリシリコン６をゲート酸化膜５を介して埋設しゲート電極を形成する。トレンチ４以外の領域に選択的にイオン注入してｎソース領域３を形成する。ポリシリコン６上に５００Åから１０００Åのポリシリコン酸化膜７を形成し、トレンチ領域とその周辺領域に２層のＢＰＳＧ膜１３、１４を、リフロー処理により、選択的にコーナーが丸められた状態で形成する。この２層のＢＰＳＧ膜１３、１４は、図２と同様に下層のＢＰＳＧ膜１３と上層のＢＰＳＧ膜１４で構成されている。図２と同様に、下層のＢＰＳＧ膜１３はボロン・リン濃度を８．５ｍｏｌ％〜１０．５ｍｏｌ％、膜厚を０．３μｍ〜０．４５μｍとし、上層のＢＰＳＧ膜１４はボロン・リン濃度を１２ｍｏｌ％〜１３ｍｏｌ％、膜厚を０．５５μｍ〜０．７μｍとする。このＢＰＳＧ膜１３、１４上と半導体基板１００の表面をＡｌ−Ｓｉ膜１０で被覆してソース電極を形成する。
【００２５】
このように、ポリシリコン６上に５００Åから１０００Åのポリシリコン酸化膜膜７を形成し、さらに、ＢＰＳＧ膜を２層のＢＰＳＧ膜１３、１４にすることで、リフロー処理でＢＰＳＧ膜１３、１４のコーナー丸めを確実行い、ステップカバレッジを良好にし、また酸化膜除去のＨＦ液のエッチングでの後退量を小さくして、アライメントずれがあった場合でも、ポリシリコン上をポリシリコン酸化膜７と２層のＢＰＳＧ膜１３、１４で確実に被覆できて、ソース・ゲート間耐圧を確実に確保することができて、ソース・ゲート間の耐圧劣化や、短絡を防止できる。
【００２６】
図４および図５は、この発明の第４実施例で、図４の工程Ａから図５の工程Ｆは工程順に示した製造工程断面図である。この製造工程断面図はトレンチゲート部を形成するための工程断面図である。
【００２７】
全面にポリシリコンを堆積させた後、エッチバックを行いトレンチ４内にのみポリシリコン６を残す。つぎに、ゲート酸化膜５のエッチングを行った後に、４００Å程度の図示されていないスクリーン酸化膜を形成し、レジストマスクを用いて各種イオン注入を行う。この工程までは従来工程と同じである。つぎに、更に酸化を行い、ポリシリコン６上に厚さ５００Å〜１０００Åのポリシリコン酸化膜７を形成する。このとき、半導体基板１００の表面に酸化膜８ａが形成される（図４．工程Ａ）。つぎに、ＢＰＳＧ膜をＣＶＤ法により成膜する際、ボロン・リン濃度が８．５ｍｏｌ％〜１０．５ｍｏｌ％、膜厚が０．３μｍ〜０．４５μｍの下層のＢＰＳＧ膜１３ａ、ボロン・リン濃度が１２ｍｏｌ％〜１３ｍｏｌ％、膜厚が０．５５μｍ〜０．７μｍの上層のＢＰＳＧ膜１４を形成し、ＢＰＳＧ膜をの２層のＢＰＳＧ膜１３、１４とする（図４．工程Ｂ）。この際、膜厚に関しては、下層のＢＰＳＧ膜１３ａはリフローによる丸めが効果が小さいため、２層のＢＰＳＧ膜１３、１４のそれぞれの膜厚は、２層のＢＰＳＧ膜１３、１４が後工程のＡｌ−Ｓｉ膜を形成する際に、良好にステップカバレッジが行われるように、下層のＢＰＳＧ膜１３と上層のＢＰＳＧ膜１４の膜厚の比率を決定する必要がある。その比率は下層のＢＰＳＧ膜１３の膜厚に対して、上層のＢＰＳＧ膜１４の膜厚を１．５倍から２．５倍とするとよい。また、ボロン・リン濃度に関しては、前記のように、下層のＢＰＳＧ膜１３についてはコーナーの丸めが起こりはじめる付近の値で、上層のＢＰＳＧ膜１４については完全にコーナーの丸めが起こる下限に近い値ある。
【００２８】
つぎに、熱処理を行った後、フォトエッチング工程でコンタクト領域Ｌを形成し、ポリシリコン酸化膜７上とその近傍表面に２層のＢＰＳＧ膜１３ｂ、１４ｂを残す（図４．工程Ｃ）。つぎに、酸素雰囲気中でＢＰＳＧ膜のガラス転移温度により十分高い温度で熱処理を行い、２層のＢＰＳＧ膜１３ｃ、１４ｃをリフローさせコーナー丸めを行う。このとき、リフロー処理の熱でコンタクト領域Ｌの表面に酸化膜１６が形成される（図５．工程Ｄ）。つぎに、その熱処理中にコンタクト領域Ｌの表面に成長した酸化膜１６を除去するため、２．５％ＨＦ液を用いて全面ウエットエッチングを行う。このウエットエッチングで下層のＢＰＳＧ膜１３は僅かな量、上層のＢＰＳＧ膜１４はかなりの量がエッチングにより後退する（図５．工程Ｅ）。つぎに、前処理を２．５％ＨＦ液により行い、自然酸化膜除去を行う。このときも多少２層のＢＰＳＧ膜１３、１４はエッチングされる。その後、Ａｌ−Ｓｉ膜１０をスパッタリングにより、堆積させて、ソース電極を形成する（図５．工程Ｆ）。２層のＢＰＳＧ膜１３、１４はリフロー処理で、コーナー丸めされているので、ステップカバレッジは良好である。また、下層のＢＰＳＧ膜のボロン・リン濃度が低いために、酸化膜除去のＨＦ液でのエッチングでの後退量は小さく、図８のデータから、コンタクト領域Ｌの広がりは０．１μｍ以下に抑えることができる。
【００２９】
【発明の効果】
この発明により、フォトエッチング工程の際にアライメントずれによりポリシリコン表面をＢＰＳＧ膜で完全に被覆できなかった場合にも、ソース・ゲート短絡、耐圧不良を抑えることができる。また、ＢＰＳＧ膜のリフロー後の酸化膜除去によるコンタクトの広がりを抑えることができるために、ソース・ゲート間分離の信頼性向上、デザインルールの縮小が可能となる。
【図面の簡単な説明】
【図１】この発明の第１実施例のトレンチゲート部の要部断面図
【図２】この発明の第２実施例のトレンチゲート部の要部断面図
【図３】この発明の第３実施例のトレンチゲート部の要部断面図
【図４】この発明の第４実施例で、工程Ａから工程Ｃは工程順に示した製造工程断面図
【図５】この発明の第４実施例の続きで、工程Ｄから工程Ｆは、図４の工程Ｃに続く、工程順に示した製造工程断面図
【図６】従来の製造工程で、工程Ａから工程Ｃは工程順に示した製造工程断面図
【図７】従来の製造工程の続きで、工程Ｄから工程Ｆは、図６の工程Ｃに続く、工程順に示した製造工程断面図
【図８】酸化膜除去時のＢＰＳＧ膜の後退量の膜中不純物（ボロン、リン）濃度依存性を示す図
【符号の説明】
１    ｎ- 層
２    ｐウエル領域
３    ｎソース領域
４    トレンチ（溝）
５    ゲート酸化膜
６    ポリシリコン
７    ポリシリコン酸化膜
８    酸化膜
８ａ  酸化膜
９    ＢＰＳＧ膜
１０    Ａｌ−Ｓｉ膜
１１    位置ずれしたＢＰＳＧ膜
１２    スクリーン酸化膜
１３    下層のＢＰＳＧ膜
１３ａ  下層のＢＰＳＧ膜
１３ｂ  下層のＢＰＳＧ膜
１３ｃ  下層のＢＰＳＧ膜
１４    上層のＢＰＳＧ膜
１４ａ  上層のＢＰＳＧ膜
１４ｂ  上層のＢＰＳＧ膜
１４ｃ  上層のＢＰＳＧ膜
１５    エッチング前の２層のＰＢＳＧ膜
Ｌ    コンタクト領域
【図１】
0004026270.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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