(57)【特許請求の範囲】
【請求項１】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
シリサイド化されない前記コバルト膜を除去する工程とを含み、
前記シリサイドを生成する工程は、前記シリサイドの表面に酸化コバルト層が形成された状態で実行され、前記シリサイドが前記酸化コバルト層まで形成されないことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記コバルト膜は、シリサイドの生成反応に消費される膜厚に比して５nm以上厚く成膜されることを特徴とする半導体装置の製造方法。
【請求項３】
前記コバルト膜とシリコンとの反応は、前記コバルト膜の、少なくとも表面から５nmの領域が未反応領域として残るように制御されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記シリサイドを生成する工程は、前記シリコン基板に熱処理を施す工程を含み、
前記コバルト膜とシリコンとの反応は、前記熱処理の温度と時間とにより制御されることを特徴とする請求項１乃至３の何れか１項記載の半導体装置の製造方法。
【請求項５】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜が成膜された後に、前記シリコン基板に３００℃以上、かつ、３５０℃以下で予備加熱を施す工程と、
前記予備加熱の後に、前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記予備加熱が終了した後、前記シリコン基板が非酸化雰囲気中に維持されることを特徴とする半導体装置の製造方法。
【請求項６】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
シリサイド化されない前記コバルト膜を除去する工程とを含み、
前記シリサイドを生成する工程は、前記シリサイドの表面に酸化コバルト層が形成された状態で実行され、
前記コバルト膜を除去する工程で、前記シリサイド表面の前記酸化コバルト層が除去されることを特徴とする半導体装置の製造方法。
【請求項７】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
前記シリサイドが生成された後、前記シリコン基板が酸化雰囲気中にさらされる前に、前記シリサイドを４００℃未満に冷却する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜の表面に形成される酸化層を除去する工程と、
前記酸化層が除去された後に、前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記酸化層の除去が終了した後、前記シリコン基板が非酸化雰囲気中に維持されることを特徴とする半導体装置の製造方法。
【請求項９】
シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
第１の熱処理を施すことにより前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
前記第１の熱処理の後、前記シリコン基板に第２の熱処理を施す工程と、
前記第１の熱処理の後、前記シリコン基板が酸化雰囲気中にさらされる前、および、前記第２の熱処理の後、前記シリコン基板が酸化雰囲気中にさらされる前に、前記シリサイドを４００℃未満に冷却する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、低抵抗シリサイドを備える半導体装置の製造に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
金属とシリコンとの化合物である金属シリサイド膜は、半導体装置の高耐熱配線材料として盛んに用いられている。シリサイド膜を形成する方法としては、(1)合金ターゲットを用いたスパッタ法、或いは、CVD法等を用いて直接シリサイド膜を形成する方法と、(2)シリコン基板もしくは基板上に形成されたシリコン膜上に金属膜を成膜したのち、熱処理を加えてシリサイド膜を形成する方法とが知られている。
【０００３】
後者(2)の方法は、基板上のシリコンが露出している部分にのみ自己整合的(セルフアライン)にシリサイド膜を形成できるという特徴を有している。この特徴を利用した例としてサリサイドプロセスが知られている。サリサイドプロセスは、ソース・ドレインを形成するシリコン基板の活性領域の表面、および、ゲート電極の表面を、同時に自己整合的にシリサイド化する技術であり、半導体デバイスの微細化・高集積化が進む中、特に活性領域の抵抗がデバイス性能を左右するロジックデバイスにおいては重要な技術となってきている。サリサイドプロセスにおいて、シリサイドの基材としては、チタン(Ti)、コバルト(Co)、および、ニッケル(Ni)等の金属材料が一般に用いられる。これらの金属材料のなかでも、Coは、細線部での抵抗上昇を起こし難く、耐熱性に優れる点から、特に有力な材料である。
【０００４】
図１９は、シリコン基板上にCoシリサイドを成膜する従来の方法（第１の従来方法）を説明するための図を示す。
第１の従来方法では、先ず、シリコン基板１０上の全面に、例えばスパッタ法によりCo膜１２が形成される（図１９（Ａ））。成膜されたCo膜１２の表面には、Co膜１２が大気に触れることにより、酸化コバルト(CoOx)層１４が形成される。
【０００５】
次に、シリコン基板１０に対して、第１の熱処理(1stランプアニール処理)が施される。上記の熱処理によりCo膜１２と、その膜と接しているシリコンとが反応して、コバルトシリサイド(CoSix)１６が形成される（図１９（Ｂ））。従来の方法では、この際、シリコン上に成膜されたCoの層の全てが、すなわち、Co膜１２およびCoＯｘ層１４の全てが反応に消費される。従って、第１の従来方法で形成されるCoSix１６には酸素が含まれる。
【０００６】
次に、シリコン基板１０に対して、第２の熱処理(2ndランプアニール)が施される。第２の熱処理は、CoSix１６を、より抵抗値の低いダイシリサイドCoSi2１８に変化させるために実行される。上記の熱処理が実行されると、シリコン基板１０の表面に、低抵抗のコバルトシリサイド（CoSi2）が形成される（図１９（Ｃ））。
【０００７】
上述の如く、第１の従来方法によれば、第１の熱処理によりCoSix１６が形成される際に、その内部に酸素が混入する。従って、第１の従来方法によれば、第２の熱処理により生成されるダイシリサイドCoSi2１８の中にも酸素が混入する。ダイシリサイドCoSi2１８に酸素が混入すると、ダイシリサイドCoSi2１８のモフォロジが悪化し、シリコンとの境界部においてダイシリサイドCoSi2１８の表面に荒れが生ずる。
【０００８】
ダイシリサイドCoSi2１８は、ＭＯＳトランジスタのソース・ドレインの表面に形成されることがある。ＭＯＳトランジスタのソース・ドレインの表面にモフォロジの悪いダイシリサイドCoSi2１８が形成されると、ダイシリサイドCoSi2１８の下面からソース・ドレインの底面までの距離が局所的に短くなり、接合リーク電流が生じ易い状況が形成される。この点、第１の従来方法は、ＭＯＳトランジスタのリーク電流を増大させ易いという問題を有するものであった。
【０００９】
また、第１の従来方法によれば、第１の熱処理によりシリコン基板１０が加熱されることにより、および、第２の熱処理によりシリコン基板１０が加熱されることにより、CoSix１６或いはCoSi2１８の酸化が進行することがある。酸化したダイシリサイドCoSi2１８は高い比抵抗を示す。このため、従来の製造方法は、ダイシリサイドCoSi2１８の抵抗値を増大させ易いという問題を有していた。
【００１０】
上述した問題を解決するためには、コバルトサリサイドプロセスの適用の際に、CoSi2１８への酸素の混入を防ぐと共に、CoSi2１８の酸化を防止することが重要である。上記の問題に関する対策としては、Co膜の上にキャップレイヤと呼ばれる金属または金属窒化物(例えば窒化チタン膜(TiN))を形成してCo膜の酸化を防止するという方法が知られている。
【００１１】
図２０は、キャップレイヤを用いてコバルトシリサイドを製造する従来の方法（第２の従来方法）を説明するための図を示す。
第２の従来方法では、先ず、シリコン基板１０の上部に、Co膜１２とキャップレイヤ２０(例えばTiN膜)とが連続的に成膜される（図２０（Ａ））。これら２つの膜が成膜される間、シリコン基板１０は大気に触れないように維持される。上記の処理によれば、Co膜１２の表面に酸化コバルト層CoOｘが形成されるのを防止することができる。
【００１２】
次に、シリコン基板１０に対して第１の熱処理(1stランプアニール処理)が施される。上記の熱処理によりCo膜１２と、その膜と接しているシリコンとが反応して、コバルトシリサイド(CoSix)１６が形成される（図２０（Ｂ））。第２の従来方法によれば、Co膜１２の表面にCoOxの層が存在しないため、酸素を混入させることなくCoSix１６を形成することができる。このため、第２の従来方法により形成されるCoSix１６は良好なモフォロジを示す。また、第１の熱処理が、Co膜１２の表面がキャップレイヤ２０で覆われた状態で実行されるため、その熱処理の過程、および、その熱処理の後にCoSix１６の表面が酸化することもない。
【００１３】
次に、キャップレイヤ２０を選択的に除去することのできるエッチングにより、キャップレイヤ２０がシリコン基板１０の表面から除去される（図２０（Ｃ））。
次いで、第２の熱処理により、CoSix１６がダイシリサイドCoSi2に変換される（図２０（Ｄ））。
【００１４】
【発明が解決しようとする課題】
上述した第１の従来方法において、CoSi2１８の酸化が促進される過程としては、以下に示す工程が考えられる。
(1)Co膜１２が形成された後、第１の熱処理が実行されるまでの間、
(2)第１の熱処理の実行中、および、その熱処理の終了後、および、
(3)第２の熱処理の実行中、および、その熱処理の終了後。
【００１５】
上述した第２の従来方法によれば、上記(1)および(2)の過程でコバルトシリサイドに酸素が混入するのを防止することができる。しかし、第２の従来方法において、第２の熱処理はCoSix膜１６が露出した状態で実行される。このため、第２の従来方法によっても、上記(3)の過程でCoSi2１８が酸化するのを防止することはできない。更に、第２の従来方法は、キャップレイヤ２０の成膜に伴うコストを要するという問題点も有している。
【００１６】
本発明は、上記のような課題を解決するためになされたもので、抵抗値の低いシリサイドを低コストで形成することのできる半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
シリサイド化されない前記コバルト膜を除去する工程とを含み、
前記シリサイドを生成する工程は、前記シリサイドの表面に酸化コバルト層が形成された状態で実行され、前記シリサイドが前記酸化コバルト層まで形成されないことを特徴とするものである。
【００１８】
本発明の請求項２に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記コバルト膜は、シリサイドの生成反応に消費される膜厚に比して５nm以上厚く成膜されることを特徴とするものである。
【００１９】
本発明の請求項３に係る半導体装置の製造方法は、前記コバルト膜とシリコンとの反応は、前記コバルト膜の、少なくとも表面から５nmの領域が未反応領域として残るように制御されることを特徴とするものである。
【００２０】
本発明の請求項４に係る半導体装置の製造方法は、前記シリサイドを生成する工程は、前記シリコン基板に熱処理を施す工程を含み、
前記コバルト膜とシリコンとの反応は、前記熱処理の温度と時間とにより制御されることを特徴とするものである。
【００２１】
本発明の請求項５に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜が成膜された後に、前記シリコン基板に３００℃以上、かつ、３５０℃以下で予備加熱を施す工程と、
前記予備加熱の後に、前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記予備加熱が終了した後、前記シリコン基板が非酸化雰囲気中に維持されることを特徴とするものである。
【００２２】
本発明の請求項６に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
シリサイド化されない前記コバルト膜を除去する工程とを含み、
前記シリサイドを生成する工程は、前記シリサイドの表面に酸化コバルト層が形成された状態で実行され、
前記コバルト膜を除去する工程で、前記シリサイド表面の前記酸化コバルト層が除去されることを特徴とするものである。
【００２３】
本発明の請求項７に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
前記シリサイドが生成された後、前記シリコン基板が酸化雰囲気中にさらされる前に、前記シリサイドを４００℃未満に冷却する工程と、
を備えることを特徴とするものである。
【００２４】
本発明の請求項８に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
前記コバルト膜の表面に形成される酸化層を除去する工程と、
前記酸化層が除去された後に、前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程とを含み、
前記酸化層の除去が終了した後、前記シリコン基板が非酸化雰囲気中に維持されるものである。
【００２５】
本発明の請求項９に係る半導体装置の製造方法は、シリコン基板またはシリコン基板上に形成されたシリコン膜の上にシリサイドを備える半導体装置を製造する方法であって、
前記シリコン基板または前記シリコン膜の上にコバルト膜を成膜する工程と、
第１の熱処理を施すことにより前記コバルト膜とシリコンとを反応させてシリサイドを生成する工程と、
前記第１の熱処理の後、前記シリコン基板に第２の熱処理を施す工程と、
前記第１の熱処理の後、前記シリコン基板が酸化雰囲気中にさらされる前、および、前記第２の熱処理の後、前記シリコン基板が酸化雰囲気中にさらされる前に、前記シリサイドを４００℃未満に冷却する工程と、
を備えることを特徴とするものである。
【００２８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
実施の形態１．
実施の形態１の製造方法は、従来の製造方法（第２の従来方法）が有する「製造コスト」に関する問題点を解決するものである。
図１は、本発明の実施の形態１の製造方法により製造される半導体装置２２の断面図を示す。図１に示す如く、半導体装置２２は、シリコン基板２４の上に、ゲート絶縁膜２６を介してゲート電極２７を備えている。ゲート電極２７は、多結晶シリコン２８の上にコバルトシリサイド３０を重ねて形成することにより構成されている。
【００２９】
ゲート電極２７の両側にはサイドウォール３２が設けられている。シリコン基板２４には、サイドウォール３２の下部領域を挟む位置に、ソース・ドレイン領域となる不純物拡散層３４が形成されている。不純物拡散層３４の表面には、コバルトシリサイド３６が形成されている。本実施形態において、上述したコバルトシリサイド３０および３６は、共に、後述する製造方法により、ゲート電極２７の表面または不純物拡散層３４の表面に自己整合的に形成される。
【００３０】
シリコン基板２４上の各素子形成領域は素子分離絶縁膜３８により分離されている。また、シリコン基板２４上に形成された素子の表面は層間絶縁膜４０により覆われている。層間絶縁膜４０には、ゲート電極２７の上部、および、不純物拡散層３４の上部に、コンタクトホール４２が形成されている。コンタクトホール４２の底面には、ゲート電極２７または不純物拡散層３４とコンタクトをとるための金属シリサイド層４４が形成されている。また、コンタクトホール４２の内部には、バリアメタル４６を介してアルミニウムなどの金属配線４８が形成されている。
【００３１】
次に、図２乃至図１２を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の製造方法では、先ず、シリコン基板２４に素子分離絶縁膜３８が形成される。シリコン基板２４の表面は、素子分離絶縁膜３８により、それぞれの素子形成領域に分離される（図２（Ａ））。
【００３２】
次に、シリコン基板２４の全面に、ゲート絶縁膜２６が成膜される（図２（Ｂ））。
続いて、シリコン基板２４の全面に多結晶シリコン膜２８が堆積され（図２（Ｃ））、更に、その多結晶シリコン膜２８がゲート電極２７の形にパターニングされる（図２（Ｄ））。
次に、多結晶シリコン膜２８の両側にサイドウォール３２が形成される(図２（Ｅ）)。
【００３３】
上記の処理が終了すると、次に、シリコン基板２４の、サイドウォール３２の外側の部分に、すなわち、ソース・ドレイン領域となる部分に、不純物拡散層３４が形成される。不純物拡散領域３４は、シリコン基板２４にイオンを注入した後、シリコン基板２４に熱処理を施してイオン注入種を活性化することにより形成される。図３（Ａ）は、上記の処理により不純物拡散層３４が形成された後の半導体装置の断面図を示す。また、図３（Ｂ）は、不純物拡散層３４（図３（Ａ）中に示すＢ部）の拡大図を示す。
【００３４】
上記の処理が終了すると、次に、スパッタ法等を用いてシリコン基板２４の全面にCo膜５０が成膜される。図４（Ａ）は、上記の処理によりCo膜５０が形成された後の半導体装置の断面図を示す。また、図４（Ｂ）は、図４（Ａ）中に示すＢ部の拡大図を示す。図４（Ｂ）に示す如く、Co膜５０の表面には、その成膜が終了した後、酸化コバルト層５２が形成される。酸化コバルト層５２の下部には、コバルトの非酸化層５４が形成される。
【００３５】
本実施形態の製造方法は、上述したCo膜５０の成膜過程で、Co膜５０が、シリサイド化させようとする所望の膜厚に比して５０オングストローム（５nm）以上厚くなるように成膜される点に第１の特徴を有している。具体的には、例えば、１０nmのCo膜５０をシリサイド化のための反応に用いようとする場合は、膜厚が１５nm以上（例えば２０nm）となるようにCo膜５０が成膜される。上記の如くCo膜５０の表面に形成される酸化コバルト層５２の膜厚は、５nm未満であることが評価により確認されている。従って、例えば２０nmのCo 膜５０が成膜された場合は、シリコン基板２４の表面に、少なくとも１５nmはコバルトの非酸化層５４が、すなわち、酸素を含まないコバルトの層が確保される。
【００３６】
本実施形態の製造方法では、次に、シリコン基板２４に第１の熱処理(1stランプアニール)が施される。上記の熱処理が施されると、Co膜５０と、Co膜５０に接しているシリコンとが反応して、多結晶シリコン２８の表面および不純物拡散層３４の表面に、コバルトシリサイド(CoSix)５６および５８が形成される。この際、シリコンと接していないコバルトは、未反応のまま維持される。図５（Ａ）は、上記の処理によりCoSix５６および５８が形成された後の半導体装置の断面図を示す。また、図５（Ｂ）は、図５（Ａ）中に示すＢ部の拡大図を示す。
【００３７】
図６は、第１熱処理の時間と、シリサイドの生成反応に消費されるCo膜５０の膜厚との関係を、熱処理の温度をパラメータとして表したグラフを示す。図６に示すグラフより、例えば、１０nmのCo膜５０を反応させるためには、４８０℃の熱処理を２８秒間行えば良いことが判る。また、４６０℃の熱処理を７７秒間行うこと、或いは、４４０℃の熱処理を１５５秒行うことにより同様の効果が得られることが判る。このように、シリサイドの生成反応に消費されるCo膜５０の膜厚は、第１の熱処理の時間および温度を制御することにより、精度良く制御することが可能である。
【００３８】
上述した第１の熱処理の温度および時間は、Co膜５０の表面に形成されている酸化コバルト層５２がシリサイドの生成反応に関与しないように制御される。本実施形態の製造方法は、第１の熱処理の温度および時間が上記の如く制御される点に第２の特徴を有している。第１の熱処理の温度および時間は、具体的には、例えば、２０nmのCo膜５０が形成されている場合に、１０nm のCo膜５０がシリサイド反応により消費されるように制御される。この場合、形成されたシリサイド（CoSix）５６および５８と、酸化コバルト層５２との間に、非酸化層５４が５nmの膜厚で介在する状態が形成される（図５（Ｂ）参照）。従って、本実施形態の製造方法によれば、CoSix５６および５８に酸素が混入するのを防止して、それらに良好なモフォロジを付与することができる。
【００３９】
上記の処理が終了すると、次に、シリコン基板２４上に残存するCo膜５０、すなわち、CoSix５６および５８上の、未反応の非酸化層５４と、酸化コバルト層５２とが選択的に除去される。図７（Ａ）は、上記の処理により残存するCo膜５０が除去された後の半導体装置の断面図を示す。また、図７（Ｂ）は、図７（Ａ）中に示すＢ部の拡大図を示す。
【００４０】
次に、シリコン基板２４に対して、第２の熱処理(2ndランプアニール)が施される。第２の熱処理は、CoSix１６を、より抵抗値の低いダイシリサイドCoSi2１８に変化させるために実行される。上記の熱処理が実行されると、シリコン基板２４の上に、低抵抗のコバルトシリサイド（CoSi2）３０および３６が形成される（図８）。
【００４１】
次に、シリコン基板２４の全面に、PSG膜やBPSG膜からなる層間絶縁膜４０が堆積される（図９）。
その後、ゲート電極２７のCoSi2３０の上、および、不純物拡散層３４のCoSi2３６の上にコンタクトホール４２が設けられる（図１０）。
次に、層間絶縁膜４０の表面に、コンタクト層６０、および、バリア層６２が連続的に成膜される (図１１)。コンタクト層６０にはチタンTiが、また、バリア層６２には窒化チタンTiNが用いられる。
【００４２】
次に、シリコン基板２４に７００〜８００℃の熱処理が施される。上記の熱処理が実行されることにより、コンタクトホール４２の底部に自己整合的に金属シリサイド層４４が形成されると共に、層間絶縁膜４０を被覆するバリアメタル４６が形成される（図１２）。
以後、アルミニウム等により金属配線４８を形成することにより、図１に示す半導体装置２２が製造される。
【００４３】
上述の如く、Co膜５０の表面から５nmの領域は、大気中に放置されることにより酸化されることがある。本実施形態の製造方法によれば、その領域がシリサイド化の反応に関与するのを確実に防止することができる。このため、本実施形態の製造方法によれば、キャップレイヤを用いることなく、CoSi2３０および３６の内部に酸素が混入するのを確実に防止することができる。このため、本実施形態の製造方法によれば、電極部分に低抵抗シリサイドを備える半導体装置を、安価に、かつ、高い歩留まりで製造することができる。
【００４４】
ところで、上記の実施形態においては、シリコン基板２４の上にCo膜５０を成膜した後、即座に第１の熱処理を実行することとしているが、第１の熱処理に先立って、非酸化雰囲気中でシリコン基板２４を３００℃〜３５０℃で予備加熱することとしても良い。上記の予備加熱によれば、シリコン基板２４の表面に付着している酸素や水を、シリコン基板２４から脱離させることができる。従って、上記の予備加熱に次いで、シリコン基板２４を酸化雰囲気中にさらすことなく第１の熱処理を実行することによれば、第１の熱処理の開始後におけるCoSix５６および５８の酸化を有効に抑制することができる。
【００４５】
また、上記の実施形態においては、第１の熱処理の実行後に、何らシリコン基板２４の温度管理を行わないこととしているが、第１の熱処理が終了した後、シリコン基板２４が酸化雰囲気にさらされる以前に、シリコン基板２４の温度を４００℃以下に冷却することとしてもよい。コバルトシリサイドは、４００℃以上の温度で酸化雰囲気にさらされると酸化される特性を有している。上記の如く、第１の熱処理の後に、シリコン基板２４を４００℃以下に冷却して酸化雰囲気にさらすこととすれば、第１の熱処理で形成されたコバルトシリサイドの酸化を有効に抑制することができる。従って、上記の冷却を行うことによれば、コバルトシリサイドへの酸素の混入を更に効果的に防止することができる。
【００４６】
実施の形態２．
次に、図１３乃至図１５を参照して、本発明の実施の形態２について説明する。本実施形態の製造方法は、従来の製造方法（第２の従来方法）が有する「製造コスト」に関する問題点を解決するものである。
【００４７】
図１３（Ａ）および図１３（Ｂ）は、実施の形態１の製造フローを示した図４（Ａ）および図４（Ｂ）に対応する図を示す。図１３（Ａ）に示す如く、本実施形態の製造方法においては、実施の形態１の場合と同様に、スパッタ法等を用いてシリコン基板２４の全面にCo膜５０が成膜される。図１３（Ｂ）に示す如く、形成されたCo膜５０の表面には大気中の酸素によって酸化コバルト(CoOx)層５２が形成される。
【００４８】
本実施形態の製造装置においては、Co膜５０の形成が終了した後、Co膜５０の表面に形成された酸化コバルト層５２が除去される。図１３（Ｃ）は、酸化コバルト層５２が除去された後の不純物拡散層３４の状態を示す。酸化コバルト層５２は、例えば、Arイオンをシリコン基板２４の表面に衝突させるスパッタエッチングにより除去される。シリコン基板２４は、酸化コバルト層５２が除去された後、非酸化雰囲気中に維持される。
【００４９】
上記の処理が終了すると、次に、シリコン基板２４に第１の熱処理(1stランプアニール処理)が施される。上記の熱処理が実行されることにより、Co膜５０と、Co膜５０と接しているシリコンとが反応して、ゲート電極２７の表面、および、不純物拡散層３４の表面にシリサイドCoSix５６および５８が形成される。図１４（Ａ）は、上述した第１の熱処理が実行されることによりシリサイドCoSix５６および５８が形成された後の半導体装置の状態を示す。また、図１４（Ｂ）は、図１４（Ａ）に示すＢ部の拡大図を示す。
【００５０】
本実施形態において、シリコン基板２４は、酸化コバルト層５２が除去された後、第１の熱処理が開始されるまでの間、常時非酸化雰囲気中に維持される。このため、本実施形態の製造方法によれば、シリサイドの生成反応は、Co膜５０の表面に酸化層が形成されていない状況下で行われる。従って、本実施形態の製造方法によれば、第１の熱処理の過程で、CoSix５６および５８の中に酸素が混入するのを確実に防止することができる。
【００５１】
次に、シリコン基板２４上に残存する未反応のCo膜５０(絶縁膜上に形成されたCo膜５０)が選択的に除去される。図１５（Ａ）は、上記の処理により未反応のCo膜５０が除去された後の半導体装置の状態を示す。また、図１５（Ｂ）は、図１５（Ａ）に示すＢ部の拡大図を示す。
上記の処理が終了した後、実施の形態１の場合と同様に、第２の熱処理（図、８参照）、層間酸化膜４０の形成処理（図９参照）、コンタクトホール４２および金属配線４８等の形成処理等が実行されることにより、半導体装置が製造される。
【００５２】
本実施形態の製造方法は、上記の如く、Co膜５０の表面に形成された酸化コバルト膜５２を除去することで、シリサイド中に酸素が混入するのを防止する点に特徴を有している。上記の製造方法によれば、CoSix５６および５８に酸素が混入することがなく、シリサイド層の抵抗上昇およびモフォロジの悪化を有効に防止することできる。
【００５３】
尚、実施の形態１で述べたように、(1)第１の熱処理を行う前に、３００〜３５０℃の予備加熱を行ってシリコン基板２４に吸着した酸素や水を脱離させること、或いは、(2)第１の熱処理の後、シリコン基板２４が大気にさらされる以前に、その温度を４００℃未満とすることは、本実施形態の製造方法と組み合わせた場合にも、CoSix５６および５８の酸化を抑制するうえで有効である。
【００５４】
実施の形態３．
次に、図１６乃至図１８を参照して、本発明の実施の形態３について説明する。本実施形態の製造方法は、従来の製造方法（第２の従来方法）が有する問題点のうち、「第２の熱処理の実行中、および、その処理の後にコバルトシリサイド膜が酸化されてしまう」と言う問題点を解決するものである。
【００５５】
本実施形態の製造方法によれば、実施の形態１または２と同様の方法で、ゲート電極２７および不純物拡散領域３４の表面にCoSix５６および５８が形成される。本実施形態の製造方法は、CoSix５６および５８の形成が終了した後の処理に特徴を有している。
【００５６】
本実施形態の製造方法によれば、ゲート電極２７および不純物拡散領域３４の表面にCoSix５６および５８が形成された後、シリコン基板２４全面にキャップレイヤ６４が成膜される。図１６（Ａ）は、シリコン基板２４の表面にキャップレイヤ６４が成膜された後の状態を示す。また、図１６（Ｂ）は、図１６（Ａ）に示すＢ部の拡大図を示す。
【００５７】
次に、シリコン基板２４に第２の熱処理(2ndランプアニール処理)が施されることにより、CoSix５６および５８が、より抵抗率の低いダイシリサイドCoSi2３０および３６に変換される。図１７（Ａ）は、CoSix５６および５８がダイシリサイドCoSi2３０および３６に変換された後の状態を示す。また、図１７（Ｂ）は、図１７（Ａ）に示すＢ部の拡大図を示す。
【００５８】
本実施形態の製造方法は、CoSix５６および５８の表面をキャップレイヤ６４で覆うことによりCoSix５６および５８が大気にさらされるのを防止しつつ上述した第２の熱処理を実行する点に特徴を有している。上記の処理によれば、第２の熱処理の実行中、および、その処理の終了後に、CoSix５６および５８の表面が酸化されるのを有効に防止することができる。従って、本実施形態の製造方法によれば、ダイシリサイドCoSi2３０および３６の抵抗率の上昇を十分に抑制することができる。
【００５９】
第２の熱処理が終了すると、次に、ウヱットエッチングによりキャップレイヤ６４が選択的に除去される。図１８（Ａ）は、キャップレイヤ６４が除去された後の半導体装置の状態を示す。また、図１８（Ｂ）は、図１８（Ａ）に示すＢ部の拡大図を示す。
上記の処理が終了した後、実施の形態１の場合と同様に、層間酸化膜４０の形成処理（図９参照）、コンタクトホール４２および金属配線４８等の形成処理等が実行されることにより、半導体装置が製造される。
【００６０】
本実施形態の製造方法において、キャップレイヤ６４には、成膜の際にコバルトシリサイド層(CoSix)５６および５８を酸化することがなく、かつ第２の熱処理の後に、CoSi2３０および３６を除去することなく除去することのできる膜を使用する。具体的には、例えば、チタン、タングステン或いはモリブデン等の金属、または、窒化チタン等の金属化合物をキャップレイヤ６４として用いることができる。
【００６１】
ところで、上記の実施形態においては、第２の熱処理の際にキャップレイヤ６４を用いてCoSi2３０および３６の酸化を防止することとしているが、CoSi2３０および３６の酸化を防止する手法はこれに限定されるものではなく、例えば、第２の熱処理の後に、シリコン基板２４が大気にさらされる以前に、その温度を４００℃未満に冷却することによっても同様の効果を得ることができる。上記の効果は、(1)コバルトシリサイド層の酸化が、主に、熱処理後の引き出しの最中に起こること、および、(2)コバルトシリサイド膜の酸化は４００℃以上で酸化雰囲気にさらすことによって発生すること、の2点に起因する。尚、冷却による方法は、新たなキャップレイヤ層を必要としないためにコスト的には有利であるが、完全に酸化を防止するという効果においては、キャップレイヤを使用する方法に劣っている。従って、適用するデバイスの要求性能によってプロセスを使い分けることが有効である。
【００６２】
尚、上記の実施形態においては、第２の熱処理の前段階で、実施の形態１または２の方法でCoSix５６および５８を形成することとしているが、CoSix５６および５８の形成方法はこれらに限定されるものではなく、それらは、キャップレイヤを用いる従来の方法（第２の従来方法）で形成することとしてもよい。
【００６３】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１又は請求項６記載の発明によれば、コバルト膜の表面に形成される酸化層がシリサイドの反応に関与しない。このため、本発明によれば、シリサイドの中に酸素が混入するのを効果的に避けることができる。
【００６４】
請求項２記載の発明によれば、コバルト膜の膜厚が、シリサイドの生成に必要な膜厚に比して少なくとも５nm以上大きく確保されている。コバルト膜が大気に触れることにより形成される酸化層の膜厚は５nm以下である。このため、本発明によれば、コバルト膜の非酸化部分の膜厚を、確実にシリサイドの生成に必要な膜厚分だけ確保することができる。
【００６５】
請求項３記載の発明によれば、コバルト膜の少なくとも表面から５nmの領域がシリサイドの生成反応に関与しない。このため、本発明によれば、コバルト膜の酸化層に含まれる酸素がシリサイドに混入するのを確実に防止することができる。
【００６６】
請求項４記載の発明によれば、熱処理の温度と時間とを制御することで、コバルト膜とシリコンとの反応を精度良く制御することができる。このため、本発明によれば、コバルト膜の非酸化部分だけを精度良くシリサイドの生成反応に関与させることができる。
【００６７】
請求項５記載の発明によれば、シリサイドの生成反応が開始される前に、予備加熱により、コバルト膜に付着している酸素が除去される。また、本発明によれば、酸素の除去されたコバルト膜が再び酸化雰囲気にさらされる前にシリサイドの生成反応が開始される。このため、本発明によれば、シリサイドの生成過程におけるシリサイドの酸化を有効に防止することができる。
【００６９】
請求項７記載の発明によれば、シリサイドが生成された後、シリサイドが酸化雰囲気にさらされる以前にシリサイドの温度が４００℃以下に冷却される。４００℃以下に冷却されたシリサイドの表面では、酸化雰囲気中でも酸化反応は起こらない。このため、本発明によれば、シリサイドの生成後にその表面が酸化されるのを確実に防止することができる。
【００７０】
請求項８記載の発明によれば、シリサイドの生成反応が開始される前に、コバルト膜に形成されている酸化層が除去される。また、本発明によれば、酸化層の除去されたコバルト膜が再び酸化雰囲気にさらされる前にシリサイドの生成反応が開始される。このため、本発明によれば、シリサイドの内部への酸素の混入を有効に防止することができる。
【００７１】
請求項９記載の発明によれば、シリサイドが生成された後、第１および第２の熱処理の後、シリサイドが酸化雰囲気にさらされる以前にシリサイドの温度が４００℃以下に冷却される。このため、本発明によれば、第１および第２の熱処理の後に、シリサイドの表面が酸化されるのを確実に防止することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の製造方法により製造される半導体装置の断面図である。
【図２】  本発明の実施の形態１の製造方法を説明するための図（その１）である。
【図３】  本発明の実施の形態１の製造方法を説明するための図（その２）である。
【図４】  本発明の実施の形態１の製造方法を説明するための図（その３）である。
【図５】  本発明の実施の形態１の製造方法を説明するための図（その４）である。
【図６】  熱処理の時間とシリサイド反応に用いられるコバルトの膜厚との関係を表すグラフである。
【図７】  本発明の実施の形態１の製造方法を説明するための図（その５）である。
【図８】  本発明の実施の形態１の製造方法を説明するための図（その６）である。
【図９】  本発明の実施の形態１の製造方法を説明するための図（その７）である。
【図１０】  本発明の実施の形態１の製造方法を説明するための図（その８）である。
【図１１】  本発明の実施の形態１の製造方法を説明するための図（その９）である。
【図１２】  本発明の実施の形態１の製造方法を説明するための図（その１０）である。
【図１３】  本発明の実施の形態２の製造方法を説明するための図（その１）である。
【図１４】  本発明の実施の形態２の製造方法を説明するための図（その２）である。
【図１５】  本発明の実施の形態２の製造方法を説明するための図（その３）である。
【図１６】  本発明の実施の形態３の製造方法を説明するための図（その１）である。
【図１７】  本発明の実施の形態２の製造方法を説明するための図（その２）である。
【図１８】  本発明の実施の形態１の製造方法を説明するための図（その３）である。
【図１９】  従来の半導体装置の製造方法（第１の従来方法）を説明するための図である。
【図２０】  従来の半導体装置の製造方法（第２の従来方法）を説明するための図である。
【符号の説明】
２２  半導体装置、    ２４  シリコン基板、    ２６  ゲート酸化膜、    ２７  ゲート電極、    ２８  多結晶シリコン、    ３０，３６  ダイシリサイド（CoSi2）、    ５０  Co膜、    ５２  酸化コバルト膜（CoOx）、    ５４非酸化層、    ５６，５８  シリサイド（CoSix）、    ６４  キャップレイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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