(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層に不純物イオンを注入してソース領域としての不純物領域を形成する工程と、前記第２導電型エピタキシャル層上に熱酸化膜を形成する工程と、トレンチを形成するトレンチ形成マスクを利用して、前記熱酸化膜と前記エピタキシャル層を順次に食刻して前記第１導電型半導体基板に到達するトレンチを形成する工程と、前記トレンチ形成マスクを除去した後、アルゴンガスを利用して乾式食刻を行うことにより、熱酸化膜のエッジ部分でラウンディング形状すなわち、角がとれて丸みを帯びた形状を呈しながら熱酸化膜を次第に薄く食刻し、さらにトレンチの上部エッジ部分を次第にラウンディング形状に食刻し、熱酸化膜の食刻が終わると、トレンチの上部エッジ部分がラウンディング形状となる工程と、前記トレンチの内面および前記エピタキシャル層の表面にゲート酸化膜を形成する工程と、前記トレンチを充填して、かつ前記エピタキシャル層の表面に位置するようにして前記ゲート酸化膜上にゲート電極としてのポリシリコン膜を形成する工程とを具備することを特徴とするトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項２】
第１導電型半導体基板上に第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層に不純物イオンを注入してソース領域としての不純物領域を形成する工程と、前記第２導電型エピタキシャル層上に熱酸化膜を形成する工程と、トレンチを形成するトレンチ形成マスクを利用して、前記熱酸化膜と前記エピタキシャル層を順次に食刻して前記第１導電型半導体基板に到達するトレンチを形成する工程と、前記トレンチ形成マスクを除去した後、アルゴンガスを利用して乾式食刻を行うことにより、熱酸化膜のエッジ部分でラウンディング形状すなわち、角がとれて丸みを帯びた形状を呈しながら熱酸化膜を次第に薄く食刻し、さらにトレンチの上部エッジ部分を次第にラウンディング形状に食刻し、熱酸化膜の食刻が終わると、トレンチの上部エッジ部分がラウンディング形状となる工程と、前記トレンチの内面および前記エピタキシャル層の表面にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にアモルファスシリコン膜を形成する工程と、前記トレンチを充填して、かつ前記エピタキシャル層の表面に位置するようにして前記アモルファスシリコン膜上にゲート電極としてのポリシリコン膜を形成する工程とを具備することを特徴とするトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項３】
前記熱酸化膜は１０００〜３５００Åの厚さの範囲内で形成されることを特徴とする請求項１または２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項４】
前記アモルファスシリコン膜とポリシリコン膜は低圧化学気相蒸着法で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項５】
前記アモルファスシリコン膜は５００〜１５００Åの厚さの範囲内で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項６】
前記アモルファスシリコン膜は５４０〜５８０℃の温度範囲内で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項７】
前記アモルファスシリコン膜は２００〜３００ｍＴｏｒｒの圧力の範囲内で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項８】
前記ポリシリコン膜は１．１５〜１．２５μｍの厚さの範囲内で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【請求項９】
前記ポリシリコン膜は６２０℃以上の温度で形成されることを特徴とする請求項２に記載のトレンチゲート構造を持つＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より具体的には、トレンチゲート構造を持つＴＤＭＯＳ（Ｔｒｅｎｃｈ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）の漏洩電流を減少させ、又、ゲート酸化膜の絶縁特性を向上させるトレンチＤＭＯＳ及びその製造方法に関するものである。
【０００２】
【従来の技術】
トレンチゲート構造を持つＴＤＭＯＳ素子はソースとドレインの間のチャンネル領域をトレンチ壁面に形成することにより、ゲートに電圧を印加したときに発生するソースとドレイン間の電流はトレンチ壁面を沿って垂直的に流れるようになる。このような、ＴＤＭＯＳのトレンチパターンは一般的に底面角の部分が直角あるいは緩慢ではない形状を持ち、従って、素子が動作する時、トレンチ底面角部分に電界が集中する。このため、トレンチ底面及び側壁に形成されたゲート酸化膜の漏洩電流が増加し、ゲート酸化膜の絶縁特性が大きく低下する問題点が発生する（ＵＳ  Ｐａｔｅｎｔ  Ｎｏ．５，１４２，６４０“ＴＲＥＮＣＨ  ＧＡＴＥ  ＭＥＴＡＬ  ＯＸＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳ  ＵＴＯＲ”）。
【０００３】
又、トレンチ両側上部のソース領域が形成されているエッジ部分も直角の形態を持つので、電界の集中によるゲート酸化膜の漏洩電流増加及び絶縁特性低下の問題点が発生する（ＵＳ  Ｐａｔｅｎｔ  Ｎｏ．５，１８３，７７５“ＭＥＴＨＯＤ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＣＡＰＡＣＩＴＯＲ  ＩＮ  ＴＲＥＮＣＨ  ＯＦ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＷＡＦＥＲ  ＢＹ  ＩＭＰＬＡＮＴＡＴＩＯＮ  ＯＦ  ＴＲＥＮＣＨ  ＳＵＲＦＡＣＥ  ＷＩＴＨ  ＯＸＹＧＥＮ）。
【０００４】
【発明が解決しようとする課題】
上述した問題点を解決するために提案された本発明の一つの目的は、トレンチゲート構造を持つＴＤＭＯＳの漏洩電流を減少させることができるトレンチＤＭＯＳ及びその製造方法を提供することである。
【０００５】
本発明の他の目的はゲート酸化膜の絶縁特性を向上させるトレンチＤＭＯＳ及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳは、トレンチが形成された半導体基板と、前記トレンチの底面及び両側壁に形成されたゲート酸化膜と、このゲート酸化膜の底面及び両側壁に形成された第１導電膜と、前記トレンチを充填して前記第１導電膜上に形成されているが、この第１導電膜と異なる性質を持つ第２導電膜とを具備することを特徴とする。
【０００７】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳは、第１導電型半導体基板と、この第１導電型半導体基板上に形成された第２導電型エピタキシャル層と、前記第１導電型半導体基板に到達して前記第２導電型エピタキシャル層に形成されたトレンチと、このトレンチの上部両側のエピタキシャル層に形成された第１導電型不純物領域と、前記トレンチの底面及び両側壁に形成されたゲート酸化膜と、このゲート酸化膜の底面及び両側壁に形成されたアモルファスシリコン膜と、前記トレンチを充填して前記アモルファスシリコン膜上に形成されたポリシリコン膜とを具備することを特徴とする。
【０００８】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳの製造方法は、第１導電型半導体基板上にガードリングを底面に有する第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層に不純物イオンを注入して第１導電型不純物領域を形成する工程と、前記第２導電型エピタキシャル層上に第１絶縁膜と第２絶縁膜を順次に形成する工程と、前記第２絶縁膜をマスクとして、前記第１絶縁膜と前記不純物領域を貫通して前記半導体基板に到達するように前記エピタキシャル層にトレンチを形成する工程と、このトレンチの底面及び両側壁に第３絶縁膜を形成する工程と、この第３絶縁膜の底面及び両側面を含んで前記第２絶縁膜上に第１導電膜を形成する工程と、この第１導電膜上に第１導電膜と性質の異なる第２導電膜を形成する工程とを具備することを特徴とする。
【０００９】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳは、第１導電型半導体基板と、この第１導電型半導体基板上に形成された第２導電型エピタキシャル層と、前記第１導電型半導体基板に到達して前記第２導電型エピタキシャルに形成され、上部のエッジ部分はラウンディング形状を持つトレンチと、このトレンチ上部両側のエピタキシャル層に形成された第１導電型不純物領域とを具備することを特徴とする。
【００１０】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳの製造方法は、第１導電型半導体基板上に第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層に不純物イオンを注入して不純物領域を形成する工程と、前記第２導電型エピタキシャル層上に絶縁膜を形成する工程と、トレンチを形成するトレンチ形成マスクを利用して、前記絶縁膜と前記エピタキシャル層を順次に食刻してトレンチを形成する工程と、前記トレンチの上部エッジ部分がラウンディング形状を持つようにトレンチの上部エッジ部分を食刻する工程とを具備することを特徴とする。
【００１１】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳは、第１導電型半導体基板と、この第１導電型半導体基板上に形成された第２導電型エピタキシャル層と、前記第１導電型半導体基板に到達して前記第２導電型エピタキシャル層に形成され、上部エッジ部分はラウンディング形状を持つトレンチと、このトレンチの上部両側のエピシタキシャル層に形成された第１導電型不純物領域と、前記トレンチの底面及び両側壁に形成されたゲート酸化膜と、このゲート酸化膜の底面及び両側壁に形成されたポリシリコン膜とを具備することを特徴とする。
【００１２】
上述した目的を達成するために本発明によると、トレンチＤＭＯＳの製造方法は、第１導電型半導体基板上に第２導電型エピタキシャル層を形成する工程と、前記第２導電型エピタキシャル層に不純物イオンを注入して不純物領域を形成する工程と、前記第２導電型エピタキシャル層上に第１絶縁膜を形成する工程と、トレンチを形成するトレンチ形成マスクを利用して、前記第１絶縁膜と前記エピタキシャル層を順次に食刻してトレンチを形成する工程と、前記トレンチの上部エッジ部分がラウンディング形状を持つようにトレンチの上部エッジ部分を食刻する工程と、前記トレンチの底面及び両側壁に第２絶縁膜を形成する工程と、前記第２絶縁膜の底面及び両側面に第１導電膜を形成する工程と、前記第１導電膜上に前記第１導電膜と異なる性質の第２導電膜を形成する工程とを具備することを特徴とする。
【００１３】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して詳細に説明する。
第１実施形態
図１には本発明の第１実施形態による新しいトレンチＤＭＯＳが図示されている。
【００１４】
図１を参照すると、本発明の第１実施形態によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イオンが順次にドーピングされた領域１０ａと１０ｂを有する半導体基板１０上にエピタキシャル層１４が形成され、エピタキシャル層１４に不純物イオンを注入してＮ+ 型ソース領域１６が形成される。エピタキシャル層１４には貫通してトレンチ２２が形成され、トレンチ２２の底面及び側壁にはゲート酸化膜２４が形成され、その内面にはアモルファスシリコン膜２６が形成される。さらに、トレンチ２２を充填してアモルファスシリコン膜２６の内側にはポリシリコン膜２８が形成される。前記ソース領域１６はトレンチ２２の上部両側に形成されている。エピタキシャル層１４は、Ｐ- 型エピタキシャル層１４ａの底部にＰ+ 型のガードリング１４ｂを有する。
【００１５】
上述したように、上記トレンチＤＭＯＳはアモルファスシリコン膜２６とポリシリコン膜２８の二つの導電膜を持ち、ポリシリコンと性質の異なるアモルファスシリコン膜２６がゲート酸化膜２４に接するので、ゲート酸化膜２４の歪みは急激に減少する。
【００１６】
図２ないし図４を参照して上述したような構造を持つ図１のトレンチＤＭＯＳの製造方法を詳細に説明すると、次のようである。
【００１７】
図２を参照すると、不純物イオンが順次にドーピングされたＮ+ 型領域１０ａ及びＮ- 型領域１０ｂを含む半導体基板１０を形成する。エピタキシャル層１４をＮ- 型領域１０ｂ上に形成する。エピタキシャル層１４はＰ- 型エピタキシャル層１４ａと、その底で形成されたＰ+ 型のガードリング１４ｂを含む。続いて、エピタキシャル層１４に不純物イオンを注入してＮ+ 型ソース領域１６を形成する。
【００１８】
次に、Ｎ+ 型ソース領域１６を含んでエピタキシャル層１４上にトレンチが形成される領域を定義して熱酸化膜１８及び窒化膜２０を形成する。熱酸化膜１８は１０００〜３５００Åの厚さの範囲内で形成される。熱酸化膜１８はトレンチを形成するための犠牲的酸化膜に利用される。次に、窒化膜２０は窒化膜パターンを形成するようにパターンされる。そして、窒化膜パターン２０をマスクに使用して、Ｎ+ 型ソース領域１６を貫通して半導体基板１０まで、エピタキシャル層１４と熱酸化膜１８を食刻してトレンチ２２を形成する。その際、熱酸化膜１８は例えば１０：１の比率で作られたＢＯＥソルーションを使用して除去される。
【００１９】
トレンチ２２は図２に図示されているように基板１０のＮ- 型領域１０ｂと接触し、基板１０のＮ- 型領域１０ｂを部分的に食刻した部分を含む。しかし、トレンチ２２はＰ+ 型ガードリング１４ｂとは接触しない。
【００２０】
図３に図示されているように、トレンチ２２の底面及び側面に約１０００Åの厚さの範囲内でゲート酸化膜２４が熱酸化膜により形成される。この熱酸化膜２４の工程が終わると、トレンチ２２の両側面には約１０００Åの厚さの範囲内で熱酸化膜が形成される。しかし、トレンチの底面と底面のエッジ部分に形成された酸化物の厚さは約６００〜７００Å範囲内で形成される。トレンチ２２の底面エッジ部分が直角になることにより、トレンチの底面あるいは底面のエッジ部分の酸化物の厚さはますます薄くなる。このような場合において、ゲート酸化膜２４の電気的特性は非常に悪くなる。
【００２１】
この問題を解決するために、異なる性質を持つ二つの導電層が図４に図示されるようにゲート酸化膜２４上に形成される。
【００２２】
すなわち、図４に図示されているように、第１導電型のアモルファスシリコン膜２６が低圧化学気相蒸着（ＬＰＣＶＤ；Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法により約５００〜１５００Åの厚さの範囲内で酸化膜２４に蒸着される。このとき、アモルファスシリコン膜２６はまた窒化膜２０上にも蒸着される。次に、アモルファスシリコン膜２６とは異なる性質を持つ第２導電型のゲート電極用のためのポリシリコン膜２８がトレンチ２２を充填してアモルファスシリコン膜２０上に蒸着される。ポリシリコン膜２８は約１．１５〜１．２５μｍの厚さの範囲内で形成される。
【００２３】
この実施の形態で、ポリシリコン膜２８に導電性を与えるため、ＰＯＣＩ3 ドーピング工程やイオン注入が拡散炉内で実行される。
【００２４】
この実施の形態で、アモルファスシリコン膜２６は約５４０〜５８０℃の温度範囲及び約２００〜３００ｍＴｏｒｒの圧力範囲内で形成され、ポリシリコン膜２８は約６２０℃以上の温度で形成される。
【００２５】
上述されたように、ゲート酸化膜２４がアモルファスシリコン膜２６と直接的に接触するので、ゲート酸化膜２４の歪みは従来の方法と比較してみると、非常に減少させることができる。これは、約５８０℃より低い温度で蒸着されるアモルファス構造が、高い温度で形成されるポリシリコンより粒子が大きいからである。又、アモルファスシリコンの粒子は等軸構造を持つ。このような等軸構造のため蒸着されたポリシリコンの円形構造が相対的に安定的であり、ゲート酸化膜２４は損傷を受けなくなる。
【００２６】
第２実施形態
図５は本発明の第２実施形態によるトレンチＤＭＯＳを示す。また、図６ないし図９は図５に図示されたＤＭＯＳの製造方法の工程を示す断面図である。
【００２７】
図５を参照すると、本発明の第２実施形態によるトレンチＤＭＯＳは、Ｎ+ 及びＮ- 型の不純物イオンが順次にドープされたＮ+ 型層１００ａとＮ- 型層１００ｂを有する半導体基板１００上にエピタキシャル層１０４が形成され、このエピタキシャル層１０４に不純物イオンを注入してＮ+ 型ソース領域１０６が形成され、このＮ+ 型ソース領域１０６を貫通してエピタキシャル層１０４にトレンチ１１２が形成されているが、そのトレンチ１１２の上部エッジ部分１１４がラウンディング形状を持つように形成されている。ゲート酸化膜１１６はエピタキシャル層１０４上とトレンチ１１２の底面と両方の壁面に形成されている。ゲート電極用のためのポリシリコン膜１１８はトレンチ１１２に満たされているし、ゲート酸化膜１１６上に形成されている。前記ソース領域１０６はトレンチ１１２の上部両側に形成されている。エピタキシャル層１０４は、Ｐ- 型エピタキシャル層１０４ａの底部にＰ+ 型のガードリング１０４ｂを有する。
【００２８】
上述のように上記トレンチＤＭＯＳはトレンチ１１２の上部エッジ部分がラウンディング形状をもっているので、電界がトレンチ１１２の上部エッジ部分でゲート酸化膜１１６に集中することを防ぐことができる。
【００２９】
図６ないし図９を参照して上述したような構造を持つトレンチＤＭＯＳの製造方法を詳細に説明すると、次のようである。
【００３０】
図６を参照すると、半導体基板１００はイオン不純物を注入して順次に形成されたＮ+ 型層１００ａとＮ- 型層１００ｂを持つ。エピタキシャル層１０４がＮ- 型層１００ｂ上に形成される。エピタキシャル層１０４はＰ- 型層１０４ａの底面で形成されたＰ+ 型ガードリング１０４ｂを持つ。次に、Ｎ+ 型ソース領域１０６がエピタキシャル層１０４にＮ+ 不純物イオンを注入することにより形成される。その後、１０００〜３５００Åの厚さの範囲の熱酸化膜１０８がエピタキシャル層１０４上に形成される。この熱酸化膜１０８はトレンチを形成するための犠牲的な酸化物として使用される。
【００３１】
次に、図７において、フォトレジスト膜１１０が熱酸化膜１０８上に形成され、フォトレジストパターンを形成する。熱酸化膜１０８とエピタキシャル層１０４の食刻がＮ+ 型ソース領域１６を貫通して半導体基板１００に到達するようにフォトレジストパターンをマスクとして行われ、トレンチ１１２が形成される。トレンチ１１２は、図７に図示されているように、基板１００のＮ- 型層１００ｂに一部入り込んで形成される。又、トレンチ１１２はＰ+ 型ガードリング１０４ｂとは接触しない。
【００３２】
図８に図示されているように、フォトレジストパターンを除去した後、アルゴンガスを利用して乾式食刻を行う。すると、エッジ部分１１４でラウンディング形状を呈しながら熱酸化膜１０８が次第に薄く食刻され、さらにトレンチ１１２の上部エッジ部分１１４が次第にラウンディング形状に食刻され、熱酸化膜１０８の食刻を終ると、図９に図示されるようにトレンチ１１２の上部エッジ部分１１４がラウンディング形状となる。
【００３３】
上記のような食刻を終了した後、図９で図示されているように、ゲート酸化膜１１６がエピタキシャル層１０４の表面を含んでトレンチ１１２の底面と両方の壁面に形成される。最後に、ゲート電極のためのポリシリコン膜１１８がトレンチ１１２を充填してゲート酸化膜１１６上に蒸着される。
【００３４】
第３実施形態
図１０は本発明の第３実施形態によるトレンチＤＭＯＳを示す。また、図１１ないし図１４は図１０のトレンチＤＭＯＳの製造方法を順次に示す。
【００３５】
図１０を参照すると、本発明の第３実施形態によるトレンチＤＭＯＳは、Ｎ+ とＮ- 型層１００ａと１００ｂがＮ+ とＮ- 型の不純物イオンにより順次に形成された半導体基板１００を持つ。エピタキシャル層１０４が基板１００上に形成される。Ｎ+ 型ソース領域１０６がＮ+ 不純物イオンをエピタキシャル層１０４に注入することにより形成される。トレンチ１１２がソース領域１０６とエピタキシャル層１０４を貫通してＮ- 型層１００ｂに到達するように形成される。このトレンチ１１２の上部エッジ部分１１４はラウンディング形状を持つ。ゲート酸化膜１１６がトレンチ１１２の底面と両方の壁面とエピタキシャル層１０４上に形成される。そして、アモルファスシリコン膜２１８がゲート酸化膜１１６上に形成されており、さらにゲート電極のためのポリシリコン膜１１８がトレンチ１１２を充填してアモルファスシリコン膜２１８上に形成される。前記ソース領域１０６は前記トレンチ１１２の上部両側に形成されている。エピタキシャル層１０４はＰ- 型エピタキシャル層１０４ａの底部にＰ+ 型のガードリング１０４ｂを有する。
【００３６】
この実施形態のトレンチＤＭＯＳは、第１実施形態と第２実施形態のトレンチＤＭＯＳの効果を併せ持つ。
【００３７】
図１１ないし図１４を参照して上述構造のトレンチＤＭＯＳの製造方法を詳細に説明すると、次のようである。
【００３８】
図１１ないし図１３の過程（トレンチ１１２の上部エッジをラウンディング形状とする工程まで）は図６ないし図８と同じなので詳細な説明は省略する。
【００３９】
トレンチ１１２の上部エッジをラウンディング形状とした後、図１４で図示されているように、ゲート酸化膜１１６がエピタキシャル層１０４の表面を含んでトレンチ１１２の底面と両方の壁面に形成される。次に、５００〜１５００Åの厚さのアモルファスシリコン膜２１８が約５４０〜５８０℃の温度範囲で低圧化学気相蒸着方法と約２００〜３００ｍＴｏｒｒ範囲内の圧力を使用してゲート酸化膜１１６上に蒸着される。その後、ゲート電極を形成するためのポリシリコン膜１１８がトレンチ１１２を充填してアモルファスシリコン膜２１８上に蒸着される。ゲートポリシリコン膜１１８は６２０℃より高い温度で形成され、約１．１５〜１．２５μｍ程度の厚さを持つ。
【００４０】
上述したような半導体装置及びそれの製造方法により、トレンチ１１２の上部部分をラウンディング形状にすることができる。従って、トレンチ１１２上部エッジ部分からのゲート酸化膜１１６の漏洩電流の問題点を解決することができる。
【００４１】
又、エッジ部分がラウンディング形状をもっているので、電界は上部エッジ部分に集中されない。
【００４２】
なお、上記の実施の形態は一具体例にすぎない。本発明は、本発明の思想と範囲を外さない範囲で多様な変形が考えられることはいうまでもない。例えば半導体基板部分とエピタキシャル層部分とを１つの半導体基板とすることもできる。
【００４３】
【発明の効果】
以上詳細に説明したように本発明によれば、ゲート酸化膜を形成したトレンチ内に性質の異なる２つの導電膜を形成するようにしたので、あるいはトレンチの上部エッジ部分をラウンディング形状に形成するようにしたので、トレンチゲート構造を持つトレンチＤＭＯＳの漏洩電流を減少させ、かつゲート酸化膜の絶縁特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構造を示す断面図。
【図２】本発明の第１の実施の形態の製造方法を示す断面図。
【図３】本発明の第１の実施の形態の製造方法を示す断面図。
【図４】本発明の第１の実施の形態の製造方法を示す断面図。
【図５】本発明の第２の実施の形態の構造を示す断面図。
【図６】本発明の第２の実施の形態の製造方法を示す断面図。
【図７】本発明の第２の実施の形態の製造方法を示す断面図。
【図８】本発明の第２の実施の形態の製造方法を示す断面図。
【図９】本発明の第２の実施の形態の製造方法を示す断面図。
【図１０】本発明の第３の実施の形態の構造を示す断面図。
【図１１】本発明の第３の実施の形態の製造方法を示す断面図。
【図１２】本発明の第３の実施の形態の製造方法を示す断面図。
【図１３】本発明の第３の実施の形態の製造方法を示す断面図。
【図１４】本発明の第３の実施の形態の製造方法を示す断面図。
【符号の説明】
１０  半導体基板
１４  エピタキシャル層
１６  ソース領域
２２  トレンチ
２４  ゲート酸化膜
２６  アモルファスシリコン膜
２８  ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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