(57)【特許請求の範囲】
【請求項１】
一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを前記強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるＭＯＳトランジスタを有する複数のメモリセルを有し、前記読み出し用ビット線を共通とする複数のメモリセルブロックと、
書き込み時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を供給するスイッチ回路を備えることを特徴とする強誘電体メモリ。
【請求項２】
前記スイッチ回路は、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするように構成されていることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記書き込み用ビット線は、前記ＭＯＳトランジスタのゲートを兼ねており、
前記強誘電体キャパシタは、前記書き込み用ビット線の前記ＭＯＳトランジスタのゲートとなる部分以外の箇所の上方に配置されていることを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記ＭＯＳトランジスタは、前記書き込み用ビット線を共通とする隣り合う２個のメモリセルで共有されていることを特徴とする請求項１記載の強誘電体メモリ。
【請求項５】
前記ＭＯＳトランジスタのバックゲート・バイアスを制御して前記ＭＯＳトランジスタのオフ電流を調整する手段を備えていることを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを記憶媒体とする強誘電体メモリ（ＦＲＡＭ：Ferroelectric Random Access Memory）に関する。
【０００２】
【従来の技術】
図１６は従来の強誘電体メモリが備えるメモリセルの一例である１Ｔ／１Ｃ型メモリセルを示す回路図である。図１６中、１は強誘電体キャパシタ、２はＮＭＯＳトランジスタ、３はワード線、４はビット線、５はプレート線である。
【０００３】
図１７は従来の強誘電体メモリが備えるメモリセルの他の例である２Ｔ／２Ｃ型メモリセルを示す回路図である。図１７中、６、７は強誘電体キャパシタ、８、９はＮＭＯＳトランジスタ、１０はワード線、１１、１２はビット線、１３はプレート線である。
【０００４】
【発明が解決しようとする課題】
図１６に示す１Ｔ／１Ｃ型メモリセル及び図１７に示す２Ｔ／２Ｃ型メモリセルは、いずれもデータを破壊的に読み出すものであり、劣化が大きいという問題点があると共に、更なる高集積化が難しいという問題点があった。
【０００５】
本発明は、かかる点に鑑み、非破壊読み出しを行うことができ、かつ、強誘電体キャパシタを更に微細化して高集積化を図ることができるようにした強誘電体メモリを提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の強誘電体メモリは、一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるＭＯＳトランジスタを有する複数のメモリセルを有し、読み出し用ビット線を共通とする複数のメモリセルブロックと、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするスイッチ回路を備えるというものである。
【０００７】
本発明が備えるメモリセルは、一方の電極をワード線に接続した強誘電体キャパシタと、ゲートを強誘電体キャパシタの他方の電極及び書き込み用ビット線に接続し、ソースを接地し、ドレインを読み出し用ビット線に接続してなるＭＯＳトランジスタを有するものであるから、非破壊読み出しを行うことができる。
【０００８】
また、本発明は、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を他のメモリセルブロック内の書き込み用ビット線と切り離してフローティング状態にするスイッチ回路を備えているので、選択されたメモリセルに寄生する書き込み用ビット線容量を小さくすることができる。したがって、強誘電体キャパシタの残留分極値は小さくて足り、その分、強誘電体キャパシタを微細化することができる。
【０００９】
【発明の実施の形態】
図１は本発明の一実施形態の要部を示す回路図である。図１中、１４はメモリセルアレイ部であり、１５〜１７はメモリセルを８行４列に配列してなるメモリセルブロック、１８はメモリセルブロック１５、１６の書き込み用ビット線間に設けられたスイッチ回路、１９はメモリセルブロック１６、１７の書き込み用ビット線間に設けられたスイッチ回路である。
【００１０】
ＷＬ１、ＷＬ８、ＷＬ９、ＷＬ１６、ＷＬ１７、ＷＬ２４はワード線であり、ワード線ＷＬ２〜ＷＬ７、ＷＬ１０〜ＷＬ１５、ＷＬ１８〜ＷＬ２３は図示を省略している。２０はワード線ＷＬ１〜ＷＬ２４に供給する書き込み用ワード線電圧を発生する書き込み用ワード線電圧発生回路、２１はロウアドレス及び書き込みデータを入力してワード線の選択などを行うワード線制御回路である。
【００１１】
ＷＢＬ１〜ＷＢＬ４はメモリセルブロック１５〜１７に共通に設けられた書き込み用ビット線、２２は書き込み用ビット線ＷＢＬ１〜ＷＢＬ４に供給する書き込み用ビット線電圧を発生する書き込み用ビット線電圧発生回路、２３はコラムアドレス及び書き込みデータを入力して書き込み用ビット線ＷＢＬ１〜ＷＢＬ４に書き込み用ビット線電圧の供給を行う書き込み用ビット線制御回路である。
【００１２】
ＲＢＬ１〜ＲＢＬ４はメモリセルブロック１５〜１７に共通に設けられた読み出し用ビット線、２４は選択されたメモリセルから読み出されたデータの増幅を行うセンスアンプ、２５はコラムアドレスを入力して読み出し用ビット線ＲＢＬ１〜ＲＢＬ４の選択などを行う読み出し用ビット線制御回路である。
【００１３】
２６はワード線制御回路２１から供給されるブロックアドレスを入力してスイッチ回路１８、１９のスイッチ動作を制御するスイッチ制御回路、ＢＳＬ１〜ＢＳＬ４はスイッチ制御回路２６から出力されるスイッチ制御信号である。
【００１４】
図２及び図３はメモリセルアレイ部１４の一部分を示す回路図である。メモリセルブロック１５において、２７（１，１）〜２７（１，４）、２７（８，１）〜２７（８，４）はメモリセル、ＷＢＬ１１、ＷＢＬ１２、ＷＢＬ１３、ＷＢＬ１４は書き込み用ビット線であり、メモリセル２７（２，１）〜２７（７，４）は図示を省略している。
【００１５】
また、メモリセルブロック１６において、２７（９，１）〜２７（９，４）、２７（１６，１）〜２７（１６，４）はメモリセル、ＷＢＬ２１、ＷＢＬ２２、ＷＢＬ２３、ＷＢＬ２４は書き込み用ビット線であり、メモリセル２７（１０，１）〜２７（１５，４）は図示を省略している。
【００１６】
また、メモリセルブロック１７において、２７（１７，１）〜２７（１７，４）、２７（２４，１）〜２７（２４，４）はメモリセル、ＷＢＬ３１、ＷＢＬ３２、ＷＢＬ３３、ＷＢＬ３４は書き込み用ビット線であり、メモリセル２７（１８，１）〜２７（２３，４）は図示を省略している。
【００１７】
また、スイッチ回路１８において、２８−１〜２８−４はスイッチ制御信号ＢＳＬ１によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、２９−１〜２９−４はスイッチ制御信号ＢＳＬ２によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００１８】
また、スイッチ回路１９において、３０−１〜３０−４はスイッチ制御信号ＢＳＬ３によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、３１−１〜３１−４はスイッチ制御信号ＢＳＬ４によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００１９】
図４はメモリセル２７の構成を示す回路図である。図４中、３２は記憶媒体をなす強誘電体キャパシタ、３３は強誘電体キャパシタ３２に記憶されたデータを読み出すためのＮＭＯＳトランジスタである。
【００２０】
図５はメモリセル２７の断面構造を概略的に示す図である。図５中、３４はＰウエル、３５はフィールド酸化膜であり、３６はソースをなすＮ+拡散層、３７はドレインをなすＮ+拡散層、３８はゲート酸化膜、３９はゲート電極、４０はプラグである。
【００２１】
この例では、書き込み用ビット線ＷＢＬはＮＭＯＳトランジスタ３３のゲート電極を兼ねており、強誘電体キャパシタ３２は、書き込み用ビット線ＷＢＬのＮＭＯＳトランジスタ３３のゲート電極となる部分以外の箇所の上方にプラグ４０を介して配置されている。
【００２２】
図６はメモリセル２７のレイアウト例を概略的に示す図である。図６中、２点鎖線で囲む領域４１、４２はそれぞれメモリセル１個分の領域を示しており、この例では、ＮＭＯＳトランジスタ３３は、隣りのメモリセルと共有するように構成されている。
【００２３】
図７及び図８はメモリセル２７の動作原理を説明するための図であり、図７は書き込み動作を説明するための図、図８は読み出し動作を説明するための図である。
【００２４】
例えば、メモリセル２７に“１”を書き込む場合には、図７Ａに示すように、例えば、書き込み用ビット線ＷＢＬの電位を基準として強誘電体キャパシタ３２にＶＣＣ（電源電圧）を印加する。すなわち、例えば、書き込み用ビット線ＷＢＬを０［Ｖ］、ワード線ＷＬをＶＣＣとする。そして、書き込み用ビット線ＷＢＬをフローティングとする。
【００２５】
このようにすると、図７Ｃに示すように、強誘電体キャパシタ３２の残留分極点は、ヒステリシス曲線上、Ａ点となり、強誘電体キャパシタ３２には“１”が記憶される。この場合、ＮＭＯＳトランジスタ３３のチャネル領域に電子が誘起され、ＮＭＯＳトランジスタ３３のスレッショルド電圧は低くなり、ＮＭＯＳトランジスタ３３のＶDS−ＩDS特性は、図７Ｄの曲線４３のようになる。
【００２６】
これに対して、メモリセル２７に“０”を書き込む場合には、図７Ｂに示すように、例えば、書き込み用ビット線ＷＢＬの電位を基準として強誘電体キャパシタ３２に−ＶＣＣを印加する。すなわち、例えば、ワード線ＷＬを０［Ｖ］、書き込み用ビット線ＷＢＬをＶＣＣとする。そして、書き込み用ビット線ＷＢＬをフローティングとする。
【００２７】
このようにすると、図７Ｃに示すように、強誘電体キャパシタ３２の残留分極点はＢ点となり、強誘電体キャパシタ３２には“０”が記憶される。この場合には、ＮＭＯＳトランジスタ３３のチャネル領域には電子が誘起されず、ＮＭＯＳトランジスタ３３のＶDS−ＩDS特性は、図７Ｄの曲線４４のようになる。
【００２８】
メモリセル２７からデータを読み出す場合には、書き込み用ビット線ＷＢＬをフローティングとし、ワード線ＷＬをＶr［Ｖ］（＜ＶＣＣ）、読み出し用ビット線ＲＢＬをＶＣＣとする。
【００２９】
このようにした場合において、図８Ａに示すように、強誘電体キャパシタ３２に“１”が記憶されている場合には、図８Ｃに示すように、強誘電体キャパシタ３２の分極点はＣ点となり、ＮＭＯＳトランジスタ３３はＯＮとなり、ＮＭＯＳトランジスタ３３には、図８Ｄに示す大きさのＯＮ電流ＩONが流れる。
【００３０】
これに対して、図８Ｂに示すように、強誘電体キャパシタ３２に“０”が記憶されている場合には、図８Ｃに示すように、強誘電体キャパシタ３２の分極点はＤ点となり、ＮＭＯＳトランジスタ３３はＯＦＦとなり、ＮＭＯＳトランジスタ３３には、図８Ｄに示す大きさのＯＦＦ電流ＩOFFが流れる。
【００３１】
なお、ＮＭＯＳトランジスタ３３のバックゲート・バイアス（ウエル電位）を制御してＮＭＯＳトランジスタ３３のＯＦＦ電流ＩOFFを調整する手段を設けるようにしても良い。
【００３２】
本発明の一実施形態においては、メモリセルアレイ部１４へのデータの書き込み及び読み出しは行を単位として行われるが、スイッチ制御回路２６は、書き込み時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線と、選択されたメモリセルを含まないメモリセルブロック内の書き込み用ビット線を切り離すと共に、書き込み用ビット線ＷＢＬ１〜ＷＢＬ４と、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線を接続するようにスイッチ回路１８、１９を制御する。すなわち、書き込み時、選択されたメモリセルを含まない書き込み用ビット線をフローティングとし、選択されたメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を印加するようにスイッチ回路１８、１９を制御する。
【００３３】
例えば、選択されたメモリセルがメモリセルブロック１５内のメモリセルである場合には、ＮＭＯＳトランジスタ２８−１〜２８−４はＯＮ、ＮＭＯＳトランジスタ２９−１〜２９−４、３０−１〜３０−４、３１−１〜３１−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４、ＷＢＬ３１〜ＷＢＬ３４はフローティング状態とされると共に、書き込み用ビット線ＷＢＬ１〜ＷＢＬ４は書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４に接続され、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４のみに書き込み用ビット線電圧が供給される。
【００３４】
また、選択されたメモリセルがメモリセルブロック１６内のメモリセルである場合には、ＮＭＯＳトランジスタ２９−１〜２９−４はＯＮ、ＮＭＯＳトランジスタ２８−１〜２８−４、３０−１〜３０−４、３１−１〜３１−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４、ＷＢＬ３１〜ＷＢＬ３４はフローティング状態とされると共に、書き込み用ビット線ＷＢＬ１〜ＷＢＬ４は書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４に接続され、書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４のみに書き込み用ビット線電圧が供給される。
【００３５】
また、選択されたメモリセルがメモリセルブロック１７内のメモリセルである場合には、ＮＭＯＳトランジスタ３１−１〜３１−４はＯＮ、ＮＭＯＳトランジスタ２８−１〜２８−４、２９−１〜２９−４、３０−１〜３０−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４、ＷＢＬ２１〜ＷＢＬ２４はフローティング状態とされると共に、書き込み用ビット線ＷＢＬ１〜ＷＢＬ４は書き込み用ビット線ＷＢＬ３１〜ＷＢＬ３４に接続され、書き込み用ビット線ＷＢＬ３１〜ＷＢＬ３４のみに書き込み用ビット線電圧が供給される。
【００３６】
また、読み出し時においては、スイッチ制御回路２６は、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線がフローティング状態となるようにスイッチ回路１８、１９を制御する。
【００３７】
例えば、選択されたメモリセルがメモリセルブロック１５内のメモリセルである場合には、ＮＭＯＳトランジスタ２８−１〜２８−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はフローティング状態とされる。
【００３８】
また、選択されたメモリセルがメモリセルブロック１６内のメモリセルである場合には、ＮＭＯＳトランジスタ２９−１〜２９−４、３０−１〜３０−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４はフローティング状態とされる。
【００３９】
また、選択されたメモリセルがメモリセルブロック１７内のメモリセルである場合には、ＮＭＯＳトランジスタ３１−１〜３１−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ３１〜ＷＢＬ３４はフローティング状態とされる。
【００４０】
図９は本発明の一実施形態に適用することができる書き込み方法の一例を示す波形図である。図９Ａは選択ワード線の電位、図９Ｂは非選択ワード線の電位、図９Ｃは“０”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図９Ｄは“１”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図９Ｅは読み出し用ビット線の電位を示している。
【００４１】
この書き込み方法は、一般に、ＶＣＣ／２法と呼ばれる書き込み方法であり、書き込みの際の非選択メモリセルへのディスターブの影響を少なくすることを目指したものである。
【００４２】
この書き込み方法では、プリチャージ工程、ワード線選択工程、“０”書き込み工程及び“１”書き込み工程の４工程を通して書き込みが行われる。なお、読み出し用ビット線の電位は、４工程を通して０［Ｖ］とされる。
【００４３】
プリチャージ工程では、選択されたメモリセルブロック内の全てのワード線及び全ての書き込み用ビット線はＶＣＣとされ、ワード線選択工程になると、非選択ワード線及び書き込み用ビット線はＶＣＣに維持されたまま、選択ワード線は０［Ｖ］とされる。この結果、選択ワード線に接続されている全メモリセルには“０”が書き込まれる。
【００４４】
“０”書き込み工程になると、選択ワード線は０［Ｖ］、“０”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣに維持されたまま、非選択ワード線はＶＣＣ／２、“１”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ／２とされる。
【００４５】
“１”書き込み工程になると、非選択ワード線ＷＬはＶＣＣ／２、“０”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ、“１”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ／２に維持されたまま、選択ワード線ＷＬはＶＣＣとされ、“１”を書き込むべきメモリセルに“１”が書き込まれる。このようにして、“０”を書き込むべきメモリセルには“０”を書き込み、“１” を書き込むべきメモリセルには“１”を書き込むことができる。
【００４６】
図１０は図９に示す書き込み方法の具体的適用例を示す図であり、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）にそれぞれ“１”、“０”、“１”、“０”を書き込む場合を示している。図１０Ａはプリチャージ工程時、図１０Ｂはワード線選択工程時、図１０Ｃは“０”書き込み工程時、図１０Ｄは“１”書き込み工程時である。
【００４７】
プリチャージ工程では、ワード線ＷＬ１〜ＷＬ８、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はＶＣＣとされ、ワード線選択工程になると、ワード線ＷＬ１、ＷＬ３〜ＷＬ８及び書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はＶＣＣに維持されたまま、ワード線ＷＬ２は０［Ｖ］とされる。この結果、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）には“０”が書き込まれる。
【００４８】
“０”書き込み工程になると、ワード線ＷＬ２は０［Ｖ］、書き込み用ビット線ＷＢＬ１２、ＷＢＬ１４はＶＣＣに維持されたまま、ワード線ＷＬ１、ＷＬ３〜ＷＬ８はＶＣＣ／２、書き込み用ビット線ＷＢＬ１１、ＷＢＬ１３はＶＣＣ／２とされる。
【００４９】
“１”書き込み工程になると、ワード線ＷＬ１、ＷＬ３〜ＷＬ８はＶＣＣ／２、書き込み用ビット線ＷＢＬ１２、ＷＢＬ１４はＶＣＣ、書き込み用ビット線ＷＢＬ１１、ＷＢＬ１３はＶＣＣ／２に維持されたまま、ワード線ＷＬ２はＶＣＣとされ、メモリセル２７（２，１）、２７（２，３）に“１”が書き込まれる。このようにして、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）にそれぞれ“１”、“０”、“１”、“０”が書き込まれる。
【００５０】
図１１は本発明の一実施形態に適用することができる書き込み方法の他の例を示す波形図である。図１１Ａは選択ワード線の電位、図１１Ｂは非選択ワード線の電位、図１１Ｃは“０”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図１１Ｄは“１”を書き込むべきメモリセルに接続されている書き込み用ビット線の電位、図１１Ｅは読み出し用ビット線の電位を示している。
【００５１】
この書き込み方法は、ＶＣＣ／２法を改良したＶＣＣ／３法と呼ばれる書き込み方法を更に改良したものであり、書き込みの際の非選択メモリセルへのディスターブの影響を更に少なくすることを目指したものである。
【００５２】
この書き込み方法でも、プリチャージ工程、ワード線選択工程、“０”書き込み工程及び“１”書き込み工程の４工程を通して書き込みが行われ、読み出し用ビット線の電位は、４工程を通して０［Ｖ］とされる。
【００５３】
プリチャージ工程では、選択されたメモリセルブロック内の全てのワード線及び全ての書き込み用ビット線はＶＣＣとされ、ワード線選択工程になると、非選択ワード線及び書き込み用ビット線はＶＣＣに維持されたまま、選択ワード線は０［Ｖ］とされる。この結果、選択ワード線に接続されている全メモリセルには“０”が書き込まれる。
【００５４】
“０”書き込み工程になると、選択ワード線は０［Ｖ］、“０”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣに維持されたまま、非選択ワード線は２ＶＣＣ／３、“１”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ／３とされる。
【００５５】
“１”書き込み工程になると、非選択ワード線は２ＶＣＣ／３、“０”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ、“１”を書き込むべきメモリセルに接続されている書き込み用ビット線はＶＣＣ／３に維持されたまま、選択ワード線は４ＶＣＣ／３とされ、この結果、“１”を書き込むべきメモリセルに“１”が書き込まれる。このようにして、“０”を書き込むべきメモリセルには“０”を書き込み、“１” を書き込むべきメモリセルには“１”を書き込むことができる。
【００５６】
図１２は図１１に示す書き込み方法の具体的適用例を示す図であり、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）にそれぞれ“１”、“０”、“１”、“０”を書き込む場合を示している。図１２Ａはプリチャージ工程時、図１２Ｂはワード線選択工程時、図１２Ｃは“０”書き込み工程時、図１２Ｄは“１”書き込み工程時である。
【００５７】
プリチャージ工程では、ワード線ＷＬ１〜ＷＬ８及び書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４の電位はＶＣＣとされ、ワード線選択工程になると、ワード線ＷＬ１、ＷＬ３〜ＷＬ８及び書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はＶＣＣに維持されたまま、ワード線ＷＬ２は０［Ｖ］とされる。この結果、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）にはそれぞれ“０”が書き込まれる。
【００５８】
“０”書き込み工程になると、ワード線ＷＬ２は０［Ｖ］、書き込み用ビット線ＷＢＬ１２、ＷＢＬ１４はＶＣＣに維持されたまま、ワード線ＷＬ１、ＷＬ３〜ＷＬ８は２ＶＣＣ／３、書き込み用ビット線ＷＢＬ１１、ＷＢＬ１３はＶＣＣ／３とされる。
【００５９】
“１”書き込み工程になると、ワード線ＷＬ１、ＷＬ３〜ＷＬ８は２ＶＣＣ／３、書き込み用ビット線ＷＢＬ１２、ＷＢＬ１４はＶＣＣ、書き込み用ビット線ＷＢＬ１１、ＷＢＬ１３はＶＣＣ／３に維持されたまま、ワード線ＷＬ２は４ＶＣＣ／３とされ、メモリセル２７（２，１）、２７（２，３）に“１”が書き込まれる。このようにして、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）にそれぞれ“１”、“０”、“１”、“０”が書き込まれる。
【００６０】
図１３は本発明の一実施形態に適用することができる読み出し方法を示す波形図であり、図１３Ａは選択ワード線の電位、図１３Ｂは非選択ワード線の電位、図１３Ｃは読み出し用ビット線の電位を示している。すなわち、読み出し時においては、選択ワード線はＶr［Ｖ］、非選択ワード線は０［Ｖ］、読み出し用ビット線はＶＣＣとされる。
【００６１】
したがって、例えば、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）がそれぞれ“１”、“０”、“１”、“０”を記憶している場合において、読み出し時、メモリセル２７（２，１）、２７（２，２）、２７（２，３）、２７（２，４）が選択されると、図１４に示すように、ＮＭＯＳトランジスタ３３（２，１）はＯＮ、ＮＭＯＳトランジスタ３３（２，２）はＯＦＦ、ＮＭＯＳトランジスタ３３（２，３）はＯＮ、ＮＭＯＳトランジスタ３３（２，４）はＯＦＦとなる。
【００６２】
この場合、スイッチ制御信号ＢＳＬ１は“０”とされ、ＮＭＯＳトランジスタ２８−１〜２８−４はＯＦＦとなり、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はフローティング状態となる。
【００６３】
この結果、ＮＭＯＳトランジスタ３３（１，１）、３３（３，１）〜３３（８，１）のゲートは、ＮＭＯＳトランジスタ３３（２，１）のゲートと同電位になり、ＮＭＯＳトランジスタ３３（１，１）、３３（３，１）〜３３（８，１）は、ＮＭＯＳトランジスタ３３（２，１）と同様にＯＮとなる。
【００６４】
また、ＮＭＯＳトランジスタ３３（１，２）、３３（３，２）〜３３（８，２）のゲートは、ＮＭＯＳトランジスタ３３（２，２）のゲートと同電位になり、ＮＭＯＳトランジスタ３３（１，２）、３３（３，２）〜３３（８，２）は、ＮＭＯＳトランジスタ３３（２，２）と同様にＯＦＦとなる。
【００６５】
また、ＮＭＯＳトランジスタ３３（１，３）、３３（３，３）〜３３（８，３）のゲートは、ＮＭＯＳトランジスタ３３（２，３）のゲートと同電位になり、ＮＭＯＳトランジスタ３３（１，３）、３３（３，３）〜３３（８，３）は、ＮＭＯＳトランジスタ３３（２，３）と同様にＯＮとなる。
【００６６】
また、ＮＭＯＳトランジスタ３３（１，４）、３３（３，４）〜３３（８，４）のゲートは、ＮＭＯＳトランジスタ３３（２，４）のゲートと同電位になり、ＮＭＯＳトランジスタ３３（１，４）、３３（３，４）〜３３（８，４）は、ＮＭＯＳトランジスタ３３（２，４）と同様にＯＦＦとなる。
【００６７】
したがって、読み出し用ビット線ＲＢＬ１、ＲＢＬ３にはＮＭＯＳトランジスタ８個分のＯＮ電流（８×ＩON）が流れ、読み出し用ビット線ＲＢＬ２、ＲＢＬ４にはＮＭＯＳトランジスタ８個分のＯＦＦ電流（８×ＩOFF）が流れる。
【００６８】
以上のように、本発明の一実施形態によれば、一方の電極をワード線ＷＬに接続した強誘電体キャパシタ３２と、ゲートを強誘電体キャパシタ３２の他方の電極及び書き込み用ビット線ＷＢＬに接続し、ソースを接地し、ドレインを読み出し用ビット線ＲＢＬに接続してなるＮＭＯＳトランジスタ３３を有するメモリセル２７を使用するとしているので、非破壊読み出しを行うことができる。
【００６９】
また、読み出し時、選択されたメモリセルを含むメモリセルブロック内の書き込み用ビット線をフローティング状態とするスイッチ回路１８、１９を備えるとしているので、選択されたメモリセルに寄生する書き込み用ビット線容量を小さくすることができる。したがって、強誘電体キャパシタ３２の残留分極値は従来よりも小さくて足り（例えば、０.１μＣ／cm2〜１μＣ／cm2で足り）、その分、強誘電体キャパシタ３２を更に微細化することができ、高集積化を図ることができる。
【００７０】
また、書き込み時、スイッチ回路１８、１９は、選択されたメモリセルを含まない書き込み用ビット線をフローティングとし、選択されたメモリセルブロック内の書き込み用ビット線のみに書き込み用ビット線電圧を印加するように制御されるので、書き込みの際に半選択状態となるメモリセルの個数を減らし、書き込みの際のディスターブの影響を少なくすることができる。
【００７１】
なお、書き込みの際のディスターブの影響を考慮しなくとも良い場合には、メモリセルアレイ部１４を図１５に示すように構成しても良い。この例は、書き込み用ビット線ＷＢＬ１〜ＷＢＬ４と書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４との間にスイッチ回路４５を設け、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４と書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４との間にスイッチ回路４６を設け、書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４と書き込み用ビット線ＷＢＬ３１〜ＷＢＬ３４との間にスイッチ回路４７を設けてなるものである。
【００７２】
スイッチ回路４５において、４８−１〜４８−４はスイッチ制御信号ＢＳＬ１によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、スイッチ回路４６において、４９−１〜４９−４はスイッチ制御信号ＢＳＬ２によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタ、スイッチ回路４７において、５０−１〜５０−４はスイッチ制御信号ＢＳＬ３によりＯＮ、ＯＦＦが制御されるＮＭＯＳトランジスタである。
【００７３】
この例では、読み出し時、選択されたメモリセルがメモリセルブロック１５内のメモリセルである場合には、ＮＭＯＳトランジスタ４８−１〜４８−４、４９−１〜４９−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ１１〜ＷＢＬ１４はフローティング状態とされる。
【００７４】
また、選択されたメモリセルがメモリセルブロック１６内のメモリセルである場合には、ＮＭＯＳトランジスタ４９−１〜４９−４、５０−１〜５０−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ２１〜ＷＢＬ２４はフローティング状態とされる。
【００７５】
また、選択されたメモリセルがメモリセルブロック１７内のメモリセルである場合には、ＮＭＯＳトランジスタ５０−１〜５０−４はＯＦＦとされ、書き込み用ビット線ＷＢＬ３１〜ＷＢＬ３４はフローティング状態とされる。
【００７６】
これに対して、書き込み時は、ＮＭＯＳトランジスタ４８−１〜４８−４、４９−１〜４９−４、５０−１〜５０−４はＯＮとされ、書き込み用ビット線ＷＢＬ１、ＷＢＬ１１、ＷＢＬ２１、ＷＢＬ３１、書き込み用ビット線ＷＢＬ２、ＷＢＬ１２、ＷＢＬ２２、ＷＢＬ３２及び書き込み用ビット線ＷＢＬ３、ＷＢＬ１３、ＷＢＬ２３、ＷＢＬ３３はそれぞれ接続状態とされる。
【００７７】
また、本発明の一実施形態においては、３個のメモリセルブロック１５〜１７を設け、これらにそれぞれメモリセル２７を８行４列に配列した場合について説明したが、これは一例であり、その他、種々の構成を取ることができることは言うまでもない。
【００７８】
【発明の効果】
以上のように、本発明によれば、非破壊読み出しを行うことができ、かつ、強誘電体キャパシタを更に微細化して高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の要部を示す回路図である。
【図２】本発明の一実施形態が備えるメモリセルアレイ部の一部分を示す回路図である。
【図３】本発明の一実施形態が備えるメモリセルアレイ部の一部分を示す回路図である。
【図４】本発明の一実施形態が備えるメモリセルの構成を示す回路図である。
【図５】本発明の一実施形態が備えるメモリセルの断面構造を概略的に示す図である。
【図６】本発明の一実施形態が備えるメモリセルのレイアウト例を概略的に示す図である。
【図７】本発明の一実施形態が備えるメモリセルの動作原理（書き込み動作）を説明するための図である。
【図８】本発明の一実施形態が備えるメモリセルの動作原理（読み出し動作）を説明するための図である。
【図９】本発明の一実施形態に適用することができる書き込み方法の一例を示す波形図である。
【図１０】図９に示す書き込み方法の具体的適用例を示す図である。
【図１１】本発明の一実施形態に適用することができる書き込み方法の他の例を示す波形図である。
【図１２】図１１に示す書き込み方法の具体的適用例を示す図である。
【図１３】本発明の一実施形態に適用することができる読み出し方法を示す波形図である。
【図１４】図１３に示す読み出し方法の具体的適用例を示す図である。
【図１５】メモリセルアレイ部の他の構成例を示す回路図である。
【図１６】従来の強誘電体メモリが備えるメモリセルの一例である１Ｔ／１Ｃ型メモリセルを示す回路図である。
【図１７】従来の強誘電体メモリが備えるメモリセルの他の例である２Ｔ／２Ｃ型メモリセルを示す回路図である。
【符号の説明】
ＷＬ  ワード線
ＷＢＬ  書き込み用ビット線
ＲＢＬ  読み出し用ビット線
ＢＳＬ  スイッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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