(57)【特許請求の範囲】
【請求項１】
ノーマル電圧領域及び高電圧領域が定義された半導体基板を準備する段階と、
前記半導体基板上の前記ノーマル電圧領域及び前記高電圧領域のそれぞれに活性領域を定義する酸化膜である素子隔離膜を形成し、ノーマル電圧領域の活性領域が高電圧領域の活性領域より相対的に広い面積を有するように形成する段階と、
前記活性領域上にゲート酸化膜を間に置いてゲート電極を形成する段階と、
ゲート電極の両側壁及びゲート電極両側の半導体基板上に乾式酸化方法で第１酸化膜を形成する段階と、
前記ゲート電極両側の半導体基板上に形成された第１酸化膜が前記ゲート酸化膜より相対的に薄厚を有するように前記第１酸化膜の一部をエッチングする段階と、
前記ゲート電極の両側壁に酸化膜スペーサを形成する段階と、
半導体基板全面に湿式酸化方法で第２酸化膜を形成する段階とを含み、
前記湿式酸化工程で、前記高電圧領域のゲート酸化膜が前記ノーマル電圧領域のゲート酸化膜に比べて相対的に厚く成長されることを特徴とする半導体装置の製造方法。
【請求項２】
前記ノーマル電圧領域及び高電圧領域は、各々メモリ素子の周辺回路領域及びセルアレー領域であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ノーマル電圧領域の活性領域の幅は、前記高電圧領域の活性領域の幅より周辺回路の９０％以上が少なくとも２倍大きく形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記高電圧領域の活性領域の幅は、約０．１〜０．３μmであり、前記ノーマル電圧領域の活性領域の幅は、少なくとも０.４μm以上であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１酸化膜エッチング工程は、ケミカルエッチング及び湿式エッチング中いずれか一つで遂行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記湿式酸化工程は、７００℃−８５０℃の温度範囲内で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、同一チップ（chip）上にで相異なる厚さのゲート酸化膜を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置が高集積化されることによって、チップの密度（chip density）が増加され、トランジスタの大きさが減少（scale down）されてきた。トランジスタのゲート酸化膜（gate oxide）の厚さも減少されてきた。
【０００３】
図１は、ノーマル電圧（normal voltage）素子及び高電圧（high voltage）素子の各々のゲート酸化膜の厚さの変化による電界を示すグラフである。
図１を参照すると、ゲート酸化膜の厚さが減少するとゲート酸化膜のブレークダウン（break down）の発生可能性が増える。これを抑制するため、チップの動作電圧である供給電圧（supply voltage）ＶDDを減少させる必要がある。一方、供給電圧を減少させるとパワー（power）及びスピード（speed）の低下（degradation）が発生されるので、これを抑制するためゲート酸化膜の厚さをさらに減少させる必要がある。
【０００４】
一定の供給電圧ＶDDに対してゲート酸化膜厚さを減少させるとトランジスタの性能を改善でき、一定のゲート酸化膜厚さに対して供給電圧ＶDDを減少させるとパワー消耗を減らすことができる。
それゆえ、ゲート酸化膜のブレークダウンが発生されない範囲内で一定の電界を保持してゲート酸化膜厚さをスケールダウン（scale down）させなければならないが、これを一定の電界スケーリング法則（constant electric field scaling law）という。
【０００５】
しかし、ＤＲＡＭまたはＭＤＬ等は、チップ内でセルアレー（cell array）が占める比重がだんだん増えている。結局、同一チップ内に形成される全てのゲート酸化膜の厚さを同一に形成すると、素子内で最も大きい比重を占めているセルアレー領域のゲート酸化膜のブレークダウンが最も先に発生される可能性が高くなる。
【０００６】
また、セルアレー内部では供給電圧ＶDDより高い電圧ＶHDDが印加されることが一般的である。したがって、ゲート酸化膜に付加される電界が増えるだけではなく、ゲート酸化膜のブレークダウンが発生される確率がもっと高くなる。
【０００７】
セルアレー領域のトランジスタの場合、素子が高集積化されることによって集積度が１世代当り４倍ずつ増えるため、トランジスタのサブスレショルド漏洩（sub−threshold leakage）及びゲート長さの変化によるスレショルド電圧の変化などが要求される。すなわち、ゲート長さが短くなることによって発生されるショットチャンネル効果（short channel effect）に対するマージンが要求される。また、周辺回路領域のトランジスタの場合、ショットチャンネル効果のマージンだけではなく、素子の特性、特に、ドレーン飽和電流（drain saturation current）ＩDSATの増加が要求される。
【０００８】
上述のような問題を解決するための方法として、従来には第一、サブミクロン（sub−micron）トランジスタにおいて、ショットチャンネル効果を考慮して、トランジスタのスレショルド電圧を調節するために、トランジスタのチャンネル領域のドーピング濃度を増やす方法がある。しかし、チャンネル領域のドーピング濃度が増えるほどトランジスタのブレークダウン電圧マージンが減少するようになって、ゲート長さに対するスレショルド電圧変化も増えるようになる。すなわち、ゲート長さマージン（gate length margin）が減る。
【０００９】
第二、セルアレー領域のトランジスタと周辺回路領域のトランジスタを分離して製造する方法がある。すなわち、セルアレー領域のゲート酸化膜の厚さと周辺回路領域のゲート酸化膜の厚さを相異なるように形成する。主動作特性がオン／オフであるセルアレー領域のゲート酸化膜が比較的厚く形成されることによって、ゲート酸化膜特性が保持され、実際素子特性を左右する周辺回路領域のゲート酸化膜が比較的薄く形成されることによってドレーン飽和電流ＩDSATが向上される。しかし、この方法は工程が極めて複雑で実用的な価値がない。
【００１０】
【発明が解決しようとする課題】
本発明は、上述の諸般問題を解決するために提案されたものとして、高電圧領域に対して選択的に厚いゲート酸化膜を形成することによって、高電圧領域のゲート酸化膜のブレークダウンが防止できる半導体装置の製造方法を提供することにその目的がある。
本発明の他の目的は、ゲート電極形成後ゲート酸化膜の厚さを変化させることができる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、ノーマル電圧領域及び高電圧領域が定義（画定）された半導体基板を準備する段階と、前記半導体基板上の前記ノーマル電圧領域及び前記高電圧領域のそれぞれに活性領域を定義する酸化膜である素子隔離膜を形成し、ノーマル電圧領域の活性領域が高電圧領域の活性領域より相対的に広い面積を有するように形成する段階と、前記活性領域上にゲート酸化膜を間に置いてゲート電極を形成する段階と、ゲート電極の両側壁及びゲート電極両側の半導体基板上に乾式酸化方法で第１酸化膜を形成する段階と、前記ゲート電極両側の半導体基板上に形成された第１酸化膜が前記ゲート酸化膜より相対的に薄厚を有するように前記第１酸化膜の一部をエッチングする段階と、前記ゲート電極の両側壁に酸化膜スペーサを形成する段階と、半導体基板全面に湿式酸化方法で第２酸化膜を形成する段階とを含み、前記湿式酸化工程で、前記高電圧領域のゲート酸化膜が前記ノーマル電圧領域のゲート酸化膜に比べて相対的に厚く成長される。
【００１２】
図３、図４、図２０、そして図２２を参照すると、本発明の実施の形態による新規な半導体装置の製造方法は、ノーマル電圧領域の活性領域が高電圧領域の活性領域より相対的に広い面積を有するように形成される。ゲート電極の両側壁及びゲート電極両側の半導体基板上に乾式酸化膜が形成された後、その一部がエッチングされる。半導体基板全面に湿式酸化方法で酸化膜が形成される。このような半導体装置の製造方法によって、ゲート電極形成後ゲート酸化膜の厚さを変化させることができ、高電圧領域のゲート酸化膜をノーマル電圧領域のゲート酸化膜より厚く形成することができる。その結果、素子の動作時高電圧領域のゲート酸化膜のブレークダウンが防止でき、したがって、素子の特性及びその信頼度を向上させることができる。また、半導体基板上部の損傷及びゲート酸化膜の損傷を治癒（curing）でき、後続酸化膜形成による体積膨脹によるストレスなどを緩和させることができる。
【００１３】
【発明の実施の形態】
以下、図２ないし図２６を参照して本発明の実施の形態を詳しく説明する。
図２は、ＤＲＡＭセルの効率（cell efficiency）を示すグラフである。
図２を参照すると、最近ＤＲＡＭにおいて、素子が高集積化されることによってセル効率が増えている。その傾向は各素子のバージョン（version）によって異なる。このようなセル効率の増加は、周辺回路領域の場合、同一の回路が用いられる反面、セルアレー領域の場合、その回路の密度が増えるためである。これによって、セルアレーの重要度がさらに増えている。
【００１４】
この際、セル効率が増えることによってセルアレー領域内のゲート酸化膜の失敗（ｆａｉｌ）発生確率がもっと増えるので、セルトランジスタのスレショルド電圧を高く保持しなければならない必要があるようになる。したがって、セルアレー領域のゲート酸化膜が周辺回路領域のゲート酸化膜よりさらに厚く形成されるようにしなければならない。
【００１５】
本発明では同一チップ上に３０％以上のスレショルド電圧差を有するノーマル電圧素子及び高電圧素子が形成されるようにする。このため、高電圧素子の有効ゲート酸化膜の厚さはノーマル電圧素子の有効ゲート酸化膜よりさらに厚く形成されるようにする。特に、有効ゲート酸化膜の厚さがゲートパターンが完了した後変更されるようにすることが本発明の核心技術である。
【００１６】
図３及び図４は、各々本発明の実施の形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。
図３を参照すると、セルアレー領域のトランジスタは、約０．２μm以下の幅Ｗ１を有する複数の活性領域４−７と、この活性領域４−７を横切る複数のゲートパターン１２−１５を含む。参照番号２は、素子隔離膜として非活性領域を示す。
【００１７】
図４において、周辺回路領域のトランジスタは、セルアレー領域の活性領域４−７と同一の長さに対し、相対的に広い幅Ｗ２を有する活性領域８と、この活性領域８を横切るゲートパターン１６とを含む。周辺回路領域の活性領域８の幅Ｗ２は周辺回路の９０％以上がセルアレー領域の活性領域の幅Ｗ１に比べて少なくとも２倍以上、すなわち、０.４μm以上であり、大部分が１.０μm以上である。周辺回路領域のゲートパターン１６は、例えば、その長さがセルトランジスタのゲートパターン１２−１５より少なくとも１．５倍以上長く形成されたものを含んで約０．２μm−３．０μmの範囲を有し、約０．２μm−１.０μmを有するものが主になるように形成されている。
【００１８】
図５ないし図２５は、図３及び図４の切断面Ａ−Ａ’ないしＣ−Ｃ’による半導体装置の製造方法を工程順に示す断面図である。
図５ないし図７を参照すると、ノーマル電圧領域及び高電圧領域が定義された半導体基板１が準備される。半導体基板１上に活性領域４、７、８と非活性領域を定義して素子隔離膜２が形成される。素子隔離膜２は、例えば、浅いトレンチ隔離（shallow trench isolation）方法で形成される。
【００１９】
ここで、ノーマル電圧領域は周辺回路領域であり、高電圧領域はセルアレー領域である。図３及び図４に示されたように、周辺回路領域の活性領域８の幅Ｗ２が、同一の長さに対してセルアレー領域の活性領域４、７の幅Ｗ１より相対的に大きく、例えば、セルアレー領域の活性領域４、７の幅Ｗ１より、周辺回路の９０％以上が少なくとも２倍以上大きく形成される。すなわち、周辺回路領域の活性領域８はセルアレー領域の活性領域４、７より相対的に広い面積を有するように形成される。
【００２０】
セルアレー領域の活性領域４、７は、例えば、約０．１μm−０．３μm（例えば、０．２μm）以下の幅Ｗ１を有するように形成され、周辺回路領域の活性領域８は０.４μm以上の幅Ｗ２を有するように形成される。
【００２１】
図８ないし図１０において、ウェル（well）イオン注入、フィールド（field）イオン注入、そしてチャンネル（channel）イオン注入などが遂行された後半導体基板１全面にゲート酸化膜１０が形成される。この際、活性領域４、７、８の面積がセルアレー領域と周辺回路領域のゲート酸化膜１０の厚さに与える影響はなくなる。すなわち、セルアレー領域及び周辺回路領域すべてにある程度均一な厚さのゲート酸化膜１０が形成される。ゲート酸化膜１０は約１００Å以下の厚さを有するように形成される。
【００２２】
ゲート酸化膜１０上にゲート電極１３、１６が形成される。ゲート電極１３、１６は各々、例えば、ゲート酸化膜１０上にドーピングされたポリシリコン膜１３a、１６a、シリサイド膜（ＷＳｉx、ＴｉＳｉx、そしてＭｏＳｉx等）（図面に図示せず）、そしてマスク層（Ｓｉ3Ｎ4、ＨＴＯ、ＰＥＯＸＩＤＥ、そしてＡＲＣ等）１３ｂ、１６ｂが順に積層された多層膜で形成される。すなわち、ゲート酸化膜１０上にドーピングされたポリシリコン膜１３a、１６a、シリサイド膜、そしてマスク層１３ｂ、１６ｂが順に蒸着された後、パターニング（patterning）される。マスク層１３ｂ、１６ｂはゲート電極１３、１６形成のための異方性エッチング（anisotropic etch）工程時エッチングマスクとして用いられ、後続イオン注入マスクとしても用いられる。
【００２３】
セルアレー領域のゲート電極１３は、０．２μm以下の長さを有するように形成される。反面、周辺回路領域のゲート電極１６のパターンは、セルアレー領域のゲート電極１３のパターンより大きく、その長さがセルアレー領域より１．５倍以上に大きいものを含んで０．２μm−３．０μm範囲を有するように形成される。望ましくは、０．２μm−１.０μm範囲内の大きさが主になるように形成される。
【００２４】
図１１ないし図１３を参照すると、ゲート電極１３、１６形成のための乾式エッチングを進める間に半導体基板１に損傷が加わるようになる。また、ゲート電極１３、１６の両側下部のゲート酸化膜１０の侵食（enchroachment）が発生される。このような半導体基板１及びゲート酸化膜１０の損傷を治癒するため、通常の乾式酸化工程が遂行される。すると、マスク層１３ｂ、１６ｂを除いたゲート電極１３、１６の両側壁及びゲート電極１３、１６両側の半導体基板１上に酸化膜１８ａ、１８ｂが形成される。この際、ゲート電極１３、１６の両側下部のゲート酸化膜１０は一種のバーズビーク（bird's beak）現象によりその厚さが増える。
【００２５】
これで、トランジスタ動作時ゲート電極１３、１６下部の両側エッジ部分に電界が集中してゲート酸化膜１０の信頼性が劣ることが防止される。
続いて、通常の方法によって、ゲート電極１３、１６の両側壁に絶縁膜スペーサ２０が形成される。しかし、本発明の核心技術である湿式酸化工程を遂行することによって、オキシダント（oxidant）の通路（path）があまりにも大きく保持され、ゲート電極１３、１６の下部に存在する初期ゲート酸化膜１０の厚さを大きく増やすことになる。これはトランジスタの特性に良くない領域を与えることになる。したがって、これを改善するためオキシダントの通路を最小化する必要がある。
【００２６】
酸化膜の成長に支配的な役割をする要素を調べると、酸化工程時体積膨脹による応力（stress）、反応比（reaction ratio）、そしてフラックス（flux）などがある。このような要素に最も大きい影響を与えるものがオキシダントの初期通路と言うことができる。したがって、図１４ないし図１６と同じように、酸化膜１８ａ、１８ｂの一部がエッチングされ、ゲート酸化膜１０よりゲート電極１３、１６両側の酸化膜１８ａがもっと薄い厚さになるようにする。この際、ゲート電極１３、１６の酸化膜１８ａはオキシダントの拡散度（diffusivity）が十分に減少される厚さ、例えば、５０Å以下になるようにする。
【００２７】
酸化膜１８ａ、１８ｂエッチング工程は、ケミカルエッチング（chemical etch）ないし湿式エッチング（wet etch）方法を用いて遂行される。このような酸化膜１８ａ、１８ｂエッチング工程により、ゲート電極１３、１６両側下部のゲート酸化膜１０が参照番号１９で示したように、侵食される場合がある。
【００２８】
図１７ないし図１９を参照すると、ゲート電極１３、１６の両側壁に、例えば、酸化膜で絶縁膜スペーサ２０が形成される。絶縁膜スペーサ２０は、異方性エッチング工程により形成されて酸化阻止層及びソース／ドレーンイオン注入工程時自己整列マスク（self−align mask）として用いられる。
【００２９】
図２０ないし図２２において、半導体基板１全面に湿式酸化方法で酸化膜が形成される。湿式酸化工程は、例えば、７５０℃ないし８５０℃の温度範囲内で遂行される。すると、活性領域４、７、８の大きさに依存して有効ゲート酸化膜の厚さ（effective gate oxide thickness）が変わるようになる。すなわち、活性領域４、７の面積が相対的に狭いセルアレー領域のゲート酸化膜１０ａが活性領域８の面積が相対的に広い周辺回路領域のゲート酸化膜１０ｂよりもっと厚く成長される。
【００３０】
これはゲート長手方向にはオキシダントのゲート酸化膜への浸透が最大限少なくなる反面、ゲート幅方向には素子隔離膜２の上部にオーバーラップされており酸化膜１８ａ、１８ｂエッチング工程が遂行されたとしても、オキシダントの拡散度が減少されないためである。
【００３１】
言い替えれば、セルアレー領域の場合、比較的狭い幅の活性領域４、７を持っているためゲート電極１３の長手方向にオキシダントが浸透できなくても、ゲート電極１３の幅方向にオキシダントが浸透してゲート電極１３の長手方向及び幅方向のすべてに対してゲート酸化膜１０ａの厚さが増える。これにより、セルアレー領域のトランジスタの特性を確保するようになる。
【００３２】
反面、周辺回路領域の場合、活性領域８の広さが十分に広いためゲート幅方向に浸透されるオキシダントの量が極めて少ないのでゲート酸化膜１０ｂの厚さ変化に影響を与えられなくなる。これにより、トランジスタの特性変化がなくなる。その断面を図示はしなかったが、周辺回路領域のゲート長手方向にゲート電極両側エッジ部分のゲート酸化膜はセルアレー領域と同様に厚く成長される。しかし、その他の部分は初期ゲート酸化膜と類似した厚さを有するようになる。
【００３３】
上述のように活性領域４、７、８の幅によるゲート酸化膜１０ａ、１０ｂの成長厚さの差は、次のＴ−ＳＵＰＲＥＭ４及びＭＥＤＩＣＩ（procell ＆ device simulator）を利用したシミュレーション（simulation）結果を通して説明することができる。
【００３４】
図２６は、本発明の実施の形態による活性領域の幅に対する有効ゲート酸化膜の厚さ変化を示すグラフである。
図２６を参照すると、ゲート電極の長さが０．２μmに固定された状態で活性領域の幅のみを変更させた後、湿式酸化工程が遂行される。この際、湿式酸化工程はベアーウェーハ（barewafer）上に６０Å程度酸化膜が形成されたウェーハを用いてＨ2Ｏ雰囲気（１０ liter）で７８０℃、２５分間遂行される。
【００３５】
まず、活性領域の幅が０．２５μm以上である場合、小さいゲートパターンによるゲート酸化膜が約７Å程度の厚さの増加になる。
そして、活性領域の幅が０．２５μm−０．１μm範囲を有する場合、活性領域の幅が減少されることによってゲート電極下部のエッジ部分のバーズビーク状のゲート酸化膜の影響でゲート酸化膜の厚さが続けて増える。
【００３６】
活性領域の幅が０．１μm以下である場合、一種のバーズビークパンチスルー（bird's beak punch through）（オキシダントパンチスルー）が発生され、すなわち、酸化を防止するストレス（stress）を完全に無くしてゲート電極下部の全体ゲート酸化膜の厚さが大きく増える。初期ゲート酸化膜厚さ６０Åから約１１５Åに増える。バーズビークパンチスルー領域は、湿式酸化工程を調節することによって必要な領域への移動が可能である。
【００３７】
バーズビークパンチスルー現象が生じる原因は次の一般的によく知られた数学式１ないし数学式５によって説明される。
【００３８】
Ｓｉ−ＳｉＯ2界面におけるストレス
【数１】
0003995829.tif 000002
η：酸化膜粘度（oxide viscosity）
ａ，ｂ：酸化膜内外側の曲率半径
【００３９】
酸化膜バルクハイドロスタティック圧力（hydrostatic press）
【数２】
0003995829.tif 000003
ξ：界面における酸化膜成長率で決定される速度定数
【００４０】
ストレスによる拡散係数（diffusivity）
【数３】
0003995829.tif 000004
Ｐ：バルク酸化膜ストレス
【００４１】
溶解度（solubility）（Ｃ*）
【数４】
0003995829.tif 000005
【００４２】
表面反応率
【数５】
0003995829.tif 000006
Ωｓｉｏ2：分子体積、Ωｓｉ：原子体積
【００４３】
上記の酸化工程メカニズム（mechanism）を根拠に再び説明すると、活性領域の長手方向にはゲートパターン下部にゲート酸化膜が６０Åで極めて薄く形成されているので、パターニング以後酸化工程が遂行されても酸化時体積膨脹により発生されるストレスが生ずる。これによってオキシダントの拡散係数が急激に減少されることによってゲート酸化膜の厚さの増加量が極めて少なくなる。
【００４４】
しかし、活性領域の幅方向にはゲートパターン下部に厚い酸化膜である素子隔離膜２があるようになるので、酸化時体積膨脹によるオキシダント拡散係数の減少は極めて少なくなる。すなわち、ゲート酸化膜の厚さが増加する。
【００４５】
特に、本発明のようにゲートパターニング及び酸化膜スペーサ形成工程が完了した後、湿式酸化工程を遂行するようになれば、活性領域の長手方向にはゲートパターン大きさ及び二つの酸化膜スペーサという酸化経路（oxidation path）を有する反面、活性領域の幅方向には厚い素子隔離膜２が酸化経路に追加されるので、その差が大きくなって活性領域の幅による効果が主になる。
【００４６】
この際、酸化工程は乾式酸化方法より湿式酸化方法を用いるのが活性領域の幅による影響を効果的に利用するようになる。これは湿式酸化工程が乾式酸化工程に比べて６００倍以上に溶解度（solubility）が高く、Ｈ2ＯとＳｉ−Ｏ間の反応で形成されたヒドロキシルボンド（hydroxyl bond）がＳｉＯ2構造を破って酸化膜の粘度（viscosity）を減少させるためである。そして、これがストレスを減少させて酸化率を増やすようになる。０．２μm以下の幅を有する活性領域に対しては一種のバーズビークパンチスルー現象が発生され、これは有効ゲート酸化膜の厚さを増やす原因になる。
【００４７】
最後に、絶縁膜スペーサ２０をマスクとして用いて高濃度ソース／ドレーン不純物イオンを注入して絶縁膜スペーサ２０両側の半導体基板１内にソース／ドレーン領域２２が形成されれば図２３ないし図２５に示されたように、本発明による相異なるゲート酸化膜を有するトランジスタが完成される。一方、絶縁膜スペーサ２０形成前にＬＤＤ（lightly doped drain）構造のための低濃度ソース／ドレーン不純物イオン注入工程がさらに遂行される。
【００４８】
【発明の効果】
本発明は、高電圧領域の活性領域がノーマル電圧領域の活性領域より相対的に狭い幅を有するように形成し、絶縁膜スペーサ形成後湿式酸化工程を遂行することによって、ゲート電極形成後ゲート酸化膜の厚さを変化させることができ、高電圧領域のゲート酸化膜をノーマル電圧領域のゲート酸化膜より厚く形成することができる効果がある。その結果、素子の動作時高電圧領域のゲート酸化膜のブレークダウンを防止でき、したがって、素子の特性及びその信頼度を向上させることができる効果がある。
【００４９】
また、ゲート電極形成後乾式酸化工程を遂行することによって、半導体基板上部の損傷及びゲート酸化膜の損傷を治癒でき、後続工程でこの酸化膜の一部をエッチングすることにより、オキシダントの通路を減らすことができ、したがって、後続湿式酸化膜形成による体積膨脹によるストレスなどを緩和させることができる効果がある。
【図面の簡単な説明】
【図１】  ノーマル電圧素子及び高電圧素子の各々のゲート酸化膜厚さ変化による電界を示すグラフである。
【図２】  ＤＲＡＭセルの効率を示すグラフである。
【図３】  本発明の実施の形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。
【図４】  本発明の実施の形態によるセルアレー領域及び周辺回路領域のトランジスタの構成を示す平面図である。
【図５】  図３の切断面Ａ−Ａ’によるゲート酸化膜が形成された半導体基板を示す断面図である。
【図６】  図３の切断面Ｂ−Ｂ’によるゲート酸化膜が形成された半導体基板を示す断面図である。
【図７】  図４の切断面Ｃ−Ｃ’によるゲート酸化膜が形成された半導体基板を示す断面図である。
【図８】  図３の切断面Ａ−Ａ’によるゲート電極が形成された半導体基板を示す断面図である。
【図９】  図３の切断面Ｂ−Ｂ’によるゲート電極が形成された半導体基板を示す断面図である。
【図１０】図４の切断面Ｃ−Ｃ’によるゲート電極が形成された半導体基板を示す断面図である。
【図１１】  図３の切断面Ａ−Ａ’による乾式酸化工程が遂行された半導体基板を示す断面図である。
【図１２】  図３の切断面Ｂ−Ｂ’による乾式酸化工程が遂行された半導体基板を示す断面図である。
【図１３】  図４の切断面Ｃ−Ｃ’による乾式酸化工程が遂行された半導体基板を示す断面図である。
【図１４】  図３の切断面Ａ−Ａ’による湿式洗浄工程が遂行された半導体基板を示す断面図である。
【図１５】  図３の切断面Ｂ−Ｂ’による湿式洗浄工程が遂行された半導体基板を示す断面図である。
【図１６】  図４の切断面Ｃ−Ｃ’による湿式洗浄工程が遂行された半導体基板を示す断面図である。
【図１７】  図３の切断面Ａ−Ａ’による絶縁膜スペーサが形成された半導体基板を示す断面図である。
【図１８】  図３の切断面Ｂ−Ｂ’による絶縁膜スペーサが形成された半導体基板を示す断面図である。
【図１９】  図４の切断面Ｃ−Ｃ’による絶縁膜スペーサが形成された半導体基板を示す断面図である。
【図２０】  図３の切断面Ａ−Ａ’による湿式酸化工程が遂行された半導体基板を示す断面図である。
【図２１】  図３の切断面Ｂ−Ｂ’による湿式酸化工程が遂行された半導体基板を示す断面図である。
【図２２】  図４の切断面Ｃ−Ｃ’による湿式酸化工程が遂行された半導体基板を示す断面図である。
【図２３】  図３の切断面Ａ−Ａ’によるソース／ドレーン領域が形成された半導体基板を示す断面図である。
【図２４】  図３の切断面Ｂ−Ｂ’によるソース／ドレーン領域が形成された半導体基板を示す断面図である。
【図２５】  図４の切断面Ｃ−Ｃ’によるソース／ドレーン領域が形成された半導体基板を示す断面図である。
【図２６】  本発明の実施の形態による活性領域の幅に対する有効ゲート酸化膜厚さ変化を示すグラフである。
【符号の説明】
１  半導体基板
２  素子隔離膜
４−８  活性領域
１０  ゲート酸化膜
１２−１６  ゲートパターン
１８  酸化膜
２０  絶縁膜スペーサ
２２  ソース／ドレーン領域
【図１】
0003995829.tif 000007
【図２】
0003995829.tif 000008
【図３】
0003995829.tif 000009
【図４】
0003995829.tif 000010
【図５】
0003995829.tif 000011
【図６】
0003995829.tif 000012
【図７】
0003995829.tif 000013
【図８】
0003995829.tif 000014
【図９】
0003995829.tif 000015
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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