(57)【特許請求の範囲】
【請求項１】
複数の制御回路が出力するそれぞれの制御データ信号にもとづいて複数の入力列と複数の出力列を有する信号切替回路の入出力切替制御を行う制御対象回路の前段に配置する制御多重回路であって、
複数の前記制御回路のそれぞれが出力する制御データ信号を、基準信号に同期した複数の前記制御回路のそれぞれの制御トリガ信号に基づいて多重化して多重化制御データ信号として出力する制御データ多重回路と
複数の前記制御回路のそれぞれの制御トリガ信号を多重化して多重化トリガ信号として出力するトリガ信号多重回路と、
を備え、
前記制御対象回路は、前記トリガ信号多重回路が出力する前記多重化トリガ信号と、前記制御データ多重回路が出力する前記多重化制御データ信号を入力し、前記多重化制御データ信号の個々の前記制御データ信号に基づいて当該制御対象回路が有する前記信号切替回路の入出力切替制御を行うことを特徴とする制御多重回路。
【請求項２】
複数の前記制御回路のそれぞれに対応し、前記制御回路が出力する制御データ信号の出力トリガとなる、基準信号に同期した制御トリガ信号を発生するトリガ信号発生回路と、
複数の前記制御回路のそれぞれに対応し、前記基準信号に同期したクロック信号と前記制御トリガ信号を入力し、前記制御トリガ信号の周期および位相が正しいと判定するとゲート制御トリガ信号と読み出しトリガ信号を出力するトリガ信号判定生成回路と、
を更に備え、
前記トリガ信号多重回路は、複数の前記トリガ信号判定生成回路のそれぞれが出力する前記ゲート制御トリガ信号を入力し、多重化して多重化トリガ信号として出力し、
前記制御データ多重回路は、複数の前記制御回路のそれぞれが出力する制御データ信号を、当該制御データ信号と対応する制御トリガ信号に基づいて書き込み、複数の前記トリガ信号判定生成回路のそれぞれが出力する前記読み出しトリガ信号に基づいて読み出し、多重化して多重化制御データ信号として出力することを特徴とする請求項１記載の制御多重回路。
【請求項３】
前記制御データ多重回路は、前記多重化制御データを出力する際に、当該多重化制御データの取り込みタイミングを規定する制御データロード信号とともに出力し、
前記制御対象回路は、
前記多重化制御データ信号を、前記信号切替回路の複数の入力列と複数の出力列のそれぞれに対応する入力選択データと出力列選択アドレスとに分離出力し、前記制御データロード信号のタイミングで前記入力選択データを、前記出力列選択アドレスに対応して設けられたラッチ回路に書き込む入力選択データ書き込み手段と、
前記ラッチ回路に書き込まれた前記入力選択データを、前記多重化トリガ信号のタイミングで読み出して、前記信号切替回路の前記出力列選択アドレスに対応して出力する入力選択データ読み出し手段とを備え、
前記信号切替回路は、前記出力列選択アドレスに対応して入力した前記入力選択データに基づいてこれら複数の第２のラッチ回路の出力を、外部から入力される複数の入力データに応じて入出力切替制御を行うことを特徴とする請求項２記載の制御多重回路。
【請求項４】
前記制御対象回路が有する前記信号切替回路は映像信号の切替回路であり、前記基準信号の周期は前記映像信号のフィールド周波数と同じで、前記制御トリガ信号のパルス位相は前記映像信号のブランキング期間内であることを特徴とする請求項１ないし３のいずれかの請求項に記載の制御多重回路。
【請求項５】
前記制御対象回路が有する前記信号切替回路は音声信号の切替回路であり、前記基準信号の周期は前記音声信号のフィールド周波数と同じで、前記制御トリガ信号のパルス位相は前記音声信号のブランキング期間内であることを特徴とする請求項１ないし３のいずれかの請求項に記載の制御多重回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は制御多重回路に関し、特に映像信号フォーマットが異なる映像信号切替回路に用いる制御多重回路に関する。
【０００２】
【従来の技術】
従来、映像信号切替回路の制御回路は、一般的には単一で充分であった。それは、通常一つの切替回路にて扱われる映像信号の方式が単一（日本で言えばＮＴＳＣ方式およびそれに対応するＳＤＴＶのデジタルフォーマット）であるため、特に異なる位相において信号を切り替えるといった必要性は無いからである。
【０００３】
しかしながら、近年の半導体の高集積化・高速化・高機能化を基礎として、より単位時間あたりの情報量（ビットレート）の多い映像信号方式（日本で言えばデジタルハイビジョン、もしくはＨＤＴＶのデジタルフォーマット）を扱えることが可能となり、これに伴い放送業界では、従来のＳＤＴＶの地上波アナログ放送・ＢＳアナログ放送と平行して、ＨＤＴＶをベースとしたＢＳデジタル放送が開始された。
【０００４】
また、ＨＤＴＶをベースとした地上波デジタル放送の開始も予定され、当面地上波アナログ放送と同一内容を同時に放送することが決定されている（これはサイマル放送と呼称される）。
【０００５】
この様に最近では、同一の内容であるが信号フォーマットの異なる映像信号を同時に扱う必要が生じている。
【０００６】
この場合同一の内容を伝送するのに、元の映像素材と同時にＳＤＴＶ−ＨＤＴＶ間で信号方式変換したものを平行して同一の切替回路で扱うが、信号方式変換処理にかかる時間だけの位相差が生じることなる。
【０００７】
例えば、走査線数が１１２５本のＨＤＴＶから走査線数５２５本のＳＤＴＶに変換する場合、ＨＤＴＶにおける９０ライン分の時間的な位相差が、現状の機器に存在することになる。
【０００８】
また、半導体の高集積化・高機能化の流れは、単一の信号切替素子における入出力数の増大と、単一素子が異なるビットレートの信号を扱うことも可能にしているので、設備有効活用やコストの観点から、単一の信号切替回路、特に単一の信号切替素子に異なる位相差で切替制御を行うことが望まれることになる。
【０００９】
このような技術の一例として、特開平１−１０９８７５号公報記載の「映像混合装置」が知られている。
【００１０】
この公報では、入力切替回路に入力映像信号の位相差に応じた位相制御パルスを映像信号と同時に切替え、その後段の位相調整回路で位相制御パルスを受けることで位相調整された信号を得て、これにより遅延回路の使用数が少なく位相制御のための制御信号処理が容易な映像混合装置の技術が記載されている。
【００１１】
【発明が解決しようとする課題】
上述した従来の制御多重回路は、対象とする制御回路毎に専用の制御対象回路を設けることが必要となるので、回路規模が大きく複雑になるという欠点を有している。
【００１２】
また、位相差のある制御信号に対して書込み、読み出しのタイミングに制限が生じ、他回路との連携動作が必要で複雑化するという欠点を有している。
【００１３】
本発明の目的は、単一の制御トリガ信号入力、単一の制御データ信号入力および単一の制御データロード信号入力のみを有する回路の制御入力の前段に、制御信号を多重させる回路を設けることで複数の制御回路が位相差を持つ場合も含めて制御できる制御多重回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の制御多重回路は、複数の制御回路が出力するそれぞれの制御データ信号にもとづいて複数の入力列と複数の出力列を有する信号切替回路の入出力切替制御を行う制御対象回路の前段に配置する制御多重回路であって、
複数の前記制御回路のそれぞれが出力する制御データ信号を、基準信号に同期した複数の前記制御回路のそれぞれの制御トリガ信号に基づいて多重化して多重化制御データ信号として出力する制御データ多重回路と
複数の前記制御回路のそれぞれの制御トリガ信号を多重化して多重化トリガ信号として出力するトリガ信号多重回路と、
を備え、
前記制御対象回路は、前記トリガ信号多重回路が出力する前記多重化トリガ信号と、前記制御データ多重回路が出力する前記多重化制御データ信号を入力し、前記多重化制御データ信号の個々の前記制御データ信号に基づいて当該制御対象回路が有する前記信号切替回路の入出力切替制御を行うことを特徴としている。
【００１５】
さらに、本発明の制御多重回路は、複数の前記制御回路のそれぞれに対応し、前記制御回路が出力する制御データ信号の出力トリガとなる、基準信号に同期した制御トリガ信号を発生するトリガ信号発生回路と、
複数の前記制御回路のそれぞれに対応し、前記基準信号に同期したクロック信号と前記制御トリガ信号を入力し、前記制御トリガ信号の周期および位相が正しいと判定するとゲート制御トリガ信号と読み出しトリガ信号を出力するトリガ信号判定生成回路と、
を更に備え、
前記トリガ信号多重回路は、複数の前記トリガ信号判定生成回路のそれぞれが出力する前記ゲート制御トリガ信号を入力し、多重化して多重化トリガ信号として出力し、
前記制御データ多重回路は、複数の前記制御回路のそれぞれが出力する制御データ信号を、当該制御データ信号と対応する制御トリガ信号に基づいて書き込み、複数の前記トリガ信号判定生成回路のそれぞれが出力する前記読み出しトリガ信号に基づいて読み出し、多重化して多重化制御データ信号として出力することを特徴としている。
【００１６】
また、本発明の制御多重回路は、前記制御データ多重回路は、前記多重化制御データを出力する際に、当該多重化制御データの取り込みタイミングを規定する制御データロード信号とともに出力し、
前記制御対象回路は、
前記多重化制御データ信号を、前記信号切替回路の複数の入力列と複数の出力列のそれぞれに対応する入力選択データと出力列選択アドレスとに分離出力し、前記制御データロード信号のタイミングで前記入力選択データを、前記出力列選択アドレスに対応して設けられたラッチ回路に書き込む入力選択データ書き込み手段と、
前記ラッチ回路に書き込まれた前記入力選択データを、前記多重化トリガ信号のタイミングで読み出して、前記信号切替回路の前記出力列選択アドレスに対応して出力する入力選択データ読み出し手段とを備え、
前記信号切替回路は、前記出力列選択アドレスに対応して入力した前記入力選択データに基づいてこれら複数の第２のラッチ回路の出力を、外部から入力される複数の入力データに応じて入出力切替制御を行うことを特徴としている。
【００１７】
また、本発明の制御多重回路は、前記制御対象回路が有する前記信号切替回路は映像信号の切替回路であり、前記基準信号の周期は前記映像信号のフィールド周波数と同じで、前記制御トリガ信号のパルス位相は前記映像信号のブランキング期間内であることを特徴としている。
【００１８】
さらにまた、本発明の制御多重回路は、前記制御対象回路が有する前記信号切替回路は音声信号の切替回路であり、前記基準信号の周期は前記音声信号のフィールド周波数と同じで、前記制御トリガ信号のパルス位相は前記音声信号のブランキング期間内であることを特徴としている。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２３】
図１は本発明の制御多重回路の一つの実施の形態を示すブロック図である。
【００２４】
図１に示す本実施の形態は、基準信号９を発生する基準信号発生回路１と、基準信号９を入力しクロック信号１５を出力するクロック信号生成回路２９と、基準信号９から制御用の制御トリガ信号９１−０１，９１−０２を出力するトリガ信号発生回路６０と、基準信号９から制御トリガ信号９１−１を出力するトリガ信号発生回路６１と、基準信号９から制御トリガ信号９１−２を出力するトリガ信号発生回路６２と、制御トリガ信号９１−０１，９１−０２のいずれかの入力を選択して制御トリガ信号９１−０３を出力するトリガ信号選択回路１９と、制御トリガ信号９１−０１，９１−０２，９１−０３を入力し制御データ信号８１−０を出力する制御回路１０と、制御トリガ信号９１−１を入力し制御データ信号８１−１を出力する制御回路１１と、制御トリガ信号９１−２を入力し制御データ信号８１−２を出力する制御回路１２と、制御トリガ信号９１−０３およびクロック信号１５を入力し、ゲート制御トリガ信号９２−０、読み出しトリガ信号９３−０１，９３−０２、アラーム出力９４−０を出力するトリガ信号判定生成回路２０と、制御トリガ信号９１−１およびクロック信号１５を入力し、ゲート制御トリガ信号９２−１、読み出しトリガ信号９３−１、アラーム出力９４−１を出力するトリガ信号判定生成回路２１と、制御トリガ信号９１−２およびクロック信号１５を入力し、ゲート制御トリガ信号９２−２、読み出しトリガ信号９３−２、アラーム出力９４−２を出力するトリガ信号判定生成回路２２と、ゲート制御トリガ信号９２−０２，９２−１，９２−２を多重し、多重化トリガ信号９５を出力するトリガ信号多重回路３と、制御データ信号８１−０，８１−１，８１−２、制御トリガ信号９１−０１，９１−０２，９１−１，９１−２および読み出しトリガ信号９３−０１，９３−０２，９３−１，９３−２を入力し、多重化した多重化制御データ信号８４および制御データロード信号８４−１を出力する制御データ多重回路４と、多重化トリガ信号９５、多重化制御データ信号８４および制御データロード信号８４−１を入力し、制御処理される被制御回路を有した制御対象回路５とから構成されている。
【００２５】
次に、図１を参照して本実施の形態の動作をより詳細に説明する。
【００２６】
図１を参照すると、制御データ多重回路４を用いた複数（３つ）の制御回路１０，１１，１２を有する回路が示されている。
【００２７】
まず、基準信号発生回路１から制御周期の基準となる基準信号９が、トリガ信号発生回路６０，６１，６２およびクロック信号生成回路２９に供給される。
【００２８】
トリガ信号発生回路６０、トリガ信号発生回路６１およびトリガ信号発生回路６２では、基準信号９をもとにして基準信号９と同一周期でかつ位相差が固定で予め判別されている制御トリガ信号９１−０１，９１−０２，９１−１，９１−２がそれぞれ生成出力される。これら制御トリガ信号の位相は同相であっても良い。なお、３つのトリガ信号発生回路６０，６１，６２は各々がＰＬＬ回路、カウンタ回路、デコーダ回路等から構成されている。
【００２９】
また、クロック信号生成回路２９は、周波数が基準信号９の逓倍のクロック信号１５を生成出力する。クロック信号生成回路２９はＰＬＬ回路等から構成されており、クロック信号１５の周期は制御トリガ信号９１−０１〜９１−２のパルス幅と同じ程度かその半分程度である。これはトリガ信号判定生成回路２０，２１，２２において、カウンタ動作や、判定保持回路でデータを保持するのに必要十分なパルス幅であるからである。
【００３０】
制御回路１０には複数の制御トリガ信号９１−０１，９１−０２が供給されている。また、これらの制御トリガ信号９１−０１，９１−０２はトリガ信号選択回路１９によって選択され、制御トリガ信号９１−０３として出力される。
【００３１】
制御トリガ信号９１−０３は、制御回路１０およびトリガ信号判定生成回路２０に出力される。制御回路１０では制御トリガ信号９１−０１，９１−０２，９１−０３をトリガとして、制御データ信号８１−０を制御データ多重回路４に出力する。
【００３２】
制御回路１１は単一の制御トリガ信号９１−１をトリガとして、制御データ信号８１−１を制御データ多重回路４に出力する。
【００３３】
同様に、制御回路１２は単一の制御トリガ信号９１−２をトリガとして、制御データ信号８１−２を制御データ多重回路４に出力する。
【００３４】
一方、クロック信号生成回路２９で生成されたクロック信号１５は、トリガ信号判定生成回路２０，２１，２２に出力される。
【００３５】
トリガ信号判定生成回路２０には制御トリガ信号９１−０３が、トリガ信号判定生成回路２１には制御トリガ信号９１−１が、トリガ信号判定生成回路２２には制御トリガ信号９１−２が供給される。
【００３６】
すなわち、基準信号発生回路１の基準信号９に同期した制御トリガ信号９１−０１〜９１−２が制御回路１０，１１，１２に出力される。これをトリガとして出力された各々の制御データ信号８１−０，８１−１，８１−２と各々の制御トリガ信号９１−０１，９１−１，９１−２が、制御データ多重回路４に出力されて書込まれる。
【００３７】
一方、各々の制御トリガ信号９１−０３，９１−１，９１−２は、トリガ信号判定生成回路２０，２１，２２に各々出力される。各々の制御トリガ信号の周期および位相が正しいと判定された場合のみ、ゲート制御トリガ信号９２−０，９２−１，９２−２がトリガ信号多重回路３に出力され、読み出しトリガ信号９３−０１，９３−０２，９３−１，９３−２が制御データ多重回路４に出力される。
【００３８】
トリガ信号多重回路３では、ゲート制御トリガ信号９２−０，９２−１，９２−２が多重され、多重化トリガ信号９５として制御対象回路５のトリガ入力端子５０−１に出力される。
【００３９】
一方、読み出しトリガ信号９３−０１，９３−０２，９３−１，９３−２によって、制御データ多重回路４に書込まれた制御データ信号８１−０，８１−１，８１−２が多重され、多重化制御データ信号８４として適時読み出され、制御対象回路５の制御データ入力端子５０−２に出力されるのと同時に、制御データロード信号８４−１が制御対象回路５の制御データロード入力端子５０−３に出力される。
【００４０】
図２は図１のトリガ信号判定生成回路の詳細を示すブロック図である。
【００４１】
なお、図２において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００４２】
図２を参照すると、トリガ信号判定生成回路２０は制御トリガ信号９１−０３をロード入力としてロード値を入力し、またクロック信号生成回路２９からのクロック信号１５をクロック入力として入力し、カウンタ回路２０−１が動作している。カウンタ回路２０−１の出力カウンタ値２０−８はデコード回路２０−２に出力される。デコード回路２０−２が出力するリセット信号２０−９は、カウンタ回路２０−１のリセット入力へ出力される。
【００４３】
なお、リセット信号２０−９のデコード値は、カウンタの周期が基準信号９と同じ周期となるように設計されているものとする。
【００４４】
デコード回路２０−２からは、制御トリガ信号９１−０３が正しく入力されている場合、制御トリガ信号９１−０３と同相・同極性となる判定信号２０−１０がデコードされ、制御トリガ信号９１−０３と共に判定回路２０−３に出力されている。判定回路２０−３は両者の信号を比較することで、制御トリガ信号９１−０３が正しいかどうかを判定し、判定結果信号２０−１１を判定保持回路２０−４に出力する。
【００４５】
判定保持回路２０−４は、制御トリガ信号９１−０３をイネーブル入力、クロック信号１５をクロック入力とすることで、制御トリガ信号９１−０３が入力する毎に判定結果信号２０−１１を保持し、アラーム出力９４−０として出力する。
【００４６】
また、アラーム出力９４−０はゲート回路２０−５、ゲート回路２０−６、ゲート回路２０−７へのゲート入力として出力される。各々のゲート回路は、制御トリガ信号９１−０３、デコード回路２０−２のデコード出力２０−１２，２０−１３をそれぞれゲートし、ゲート制御トリガ信号９２−０、読み出しトリガ信号９３−０１、読み出しトリガ信号９３−０２として出力する。アラーム出力９４−０がネガティブなときのみ、各々のトリガ信号が出力される。
【００４７】
なお、トリガ信号判定生成回路２１，２２は上述のトリガ信号判定生成回路２０の動作と同じであるが、デコード出力２０−１３、ゲート回路２０−７は不要となる。
【００４８】
図１に戻って、説明を続ける。
【００４９】
ゲート制御トリガ信号９２−０はトリガ信号多重回路３に出力され、また読み出しトリガ信号９３−０１および読み出しトリガ信号９３−０２は、制御データ多重回路４に出力される。
【００５０】
同様にして、トリガ信号判定生成回路２１には制御トリガ信号９１−１、クロック信号１５が入力され、ゲート制御トリガ信号９２−１をトリガ信号多重回路３に出力し、読み出しトリガ信号９３−１を制御データ多重回路４に出力し、アラーム出力９４−１を出力する。
【００５１】
また、トリガ信号判定生成回路２２には制御トリガ信号９１−２、クロック信号１５が入力され、ゲート制御トリガ信号９２−２をトリガ信号多重回路３に出力し、また読み出しトリガ信号９３−２を制御データ多重回路４に出力し、アラーム出力９４−２を出力する。
【００５２】
トリガ信号多重回路３では、ゲート制御トリガ信号９２−０，９２−１，９２−２のパルスが多重され、多重化トリガ信号９５として制御対象回路５のトリガ入力端子５０−１に出力される。
【００５３】
図３は図１の制御データ多重回路の詳細を示すブロック図である。
【００５４】
なお、図３において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００５５】
制御データ信号８１−０は、制御トリガ信号９１−０１を切替のタイミングとしてデータ切替書込回路４１−０１を介して、記憶回路４２−０１１および記憶回路４２−０１２に交互に記憶される。記憶されたデータは読み出しトリガ信号９３−０１を読み出しのトリガとして、同じ期間内でデータが書込まれている記憶回路でない方の記憶回路から、データ読出多重回路４３によって制御データ信号８１−０が交互に読み出され、多重化制御データ信号８４として出力される。
【００５６】
同様にして、制御データ信号８１−１は、制御トリガ信号９１−１を切替のタイミングとしてデータ切替書込回路４１−１を介して、記憶回路４２−１１および記憶回路４２−１２に交互に記憶される。記憶されたデータは読み出しトリガ信号９３−１を読み出しのトリガとして、同じ期間内でデータが書込まれている記憶回路でない方の記憶回路から、データ読出多重回路４３によって制御データ信号８１−１が交互に読み出され、多重化制御データ信号８４として出力される。
【００５７】
制御データ信号８１−０、制御トリガ信号９１−０２および読み出しトリガ信号９３−０２並びに制御データ信号８１−２、制御トリガ信号９１−２および読み出しトリガ信号９３−２の関係も同様である。
【００５８】
また、制御データ多重回路４が有するデータ読出多重回路４３からは、多重化制御データ信号８４に合せて制御データロード信号８４−１が出力される。
【００５９】
図１に戻って、多重化トリガ信号９５、多重化制御データ信号８４および制御データロード信号８４−１は、それぞれ制御対象回路５のトリガ入力端子５０−１、制御データ入力端子５０−２および制御データロード入力端子５０−３に入力される。制御対象回路５では、制御データロード入力端子５０−３がアクティブなときの制御データ入力端子５０−２の信号が記憶され、トリガ入力端子５０−１へのパルスに同期して記憶された制御データが実行される。
【００６０】
図４は図１の制御対象回路の詳細を示すブロック図である。
【００６１】
なお、図４において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００６２】
図４を参照すると、出力列の数がＮ０＋Ｎ１＋Ｎ２、入力の数がＭの信号切替回路５５の例が示されている。
【００６３】
制御対象回路５では、多重化トリガ信号９５が入力端子５０−１に、多重化制御データ信号８４が入力端子５０−２に、制御データロード信号８４−１が入力端子５０−３に出力される。
【００６４】
多重化制御データ信号８４は入力端子５０−２を介して、アドレス／データ分離回路５１に出力される。アドレス／データ分離回路５１は、多重化制御データ信号８４から入力を選択する入力選択データ１６を分離出力し、ラッチ回路５３−１〜ラッチ回路５３−（Ｎ０＋Ｎ１＋Ｎ２）に出力する。
【００６５】
一方、多重化制御データ信号８４から分離された出力列選択アドレス１７は、制御データロード信号８４−１とともにアドレスデコード回路５２に出力され、制御データロード信号８４−１がアクティブな期間に限り、信号切替回路５５の出力列選択アドレスと対応するラッチ回路５３−１〜ラッチ回路５３−（Ｎ０＋Ｎ１＋Ｎ２）のいずれか１つのゲートを開き、入力選択データ１６をラッチする。
【００６６】
さらに入力端子５０−１からの多重化トリガ信号９５がアクティブなときに、ラッチ回路５４−１〜ラッチ回路５４−（Ｎ０＋Ｎ１＋Ｎ２）は、前段のラッチ回路５３−１〜ラッチ回路５３−（Ｎ０＋Ｎ１＋Ｎ２）の出力をラッチし、信号切替え回路５５の入力端子５５−１−１〜入力端子５５−１−（Ｎ０＋Ｎ１＋Ｎ２）に出力される。
【００６７】
信号切替え回路５５は、入力５５−１−Ｎ（Ｎ＝１からＮ０＋Ｎ１＋Ｎ２）に入力されるデータに従い、対応する出力列Ｎの出力を入力１から入力Ｍまでのいずれかに切り替えて出力する。
【００６８】
なお、図４では仮に出力列１から出力列Ｎ０までを制御回路１０により制御される出力列、出力列Ｎ０＋１から出力列Ｎ０＋Ｎ１までを制御回路１１により制御される出力列、出力列Ｎ０＋Ｎ１＋１から出力列Ｎ０＋Ｎ１＋Ｎ２までを制御回路１２により制御される出力列としている。これは出力列に対応する制御データ信号中の出力列選択アドレスをそれぞれの制御回路に割り当てることで実現できる。ただし、このアドレス割当ては任意なので、制御回路と制御される出力列を自由に割り当てること、特に出力列を混在させることも可能である。
【００６９】
このようにして入力端子５０−２の多重化制御データ信号８４に従い、入力端子５０−１の多重化トリガ信号９５に同期して、出力列からの信号出力が切り替わることになる。
【００７０】
図５は制御回路及び制御データ多重回路内の記憶回路のデータ書込みを示すタイムチャートである。
【００７１】
まず、図１の制御回路１０，１１，１２から制御データ多重回路４の中の記憶回路４２−０１１，４２−０１２，４２−１１，４２−１２，４２−０２１，４２−０２２，４２−２１，４２−２２に制御データ信号８１−０，８１−１，８１−２が書込まれるまでの動作について、図５を参照して説明する。
【００７２】
ここではまず、制御トリガ信号９１−０１と制御トリガ信号９１−１とが同相、また制御トリガ信号９１−０２と制御トリガ信号９１−２とが同相、かつ制御トリガ信号９１−０１と制御トリガ信号９１−０２とで位相差がある場合について説明する。
【００７３】
時刻１１、時刻２１、時刻３１および時刻４１が制御トリガ信号９１−０１および制御トリガ信号９１−１のアクティブパルスを発生する時刻であり、また時刻１２、時刻２２、時刻３２および時刻４２が制御トリガ信号９１−０２および制御トリガ信号９１−２のアクティブパルスを発生する時刻である。
【００７４】
それぞれのアクティブパルスは基準信号９０と同一周期である（周期長は期間１、２、３、または４倍の長さである）。
【００７５】
また、互いに一定の位相差を有している（位相差は期間１−１、期間２−１、期間３−１、または期間４−１の長さである）。
【００７６】
制御対象回路５は図４に示されている信号切替回路５５で、特に映像または音声の切替回路である場合は、基準信号９の周期は映像信号または音声信号のフィールド周波数と同じであり、かつ制御トリガ信号のパルスの位相は、映像信号または音声信号のブランキング期間内であることが望ましい。これは、映像信号または音声信号の出力にショックが無いようにするためである。映像信号または音声信号のフィールド周波数は信号フォーマットにより異なるが、通常６０／１．００１Ｈｚないし５０Ｈｚなどである。
【００７７】
ここで制御データ信号８１−０および制御トリガ信号９１−０１に注目すると、時刻１１に発生した制御トリガ信号９１−０１のパルスを契機に、データ切替書込回路４１−０１における書込み先が記憶回路４２−０１１となる。また同パルスを契機に時刻１２までに、制御回路１０からの制御データ信号８１−０が、データ切替書込回路４１−０１を介して記憶回路４２−０１１に書込まれる。書込まれた内容をＣ０−１１と記す。
【００７８】
次に、時刻２１に発生した制御トリガ信号９１−０１のパルスを契機に、データ切替書込回路４１−０１における書込み先が記憶回路４２−０１２となる。また同パルスを契機に時刻２２までに、制御回路１０からの制御データ信号８１−０が、データ切替書込回路４１−０１を介して記憶回路４２−０１２に書込まれる。書込まれた内容をＣ０−１２と記す。
【００７９】
さらに、時刻３１に発生した制御トリガ信号９１−０１のパルスを契機に、データ切替書込回路４１−０１における書込み先が再び記憶回路４２−０１１となる。このようにして、制御トリガ信号９１−０１を契機として、制御回路１０から２つの記憶回路４２−０１１および記憶回路４２−０１２への書込みが交互に繰り返される。
【００８０】
一方、制御データ信号８１−０および制御トリガ信号９１−０２に注目すると、同様にして、時刻１２に発生する制御トリガ信号９１−０２のパルスを契機に時刻２１までに、制御回路１０が制御データ信号８１−０（内容をＣ０−２１とする）を記憶回路４２−０２１に書込み、また時刻２２に発生する制御トリガ信号９１−０２のパルスを契機に時刻３１までに、制御データ信号８１−０（内容をＣ０−２２とする）を記憶回路４２−０２２に書込むという様に、制御トリガ信号９１−０２を契機として、制御回路１０から２つの記憶回路４２−０２１および記憶回路４２−０２２への書込みが交互に繰り返される。
【００８１】
制御トリガ信号９１−１、制御データ信号８１−１、記憶回路４２−１１および記憶回路４２−１２間の関係、また制御トリガ信号９１−２、制御データ信号８１−２、記憶回路４２−２１および記憶回路４２−２２間の関係に付いても同様である。
【００８２】
ただし、制御データ信号８１−１の書込み時間長は、制御トリガ信号９１−１のパルス間未満でよく、制御トリガ信号９１−１のパルスから制御トリガ信号９１−２のパルスまでの間に書込みが終了する必要は必ずしもない。同様に、制御データ信号８１−２の書込み時間長は制御トリガ信号９１−２のパルス間未満でよい。
【００８３】
図６は多重化制御トリガ信号の読み出し動作を示すタイムチャートである。
【００８４】
次にトリガ信号判定生成回路２０，２１，２２でそれぞれ生成する読み出しトリガ信号９３−０１，９３−０２を契機として、制御データ多重回路４の中の記憶回路４２−０１１，４２−０１２，４２−０２１，４２−０２２からデータ読出多重回路４３を介して、多重化制御データ信号８４が読み出されるまでの動作を図６を参照して説明する。
【００８５】
まず、読み出しトリガ信号９３−０１と記憶回路４２−０１１および記憶回路４２−０１２に注目する。読み出しトリガ信号９３−０１は、制御トリガ信号９１−０２でパルスが発生してから制御トリガ信号９１−０１でパルスが発生するまでの間の適切な時刻に、制御トリガ信号９１−０１と固定の位相差を持って発生する。トリガ信号判定生成回路２０の入力である制御トリガ信号９１−０３は制御トリガ信号９１−０１と位相差が固定であり、かつ予め判っているのでこれは可能である。
【００８６】
読み出しトリガ信号９３−０１を契機として、データ読出多重回路４３を介して、記憶回路４２−０１１または記憶回路４２−０１２からデータが交互に読み出される。読み出し期間は、次の制御トリガ信号９１−０１のパルスが発生するまでに、同時に切替が行われる他の制御の読み出しも終了するのに十分な時間を残す短さである必要がある。記憶回路に高速なＦＩＦＯメモリ素子などを用いることでこの条件は満たされる。
【００８７】
読み出しは、書込みが行われていない記憶回路もしくは終了した記憶回路から行われる。例えば、制御トリガ信号９１−０１のパルスが発生する時刻１１から時刻２１の間では、記憶回路４２−０１１には書込みが行われているので、読み出しは記憶回路４２−０１２から行われる。また、時刻２１から時刻３１の間では、記憶回路４２−０１２には書込みが行われているので、読み出しは記憶回路４２−０１１から行われる。
【００８８】
この様にすることで、制御トリガ信号９１−０１のあるパルスを契機に書込まれた制御データが、位相差の異なる制御トリガ信号９１−０２や制御トリガ信号９１−２の２つのパルスが発生した後で、かつ制御トリガ信号９１−０１の２つ目のパルスより前に読み出すことができる。
【００８９】
次に、読み出しトリガ信号９３−０２と記憶回路４２−０２１および記憶回路４２−０２２に注目すると、同様に、制御トリガ信号９１−０２のあるパルスを契機に書込まれた制御データが、この契機となったパルスより後において、位相差の異なる制御トリガ信号９１−０１や制御トリガ信号９１−１の２つのパルスが発生した後で、かつ制御トリガ信号９１−０２の２つ目のパルスより前に読み出すことができる。
【００９０】
読み出しトリガ信号９３−１と記憶回路４２−１１および記憶回路４２−１２に注目すると、同様に、制御トリガ信号９１−１のあるパルスを契機に書込まれた制御データが、この契機となったパルスより後において、位相差の異なる制御トリガ信号９１−０２や制御トリガ信号９１−２の２つのパルスが発生した後で、かつ制御トリガ信号９１−１の２つ目のパルスより前に読み出すことができる。
【００９１】
ただし、記憶回路４２−０１１および記憶回路４２−０１２から読み出されたデータの後とする。
【００９２】
また、読み出しトリガ信号９３−２と記憶回路４２−２１および記憶回路４２−２２に注目すると、同様に、制御トリガ信号９１−２のあるパルスを契機に書込まれた制御データが、この契機となったパルスより後において、位相差の異なる制御トリガ信号９１−０１や制御トリガ信号９１−１の２つのパルスが発生した後で、かつ制御トリガ信号９１−２の２つ目のパルスより前に読み出すことができる。ただし、記憶回路４２−０２１および記憶回路４２−０２２から読み出されたデータの後とする。
【００９３】
以上の様にして、すべての制御データ信号が、書込みの契機となった制御トリガ信号のパルスを時間基準にして、位相が異なる制御トリガ信号の２つ目のパルスより後から同相の制御トリガ信号の２つめのパルスより前までに、多重化制御データ信号８４として制御データ多重回路４から読み出される。
【００９４】
次に図１のトリガ信号判定生成回路２０，２１，２２とトリガ信号多重回路３について説明する。
【００９５】
トリガ信号判定生成回路２０，２１，２２はそれぞれ入力の制御トリガ信号９１−０３，９１−１，９１−２の周期・位相・極性が正しいと判定すると、入力の制御トリガ信号９１−０３，９１−１，９１−２をそのまま出力する。すなわち、例えばゲート制御トリガ信号９２−１は入力の制御トリガ信号９１−１と同じ波形である。また、入力に問題があると判定すると、制御トリガ信号９１−１などの極性の場合は、ハイレベルの固定値を出力する。
【００９６】
このようにゲート制御トリガ信号９２−０，９２−１，９２−２の入力に対し、トリガ信号多重回路３はパルスを多重した多重化トリガ信号９５を出力する。これは元の制御トリガ信号９１−０１，９１−０２，９１−１，９１−２のパルスを多重したものと同じである。例えば、図５の多重化制御データ信号８４のようになる。
【００９７】
図７はすべての制御トリガ信号が同相である場合を示すタイムチャートである。
【００９８】
この場合、制御回路１０から出力される制御データ信号８１−０は、図５のように期間を分けて出力する必要はないので、図３におけるデータ切替書込回路４１−０２、記憶回路４２−０２１および記憶回路４２−０２２を使用する必要はない。
【００９９】
また、各々の記憶回路４２−０１１などの読み出しは、書込みの契機となった制御トリガ信号９１−０１のパルスの１つ目のパルスより後から２つ目のパルスより前までに、順次行われれば良い。
【０１００】
図８は位相差がある場合を示すタイムチャートである。
【０１０１】
図８では、時刻１１に発生する制御トリガ信号９１−０１，９１−１のパルスを契機に、制御データ多重回路４に書込まれる制御データ信号８１−０，８１−１はすべて、異なる位相である時刻１２に発生する制御トリガ信号９１−０２，９１−２のパルスまでに書込みを終了する。従って、図５とは異なり、それらのデータは時刻１２から時刻２１までに多重化制御データ信号８４として読み出すことができる。別の位相の制御トリガ信号を契機とする制御データ信号も同様である。
【０１０２】
図９は位相差がない場合を示すタイムチャートである。
【０１０３】
図９では、時刻１１に発生する制御トリガ信号９１−０１，９１−１，９１−２のパルスを契機に、制御データ多重回路４に書込まれる制御データ信号８１−０，８１−１，８１−２は、すべて時刻１３までに書込みを終了している。時刻１３から次の制御トリガ信号の発生する時刻２１までは、一定の期間がある。したがって、図７とは異なり、この時刻１３から時刻２１までの期間において多重化制御データ信号８４としてすべてが読み出されている。
【０１０４】
以上の実施例では制御対象の回路は単一として述べているが、これにも制限がなく、並列に複数の制御対象の回路を扱うことができる。この際、多重化制御トリガ信号９５や多重化制御データ信号８４と制御データロード信号８４−１を各々の制御対象回路５の制御入力に分配すればよい。
【０１０５】
上述の通り、本発明は周期的に制御が加えられ、かつ制御入力については、単一の制御トリガ信号入力、単一の制御データ信号入力および単一の制御データロード信号入力のみを有する回路の制御入力の前段に、制御信号を多重させる回路を設けることで、複数の制御回路が位相差を持つ場合も含めて制御できる構成を提供するものである。
【０１０６】
なお、図１では制御回路が３つの場合を示したが、制御回路の数に制限されるものではなく３以上でもよい。
【０１０７】
また、逆に一部の制御回路が無い場合も可能である。例えば制御回路１０のみの場合、制御回路１０が無い場合、制御回路１２が無い場合でもよい。
【０１０８】
また、位相差のある制御トリガ信号が２つの場合を示したが、その数にも制限されるものではない。
【０１０９】
図１の制御データ信号８１−１および制御データ信号８１−２が、制御回路１０同様に単一の制御回路から出ていてもよい。すなわち、一度に位相差のある制御を行う制御回路が２つでもよい。また、２つに限らず、その数に制限はない。
【０１１０】
さらに、制御回路から制御データ信号が出力されてから、制御対象回路５の制御に反映するのが、制御回路への制御トリガ信号のパルスから２つ目、すなわち２個後のパルスの時点である実施例を示したが、一般にＸを２以上の整数としてＸ個後のパルスで反映することが可能である。この場合図３において、制御データ信号の入力に対応する記憶回路の数、すなわちデータ切替書込回路で切り替えられる記憶回路の数がＸ個であればよい。
【０１１１】
また逆に、条件付きでＸ＝１の場合に付いても実現可能である。
【０１１２】
ここで条件とは、まず位相差がある場合は、すべての制御回路からの制御データ信号の書込みが、トリガとなる制御トリガ信号のパルスから位相の異なる制御トリガ信号の次のパルスまでの間で終了することである。
【０１１３】
また位相差が無い場合は、すべての制御回路から制御データ信号の書込みが、トリガとなる制御トリガ信号のパルスから周期より短い、ある一定の書込み期間内に終了し、したがって次の制御トリガ信号のパルスまでに制御データ多重回路４からの多重化されるデータの読み出しが全て終了する期間が存在することである。
【０１１４】
なお、上述の制御多重回路は、映像信号切替装置に組み込まれて使用される。
【０１１５】
従って、本発明により、例えば単純にＨＤＴＶとＳＤＴＶの混在切替を実現するのには、図１で制御回路１０のみが存在する場合を用いればよい。また、切替回路の出力信号を信号方式毎に処理・合成する回路の入力として連動させる場合には、図１で制御回路１１がＨＤＴＶ用処理・合成回路の制御回路で、かつ制御回路１２がＳＤＴＶ用処理・合成回路の制御回路である場合を用いればよい。
【０１１６】
【発明の効果】
以上説明したように、本発明の制御多重回路は、制御データ多重回路およびトリガ信号多重回路を設けることで、単一の制御対象の回路を複数の制御回路が共有できるので、制御回路毎に制御対象の回路を設ける必要が無く回路を簡素化できるという効果を有している。
【０１１７】
制御データ多重回路に記憶回路を設け、データの読み出しタイミングにて位相差を管理しているので、位相差のある制御を多重化できるという効果を有している。
【０１１８】
制御データ多重回路中に制御回路と１対１に対応した記憶回路の組を設け、一度そこに書込んだ後順次読み出しを行うことができるので、制御回路からの書込みタイミングを他の制御回路の書込み時間に関係なく行えるという効果を有している。
また、制御回路同士の連携動作が必要なく、制御対象回路に出力する制御トリガ信号や、制御データ多重回路に出力する読み出しトリガ信号には、出力する前に判定回路およびゲートを設けることで間違った制御トリガ信号を後段に出力しないようにしており、また制御データ多重回路から制御データ信号の読み出しに使用される読み出しトリガ信号には対応する制御トリガ信号のみが関係し、他の制御トリガ信号とは無関係であるためトリガ信号発生回路や制御回路に問題が発生し、あるいはトリガ信号の発生や制御が行われない場合も他の系統の制御に影響しないという効果を有している。
【０１１９】
さらにまた、制御対象の回路が特に信号切替回路である場合、それぞれの制御回路が扱える出力列の割当てに制限がないという効果を有している。
【図面の簡単な説明】
【図１】本発明の制御多重回路の一つの実施の形態を示すブロック図である。
【図２】図１のトリガ信号判定生成回路の詳細を示すブロック図である。
【図３】図１の制御データ多重回路の詳細を示すブロック図である。
【図４】図１の制御対象回路の詳細を示すブロック図である。
【図５】制御回路及び制御データ多重回路内の記憶回路のデータ書込みを示すタイムチャートである。
【図６】多重化制御トリガ信号の読み出し動作を示すタイムチャートである。
【図７】すべての制御トリガ信号が同相である場合を示すタイムチャートである。
【図８】位相差がある場合を示すタイムチャートである。
【図９】位相差がない場合を示すタイムチャートである。
【符号の説明】
１    基準信号発生回路
３    トリガ信号多重回路
４    制御データ多重回路
５    制御対象回路
５０−１    トリガ入力端子
５０−２    制御データ入力端子
５０−３    制御データロード入力端子
９    基準信号
１０，１１，１２    制御回路
１５    クロック信号
１６    入力選択データ
１７    出力列選択アドレス
１９    トリガ信号選択回路
２０    トリガ信号判定生成回路
２０−１    カウンタ回路
２０−２    デコード回路
２０−３    判定回路
２０−４    判定保持回路
２０−５，２０−６，２０−７    ゲート回路
２０−８    出力カウンタ値
２０−９    リセット信号
２０−１０    判定信号
２０−１１    判定結果信号
２０−１２，２０−１３    デコード出力
２１    トリガ信号判定生成回路
２２    トリガ信号判定生成回路
２９    クロック信号生成回路
４１−０１，４１−０２，４１−１，４１−２    データ切替書込回路
４２−０１１，４２−０１２，４２−１１，４２−１２    記憶回路
４２−０２１，４２−０２２，４２−２１，４２−２２    記憶回路
４３    データ読出多重回路
５１    アドレス／データ分離回路
５２    アドレスデコード回路
５３−１，５３−２，５３−（Ｎ０＋Ｎ１＋Ｎ２）    ラッチ回路
５５    信号切替回路
６０，６１，６２    トリガ信号発生回路
８１−０，８１−１，８１−２    制御データ信号
８４    多重化制御データ信号
８４−１    制御データロード信号
９１−０１，９１−０２，９１−０３，９１−１，９１−２    制御トリガ信号
９２−０，９２−１，９２−２    ゲート制御トリガ信号
９３−０１，９３−０２，９３−１，９３−２    読み出しトリガ信号
９４−０，９４−１，９４−２    アラーム出力
９５    多重化トリガ信号
【図１】
0003912052.tif 000002
【図２】
0003912052.tif 000003
【図３】
0003912052.tif 000004
【図４】
0003912052.tif 000005
【図５】
0003912052.tif 000006
【図６】
0003912052.tif 000007
【図７】
0003912052.tif 000008
【図８】
0003912052.tif 000009
【図９】
0003912052.tif 000010