(57)【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層にフローティングゲートを形成する工程と、
前記フローティングゲートで挟まれた領域において前記半導体基板に素子分離用溝を形成する工程と、
前記素子分離用溝の表面および前記フローティングゲートの表面を被覆する第１中間絶縁膜を形成する工程と、
前記素子分離用溝を埋め込んで全面に絶縁体を形成する工程と、
前記第１中間絶縁膜をエッチングストッパとし、前記フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された前記第１中間絶縁膜が露出するまで前記絶縁体をエッチング除去し、前記絶縁体からなり前記素子分離用溝に埋め込まれた素子分離絶縁膜とする工程と、
前記フローティングゲートの側面の一部および上面の上層部分の前記第１中間絶縁膜の上層に第２中間絶縁膜を形成する工程と、
前記第２中間絶縁膜の上層にコントロールゲートを形成する工程と
を有する半導体不揮発性記憶装置の製造方法。
【請求項２】
前記フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された前記第１中間絶縁膜が露出するまで前記絶縁体を除去する工程においては、前記絶縁体の表面が前記ゲート絶縁膜よりも低くなる前に前記絶縁体の除去を停止する
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項３】
前記素子分離絶縁膜を形成する工程においては、前記素子分離絶縁膜の表面が前記ゲート絶縁膜よりも高くなるように形成する
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項４】
前記第１中間絶縁膜を酸化膜と窒化膜の積層体により形成し、前記第２中間絶縁膜を酸化膜により形成する
請求項１記載の半導体不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置およびその製造方法に関し、特にトランジスタのゲート電極とチャネル形成領域の間に電荷蓄積層を有する半導体不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な半導体不揮発性記憶装置（ＥＥＰＲＯＭ：Electrically Erasable and Programmable ROM）はＤＲＡＭ（Dynamic Random Access Memory）などの他の半導体記憶装置と比較して１ビットあたりの記憶素子の面積を理論上最も小さくできることから、半導体記憶装置として大容量化が期待され、特にフロッピーディスクなどの磁気記憶装置の代替手段として検討が活発に行われている。ＥＥＰＲＯＭとしては、フローティングゲート型、ＭＮＯＳ型あるいはＭＯＮＯＳ型、ＴＥＸＴＵＲＥＤ  ＰＯＬＹ型など、様々な特徴を有する構造のものが開発されている。
【０００３】
ＥＥＰＲＯＭの１つであるフローティングゲート型の半導体不揮発性記憶装置の一例の断面図を図９に示す。例えばＬＯＣＯＳ法などにより形成した素子分離絶縁膜２４により分離された半導体基板１０の活性領域上に、例えば薄膜の酸化シリコンからなるゲート絶縁膜２０が形成されており、その上層に例えばポリシリコンからなるフローティングゲート３０が形成されており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２１が形成されている。中間絶縁膜２１の上層には、例えばポリシリコンの下側コントロールゲート３１ａとタングステンシリサイドの上側コントロールゲート３１ｂからなるポリサイド構造のコントロールゲート３１が形成されている。また、コントロールゲート３１の両側部の半導体基板１０中には図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３１と半導体基板１０中のチャネル形成領域の間に、絶縁膜に被覆されたフローティングゲート３０を有する電界効果トランジスタを構成する。
【０００４】
上記の構造を有するフローティングゲート型の半導体不揮発性記憶装置においては、フローティングゲート３０は膜中に電荷を保持する機能を持ち、ゲート絶縁膜２０および中間絶縁膜２１は電荷をフローティングゲート３０中に閉じ込める役割を持つ。コントロールゲート３１、半導体基板１０あるいはソース・ドレイン拡散層などに適当な電圧を印加すると、ファウラー・ノルドハイム型トンネル電流が生じ、ゲート絶縁膜２０を通して半導体基板１０からフローティングゲート３０へ電荷が注入され、あるいはフローティングゲート３０から半導体基板１０へ電荷が放出される。
【０００５】
上記のようにフローティングゲート３０中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタの閾値電圧が変化する。この変化によりデータの記憶が可能となる。例えば、フローティングゲート３０中に電子を蓄積することでデータの消去を行い、また、フローティングゲート３０中に蓄積した電子を放出することでデータを書き込みすることができる。
【０００６】
しかしながら、上記の従来のフローティングゲート型の半導体不揮発性記憶装置は、フローティングゲート３０と素子分離絶縁膜２４との合わせ余裕としてオーバーラップ部分Ｉを有し、特にＬＯＣＯＳ法による素子分離絶縁膜はバーズビークを有することから素子分離幅が広くなり、分離耐圧が低下するという問題が発生し、セル面積を縮小することが困難となっていた。
【０００７】
上記の問題点を解決するために、例えばＮＡＮＤ型の半導体不揮発性記憶装置として、図１０に示すＳＡ−ＳＴＩ（Self-Align Shallow Trench Isolation ）セル構造を有するフローティングゲート型の半導体不揮発性記憶装置が開発された。図１０（ａ）はその平面図である。トレンチ型素子分離絶縁膜ＴＩ（２２ａ）で分離されたシリコン半導体基板の活性領域ＡＲと、ワード線となるコントロールゲートＣＧ（３１）とが交差する領域において、コントロールゲートＣＧ（３１）とシリコン半導体基板のチャネル形成領域の間に電荷蓄積層として例えば絶縁膜に被覆されたフローティングゲートＦＧ（３０）が形成されている。また、コントロールゲートＣＧ（３１）の両側部の基板中には図示しないソース・ドレイン拡散層が形成されている。コントロールゲートＣＧ（３１）の上層にはビット線ＢＬ（３２）がコントロールゲートＣＧ（３１）と直交する方向に配線されており、ビットコンタクトＢＣにおいてソース・ドレイン拡散層に接続している。
【０００８】
上記の図１０（ａ）の平面図のＡ−Ａ’における断面図を図１０（ｂ）に、Ｂ−Ｂ’における断面図を図１０（ｃ）に示す。トレンチ型素子分離絶縁膜２２ａにより分離された半導体基板１０の活性領域上に、例えば薄膜の酸化シリコンからなるゲート絶縁膜２０が形成されており、その上層に例えばポリシリコンからなるフローティングゲート３０が形成されており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２１が形成されている。中間絶縁膜２１の上面を被覆して、例えばポリシリコンからなるコントロールゲート（ワード線）３１が形成されている。コントロールゲート３１の上層に例えば酸化シリコンからなる層間絶縁膜２３が形成されており、その上層に例えばアルミニウムからなるビット線３２が形成されている。また、コントロールゲート３１の両側部の半導体基板１０中には図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３１と、半導体基板１０中のチャネル形成領域との間に、絶縁膜に被覆されたフローティングゲート３０を有する電界効果トランジスタを構成する。各トランジスタはＮＡＮＤ型に接続され、ＮＡＮＤストリングを構成する。
【０００９】
上記のＳＡ−ＳＴＩセル構造を有するフローティングゲート型の半導体不揮発性記憶装置は、図９に示す半導体不揮発性記憶装置と同様、フローティングゲート３０中に電荷が蓄積して蓄積電荷による電界によりトランジスタの閾値電圧が変化し、この変化によりデータの記憶が可能となっている。一方、図９に示す半導体不揮発性記憶装置と異なり、フローティングゲートと素子分離絶縁膜とのオーバーラップ部分がない構造であり、フローティングゲートと素子分離絶縁膜との合わせ余裕を設ける必要がなく、理論的には最小のセル面積を４Ｆ2 （ここでＦはminimum feature size）とすることができるので、大容量の搭載、およびチップコスト、ビットコストの低減をすることが可能である。
【００１０】
上記のＳＡ−ＳＴＩセル構造を有するフローティングゲート型の半導体不揮発性記憶装置の製造方法について、図面を参照して以下に説明する。まず、図１１（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、シリコン半導体基板１０上に例えば熱酸化法により酸化シリコンのゲート絶縁膜２０を形成し、その上層に例えばＣＶＤ（Chemical Vapor Deposition ）法によりポリシリコンを堆積させ、フローティングゲートＦＧ（３０）を形成する。フローティングゲートＦＧ（３０）の上層にフォトリソグラフィー工程によりレジスト膜Ｒを形成し、レジスト膜Ｒをマスクとして例えばＲＩＥ（反応性イオンエッチング）によりフローティングゲートＦＧ（３０）をエッチングしてパターン加工する。
【００１１】
次に、図１２（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、レジスト膜Ｒをマスクとして例えばＲＩＥなどのエッチングを引き続いて施し、半導体基板１０の活性領域と自己整合的にトレンチ状の溝Ｔを形成する。
【００１２】
次に、図１３（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、レジスト膜Ｒを除去し、例えばＣＶＤ法によりトレンチ状の溝Ｔを埋め込んで全面に酸化シリコンを堆積させ、素子分離用層２２を形成する。
【００１３】
次に、図１４（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、例えばＣＭＰ（Chemical Mechanical Polishing ）法により素子分離用層２２をフローティングゲート３０が露出するまで研磨除去して、トレンチ状の溝Ｔに埋め込まれたトレンチ型素子分離絶縁膜ＴＩ（２２ａ）を半導体基板１０の活性領域と自己整合的に形成する。
【００１４】
次に、図１５（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、例えばＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）を積層させて中間絶縁膜２１を形成し、さらに中間絶縁膜２１の上層に、例えばＣＶＤ法によりポリシリコンを堆積させ、あるいはポリシリコンとタングステンシリサイドを積層させてコントロールゲートＣＧ（３１）を形成する。次に、コントロールゲートＣＧ（３１）の上層にフォトリソグラフィー工程によりコントロールゲートパターンのレジスト膜を形成し、ＲＩＥなどのエッチングを施して、コントロールゲートパターンに加工したコントロールゲートＣＧ（３１）、中間絶縁膜２１、およびフローティングゲートＦＧ（３０）を自己整合的に形成する。このとき、図１５（ａ）に示すように、フローティングゲートＦＧ（３０）はコントロールゲートＣＧ（３１）と半導体基板の活性領域ＡＲの交差する領域に残され、個々のメモリセル毎に分離された形状となる。
【００１５】
次に、コントロールゲートＣＧ（３１）をマスクとして導電性不純物をイオン注入してコントロールゲートの両側部の半導体基板１０中に図示しないソース・ドレイン拡散層を自己整合的に形成する。次に、例えばＣＶＤ法によりＰＳＧあるいはＢＰＳＧなどの酸化シリコンを堆積させて層間絶縁膜２３を形成し、層間絶縁膜２３に図示しないソース・ドレイン拡散層に達するビットコンタクトＢＣを開口し、例えばスパッタリング法によりビットコンタクトＢＣ内を埋め込んで例えばアルミニウムを堆積させてビット線ＢＬ（３２）を形成する。次に、フォトリソグラフィー工程によるレジスト膜の形成、ＲＩＥなどのエッチングを行ってビット線ＢＬ（３２）をパターン加工する。以上で、図１０に示す半導体不揮発性記憶装置を製造することができる。以降の工程としては、例えば上層配線の形成、パッシベーション工程などにより所望の半導体不揮発性記憶装置を製造する。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記のＳＡ−ＳＴＩセル構造を有するフローティングゲート型の半導体不揮発性記憶装置は、コントロールゲートとフローティングゲートの容量結合は、フローティングゲートの上面のみ、あるいは上面と上面付近のごく一部の側壁部でとられている。このため、コントロールゲートとフローティングゲートの容量結合比を大きくすることが困難となっている。
【００１７】
容量結合比が小さい場合、ゲート絶縁膜にファウラー・ノルドハイム型トンネル電流を発生させてメモリセルデータの書き込みや消去を行う際に、大きな動作電圧が必要となる。電源電圧から動作電圧にまで昇圧させるための昇圧回路の面積の増大を招くのでチップコストの上昇の要因となり、さらに、昇圧時間がかかることから処理速度の低下の原因となってしまう。半導体装置の微細化が進むと容量結合比を大きくする必要がますます高くなってくるので、半導体装置の高集積化、微細化につれて上記の問題は顕在化し、その解決が必要となってくる。
【００１８】
本発明は上記の問題点を鑑みてなされたものであり、従って、本発明は、コントロールゲートとフローティングゲートの容量結合比を大きくとることが可能であり、これにより動作電圧の低下および昇圧時間の短縮、製造コストの低減、装置の高集積化、微細化をすることができる、半導体不揮発性記憶装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体不揮発性記憶装置の製造方法は、チャネル形成領域を有する半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にフローティングゲートを形成する工程と、前記フローティングゲートで挟まれた領域において前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝の表面および前記フローティングゲートの表面を被覆する第１中間絶縁膜を形成する工程と、前記素子分離用溝を埋め込んで全面に絶縁体を形成する工程と、前記第１中間絶縁膜をエッチングストッパとし、前記フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された前記第１中間絶縁膜が露出するまで前記絶縁体をエッチング除去し、前記絶縁体からなり前記素子分離用溝に埋め込まれた素子分離絶縁膜とする工程と、前記フローティングゲートの側面の一部および上面の上層部分の前記第１中間絶縁膜の上層に第２中間絶縁膜を形成する工程と、前記第２中間絶縁膜の上層にコントロールゲートを形成する工程とを有する。
【００２０】
上記の本発明の半導体不揮発性記憶装置の製造方法は、チャネル形成領域を有する半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜の上層にフローティングゲートを形成し、フローティングゲートで挟まれた領域において半導体基板に素子分離用溝を形成する。次に、素子分離用溝の表面およびフローティングゲートの表面を被覆する第１中間絶縁膜を形成する。次に、素子分離用溝を埋め込んで全面に絶縁体を形成し、さらに、第１中間絶縁膜をエッチングストッパとし、フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された第１中間絶縁膜が露出するまで絶縁体をエッチング除去し、絶縁体からなり素子分離用溝に埋め込まれた素子分離絶縁膜とする。
次に、フローティングゲートの側面の一部および上面の上層部分の第１中間絶縁膜の上層に第２中間絶縁膜を形成し、第２中間絶縁膜の上層にコントロールゲートを形成する。
【００２１】
上記の半導体不揮発性記憶装置の製造方法によれば、フローティングゲートの側面の一部および上面の上層部分の第１中間絶縁膜の上層に第２中間絶縁膜を形成し、第１中間絶縁膜および第２中間絶縁膜を積層させた領域でフローティングゲートとコントロールゲートの容量結合をとることとなり、フローティングゲートの上面だけでなく側面も容量結合に寄与する。従ってコントロールゲートとフローティングゲートの容量結合比を大きくとることができ、これにより動作電圧の低下および昇圧時間の短縮、製造コストの低減が可能となり、半導体不揮発性記憶装置の高集積化、微細化が可能となる。基板に形成した素子分離用溝を絶縁体で埋め込んで形成するトレンチ型素子分離絶縁膜により素子分離するので、セルの縮小化、大容量の搭載、チップコストおよびビットコストの低減をすることが可能である。
【００２２】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記素子分離絶縁膜を形成する工程が、前記素子分離用溝を埋め込んで全面に絶縁体を形成する工程と、前記フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された前記第１中間絶縁膜が露出するまで前記絶縁体を除去する工程とを含む。これにより、トレンチ型素子分離絶縁膜を形成することができ、フローティングゲートの上面だけでなく側面も容量結合に寄与させることができる。
【００２３】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記フローティングゲートの少なくとも側面の一部と上面の上層部分に形成された前記第１中間絶縁膜が露出するまで前記絶縁体を除去する工程においては、前記絶縁体の表面が前記ゲート絶縁膜よりも低くなる前に前記絶縁体の除去を停止する。絶縁体の表面がゲート絶縁膜よりも低くなると、ゲート絶縁膜より下部の素子分離用溝の表面においてメモリトランジスタと並列に寄生のトランジスタが形成されることとなるので、これを制御するために絶縁体の表面がゲート絶縁膜よりも低くならないようにする。
【００２４】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記素子分離絶縁膜を形成する工程においては、前記素子分離絶縁膜の表面が前記ゲート絶縁膜よりも高くなるように形成する。上記と同様に、寄生のトランジスタが形成されるのを避けることができる。
【００２５】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記第１中間絶縁膜を酸化膜と窒化膜の積層体により形成し、前記第２中間絶縁膜を酸化膜により形成する。これにより、第１中間絶縁膜と第２中間絶縁膜の積層体であるＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）を中間絶縁膜とすることができ、また、第１中間絶縁膜をＯＮ膜とすることで、素子分離絶縁膜のエッチングのときのエッチングストッパとしての役割を果たす。
【００２６】
【発明の実施の形態】
以下に、本発明の半導体不揮発性記憶装置およびその製造方法の実施の形態について、図面を参照して下記に説明する。
【００２７】
本実施形態にかかる半導体不揮発性記憶装置は、ＳＡ−ＳＴＩセル構造を有するフローティングゲート型のＮＡＮＤ型半導体不揮発性記憶装置である。図１（ａ）はその平面図である。トレンチ型素子分離絶縁膜ＴＩ（２２ａ）で分離されたシリコン半導体基板の活性領域ＡＲと、ワード線となるコントロールゲートＣＧ（３１）とが交差する領域において、コントロールゲートＣＧ（３１）とシリコン半導体基板のチャネル形成領域の間に電荷蓄積層として例えば絶縁膜に被覆されたフローティングゲートＦＧ（３０）が形成されている。また、コントロールゲートＣＧ（３１）の両側部の基板中には図示しないソース・ドレイン拡散層が形成されている。コントロールゲートＣＧ（３１）の上層にはビット線ＢＬ（３２）がコントロールゲートＣＧ（３１）と直交する方向に配線されており、ビットコンタクトＢＣにおいてソース・ドレイン拡散層に接続している。
【００２８】
上記の図１（ａ）の平面図のＡ−Ａ’における断面図を図１（ｂ）に、Ｂ−Ｂ’における断面図を図１（ｃ）に示す。トレンチ型素子分離絶縁膜２２ａにより分離された半導体基板１０の活性領域上に、例えば薄膜の酸化シリコンからなるゲート絶縁膜２０が形成されており、その上層に例えばポリシリコンからなるフローティングゲート３０が形成されており、さらにその上層に例えばＯＮ膜（酸化膜−窒化膜の積層絶縁膜）の第１中間絶縁膜２１ａと酸化膜の第２中間絶縁膜２１ｂからなるＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）の中間絶縁膜２１が形成されている。フローティングゲート３０の側面の一部および上面の上層部分の中間絶縁膜２１の上層を被覆して、例えばポリシリコンあるいはポリシリコンとタングステンシリサイドの積層体であるポリサイドのコントロールゲート（ワード線）３１が形成されている。コントロールゲート３１の上層に例えば酸化シリコンからなる層間絶縁膜２３が形成されており、その上層に例えばチタン層とアルミニウムシリサイド層を積層させた金属層によりビット線３２が形成されている。また、コントロールゲート３１の両側部の半導体基板１０中には図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３１と、半導体基板１０中のチャネル形成領域との間に、絶縁膜に被覆されたフローティングゲート３０を有する電界効果トランジスタを構成する。各トランジスタはＮＡＮＤ型に接続され、ＮＡＮＤストリングを構成する。ここで、第１中間絶縁膜２１ａはトレンチ型素子分離絶縁膜２２ａの下層にも形成されており、一方第２中間絶縁膜２１ｂはトレンチ型素子分離絶縁膜２２ａの上層にも形成されている。
【００２９】
上記の構造を有するフローティングゲート型の半導体不揮発性記憶装置においては、フローティングゲート３０は膜中に電荷を保持する機能を持ち、ゲート絶縁膜２０および中間絶縁膜２１は電荷をフローティングゲート３０中に閉じ込める役割を持つ。コントロールゲート３１、半導体基板１０あるいはソース・ドレイン拡散層などに適当な電圧を印加すると、ファウラー・ノルドハイム型トンネル電流が生じ、ゲート絶縁膜２０を通して半導体基板１０からフローティングゲート３０へ電荷が注入され、あるいはフローティングゲート３０から半導体基板１０へ電荷が放出される。
【００３０】
上記のようにフローティングゲート３０中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタの閾値電圧が変化する。この変化によりデータの記憶が可能となる。例えば、フローティングゲート３０中に電子を蓄積することでデータの消去を行い、また、フローティングゲート３０中に蓄積した電子を放出することでデータを書き込みすることができる。
【００３１】
上記のＳＡ−ＳＴＩセル構造を有するフローティングゲート型の半導体不揮発性記憶装置の製造方法について、図面を参照して以下に説明する。まず、図２（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、シリコン半導体基板１０上に例えば熱酸化法により酸化シリコンのゲート絶縁膜２０を形成し、その上層に例えばＣＶＤ（Chemical Vapor Deposition ）法によりポリシリコンを堆積させ、フローティングゲートＦＧ（３０）を形成する。フローティングゲートＦＧ（３０）の上層にフォトリソグラフィー工程によりレジスト膜Ｒを形成し、レジスト膜Ｒをマスクとして例えばＲＩＥ（反応性イオンエッチング）によりフローティングゲートＦＧ（３０）をエッチングしてパターン加工する。
【００３２】
次に、図３（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、レジスト膜Ｒをマスクとして例えばＲＩＥなどのエッチングを引き続いて施し、半導体基板１０の活性領域と自己整合的にトレンチ状の溝Ｔを形成する。ここでは、後工程でこの溝を絶縁体で埋め込みやすいように、テーパ形状に形成する。
【００３３】
次に、図４（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、レジスト膜Ｒを除去し、例えばＣＶＤ法によりトレンチ状の溝Ｔの表面およびフローティングゲート３０の表面を被覆して全面に酸化シリコンおよび窒化シリコンを積層させ、第１中間絶縁膜２１ａを形成する。
【００３４】
次に、図５（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、例えばＣＶＤ法により第１中間絶縁膜２１ａの上層にトレンチ状の溝Ｔを埋め込んで全面に酸化シリコンを堆積させ、素子分離用層２２を形成する。このとき、段差被覆性の優れた材料および成膜条件を用いることが好ましく、例えばＢＰＳＧなどを用いた場合にはＣＶＤ工程の後の加熱によるリフローで段差被覆性を向上させることができる。
【００３５】
次に、図６（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、例えばフッ酸系のウェットエッチング、あるいは第１中間絶縁膜２１ａ中の窒化シリコンに対して選択比を有するＲＩＥなどのエッチングにより、トレンチ状の溝Ｔに埋め込まれたトレンチ型素子分離絶縁膜ＴＩ（２２ａ）を半導体基板１０の活性領域と自己整合的に形成する。このとき、第１中間絶縁膜はこのエッチングのエッチングストッパとしての役割を果たす。また、このエッチングはトレンチ型素子分離絶縁膜ＴＩ（２２ａ）の表面がゲート絶縁膜よりも低くなる前に停止する。これにより、メモリトランジスタと並列に寄生のトランジスタが形成されるのを避けることができる。
【００３６】
次に、図７（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、第１中間絶縁膜２１ａの上層に全面に例えばＣＶＤ法により酸化膜である第２中間絶縁膜２１ｂを形成し、第１中間絶縁膜２１ａと合わせてＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）の中間絶縁膜２１とする。
【００３７】
次に、図８（（ａ）は平面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である）に示すように、中間絶縁膜２１の上層に、例えばＣＶＤ法によりポリシリコンを堆積させ、あるいはポリシリコンとタングステンシリサイドを積層させてコントロールゲートＣＧ（３１）を形成し、コントロールゲートＣＧ（３１）の上層にフォトリソグラフィー工程によりコントロールゲートパターンのレジスト膜を形成し、ＲＩＥなどのエッチングを施して、コントロールゲートパターンに加工したコントロールゲートＣＧ（３１）、中間絶縁膜２１、およびフローティングゲートＦＧ（３０）を自己整合的に形成する。このとき、図８（ａ）に示すように、フローティングゲートＦＧ（３０）はコントロールゲートＣＧ（３１）と半導体基板の活性領域ＡＲの交差する領域に残され、個々のメモリセル毎に分離された形状となる。
【００３８】
次に、コントロールゲートＣＧ（３１）をマスクとして導電性不純物をイオン注入してコントロールゲートの両側部の半導体基板１０中に図示しないソース・ドレイン拡散層を自己整合的に形成する。次に、例えばＣＶＤ法によりＰＳＧあるいはＢＰＳＧなどの酸化シリコンを堆積させて層間絶縁膜２３を形成し、層間絶縁膜２３に図示しないソース・ドレイン拡散層に達するビットコンタクトＢＣを開口し、例えばスパッタリング法によりビットコンタクトＢＣ内を埋め込んでチタン層とアルミニウムシリサイド層などを積層させた金属層によりビット線ＢＬ（３２）を形成する。次に、フォトリソグラフィー工程によるレジスト膜の形成、ＲＩＥなどのエッチングを行ってビット線ＢＬ（３２）をパターン加工する。以上で、図１に示す半導体不揮発性記憶装置を製造することができる。以降の工程としては、例えば上層配線の形成、パッシベーション工程などにより所望の半導体不揮発性記憶装置を製造する。
【００３９】
上記の本実施形態の半導体不揮発性記憶装置の製造方法によれば、フローティングゲートの側面の一部および上面の上層部分の第１中間絶縁膜の上層に第２中間絶縁膜を形成し、第１中間絶縁膜および第２中間絶縁膜を積層させた領域でフローティングゲートとコントロールゲートの容量結合をとることとなり、フローティングゲートの上面だけでなく側面も容量結合に寄与する。従ってコントロールゲートとフローティングゲートの容量結合比を大きくとることができ、これにより動作電圧の低下および昇圧時間の短縮、製造コストの低減が可能となり、半導体不揮発性記憶装置の高集積化、微細化が可能となる。基板に形成した素子分離用溝を絶縁体で埋め込んで形成するトレンチ型素子分離絶縁膜により素子分離するので、セルの縮小化、大容量の搭載、チップコストおよびビットコストの低減をすることが可能である。
【００４０】
本発明の半導体不揮発性記憶装置およびその製造方法は、上記の実施の形態に限定されない。例えば、コントロールゲート、フローティングゲートは、単層構成でも多層構成でもよい。また、ソース・ドレインは、ＬＤＤ構造などの種々の構造を採用することができる。半導体記憶装置としてはＮＯＲ型、ＮＡＮＤ型、どちらでもよく、さらにＤＩＮＯＲ型とすることもできる。電荷の電荷蓄積層への注入は、データの書き込み、消去のどちらに相当する場合でも構わない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４１】
【発明の効果】
本発明の半導体不揮発性記憶装置の製造方法によれば、コントロールゲートとフローティングゲートの容量結合比を大きくとることが可能であり、これにより動作電圧の低下および昇圧時間の短縮、製造コストの低減、装置の高集積化、微細化をすることができる、半導体不揮発性記憶装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施形態にかかる半導体不揮発性記憶装置の（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図２】図２は本発明の実施形態にかかる半導体不揮発性記憶装置の製造方法のフローティングゲートをパターン加工する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図３】図３は図２の続きのトレンチ状の溝を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図４】図４は図３の続きの第１中間絶縁膜を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図５】図５は図４の続きの素子分離用層を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図６】図６は図５の続きの素子分離用層のエッチバック工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図７】図７は図６の続きの第２中間絶縁膜を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図８】図８は図７の続きのコントロールゲートを形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図９】図９は第１従来例にかかる半導体不揮発性記憶装置の断面図である。
【図１０】図１０は第２従来例にかかる半導体不揮発性記憶装置の（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図１１】図１１は第２従来例にかかる半導体不揮発性記憶装置の製造方法のフローティングゲートをパターン加工する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図１２】図１２は図１１の続きのトレンチ状の溝を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図１３】図１３は図１２の続きの素子分離用層を形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図１４】図１４は図１３の続きのフローティグゲートを露出させるまで素子分離用層を研磨する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【図１５】図１５は図１４の続きのコントロールゲートを形成する工程までの製造工程を示す、（ａ）は平面図、（ｂ）および（ｃ）はそれぞれ（ａ）中のＡ−Ａ’およびＢ−Ｂ’における断面図である。
【符号の説明】
１０…半導体基板、２０…ゲート絶縁膜、２１…中間絶縁膜、２１ａ…第１中間絶縁膜、２１ｂ…第２中間絶縁膜、２２…素子分離絶縁用層、２２ａ…素子分離絶縁膜、２３…層間絶縁膜、２４…ＬＯＣＯ素子分離絶縁膜、３０…フローティングゲート、３１…コントロールゲート、３１ａ…下側コントロールゲート、３１ｂ…上側コントロールゲート、３２…ビット線、Ｒ…レジスト膜、ＡＲ…活性領域、Ｔ…トレンチ状の溝、ＴＩ…トレンチ型素子分離絶縁膜、ＦＧ…フローティングゲート、ＣＧ…コントロールゲート、ＢＬ…ビット線、ＢＣ…ビットコンタクト、Ｉ…フローティングゲートと素子分離絶縁膜の重なり領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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