(57)【特許請求の範囲】
【請求項１】
半導体基板にバイポーラトランジスタを形成するための半導体装置の製造方法であって、
半導体基板の上に第１のアモルファスシリコン膜を成長させた後、該第１のアモルファスシリコン膜に第１の開口部を、前記半導体基板におけるコレクタ領域が露出するように形成する第１の工程と、
前記第１のアモルファスシリコン膜の上にベース領域となるシリコンゲルマニウム層を、前記第１の開口部が完全に埋まるようにエピタキシャル成長させる第２の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコンゲルマニウム層の上に絶縁膜を形成した後、該絶縁膜に第２の開口部を、前記シリコンゲルマニウム層におけるベース電極用コンタクト形成領域が露出するように形成する第３の工程と、
前記第３の工程の後に、前記シリコンゲルマニウム層における前記ベース電極用コンタクト形成領域の表面に存在する自然酸化膜を除去する第４の工程と、
前記第４の工程の直後に、前記絶縁膜の上に、外部ベース電極となる第２のアモルファスシリコン膜を、前記第２の開口部が完全に埋まるように成長させる第５の工程とを備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４の工程は、前記半導体基板に対して、過酸化水素水とアンモニア水との混合溶液によるボイル処理を行なった後、前記自然酸化膜をディップエッチにより完全に除去する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第５の工程は、前記半導体基板を、４００℃以下の温度に保持された熱処理用炉内に投入した後、前記第２のアモルファスシリコン膜を５００〜５５０℃の温度で成長させる工程を含むことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第５の工程の後に、前記第２のアモルファスシリコン膜に対して不純物をイオン注入した後、９５０℃以下の温度での急速加熱処理により前記不純物を活性化させる工程をさらに備えていることを特徴とする請求項２〜４のうちいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板にバイポーラトランジスタとＭＯＳトランジスタとを形成するための半導体装置の製造方法であって、
半導体基板におけるバイポーラトランジスタ形成領域にコレクタ領域を形成すると共に、前記半導体基板におけるＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成した後、前記半導体基板の上に絶縁膜を形成する第１の工程と、
前記絶縁膜の上にアモルファスシリコン膜を成長させた後、前記絶縁膜及びアモルファスシリコン膜に開口部を、前記コレクタ領域が露出するように形成する第２の工程と、
前記アモルファスシリコン膜の上に、ベース領域となるシリコンゲルマニウム層を、前記開口部が完全に埋まるようにエピタキシャル成長させる第３の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板にバイポーラトランジスタが形成されている半導体装置であって、
前記バイポーラトランジスタは、
半導体基板上に該半導体基板におけるコレクタ領域と接するように形成され、且つベース領域となるシリコンゲルマニウム層と、
前記半導体基板における前記コレクタ領域と前記シリコンゲルマニウム層とが接していない領域上において前記シリコンゲルマニウム層の下側に形成されている第１のアモルファスシリコン膜とを備えていることを特徴とする半導体装置。
【請求項８】
前記シリコンゲルマニウム層上に該シリコンゲルマニウム層におけるベース電極用コンタクト形成領域と接するように形成され、且つ外部ベース電極となる第２のアモルファスシリコン膜とを備えていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にベース領域となるシリコンゲルマニウム層を備えたバイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、通信分野の急成長に伴って、半導体装置の高周波化が要望されている。
【０００３】
バイポーラトランジスタはＭＯＳトランジスタよりも高周波動作が可能であるため注目を集めている一方、バイポーラトランジスタに対しても一層の高周波化が要望されている。
【０００４】
半導体装置の高周波化を実現するために、新素材としてシリコンゲルマニウムを使用したデバイスが登場してきている。
【０００５】
以下、従来の半導体装置の製造方法、具体的には、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスの製造方法について、図７及び図８を参照しながら説明する。
【０００６】
まず、図７に示すように、Ｐ型シリコン基板１０１の上に全面に亘って、Ｎ型エピタキシャル層１０２を形成した後、通常のＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層１０２に分離酸化膜１０３を形成して、Ｐ型シリコン基板１０１上においてバイポーラトランジスタ形成領域ＲbpとＭＯＳトランジスタ形成領域Ｒmos とを規定すると共に、ＭＯＳトランジスタ形成領域Ｒmos においてＰＭＯＳＦＥＴ形成領域ＲpmosとＮＭＯＳＦＥＴ形成領域Ｒnmosとを規定する。
【０００７】
尚、バイポーラトランジスタ形成領域Ｒbp及びＰＭＯＳＦＥＴ形成領域ＲpmosにはＮ型埋め込み層１０４が形成されている。このとき、バイポーラトランジスタ形成領域ＲbpのＮ型エピタキシャル層１０２におけるＮ型埋め込み層１０４の上方がコレクタ領域１０２Ａとなる。
【０００８】
次に、分離酸化膜１０３のうちコレクタ領域１０２Ａを囲む部分の下にトレンチ溝１０５を形成した後、該トレンチ溝１０５にトレンチ側壁酸化膜１０６ａを介して第１のポリシリコン膜１０６ｂを埋め込んで、トレンチ側壁酸化膜１０６ａ及び第１のポリシリコン膜１０６ｂからなるトレンチ分離１０６を形成すると共に、トレンチ分離１０６の下部の近傍に第１のチャネルストッパ層１０７を形成する。
【０００９】
尚、図示は省略しているが、トレンチ溝１０５を形成するとき、分離酸化膜１０３に開口部が形成される一方、トレンチ分離１０６の形成後にトレンチ分離１０６の上部に対してキャップ酸化を行なうことにより、該開口部にキャップ酸化膜を形成して、該キャップ酸化膜と分離酸化膜１０３とを一体化させることができる。
【００１０】
次に、ＰＭＯＳＦＥＴ形成領域Ｒpmosに第１のしきい値制御層１０８、パンチスルーストッパ層１０９、第２のチャネルストッパ層１１０及びＮ型ウェル層１１１を形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒnmosに第２のしきい値制御層１１２、第３のチャネルストッパ層１１３及びＰ型ウェル層１１４を形成する。
【００１１】
次に、ＰＭＯＳＦＥＴ形成領域Ｒpmos上に第１のゲート酸化膜１１５Ａを介して第１のゲート電極１１６Ａを形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒnmos上に第２のゲート酸化膜１１５Ｂを介して第２のゲート電極１１６Ｂを形成する。続いて、Ｎ型ウェル層１１１における第１のゲート電極１１６Ａの両側にＰ型低濃度ソース・ドレイン層１１７を形成すると共に、Ｐ型ウェル層１１４における第２のゲート電極１１６Ｂの両側にＮ型低濃度ソース・ドレイン層１１８を形成し、また、第１のゲート電極１１６Ａの側面及び第２のゲート電極１１６Ｂの側面に第１のサイドウォール１１９を形成し、さらに、Ｎ型ウェル層１１１にＰ型低濃度ソース・ドレイン層１１７を囲むようにＰ型高濃度ソース・ドレイン層１２０を形成すると共に、Ｐ型ウェル層１１４にＮ型低濃度ソース・ドレイン層１１８を囲むようにＮ型高濃度ソース・ドレイン層１２１を形成する。
【００１２】
続いて、Ｐ型シリコン基板１０１の上に全面に亘って、第２のＴＥＯＳ膜１２２を成長させた後、該第２のＴＥＯＳ膜１２２の上に全面に亘って、第２のポリシリコン膜１２３を成長させる。
【００１３】
次に、バイポーラトランジスタ形成領域Ｒbpの第２のＴＥＯＳ膜１２２及び第２のポリシリコン膜１２３に開口部を、コレクタ領域１０２Ａが露出するように形成した後、該開口部を含む第２のポリシリコン膜１２３の上に、ベース領域となるシリコンゲルマニウム層１２４を、該開口部が完全に埋まるようにエピタキシャル成長させる。
【００１４】
次に、図８に示すように、シリコンゲルマニウム層１２４の上に全面に亘って第３のＴＥＯＳ膜１２５を成長させた後、第３のＴＥＯＳ膜１２５にベース電極用コンタクト窓１２５ａを形成し、その後、第３のＴＥＯＳ膜１２５をマスクとして、シリコンゲルマニウム層１２４に対してボロンイオンをイオン注入する。続いて、ベース電極用コンタクト窓１２５ａを含む第３のＴＥＯＳ膜１２５の上に全面に亘って、外部ベース電極となる第３のポリシリコン膜１２６を、ベース電極用コンタクト窓１２５ａが完全に埋まるように堆積した後、第３のポリシリコン膜１２６に対してボロンイオンをイオン注入する。
【００１５】
次に、第３のポリシリコン膜１２６の上に全面に亘って第４のＴＥＯＳ膜１２７を成長させた後、第３のポリシリコン膜１２６及び第４のＴＥＯＳ膜１２７にエミッタ電極用開口窓１２８を形成し、その後、エミッタ電極用開口窓１２８を含む第４のＴＥＯＳ膜１２７の上に全面に亘って第５のＴＥＯＳ膜１２９を成長させて、該第５のＴＥＯＳ膜１２９によりエミッタ電極用開口窓１２８の壁面を覆う。続いて、エミッタ電極用開口窓１２８の壁面を覆う第５のＴＥＯＳ膜１２９の上に、第４のポリシリコン膜からなる第２のサイドウォール１３０を形成した後、第３のＴＥＯＳ膜１２５における第２のサイドウォール１３０に囲まれている部分をウェットエッチングにより除去して、第３のＴＥＯＳ膜１２５にエミッタ電極用コンタクト窓１２５ｂを形成する。
【００１６】
次に、エミッタ電極用開口窓１２８を含む第５のＴＥＯＳ膜１２９の上に全面に亘って、Ｎ型不純物がドープされた第５のポリシリコン膜を、エミッタ電極用コンタクト窓１２５ｂ及びエミッタ電極用開口窓１２８が完全に埋まるように成長させた後、第５のポリシリコン膜をパターニングして、該第５のポリシリコン膜からなるエミッタ電極１３１を形成する。
【００１７】
続いて、図示は省略しているが、第５のＴＥＯＳ膜１２９、第４のＴＥＯＳ膜１２７、第３のポリシリコン膜１２６、第３のＴＥＯＳ膜１２５、シリコンゲルマニウム層１２４及び第２のポリシリコン膜１２３をパターニングして、第３のポリシリコン膜１２６からなる外部ベース電極を形成した後、Ｐ型シリコン基板１０１に対して熱処理を行なって、外部ベース電極等にイオン注入された不純物を活性化する。
【００１８】
前記の半導体装置の製造方法においては、コレクタ領域１０２Ａ以外の領域上では、ベース領域となるシリコンゲルマニウム層１２４の下側にマスク用絶縁膜として第２のポリシリコン膜１２３が形成されている。
【００１９】
また、シリコンゲルマニウム層１２４上に、外部ベース電極となる第３のポリシリコン膜１２６を、シリコンゲルマニウム層１２４の所定の領域と接するように成長させる工程は、シリコンゲルマニウム層１２４と第３のポリシリコン膜１２６との界面に少量の界面酸化膜（図示省略）を存在させた状態で行なわれる。これにより、第３のポリシリコン膜１２６が異常成長する事態を防止できる。尚、外部ベース電極つまり第３のポリシリコン膜１２６にイオン注入された不純物を活性化するために、つまり外部ベース電極を低抵抗化するために、高温の熱処理が行なわれるときに、前記の界面酸化膜が破壊されるので、外部ベース電極と、シリコンゲルマニウム層１２４つまりベース領域とのコンタクト抵抗が低減する。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層の下側に形成されるマスク用絶縁膜として、ポリシリコン膜又はＳｉＮ膜等が用いられているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長すると共に、該マスク用絶縁膜における異常成長した部分を後の工程において完全に除去することが困難であるので、シリコンゲルマニウム層を均一に成長させることができないという問題がある。
【００２１】
尚、前記のポリシリコン膜又はＳｉＮ膜等の異常成長を回避できる製造条件は、極めてピンポイントで、且つ再現性に乏しい条件であるため、該条件下で半導体装置の量産を行なうことは困難である。
【００２２】
また、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層と、外部ベース電極となるポリシリコン膜との界面に界面酸化膜が残存してしまうので、外部ベース電極とベース領域とのコンタクト抵抗が増大するという問題がある。
【００２３】
それに対して、外部ベース電極となるポリシリコン膜の形成前に前記の界面酸化膜を低減した場合には、該ポリシリコン膜の形成時に、該ポリシリコン膜が異常成長するという問題が生じる。また、外部ベース電極となるポリシリコン膜の形成後に高温の熱処理（例えば、１０００℃、１５秒の熱処理等）により前記の界面酸化膜を破壊した場合には、シリコンゲルマニウム層の結晶が破壊されるという問題が生じる。尚、この熱処理は、外部ベース電極を低抵抗化するための活性化熱処理でもあるため、該熱処理を低温で行なうと、シリコンゲルマニウム層の結晶が破壊される事態は回避できる一方、外部ベース電極自体の抵抗、及び外部ベース電極とベース領域とのコンタクト抵抗が増大するので、高周波でのノイズ特性が劣化してしまう。
【００２４】
さらに、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるポリシリコン膜を、シリコンゲルマニウム層の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍において、エピタキシャル成長による結晶粒の粗大化（以下、エピタキシャル化と称する）が生じやすくなるので、バイポーラトランジスタ特性がばらつくという問題がある。
【００２５】
前記に鑑み、本発明は、シリコンゲルマニウム層の下側に形成されているマスク用絶縁膜の異常成長を防止して、シリコンゲルマニウム層を均一に成長させることができるようにすることを第１の目的とし、バイポーラトランジスタのベース領域となるシリコンゲルマニウム層と、該シリコンゲルマニウム層上に形成される外部ベース電極との界面に存在する界面酸化膜を低減して、外部ベース電極とベース領域とのコンタクト抵抗を低減できるようにすると共に、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止して、バイポーラトランジスタ特性のばらつきを抑制できるようにすることを第２の目的とする。
【００２６】
【課題を解決するための手段】
前記の第１の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、半導体基板の上にアモルファスシリコン膜を成長させた後、該アモルファスシリコン膜に開口部を、半導体基板の所定の領域が露出するように形成する第１の工程と、アモルファスシリコン膜の上にシリコンゲルマニウム層を、開口部が完全に埋まるようにエピタキシャル成長させる第２の工程とを備えている。
【００２７】
第１の半導体装置の製造方法によると、半導体基板上にアモルファスシリコン膜を成長させた後、該アモルファスシリコン膜に半導体基板の所定の領域が露出するように開口部を形成し、その後、開口部を含むアモルファスシリコン膜上にシリコンゲルマニウム層をエピタキシャル成長させるため、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成される。このため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００２８】
前記の第１の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、半導体基板にバイポーラトランジスタとＭＯＳトランジスタとを形成するための半導体装置の製造方法を前提とし、半導体基板におけるバイポーラトランジスタ形成領域にコレクタ領域を形成すると共に、半導体基板におけるＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成した後、半導体基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上にアモルファスシリコン膜を成長させた後、絶縁膜及びアモルファスシリコン膜に開口部を、コレクタ領域が露出するように形成する第２の工程と、アモルファスシリコン膜の上に、ベース領域となるシリコンゲルマニウム層を、開口部が完全に埋まるようにエピタキシャル成長させる第３の工程とを備えている。
【００２９】
第２の半導体装置の製造方法によると、バイポーラトランジスタのコレクタ領域及びＭＯＳトランジスタが形成された半導体基板上に絶縁膜及びアモルファスシリコン膜を順次形成した後、該絶縁膜及びアモルファスシリコン膜にコレクタ領域が露出するように開口部を形成し、その後、開口部を含むアモルファスシリコン膜上にシリコンゲルマニウム層をエピタキシャル成長させるため、コレクタ領域以外の領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成される。このため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。また、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスを確実に形成できる。
【００３０】
前記の第２の目的を達成するために、本発明に係る第３の半導体装置の製造方法は、半導体基板にバイポーラトランジスタを形成するための半導体装置の製造方法を前提とし、半導体基板上に、ベース領域となるシリコンゲルマニウム層をエピタキシャル成長させる第１の工程と、シリコンゲルマニウム層の上に絶縁膜を形成した後、該絶縁膜に開口部を、シリコンゲルマニウム層の所定の領域が露出するように形成する第２の工程と、シリコンゲルマニウム層における開口部に露出する部分の表面に存在する自然酸化膜を除去する第３の工程と、第３の工程の直後に、絶縁膜の上に、ベース電極となるアモルファスシリコン膜を、開口部が完全に埋まるように成長させる第４の工程とを備えている。
【００３１】
第３の半導体装置の製造方法によると、半導体基板上のベース領域となるシリコンゲルマニウム層の上に形成された絶縁膜に開口部を形成した後、シリコンゲルマニウム層における開口部に露出する部分の表面に存在する自然酸化膜を除去し、その直後に、開口部を含む絶縁膜の上に外部ベース電極となるアモルファスシリコン膜を成長させるため、シリコンゲルマニウム層とアモルファスシリコン膜との界面に残存する界面酸化膜を低減できるので、外部ベース電極とベース領域とのコンタクト抵抗を低減できる。このとき、界面酸化膜の低減によるアモルファスシリコン膜の異常成長は生じない。また、ベース電極となるアモルファスシリコン膜の形成後に、界面酸化膜の低減のための高温の熱処理を行なう必要がなくなるので、シリコンゲルマニウム層の結晶の破壊が防止される。
【００３２】
また、第３の半導体装置の製造方法によると、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるアモルファスシリコン膜を、シリコンゲルマニウム層の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００３３】
第３の半導体装置の製造方法において、第３の工程は、半導体基板に対して、過酸化水素水とアンモニア水との混合溶液によるボイル処理を行なった後、自然酸化膜をディップエッチにより完全に除去する工程を含むことが好ましい。
【００３４】
このようにすると、自然酸化膜を確実かつ容易に除去できる。
【００３５】
第３の半導体装置の製造方法において、第４の工程は、半導体基板を、４００℃程度以下の温度に保持された熱処理用炉内に投入した後、アモルファスシリコン膜を５００〜５５０℃程度の温度で成長させる工程を含むことが好ましい。
【００３６】
このようにすると、シリコンゲルマニウム層の上に自然酸化膜が再び形成される事態を防止できる。
【００３７】
第３の半導体装置の製造方法において、第４の工程の後に、アモルファスシリコン膜に対して不純物をイオン注入した後、９５０℃程度以下の温度での急速加熱処理により不純物を活性化させる工程をさらに備えていることが好ましい。
【００３８】
このようにすると、アモルファスシリコン膜つまり外部ベース電極を低抵抗化することができると共に、シリコンゲルマニウム層の結晶の破壊を防止できる。また、外部ベース電極がアモルファスシリコン膜から形成されているため、該外部ベース電極における不純物の活性化が、ポリシリコン膜等からなる外部ベース電極における不純物の活性化と異なり、グレインに影響されることなく行なわれるので、外部ベース電極の抵抗のばらつきが低減される。
【００３９】
本発明に係る第１の半導体装置は、半導体基板上に該半導体基板の所定の領域と接するように形成されているシリコンゲルマニウム層と、半導体基板における所定の領域以外の領域上においてシリコンゲルマニウム層の下側に形成されているアモルファスシリコン膜とを備えている。
【００４０】
第１の半導体装置によると、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成されているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００４１】
本発明に係る第２の半導体装置は、半導体基板にバイポーラトランジスタが形成されている半導体装置を前提とし、バイポーラトランジスタは、半導体基板上に形成され、ベース領域となるシリコンゲルマニウム層と、シリコンゲルマニウム層上に該シリコンゲルマニウム層の所定の領域と接するように形成され、外部ベース電極となるアモルファスシリコン膜とを備えている。
【００４２】
第２の半導体装置によると、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるアモルファスシリコン膜が、シリコンゲルマニウム層の所定の領域と接するように形成されているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００４３】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図１〜６を参照しながら説明する。
【００４４】
まず、図１に示すように、Ｐ型シリコン基板１の上に全面に亘って、Ｎ型エピタキシャル層２を形成した後、通常のＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層２に分離酸化膜３を形成して、Ｐ型シリコン基板１上においてバイポーラトランジスタ形成領域ＲbpとＭＯＳトランジスタ形成領域Ｒmos とを規定すると共に、ＭＯＳトランジスタ形成領域Ｒmos においてＰＭＯＳＦＥＴ形成領域ＲpmosとＮＭＯＳＦＥＴ形成領域Ｒnmosとを規定する。
【００４５】
尚、図示は省略しているが、Ｎ型エピタキシャル層２の上には保護酸化膜（図示省略）が形成されている。また、バイポーラトランジスタ形成領域Ｒbp及びＰＭＯＳＦＥＴ形成領域ＲpmosにはＮ型埋め込み層４が形成されている。このとき、バイポーラトランジスタ形成領域ＲbpのＮ型エピタキシャル層２におけるＮ型埋め込み層４の上方がコレクタ領域２Ａとなる。
【００４６】
次に、分離酸化膜３のうちコレクタ領域２Ａを囲む部分の下にトレンチ溝５を形成した後、該トレンチ溝５にトレンチ側壁酸化膜６ａを介して第１のポリシリコン膜６ｂを埋め込んで、トレンチ側壁酸化膜６ａ及び第１のポリシリコン膜６ｂからなるトレンチ分離６を形成すると共に、トレンチ分離６の下部の近傍に第１のチャネルストッパ層７を形成する。
【００４７】
尚、図示は省略しているが、トレンチ溝５を形成するとき、分離酸化膜３に開口部が形成される一方、トレンチ分離６の形成後にトレンチ分離６の上部に対してキャップ酸化を行なうことにより、該開口部にキャップ酸化膜を形成して、該キャップ酸化膜と分離酸化膜３とを一体化させることができる。
【００４８】
次に、ＰＭＯＳＦＥＴ形成領域Ｒpmosに対して高エネルギーで不純物をイオン注入することにより、ＰＭＯＳＦＥＴ形成領域ＲpmosのＮ型エピタキシャル層２の表面部に第１のしきい値制御層８を形成し、また、第１のしきい値制御層８の下方にパンチスルーストッパ層９を形成し、また、パンチスルーストッパ層９の下方、及び分離酸化膜３のうちＰＭＯＳＦＥＴ形成領域Ｒpmosを囲む部分の下に第２のチャネルストッパ層１０を形成し、また、第１のしきい値制御層８、パンチスルーストッパ層９及び第２のチャネルストッパ層１０を囲むようにＮ型ウェル層１１を形成する。
【００４９】
次に、ＮＭＯＳＦＥＴ形成領域Ｒnmosに対して高エネルギーで不純物をイオン注入することにより、ＮＭＯＳＦＥＴ形成領域ＲnmosのＮ型エピタキシャル層２の表面部に第２のしきい値制御層１２を形成し、また、第２のしきい値制御層１２の下方、及び分離酸化膜３のうちＮＭＯＳＦＥＴ形成領域Ｒnmosを囲む部分の下に第３のチャネルストッパ層１３を形成し、また、第２のしきい値制御層１２及び第３のチャネルストッパ層１３を囲むようにＰ型ウェル層１４を形成する。
【００５０】
次に、ウエットエッチング法を用いて、Ｎ型エピタキシャル層２の上に形成されている保護酸化膜を全面除去した後、ＰＭＯＳＦＥＴ形成領域Ｒpmos及びＮＭＯＳＦＥＴ形成領域Ｒnmosの上に、ゲート酸化膜となる膜厚８ｎｍのシリコン酸化膜、及びゲート電極となる第２のポリシリコン膜を順次堆積し、その後、該第２のポリシリコン膜及びシリコン酸化膜に対して、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとしてドライエッチングを順次行なって、ＰＭＯＳＦＥＴ形成領域Ｒpmosの上に第１のゲート酸化膜１５Ａを介して第１のゲート電極１６Ａを形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒnmosの上に第２のゲート酸化膜１５Ｂを介して第２のゲート電極１６Ｂを形成する。
【００５１】
次に、第１のゲート電極１６Ａをマスクとして、ＰＭＯＳＦＥＴ形成領域Ｒpmosに対して斜め方向からイオン注入を行なって、Ｐ型低濃度ソース・ドレイン層１７を形成すると共に、第２のゲート電極１６Ｂをマスクとして、ＮＭＯＳＦＥＴ形成領域Ｒnmosに対して斜め方向からイオン注入を行なって、Ｎ型低濃度ソース・ドレイン層１８を形成する。また、Ｐ型シリコン基板１の上に全面に亘って第１のＴＥＯＳ膜を成長させた後、該第１のＴＥＯＳ膜に対してエッチバックを行なって、該第１のＴＥＯＳ膜からなる第１のサイドウォール１９を、第１のゲート電極１６Ａの側面及び第２のゲート電極１６Ｂの側面に形成する。さらに、第１のゲート電極１６Ａ及び第１のサイドウォール１９をマスクとして、ＰＭＯＳＦＥＴ形成領域Ｒpmosに対してイオン注入を行なって、Ｐ型高濃度ソース・ドレイン層２０を形成すると共に、第２のゲート電極１６Ｂ及び第１のサイドウォール１９をマスクとして、ＮＭＯＳＦＥＴ形成領域Ｒnmosに対してイオン注入を行なって、Ｎ型高濃度ソース・ドレイン層２１を形成する。
【００５２】
続いて、Ｐ型シリコン基板１の上に全面に亘って、第２のＴＥＯＳ膜２２を成長させた後、該第２のＴＥＯＳ膜２２の上に全面に亘って、第１のアモルファスシリコン膜２３を成長させる。
【００５３】
次に、図２に示すように、バイポーラトランジスタ形成領域Ｒbpの第２のＴＥＯＳ膜２２及び第１のアモルファスシリコン膜２３に開口部を、コレクタ領域２Ａが露出するように形成した後、該開口部を含む第１のアモルファスシリコン膜２３の上に、ベース領域となるシリコンゲルマニウム層２４を、該開口部が完全に埋まるようにエピタキシャル成長させる。
【００５４】
このとき、シリコンゲルマニウム層２４とコレクタ領域２Ａとが接していない領域においては、シリコンゲルマニウム層２４の下側に形成されるマスク用絶縁膜として、第１のアモルファスシリコン膜２３が用いられているため、シリコンゲルマニウム層２４の成長時に、マスク用絶縁膜が異常成長する事態を防止できる。具体的には、アモルファスシリコン膜においては、ＳｉＮ膜等と異なり結合手が存在していないと共に、熱処理を加えられない場合はグレインが存在せず、また、熱処理を加えられた場合は結晶方位が（１，１，１）に揃うので、アモルファスシリコン膜が異常成長する事態は生じない。
【００５５】
次に、図３に示すように、シリコンゲルマニウム層２４の上に全面に亘って第３のＴＥＯＳ膜２５を成長させた後、第３のＴＥＯＳ膜２５の上に、ベース電極用コンタクト形成領域以外の領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第３のＴＥＯＳ膜２５に対してウエットエッチングを行なって、第３のＴＥＯＳ膜２５にベース電極用コンタクト窓２５ａを、シリコンゲルマニウム層２４の所定の領域が露出するように形成する。続いて、第３のＴＥＯＳ膜２５をマスクとして、シリコンゲルマニウム層２４に対して、例えばボロンイオンを加速エネルギ４０ＫｅＶ、ドーズ量１．０×１０13個／ｃｍ2の条件でイオン注入する。
【００５６】
次に、Ｐ型シリコン基板１に対して、炉工程投入前の硫過水洗浄、及び過酸化水素水とアンモニア水との混合溶液によるボイル処理を順次行なった後、シリコンゲルマニウム層２４におけるベース電極用コンタクト窓２５ａに露出する部分の表面に存在している自然酸化膜（図示省略）をディップエッチにより完全に除去する。これにより、自然酸化膜を確実かつ容易に除去することができる。
【００５７】
次に、Ｐ型シリコン基板１を、例えば４００℃に保持された熱処理用炉内に投入した後、図４に示すように、ベース電極用コンタクト窓２５ａを含む第３のＴＥＯＳ膜２５の上に全面に亘って、外部ベース電極となる第２のアモルファスシリコン膜２６を、ベース電極用コンタクト窓２５ａが完全に埋まるように、例えば５３０℃で成長させる。続いて、第２のアモルファスシリコン膜２６の全面に対して、例えばボロンイオンを加速エネルギ８ＫｅＶ、ドーズ量３．０×１０15個／ｃｍ2 の条件でイオン注入する。
【００５８】
次に、第２のアモルファスシリコン膜２６の上に全面に亘って第４のＴＥＯＳ膜２７を成長させた後、第４のＴＥＯＳ膜２７の上に、エミッタ電極形成領域以外の領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第４のＴＥＯＳ膜２７及び第２のアモルファスシリコン膜２６に対して順次ドライエッチングを行なって、第２のアモルファスシリコン膜２６及び第４のＴＥＯＳ膜２７にエミッタ電極用開口窓２８を形成する。
【００５９】
次に、図５に示すように、エミッタ電極用開口窓２８を含む第４のＴＥＯＳ膜２７の上に全面に亘って第５のＴＥＯＳ膜２９を成長させて、該第５のＴＥＯＳ膜２９によりエミッタ電極用開口窓２８の壁面を覆う。これにより、第２のアモルファスシリコン膜２６におけるエミッタ電極用開口窓２８に露出する部分が、第５のＴＥＯＳ膜２９により覆われる。続いて、第５のＴＥＯＳ膜２９の上に全面に亘って、Ｎ型不純物がドープされた第３のポリシリコン膜を成長させた後、該第３のポリシリコン膜に対してドライエッチングによるエッチバックを行なって、エミッタ電極用開口窓２８の壁面を覆う第５のＴＥＯＳ膜２９の上に、第３のポリシリコン膜からなる第２のサイドウォール３０を形成する。続いて、第３のＴＥＯＳ膜２５における第２のサイドウォール３０に囲まれている部分をウェットエッチングにより除去して、第３のＴＥＯＳ膜２５にエミッタ電極用コンタクト窓２５ｂを形成する。
【００６０】
次に、エミッタ電極用開口窓２８を含む第５のＴＥＯＳ膜２９の上に全面に亘って、Ｎ型不純物がドープされた第４のポリシリコン膜を、エミッタ電極用コンタクト窓２５ｂ及びエミッタ電極用開口窓２８が完全に埋まるように成長させた後、第４のポリシリコン膜の上に、エミッタ電極形成領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第４のポリシリコン膜に対してドライエッチングを行なって、該第４のポリシリコン膜からなるエミッタ電極３１を形成する。
【００６１】
次に、エミッタ電極３１及び第５のＴＥＯＳ膜２９の上に、エミッタ電極３１及びベース電極形成領域を覆うレジストパターン（図示省略）を形成した後、図６に示すように、該レジストパターンをマスクとして、第５のＴＥＯＳ膜２９、第４のＴＥＯＳ膜２７、第２のアモルファスシリコン膜２６、第３のＴＥＯＳ膜２５、シリコンゲルマニウム層２４及び第１のアモルファスシリコン膜２３に対して順次ドライエッチングを行なって、第２のアモルファスシリコン膜２６からなる外部ベース電極２６Ａを形成する。続いて、Ｐ型シリコン基板１に対して、例えば９５０℃、１５秒間の急速加熱処理（ＲＴＡ）を行なって、外部ベース電極２６Ａ等にイオン注入された不純物を活性化する。
【００６２】
以上に説明したように、本実施形態によると、シリコンゲルマニウム層２４とコレクタ領域２Ａとが接していない領域においては、シリコンゲルマニウム層２４の下側にマスク用絶縁膜として第１のアモルファスシリコン膜２３が形成されているため、シリコンゲルマニウム層２４の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層２４を均一に成長させることができる。
【００６３】
また、本実施形態によると、シリコンゲルマニウム層２４の上に形成された第３のＴＥＯＳ膜２５にベース電極用コンタクト窓２５ａを形成した後、シリコンゲルマニウム層２４におけるベース電極用コンタクト窓２５ａに露出する部分の表面に存在する自然酸化膜を除去し、その直後に、ベース電極用コンタクト窓２５ａを含む第３のＴＥＯＳ膜２５の上に外部ベース電極となる第２のアモルファスシリコン膜２６を成長させるため、シリコンゲルマニウム層２４と外部ベース電極との界面に残存する界面酸化膜を低減できるので、外部ベース電極と、シリコンゲルマニウム層２４つまりベース領域とのコンタクト抵抗を低減して、高周波でのノイズ特性を改善することができる。このとき、界面酸化膜の低減による第２のアモルファスシリコン膜２６の異常成長は生じない。また、第２のアモルファスシリコン膜２６の形成後に、界面酸化膜の低減のための高温の熱処理を行なう必要がなくなるので、シリコンゲルマニウム層２４の結晶の破壊を防止できる。
【００６４】
また、本実施形態によると、シリコンゲルマニウム層２４上に、外部ベース電極となる第２のアモルファスシリコン膜２６を、シリコンゲルマニウム層２４の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層２４との界面の近傍がエピタキシャル化する事態を回避できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００６５】
尚、本実施形態において、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスを対象としたが、本発明は、これに限られるものではない。
【００６６】
また、本実施形態において、第２のアモルファスシリコン膜２６を成長させる工程は、半導体基板を、４００℃程度以下の温度に保持された熱処理用炉内に投入した後、５００〜５５０℃程度の温度で行なわれることが好ましい。このようにすると、シリコンゲルマニウム層２４の上に自然酸化膜が再び形成される事態を防止できる。
【００６７】
また、本実施形態において、外部ベース電極等にイオン注入された不純物を活性化するための急速加熱処理は、９５０℃程度以下の温度で行なわれることが好ましい。このようにすると、外部ベース電極を低抵抗化することができると共に、シリコンゲルマニウム層２４の結晶の破壊を防止できる。また、外部ベース電極がアモルファスシリコン膜から形成されているため、該外部ベース電極における不純物の活性化が、ポリシリコン膜等からなる外部ベース電極における不純物の活性化と異なり、グレインに影響されることなく行なわれるので、外部ベース電極の抵抗のばらつきが低減される。
【００６８】
【発明の効果】
本発明によると、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成されているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００６９】
また、本発明によると、ベース領域となるシリコンゲルマニウム層と、外部ベース電極となるアモルファスシリコン膜との界面に残存する界面酸化膜を低減できるので、外部ベース電極とベース領域とのコンタクト抵抗を低減できると共に、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】従来の半導体装置の製造方法の一工程を示す断面図である。
【図８】従来の半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
Ｒbp    バイポーラトランジスタ形成領域
Ｒmos   ＭＯＳトランジスタ形成領域
Ｒpmos  ＰＭＯＳＦＥＴ形成領域
Ｒnmos  ＮＭＯＳＦＥＴ形成領域
１    Ｐ型シリコン基板
２    Ｎ型エピタキシャル層
２Ａ  コレクタ領域
３    分離酸化膜
４    Ｎ型埋め込み層
５    トレンチ溝
６    トレンチ分離
６ａ  トレンチ側壁酸化膜
６ｂ  第１のポリシリコン膜
７    第１のチャネルストッパ層
８    第１のしきい値制御層
９    パンチスルーストッパ層
１０    第２のチャネルストッパ層
１１    Ｎ型ウェル層
１２    第２のしきい値制御層
１３    第３のチャネルストッパ層
１４    Ｐ型ウェル層
１５Ａ  第１のゲート酸化膜
１５Ｂ  第２のゲート酸化膜
１６Ａ  第１のゲート電極
１６Ｂ  第２のゲート電極
１７    Ｐ型低濃度ソース・ドレイン層
１８    Ｎ型低濃度ソース・ドレイン層
１９    第１のサイドウォール
２０    Ｐ型高濃度ソース・ドレイン層
２１    Ｎ型高濃度ソース・ドレイン層
２２    第２のＴＥＯＳ膜
２３    第１のアモルファスシリコン膜
２４    シリコンゲルマニウム層
２５    第３のＴＥＯＳ膜
２５ａ  ベース電極用コンタクト窓
２５ｂ  エミッタ電極用コンタクト窓
２６    第２のアモルファスシリコン膜
２６Ａ  外部ベース電極
２７    第４のＴＥＯＳ膜
２８    エミッタ電極用開口窓
２９    第５のＴＥＯＳ膜
３０    第２のサイドウォール
３１    エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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