(57)【特許請求の範囲】
【請求項１】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”，“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記書き込み配線の少なくとも前記磁気抵抗素子の記録層に対向する部分を含む周面が磁性層で覆われており、
前記記録層は、その結晶磁気異方性が104 erg/ccを超え、前記磁性層と交換結合しており、
前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和がその他の部分の磁性層の磁気ボリュームよりも小さいことを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記磁気抵抗素子の記録層とそれに対向する部分の前記磁性層との間にルテニウム膜が存在することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項３】
前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和は、前記その他の部分の磁性層の磁気ボリュームに対する比が0.9 以下であることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
【請求項４】
前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和は、前記その他の部分の磁性層の磁気ボリュームに対する比が0.3 以下であることを特徴とする請求項１または２記載の磁気ランダムアクセスメモリ。
【請求項５】
前記交換結合はフェロであることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項６】
前記交換結合はアンチフェロであることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項７】
前記交換結合はほぼ90度結合であることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項８】
前記磁性層は、前記記録層よりも透磁率が大きいことを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項９】
前記磁性層は、前記記録層よりも高飽和磁束密度を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記記録層に対向する部分の前記磁性層の厚さがその他の部分の磁性層の厚さよりも薄いことを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記記録層は、多層構造からなることを特徴とする請求項１乃至１０のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記書き込み配線に直列に接続された書き込みセル選択用トランジスタを有し、書き込み時に前記書き込みセル選択用トランジスタにより選択された書き込み配線に流れる書き込み電流により前記磁気抵抗素子の記録層を加熱して記録することを特徴とする請求項１乃至１１のいずれか１項に記載の磁気ランダムアクセスメモリ。
【請求項１３】
非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”，“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリにおいて、
前記記録層は、その結晶磁気異方性が104 erg/ccを超えており、
前記書き込み配線の前記磁気抵抗素子に近接して対向する周面を覆うとともに前記磁気抵抗素子の少なくとも記録層が内部に配置される凹部を有する磁性層を具備し、
前記磁気抵抗素子の記録層とそれに対向する前記磁性層の凹部底面との間にルテニウム膜が介在し、前記ルテニウム膜の厚さによって前記記録層と磁性層との交換結合の大きさを制御可能であることを特徴とする磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に係り、特にトンネル型磁気抵抗効果により“１”／“０”情報の記憶を行う素子を利用して構成した磁気メモリセルを用いるMRAMにおけるメモリセルの構造に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗(Tunneling Magneto Resistive) 効果を用いて“１”／“０”情報の記憶を行う強磁性トンネル接合（Magnetic Tunnel Junction: 以後、MTJ と表記する）素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つMRAMが提案されている（例えば、非特許文献１参照）。
【０００３】
図９は、MRAMで用いられるMTJ 素子の断面構造を概略的に示す。
【０００４】
このMTJ 素子は、２つの磁性層（強磁性層、強磁性体膜）71,72 で１つの非磁性層（トンネルバリア膜）23を挟んだ構造を有し、２つの磁性層71,72 の磁化の向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【０００５】
通常、２つの磁性層71,72 の一方側には反強磁性層74が配置される。反強磁性層74は、一方側の磁性層72の磁化の向きを固定することによって、他方側の磁性層21の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化の向きが可変の磁性層71は自由層（または記録層）、磁化の向きが固定の磁性層72は固定層（またはピン層）と呼ばれる。
【０００６】
図１０（ａ）および（ｂ）は、図９に示したMTJ 素子の２つの磁性層71,72 の磁化の向きの２つの状態を示している。
【０００７】
図１０（ａ）に示すように、２つの磁性層71,72 の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜73のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【０００８】
図１０（ｂ）に示すように、２つの磁性層71,72 の磁化の向きが反平行である場合は、２つの磁性層71,72 に挟まれたトンネルバリア膜23のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【０００９】
MRAMでは、MTJ 素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００１０】
図１１は、MRAMのセルアレイの平面レイアウトの一例を模式的に示す。
【００１１】
複数の書き込み／読み出し用のビット線BLと複数の書き込みワード線WWL が直交方向に配設され、その各交点に対応してMTJ 素子が配設される。このMTJ 素子は、長方形の長辺が書き込みワード線WWL に沿い、短辺がビット線BLに沿い、長辺方向に沿うように磁化の向きが付与されている。各ビット線BLは、同一行（または列）の複数のMTJ 素子の各固定層に接続されており、各書き込みワード線WWL は同一列（または行）の複数のMTJ 素子の各自由層に近接して対向するように配置されている。
【００１２】
図１２は、図１１中のＡ−Ａ線に沿って書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００１３】
図１３は、図１２中のＢ−Ｂ線に沿ってビット線に垂直な断面における構造の一例を示す断面図である。
【００１４】
図１２および図１３において、10は半導体基板（例えばP 型Si基板）、11はシャロウトレンチ型の素子分離領域(STI) 、12はゲート酸化膜、13は読み出し用セル選択トランジスタ（NMOSFET ）のドレイン領域またはソース領域となる不純物拡散層(N+)、14はゲート電極(GC)、15は第１金属配線層(M1)、16は第２金属配線層(M2)、17は第３金属配線層(M3)からなるMTJ 接続用配線、18は第１金属配線層15を拡散層13へ電気的に接続するための導電性のコンタクト、19は第２金属配線層16から第１金属配線層15へ電気的に接続するための導電性のコンタクト、20は第３金属配線層17から第２金属配線層16へ電気的に接続するための導電性のコンタクト、21はMTJ 素子、22は第４配線層(M4)、23は第４金属配線層22をMTJ 素子21へ電気的に接続するための導電性のコンタクト、25は層間絶縁膜である。
【００１５】
なお、図中、配線の用途として、(BL)は書き込み／読み出し用のビット線、(WWL) は書き込みワード線、(SL)はソース線、(RWL) は読み出しワード線を表わしており、ソース線(SL)は接地電位に接続される。
【００１６】
次に、図１１乃至図１３を参照してMTJ 素子に対する書き込み動作原理を説明する。
【００１７】
MTJ 素子に対する書き込みは、書き込みワード線WWL およびビット線BLに電流を流し、両配線に流れる電流により作られる磁界を用いてMTJ 素子の磁化の向きを平行または反平行にすることにより達成される。
【００１８】
即ち、MTJ 素子へ情報を書き込む時には、ビット線BLには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Hxを発生させ、書き込みワード線WWL には一定方向に向かう電流のみを流して磁界Hyを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線BLに第１の方向に向かう電流を流すと、MTJ 素子の磁化の向きは平行となり、ビット線BLに第２の方向に向かう電流を流すと、MTJ 素子の磁化の向きは反平行となる。
【００１９】
MTJ 素子から情報を読み出す時には、読み出しワード線RWL を活性化させ、選択されたMTJ 素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線BLから接地電位へ電流を流す。その結果、選択されたMTJ 素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２０】
次に、MTJ 素子の磁化の向きが変わる仕組みについて、図１４および図１５を参照しながら簡単に説明する。
【００２１】
図１４は、MTJ 素子の印加磁界による抵抗値の変化特性（TMR 曲線）を示している。
【００２２】
図１５は、MTJ 素子のアステロイド曲線を示している。
【００２３】
図１４に示すTMR 曲線のように、MTJ 素子のEasy-Axis （容易軸）方向に磁界Hxをかけると、MTJ 素子の抵抗値は例えば17％程度変化する。この変化率（変化の前後の抵抗の比）は、MR比と呼ばれる。なお、MR比は、MTJ 素子の磁性層の性質により変化する。現在では、MR比が50％程度のMTJ 素子も得られている。MTJ素子には、Easy-Axis 方向の磁界HxとHard-Axis （困難軸）方向の磁界Hyとの合成磁界が印加される。
【００２４】
図１４中の実線および点線に示すように、Hard-Axis 方向の磁界Hyの大きさによって、MTJ 素子の抵抗値を変えるために必要なEasy-Axis 方向の磁界Hxの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線WWL および選択されたビット線BLの交点に対応して配置されているMTJ 素子のみにデータを書き込むことができる。
【００２５】
即ち、図１５に示すように、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、MTJ 素子の磁性層の磁化の向きを反転させることができる。
【００２６】
逆に、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、MTJ素子の磁性層の磁化の向きを反転させることはできない。
【００２７】
従って、Easy-Axis 方向の磁界HxとHard-Axis 方向の磁界Hyとの合成磁界の大きさを変え、合成磁界の大きさのHx-Hy 平面内における位置を変えることにより、MTJ 素子に対するデータの書き込みを制御できる。
【００２８】
ところで、MRAMにおける最大の課題は書き込み電流の低減である。本願発明者は、MTJ 素子の信頼性保持実験の結果、熱擾乱耐性の確保も重要な課題であることを掴んだ。この経緯について以下に説明する。
【００２９】
現状、MTJ 素子の書き込み電流値は8 〜10mAと大きく、実用化のためには、書き込み電流値を許容可能なレベルに低下させることが必須である。本願発明者が試作した1KビットレベルのMRAMのテストチップでも、やはり、書き込み電流値は8 〜10mAであった。
【００３０】
さらに、MTJ 素子のビット情報の保持特性を調べたところ、通常、ハードディスク記憶装置の磁気媒体で考えられている熱擾乱耐性のクライテリアKu*V/kB*Tを80以上に設定しているにも拘らず、ビット情報が反転するものが生じた。ここで、V はMTJ 素子の記録層の体積、kBはボルツマン定数、T は絶対温度である。MRAMの場合は、Kuは主に形状磁気異方性により付与することが通例であり、実際は、形状による異方性エネルギーと誘導磁気異方性の和となる。
【００３１】
ビット情報の反転を防止するためにビット情報の熱擾乱耐性を向上させるには、Ku*Vを大きくすることが定石だが、そうすると、書き込み電流の増加をまねいてしまう。
【００３２】
上記したように従来のMRAMは、書き込み電流の低減と熱擾乱耐性の確保を両立させることが望ましいが、その具体的な設計案は提案されていないという問題があった。この問題点を見出した経緯について、以下に詳しく説明する。
【００３３】
現在報告されているMTJ 素子の書き込み電流値は、セル幅が0.6 μm 程度（セル長さは1.2 μm 程度）の場合に、小さいもので8mA 程度である。
【００３４】
通常、MTJ 素子の平面形状を長方形や楕円形状として、MTJ 素子に形状磁気異方性を付与し、MTJ 素子の磁化の方向を規定し、熱擾乱耐性も付与する。
【００３５】
MTJ 素子の形状磁気異方性と誘導磁気異方性の和とMTJ 素子の記録層のボリュームとの積がKu*Vである。ここで、MTJ 素子の記録層の誘導磁気異方性も形状による異方性の方向と同方向に付与し、異方性の分散などが起きないようにする。但し、通常、記録層に使用されるNiFeは誘導磁気異方性の大きさ（数Oe）が、形状による異方性磁界の大きさ（数十Oe）に比べて１桁小さく、熱擾乱耐性、反転磁界もほぼ形状磁気異方性で決まると考えられている。
【００３６】
記録層の磁化情報を書き替えるために必要な反転磁界Hsw は、概略、次式（１）で与えられる。
【００３７】
Hsw =4π*Ms*t/F （Oe）                          …（１）
ここで、Msは記録層の飽和磁化、t は記録層の厚さ、F は記録層の幅である。また、形状による異方性エネルギーと誘導磁気異方性の和Kuは、概略、次式（２）で与えられる。
【００３８】
Ku = Hsw*Ms/2                                   …（２）
書き込み電流を低減する方法として、通常の書き込み配線（例えばCu）にNiFe等の軟磁性材料を被覆したヨーク(Yoke)付きの書き込み配線が提案され、２倍程度の高効率化効果（書き込み電流値は1/2 ）が得られることが報告されている（非特許文献２参照）。
【００３９】
図１６（ａ）および（ｂ）は、非特許文献２に記載のヨーク付き書き込み配線の構造の一例と、それを用いた書き込み特性を検討した結果を示している。
【００４０】
図１６（ｂ）において、特性Ａは、MTJ 素子の記録層に2nm のCoFeNi薄膜を用いた場合について、MTJ 素子の微細化に伴ってスイッチング磁界Hsw が増大する様子を示している。
【００４１】
通常の書き込み配線を用いる場合には、1/F が７程度までは発生磁界の方がスイッチング磁界よりも大きいので書き込み可能である。これに対して、従来の技術により形成されたヨーク付き書き込み配線を用いる場合には、1/F が７程度を越えても、発生磁界の方がスイッチング磁界よりも大きいので書き込み可能であるが、1/F が１０程度を越えると発生磁界の方がスイッチング磁界よりも小さくなる。
【００４２】
従来の技術により形成されたヨーク付き書き込み配線を用いた場合について、実験と計算機シミュレーションにより検討した結果、２倍程度の高効率化効果を確認でき、書き込み電流を5mA に低減できたが、これが限界であり、実用化のために必要な目標値である1 〜2mA には程遠い。
【００４３】
また、50nsec程度の短パルスの書き込み電流で高速に書き込みを行った結果、必要な書き込み電流値がばらつき、一定の書き込み電流で書き込みを行った場合の再現性90％を大きく下回る再現性しか得られなかった。
【００４４】
一方、記録層のKu*V/kB*T を80以上に設定していても、ビット情報が反転するものが生じた。原因は定かではないが、熱擾乱耐性がKu*Vで決まらず、ある不良セルは記録層を構成する粒子が熱擾乱（Kcrystal*Vgrain、ここで、Kcrystalは記録層材料の結晶磁気異方性、Vgrainは記録層を構成する粒子の体積）を受け、これが起因となってセルの磁化情報の反転が起こっているようである。即ち、Kcry*v（Kcry結晶磁気異方性エネルギー、v は粒子１個の体積）が熱擾乱耐性を決めているセルがあるものと思われる。
【００４５】
図５は、ヨーク付きの書き込み配線の構造およびMTJ 素子21との配置関係の一例を示す。
【００４６】
このヨーク付きの書き込み配線1aは、書き込み配線1 の三面（底面および両側面）にNiFe等からなる磁性体2 が被覆されており、通常のヨークなしの書き込み配線と比べて、同じ書き込み電流により大きな磁界が発生できる。
【００４７】
図６は、図５に示したヨーク付き書き込み配線1aにより発生する磁界分布の一例を示す。この磁界分布によれば、ヨークエッジの近傍ではある程度大きな磁界が発生されるが、ヨークエッジから離れると急激に磁界が小さくなる。
【００４８】
【非特許文献１】
Roy Scheuerlein et.al."A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",ISSCC2000 Technical Digest pp.128〜pp.129
【００４９】
【非特許文献２】
Saied Tehrani,"Magneto resistive RAM", 2001 IEDM short course
【００５０】
【発明が解決しようとする課題】
上記した問題を解決するために、MTJ 素子の記録層に高結晶磁気異方性を持つ材料を使用することを試みたが、実験の結果、それだけでは良い成果が得られないことが判明した。
【００５１】
まず、図５に示したヨーク付き書き込み配線1aにより書き込まれるMTJ 素子21の記録層71として、結晶磁気異方性が103 erg/cc程度のNiFeなどの軟質磁性材料を用いることが考えられる。この場合には、ヨークエッジの近傍の磁束がNiFeによって記録層71の中央部分まで導かれ、記録層71の中心までも大きな磁束が引き込まれる。実験した結果として、2mA 程度の小さな書き込み電流値でも記録層71を反転させることができた。これは、NiFeが高透磁率を有するからと考えられる。なお、この場合、形状磁気異方性は104 erg/cc程度とした。
【００５２】
しかし、MTJ 素子21の記録層71の情報の保持特性を調べた結果、磁化が反転するセルが見つかり、10年間の情報保持ができないセルがあることが判明した。この理由は、図７に示すように、形状異方性からの束縛の小さいセル中央部（記録層の中心部）の磁性体粒子（NiFe粒子）の磁化が熱擾乱により反転することに起因して、記録層の磁化が反転しているためであると予想している。
【００５３】
そこで、図５に示したヨーク付き書き込み配線1aにより書き込まれるMTJ 素子21の記録層71として、結晶磁気異方性がさらに大きな例えばCo系の磁性材料を用いることが考えられる。記録層71の材料として形状による磁気異方性と結晶磁気異方性が共に104 erg/cc程度の例えばCoNiFeを使用した場合について実験した結果、反転させるための書き込み電流値が15mAと非常に大きくなり、かつ、セル毎の書き込み電流値が大きくばらつき、最も大きな書き込み電流値は40mAを超えた。
【００５４】
この書き込み電流値（4mA ）として、NiFe系の材料を使用した場合に比べて２倍を予測したが、平均値でも7.5 倍の書き込み電流が必要であり、書き込み電流の低減化は程遠い結果となった。
【００５５】
また、Co系材料の透磁率があまり大きくないことが原因であると思われるが、ヨークエッジの近傍の磁束を記録層中央まで引き込めず、ヨークエッジの磁界は同じでも記録層を反転させることができないので、非常に大きな書き込み電流を必要とするものと理解される。また、図８に示すように、CoNiFeの結晶の向きがばらつく、即ち、Co系の材料では膜面内の結晶配向性の違いによる結晶磁気異方性がセル毎の反転磁界の大きさをばらつかせているので、セル毎の書き込み電流値が大きくばらついているものと推測している。
【００５６】
具体的には、磁性材料は膜面垂直には結晶配向するが、膜面内では不規則となることは避けられず、結晶磁気異方性は記録層の一定方向に付与する形状磁気異方性や誘導磁気異方性と競合する。
【００５７】
形状磁気異方性や誘導磁気異方性の方向と結晶磁気異方性の方向が比較的揃っているセルもあれば、揃っていないセルも発生し、セル毎の反転磁界のばらつきの原因となる。特に、セルの大きさが0.1 μm 程度となると、１セルを構成する記録層の粒子の数は10個程度となり、より大きな問題となる。なお、結晶磁気異方性が小さいNiFe系ではこういう現象は観測されず、問題とはならなかった。
【００５８】
以上要約すると、熱擾乱耐性を確保するために記録層に高結晶磁気異方性を持つ材料を使用するアイデアは、実際にMRAMに適用すると、予想以上に書き込み電流値が大きくなり、かつ、反転磁界が大きくばらつく。
【００５９】
本発明は上記の問題点を解決すべくなされたもので、書き込み電流値の低減とビット情報の熱擾乱耐性の確保を両立させることができ、高い熱擾乱耐性と高い書き込み効率を併せ持つ磁気ランダムアクセスメモリを提供することを目的とする。
【００６０】
【課題を解決するための手段】
本発明の磁気ランダムアクセスメモリは、非磁性層を狭持した二層の磁性層からなる磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に"0","1" の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の２つの磁性層のうちの一方の記録層の磁化方向を変化させて情報を書き込む磁気ランダムアクセスメモリであって、前記記録層の結晶磁気異方性が104 erg/ccを超えており、前記書き込み配線の少なくとも前記磁気抵抗素子の記録層に対向する部分を含む周面が磁性層で覆われており、前記記録層は前記磁性層と交換結合しており、前記磁気抵抗素子の記録層に対向する部分の磁性層と前記記録層の磁気ボリュームの和がその他の部分の磁性層の磁気ボリュームよりも小さいことを特徴とする。
【００６１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るMRAMで用いられるメモリセルの一例について、MTJ 素子と書き込み配線とビット線の配置関係を模式的に示す断面図である。
【００６３】
図１において、MTJ 素子21a は、図９を参照して前述した従来例のMTJ 素子と比べて、それぞれ磁性膜からなる自由層（記録層）71a と固定層（片面側に反強磁性層が配置されている）72との間にトンネルバリア層73が挟まれた構造によってトンネル磁気抵抗効果を有する点は同じであるが、
記録層71a は、結晶磁気異方性が104 erg/ccを超える高磁気異方性を有する材料（例えばCoFeNi, CoFe, CoCr, CoPtなどのCo系材料）が使用されている点が異なる（特徴１）。
【００６４】
また、MTJ 素子21a の固定層72として例えばPtMn/CoFe が使用されており、トンネルバリア層73として例えばAlOxが使用されている。本例のMTJ 素子21a は、長方形（あるいは楕円形）を有し、その長辺方向が書き込み配線1 に沿うように配設されており、長辺方向に沿うように磁化の方向が付与されている。MTJ 素子21a の固定層72側に接するようにビット線BLが配設されている。
【００６５】
書き込み配線1 として、通常の書き込み配線（例えばCu）の周面のうち少なくともMTJ 素子21a に対向する一面（本例では四面全て）が磁性層（例えばNiFe, CoZrNb等の磁性材料）2 で覆われたヨーク付き書き込み配線が使用されている。
【００６６】
MTJ 素子21a とヨーク付き書き込み配線1 の配置関係は、ヨーク付き書き込み配線1 の磁性層2 の一部上に例えばルテニウム(Ru)膜3 を介してMTJ 素子21a の記録層（本例では下部側）71a が積層されており、MTJ 素子21aの記録層71a を構成する磁性粒子が、ヨーク付き書き込み配線1 の磁性層2 と交換結合している（特徴２）。この交換結合は、フェロ、アンチフェロのいずれでもよい。あるいは、90度結合であってもよい。
【００６７】
本例では、ヨーク付き書き込み配線1 のMTJ 素子21a に対向する周面を覆う磁性層2 は断面凹状態であり、その凹部内にMTJ 素子21a の下部が配設されている。換言すれば、磁性層2 は、記録層71a に対向する部分の厚さがその他の部分の厚さよりも薄くなっており、書き込み配線1 の幅方向におけるMTJ 素子21a の記録層71a の両端に対向するように磁性層2 の一部が存在している（特徴３）。
【００６８】
なお、磁性層2 の形状は、MTJ 素子21a に向かって磁束が収束する形状であればよく、種々の変形実施が可能である。また、磁性層2 は、記録層71a よりも透磁率が大きいことが望ましい。また、磁性層2 は、記録層71a よりも高飽和磁束密度を有することが望ましい。
【００６９】
さらに、ヨーク付きの書き込み配線1 の上にMTJ 素子21a が積層された部分の磁性層2 と記録層71a の磁気ボリューム（Ms*t）の和が、その他の部分の磁性層2 の磁気ボリューム（Ms'*t'）よりも小さく設定されていることが望ましい。この場合、ボリューム比（Ms*t/Ms'*t'）を0.9 より小さく、特に0.3 より小さく設定することが望ましい（特徴４）。
【００７０】
図１に示す構成によれば、ヨーク付き書き込み配線1 の上面の磁性層2 とMTJ素子21a の記録層（本例では下部側）71a との間にRu膜3 を介在させて積層しているので、積層面の平坦性が良くなり、Ru膜3 の厚さを制御することによって記録層と磁性層との交換結合の大きさを制御することが可能になる。
【００７１】
上記したような構造を半導体層（例えばSi基板）上に行列状に配置してセルアレイを構成する場合には、図１１乃至図１３を参照して前述したようにセルアレイを構成し、MTJ 素子の下層側で同一行のMTJ 素子の自由層にそれぞれ近接するように書き込み配線を行方向に配設し、MTJ 素子の上層側で同一列のMTJ 素子の記録層に共通に連なるようにビット線を列方向に配設する。
【００７２】
次に、上記構成のメモリセルに対する書き込み動作の原理を説明する。
【００７３】
MTJ 素子21a に対する書き込みは、書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を書き込み配線1 に流し、この電流により作られる磁界を用いてMTJ 素子21a の記録層71a の磁化の向きを平行または反平行にすることにより達成される。
【００７４】
なお、書き込み時に、補助的な書き込み電流としてビット線BLに一定方向の電流を流すことにより、書き込み時に記録層71a の磁化を少し傾けることが可能となる。したがって、従来例で説明したように、書き込み配線1 およびビット線BLに流れる電流によりそれぞれ作られる磁界の合成磁界を用いて記録層71a の磁化の向きを平行または反平行にすることにより、書き込み電流がさらに低減する。
【００７５】
MTJ 素子21a から情報を読み出す時には、選択されたビット線BLから選択されたMTJ 素子21a に電流を流す経路を形成し、MTJ 素子21a の抵抗値に応じた電流を流し、ビット線BLに接続されたセンスアンプ（図示せず）で電流値を検出して情報を読み出すことができる。
【００７６】
上記書き込み時の動作に際して、前記構成上の特徴（１）〜（３）により、ヨークの磁束はMTJ 素子21a が積層された部分の磁性層2 と記録層71a に収束され、ヨークエッジからの漏洩磁束も記録層71a に流入するので、書き込み電流が大きく低減した。また、記録層71a とヨーク付きの書き込み配線1 の磁性層2 とは交換結合しているので、各々の結晶配向の違いを平均化でき、書き込み電流値のばらつきが大幅に低減した。さらに、前記構成上の特徴（４）により、書き込み電流値を0.2 mA程度にまで低減することが可能であることを確認した。
【００７７】
したがって、第１の実施形態によれば、書き込み電流値を実用レベルに小さくでき、かつ、反転電流値のばらつきを解消でき、十分な熱擾乱耐性を確保し、かつ、書き込み電流値の低減を両立するMRAMを実現することができる。
【００７８】
上記した第１の実施形態の効果について、以下に具体的に説明する。
【００７９】
まず、前記構成上の特徴（１）を採用し、磁性層で覆ったヨーク付き書き込み配線1 に近接して、104 erg/cc以上の高磁気異方性材料を記録層71a に持ったMTJ 素子21a を配置した。このようなメモリセルについて実験を行った結果、放置試験をしても反転するセルが全く発生しなかった。即ち、熱擾乱の問題は解決したが、前述したように書き込み電流が15mA以上と非常に大きくなり、かつ、大きくばらつく問題が発生した。
【００８０】
そこで、さらに、前記構成上の特徴（２）を採用し、ヨーク付き書き込み配線1 の磁性層2 の一部上にMTJ 素子21a を積層し、その記録層71a とヨーク付きの書き込み配線1 の磁性層2 を交換結合させた。このようなメモリセルについて実験を行った結果、書き込み電流値が1mA 程度になり、しかも、書き込み電流値のばらつきも殆んど解消し、最大の書き込み電流も1.2mA になった。
【００８１】
さらには、前記構成上の特徴（３）を採用し、MTJ 素子21a が積層された部分の磁性層2 と記録層71a の磁気ボリューム（Ms*t）の和を、その他の部分の磁性層の磁気ボリューム（Ms'*t'）よりも小さく設定した。具体的には、磁気ボリューム比（Ms*t/Ms'*t'）を0.3 より小さく設定した（特徴４）。このようなメモリセルについて実験を行った結果、図２に示すように書き込み電流値を0.5mA 以下にすることができた。
【００８２】
図２は、図１の構造を採用したメモリセルにおける磁気ボリューム比（Ms*t/Ms'*t'）と書き込み電流の大きさと書き込みパス率との関係を示す特性図である。
【００８３】
この特性図から、磁気ボリューム比（Ms*t/Ms'*t'）が0.3 程度の場合に書き込み電流値は0.5mA 程度であり、Ms*t/Ms'*t'が0.3 程度以下の場合に書き込みパス率は最大であることが分かる。また、Ms*t/Ms'*t'が0.3 程度を超える場合でも、書き込み電流の低減効果はあるが、書き込み電流値のばらつきは0.5mA 程度と大きかった。Ms*t/Ms'*t'が0.3 程度を超える場合でも0.9 程度以下の領域では、書き込みパス率は90％以上である。
【００８４】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係るMRAMで用いられるメモリセルの一例について構造を模式的に示す断面図である。
【００８５】
このメモリセルは、第１の実施形態のメモリセルと比べて、書き込み配線1 の四周面のうちでMTJ 素子21a に対向する周面とは反対側の周面（本例では底面）以外の周面をヨークで被覆した（底面部分のヨークを省略した）点が異なり、その他は同じである。これにより、書き込み電流値は少し大きくなるが、セル面積に余裕がある応用では使用できる。また、工程数を低減することが可能になる。
【００８６】
＜第３の実施形態＞
図４は、本発明の第３の実施形態に係るMRAMで用いられるメモリセルの一例について構造を模式的に示す断面図である。
【００８７】
このメモリセルは、第１の実施形態のメモリセルと比べて、書き込み配線1 のの四周面のうちでMTJ 素子21a に対向する周面に連なる両側面以外の周面をヨークで被覆した（両側面部分のヨークを省略した）点が異なり、その他は同じである。これにより、書き込み電流値は少し大きくなるが、セル面積に余裕がある応用では使用できる。また、工程数を低減することが可能になる。
【００８８】
＜第４の実施形態＞
第４の実施形態では、前述した各実施形態のメモリセルにおいて、書き込み配線1 に直列に書き込みセル選択用トランジスタを接続した（例えば図３中に点線で示すようにNMOSトランジスタ10を接続した）点が異なり、その他は同じである。
【００８９】
このようにすると、書き込みセルの選択と他のセルからの分離を共用することができる。この場合、前述した本発明の効果により書き込み電流値がサブmAとなったので、書き込みセル選択用トランジスタ10をMTJ 素子21a と同等に小さく実現することができ、メモリセルアレイの中に組み込むことが可能となる。
【００９０】
これにより、誤書き込みを皆無とすることができる。また、書き込みに際して選択したセルを書き込み電流などで加熱しながら書き込みを行う熱アシスト記録方式を採用することができる。これにより、MTJ 素子21a を50nmオーダーに微細化でき、本発明に係るMRAMをDRAMに置き換える可能性も高くなる。
【００９１】
これに対して、従来の熱アシスト記録方式の概念では、書き込みに際してセルの選択性がなかったので、選択セル以外にもある程度の熱が加わり、熱擾乱による記録層の磁化反転を起こす一因となっていた。
【００９２】
なお、本発明は、前記各実施形態におけるMTJ 素子の記録層が多層構造からなる場合にも適用可能である。
【００９３】
【発明の効果】
上述したように本発明の磁気ランダムアクセスメモリによれば、書き込み電流値の低減とビット情報の熱擾乱耐性の確保を両立させ、高い熱擾乱耐性と高い書き込み効率を実現することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るMRAMで用いられるメモリセルの一例についてMTJ 素子と書き込み配線とビット線の配置関係を模式的に示す断面図。
【図２】  図１の構造を採用した場合に磁気ボリューム比（Ms*t/Ms'*t'）と書き込み電流の大きさと書き込みパス率との関係を示す特性図。
【図３】  本発明の第１の実施形態の変形例に係るMRAMで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図４】  本発明の第３の実施形態に係るMRAMで用いられるメモリセルの一例について構造を模式的に示す断面図。
【図５】  現在考えられているヨーク付きの書き込み配線の構造の一例およびMTJ 素子との配置関係を示す斜視図。
【図６】  図５中に示したヨーク付き書き込み配線により発生する磁界分布の一例を示す図。
【図７】  図５中に示したMTJ 素子の記録層としてNiFeを用いた場合に形状異方性からの束縛の小さいセル中央部（記録層の中心部）の磁性体粒子（NiFe粒子）の磁化が熱擾乱により反転する様子を示す図。
【図８】  図５中に示したMTJ 素子の記録層としてCoNiFeを用いた場合にCoNiFeの結晶の向きがばらつく様子を示す図。
【図９】  MRAMで用いられるMTJ 素子の一般的な構造を概略的に示す断面図。
【図１０】  図９中のMTJ 素子の２つの磁性層の磁化の向きを示す図。
【図１１】  MRAMのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１２】  図１１中のＡ−Ａ線に沿うビット線に垂直な面内においてメモリセルの１個分に着目して構造の一例を模式的に示す断面図。
【図１３】  図１１中のＢ−Ｂ線に沿う書き込みワード線に垂直な面内の構造の一例を模式的に示す断面図。
【図１４】  図９に示したMTJ 素子の印加磁界による抵抗値の変化特性を示す特性図。
【図１５】  図９に示したMTJ 素子のアステロイド曲線を示す特性図。
【図１６】  ヨーク付き書き込み配線の構造の一例を示す斜視図およびそのヨーク付き書き込み配線を用いた書き込み特性を検討した結果を示す特性図。
【符号の説明】
1 …書き込み配線、2 …磁性層、3 …ルテニウム(Ru)膜、21a …MTJ 素子、71a…記録層（自由層）、72…固定層、73…トンネルバリア層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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