(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数の接続パッドが設けられ、
前記複数の接続パッドの内の、複数の第１の接続パッドに接続されて形成される、上端面が外部に露出される外部接続用の柱状電極と、
前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続されて形成される、少なくとも一つの第１の導体層と、
前記半導体基板上の、前記複数の柱状電極間および前記第１の導体層上に形成される、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜と、
前記封止膜上に形成され、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層と、を有し、
前記第１の導体層と前記第２の導体層によって形成される受動素子を備えることを特徴とする半導体装置。
【請求項２】
前記第２の接続パッドに接続される前記第１の導体層上に形成されて前記第２の導体層に接続される第１の柱状電極と、前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を備え、
前記第２の接続パッドは接地パッドであり、前記第３の接続パッドは給電パッドであり、前記第１の導体層と前記第２の導体層によって形成される前記受動素子はアンテナ素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導体層と前記第２の導体層によって形成される前記受動素子は容量素子であり、前記第２の導体層上には配線基板に接続される接続手段を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の導体層と前記第２の導体層によって形成される前記容量素子を複数備えるとともに、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングしてなる誘導素子を備える第３の導体層を備え、
前記複数の容量素子と前記誘導素子とによって形成されるフィルタ回路を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の導体層と前記第２の導体層との間に誘電体材料を介装することを特徴とする請求項１乃至請求項４記載の半導体装置。
【請求項６】
半導体基板上に複数の接続パッドが設けられた半導体装置の製造方法において、
前記複数の接続パッドの内の、複数の第１の接続パッドに接続される、複数の外部接続用の柱状電極を形成する工程と、
前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに少なくとも一つの第１の導体層を接続して形成する工程と、
前記半導体基板上の、前記複数の柱状電極間および前記第１の導体層上に封止膜を形成する工程と、
前記外部接続用の柱状電極の上端面を前記封止膜の上面から外部に露出させる工程と、
前記封止膜上に、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層を形成する工程と、を備え、
前記第１の導体層と前記第２の導体層によって受動素子を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の接続パッドに接続される前記第１の導体層上に、前記第２の導体層に接続される第１の柱状電極を形成する工程と、
前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を形成する工程と、を備え、
前記第２の接続パッドは接地パッドにより形成され、前記第３の接続パッドは給電パッドにより形成され、前記第１の導体層と前記第２の導体層によってアンテナ素子が形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の導体層と前記第２の導体層によって容量素子を形成する工程と、前記第２の導体層上に配線基板に接続する接続構造を形成する工程と、を備えることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１の導体層と前記第２の導体層によって前記容量素子を複数形成する工程と、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングして誘導素子を形成する第３の導体層を形成する工程と、を備え、
前記複数の容量素子と前記誘導素子とによってフィルタ回路を形成することを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記第１の導体層と前記第２の導体層との間に誘電体材料を介装する工程を備えることを特徴とする、請求項６乃至請求項９に記載の半導体装置の製造方法。
【請求項１１】
複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、
前記各チップ形成領域上に絶縁膜を形成する工程と、
前記複数の接続パッドの内の、複数の第１の接続パッドに複数の外部接続用の柱状電極を接続して形成する工程と、
前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続される、少なくとも一つの第１の導体層を前記絶縁膜上に形成する工程と、
前記絶縁膜上の、前記複数の柱状電極間および前記第１の導体層上に封止膜を形成する工程と、
前記外部接続用の柱状電極の上端面を前記封止膜の上面から外部に露出させる工程と、
前記封止膜上に、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層を形成し、前記第１の導体層と前記第２の導体層によって受動素子を形成する工程と、
前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の導体層上に、前記第２の導体層に接続される第１の柱状電極を形成する工程と、前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を形成する工程と、を備え、
前記第２の接続パッドは接地パッドにより形成され、前記第３の接続パッドは給電パッドにより形成され、前記第１の導体層と前記第２の導体層によってアンテナ素子が形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の導体層と前記第２の導体層によって容量素子を形成する工程と、該第２の導体層上に、配線基板に接続する接続構造を形成する工程と、を備えることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１の導体層と前記第２の導体層によって前記容量素子を複数形成する工程と、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングして誘導素子を形成する第３の導体層を形成する工程と、を備え、
前記複数の容量素子と前記誘導素子とによってフィルタ回路を形成することを特徴とする、請求項１３に記載の半導体装置。
【請求項１５】
前記第１の導体層と前記第２の導体層との間に誘電体材料を介装する工程を備えることを特徴とする、請求項１１乃至請求項１４に記載の半導体装置の製造方法。
【請求項１６】
半導体基板上に複数の接続パッドが設けられ、前記複数の接続パッドの内の、複数の第１の接続パッドに接続されて形成される、上端面が外部に露出される外部接続用の柱状電極と、前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続されて形成される、少なくとも一つの第１の導体層と、前記半導体基板上の前記複数の柱状電極間および前記第１の導体層上に形成される、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜と、該封止膜上に形成され前記第１の導体層に対向するよう配置される第２の導体層と、を有して、前記第１の導体層と前記第２の導体層によって形成されるアンテナ素子を備える半導体装置と、
複数の配線パターンが形成された配線基板と、を備え、前記半導体装置が前記複数の柱状電極を介して前記配線基板の所定の配線パターンに、接続手段により接続されて実装される半導体装置の実装構造において、
前記配線基板における、前記半導体装置の前記第２の導電層との対向領域には、配線パターンが形成されていないことを特徴とする半導体装置の実装構造。
【請求項１７】
前記配線基板における、前記半導体装置の前記第２の導電層との前記対向領域は開口部とされていることを特徴とする請求項１６に記載の半導体装置の実装構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（Chip Size Package）構造の半導体装置およびその製造方法およびその半導体装置の実装構造に関する。
【０００２】
【従来の技術】
近年、チップとパッケージのサイズがほぼ等しくなるＣＳＰ構造の半導体装置が知られており、その構造例を図１５に示す。この図に示す半導体装置２０は、保護膜形成、導体層形成、ポスト形成および樹脂封止の各工程からなるパッケージ処理を終えたウェハを個々のチップにダイシングして得られる、所謂ウェハレベルＣＳＰと呼ばれる構造を有している。
【０００３】
すなわち、半導体装置２０は、ウェハ（半導体基板）１の表面（回路面）側にアルミ電極等からなる複数の接続パッド２を有し、この接続パッド２の上面側には各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション（絶縁膜）３が形成される。
【０００４】
パッシベーション３の上面側には、各接続パッド２の中央部分が開口するよう保護膜４が形成される。保護膜４は例えばウェハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
こうして形成される保護膜４上には、各接続パッド２と後述するポスト（柱状電極）６とを電気的に接続する導体層５が形成される。導体層５上の所定箇所には、柱状電極である複数のポスト６が設けられる。
【０００５】
ポスト６を覆うように、ウェハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７が形成される。封止膜７の上端面は切削研磨され、これにより露出するポスト６の端面６ａについては、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理（図示せず）が施される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したウェハレベルＣＳＰ構造の半導体装置２０によってＢｌｕｅｔｏｏｔｈモジュールやＧＰＳ受信モジュールを具現しようとすると、受動素子から形成されるフィルタ回路やアンテナ素子はディスクリート部品としてチップに外付けする形態となっており、チップ内部に搭載できないという問題があった。このため、上記モジュールの更なる小型化を図ることが困難であった。更には、上記のような高周波を用いる回路モジュールにおいては部品間の配線長が周波数特性に影響するため、周波数特性を更に向上させることが困難であった。
【０００７】
本発明は、このような事情に鑑みてなされたもので、受動素子から形成されるフィルタ回路やアンテナ素子をチップ内部に搭載し得る半導体装置および半導体装置の製造方法およびその半導体装置に適する実装構造を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板上に複数の接続パッドが設けられ、前記複数の接続パッドの内の、複数の第１の接続パッドに接続されて形成される、上端面が外部に露出される外部接続用の柱状電極と、前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続されて形成される、少なくとも一つの第１の導体層と、前記半導体基板上の、前記複数の柱状電極間および前記第１の導体層上に形成される、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜と、前記封止膜上に形成され、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層とを有し、前記第１の導体層と前記第２の導体層によって形成される受動素子を備えることを特徴とする。
【０００９】
請求項２に記載の発明では、請求項１に記載の発明において、前記第２の接続パッドに接続される前記第１の導体層上に形成されて前記第２の導体層に接続される第１の柱状電極と、前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を備え、前記第２の接続パッドは接地パッドであり、前記第３の接続パッドは給電パッドであり、前記第１の導体層と前記第２の導体層によって形成される前記受動素子はアンテナ素子であることを特徴とする。
【００１０】
請求項３に記載の発明では、請求項１に記載の発明において、前記第１の導体層と前記第２の導体層によって形成される前記受動素子は容量素子であり、前記第２の導体層上には配線基板に接続される接続手段を備えることを特徴とする。
【００１１】
請求項４に記載の発明では、請求項３に記載の発明において、前記第１の導体層と前記第２の導体層によって形成される前記容量素子を複数備えるとともに、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングしてなる誘導素子を備える第３の導体層を備え、前記複数の容量素子と前記誘導素子とによって形成されるフィルタ回路を備えることを特徴とする。
【００１２】
請求項５に記載の発明では、請求項１乃至請求項４に記載の発明において、前記第１の導体層と前記第２の導体層との間に誘電体材料を介装することを特徴とする。
【００１３】
請求項６に記載の発明では、半導体基板上に複数の接続パッドが設けられた半導体装置の製造方法において、前記複数の接続パッドの内の、複数の第１の接続パッドに接続される、複数の外部接続用の柱状電極を形成する工程と、前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに少なくとも一つの第１の導体層を接続して形成する工程と、前記半導体基板上の、前記複数の柱状電極間および前記第１の導体層上に封止膜を形成する工程と、前記外部接続用の柱状電極の上端面を前記封止膜の上面から外部に露出させる工程と、前記封止膜上に、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層を形成する工程と、を備え、前記第１の導体層と前記第２の導体層によって受動素子を形成することを特徴とする。
【００１４】
請求項７に記載の発明では、請求項６に記載の発明において、前記第２の接続パッドに接続される前記第１の導体層上に、前記第２の導体層に接続される第１の柱状電極を形成する工程と、前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を形成する工程とを備え、前記第２の接続パッドは接地パッドにより形成され、前記第３の接続パッドは給電パッドにより形成され、前記第１の導体層と前記第２の導体層によってアンテナ素子が形成されることを特徴とする。
【００１５】
請求項８に記載の発明では、請求項６に記載の発明において、前記第１の導体層と前記第２の導体層によって容量素子を形成する工程と、前記第２の導体層上に配線基板に接続する接続構造を形成する工程とを備えることを特徴とする。
【００１６】
請求項９に記載の発明では、請求項８に記載の発明において、前記第１の導体層と前記第２の導体層によって前記容量素子を複数形成する工程と、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングして誘導素子を形成する第３の導体層を形成する工程とを備え、前記複数の容量素子と前記誘導素子とによってフィルタ回路を形成することを特徴とする。
【００１７】
請求項１０に記載の発明では、請求項６乃至請求項９に記載の発明において、前記第１の導体層と前記第２の導体層との間に誘電体材料を介装する工程を備えることを特徴とする。
【００１８】
請求項１１に記載の発明では、半導体装置を製造する方法であって、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、前記各チップ形成領域上に絶縁膜を形成する工程と、前記複数の接続パッドの内の、複数の第１の接続パッドに複数の外部接続用の柱状電極を接続して形成する工程と、前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続される、少なくとも一つの第１の導体層を前記絶縁膜上に形成する工程と、前記絶縁膜上の、前記複数の柱状電極間および前記第１の導体層上に封止膜を形成する工程と、前記外部接続用の柱状電極の上端面を前記封止膜の上面から外部に露出させる工程と、前記封止膜上に、少なくとも一面が外部に露出し、前記第１の導体層に対向するよう配置される少なくとも一つの第２の導体層を形成し、前記第１の導体層と前記第２の導体層によって受動素子を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、を具備することを特徴とする。
【００１９】
請求項１２に記載の発明では、請求項１１に記載の発明において、半導体装置の製造方法において、前記第１の導体層上に、前記第２の導体層に接続される第１の柱状電極を形成する工程と、前記複数の接続パッドの内の、少なくとも一つの第３の接続パッドに接続されて前記第２の導体層に接続される第２の柱状電極を形成する工程とを備え、前記第２の接続パッドは接地パッドにより形成され、前記第３の接続パッドは給電パッドにより形成され、前記第１の導体層と前記第２の導体層によってアンテナ素子が形成されることを特徴とする。
【００２０】
請求項１３に記載の発明では、請求項１１に記載の発明において、前記第１の導体層と前記第２の導体層によって容量素子を形成する工程と、該第２の導体層上に、配線基板に接続する接続構造を形成する工程とを備えることを特徴とする。
【００２１】
請求項１４に記載の発明では、請求項１３に記載の発明において、前記第１の導体層と前記第２の導体層によって前記容量素子を複数形成する工程と、少なくとも二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングして誘導素子を形成する第３の導体層を形成する工程とを備え、前記複数の容量素子と前記誘導素子とによってフィルタ回路を形成することを特徴とする。
【００２２】
請求項１５に記載の発明では、請求項１１乃至請求項１４に記載の発明において、前記第１の導体層と前記第２の導体層との間に誘電体材料を介装する工程を備えることを特徴とする。
【００２３】
請求項１６に記載の発明では、半導体装置の実装構造において、半導体基板上に複数の接続パッドが設けられ、前記複数の接続パッドの内の、複数の第１の接続パッドに接続されて形成される、上端面が外部に露出される外部接続用の柱状電極と、前記複数の接続パッドの内の、少なくとも一つの第２の接続パッドに接続されて形成される、少なくとも一つの第１の導体層と、前記半導体基板上の前記複数の柱状電極間および前記第１の導体層上に形成される、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜と、該封止膜上に形成され前記第１の導体層に対向するよう配置される第２の導体層とを有して、前記第１の導体層と前記第２の導体層によって形成されるアンテナ素子を備える半導体装置と、複数の配線パターンが形成された配線基板とを備え、前記半導体装置が前記複数の柱状電極を介して前記配線基板の所定の配線パターンに、接続手段により接続されて実装される半導体装置の実装構造において、前記配線基板における、前記半導体装置の前記第２の導電層との対向領域には、配線パターンが形成されていないことを特徴とする。
【００２４】
請求項１７に記載の発明では、請求項１６に記載の発明において、前記配線基板における、前記半導体装置の前記第２の導電層との前記対向領域は開口部とされていることを特徴とする。
【００２５】
本発明では、接続パッドに接続される第１の導体層と、封止膜上に形成され、当該第１の導体層に対向するよう配置される第２の導体層とによってアンテナ素子や容量素子等の受動素子を形成するので、チップ内部にアンテナ素子や容量素子等の受動素子を搭載することができる。
また、本発明では、二つの上記容量素子間に介装され、誘導素子を形成するようパターニングされた第３の導体層を備えて、容量素子と誘導素子でフィルタ回路を形成し、チップ内部に搭載することもできる。これらにより、当該チップを用いて構成したモジュールの寸法を小型化することができる。
また、本発明では、チップにアンテナが搭載された場合、チップが搭載される配線基板のアンテナに対向する部分を、配線パターンが形成されない領域、あるいは開口部、とすることによりアンテナの放射効率を損なうことを抑制することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
（１）第１の実施形態
図１および図２は、第１の実施形態による半導体装置２０の構造を示す断面図および平面図である。これらの図において前述した従来例（図１５参照）と共通する部分には同一の番号を付し、その説明を適宜省略する。
図１および図２に図示する半導体装置２０が、図１５に図示した従来例と相違する点は、接地パッド２Ａ（第２の接続パッド）に接続して形成された導体層５−１（第１の導体層）によるグランドプレーンＧＰと、封止膜７上に形成された上部導体層８（第２の導体層）と、接地パッド２Ａに接続して形成され上部導体層８に接続されるポスト６Ａ（第１の柱状電極）と、給電パッド２Ｂ（第３の接続パッド）に接続して形成され上部導体層８に接続されるポスト６Ｂ（第２の柱状電極）とを備え、接地パッド２Ａに接続される導体層５−１と、接地パッド２Ａおよび給電パッド２Ｂに接続される上部導体層８は図２に示すように封止膜７を介して対向する位置に設けられ、これらによって逆Ｆ型アンテナを形成したことにあり、接続パッド２（第１の接続パッド）上に形成される導体層５およびポスト６の構成は図１５に示した従来例と同じである。
【００２７】
次に、図３〜図７を参照して、上記構造による半導体装置２０の製造工程について説明する。第１の実施形態による製造工程では、先ず図３に図示する通り、ウェハ１の回路面側に設けられたアルミ電極等からなる複数の接続パッド２（接地パッド２Ａおよび給電パッド２Ｂを含む）の上面側に、それぞれ各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３を形成した後、このパッシベーション３の上面側に各接続パッド２の中央部分が開口するよう保護膜４を形成する。
【００２８】
この保護膜４は、例えばウェハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
保護膜４は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることが可能であり、保護膜材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール系）等を用いてもよい。
【００２９】
次に、図４に図示するように、保護膜４に形成された開口部を介して露出される接続パッド２および給電パッド２Ｂ上に導体層５を形成し、接地パッド２Ａ上にグランドプレーンＧＰに対応する導体層５−１を形成する。導体層５および導体層５−１は、保護膜４の全面にＵＢＭスパッタ処理等によりＵＢＭ層（図示略）を堆積し、この後、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により所定形状の開口部分に対応したパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
なお、導体層５および導体層５−１を形成する手法としては、これ以外に無電解メッキ方法を用いることもできる。また、これら導体層に用いる材料としては、良好な導電特性を備える銅、アルミおよび金あるいはこれらの合金を用いる。
【００３０】
導体層５および導体層５−１を形成した後には、図５に図示するように、その導体層５および導体層５−１上の所定箇所にポスト６およびポスト６Ａ、６Ｂを設ける。各ポストは、例えば１００〜１５０μｍ程度の厚さでポスト形成用のフォトレジストを塗布硬化させた上、各導体層５および導体層５−１の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。各ポストを形成する手法としては、これ以外に無電解メッキ方法やスタッドバンプ法を用いることもできる。
ポストに用いる材料は、良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を用いる。なお、ポスト形成材料としてはんだを用いる場合は、この後リフロー処理を施すことにより球状の電極を形成することも出来る。また、はんだを用いてポスト６を形成する場合には、上記の他に印刷法を用いることもできる。
【００３１】
こうして、図５に図示した構造が形成された後は、図６に図示するように、各ポストを覆うように、ウェハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７を形成する。封止膜７は、環境変化に対応する信頼性を確保する上で、好ましくは上述した保護膜４と主成分が実質的に同一な樹脂材とする。なお、封止膜７を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。
【００３２】
ポスト６の樹脂封止後には、図７に示すように、封止膜７の上端面を切削研磨してポスト６の端面６ａを露出させてその表面の酸化膜を取り除いた後、接地パッド２Ａに対応するポスト６Ｂおよび給電パッド２Ｂに対応するポスト６Ａおよび６Ｂ上に銅箔をハンダ印刷等でラミネートして上部導体層８を形成する。もしくは電導性接着剤にて接地パッド２Ａおよび給電パッド２Ｂにそれぞれ対応するポスト６Ａおよび６Ｂ上に、上部導体層８となる導体板を固着する。
【００３３】
次に、図８に図示するように、必要に応じて、上部導体層８が形成されていないポスト６にハンダボールＢを配置して端子形成した後、予め定められたカットラインＣＬに沿ってダイシングを施してウェハ１をチップに個片化する。
これにより、図１に図示した構造、すなわち、導体層５−１から形成されるグランドプレーンＧＰと、接地パッド２Ａおよび給電パッド２Ｂにそれぞれ対応するポスト６Ａおよび６Ｂ上に電気的に接続される上部導体層８とから構成される逆Ｆ型アンテナを搭載した半導体装置２０が生成される。
【００３４】
次いで、こうした構造の半導体装置２０を所定の配線パターンが形成された配線基板に実装する場合の好適な実装構造を図９および図１０に示す。図９に図示する態様では、筺体４０内部に配線基板３０が配置され、半導体装置２０は、ポスト６上に形成されたハンダボールＢを介して配線基板３０上に形成された所定の配線パターン３１に接続されて実装される。これによって、半導体装置２０のアンテナとなる上部導体層８が配線基板３０に対向する向きで実装される。
ここで、配線基板３０の上部導体層８と対向する領域３２には配線パターンを形成しないようにする。
【００３５】
これにより、上部導体層８から放射される電波の放射効率が配線基板３０上の配線パターンの存在によって低下したり、放射パターンが乱れたりすることを抑制することができる。更に、図１０に図示する態様では、配線基板３０の上部導体層８と対向する領域３２を開口部としている。これにより、上部導体層８から放射される電波を妨げる部材が殆ど無くなり、電波の放射効率の低下を最小限にすることができる。
【００３６】
以上のように、第１の実施形態によれば、導体層５−１をグランドプレーンＧＰとし、かつ接地パッド２Ａおよび給電パッド２Ｂにそれぞれ接続されるポスト６Ａおよび６Ｂ上に上部導体層８を設けて逆Ｆ型アンテナを形成したので、チップ内部にアンテナを搭載することが可能になり、当該チップを用いて構成したアンテナを備えるモジュールの寸法を小型化することができる。また、チップ内部にアンテナを搭載することでチップ上の回路からアンテナへの配線長を非常に短くすることができるため、給電損失を最小化し得る等、伝送線路特性の向上にも寄与する。
【００３７】
なお、本実施形態では、逆Ｆ型アンテナを搭載する一例について言及したが、これに限らず、例えば逆Ｌ型アンテナ、パッチアンテナあるいはマイクロストリップアンテナを形成することも勿論可能である。また、一つのチップに複数のアンテナ素子を配列してフェイズドアレイアンテナを構成し、所望の指向特性を得ることも可能である。
【００３８】
さらに、上述した実施形態では、グランドプレーンＧＰと上部導体層８との間には封止膜７が介在する構造であるが、これに替えて、図１１に示すように、グランドプレーンＧＰと上部導体層８との間に高誘電体材１１を組込む構造としてもよい。その場合、ポスト６を形成後、誘電体材１１をグランドプレーンＧＰ（導体層５−１）に接着剤で固着した後、前述した封止工程を経て上部導体層８を敷設することになる。
このように、グランドプレーンＧＰと上部導体層８との間に、例えばチタン酸バリウム等の高誘電体材を組込むと、アンテナ素子の電気長を調整することが可能となる。つまり、上部導体層８のパターンサイズを変えることなくアンテナ素子の共振周波数を変化させることが可能になる。また、アンテナ素子の共振周波数を一定値とした場合、高誘電体材を組込むと、グランドプレーンＧＰおよび上部導体層８の面積を小さくすることができる。
【００３９】
（２）第２の実施形態
図１２（イ）、図１２（ロ）および図１３は、第２の実施形態による半導体装置２０の構造を示す断面図である。これらの図において前述した第１の実施形態と共通する部分には同一の番号を付し、その説明を適宜省略する。
第２の実施形態による半導体装置２０は、図１２（イ）に示すように、所定の接続パッド２Ｃ（第２の接続パッド）に接続して形成された導体層５−２（第１の導体層）と、封止膜上に形成された上部導体層１２（第２の導体層）と、を備え、導体層５−２と上部導体層１２は図１２（イ）に示すように封止膜７を介して対向する位置に設けられている。
【００４０】
そして、この上部導体層１２上にはハンダ印刷等のメタライズ処理が施されてハンダ層Ｂ'が形成され、図１２（ロ）に示すように、ハンダ層Ｂ'を介して回路基板３０に形成されたパッド３３に接続される。これによって、上部導体層１２と封止膜７と導体層５−２とにより容量素子Ｃｐを形成することを特徴とする。これによって、回路基板３０上のパッド３３とチップ内の導体層５−２の間に容量素子Ｃｐを備え、例えば図１２（ハ）に示すような回路を構成することができる。
ここで、２０ａは、図１２（イ）に示すように、半導体装置２０の予め半導体基板１上に形成されている回路部分であり、これに上記容量素子Ｃｐが接続された構成とすることができる。このように容量素子をチップと一体的に形成できるため、当該チップを用いて構成した容量素子を備えるモジュールの寸法を小型化することができる。
【００４１】
さらに、上述した実施形態では、上部導体層１２と導体層５−２との間には封止膜７が介在して容量素子を形成しているが、図１３に示すように、上部導体層１２と導体層５−２との間に誘電体層１３を組込み、容量素子Ｃｐ'を形成するようにしてもよい。このような構造による容量素子は、上部導体層１２と導体層５−２との間に介装される誘電体層１３の比誘電率、厚さおよび面積でその容量が決り、誘電体層１３を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等の高誘電体材が用いられる。このような高誘電体材を組込むと、上部導体層１２および導体層５−２の面積を変えずに容量値を大きくすることができ、また、容量値を一定値とした場合、各導体層の面積を小さくすることができる。
【００４２】
次いで、上述した第２の実施形態の変形例を図１４（イ），（ロ）に示す。すなわち、図１４（イ）はこの実施形態での断面図を示し、図１４（ロ）は封止膜７を除いた状態のＩ−Ｉ面での半導体装置２０の平面図を示す。本実施形態では、図１４（イ）に図示するように、導体層５−３および導体層１０（第１の導体層）が接続して形成される接続パッド２Ｄ（第２の接続パッド）を備えるとともに、封止膜７上に形成され、導体層５−３および導体層１０に対応する位置に形成された上部導体層１２−１、１２−２（第２の導体層）を備え、また、導体層１０には柱状電極６が形成される。
【００４３】
また、柱状電極６上にはハンダボールＢが形成され、上部導体層１２−１、１２−２上にはハンダ印刷等のメタライズ処理が施されてハンダ層Ｂ'が形成され、上部導体層１２−１、１２−２はハンダ層Ｂ'を介して回路基板３０に形成されたパッド３５に各々接続され、柱状電極６はハンダボールＢを介して回路基板３０に形成されたパッド３６に接続される。
これにより、上部導体層１２−１と導体層５−３の間、および上部導体層１２−２と導体層１０の間、に上述した容量素子Ｃｐと同様の構造を有する二つの容量素子Ｃ１、Ｃ２が形成される。
【００４４】
さらに、導体層１０は、図１４（ロ）に図示するように、角渦巻き状にパターニングされ、それにより誘導素子Ｌを形成する構成を備えている。これら容量素子Ｃ１、Ｃ２および誘導素子Ｌを組合せて、例えば図１４（ハ）に示す回路、すなわち半導体基板１上に形成されている回路部分２０ａにπ型ローパスフィルタが接続された回路を構成することができる。
このように、受動素子から形成されるフィルタ回路をチップ内部に搭載することが出来るため、当該チップを用いて構成した、フィルタ回路を備えるモジュールの寸法を小型化することができる。
【００４５】
【発明の効果】
請求項１，６に記載の発明によれば、接続パッドに接続される第１の導体層と、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜上に形成され、当該第１の導体層に対向するよう配置され、少なくとも一面が外部に露出される第２の導体層とによって受動素子を形成するので、チップ内部に受動素子を搭載することができるので、モジュールの小型化を図ることができる。
請求項２，７に記載の発明によれば、第１の導体層が接地パッドに接続され、封止膜上に形成され、当該第１の導体層に対向するよう配置される第２の導体層が第１の導体層上に設けられた第１の柱状電極を介して第１の導体層と接続されるとともに、この第２の導体層と接続する第２の柱状電極を経て接続される給電パッドとを備え、第１の導体層と第２の導体層とからアンテナ素子を形成するので、チップ内部にアンテナ素子を搭載することができる。これにより、アンテナ素子を用いるモジュールの小型化を図ることができる。
請求項３，８に記載の発明によれば、第１の導体層と、封止膜上に形成されて当該第１の導体層に対向するよう配置され、配線基板に接続される接続手段を備える第２の導体層と、によって容量素子を形成するので、チップ内部に容量素子を搭載することができる。これにより、容量素子を用いるモジュールの小型化を図ることができる。
請求項４，９に記載の発明によれば、第１の導体層と、この第１の導体層に対向するよう配置される第２の導体層とによって形成される容量素子を複数備えるとともに、二つの前記容量素子間に接続して介装され、インダクタ成分を誘起するようパターニングして形成される誘導素子を備える第３の導体層を備え、前記複数の容量素子と前記誘導素子とによってフィルタ回路を形成するのでチップ内部にフィルタ回路を搭載することができる。これにより、モジュールの小型化を更に図ることができる。
請求項５，１０に記載の発明によれば、第１の導体層と、この第１の導体層に対向するよう配置される第２の導体層との間に誘電体材料を介装するので、アンテナ素子の電気長、あるいは容量素子の容量値、を調整することができる。これにより、アンテナ素子や容量素子の面積を小さくすることができ、これらを用いるモジュールを更に小型化することができる。
請求項１１〜１５に記載の発明によれば、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板上の各チップ形成領域に、少なくとも一つの接続パッドに接続される第１の導体層と、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜上に形成され、当該第１の導体層に対向するよう配置され、少なくとも一面が外部に露出される第２の導体層とを形成して、アンテナ素子や容量素子等の受動素子を形成した後、前記半導体ウェハ基板をチップ形成領域毎に分断して複数の半導体装置を形成するようにしたので、各チップ形成領域上に受動素子をまとめて形成することができる。
請求項１６，１７に記載の発明によれば、接続パッドに接続される第１の導体層と、上面が前記外部接続用の柱状電極の上端面と面一とされる封止膜上に形成され、当該第１の導体層に対向するよう配置され、少なくとも一面が外部に露出される第２の導体層とを備えてチップ内部にアンテナ素子を搭載する半導体装置を、アンテナ素子が配線基板に対向する状態に実装する場合に、アンテナ素子に対向する配線基板の領域を、配線パターンが形成されない領域、あるいは開口部とするようにしたので、アンテナの放射効率の低下を抑制することができ、チップ内部に搭載したアンテナ素子を良好に機能させることができる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体装置２０の構造を示す断面図である。
【図２】第１の実施形態による半導体装置２０の構造を示す平面図である。
【図３】第１の実施形態による半導体装置の製造工程を説明する為の断面図である。
【図４】図３に続く半導体装置の製造工程を説明する為の断面図である。
【図５】図４に続く半導体装置の製造工程を説明する為の断面図である。
【図６】図５に続く半導体装置の製造工程を説明する為の断面図である。
【図７】図６に続く半導体装置の製造工程を説明する為の断面図である。
【図８】図７に続く半導体装置の製造工程を説明する為の断面図であり、個片化された半導体装置２０の完成状態を示すものである。
【図９】筺体内の配線基板に半導体装置２０を実装した実装構造の一例を示す図である。
【図１０】筺体内の配線基板に半導体装置２０を実装した実装構造の他の例を示す図である。
【図１１】グランドプレーンＧＰと上部導体層８との間に高誘電体材１１を組込んだ半導体装置２０の構造を示す断面図である。
【図１２】第２の実施形態による半導体装置２０の構造を示す断面図である。
【図１３】第２の実施形態による半導体装置２０の構造を示す断面図である。
【図１４】π型ローパスフィルタを具備する半導体装置２０の構造を示す図である。
【図１５】従来例による半導体装置２０の構造を示す断面図である。
【符号の説明】
１  ウェハ（半導体基板）
２  接続パッド
２Ａ  接地パッド
２Ｂ  給電パッド
３  パッシベーション
４  保護膜
５、５−２、５−３  導体層
５−１  グランドプレーンＧＰ
６  ポスト（柱状電極）
７  封止膜
８、１２，１２−１，１２−２  上部導体層
１１  高誘電体
１３  誘電体層
Ｃ１，Ｃ２  容量素子
Ｌ  誘導素子
【図１】
0003939504.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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