(57)【特許請求の範囲】
【請求項１】
自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるためのスイッチング信号を前記第１のスイッチング素子に供給する第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置であって、
前記駆動用スイッチング素子の導通状態制御素子の電位を保持する第１の電位保持手段と、
前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記第１の電位保持手段を接続または非接続させる第２のスイッチング素子と、
前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段と、
前記第２の電位保持手段の保持電位を制御する電位制御手段とを備えていることを特徴とする表示装置。
【請求項２】
前記電位制御手段が、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を第３の配線に出力し、
前記第２の電位保持手段が容量性素子であり、その一方の端子が前記第２のスイッチング素子の導通状態制御端子に接続され、他方の端子が前記第３の配線に接続されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２のスイッチング素子の導通状態制御端子と前記初期化電源側の端子とを接続または非接続させる第３のスイッチング素子と、
前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子と、
前記第４のスイッチング素子の導通状態制御端子の電位を制御する電位制御手段とを備えていることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記第１の電位保持手段がコンデンサであり、
前記駆動用スイッチング素子のチャンネル極性、および前記第２のスイッチング素子のチャンネル極性が同じであることを特徴とする請求項１に記載の表示装置。
【請求項５】
自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるためのスイッチング信号を前記第１のスイッチング素子に供給する第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置を駆動する方法であって、
前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記駆動用スイッチング素子の導通状態制御端子の電位を保持する第１の電位保持手段を第２のスイッチング素子によって接続または非接続させ、前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段の電位を第１の期間で設定し、
前記第１の期間より後の第２の期間で前記駆動用スイッチング素子の導通状態制御端子の電圧を設定し、
前記第２の期間より後の第３の期間で、前記第２の電位保持手段の保持電位を変化させることで、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧を前記第２の期間で設定した電圧から前記初期化電源の電圧とすることを特徴とする表示装置の駆動方法。
【請求項６】
前記第３の期間で、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を発生するとともに、前記第２の電位保持手段が第１端子と第２端子とを持ち、第２端子を前記第２のスイッチング素子の導通状態制御端子に接続し、前記第１の端子に前記保持電位制御電圧を印加すること特徴とする請求項５に記載の表示装置の駆動方法。
【請求項７】
前記表示装置が、前記第２のスイッチング素子の導通状態制御端子と前記初期化電源側の端子とを接続または非接続させる第３のスイッチング素子と、前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子とを備えており、
前記第１の期間で、前記第３のスイッチング素子を通して前記第２の電位保持手段の保持電位を設定し、
前記第３の期間で、前記第４のスイッチング素子を導通状態とし、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧から前記初期化電源の電圧とすることを特徴とする請求項５または６に記載の表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイや薄膜ＥＬ（Electro Luminescence）ディスプレイなど、スイッチング素子と電気光学素子とを組み合わせた表示装置の階調駆動方法、その階調駆動方法を実現する為の画素回路構成を有する表示装置に関するものである。
【０００２】
【従来の技術】
近年、平板型有機ディスプレイの研究開発が活発に行われている。特に、有機ＥＬ（Electro Luminescence）ディスプレイは、低消費電力化が可能な自発光型のディスプレイとして普及が期待されている。
【０００３】
この有機ＥＬディスプレイは、単純マトリックス型から商品化が始まったが、将来はアクティブマトリックス型が主流になると考えられている。これは、有機ＥＬの印加電圧−発光効率特性が低輝度・低電圧側で高発光効率となり、高輝度・高電圧側で低発光効率となるので、低消費電力化・長寿命化の観点から、常時低輝度で発光させるアクティブマトリックス型が、走査線数分の１の時間に高輝度で発光させる単純マトリックス型より有利となる為である。
【０００４】
アクティブマトリックス型の画素は常に発光可能であるが、単純マトリックス型の画素は走査線数分の１の時間しか発光できない。その為、両者で同等の輝度を得ようとすれば、単純マトリックス型の各画素はアクティブマトリックス型の各画素の走査線数倍の時間で発光する必要がある。各画素の発光時間×発光輝度は一定でも、有機ＥＬでは、その発光輝度を得るための発光効率が高輝度側で低下するので、アクティブマトリックス型の発光効率の方が良くなる。
【０００５】
このアクティブマトリックス型有機ＥＬディスプレイ用のアクティブ素子は、アモルファスシリコンＴＦＴ（薄膜トランジスタ）であっても駆動可能であるが、有機ＥＬを駆動する為に必要な電流量をより小型のＴＦＴで実現できる、（ＴＦＴの移動度が高い）単結晶シリコンＴＦＴやポリシリコンＴＦＴやＣＧ（Continuous Grain）シリコンＴＦＴが好まれる。特に、直視型ディスプレイ用としてガラス基板上に形成できる低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴが好まれている。
【０００６】
この低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴを用いたアクティブマトリックス型有機ＥＬの基本回路は、図１９に示すように、２つのＴＦＴ素子Ｔ１，Ｔ２と、コンデンサＣ１と、有機ＥＬ素子ＥＬ１とを含んで構成される。この基本回路では、ゲート線Ｇｉを介して供給されるゲート端子制御信号によってＴＦＴ素子Ｔ１が導通すると、ソース端子線Ｓｉを介して供給されるデータ信号がＴＦＴ素子Ｔ１からＴＦＴ素子Ｔ２のゲート端子に与えられる。これにより、ＴＦＴ素子Ｔ２が導通すると、電源配線ＰＳを介して供給される電源電圧がＴＦＴ素子２を通して有機ＥＬ素子ＥＬ１に与えられ、有機ＥＬ素子ＥＬが発光する。また、ＴＦＴ素子Ｔ２のソース端子・ゲート端子間の電圧がコンデンサＣ１によって保持されるので、有機ＥＬ素子ＥＬ１は発光状態を維持できる。
【０００７】
ところで、この基本回路において、ＴＦＴ素子Ｔ２（駆動用ＴＦＴ）が有機ＥＬ素子ＥＬ１と直列に配置されている。それゆえ、この基本回路では、ＴＦＴ素子Ｔ２の閾値特性・移動度がばらつけば、同一の電圧をコンデンサＣ１へ設定しても、有機ＥＬ素子を流れる電流値がばらつくので、画素の輝度がばらつくという問題を抱える。
【０００８】
そこで、コンデンサＣ１へ与える電圧を、ＴＦＴ素子Ｔ２が充分低抵抗状態（導通状態）となる電圧と、非導通状態となる電圧との２値電圧に設定し、ＴＦＴ素子Ｔ２の閾値特性・移動度がばらついても、導通状態において有機ＥＬ素子を流れる電流値がＴＦＴの特性ばらつきに依存しない表示輝度を得ることが考えられる。そして、１フレーム期間内に複数回走査を行い、各走査において設定する２値電圧値を独立に設定することで、多階調表示を得ることが考えられる。この駆動方法は、時間分割階調駆動方法または時分割階調駆動方法と呼ばれる。
【０００９】
このような時間分割階調駆動方法として、SID'00 Digest pp.924-927 において、“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”として半導体エネルギー研究所により発表された駆動方法が提案されている。この文献に記載された回路構成を図２０に示し、その駆動方法を図２１に示す。
【００１０】
この回路は、図２０に示すように、図１９の回路にＴＦＴ素子Ｔ３を加えて構成されている。ＴＦＴ素子Ｔ２は、ゲート端子が選択線Ｅｉと接続され、ソース端子がＴＦＴ素子Ｔ２のゲート端子に接続され、ドレイン端子が電源配線ＰＳに接続されている。
【００１１】
この回路による駆動方法でも、図２１に示すように、１フレーム期間内に複数回走査（この例では４回）を行い、各走査において設定される２値表示の値を独立に設定可能とする時間分割階調表示を行う。このとき、上記のＴＦＴ素子Ｔ３が、コンデンサＣ１の電位を初期化させ（ＴＦＴ素子Ｔ２のゲート端子・ソース端子間電圧をＴＦＴ素子Ｔ２が非導通状態となるように変化させ）ることによって、上記の走査とは独立に消去走査（ａ）〜（ｃ）を行っている。また、図２１の各走査（１）〜（４）において、走査（１）〜（４）毎に設定された階調データの重みに従って発光期間が設定される。
【００１２】
これにより、駆動用ＴＦＴの閾値特性・移動度がばらついても、有機ＥＬ素子ＥＬ１を流れる電流値がばらつきにくく、非発光期間の少ない時間分割階調表示を得ている。
【００１３】
また、上記駆動用ＴＦＴの閾値特性・移動度のばらつき対策として、三洋電機により、EL'00 pp.347-352 において、“Active Matrix OLED Displays with Low-Temperature Poly-Si TFT ”として発表されたのが、図２２示す回路構成である。
【００１４】
この回路構成では、有機ＥＬ素子ＥＬ２に直列に接続された駆動用ＴＦＴとして複数のＴＦＴ素子Ｔ５，Ｔ６が並列に配置されており、ＴＦＴ素子Ｔ４を経たデータ信号をＴＦＴ素子Ｔ５，Ｔ６に与えるとともに、ＴＦＴ素子Ｔ５，Ｔ６のソース端子・ゲート端子間電圧をコンデンサＣ２で保持する。この回路構成では、コンデンサＣ２による電圧保持で各ＴＦＴ素子Ｔ５，Ｔ６のばらつきの影響を抑えている。
【００１５】
仮に、図１９の回路構成で、ＴＦＴ素子Ｔ２の特性が許容誤差以上にばらつくことによって基準以上の輝度誤差を生じる確率をα（α＜１）とする。一方、図２２の回路構成では、ＴＦＴ素子Ｔ５，Ｔ６の特性が共に許容誤差以上にばらつかない限り、輝度誤差が基準以内に収まる。即ち、図２２の回路構成では、基準以上の輝度誤差を生じる確率をα２（α＜１なのでα２＜α）とすることができる。
【００１６】
さらに、上記駆動用ＴＦＴの閾値特性・移動度のばらつき対策として、ソニーにより、Asia Display/IDW'01 pp.1395-1398において、“Pixel-Driving Method for Large-Size Poly-Si AM-OLED Displays”として提案されたのが図２３に示す回路構成である。
【００１７】
この回路構成では、有機ＥＬ素子ＥＬ３に直列に接続された駆動用ＴＦＴとしてのＴＦＴ素子Ｔ１０と並列にＴＦＴ素子Ｔ９が設けられ、スイッチング素子としてのＴＦＴ素子Ｔ７から供給されるデータ信号をＴＦＴ素子Ｔ８を経てＴＦＴ素子９，１０のゲート端子に与える。ＴＦＴ素子Ｔ８のゲート端子は、選択線Ｅｉに接続されている。また、ＴＦＴ素子Ｔ９，１０のソース端子・ゲート端子間電圧は、コンデンサＣ３によって保持される。
【００１８】
上記の回路構成では、ＴＦＴ素子Ｔ７が導通状態のとき、ＴＦＴ素子Ｔ８も導通状態になることで、コンデンサＣ３の電位を、ＴＦＴ素子Ｔ８がソース端子線Ｓｊで設定された電流を流す電圧となるように自動的に設定する。そして、カレントミラー回路を構成するＴＦＴ素子Ｔ９，Ｔ１０によって、ＴＦＴ素子Ｔ９に設定された電流値に比例した電流値を、ＴＦＴ素子Ｔ１０側に流すように構成している。
【００１９】
【発明が解決しようとする課題】
しかし、低温ポリシリコンやＣＧシリコンで形成したＴＦＴ素子では、隣接するＴＦＴ素子が、同じ単結晶領域に形成されるか、異なる単結晶領域に形成されるか、あるいは２つの単結晶領域の間に形成されるかを制御できない。従って、隣接するＴＦＴ素子の特性が揃うのか、ばらつくのかを制御できないことになる。
【００２０】
このため、図２２に示す回路構成では、ＴＦＴ素子Ｔ５，Ｔ６の特性がばらつくときには有効であるが、その特性が揃っているときには有効ではないという問題がある。逆に、図２３に示す回路構成では、ＴＦＴ素子Ｔ９，Ｔ１０の特性が揃っているときには有効であるが、ばらつくときには有効ではないという問題がある。
【００２１】
上記の問題から、駆動用ＴＦＴの閾値特性・移動度がばらついても、有機ＥＬの発光輝度が駆動用ＴＦＴの特性ばらつきに依存しない時間分割階調表示方法が有効である。
しかし、時間分割階調表示方法を用いたＰＤＰ（プラズマディスプレイパネル）では、御子柴により、IDW'96 pp.251-254において、“Dynamic False Contours on PDPs - Fatal or Curable?”として発表されたように、動画偽輪郭が発生するという問題がある。この動画偽輪郭の発生原理を図２４を用いて説明する。
【００２２】
１６階調表示を行う為に１フレーム期間を１：２：４：８の時間幅比の４つのサブフィールドに分割した場合、非発光状態を０階調目とし、全発光状態を１５階調目とすれば、７階調目を表示している画素と８階調目を表示している画素とでは、発光している時間帯が重ならない。例えば、画素１が時間幅比１：２：４のサブフィールド期間に発光して７階調目を表示する一方、画素５が時間幅８のサブフィールド期間に発光して８階調目を表示している。しかし、この２つの表示期間は時間的には重なっていない。
【００２３】
従って、図２４の矢印Ａ１〜Ａ６のように、７階調目の背景において８階調目の表示物体が２画素／フレームの速度で移動する場合、人間の視線はその移動方向（同矢印方向）に移動する。このとき、矢印Ａ２や矢印Ａ５のように、その視線が７階調目の発光期間と８階調目の発光期間との両方を通過するので、表示物体の移動方向に８階調目の表示より大幅に大きな階調表示が見えたり、逆に非発光期間を通り７階調目の表示より大幅に小さな階調が見える。このような現象は、一般に動画偽輪郭と呼ばれている。
【００２４】
なお、現在市販されているＰＤＰでは、上記の動画偽輪郭を目立たなくするため、上位ビットのサブフレームを複数に分割したり（例えば、１：２：４：４：４など）、蛍光体の残光時間を長くたりしている。
【００２５】
これに対し、有機ＥＬや液晶を用いた時分割階調表示方法でも同様の対応を取ることによって、動画偽輪郭を目立たなくすることは可能であるが、サブフレーム期間を分割すると、それだけサブフレーム数が増えるので、走査周波数が増加するとう問題がある。また、この駆動周波数の増大は、駆動回路の消費電力増大を招来するという新たな問題を生じさせる。
【００２６】
また、有機ＥＬの残光時間は極めて短いので、蛍光体のように残光時間を調整する方法は確立されていない。例えば、１次励起発光を有機ＥＬで行い、その１次励起発光を用いて２次励起発光を行い、その２次励起発光用の物質の残光時間特性を調整する等の方法が考えられるものの、これらは実現に至っていない。
【００２７】
なお、液晶を同様に時間分割階調駆動しても、液晶の応答速度が元々遅いので、残光時間を長くしたのと同様の効果が発生し、動画偽輪郭は目立たないと考えられる。しかし、液晶のような容量性負荷を１フレーム期間中に何度も充放電させることは、消費電力の増加をもたらすので好ましくない。
【００２８】
このような問題は、図１９、図２０、図２２および図２３に示すように、画素にコンデンサＣ１〜Ｃ３を配置した有機ＥＬでも同様に発生するが、この問題も含め、上記では駆動回路の消費電力が増大するという問題として捉えている。
【００２９】
本発明は、上記の事情に鑑みてなされたものであって、駆動用ＴＦＴの閾値特性・移動度のばらつき対策として、時間分割階調表示方法を用いながら、駆動周波数の増大を招かずに動画偽輪郭を目立たなくする時間分割階調駆動方法、およびその回路構成を備えた表示装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の表示装置は、上記の課題を解決するために、自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるためのスイッチング信号を前記第１のスイッチング素子に供給する第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置であって、前記駆動用スイッチング素子の導通状態制御素子の電位を保持する第１の電位保持手段と、前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記第１の電位保持手段を接続または非接続させる第２のスイッチング素子と、前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段と、前記第２の電位保持手段の保持電位を制御する電位制御手段とを備えていることを特徴としている。
【００３１】
上記の構成では、電気光学素子が、例えば、有機ＥＬ素子のような自発光型素子（図２、図５、図１１のＥＬ４や図１４のＥＬ５）からなる。第１の電位保持手段は、コンデンサのような容量性素子（図２、図５、図１１のＣ４や図１４のＣ６）である。また、第１のスイッチング素子は、ＴＦＴ素子（図２、図５、図１１のＴ１１や図１４のＴ２１）からなっている。さらに、第２のスイッチング素子は、例えばＴＦＴ素子（図２、図５、図１１のＴ１３や図１４のＴ２３）からなり、その導通状態制御端子（ゲート端子）に接続される第２の電位保持手段は、例えば容量性素子（図２、図５、図１１のＣ５や図１４のＣ７）からなる。
【００３２】
上記の構成においては、第２のスイッチング素子が非導通状態となることによって、第１の電位保持手段が初期化電源から切り離されて、第１の電位保持手段の保持電位が設定される。逆に、第２のスイッチング素子が導通状態となることによって、第１の電位保持手段が初期化電源に接続されて、第１の電位保持手段の電位保持状態が解除される。これにより、電気光学素子の表示状態が第２のスイッチング手段の動作によって切り替えられる。
【００３３】
また、第２のスイッチング手段の導通状態制御端子の電位は、第２の電位保持手段によって保持されているが、その保持電位は電位制御手段によって制御されている。これにより、第２のスイッチング手段の導通状態制御端子の電位が、保持電位の制御によって制御されるので、第２のスイッチング手段は、電位制御手段によって導通または非導通が制御される。それゆえ、駆動用スイッチング素子を導通状態または非導通状態へ変化させるタイミングを、第２の電位保持手段の保持電位によって制御することが可能となる。
【００３４】
このことで、１階調表示レベルが増加すれば１階調分表示期間が長くなる時間分割階調表示（時間分割アナログ階調表示）を実現することができる。
【００３５】
このような時間分割アナログ階調表示では、隣接する階調間で表示期間が総て重なる（低階調の表示期間が高階調の表示期間に総て重なる）ので、動画偽輪郭の発生が殆どない階調表示を実現することができる。
【００３６】
しかも、各期間では輝度制御状態として表示または非表示の２つの状態しか持たないので、電気光学素子として有機ＥＬ素子を用いた場合に、同電気光学素子を駆動する駆動用アクティブ素子（図２等のＴＦＴ１２）の閾値特性や移動度のばらつきの影響の少ない階調表示が得られる。
【００３７】
上記の表示装置においては、前記電位制御手段が、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を第３の配線（例えば、図２等のＧＲＡＹｉ）に出力し、前記第２の電位保持手段が容量性素子（図２、図４、図５、図８、図１１のＣ５や図１４のＣ７）であり、その一方の端子が前記第２のスイッチング素子の導通状態制御端子に接続され、他方の端子が前記第３の配線に接続されていることが好ましい。
【００３８】
上記の構成では、第３の配線に出力される保持電位制御電圧を徐々に変化させることで容量性素子の一方の端子の電位を変化させると、その容量性素子の他方の端子の電位もそれに応じて変化する。これにより、第２のスイッチング素子の導通状態制御端子の電位が変化するので、第２のスイッチング素子の導通／非導通状態となるタイミングを容量性素子に印加する保持電位制御電圧によって制御することができる。
【００３９】
なお、上記の構成では、第２の電位保持手段の保持電位を一定値に固定していても、第２のスイッチング素子の閾値特性のばらつきにより、第２のスイッチング素子の導通／非導通の開始タイミングがばらつく。
【００４０】
この問題を回避する為には、第３の配線（ＧＲＡＹｉ）に出力される保持電位制御電圧の振幅を大きくすることが有効である。しかし、第２のスイッチング素子として用いるＴＦＴ素子の耐圧を考慮すれば、必要な振幅が確保できない場合がある。
【００４１】
このような場合、上記の表示装置は、前記第２のスイッチング素子の導通状態制御端子と前記初期化電源接続側の端子とを接続または非接続させる第３のスイッチング素子（図５、図８のＴ１５、図１１のＴ１９および図１４のＴ２０）と、前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子（図５、図８のＴ１６、図１１のＴ２０および図１４のＴ２５）と、前記第４のスイッチング素子の導通状態制御端子の電位を制御する電位制御手段とを備えていることが好ましい。
【００４２】
このような構成では、第４のスイッチング素子が非導通状態の間に、第２のスイッチング素子と第３のスイッチング素子を導通状態とすることで、第２の電位保持手段の保持電位を第２の配線から第２のスイッチング素子へ与えられた表示信号の電圧±第２のスイッチング素子の閾値電圧に設定できる。
【００４３】
また、第３のスイッチング素子を非導通状態とし、第４のスイッチング素子を導通状態とし、第２の電位保持手段の電位を変化させ、第２のスイッチング素子を導通状態とすることで、電気光学素子の表示時間を制御することができる。
【００４４】
例えば、第２のスイッチング素子がｎ型ＴＦＴである場合、第２の電位保持手段の初期化電圧を、第２のスイッチング素子に与えうる最大電位＋スイッチング素子の閾値ばらつきのうち最大のばらつき電圧（閾値電圧のばらつきのうち、スイッチング素子のゲート端子とソース端子との間の閾値電位差として最大と見なしている電圧）とした後で、第３のスイッチング素子を通して第２のスイッチング素子のソース端子とゲート端子を短絡状態とし、第２の電位保持手段に残る電圧を、第２のスイッチング素子に与えられた電圧＋第２のスイッチング素子の閾値電圧とすることができる。
【００４５】
また、第２のスイッチング素子がｐ型ＴＦＴのとき、第２の電位保持手段の初期化電圧を、第２のスイッチング素子に与えうる最小電位−スイッチング素子の閾値ばらつきのうち最大のばらつき電圧とした後で、第３のスイッチング素子を通して第２のスイッチング素子のドレイン端子とゲート端子とを短絡状態とし、第２の電位保持手段に残る電圧を、第２のスイッチング素子に与えた電圧−第２のスイッチング素子の閾値電圧とすることができる。
【００４６】
上記の表示装置において、第１の電位保持手段がコンデンサであり、前記駆動用スイッチング素子のチャンネル特性、および前記第２のスイッチング素子のチャンネル特性が、同じであることが好ましい。
【００４７】
つまり、駆動用スイッチング素子と第２のスイッチング素子を共にＴＦＴ素子で構成する場合、駆動用スイッチング素子がｐ−ｃｈ構成であれば、第２のスイッチング素子もｐ−ｃｈ構成とする。あるいは、駆動用スイッチング素子がｎ−ｃｈ構成であれば、第２のスイッチング素子もｎ−ｃｈ構成とする。
【００４８】
このように構成することで、第２のスイッチング素子が導通状態となったとき、駆動用スイッチング素子のゲート端子を初期化電源に接続させ、駆動用スイッチング素子を非導通状態とすることができる。
【００４９】
これは、駆動用スイッチング素子がｐ−ｃｈ構成であれば、その駆動用スイッチング素子を非導通状態とするゲート端子電位は、その駆動用スイッチング素子のソース端子電位より高い電位であることが好ましい。上記のゲート端子電位を、そのようなリセット電源の電位と、その電位以下の駆動用スイッチング素子のゲート端子の電位との間に設けると、その導通状態を制御する第２のスイッチング素子の構成はｐ−ｃｈであることが好ましい。
【００５０】
また、駆動用スイッチング素子がｎ−ｃｈ構成であれば、その駆動用スイッチング素子を非導通状態とするゲート端子電位は、その駆動用スイッチング素子のドレイン端子電位より低い電位であることが好ましい。上記のゲート端子電圧を、そのようなリセット電源の電位と、その電位以上の駆動用スイッチング素子のゲート端子の電位との間に設ければ、その導通状態を制御する第２のスイッチング素子の構成はｎ−ｃｈであることが好ましい。
【００５１】
本発明は、上記のいずれの表示装置の構成に関わらず、以下の駆動方法を採用することによって、上記の課題を解決している。
【００５２】
即ち、本発明の表示装置の駆動方法は、自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるためのスイッチング信号を前記第１のスイッチング素子に供給する第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置を駆動する方法であって、前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記駆動用スイッチング素子の導通状態制御端子の電位を保持する第１の電位保持手段を第２のスイッチング素子によって接続または非接続させ、前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段の電位を第１の期間で設定し、前記第１の期間より後の第２の期間で前記駆動用スイッチング素子の導通状態制御端子の電圧を設定し、前記第２の期間より後の第３の期間で、前記第２の電位保持手段の保持電位を変化させることで、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧を前記第２の期間で設定した電圧から前記初期化電源の電圧とすることを特徴としている。
【００５３】
上記の駆動方法では、第１の期間で第２の電位保持手段の電位を設定し、その後の第２の期間で電気光学素子の表示状態を設定した後、第３の期間で第２の電位保持手段の保持電位を変化させる。これによって、第２のスイッチング素子を非導通状態から導通状態に変化させると、駆動用スイッチング素子の導通状態制御端子の電圧が第２の期間で設定した電圧から変化する。このような駆動方法によっても、駆動用スイッチング素子が導通するタイミングを、第２の電位保持手段の保持電位によって制御することが可能となり、動画偽輪郭の発生が殆どない状態で時間分割アナログ階調表示を実現することができる。しかも、各期間では輝度制御状態として表示または非表示の２つの状態しか持たないので、電気光学素子として有機ＥＬ素子を用いた場合に、同電気光学素子を駆動する駆動用アクティブ素子（図２等のＴＦＴ１２）の閾値特性や移動度のばらつきの影響の少ない階調表示が得られる。
【００５４】
上記の駆動方法では、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を発生するとともに、前記第２の電位保持手段が第１端子と第２端子とを持ち、第２端子を前記第２のスイッチング素子の導通状態制御端子に接続し、前記第１の端子に前記保持電位制御電圧を印加することが好ましい。
【００５５】
この駆動方法では、前述の保持電位制御電圧を用いた表示装置と同様、第２のスイッチング素子の導通／非導通状態となるタイミングを保持電位制御電圧によって制御することができる。
【００５６】
また、上記の駆動方法では、前記表示装置が、前記第２のスイッチング素子の導通状態制御端子と前記初期化電源側の端子とを接続または非接続させる第３のスイッチング素子と、前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子とを備えており、前記第１の期間で、前記第３のスイッチング素子を通して前記第２の電位保持手段の保持電位を設定し、前記第３の期間で、前記第４のスイッチング素子を導通状態とし、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧から前記初期化電源の電圧とすることが好ましい。
【００５７】
このような駆動方法では、第１の期間で、第２の電位保持手段の保持電位が、第２および第３のスイッチング手段を通して設定される。これにより、第２の電位保持手段の保持電位を第２の配線から第２のスイッチング素子へ与えられた表示信号の電圧±第２のスイッチング素子の閾値電圧に設定できる。また、第３の期間で第４のスイッチング素子が導通状態となることで、第２のスイッチング素子が導通状態となったとき、電気光学素子の状態が発光状態から非発光状態に変化する。このとき、第２の電位保持手段の電位を変化させ、第２のスイッチング素子を導通状態とすることで、電気光学素子の表示時間を制御することができる。
【００５８】
なお、この駆動方法では、第２のスイッチング素子がｎ型のとき、第２の電位保持手段の電位を、第２のスイッチング素子のソース端子へ与えうる最大電圧＋第２のスイッチング素子の閾値ばらつきの許容最大値とすることで初期化し、第１の期間で第３のスイッチング素子を導通状態とすることで、第２のスイッチング素子のゲート端子・ドレイン端子間を短絡させ、第２の電位保持手段の電位を、第２のスイッチング素子のソース端子へ与えた電圧＋第２のスイッチング素子の閾値電圧とし、第２のスイッチング素子の閾値特性を補償し、第２および第３の期間で第３のスイッチング素子を非導通状態とし、第３の期間で第４のスイッチング素子を導通状態とし、第２の電位保持手段の電位を変化させることで、第２のスイッチング素子を非導通状態から導通状態に変化させ、電気光学素子が発光状態から非発光状態に変化するタイミングを制御することができる。
【００５９】
また、第２のスイッチング素子がｐ型のとき、第２の電位保持手段の電位を、第２のスイッチング素子へ与えうる最小電圧−第２のスイッチング素子の閾値ばらつきの許容最大値とすることで初期化し、第１の期間で第３のスイッチング素子を導通状態とすることで、第２のスイッチング素子のゲート端子・ドレイン端子間を短絡させ、第２の電位保持手段の電位を、第２のスイッチング素子へ与えた電圧−第２のスイッチング素子の閾値電圧とし、第２のスイッチング素子の閾値特性を補償し、第２および第３の期間で第３のスイッチング素子を非導通状態とし、第３の期間で第４のスイッチング素子を導通状態とし、第２の電位保持手段の電位を変化させることで、第２のスイッチング素子を非導通状態から導通状態に変化させ、電気光学素子が発光状態から非発光状態に変化するタイミングを制御することができる。
【００６０】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１８に基づいて説明すれば、以下の通りである。
【００６１】
本発明に用いられるスイッチング素子は、低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴなどで構成されるが、以下に述べる各実施の形態ではＣＧシリコンＴＦＴを用いることとする。
【００６２】
なお、このＣＧシリコンＴＦＴの構成に関しては、半導体エネルギー研究所より、先に示したSID'00 Digest pp.924-927の“4.0-in. TFT-OLED Displays and a Novel Digital Driving Method”等で発表されているので、ここではその詳細な説明を省略する。
【００６３】
また、ＣＧシリコンＴＦＴプロセスに関しては、同じく半導体エネルギー研究所より、AM-LCD 2000 pp.25-28の “Continuous Grain Silicon Technology and Its Applications for Active Matrix Display”等で発表されているので、ここではその詳細な説明を省略する。
【００６４】
また、本実施の形態で用いる電気光学素子を構成する有機ＥＬ素子の構成についても、AM-LCD '01 pp.211-214の “Polymer Light-Emitting Diodes for use in Flat panel Display”等で発表されているので、ここではその詳細な説明を省略する。
【００６５】
また、本実施の形態で用いる電気光学素子である液晶素子についても、シャープにより、AM-LCD'01 pp.101-102の“Development of high performance ASV-LCDs using Continuous Pinwheel Alignment(CPA) mode”等で発表されているので、ここではその詳細な説明は省略する。
【００６６】
まず、各実施の形態に共通するアクティブマトリックス型表示装置について説明する。
【００６７】
なお、以下のアクティブマトリックス型装置における構成要素と同等の機能を有するゲート線およびソース線については、従来のアクティブマトリックス型表示装置におけるゲート線およびソース線と同じ符号、即ち、ＧｉおよびＳｊを付与する。
【００６８】
このアクティブマトリックス型表示装置は、図１に示すように、表示パネル１と、ゲートドライバ２と、ソースドライバ３と、基準電圧発生部４と、対向電圧発生部５と、制御部６とを備えている。
【００６９】
表示パネル１は、互いに交差する複数のゲート線Ｇ１，Ｇ２，…，Ｇｉおよび複数のソース線Ｓ１，Ｓ２，…，Ｓｊ と、マトリックス状に配置された画素表示回路Ａ１１，Ａ１２，…，Ａｉｊ（以降、画素表示回路に共通して言及する場合にはＡｉｊの符号を用いる）とを有している。画素表示回路Ａｉｊは、ゲート線Ｇｉとソース線Ｓｊとの交差点毎に１つずつ設けられており、後述するように、電気的に光輝度を制御する電気光学素子と、入力された光輝度制御用の表示信号を導通状態で電気光学素子に与えるスイッチング素子とを含んでいる。
【００７０】
また、表示パネル１には、ゲート線Ｇ１，Ｇ２，…，Ｇｉとそれぞれ対になる制御線ＣＯＮＴ１，ＣＯＮＴ２，…，ＣＯＮＴｉが、ゲート線Ｇ１，Ｇ２，…，Ｇｉと互いに平行になるように設けられている。制御線（以降、制御線に共通して言及する場合にはｉの符号を用いる）ＣＯＮＴｉは、後述するように、各画素表示回路Ａｉｊに制御電圧を印加するための配線である。
【００７１】
さらに、表示パネル１には、ソース線Ｓ１，Ｓ２，…，Ｓｊとそれぞれ対になる電源線ＰＯＷ１，ＰＯＷ２，…，ＰＯＷｊが、ソース線Ｓ１，Ｓ２，…，Ｓｊと互いに平行になるように設けられている。このように電源線ＰＯＷ，ＰＯＷ２，…，ＰＯＷｊが設けられるのは、１画素を構成するＲＧＢの各色のドットがソース線Ｓｊに沿ってストライプ状に形成されているからである。電源線（以降、電源線に共通して言及する場合にはｊの符号を用いる）ＰＯＷｊは、後述するように、各画素表示回路Ａｉｊに必要な電源電圧を印加するための配線である。
【００７２】
上記の電源線ＰＯＷｊは、各画素表示回路Ａｉｊに設けられる光学素子が有機ＥＬ素子である表示パネル１について必要であるが、光学素子が液晶素子である場合には不要である。
【００７３】
対向電圧発生部５は、電気光学素子として液晶素子を用いる場合に、制御部６から与えられる制御信号に基づいて、表示パネル１に設けられた対向電極（図示せず）に印加する対向電圧Ｖｒｅｆを発生する回路である。対向電極は、各画素表示回路Ａｉｊについて共通に設けられており、有機ＥＬ素子ではＤＣ電位が付与される。一方、液晶素子を用いる場合の対向電極には、ＡＣ電位が付与される場合がある。これらの対向電極は、画素表示回路Ａｉｊ毎に設けられた画素電極（図示せず）と一定の間隔を保つように対向して設けられた電極である。
【００７４】
基準電圧発生部４は、制御部６から供給される表示用の階調データに基づいて、ソースドライバ３に設けられた図示しないＤ／Ａ変換回路から発生する階調電圧Ｖｓの基準となる基準電圧を発生する回路である。なお、表示パネル１の構成によっては、この基準電圧発生部４の代わりに階調電圧発生部を設け、ソースドライバ３には、Ｄ／Ａ変換回路を設けない場合もある。何れの構成をとるにしても、ソースドライバ３から表示パネル１で表示可能な階調数に応じた数の階調電圧Ｖｓを発生する。
【００７５】
ゲートドライバ２は、制御部６から与えられる同期信号やクロック等のタイミング信号に基づいて、各ゲート線Ｇｉを選択するための選択信号（スイッチング信号）を出力する回路である。この選択信号は、後述する１選択期間においてパルス状に出力される（図３のＧｉ電位参照）。また、ゲートドライバ２は、制御部６から与えられる制御信号に基づいて、制御線ＣＯＮＴｉに与える前記の制御電圧を発生する。制御電圧の詳細については、後に説明する。
【００７６】
ソースドライバ３は、制御部６から与えられる同期信号やクロック等のタイミング信号に基づいて、各ソース線Ｓｊに出力する階調電圧Ｖｓを発生またはサンプリングする回路である。また、表示ドライバ３は、前記の電源線ＰＯＷｊに与える電源電圧を上記の電源回路からの電圧に基づいて生成する。電源電圧の詳細については、後に説明する。
【００７７】
〔実施の形態１〕
本実施の形態に係るマトリックス型表示装置においては、図２に示すように、図１の画素表示回路Ａｉｊとして画素表示回路ＡＡｉｊを備えている。
【００７８】
画素表示回路ＡＡｉｊは、第２の配線であるソース線Ｓｊと第１の配線であるゲート線Ｇｉとの交差点毎に設けられており、電気光学素子としての有機ＥＬ素子４と、ＴＦＴ素子Ｔ１１〜Ｔ１４と、コンデンサＣ４，Ｃ５とを備えて構成されている。ソース線Ｓｊは、表示信号としてのデータ信号をＴＦＴ素子Ｔ１１に供給する一方、ゲート線Ｇｉは、同通および非導通させるためのスイッチング信号をＴＦＴ素子Ｔ１１に供給する。
【００７９】
第１のスイッチング素子であるＴＦＴ素子Ｔ１１は、ゲート端子がゲート端子線Ｇｉに接続され、ソース端子がソース線Ｓｊに接続され、ドレイン端子がＴＦＴ素子Ｔ１２のゲート端子に接続されている。駆動用スイッチング素子であるＴＦＴ素子Ｔ１２は、ソース端子が電源配線ＰＳに接続され、ドレイン端子が有機ＥＬ素子ＥＬ４の陽極に接続されている。有機ＥＬ素子ＥＬ４の陰極は、対向電極Ｒｅｆに接続されている。第１の電位保持手段であるコンデンサＣ４は、ＴＦＴ素子Ｔ１２のゲート端子とソース端子との間に接続されている。
【００８０】
ＴＦＴ素子Ｔ１２のゲート端子には、第２のスイッチング素子であるＴＦＴ素子Ｔ１３のドレイン端子が接続され、そのＴＦＴ素子Ｔ１３のソース端子にはリセット電源配線ＰＲＥＳが接続されている。また、ＴＦＴ素子Ｔ１３のゲート端子（導通状態制御端子）には、第２の電位保持手段であるコンデンサＣ５の一方の端子が接続されるとともに、ＴＦＴ素子Ｔ１４のドレイン端子が接続されている。さらに、コンデンサＣ５の他方の端子には、階調制御線ＧＲＡＹｉが接続され、ＴＦＴ素子Ｔ１４のゲート端子には走査線ＬＯＡＤｉが接続されている。そして、そのＴＦＴ素子Ｔ１４のソース端子にはソース端子線Ｓｊが接続されている。
【００８１】
上記の階調制御線ＧＲＡＹｉおよび走査線ＬＯＡＤｉは、前述の制御線ＣＯＮＴｉとして設けられ、上記の電源配線ＰＳおよびリセット電源配線ＰＲＥＳは、前述の電源線ＰＯＷｊとして設けられている。
【００８２】
第３の配線としての階調制御線ＧＲＡＹｉは、保持電位制御手段としてのゲートドライバ２から出力される階調制御電圧をコンデンサ５に与えるための配線である。この階調制御電圧は、後述のように、コンデンサＣ５の電位を制御するためにコンデンサＣ５に印加される電圧であって、アナログ階調表示を実現させる。
【００８３】
走査線ＬＯＡＤｉは、ゲートドライバ２から出力される走査信号をＴＦＴ素子Ｔ１４のゲート端子に供給するために設けられている。走査信号は、後述する１選択期間において前述の選択信号と異なるタイミングでパルス状に出力される（図３のＬＯＡＤｉ電位参照）。
【００８４】
電源配線ＰＳは、有機ＥＬ素子ＥＬ４の駆動用の一定電圧を各画素表示回路ＡＡｉｊ（Ａｉｊ）に与えるための配線である。なお、この電源配線ＰＳの電位は、１画素におけるＲＧＢの各ドット毎に異なっている。
【００８５】
リセット電源配線ＰＲＥＳは、リセットのために、ＴＦＴ素子Ｔ１２を非導通状態にするためのリセット電圧をＴＦＴ素子Ｔ１３に与えるための配線である。
【００８６】
なお、上記のＴＦＴ素子Ｔ１１〜Ｔ１４は、総てｐ型ＴＦＴである。また、ＴＦＴ素子のドレイン端子およびソース端子の物理的な相違はほとんどないので、本実施の形態では、ソース端子とドレイン端子とを置き替えることが可能である。
【００８７】
また、本実施の形態で用いるスイッチング素子（ＴＦＴ素子Ｔ１１，Ｔ１４）は、前述のＣＧシリコンＴＦＴ素子であり、電気光学素子は有機ＥＬ素子ＥＬ４およびＴＦＴ素子Ｔ１２から構成されている。それらの有機ＥＬ素子やＴＦＴ素子の構成は前述の文献などに記載されているので、ここではその詳細な説明を省略する。
【００８８】
続いて、本実施の形態ではこの画素表示回路ＡＡｉｊの動作を図３に示すタイミングチャートを参考にしながら説明する。なお、ここで、画素表示回路ＡＡｉｊの符号“ｉ”は、ゲート端子線Ｇｉの番号を意味するｉに対応している。また、符号“ｊ”は、ソース端子線Ｓｊの番号を意味するｊに対応している。即ち、図２の画素表示回路ＡＡｉｊがマトリックス状に配置されていることを示している。
【００８９】
この表示回路ＡＡｉｊの選択期間は、図３に時間として示すように、７Ｔｈ〜１２Ｔｈの６Ｔｈの期間となる。この選択期間の前に、初期化期間として、図３のＧＲＡＹｉ電位（階調制御線ＧＲＡＹｉの電位）がＶ０（＝４Ｖ）に戻る動作が行われる。また、その選択期間後に、階調制御動作として、上記のＧＲＡＹｉ電位がＶ０からＶ０−３Ｖへ徐々に変化する動作が行われる。
【００９０】
そして、選択期間内の時間８Ｔｈ（第１の期間）において、図３のＬＯＡＤｉ電位（走査線ＬＯＡＤｉの電位）が−４Ｖに低下することによって走査線ＬＯＡＤｉが選択されると、Ｓｊ電位（ソース端子線Ｓｊの電位）がコンデンサＣ５に蓄えられる（図３のＣ５電位）。その後、選択期間内の時間１１Ｔｈ（第２の期間）において、図３のＧｉ電位（ゲート端子線Ｇｉの電位）が−４Ｖに低下することによってゲート線Ｇｉが選択されると、図３のＳｉ電位（ソース端子線Ｓｊの電位）として０Ｖ（図３のＣ４電位）がコンデンサＣ４に蓄えられる。
【００９１】
なお、図２の画素表示回路ＡＡｉｊでは、電源配線ＰＳ、リセット電源配線ＰＲＥＳ、対向電極Ｒｅｆに、それぞれ６Ｖ、７Ｖ、０Ｖの電位が設定されている。
【００９２】
そこで、上記のように、コンデンサＣ４へ０Ｖの電位を設定すれば、ＴＦＴ素子Ｔ１２が導通状態となり、有機ＥＬ素子ＥＬ４へ６Ｖ近くの電圧が印加される。また、ＴＦＴ素子Ｔ１２のＯＮ抵抗は有機ＥＬ素子ＥＬ４のＯＮ抵抗の１／１０程度以下に設定されるが好ましいので、ＴＦＴ素子Ｔ１２での電圧ドロップは０．６Ｖ程度以下であり、有機ＥＬ素子ＥＬ４へ印加される電圧は５．４Ｖ程度以上になる。この結果、有機ＥＬ素子ＥＬ４が発光状態となる。
【００９３】
また、コンデンサＣ４へ７Ｖ程度以上の電位を設定すれば、ＴＦＴ素子Ｔ１２が非導通状態となり、有機ＥＬ素子ＥＬ４へ電流が供給されないので、有機ＥＬ素子ＥＬ４は非発光状態となる。なお、このＴＦＴ素子Ｔ１２を非導通状態とする電位は、８Ｖ以上のような高い方が好ましいが、ＴＦＴ素子の耐圧が充分確保できなかったので、本実施の形態では７Ｖとしている。
【００９４】
本実施の形態では、このＴＦＴ素子Ｔ１３の閾値電圧（ＴＦＴ素子Ｔ１３の閾値特性に依存するので、プロセス条件によって異なるが）を例えば２Ｖとする。
【００９５】
このような閾値電圧の場合、コンデンサＣ５の電位（ノードＮ３１の電位）がＶＲＥＳ電位（リセット電源配線ＶＲＥＳの電位）Ｖｏｆｆ（７Ｖ）から閾値電圧（２Ｖ）を減じた値、即ち５Ｖになると、ＴＦＴ素子Ｔ１３が導通状態となる。そこで、この選択期間にＳｊ電位によってコンデンサＣ５へ設定する電位は５〜８Ｖの範囲とする。
【００９６】
そこで、上記の選択期間において、コンデンサＣ４へ７Ｖの電圧を印加すれば、階調０レベルの表示状態となる。また、コンデンサＣ４へ０Ｖの電圧を印加し、コンデンサＣ５へ５〜８Ｖの範囲の電圧を印加すれば、階調１〜最大階調レベルの階調表示が得られる。例えば、コンデンサＣ４へ０Ｖの電圧を印加し、階調制御線ＧＲＡＹｉがＶ０のとき、コンデンサＣ５へ６Ｖの電圧を印加すれば、階調制御線ＧＲＡＹｉがＶ０−１Ｖとなったとき、コンデンサＣ５の電位が５Ｖに低下するので、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【００９７】
コンデンサＣ４へ０Ｖの電圧を印加し、階調制御線ＧＲＡＹｉがＶ０のとき、コンデンサＣ５へ７Ｖの電圧を印加すれば、階調制御線ＧＲＡＹｉがＶ０−２Ｖとなったとき、同様にコンデンサＣ５の電位が５Ｖになるので、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【００９８】
コンデンサＣ４へ０Ｖの電圧を印加し、階調制御線ＧＲＡＹｉがＶ０のとき、コンデンサＣ５へ８Ｖの電圧を印加すれば、階調制御線ＧＲＡＹｉがＶ０−３Ｖとなったとき、同様にコンデンサＣ５の電位が５Ｖになるので、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【００９９】
従って、図３のＧＲＡＹｉ電位がＶ０からＶ０−３まで変化する期間である時間Ｔｈ１４以降の期間（第３の期間）で、ＧＲＡＹｉ電位を変化させることで、コンデンサＣ５へ印加する電圧を５〜８Ｖの範囲で連続的に変化させると、Ｓｉ電位の値に関わらず、有機ＥＬ素子ＥＬ４の発光状態が制御されるので、時間分割階調でありながらアナログ階調が実現できる。
【０１００】
このような時間分割階調駆動方法では、階調レベルが増えるほど有機ＥＬ素子ＥＬ４が発光状態から非発光状態となる時間が長くなる。これにより、隣接する階調間（例えば７階調レベルと８階調レベルとの間）では、必ず、階調レベルの低い表示期間が、より階調レベルの高い表示期間に含まれる（７階調レベルが発光している期間は８階調レベルが必ず発光している）。従って、図２２に示したような隣接画素間の発光時間の被りが起こらず、時分割階調表示において、動画偽輪郭が現れ難くなる。また、動画偽輪郭が若干残留しても、それは人間に感知できるレベルではない。
【０１０１】
また、時間分割階調表示を行うと、走査周波数がビット数倍になることや、フレームメモリを用いて必要なタイミング変換を行う必要があること、などの問題もある。しかし、本発明のような時間分割では、他のアナログ階調表示と同様に、そのような問題が起こらないという効果も得られる。
【０１０２】
なお、コンデンサＣ５の電位を制御するには、図２の構成以外に幾つかの構成が考えられる。
【０１０３】
例えば、コンデンサＣ５の一方の端子には、ＴＦＴ素子Ｔ１３のゲート端子、および階調制御線ＧＲＡＹｉからの階調制御電圧により導通／非導通が制御されるスイッチング素子（図示せず）が接続され、コンデンサＣ５の他方の端子は接地されている。このような構成において、コンデンサＣ５から放出される電荷量をスイッチング素子によって制御することで、コンデンサＣ５の一方の端子の電位を制御することができる。
【０１０４】
その他の回路構成もあり得るが、何れの構成を採用するにしても、コンデンサＣ５の一方の端子の電位を徐々に変化させ、その変化した電位により、ＴＦＴ素子Ｔ１３が導通／非導通状態となるタイミングを制御し、電気光学素子（有機ＥＬ素子ＥＬ４）の表示状態をセットまたはリセットする。
【０１０５】
しかし、上記の回路構成では、コンデンサＣ５から放出される電荷量を制御することが難しいと考えられる。従って、図２に示す回路構成を用いることが好ましい。
【０１０６】
なお、本発明の実施の形態では、電気光学素子は、ＴＦＴ素子Ｔ１２と有機ＥＬ素子ＥＬ４とから構成されているが、参考例として、図４に示すように、液晶素子ＬＣＤ１から構成されていてもよい。
【０１０７】
図１の画素表示回路Ａｉｊとしての画素表示回路ＡＢｉｊを用いる場合においては、図４に示すように、図２の画素表示回路ＡＡｉｊにおけるコンデンサＣ４、ＴＦＴ素子Ｔ１２、有機ＥＬ素子ＥＬ４および電源配線ＰＳを液晶素子ＬＣＤ１に置き替えただけであり、その他の回路構成や駆動方法は図２に示す画素表示回路ＡＡｉｊの駆動方法と同じであるので、ここではその詳細な説明を省略する。
【０１０８】
このような画素表示回路ＡＢｉｊにおいて、ＴＦＴ素子Ｔ１１に接続される画素電極は、ＴＦＴ素子Ｔ１１のドレイン端子およびソース端子を介してソース線Ｓｊと接続され、ＴＦＴ素子Ｔ１１のゲート端子がゲート線Ｇｉに接続されている。また、対向電極Ｒｅｆは、前述の対向電圧発生部５から出力される対向電圧Ｖｒｅｆが印加されている。
【０１０９】
これによって、ＴＦＴ素子Ｔ１１が導通している期間にソース線Ｓｊから与えられた表示信号の電圧（信号電圧）と対向電圧Ｖｒｅｆとの差（ＶｏｎまたはＶｏｆｆ）が液晶素子ＬＣＤ１に印加されると、画素電極と対向電極Ｒｅｆとの間に充填された液晶の透過率または反射率が変調され、画素表示回路ＡＢｉｊに階調データに応じた輝度で光を透過または反射させる。また、各画素表示回路ＡＢｉｊでは、液晶素子ＬＣＤ１に蓄積された電荷が一定期間保持されるので、ＴＦＴ素子Ｔ１１が非導通状態になっても表示状態がそれに応じて維持される。
【０１１０】
このような構成においても、液晶素子ＬＣＤ１に印加される電圧がＶｏｎからＶｏｆｆへ切り替えられるタイミングを制御することで、時間分割アナログ階調を実現できる。
【０１１１】
〔実施の形態２〕
前述の実施の形態１では、ＴＦＴ素子Ｔ１３の閾値電圧を２Ｖと仮定したが、閾値電圧は、実際にはプロセス条件によって変わるものであり、しかも、同一パネル内で各ＴＦＴ素子が単結晶領域に形成されているか、異なる単結晶領域に渡って形成されるかといったＴＦＴ素子の形成状態等の要因によっても異なってくる。
【０１１２】
そこで、本実施の形態では、ＴＦＴ素子Ｔ１３の閾値電圧が例えば１〜４Ｖの範囲でばらつく場合の回路構成および駆動方法を例示する。
【０１１３】
この場合、実施の形態１の図２の回路構成では、同じコンデンサＣ４へ電位０Ｖを印加し、コンデンサＣ５へ６Ｖの範囲の電圧を印加しても、ＴＦＴ素子Ｔ１３の閾値電圧が１Ｖであれば、選択期間終了後直ぐにＴＦＴ素子Ｔ１３が導通状態となり、有機ＥＬ素子ＥＬ４は非発光状態となる（即ち、１階調レベル程度）。また、ＴＦＴ素子Ｔ１３の閾値電圧が４Ｖであれば、ＴＦＴ素子Ｔ１３は次の選択期間直前まで非導通状態となり、有機ＥＬ素子ＥＬ４は最大の発光期間を持つ（即ち、最大階調レベル程度）。
【０１１４】
このように、実施の形態１の構成では第２のスイッチング素子であるＴＦＴ素子Ｔ１３の閾値電圧がばらつくと階調レベルがばらつくという問題がある。
【０１１５】
そこで、本実施の形態では、このような問題を解決するために、図５に示す画素表示回路ＡＢｉｊおよび図６に示す駆動方法を提示している。
【０１１６】
図１の画素表示回路Ａｉｊとしての画素表示回路ＡＣｉｊを用いる場合においては、図２のＴＦＴ素子Ｔ１４を省いた代わりに、第２のスイッチング素子であるＴＦＴ素子Ｔ１３のドレイン端子とゲート端子との間に、第３のスイッチング素子であるＴＦＴ素子Ｔ１５が設けられている。具体的には、ＴＦＴ素子Ｔ１３のドレイン端子とゲート端子とに、それぞれＴＦＴ素子Ｔ１５のドレイン端子とソース端子とが接続されるように、ＴＦＴ素子Ｔ１５が配置される。
【０１１７】
また、ＴＦＴ素子Ｔ１３のソース端子とリセット電源配線ＰＲＥＳとの間を遮断および接続するために、新たに第４のスイッチング素子であるＴＦＴ素子Ｔ１６が配置されている。ＴＦＴ素子Ｔ１６のソース端子とドレイン端子とは、それぞれＴＦＴ素子Ｔ１３のソース端子とリセット電源配線ＰＲＥＳとに接続されている。
【０１１８】
ＴＦＴ素子Ｔ１５のゲート端子には、補償制御線ＣＯＭＰｉが接続され、ＴＦＴ素子Ｔ１６のゲート端子（導通状態制御端子）には消去制御線ＥＲＡＳＥｉが接続されている。
【０１１９】
補償制御線ＣＯＭＰｉは、走査ドライバ２から出力される補償制御信号をＴＦＴ素子Ｔ１９のゲート端子に供給するために設けられている。補償制御信号は、後述する選択期間の少し前からＴＦＴ素子Ｔ１９を導通させるためのレベルの信号として出力される（図６のＣＯＭＰｉ電位参照）。
【０１２０】
消去制御線ＥＲＡＳＥｉは、電位制御手段としての走査ドライバ２から出力される消去制御信号をＴＦＴ素子Ｔ１６のゲート端子に供給するために設けられている。消去信号は、後述する選択期間の後にＴＦＴ素子Ｔ１６を導通させるためのレベルの信号として出力される（図６のＥＲＡＳＥｉ電位参照）。
【０１２１】
画素表示回路ＡＣｉｊのその他の構成は図２の画素表示回路ＡＡｉｊの構成と同じであるので、ここではその説明を省略する。
【０１２２】
なお、上記のＴＦＴ素子Ｔ１５〜Ｔ１６は総てｐ型ＴＦＴであるが、ｎ型ＴＦＴに総て置き替えてもよい。
【０１２３】
以下、本実施の形態では、この画素表示回路ＡＣｉｊの動作を図６に示すタイミングチャートを参考にしながら説明する。
【０１２４】
また、図５の画素表示回路ＡＣｉｊでは、電源配線ＰＳ、リセット電源配線ＰＲＥＳ、対向電極Ｒｅｆに、それぞれ６Ｖ、７Ｖ、０Ｖの電位が設定されている。
【０１２５】
画素表示回路ＡＣｉｊの選択期間は、図６に時間として示すように、８Ｔｈ〜１４Ｔｈの７Ｔｈ期間となる。この選択期間の前に、初期化期間として、時間６Ｔｈにおいて、図６のＧＲＡＹｉ電位がＶ０＋４Ｖになった後に、図６のＣＯＭＰｉ電位（補償制御線ＣＯＭＰｉの電位）が選択状態（−４Ｖ）になる。また、  このとき、図６のＥＲＡＳＥｉ電位（消去制御線ＥＲＡＳＥｉの電位）が選択状態（−４Ｖ）である。このため、ＴＦＴ素子Ｔ１６とＴＦＴ素子Ｔ１５とが導通状態となり、コンデンサＣ５と繋がるＴＦＴ素子Ｔ１３のゲート端子は、リセット電源配線ＰＲＥＳと短絡状態となり、このゲート端子電位はリセット電位Ｖｏｆｆ（７Ｖ）となり、コンデンサＣ５の保持電位がセットされる（第１の期間）。
【０１２６】
次に、この選択期間の前後の時間７Ｔｈ〜１５Ｔｈの間に、図６のＥＲＡＳＥｉ電位が非選択状態（１２Ｖ）になり、ＴＦＴ素子Ｔ１６はオープン状態となる。これにより、ＴＦＴ素子Ｔ１３は、リセット電源配線ＰＲＥＳから切り離される。
【０１２７】
次に、選択期間となり、時間９Ｔｈ〜１３Ｔｈ（第２の期間）において、図６のＧｉ電位が−４Ｖに低下することによって、ゲート端子線Ｇｉが選択状態となる。また、時間６Ｔｈ〜１１Ｔｈにおいて、図６のＣＯＭＰｉ電位が−４Ｖに低下することによって、補償制御線ＣＯＭＰｉが選択状態となる。従って、ＴＦＴ素子Ｔ１１，Ｔ１３，Ｔ１５を通して、ソース線ＳｊからＴＦＴ素子Ｔ１３のゲート端子に表示階調レベルに対応した電圧が印加される。
【０１２８】
さらに、時間１０Ｔｈにおいて、図６のＧＲＡＹｉ電位が、ＴＦＴ閾値電圧のばらつき範囲の最大値分（−４Ｖ）引き下げられて、Ｖ０となる。このとき、ＴＦＴ素子Ｔ１３のドレイン端子とゲート端子との間には−４Ｖ以上の電位差が発生している。そして、ＴＦＴ素子Ｔ１３がｐ型ＴＦＴであるので、この電位差により、ＴＦＴ素子Ｔ１３は導通状態となり、ＴＦＴ素子Ｔ１３のドレイン端子からゲート端子に向けて、電荷が移動する。
【０１２９】
電荷移動が完了するときの、ＴＦＴ素子Ｔ１３のドレイン端子・ゲート端子間電圧は、ＴＦＴ素子Ｔ１３の閾値電圧で決まる。即ち、ＴＦＴ素子Ｔ１３のゲート端子電圧は、ＴＦＴ素子Ｔ１３のドレイン端子電圧−ＴＦＴ素子Ｔ１３の閾値電圧となる。
【０１３０】
このように、本実施の形態の画素表示回路ＡＣｉｊおよびその駆動方法では、ＴＦＴ素子Ｔ１５を設け、ＴＦＴ素子Ｔ１５の動作をＣＯＭＰｉ電位で制御することによって、第２のスイッチング素子であるＴＦＴ素子Ｔ１３の閾値電圧の補償が行われる。
【０１３１】
次に、時間１２Ｔｈにおいて、図６のＣＯＭＰｉ電位を非選択状態（１２Ｖ）とすることで、ＴＦＴ素子Ｔ１５が非導通状態となり、ＴＦＴ素子Ｔ１３のゲート端子とソース端子とが切り離される。
【０１３２】
次に、時間１３Ｔｈにおいて、ソース線Ｓｊから２値階調表示電圧（０Ｖまたは７Ｖ）をコンデンサＣ４に設定し、図６のＧｉ電位を非選択状態（１２Ｖ）とすることで、選択期間を終了する。
【０１３３】
その後、時間１５Ｔｈの終了時に、図６のＥＲＡＳＥｉ電位を選択状態（−４Ｖ）に切り替えることで、ＴＦＴ素子Ｔ１６が導通状態となり、ＴＦＴ素子Ｔ１３のソース端子とリセット電源配線ＰＲＥＳとが短絡する。さらに、図３に示す実施の形態１の駆動例と同様に、図６のＧＲＡＹｉ電位がＶ０からＶ０−３Ｖまで徐々に引き下げられる（第３の期間）。
【０１３４】
そこで、上記の時間９Ｔｈ〜１１Ｔｈの間に、Ｓｊ電位をデータ電圧（データ信号の電圧）Ｖｄａｔａに設定すれば、その直後のコンデンサＣ５の電位ＶＣ５は、
ＶＣ５＝Ｖｄａｔａ−Ｖｔｈ
と表される。ここで、Ｖｔｈは、ＴＦＴ素子Ｔ１３の閾値電圧である。
【０１３５】
この後、時間１３ＴｈでコンデンサＣ４の電位を０Ｖに設定すれば、階調１〜最大階調レベルの表示が得られる。一方、時間１３ＴｈでコンデンサＣ４の電位７Ｖに設定すれば、階調０レベルの表示が得られる。
【０１３６】
例えば、コンデンサＣ４の電位を０Ｖに設定し、時間９Ｔｈ〜１１Ｔｈの間でＳｊ電位を７Ｖに設定すれば、コンデンサＣ５の電位が７Ｖ−Ｖｔｈとなる。それゆえ、ＧＲＡＹｉ電位がＶ０のとき、ＴＦＴ素子Ｔ１３が導通状態となり、有機ＥＬ素子ＥＬ４は発光状態（セット）から非発光状態（リセット）に変化する。
【０１３７】
コンデンサＣ４の電位を０Ｖに設定し、時間９Ｔｈ〜１１Ｔｈの間でＳｊ電位を８Ｖに設定すれば、コンデンサＣ５の電圧が８Ｖ−Ｖｔｈとなる。それゆえ、ＧＲＡＹｉ電位がＶ０−１Ｖのとき、ＴＦＴ素子Ｔ１３が導通状態となり、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【０１３８】
コンデンサＣ４の電位を０Ｖに設定し、時間９Ｔｈ〜１１Ｔｈの間でＳｊ電位を９Ｖに設定すれば、コンデンサＣ５の電圧が９Ｖ−Ｖｔｈとなる。それゆえ、ＧＲＡＹｉ電位がＶ０−２Ｖのとき、ＴＦＴ素子Ｔ１３が導通状態となり、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【０１３９】
コンデンサＣ４の電位を０Ｖに設定し、時間９Ｔｈ〜１１Ｔｈの間でＳｊ電位を１０Ｖに設定すれば、コンデンサＣ５の電圧が１０Ｖ−Ｖｔｈとなる。それゆえ、ＧＲＡＹｉ電位がＶ０−３Ｖのとき、ＴＦＴ素子Ｔ１３が導通状態となり、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化する。
【０１４０】
従って、上記時間９Ｔｈ〜１１Ｔｈの間に、Ｓｊ電位を７〜１０Ｖの範囲で連続的に変化させることで、有機ＥＬ素子ＥＬ４は発光状態から非発光状態に変化するタイミングをＴＦＴ素子Ｔ１３の閾値電圧に依存しないで制御できるので、実施の形態１の場合と異なり、ＴＦＴ素子Ｔ１３の閾値電圧に依存しないで時間分割アナログ階調が実現できる。
【０１４１】
ここで、図５の画素表示回路ＡＣｉｊを図６の駆動方法で駆動するとき、ＴＦＴ素子Ｔ１３の閾値電圧のばらつきを補償できることを確認するためにシミュレーションした結果について図７を用いて説明する。
【０１４２】
図７では、ＴＦＴ素子Ｔ１３の閾値電圧を−１Ｖ，−２Ｖ，−３Ｖとした場合、時間９Ｔｈ〜１１Ｔｈの間にＳｊ電位を９Ｖに設定した条件で、コンデンサＣ５（ノードＮ３１）の電位とコンデンサＣ４（ノードＮ１１）の電位とを示している。
【０１４３】
なお、図７において、ノードＮ１１の電位の変化が、ノードＮ３１が７Ｖ〜５Ｖ程度の範囲から始まっている。このときのノードＮ３１の電位は、予想されるリセット電源配線ＰＲＥＳの電位７Ｖ−Ｖｔｈより１Ｖ程度高めの電位である。これは、ＴＦＴ素子Ｔ１３のリーク電流が閾値電圧より１Ｖ高めの電位から上昇し始める為、コンデンサＣ４の電荷が移動し始める為と考えられる。
【０１４４】
このように、ＴＦＴ素子Ｔ１３の閾値電圧がばらついて、コンデンサＣ５の電位がそれに応じてばらついても、コンデンサＣ４の電位はほぼ同じ値になる。これにより、閾値電圧のばらつきに関わらず、時間分割アナログ階調の表示を実現することができる。
【０１４５】
なお、本発明の実施の形態では、電気光学素子は、ＴＦＴ素子と、コンデンサと、有機ＥＬ素子とから構成されているが、参考例として、図８に示すように、液晶素子ＬＣＤ１から構成されていてもよい。
【０１４６】
図１の画素表示回路Ａｉｊとしての画素表示回路ＡＤｉｊを用いる場合においては、図８に示すように、図５の画素表示回路ＡＤｉｊにおけるコンデンサＣ４、ＴＦＴ素子Ｔ１２、有機ＥＬ素子ＥＬ４および電源配線ＰＳを液晶素子ＬＣＤ１に置き替えただけであり、その他の回路構成や駆動方法は図５に示す画素表示回路ＡＣｉｊの駆動方法と同じであるので、ここではその詳細な説明を省略する。
【０１４７】
このような構成においても、液晶素子ＬＣＤ１に印加される電圧がＶｏｎからＶｏｆｆへ切り替えられるタイミングを制御することで、時間分割アナログ階調を実現できる。
【０１４８】
〔実施の形態３〕
本実施の形態では、電気光学素子が有機ＥＬ素子とアクティブ素子（ＴＦＴ素子）とコンデンサとから構成することを前提に、電気光学素子を構成するアクティブ素子（ＴＦＴ素子）のチャンネル構成と、第２のスイッチング素子であるＴＦＴ素子のチャンネル構成について説明することで、前述の図５の画素表示回路ＡＣｉｊとの相違を示す。
【０１４９】
図５の画素表示回路ＡＣｉｊにおいては、既にアクティブ素子がｐ型であり、第１のスイッチング素子もｐ型である。これに対し、図９に示すように、本画素表示回路ＡＥｉｊにおいては、アクティブ素子がｐ型であり、第２のスイッチング素子がｎ型である。
【０１５０】
図１の画素表示回路Ａｉｊとしての画素表示回路ＡＥｉｊを用いることを考えると、この構成では、図５の画素表示回路ＡＣｉｊにおけるｐ型のＴＦＴ素子Ｔ１１，Ｔ１３，Ｔ１５，Ｔ１６をｎ型のＴＦＴ素子Ｔ１７，Ｔ１８，Ｔ１９，Ｔ２０に置き替えている。その他、リセット電源配線ＰＲＥＳをソース線Ｓｊに沿った方向ではなく、ゲート線Ｇｉに沿った方向に配置している。このような構成でも、表示ドライバ３から、リセット電源配線ＰＲＥＳにリセット電源電圧が出力される。
【０１５１】
なお、画素の配列は通常、横方向（ゲート線Ｇｉの配線方向）にＲＧＢと並ぶので、ＲＧＢ毎にリセット電源配線ＰＲＥＳの電位が異なる。このため、図５のようにソース線Ｓｊに沿った方向にリセット電源配線ＰＲＥＳを配置する。しかし、ＲＧＢでリセット電源配線ＰＲＥＳの電位が同じ場合、そのリセット電源配線ＰＲＥＳを隣接するドット（ここでは１画素はＲＧＢから構成され、１画素を構成するＲＧＢで合計３ドットと数えることにする）で共通配線化できる。これは、図１３に示すように、リセット電源配線ＰＲＥＳを隣接する２つのドットで共有化できることを意味するので、好ましい。
【０１５２】
この画素表示回路ＡＥｉｊを実施の形態２の画素表示回路ＡＣｉｊと同様に駆動するには、図１０に示すように、Ｇｉ電位、ＧＲＡＹｉ電位、ＥＲＡＳＥｉ電位、ＣＯＭＰｉ電位の極性を図６の各電位に対して反転させればよい。
【０１５３】
また、本実施の形態でも、実施の形態２と同様、図１０の駆動方法で駆動するとき、ＴＦＴ素子Ｔ１３の閾値電圧のばらつきを補償できることを確認するためにシミュレーションを行ってみた。しかし、本画素表示回路ＡＥｉｊでは、第２のスイッチング素子であるＴＦＴ素子Ｔ１８のソース端子・ドレイン端子間を通過できる電圧が、ＴＦＴ素子Ｔ１８のゲート端子電圧に依存するので、ＴＦＴ素子Ｔ１２のゲート端子の電位はコンデンサＣ５の電位に従った期間に０Ｖに維持された後、ＧＲＡＹｉ電位が上昇するのに従って、徐々に７Ｖへ向け変化することが判った。
【０１５４】
即ち、画素表示回路ＡＥｉｊでは、１フレーム期間において、ＴＦＴ素子Ｔ１２が２値駆動状態で駆動される期間（コンデンサＣ４へＴＦＴ素子Ｔ１２が充分低抵抗状態となる電圧と、非導通状態となる電圧の２値電圧を与える期間であって、ＴＦＴ素子Ｔ１２のゲート端子へ１Ｖ以下または５Ｖ以上の電圧が印加されている期間）の比率が確保できず、ＴＦＴ素子Ｔ１２の閾値特性・移動度のばらつきの影響を受けて好ましくないことが判った。
【０１５５】
一方、図１１に示すように、画素表示回路ＡＥｉｊのＴＦＴ素子Ｔ１３をｐ型のＴＦＴ素子Ｔ１３に置き替えた画素表示回路ＡＦｉｊでは、図１２に示すように、Ｇｉ電位、ＥＲＡＳＥｉ電位、ＣＯＭＰｉ電位の極性が図１０で対応する各電位に対して反転され、電位が調整された駆動波形で駆動すれば、図７のシミュレーション結果と同様な結果が得られた。
【０１５６】
また、図１４に示す画素表示回路ＡＧｉｊにおいては、図１１の画素表示回路ＡＦｉｊにおけるｐ型のＴＦＴ素子Ｔ１２，１３がそれぞれｎ型のＴＦＴ素子Ｔ２２，２３に置き替えられて、ＴＦＴ素子Ｔ２１〜２５が総てｎ型ＴＦＴとなっており、有機ＥＬ素子ＥＬ４の代わりに極性が反転した有機ＥＬ素子ＥＬ５が設けられている。
【０１５７】
この構成では、電源配線ＰＳ、対向電極Ｒｅｆ、リセット電源配線ＰＲＥＳの各電位は、０Ｖ、６Ｖ、０Ｖと設定されている。
【０１５８】
また、画素表示回路ＡＧｉｊの駆動においては、図１５に示すＧｉ電位、ＥＲＡＳＥｉ電位、ＣＯＭＰｉ電位、ＧＲＡＹｉ電位の極性が、図６に示す対応する各電位に対して反転され、各電位が調整された駆動波形を用いる。
【０１５９】
この画素表示回路ＡＧｉｊを図１５の駆動波形による駆動方法で駆動した場合に、第２のスイッチング素子であるＴＦＴ素子Ｔ２２の閾値電圧のばらつきを補償できることを確認したシミュレーション結果を図１６に示す。
【０１６０】
図１６は、ＴＦＴ素子Ｔ２２の閾値電圧を１Ｖ，２Ｖ，３Ｖとした場合、図１５の時間９Ｔｈ〜１１Ｔｈの間にＳｊ電位を−４Ｖに設定した条件で、コンデンサＣ５（ノードＮ３１）の電位とコンデンサＣ４（ノードＮ１１）の電位とを示している。この場合、図５の画素表示回路英Ｃｉｊについてした図７のシミュレーション結果と同様、ＴＦＴ素子Ｔ２３の閾値電圧がばらついて、コンデンサＣ５の電位がそれに応じてばらついても、コンデンサＣ４の電位はほぼ同じ値になる。これにより、閾値電圧のばらつきに関わらず、時間分割アナログ階調の表示を実現することができる。
【０１６１】
また、これらの結果から、前述の図９の画素表示回路ＡＥｉｊに比べて、電気光学素子を構成するアクティブ素子（ＴＦＴ素子Ｔ１２，Ｔ２２）のチャンネル極性と、第２のスイッチング素子であるＴＦＴ素子Ｔ１３，２３のチャンネル極性は同じ極性であることが好ましいことが判る。
【０１６２】
なお、ソース端子配線Ｓｊへアナログ階調電圧を供給するドライバ回路の出力電圧にはオフセット特性のばらつきが見られる。
【０１６３】
このオフセット電圧のばらつきは、ソース線Ｓｊ毎に階調特性をシフトさせるので、縦線として認識され、画質の低下を招く。
【０１６４】
そこで、図１７に示すように、縦方向（ソース線Ｓｊの配線方向）のドットにおいて、ゲート線Ｇｉ毎に接続されるソース線Ｓｊを異ならせる。例えば、ゲート線Ｇｉに接続されるドットＡＦｉｊｇがソース線Ｓｊｒｇに接続され、ゲート線Ｇ１＋ｉに接続されるドットＡＦｉ＋１ｊｇがソース線Ｓｊｇｂに接続される。これにより、表示ドライバ３の出力オフセット電圧の影響がＲＧＢ各色にドット状に分散されるので、縦線を実線状から破線状として目立ちにくくなり、画質劣化を軽減することができる。
【０１６５】
従って、このように画素表示回路ＡＦｉｊとソース線Ｓｊとを接続し、その接続に応じて各画素表示回路ＡＦｉｊの表示に必要な信号をソース線Ｓｊに割り振って制御し、出力させることが好ましい。
【０１６６】
また、１画素は正方形に近い形状に形成されるので、ＲＧＢ各ドットの大きさは横側が縦側の１／３程度になる。この画素構造では、有機ＥＬ膜をインクジェト方式等で形成する場合、寸法が短いだけ横方向の形成に高い精度が要求されることが考えられる。
【０１６７】
そこで、図１８のように、隣接するドット間で、楕円で示す有機ＥＬ膜のターゲットＴの中心を互いにずらし、ターゲットＴの形状を少しでも楕円形から円形に近い形にし、同一のインクジェット成膜精度で、より画素ピッチの狭い画素をＲＧＢ塗り分けができるようにする、図２２の楕円のような画素電極を配置することが好ましい。
【０１６８】
なお、本発明の実施の形態では、電気光学素子は、ＴＦＴ素子と、コンデンサと、有機ＥＬ素子とから構成されているが、その代わりに、図４および図８の構成と同様に、液晶素子から構成されていてもよい（図示省略）。
【０１６９】
このような構成においても、液晶素子に印加される電圧がＶｏｎからＶｏｆｆへ切り替えられるタイミングを制御することで、時間分割アナログ階調を実現できる。
【０１７０】
【発明の効果】
以上のように、本発明の表示装置は、自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるための第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置であって、前記駆動用スイッチング素子の導通状態制御素子の電位を保持する第１の電位保持手段と、前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記第１の電位保持手段を接続または非接続させる第２のスイッチング素子と、前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段と、前記第２の電位保持手段の保持電位を制御する電位制御手段とを備えている構成である。
【０１７１】
これにより、第２のスイッチング手段の導通状態制御端子の電位が、保持電位が制御されることによって制御されるので、第２のスイッチング手段は、電位制御手段によって導通および非導通が制御される。それゆえ、駆動用スイッチング素子を導通状態または非導通状態へ変化させるタイミングを、第２の電位保持手段の保持電位によって制御することが可能となる。この結果、１階調表示レベルが増加すれば１階調分表示期間が長くなる時間分割階調表示（時間分割アナログ階調表示）を実現することができる。このような時間分割アナログ階調表示では、隣接する階調間で表示期間が総て重なるので、動画偽輪郭の発生が殆どない階調表示を実現することができる。しかも、各期間では輝度制御状態として表示または非表示の２つの状態しか持たないので、電気光学素子として有機ＥＬ素子を用いた場合に、同電気光学素子を駆動する駆動用アクティブ素子の閾値特性や移動度のばらつきの影響の少ない階調表示が得られる。
【０１７２】
したがって、駆動用アクティブ素子の閾値特性および移動度がばらついても、時間分割階調表示方法を用いながら、駆動周波数の増大を招かずに動画偽輪郭を目立たなくすることができるという効果を奏する。また、走査周波数がビット数倍にならないことやフレームメモリが不要となることなど、従来の時間分割階調表示で問題となった課題が解決できるという効果を併せて奏する。
【０１７３】
上記の表示装置においては、前記電位制御手段が、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を第３の配線に出力し、前記第２の電位保持手段が容量性素子であり、その一方の端子が前記第２のスイッチング素子の導通状態制御端子に接続され、他方の端子が前記第３の配線に接続されていることにより、第２のスイッチング素子の同通状態制御端子の電位が変化するので、第２のスイッチング素子の導通／非導通状態となるタイミングを容量性素子に印加する保持電位制御電圧によって制御することができる。従って、簡単な回路構成によって、容易に電気光学素子の動作状態を制御することができるという効果を奏する。
【０１７４】
また、上記の表示装置は、前記第２のスイッチング素子の導通状態制御端子と前記初期化電源接続側の端子とを接続または非接続させる第３のスイッチング素子と、前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子と、前記第４のスイッチング素子の導通状態制御端子の電位を制御する電位制御手段とを備えている構成である。
【０１７５】
これにより、第４のスイッチング素子が非導通状態の間に、第２のスイッチング素子と第３のスイッチング素子を導通状態とすることで、第２の電位保持手段の保持電位を第２の配線から第２のスイッチング素子へ与えられた表示信号の電圧±第２のスイッチング素子の閾値電圧に設定できる。また、第３のスイッチング素子を非導通状態とし、第４のスイッチング素子を導通状態とし、第２の電位保持手段の電位を変化させ、第２のスイッチング素子を導通状態とすることで、電気光学素子の表示時間を制御することができる。それゆえ、予め第２の電位保持手段に残る電圧を、第２のスイッチング素子の閾値電圧分で補正できる。従って、第２のスイッチング素子の閾値電圧のばらつきに依らず、第２のスイッチング素子の導通タイミングを制御することができる。従って、第２のスイッチング素子の閾値電圧ばらつきの影響をキャンセルして、ＴＦＴ閾値特性ばらつきに依らず均一な表示を得ることができるという効果を奏する。
【０１７６】
上記の表示装置において、第１の電位保持手段がコンデンサであり、前記駆動用スイッチング素子のチャンネル特性、および前記第２のスイッチング素子のチャンネル特性が、同じであることにより、第２のスイッチング素子が導通状態となったとき、駆動用スイッチング素子のゲート端子をリセット電源に接続させ、駆動用スイッチング素子をリセット状態とすることができる。１フレーム期間において駆動用スイッチング素子が２値駆動状態で駆動される期間が長く確保できるので、駆動用スイッチング素子の閾値特性のばらつきによらず均一な表示を得ることができるという効果を奏する。
【０１７７】
本発明の表示装置の駆動方法は、自発光型の２端子を有した電気光学素子と、駆動用電源に前記電気光学素子を接続または非接続させる駆動用スイッチング素子と、入力された表示信号を前記駆動用スイッチング素子の導通状態制御端子に与える第１のスイッチング素子と、該第１のスイッチング素子を導通または非導通させるためのスイッチング信号を前記第１のスイッチング素子に供給する第１の配線と、前記表示信号を前記第１のスイッチング素子に供給する第２の配線とを備えた表示装置を駆動する方法であって、前記第１の電位保持手段の電位保持状態を解除する初期化電源に前記駆動用スイッチング素子の導通状態制御端子の電位を保持する第１の電位保持手段を第２のスイッチング素子によって接続または非接続させ、前記第２のスイッチング素子の導通状態制御端子の電位を保持する第２の電位保持手段の電位を第１の期間で設定し、前記第１の期間より後の第２の期間で前記駆動用スイッチング素子の導通状態制御端子の電圧を設定し、前記第２の期間より後の第３の期間で、前記第２の電位保持手段の保持電位を変化させることで、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧を前記第２の期間で設定した電圧から前記初期化電源の電圧とする方法である。
【０１７８】
これにより、電気光学素子の表示状態を変化させるタイミングを、第２の電位保持手段の保持電位によって制御することが可能となり、動画偽輪郭の発生が殆どない状態で時間分割アナログ階調表示を実現することができる。しかも、各期間では輝度制御状態として表示または非表示の２つの状態しか持たないので、電気光学素子として有機ＥＬ素子を用いた場合に、同電気光学素子を駆動する駆動用アクティブ素子の閾値特性や移動度のばらつきの影響の少ない階調表示が得られる。したがって、駆動用アクティブ素子の閾値特性および移動度がばらついても、時間分割階調表示方法を用いながら、駆動周波数の増大を招かずに動画偽輪郭を目立たなくすることができるという効果を奏する。
【０１７９】
上記の駆動方法では、前記第３の期間で、前記第２の電位保持手段の保持電位を制御するための保持電位制御電圧を発生するとともに、前記第２の電位保持手段が第１端子と第２端子とを持ち、第２端子を前記第２のスイッチング素子の導通状態制御端子に接続し、前記第１の端子に前記保持電位制御電圧を印加することにより、前述の保持電位制御電圧を用いた表示装置と同様、第２のスイッチング素子の導通／非導通状態となるタイミングを容量性素子に印加する保持電位制御電圧によって制御することができる。従って、簡単な回路構成によって、容易に電気光学素子の動作状態を制御することができるという効果を奏する。
【０１８０】
また、上記の駆動方法では、前記表示装置が、前記第２のスイッチング素子の導通状態制御端子と前記初期化電源側の端子とを接続または非接続させる第３のスイッチング素子と、前記第２のスイッチング素子の初期化電源側の端子と前記初期化電源とを接続または非接続させる第４のスイッチング素子とを備えており、前記第１の期間で、前記第３のスイッチング素子を通して前記第２の電位保持手段の保持電位を設定し、前記第３の期間で、前記第４のスイッチング素子を導通状態とし、前記第２のスイッチング素子を非導通状態から導通状態に変化させ、前記駆動用スイッチング素子の導通状態制御端子の電圧から前記初期化電源の電圧とすることにより、第１の期間で、第２の電位保持手段の保持電位が、第２および第３のスイッチング手段を通して設定されるので、第２の電位保持手段の保持電位を第２の配線から第２のスイッチング素子へ与えられた表示信号の電圧±第２のスイッチング素子の閾値電圧に設定できる。また、第３の期間で第４のスイッチング素子が導通状態となることで、電気光学素子が発光状態から非発光状態へ変化する。このとき、第２の電位保持手段の電位を変化させ、第２のスイッチング素子を導通状態とすることで、電気光学素子の表示時間を制御することができる。従って、予め第２の電位保持手段に残る電圧を、第２のスイッチング素子の閾値電圧分で補正できるので、第２のスイッチング素子の閾値電圧のばらつきに依らず、第２のスイッチング素子の導通タイミングを制御することができる。
【図面の簡単な説明】
【図１】  本発明の各実施の形態に共通するアクティブマトリックス型表示装置の構成を示すブロック図である。
【図２】  上記アクティブマトリックス型表示装置に設けられる実施の形態１の画素表示回路の構成を示す等価回路図である。
【図３】  図２の画素表示回路の時間分割階調駆動動作を示す駆動波形図である。
【図４】  実施の形態１の画素表示回路の他の構成を示す等価回路図である。
【図５】  上記アクティブマトリックス型表示装置に設けられる実施の形態２の画素表示回路の構成を示す等価回路図である。
【図６】  図５の画素表示回路の時間分割階調駆動動作を示す駆動波形図である。
【図７】  図５の画素表示回路の時間分割階調駆動の効果を確認するためのシミュレーション結果を示す動作特性図である。
【図８】  実施の形態２の画素表示回路の他の構成を示す等価回路図である。
【図９】  上記アクティブマトリックス型表示装置に設けられる実施の形態３の画素表示回路に対する比較例の画素表示回路の構成を示す等価回路図である。
【図１０】  図９の画素表示回路の時間分割階調駆動動作を示す駆動波形図である。
【図１１】  上記アクティブマトリックス型表示装置に設けられる実施の形態３の画素表示回路の構成を示す等価回路図である。
【図１２】  図１１の画素表示回路の時間分割階調駆動動作を示す駆動波形図である。
【図１３】  図１１の画素表示回路の応用例を示す回路図である。
【図１４】  実施の形態３の画素表示回路の他の構成を示す等価回路図である。
【図１５】  図１４の画素表示回路の時間分割階調駆動動作を示す駆動波形図である。
【図１６】  図１５の画素表示回路の時間分割階調駆動の効果を確認するためのシミュレーション結果を示す動作特性図である。
【図１７】  図１８の画素表示回路の応用例を示す回路図である。
【図１８】  図１８の画素表示回路の他の応用例を示す回路図である。
【図１９】  従来のアクティブマトリックス型表示装置に設けられる画素表示回路の構成を示す等価回路図である。
【図２０】  従来の時間分割階調駆動を行うアクティブマトリックス型表示装置に設けられる画素表示回路の構成を示す等価回路図である。
【図２１】  図２０の画素表示回路の時間分割階調駆動方法を示す図である。
【図２２】  従来のアクティブマトリックス型表示装置に設けられる、駆動用ＴＦＴ素子の閾値特性・移動度のばらつき対策が施された画素表示回路の構成を示す等価回路図である。
【図２３】  従来のアクティブマトリックス型表示装置に設けられる、駆動用ＴＦＴ素子の閾値特性・移動度のばらつき対策が施された画素表示回路の構成を示す等価回路図である。
【図２４】  従来のＰＤＰにおける動画偽輪郭の発生原理を示す図である。
【符号の説明】
２                      ゲートドライバ（保持電位制御手段、電位制御手段）
Ｃ４，Ｃ６              コンデンサ（第１の電位保持手段）
Ｃ５，Ｃ７              コンデンサ（第２の電位保持手段）
ＥＬ４，ＥＬ５          有機ＥＬ素子
ＬＣＤ１                液晶素子
Ｇｉ                    ゲート線（第１の配線）
Ｓｊ                    ソース線（第２の配線）
ＧＲＡＹｉ              階調制御線（第３の配線）
Ｔ１１，Ｔ２１          ＴＦＴ素子（第１のスイッチング素子）
Ｔ１２，Ｔ２２          ＴＦＴ素子（駆動用スイッチング素子）
Ｔ１３，Ｔ２３          ＴＦＴ素子（第２のスイッチング素子）
Ｔ１５，Ｔ１９，Ｔ２４  ＴＦＴ素子（第３のスイッチング素子）
Ｔ１６，Ｔ２５，Ｔ２０  ＴＦＴ素子（第４のスイッチング素子）
【図１】
0003989758.tif 000002
【図２】
0003989758.tif 000003
【図３】
0003989758.tif 000004
【図４】
0003989758.tif 000005
【図５】
0003989758.tif 000006
【図６】
0003989758.tif 000007
【図７】
0003989758.tif 000008
【図８】
0003989758.tif 000009
【図９】
0003989758.tif 000010
【図１０】
0003989758.tif 000011
【図１１】
0003989758.tif 000012
【図１２】
0003989758.tif 000013
【図１３】
0003989758.tif 000014
【図１４】
0003989758.tif 000015
【図１５】
0003989758.tif 000016
【図１６】
0003989758.tif 000017
【図１７】
0003989758.tif 000018
【図１８】
0003989758.tif 000019
【図１９】
0003989758.tif 000020
【図２０】
0003989758.tif 000021
【図２１】
0003989758.tif 000022
【図２２】
0003989758.tif 000023
【図２３】
0003989758.tif 000024
【図２４】
0003989758.tif 000025