(57)【特許請求の範囲】
【請求項１】
順次、活性化され後に非活性化される複数のメモリバンクを含むメモリアレイを有する集積回路デバイスであって、前記集積回路デバイスは、
前記メモリアレイの動作を順序付けるためのクロック入力と、
前記メモリアレイのためのリードコマンド、ライトコマンド、アクティブコマンド、およびプリチャージコマンドを並行して受取るためのコマンド入力と、
前記メモリアレイ内の行アドレスを特定するための行アドレス入力と、
前記メモリアレイからデータを読み出すために第１の列アドレスを特定する第１の列アドレス入力、および、前記メモリアレイにデータを書き込むために第２の列アドレスを特定する第２の列アドレス入力と、
前記リードコマンドに対応する第１のバンクアドレス入力、前記ライトコマンドに対応する第２のバンクアドレス入力、前記アクティブコマンドに対応する第３のバンクアドレス入力、および、前記プリチャージコマンドに対応する第４のバンクアドレス入力を含む複数のバンクアドレス入力と、
を備える集積回路デバイス。
【請求項２】
前記第１の列アドレスおよび前記第２の列アドレスは、並行してアサートされ得る、請求項１に記載の集積回路デバイス。
【請求項３】
前記リードコマンド、ライトコマンド、およびアクティブコマンドは、独立してアサートされ得る、請求項１に記載の集積回路デバイス。
【請求項４】
前記複数のメモリバンクのうちの１つがアクティブコマンドに応答してアクティブにされる間に、前記複数のメモリバンクのうちの別のメモリバンクがリードコマンドに応答して並行して読出され、前記複数のメモリバンクのうちの更に別のメモリバンクがライトコマンドに応答して並行して書き込まれ得る、請求項１に記載の集積回路デバイス。
【請求項５】
前記リードコマンド、ライトコマンド、およびプリチャージコマンドは、独立してアサートされ得る、請求項１に記載の集積回路デバイス。
【請求項６】
前記複数のメモリバンクのうちの１つがプリチャージコマンドに応答してプリチャージされる間に、前記複数のメモリバンクのうちの別のメモリバンクがリードコマンドに応答して並行して読出され、前記複数のメモリバンクのうちの更に別のメモリバンクがライトコマンドに応答して並行して書き込まれ得る、請求項１に記載の集積回路デバイス。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は一般に、集積回路（“ＩＣ”）メモリデバイスと、混載メモリを組込む他のＩＣとの分野に関する。より具体的には、この発明は、ＤＲＡＭ、同期ＤＲＡＭ（“ＳＤＲＡＭ”）、特殊ＤＲＡＭ、混載ＤＲＡＭ、および混載ＳＤＲＡＭ等に特に適用可能な同時機能ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）技術に関する。
【０００２】
メモリ設計においての長年の目標は、より高速のプロセッサをサポートするためにＤＲＡＭの性能を向上させることである。ＤＲＡＭ性能を向上させるための１つの方法は、メモリバス中の「リード」および「ライト」データレートを増大させることである。ＳＤＲＡＭアクセスタイムおよびバーストデータレートは、製造プロセス「微細化」と向上した配線技術とよって常に改善されている。加えて、ある特定のメモリ動作を行なうために必要とされる命令の数を減じることによって、コマンドバスの利用が改善された。一般に、メモリコマンドの実行のために必要とされるより少ないコマンドサイクルによって、結果としてより多くのバスサイクルが得られ、これらをメモリデータ転送のために利用できる。
【０００３】
ＳＤＲＡＭデバイスおよび混載アレイにアクセスするために必要とされるコマンドサイクルの数を最小にするために、今日までいくつかのアプローチが用いられてきた。一例は「バーストアクセス」を用いることであり、これは、複数の連続したワードへの読出または書込のために、単一の「リード」または「ライト」コマンド実行を用いる。ＳＤＲＡＭにアクセスするために必要とされるコマンドサイクルの数を減じるための別の技術は、動作の「オートプリチャージ」モードを用いることである。オートプリチャージはプログラム可能なモードであり、ここでは、外部の「プリチャージ」コマンドのアサーションを必要とせずに、予め定められた数のバースト「リード」サイクルまたはバースト「ライト」サイクルの終わりに「プリチャージ」動作が自動的に起こる。同様に、ＳＤＲＡＭ内の「リフレッシュ」コマンドの実行によって、結果として「リフレッシュ」動作の終わりに自動的にプリチャージするデバイスが得られる。
【０００４】
しかし、関連のメモリが単一のクロックサイクル上で多重コマンド実行をサポートするならば性能が大きく高められ得る、グラフィックスプロセッサに関連するようないくつかの応用が存在する。例として、（主にリードモディファイライトサイクルのために用いられる）同時の「リード」動作と「ライト」動作とを可能にするメモリアーキテクチャは、「ライト」アドレス先入れ先出し（“ＦＩＦＯ”）レジスタを用いて「リード」アドレスを取り込んでそれが後に「ライト」アドレスとして用いられ得る。ハーディ、Ｋ．他（Hardee, K. et al.）による「３ＤグラフィックスエンジンのためのデータＩ／Ｏあたり１．４３ＧＨｚの１６Ｍｂ  ＤＤＲ  低電力混載ＤＲＡＭマクロ」（“A 1.43GHz Per Data I/O 16Mb DDR Low-Power Embedded DRAM Macro for a 3D Graphics Engine”）、２００１年ＩＥＥＥ国際ソリッドステート回路会議技術論文要約書（2001 IEEE International Solid-State Circuits Conference Digest of Technical Papers）、第３８６−３８７頁、およびＩＳＳＣＣビジュアルズサプリメント（ISSCC Visuals Supplement）、第３１６−３１７頁を参照されたい。さらに、「リード」アドレスを取込み、それを後にパイプラインを介して用いるという概念は、Taniguchi他への１９９９年１１月３０日に発行された米国特許第５，９９６，０５２号「メモリアレイ上でクロック同期されたリードモディファイライト動作をイネーブルにするための回路および方法」（“Method and Circuit for Enabling a Clock-Synchronized Read-Modify-Write Operation on a Memory Array”）に記載されている。
【０００５】
同時の「リード」動作と「ライト」動作とは、上述のような後の(posted)「ライト」アドレスを用いる特殊メモリ（およびある特定の混載メモリ）で報告されているが、外部メモリコマンドに応答しての同時の「リード」動作、「ライト」動作、「アクティブ」動作、および「プリチャージ」動作は、以前には報告されていない。
【０００６】
【発明の概要】
この点に関して、この発明の技術は、有利なことには、単一のクロックサイクル上でのメモリアレイに対する「リード」コマンド、「ライト」コマンド、「アクティブ」コマンド、および「プリチャージ」コマンドの実行を可能にする。ここで開示される技術は、ＤＲＡＭへの入力信号の数が機械的な構成要素の実装における制約または構成要素のピンの数によって必ずしも制限されない混載メモリアレイまたは特殊ＤＲＡＭに特に適用可能である。一般に、この発明は、別個のアドレスフィールドの使用に備え、それらは、「リード」コマンドおよび「ライト」コマンドのためのバンクアドレス、および「アクティブ」コマンドおよび「プリチャージ」コマンドのための別個のバンクアドレスを含み、結果として高度に並列な動作機能が得られる。
【０００７】
この発明の開示に従うと、別個のバンクアドレスを用いることによって、同時コマンドがサポートされる。結果として、並列の「アクティブ」コマンド、「リード」コマンド、「ライト」コマンド、および「プリチャージ」コマンドが同じクロック（“ＣＬＫ”）サイクル上で実行可能となり、同時の「アクティブ」コマンドおよび「プリチャージ」コマンドのみが、所与のいかなるクロックサイクル中にも同じバンクに対して実行され得ない。
【０００８】
ここで開示されるある特定の代表的な実施例では、「アクティブ」コマンド、「リード」コマンド、「ライト」コマンド、および「プリチャージ」コマンドの各々は、バンクアドレスを含んだ、それ自身専用のアドレスフィールドを有する。この様態で、各コマンドは同じクロックサイクル中に同時に、および独立して実行され得る。結果としてこのハイレベルの並列動作を通して、ずっと改善されたメモリコントロールバスの利用が得られる。
【０００９】
「プリチャージ」動作のための別個のバンクアドレスとともに別個の「リード」アドレスおよび「ライト」アドレスを用いることによって、多重コマンドが、クロック信号の１つのエッジ（たとえば、立上がりエッジ）上で取込まれ、メモリアレイに対して内部で並列に行なわれ得る。たとえば、従来の４つのバンクメモリでは、アドレスフィールドは、ＢＡ＜０，１＞（バンクアドレス）、ＲＡ＜０：Ｘ＞（行アドレス）、およびＣＡ＜０：Ｘ＞（列アドレス）である。対照的に、この発明の技術に従うと、以下の新しいアドレスフィールドが用いられ得る。それらは、すなわち、ＢＡＡ＜０，１＞（「アクティブ」または行選択のためのバンクアドレス）、ＢＡＲ＜０，１＞（「リード」コマンドのためのバンクアドレス）、ＢＡＷ＜０，１＞（「ライト」コマンドのためのバンクアドレス）、ＢＡＰ＜０，１＞（「プリチャージ」のためのバンクアドレス）、ＲＡ＜０：Ｘ＞（行アドレス）、ＣＡＲ＜０：Ｘ＞（「リード」コマンドのための列アドレス）、およびＣＡＷ＜０：Ｘ＞（「ライト」コマンドのための列アドレス）である。
【００１０】
この点に関して、従来の行アドレスストローブ（“／ＲＡＳ”）信号、列アドレスストローブ（“／ＣＡＳ”）信号、ライトイネーブル（“／ＷＥ”）信号、およびチップ選択（“／ＣＥ”）信号が、「リード」コマンド、「ライト」コマンド、「アクティブ」コマンド、および「プリチャージ」コマンドと取換えられ得るが、入力／出力（“Ｉ／Ｏ”；“ＤＡＴＡ  ＩＮ（データ入力）”および“ＤＡＴＡ  ＯＵＴ（データ出力）”）は共通ではない。上述のアドレスコマンドとともに用いると、完全に並列なメモリ動作が結果として得られる。この内部で並列な動作は、先行技術と比べていくらかの余分なアドレスバスを加え、結果としてＤＲＡＭ周辺面積をわずかに増加させるが、それは、２倍、３倍、または４倍（またはそれ以上）のメモリバンド幅の増大を可能にする。
【００１１】
ここで特に開示されるものは、複数のメモリバンクを含むメモリアレイを含んだ集積回路デバイスであり、メモリアレイは、クロック信号といくつかのメモリアレイコマンド信号とを受取り、データをそこから読出し、データをそこに書込むように構成される。メモリアレイは以下のものを含む。すなわち、メモリアレイ内の行アドレスを特定するための行アドレス入力と、メモリアレイ内の列アドレスを特定するための少なくとも１つの列アドレス入力と、特定された行および列アドレスでデータが読出され得るメモリバンクのうちの１つを特定するためのバンクアドレスリード入力と、特定された行および列アドレスでデータが書込まれ得るメモリバンクのうちの別の１つを実質的に並行して特定するためのバンクアドレスライト入力とを含む。
【００１２】
ここでさらに開示されるものは、複数のメモリバンクを含むメモリアレイを含んだ集積回路デバイスである。集積回路デバイスは以下のものを含む。すなわち、前記メモリアレイの動作を順番づけるためのクロック入力と、メモリアレイのために少なくともリードコマンド、ライトコマンド、アクティブコマンド、およびプリチャージコマンドを受取るためのコマンド入力と、メモリアレイ内の行アドレスを特定するための行アドレス入力と、それぞれメモリアレイからデータを読出し、メモリアレイにデータを書込むために、独立した列アドレスを特定するための第１の列アドレス入力および第２の列アドレス入力と、複数のバンクアドレス入力とを含み、バンクアドレス入力の各々は、リードコマンド、ライトコマンド、アクティブコマンド、およびプリチャージコマンドのうちの１つに対応する。
【００１３】
ここでさらに開示されるものは、複数のメモリバンクを含むメモリアレイを含んだ集積回路デバイス内のデータにアクセスするための方法である。方法は、第１のクロックサイクル上で複数のメモリバンクのうちの第１のメモリバンクを活性化するステップと、複数のメモリバンクのうちの第２のメモリバンクを活性化させ、実質的に並行して第２のクロックサイクル上で前記複数のメモリバンクのうちの第１のメモリバンクからデータを読出すステップとを含む。
【００１４】
添付の図とともに好ましい実施例の以下の説明を参照することによって、この発明の上述の、および他の特徴および目的、さらにはそれらを達成するための様態がより明らかとなり、この発明自体も最も良く理解されるであろう。
【００１５】
【代表的な実施例の説明】
図１を参照して、混載メモリアレイを組込んだ先行技術の集積回路デバイス１０の簡素化された機能的なブロック図が示される。メモリアレイは、たとえば、４つのメモリバンク１２0から１２3（それぞれバンク０からバンク３）を含む。クロック信号（“ＣＬＫ”）がデバイス１０に供給されてメモリアクセスを同期させ、いくつかのコマンドが単一の線１６として示される種々の入力上に提供され得るが、これは、従来のＤＲＡＭまたはＳＤＲＡＭデバイス１０では、アクティブローの、行アドレスストローブ（“／ＲＡＳ”）信号、列アドレスストローブ（“／ＣＡＳ”）信号、ライトイネーブル（“／ＷＥ”）信号、およびチップ選択（“／ＣＳ”）信号等を含み得る。メモリバンク１２0から１２3に書込まれるべきデータは、線１８によって示されるように直列フォーマットまたは並列フォーマットで入力され得る。デバイス１０から読出されるデータも同様に、線２０によって示されるように出力され得る。
【００１６】
一般に、メモリバンク１２0から１２3は、バンクアドレス、行アドレス、および列アドレスのための従来のアドレスフィールドを通してアクセス可能であり、これらは、図示されるデバイス１０の簡素化された実施例では、線２４上のバンクアドレスフィールドＢＡ＜０，１＞、線２６上の行アドレスフィールドＲＡ＜０：１＞、および線２８上の列アドレスフィールドＣＡ＜０：１＞を含み得る。
【００１７】
さらに図２を参照して、ＣＬＫ、コマンド（“ＣＭＤ”）、バンクアドレス（“ＢＡ＜０，１＞”）、行アドレス（“ＲＡ＜０：１＞”）、列アドレス（“ＣＡ＜０：１＞”）、ＤＡＴＡ  ＩＮ信号、およびＤＡＴＡ  ＯＵＴ信号の間の相互関係を示す代表的なタイミング図が、たとえば、前の図で示された先行技術の集積回路デバイスと同様の先行技術の集積回路デバイス内で示される。この例では、デバイスは「プリチャージオール（precharge all）」機能(capability)を含まず、示されるコマンドは、「アクティブ」（“ＡＣＴ”）、「リード」（“ＲＤ”）、「ライト」（“ＷＴ”）、および「プリチャージ」（“ＰＲＥ”）である。
【００１８】
この４つのメモリバンクの例のバンクアドレスフィールドＢＡ＜０，１＞は、対応するメモリバンク１２0から１２3を表す４つの値のいずれを含んでもよい。行アドレスフィールドＲＡ＜０：Ｘ＞は、４つの値、Ａ、Ｂ、Ｃ、およびＤを有するとして示され、列アドレスフィールドＣＡ＜０：Ｘ＞も４つの値、Ｍ、Ｎ、Ｏ、およびＰを有する。
【００１９】
ＣＬＫパルス「１」の正の遷移上（ローからハイ）で、バンク(BANK)０、行(ROW)Ａが「アクティブ」(ACTIVE)になり、続いてＣＬＫパルス「２」ではバンク１、行Ｂがアクティブになり、ＣＬＫパルス「３」ではバンク２、行Ｃがアクティブになり、ＣＬＫパルス「４」ではバンク３、行Ｄがアクティブになる。ＣＬＫパルス５では、「リード」(READ)コマンドがバンク０と既にアクティブな行Ａの列(COL)Ｍとに対して発行され、続いてＣＬＫパルス６では、別の「リード」コマンドがバンク１と、アクティブな行Ｂの列Ｎとに対して発行される。バンク０、行Ａ、列Ｍのためのデータ出力（“Ｑ”）が、６番目のＣＬＫパルスと同時のＤＡＴＡ  ＯＵＴ線に現われ、バンク１、行Ｂ、列Ｎのためのデータ出力が後続のＣＬＫパルス７上に現われる。
【００２０】
ＣＬＫパルス７ではまた、「ライト」(WRITE)コマンドがバンク０、行Ａ、および列Ｍに対して発行され、続いてＣＬＫパルス８で別の「ライト」がバンク１、行Ｂ、列Ｎに対して発行される。ＣＬＫパルス９では、「リード」動作がバンク２、行Ｃ、列Ｏに対して向けられ、続いてＣＬＫパルス１０では、別の「リード」コマンドがバンク３、行Ｄ、列Ｐに対して向けられる。バンク２、行Ｃ、列Ｏのためのデータ出力（“Ｑ”）が、１０番目のＣＬＫパルスと同時のＤＡＴＡＯＵＴ線に現われ、バンク３、行Ｄ、列Ｐのためのデータ出力が後続のＣＬＫパルス１１上に現われる。
【００２１】
ＣＬＫパルス１１ではまた、別の「ライト」コマンドがバンク２、行Ｃ、および列Ｏに対して発行され、続いてＣＬＫパルス１２では、別の「ライト」がバンク３、行Ｄ、列Ｐに対して発行される。その後、ＣＬＫパルス１３では、プリチャージ(PRECHARGE)コマンドがバンク０に対して発行され、続いてＣＬＫパルス１４、１５、および１６でそれぞれ、別個のプリチャージコマンドがバンク１、２、および３に対して発行される。判断され得るように、「プリチャージオール」機能を備えないインターリーブされた(interleaved)バンクリード／ライト（リードモディファイライト）動作は、完了するのにまるまる１６のＣＬＫサイクルを必要とし、結果としてデバイスメモリコントロールバスを望ましくないほど長々と利用することになる。
【００２２】
図３をさらに参照して、従来のＣＬＫ、ＣＭＤ、ＢＡ＜０，１＞、ＲＡ＜０：Ｘ＞、ＣＡ＜０：Ｘ＞、ＤＡＴＡ  ＩＮ信号、およびＤＡＴＡ  ＯＵＴ信号の間の相互関係を示すさらなる代表的なタイミング図が、図１で示された先行技術の集積回路デバイスと同様の先行技術の集積回路デバイス内で示される。例示される機能は、図２のインターリーブされたバンクリード／ライト（リードモディファイライト）動作のためのタイミング図に関して上で例示および説明されたものと実質的に同じであるが、この例では、デバイスは実際に「プリチャージオール」(PRECHARGE ALL)機能を含む。結果として、ＣＬＫ、ＣＭＤ、バンクアドレスフィールド、行アドレスフィールド、および列アドレスフィールドの間の関係は、ＣＬＫパルス１からＣＬＫパルス１２まで同じである。「プリチャージオール」機能が存在するため、ＣＬＫパルス１３で、４つのすべてのバンクが並行してプリチャージされる。この例示的な例では、「プリチャージオール」機能を含むインターリーブされたバンクリード／ライト（リードモディファイライト）動作は、完了するのに１３のＣＬＫサイクルを必要とし、これは、前の図の例よりもより少ないデバイスメモリコントロールバスの利用を必要とするが、依然として望ましくないほど長い。
【００２３】
さらに図４を参照して、この発明に従った例示的な集積回路デバイス５０の簡素化された機能的なブロック図が示される。デバイス５０は、たとえば、４つのメモリバンク５２0から５２3（バンク０からバンク３）を含む混載メモリアレイを含む。クロック信号（“ＣＬＫ”）がデバイス５０に供給されてメモリアクセスを同期させ、いくつかのコマンドが単一の線５４として示される種々の入力上に提供され得るが、これらは、アクティブ「ロー」の「アクティブ」（“ＡＣＴＢ”）（または行選択）コマンド、「リード」（“ＲＥＡＤＢ”）コマンド、「ライト」（“ＷＲＩＴＥＢ”）コマンド、および「プリチャージ」（“ＰＲＥＢ”）コマンドである。メモリバンク５２0から５２3に書込まれるべきデータは、線５６で示されるように直列フォーマットまたは並列フォーマットで入力され得る。デバイス５０から読出されるデータも同様に線５８が示すように出力され得る。
【００２４】
いくつかの新規のバンクアドレスフィールド６０が供給されてデバイス５０へのアクセス動作を可能にし、これらは、たとえば、線６２上のアクティブ（または行選択）コマンドのためのバンクアドレス（“ＢＡＡ＜０，１＞”）、線６４上の「リード」コマンドのためのバンクアドレス（“ＢＡＲ＜０，１＞”）、線６６上の「ライト」コマンドのためのバンクアドレス（“ＢＡＷ＜０，１＞”）、および線６８上のプリチャージコマンドのためのバンクアドレス（“ＢＡＰ＜０，１＞”）を含む。行アドレス（“ＲＡ＜０：Ｘ＞”）が線７０上に供給され、１対の列アドレスフィールド７２が、線７４と７６との上でそれぞれ「リード」コマンドと「ライト」コマンドとのために（“ＣＡＲ＜０：Ｘ＞”および“ＣＡＷ＜０：Ｘ＞”）供給される。
【００２５】
図５をさらに参照して、前の図４のデバイス５０の例示的な実施例で示される種々の信号間の相互関係を示す代表的なタイミング図が示される。示されるタイミング図は、どのようにして各コマンドが同じクロックサイクル中に同時に、および独立して実行され得るのかを示し、さらにはそれによってメモリコントロールバスの利用が図１から図３に関して示される従来の実現例と比べて改善されることを示す。
【００２６】
ＣＬＫパルス１では、図示されるように、バンク０、行ＡのためにＡＣＴＢコマンドがアサートされる。次のＣＬＫパルス２では、バンク１、行ＢのためにＡＣＴＢがアサートされ、並行のＲＥＡＤＢコマンドが、前のＣＬＫパルス１上で「アクティブ」にされたバンク０、行Ａ、列Ｍのために発行される。ＣＬＫパルス３では、バンク２、行ＣのためにＡＣＴＢコマンドが再びアサートされ、並行のＲＥＡＤＢコマンドが、ＣＬＫパルス２上で「アクティブ」にされたバンク１、行Ｂ、列Ｎのために発行される。並行して、バンク０、行Ａ、列Ｍのためのデータ出力（“Ｑ”）がＤＡＴＡ  ＯＵＴ線５８上で提供される。
【００２７】
ＣＬＫパルス４では、バンク３、行ＤのためにＡＣＴＢコマンドが再びアサートされ、その間にバンク２、行Ｃ、列ＯのためにＲＥＡＤＢコマンドが発行される。バンク１、行Ｂ、列Ｎから読出されたデータはまた、線５８上に出力され、その間にＷＲＩＴＥＢコマンドが、ＤＡＴＡ  ＩＮ線５６からデータをとり、それをＣＬＫパルス２で以前に読出されたバンク０、行Ａ、列Ｍに書込む。その後、ＣＬＫパルス５で、ＰＲＥＢコマンドがバンク０をプリチャージするために発行され、その間にＲＥＡＤＢコマンドが、バンク３、行Ｄ、列Ｐからデータを読出し、その間にバンク２、行Ｃ、列ＯからのデータがＤＡＴＡ  ＯＵＴ線５８上に提供される。並行して、ＷＲＩＴＥＢコマンドが、ＤＡＴＡ  ＩＮ線５６上のデータをとり、それをＣＬＫパルス３で以前に読出されたバンク１、行Ｂ、列Ｎに書込む。
【００２８】
ＣＬＫパルス６で、バンク１が次にプリチャージされ、その間にバンク３、行Ｄ、列Ｐからデータが出力され、データが、ＣＬＫパルス４で読出されたバンク２、行Ｃ、列Ｏに書込まれる。ＣＬＫパルス７では、バンク２がプリチャージされ、その間に、ＣＬＫパルス５で以前に読出されたバンク３、行Ｄ、列Ｐにデータが書込まれる。ＣＬＫパルス８では、バンク３がプリチャージされ、インターリーブされたバンクリード／ライト動作がたったの８クロックサイクルで完了する。これは、図２で１６クロックサイクルを要し、図３で１３クロックサイクルを要したのとは対照的である。このハイレベルの並列動作によって、メモリコントロールバスの利用が大きく改善される。
【００２９】
「リード」コマンドおよび「ライト」コマンドのためのバンクアドレスと、「アクティブ」コマンドおよび「プリチャージ」コマンドのための別個のバンクアドレスとを含めて、特定のアドレスフィールドに関連づけて、この発明の原理が上で説明されてきたが、上の説明は、例としてのみ示され、この発明の範囲に対する限定として示されたものではないことがはっきりと理解されるべきである。特に、上述の開示の教示は、当業者に他の変形を提案するであろうことが認められる。このような変形は、それ自体で既に知られており、さらにはここで既に説明された特徴の代わりに、またはそれらに加えて用いられ得る他の特徴を含んでもよい。請求項は、この出願では特徴のある特定の組合せに対して作成されたが、ここでの開示の範囲は、明示的にまたは暗示的に開示されるすべての新規の特徴または特徴のすべての新規の組合せ、または当業者には明らかであるすべての一般化(generalization)またはその変形も含むことが理解されるべきであり、以上は、このようなものが、いずれかの請求項で現在請求されているような同じ発明に関連するか否かにかかわらず、それが、この発明が直面するような同じ技術的な問題のうちのいずれかまたはすべてを軽減するか否かにかかわらない。出願人は、本出願またはこれをもとにしたすべてのさらなる出願の手続の最中に、このような特徴および／またはこのような特徴の組合せに対する新しい請求項を作成する権利をここに有する。
【図面の簡単な説明】
【図１】  混載メモリアレイを組込む先行技術の集積回路デバイスを示す簡素化された機能的なブロック図であり、メモリアレイは、たとえば、バンクアドレス、行アドレス、および列アドレスのための従来のアドレスフィールドを通してアクセス可能な４つのメモリバンクを有する。
【図２】  前の図で示される先行技術の集積回路デバイスと同様の先行技術の集積回路デバイス内でのクロック（“ＣＬＫ”）、コマンド（“ＣＭＤ”）、バンクアドレス（“ＢＡ＜０，１＞”）、行アドレス（“ＲＡ＜０：１＞”）、列アドレス（“ＣＡ＜０：１＞”）、ＤＡＴＡ  ＩＮ信号、およびＤＡＴＡ  ＯＵＴ信号の間の相互関係を示す代表的なタイミング図であり、ここではデバイスは「プリチャージオール」機能を含まない。
【図３】  図１で示される先行技術の集積回路デバイスと同様の先行技術の集積回路デバイス内でのＣＬＫ、ＣＭＤ、ＢＡ＜０，１＞、ＲＡ＜０：Ｘ＞、ＣＡ＜０：Ｘ＞、ＤＡＴＡ  ＩＮ信号、およびＤＡＴＡ  ＯＵＴ信号の間の相互関係を示すさらなる代表的なタイミング図であり、ここではデバイスは「プリチャージオール」機能を実際に含む。
【図４】  この発明に従ったアクセス可能な混載メモリアレイを組込む例示的な集積回路デバイスでの簡素化された機能的なブロック図であり、当該集積回路デバイスは、たとえば、４つのメモリバンクを有し、アクティブ（“ＡＣＴＢ”）（または行選択）コマンド、リード（“ＲＥＡＤＢ”）コマンド、ライト（“ＷＲＩＴＥＢ”）コマンド、およびプリチャージ（“ＰＲＥＢ”）コマンドのための別個のバンクアドレスと、行アドレス（“ＲＡ＜０：Ｘ＞”）と、「リード」コマンドおよび「ライト」コマンドのための列アドレスフィールド（“ＣＡＲ＜０：Ｘ＞”および“ＣＡＷ＜０：Ｘ＞”）とを含む。
【図５】  前の図のこの発明の例示的な実施例で示される種々の信号間の相互関係を示す代表的なタイミング図であって、アクティブ（または行選択）コマンドのためのバンクアドレス（“ＢＡＡ＜０，１＞”）と、「リード」コマンドのためのバンクアドレス（“ＢＡＲ＜０，１＞”）と、「ライト」コマンドのためのバンクアドレス（“ＢＡＷ＜０，１＞”）と、プリチャージコマンドのためのバンクアドレス（“ＢＡＰ＜０，１＞”）とを含み、どのようにして各コマンドが同じクロックサイクル中に同時に、および独立して実行され得るのか、さらにはそれによってメモリコントロールバスの利用が改善されることを示す、タイミング図である。
【符号の説明】
５０  集積回路デバイス、５２0, ５２1, ５２2, ５２3  メモリバンク。
【図１】
0003949543.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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