(57)【特許請求の範囲】
【請求項１】
第一導電型のＳｉＣ半導体基体と、前記ＳｉＣ半導体基体の表面に形成された、一方に長い領域を占める複数個の第二導電型の第一のゲート層と、前記表面の前記第一のゲート層に挟まれた領域に形成された第一導電型のソース層と、前記ソース層と接触したソース電極と、前記第一のゲート層に接触したゲート電極と、前記ＳｉＣ半導体基体の前記表面とは反対側の表面に接触したドレイン電極と、を備える静電誘導トランジスタにおいて、前記ソース層の下部に、前記第一のゲート層に接し、前記第一のゲート層より深さが小さな複数個の第二導電型の第二のゲート層を有し、前記ソース層が前記第二のゲート層に重なって接触しており、ゲート電圧印加時に前記第一のゲート層から拡がる空乏層同士が重なりピンチオフすることを特徴とする静電誘導トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電誘導トランジスタの構造に関する。
【０００２】
【従来の技術】
電力変換器の大電力かつ高周波化の要求にともなって、可制御電流が大きいだけでなく、低損失で、かつ高速に動作する半導体スイッチング素子が要求されている。
【０００３】
このような要求に応えるため、シリコンカーバイト（ＳｉＣ）を素材としたスイッチング素子が提案されている。例えばIEEE Electron Devices Letters,Vol.18, NO.3,p.93-95(1997),“High-Voltage Double-Implanted Power MOSFET's in6H-SiC”に記載されているようなパワーMOSFETが検討されている。しかし、電流の通路となるチャネル層にキャリアの移動度の低い反転層が使われているのでオン電圧が高くなるという問題がある。
【０００４】
この問題を回避するためチャネル層として反転層を使用しない静電誘導トランジスタ（例えばIEEE Trans. on Electron Devices,Vol.ED-22, p.185-197,1975,”Field-effect Transistor versus Analog Transistor (Static Induction    Transistor)に記載されている)が有望である。
【０００５】
図２は従来の静電誘導トランジスタの断面図を示す。この半導体基板はｎ+ 型領域２とｎ- 型領域３とｐ+ 型層４およびｎ+ 型のソース層５からなり、ソース電極６と、ドレイン電極７と、ゲート電極８が設けられている。ソース電極６に対して、ゲート電極８の電位を低くすることにより、ｐ+ 型層４の間、いわゆるチャネルと呼ばれる領域に空乏層を広げ、ドレイン電極７とソース電極６を流れる電流をオフすることができる。チャネル領域にはＳｉＣの基体を使用しているので極めて低いオン抵抗が実現できる可能性が例えばInternational Conferenceon Silicon Carbide, III-nitrides and Related Materials-1997, Abstract p.443(1997),“Electrical Characteristics of A Novel Gate Structure 4H-SiC Power Static Induction Transistor"で報告されている。
【０００６】
しかしながら、図２の基本構造では、以下に述べるＳｉＣ特有の製作プロセス上の制限からオフ特性が著しく悪いという問題がある。すなわち、前記の従来例において、ｐ+ 型層４は、オフ時にゲート電圧を加えて互いの空乏層が重なる程度に間隔を狭くする必要があるとともに、数百〜数千Ｖの高い逆電圧に対して比較的低いゲート電圧でオフ能力を保持するためにはできるだけ深く、かつ高濃度層として形成されねばならない。しかし、ＳｉＣの場合、その接合絶縁破壊電界がＳｉの約１０倍という物性上の特長を生かした接合設計になるので、一般にｎ- 型層３の不純物濃度はＳｉの場合の７０〜１００倍の高濃度に設定され、そのため空乏層の拡がりは著しく少なくなり、空乏層のピンチオフ効果を発揮するためには前記のｐ+ 型層４の間隔は１μｍ程度もしくはそれ以下の極めて狭い値にする必要がある。また、深いｐ型層の形成にはＳｉではボロンやアルミニウム等のアクセプタ不純物が熱拡散法で拡散されるが、ＳｉＣではこれらの不純物の拡散係数が極めて小さいのでこの拡散法は適用できず、イオン注入法のみにて直接形成しなければならない。しかし、イオン注入によって１μｍ程度の深い打ち込み層を狭い間隔で選択的に形成することは極めて難しい。厚い膜厚でかつ間隔の狭い注入マスクの形成が極めて困難になるからである。たとえば、注入マスクとして一般に広く利用されているホトレジストを使用する場合、深さ１μｍのボロンの注入には約５００ｋｅＶの注入エネルギーとなるが、これに耐えるマスクの厚さとしては４μｍ以上が必要である。この厚いレジストを幅および間隔を１μｍ以下の範囲で精度よく加工することは至難である。したがって、ＳｉＣの静電誘導トランジスタ（ＳＩＴ）の場合、図２に示した基本構造ではゲートオフ利得の大きな特性は期待できず、ましてやノーマリオフ機能を具備したＳＩＴの実現は殆ど不可能である。
【０００７】
【発明が解決しようとする課題】
以上のように、従来のＳｉの場合の考え方をそのままＳｉＣを基材とする静電誘導トランジスタに適用した場合、ある程度の高いオフゲインを得るにはチャネルの必要な幅は１μｍ程度となり、高濃度で深いｐ型ゲート層をイオン注入法で形成するには注入マスクの加工精度の制限から製作が大変困難になる。さらに、この狭い間隔の中にソース層を形成しなければならないので、そのパターン合わせに極めて高い精度が要求される。この結果、ノーマリオフ機能も含めオフ特性の優れたＳＩＴを製造することが困難である。本発明はこれらの課題を解決する新規な構造を提供するものである。
【０００８】
本発明の目的は、オフ特性の優れた静電誘導トランジスタの構造を提案することである。
【０００９】
本発明の他の目的は、上記の静電誘導トランジスタを高歩留まりで製造できる構造を提供することである。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明ではゲート領域として第一のゲート層ならびに第一のゲート層で囲まれた深さ，幅および間隔が第一のゲート層よりも小さな第二のゲート層を複数設ける構造とする。
【００１１】
以上の手段により、オン状態からオフ状態に移行するとき、まず狭幅の第二のゲート層のピンチオフ（空乏層の重なり）により低いゲート電圧でソース層からの電子の流れを阻止し、ついでさらに高いゲート電圧で広幅の第一のゲート層のピンチオフ（空乏層の重なり）により増大するドレイン電圧を高い電圧まで阻止するので、オフ特性の優れたＳＩＴが実現できる。ここで、第二のゲート層の間隔を極端に狭めれば、ゲート電極とソース電極との間が短絡または開放状態でピンチオフ効果を発揮したノーマリオフ機能を持つＳＩＴを実現することもできる。
【００１２】
さらに、本発明によれば、狭幅の前記第二のゲート層をイオン注入で形成するに際し、注入エネルギーの減少に応じて極薄い注入マスクの適用が可能になり、高い加工精度の注入マスクが得られるので高オフゲインの静電誘導トランジスタが高歩留まりに製作できる。
【００１３】
【発明の実施の形態】
以下、本発明を実施例を開示しながら詳細に説明する。
【００１４】
図１は本発明の第一の実施例であり、静電誘導トランジスタの基本単位セルの断面鳥瞰図である。上下に主表面を有する平行平板状のＳｉＣ半導体基体１は不純物濃度約３×１０19cm-3，厚さ約３００μｍの低抵抗のｎ+ 型層２と、不純物濃度がｎ+ 型層２より低い約１×１０16cm-3，厚さ約１２μｍの高抵抗のｎ- 型層３と、からなる。ｎ- 型層３が露出する一方の主表面において深さ約１μｍ，幅約１μｍ，ボロン注入量約１×１０15／cm2 であり、ｎ- 型層３よりも高濃度のｐ+ 型の第一のゲート層４がセル周辺に沿って設けられ、さらに第一のゲート層４で囲まれた幅約２μｍの表面付近には深さ約０.１５μｍ，幅が約０.２μｍ，ボロン注入量約１×１０14／cm2 であり、ｎ- 型層よりも高濃度のストライプ状のｐ+ 型の第二のゲート層４１が約０.２μｍ の間隔で複数個設けられ、第二のゲート層４１はセルの終端部において第一のゲート層４と接している。隣接する第二のゲート層間の間隔は、第一のゲート層間の間隔よりも狭い。また、第二のゲート層４１の半導体基体表面からの深さは第一のゲート層４よりも浅い。隣り合う二つの第二のゲート層４１の間には幅約０.２μｍ のｎ- 型層３がある。第二のゲート層４１で囲まれた幅約０.２μｍの一方の主表面には深さ約０.０５μｍ，窒素注入量１×１０15／cm2 でありｎ- 型層３よりも高濃度のｎ+ 型のソース層５が設けられている。そして、一方の主表面にはソース電極６とゲート電極８が、他方の主表面にはドレイン電極がそれぞれ設けられている。ソース電極６と各ゲート層との電気的な接触を防ぐため、絶縁膜９が間に介在されている。本実施例の図２の従来例と相違するところは、狭幅の第二のゲート層４１が設けられていることである。
【００１５】
各部の作用を以下に説明する。ソース，ドレイン間の電流のターンオフは、ソース電極６に対して負の電位をゲート電極８に加えることで起こる。このとき、第二のゲート層間の間隔が０.２μｍ と第一のゲート層間の間隔よりも最も狭く設定されているので、数〜数十Ｖの低いゲート電圧で空乏層の重なりが起こってソース層５からの電子の流れを阻止する。ソース層５からの電子注入の停止によってソース，ドレイン間の内部インピーダンスが急増するためドレイン電圧が電源電圧まで跳ね上がる。この高い電圧を深さの浅い第二ゲート層４１だけで阻止し続けることはできないが、阻止電圧に相応したゲート電圧の印加によって今度は接合が深く、比較的広い間隔で配置された第一のゲート層４から拡がる空乏層が重なりを起こし、そのピンチオフ効果によって素子は高電圧のオフ状態を保持できるようになる。この高電圧阻止の動作において、第二のゲート層４１のピンチオフによるソース層５からの電子注入の素早い抑制は第一のゲート層４の空乏層の重なりを容易にする作用がある。この結果、高電流密度状態からのターンオフであってもオフゲインの高いターンオフ動作が可能になる。
【００１６】
図３は本発明の第二の実施例である静電誘導トランジスタの基本単位セルの断面鳥瞰図である。図中の各部に付した構成部分の符号が図１に示した第一の実施例と同じ部分はその構造、導電型および作用が等しい部分を指している。本実施例の図１の実施例と相違するところは、ソース層５が各ゲート層４，４１に重なって接触している点である。ソース層５が各ゲート層４，４１に重なって接触しているのでアライメント精度が低減されるという利点があり製作を著しく簡単にできる。ＳＩＴでは高い阻止電圧の素子には可能な限り高い耐電圧のゲート・ソース接合が要求されるが、ＳｉＣ単結晶を素材とした場合、ｐｎ接合の最大破壊電界強度がＳｉの約１０倍なので、高濃度のｐ，ｎ層から構成される接合でも十分高い耐電圧が得られるという特徴を活用している。本実施例でも数十〜数百Ｖのゲート接合耐圧が得られる。
【００１７】
図４は本発明の第二の実施例の単位セルの配列例（ａ）ならびに断面図（ｂ）を示す。図中の各部に付した構成部分の符号が図３に示した第二の実施例と同じ部分はその構造、導電型および作用が等しい部分を指している。一点破線で囲まれた部分が前記図３で示した第二の実施例の単位セルであり、計４セルの配置例を示す。素子の電流容量に応じて併置されるセルの数が増加される。この例では、ゲート電極８は各セルの第一のゲート層の全表面にもうけられているが、ゲート電極８は必ずしも全セルに具備する必要はなく、電気的な抵抗の許せる範囲で部分的に設けることは可能である。また、ソース電極６とゲート電極８の間に絶縁物を介在させることによってソース電極６を半導体チップ表面の殆どを覆う形状にすることも可能である。
【００１８】
図５は前記した本発明の第二の実施例の製造方法の主要な工程を示す図である。図中の各部に付した構成部分の符号が図３に示した第二の実施例と同じ部分はその構造、導電型および作用が等しい部分を指している。図５（ａ）は、ｎ- 型層３の一方の主表面部分の断面図であり、下部のｎ+ 型層などの半導体基体の部分は省略されている。図５（ｂ）では、ｎ- 型層３の表面よりボロンの選択的なイオン注入によりｐ+ 型の第一のゲート層４を部分的に形成する。注入量を約１×１０15／cm2 とし、打ち込みエネルギーを５００ｋｅＶ，３００ｋｅＶおよび５０ｋｅＶの３段階に注入する。このとき、注入マスクとして厚さ約４.０μｍのホトレジスト膜を使用する。つづいて図５（ｃ）では、注入マスクとして厚さ０.３μｍ のホトレジスト膜を使用して注入量を約１×１０14／cm2 とし、打ち込みエネルギーを５０ｋｅＶとしてボロンを注入する。そのあと、図５（ｄ）では、注入マスクとして厚さ０.３μｍ のホトレジスト膜を使用して注入量を約１×１０14／cm2 とし、打ち込みエネルギーを３０ｋｅＶとして窒素を注入する。イオン注入のあと、約１５００℃のアニールを行い活性化処理をする。Ｔｉ／
ＡｌおよびＮｉの金属をそれぞれ第一のゲート層およびソース層５の表面に蒸着してデバイスの機能領域を完成する（図５（ｅ））。
【００１９】
本明細書では半導体基体１の導電型がｎ型の場合を示したが、記述した伝導型を全て反対伝導型にすればｐ型の場合にも適用される。
【００２０】
【発明の効果】
本発明によれば、オフ特性の優れたＳｉＣ静電誘導トランジスタをプロセス上の困難を伴わずに実現することができる。
【図面の簡単な説明】
【図１】本発明を適用したＳｉＣ静電誘導トランジスタの第一の実施例を示す断面図。
【図２】従来の静電誘導トランジスタを示す断面図。
【図３】本発明を適用したＳｉＣ静電誘導トランジスタの第二の実施例を示す断面図。
【図４】本発明の基本セルのレイアウトを示す平面図。
【図５】第二の実施例の製造方法。
【符号の説明】
１…半導体基体、２…ｎ+ 型層、３…ｎ- 型層、４…第一のゲート層、５…ソース層、６…ソース電極、７…ドレイン電極、８…ゲート電極、９…絶縁膜、４１…第二のゲート層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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