(57)【特許請求の範囲】
【請求項１】
制御データがプログラムされた不揮発性記憶素子とその読み出しデータを保持するラッチ回路とを有する、複数グループに分けられた制御データ記憶回路と、
この制御データ記憶回路の各グループ毎に、前記不揮発性記憶素子のデータを異なるタイミングで対応するラッチ回路に読み出す読み出し制御回路とを有し、
前記読み出し制御回路は、所定の内部ノードの電位を検知する内部電位検出回路の出力、電源投入時電源電位が所定レベルに達したことを検出するパワーオン信号発生回路の出力及び、外部から供給されるリセット信号の少なくとも一つに基づいて各グループ毎に異なるタイミグの読み出し制御信号を生成するものであり、
前記制御データ記憶回路は、
レーザ溶断型ヒューズを用いたヒューズ回路ユニットにより構成される第１のグループと、電気的にプログラミングされるヒューズを用いたヒューズ回路ユニットにより構成される第２のグループとに分けられ、且つ
前記第１のグループのヒューズデータは、前記パワーオン信号発生回路の出力に基づいて生成される第１の読み出し制御信号により読み出され、前記第２のグループのヒューズデータは、前記内部電位検出回路の出力に基づいて、前記第１の読み出し制御信号に遅れて生成される第２の読み出し制御信号により読み出される
ことを特徴とする半導体集積回路。
【請求項２】
制御データがプログラムされた不揮発性記憶素子とその読み出しデータを保持するラッチ回路とを有する、複数グループに分けられた制御データ記憶回路と、
この制御データ記憶回路の各グループ毎に、前記不揮発性記憶素子のデータを異なるタイミングで対応するラッチ回路に読み出す読み出し制御回路とを有し、
前記読み出し制御回路は、所定の内部ノードの電位を検知する内部電位検出回路の出力、電源投入時電源電位が所定レベルに達したことを検出するパワーオン信号発生回路の出力及び、外部から供給されるリセット信号の少なくとも一つに基づいて各グループ毎に異なるタイミグの読み出し制御信号を生成するものであり、
前記制御データ記憶回路は、
レーザ溶断型ヒューズを用いたヒューズ回路ユニットにより構成される第１のグループと、電気的にプログラミングされるヒューズを用いたヒューズ回路ユニットにより構成される第２のグループとに分けられ、且つ
前記第１のグループのヒューズデータは、前記パワーオン信号発生回路の出力に基づいて生成される第１の読み出し制御信号により読み出され、前記第２のグループのヒューズデータは、前記外部から供給されるリセット信号に基づいて、前記第１の読み出し制御信号に遅れて生成される第２の読み出し制御信号により読み出される
ことを特徴とする半導体集積回路。
【請求項３】
制御データがプログラムされた不揮発性記憶素子とその読み出しデータを保持するラッチ回路とを有する、複数グループに分けられた制御データ記憶回路と、
この制御データ記憶回路の各グループ毎に、前記不揮発性記憶素子のデータを異なるタイミングで対応するラッチ回路に読み出す読み出し制御回路とを有し、
前記読み出し制御回路は、所定の内部ノードの電位を検知する内部電位検出回路の出力、電源投入時電源電位が所定レベルに達したことを検出するパワーオン信号発生回路の出力及び、外部から供給されるリセット信号の少なくとも一つに基づいて各グループ毎に異なるタイミグの読み出し制御信号を生成するものであり、
前記制御データ記憶回路は、
レーザ溶断型ヒューズを用いたヒューズ回路ユニットにより構成される第１のグループと、電気的にプログラミングされるヒューズを用いたヒューズ回路ユニットにより構成される第２のグループとに分けられ、且つ
前記第１のグループのヒューズデータは、前記内部電位検出回路の出力に基づいて生成される第１の読み出し制御信号により読み出され、前記第２のグループのヒューズデータは、前記外部から供給されるリセット信号に基づいて、前記第１の読み出し制御信号に遅れて生成される第２の読み出し制御信号により読み出される
ことを特徴とする半導体集積回路。
【請求項４】
前記第１のグループのヒューズデータは、内部電圧調整用データを含み、この第１のグループから読み出された内部電圧調整用データに基づいて、前記内部電位検出回路に用いられる基準電位が調整されるようにした
ことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、制御データを不揮発に記憶する制御データ記憶回路を内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、メモリ等の各種半導体集積回路において、ウェハ工程終了後にプログラミングを行って制御データを不揮発に記憶するための制御データ記憶回路がチップ内に設けられる。この種の制御データ記憶回路に記憶される”制御データ”としては、チップの動作モードの設定用データ、チップ内の動作タイミング調整や内部電圧発生回路の出力電圧調整等の調整用データ、チップのＩＤ情報等があり、特に半導体メモリの場合には、不良セルをスペアセルに置換制御するための不良アドレス判定用データ等がある。
【０００３】
この種の制御データ記憶回路の不揮発性記憶素子としては、レーザ溶断型ヒューズ（以下、単にレーザヒューズという）や電気的プログラミング可能なヒューズ（以下、単に電気ヒューズという）とがある。特にレーザヒューズは、構造が単純でレイアウトも容易なことから多く用いられているが、プログラミングはパッケージ封入前でないとできない。これに対して電気ヒューズは、構造的にも回路的にも複雑になるが、パッケージ封入後もプログラミング可能という特徴をもつ。
【０００４】
プログラムされた不揮発性記憶素子のデータは、通常電源立ち上がり時に読み出されてラッチ回路に保持され、この保持データに基づいてチップの動作条件が制御されることになる。
【０００５】
【発明が解決しようとする課題】
上述した制御データ記憶回路は、半導体集積回路の大規模化、高性能化と共に容量が増大し、多くの不揮発性記憶素子が用いられる。特に、半導体メモリでは微細化、大容量化と共に、歩留まり向上のために多くの不良アドレス置換のためのスペアロウ、スペアカラムが用意され、不良アドレス記憶回路も大きな容量と面積を占めるようになる。
この様な現状において、制御データ記憶回路の不揮発性記憶素子のデータを電源投入時に同時に読み出した場合、一度に消費される消費電流量が大きく、消費電力ピークが増大するという問題がある。
【０００６】
この発明は、上記事情を考慮してなされたもので、読み出し時の消費電力ピークを抑えた制御データ記憶回路を備えた半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体集積回路は、制御データがプログラムされた不揮発性記憶素子とその読み出しデータを保持するラッチ回路とを有する、複数グループに分けられた制御データ記憶回路と、この制御データ記憶回路の各グループ毎に、前記不揮発性記憶素子のデータを異なるタイミングで対応するラッチ回路に読み出す読み出し制御回路とを有することを特徴とする。
【０００８】
この発明によると、制御データ記憶回路を複数グループに分けて、これらのグループの不揮発性記憶素子のデータを異なるタイミングで読み出すようにしているから、読み出し時の消費電力ピークを抑制することが可能になる。
【０００９】
具体的に読み出し制御回路は、（ａ）所定の内部ノードの電位を検知する内部電位検出回路と、この内部電位検出回路の出力に基づいて各グループ毎に異なるタイミングの読み出し制御信号を生成する読み出し信号生成回路とを備えて構成される。或いは、（ｂ）電源投入時電源電位が所定レベルに達したことを検出するパワーオン信号発生回路と、このパワーオン信号発生回路の出力に基づいて各グループ毎に異なるタイミングの読み出し制御信号を生成する読み出し信号生成回路とを備えて構成される。或いはまた、（ｃ）外部から供給されるリセット信号に基づいて各グループ毎に異なるタイミングの読み出し制御信号を生成する読み出し信号生成回路を備えて構成される。
【００１０】
また、読み出し制御回路は、上述した内部電位検出回路の出力、パワーオン信号発生回路の出力、外部から供給されるリセット信号の適当な二つずつの組み合わせをタイミング基準として、各グループの読み出し制御信号を生成することができる。
【００１１】
この発明において制御データ記憶回路は、代表的には、レーザヒューズ或いは電気ヒューズを用いて構成される。またこの場合、第１のグループがレーザヒューズにより構成され、第２のグループが電気ヒューズにより構成されるというグループ分けもできる。そして、第１のグループのヒューズデータは、パワーオン信号発生回路の出力に基づいて生成される第１の読み出し制御信号により読み出され、第２のグループのヒューズデータは、内部電位検出回路の出力に基づいて、第１の読み出し制御信号に遅れて生成される第２の読み出し制御信号により読み出される、という読み出し制御が可能である。
【００１２】
この様な読み出し制御方式とした場合、第１のグループのヒューズデータが、内部電圧調整用データを含み、この第１のグループから読み出された内部電圧調整用データに基づいて、内部電位検出回路に用いられる基準電位が調整されるようにすると、内部電位検出回路の出力を基準として、電気ヒューズを用いた第２のグループのヒューズデータ読み出し制御を確実に行うことが可能になる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体メモリ集積回路の概略構成を示している。集積回路のコア部は、メモリセルが配列されたメモリセルアレイ１と、このメモリセルアレイ１のワード線選択及びビット線選択をそれぞれ行うロウデコーダ２及びカラムデコーダ３とカラムゲート３ａを有する。外部アドレスは、アドレスバッファ４に入力され、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ２及びカラムデコーダ３に送られる。メモリセルアレイ１の選択ビット線はカラムゲート３ａを介してセンスアンプ５と接続されて、データの読み出し／書き込みが行われる。
【００１４】
この様なメモリ集積回路チップの制御データをプログラミングして記憶するために、不揮発性記憶素子を用いた制御データ記憶回路６が設けられる。制御データ記憶回路６に保持される制御データは、代表的にはリダンダンシーの不良アドレス判定用データであるが、その他、チップの動作モードの設定用データ、チップ内の動作タイミング調整や内部電圧発生回路の出力電圧調整等の調整用データ、チップのＩＤ情報等を含んでもよい。
【００１５】
制御データ記憶回路６に用いられる不揮発性記憶素子は、代表的にはレーザヒューズ又は電気ヒューズである。具体的にヒューズ回路は、レーザヒューズの場合、図２に示すようなヒューズ回路ユニットＡを複数個用いて構成され、電気ヒューズの場合は図３に示すようなヒューズ回路ユニットＢを複数個用いて構成される。
制御データ記憶回路６のヒューズデータを電源投入時に読み出すために、読み出し制御回路７が設けられている。
【００１６】
図２に示すヒューズ回路ユニットＡは、一端がＶｓｓに接地されたレーザヒューズＦ１と、このレーザヒューズＦ１の他端と電源Ｖｄｄの間に直列接続されたＮＭＯＳトランジスタＴ９及びＰＭＯＳトランジスタＴ８を有する。ＮＭＯＳトランジスタＴ９及びＰＭＯＳトランジスタＴ８はそれぞれ、読み出し制御回路７から出力される制御信号ＦＳＥＴＮ及びＦＳＥＴＰにより制御される。
【００１７】
ＮＭＯＳトランジスタＴ９とＰＭＯＳトランジスタＴ８の接続ノードＦａに、読み出されたヒューズデータを保持するためのラッチ回路２１が接続されている。ラッチ回路２１は、逆並列接続されたインバータＧ１０４，Ｇ１０５により構成されている。ラッチ回路２１の出力は更にインバータＧ１０６を通してヒューズデータＦＯＵＴとして出力される。
【００１８】
ヒューズデータの読み出しには、まず制御信号ＦＳＥＴＰによりＰＭＯＳトランジスタＴ８をオンにして、ノードＦａをＶｄｄにプリチャージする。その後ＰＭＯＳトランジスタＴ８をオフにし、制御信号ＦＳＥＴＮによりＮＭＯＳトランジスタＴ９をオンすることにより行われる。ヒューズＦ１が切断されている場合（プログラム時）、ＮＭＯＳトランジスタＴ９がオンしてもノードＦａは放電せず、“Ｈ”状態を保つ。ヒューズＦ１が切断されていない場合（非プログラム時）、ＮＭＯＳトランジスタＴ９がオンするとノードＦａは放電し、“Ｌ”状態になる。このノードＦａの状態をラッチ回路１に保持する。従ってヒューズデータＦＯＵＴは、プログラム時に“Ｈ”、非プログラム時に“Ｌ”となる。
【００１９】
図３に示す電気ヒューズＦ２を用いたヒューズ回路ユニットＢは、高電圧プログラミングを行うため回路が複雑になっている。電気ヒューズＦ２はキャパシタであり、その一端は制御信号ＰＲＯＧＲＡＭによりプログラム時オフとされるＰＭＯＳトランジスタＴ１０を介して電源Ｖｄｄに接続され、他端はバリア用のＮＭＯＳトランジスタＴ１１を介して、データ転送用のＮＡＮＤゲートＦ１０７の一つの入力端に接続されている。電気ヒューズＦ２とＮＭＯＳトランジスタＴ１１の両端間に高電圧を印加するためのプログラム電圧発生回路３１が接続されている。ＮＡＮＤゲートＧ１０７の他の入力端には制御信号ＦＳＥＴＰが入る。
【００２０】
ＮＡＮＤゲートＧ１０７の入出力にはインバータＧ１０８が接続されて、一時データを保持するラッチを構成している。このＮＡＮＤゲートＧ１０７の出力ノードＦｅは、ソースが接地されたセンス用ＮＭＯＳトランジスタＴ１４のゲートに接続されている。ＮＭＯＳトランジスタＴ１４のドレインは、制御信号ＦＳＥＴＮ及びＦＳＥＴＰがそれぞれゲートに入るＮＭＯＳトランジスタＴ１３及びＰＭＯＳトランジスタＴ１２を介して電源Ｖｄｄに接続されている。
【００２１】
ＮＭＯＳトランジスタＴ１３とＰＭＯＳトランジスタＴ１２の接続ノードＦｄがセンス用ＮＭＯＳトランジスタＴ１４により読み出されるフューズデータ端子であり、これにヒューズデータを保持するラッチ回路３２が接続されている。ラッチ回路３２は、逆並列接続されたインバータＧ１０９，Ｇ１１０により構成される。ラッチ回路３２の出力は更にインバータＧ１１１を介して、ヒューズデータＦＯＵＴとして出力されることになる。
【００２２】
電気ヒューズＦ２のプログラミングは、ＰＭＯＳトランジスタＴ１０をオフとして、電源Ｖｄｄから電気ヒューズＦ２を切り離した状態で、プログラム電圧発生回路３１から高電圧を入力することにより行われる。高電圧の印加により、電気ヒューズＦ２は導通状態になる。即ち、電気ヒューズＦ２は、導通状態（プログラム時）と非導通状態（非プログラム時）により、データを記憶する。
【００２３】
ヒューズデータ読み出しは、プログラム時以外オンであるＰＭＯＳトランジスタＴ１０を介して電気ヒューズＦ２の一端に電源Ｖｄｄが与えられた状態で、バリア用ＮＭＯＳトランジスタＴ１１をオンにすることで行われる。ＮＭＯＳトランジスタＴ１１のゲートには、電源Ｖｄｄの上昇と共に上昇する内部昇圧電位Ｖｇａｔｅが与えられる。昇圧電位Ｖｇａｔｅがある値になると、ＮＭＯＳトランジスタＴ１１がオンし、電気ヒューズＦ２が導通してノードＦｂが“Ｈ”（プログラム時）に、又は電気ヒューズＦ２が導通せずにノードＦｂが“Ｌ”（非プログラム時）になる。
【００２４】
読み出し制御回路からの制御信号ＦＳＥＴＰが“Ｌ”の間、ＰＭＯＳトランジスタＴ１２がオンして、ノードＦｄはＶｄｄにプリチャージされている。制御信号ＦＳＥＴＰが“Ｈ”になると、ノードＦｄのプリチャージ動作は終了し、同時にＮＡＮＤゲートＧ１０７が活性になって、ノードＦｂのデータがセンス用ＮＭＯＳトランジスタＴ１４のゲートに転送される。即ち、ノードＦｂが“Ｈ”（プログラム時）の場合、ノードＦｃは“Ｌ”となり、ノードＦｂが“Ｌ”（非プログラム時）の場合、ノードＦｃは“Ｈ”となる。
【００２５】
これにより、センス用ＮＭＯＳトランジスタＴ１４はデータに応じてオン又はオフになる。そして、読み出し制御回路から出力される制御信号ＦＳＥＴＮが“Ｈ”になると、プリチャージされたノードＦｄは、プログラム時はＮＭＯＳトランジスタＴ１４がオフであるため、“Ｈ”を保持し、非プログラム時はＮＭＯＳトランジスタＴ１４がオンであるため放電されて、“Ｌ”になる。このノードＦｄのデータがラッチ回路３２に保持される。従ってヒューズデータＦＯＵＴは、プログラム時に“Ｈ”、非プログラム時に“Ｌ”となる。
【００２６】
制御データ記憶回路６は、上述したレーザヒューズによるヒューズ回路ユニットＡの配列により、或いは電気ヒューズによるヒューズ回路ユニットＢの配列により構成されるが、この発明においては制御データ記憶回路６が複数のグループに分けられ、それらのグループが異なるタイミングで読み出し制御されるようにしたことが特徴である。具体的には、読み出し制御回路７が、制御データ記憶回路６の各グループ毎に異なるタイミングで読み出し制御信号を出力するように構成される。
以下にその具体的な実施の形態を説明する。
【００２７】
図４は、制御データ記憶回路６が二つのグループ１，２に分けられている場合に、これらの読み出し制御をタイミングをずらして行うための読み出し制御回路７の構成を示している。読み出し制御回路７は、この例では、内部電位検出回路４１の出力ＶｇａｔｅＯＮを読み出しタイミングの基準とする。内部電位検出回路４１は、電源投入時、電源電位Ｖｄｄと共に上昇する内部昇圧回路の出力Ｖｇａｔｅが一定レベルになったことを検出するものである。
【００２８】
内部電位検出回路４１は、例えば図５のように、内部昇圧回路の出力Ｖｇａｔｅを分圧する抵抗Ｒ１，Ｒ２の分圧回路４１１と、その分圧出力ＶｇａｔｅＲのレベルを検知する差動アンプ４１２により構成されている。差動アンプ４１２は、ＰＭＯＳトランジスタカレントミラーを持つもので、差動ＮＭＯＳトランジスタ対Ｔ３，Ｔ４の一方のゲートに分圧出力ＶｇａｔｅＲが、他方のゲートに基準電圧Ｖｒｅｆが入力される。これにより、昇圧出力Ｖｇａｔｅが一定レベルになると、検出出力ＶｇａｔｅＯＮが発生される。
【００２９】
読み出し制御回路７はまず、この内部電位検出回路４１の出力ＶｇａｔｅＯＮを用いて、各グループ１，２の制御信号ＦＳＥＴＰ１，ＦＳＥＴＰ２及びＦＳＥＴＮ１，ＦＳＥＴＮ２を生成する。制御信号ＦＳＥＴＰ１，ＦＳＥＴＰ２は、図２及び図３に示したヒューズ回路ユニットＡ，Ｂのプリチャージ用制御信号ＦＳＥＴＰに対応する。制御信号ＦＳＥＴＮ１，ＦＳＥＴＮ２は同じく読み出し制御信号ＦＳＥＴＮに対応する。
【００３０】
具体的に、内部電位検出回路４１の出力ＶｇａｔｅＯＮをインバータＧ１，Ｇ２で遅延して、グループ１の制御信号ＦＳＥＴＰ１を発生する。この制御信号ＦＳＥＴＰ１の立ち上がりエッジを検出するエッジ検出回路４２（１）により、制御信号ＦＳＥＴＮ１を発生する。エッジ検出回路４２（１）は、制御信号ＦＳＥＴＰ１を反転遅延させるインバータチェーンＧ３，Ｇ４，Ｇ５と、その遅延出力と元の制御信号ＦＳＥＴＰ１の積を取るＮＡＮＤゲートＧ６及びその出力を反転するインバータＧ７により構成される。
【００３１】
また、制御信号ＦＳＥＴ１とＳＦＥＴＮ１を遅延回路４３に入力して、制御信号ＦＳＥＴ１を遅延させた、グループ１用の制御信号ＦＳＥＴ２を発生させる。遅延回路４３は、ここでは４個のインバータＧ８−Ｇ１１とＮＡＮＤゲートＧ１３及びその出力に設けられたインバータＧ１４の６段ゲートに構成される。ＮＡＮＤゲートＧ１３には、制御信号ＦＳＥＴＮ１をインバータＧ１２を介して入力することにより、制御信号ＦＳＥＴＮ１が“Ｌ”になった後に、制御信号ＦＳＥＴＰ１に対ししてゲート６段分の遅延を持つ制御信号ＦＳＥＴＰ２を発生させるようにしている。更に、この制御信号ＦＳＥＴＰ２の立ち上がりエッジを検出するエッジ検出回路４２（２）により、グループ２用の読み出し制御信号ＦＳＥＴＮ２を発生する。
【００３２】
図６は、このように構成された読み出し制御回路７の動作波形を示している。電源電位Ｖｄｄの上昇に伴って、内部電位Ｖｇａｔｅが上昇し、これはやがてＶｄｄより高いＶｄｄ＋α（αは、ＮＭＯＳトランジスタのゲートしきい値電圧相当）なる昇圧電位を発生する。内部電位Ｖｇａｔｅが所定レベルになると、図３に示した電気ヒューズによるヒューズ回路ユニットＢでは、ヒューズＦ２に接続されたＮＭＯＳトランジスタＴ１１がオンして、ヒューズデータがノードＦｂまで読み出される。
【００３３】
また、内部電位検出回路４１が内部電位Ｖｇａｔｅが所定レベルことを検出して、ＶｇａｔｅＯＮが“Ｈ”になると、これに僅かに遅れて、グループ１用の制御信号ＦＳＥＴＰ１が“Ｈ”になる。その遅れ時間τ１は、インバータＧ１，Ｇ２による遅れに相当する。更に、その制御信号ＦＳＥＴＰ１の立ち上がりエッジを検出して、制御信号ＦＳＥＴＮ１が発生される。制御信号ＦＳＥＴＰ１から制御信号ＦＳＥＴＮ１が立ち上がるまでの遅れ時間τ２は、ＮＡＮＤゲートＧ６及びインバータＧ７の遅れに相当する。
【００３４】
そして、制御データ記憶回路６のグループ１では、図２のヒューズ回路ユニットＡで構成されている場合には、制御信号ＦＳＥＴＰ１の“Ｌ”期間にノードＦａがプリチャージされ、制御信号ＦＳＥＴＰ１が“Ｈ”となってプリチャージ動作が終了する。次いで、制御信号ＦＳＥＴＮ１が“Ｈ”になり、ラッチ回路２１へのヒューズデータ転送が行われる。図３のヒューズ回路ユニットＢで構成されている場合もほぼ同様であり、制御信号ＦＳＥＴＰ１の“Ｌ”期間にノードＦｄがプリチャージされ、制御信号ＦＳＥＴＰ１が“Ｈ”となってプリチャージ動作が終了して、ノードＦｂのデータがＮＭＯＳトランジスタＴ１４のゲートに転送され、続いて制御信号ＦＳＥＴＮ１が“Ｈ”となって、ラッチ回路３２へのヒューズデータ転送が行われる。
【００３５】
制御信号ＦＳＥＴＰ１に時間τ３だけ遅れて、グループ２用の制御信号ＦＳＥＴＰ２が“Ｈ”になる。この遅れ時間τ３は、遅延回路４３の６段ゲートの遅れ分である。従って、グループ１でプリチャージが終了した後も、グループ２では制御信号ＦＳＥＴＰ２が“Ｈ”になるまで、プリチャージ動作が続くことになる。そして、制御信号ＦＳＥＴＰ２の立ち上がりエッジ検出により、時間τ４だけ遅れて制御信号ＦＳＥＴＮ２が発生される。これらの制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２により、グループ２のヒューズデータ読み出しが行われる。
【００３６】
以上のように、グループ分けされた制御データ記憶回路６のデータ読み出しをグループ毎に少しずつずれたタイミングで行うことによって、制御データ記憶回路６の容量が大きい場合にも、ヒューズデータ読み出し電流が分散される結果、消費電力ピークを抑えることが可能になる。グループ１，２が同数ずつのヒューズ回路ユニットにより構成される場合には、最大消費電力は１／２になる。
【００３７】
なお、制御データ記憶回路６のグループ分けは、制御データの用途等に応じて適当に設定される。例えば、グループ１には、チップの内部電圧調整用データ、タイミング調整用データ等の動作モード設定データを記憶し、グループ２には、リダンダンシーのための不良アドレス判定用データを記憶する。或いは、制御データ記憶回路６がチップの左右に、又は上下に分けて配置される場合に、その配置分けをそのまま、グループ１，２としてもよい。更に、制御データ記憶回路６がレーザヒューズを用いたヒューズ回路ユニットＡにより構成される部分と、電気ヒューズを用いたヒューズ回路ユニットＢにより構成される部分とからなる場合に、これらの構成素子の同じ範囲でグループ１，２に分けることもできる。
【００３８】
図４では制御データ記憶回路６を２グループに分けた例を示したが、図７に示すように、２以上のｎ個のグループ１，２，…，ｎに分けることもできる。この場合の読み出し制御回路７の構成原理は、図４と同様であり、グループ１用の制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１に基づいて、これらより一定時間遅れたグループ２用の制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２を生成し、以下順次少しずつ遅れた制御信号を生成すればよい。
【００３９】
この場合の読み出し制御回路６の動作波形を図８に示す。詳細な説明は省くが、制御信号ＦＳＥＴＮ１，ＦＳＥＴＮ２，…，ＦＳＥＴＮｎにより各グループ１，２，…，ｎのヒューズデータが少しずつ遅れて読み出される。従って、ヒューズデータ読み出し時の最大消費電力は、１／ｎに低減される。
【００４０】
図９は、別の実施の形態による読み出し制御回路７の構成を、制御データ記憶回路６が二つのグループ１，２に分けられている場合について示している。図４との相違は、パワーオン信号発生回路９１の出力信号ＰＷＲＯＮを制御信号のタイミング基準としている点であり、それ以外は図４と変わらない。
【００４１】
パワーオン信号発生回路９１は、電源投入時電源電圧が所定のレベルに達したことを検出するもので、例えば図１０のように構成される。カレントミラーを構成するＰＭＯＳトランジスタＴ５，Ｔ６のソースは共通に電源端子に接続され、トランジスタＴ５のゲート・ドレインは抵抗Ｒ３を介して接地され、トランジスタＴ６のドレインはＮＭＯＳトランジスタＴ７を介して接地される。ＮＭＯＳトランジスタＴ７のゲートはＰＭＯＳトランジスタＴ５，Ｔ６のゲートと共通接続される。
【００４２】
この様な構成として、電源電位Ｖｄｄが上昇すると、低い値の間は、トランジスタＴ７がオフであり、トランジスタＴ５，Ｔ６がオンであって、ノードｂ，ｃが同様に電位上昇する。ノードｂの電位がトランジスタＴ７のしきい値電圧を超えると、トランジスタＴ７がオンになって、“Ｈ”レベルのパワーオン信号ＰＷＲＯＮが発生される。
【００４３】
図９の読み出し制御回路７は、この様なパワーオン信号発生回路９１の出力ＰＷＲＯＮをタイミングの基準として、先の実施の形態と同様に各グループ１，２の制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１及びＦＳＥＴＰ２，ＦＳＥＴＮ２を発生する。この場合の制御データ記憶回路６の読み出し動作波形を図１１に示す。この実施の形態の場合も、一定の遅延をもって発生される読み出し制御信号ＦＳＥＴＮ１，ＦＳＥＴＮ２により各グループ１，２のヒューズデータ読み出しが行われる。
従って、先の実施の形態と同様に、ヒューズデータ読み出し時の消費電流が分散され、最大消費電力が抑えられる。
【００４４】
図１２は、更に別の実施の形態による読み出し制御回路７の構成を、制御データ記憶回路６が二つのグループ１，２に分けられている場合について示している。図４との相違は、外部から供給されるリセット信号ＲＥＳＥＴを制御信号のタイミング基準としている点であり、それ以外は図４と変わらない。リセット信号ＲＥＳＥＴは例えば、外部とのインターフェース回路の初期化等のために、コマンド等の形で入力されるものである。
【００４５】
即ち、リセット信号ＲＥＳＥＴをタイミングの基準として、先の実施の形態と同様に各グループ１，２の制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１及びＦＳＥＴＰ２，ＦＳＥＴＮ２を発生する。この場合の制御データ記憶回路６の読み出し動作波形を図１３に示す。この実施の形態の場合も、一定の遅延をもって発生される読み出し制御信号ＦＳＥＴＮ１，ＦＳＥＴＮ２により各グループ１，２のヒューズデータ読み出しが行われる。
従って、先の各実施の形態と同様に、ヒューズデータ読み出し時の消費電流が分散され、最大消費電力が抑えられる。
【００４６】
図１４は、更に別の実施の形態による読み出し制御回路７の構成を、制御データ記憶回路６が二つのグループ１，２に分けられている場合について示している。この場合、グループ１の制御信号のタイミング基準信号として、図９の実施の形態と同様にパワーオン信号発生回路９１の出力ＰＷＲＯＮを用い、グループ２の制御信号のタイミング基準信号として、図４の実施の形態と同様に内部電位検出回路４１の出力ＶｇａｔｅＯＮを用いている。
【００４７】
即ち、パワーオン信号発生回路９１の出力ＰＷＲＯＮをインバータＧ９０，Ｇ９１により遅延して、制御信号ＦＳＥＴＰ１を発生し、その立ち上がりエッジをエッジ検出回路４２（１）により検出して、制御信号ＦＳＥＴＮ１を発生する。これらとは独立に、内部電位検出回路４１の出力ＶｇａｔｅＯＮをインバータＧ９７，Ｇ９８により遅延して、制御信号ＦＳＥＴＰ２を発生し、その立ち上がりエッジをエッジ検出回路４２（２）により検出して、制御信号ＦＳＥＴＮ２を発生する。
【００４８】
この場合の制御データ記憶回路６の読み出し動作波形を図１５に示す。パワーオン信号ＰＷＲＯＮと内部電位検出信号ＶｇａｔｅＯＮが図示のように時間τのずれをもって発生されるとすれば、これらに基づいて生成される読み出し制御信号ＦＳＥＴＮ１，ＦＳＥＴＮ２により各グループ１，２のヒューズデータ読み出しも時間τの遅れをもって順次に行われる。
従って、先の各実施の形態と同様に、ヒューズデータ読み出し時の消費電流が分散され、最大消費電力が抑えられる。
【００４９】
図１６は、更に、グループ１，２の一方の制御信号のタイミング基準信号として、パワーオン信号発生回路９１の出力ＰＷＲＯＮを用い、他方の制御信号のタイミング基準信号として、外部からのリセット信号ＲＥＳＥＴを用いた例である。
図１７は、グループ１の制御信号のタイミング基準信号として、内部電位検出回路４１の出力ＶｇａｔｅＯＮを用い、グループ２の制御信号のタイミング基準信号として外部からのリセット信号ＲＥＳＥＴを用いた例である。
【００５０】
制御信号生成回路は、図１４の場合と同様であり、動作波形等の詳細な説明は省く。これらの場合も、パワーオン信号ＰＷＲＯＮとリセット信号ＲＥＳＥＴの間、また内部電位検出信号ＶｇａｔｅＯＮとリセット信号ＲＥＳＥＴの間に立ち上がりタイミングの差があれば、図１４の場合と同様の制御信号を発生して、グループ１，２に対して異なるタイミングで読み出しを行うことができる。
そしてこれらの実施の形態によっても、先の各実施の形態と同様に、ヒューズデータ読み出し時の消費電流が分散され、最大消費電力が抑えられる。
【００５１】
図１８は、図１４の実施の形態を改良した実施の形態である。制御データ記憶回路６のグループ１は、内部電圧発生回路の出力調整用データを記憶するもので、レーザヒューズを用いたヒューズ回路ユニットＡにより構成されるものとする。グループ２は、リダンダンシーのアドレス判定用データを記憶するもので、電気ヒューズを用いたヒューズ回路ユニットＢにより構成されるものとする。但し、グループ２はチップＩＤ情報等の他のデータを含んでもよい。
【００５２】
図１４の実施の形態と同様に、基本的には、パワーオン信号発生回路９１の出力ＰＷＲＯＮを基準として、制御信号ＦＳＥＴ１，ＦＳＥＴＮ１を生成して、グループ１のヒューズデータ読み出しを行う。また、内部電位検出回路４１の出力ＶｇａｔｅＯＮを基準として、制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１に遅れて発生される制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２を生成して、グループ２のヒューズデータ読み出しを行う。
【００５３】
しかし、内部電位検出回路４１は、図５に示したように、基準電位Ｖｒｅｆに基づいて、検出信号ＶｇａｔｅＯＮを出力するものであり、基準電圧Ｖｒｅｆの値が製造プロセスのばらつき等に起因して設定値より低い場合には、検出信号ＶｇａｔｅＯＮが例えば、パワーオン信号ＰＷＲＯＮと変わらない早いタイミングで発生されるおそれがある。この場合、二つの問題が生じる。一つは、図１４の実施の形態と同じ読み出し制御回路構成とすると、グループ１に対する読み出し制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１と、グループ２に対する読み出し制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２のタイミングに差がない状態になり、グループ分けの意味がなくなる。
【００５４】
もう一つの問題は、アドレス判定用のグループ２に電気ヒューズを用いたヒューズ回路ユニットＢを利用したときに、ヒューズデータ読み出しが正常に行われなくなる可能性がでることである。即ち、図３に示したように、電気ヒューズを用いたヒューズ回路ユニットＢの場合、ヒューズＦ２のデータはまず、内部電位Ｖｇａｔｅで制御されるトランジスタＴ１１を介して、ノードＦｂに転送される。その後、制御信号ＦＳＥＴＰが“Ｌ”から“Ｈ”になり、そして制御信号ＦＳＥＴＮが“Ｈ”になることで、ヒューズデータＦｂは正常に転送読み出しされる。もし、内部電位Ｖｇａｔｅが不十分な状態、従ってノードＦｂにヒューズデータが十分なレベルで転送されていない状態で、検出信号ＶｇａｔｅＯＮにより制御データＦＳＥＴＰ，ＦＳＥＴＮが上述したような早期の変化を示したとすると、誤読み出しの原因になる。
【００５５】
図１８の読み出し制御回路７は、これらの問題を回避する手当をしている。即ち、内部電位検出回路４１の出力ＶｇａｔｅＯＮと、パワーオン信号発生回路９１の出力ＰＷＲＯＮに基づいて発生される制御信号ＦＳＥＴ１をインバータＧ１１９，Ｇ１２０により遅延させた信号をＮＡＮＤゲートＧ１３に入力するようにしている。これにより、内部電位検出回路４１の出力ＶｇａｔｅＯＮが早期に“Ｈ”になったとしても、ＮＡＮＤゲートＧ１３が、制御信号ＦＳＥＴ１をインバータＧ１１９，Ｇ１２０により遅延させた信号により活性化されるまで、グループ２用の制御信号ＦＳＥＴＰ２が発生されない。従って、グループ２の制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２は、必ずグループ１の制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１よりも遅れて変化し、二つのグループ１，２を遅延をもって読み出し制御することができる。
【００５６】
また、グループ１のヒューズデータＦＯＵＴ１は内部電圧発生回路の調整用データであり、その一つの出力に基づいて、プロセス上低くなった準電位Ｖｒｅｆを調整するものとする。そうすると、図５から明らかなように、内部電位検出回路４１の検出出力ＶｇａｔｅＯＮは、調整された基準電位Ｖｒｅｆに基づいて出力されることになり、内部電位Ｖｇａｔｅが十分に昇圧されない間に検出出力ＶｇａｔｅＯＮが出力されることが防止される。従って、グループ２の制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２が正常なタイミングで発生され、グループ２に電気ヒューズによるヒューズ回路ユニットＢを用いた場合にも、誤読み出しが防止されることになる。
【００５７】
図１９は、以上のような手当を行うことにより、制御データ記憶回路６の各グループ１，２のヒューズデータ読み出しが正常に行われる場合の動作波形を示している。即ち、パワーオン信号ＰＷＲＯＮに時間τだけ遅れて、内部電位検出信号ＶｇａｔｅＯＮが発生される。これらに基づいて、グループ１の読み出し制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１と、グループ２の読み出し制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２が順次変化を示し、一定の遅延をもって、ヒューズデータＦＯＵＴ１，ＦＯＵＴ２が読み出される。
【００５８】
従ってこの実施の形態によれば、先の各実施の形態と同様の効果が得られる他、製造プロセスのばらつきの影響を除去することができる。特に、制御データ記憶回路６の一方のグループにレーザヒューズを用いて電圧調整用データを記憶し、そのヒューズデータを用いて内部電圧調整を行うことにより、他方のグループに電気ヒューズを用いた場合の誤読み出しを確実に防止できる。
但し、この実施の形態の方式は、グループ２がレーザヒューズを用いたヒューズ回路ユニットＡにより構成される場合も有効である。
【００５９】
図２０は、図１８の実施の形態を変形した実施の形態である。制御データ記憶回路６の構成は、図１８と同様とする。即ち、グループ１は、内部電圧発生回路の出力調整用データを記憶するもので、レーザヒューズを用いたヒューズ回路ユニットＡにより構成されるものとする。グループ２は、リダンダンシーのアドレス判定用データを記憶するもので、電気ヒューズを用いたヒューズ回路ユニットＢにより構成されるものとする。
【００６０】
パワーオン信号発生回路９１の出力ＰＷＲＯＮに基づいて、グループ１の制御信号ＦＳＥＴＰ１，ＦＳＥＴＮ１を発生する点は、図１８と同様である。グループ２側の制御信号ＦＳＥＴＰ２，ＦＳＥＴＮ２については、パワーオン信号発生回路９１の出力ＰＷＲＯＮと、内部電位検出回路４１の出力ＶｇａｔｅＯＮの二つを利用する。
【００６１】
即ち、パワーオン信号ＰＷＲＯＮの立ち上がりエッジをエッジ検出回路２０１により検出して、負パルスを発生する。同様に、内部電位検出信号ＶｇａｔｅＯＮの立ち上がりエッジをエッジ検出回路２０２により検出して、負パルスを発生する。これらの負パルスは、ＮＡＮＤゲートＧ１５１とインバータＧ１５２を通って、図２１に示すように、制御信号ＦＳＥＴＰ２の二つの負パルスＰ１，Ｐ２となる。最初の負パルスＰ１が“Ｈ”に戻った後、エッジ検出回路４２（２）によって、制御信号ＦＳＥＴＮ２の正パルスＰ３が発生し、同様に後の負パルスＰ２が“Ｈ”に戻った後、エッジ検出回路４２（２）により、制御信号ＦＳＥＴＮ２の二つ目の正パルスＰ４が発生される。
【００６２】
そして、グループ２のヒューズ回路では、負パルスＰ１が“Ｈ”に戻ったＦＳＥＴＰ２＝“Ｈ”の期間、プリチャージ動作が一旦停止し、制御信号ＦＳＥＴＮ２の正パルスＰ３で一回目のヒューズデータ読み出しが行われる。更に、負パルスＰ２で再度プリチャージが行われ、これが“Ｈ”に戻ることでプリチャージ動作が停止し、その後制御信号ＦＳＥＴＮ２の正パルスＰ４で二回目のヒューズデータ読み出しが行われる。
【００６３】
グループ１のヒューズデータＦＯＵＴ１一つは、図１８の実施の形態で説明したと同様に、基準電位Ｖｒｅｆの調整用として用いられるものとする。そうすると、グループ２のヒューズデータ読み出しは、パワーオン信号ＰＷＲＯＮに基づいて生成した制御信号ＦＳＥＴＮ１の最初のパルスＰ３による一回目の読み出しが正常に行われなかったとしても、次のパルスＰ４による二回目の読み出しで確実に正常読み出しが行われる。即ち図１８の実施の形態の場合と同様に、グループ１のヒューズデータＦＯＵＴ１に基づいて内部電位検出信号ＶｇａｔｅＯＮは、内部昇圧電位Ｖｇａｔｅが十分な値になってから確実に発生され、電気ヒューズを用いたヒューズ回路ユニットＢのヒューズデータ転送と読み出し動作が確実に行われるからである。
但しこの実施の形態の方式も、グループ２が、レーザヒューズを用いたヒューズ回路ユニットＡにより構成される場合にも有効である。
【００６４】
【発明の効果】
以上述べたようにこの発明によれば、不揮発性記憶素子からなる制御データ記憶回路をグループ分けしてこれらを異なるタイミングで読み出すようにすることで、読み出し時の消費電力ピークを抑えた制御データ記憶回路を備えた半導体集積回路を得ることができる。
【図面の簡単な説明】
【図１】この発明が適用される半導体集積回路の構成例を示す図である。
【図２】図１の制御データ記憶回路に用いられるヒューズ回路ユニットＡの構成を示す図である。
【図３】図１の制御データ記憶回路に用いられる他のヒューズ回路ユニットＢの構成を示す図である。
【図４】図１の制御データ読み出し回路７と制御データ記憶回路６の構成例を示す図である。
【図５】図４の内部電位検出回路４１の構成例を示す図である。
【図６】図４のヒューズデータ読み出し波形を示す図である。
【図７】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図８】図７のヒューズデータ読み出し波形を示す図である。
【図９】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１０】図９のパワーオン信号発生回路９１の構成例を示す図である。
【図１１】図９のヒューズデータ読み出し波形を示す図である。
【図１２】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１３】図１２のヒューズデータ読み出し波形を示す図である。
【図１４】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１５】図１４のヒューズデータ読み出し波形を示す図である。
【図１６】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１７】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１８】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図１９】図１８のヒューズデータ読み出し波形を示す図である。
【図２０】図１の制御データ読み出し回路７と制御データ記憶回路６の他の構成例を示す図である。
【図２１】図２０のヒューズデータ読み出し波形を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…アドレスバッファ、５…データバッファ、６…制御データ記憶回路、７…読み出し制御回路、Ｆ１…レーザヒューズ、２１…ラッチ回路、Ｆ２…電気ヒューズ、３１…プログラム電圧発生回路、３２…ラッチ回路、４１…内部電位検出回路、９１…パワーオン信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１０】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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