(57)【特許請求の範囲】
【請求項１】
一定周期でサンプリングされた離散的な入力データを入力する手段と、
前記入力手段から逐次入力された時系列信号から、Ｎ＋ｎ（Ｎは１シンボル分のデータのサイズ、ｎはＧＩより小さいサイズ）サンプル分を格納できるサイズに拡張した入力データを記憶する入力用記憶手段と、
前記入力用記憶手段に格納されたＮ＋ｎサンプル分の入力データの内、Ｎサンプル分の入力データを用いて所定のＦＦＴ演算処理を実行するＦＦＴ演算装置と、その中間結果または最終演算結果を記憶するＮ＋ｎサンプル分の作業用記憶手段と、
Ｎ＋ｎサンプル分の最終演算結果を記憶する出力用記憶手段と、
前記入力用記憶手段と前記作業用記憶手段と前記出力用記憶手段の各々とＦＦＴ演算装置の入出力端子間を切り替え接続するマルチプレクサと、
これらの動作シーケンスを制御する制御装置とを備えたことを特徴とするシンボル窓タイミング適応制御形演算回路。
【請求項２】
前記入力用記憶手段と前記作業用記憶手段と前記出力用記憶手段の各々は、時系列にしたがって交互に入力され処理されるＮサンプル分のデータの移動に従がって、物理的な記憶手段の果たす役割機能がマルチプレクサの切り替え接続制御によるローテーションによって移動することを特徴とする請求項１に記載の演算回路。
【請求項３】
一定周期でサンプリングされた離散的な入力データを入力する手段と、
前記入力手段から入力開始タイミングをずらして２面の記憶手段に逐次入力されたＮ（ただし、Ｎは１シンボル分のデータのサイズ）サンプル分の前記入力データを記憶する少なくとも２面から成る入力用記憶手段と、
前記入力用記憶手段に格納された入力データの内一方の面から読み出されたＮサンプル分の入力データを用いて所定のＦＦＴ演算処理を実行するＦＦＴ演算装置と、その中間結果または最終演算結果を記憶する作業用記憶手段と、
Ｎサンプル分の最終演算結果を出力する順序を制御しつつ後段に出力データを転送する機能を有する出力用記憶手段と、
前記入力用記憶手段と前記作業用記憶手段と前記出力用記憶手段の各々とＦＦＴ演算装置の入出力端子間を切り替え接続するマルチプレクサと、
これらの動作シーケンスを制御する制御装置とを備えたことを特徴とするシンボル窓タイミング適応制御形演算回路。
【請求項４】
前記入力用記憶手段と前記作業用記憶手段と前記出力用記憶手段の各々は、時系列にしたがって交互に入力され処理されるＮサンプルのデータの移動にしたがって、物理的な記憶手段の果たす役割機能がマルチプレクサの切り替え接続制御によるローテーションによって移動することを特徴とする請求項３に記載の演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速無線LAN、ディジタルTV放送システム等のOFDM（Orthogonal Frequency Division Multiplex）変調方式を用いた通信システムに係り、特に、変復調において、周期的に入力される離散的な時系列信号の周期性を利用して、時系列信号を取り出す時間長（窓）の取り出し位置を適応制御するシンボル窓タイミング適応制御形演算回路に関する。
また、FFT（高速フーリエ変換）回路、あるいはIFFT（逆高速フーリエ変換）回路において、バタフライ演算を行う際の、演算制御回路の構成に関する。
【０００２】
【従来の技術】
ＯＦＤＭ変調方式の通信において、送信データを復調するのに高速フーリエ変換（FFT）演算処理装置が用いられている。この装置は、ＦＦＴ演算を実行する演算回路（データパス）と、前段から入力されるデータの記憶、演算過程の中間データの一時記憶（作業用）、最終演算結果の保持記憶等に使用される各々記憶手段（メモリブロック）からなるメモリ回路と、そしてデータパスの入力／出力とメモリ回路の出力／入力の間の接続切り替えを行うマルチプレクサと、これら各回路ブロックの動作状態、動作の流れを制御する状態制御装置とから構成されている。
【０００３】
メモリ回路は、各ブロックの記憶容量（サイズ）を、演算処理される高速フーリエ変換のデータ系列の長さ（サンプル点数）に合わせたサイズとした、各処理過程に対応した複数個の単位ブロックから構成される。またメモリブロックとしては、逐次入力されるデータ入力の記憶用、演算処理時の作業用、演算結果の保持／出力動作用等に必要とされる個数を含む。そして各処理過程のパイプライン動作のために、複数個のブロックは並列に動作する。
【０００４】
上記の考え方による従来技術の一例としては、公開特許“特開2000-040080「高速フーリエ変換回路」2000年２月８日”に記載の第２の実施例において示される。
【０００５】
この高速フーリエ変換回路の例では、FFT演算処理のサンプル点数をＮ／４とし、メモリ回路を構成する複数個の各ブロックサイズをＮ／４ワードにして、Ｎ／４サンプル点のFFT演算処理を実行する仕組みとしている。即ち、FFT処理するサンプル点数Ｎに合わせたデータ系列の長さＮ（サンプル点数Ｎ個の実数部と虚数部）のデータを格納するメモリブロックを用意していることと同じである。
【０００６】
図８は、この公開特許に記載されたFFT回路のメモリブロックのアーキテクチャを説明するための、メモリ回路を中心とした構成図である。このＦＦＴ回路では、前述した各処理過程に対応してパイプライン動作する３系統のメモリブロック：31aと31b、32aと32b、33aと33b（ａ，ｂは各々実数部、虚数部データを意味する）、およびマルチプレクサ回路MPX 34，35、データパス回路36を有している。
【０００７】
FFT回路は通常動作では、メモリブロック31aと31bが外部（または前段）から一定周期でサンプリングされたＮサンプルの離散的なデータを入力記憶し、これと並列にメモリブロック32aと32bはデータパス36に、1シンボルサイクル前に記憶された離散データを供給するとともに、データパス36で演算処理され、その演算結果（または中間結果）を入力記憶する。メモリブロック33aと33bは更に１シンボルサイクル前に演算処理された最終演算結果を前記メモリブロック31aと31bおよび前記メモリブロック32aと32bの動作と並列に外部（または後段ブロック）へ転送する。
【０００８】
次のシンボルサイクルでは、データパス36は前シンボルサイクルでメモリブロック31aと31bに入力されたＮサンプルの離散的なデータを用いて演算処理し、その演算結果（または中間結果）をメモリブロック31aと31bに入力記憶し、前シンボルサイクルで演算処理された結果を記憶するメモリブロック32aと32bからは並列に外部（または後段ブロック）へ転送する。このとき、メモリブロック33aと33bは外部（または前段）から一定周期でサンプリングされたＮサンプルの離散的なデータを上記メモリブロック31aと31bおよびメモリブロック32aと32bの各動作と並列に入力記憶する。
【０００９】
これ以降、上記メモリブロック31aと31b、メモリブロック32aと32b、およびメモリブロック33aと33bは各シンボルサイクルで果たす機能を順次ローテーションにより変更して一連の動作を繰り返し実行する。
【００１０】
従来、FFT回路でバタフライ演算を行うために入力させるデータの順番を制御するためには、ROMのみを使って、データを格納しているRAMのアドレスを指定していた。このため、ROMのサイズが大きくなるという欠点があった。一方、論理回路のみでデータの順番を制御しようとすると、データの順番を考慮する必要があるため、複雑な回路になった。
【００１１】
図９に従来の技術におけるFFT回路の、データを格納しているRAMのアドレス発生についての概略を示す。基数４で演算するFFT回路1-1,1-2を2式用意する。それぞれの回路に２個のデータ1-3を連続２回入力させ、バタフライ演算を行う。FFT回路に入力させるためのデータは、RAM1-4に格納されている。RAMよりデータを呼び出すため、ROM1-5から必要なデータが格納されているアドレス1-6を発生させる。また、FFT回路で演算された結果1-7を格納させるため、格納させる場所をRAMに与えるためのアドレス1-8も発生させる。このため、ROM内でアドレスを指定するために回路が複雑になり、その容量が大きくなる欠点があった。
【００１２】
図１０は、６４点、基数４のバタフライ演算を行うために必要な、アドレスの組み合わせを示す。バタフライ演算は３stageあり、それぞれのstageで、ａ＋４ｎ（ｎ＝０，１，２，３），ａ＋２ｎ（ｎ＝０，１，２，３），ａ＋ｎ（ｎ＝０，１，２，３）のアドレスのデータを使用する。また、FFT回路を2式持っているため、同時に違うアドレスのデータの組み合わせで演算していく。２式のFFT回路の入出力データを呼び出し／格納するためには、図１０の様な組み合わせが必要になる。同時に発生させるアドレスは最大で８アドレス、またサイクルは、129サイクル必要となる。そのため、回路規模は、必然的に大きくなってしまう。このアドレス発生を、論理回路のみで実現しようとする場合、アドレス発生の複雑な規則性を実現させるため、回路規模の増加を招いてしまう。
【００１３】
【発明が解決しようとする課題】
このような構成においては、FFT処理に供される一定サイズ（サンプル数）のデータ系列に対して、時系列的に逐次入力されるシンボルサイクル毎にシンボル窓内でその位置を適応的に制御して、シフト調整して抜き出した一定サイズのデータを直ちに次のシンボルサイクルのFFT演算処理に反映させることは困難であった。  即ち、すぐ次のシンボルサイクルで処理されるデータは現サイクルにおいてデータ入力動作が進行中であり、シンボル窓内から抜き出す時間位置を変更することは出来ないことによる。
【００１４】
【課題を解決するための手段】
（１）前記課題を解決するために、本発明は、ガードインターバル（ＧＩ）と送信データを含むシンボルデータ・ストリームの中から、精度良く送信データを抜き出すことにより、伝送品質の向上を図るようにしたものである。本発明に係わる第１のシンボル窓タイミング適応制御形演算回路は、一定周期でサンプリングされた離散的な入力データを入力する手段を介し、入力データを記憶する入力用記憶手段としてＮ＋ｎ（Ｎは１シンボル分のデータのサイズ、ｎはＧＩより小さいサイズ）サンプル分を格納できるサイズに拡張し、常に最適な位置からＮサンプルのデータを抜き出すようにしたものである。
【００１５】
（2）本発明に係わる第２のシンボル窓タイミング適応制御形演算回路では、一定周期でサンプリングされた離散的な入力データを入力する手段を介して、入力データを記憶する入力用記憶手段について、サイズは変更しないで、Ｎ（１シンボル分のデータのサイズ）サンプル分を格納できることとし、入力用には少なくとも2面の記憶手段を用意し、各メモリ面へ入力データを取り込み開始する時系列タイミングを独立に制御できる機能を持たせることにより、2面の記憶手段から、演算処理時に、より最適な位置のデータを選択できるようにしたものである。
【００１６】
本発明のもう一つの視点は、ＦＦＴ演算回路に用いられるアドレス発生回路である。それは、ROMと論理回路を組み合わせることにより、最小限の回路構成で、アドレス発生を実現しようとするものである。
【００１７】
以下、この発明の実施の形態について図面を参照して説明する。尚、図中、各構成要素の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下の説明における演算内容、数値的条件は単なる例示に過ぎないことを理解されたい。
【００１８】
【発明の実施の形態】
以下、本発明に係る演算回路の第１実施例について図１、図２を用いて説明する。
図1は、本発明に係るシンボル窓タイミング適応制御形演算回路の第１実施例の構成を概略的に示す機能ブロック図であり、図２はそのタイムチャートである。
【００１９】
図１に示すように、シンボル窓タイミング適応制御形演算回路は、一定周期でサンプリングされた離散的な入力データを外部から入力記憶するメモリブロック11a（実数部），11b（虚数部）、演算処理を実行するとき中間結果または最終演算結果を記憶するための作業用メモリブロック12a（実数部），12b（虚数部）、最終演算結果を後段に転送する時にアドレス変換も同時に行う出力用メモリブロック13a（実数部），13b（虚数部）、例えばFFT演算を実行するデータパス16、各メモリブロックとデータパス16、外部より入力する手段と外部へ出力する手段との間を接続換え制御するマルチプレクサ14，15、および回路全体の動作シーケンスを制御する状態制御ブロック（図示しない）から構成されている。
【００２０】
各メモリブロック11a，11b，12a，12b，13a，13bのサイズ（記憶容量）を、FFT演算処理で必要とするサンプル点数Ｎ（２のべき乗）よりも最大でガードインターバル（略してＧＩ：図２）長に相当するサンプル数まで大きく用意して（例えば、ｎ＝Ｎ／４、Ｎ／８、Ｎ／１６．．．程度）、Ｎ＋ｎサンプル分のデータを格納できる容量を割り当てている。全てのメモリブロックにＮ＋ｎサンプル分のデータ格納が出来るようにした理由は、各メモリブロックの役割が、図１に示される外部のデータ系列から入力されるデータの入力バッファリング用メモリブロック11a，11b、FFT演算処理でのワーク用メモリブロック12a，12b、演算結果の出力バッファリング用メモリブロック13a，13bの各々に対して、FFT演算のパイプライン動作の進行に従って順次ローテーションし、持ち替えて行く状況が発生することによる。
【００２１】
一定周期でサンプリングされた離散的な入力データを入力する手段を介し、入力データを記憶する入力用記憶手段としてＮ＋ｎ（ただし、Ｎは２の冪乗、ｎはＮより小なる値）サンプル分を格納できるサイズに拡張している。これに合わせて演算回路で所定の演算処理を実行する事により生成される中間結果または最終演算結果を記憶する作業用記憶手段、Ｎサンプルの最終演算結果を後段に転送する機能を有する出力用記憶手段についても、Ｎ＋ｎサンプル分を格納できるサイズに拡張した構成を採用する。本来、Ｎ＋ｎサンプル分の容量サイズを必要とするのは実際の動作では入力用だけであるが、各メモリブロックはローテーションにより果たす機能を順次変更するために全ての記憶手段に対してＮ＋ｎサンプル分の容量サイズを持たせる。
【００２２】
図１、図２により、本発明における動作の流れを説明する。
シンボルサイクル（ｋ）17のとき、一定周期でサンプリングされた離散的な入力データが、外部からマルチプレクサ14の接続制御機能を介してメモリブロック11a，11bへ、Ｎ＋ｎサンプル分だけ格納される。このとき、データパス16では、1つ前のシンボルサイクル（ｋ−１）にメモリブロック12a，12bに入力されたＮ＋ｎサンプル分のデータから、最適なシンボル窓タイミングのＮサンプル分のデータを、メモリブロック12a，12bのアドレス制御（図示しない）により最適な先頭アドレスから読み出して、マルチプレクサ15を介してデータパス16に送られる。そのデータは、演算処理に供され、その演算結果はマルチプレクサ14を介してメモリブロック12a，12bに送られ格納される。更に、同シンボルサイクル（ｋ）17の時、メモリブロック13a，13bでは、アドレス変換を同時に行いつつ、シンボルサイクル（ｋ−１）における最終演算結果を後段に転送する動作を実行している。
【００２３】
次のシンボルサイクル（ｋ＋１）18の時には、同様に離散的な入力データが、外部からマルチプレクサ14の接続制御機能を介してメモリブロック13a，13bへ、Ｎ＋ｎサンプル分だけ格納される。このとき、データパス16では、1つ前のシンボルサイクル（ｋ）にメモリブロック11a，11bに入力されたＮ＋ｎサンプル分のデータから、最適なシンボル窓タイミングのＮサンプル分のデータを、メモリブロック11a，11bのアドレス制御（図示しない）により最適な先頭アドレスから読み出して、マルチプレクサ15を介してデータパス16に送られ演算処理に供され、その演算結果はマルチプレクサ14を介してメモリブロック11a，11bに送られ格納される。更に、メモリブロック12a，12bでは、アドレス変換を同時に行いつつ、シンボルサイクル（ｋ）における最終演算結果を後段に転送する動作を実行している。
【００２４】
メモリ回路動作に対するアドレス制御は、リード（ライト）アドレスのスタート位置をオフセット制御することで対応できる。メモリブロックのアドレス生成回路によるアドレス決定は具体的には、ノーマルな状態でのスタートアドレス（アドレスカウンタ情報）にオフセットアドレス値を加算する演算処理で実現することができる。ノーマルアドレスよりもスタートアドレスを早める時はオフセットアドレスの減算、遅らせるときは加算を実行することでハードウェアとしては加減算器を使うことで実現できる。メモリアドレスのオフセット量については、例えばシンボル窓タイミング情報などを分析する同期タイミング生成ブロックが出力する情報を利用して抽出することも可能である。
【００２５】
次に、本発明に係る演算回路の第２実施例について図３、図４を用いて説明する。  図３は、本発明に係るシンボル窓タイミング適応制御形演算回路の第２実施例の構成を概略的に示す機能ブロック図であり、図４はそのタイムチャートである。
【００２６】
図３に示すように、シンボル窓タイミング適応制御形演算回路は、一定周期でサンプリングされた離散的な入力データを外部から入力記憶する２面構成のメモリブロック21a（実数部），21b（虚数部），22a（実数部），22b（虚数部）、演算処理を実行するとき中間結果または最終演算結果を記憶するための作業用メモリブロック23a（実数部），23b（虚数部）、最終演算結果を後段に転送する時にアドレス変換も同時に行う出力用メモリブロック24a（実数部），24b（虚数部）、例えばFFT演算を実行するデータパス27、各メモリブロックとデータパス27、外部より入力する手段と外部へ出力する手段との間を接続換え制御するマルチプレクサ25，26、および回路全体の動作シーケンスを制御する状態制御ブロック（図示しない）から構成されている。
【００２７】
メモリブロックの構成の特徴として、一定周期でサンプリングされた離散的な入力データを入力する手段を介して、入力データを記憶する入力用記憶手段21a，21b，22a，22bについて、メモリサイズはそのまま変えないでＮ（ただし、Ｎは送信データのサイズであり、２の冪乗）サンプルとし、入力用には少なくとも２面の記憶手段（21a，21bと22a，22bを各1面）とする形を採用して、各メモリ面へ入力データを取り込む時系列タイミングを独立に制御できる機能を持たせる。演算回路27で所定のＦＦＴ演算処理を実行する事により生成される中間結果または最終演算結果を記憶する作業用記憶手段23a，23b、Ｎサンプルの最終演算結果を後段に転送する機能を有する出力用記憶手段24a，24bの各々については、メモリブロックのサイズをＮ（ただし、Ｎは２の冪乗）サンプル分として、それぞれ１面構成とする。第２の実施例でも前記第１の実施例と同様に各メモリブロックはローテーションにより果たす機能を順次変更する。
【００２８】
図３、図４により、本発明の第２実施例における動作の流れを説明する。
シンボルサイクル（ｋ）28のとき、一定周期でサンプリングされた離散的な入力データが、外部からマルチプレクサ25の接続制御機能を介してメモリブロック21a，21bへ、そしてメモリブロック22a，22bへもＮサンプル分だけ格納される。このとき、データパス27では、１つ前のシンボルサイクル（ｋ−１）で格納された２面のメモリブロックから、一方のメモリブロック23a，23bに入力記憶されたＮサンプル分のデータが選択され、そこから読み出されたデータはマルチプレクサ26を介してデータパス27に送られ、ＦＦＴ演算処理に供され、その演算結果はマルチプレクサ25を介してメモリブロック23a，23bに送られて格納される。更に、同シンボルサイクル（ｋ）28のとき、メモリブロック24a，24bでは、アドレス変換を同時に行いつつ、シンボルサイクル（ｋ−１）における最終演算結果を後段に転送する動作を実行している。
【００２９】
シンボルサイクル（ｋ＋１）29のとき、一定周期でサンプリングされた離散的な入力データが、外部からマルチプレクサ25の接続制御機能を介してメモリブロック21a，21bへ、そしてメモリブロック24a，24bへもＮサンプル分だけ格納される。このとき、データパス27では、1つ前のシンボルサイクル（ｋ）28で格納された２面のメモリブロックから、一方のメモリブロック22a，22bに入力記憶されたＮサンプル分のデータが選択され、そこから読み出されたデータはマルチプレクサ26を介してデータパス27に送られ、ＦＦＴ演算処理に供され、その演算結果はマルチプレクサ25を介してメモリブロック22a，22bに送られ、格納される。更に、同シンボルサイクル（ｋ＋１）29のとき、メモリブロック23a，23bでは、アドレス変換を同時に行いつつ、シンボルサイクル（ｋ）における最終演算結果を後段に転送する動作を実行している。
【００３０】
第２実施例では第１実施例とは異なり、各メモリブロックのサイズをFFT演算処理で必要とするデータのサンプル点数Ｎ（２のべき乗）と同じにして、入力バッファメモリだけを２ブロック構成とし、全体としてメモリブロック数を第1の実施例よりも1対多くする。即ち、並列に書き込み動作する構成をとる。
入力バッファの両メモリブロックは、共通の連続するデータ系列のサンプルから、互いに一定クロックサイクル数分だけシフトしたデータを並列に取り込み動作する。
各メモリブロックの役割は、データ系列からのFFT処理するデータの入力バッファリング、演算処理でのワーク用、演算結果の出力バッファリングの各々を、FFT演算パイプライン処理の進行に従って順次ローテーションする。
入力バッファの入力タイミング差は、第１実施例と同様にシンボル窓タイミングを分析する同期タイミング生成ブロックが出力する情報を利用して生成することが可能である。
【００３１】
図５にはROMと論理回路を用いて、FFT演算回路でバタフライ演算を行うために入力させるデータの順番を制御するためのアドレス発生の回路構成を示す。まずROM3-1から、一対のアドレス3-2を発生させる。発生されたアドレスは２分岐され、一方はそのままRAM3-3に与えるアドレス3-4となり、他方3-5は論理回路3-6に入力され、別のアドレス3-7になる。FFT回路3-8，3-9は、データの入力から出力されるまでレイテンシがあるため、入力されたデータ3-10が、あるレイテンシの後、演算された結果3-11が出力される。出力された演算結果を再び、RAMに格納するため、入力の際に発生したアドレスをレジスタ3-12で保持しておき、再び格納するときにライト用アドレス3-13として発生させる。
【００３２】
本発明に係る演算回路に用いられるアドレス発生回路の第１実施例として図６にブロック図を示す。まず、ROM4-1から入力データ用に一対のアドレス4-2が発生される。発生したアドレスは２分岐され、一方はそのままアドレス4-3として、RAM4-4に入力される。他方は、加算回路4-5に入力され、演算後のアドレス4-6を発生させる。このときのアドレス4-6は、アドレス4-3に対して、＋１の加算だけなので、通常の加算器よりもはるかに小さい回路規模の加算器で済む。アドレス4-3，4-6は、一旦、制御回路4-7に入り、FFT回路4-8，4-9に対して、与えるべきアドレスが選択される。また、FFT回路は、実数部のデータを演算した後、虚数部のデータを演算するので、同一アドレスを連続で使用することになる。制御回路4-7は、一度出力したアドレスを再び出力する為の機能も有する。これにより、ROMの規模を抑えることができる。
また、RAMに書き込む際のアドレス4-10は、呼び出す際のアドレス4-11をFFT回路のレイテンシ分をアドレス保持回路4-12で保持した後に出力することで、これもまたROMの規模を抑えることができる。
これにより、従来８アドレス*129Word分必要だったROMが、２アドレス*24Word分だけで、同等の機能を果たすことができる。
【００３３】
本発明に係る演算回路に用いられるアドレス発生回路の第２実施例として図７にブロック図を示す。図１０のアドレスの組み合わせより、２組のアドレスを２回連続で使用している。このため、ROM5-1に対して、同一のアドレスデータを２回発生するようにROMの読み出し用アドレスを２回連続繰り返して入力させる為の制御回路5-2を設ける。この制御回路はROMの呼び出し用アドレス5-3を従来の0，1，2，3，4，5，．．．と発生させるのに対して、0，1，0，1，2，3，2，3，4，5，4，5，．．．というように、呼び出しアドレスを２回繰り返した後、カウントアップさせるだけの、単純なものである。
【００３４】
ROM5-1から発生した一対のデータアドレス5-4は2分岐され、一方はそのままアドレス5-5として、RAM5-6に入力される。他方はアドレス5-7として加算回路5-8に入力され、演算後のアドレス5-9を発生させる。この時のアドレス5-9は、アドレス5-7に対して、＋１か＋16の２通りしかない。その為、制御回路5-2から、選択信号5-10を発生させ、＋１か＋16の選択を行う。アドレス5-5，5-9は、RAM5-6に対して、FFT回路5-11，5-12に与えるべきデータ5-13が格納されているRAMのアドレスを選択する。また、FFT回路5-11，5-12より発生したデータ5-14をRAMに書き込む際のアドレス5-15は、呼び出す際のアドレス5-5，5-9をFFT回路のレイテンシ分をアドレス保持回路5-16で保持した後に出力することで、これもまたROMの規模を抑えることができる。
【００３５】
本発明のアドレス発生回路によれば、バタフライ演算を行う際のアドレスをROMと論理回路を組み合わせた回路で構成することにより、（アドレスの最大発生数*1アドレスのbit幅）*全計算サイクル分の容量分必要だったROMから、（2アドレス*1アドレスのbit幅）*必要最小限のサイクル分の容量  + 簡単な加算器を使用することで、小さな回路構成でアドレス発生を実現できるようになる。
これにより、従来８アドレス*129Word分必要だったROMが、２アドレス*24Word分だけで、同等の機能を果たすことができる。
【００３６】
【発明の効果】
本発明の演算回路によれば、OFDM変復調において、周期的に与えられる離散的な時系列信号の周期性を利用して、時系列信号から取り出した予め設定された時間長（窓）信号の取り出し位置を常に適応制御することによりBER特性を向上し、より高速な同期再生に寄与する。
本発明のアドレス発生回路によれば、（アドレスの最大発生数*１アドレスのbit幅）*全計算サイクル分の容量分必要だったROMから、（２アドレス*１アドレスのbit幅）*必要最小限のサイクル分の容量＋簡単な加算器を使用することで、小さな回路構成でアドレス発生を実現できるようになる。
【図面の簡単な説明】
【図１】本発明に係るシンボル窓タイミング適応制御形演算回路の第１実施例の機能ブロック図。
【図２】本発明に係るシンボル窓タイミング適応制御形演算回路の第１実施例のタイムチャート。
【図３】本発明に係るシンボル窓タイミング適応制御形演算回路の第２実施例の機能ブロック図。
【図４】本発明に係るシンボル窓タイミング適応制御形演算回路の第２実施例のタイムチャート。
【図５】本発明に係る演算回路のアドレス発生回路の概略を示すブロック図。
【図６】本発明に係る演算回路のアドレス発生回路の第１の実施例のブロック図。
【図７】本発明に係る演算回路のアドレス発生回路の第２の実施例のブロック図。
【図８】従来の技術によるシンボル窓タイミング制御を持たない演算回路の機能ブロック図。
【図９】従来の技術による演算回路のアドレス発生回路の概略図。
【図１０】  FFT回路のアドレス組み合わせ例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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