(57)【特許請求の範囲】
【請求項１】
入力信号と電圧制御発振器の分周器による分周出力との位相比較を行ってこの比較結果を、一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路であって、
前記入力信号の瞬断に応答して前記一次ループゲイン部の出力を所定値に固定し、瞬断復旧に応答して前記一次ループゲイン部の出力の固定を解除すると共に前記分周器のリセットをなす瞬断検出手段と、
前記瞬断復旧に応答して前記一次ループゲイン部のゲインを、所定の期間だけ、通常のゲインより小に設定する手段と、
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記所定値は、前記位相差が「０」であることを示す値であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記瞬断検出手段における瞬断検出時間は、予め定められた時間であることを特徴とする請求項１または２記載のＰＬＬ回路。
【請求項４】
前記一次ループゲイン部は、前記通常のゲインを有する第一のアンプ部と、前記通常のゲインより小なるゲインを有する第二のアンプ部と、前記所定の期間だけ前記第二のアンプ部がループに入るよう切替える手段とを有することを特徴とする請求項１〜３いずれか記載のＰＬＬ回路。
【請求項５】
入力信号と電圧制御発振器の分周器による分周出力との位相比較を行ってこの比較結果を、一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路の制御方法であって、
前記入力信号の瞬断に応答して前記一次ループゲイン部の出力を所定値に固定するステップと、
瞬断復旧に応答して前記一次ループゲイン部の出力の固定を解除すると共に、前記分周器のリセットをなすステップと、
前記瞬断復旧に応答して前記一次ループゲイン部のゲインを、所定の期間だけ、通常のゲインより小に設定するステップと、
を含むことを特徴とする制御方法。
【請求項６】
前記所定値は、前記位相差が「０」であることを示す値であることを特徴とする請求項５記載の制御方法。
【請求項７】
前記入力信号の瞬断検出時間は、予め定められた時間であることを特徴とする請求項５または６記載の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路及びその制御方法に関し、特に入力信号と電圧制御発振器の分周器による分周出力との位相比較を行ってこの比較結果を、一次ループゲイン部と二次ループゲイン部とを介して電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路及びその制御方法に関するものである。
【０００２】
【従来の技術】
従来のこの種の二次型ＰＬＬ回路について、図４を参照して説明する。図４を参照すると、入力信号であるリファレンス信号は、位相比較器（ＰＤ）３において、電圧制御発振器（ＶＣＯ）９からの信号を分周器７により分周した信号と位相比較される。この位相比較器３による位相比較結果は、一次ループゲイン部４へ供給されて加算器６の一入力となる。また、一次ループゲイン部４の出力は二次ループゲイン部５へ入力され、この二次ループゲイン部５の出力が加算器６の他入力となる。
【０００３】
この加算器６の加算出力はディジタル／アナログ変換器（Ｄ／Ａ）８によりアナログ信号となり、電圧制御発振器９の制御信号として用いられる。この電圧制御発振器９の出力がＰＬＬ回路の出力信号となっており、この出力信号は分周器（１／Ｎ）７にて分周され、位相比較器３の他入力となるのである。なお、位相比較器３、一次ループゲイン部４、二次ループゲイン部５、加算器６及び分周器７が、ディジタル信号処理部１を構成している。
【０００４】
この様なＰＬＬ回路においては、入力リファレンス信号と電圧制御発振器９の出力を分周器７により分周したＰＬＬ再生信号とが、周波数、位相共に一致しているとき、位相比較器３において位相差「０」制御が行われ、その結果から一次ループゲイン部４及び二次ループゲイン部５でそれぞれ位相差が算出され、各々の結果が加算器６へ出力される。加算器６では、一次ループゲイン部４及び二次ループゲイン部５からの位相差算出結果が加算され、Ｄ／Ａ変換器８へ出力される。Ｄ／Ａ変換器８では、ディジタル信号処理部１からのディジタル信号がアナログ信号に変換され、しかる後に電圧制御発振器９の制御電圧となって、ディジタル信号処理部１からの位相差データに応じて入力リファレンス信号に周波数、位相が一致した信号が再生されるのである。
【０００５】
【発明が解決しようとする課題】
ここで、入力リファレンス信号に瞬断が発生した場合、位相比較器３において、この瞬断時間分の位相差が検出され、一次ループゲイン部４へ出力される。一次ループゲイン部４では、位相比較器３からの位相差データをもとに増幅処理され、二次ループゲイン部５へ出力される。二次ループゲイン部５は一次ループゲイン部４よりもループゲインが極端に小に設定されているために、実際に加算器６で加算される位相差データは、一次ループゲイン部４の出力にほぼ等しいものとなる。結局、入力リファレンス信号に瞬断が生じた場合には、位相比較器３にて検出された位相差に、一次ループゲイン部４で処理された分だけ、ＰＬＬ出力位相が変動することになる。
【０００６】
この様な入力リファレンス信号の瞬断発生に起因するＰＬＬ出力位相の変動を抑圧するためには、例えば、ホールドオーバ等の高機能ＰＬＬを用いることが必要となる。この様な高機能のＰＬＬは回路構成が複雑でコスト高となるという欠点がある。
【０００７】
本発明の目的は、高機能ＰＬＬを用いることなく極めて簡単にかつ低コストにて入力リファレンス信号の瞬断発生時の出力位相変動を抑圧することが可能なＰＬＬ回路及びその制御方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明によるＰＬＬ回路は、入力信号と電圧制御発振器の分周器による分周出力との位相比較を行ってこの比較結果を、一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路であって、前記入力信号の瞬断に応答して前記一次ループゲイン部の出力を所定値に固定し、瞬断復旧に応答して前記一次ループゲイン部の出力の固定を解除すると共に前記分周器のリセットをなす瞬断検出手段と、前記瞬断復旧に応答して前記一次ループゲイン部のゲインを、所定の期間だけ、通常のゲインより小に設定する手段とを含むことを特徴とする。
【０００９】
本発明による制御方法は、入力信号と電圧制御発振器の分周器による分周出力との位相比較を行ってこの比較結果を、一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路の制御方法であって、前記入力信号の瞬断に応答して前記一次ループゲイン部の出力を所定値に固定するステップと、瞬断復旧に応答して前記一次ループゲイン部の出力の固定を解除すると共に、前記分周器のリセットをなすステップと、前記瞬断復旧に応答して前記一次ループゲイン部のゲインを、所定の期間だけ、通常のゲインより小に設定するステップとを含むことを特徴とする。
【００１０】
本発明の作用を述べる。入力リファレンス信号の瞬断を監視して、瞬断検出時に、一次ループゲイン部の出力を所定値である「０」に固定すると共に、瞬断復旧後、一次ループゲイン部の出力固定を解除すると同時に分周器のカウンタをリセットして、強制的に位相合せをなす制御を行うよう構成する。こうすることにより、瞬断時におけるＰＬＬ出力位相変動が抑圧可能となる。
【００１１】
このとき、瞬断検出時間が長いと、ＰＬＬ出力位相変動量が大きくなり、短いとジッタ／ワンダ等による誤検出の可能性がある。また、瞬断発生時の位相変動幅は、一次ループゲイン及び二次ループゲイン、更には分周器の分周比により決定されるので、抑圧すべきＰＬＬ出力位相変動幅を決めれば、入力位相変動幅も決定されることになる。この入力位相変動幅は、すなわち入力リファレンス信号の瞬断検出時間に相当するものであるから、瞬断検出器における瞬断検出時間を設定することにより、ＰＬＬ出力位相変動幅が定まることになる。よって、入力リファレンス信号に瞬断が発生した場合に、ＰＬＬ出力位相変動を、任意に設定した位相変動幅に抑圧できることになる。
【００１２】
【発明の実施の形態】
以下に、図面を用いて本発明の実施例について説明する。図１は本発明の一実施例のブロック図であり、図４と同等部分は同一符号にて示している。図４と異なる部分についてのみ、説明すると、入力リファレンス信号の瞬断を検出する瞬断検出器２が設けられている。この瞬断検出器２において、瞬断が検出されると、一次ループゲイン部４に対してその出力を「０」に固定するリセット信号が発生され、瞬断復旧後、その出力固定を解除すると共に、分周器７のカウンタのリセットをなす様制御がなされる様になっている。他の構成については、図４のそれと同一であってその説明は省略するものとする。
【００１３】
かかる構成において、入力リファレンス信号において瞬断の発生がない通常動作時には、図４のＰＬＬ回路と同一の動作がなされる。この状態において、入力リファレンス信号に瞬断が発生すると、瞬断発生器２によりそれが検出され、それに応答して一次ループゲイン部４の出力を所定値である「０」に固定する制御が行われる。瞬断が復旧すると、一次ループゲイン部４の出力固定を解除すると同時に、分周器７のカウンタのリセットを行って、強制的に位相合せをなす制御を行うのである。
【００１４】
本ＰＬＬ回路では、入力リファレンス信号の瞬断を監視するために、瞬断検出器２を位相比較器３の前段に設けているが、前述した如く、この瞬断検出器２における瞬断検出時間を長く設定すると、ＰＬＬ出力位相変動量が大きくなり、短いとジッタ／ワンダ等による誤検出をなす可能性が生じるという事実がある。また、瞬断発生時のＰＬＬ出力位相変動幅は、一次ループ及び二次ループゲイン部の各ゲイン、分周器７の分周比等により決定されるという事実もある。
【００１５】
そこで、瞬断発生時における抑圧すべきＰＬＬ出力位相変動幅は、一次ループ及び二次ループ部の各ゲインや分周比が決定されれば、瞬断検出器２の瞬断検出時間により定まるといえる。従って、本ＰＬＬ回路において、瞬断検出器２の瞬断検出時間を所望に定めることにより、ＰＬＬ出力位相変動幅をそれに応じて抑圧することが可能になるのである。
【００１６】
図２は本発明の他の実施例のＰＬＬ回路に適用される一次ループゲイン部４の機能ブロック図である。この一次ループゲイン部４は、ゲインｎを有する第一の一次アンプ部（通常時）４１と、ゲインｍ（ｎ＞ｍ）を有する第二の一次アンプ部（位相変動傾き保障時）４２と、両アンプ部４１，４２のいずれか一方を選択してループに入る様選択する選択部４３と、タイマ４４とからなっている。
【００１７】
入力リファレンス信号に瞬断が発生していない通常時には、選択部４３は第一の一次アンプ部４１を選択してループに入る様にしており、そのときの一次ループゲインは“ｎ”となっている。瞬断検出器２において瞬断が検出されると、第一の一次アンプ部４１はリセットされてその出力が「０」固定とされる。ＰＬＬ出力の位相変動を振幅（量）のみで制御している場合には、この一次ループゲインアンプ部の出力を「０」固定する動作、すなわち図１に示した実施例の動作で問題はない。
【００１８】
しかしながら、ＰＬＬ出力位相変動を振幅以外に、その傾きをも設定制御したい場合には、瞬断復旧と同時に、一次アンプ部のゲインを、一時的に低く、例えば“ｍ”（ｍ＜ｎ）に設定することにより、ＰＬＬ出力位相変動の傾きを抑えることができる。
【００１９】
そのために、通常時の一次アンプ部４１の他に、位相変動傾き保障時の一次アンプ部４２を別に設け、そのゲインを“ｎ”より低い“ｍ”に設定しておき、瞬断復旧後の一定時間だけタイマ４４を動作させて、その間この位相変動傾き保障時の一次アンプ部４２を選択部４３にて選択して、ループ内に入る様に制御している。
【００２０】
このときの様子をタイミングチャートの図３に示しており、（Ａ）が位相変動傾き保障なしの場のタイミングチャート（図１の実施例の動作）であり、（Ｂ）が位相変動傾き保障ありの場合のタイミングチャートである。
【００２１】
こうすることにより、本実施例では、入力リファレンス信号の瞬断復旧時におけるＰＬＬ出力位相変動の幅（量）以外にも、その傾きに関しても制御が可能となりワンダ生成の抑圧以外に、ジッタの抑圧もできることになる。
【００２２】
【発明の効果】
以上述べた如く、本発明によれば、ホールドオーバ機能などの高機能ＰＬＬ回路を用いなくても、入力リファレンス信号に瞬断が生じた場合、ＰＬＬ出力位相変動を任意に設定した幅（量）に抑圧できるという効果がある。その理由は、常に入力リファレンス信号の瞬断を監視し、一次ループゲイン及び分周器に対して位相抑圧変動処理を行っているためである。
【００２３】
また、瞬断復旧時に、一次ループゲイン部のゲインを一定時間だけ通常時より低く設定しておくことにより、ＰＬＬ出力位相変動幅のみならず、その傾きをも制御することができるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例に用いる一次ループゲイン部の例を示す図である。
【図３】本発明の実施例の動作を示すタイミングチャートである。
【図４】図４は従来のＰＬＬ回路の一例を示すブロック図である。
【符号の説明】
１      ディジタル信号処理部
２      瞬断検出器
３      位相比較器
４      一次ループゲイン部
５      二次ループゲイン部
６      加算器
７      分周器
８      Ｄ／Ａ変換器
９      電圧制御発振器
４１    第一の一次アンプ部
４２    第二の一次アンプ部
４３    選択部
４４    タイマ
【図１】
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【図２】
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【図３】
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【図４】
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