(57)【特許請求の範囲】
【請求項１】
下部電極、上部電極及び前記下部電極と前記上部電極との間に挿入された強誘電体からなるキャパシタ誘電膜を含むキャパシタと、
前記キャパシタの全表面を包み少なくとも２層の相異なる絶縁物質からなるブロッキング膜とキャパシタ保護膜を含む多重カプセル化膜と、
前記多重カプセル化膜上に形成された絶縁膜と、
前記多重カプセル化膜及び前記絶縁膜を貫通して前記上部電極をコンタクトするメタルコンタクトと、を含み、
前記ブロッキング膜は、前記キャパシタ誘電膜の酸素の揮発を防止し、かつ前記ブロッキング膜の下部に形成された前記キャパシタ誘電膜と前記キャパシタ保護膜との間の反応を防止できるＴｉ化合物からなる物質からなり、前記キャパシタ保護膜は、前記絶縁膜内に封入された水素がキャパシタ誘電膜に浸透することを防止できるＡｌ酸化物又はＴｉ化合物からなる物質からなることを特徴とする半導体メモリ素子。
【請求項２】
前記多重カプセル化膜は２重膜であり、前記ブロッキング膜は前記メタルコンタクトが前記上部電極をコンタクトする部分を除いてキャパシタの全表面を包む絶縁膜であり、前記キャパシタ保護膜は前記ブロッキング膜の全表面を包む絶縁膜であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記ブロッキング膜は、４００℃ないし６００℃間の温度及び酸素雰囲気下で熱処理された安定化物質膜であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記キャパシタ保護膜は、原子層蒸着方法によって形成されたＡＬＤ物質膜であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記ブロッキング膜と前記キャパシタ保護膜との各々の厚さは５０Åないし１５００Å間であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記ブロッキング膜は、ＴｉＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、Ｂｉ４Ｔｉ３Ｏ１２膜またはＰｂＴｉＯ３膜からなったことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記キャパシタ保護膜は、Ａｌ２Ｏ３膜、ＴｉＯ２膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、Ｂｉ４Ｔｉ３Ｏ１２膜またはＰｂＴｉＯ３膜であるが、前記ブロッキング膜をなす物質とは異なる物質からなったことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記メタルコンタクト及び前記絶縁膜上に形成されたパッシベーション膜をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記メタルコンタクトと前記パッシベーション膜との間に介在された水素浸透防止膜をさらに含むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記水素浸透防止膜は、金属酸化物膜であることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記水素浸透防止膜は、原子層蒸着方法によって形成されたＡＬＤ物質膜であることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１２】
前記水素浸透防止膜は、Ａｌ２Ｏ３膜、ＴｉＯ２膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＳｒＴｉＯ３膜、Ｂｉ４Ｔｉ３Ｏ１２膜またはＰｂＴｉＯ３膜であることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１３】
前記水素浸透防止膜は、４００℃ないし６００℃間及び酸素雰囲気で熱処理された安定化物質膜であることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１４】
前記メタルコンタクトと前記水素浸透防止膜との間に介在された緩衝膜をさらに含むことを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１５】
前記下部電極がコバルトシリサイド膜からなったことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１６】
前記キャパシタ下部に形成された層間絶縁膜、及び前記層間絶縁膜内に備わって前記下部電極と電気的に連結される導電性プラグをさらに含み、
前記下部電極と前記導電性プラグとの間にコバルトシリサイド膜が含まれた界面膜を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１７】
前記キャパシタ下部に形成された層間絶縁膜と、
前記層間絶縁膜内に備わって前記下部電極と電気的に連結される導電性プラグとをさらに含み、
前記導電性プラグは、コバルトシリサイド膜のみでなるか、または導電膜とコバルトシリサイド膜とが順次的に積層された２重膜からなったことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１８】
下部電極、上部電極及び前記下部電極と前記上部電極間に挿入される強誘電体からなるキャパシタ誘電膜を含む半導体メモリ素子のキャパシタを半導体基板に形成する段階と、
前記キャパシタの全表面を直接的に包む多重カプセル化膜を形成する段階を含み、
前記多重カプセル化膜は少なくとも２層の相異なる絶縁物質からなるブロッキング膜とキャパシタ保護膜を含み、
前記多重カプセル化膜上には絶縁膜が形成され、
前記ブロッキング膜は、前記キャパシタ誘電膜の酸素の揮発を防止し、かつ前記ブロッキング膜の下部に形成された前記キャパシタ誘電膜と前記キャパシタ保護膜との間の反応を防止できるＴｉ化合物からなる物質からなって、
前記キャパシタ保護膜は、前記絶縁膜内に封入された水素がキャパシタ誘電膜に浸透することを防止できるＡｌ酸化物又はＴｉ化合物からなる物質からなることを特徴とする半導体メモリ素子の製造方法。
【請求項１９】
下部電極、上部電極及び前記下部電極と前記上部電極間で伸張する強誘電体からなるキャパシタ誘電膜を備える集積回路キャパシタ構造体と、
前記集積回路キャパシタ構造体を覆い包むが、前記キャパシタ誘電膜上で伸張するブロッキング膜及び前記ブロッキング膜上に形成されるキャパシタ保護膜を少なくとも含む混合膜を備える保護膜及び前記保護膜上に形成された層間絶縁膜を備え、
前記ブロッキング膜は、ＴｉＯ２、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２及びＰｂＴｉＯ３からなった群から選択された物質からなり、前記キャパシタ保護膜はＡｌ２Ｏ３からなる集積回路装置。
【請求項２０】
前記ブロッキング膜は、前記キャパシタ誘電膜の酸素が外部拡散されて貫通することを遮断する請求項１９に記載の集積回路装置。
【請求項２１】
前記キャパシタ保護膜は、前記キャパシタ保護膜を通して水素イオンが拡散することを遮断する請求項１９に記載の集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子及びその製造方法に係り、詳細にはキャパシタ保護膜を含む半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近になって、半導体メモリ素子の製造分野で、半導体メモリ素子のキャパシタ誘電膜を強誘電体で形成するための研究が注目をあびている。非揮発性半導体メモリ素子の場合、強誘電体の残留分極（ｒｅｍｎａｎｔ  ｐｏｌａｒｉｚａｔｉｏｎ、以下‘Ｐｒ’と称する）現像が、現在広く用いられるデジタル記憶素子の基本になっている二陣記憶（ｂｉｎａｒｙ  ｍｅｍｏｒｙ）概念と合致するためである。現在、広く用いられている強誘電体物質ではＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）などがある。
【０００３】
ところで、半導体メモリ素子のキャパシタ誘電膜を強誘電体で形成することにおいて、最も障害になる問題の一つは、キャパシタ誘電膜として採用された強誘電体の強誘電特性がキャパシタ形成工程以後に遂行される半導体メモリ素子の集積工程（ｉｎｔｅｇｒａｔｉｏｎ  ｐｒｏｃｅｓｓ）で劣化するということである。半導体メモリ素子の集積過程で強誘電体からなるキャパシタ誘電膜が劣化される問題を以下で具体的に説明すると、半導体メモリ素子の製造においてキャパシタ形成工程を遂行した以後にはＩＬＤ（Ｉｎｔｅｒｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ）工程、ＩＭＤ（ＩｎｔｅｒＭｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ）工程、パッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）工程などが遂行される。ところで、このような工程を遂行する途中ではキャパシタ誘電膜を劣化させ得る不純物、特に水素が誘発できる。誘発された水素は工程が進行される中で直接的にキャパシタ誘電膜に浸透したり、前記工程で形成されるＩＬＤ膜、ＩＭＤ膜またはパッシベーション膜内に封入されてキャパシタ誘電膜に間接的に浸透したりすることもある。その結果、キャパシタ誘電膜として使用された強誘電体の強誘電特性中の一つであるＰｒが減少するようになる。
【０００４】
例えば、強誘電体キャパシタを半導体基板に形成した以後にシリコン酸化膜からなった層間絶縁膜を形成するためにＩＬＤ工程を進行すると、キャパシタの誘電膜が劣化するという問題が生じる。すなわち、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎhａｎｃｅｄ  Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法を用いてシリコン酸化膜からなった層間絶縁膜を形成するＩＬＤ工程では、シランガス（ＳｉＨ4）と酸素ガス（Ｏ2）とが反応ガスとして用いられ、シランガスと酸素ガスとが反応し水素イオンが副産物として派生する。派生された水素イオンは、強誘電体キャパシタの誘電膜に直接的に拡散してキャパシタ誘電膜を劣化させたり、ＩＬＤ工程で形成される層間絶縁膜内に封入されて徐々にキャパシタ誘電膜を劣化させたりする。その結果、キャパシタ誘電膜のＰｒ値が減少されて、キャパシタ誘電膜の強誘電特性が喪失される問題まで生じることもある。このように、半導体メモリ素子の集積過程でキャパシタ誘電膜が劣化される問題は層間絶縁膜を形成するためのＩＬＤ工程のみで生じることではなく、金属間絶縁膜を形成するためのＩＭＤ工程及びパッシベーション膜を形成するためのパッシベーション工程でも実質的に同一の問題が生じるようになる。
【０００５】
したがって、このような問題を解決するために従来技術による半導体メモリ素子製造方法では、キャパシタを形成してから単一膜からなった絶縁膜でキャパシタをカプセル化（ｅｎｃａｐｓｕｌａｔｉｎｇ）する方法を用いている。例えば、米国特許第５、８２２、１７５号は水素拡散によるキャパシタ誘電膜の劣化問題を解決するために、キャパシタをシリコン酸化膜、ドーピングされたシリコン酸化膜またはシリコン窒化膜でカプセル化する方法を開示している。
【０００６】
一方、キャパシタ形成工程においてはキャパシタ誘電膜を半導体基板上に形成してからキャパシタの誘電膜を６００℃ないし８００℃の間の温度及び酸素雰囲気下で熱処理して結晶化させることによって誘電膜の絶縁特性を向上させる。また、キャパシタを形成した以後にもキャパシタ形成工程中に遂行した乾式エッチング工程により誘発された誘電膜損傷の回復及び製造されたキャパシタの安定化のために４５０℃ないし６００℃の間の温度及び酸素雰囲気下で熱処理工程が遂行される。
【０００７】
ところで、このような熱処理過程で半導体基板上の不純物注入領域、例えばソース領域とキャパシタとを電気的に連結するコンタクトプラグに酸素が拡散してコンタクト抵抗が増加するようになる。例えば、コンタクトプラグがドーピングされたポリシリコンからなった場合、コンタクトプラグに拡散した酸素はポリシリコンと反応してコンタクトプラグとキャパシタの界面にシリコン酸化膜を形成してコンタクト抵抗を増加させるようになる。このようなコンタクト抵抗の増加は半導体メモリ素子の動作速度を低下させる要因として作用するようになる。
【０００８】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、不純物拡散によるキャパシタ誘電膜の劣化を防止するキャパシタ保護膜を含む半導体メモリ素子を提供することにある。
【０００９】
本発明が達成しようとする他の技術的課題は、キャパシタ形成工程以後に遂行される半導体メモリ素子の集積工程でキャパシタを保護できるようにする半導体メモリ素子の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一側面による半導体メモリ素子の一実施例は、下部電極、上部電極及び前記下部電極と上部電極間に挿入されたキャパシタ誘電膜を含むキャパシタを備える。また、半導体メモリ素子に多層構造を有するカプセル化膜が提供される。カプセル化膜はキャパシタの全表面を包みそして少なくとも相異なる絶縁物質からなった少なくとも２個の物質膜を含む。誘電膜はまた、カプセル化膜上に形成されてメタルコンタクトはカプセル化膜及び誘電膜を貫通して上部電極と接触する。
【００１１】
カプセル化膜は、少なくともブロックキング膜とキャパシタ保護膜とを含むが、ブロックキング膜がキャパシタ保護膜の内側に備わってブロックキング膜とキャパシタ保護膜とは相異なる物質からなることが望ましい。
【００１２】
カプセル化膜が２重膜である場合には、前記ブロックキング膜はメタルコンタクトが上部電極をコンタクトする部分を除いてキャパシタの全表面を包むことが望ましく、キャパシタ保護膜はブロックキング膜の全表面を包むことが望ましい。ブロックキング膜はブロックキング膜の下部に形成された物質膜とキャパシタ保護膜間の反応を防止できる物質からなることが望ましい。望ましくは、ブロックキング膜はＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で有り得る。
【００１３】
キャパシタ保護膜は、絶縁膜内に封入された水素がキャパシタ誘電膜に浸透することを防止できる物質及び／またはキャパシタ誘電膜の揮発を防止できる物質で形成することが望ましい。望ましくは、キャパシタ保護膜はＡｌ2Ｏ3膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜であるが、ブロックキング膜をなす物質とは異なる物質からなることができる。
【００１４】
本発明の一側面による半導体メモリ素子は、絶縁膜及びメタルコンタクト上に形成されたパッシベーション膜をさらに含むことができる。メタルコンタクトとパッシベーション膜間にはパッシベーション膜内に封入された水素がキャパシタ誘電膜に浸透することを防止する水素浸透防止膜が選択的に介在されることができる。水素浸透防止膜はＡｌ2Ｏ3膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜であることが望ましい。
【００１５】
本発明の一側面による半導体メモリ素子は、キャパシタ下部に形成された層間絶縁膜、及び層間絶縁膜内に備わった導電性プラグをさらに含む。導電性プラグはキャパシタの下部電極と電気的に連結されてキャパシタの下部電極と導電性プラグ間で伸張するがコバルトシリサイドからなった界面膜で有り得る。
【００１６】
本発明の一側面による半導体メモリ素子は、キャパシタ下部に形成された層間絶縁膜、及び層間絶縁膜内に備わってキャパシタ下部電極と電気的に連結される導電性プラグをさらに含むことができる。この時、導電性プラグはコバルトシリサイド膜のみでなったり、導電膜とコバルトシリサイド膜とが順次的に積層された２重膜からなる場合もある。
【００１７】
本発明の他の側面による半導体メモリ素子は、下部電極、上部電極及び下部電極と上部電極間に挿入されたキャパシタ誘電膜を含むキャパシタを備える。また本発明の他の側面による半導体メモリ素子にカプセル化膜が提供されてキャパシタの全表面を包む。カプセル化膜は相異なる絶縁物質からなったブロックキング膜とキャパシタ保護膜とを少なくとも含む多重カプセル化膜を含む。この時、ブロックキング膜はキャパシタ保護膜下部に形成される。
【００１８】
本発明のまた他の側面による半導体メモリ素子は、下部電極、上部電極及び下部電極と上部電極間に挿入されたキャパシタ誘電膜を含むキャパシタを備える。所定の誘電膜がキャパシタ上に形成される。メタルコンタクトが誘電膜内に形成されて上部電極と接触してパッシベーション膜がメタルコンタクト上に形成される。この実施例では、水素拡散防止膜がメタルコンタクトとパッシベーション膜間に挿入される。
【００１９】
本発明の第２の技術的課題を達成するための本発明の一側面による半導体メモリ素子製造方法は、まず下部電極、上部電極及び下部電極と上部電極間に挿入されるキャパシタ誘電膜を含む半導体メモリ素子のキャパシタを半導体基板に形成する。その後、キャパシタの全表面に多重カプセル化膜を形成する。
【００２０】
多重カプセル化膜は、少なくとも相異なる絶縁物質からなったブロックキング膜とキャパシタ保護膜とを含むように形成するが、ブロックキング膜をキャパシタ保護膜下部に形成する。多重カプセル化膜が２重膜の場合に多重カプセル化膜形成段階は、まずキャパシタの全表面を包むブロックキング膜を形成する。その後、ブロックキング膜の全表面を包むキャパシタ保護膜を形成する。
【００２１】
本発明の一側面による半導体メモリ素子製造方法は、ブロックキング膜を形成した以後に、４００℃ないし６００℃の間の温度及び酸素雰囲気下で熱処理する段階をさらに含むことができる。
【００２２】
ブロックキング膜は、ブロックキング膜の下部に形成された物質膜とキャパシタ保護膜間の反応を防止及び／またはキャパシタ誘電膜の揮発を防止できる物質で形成することが望ましい。望ましくは、ブロックキング膜はＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で形成できる。
【００２３】
キャパシタ保護膜は、水素浸透防止用物質で形成することが望ましい。望ましくは、ＴｉＯ2膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で形成するが、ブロックキング膜をなす物質とは異なる物質膜で形成することが望ましい。
【００２４】
本発明の一側面による半導体メモリ素子製造方法は、多重カプセル化膜を形成した以後に、多重カプセル化膜上に絶縁膜を形成する段階と絶縁膜を貫通して上部電極をコンタクトするメタルコンタクトを形成する段階とメタルコンタクトが形成されている半導体基板の全面にパッシベーション膜を形成する段階をさらに含むことができる。
【００２５】
パッシベーション膜を形成する前に半導体基板の全面に水素浸透防止膜を形成する段階を追加して進行できる。望ましくは、水素浸透防止膜はＡｌ2Ｏ3膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で形成できる。水素防止膜は原子層蒸着方法（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程により形成されることが望ましい。
【００２６】
本発明の第２の技術的課題を達成するための本発明の他の側面による半導体メモリ素子製造方法は、半導体基板上に所定の半導体集積回路素子を形成する段階及び半導体集積回路素子が形成された前記半導体基板の全面にパッシベーション膜を形成する段階を含み、そしてパッシベーション膜を形成する前に水素浸透防止膜を半導体基板の全面に形成する段階をさらに含むことができる。
【００２７】
【発明の実施の形態】
以下、添付した図面を参照して本発明によるキャパシタ保護膜を含む半導体メモリ素子及びその製造方法に対する望ましい実施例を詳細に説明する。しかし、本発明の実施例はさまざまな異なる形態で変形でき、本発明の範囲が以下に詳述する実施例に限定されることと解釈されてはならない。以下の図面を参照した説明は関連した産業技術分野で平均的知識を有する者に本発明をより完全に説明するために提供されることである。図面上での層や領域の厚さは説明の明確性のために記載されたものである。図面上で同一の符号は同一の要素を指称する。また、ある層が他の層または基板の上部にあると記載した場合、前記ある層が前記他の層または基板の上部に直接存在する場合もあり、その間に第３の層が介在される場合もある。一方、図１ないし図２０を参考にして説明された本発明の実施例による半導体メモリ素子に備わるキャパシタは、ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ  ｌｉｎｅ）構造を有する。しかし、本発明による半導体メモリ素子に備わるキャパシタは、ＣＵＢ（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ  ｌｉｎｅ）構造を有する場合もあることはもちろんである。
【００２８】
図１は、本発明による半導体メモリ素子の構造に対する第１実施例を示した断面図である。
【００２９】
図１を参照すると、半導体基板１００上にはＬＯＣＯＳ工程によって形成された素子分離膜１０１が活性領域を定義しており、素子分離膜１０１によって定義される活性領域上には電界効果トランジスタＴが形成されている。もちろん、前記活性領域を定義する素子分離膜はトレンチ素子分離方法によって形成される場合もある。前記電界効果トランジスタＴはゲート電極１０２、ソース領域１０４及びドレーン領域１０６からなっている。前記ゲート電極１０２と半導体基板１００間には酸化膜からなったゲート酸化膜１０８が介在される。ゲート電極１０２の側壁には窒化膜からなった側壁スペーサ１１０が形成されている。
【００３０】
前記素子分離膜１０２及び電界効果トランジスタＴが形成された半導体基板１００の全面には隣接する電界効果トランジスタＴを電気的に分離させる第１層間絶縁膜１１２が形成されており、第１層間絶縁膜１１２上には第２層間絶縁膜１１４が形成されている。第１層間絶縁膜１１２及び第２層間絶縁膜１１４はＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（ＰhｏｓｐhｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（ＢｏｒｏＰhｏｓｐhｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（ＴｅｔｒａＥｔhｌｙＯｒｔhｏＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＵＳＧ（ＵｎｄｏｐｐｅｄＳｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、オゾン−ＴＥＯＳ膜、ＰＥ（Ｐｌａｓｍａ  Ｅｎhａｎｃｅｄ）−ＴＥＯＳ膜またはこれらの組合せ膜で有り得る。そして、前記第１層間絶縁膜１１２内にはランディングプラグ１１６が形成されており、第２層間絶縁膜１１４内にはビットラインコンタクトパッド１１８が形成されている。第１及び第２層間絶縁膜１１２及び１１４内には導電性プラグ１２０が形成されている。図示はしていないが前記ビットラインコンタクトパッド１１８は、ビットライン（図示せず）と電気的に連結されて前記ランディングプラグ１１６は、半導体基板１００上に形成された不純物注入領域、例えばドレーン領域１０６とビットラインコンタクトパッド１１８とを電気的に連結する。前記導電性プラグ１２０は第２層間絶縁膜１１４上に形成された半導体メモリ素子のキャパシタＣと半導体基板１００上に形成された不純物注入領域、例えばソース領域１０４とを電気的に連結する。前記半導体メモリ素子のキャパシタＣは下部電極１２２、キャパシタ誘電膜１２４及び上部電極１２６で構成され、前記キャパシタＣと第２層間絶縁膜１１４間には界面膜１２８が介在されている。
【００３１】
一方、図１で導電性プラグ１２０、界面膜１２８及びキャパシタＣを示すことにおいては、その具体的な構造を省略して示した。なぜなら、本発明による半導体メモリ素子の構造においては導電性プラグ１２０、界面膜１２８及びキャパシタＣが多様な構造を有することができるためである。したがって、導電性プラグ１２０、界面膜１２８及びキャパシタＣの多様な構造は図３及び図７を参照して以後に詳細に説明する。
【００３２】
前記上部電極１２６の一部表面を除いたキャパシタＣの全表面及び第２層間絶縁膜１１４上にはキャパシタＣを保護するカプセル化膜（Ｅｎｃａｐｓｕｌａｔｉｎｇ  Ｌａｙｅｒ：以下‘ＥＬ’と称する）が多重膜として形成されている。また、前記カプセル化膜ＥＬ上には第３層間絶縁膜１３４が形成されており、カプセル化膜ＥＬが形成されていない上部電極１２６上には上部電極メタルコンタクト１３６が形成されている。前記第３層間絶縁膜１３４はＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜またはこれらの組合せ膜で有り得る。
【００３３】
多重膜で構成されたカプセル化膜ＥＬはキャパシタＣを保護するために次のような機能を遂行することが望ましい。まず、キャパシタ誘電膜１２４の揮発を防止しなければならない。例えば、キャパシタ誘電膜１２４がＰＺＴ膜、ＢＳＴ膜またはＰＬＺＴ膜のような高誘電体膜または強誘電体膜からなった場合にキャパシタ誘電膜１２４内の酸素原子がキャパシタ誘電膜１２４から離脱することを防止しなければならない。なぜなら、キャパシタ誘電膜１２４が揮発するとキャパシタＣが劣化されて蓄積された電荷によって情報を貯蔵する固有の機能を喪失するためである。また、カプセル化膜ＥＬはキャパシタＣ周辺に形成されている物質膜、例えば第３層間絶縁膜１３４内に封入された水素がキャパシタ誘電膜１２４に拡散することを遮断し得るべきである。
【００３４】
したがって、カプセル化膜ＥＬは、少なくとも相異なる絶縁物質からなったブロックキング膜とキャパシタ保護膜とを備えることが望ましい。ここで、キャパシタ保護膜は水素がキャパシタ誘電膜１２４に拡散することを防止する機能を遂行する。そして、ブロックキング膜はキャパシタ保護膜下部に形成されて、ブロックキング膜の下部に形成された物質膜とキャパシタ保護膜とが相互反応することを防止する機能及び／またはキャパシタ誘電膜の揮発防止機能を主に遂行する。もちろん、主に遂行する機能においてブロックキング膜とキャパシタ保護膜とは差はあるが、前記で羅列した機能を全部遂行できることはもちろんである。
【００３５】
カプセル化膜ＥＬが多重膜として構成される場合、カプセル化膜ＥＬは次のように構成できる。例えば、カプセル化膜ＥＬが３重膜の場合にはブロックキング膜＼緩衝膜＼キャパシタ保護膜の順序で積層させた構造を有することができる。また、カプセル化膜ＥＬが２重膜の場合にはブロックキング膜＼キャパシタ保護膜の順序で積層させた構造を有する場合もある。もちろん、カプセル化膜ＥＬが有することができる構造が上述した２重膜または３重膜のみに限らず、カプセル化膜ＥＬを構成できる物質膜の数及びその構成は多様に決定できる。
【００３６】
図１に示された本発明による半導体メモリ素子の第１実施例に備わったカプセル化膜ＥＬは２重膜構造になっている。まず、ブロックキング膜１３０が上部電極１２６の一部表面を除いたキャパシタＣの全表面及び第２層間絶縁膜１１４の上部表面上に直接的に形成されている。そして、前記ブロックキング膜１３０上にはキャパシタ保護膜１３２が直接的に形成されている。
【００３７】
前記ブロックキング膜１３０を構成できる物質膜はブロックキング膜１３０の機能を考慮して選択する。望ましくは、ブロックキング膜１３０はＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜からなることができる。前記ブロックキング膜１３０を構成できる物質膜の選択においては、キャパシタ誘電膜１２４と反応を起こさない物質膜を選択することが望ましい。したがって、ブロックキング膜１３０を構成する物質膜の種はキャパシタ誘電膜１２４として形成した物質膜の種によって決定することが望ましい。例えば、キャパシタ誘電膜１２４がＰＺＴ膜、ＢＳＴ膜またはＰＬＺＴ膜のような高誘電体膜または強誘電体膜からなった場合にはブロックキング膜１３０はスパッタリング方法によって形成されたＴｉＯ2膜（スパッタリング−ＴｉＯ2膜）からなることが望ましい。しかし、前記のようにブロックキング膜１３０を構成する物質としてＴｉＯ2膜を選択した場合にブロックキング膜１３０はＣＶＤ（Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＣＶＤ−ＴｉＯ2膜）、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＬＰＣＶＤ−ＴｉＯ2膜）、ＳＡＣＶＤ（Ｓｕｂ  Ａｔｍｏｐhｅｒｉｃ  Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＳＡＣＶＤ−ＴｉＯ2膜）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎhａｎｃｅｄ  Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＰＥＣＶＤ−ＴｉＯ2膜）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＡＬＤ−ＴｉＯ2膜）またはＬＡ（Ｌａｓｅｒ  Ａｂｌａｔｉｏｎ）方法によって形成されたＴｉＯ2膜（ＬＡ−ＴｉＯ2膜）の場合もある。前記ブロックキング膜１３０を構成する物質としてＴｉＯ2膜以外の他の物質を選択しても前記のように同一の適用ができる。前記ブロックキング膜１３０の厚さはブロックキング膜１３０が遂行する機能、ブロックキング膜１３０として選択した物質膜の物性などを考慮して決定される。望ましくはブロックキング膜１３０の厚さは５０Åないし１５００Åの間で有り得る。一方、前記ブロックキング膜１３０はその機能を考慮してみる時、４００℃ないし６００℃の間の温度及び酸素雰囲気下で安定化熱処理された安定化物質膜の場合もある。
【００３８】
前記キャパシタ保護膜１３２を構成する物質膜は、キャパシタ保護膜１３２が遂行する機能を考慮して選択する。望ましくは、キャパシタ保護膜１３２は、ＴｉＯ2膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜からなることができる。ここで、キャパシタ保護膜１３２を構成する物質膜の種は、キャパシタ誘電膜１２４を構成する物質膜の種及びブロックキング膜１３０を構成する物質膜の種によって変わる場合もある。例えば、ブロックキング膜１３０と反応性がある物質膜でキャパシタ保護膜１３２を形成しないことが望ましい。また、ブロックキング膜１３０を構成する物質膜とは異なる物質膜でキャパシタ保護膜１３２を構成することが望ましい。例えば、キャパシタ誘電膜１２４がＰＺＴ膜、ＢＳＴ膜またはＰＬＺＴ膜のような高誘電体膜または強誘電体膜からなってブロックキング膜１３０がスパッタリング−ＴｉＯ2膜からなった場合にはキャパシタ保護膜１３２はＡＬＤ−Ａｌ2Ｏ3膜であることが望ましい。しかし、キャパシタ保護膜１３２を構成する物質としてＡｌ2Ｏ3膜を選択した場合にキャパシタ保護膜１３２は、ＣＶＤ−Ａｌ2Ｏ3膜、ＬＰＣＶＤ−Ａｌ2Ｏ3膜、ＳＡＣＶＤ−Ａｌ2Ｏ3膜、ＰＥＣＶＤ−Ａｌ2Ｏ3膜、スパッタリング−Ａｌ2Ｏ3膜またはＬＡ−Ａｌ2Ｏ3膜の場合もある。前記キャパシタ保護膜１３２を構成する物質としてＡｌ2Ｏ3膜以外の物質を選択しても前記のように同一の適用ができる。また、キャパシタ保護膜１３２はその機能を考慮する時４００℃ないし６００℃の間の温度及び酸素雰囲気下で安定化熱処理された安定化物質膜の場合もある。一方、キャパシタ保護膜１３２の厚さはキャパシタ保護膜１３２が遂行する機能、キャパシタ保護膜１３２として選択した物質膜の物性などを考慮して決定する。望ましくは、キャパシタ保護膜１３２の厚さは５０Åないし５０００Åの間で有り得る。より望ましくは、キャパシタ保護膜１３２の厚さは５０Åないし１５００Åの間で有り得る。
【００３９】
前記上部電極メタルコンタクト１３６及び前記第３層間絶縁膜１３４上にはパッシベーション膜１３８が形成されている。前記パッシベーション膜１３８はシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜で有り得る。前記パッシベーション膜厚は２０００Åないし２００００Åの間で有り得る。
【００４０】
一方、半導体メモリ素子のキャパシタＣを水素からより完全に保護するために第３層間絶縁膜１３４とパッシベーション膜１３８間に水素浸透防止膜１４０が選択的に形成されている場合がある。前記水素浸透防止膜１４０はキャパシタ保護膜１３２と実質的に同一な機能を遂行する。換言すれば、水素浸透防止膜１４０はパッシベーション膜１３８に封入されている水素が上部電極メタルコンタクト１３６が形成された部分でキャパシタＣ方向に拡散してキャパシタ誘電膜１２４を劣化させることを防止する機能を遂行する。したがって、前記水素浸透防止膜１４０はＡｌ2Ｏ3膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはこれらの組合せ膜からなることができる。ところで、前記水素浸透防止膜１４０は水素がキャパシタＣ方向に拡散することを、より効果的に防止するために水素に対する吸着力があって安定した化学的及び物理的物性を有する物質膜であることが望ましい。したがって、水素浸透防止膜１４０は、結晶学的構造が安定で膜質が稠密するばかりか、１００％のステップカバレージを有するＡＬＤ−Ａｌ2Ｏ3膜であることがより望ましい。しかし、水素浸透防止膜１４０を構成する物質膜としてＡｌ2Ｏ3膜を選択した場合に、水素浸透防止膜１４０は、ＣＶＤ−Ａｌ2Ｏ3膜、ＬＰＣＶＤ−Ａｌ2Ｏ3膜、ＳＡＣＶＤ−Ａｌ2Ｏ3膜、ＰＥＣＶＤ−Ａｌ2Ｏ3膜、ＬＡ−Ａｌ2Ｏ3膜またはスパッタリング−Ａｌ2Ｏ3膜の場合もある。前記水素浸透防止膜１４０の厚さは５０Åないし２００００Åの間で有り得るが、２００Åないし３００Åの間であることが望ましい。
【００４１】
場合によって、水素浸透防止膜１４０は４００℃ないし６００℃の間の温度及び酸素雰囲気下で安定化熱処理された安定化物質膜の場合もある。このように、水素浸透防止膜１４０が安定化熱処理された物質膜の場合にはキャパシタＣ方向に水素が拡散することをより完全に遮断できる。
【００４２】
図示はしないが、水素浸透防止膜１４０と第３層間絶縁膜１３４間に緩衝膜が選択的に介在される場合もある。例えば、前記緩衝膜は常圧ＣＶＤ方法によって形成された物質膜またはＰＥＣＶＤ方法によって形成された酸化膜で有り得る。前記緩衝膜が常圧ＣＶＤ方法によって形成された酸化膜の場合、緩衝膜はオゾン−ＴＥＯＳ膜、ＰＳＧ膜またはＢＰＳＧ膜で有り得る。前記緩衝膜がＰＥＣＶＤ方法によって形成された酸化膜の場合、緩衝膜はＰＥ−ＴＥＯＳ膜またはＰＥ−ＳｉＨ4膜で有り得る。前記緩衝膜厚は５０Åないし１０００Åの間で有り得る。
【００４３】
図２は、本発明による半導体メモリ素子の構造に対する第２実施例を示している。半導体基板１００上に形成されている素子分離膜１０２と電界効果トランジスタＴ、第１層間絶縁膜１１２及び第２層間絶縁膜１１４、第１層間絶縁膜１１２内に形成されたランディングプラグ１１６、第２層間絶縁膜１１４内に形成されたビットラインコンタクトパッド１１８、第１及び第２層間絶縁膜１１２及び１１４内に形成された導電性プラグ１２０の構造は本発明による半導体メモリ素子の構造に対する第１実施例の場合と実質的に同一である。
【００４４】
図２を参照すると、導電性プラグ１２０と半導体メモリ素子のキャパシタＣとが界面膜１２８を間に置いて電気的に連結されている。もちろん、前記キャパシタＣは下部電極１２２、キャパシタ誘電膜１２４及び上部電極１２６で構成されている。前記キャパシタＣの下部電極１２２及びキャパシタ誘電膜１２４は第３層間絶縁膜１３４内に形成されており、キャパシタ誘電膜１２４の側壁と第３層間絶縁膜１３４間には拡散防止スペーサ１４２が介在されている。
【００４５】
一方、本発明による半導体メモリ素子の第２実施例に備わる導電性プラグ１２０、界面膜１２８及びキャパシタＣも前記第１実施例の場合と同様に多様な構造からなることができるが、その具体的な構造は図３ないし図７を参照して以下で詳細に説明する。
【００４６】
前記拡散防止スペーサ１４２は、第３層間絶縁膜１３４内に封入された水素がキャパシタ誘電膜１２４に拡散することを防止できる物質膜からなることが望ましい。望ましくは、拡散防止スペーサ１４２は、Ａｌ2Ｏ3膜、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜、ＰｂＴｉＯ3膜またはこれらの組合せ膜で有り得る。しかし、拡散防止スペーサ１４２は、ＡＬＤ−Ａｌ2Ｏ3膜からなることがより望ましい。もちろん、拡散防止スペーサ１４２を構成する物質膜としてＡｌ2Ｏ3膜以外の他の物質膜を選択しても、ＡＬＤ技術を利用して膜を形成することが望ましい。
【００４７】
第３層間絶縁膜１３４の上部表面、キャパシタ上部電極１２６の上部面及び側壁、キャパシタ誘電膜１２４の上部面中一部面には多重膜で構成されたカプセル化膜ＥＬが形成されている。前記カプセル化膜ＥＬに対しては本発明による半導体メモリ素子の第１実施例を説明しながら詳細に説明した場合があってここではこれに対する説明を省略する。
【００４８】
本発明による半導体メモリ素子の第２実施例の場合にも第１実施例の場合と同様にカプセル化膜ＥＬがブロックキング膜１３０とキャパシタ保護膜１３２とが積層された２重膜構造になっている。前記カプセル化膜ＥＬ上には第４層間絶縁膜１４４が形成されており、第４層間絶縁膜１４４及びカプセル化膜ＥＬを貫通して上部電極メタルコンタクト１３６が形成されている。そして、第４層間絶縁膜１４４及び上部電極メタルコンタクト１３６上にはパッシベーション膜１３８が形成されている。前記第３層間絶縁膜１３４及び第４層間絶縁膜１４４は第１層間絶縁膜１１２と実質的に同一な種の物質膜からなることができる。前記パッシベーション膜１３８を構成できる物質膜の種は本発明による半導体メモリ素子の第１実施例を説明しながら詳細に説明した場合があって、ここでは説明を省略する。
【００４９】
一方、本発明による半導体メモリ素子の第１実施例の場合と同様に、半導体メモリ素子のキャパシタＣを水素からより完全に保護するために第４層間絶縁膜１４４とパッシベーション膜１３８間に水素浸透防止膜１４０が選択的に形成されている場合がある。前記水素浸透防止膜１４０を構成できる物質膜の種及び厚さに対しては本発明による半導体メモリ素子の第１実施例を説明しながら詳細に説明した場合があって説明を省略する。
【００５０】
本発明の第１実施例による半導体メモリ素子と同様に水素浸透防止膜１４０と第４層間絶縁膜１４４間に緩衝膜が選択的に介在される場合もある。前記緩衝膜を構成できる物質膜の種及び厚さに対しては本発明による半導体メモリ素子に対する第１実施例で詳細に説明したのでその説明は省略する。
【００５１】
前記では本発明による半導体メモリ素子に対する第１実施例及び第２実施例を図面を参照して詳細に説明した。ところで、図１及び図２で半導体メモリ素子を示すことにおいて、導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造は具体的に示さずに概略的にのみ示したことに対しては既に説明したとおりである。したがって、以下では図３ないし図７を参照して本発明による半導体メモリ素子に具備できる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する望ましい実施例をより詳細に説明する。図３ないし図７に示した導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造は図１及び図２で指摘されたＲ区間に限定され、キャパシタＣの構造を示すことにおいては、キャパシタＣの側壁プロファイルは考慮せずに示した。
【００５２】
もちろん、以下で説明する導電性プラグ１２０、界面膜１２８及びキャパシタＣの多様な構造は図１及び図２に示された半導体メモリ素子の構造に各々適用できる。
【００５３】
図３は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣに対する第１実施例を示している。
【００５４】
図３を参照すると、半導体基板１００上に形成された第１及び第２層間絶縁膜１１２及び１１４内には不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ａが形成されている。前記導電性プラグ１２０ａは下部プラグ２００と上部プラグ２０２とで構成されている。前記下部プラグ２００は導電性がある低抵抗物質からなって、前記上部プラグ２０２は導電性ばかりか耐酸化性があって熱的に安定した面抵抗を有する物質からなることが望ましい。したがって、下部プラグ２００はドーピングされたポリシリコン膜であることが望ましく、上部プラグ２０２はコバルトシリサイド膜であることが望ましい。しかし、下部プラグ２００はドーピングされたポリシリコン膜、タングステン膜Ｗ、タンタル膜Ｔａ、ルテニウム膜Ｒｕ、イリジウム膜Ｉｒ、白金膜Ｐｔ、オスミウム膜Ｏｓ、タングステンシリサイド膜ＷＳｉ、タングステン窒化膜ＷＮまたはこれらの組合せ膜からなる場合もある。また、上部プラグ２０２はニッケルシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、クロムシリサイド膜またはハフニウムシリサイド膜の場合もある。特に、上部プラグ２０２の厚さは５０Åないし１０００Åの間で有り得るが、３００Åないし５００Åの間であることが望ましい。
【００５５】
前記第２層間絶縁膜１１４上には接着膜２０４及び拡散防止膜２０６が順次的に積層された界面膜１２８ａが形成されており、界面膜１２８ａ上には金属酸化物膜２０８及び耐熱性金属膜２１０が順次的に積層されたキャパシタ下部電極１２２ａが形成されている。また、前記キャパシタ下部電極１２２ａ上にはキャパシタ誘電膜１２４ａが形成されており、前記キャパシタ誘電膜１２４ａ上にはキャパシタ上部電極１２６ａが形成されている。前記接着膜２０４は拡散防止膜２０６とその下の下部膜、特に第２層間絶縁膜１１４との接着力を向上させることができる物質膜であることが望ましい。したがって、前記接着膜２０４は転移金属膜であることが望ましい。また、拡散防止膜２０６は金属酸化物膜２０８及びその上部に形成された物質膜と導電性プラグ１２０ａとの反応を最少化させることができる物質膜であることが望ましい。したがって、前記拡散防止膜２０６は、転移金属の窒化膜または貴金属膜であることが望ましい。例えば、接着膜２０４はＴｉ膜であることが望ましくて、接着膜２０４の厚さは２０Åないし１５０Åの間、例えば５０Å程度であることが望ましい。また、前記拡散防止膜２０６が転移金属の窒化膜の場合、拡散防止膜２０６はＴｉＮ膜であることが望ましく、前記拡散防止膜２０６が貴金属の場合、拡散防止膜２０６はＩｒ膜またはＲｕ膜であることが望ましい。前記拡散防止膜２０６の厚さは５００Åないし１５００Åの間、例えば、１０００Å程度であることが望ましい。しかし、接着膜２０４及び拡散防止膜２０６を構成できる物質膜がＴｉ膜またはＴｉＮ膜及びＩｒ膜またはＲｕ膜に各々限らず本発明が属する技術分野で通常の知識を有する者により接着膜２０４及び拡散防止膜２０６として用いることができる物質膜がすべて含まれることができることはもちろんである。
【００５６】
前記金属酸化物膜２０８は、下部電極１２２ａ上に備わるキャパシタ誘電膜１２４ａから酸素原子が離脱しても酸素を再供給してキャパシタ誘電膜１２４ａの誘電特性劣化を緩和できる物質膜で形成することが望ましい。したがって、金属酸化物膜２０８はＩｒＯ2膜で形成することが望ましい。しかし、金属酸化物２０８膜はＩｒＯ2膜、ＲｕＯ2膜、ＬａＳｒＣｏＯ3、（Ｃａ、Ｓｒ）ＲｕＯ3膜またはこれらの組合せ膜で形成する場合もある。前記金属酸化物膜２０８の厚さは金属酸化物膜２０８を構成する物質によって変わるが２００Åないし８００Åの間であることが望ましい。例えば、金属酸化物膜２０８がＩｒＯ2膜の場合には５００Å程度であることが望ましい。
【００５７】
前記耐熱性金属膜２１０は、キャパシタ誘電膜１２４ａとの界面特性が良好な物質膜からなることが望ましい。したがって、前記耐熱性金属膜２１０はＰｔ膜からなることが望ましい。しかし、耐熱性金属膜２１０はＰｔ膜、Ｉｒ膜、Ｒｕ膜、Ｒh膜、Ｏｓ膜、Ｐａ膜またはこれらの組合せ膜からなる場合もある。耐熱性金属膜２１０の厚さは耐熱性金属膜２１０を構成する物質によって変わるが、耐熱性金属膜２１０の厚さは１０００Åないし２０００Åの間であることが望ましい。例えば、耐熱性金属膜２１０がＰｔ膜の場合１５００Å程度であることが望ましい。
【００５８】
前記キャパシタ誘電膜１２４ａは、キャパシタＣ1の高いキャパシタンスを得るためにＴｉＯ2膜、ＳｉＯ2膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、ＳｉＯ2／ＳｉＮ膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜、ＰｂＴｉＯ3膜、ＰＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3）膜、（ＳｒＢｉ2Ｔａ2Ｏ9）（ＳＢＴ）膜またはこれらの組合せ膜からなることが望ましい。
【００５９】
前記キャパシタ上部電極１２６ａは、耐熱性金属膜、金属酸化物膜またはこれらの組合せ膜で有り得る。しかし、キャパシタ上部電極１２６ａは金属酸化物膜２１２及び耐熱性金属膜２１４が順次的に積層された２重膜であることが望ましい。この時、前記金属酸化物膜２１２はＩｒＯ2膜であることが望ましくて、前記耐熱性金属膜２１４はＩｒ膜であることが望ましい。しかし、前記金属酸化物膜２１２はＩｒＯ2膜、ＲｕＯ2膜、ＩｒＯ2膜、（Ｃａ、Ｓｒ）ＲｕＯ3膜、ＬａＳｒＣｏＯ3膜またはこれらの組合せ膜の場合もあって、前記耐熱性金属膜２１４はＰｔ膜、Ｉｒ膜、Ｒｕ膜、Ｒh膜、Ｏｓ膜、Ｐｄ膜またはこれらの組合せ膜の場合もある。前記上部電極１２６ａがＩｒＯ2膜とＩｒ膜とが順次的に積層された２重膜の場合、ＩｒＯ2膜厚は１００Åないし１０００Åの間であることが望ましくて、Ｉｒ膜厚は４００Åないし２０００Åの間であることが望ましい。
【００６０】
前記のように導電性プラグ１２０ａの上部プラグ２０２がコバルトシリサイド膜のような熱的に安定した面抵抗を有する物質膜からなる場合にはキャパシタＣ1と導電性プラグ１２０ａ間のコンタクト抵抗が緩和されて半導体メモリ素子の動作速度を向上させることができるようになる。
【００６１】
図４は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する第２実施例を示す。
【００６２】
図４を参照すると、半導体基板１００上の第１及び第２層間絶縁膜１１２及び１１４内には不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ｂが形成されている。ところで、図３に示された導電性プラグ１２０ａとは別に図４に示された導電性プラグ１２０ｂは単一物質膜からなっている。導電性プラグ１２０ｂは導電性を有するばかりか耐酸化性を有して熱的に安定した面抵抗を有する物質膜からなることが望ましい。したがって、導電性プラグ１２０ｂはコバルトシリサイド膜であることが望ましい。しかし、導電性プラグ１２０ｂはニッケルシリサイド膜、チタンシリサイド膜、タンタルシリサイド膜、ハフニウムシリサイド膜またはクロムシリサイド膜の場合もある。
【００６３】
単一物質膜で構成された導電性プラグ１２０ｂ上には接着膜２１６と拡散防止膜２１８とが順次的に積層された界面膜１２８ｂが形成されている。また、金属酸化物膜２２０及び耐熱性金属膜２２２が順次的に積層されたキャパシタ下部電極１２２ｂが界面膜１２８ｂ上に形成されている。そして、前記キャパシタ下部電極１２２ｂ上にはキャパシタ誘電膜１２４ｂとキャパシタ上部電極１２６ｂとが順次的に形成されている。前記接着膜２１６、拡散防止膜２１８、金属酸化物膜２２０、耐熱性金属膜２２２、キャパシタ誘電膜１２４ｂ及びキャパシタ上部電極１２６ｂを構成できる物質膜の種、構成及び厚さは、図３に示された接着膜２０４、拡散防止膜２０６、金属酸化物膜２０８、耐熱性金属膜２１０、キャパシタ誘電膜１２４ａ及びキャパシタ上部電極１２６ａの場合と実質的に同一である。
【００６４】
前記のように導電性プラグ１２０ｂがコバルトシリサイド膜のような導電性ばかりか耐酸化性を有して熱的に安定した面抵抗を有する物質膜からなった場合には導電性プラグ１２０ｂとキャパシタＣ2間のコンタクト抵抗を緩和できて半導体メモリ素子の動作速度を向上させることができる。
【００６５】
図５は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する第３実施例を示す。
【００６６】
図５を参照すると、半導体基板１００上の第１及び第２層間絶縁膜１１２及び１１４内には不純物注入領域、例えばソース領域１０４をコンタクトして単一膜からなる導電性プラグ１２０ｃが形成されている。前記導電性プラグ１２０ｃは図３に示された下部プラグ２００と実質的に同一の物質膜で形成できる。例えば、導電性プラグ１２０ｃはドーピングされたポリシリコン膜で形成することが望ましい。前記導電性プラグ１２０ｃ及び第２層間絶縁膜１１４上には導電膜２２４、シリサイド膜２２６及び拡散防止膜２２８が順次的に積層された界面膜１２８ｃが形成されている。前記導電膜２２４は図３に示された下部プラグ２００と実質的に同一の物質膜で有り得る。例えば、導電膜２２４は、ドーピングされたポリシリコン膜であることが望ましい。前記導電膜２２４の厚さは３０００Åないし１００００Åの間であることが望ましい。前記シリサイド膜２２６は図３に示された上部プラグ２０２と実質的に同一な物質膜で有り得る。例えば、シリサイド膜２２６はコバルトシリサイド膜であることが望ましい。また、前記シリサイド膜２２６の厚さは３００Åないし５００Åの間であることが望ましい。前記拡散防止膜２２８は図３に示された拡散防止膜２０６と実質的に同一の物質膜で有り得る。例えば、拡散防止膜２２８はＩｒ膜であることが望ましい。前記拡散防止膜２２８の厚さは３００Åないし１５００Åの間であることが望ましい。
【００６７】
前記界面膜１２８ｃ上には金属酸化物膜２３０と耐熱性金属膜２３２とが順次的に積層されたキャパシタ下部電極１２２ｃが形成されている。前記キャパシタ下部電極１２２ｃ上にはキャパシタ誘電膜１２４ｃ及びキャパシタ上部電極１２６ｃが順次的に形成されている。前記金属酸化物膜２３０、耐熱性金属膜２３２、キャパシタ誘電膜１２４ｃ及びキャパシタ上部電極１２６ｃを構成できる物質膜の種、構成及び厚さは、図３に示された金属酸化物膜２０８、耐熱性金属膜２１０、キャパシタ誘電膜１２４ａ及びキャパシタ上部電極１２６ａと実質的に同一である。
【００６８】
前記のように界面膜１２８ｃ内にコバルトシリサイド膜のように導電性があるばかりか耐酸化性があり熱的に安定した面抵抗を有したシリサイド膜２２６が含まれると導電性プラグ１２０ｃとキャパシタＣ3間のコンタクト抵抗を緩和できて半導体メモリ素子の動作速度を向上させることができる。
【００６９】
図６は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する第４実施例を示す。
【００７０】
図６を参照すると、半導体基板１００上の第１及び第２層間絶縁膜１１２及び１１４内には単一膜からなって不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ｄが形成されている。そして、導電性プラグ１２０ｄ及び第２層間絶縁膜１１４上には導電膜からなった界面膜１２８ｄが形成されている。前記導電性プラグ１２０ｄ及び界面膜１２８ｄは図３に示された下部プラグ２００と実質的に同一な物質膜で有り得る。例えば、導電性プラグ１２０ｄ及び界面膜１２８ｄはドーピングされたポリシリコン膜であることが望ましい。また、導電膜からなった前記界面膜１２８ｄの厚さは３０００Åないし１００００Åの間であることが望ましい。前記界面膜１２８ｄ上には導電性があるばかりか、耐酸化性及び熱的に安定した面抵抗を有する物質膜で構成されたキャパシタ下部電極１２２ｄが形成されている。キャパシタ下部電極１２２ｄ上にはキャパシタ誘電膜１２４ｄとキャパシタ上部電極１２６ｄとが順次的に形成されている。前記キャパシタ下部電極１２２ｄは図３に示された上部プラグ２０２と実質的に同一の物質膜で有り得る。例えば、キャパシタ下部電極１２２ｄはコバルトシリサイド膜であることが望ましい。また、前記キャパシタ下部電極１２２ｄの厚さは５００Åないし３０００Åの間であることが望ましい。前記キャパシタ誘電膜１２４ｄ及びキャパシタ上部電極１２６ｄを構成できる物質膜の種、構成及び厚さは、図３に示されたキャパシタ誘電膜１２４ａ及びキャパシタ上部電極１２６ａと実質的に同一である。
【００７１】
前記のようにキャパシタ下部電極１２２ｄがコバルトシリサイド膜のような導電性ばかりか耐酸化性及び熱的に安定した面抵抗を有した物質膜で構成されると導電性プラグ１２０ｄとキャパシタＣ4間のコンタクト抵抗を緩和できて半導体メモリ素子の動作速度を向上させることができる。
【００７２】
図７は、本発明による半導体メモリ素子に含まれることができる導電性プラグ１２０、界面膜１２８及びキャパシタＣの構造に対する第５実施例を示す。
【００７３】
図７を参照すると、半導体基板１００上の第１及び第２層間絶縁膜１１２及び１１４内には単一膜からなって不純物注入領域、例えばソース領域１０４をコンタクトする導電性プラグ１２０ｅが形成されている。導電性プラグ１２０ｅは図３に示された下部プラグ２００と実質的に同一の物質膜で有り得る。例えば、導電性プラグ１２０ｅはドーピングされたポリシリコン膜であることが望ましい。前記導電性プラグ１２０ｅ及び第２層間絶縁膜１１４上にはシリサイド膜２３２と拡散防止膜２３４とが順次的に積層された界面膜１２８ｅが形成されている。前記シリサイド膜２３２は図３に示された上部プラグ２０２と実質的に同一の物質膜で有り得る。例えば、シリサイド膜２３２はコバルトシリサイド膜であることが望ましい。また、前記シリサイド膜２３２の厚さは５０Åないし１０００Åの間であることが望ましい。前記拡散防止膜２３４は図３に示された拡散防止膜２０６と実質的に同一な物質膜で有り得る。例えば、前記拡散防止膜２３４はＩｒ膜であることが望ましい。
【００７４】
前記界面膜１２８ｅ上には金属酸化物膜２３６と耐熱性金属膜２３８とが順次的に積層されたキャパシタ下部電極１２２ｅが形成されている。そして、キャパシタ下部電極１２２ｅ上にはキャパシタ誘電膜１２４ｅとキャパシタ上部電極１２６ｅとが順次的に形成されている。前記金属酸化物膜２３６、耐熱性金属膜２３８、キャパシタ誘電膜１２４ｅ及びキャパシタ上部電極１２６ｅを構成する物質膜の種、構成及び厚さは、図３に示された金属酸化物膜２０８、耐熱性金属膜２１０、キャパシタ誘電膜１２４ａ及びキャパシタ上部電極１２６ａと実質的に同一である。
【００７５】
前記のように界面膜１２８ｅ内にコバルトシリサイド膜のような導電性ばかりか耐酸化性及び熱的に安定した面抵抗を有したシリサイド膜２３２が具備されると導電性プラグ１２０ｅとキャパシタＣ5間のコンタクト抵抗を緩和できて半導体メモリ素子の動作速度を向上させることができる。
【００７６】
以下では本発明による半導体メモリ素子の製造方法に対する望ましい実施例を添付した図面を参照して詳細に説明する。
【００７７】
図８ないし図１７は、本発明による半導体メモリ素子製造方法に対する第１実施例を示す。
【００７８】
図８を参照すると、まず半導体基板３００上に素子分離膜３０２を形成して活性領域を定義した後、活性領域上にトランジスタＴを形成する。前記素子分離膜３０２は通常的な方法、例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）工程を遂行して形成できる。もちろん、トレンチ素子分離方法によって活性領域を定義する素子分離膜を形成する場合もある。前記トランジスタＴは、側壁スペーサ３０４を有してゲート絶縁膜３０６が介在されたゲート電極３０８、ドレーン領域３１０及びソース領域３１２を備えた電界効果トランジスタで有り得る。
【００７９】
その後、通常的な方法を用いてランディングプラグ３１４とビットラインコンタクトパッド３１６とを形成する。すなわち、第１層間絶縁膜３１８を形成して、第１層間絶縁膜３１８内にトランジスタのドレーン領域３１４をコンタクトするランディングプラグ３１４を形成する。換言すれば、フォトエッチング工程を遂行して不純物注入領域、例えばドレーン領域３１０を露出させる開口３１５を形成した後、前記開口３１５の内部を導電膜、例えばドーピングされたポリシリコン膜で埋め込む。続いて、ランディングプラグ３１４上にビットラインコンタクトパッド３１６を形成する。すなわち、導電膜、例えばドーピングされたポリシリコン膜を第１層間絶縁膜３１８上に形成した後、フォトエッチング工程を遂行して前記導電膜をパターニングすることにより、前記ビットラインコンタクトパッド３１６を形成する。その後、前記ビットラインコンタクトパッド３１６上に第２層間絶縁膜３２０を形成する。
【００８０】
第１層間絶縁膜３１８及び第２層間絶縁膜３２０はシリコン酸化膜、シリコン酸化窒化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの組合せ膜で有り得る。そして、第１層間絶縁膜３１８及び第２層間絶縁膜３２０は通常的な方法、例えばＣＶＤ方法、ＬＰＣＶＤ方法またはＰＥＣＶＤ方法を用いて形成できる。
【００８１】
引続き、フォトエッチング工程を遂行してトランジスタＴのソース領域３１２を露出させるコンタクトホール３２２を第１層間絶縁膜３１８及び第２層間絶縁膜３２０内に形成する。この時ビットラインコンタクトパッド３１６と連結されるビットライン（図示せず）を形成する。
【００８２】
図９を参照すると、通常的な方法でコンタクトホール３２２内部を導電膜で埋め込んで導電性プラグ３２４を形成する。例えば、導電膜をスパッタリング方法を用いて半導体基板３００の全面に形成した後、化学機械的研磨方法またはエッチバック方法を用いて導電膜の上部表面を第２層間絶縁膜３２０の上部表面と実質的に同一化レベルに平坦化して導電性プラグ３２４を形成できる。前記導電性プラグ３２４はドーピングされたポリシリコン膜で形成することが望ましい。しかし、前記導電性プラグ３２４はドーピングされたポリシリコン膜、タングステン膜Ｗ、タンタル膜Ｔａ、ルテニウム膜Ｒｕ、イリジウム膜Ｉｒ、オスミウム膜Ｏｓ、白金膜Ｐｔ、タングステンシリサイド膜ＷＳｉ、コバルトシリサイド膜ＣｏＳｉ、タングステン窒化膜ＷＮまたはこれらの組合せ膜で形成する場合もある。
【００８３】
前記のようにコンタクトホール３２２内に導電性プラグ３２４を形成した後、半導体基板３００の全面をプリクリーニング（ｐｒｅｃｌｅａｎｉｎｇ）する。その後、導電性プラグ３２４の上面に形成された自然酸化膜を除去する。例えば、導電性プラグ３２４がドーピングされたポリシリコン膜の場合には後続工程を進行するために半導体基板３００を移す過程または前記プリクリーニング過程で導電性プラグ３２４上に自然酸化膜が形成される。したがって、前記自然酸化膜による半導体メモリ素子のコンタクト抵抗増加を防止するために前記自然酸化膜を取り除く工程を遂行してから後続工程を進行するようになる。
【００８４】
具体的に、前記プリクリーニングを実施した後乾燥した状態の半導体基板全面を特定周波数、例えば１３．５６ＭＨｚのラジオ周波数ＲＦを利用してクリーニングする。そうすると、前記導電性プラグ３２４上に形成された自然酸化膜が除去される。前記ＲＦクリーニングはさまざまな方法で実施できるが、スパッタリング装備内で強い電界により加速されたアルゴンイオン（Ａｒ+）を利用して実施することが望ましい。
【００８５】
前記のようにクリーニング工程を遂行して導電性プラグ３２４上の自然酸化膜を取り除いた後、半導体基板３００の全面に高融点金属膜３２６と表面平坦化膜３２８とを順次的に形成する。前記高融点金属膜３２６及び表面平坦化膜３２８は通常的な方法、例えばスパッタリング方法またはＣＶＤ方法を用いて形成できる。前記導電性プラグ３２４をドーピングされたポリシリコン膜で形成した場合には、前記高融点金属膜３２６は後続シリサイド化工程で導電性プラグ３２４方向への拡散特性が優秀でシリサイド化工程でシリサイド化されても高温で安定した抵抗特性、例えば低い面抵抗を有することができる物質膜であることが望ましい。したがって、前記高融点金属膜３２６はコバルト膜で形成することが望ましい。しかし、高融点金属膜３２６はニッケル膜、チタン膜、タンタル膜、ハフニウム膜またはクロム膜でも形成できる。前記導電性プラグ３２４がドーピングされたポリシリコン膜で形成された場合に、前記高融点金属膜３２６は後続シリサイド化工程でシリサイド化されるソース物質膜として作用する。したがって、前記高融点金属膜３２６を形成する時には後続シリサイド化工程で形成しようとするシリサイド膜厚を考慮して十分な厚さに形成することが望ましい。したがって、高融点金属膜３２６は５０Åないし２００Åの間の厚さに形成できるが、望ましくは１３０Å程度の厚さに形成する。
【００８６】
前記表面平坦化膜３２８は、後続シリサイド化工程で高融点金属膜３２６上に表面粗さ（ｓｕｒｆａｃｅ  ｒｏｕｇhｎｅｓｓ）が生じることを防止するばかりか、後続シリサイド化工程で酸素が高融点金属膜３２６を通過して導電性プラグ３２４に拡散することを防止するために形成することである。したがって、表面平坦化膜３２８はチタン窒化膜ＴｉＮで形成することが望ましい。また、表面平坦化膜３２８は５０Åないし１５０Åの間の厚さに形成できるが、１００Å程度の厚さに形成することが望ましい。前記ＲＦクリーニング工程、高融点金属膜３２６形成工程及び表面平坦化膜３２８形成工程は半導体メモリ素子の全体製造工程数を減らすために同一な装置でインサイチュ（ｉｎ−ｓｉｔｕ）で進行することが望ましい。
【００８７】
図１０を参照すると、前記のように高融点金属膜（図９の３２６参照）及び表面平坦化膜（図９の３２８参照）を形成した後、高融点金属膜（図９の３２６参照）と導電性プラグ３２４間でシリサイド化反応を誘発する熱処理工程を進行する。前記熱処理工程は急速熱処理方式で構成されることが望ましい。例えば、導電性プラグ３２４をシリサイド化するために窒素雰囲気下で急速熱処理工程を進行するが４００℃ないし１０００℃の間の温度、望ましくは４８０℃程度の温度で９０秒程度実施することが望ましい。もちろん、急速熱処理工程による熱処理時間は形成しようとするシリサイド膜厚によって変えることができる。このように、熱処理工程が進行されると高融点金属を構成する原子、例えばコバルト原子が導電性プラグ３２４を構成する原子、例えばシリコン原子と定まった比によって反応するようになる。このような反応は熱処理工程が終了される時まで続く。熱処理工程が終了されてから導電性プラグ３２４の上部には耐酸化性がある高融点金属のシリサイド膜が形成されるようになる。前記のようにシリサイド化工程を遂行してから、表面平坦化膜（図９の３２８参照）及びシリサイド化していない高融点金属膜（図９の３２６参照）を湿式エッチング方法を用いて除去する。例えば、表面平坦化膜（図９の３２８参照）及びシリサイド化していない高融点金属膜（図９の３２６参照）は、りん酸と窒酸との混合溶液を用いて除去できる。その後、結果物のシリサイド反応安定化のためにもう一度６５０℃程度で急速熱処理する。例えば、反応安定化のための急速熱処理工程は窒素雰囲気下で約３０秒間遂行できる。
【００８８】
その結果、コンタクトホール３２２は、導電性プラグ３２４を構成する物質を含む導電膜からなった下部プラグ３３０と高融点金属のシリサイド膜とからなった上部プラグ３３２で充填されるようになる。例えば、導電性プラグ３２４がドーピングされたポリシリコン膜からなる場合、ドーピングされたポリシリコン膜からなった下部プラグ３３０及びコバルトシリサイド膜からなった上部プラグ３３２がコンタクトホール３３０内に形成される。
【００８９】
前記のような一連の工程を通して導電性プラグ３２４の上部にはコバルトシリサイド膜のようなシリサイド膜からなった上部プラグ３３２が形成されて、前記上部プラグ３３２はオーミックコンタクト層として用いられるようになる。上部プラグ３３２の厚さは３０Åないし１０００Åの間で有り得るが、３００Åないし５００Åの間であることが望ましい。
【００９０】
図１１を参照すると、上部プラグ３３２及び第２層間絶縁膜３２０上に界面膜３３４を形成する。具体的に示さなかったが、界面膜３３４は上部プラグ２３２と第２層間絶縁膜３２０上に接着膜と拡散防止膜とを順次的に積層して形成することが望ましい。
【００９１】
前記接着膜は導電性プラグ３２４の上部プラグ３３２及び第２層間絶縁膜３２０と拡散防止膜間の接着力を向上させるために形成する物質膜からなる。したがって、接着膜は転移金属膜、例えばＴｉ膜で形成することが望ましい。前記接着膜厚は接着膜として形成しようとする物質膜によって変わるだろうが、１０Åないし２００Å程度の厚さに形成することが望ましい。前記接着膜をＴｉ膜で形成する場合には５０Å程度の厚さに形成することが望ましい。
【００９２】
前記拡散防止膜は、界面膜３３４上部に形成される物質膜と界面膜３３４下部に形成された導電性プラグ３２４とが後続工程を進行する過程で相互反応することを防止するばかりか、酸素雰囲気で遂行される後続工程における酸素拡散による導電性プラグ３２４の劣化を防止する。したがって、拡散防止膜はこのような機能を遂行できる物質膜で形成することが望ましい。例えば、拡散防止膜はＩｒ膜で形成することが望ましい。もちろん、拡散防止膜はＴｉ膜、Ｔａ膜、Ｗ膜、Ｎｉ膜、Ｃｒ膜、Ｉｒ膜、Ｒｕ膜、これら（Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｃｒ、ＩｒまたはＲｕ）の窒化膜（Ｎｉｔｒｉｄｅ）、ブロム化膜（Ｂｏｒｉｄｅ）、炭化膜（Ｃａｒｂｉｄｅ）、シリサイド膜（Ｓｉｌｉｃｉｄｅ）またはこれらの組合せ膜で形成する場合もある。また、拡散防止膜はＴｉ−Ｓｉ−Ｎ系化合物膜、Ｔｉ−Ｂ−Ｎ系化合物膜、Ｔａ−Ｓｉ−Ｎ系化合物膜、Ｔａ−Ｂ−Ｎ系化合物膜、Ｔａ−Ａｌ−Ｎ系化合物膜、Ｗ−Ｂ−Ｎ系化合物膜、Ｗ−Ｓｉ−Ｎ系化合物膜、Ｔｉ−Ａｌ系化合物膜またはＴａ−Ａｌ系化合物膜で形成する場合もある。前記拡散防止膜は形成する物質膜によってその厚さを異なるように形成できるが、４０Åないし１８００Åの厚さに形成することが望ましい。拡散防止膜をＩｒ膜で形成した場合には１１００Å程度の厚さに形成することが望ましい。
【００９３】
界面膜３３４を形成した後、界面膜上に下部導電膜３３６を形成する。下部導電膜３３６は金属酸化物膜と耐熱性金属膜とを界面膜３３４上に順次的に積層して形成することが望ましい。
【００９４】
前記金属酸化物膜は、酸化膜であっても導電性を有するばかりか後続工程で下部導電膜３３６上に形成される誘電膜３３８から酸素原子が離脱しても酸素原子を再供給できる物質膜で形成することが望ましい。したがって、金属酸化物膜はＩｒＯ2膜で形成することが望ましい。しかし、金属酸化物膜はＩｒＯ2膜、ＲｕＯ2膜、（Ｃａ、Ｓｒ）ＲｕＯ3膜、ＬａＳｒＣｏＯ3膜またはこれらの組合せ膜でも形成できる。前記金属酸化物膜は化学気相蒸着方法、原子層蒸着方法、物理的蒸着方法またはレーザー溶発方法を用いて形成できる。しかし、金属酸化物膜を形成するための方法は形成しようとする物質膜によって変わることができる。金属酸化物膜をＩｒＯ2膜として形成する場合にはスパッタリング方法を用いることが望ましい。金属酸化物膜厚は形成しようとする物質膜によって変わるだろうが、金属酸化物膜は１００Åないし１０００Åの間の厚さに形成できる。金属酸化物膜をＩｒＯ2膜で形成した場合には５００Å程度の厚さに形成することが望ましい。
【００９５】
一方、金属酸化物膜を形成した次には熱処理工程を遂行して金属酸化物膜を結晶化することが望ましい。金属酸化物膜を熱処理する温度は金属酸化物膜として形成しようとする物質膜によって変わる。金属酸化物膜をＩｒＯ2膜で形成した場合には６００℃程度で前記熱処理工程を遂行することが望ましい。
【００９６】
前記耐熱性金属膜は、後続工程で下部導電膜３３６上に形成される誘電膜３３８の結晶成長を誘発できるばかりか、誘電膜３３８を均一に成長させることができる物質膜で形成することが望ましい。したがって、耐熱性金属膜はＰｔ膜で形成することが望ましい。しかし、耐熱性金属膜はＰｔ膜、Ｉｒ膜、Ｒｕ膜、Ｒh膜、Ｏｓ膜、Ｐｄ膜またはこれらの組合せ膜で形成する場合もある。前記耐熱性金属膜は化学気相蒸着方法、物理的蒸着方法、原子層蒸着方法、スパッタリング方法またはレーザー溶発方法を用いて形成できる。例えば、耐熱性金属膜をＰｔ膜として形成する場合にはスパッタリング方法を用いて形成することが望ましい。耐熱性金属膜の厚さは形成しようとする物質膜によって変わるが、耐熱性金属膜は４００Åないし２５００Åの間の厚さに形成できる。例えば、耐熱性金属膜をＰｔ膜で形成した場合には１５００Å程度の厚さに形成することが望ましい。
【００９７】
下部導電膜３３６を形成した後、下部導電膜３３６上に誘電膜３３８を形成する。前記誘電膜３３８はＴｉＯ2膜、Ｔａ2Ｏ5膜Ａｌ2Ｏ3膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜、ＰｂＴｉＯ3膜、ＳｉＯ2膜、ＳｉＮ膜、（Ｂａ、Ｓｒ）ＴｉＯ3膜、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3膜、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3膜、ＳｒＢｉ2Ｔａ2Ｏ9膜またはこれらの組合せ膜で形成できる。しかし、後続工程で形成されるキャパシタの停電容量をさらに向上させるために誘電膜３３８は高誘電体膜または強誘電体膜で形成することが望ましい。例えば、前記誘電膜３３８はＰＺＴ膜、ＢＳＴ膜、ＰＬＺＴ膜またはこれらの組合せ膜で形成することが望ましい。誘電膜３３８は通常的な方法で形成できるが、誘電膜３３８を形成するための具体的な方法の選択は前記で誘電膜３３８として羅列した物質膜の種によって変わる。誘電膜３３８をＰＺＴ膜で形成した場合にはゾルーゲル（ｓｏｌ−ｇｅｌ）方法を用いて形成することが望ましい。また、誘電膜３３８の形成厚さは誘電膜３３８として形成しようとする物質膜によって変わるだろうが、誘電膜３３８は５００Åないし２０００Åの厚さに形成することが望ましい。誘電膜３３８をＰＺＴ膜で形成した場合には２０００Å程度の厚さに形成することが望ましい。
【００９８】
一方、誘電膜３３８を形成した以後には酸素雰囲気及び６００℃ないし９００℃の間の温度で熱処理を遂行する。誘電膜３３８をＰＺＴ膜で形成した場合には７５０℃程度で前記熱処理工程を遂行する。そうすると、前記熱処理によって誘電膜３３８が稠密になりキャパシタの停電容量が向上され、キャパシタの漏れ電流特性が緩和される。一方、酸素雰囲気の熱処理が実施されるために、酸素が導電性プラグ３２４に拡散できる。しかし、拡散防止膜が含まれている界面膜３３４とコバルトシリサイド膜とからなった上部プラグ３３２が導電性プラグ３２４の上部に形成されているために、導電性プラグ３２４の下部膜である下部プラグ３３０への酸素拡散は遮断される。
【００９９】
誘電膜３３８を形成した後、誘電膜３３８上に上部導電膜３４０を形成する。上部導電膜３４０は耐熱性金属膜、金属酸化物膜またはこれらの組合せ膜で形成できる。前記金属膜はＰｔ膜、Ｉｒ膜、Ｒｕ膜、Ｒh膜、Ｏｓ膜またはＰｄ膜の場合もあり、前記金属酸化物膜はＲｕＯ2膜、ＩｒＯ2膜、（Ｃａ、Ｓｒ）ＲｕＯ3膜またはＬａＳｒＣｏＯ3膜で有り得る。上部導電膜３４０はＩｒＯ2膜とＩｒ膜とが順次的に積層された２重膜で形成することが望ましい。ＩｒＯ2膜は誘電膜３３８から酸素原子が離脱する場合酸素原子を再供給する。一方、上部導電膜３４０は形成しようとする物質膜によって形成厚さが変わるだろうが、上部導電膜３４０は５００Åないし３０００Åの間の厚さに形成することが望ましい。前記上部導電膜３４０を金属酸化物膜と耐熱性金属膜とが順次的に積層された２重膜として形成する場合には、金属酸化物膜は１００Åないし１０００Åの間の厚さに形成して、耐熱性金属膜は４００Åないし２０００Åの間の厚さに形成することが望ましい。上部導電膜３４０をＩｒＯ2膜とＩｒ膜とが順次的に積層された２重膜として形成する場合にはＩｒＯ2膜は３００Å程度の厚さに形成して、Ｉｒ膜は１２００Å程度の厚さに形成することが望ましい。
【０１００】
図１２を参照すると、図１１に示された界面膜３３４、下部導電膜３３６、誘電膜３３８及び上部導電膜３４０をパターニングして界面膜パターン３３４'、キャパシタ下部電極３３６'、キャパシタ誘電膜３３８'及びキャパシタ上部電極３４０’を各々形成する。キャパシタＣを形成するための前記パターニング段階は１回のフォトエッチング工程で遂行される場合もあり、２回以上のフォトエッチング工程で遂行される場合もある。キャパシタＣを２回のフォトエッチング工程で形成する場合、まず上部導電膜３４０をパターニングして上部電極３４０’を形成する。次に、誘電膜３３８、下部導電膜３３６、界面膜３３４をパターニングしてキャパシタ誘電膜３３８'、下部電極３３６'及び界面膜パターン３３４’を形成する。キャパシタＣを３回のフォトエッチング工程で形成する場合には上部導電膜３４０／誘電膜３３８及び下部導電膜３３６／界面膜３３４各々に対して別個のフォトエッチング工程を遂行する場合もある。他の方法で、上部導電膜３４０及び誘電膜３３８が別途のフォトエッチング工程でパターニングされ、下部導電膜３３６及び界面膜３３４が異なる別途のフォトエッチング工程でパターニングできる。
【０１０１】
図１３及び図１４を参照すると、前記のように２回または３回のフォトエッチング工程を遂行してキャパシタＣを形成すると、図１２に示されたこととは別にキャパシタＣの側壁プロファイルは階段型の形態を有することができる。図１３は２回のフォトエッチング工程を遂行してキャパシタＣを形成した場合を示し、図１４は３回のフォトエッチング工程を遂行してキャパシタＣを形成した場合を示す。
【０１０２】
前記のように、キャパシタＣを形成した後にはその結果物を４５０℃ないし６００℃の間の温度及び酸素雰囲気下で熱処理することが望ましい。このように、熱処理をするとキャパシタを安定化させることができ、前記キャパシタを形成するために遂行したエッチング工程で誘発されたキャパシタの損傷を回復させることができる。特に、導電性プラグ３２４の上部プラグ３３２を９００℃まで熱的に安定した面抵抗を有したコバルトシリサイド膜で形成すると、下部導電膜３３６を構成する金属酸化物膜及び誘電膜３３８を形成した以後またはキャパシタＣを形成した以後に遂行される６００℃以上の高温熱処理工程でキャパシタＣと下部プラグ３３０間のコンタクト抵抗の劣化をより効果的に防止できるようになる。
【０１０３】
一方、前記のようにキャパシタＣを形成した後にはＩＬＤ工程、ＩＭＤ工程、パッシベーション工程などが進行されることが一般的である。ところで、このような工程が進行される中キャパシタ誘電膜３３８'の誘電特性が劣化される恐れがある。すなわち、ＩＬＤ工程、ＩＭＤ工程及びパッシベーション工程が進行される間に水素ソースガス（hｙｄｒｏｇｅｎ  ｂａｓｅｄ  ｇａｓ）、例えば水素ガスが生じてキャパシタ誘電膜３３８’を劣化させる場合がある。したがって、キャパシタＣを形成した後に遂行する工程でキャパシタＣを外部環境から保護するために、キャパシタＣを包む機能性膜を形成する。このために本発明による半導体メモリ素子製造方法はキャパシタＣを包む多重膜で構成されたカプセル化膜ＥＬを提供する。
【０１０４】
ところで、多重膜で構成されたカプセル化膜ＥＬはキャパシタＣを外部環境から保護するために次のような機能を遂行できるように形成することが望ましい。第一、キャパシタ誘電膜３３８'の揮発を防止しなければならない。すなわち、キャパシタ誘電膜３３８’をＰＺＴ膜、ＢＳＴ膜またはＰＬＺＴ膜のような高誘電体膜または強誘電体膜で形成する場合強誘電体膜が後続する集積工程で揮発することを防止しなければならない。なぜなら、強誘電体膜が揮発するとキャパシタＣが劣化されて電荷蓄積によって情報を貯蔵する固有の機能が喪失されるためである。第二、カプセル化膜ＥＬはキャパシタ誘電膜３３８と反応してはいけない。第三、カプセル化膜ＥＬはキャパシタ誘電膜３３８'と反応を起こしてはいけない。第四、カプセル化膜ＥＬは後続する集積工程で水素ソースガスが直接的にキャパシタ誘電膜３３８'に拡散することを阻止できなければならない。これだけではなく、後続集積工程で形成される層間絶縁膜ＩＬＤ膜、金属間絶縁膜ＩＭＤ膜またはパッシベーション膜内に封入された水素ソースガスがキャパシタ誘電膜３３８'に拡散することを阻止できなければならない。
【０１０５】
前述した要件を満足させるために、本発明はブロックキング膜とキャパシタ保護膜とを含むカプセル化膜ＥＬを形成する。ここで、キャパシタ保護膜の主機能は後続集積工程で水素ソースガスがキャパシタ誘電膜３３８'に拡散することを防止することである。そして、ブロックキング膜はキャパシタ保護膜下部に形成されて、ブロックキング膜の下部に形成された物質膜とキャパシタ保護膜とが相互反応することを防止する機能及び／またはキャパシタ誘電膜３３８'の揮発防止機能を主に遂行する。もちろん、主に遂行する機能においてブロックキング膜とキャパシタ保護膜とは差はあるが、前記で羅列した機能を全部遂行することはもちろんである。ブロックキング膜とキャパシタ保護膜との機能はカプセル化膜ＥＬを形成する過程またはキャパシタＣを形成した後に進行される後続集積工程で主に示される。したがって、これに対しては以後に詳細に説明する。
【０１０６】
カプセル化膜ＥＬを多重膜で形成する場合、次のようにカプセル化膜ＥＬを構成してキャパシタＣを包むことができる。例えば、３重膜からなったカプセル化膜ＥＬの場合、ブロックキング膜、緩衝膜及びキャパシタ保護膜の順序で積層させたカプセル化膜ＥＬでキャパシタＣを包むことができる。そして、２重膜からなったカプセル化膜ＥＬの場合、ブロックキング膜とキャパシタ保護膜とで積層されたカプセル化膜ＥＬでキャパシタＣを包む場合もある。このように、カプセル化膜Ｃの物質膜数及びその構成は多様に決定できる。しかし、少なくともブロックキング膜とキャパシタ保護膜とは含めることが望ましい。ここで積層させようとする物質膜の数はカプセル化膜ＥＬ形成工程の経済性などを考慮して決定することはもちろんである。
【０１０７】
図１５を参照すると、本発明による半導体メモリ素子製造方法の第１実施例ではカプセル化膜ＥＬを２重膜で形成する。まず、キャパシタＣを包むブロックキング膜３４２を半導体基板３００の全面に形成する。その後、ブロックキング膜３４２上にキャパシタ保護膜３４４を形成する。ブロックキング膜３４２として形成する物質膜はブロックキング膜３４２の機能を考慮して選択する。望ましくは、ブロックキング膜３４２はＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で形成できる。一方、ブロックキング膜３４２として形成しようとする物質膜の選択において、キャパシタ保護膜３４４と反応を起こさない物質膜を選択することが望ましい。したがって、ブロックキング膜３４２を形成するための物質膜の種はキャパシタ誘電膜３３８'として形成した物質膜の種によって決定することが望ましい。例えば、ＰＺＴ膜、ＢＳＴ膜またはＰＬＺＴ膜のような高誘電体膜または強誘電体膜でキャパシタ誘電膜３３８’を形成した場合には、ＴｉＯ2膜でブロックキング膜３４２を形成することが望ましい。前記ブロックキング膜３４２の厚さはブロックキング膜３４２が遂行する機能、ブロックキング膜３４２として選択した物質膜の物性などを考慮して決定する。したがって、ブロックキング膜３４２は５０Åないし１５００Åの厚さに形成することが望ましい。
【０１０８】
一方、ブロックキング膜３４２を形成するための具体的な方法の選択は、前記で羅列した物質膜の種によって変わる。なぜなら、ブロックキング膜３４２として形成できる物質膜として羅列した各々の物質膜によって、ブロックキング膜３４２の形成時適用が容易な方法があるためである。望ましくは、ブロックキング膜３４２は化学気相蒸着（Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法、物理的気相蒸着（Ｐhｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）方法、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法またはレーザー溶発方法（Ｌａｓｅｒ  ａｂｌａｔｉｏｎ）を用いて形成できる。しかし、ブロックキング膜３４２をＴｉＯ2膜で形成する場合にはスパッタリング方法を用いて形成することがより望ましい。もちろん、スパッタリング方法以外の方法も用いることができることはもちろんである。
【０１０９】
スパッタリング方法を用いてＴｉＯ2膜をブロックキング膜３４２として形成する場合に、ターゲット物質、スパッタリングガス及び反応ガスでは各々チタン金属、アルゴンガス及び酸素ガスを用いることができる。そして、工程条件は次のように設定できる。例えば、ブロックキング膜３４２を形成するための装置としてＤ．Ｃスパッタリング装備を用いる時には１ｋＷないし６ｋＷの間の電力を印加できるが、６ｋＷ程度であることが望ましい。そして、チャンバの温度は２５℃ないし７００℃の間で有り得るが、６３０℃程度が望ましい。チャンバの圧力は１ｍｔｏｒｒないし５ｍｔｏｒｒの間に調節できるが、１ｍｔｏｒｒ程度に調節することが望ましい。また、アルゴンガスと酸素ガスとの流量は各々８ｓｃｃｍないし１４ｓｃｃｍの間に調節できるが、１０ｓｃｃｍ程度に各々調節することが望ましい。
【０１１０】
キャパシタ保護膜３４４として形成する物質膜はキャパシタ保護膜３４４が遂行する機能を考慮して選択する。望ましくは、キャパシタ保護膜３４４はＴｉＯ2膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜またはＰｂＴｉＯ3膜で形成できる。ここで、キャパシタ保護膜３４４として形成する物質膜の種は、キャパシタ誘電膜３３８'として形成された物質膜の種及びブロックキング膜３４２として形成された物質膜の種によって変わることができる。例えば、ブロックキング膜３４２と反応性がある物質膜とでキャパシタ保護膜３４４を形成しないことが望ましい。また、ブロックキング膜３４２とは異なる物質膜でキャパシタ保護膜３４４を形成することが望ましい。前記物質膜中からＡｌ2Ｏ3膜でキャパシタ保護膜３４４を形成することがより望ましい。一方、キャパシタ保護膜３４４の厚さはキャパシタ保護膜３４４が遂行する機能、キャパシタ保護膜３４４として選択した物質膜の物性などを考慮して決定する。望ましくは、キャパシタ保護膜３４４は５０Åないし５０００Åの厚さに形成することが望ましい。しかし、キャパシタ保護膜３４４は５０Åないし１５００Åの厚さに形成することがより望ましい。一方、キャパシタ保護膜３４４が１５００Å以上になると、キャパシタ保護膜３４４が層間絶縁膜として使用できる。したがって、後続するＩＬＤ工程を実施しない場合もある。
【０１１１】
キャパシタ保護膜３４４を形成するための具体的な方法の選択は、前記で羅列した物質膜の種によって変わることができる。その理由に対してはブロックキング膜３４２の形成段階を説明しながら既に説明したことがある。望ましくは、キャパシタ保護膜３４４は化学気相蒸着（Ｃhｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法、物理的蒸着（Ｐhｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）方法、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法またはレーザー溶発方法を用いて形成できる。
【０１１２】
しかし、原子層蒸着方法を用いてキャパシタ保護膜３４４を形成することがより望ましい。なぜなら、原子層蒸着方法は次のような工程上の長所を有しているためである。すなわち、原子層蒸着方法は低温で工程を遂行することが可能である。そして、物理的及び化学的に非常に安定したキャパシタ保護膜３４４を形成できる。したがって、既に説明したことがあるキャパシタ保護膜３４４の機能を強化させることができる。また、キャパシタ保護膜３４４を形成する時、１原子層単位で反復形成するために、膜厚を正確に制御することが可能である。同時に、キャパシタ保護膜３４４が蒸着される被蒸着表面のトポロジーがどんなに複雑であっても、１００％のステップカバレージを有するようにキャパシタ保護膜３４４を形成できる。
【０１１３】
前記原子層蒸着方法を用いてキャパシタ保護膜３４４としてＡｌ2Ｏ3膜を形成する時には、まず原子層蒸着装置のチャンバ内にローディングされた半導体基板の上部にアルミニウムソースガスを流す。アルミニウムソースガスとしてＴＭＡ（ＴｒｉＭｅｔhｙｌ  Ａｌｕｍｉｎｕｍ）、ＤＭＡＨ（ＤｉＭｅｔhｙｌＡｌｕｍｉｎｕｍ  Ｈｙｄｒｉｄｅ）、ＤＭＥＡＡ（ＤｉＭｅｔhｙｌＥｔhｙｌＡｍｉｎｅ  Ａｌａｎｅ）、ＴＩＢＡ（ＴｒｉＩｓｏＢｕｔｙ  Ａｌｕｍｉｎｕｍ）またはこれらの組合せガスを用いることができる。流したアルミニウムソースガスは半導体基板の全面に化学的または物理的に吸着される。その後、チャンバ内に残留するガスを除去した後、不活性ガスで半導体基板の上部をパージ（ｐｕｒｇｅ）して物理的に吸着されたアルミニウムソースガスを除去する。不活性ガスは、Ａｒガス、Ｎ2ガス、Ｎ2Ｏガスまたはこれらの組合せガスを用いることができる。続いて、酸素ソースガスを半導体基板の上部に流す。酸素ソースガスとしてはＨ2Ｏガス、Ｎ2Ｏガス、Ｏ3ガスまたはこれらの組合せガスを用いることができる。アルミニウムソースガスと酸素ソースガスとの反応はアルミニウムソースガスが吸着されている半導体基板の上部表面のみで起きるために、１原子レベルの薄膜が形成される。その後、残留する酸素ソースガスをチャンバから除去した後、不活性ガスをパージして半導体基板の上部表面に物理的に吸着された酸素ソースガスを除去する。前記不活性ガスとして使用できるガスの種は既に説明したことがある。前記のような過程を経て１原子レベルの薄膜が形成されると、原子層蒸着方法の１サイクルが終了される。キャパシタ保護膜３４４を所定の厚さ、例えば１００Åの厚さに形成する時には所望する膜厚さを得る時まで原子層蒸着方法のサイクルを繰り返す。
【０１１４】
キャパシタ保護膜３４４としてＡｌ2Ｏ3膜を原子層蒸着方法を用いて形成するための望ましい工程条件は次のようである。すなわち、Ａｌ2Ｏ3膜の蒸着温度はウェーハ温度を基準に１５０℃ないし５００℃の間で有り得るが、３００℃程度が望ましい。アルミニウムソースガスのパルシング時間は０．１秒ないし２秒で有り得るが、１秒程度であることが望ましい。そして、物理的に吸着されたアルミニウムソースガスを取り除くための不活性ガスのパージ時間は０．１秒ないし１０秒で有り得るが、５秒程度であることが望ましい。また、酸素ソースガスのパルシング時間は０．１秒ないし２０秒で有り得るが、０．２秒程度であることが望ましい。同時に、物理的に吸着された酸素ソースガスを取り除くための不活性ガスのパージ時間は０．１秒ないし２０秒で有り得るが、６秒程度であることが望ましい。
【０１１５】
一方、カプセル化膜ＥＬの機能をさらに向上させるためにブロックキング膜３４２を形成した後及び／またはキャパシタ保護膜３４４を形成した後に熱処理段階を遂行できる。
【０１１６】
具体的に、ブロックキング膜３４２を形成した後にブロックキング膜３４２の絶縁特性を強化させるために酸素雰囲気の熱処理工程を選択的（Ｏｐｔｉｏｎａｌ）に遂行できる。望ましくは、６００℃以下で熱処理工程を遂行する。なぜなら、ブロックキング膜３４２を高温、例えば６００℃以上で熱処理するようになると酸素が導電性プラグ３２４に拡散する恐れがあるためである。より望ましくは、４００℃ないし６００℃の間で熱処理工程を遂行する。
【０１１７】
キャパシタ保護膜３４４を形成した後にキャパシタ保護膜３４４の絶縁特性を強化するために酸素雰囲気の熱処理工程を選択的（ｏｐｔｉｏｎａｌ）に遂行する場合もある。望ましくは６００℃以下で熱処理工程を遂行する。より望ましくは、４００℃ないし６００℃の間の温度で熱処理工程を遂行する。
【０１１８】
一方、場合によってキャパシタ保護膜３４４を形成した以後に６００℃以上の高温熱処理工程を遂行する場合もある。なぜなら、カプセル化膜ＥＬが形成されているために、酸素が容易に導電性プラグ３２４に拡散されないためである。特に、原子層蒸着方法以外の方法でキャパシタ保護膜３４４を形成した場合には、キャパシタ保護膜３４４を形成した後に高温熱処理工程を遂行することが望ましい場合もある。なぜなら、原子層蒸着方法によって形成されたキャパシタ保護膜３４４の場合は、膜質が非常に安定なために高温で熱処理を進めなくてもキャパシタ保護膜３４４としての機能を遂行できるが、他の方法で形成されたキャパシタ保護膜３４４の場合には６００℃以上の高温熱処理工程を通して絶縁特性を強化させる必要があるためである。特に、ブロックキング膜３４２を形成して熱処理工程を進行していなくて、キャパシタ保護膜３４４を原子層蒸着方法によって形成していない場合には、６００℃以上の高温熱処理工程を実施することが望ましい。一方、原子層蒸着方法によって形成されたキャパシタ保護膜３４４は膜質が安定なために、熱処理工程が進行される中、導電性プラグ３２４に酸素が拡散されることをより確実に防止できる。したがって、キャパシタ保護膜３４４の熱処理段階における工程マージンをさらに増加させることができるようになる。
【０１１９】
前記のようにキャパシタＣをカプセル化膜ＥＬで包むと、後続工程でキャパシタＣが劣化されることを防止できる。これに対しては以下で具体的に説明する。
【０１２０】
図１６を参照すると、カプセル化膜ＥＬを形成した後ＩＬＤ工程を進行する。すなわち、半導体基板３００の全面に第３層間絶縁膜３４６を形成する。第３層間絶縁膜３４６はシリコン酸化膜、シリコン酸化窒化膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ、ＴＥＯＳ膜、オゾン−ＴＥＯＳ膜、ＰＥ−ＴＥＯＳ膜、ＵＳＧ膜またはこれらの組合せ膜で有り得る。
【０１２１】
例えば、第３層間絶縁膜３４６を化学気相蒸着方法を用いてシリコン酸化膜として形成する場合には、シランガスと酸素ガスとが反応ガスとして用いられる。ところで、シランガスと酸素ガスとの反応結果水素が副産物として派生されてキャパシタ誘電膜３３８'を劣化させる場合がある。しかし、本発明によると、キャパシタＣは多重膜で構成されたカプセル化膜ＥＬで覆い被されてあるために、ＩＬＤ工程で水素がキャパシタＣに拡散することを遮断できる。カプセル化膜ＥＬを構成する物質膜中から、特にキャパシタ保護膜３４４が水素遮断機能を主に遂行する。もちろん、程度の差はあるがブロックキング膜３４２も水素遮断機能を遂行することはもちろんである。
【０１２２】
続いて、メタル工程を進行する。すなわち、まず第３層間絶縁膜３４６、キャパシタ保護膜３４４及びブロックキング膜３４２を通常的な方法でパターニングして、キャパシタ上部電極３４０'の一部を露出させるコンタクトホール３４８を形成する。第３層間絶縁膜３４６はフルオロを基礎にした（Ｆｌｕｏｒｉｎｅ−ｂａｓｅｄ）湿式エッチングまたは乾式エッチング方法によってパターニングできる。そして、キャパシタ保護膜３４４及びブロックキング膜３４２はアルゴンとＣＦ4雰囲気で反応性イオンエッチング方法を用いてパターニングできる。コンタクトホール３４８を形成した後、上部電極メタルコンタクト３５０を形成する。コンタクトホール３４８を形成した後、回復熱処理工程（Ｒｅｃｏｖｅｒｙ  ａｎｎｅａｌｉｎｇ）を遂行する場合もある。回復熱処理工程は、例えば４５０℃ないし５００℃の間の温度で酸素雰囲気で遂行できる。図１６には示さなかったが、上部電極メタルコンタクト３５０が形成される時、下部電極メタルコンタクトも一緒に形成される場合もある。
【０１２３】
図１７を参照すると、上部電極メタルコンタクト３５０を形成した後、パッシベーション工程を進行してパッシベーション膜３５２を形成する。パッシベーション膜３５２はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜またはこれらの組合せ膜で形成できる。しかし、パッシベーション膜３５２はシリコン窒化膜またはシリコン酸化窒化膜で形成することが望ましい。前記パッシベーション膜３５２の厚さは普通２０００Åないし２００００Åの間の厚さに形成する。パッシベーション膜３５２は化学気相蒸着方法、物理的蒸着方法、原子層蒸着方法、スパッタリング方法またはレーザー溶発方法を用いて形成できる。しかし、パッシベーション膜３５２はＰＥＣＶＤ方法を用いて形成することが望ましい。
【０１２４】
パッシベーション膜３５２をＰＥＣＶＤ方法を用いてシリコン窒化膜として形成する場合には、ＲＦパワーは３００ないし６００Ｗで有り得るが、４００Ｗ程度が望ましい。反応チャンバ内の圧力は１ないし１５ｔｏｒｒの間で有り得るが、５ｔｏｒｒ程度であることが望ましい。反応チャンバ内の温度は１５０℃ないし５００℃の間で有り得るが、３００℃程度であることが望ましい。反応ガスとして用いられるシランガス（ＳｉＨ4）の供給流量は５０ないし５００ｓｃｃｍの間で有り得るが、１５０ｓｃｃｍ程度であることが望ましい。反応ガスとして用いられるアンモニア（ＮＨ3）ガスの供給流量は２０ないし２００ｓｃｃｍの間で有り得るが、４０ｓｃｃｍ程度であることが望ましい。
【０１２５】
パッシベーション膜３５２をＰＥＣＶＤ方法を用いてシリコン酸化窒化膜として形成する場合にはＲＦパワー、反応チャンバ内の圧力及び反応チャンバ内の温度はパッシベーション膜３５２をＰＥＣＶＤ方法を用いてシリコン窒化膜で形成する場合と実質的に同一である。ただし、反応ガスとして用いられるシランガス（ＳｉＨ4）の供給流量は１０ないし２００ｓｃｃｍの間で有り得るが、５０ｓｃｃｍ程度であることが望ましい。反応ガスとして用いられるアンモニア（ＮＨ3）ガスの供給流量は２０ないし５００ｓｃｃｍの間で有り得るが、１５０ｓｃｃｍ程度であることが望ましい。反応ガスとして用いられるＮ2Ｏガスの供給流量は２０ないし５００ｓｃｃｍの間で有り得るが、１５０ｓｃｃｍ程度であることが望ましい。
【０１２６】
一方、パッシベーション膜３５２を形成する過程でも、ＩＬＤ工程と同様に水素ソースガスがキャパシタＣに浸透する場合がある。しかし、キャパシタ保護膜３４４が水素ソースガスのキャパシタＣ浸透を遮断するようになる。その結果、パッシベーション工程が進行される過程でもキャパシタＣの劣化が防止される。ブロックキング膜３４２も程度の差はあるが水素ソースガスのキャパシタＣ浸透を遮断できることはもちろんである。
【０１２７】
一方、前記上部電極メタルコンタクト３５０を形成するためにコンタクトホール３４８を形成する過程でキャパシタ上部電極３４０'上に形成されたカプセル化膜ＥＬの一部が除去されるということに対しては既に説明した。したがって、メタルコンタクト形成工程以後に遂行されるパッシベーション工程で水素ソースガスがカプセル化膜ＥＬが除去されたキャパシタ上部電極３４０'部分に浸透する場合がある。また、パッシベーション膜３５２自体にも水素ソースガスが封入されているために、パッシベーション工程が終了された以後にも封入された前記水素ソースガスがキャパシタＣ方向に拡散してキャパシタ誘電膜３３８’を劣化させる場合もある。したがって、パッシベーション工程における水素浸透によるキャパシタ誘電膜３３８'の劣化をより完全に防止するためにパッシベーション工程を進行する前に水素浸透防止膜３５４を選択的に形成できる。前記水素浸透防止膜３５４は後続パッシベーション膜３５２形成工程で誘発される水素ソースガスがキャパシタＣ方向に拡散してキャパシタ誘電膜３３８’を劣化させることを防止する。
【０１２８】
前記水素浸透防止膜３５４は、カプセル化膜ＥＬを構成するキャパシタ保護膜３４４と実質的に同一な機能を遂行する。したがって、水素浸透防止膜３５４で形成する物質膜が備えるべき物理的、化学的、結晶学的物性はキャパシタ保護膜３４４として形成する物質膜と実質的に同一である。前記水素浸透防止膜３５４はＡｌ2Ｏ3、ＴｉＯ2膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＳｒＴｉＯ3膜、Ｂｉ4Ｔｉ3Ｏ12膜、ＰｂＴｉＯ3膜またはこれらの組合せ膜で形成できる。しかし、水素浸透防止膜３５４はＡｌ2Ｏ3膜で形成することが望ましい。前記水素浸透防止膜３５４は通常的な方法である化学気相蒸着方法、物理的蒸着方法、スパッタリング方法、原子層蒸着方法またはレーザー溶発方法を用いて形成できる。しかし、前記水素浸透防止膜３５４は、原子層蒸着方法によって形成することが望ましい。原子層蒸着方法によって水素浸透防止膜３５４を形成する場合に得られる長所は原子層蒸着方法によってキャパシタ保護膜３４４を形成する場合に得られる長所と実質的に同一である。前記水素浸透防止膜３５４を原子層蒸着方法によって形成する場合に望ましい工程条件は、キャパシタ保護膜３４４を原子層蒸着方法で形成する場合に適用できる望ましい工程条件と実質的に同一である。
【０１２９】
前記水素浸透防止膜３５４は、５０Åないし２００００Åの間の厚さに形成できるが、２００Åないし３００Åの間の厚さに形成することが望ましい。
【０１３０】
一方、示さなかったが水素浸透防止膜３５４を形成する前に酸化膜でなった緩衝膜を選択的に形成する場合もある。前記緩衝膜は常圧ＣＶＤ方法またはＰＥＣＶＤ方法を用いて形成できる。例えば、前記緩衝膜を常圧ＣＶＤ方法による酸化膜で形成する場合、前記緩衝膜はオゾン−ＴＥＯＳ膜、ＰＳＧ膜またはＢＰＳＧ膜で形成できる。前記緩衝膜をＰＥＣＶＤ方法による酸化膜として形成する場合には、前記緩衝膜はＰＥ−ＴＥＯＳ膜またはＰＥ−ＳｉＨ4膜で形成できる。
【０１３１】
ＰＥ−ＣＶＤ方法を使用するがシランガスまたはＴＥＯＳガスを反応ガスで基礎して緩衝膜を形成することが望ましい。緩衝膜をＰＥ−ＣＶＤ方法を用いてＰＥ−ＴＥＯＳ膜として形成する場合に、ＲＦパワーは１００Ｗないし５００Ｗの間で有り得るが、２００Ｗであることが望ましい。反応チャンバの圧力は１ないし１５ｔｏｒｒの間で有り得るが、５ｔｏｒｒであることが望ましい。反応チャンバの温度は１５０ないし４５０℃の間で有り得るが、３００℃であることが望ましい。
【０１３２】
図８及び図１７を参照して説明したように、キャパシタＣをカプセル化膜ＥＬで包んだ後にＩＬＤ工程、パッシベーション工程などを進行すると、水素ソースガスによるキャパシタ誘電膜３３８'の劣化を防止できる。同時に、パッシベーション工程を進行する前に水素浸透防止膜３５４を追加でさらに形成する場合にはキャパシタＣを形成した以後に遂行される半導体メモリ素子の集積過程でキャパシタ誘電膜３３８’が劣化されることをより完全に防止できるようになる。
【０１３３】
本発明による半導体メモリ素子製造方法の第２実施例は、導電性プラグ（図９の３２４参照）をドーピングされたポリシリコンで形成して後続シリサイド化熱処理工程で導電性プラグ（図９の３２４参照）全体をシリサイド化するという点のみを除外すると、本発明による半導体メモリ素子製造方法の第１実施例と実質的に同一の工程段階が進行される。
【０１３４】
第２実施例では導電性プラグ（図９の３２４参照）全体をシリサイド化しなければならないので、シリサイド化熱処理工程でソース物質膜として用いられる高融点金属膜（図９の３２６参照）を前記第１実施例の場合より厚く形成することが望ましい。したがって、前記高融点金属膜（図９の３２６参照）は１３０Å以上の厚さに形成してシリサイド化熱処理工程以後にも高融点金属膜が残留できるようにすることが望ましい。導電性プラグ（図９の３２４参照）全体をシリサイド化する熱処理工程は第１実施例の場合と実質的に同一の工程条件で進行される。
【０１３５】
本発明による半導体メモリ素子製造方法の第３実施例では第１実施例の場合とは別に高融点金属のシリサイド膜、例えばコバルトシリサイド膜を上部プラグ（図１０の３３２参照）に形成することでなく、界面膜（図１１の３３４参照）内に形成する。
【０１３６】
図１８を参照すると、第１実施例の場合と実質的に同一の工程段階を進行して第１及び第２層間絶縁膜３１８及び３２０内に導電性プラグ３２４を形成する。前記導電性プラグ３２４は図１０に示された下部プラグ３３０と実質的に同一の物質膜で形成できる。例えば、前記導電性プラグ３２４はドーピングされたポリシリコン膜で形成することが望ましい。その後、導電性プラグ３２４及び第２層間絶縁膜３２０上に導電膜３５６、高融点金属膜３５８及び表面平坦化膜３６０を順次的に形成する。前記導電膜３５６は図１０に示された下部プラグ３３０と実質的に同一の物質膜で形成できる。例えば、前記導電膜３５６は、ドーピングされたポリシリコン膜で形成するが、３０００Åないし１００００Åの間の厚さに形成することが望ましい。前記高融点金属膜３５８は図９に示された高融点金属膜３２６と実質的に同一の物質膜で形成できる。例えば、前記高融点金属膜３５８はコバルト膜で形成するが、５０Åないし２００Åの間の厚さに形成することが望ましい。前記表面平坦化膜３６０は図９に示された表面平坦化膜３２８と実質的に同一の物質膜で形成できる。例えば、前記表面平坦化膜３６０はチタン窒化膜で形成するが、５０Åないし１５０Åの間の厚さに形成することが望ましい。
【０１３７】
一方、ドーピングされたポリシリコン膜で導電膜３５６を形成するようになると導電膜３５６上部表面に自然酸化膜が形成される。したがって、高融点金属膜３５８を形成する前に導電膜３５６上に形成された自然酸化膜を除去することが望ましい。前記自然酸化膜を除去する方法は、本発明による半導体メモリ素子製造方法の第１実施例を説明して詳細に説明したのでその説明は省略する。
【０１３８】
図１９を参照すると、導電膜３５６、高融点金属膜３５８及び表面平坦化膜３６０を順次的に形成した後、シリサイド化熱処理工程を遂行して導電膜３５６上部をシリサイド膜３６２に変化させる。前記高融点金属膜３５８をコバルト膜で形成した場合には前記シリサイド化熱処理工程が進行される過程で導電膜３５６の上部がコバルトシリサイド膜に変化するようになる。前記シリサイド化熱処理工程は図１０に示された上部プラグ３３２を形成する過程で遂行したシリサイド化熱処理工程と実質的に同一に進行される。
【０１３９】
前記導電性プラグ３５６のシリサイド化熱処理工程以後には未反応高融点金属膜３５８及び未反応表面平坦化膜３６０を除去する。未反応高融点金属膜３５８及び未反応表面平坦化膜３６０を除去する方法は本発明による半導体メモリ素子製造方法に対する第１実施例の場合と実質的に同一である。
【０１４０】
前記のように未反応高融点金属膜３５８及び未反応表面平坦化膜３６０を取り除いた以後には、シリサイド膜３６２上に拡散防止膜（図示せず）を形成する。ところで、拡散防止膜（図示せず）を形成する段階から進行される工程段階は本発明による半導体メモリ素子製造方法の第１実施例の場合と実質的に同一であるのでその説明は省略する。
【０１４１】
一方、前記では導電性プラグ３２４及び導電膜３５６を別個の工程を進行して形成した。しかし、工程段階の数を減らすために導電性プラグ３２４及び導電膜３５６を一つの工程で形成する場合もある。例えば、ドーピングされたポリシリコンをコンタクトホール３２２及び第２層間絶縁膜３２０上に形成した後、第２層間絶縁膜３２０の上部表面にドーピングされたポリシリコン膜が所定高さで残留するようにドーピングされたポリシリコンの上部表面を平坦化する。そうすると、導電性プラグ３２４及び導電膜３５６を単一工程で形成できるようになる。
【０１４２】
本発明による半導体メモリ素子製造方法の第４実施例は、拡散防止膜形成段階及び下部導電膜形成段階を省略した点を除外すると第３実施例の場合と実質的に同一な工程段階が進行される。換言すれば、本発明による半導体メモリ素子製造方法の第４実施例で形成されるシリサイド膜（例えば、コバルトシリサイド膜）は拡散防止膜として用いられるばかりか、キャパシタ下部電極としても用いられる。
【０１４３】
一方、本発明による半導体メモリ素子製造方法の第４実施例ではシリサイド化熱処理工程で形成されるシリサイド膜（例えば、コバルトシリサイド膜）はキャパシタ下部電極で用いられるために、前記シリサイド化熱処理工程でシリコンソースとして用いられる導電膜（図１８の３５６参照）は十分な厚さに形成することが望ましい。したがって、導電膜（図１８の３５６参照）は３０００Åないし１００００Åの間の厚さに形成することが望ましい。また、前記シリサイド化熱処理工程を通して形成されるシリサイド膜（図１９の３６２参照）が３０００Åないし１００００Åの間の厚さに形成されるように前記シリサイド化熱処理工程を進行することが望ましい。
【０１４４】
本発明による半導体メモリ素子製造方法の第５実施例は、下部導電膜を形成する前に導電性プラグ及び第２層間絶縁膜上にシリサイド膜と拡散防止膜とを順次的に形成するという点及び前記シリサイド膜はＣＶＤ方法またはスパッタリング方法によって直接形成されるという点を除外すると第３実施例と実質的に同一な工程段階によって進行される。前記シリサイド膜は図１０に示された上部プラグ３３２と実質的に同一の物質膜で形成することが望ましく、５０Åないし１０００Åの間の厚さに形成することが望ましい。前記拡散防止膜は図１１に示された界面膜３３４に含まれた拡散防止膜と実質的に同一の物質膜で形成することが望ましい。
【０１４５】
図２０を参照すると、本発明による半導体メモリ素子製造方法の第６実施例は、下部プラグ３３０と上部プラグ３３２とで構成される導電性プラグ３２４の形成段階までは第１実施例の場合と実質的に同一な工程段階が進行される。
【０１４６】
続いて、導電性プラグ３２４の上部プラグ３３２上に界面膜パターン３６４とキャパシタ下部電極３６６とを単位セル別に形成する。具体的には、上部プラグ３３２及び第２層間絶縁膜３２０上に界面膜及び下部導電膜を順次的に形成する。前記界面膜及び下部導電膜は図１１に示された界面膜３３４及び下部導電膜３３６と実質的に同一である。その後、フォトエッチング工程を遂行して前記界面膜及び下部導電膜をパターニングして界面膜パターン３６４とキャパシタ下部電極３６６とを形成する。
【０１４７】
前記のように界面膜パターン３６４及びキャパシタ下部電極３６６を形成した以後には半導体基板３００の全面に通常的な方法、例えばＰＥＣＶＤ方法を用いて第３層間絶縁膜３６８を形成する。第３層間絶縁膜３６８として形成できる物質膜の種は第１層間絶縁膜３１８を形成できる物質膜の種と実質的に同一である。その後、フォトエッチング工程を遂行して第３層間絶縁膜３６８内にキャパシタ下部電極３６６の上部表面を露出させる開口３７０を形成する。そうしてから、前記開口３７０の側壁に通常的な方法を用いて拡散防止スペーサ３７２を形成する。前記拡散防止スペーサ３７２は図１５に示されたキャパシタ保護膜３４２と実質的に同一の物質膜で形成できる。例えば、拡散防止スペーサ３７２は、ＡＬＤ−Ａｌ2Ｏ3膜で形成することが望ましい。拡散防止スペーサ３７２を形成した後、拡散防止スペーサ３７２の膜質を安定化してその機能を向上させるために４００℃ないし６００℃の間の温度及び酸素雰囲気下で熱処理工程を選択的に遂行できる。前記開口３７０内には通常的な方法、例えばゾルーゲル方法を用いてキャパシタ誘電膜３７４を形成する。前記キャパシタ誘電膜３７４は図１２のキャパシタ誘電膜３３８'と実質的に同一の物質膜で形成できる。キャパシタ誘電膜３７４を形成した以後にはキャパシタ誘電膜３７４の誘電特性を強化するために６００ないし８００℃の間の温度及び酸素雰囲気下で熱処理工程を選択的に遂行できる。前記キャパシタ誘電膜３７４の上部にはキャパシタ上部電極３７６を形成する。前記キャパシタ上部電極３７６は上部導電膜を通常的な方法、例えばスパッタリング方法を用いて半導体基板の全面に形成した後、フォトエッチング工程を遂行して上部導電膜をパターニングすることにより形成できる。前記上部導電膜を形成できる物質膜の種、厚さ、構成及び形成方法は図１１に示された上部導電膜３４０の場合と実質的に同一である。その後、キャパシタ誘電膜３７４の上部表面中からキャパシタ上部電極３７６が形成されていない部分及びキャパシタ上部電極３７６の表面を直接的に包むカプセル化膜ＥＬ’を形成する。前記カプセル化膜ＥＬ'は図１５に示されたカプセル化膜ＥＬのように多重膜で形成することが望ましい。そして、カプセル化膜ＥＬ'は少なくともブロックキング膜３７８及びキャパシタ保護膜３８０を含むように形成することが望ましい。ブロックキング膜３７８とキャパシタ保護膜３８０とで形成できる物質膜の種、物質膜の厚さ及びその形成方法は図１５のブロックキング膜３４２とキャパシタ保護膜３４４との場合と実質的に同一である。前記キャパシタブロックキング膜３４２を形成する前及び／またはキャパシタ保護膜３８０を形成した後に酸素雰囲気下の熱処理工程を遂行できる。前記熱処理工程は本発明による半導体メモリ素子製造方法の第１実施例と実質的に同一な工程条件下で遂行できる。
【０１４８】
カプセル化膜ＥＬ’を形成した後、ＩＬＤ工程を遂行して半導体基板３００の全面に第４層間絶縁膜３８２を形成する。第４層間絶縁膜３８２を形成できる物質膜の種は第１層間絶縁膜３１８の場合と実質的に同一である。その後、メタル工程を進行して第４層間絶縁膜３８２を貫通してキャパシタ上部電極３７６をコンタクトする上部電極メタルコンタクト３８４を形成する。図示はしないが、この過程で下部電極メタルコンタクトを形成することもできる。その後、半導体基板３００の全面にパッシベーション膜３８６を形成する。前記パッシベーション膜３８６膜で形成できる物質膜の種、厚さ、構成及び形成方法は図１７に示されたパッシベーション膜３５２の場合と実質的に同一である。
【０１４９】
本発明による半導体メモリ素子製造方法の第６実施例でもキャパシタ誘電膜３７４を拡散防止スペーサ３７２及びカプセル化膜ＥＬ’を用いて直接的に包んだ後に後続工程を進行するために、ＩＬＤ工程、パッシベーション工程等で誘発される水素ソースガスによりキャパシタ誘電膜３７４が劣化されることを防止できる。
【０１５０】
一方、本発明による半導体メモリ素子製造方法に対する第６実施例の場合にも前記第１実施例と同様に、パッシベーション工程を進行する前に水素浸透防止膜３８８を半導体基板３００の全面に選択的に形成できる。また、図示はしないが、水素浸透防止膜３８８を形成する前に半導体基板３００の全面に緩衝膜を選択的に形成する場合もある。前記水素浸透防止膜３８８及び緩衝膜で形成できる物質膜の種、厚さ、構成及び形成方法は前記第１実施例の場合と実質的に同一である。前記のようにパッシベーション工程を遂行する前に緩衝膜及び／または水素浸透防止膜３８８を形成するようになると、パッシベーション工程で誘発された水素ソースガスが上部電極メタルコンタクト３８４が形成された部分を通してキャパシタ誘電膜３７４に拡散することをより完全に遮断できるようになる。
【０１５１】
本発明による半導体メモリ素子製造方法の第７実施例は、第１及び第２層間絶縁膜３１８及び３２０内に形成されたコンタクトホール３２２内に形成される導電性プラグ３２４全体を高融点金属のシリサイド膜で形成する。その以後には、前記第６実施例の場合と実質的に同一に工程段階が進行される。第１及び第２層間絶縁膜３１８及び３２０内に形成されたコンタクトホール３２２内に高融点金属のシリサイド膜を形成する方法は前記第２実施例で既に説明したので、ここでは省略する。
【０１５２】
本発明による半導体メモリ素子製造方法の第８実施例は、第１及び第２層間絶縁膜３１８及び３２０内に形成されたコンタクトホール３２２内に単一膜、例えばドーピングされたポリシリコンからなった導電性プラグ３２４のみを形成するという点、界面膜パターン３６４は導電膜パターン＼シリサイド膜パターン＼拡散防止膜パターンが順次的に積層された３中膜パターンになるように形成するという点を除外すると、前記第６実施例の場合と実質的に同一の工程段階が進行される。
【０１５３】
前記のように界面膜パターン３６４を３重膜パターンで形成するためにはまず、導電性プラグ３２４及び第２層間絶縁膜３２０上に導電膜、シリサイド膜及び拡散防止膜を順次的に形成する。ところで、導電膜、シリサイド膜及び拡散防止膜を順次的に形成する方法は前記第３実施例の場合と実質的に同一である。そして、前記導電膜、シリサイド膜及び拡散防止膜として形成しようとする物質膜の種及び厚さは前記第３実施例の場合と実質的に同一である。
【０１５４】
本発明による半導体メモリ素子製造方法の第９実施例は、第１及び第２層間絶縁膜３１８及び３２０内に形成されたコンタクトホール３２２内に単一膜、例えばドーピングされたポリシリコン膜で導電性プラグ３２４を形成する段階までは前記第７実施例の場合と実質的に同一の工程段階を進行する。その後、第４実施例で用いた方法で導電性プラグ３２４及び第２層間絶縁膜３２０上にドーピングされたポリシリコン膜とシリサイド膜とを形成する。その後、前記フォトエッチング工程を遂行して前記シリサイド膜及びドーピングされたポリシリコン膜をキャパシタ下部電極３６６及び界面膜パターン３６４で各々パターニングする。キャパシタ下部電極３６６を形成した以後には、前記第６実施例の場合と実質的に同一の工程段階が進行される。
【０１５５】
本発明によるメモリ素子製造方法の第１０実施例は、第１及び第２層間絶縁膜３１８及び３２０内に形成されたコンタクトホール３２２内に単一膜、例えばドーピングされたポリシリコン膜からなった導電性プラグ３２４を形成する段階までは前記第７実施例の場合と実質的に同一の工程段階が進行される。その後、導電性プラグ３２４及び第２層間絶縁膜３２０上にシリサイド膜と拡散防止膜とを順次的に形成する。その後、フォトエッチング工程を遂行して前記シリサイド膜及び拡散防止膜をパターニングすることにより界面膜パターン３６４を形成する。界面膜パターン３６４を形成した以後には本発明による半導体メモリ素子製造方法の第６実施例の場合と実質的に同一の工程段階が進行される。
【０１５６】
以下では多重膜からなったカプセル化膜ＥＬでキャパシタＣを包むと、ＩＬＤ工程、パッシベーション工程で生じる水素ソースガスによってキャパシタＣが劣化されないということを実験例を通して説明する。このために試片１Ｓ1を下のような条件で形成した。その後、試片１Ｓ1のキャパシタに−５ボルトないし５ボルトの間の電圧を印加しながら分極履歴度（Ｐｏｌａｒｉｚａｔｉｏｎ）及びキャパシタの漏れ電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を測定してその結果を図２１及び図２２に各々示した。
【０１５７】
試片１Ｓ1製作過程は次のようである。まず、半導体基板上にキャパシタ工程を進行して強誘電体キャパシタを形成した。キャパシタの面積は１．４４×１０-6cm2であり、キャパシタ誘電膜はＰＺＴ膜として厚さは２０００Åである。そして、キャパシタの上部電極はＩｒ膜とＩｒＯ2膜との２重膜であり、その厚さは各々１２００Åと３００Åとであり、キャパシタ下部電極はＰｔ膜とＩｒＯ2膜との２重膜であり、各々１５００Åと５００Åである。
【０１５８】
そして、カプセル化膜を２重膜で形成した。すなわち、ブロックキング膜はスパッタリング方法を用いてＴｉＯ2膜を１０００Åの厚さに形成した。その後、酸素雰囲気及び４５０℃で３０分間熱処理した。キャパシタ保護膜は原子層蒸着方法を用いてＡｌ2Ｏ3膜を１２０Åの厚さに形成した。
【０１５９】
続いて、水素ソースガスを誘発するＩＬＤ工程を進行してキャパシタが形成された半導体基板の全面に層間絶縁膜を形成した。続いて、上部電極と下部電極との一部を露出させるコンタクトホールを形成した。コンタクトホールを形成しながら生じた損傷を回復するために、酸素雰囲気及び４５０℃で３０分間試片１Ｓ1を熱処理した。その後、上部電極メタルコンタクト及び下部電極メタルコンタクトを形成した。
【０１６０】
図２１を参照すると、ＴｉＯ2膜／Ａｌ2Ｏ3膜で構成されたカプセル化膜を形成してからＩＬＤ工程を進行したが、残留分極度値が２５μＣ／cm2程度で元来の値をほとんどそのまま維持していることが分かる。この実験結果はカプセル化膜がキャパシタ誘電膜の劣化を防止したことを示している。
【０１６１】
図２２を参照すると、キャパシタの漏れ電流が約１ボルトないし４ボルトの間で約１０-10アンペアの値を有していることを確認できる。したがって、キャパシタ漏れ電流は半導体メモリ素子の動作電圧内で安定した分布を見せていることが確認できる。すなわち、この実験結果もカプセル化膜がキャパシタ誘電膜の劣化を防止していることを示している。
【０１６２】
次は、試片２Ｓ2と試片３Ｓ3とを追加で製作して試片１Ｓ1と比較実験をした。比較の便宜のために試片１Ｓ1のブロックキング膜とキャパシタ保護膜として使用されたＴｉＯ2膜及びＡｌ2Ｏ3膜を試片１Ｓ1と同一な方法を用いて試片２Ｓ2及び試片３Ｓ3のカプセル化膜として各々形成した。すなわち、試片２Ｓ2のカプセル化膜はＴｉＯ2膜のみをスパッタリング方法を用いて形成して、試片３Ｓ3のカプセル化膜はＡｌ2Ｏ3膜のみを原子層蒸着方法を用いて形成した。
【０１６３】
具体的に、試片２Ｓ2と試片３Ｓ3とを製造するためにまず、キャパシタ工程を遂行して半導体基板上に試片１Ｓ1と同一な条件でキャパシタを形成した。そうしてから、単一膜からなったカプセル化膜を形成した。試片２Ｓ2及び試片３Ｓ3の単一膜からなったカプセル化膜は次のような条件で形成された。
【０１６４】
試片２Ｓ2はカプセル化膜としてＴｉＯ2膜をスパッタリング方法を用いて１０００Åの厚さに形成した。その後、カプセル化膜の絶縁特性を強化するために酸素雰囲気及び６５０℃で３０分間熱処理をした。試片１Ｓ1のブロックキング膜を形成する時よりは熱処理温度を上昇させた。
【０１６５】
試片３Ｓ3はカプセル化膜としてＡｌ2Ｏ3膜を原子層蒸着方法を用いて１２０Åの厚さに形成した。この時、アルミニウムソースガス及び酸素ソースガスはＡｌ（ＣＨ4）3ガス及びＨ2Ｏガスを各々用いた。そして、カプセル化膜は熱処理しなかった。
【０１６６】
そうしてから、試片１Ｓ1と同様にＩＬＤ工程、メタル工程を遂行して試片２Ｓ2と試片３Ｓ3との下部電極及び上部電極にメタルコンタクトを形成した。
【０１６７】
その後、試片２Ｓ2及び試片３Ｓ3各々に対して試片１Ｓ1と同様に電圧を変化させながら分極度を測定してその結果を図２３に示した。図２３には試片１Ｓ1に対する分極履歴曲線も一緒に示した。
【０１６８】
一方、試片１Ｓ1、試片２Ｓ2及び試片３Ｓ3から１２個のチップダイを選択して、バリヤコンタクト抵抗を各々測定してその結果を図２４に示した。試片１Ｓ1、試片２Ｓ2及び試片３Ｓ3のバリヤコンタクト抵抗は各々Ｓ1、Ｓ2及びＳ3で表示した。
【０１６９】
図２３を参照すると、試片２Ｓ2の分極履歴曲線の面積は試片１Ｓ1の分極履歴曲線の面積より小さいということが確認できる。すなわち、ＩＬＤ工程で試片２Ｓ2のキャパシタ誘電膜の強誘電性は試片１Ｓ1より劣化されたことが分かる。そして、試片３Ｓ3の残留分極度はほとんど０に近いためにキャパシタ誘電膜の強誘電性が完全に劣化されたことを確認できる。これから次のような結論を下すことができる。
【０１７０】
−試片２Ｓ2のカプセル化膜（ＴｉＯ2膜）はＩＬＤ工程で水素の拡散を遮断はできるが、試片１Ｓ1のようにカプセル化膜を２重膜（ＴｉＯ2／Ａｌ2Ｏ3膜）で形成した場合より水素遮断効果は弱い。
【０１７１】
−試片１Ｓ1のブロックキング膜（ＴｉＯ2膜）に対する熱処理温度は試片２Ｓ2のカプセル化膜（ＴｉＯ2膜）に対する熱処理温度より低い。したがって、ブロックキング膜に対する絶縁特性が試片２Ｓ2のカプセル化膜よりは悪いことにもかかわらず試片１Ｓ1の水素遮断効果が良いので、水素拡散遮断機能は試片１Ｓ1のキャパシタ保護膜が主に遂行する。
【０１７２】
−試片２Ｓ2のように単一膜でカプセル化膜を形成して、６００℃以上の熱処理を通してカプセル化膜の絶縁特性を向上させるといっても水素によるキャパシタ劣化問題を完全に解決はできない。
【０１７３】
−試片３Ｓ3のキャパシタの誘電膜（Ａｌ2Ｏ3膜）が完全に劣化された理由はカプセル化膜を形成する方法と関連する。すなわち、酸素ソースガスとしてＨ2Ｏガスを用いたためである。ところで、本発明はブロックキング膜を形成した後キャパシタ保護膜を形成する。したがって、キャパシタ保護膜（Ａｌ2Ｏ3）を原子層蒸着方法で形成する時にキャパシタ誘電膜の劣化なく酸素ソースガスとしてＨ2Ｏガスを用いることができる。
【０１７４】
図２４を参照すると、試片１Ｓ1のバリヤコンタクト抵抗は試片３Ｓ3のバリヤコンタクト抵抗よりは小さいということが分かる。そして、試片２Ｓ2のバリヤコンタクト抵抗は平均１ＭΩ以上にバリヤコンタクト抵抗が劣化されたことが分かる。図２４のグラフから次のような結論を下すことができる。
【０１７５】
−試片１Ｓ1のカプセル化膜中ブロックキング膜を形成する時の熱処理温度は４５０℃で試片２Ｓ2のカプセル化膜を形成する時の熱処理温度である６００℃よりは低い。したがって、試片２Ｓ2のバリヤコンタクト抵抗が増加された理由は高温熱処理工程を遂行してカプセル化膜を熱処理することにより、酸素がコンタクトプラグに拡散したためである。
【０１７６】
−試片３Ｓ3のカプセル化膜は試片２Ｓ2のカプセル化膜より酸素の拡散を防止する能力が優秀である。一方、試片１Ｓ1のカプセル化膜中キャパシタ保護膜は試片３Ｓ3のカプセル化膜と同一な条件で形成された。ところで、酸素拡散遮断能力は試片１Ｓ1のカプセル化膜が優秀である。したがって、カプセル化膜を２重膜で形成するとカプセル化膜の酸素遮断能力が向上される。
【０１７７】
【発明の効果】
本発明による半導体メモリ素子の一側面によると、キャパシタ誘電膜がキャパシタ形成以後に形成されるＩＬＤ膜、パッシベーション膜などの内部に封入された水素によって誘電特性が劣化されることを防止できるようになる。また、本発明による半導体メモリ素子の他の側面によると、コバルトシリサイド膜のような低抵抗コンタクト用バリヤ膜が備わるために半導体メモリ素子の動作速度を向上させることができる。
【０１７８】
本発明による半導体メモリ素子製造方法の一側面によると、多重膜からなったカプセル化膜でキャパシタを包むことによりキャパシタを水素ソースガスから保護できる。すなわち、キャパシタを形成してから遂行される後続集積工程で誘発される水素ソースガスによりキャパシタ誘電膜が劣化されることを防止できる。また、本発明による半導体素子製造方法のまた他の側面によると、酸素雰囲気下で遂行される高温熱処理工程で半導体メモリ素子のコンタクト抵抗が上昇することを防止できる。同時に、パッシベーション膜を形成する前に、緩衝膜及び／または水素浸透防止膜を形成すると、パッシベーション工程で誘発された水素によってキャパシタ誘電膜が劣化されることを防止できる。
【０１７９】
前記では添付した図面を参考にして本発明に対する望ましい実施例を詳細に説明した。しかし、本発明はこれに限らず、本発明の技術的思想の範囲内で当分野で通常の知識でその変形やその改良が可能である。
【図面の簡単な説明】
【図１】本発明による半導体メモリ素子の第１実施例を示した断面図である。
【図２】本発明による半導体メモリ素子の第２実施例を示した断面図である。
【図３】本発明による半導体メモリ素子に含まれることができる導電性プラグ、界面膜及びキャパシタの構造に対する第１実施例を示した部分断面図である。
【図４】本発明による半導体メモリ素子に含まれることができる導電性プラグ、界面膜及びキャパシタの構造に対する第２実施例を示した部分断面図である。
【図５】本発明による半導体メモリ素子に含まれることができる導電性プラグ、界面膜及びキャパシタの構造に対する第３実施例を示した部分断面図である。
【図６】本発明による半導体メモリ素子に含まれることができる導電性プラグ、界面膜及びキャパシタの構造に対する第４実施例を示した部分断面図である。
【図７】本発明による半導体メモリ素子に含まれることができる導電性プラグ、界面膜及びキャパシタの構造に対する第５実施例を示した部分断面図である。
【図８】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図９】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１０】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１１】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１２】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１３】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１４】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１５】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１６】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１７】本発明による半導体メモリ素子製造方法の第１実施例を示した工程断面図である。
【図１８】本発明による半導体メモリ素子製造方法の第２実施例を示した工程断面図である。
【図１９】本発明による半導体メモリ素子製造方法の第２実施例を示した工程断面図である。
【図２０】本発明による半導体メモリ素子製造方法の第６実施例を示した工程断面図である。
【図２１】本発明による半導体メモリ素子製造方法を適用して試片１Ｃ１を作って、キャパシタ誘電膜の分極履歴曲線及びキャパシタの漏れ電流特性を各々示したグラフである。
【図２２】本発明による半導体メモリ素子製造方法を適用して試片１Ｃ１を作って、キャパシタ誘電膜の分極履歴曲線及びキャパシタの漏れ電流特性を各々示したグラフである。
【図２３】本発明による半導体メモリ素子製造方法によって作られた試片１Ｃ１と他の方法によって作られた試片２Ｃ２及び試片３Ｃ３に対して分極履歴曲線及びバリヤコンタクト抵抗を各々示したグラフである。
【図２４】本発明による半導体メモリ素子製造方法によって作られた試片１Ｃ１と他の方法によって作られた試片２Ｃ２及び試片３Ｃ３に対して分極履歴曲線及びバリヤコンタクト抵抗を各々示したグラフである。
【符号の説明】
１２２、３６６  下部電極
１２６、３４０’  下部電極
１２４、１２４ａ〜１２４ｅ、３３８'、３７４  キャパシタ誘電膜
キャパシタ  Ｃ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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