(57)【特許請求の範囲】
【請求項１】
半導体集積回路パッケージが取り付けられた配線板面の反対面に取り付けて、該半導体集積回路パッケージの端子から引き出された配線が接続される第１外部端子と、該第１外部端子とは異なる第２外部端子へ接続する内部回路配線とを備えた配線用補助パッケージにおいて、
前記配線用補助パッケージの配線板への取り付け面と反対の面に、前記半導体集積回路パッケージの端子から前記半導体集積回路の出力信号が集中定数回路として取り扱うことができる線路距離の範囲内に、所定の抵抗値を有する抵抗素子を配置させることにより、前記半導体集積回路の出力抵抗と前記抵抗素子の合成抵抗値を得てインピーダンス整合したことを特徴とする配線用補助パッケージ。
【請求項２】
前記抵抗素子として、ゼロオーム以外の抵抗値を有する面実装抵抗を用いることを特徴とする請求項１に記載の配線用補助パッケージ。
【請求項３】
前記配線用補助パッケージにおいて、
内部回路配線の形成層の上下あるいは、いずれかの層に接地層を形成したマイクロストリップ線路構造あるいはストリップ線路構造を有することを特徴とする請求項１または２に記載の配線用補助パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、配線用補助パッケージに関し、特に、配線用補助パッケージにおける配線パターンをインピーダンス制御することにより、高速信号を伝送する際の反射による伝送信号波形の劣化を防ぐことができる配線用補助パッケージおよび該パッケージを備えたプリント配線板構造に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路では、多ピン化およびダウンサイジング化の要求に対して、ＢＧＡ，ＣＳＰなどの薄型、小型、多ピンパッケージの開発が進んでいる。しかしながら半導体集積回路の進化に対応したプリント配線板の開発はそれほど進んでおらず、半導体集積回路パッケージのダウンサイジングが進むほどピン数の制約が生じている。従来の一般的なプリント配線板に対して下面に外部端子列を持つパッケージの場合、多ピン列化するにはパッケージ下面の外周にピンを配置して外周から信号線を引き出せないため、パッケージ下面の中央部には外部端子列を配置しないようにする必要があった。
【０００３】
このように多ピン列化された半導体集積回路パッケージからの信号線の引出しを解決する方法として、特開平１１−６８０２６号公報に開示された技術「配線用補助パッケージおよびそれを用いたプリント配線板構造」がある。この技術は、プリント配線板で処理することができない半導体集積回路パッケージ中央部の外部端子を簡単に外部に取り出せるように構成したものである。
【０００４】
図５は、従来の配線用補助パッケージを用いたプリント配線板構造を示す断面図である。内部に半導体集積回路を含まず、内部回路配線５０１と外部端子のみを備えた配線用補助パッケージ５１１を設け、ＩＣ５００に対してプリント配線板５１０を介して相対的にこれを配置する。また、回路配線と外部端子のみを備えた配線用バイパスパッケージを設け、複数の半導体集積回路パッケージ間にこれを配置する。
【０００５】
上記のような内部に半導体集積回路を含まない内部回路配線５０１と外部端子のみを備えた配線用補助パッケージ５１１においては、内部に半導体集積回路を含むことなく、プリント配線板５１０のスルーホール５１２を介して接続する。この配線用補助パッケージ５１１によれば、プリント配線板５１０で処理することができないパッケージ中央部の外部端子を、簡単に外部に取り出せる。その内部構造は、プリント配線板５１０の材料として、ガラス・エポキシ樹脂またはシリコン材を用いて形成され、またプリント配線板５１０と接続する端子は、はんだバンプおよび導電性接着剤を使用して接続を容易におこなえるものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、特開平１１−６８０２６号公報の従来技術では、配線用補助パッケージ５１１内の内部回路配線５０１の電気特性は考慮されていない。該配線用補助パッケージ５１１内の回路配線および層構成の構造では、プリント配線板５１０上のＩＣ５００から出力される信号がインピーダンス整合を必要とする高速伝送を有する場合、配線用補助パッケージ５１１内の回路配線パターンで反射が発生し波形が劣化する欠点があった。
【０００７】
また、外部端子とプリント配線板５１０とを接続する導電性の部材には、既存のゼロオーム角形チップを有しサンドイッチ状に挟んだ状態で該外部端子とプリント配線板５１０のパッド間に接続するようになっている。プリント配線板５１０に接続されるＩＣ５００の出力抵抗は、その値が数十Ωであるのに対し配線用補助パッケージ５１１上の配線パターンをインピーダンス整合させる場合、この配線用補助パッケージ５１１上に形成する数十Ωのインピーダンス値を有する配線パターン幅は、その他の接続用の微細な回路配線パターンと比べ極端に太くなり、配線用補助パッケージ５１１上で高密度配線を実現するときの物理的な障害を生じる。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、内部回路配線に対しインピーダンス整合を取り高速信号伝送ができ、また、高密度配線を可能とする配線用補助パッケージを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明に係る配線用補助パッケージは、半導体集積回路パッケージが取り付けられた配線板面の反対面に取り付けて、該半導体集積回路パッケージの端子から引き出された配線が接続される第１外部端子と、該第１外部端子とは異なる第２外部端子へ接続する内部回路配線とを備えた配線用補助パッケージにおいて、前記配線用補助パッケージの配線板への取り付け面と反対の面に、前記半導体集積回路パッケージの端子から前記半導体集積回路の出力信号が集中定数回路として取り扱うことができる線路距離の範囲内に、所定の抵抗値を有する抵抗素子を配置させることにより、前記半導体集積回路の出力抵抗と前記抵抗素子の合成抵抗値を得てインピーダンス整合したことを特徴とする。
【００１０】
この発明によれば、配線用補助パッケージ内の伝送路をインピーダンス制御することにより、インピーダンス不整合によって生じる伝送路上の反射を防ぐことができ、高速信号伝送への対応を図ることができる。また、配線用補助パッケージ上にインピーダンス整合用の抵抗素子を配置して、半導体集積回路からの出力抵抗との合成抵抗を形成し、この抵抗値に整合するインピーダンス値を有する配線構造を配線用補助パッケージ上に形成できる。この合成抵抗値は、半導体集積回路パッケージからの出力抵抗にくらべ大きな抵抗値であるため、配線パターン幅を相対的に細くでき、配線用補助パッケージ内の回路配線の高密度配線化と配線用補助パッケージの省スペース化を図ることができる。
【００１１】
また、この発明に係る配線用補助パッケージは、上記発明において、前記抵抗素子として、ゼロオーム以外の抵抗値を有する面実装抵抗を用いることを特徴とする。
【００１２】
この発明によれば、既存の抵抗を用いて容易にインピーダンス整合をとることができ、製造の容易化と低コスト化を図ることができる。
【００１３】
また、この発明に係る配線用補助パッケージは、上記発明において、前記配線用補助パッケージにおいて、内部回路配線の形成層の上下あるいは、いずれかの層に接地層を形成したマイクロストリップ線路構造あるいはストリップ線路構造を有することを特徴とする。
【００１４】
この発明によれば、プリント配線板上においてもインピーダンス整合をとることができ、半導体集積回路と配線用補助パッケージとプリント配線板からなる全体構造における高密度配線および高速信号伝送を可能とする。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明に係る配線用補助パッケージおよび該パッケージを備えたプリント配線板構造の好適な実施の形態を詳細に説明する。
【００１８】
（実施の形態１）
図１は、本発明の配線用補助パッケージの実施の形態１の構成を示す断面図である。この図の配線用補助パッケージ１１１の配線は、半導体集積回路（ＩＣ）１００のパッドからプリント配線板１１２のスルーホール１２０を通過して接続されている。高速信号伝送において配線用補助パッケージ１１１内の配線は、ＩＣ１００の出力抵抗と同等のインピーダンス整合を要求される。
【００１９】
このため、ＩＣ１００の接地信号１１６と導通させた接地層１１３と、上下いずれかの配線層によって、図示のマイクロストリップライン構造１１４や、ストリップライン構造１１５や、マイクロストリップおよびストリップラインの組み合わせをおこない、インピーダンス整合した配線構造をとる。
【００２０】
このような、インピーダンス整合した配線構造は、配線用補助パッケージ１１１内で同じインピーダンス値をとりながらスルーホール１２０を介してプリント配線板１１２へと再び接続される。またプリント配線板１１２上での配線構造は、マイクロストリップライン構造１１４や、ストリップライン構造１１５でインピーダンス整合された配線構造を保ちプリント配線板１１２上の他のＩＣへ接続される。
【００２１】
上記構成によれば、配線用補助パッケージ１１１内の伝送路のインピーダンス整合をとることができ、インピーダンス不整合によって生じる伝送路上の反射を防ぐことができる。
【００２２】
（実施の形態２）
図２は、図１に示す構造における配線パターン幅を説明するための図表である。図１記載の構造でＩＣ１００の出力抵抗が数十Ωである場合、この抵抗値と同等に配線用補助パッケージ１１１内でインピーダンス整合した配線構造を形成するとこのような配線パターン幅となる。
【００２３】
従来の技術で説明したように、配線用補助パッケージ１１１を必要とする場合には、配線用補助パッケージ１１１内の配線の微細ピッチ化が図られるため、配線用補助パッケージ１１１内で形成された配線構造であると、パターン幅が太くなり高密度配線を実現しがたい。
【００２４】
高速信号は分布定数線路で取り扱われることが知られている。しかし、ＩＣ１００の出力端からの線路距離がごく小さい場合、集中定数回路として取り扱うことができ、この範囲内で抵抗素子を直列に接続することにより、ＩＣ１００の出力抵抗と抵抗素子の合成抵抗をインピーダンス値と見なすことができる。ＩＣ１００の出力抵抗値に比べＩＣ１００の出力抵抗と抵抗素子の合成抵抗の値は大きくなる。したがって、プリント基板上のマイクロストリップラインおよびストリップライン構造での配線パターン幅が細くできることを意味する。
【００２５】
図３は、本発明の配線用補助パッケージの実施の形態２の構成を示す断面図である。この図に示すように、配線用補助パッケージ１１１上には、ＩＣ１００から引き出された線路距離がごく小さい範囲内に抵抗素子２２１を直列に接続する構造とする。
【００２６】
これにより、ＩＣ１００の出力抵抗と抵抗素子２２１の合成抵抗をつくることでインピーダンス値を大きくするよう変化させ、合成抵抗のインピーダンス値と整合するように配線用補助パッケージ１１１内の配線パターン幅を形成する。
【００２７】
図４は、本発明の配線用補助パッケージの実施の形態２の構成を示す斜視図である。ＩＣ１００の出力抵抗が数十Ωのとき、配線用補助パッケージ１１１内でインピーダンス整合して形成されるパターン３３１の幅は図示のように太くなり、高密度配線の妨げとなる。
【００２８】
しかし、本実施の形態２の構成によれば、配線用補助パッケージ１１１上でＩＣ１００から引き出された配線について、出力端からの線路距離がごく短い範囲内に抵抗素子２２１を直列に接続させている。これにより、ＩＣ１００の出力抵抗と抵抗素子２２１の合成抵抗値とインピーダンス整合された配線パターン３３２の幅は、配線パターン３３１の幅にくらべて図示のように細くすることができ、配線用補助パッケージ１１１内の高密度配線が容易に形成できると共に、配線用補助パッケージ１１１の省スペース化を図ることができる。
【００２９】
【発明の効果】
以上説明したように、この発明にかかる配線用補助パッケージによれば、配線用補助パッケージ内の伝送路をインピーダンス制御することにより、インピーダンス不整合によって生じる伝送路上の反射を防ぐことができ、高速信号伝送への対応を図ることができる。また、配線用補助パッケージ上にインピーダンス整合用の抵抗素子を配置して、半導体集積回路からの出力抵抗との合成抵抗を形成し、この抵抗値に整合するインピーダンス値を有する配線構造を配線用補助パッケージ上に形成できる。この合成抵抗値は、半導体集積回路パッケージからの出力抵抗にくらべ大きな抵抗値であるため、配線パターン幅を相対的に細くでき、配線用補助パッケージ内の回路配線の高密度配線化と配線用補助パッケージの省スペース化を図ることができるという効果を奏する。
【００３０】
また、抵抗素子として、ゼロオーム以外の抵抗値を有する面実装抵抗を用いることとしたので、既存の抵抗を用いて容易にインピーダンス整合をとることができ、製造の容易化と低コスト化を図ることができるという効果を奏する。
【００３１】
また、プリント配線板上においてもインピーダンス整合をとることができ、半導体集積回路と配線用補助パッケージとプリント配線板からなる全体構造における高密度配線および高速信号伝送を可能とするという効果を奏する。
【００３２】
また、簡単な構造でインピーダンス整合をとることができ、インピーダンス不整合によって生じる伝送路上の反射を防ぎ、高速信号伝送への対応を図ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の配線用補助パッケージの実施の形態１の構成を示す断面図である。
【図２】  図１に示す構造における配線パターン幅を説明するための図表である。
【図３】  本発明の配線用補助パッケージの実施の形態２の構成を示す断面図である。
【図４】  本発明の配線用補助パッケージの実施の形態２の構成を示す斜視図である。
【図５】  従来の配線用補助パッケージを用いたプリント配線板構造を示す断面図である。
【符号の説明】
１００  半導体集積回路（ＩＣ）
１１１  配線用補助パッケージ
１１２  プリント配線板
１１３  接地層
１１４  マイクロストリップライン構造
１１５  ストリップライン構造
１１６  接地信号
１２０  スルーホール
２２１  抵抗素子
３３１，３３２  パターン
【図１】
0003954415.tif 000002
【図２】
0003954415.tif 000003
【図３】
0003954415.tif 000004
【図４】
0003954415.tif 000005
【図５】
0003954415.tif 000006