(57)【特許請求の範囲】
【請求項１】
半導体基板に第１領域を用意して、前記半導体基板の周辺領域とするステップと、
前記半導体基板に第２領域を用意して、前記半導体基板のセルアレイ領域とするステップと、
前記半導体基板の前記周辺領域にゲート絶縁膜上のゲート構造およびソース／ドレイン領域を含む第１グループの伝達ゲートトランジスターを形成するステップと、
前記半導体基板の前記セルアレイ領域にゲート絶縁膜上のゲート構造およびソース／ドレイン領域を含む第２グループの伝達ゲートトランジスターを形成するステップと、
前記セルアレイ領域の第１絶縁膜中に開設した複数コンタクトホール内部にそれぞれポリシリコンコンタクトプラグ構造を形成して、下方に位置する前記した第２グループの伝達ゲートトランジスターの前記ソース／ドレイン領域とコンタクトさせるステップと、
前記ポリシリコンコンタクトプラグ構造のうち第１グループのポリシリコンコンタクトプラグ構造上にキャパシター構造を形成するステップと、
第２絶縁膜を堆積するステップと、
前記半導体基板の前記周辺領域中の前記第２絶縁膜および前記第１絶縁膜中に第１金属嵌め込み開口を形成し、この第１金属嵌め込み開口が、前記第２絶縁膜中に位置する広くて深いトレンチ開口という上部、ならびに前記第２絶縁膜および前記第１絶縁膜中に位置する狭い開口という下部を有するとともに、前記第１金属嵌め込み開口が、前記第１グループの伝達ゲートトランジスターの前記ソース／ドレイン領域を露出させるステップと、
前記半導体基板の前記セルアレイ領域中の前記第２絶縁膜中に第２金属嵌め込み開口を形成し、この第２金属嵌め込み開口が、前記第２絶縁膜中に位置する広くて浅いトレンチ開口という上部、ならびに前記第２絶縁膜中に位置する狭い開口という下部を有するとともに、前記ポリシリコンコンタクトプラグ構造のうち第２グループのポリシリコンコンタクトプラグ構造の上表面を露出させるステップと、
前記第１金属嵌め込み開口中に第１ビット線を形成して、前記した広くて深いトレンチ開口中に厚い金属膜および下部を備えるとともに、この下部が、前記した狭い開口中に位置し、前記した第１グループの伝達ゲートトランジスターの前記ソース／ドレイン領域にコンタクトする金属プラグであるものとするステップと、
前記第２金属嵌め込み開口中に第２ビット線を形成して、前記した広くて浅いトレンチ開口中に薄い金属膜および下部を備えるとともに、この下部が、前記した狭い開口中に位置し、前記した第２グループのポリシリコンコンタクトプラグ構造の上表面にコンタクトする金属プラグであるものとするステップと
を具備するものである、低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項２】
上記第１ビット線構造の上記した厚い金属膜が、アルミニウム合金金属膜を含むものであり、その厚さを４０００〜６０００Åの範囲とするものである請求項１記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項３】
上記第２ビット線構造の上記した薄い金属膜が、アルミニウム合金金属膜を含むものであり、その厚さを７５０〜１２５０Åの範囲とするものである請求項１記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項４】
半導体基板に第１領域を用意して、前記半導体基板の周辺領域とするステップと、
前記半導体基板に第２領域を用意して、前記半導体基板のセルアレイ領域とするステップと、
前記半導体基板の前記周辺領域に、二酸化シリコンゲート絶縁膜上のポリサイドゲート構造およびソース／ドレイン領域を備えた第１グループの伝達ゲートトランジスターを形成するステップと、
前記半導体基板のセルアレイ領域に、二酸化シリコンゲート絶縁膜上のポリサイドゲート構造およびソース／ドレイン領域を備えた第２グループの伝達ゲートトランジスターを形成するステップと、
第１絶縁膜を堆積するステップと、
前記第１絶縁膜を平坦化するステップと、
前記半導体基板のセルアレイ領域の前記第１絶縁膜中に複数のコンタクトホールを形成して、前記した第２グループの伝達ゲートトランジスターのソース／ドレイン領域を露出させるステップと、
ポリシリコン膜を堆積するステップと、
前記ポリシリコン膜をパターニングして、前記した複数のコンタクトホール内部に複数のポリシリコンコンタクトプラグ構造を形成するステップと、
前記ポリシリコンコンタクトプラグ構造のうち第１グループのポリシリコンコンタクトプラグ構造上にスタック型キャパシター構造を形成するステップと、
第２絶縁膜を堆積するステップと、
前記第２絶縁膜を平坦化するステップと、
前記半導体基板の前記周辺領域の前記第２絶縁膜の上部に広くて深いトレンチ開口を形成するステップと、
前記半導体基板の前記セルアレイ領域の前記第２絶縁膜の上部に広くて浅いトレンチ開口を形成するステップと、
前記半導体基板の前記周辺領域の前記第２絶縁膜の下部および前記第１絶縁膜中に狭い開口を形成して、前記した第１グループの伝達ゲートトランジスターのソース／ドレイン領域を露出させて第１金属嵌め込み開口を形成し、この第１金属嵌め込み開口が、広くて深いトレンチ開口および、この広くて深いトレンチ開口の下方に位置する狭い開口を有するものとするステップと、
前記半導体基板の前記セルアレイ領域の前記第２絶縁膜の前記下部中に狭い開口を形成して、前記ポリシリコンコンタクトプラグ構造のうち第２グループのポリシリコンコンタクトプラグ構造を露出させて第２金属嵌め込み開口を形成し、この第２金属嵌め込み開口が、広くて浅いトレンチ開口および、この広くて浅いトレンチ開口の下方に位置する狭い開口を有するものとするステップと、
金属膜を堆積するステップと、
前記半導体基板の前記周辺領域の前記第２絶縁膜表面の前記金属膜を除去し、前記第１金属嵌め込み開口中に低抵抗ビット線構造を形成するとともに、この低抵抗ビット線構造が、前記した広くて深いトレンチ開口中に厚い金属膜および、この厚い金属膜の下方に位置して、前記した第１グループの伝達ゲートトランジスターの前記ソース／ドレイン領域にコンタクトする前記した狭い開口中の狭い金属プラグを有するものとするステップと、
前記半導体基板の前記セルアレイ領域の前記第２絶縁膜表面の前記金属膜を除去し、前記第２金属嵌め込み開口中に低いビット線間結合容量のビット線構造を形成するとともに、このビット線構造が、前記した広くて浅いトレンチ開口中に薄い金属膜および、この薄い金属膜の下方に位置して、前記した第２グループのポリシリコンコンタクトプラグ構造の表面にコンタクトする前記した狭い開口中の金属プラグを有するものとするステップと
を具備する、低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項５】
上記ポリサイトゲート構造が、厚さを約１０００〜１５００Åとする二ケイ化タングステン膜および厚さを５００〜１５００Åとするポリシリコン膜である請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項６】
上記コンタクトホールが、三フッ化メタンをエッチング剤とする異方性の反応性イオンエッチング工程により上記半導体基板の上記セルアレイ領域中の第１絶縁膜中に形成されるものである請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項７】
上記ポリシリコンコンタクトプラグ構造の形成方法が、先ず減圧化学気相堆積工程により上記コンタクトホール内部に厚さが２０００〜４０００Åのポリシリコン膜を堆積し、次に、塩素をエッチング剤とする反応性イオンエッチング工程あるいは化学機械研磨工程により前記ポリシリコン膜をパターニングするものである請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項８】
上記金属膜が、アルミニウム合金金属膜またはタングステン金属膜あるいはケイ化タングステン膜を含むものである請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項９】
上記半導体基板の上記周辺領域中の上記低抵抗ビット線構造が、厚さを４０００〜６０００Åとする上記した厚い金属膜および、この厚い金属膜の下方に位置し、上記第１グループの伝達ゲートトランジスターの上記ソース／ドレイン領域にコンタクトする上記した狭い金属プラグを含むものである請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１０】
上記半導体基板の上記セルアレイ領域中の上記した低いビット線間結合容量の上記ビット線構造が、厚さを７５０〜１２５０Åとする上記した薄い金属膜および、この薄い金属膜の下方に位置し、上記第２グループのポリシリコンコンタクトプラグ構造の上表面にコンタクトする上記した狭い金属プラグを含むものである請求項４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１１】
上記第１絶縁膜が、減圧化学気相堆積工程あるいはプラズマ強化化学気相堆積工程により堆積した酸化シリコン膜、ホウ素リンシリケートガラス膜、ホウ素シリケートガラス膜、リンシリケートガラス膜よりなるグループから選択されるとともに、厚さを５０００〜１００００Åとするものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１２】
上記第２絶縁膜が、酸化シリコン、ホウ素リンシリケートガラス、ホウ素シリケートガラス、リンシリケートガラスよりなるグループから選択されるものであるとともに、減圧化学気相堆積工程あるいはプラズマ強化化学気相堆積工程により形成され、厚さを１００００〜１５０００Åとするものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１３】
上記第１金属嵌め込み開口が、三フッ化メタンをエッチング剤とする異方性反応性イオンエッチング工程により、上記半導体基板の上記周辺領域の上記第２絶縁膜および上記第１絶縁膜中に形成されるものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１４】
上記第２金属嵌め込み開口が、三フッ化メタンをエッチング剤として、上記半導体基板の上記セルアレイ領域の上記第２絶縁膜中に形成されるものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１５】
上記第１金属嵌め込み開口という上部にある上記した広くて深いトレンチ開口が、上記第２絶縁膜中に形成されるとともに、深さを４０００〜６０００Åの範囲とするものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【請求項１６】
上記上記第２金属嵌め込み開口という上部にある上記した広くて浅いトレンチ開口が、上記第２絶縁膜中に形成されるとともに、深さを７５０〜１２５０Åの範囲とするものである請求項１または４記載の低いビット線間結合容量を有する低抵抗ビット線構造の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体デバイスの製造方法に関し、特に、高密度に集積される半導体基板、例えばダイナミックランダムアクセスメモリー（ＤＲＡＭ）のビット線構造における、低いビット線間結合容量を有する低抵抗ビット線構造の製造方法方法に関する。
【０００２】
【従来の技術】
【発明が解決しようとする課題】
半導体産業においては、チップ性能を向上させると同時に、特定チップのコストを維持または削減することに努めている。微細化された、あるいはサブミクロンの半導体デバイス製造技術を背景として、チップコストの削減ならびにチップ性能の向上という目標は、順調に達成されているといえよう。サブミクロン技術の運用によって寄生容量退化（degrade）の効果は低減したが、多くのチップがさらに小さなものとなり、小さなチップでも大きなチップに相当する集積度が得られるようになったため、特定の大きさの半導体基板（ウェハー）上により多くのチップを製造できるようになって、製造コストの削減が実現している。しかしながら、２５６メガビットあるいは、さらに大ビットのＤＲＡＭを製造する際には、その大きな集積密度がＤＲＡＭ性能にとって不利なものとなっている。
【０００３】
高密度ＤＲＡＭのセルアレイは、伝達ゲートトランジスター領域の寄生容量を減少させたが、ビット線構造が緊密に集積された領域の結合容量が増加するものとなってＤＲＡＭ性能を後退させるものとなっている。Ｈｉｄａｋａ等のアメリカ特許第５，５５０，７６９号は、半導体メモリーデバイスのビット線構造を開示しているが、この発明の製造方法のように、ＤＲＡＭの周辺領域に低抵抗の厚いビット線構造を設け、ＤＲＡＭのセルアレイ領域に低抵抗の薄いビット線構造を設けるものではなかった。
【０００４】
そこで、この発明の第１の目的は、セルアレイ領域に低いビット線間結合容量を有する高密度ＤＲＡＭチップの製造方法を提供することにある。この発明の第２の目的は、周辺領域に低抵抗のビット線構造を有する高密度ＤＲＡＭチップの製造方法を提供することにある。この発明の第３の目的は、高密度ＤＲＡＭチップの周辺領域の金属嵌め込み開口に低抵抗ビット線構造用の深いトレンチを形成し、高密度ＤＲＡＭチップのセルアレイ領域の金属嵌め込み開口にビット線構造用の浅いトレンチを形成して、低いビット線間結合容量を実現することにある。
【０００５】
【課題を解決するための手段】
上記した課題を解決し、その主要な目的を達成するために、低いビット線間結合容量を有する低抵抗ビット線構造の製造方法において、半導体基板に第１領域を用意して、半導体基板の周辺領域とするステップと、半導体基板に第２領域を用意して、半導体基板のセルアレイ領域とするステップと、半導体基板の周辺領域にゲート絶縁膜上のゲート構造およびソース／ドレイン領域を含む第１グループの伝達ゲートトランジスターを形成するステップと、半導体基板のセルアレイ領域にゲート絶縁膜上のゲート構造およびソース／ドレイン領域を含む第２グループの伝達ゲートトランジスターを形成するステップと、セルアレイ領域の第１絶縁膜中に開設した複数のコンタクトホール内部にそれぞれポリシリコンコンタクトプラグ構造を形成して、下方に位置する第２グループの伝達ゲートトランジスターの前記ソース／ドレイン領域とコンタクトさせるステップと、ポリシリコンコンタクトプラグ構造のうち第１グループのポリシリコンコンタクトプラグ構造上にキャパシター構造を形成するステップと、第２絶縁膜を堆積するステップと、半導体基板の周辺領域中の第２絶縁膜および第１絶縁膜中に第１金属嵌め込み開口を形成し、この第１金属嵌め込み開口が、第２絶縁膜中に位置する広くて深いトレンチ開口という上部、ならびに第２絶縁膜および第１絶縁膜中に位置する狭い開口という下部を有するとともに、第１金属嵌め込み開口が、第１グループの伝達ゲートトランジスターのソース／ドレイン領域を露出させるステップと、半導体基板のセルアレイ領域中の第２絶縁膜中に第２金属嵌め込み開口を形成し、この第２金属嵌め込み開口が、第２絶縁膜中に位置する広くて浅いトレンチ開口という上部、ならびに第２絶縁膜中に位置する狭い開口という下部を有するとともに、ポリシリコンコンタクトプラグ構造のうち第２グループのポリシリコンコンタクトプラグ構造の上表面を露出させるステップと、第１金属嵌め込み開口中に第１ビット線を形成して、広くて深いトレンチ開口中に厚い金属膜および下部を備えるとともに、この下部が、狭い開口中に位置し、第１グループの伝達ゲートトランジスターのソース／ドレイン領域にコンタクトする金属プラグであるものとするステップと、第２金属嵌め込み開口中に第２ビット線を形成して、広くて浅いトレンチ開口中に薄い金属膜および下部を備えるとともに、この下部が、狭い開口中に位置し、第２グループのポリシリコンコンタクトプラグ構造の上表面にコンタクトする金属プラグであるものとするステップとから構成される。
【０００６】
【作用】
この発明が提供する製造方法においては、高密度ＤＲＡＭデバイスが比較的小さな結合容量を有するものとすることができる。この発明の製造方法によりＤＲＡＭのセルアレイに薄いビット線構造を採用して、低いビット線間結合容量を達成するので、ビット線構造の縦方向キャパシターの生成を低減させている。反対に、周辺領域のビット線構造は厚い金属膜構造で形成しているので、ＤＲＡＭチップのノンアレイセル領域（non-array-cell regions）では低抵抗ビット線構造を維持することができる。ＤＲＡＭのセルアレイ領域に用いられる薄いビット線構造ならびにＤＲＡＭの周辺領域に用いられる厚いビット線構造は金属嵌め込み工程により形成されるもので、絶縁膜中の金属嵌め込み開口という上部が異なる深さを備えて、厚さの異なるビット線構造を収納することができる。
【０００７】
【実施例】
以下、この発明にかかる好適な実施例を図面に基づいて説明する。
図１において、結晶方位が＜１００＞のＰ形単結晶シリコン基板である半導体基板１を使用して、高密度に集積される半導体基板、例えばＤＲＡＭチップの第１領域を周辺領域３０（図左側）として形成し、第２領域をセルアレイ領域４０（図右側）として形成する。先ず、セルアレイ領域４０の半導体基板１中にＮ形埋め込み層２を形成する。次に、厚いフィールド酸化物領域３を形成するが、この厚いフィールド酸化物領域３は、後に周辺領域３０に形成されるＰチャネル金属酸化物電界効果半導体素子とＮチャネル金属酸化物電界効果半導体素子とを分離するために用いられ、セルアレイ領域４０における素子分離にも用いられる。このフィールド酸化物領域３を形成する方法は、いずれも図示していないが、例えば、先ず標準的なリソグラフィーおよびドライエッチングにより窒化シリコン／二酸化シリコンの複合膜をパターニングしてから、フォトレジストを除去した後で注意深く湿式洗浄を行い、酸素雰囲気において熱酸化反応を行うが、先にパターニングした窒化シリコン／二酸化シリコン複合膜を酸化反応に対するマスクとして、約８５０〜１０５０℃の温度で厚さが約３０００〜６０００Åの二酸化シリコンのフィールド酸化物領域３を形成する。その後、酸化反応に対するマスクとしていた窒化シリコン／二酸化シリコン複合膜を除去するが、熱燐酸溶液で窒化シリコン膜を除去し、フッ化水素酸緩衝液で下方の二酸化シリコン膜を除去する。
【０００８】
そして、リソグラフィーおよびイオン注入によりＮウェル４を形成するが、Ｎウェル４は、周辺領域３０のうち半導体基板１の特定領域に形成され、Ｐ形金属酸化物電界効果型トランジスター素子の形成に用いられる。一般的に、ヒ素イオン注入またはリンイオン注入によりＮウェル４に必要なドーパントを提供するが、ヒ素イオン注入に使用するエネルギー量を約１００〜３００ＫｅＶの範囲とし、使用するドーズ量を約１Ｅ１１〜１Ｅ１２atoms/cm2の範囲とする。リンイオン注入に使用するエネルギー量を約４００〜１０００ＫｅＶの範囲とし、使用するドーズ量を約１Ｅ１２〜１Ｅ１３atoms/cm2の範囲とする。その後、プラズマ酸素エッチングおよび湿式洗浄によりＮウェル４のフォトレジストを除去してから、次のリソグラフィーおよびイオン注入を行う。約１０００〜２０００ＫｅＶの範囲の注入エネルギー量ならびにドーズ量を約１Ｅ１２〜１Ｅ１３atoms/cm2のドーズ量で、ホウ素イオンを注入してＰウェル５を形成する。周辺領域３０およびセルアレイ領域４０の両方にあるＰウェル５は、後に形成するＮチャネル金属酸化物電界効果型トランジスター素子を作り込むためのものである。
【０００９】
図２において、周辺領域３０およびセルアレイ領域４０の両方における伝達ゲートトランジスターの形成を説明する。温度が約８５０〜９５０℃の酸素雰囲気において、厚さが約５０〜２００Åの二酸化シリコンのゲート絶縁膜６を熱成長させてから、減圧化学気相堆積により約５５０〜６５０℃の温度で厚さが約５００〜１５００Åのポリシリコン膜７を形成する。ポリシリコン膜７は、モノシラン雰囲気において直接堆積すると同時（in situ）にリンまたはヒ素イオンをドーピングするか、あるいは堆積完了後にリンイオン注入することができる。リンイオン注入に使用するエネルギー量を約５０〜１００ＫｅＶの範囲とし、使用するドーズ量を約１Ｅ１５〜１Ｅ１６atoms/cm2の範囲とする。次に、減圧化学気相堆積により二ケイ化タングステンを含む金属シリサイド膜８を堆積し、その厚さを約１０００〜１５００Åの範囲とする。再び、減圧化学気相堆積工程またはプラズマ強化化学気相堆積工程により窒化シリコン膜９を堆積し、その厚さを約１５００〜３０００Åの範囲とするが、窒化シリコン膜９を酸化シリコン膜に換えてもよい。標準的なリソグラフィーおよびドライエッチング工程によりポリサイド（金属シリサイド／ポリシリコン）ゲート構造するが、三フッ化メタンを窒化シリコン膜９に対するエッチング剤とし、塩素を金属シリサイド膜８およびポリシリコン膜７に対するエッチング剤とする。
【００１０】
プラズマ酸素エッチングおよび湿式洗浄によりポリサイドゲート構造の形成に用いたフォトレジスト（いずれも図示せず）を除去してから、従来技術のリソグラフィーでフォトレジストマスクを形成し、これにより周辺領域３０ならびにセルアレイ領域４０中にＮ形の薄くドーピングしたソース／ドレイン領域１０を形成する。Ｎ形の薄くドーピングしたソース／ドレイン領域１０を形成するためのイオン注入は、リンイオン注入により行い、そのエネルギー量を約４０〜１００ＫｅＶの範囲、そのドーズ量を約１Ｅ１３〜１Ｅ１４atoms/cm2の範囲とする。その後、Ｎ形の薄くドーピングしたソース／ドレイン領域１０を選択的に形成するため用いたフォトレジストを除去し、類似したフォトレジストマスクおよびホウ素イオン注入によって、周辺領域３０中にＰ形の薄くドーピングしたソース／ドレイン領域１１を形成する。ホウ素イオン注入のエネルギー量を約５〜２０ＫｅＶの範囲、そのドーズ量を約１Ｅ１３〜１Ｅ１４atoms/cm2の範囲とする。そして、Ｐ形の薄くドーピングしたソース／ドレイン領域１１の形成に用いたフォトレジストを除去してから、減圧化学気相堆積工程またはプラズマ強化化学気相堆積工程により厚さが約５００〜１５００Åの窒化シリコン膜または酸化シリコン膜（この実施例では窒化シリコン膜。いずれも図示せず）を堆積し、異方性の反応性イオンエッチングにより各ポリサイドゲート構造の側方に窒化シリコンサイドウォール１２を形成する。次に、先にＮ形およびＰ形の薄くドーピングしたソース／ドレイン領域１０，１１の形成と同じ手順で、選択的にＮ形の濃くドーピングしたソース／ドレイン領域１３ならびにＰ形の濃くドーピングしたソース／ドレイン領域１４を形成する。Ｎ形の濃くドーピングしたソース／ドレイン領域１３は、リンまたはヒ素イオン注入により形成されるもので、そのエネルギー量を約５０〜１００ＫｅＶの範囲、そのドーズ量を約１Ｅ１５〜５Ｅ１５atoms/cm2の範囲とする。Ｐ形の濃くドーピングしたソース／ドレイン領域１４は、ホウ素イオン注入により形成されるもので、そのエネルギー量を約５〜２０ＫｅＶの範囲、そのドーズ量を約１Ｅ１５〜５Ｅ１５atoms/cm2の範囲とする。
【００１１】
図３において、減圧化学気相堆積工程またはプラズマ強化化学気相堆積工程により酸化シリコンを含む第１絶縁膜１５を堆積するが、その厚さを約５０００〜１００００Åの範囲とする。この第１絶縁膜１５をホウ素リンシリケートガラス膜、ホウ素シリケートガラス膜あるいはリンシリケートガラス膜とすることができる。そして、化学機械研磨により第１絶縁膜１５を平坦化して、第１絶縁膜１５に平滑な表面を形成してから、従来技術のリソグラフィーおよび三フッ化メタンをエッチング剤とする異方性の反応性イオンエッチングで第１絶縁膜１５中にコンタクトホール１６（図示では３個）を形成し、セルアレイ領域４０中のＮ形の濃くドーピングしたソース／ドレイン領域１３を露出させる。次に、減圧化学気相堆積により厚さが約２０００〜４０００Åのポリシリコン膜（図示せず）を堆積して、コンタクトホール１６を完全に充填する。ポリシリコン膜（図示せず）は、モノシラン雰囲気に三水素化ヒ素（アルシンともいう）または水素化リン（ホスフィンともいう）を加えて直接堆積すると同時にドーピングを行うこともできるし、堆積終了後にヒ素またはリンイオンを注入することもできる。そして、化学機械研磨あるいは塩素をエッチング剤とした選択的な反応性イオンエッチングによって、不要なポリシリコン（図示せず）を除去することで、コンタクトホール１６内部に第２グループのポリシリコンコンタクトプラグ構造１７（図示では３個）を形成する。
【００１２】
図４において、第１グループのポリシリコンコンタクトプラグ構造１７（図右側の左右２個）の上表面にスタック型キャパシター（Stacked Capacitor）構造１８を形成するが、これら第１グループのポリシリコンコンタクトプラグ構造１７はスタック型キャパシター構造１８との電気的接続に用いられる。つまり、タック型キャパシター構造１８の形成は、いずれも符号を付していないが、第１グループのポリシリコンコンタクトプラグ構造１７の上表面に先ずＵ字形のポリシリコン蓄積下部電極を形成して、平板な蓄積下部電極と比較して大きな表面を提供できるものとしてから、その上にキャパシター誘電膜を形成し、減圧化学気相堆積により別なポリシリコン膜を堆積し、リソグラフィーおよび反応性イオンエッチングでポリシリコンセル電極を形成する。Ｕ字形ポリシリコン蓄積下部電極は、先ず、第１ポリシリコン膜を形成してから、この第１ポリシリコン膜上に絶縁膜を形成し、さらに第２ポリシリコン膜を形成して、異方性の反応性イオンエッチングによって絶縁膜の側方にポリシリコンサイドウォールを形成する。次に、ウェットエッチングにより露出されている絶縁膜を除去することでポリシリコンサイドウォールのＵ字形ポリシリコン蓄積下部電極を下方の第１ポリシリコン膜に接続することにより形成される。
【００１３】
図５において、減圧化学気相堆積工程またはプラズマ強化化学気相堆積工程により、約４００〜７００℃の温度で、厚さが約１００００〜１５０００Åの第２絶縁膜１９を堆積するが、この第２絶縁膜１９は、酸化シリコン膜、ホウ素リンシリケートガラス膜、リンシリケートガラス膜のいずれであってもよい。次に、化学機械研磨により第２絶縁膜１９を平坦化して平滑な表面とする。その上にフォトレジスト２０を形成し、周辺領域３０中の第２絶縁膜１９を一部露出させてから、三フッ化メタンをエッチング剤として異方性の反応性イオンエッチングにより第２絶縁膜１９中に広くて深いトレンチ開口２１を形成する。第２絶縁膜１９中の広くて深いトレンチ開口２１は、その深さを約４０００〜６０００Åの範囲とし、後に第１金属嵌め込み開口という上部となる深いトレンチとなり、ビット線金属を充填するが、この深さが約４０００〜６０００Åの広くて深いトレンチ開口２１に金属を充填すると低抵抗ビット線構造を形成することができる（図８を参照）。
【００１４】
図６において、プラズマ酸素エッチングおよび湿式洗浄でフォトレジスト２０を除去してからフォトレジスト２２を形成し、セルアレイ領域４０の第２絶縁膜１９を一部露出させ、三フッ化メタンをエッチング剤として異方性の反応性イオンエッチングにより第２絶縁膜１９中に広くて浅いトレンチ開口２１を形成する。第２絶縁膜１９中の広くて浅いトレンチ開口２１は、その深さを約７５０〜１２５０Åの範囲とし、後に第２金属嵌め込み開口という上部となる浅いトレンチとして使用され、セルアレイ領域４０のビット線構造となる（図８を参照）。セルアレイ領域４０中に高密度に集積されたビット線構造について言えば、金属を充填した浅いトレンチのほうが深いトレンチよりも結合容量の発生を減少させることができる。
【００１５】
図７において、プラズマ酸素エッチングおよび湿式洗浄でフォトレジスト２２を除去してからフォトレジスト２４を形成し、さらに三フッ化メタンをエッチング剤として異方性の反応性イオンエッチングにより第１および第２金属嵌め込み開口という下部となる狭い開口２５，２６をそれぞれ形成する。反応性イオンエッチングによりセルアレイ領域４０の第２絶縁膜１９に狭い開口２６を形成して、下方のソース／ドレイン領域１３にコンタクトしている第２グループのポリシリコンコンタクトプラグ構造１７（図右側の中央に１個のみ図示）の上表面を露出させる。同時に、反応性イオンエッチングにより周辺領域３０の第２絶縁膜１９および第１絶縁膜１５に狭い開口２５を形成して、ソース／ドレイン領域１３を露出させる。狭い開口２６と比べると、深くなっている狭い開口２５は、より多くエッチングしなければならないが、三フッ化メタンというエッチング剤の有する選択性を利用すれば、狭い開口２５を多くエッチングする時でも、図右側中央にある第２グループのポリシリコンコンタクトプラグ構造１７をエッチングしてしまうことはない。
【００１６】
図８において、プラズマ酸素エッチングおよび湿式洗浄でフォトレジスト２４を除去するとともに、化学気相堆積または高周波スパッタリングにより厚さが約４０００〜６０００Åの金属膜（図示せず）を形成して、第１および第２金属嵌め込み開口を完全に充填する。使用できる金属としては、銅およびシリコンを含んだアルミニウム合金、あるいはタングステンのような耐熱金属（高融点金属ともいう）、もしくは二ケイ化タングステンのような金属シリサイドがある。続いて、化学機械研磨で不要な金属膜（図示せず）を除去して必要なビット線構造を形成する。周辺領域３０に形成されるビット線構造は、低抵抗のビット線構造であり、深さが約４０００〜６０００Åの金属を充填した広くて深いトレンチ２７を有しており、その上部に厚い金属膜が形成され、その下部には金属プラグが形成される。セルアレイ領域４０に形成されるビット線構造は、深さが約７５０〜１２５０Åの金属を充填した広くて浅いトレンチ２８を有しており、その上部に薄い金属膜が形成され、その下部には金属プラグが形成されるが、その結合容量を低減させる効果は広くて深いトレンチ（厚い金属膜）２７よりも優れている。なお、コンタクトホールおよびコンタクト金属構造もキャパシターを形成するが、図示していない。
【００１７】
以上のごとく、この発明を好適な実施例により開示したが、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲を基準として定めなければならない。
【００１８】
【発明の効果】
以上の説明で分かるように、この発明にかかる製造方法は、高密度ＤＲＡＭチップ周辺領域の第１金属嵌め込み開口に低抵抗ビット線構造用の深いトレンチを形成し、セルアレイ領域の第２金属嵌め込み開口にビット線構造用の浅いトレンチを形成して、低いビット線間結合容量を実現しているので、ＤＲＡＭの性能を安定させ、ひいては歩留りを高めるものであり、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】この発明にかかる半導体基板に周辺領域およびセルアレイ領域を形成する工程を示す断面図である。
【図２】同じく、周辺領域およびセルアレイ領域に伝達ゲートトランジスターを形成する工程を示す断面図である。
【図３】同じく、セルアレイ領域にポリシリコンコンタクトプラグを形成する工程を示す断面図である。
【図４】同じく、セルアレイ領域にスタック型キャパシターを形成する工程を示す断面図である。
【図５】同じく、周辺領域に広くて深いトレンチ開口を形成する工程を示す断面図である。
【図６】同じく、セルアレイ領域に広くて浅いトレンチ開口を形成する工程を示す断面図である。
【図７】同じく、周辺領域およびセルアレイ領域にそれぞれ狭い開口を形成する工程を示す断面図である。
【図８】同じく、周辺領域に厚いビット線構造を、セルアレイ領域に薄いビット線構造をそれぞれ形成する工程を示す断面図である。
【符号の説明】
１    半導体基板（ＤＲＡＭチップ）
６    二酸化シリコンゲート絶縁膜
７    ポリシリコン膜
８    金属シリサイド膜
１５  第１絶縁膜
１６  コンタクトホール
１７  ポリシリコンコンタクトプラグ構造
１８  スタック型キャパシター
１９  第２絶縁膜
２１  広くて深い開口
２３  広くて浅い開口
２５  狭い開口
２６  狭い開口
２７  広くて深いトレンチ（厚い金属膜）
２８  広くて浅いトレンチ（薄い金属膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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