(57)【特許請求の範囲】
【請求項１】
複数の被測定デバイスを同時に試験できる半導体試験装置であって、
前記複数の被測定デバイスに対する複数の測定回路ブロックと、
前記複数の測定回路ブロックの出力を全て入力して各被測定デバイスの判定結果を演算する演算回路と、を備え、
前記測定回路ブロックの端子より前記被測定デバイスの端子の方が多い場合に余った端子を使用していない測定回路ブロックに接続し、
全ての前記被測定デバイスの余り端子を使用していない前記測定回路ブロックに接続することを特徴とする半導体試験装置。
【請求項２】
前記演算回路は、前記複数の測定回路ブロックの出力を被測定デバイス毎に分類した後に、ＯＲまたはＡＮＤをとる
ことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記測定回路ブロックは、
前記被測定デバイスの出力を基準値と比較するコンパレータと、
このコンパレータによる比較結果に基づいて、前記被測定デバイスの出力のＰＡＳＳ／ＦＡＩＬを判定するＰＡＳＳ／ＦＡＩＬ判定回路と
を有することを特徴とする請求項１または２に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置に関し、特に被測定デバイスのＰＡＳＳ／ＦＡＩＬ判定に関する。
【０００２】
【従来の技術】
図２は、従来技術による半導体試験装置における、被測定デバイスのＰＡＳＳ／ＦＡＩＬを判定する回路のブロック図である。
ドライバ１の出力端子およびコンパレータ２の入力端子は、被測定デバイス３の端子に接続されており、被測定デバイス３に試験信号を与えるとき、ドライバ１が入力信号を被測定デバイス３に送り、被測定デバイス３から被試験信号を取り出すとき、被測定デバイス３の出力がコンパレータ２に入力される。このコンパレータ２の出力は、ＰＡＳＳ／ＦＡＩＬ判定回路４に入力され、このＰＡＳＳ／ＦＡＩＬ判定回路４の出力は、ＯＲまたはＡＮＤ回路５に入力される。さらに、ＯＲまたはＡＮＤ回路５は、ＦＡＩＬ出力を出力する。
【０００３】
前記ドライバ１、コンパレータ２、ＰＡＳＳ／ＦＡＩＬ判定回路４は、被測定デバイス３の端子数だけ設けられている。ＯＲまたはＡＮＤ回路５には、被測定デバイス３の端子数だけ設けられたＰＡＳＳ／ＦＡＩＬ判定回路４の出力が入力される。
【０００４】
以上のような測定回路ブロックは、各被測定デバイス３毎に設けられていて、各被測定デバイス３毎に独立している。
【０００５】
【発明が解決しようとする課題】
しかし、このような構成による半導体試験装置によって被測定デバイス３の試験を行うと、次のような問題がある。すなわち、被測定デバイス３の入出力端子が、測定回路ブロックの端子より１端子でも多くなってしまうと、測定ができなくなってしまう。
【０００６】
このような場合、図３に示すように、使用していない測定回路ブロック（図３においては、ＤＵＴｎに対応する測定回路ブロック）があれば、これを使用して測定が可能になるはずであるが、１個の被測定デバイス３に対し、２個の測定回路ブロックを使用することになるので、被測定デバイス３の同時試験数を１／２に減らす必要がある。
【０００７】
本発明は、上記の問題を解決するためになされたもので、被測定デバイスの入出力端子数が、半導体試験装置の測定回路ブロックの端子数より多い場合であっても、被測定デバイスの同時試験数の減少を最小限に抑えることができる半導体試験装置を提供するものである。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、複数の被測定デバイスを同時に試験できる半導体試験装置であって、前記複数の被測定デバイスに対する複数の測定回路ブロックと、前記複数の測定回路ブロックの出力を全て入力して各被測定デバイスの判定結果を演算する演算回路と、を備え、前記測定回路ブロックの端子より前記被測定デバイスの端子の方が多い場合に余った端子を使用していない測定回路ブロックに接続し、全ての前記被測定デバイスの余り端子を使用していない前記測定回路ブロックに接続することを特徴とする半導体試験装置である。
【０００９】
請求項２に記載の発明は、前記演算回路は、前記複数の測定回路ブロックの出力を被測定デバイス毎に分類した後に、ＯＲまたはＡＮＤをとることを特徴とする請求項１に記載の半導体試験装置である。
【００１０】
請求項３に記載の発明は、前記測定回路ブロックは、前記被測定デバイスの出力を基準値と比較するコンパレータと、このコンパレータによる比較結果に基づいて、前記被測定デバイスの出力のＰＡＳＳ／ＦＡＩＬを判定するＰＡＳＳ／ＦＡＩＬ判定回路とを有することを特徴とする請求項１または２に記載の半導体試験装置である。
【００１１】
【発明の実施の形態】
本発明の一実施形態について、図１に示すブロック図を参照して説明する。被測定デバイス３の一つの端子に、入力信号が入力されるドライバ１の出力端子、およびコンパレータ２の入力端子が一つづつ接続されている。このコンパレータ２の出力は、ＰＡＳＳ／ＦＡＩＬ判定回路４に入力され、このＰＡＳＳ／ＦＡＩＬ判定回路４の出力は、ＤＵＴ  ＥＤＩＴ回路６に入力されている。
【００１２】
そして、前記ドライバ１、コンパレータ２、ＰＡＳＳ／ＦＡＩＬ判定回路４が複数集まって、測定回路ブロックを形成している。測定回路ブロックは、本来、一つの被測定デバイス３に対応するものであり、ドライバ１、コンパレータ２、ＰＡＳＳ／ＦＡＩＬ判定回路４が一組となって、被測定デバイス３の一つの端子に対応している。
【００１３】
本実施形態においては、測定回路ブロックの端子より、被測定デバイス３の端子の方が一つ多いので、この余った端子は、使用していない測定回路ブロック（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接続されている。また、全ての被測定デバイス３の余り端子、すなわちＤＵＴ（１）、ＤＵＴ（２）、…、ＤＵＴ（ｎ−１）の余り端子は、使用していない測定回路ブロック（ＤＵＴ（ｎ）に対応する測定回路ブロック）に接続されている。
【００１４】
ＤＵＴ  ＥＤＩＴ回路６は、各被測定デバイス３に対応するＦＡＩＬ出力、すなわちＤＵＴ（１）ＦＡＩＬ出力、ＤＵＴ（２）ＦＡＩＬ出力、…、ＤＵＴ（ｎ−１）ＦＡＩＬ出力を出力している。
【００１５】
次に、本実施形態の動作を説明する。被測定デバイス３に試験信号を与えるとき、入力信号が、ドライバ１を経由して被測定デバイス３の入力端子に入力される。被測定デバイス３から被試験信号を取り出すとき、この被測定デバイス３の出力端子から出力される出力信号は、コンパレータ２において基準値と比較され、比較結果がＰＡＳＳ／ＦＡＩＬ判定回路４に送られる。このＰＡＳＳ／ＦＡＩＬ判定回路４は、前記比較結果から、被測定デバイス３の出力信号が正常なものであるか否かを判定する。
【００１６】
判定結果（ＰＡＳＳ／ＦＡＩＬ情報）は、ＤＵＴ  ＥＤＩＴ回路６に送られ、ここで必要に応じて、複数の判定結果（ＰＡＳＳ／ＦＡＩＬ情報）のＯＲまたはＡＮＤがとられる。そして、ＤＵＴ  ＥＤＩＴ回路６からは、一つの被測定デバイス３の判定結果であるＦＡＩＬ出力、例えばＤＵＴ（１）ＦＡＩＬ出力が出力される。
【００１７】
このとき、被測定デバイス３の余り端子からの出力は、ＤＵＴ（ｎ）に対応する測定回路ブロックに入力されるが、この入力がコンパレータを介して入力されるＰＡＳＳ／ＦＡＩＬ判定回路の出力も、前記ＤＵＴ  ＥＤＩＴ回路６に入力される。そして、このＤＵＴ  ＥＤＩＴ回路６内で、前記複数の判定結果（ＰＡＳＳ／ＦＡＩＬ情報）と共にＯＲまたはＡＮＤがとられ、一つの被測定デバイス３の判定結果が演算される。
【００１８】
すなわち、ＤＵＴ  ＥＤＩＴ回路６は、従来技術のように、各測定回路ブロック毎に一つづつ設けられているのではなく、全ての測定回路ブロックに対して一つだけ設けられている。従って、異なる測定回路ブロックからの出力を合成して、一つの被測定デバイス３の判定結果を演算するといったフレキシブルな対応が可能となっている。
【００１９】
また、このＤＵＴ  ＥＤＩＴ回路６は、測定回路ブロックからの複数の出力を一つづつ個別に扱うことができる。従って、ＤＵＴ（ｎ）に対応する測定回路ブロックからの複数の出力が、異なる被測定デバイス３からの出力の集合であっても、これらを各被測定デバイス３毎に分類することができる。そして、分類された出力を、各被測定デバイス３のほとんどの出力が入力される測定回路ブロックからの出力と合成し、各被測定デバイス３の判定結果を演算することができる。なお、ＤＵＴ  ＥＤＩＴ回路６は、ハードウェアによって構成してもよく、また、ソフトウェアで制御されるコンピュータ等によって構成してもよい。
【００２０】
【発明の効果】
本発明によれば、被測定デバイスの出力端子数が、半導体試験装置の測定回路ブロックの端子数より多い場合であっても、被測定デバイスの同時試験数が減少することがなく、同時試験数の減少を最小限に抑えることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態にかかる半導体試験装置の構成を示すブロック図。
【図２】  従来の半導体試験装置の構成を示すブロック図。
【図３】  従来の半導体試験装置において、複数存在する被測定デバイスのうち、被測定デバイスＤＵＴｎ（ｎ：自然数）が存在しない状態を示すブロック図。
【符号の説明】
１  ドライバ                    ２  コンパレータ
３  被測定デバイス              ４  ＰＡＳＳ／ＦＡＩＬ判定回路
５  ＯＲまたはＡＮＤ回路        ６  ＤＵＴ  ＥＤＩＴ回路（演算回路）
【図１】
0003918344.tif 000002
【図２】
0003918344.tif 000003
【図３】
0003918344.tif 000004