(57)【特許請求の範囲】
【請求項１】
第１の論理レベルと第２の論理レベルとの間で変化する入力信号が供給される入力端子と、
直列に接続した第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタのソース電極をグランドに接続し、前記第２のＭＯＳトランジスタのソース電極を電源側に接続し、それぞれのゲート電極を前記入力端子に共通に接続し、前記第１のＭＯＳトランジスタのドレイン電極を出力端子とする初段インバータ回路と、
前記電源と前記初段インバータ回路の前記出力端子間にドレイン・ソース電極が接続された第１の導電型の第３のＭＯＳトランジスタと、
前記出力端子と前記第３のＭＯＳトランジスタのゲート電極間に直列に接続された第１，第２のインバータを含み、前記第３のＭＯＳトランジスタのゲート電極に前記出力端子の信号と同極性のディレー信号を供給するディレー回路と、
前記入力信号と、前記出力端子の信号と同極性のディレー信号とがそれぞれ入力される２入力ＮＯＲ回路と、
前記電源と前記初段インバータ回路の出力端子間にドレイン・ソース電極が接続され、ゲート電極が前記２入力ＮＯＲ回路の出力端子に接続された第１導電型の第４のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのドレイン電極間にドレイン・ソース電極が接続され、ゲート電極が前記２入力ＮＯＲ回路の出力端子に接続された第２導電型の第５のＭＯＳトランジスタと、を具備し、
前記入力信号が前記第１の論理レベルから第２の論理レベルに変化する領域でのヒステリシスを前記第３のＭＯＳトランジスタに持たせ、前記入力信号が前記第２の論理レベルから第１の論理レベルに変化する領域でのヒステリシスを前記第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタに持たせたことを特徴とするＴＴＬ入力受けシュミット入力回路。
【請求項２】
前記電源と前記初段インバータ回路の出力端子と間に、第２の導電型の第６，第７のＭＯＳトランジスタを直列に接続し、
前記第１のインバータによって得た前記出力端子の信号と逆極性の信号と、この逆極性の信号を前記第２のインバータで反転して得た前記出力端子の信号と同極性の信号とをそれぞれ２入力ＮＡＮＤ回路に入力し、
前記第６，第７のＭＯＳトランジスタの一方のゲート電極に、前記２入力ＮＡＮＤ回路の出力を第３のインバータを介して供給し、前記第６，第７のＭＯＳトランジスタの他方のゲート電極に前記第２のインバータの出力信号を第４のインバータを介して供給してなることを特徴とする請求項１記載のＴＴＬ入力受けシュミット入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にＴＴＬ入力受けシュミット入力回路に関する。
【０００２】
【従来の技術】
従来のシュミット入力回路では、ヒステリシスを持たせる為に、図２に示すようにトランジスタＰ１、Ｎ１からなる初段インバータ回路のドレイン電極端子ＺＴ２９と電源ＶＣＣ１（２２）間にＰチャネルトランジスタＰ２（２６）を設置して、初段のスイッチング回路のドレイン電極端子ＺＴ２９の信号をインバータ（ＩＮＶ１（２８））を介して、ＰチャネルトランジスタＰ２（２６）のゲートに接続することにより、初段インバータ回路に「Ｌ」→「Ｈ」の入力信号ＩＮＴ２１が入った時、ＰチャネルトランジスタＰ２（２６）のゲートには「Ｈ」→「Ｌ」の信号が入り、初段インバータ回路のＮチャネルトランジスタＮ１（２４）とＰ２（２６）がともにＯＮする状態を作り出して、ヒステリシス（この場合は、ＶＰ）を持たせている。
【０００３】
同様に、初段インバータ回路のドレイン電極端子Ｚ２９とＧＮＤ１（２５）間にＮチャネルトランジスタＮ２（２７）を設置して、初段のインバータ回路のドレイン電極端子ＺＴ２９の信号をインバータＩＮＶ１（２８）を介してＮチャネルトランジスタＮ２（２７）のゲートに接続することにより、初段に「Ｈ」→「Ｌ」の入力信号ＩＮＴ２１が入った時、ＮチャネルトランジスタＮ２（２７）のゲートには「Ｌ」→「Ｈ」の信号が入り、初段ＰチャネルトランジスタＰ１（２３）とＮチャネルトランジスタＮ２（２７）が共に０Ｎする状態を作り出して、ヒステリシス（この場合は、ＶＮ）を持たせている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したように従来のシュミット入力回路にあっては、電源立ち上がり時（即ち、０Ｖ〜０．２Ｖ、Ｏ．３Ｖ、．．．）に入力が「Ｌ」の場合初段インバータ回路のドレイン電極端子ＺＴ２９の出力が「Ｌ」である場合、インバータ（ＩＮＶ１（２８））を介して、ＮチャネルトランジスタＮ２（２７）のゲートには、「Ｈ」（０Ｖ〜Ｏ．２Ｖ、０．３Ｖ、．．．）信号が入り、初段ＰチャネルトランジスタＰ１（２３）とＮチャネルトランジスタＮ２（２７）は、ともにＯＮ状態で、電源ＶＣＣ１（２２）〜ＧＮＤ１（２５）間に微少ではあるが、貫通電流が流れることになる。従って、初段インバータ回路の電極端子ＺＴ２９とＧＮＤ１（２５）間にＮチャネルトランジスタを設置できないかったり、ＶＮ側に広いヒステリシスを持たせられないという問題点があった（ＶＮ側の問題点）。
【０００５】
更に、ヒステリシスを持たせる為に、初段ＮチャネルトランジスタＮ１（２４）と初段インバータ回路のドレイン電極端子ＺＴ２９と電源ＶＣＣ１（２２）間に設置されたＰチャネルトランジスタＰ２（２６）を用いている為、プロセス変動、主にＶｔｈのバラツキによるヒステリシス幅（ＶＨ）の変動が大きいという問題があった（ＶＰ側の問題点）。
【０００６】
ここで、プロセス変動とは、製造バラツキによるＴｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ（Ｖｔｈ）が幅を持つことを意味する。即ち、ＰチャネルトランジスタのＶｔｈとＮチャネルトランジスタのＶｔｈがそれぞれある幅を持つことになる。
【０００７】
又、プロセス変動による問題とは、ヒステリシスを持たせる為に、図２の初段のＮチャネルトランジスタＮ１（２４）と初段インバータ回路のドレイン電極端子ＺＴ２９と電源ＶＣＣ１（２２）間に設置されたＰチャネルトランジスタＰ２（２６）（フィードバック用トランジスタ）を用いているが、夫々がＶｔｈの幅を持つ為、ヒステリシス幅が変動してしまうことである。例えば、ＰチャネルトランジスタＰ２（２６）のＶｔｈが小さく且つＮチャネルトランジスタＮ１（２４）のＶｔｈが大である場合、ＶＰ側のヒステリシス幅は小となる。ＰチャネルトランジスタＰ２（２６）のＶｔｈが大きく且つＮチャネルトランジスタＮ１（２４）のＶｔｈが小である場合は、ＶＰ側のヒステリシス幅は大となる。このように、ヒステリシス幅が小から大と、バラツキが大きくなる。
【０００８】
ここで、なんらかの方法で、ＰチャネルトランジスタＰ２（２６）をＮチャネルトランジスタで構成することができれば、プロセス変動によるヒステリシス幅への影響を小さくすることができるものである。
【０００９】
要するに、初段ＮチャネルトランジスタＮ１（２４）とフィードバック用ＰチャネルトランジスタＰ２（２６）のＶｔｈは、同様に変動する（上記具体例のような組み合わせがなくなる）ことになり、ヒステリシス幅のバラツキが小さくなることを意味する。
【００１０】
そこで、本発明は上記事情を考慮してなされたものであり、ＴＴＬ入力受けシュミット入力回路に於いて、ヒステリシス幅が広く且つプロセス変動によるヒステリシス幅への影響を小さくすると共に、電源立ち上がり時の電源〜ＧＮＤ間貫通電流を防止するＴＴＬ入力受けシュミット入力回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のＴＴＬ入力受けシュミット入力回路は、第１の論理レベルと第２の論理レベルとの間で変化する入力信号が供給される入力端子と、直列に接続した第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタのソース電極をグランドに接続し、前記第２のＭＯＳトランジスタのソース電極を電源側に接続し、それぞれのゲート電極を前記入力端子に共通に接続し、前記第１のＭＯＳトランジスタのドレイン電極を出力端子とする初段インバータ回路と、前記電源と前記初段インバータ回路の前記出力端子間にドレイン・ソース電極が接続された第１の導電型の第３のＭＯＳトランジスタと、前記出力端子と前記第３のＭＯＳトランジスタのゲート電極間に直列に接続された第１，第２のインバータを含み、前記第３のＭＯＳトランジスタのゲート電極に前記出力端子の信号と同極性のディレー信号を供給するディレー回路と、前記入力信号と、前記出力端子の信号と同極性のディレー信号とがそれぞれ入力される２入力ＮＯＲ回路と、前記電源と前記初段インバータ回路の出力端子間にドレイン・ソース電極が接続され、ゲート電極が前記２入力ＮＯＲ回路の出力端子に接続された第１導電型の第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのそれぞれのドレイン電極間にドレイン・ソース電極が接続され、ゲート電極が前記２入力ＮＯＲ回路の出力端子に接続された第２導電型の第５のＭＯＳトランジスタと、を具備し、前記入力信号が前記第１の論理レベルから第２の論理レベルに変化する領域でのヒステリシスを前記第３のＭＯＳトランジスタに持たせ、前記入力信号が前記第２の論理レベルから第１の論理レベルに変化する領域でのヒステリシスを前記第４のＭＯＳトランジスタ及び第５のＭＯＳトランジスタに持たせたことを特徴とするものである。
【００１２】
また、本発明のＴＴＬ入力受けシュミット入力回路は、前記電源と前記初段インバータ回路の出力端子と間に、第２の導電型の第６，第７のＭＯＳトランジスタを直列に接続し、前記第１のインバータによって得た前記出力端子の信号と逆極性の信号と、この逆極性の信号を前記第２のインバータで反転して得た前記出力端子の信号と同極性の信号とをそれぞれ２入力ＮＡＮＤ回路に入力し、前記第６，第７のＭＯＳトランジスタの一方のゲート電極に、前記２入力ＮＡＮＤ回路の出力を第３のインバータを介して供給し、前記第６，第７のＭＯＳトランジスタの他方のゲート電極に前記第２のインバータの出力信号を第４のインバータを介して供給してなることを特徴とするものである。
【００１３】
このような構成によれば、ＶＰ側にヒステリシスを持たせるためのＮ−ＭＯＳＴｒＮ４と、ＶＮ側にヒステリシスを持たせる為のＰ−ＭＯＳＴｒＰ５とＮＭＯＳ−ＴｒＮ５のＶｔｈは同様に変動することになり、ヒステリシス幅のバラツキが小さくなり、プロセス変動によるヒステリシス幅への影響を小さくすることができる。
【００１４】
【発明の実施の形態】
以下に本発明の一実施形態を図面を参照して説明する。以下の説明においては、ＰチャネルトランジスタをＰＭＯＳ−Ｔｒ、ＮチャネルトランジスタをＮ−ＭＯＳＴｒと表すものとする。
【００１５】
図１は、本実施形態に係わるシュミット入力回路の構成を示した回路図である。この回路は、ＰＭＯＳ−Ｔｒ（Ｐ３（３））、ＰＭＯＳ−Ｔｒ（Ｐ４（４））、ＰＭＯＳ−Ｔｒ（Ｐ５（５）、ＰＭＯＳ−Ｔｒ（Ｐ６（９））、ＮＭＯＳ−Ｔｒ（Ｎ３（６））で構成されるＴＴＬ入力受けを可能とする初段インバータ回路と、ＶＰ側にヒステリシスを持たせる為のＮＭ０Ｓ−Ｔｒ（Ｎ４（８））と、ＶＮ側にヒステリシスを持たせる為のＰＭＯＳ−Ｔｒ（Ｐ５（５））とＮＭ０Ｓ−Ｔｒ（Ｎ５（１２））から構成されている。ここで、電源立ち上げ時の電源ＶＣＣ１（２）〜ＧＮＤ１（７）間の貫通電流防止させる為に、２入力ＮＯＲ（ＮＯＲ１（１３））の入力には、初段インバータの入力信号ＩＮＴ１と、初段インバータのドレイン電極端子ＺＴ１９と同相の信号、すなわち、図１ではインバータ（ＩＮＶ３（１０））の出力信号を供給する。この２入力ＮＯＲ（ＮＯＲ１（１３））の出力をＰＭＯＳ−Ｔｒ（Ｐ５（５））とＮＭ０Ｓ−Ｔｒ（Ｎ５（１２））のゲートに接続する。
【００１６】
次に、上記初段インバータの出力をフルスイングさせる為に、初段インバータのドレイン電極端子ＺＴ１９と電源ＶＣＣ１（２）間に、ＰＭＯＳ−Ｔｒ（Ｐ７（１７）およびＰＭＯＳ−ＴｒＰ８（１８））が接続されている。
【００１７】
ＰＭＯＳ−Ｔｒ（Ｐ８（１８））のゲートには、入力と同相の信号が入るように、初段インバータのドレイン電極端子ＺＴ１９からインバータ（ＩＮＶ２（１１）、ＩＮＶ３（１０）、ＩＮＶ４（１６））を介した信号を供給する。
【００１８】
ＰＭＯＳ−Ｔｒ（Ｐ７（１７））は、前記ＰＭＯＳ−Ｔｒ（Ｐ８（１８））をＶＰ側のヒステリシスに関与させない為に、初段インバータのドレイン電極端子ＺＴ１９信号の正転信号（ＩＮＶ２（１１）、ＩＮＶ３（１０）を介した信号）と反転信号（ＩＮＶ２（１１）を介した信号）のディレーを利用して、２入力ＮＡＮＤ（ＮＡＮＤ１（１４））の出力にパルス信号を作り、このパルス信号をインバータ（ＩＮＶ５（１５））を介してＰＭＯＳ−Ｔｒ（Ｐ７（１７））のゲートに接続し、一時的にカットオフさせる。
【００１９】
このパルス信号を以下に説明する。即ち、このパルス信号の意味は、ＰＭＯＳ−Ｔｒ（Ｐ７（１７））をある動作期間中、一時的にカットオフをさせることである。ある動作期間中とは、入力信号ＩＮＴ１が、「Ｌ」→「Ｈ」に変化している領域（ＶＰ側）で、ＮＭＯＳ−Ｔｒ（Ｎ４（８））を用いてヒステリシスを持たせているが、ＰＭＯＳ−Ｔｒ（Ｐ８（１８））のゲートに入力と同相（「Ｌ」→「Ｈ」）の信号が入るため、ＰＭＯＳ−Ｔｒ（Ｐ７（１７））が導通状態であると、ヒステリシスに関与（影響を与える）することになる。
【００２０】
そこで、入力信号ＩＮＴ１が「Ｌ」→「Ｈ」に変化している領域内で、ＰＭＯＳ−Ｔｒ．（Ｐ７（１７））をカットオフさせる為の信号が必要になる。
【００２１】
パルス信号は、ＩＮＶ２（１１）、ＩＮＶ３（１０）、を介した信号とＩＮＶ２（１１）を介した信号の２入力信号からＮＡＮＤ１（１４）を用いて作成する。ここで、２入力信号には時間差があるので、パルス信号が発生する。
【００２２】
このパルス信号を用いてＰＭＯＳ−Ｔｒ（Ｐ７（１７））を一時的にカットオフさせるとは、入力信号ＩＮＴ１が変化し、初段ドレインＺＴ１９の電位が切り替わろうと正にしている時（ヒステリシス領域）に、ＰＭＯＳ−Ｔｒ（Ｐ７（１７））をカットオフさせることを目的とする。
【００２３】
通常動作時（入力が「Ｌ」レベルか「Ｈ」レベルにある時）は、パルス信号が発生せず、ＰＭＯＳ−Ｔｒ（Ｐ７（１７））は、導通状態を維持している。
【００２４】
次に、回路動作について説明する。入力固定状態では、ＶＰ側にヒステリシスを持たせる為のＮＭ０Ｓ−Ｔｒ（Ｎ４（８））のゲートには、必ず入力と逆相の信号が入る為、電源ＶＣＣ１（２）〜ＧＮＤ１（７）間に貫通電流は流れない。ＶＮ側にヒステリシスを持たせる為のＰＭＯＳ−Ｔｒ（Ｐ５（５））及びＮＭＯＳ−Ｔｒ（Ｎ５（１２））の状態は、２入力ＮＯＲ（ＮＯＲ１（１３））の出力が必ず「Ｌ」出力となることから、ＰＭＯＳ−Ｔｒ（Ｐ５（５））はＯＮ状態、ＮＭ０Ｓ−Ｔｒ（Ｎ５（１２））はＯＦＦ状態となり、電源ＶＣＣ１（２）〜ＧＮＤ１（７）間に貫通電流は流れない。
【００２５】
上記初段インバータの出力をフルスイングさせる為のＰＭＯＳ−Ｔｒ（Ｐ７（１７）、Ｐ８（１８））の状態は、２入力ＮＡＮＤ（ＮＡＮＤ１（１４））の出力が必ず「Ｈ」出力となり、ＰＭＯＳ−Ｔｒ（Ｐ７（１７））のゲートには、「Ｌ」信号が入り、ＯＮ状態となる。この時、ＰＭＯＳ−Ｔｒ（Ｐ８（１８））のゲート信号には必ず入力と同相の信号が入る為、入力「Ｌ」時にのみ０Ｎ状態となり、電源ＶＣＣ１（２）〜ＧＮＤ１（７）間に貫通電流は流れない。
【００２６】
次に、入力が「Ｌ」→「Ｈ」に変わる時（ＶＰ側）は、ＮＭＯＳ−Ｔｒ（Ｎ４（８））のゲートには、入力と逆相の信号が入るので、ヒステリシスを持たせることができる。更に、フィードバック用トランジスタをＮＭ０Ｓ−Ｔｒ（Ｎ４（８））で構成している為、プロセス変動の影響は小さい。この時、ＰＭＯＳ−Ｔｒ（Ｐ５（５））とＮＭＯＳ−Ｔｒ（Ｎ５（１２））のゲートには、２入力ＮＯＲ（Ｎ０Ｒ１（１３））の出力信号（この場合必ず「Ｌ」出力となる）が入り、ＰＭＯＳ−Ｔｒ（Ｐ５（５））はＯＮ態、ＮＭ０Ｓ−Ｔｒ（Ｎ５（１２））は０ＦＦ状態となる。
【００２７】
ＰＭＯＳ−Ｔｒ（Ｐ８（１８））のゲートには、入力と同相の信号が入るが、ＰＭ０Ｓ−Ｔｒ（Ｐ７（１７））のゲートには、「Ｌ」→「Ｈ」→「Ｌ」となるパルス信号が入る為、ヒステリシスヘの関与は小さくなる。
【００２８】
次に、入力が「Ｈ」→「Ｌ」に変わる時（ＶＮ側）は、２入力ＮＯＲ（ＮＯＲ１（１３））の出力が一時的に「Ｈ」出力（Ｌ→Ｈ→Ｌ）となる為、ＰＭＯＳ−Ｔｒ（Ｐ５（５））をＯＦＦさせ、ＮＭ０Ｓ−Ｔｒ（Ｎ５（１２））をＯＮさせることにより、ヒステリシスを持たせることになる。
【００２９】
ＰＭＯＳ−Ｔｒ（Ｐ７（１７））のゲートには必ず「Ｌ」信号が入り、ＯＮ状態となる。同時に、ＰＭＯＳ−Ｔｒ（Ｐ８（１８））のゲートには、入力と同相の信号が入るので、最終的に初段の出力をフルスイングさせることになる。
【００３０】
次に、電源立ち上がり時の状態は、入力を「Ｌ」状態、初段のドレインＺＴ１９を「Ｌ」状態と想定すると、初段ＰＭＯＳ−Ｔｒ（Ｐ４（４））はＯＮ状態、初段ＮＭ０Ｓ−Ｔｒ（Ｎ３（６））は０ＦＦ状態、２入力ＮＯＲ（ＮＯＲ１（１３））の出力は「Ｈ」状態となり、ＮＭＯＳ−Ｔｒ（Ｎ５（１２））はＯＮ状態、ＰＭＯＳ−Ｔｒ（Ｐ５（５））は０ＦＦ状態となり、ＧＮＤ１（７）〜初段ドレインＺＴ１９間の電流経路を完全になくすことができる。
【００３１】
従って、電源ＶＣＣ１（２）〜ＧＮＤ１（７）間貫通電流を防止することが可能となる。
【００３２】
【発明の効果】
以上詳記したように本発明によれば、従来の回路にて問題となっていたプロセス変動によるヒステリシス幅への影響を小さくすることができるものである。又、電源立ち上がり時の貫通電流を防止することでＶＮ側もヒステリシスを持たせることが可能となり、ヒステリシス幅の広いＴＴＬ入力受けシュミット入力回路を実現することができるものである。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る回路図。
【図２】従来の回路図。
【符号の説明】
１…初段入力信号ＩＮＴ、２…電源ＶＣＣ１、３…ＰＭＯＳ−Ｔｒ（Ｐ３）、４…ＰＭＯＳ−Ｔｒ（Ｐ４）、５…ＰＭＯＳ−Ｔｒ（Ｐ５）、６…ＮＭＯＳ−Ｔｒ（Ｎ３）、７…ＧＮＤ１、８…ＮＭＯＳ−Ｔｒ（Ｎ４）、９…ＰＭＯＳ−Ｔｒ（Ｐ６）、１０…ＩＮＶ３、１１…ＩＮＶ２、１２…ＮＭＯＳ−Ｔｒ（Ｎ５）、１３…ＮＯＲ１、１４…ＮＡＮＤ１、１５…ＩＮＶ５、１６…ＩＮＶ４、１７…ＰＭＯＳ−Ｔｒ（Ｐ７）、１８…ＰＭＯＳ−Ｔｒ（Ｐ８）、１９…初段ドレイン信号ＺＴ、２１…初段入力信号ＩＮＴ、２２…電源ＶＣＣ１、２３…ＰＭＯＳ−Ｔｒ（Ｐ１）、２４…ＮＭＯＳ−Ｔｒ（Ｎ１）、２５…ＧＮＤ１、２６…ＰＭＯＳ−Ｔｒ（Ｐ２）、２７…ＮＭＯＳ−Ｔｒ（Ｎ２）、２８…ＩＮＶ１、２９…初段ドレイン信号ＺＴ。
【図１】
0003930191.tif 000002
【図２】
0003930191.tif 000003