(57)【特許請求の範囲】
【請求項１】
・第１の導電型の基板領域（１）と、
・基板（１）の第１の表面（３）から基板（１）内に延在する少なくとも１つの溝（２）と、
・前記少なくとも１つの溝（２）の壁面を覆う絶縁層（４）と、
・前記溝（２）を充填し、かつゲート電極を形成する導電材料（５）と、
・該溝（２）に沿って配置され、かつ基板（１）の第１の表面（３）から基板（１）内に延在する第１の導電型のソース領域（６）と、
・第１の導電型と反対の導電型である第２の導電型の本体領域（７）と、
・前記本体領域（７）と境を接している第１の導電型のドレイン領域（１０）と、
・前記本体領域（７）内にあって、第２の導電型である少なくとも１つの高度にドープされた領域（８）とを備え、
・前記本体領域（７）は、ソース領域（６）の下方に延在し、かつ溝（２）と境を接している形式の、溝型のゲート電極を有する電界効果型トランジスタセルデバイスにおいて、
前記高度にドープされた領域（８）がトランジスタセル（１２）のコーナー部ではソース領域（６）の下方に配置されており、かつ
前記高度にドープされた領域（８）は、トランジスタセル（１２）のコーナー部ではソース領域（６）および溝（２）と境を接しており、かつ
前記高度にドープされた領域（８）の閾値電圧は、本体領域（７）のうち、当該高度にドープされた領域（８）以外の部分の閾値電圧よりも高く、
高度にドープされた領域（８）の厚さが本体領域（７）の厚さの最大三分の一であり、
前記高度にドープされた領域（８）が境を接する溝（２）は、溝壁面の面方位が基板（１）の（１００）結晶平面に対応していない領域を有し、
前記高度にドープされた領域（８）は、前記溝（２）と境を接しない領域内では当該溝（２）から離れて配置されている、ことを特徴とする、溝型のゲート電極を有する電界効果型トランジスタセルデバイス。
【請求項２】
トランジスタセルのコーナー部は２つの溝（２）の交差によって形成されている、請求項１記載のトランジスタセルデバイス。
【請求項３】
高度にドープされた領域（８）と溝（２）との距離は、高度にドープされた領域（８）が溝（２）から離れて配置されている領域内で最大１μｍである、請求項１または２記載のトランジスタセルデバイス。
【請求項４】
トランジスタセルが溝（２）によって全面が包囲されている閉鎖されたセルとして形成されており、少なくとも１つの高度にドープされた領域（８）がセルコーナー部からトランジスタセルの中心に向かって延在している、請求項１から３までのいずれか１項に記載のトランジスタセルデバイス。
【発明の詳細な説明】
【０００１】
本発明は、溝型のゲート電極を有する電界効果型トランジスタセルデバイスに関し、交差ゲート溝によってトランジスタのセル構造が生じることが設けられていてもよい。交差溝は、十分に通じている溝が交差点で交差しているかまたは溝が末端で一定の角度、例えば直角で互いに結合しているような構造体である。この場合、トランジスタは、例えばＭＯＳＦＥＴトランジスタならびにＩＧＢＴトランジスタとして構成されていてもよい。
【０００２】
公知技術水準から、例えば欧州特許第０８４７０９０号明細書または英国特許第２３１４２０６号明細書の記載から、交差する溝によってトランジスタのセル構造体が形成されることは、公知である。この場合、問題なのは、２つの溝が衝突する、セルのコーナー部での領域である。ドープされた領域がこのコーナー部でドーピング材料を拡散しうる２つの境界面を有するので、セルのコーナー部でセルの残りのドープされた領域よりも僅かなドーピング材料濃度が生じる。更に、セルコーナー部は、特に高い電界強さの典型的な領域を形成する。その結果、まさにセルコーナー部で破壊電流の望ましくない早期の開始が生じ、場合によっては十分な長期的時間安定性を全く示さない。
【０００３】
従って、トランジスタセルのコーナー部においてチャンネル領域の形成を回避しうることは望ましい。このために、米国特許第５４６８９８２号明細書の記載から、ソース領域がトランジスタセルのコーナー部にまで到達しているデバイスは、公知である。これは、ソース領域の製造の際にセルコーナー部がマスクされることにより、達成されることができる。しかし、この場合、セルコーナー部のマスキングのために付加的なマスキング過程を必要とすることは、欠点である。
【０００４】
記載されたトランジスタデバイスの場合のもう１つの問題は、ラッチ強度および短絡強度の実現にある。このための１つの方法は、付加的な回路を用いて最大で発生する電流を、なお確実に構造素子のスイッチを切ることができる値に制限することにある。これは、例えばZ.J. ShenおよびS.P. Robb: A New Current Limit Circuit for Smart Discrete Devices, ISPSD '98, Kyoto 1998, 第355-358頁に記載されている。しかし、この方法は、著しく回路技術的に付加的な費用を必要とし、振動の発生を促進する。
【０００５】
米国特許第４９９４８７１号明細書には、ソースまたはソースの部分的切欠なしに付加的なｐベース領域を有するトレンチＩＧＢＴの場合に遮断可能な電流を増大させることができることが記載されている。この場合、通過状態でキャリヤー供給過多を減少させ、ひいては通過電圧を上昇させる、付加的なｐ領域での吸引効果は、不利である。
【０００６】
米国特許第４７６７７２２号明細書には、狭いソース領域を通じてのトレンチＩＧＢＴのラッチアップ強度、ひいてはソースの下方での減少された側方でのベース抵抗を上昇させることができることが指摘されている。
【０００７】
隣接したゲート溝の極めて僅かな間隔、ひいては極めて高い遮断可能な電流は、欧州特許第０７５５０７６号明細書の記載において達成される。この場合、コンタクトへのｐベース領域の接続は、ｐ領域によって媒介され、このｐ領域は、ソースよりも高度にドーピングされ、あまり深く拡散されていない。しかし、それにも拘わらず、この種のＩＧＢＴは、電流制限を必要とする。それというのも、広いチャンネル幅は、大量すぎる短絡電流を多量に許容し、この短絡電流は、最短時間で構成素子の熱的分解をまねくことになる。
【０００８】
従って、本発明の課題は、トランジスタセルの各部においてチャネル領域の形成を回避しうる、溝型のゲート電極を有する電界効果型トランジスタセルデバイスを提供することである。
【０００９】
この課題は、請求項１の特徴によって解決される。
【００１０】
本発明の第１の実施態様は、第１の導電型の基板領域内に延在する、溝型ゲート電極を有する電界効果型トランジスタデバイスに関するものである。ここで前記第１の導電型のソース領域は、溝全体に沿って配置されており、ソース領域の下方には、第２の導電型の本体領域が備えられており、この本体領域は、ソース領域ならびに溝と境を接している。しかし、本体領域全体をソース領域によって覆う必要はない。好ましくは、溝と境を接している、本体領域の部分でのみソース領域によって覆われる。
【００１１】
本体領域においては、第２の導電型の高度にドープされた領域が備えられており、この領域は、少なくとも部分的にソース領域の下方に配置されており、垂直方向にソース領域と境を接しており、側方に少なくとも部分的に溝と境を接している。従って、高度にドープされた領域は、必ずしもソース領域の下方に配置されている必要はない。むしろ、高度にドープされた領域のある一定の部分がソース領域の下方に延在しており、高度にドープされた領域の残りの領域が、ソース領域によって覆われていない本体領域の範囲内に配置されていてもよい。好ましくは、高度にドープされた領域は、外側縁部全体に沿ってではなく、ある一定の部分領域内でのみ、ゲート電極が形成されている溝と境を接している。
【００１２】
周知のように、本体領域とゲート溝との境に接して形成されているチャンネル領域内での閾値電圧は、チャンネル領域内のドーピング濃度に依存する。それによって、本体領域内での第２の導電型の高度にドープされた領域は、高度にドープされた領域がゲート溝と境を接している領域内で残りの本体領域の場合よりも本質的に高い閾値電圧を生じる。構成素子に高められた閾値電圧よりも低い電圧だけが印加される場合には、高度にドープされた領域がゲート溝と境を接している領域内にチャンネルが形成されない。それによって、チャンネルが、電界効果型トランジスタの通常の動作範囲内では、残りの本体領域内にだけ形成され、高度にドープされた領域では形成されないことが達成される。それによって、トランジスタデバイスの特に危険な領域をそのままにしておくことができる。このような特に危険な領域は、例えばトランジスタセルの場合には、セルのコーナー部および／または溝壁面の配向が結晶平面に対応していないような溝領域であり、この結晶平面はミラー指数（１００）を有する基板の結晶平面と等価である。既に、欧州特許第０８４７０９０号明細書から公知であるように、セルコーナー部の領域には破壊電流が不所望のことに早期に生じることがある。他面、結晶平面（１００）と等価でない結晶面に接するシリコン／ＳｉＯ２境界面は、通常、結晶平面（１００）と等価である面よりも格段に高い境界面状態密度を有する。時間の経過と共にこの状態の飽和が変化することによって、この境界面に存在するＭＯＳチャンネルの閾値電圧も変化する。その結果、電界効果型トランジスタデバイスの閾値電圧が不安定になりうる。この問題は、本発明の第１の実施態様によるデバイスによって回避されうる。
【００１３】
本発明は、トランジスタデバイスの、チャネル形成が望ましくないかまたはクリティカルなことと見なされる全ての領域内で、通常の動作範囲でのチャンネル形成を阻止することができる。
【００１４】
更に、本体領域内での高度にドープされた領域は、ソースの下方で本体領域内での導電率を上昇させるという利点を提供する。それによって、殊に遮断過程時に、電荷キャリヤーを格段に簡単に本体領域から搬出することができる。それによって、遮断時に本体領域内でソース領域に対する電圧降下が発生することが回避できる。この電圧降下が発生すると、ソース、本体領域およびドレイン領域からなる寄生バイポーラトランジスタがスイッチオンし、それによってデバイスのラッチアップが結果として生じてしまう。本体領域内の高度にドープされた領域は、基本的に米国特許第５６８９１２８号明細書または米国特許第５８２１５８３号明細書の記載から公知であるが、しかし、それらに記載されたデバイスは、本発明の対象とは明らかに相違する。
【００１５】
本発明の第１の実施態様は、ゲート溝の所定の領域内でのチャンネル形成を阻止する特性を有すると共に、本体領域内の導電性を改善することができる。しかし、本発明による技術思想を実現させるために両方の改善が所望されない場合には、改善のそれぞれの一方を省略することもできる。従って、所定の領域内でのチャンネル形成の阻止が不必要である場合には、本体領域の範囲内に高度にドープされた領域を相応に配置することによって、本体領域の導電性の改善だけを達成することができる。
【００１６】
相応するデバイスは、本発明のもう１つの実施態様の対象である。この場合には、高度にドープされた領域は、ゲート溝から一定の間隔で配置されており、この間隔は、理想的には、高度にドープされた層の厚さの範囲内にある。
【００１７】
この場合、高度にドープされた層は、最大で本体領域の厚さの三分の一である。理想的には、高度にドープされた層の厚さは、本体領域の厚さの最大２０％である。高度にドープされた層の前記寸法決定は、本発明の第１の実施態様でも同様に行うことができる。前記層にこのように比較的に薄い厚さを設ける場合には、本体領域のその他の特性は、実質的に影響を受けないが、しかし、それにも拘わらず本体領域内での改善された導電性を達成することができる。殊に、ＭＯＳチャンネルの形成を阻止することは、高度にドープされた層の側方での拡散を小さくすることにより、極めて狭い範囲に制限することができる。
【００１８】
トランジスタデバイスは、少なくとも２個の交差ゲート溝を有するトランジスタセルとして形成されていてもよい。即ち、トランジスタセルは、全面を溝によって包囲されている、閉鎖されたセルとして形成されてもよい。この場合、溝は、例えばその末端で相互に直角であり、したがって矩形のセルを形成する。しかし、例えば六角形のセルまたは任意のセル形状の別のデバイスも可能である。
【００１９】
本発明の第１の実施態様に関連して、高度にドープされた領域は、トランジスタセルの全面に亘って延在する必要もないし、トランジスタセルの中心にまで延在する必要もない。単にトランジスタセルのチャンネルが形成されない領域内に高度にドープされた領域を設けることで十分である。しかし、付加的にできるだけ良好な導電性を本体領域内で達成する場合には、高度にドープされた領域を、第１の実施態様の場合に相応してより大型に形成し、本体領域の他の領域に亘って延在させることができる。殊に、高度にドープされた領域は、本体領域とコンタクトするまで延在することができる。
【００２０】
本発明の第２の実施態様の場合では、高度にドープされた領域は、全ての場合にトランジスタセルのできるだけ広範な領域に亘って延在する。従って、この場合も高度にドープされた領域のコンタクトは、トランジスタセルの中心領域で行うことができる。
【００２１】
従って、本発明の２つの実施態様では、高度にドープされた領域は、本体領域およびソース領域のコンタクトと接続されていてもよい。この場合、コンタクトは、ソース領域を通って本体領域にまで延在する溝コンタクトとして形成されていてもよい。
【００２２】
また、本発明の第２の実施態様によるデバイスに関連して、ゲート溝の所定の領域内にチャンネル形成を阻止するための択一的手段が設けられていてもよい。この場合には、ソース領域が所望の領域内、例えばトランジスタセルのコーナー部内、または（１００）結晶平面に相応しない領域内で溝から離れて配置される。それによって、ソース領域は、前記領域内でゲート溝にまで到達せず、したがってこの領域内ではチャンネルを形成することができない。
【００２３】
本発明の２つの実施態様では、チャンネル幅を適合させることができ、したがって短絡の場合に発生する短絡電流を制限することができる。この場合には、トランジスタセルごとにチャンネル幅を適合させることも、面ごとにチャンネル幅を適合させるもできる。トランジスタセルごとにチャンネル幅を適合させることは、溝と境を接しているｐ＋領域またはセットバックされたソース領域によってチャンネル領域の範囲を停止させることによって行なうことができる。面ごとにチャンネル幅を適合させることは、全構造体の個々のトランジスタセル間の相応の間隔によって行うことができる。即ち1つの面当たりで比較的に少数のトランジスタセルが設けられる。この場合、トランジスタセルのゲート溝は、接続溝によって互いに接続されていてもよい。しかし、この接続溝は、これがチャンネルの形成に寄与しないように形成されている。即ち本体領域のチャンネル領域は、チャンネルが生じ得るような前記接続溝と境を接しない。従って、面ごとのチャンネル幅は、接続溝によって影響を受けない。しかし個々のトランジスタセルを接続溝によって互いに接続することは、省略することもできる。
【００２４】
本発明は、全種類の電界効果型トランジスタデバイスで適用することができる。殊に、本発明は、ＭＯＳＦＥＴトランジスタに適用することができる。しかし本発明は、ドレイン帯域と境を接する第２の導電型の陽極帯域を有するトランジスタデバイスにも適用することができる。これは、殊にＩＧＢＴデバイスに関連する。
【００２５】
次に、電界効果型トランジスタデバイスの本体領域およびソース領域を製造するための方法が記載される。この場合、次の第１の方法は、殊に請求項１に記載の電界効果型トランジスタデバイスを製造するために使用することができる。
【００２６】
トランジスタデバイスのゲート電極の製造は、常法により行なうことができる：第１の表面において、少なくとも２つの交差する溝は、基板に構造化することができる。溝の配置に応じて、特に閉鎖されたセル、即ち全面が溝によって包囲されたセルとして構成されたトランジスタセルを形成することができる。この溝は、本体領域およびトランジスタセルのソース領域の形成前に形成することができる。しかし、この溝の形成は、例えば本体領域の形成後に初めて行うことも、本体領域およびソース領域の形成後に行うこともできる。本体領域もしくはソース領域の形成後に初めて溝が形成される場合には、この溝を配置する際に、溝の構造化の後にこの溝と接することを保証するために、溝が既に正しく配向されるように注意すべきである。
【００２７】
溝は、溝の内壁を覆う絶縁層で被覆されている。これは、例えば溝壁面の酸化またはニトロ化によって、或いは絶縁材料の析出によって行うことができる。
【００２８】
引続き、溝は、導電性材料で充填される。この場合には、基本的に全ての種類の導電性材料を使用することができ、有利には、導電性材料としてポリシリコンが使用される。
【００２９】
本発明による方法は、次の過程を含む：
第１の導電型の基板が準備され、さらなる構造化過程は、専ら基板の第１の表面から出発する。
【００３０】
準備された基板において、第２の導電型の本体領域が形成され、この場合この第２の導電型は、第１の導電型とは反対の導電型であり、したがって本体領域は、溝の形成後に溝と境を接する。最初にｎ型の伝導性基板を使用した場合には、本体領域は、ｐ型の伝導型を有する。勿論、ｐ型の伝導性基板から出発することもでき、この場合には、本体領域は、ｎ型の伝導型を有する。本体領域は、溝の形成後に溝の全長でこの溝と境を接するように形成される。しかし、これが必要である場合には、本体領域が溝の形成後に所定の範囲内で溝から離れて配置されていてもよい。
【００３１】
引続き、第２の導電型の高度にドープされた領域が本体領域の上側領域で形成される。したがって高度にドープされた領域は、溝の形成後に少なくとも部分的に溝と境を接している。それによって、高度にドープされた領域は、本体領域の広がり全体に亘って延在するのではなく、本体領域のある一定の範囲内でのみ設けられる。殊に、高度にドープされた領域は、ある一定の範囲内でだけ溝と直接的に接しており、残りの範囲内では、高度にドープされた領域は、溝から離れて配置されている。高度にドープされた領域は、第２の導電型のドーピング材料を高い濃度で、ドーピング材料の低い濃度を有する既に存在する本体領域内に導入することにより、形成される。本体領域内で比較的高い濃度のドーピング材料が分散することは、ドーピング材料の導入の際に相応するマスクを使用することによって調整される。
【００３２】
第１の導電型のソース領域は、本体領域上で形成され、この場合ソース領域は、溝の形成後に全長に亘って溝と境を接しており、基板の表面から基板中へ延在している。ソース領域は、これが本体領域および高度にドープされた領域と境を接するような深さになるまで基板中に導入される。
【００３３】
好ましくは、本体領域および高度にドープされた領域の形成の際に、これらの領域は、同様に最初に基板の表面から基板中へ延在するようにする。次に、ソース領域が、第１の導電型のドーピング材料の導入によって基板の表面から形成される。このドーピング材料は、本体領域および高度にドープされた領域のドーピング濃度よりも高いドーピング濃度を有するソース領域のために導入される。したがって、本体領域および高度にドープされた領域のうち、第１の導電型のドーピング材料がソース領域の形成のために導入される範囲内では、本体領域もしくは高度にドープされた領域は再びドープされ、ソース領域の第１の導電型のドーピング材料が優勢となる。この場合、ソース領域のドーピング材料は、本体領域および高度にドープされた領域の深さよりも小さな侵入深さで基板中に導入される。
【００３４】
ソース領域の形成後、溝コンタクトがソース領域によって構造化される。この溝コンタクトは、本体領域にまで到達し、本体領域ならびに高度にドープされた領域のコンタクトのために利用することができる。
【００３５】
トランジスタセルとして構成されていてもよい、溝型のゲート電極を有する電界効果型トランジスタデバイスを製造するためのもう１つの方法は、同様に次の過程を含む：
第１の導電型の基板を準備する。
第２の導電型の本体領域を基板中に形成し、したがって本体領域は、溝と境を接している。
【００３６】
前記過程において、方法および方法を実施するための手段は、既に記載された方法の相応する過程に対応する。従って、さらなる説明のために、上記の記載内容が指摘される。更に、第２の方法は、次の過程を含む：
第１の導電型のソース領域は、本体領域上に形成され、この場合ソース領域は、溝の形成後に溝と境を接し、基板の表面から基板中に延在している。この場合、ソース領域が溝の全長に亘ってこの溝と境を接することは、不必要である。したがって、ソース領域は、ある一定の範囲内で溝から離れて配置されている。
【００３７】
引続き、コンタクトホールが、ソース領域を通って本体領域にまで形成される。それによって、本体領域のコンタクトが可能になる。
【００３８】
最後に、第２の導電型の高度にドープされた領域が、コンタクト開口を通じての第２の導電型のドーピング材料の導入によって形成される。勿論、この処理過程は、本体領域のコンタクトのためにコンタクト材料または導電性材料をコンタクトホールに充填する前に実行しなければならない。
【００３９】
ソース領域、本体領域および高度にドープされた領域の形成は、次の方法で行なうことができる：
最初に、本体領域は、基板の表面から出発して形成され、したがって本体領域は、基板中に延在する。引続き、ソース領域は、基板中への第１の導電型のドーピング材料の導入によって形成され、この場合第１の導電型のドーピング材料は、本体領域よりも僅かな深さで延在している。しかし、第１の導電型のドーピング材料のドーピング濃度は、本体領域のドーピング濃度よりも高く選択される。従って、この領域は、基板の表面付近で再びドープされ、第１の導電型のソース領域が形成される。
【００４０】
第２の導電型の高度にドープされた領域は、コンタクトホールを通じての第２の導電型のドーピング材料の導入によって形成され、この場合には、第２の導電型のドーピング濃度は、本体領域のドーピング濃度よりも高く選択されるが、しかし、ソース領域のドーピング濃度よりも少なく選択される。それによって、本体領域内でのコンタクトホールの範囲内には、より高いドーピング濃度の領域が形成されるが、しかし、ソース領域の範囲内には、再度のドーピングは全く行なわれず、したがってソース領域は、十分に不変のまま存在する。それによって、自動的に第２の導電型の高度にドープされた領域は、本体領域内で形成され、この高度にドープされた領域は、直接にソース領域と境を接している。
【００４１】
しかし、高度にドープされた領域は、コンタクトホールを介して形成されず、第１の方法と同様にソース領域の形成前に本体領域内への高い濃度のドーピング材料の導入によって形成される。ドーピング材料の分散は、ここでもマスクにより調整される。それによって、高度にドープされた領域が本体領域内で側方の広がりを維持することが達成され、この側方の広がりは、垂直方向の広がりとは区別される。即ち、層厚が十分に不変である場合には、高度にドープされた領域とゲート溝との間隔は、変化することができる。
【００４２】
引続き、記載された２つの方法の何れかの方法の場合に、トランジスタデバイスの通常の他の処理、例えば金属被覆が施与されるか、またはＩＧＢＴの場合には、第２の導電型の陽極帯域が形成される。この他の過程は、公知技術水準から十分に公知である。同様に、公知技術水準から、通常の処理過程、例えばＩＧＢＴのための出発材料としてのｎバッファーおよびｎ−ベースのためのエピタキシー層を有するｐ＋基板の使用が公知であるか、或いは出力ＭＯＳＦＥＴのためのｎ−エピタキシー層を有するｎ−基板の使用が公知である。
【００４３】
本発明の詳細な実施例は、図１〜７ならびに次の属する記載につき詳説される。
【００４４】
図１は、溝型ＩＧＢＴ、即ち溝型のゲート電極を有するＩＧＢＴを示す。ここで、ソース領域６および本体領域７は、それぞれ２個の溝２の間に配置されている。溝２は、図２の例に示されているようにトランジスタセル１２を形成することができる。図２のトランジスタセル１２は、閉鎖された溝２によって包囲されている正方形の形で形成されている。勿論、トランジスタセル１２のために別の形、例えば矩形または六角形を備えていてもよい。
【００４５】
全てのセルパターンに関連して、トランジスタセルの配置は種々異なっていてもよい。このための若干の例は、図８ａ）〜８ｄ）に示されている。即ち、複数または全てのトランジスタセル１２は、互いに結合されていてもよく、この場合閉鎖されたゲート溝構造体２は、接続溝１４によって互いに結合されていてもよい。或いは図８ａ）の場合のようなセルは、直接に互いに境を接していて、共通のゲート溝２によって互いに結合されている。図８ａ）の場合には、２個のセル１２が結合しているゲート溝の両側に、チャンネル領域が形成される。図８ｃ）および８ｄ）の場合には、ゲート溝２の片側にだけチャンネル領域が形成されており、接続溝１４に沿ってはチャンネル領域が形成されていない。しかし、図８b)に示されているように、セルは、完全に互いに別々に配置されていてもよい。
【００４６】
ゲート溝２は、基板１の表面３から基板１中に延在しており、絶縁層４で被覆されている。この絶縁層は、例えば酸化シリコンからなることができる。溝２は、例えばポリシリコンからなることができる導電性材料５で充填されている。ｎ＋型にドーピングされたソース領域６は、溝２の全長に亘ってこのゲート溝２と境を接している。ソース領域６の下方には、ｐ型にドーピングされた本体領域７が配置されている。ソースと境を接している本体領域の上側部分には、高度にドープされたｐ＋領域８が設けられている。
【００４７】
高度にドープされた領域８は、垂直方向に直接にソース６と境を接している。しかし、側方ではゲート溝２の一部とだけ境を接している。図２には、高度にドープされた領域８がトランジスタセル１２のコーナー部でだけ溝２と境を接していることが示されている。それ以外の境を接していない領域では、高度にドープされた領域８は、溝から離れて配置されている。図２においてセルコーナー部の斜線を引いた領域は、ソース領域６がトランジスタセルのコーナー部にも延在しており、この領域内では高度にドープされた領域８の上方に配置されていることを示している。従ってソース領域６は、溝２の全長に亘って延在している。即ち、図１は、図２の２つのコーナー部を通る対角線の断面に対応している。
【００４８】
高度にドープされた領域８が直接、溝と境を接しており、かつソース領域６によって覆われているトランジスタセルのコーナー部において、チャンネルのための閾値電圧は、高度にドープされた領域８のドーピング量によって専ら定められる。この閾値電圧は、チャンネルが本体領域７と溝２との境界面で形成されている領域に対する閾値電圧よりも高い。そこでは閾値電圧は、本体領域７の比較的に低いドーピング量によって定められ、したがってトランジスタセル１２のコーナー部におけるよりも低い。従って、高度にドープされた領域８のドーピング量およびトランジスタセル１２の動作領域を相応に選択することによって、トランジスタセル１２のコーナー部では閾値電圧に達せず、トランジスタセルのこの領域内にチャンネルが形成されないことを達成することができる。
【００４９】
本体領域７と高度にドープされた領域８とのコンタクトは、導電性材料で充填された溝コンタクト９を介して行なわれる。この溝コンタクトによって同時に、ソース領域は、本体領域および高度にドープされた領域と導電性に結合される。それによって、ソース領域６および本体領域７または高度にドープされた領域８が、ｎｐｎ寄生トランジスタの部分として作用することが十分に回避される。
【００５０】
基板１の対向面側には、ｐ型にドープされた層が、陽極帯域１１として設けられている。
【００５１】
図１による高度にドープされた層８の厚さは、基本的に任意に選択することができる。ただし高度にドープされた層８が溝２と境を接している領域においては閾値電圧が格段に上昇されていなければならない。しかし、１つの特殊な実施態様において、高度にドープされた領域８は、本体領域７と比較して相対的に薄手に選択することができる。この場合には、高度にドープされた領域８の厚さは、本体領域７の厚さの最大で１／３であり、理想的には、本体領域７の厚さの最大２０％である。即ち、例えば本体領域は、１μｍ〜約３μｍの厚さを有することができ、高度にドープされた領域８の厚さは、０．２μｍ〜約１μｍの値であることができる。
【００５２】
図３は、本発明のもう１つの実施態様である。この実施例は、本質的に図１による実施例に対応する。しかし、重要な相違は、高度にドープされた領域８が溝２にまで延在していないことにある。高度にドープされた領域８は、ある一定の距離ｄだけ溝２から離れて配置されている。この場合、高度にドープされた領域８は、相対的に薄手の層として設けられており、この層は、同様に本体領域７の厚さの１／３しか有しておらず、理想的には、本体領域の厚さの最大２０％である。この高度にドープされた領域は、十分に均質な厚さを有する層として溝コンタクト９に沿って形成されており、例えばコンタクトホールへのイオン打ち込みによって形成することができる。
【００５３】
図４は、図３に対して選択的な実施態様を示し、ここではよりいっそう小さなコンタクトホール９が設けられている。このことは、形態学的構造に起因して、この構成の構造化中に僅かな調整を行うときに、ソースコンタクトおよび本体コンタクトのためのコンタクト金属とゲート電極５との間に短絡が生じうる危険がある場合に、重要である。コンタクトホール９の大きさを減少させることは、付加的な安全をもたらす。この場合には、高度にドープされた領域８は、コンタクトホール９を通じて導入されるのではなく、別個のラッカーマスクにより構造化され、コンタクトホールの形成前に本体領域内に導入される。この場合、高度にドープされた領域８の側方での広がりと垂直方向での広がりは、異なって形成されていてもよい。例えば図４に示されているように、高度にドープされた領域は、側方へは垂直方向の場合よりも大きな広がりを有する。それによって側方での本体領域７内の導電性が格段に改善される。しかし、本体領域７の残りの部分は、高度にドープされた領域８が垂直方向には僅かしか広がっていないので影響を受けないままである。また、溝２に対する距離ｄは、比較的に簡単に変化することができ、それによって高度にドープされた領域８の作用を溝２の付近でも調整することができる。
【００５４】
高度にドープされた領域８とゲート溝２との間の距離ｄは、２つの実施例において１μｍ未満、有利に０．７μｍ未満が選択される。
【００５５】
図５は、図３または図４による構成の平面図を示し、ソース６によって覆われている、高度にドープされた領域８の範囲は、斜線を引いた面によって表わされている。
【００５６】
図６は、図５の描写に対応しているが、しかし、この場合トランジスタセル１２のコーナー部では、ソース領域６が切り欠かれている。即ちコーナー部の領域でソース領域６は、溝２から離れて配置されている。これは、相応するマスキング過程によって製造処理の間に達成される。このようにして、トランジスタセル１２のコーナー部において、チャンネルの形成を回避することができる。
【００５７】
図７ａおよびｂは、ウェーハ上での好ましい実施態様におけるトランジスタセルの配向を示している。双方の場合において、四角形のトランジスタセル、図示したものの場合には正方形のトランジスタセルから出発する。トランジスタセルをウェーハ上で配向する場合、トランジスタセル１２のできるだけ大きな部分が、トランジスタセルの作用、殊にチャンネル形成および閾値電圧に関連して不利な影響を阻止することができるように配置すべきである。
【００５８】
図７ａにおいて、ウェーハ１３は、（１００）結晶平面と等価である結晶平面に沿って配向されている。この場合、トランジスタセル１２の側面はウェーハ１３の主要方向に沿って配向されているか、またはこの主要方向に対して９０゜の角度で配向される。それによって、基板の（１００）結晶平面と等価である平面に沿ってトランジスタセルの側面が配向される。
【００５９】
図７ｂでウェーハは、（１１０）に等価の結晶平面に沿って配向されている。この場合には、トランジスタセルの側面を、ウェーハ１３の主要方向に対して４５゜の角度で配置する。それによってこの場合でもトランジスタセルの側面は、基板の（１００）結晶平面と等価である結晶平面に沿って配向される。
【００６０】
双方の場合において、トランジスタセルの側面のできるだけ最大の部分、即ちゲート溝２のできるだけ最大の部分が（１００）等価の結晶平面に沿って配向されている。従って、トランジスタセル１２のコーナー部においてだけ、溝２の側壁面は、結晶平面（１００）に対応しない結晶平面に沿って配向される。それによって、異なって配向された結晶平面で、境界面の状態密度が変動することから生じる支障のある影響を、十分に回避することができる。
【００６１】
この場合、ウェーハ１３上に多数のトランジスタセル１２を、例えば正方形パターンで配置することができ、この場合、溝２中のゲート電極５は、互いに他の溝によって結合することができる。トランジスタセル１２の配置構成の例は、図８ａ）〜ｄ）に示されている。
【図面の簡単な説明】
【図１】  溝型のゲート電極と、図示の横断面の範囲内でゲート溝と境を接する本体領域内の高度にドープされた領域とを有するＩＧＢＴを示す略図。
【図２】  高度にドープされた領域がコーナー部で溝と境を接している、図１によるデバイスの平面図。
【図３】  溝型のゲート電極と、本体領域内にコンタクト開口を通じて導入された高度にドープされた領域とを有するＩＧＢＴを示す略図。
【図４】  図３と同様の構成であるが、コンタクトホールに関係せずに導入された、高度にドープされた領域を有するデバイスを示す略図。
【図５】  図３または図４によるデバイスを示す平面図。
【図６】  図５と同様の構成であるが、セルのコーナー部にソースの切欠を有するデバイスを示す平面図。
【図７ａ】  （１００）等価の結晶平面に沿ってウェーハを配向した際のトランジスタセルデバイスを示す略図。
【図７ｂ】  （１１０）等価の結晶平面に沿ってウェーハを配向した際のトランジスタセルデバイスを示す略図。
【図８ａ】  セルデバイスの例を示し、ゲート溝からなる正方形のセルパターンを示す略図。
【図８ｂ】  セルデバイスの例を示し、絶縁された正方形のセルを示す略図。
【図８ｃ】  セルデバイスの例を示し、接続溝を有する正方形のセルを示す略図。
【図８ｄ】  ｃ）と同様ではあるが、しかし、セルコーナー部上に接続部を有する正方形のセルを示す略図。
【符号の説明】
１  基板、  ２  ゲート溝、  ３  基板１の表面、  ４  絶縁層、  ５  導電性材料、  ６  ソース領域、  ７  本体領域、  ８  高度にドープされたｐ＋領域、  ９  コンタクト、  １０  第１の導電型のドレイン領域、  １１  陽極帯域、  １２  トランジスタセル、  １３  ウェーハ、  ｄ  溝２に対する距離
【図１】
0004017826.tif 000002
【図２】
0004017826.tif 000003
【図３】
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【図４】
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【図５】
0004017826.tif 000006
【図６】
0004017826.tif 000007
【図７ａ】
0004017826.tif 000008
【図７ｂ】
0004017826.tif 000009
【図８ａ】
0004017826.tif 000010
【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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