(57)【特許請求の範囲】
【請求項１】
所定時間毎にメモリセルに格納しているデータを読み出して再書き込みする半導体記憶装置において、
前記メモリセルに格納するデータのメモリアドレスに応じた第１アドレス信号を順次出力するアドレス信号発生手段を有し、
前記第１アドレス信号の最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させることで、前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を、前記データを読み出して再書き込みするメモリアドレスに割り当てることを特徴とする半導体記憶装置。
【請求項２】
ロー及びコラムに対応して縦横に配列されるメモリセルと、
リフレッシュ時に前記メモリセルに格納するデータのローアドレスに応じた第１アドレス信号を順次出力するアドレス信号発生手段と、
前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を、前記リフレッシュを行なうローアドレスに割り当てるように接続する配線パターンとを有し、
前記配線パターンは、
前記第１アドレス信号を構成する複数のビット信号と、
前記リフレッシュを行なうローアドレスと
を、前記複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さく，データ状態の変化が少ないビット信号ほど負荷容量が大きくなるように一対一に対応させることを特徴とする半導体記憶装置。
【請求項３】
前記第１アドレス信号の最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
メモリセルアレイと、
外部からアドレス信号が供給されるバッファと、
リフレッシュアドレス信号を出力するカウンタと、
前記アドレス信号又は前記リフレッシュアドレス信号を選択する選択器とを備え、
前記カウンタは、前記リフレッシュアドレス信号の最下位アドレスから順番に負荷容量が少ない前記アドレス信号を対応させることで、前記リフレッシュアドレスの最下位のビットから順に、設計段階で検出された負荷量の小さいメモリアドレスを対応させることを特徴とする半導体記憶装置。
【請求項５】
所定時間毎にメモリセルに格納しているデータを読み出して再書き込みするために利用するアドレス信号のアドレス信号供給方法において、
前記メモリセルに格納するデータのメモリアドレスに応じた第１アドレス信号を順次出力する段階と、
前記第１アドレス信号の最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させることで、前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を、前記データを読み出して再書き込みするメモリアドレスに割り当てる段階と
を有することを特徴とするアドレス信号供給方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アドレス信号供給方法及びそれを利用した半導体記憶装置に係り、特に、半導体記憶装置に格納されているデータの読み出し及び再書き込み動作に利用するアドレス信号供給方法及びそれを利用した半導体記憶装置に関する。
【０００２】
【従来の技術】
例えば、コンピュータ，各種携帯用機器等に広く利用されているＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、その動作原理上、一定周期毎に格納されているデータを読み出して再書き込みを行なう、いわゆるリフレッシュ動作を行なわないと格納されているデータがキャパシタのリーク電流により失われてしまう。したがって、半導体記憶装置は待機時であってもリフレッシュ動作を行なっている。
【０００３】
このリフレッシュ動作は、前回のリフレッシュ動作を行なってから一番時間が経過しているアドレスから順次行われる必要がある。したがって、前回のリフレッシュ動作を行なってから一番時間が経過しているアドレスからリフレッシュ動作が開始され、そのリフレッシュ動作を行なうアドレス（以下、リフレッシュアドレスという）を順にカウントアップすることで対応していた。
【０００４】
以下、一例としてリフレッシュアドレスが３ビットである場合の動作について簡単に説明する。図１は、リフレッシュアドレスを表す一例のタイミング図を示す。
図１のタイミング図の場合、前回のリフレッシュ動作を行なってから一番時間が経過しているアドレスは（Ａ２，Ａ１，Ａ０）＝（０，０，０）であり、その後リフレッシュアドレスが（Ａ２，Ａ１，Ａ０）＝（０，０，１），（０，１，０），・・・・・ ，（１，１，１），（０，０，０），・・・・・ ，の順にカウントアップされる。
【０００５】
したがって、リフレッシュ動作は前回のリフレッシュ動作を行なってから一番時間が経過しているアドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）から開始され、その後（Ａ２，Ａ１，Ａ０）＝（０，０，１），（０，１，０），・・・・・ ，（１，１，１），（０，０，０），・・・・・ ，の順に行われていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のリフレッシュ動作では生成したリフレッシュアドレス（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）をメモリアドレス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）にそのまま対応させており、メモリアドレス側の負荷容量については何ら考慮されていない。
【０００７】
例えばリフレッシュアドレスのＡｎ−１を最上位アドレス，Ａ０を最下位アドレスとすると、最下位アドレスＡ０が最も頻繁に変化するため、その最下位アドレスＡ０に接続されているメモリアドレスＭＡ０側の負荷容量が大きい場合に消費電流が増大するという問題があった。
本発明は、上記の点に鑑みなされたもので、データの読み出し及び再書き込み動作時の消費電力を削減するアドレス信号供給方法及びそれを利用した半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、所定時間毎にメモリセルに格納しているデータを読み出して再書き込みする半導体記憶装置において、前記メモリセルに格納するデータのメモリアドレスに応じた第１アドレス信号を順次出力するアドレス信号発生手段を有し、前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることを特徴とする。
このように、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化（Ｈｉｇｈ／Ｌｏｗ）が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能である。
【０００９】
このように、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化（Ｈｉｇｈ／Ｌｏｗ）が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能である。
【００１０】
これは、ビット信号のうちデータ状態の変化が頻繁なビット信号に負荷容量が大きいメモリアドレスが割り当てられた場合に消費電流が大きくなることに基づいたもので、頻繁にデータ状態が変化するビット信号に負荷容量が小さいメモリアドレスを割り当て、データ状態の変化が少ないビット信号に負荷容量が大きいメモリアドレスを割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能となる。
【００１１】
以上のような、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することにより、半導体記憶装置を利用している例えば携帯用電子機器の可働時間の延長が可能となる。
また、本発明は、ロー及びコラムに対応して縦横に配列されるメモリセルと、リフレッシュ時に前記メモリセルに格納するデータのローアドレスに応じた第１アドレス信号を順次出力するアドレス信号発生手段と、前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記リフレッシュを行なうローアドレスに割り当てるように接続する配線パターンとを有することを特徴とする。
【００１２】
このように、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記リフレッシュを行なうメモリアドレスに割り当てることにより、データ保持のために必要なリフレッシュ動作の消費電力を削減することが可能である。
【００１３】
また、本発明は、前記配線パターンは、前記第１アドレス信号を構成する複数のビット信号と、前記リフレッシュを行なうローアドレスとを、前記複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さく，データ状態の変化が少ないビット信号ほど負荷容量が大きくなるように一対一に対応させることを特徴とする。
【００１４】
このように、前記複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さく，データ状態の変化が少ないビット信号ほど負荷容量が大きくなるように前記第１アドレス信号を構成する複数のビット信号と、前記リフレッシュを行なうローアドレスとを一対一に対応されることにより、データ保持のために必要なリフレッシュ動作の消費電力を削減することが可能である。
【００１５】
また、本発明は、所定時間毎にメモリセルに格納しているデータを読み出して再書き込みするために利用するアドレス信号のアドレス信号供給方法において、前記メモリセルに格納するデータのメモリアドレスに応じた第１アドレス信号を順次出力する段階と、前記第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように前記データを読み出して再書き込みするメモリアドレスに割り当てる段階とを有することを特徴とする。
【００１６】
このように、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能である。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づいて説明する。
最初に、本発明の原理について図２を利用して説明する。図２は、本発明の原理を説明する一例の説明図を示す。図２のタイミング図（Ａ）〜（Ｃ）は、リフレッシュ動作を行なうアドレス（以下、リフレッシュアドレスという）を生成する例えばカウンタ等の出力信号である。
【００１８】
リフレッシュアドレスのＡ０を表す図２（Ａ）の信号は、周期Ｔ，振幅Ｖであり、リフレッシュアドレスのＡ１を表す図２（Ｂ）の信号は、周期２Ｔ，振幅Ｖであり、リフレッシュアドレスのＡ３を表す図２（Ｃ）の信号は、周期４Ｔ，振幅Ｖである。
例えば、リフレッシュアドレスのＡ０，Ａ１，Ａ２に接続されている負荷容量が夫々３Ｃ，２Ｃ，Ｃである場合は、以下の式（１）により平均の消費電力Ｐ１が算出される。
【００１９】
Ｐ１＝（３Ｃ×４＋２Ｃ×２＋Ｃ）Ｖ2 ／４Ｔ＝１７ＣＶ2 ／４Ｔ・・・・(1)
一方、リフレッシュアドレスのＡ０，Ａ１，Ａ２に接続されている負荷容量が夫々Ｃ，２Ｃ，３Ｃである場合は、以下の式（２）により平均の消費電力Ｐ２が算出される。
Ｐ２＝（Ｃ×４＋２Ｃ×２＋３Ｃ）Ｖ2 ／４Ｔ＝１１ＣＶ2 ／４Ｔ・・・・(2)
以上のように、リフレッシュアドレスのＡ０，Ａ１，Ａ２に接続する負荷容量の違いにより消費電力に差が発生することが分かる。この消費電力の差は、頻繁に振幅（データ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッシュアドレスのＡ０に接続されている負荷容量の差により特に発生するものである。実際に、リフレッシュアドレスのＡ０，Ａ１，Ａ２に接続する負荷容量は半導体記憶装置内の配線，回路構成等により異なっている。
【００２０】
したがって、リフレッシュアドレスの最下位アドレスから順番に、負荷容量が少ないメモリアドレスを割り当てることにより消費電力を最小にすることが可能となる。例えば図２の例の場合、リフレッシュアドレスの最下位アドレスＡ０から順番に負荷容量が少ないメモリアドレスを割り当てればよい。
ところで、リフレッシュアドレスの最下位アドレスから順番に、負荷容量が少ないメモリアドレスを割り当てる場合、リフレッシュアドレス（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメモリアドレス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）とが対応しなくなるがリフレッシュ動作に何ら問題がない。以下、その理由について説明する。
【００２１】
リフレッシュ動作は、メモリセルアレイに格納されているデータがキャパシタのリーク電流により失われてしまうリフレッシュ時間ｔREF 内に全てのメモリアドレスに格納されているデータを読み出して再書き込みを行なうことである。したがって、リフレッシュ動作は小さいメモリアドレスから順番に行われる必要はなく、リフレッシュ時間ｔREF 内に全てのメモリアドレスのデータの再書き込みが終了していればよいことになる。
【００２２】
以下、図３及び図４を利用して、リフレッシュアドレスの最下位アドレスから順番に、負荷容量が少ないメモリアドレスを割り当てた場合のリフレッシュ動作について説明する。
図３は、リフレッシュアドレスとメモリアドレスとの対応関係を表す一例の説明図を示す。また、図４は図３の対応関係に基づくリフレッシュ動作の順番を表す一例の説明図を示す。
【００２３】
図３（Ａ）はリフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対応させており、メモリアドレス側の負荷容量については何ら考慮されていない。図３（Ｂ）はリフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対応させておらず、リフレッシュアドレスの最下位アドレスＡ０から順番に負荷容量が少ないメモリアドレスを対応させている。
【００２４】
なお、リフレッシュアドレス（Ａ２，Ａ１，Ａ０）は、図１のタイミング図に表すような変化をするものとする。また、メモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）に接続されている負荷容量は、ＭＡ１，ＭＡ２，ＭＡ０の順番に大きくなっている。
図３（Ａ）の場合、リフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対応させているので、図４（Ａ）に示すようなタイミングでメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が変化する。したがって、リフレッシュ時間ｔREF 内にメモリアドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，０），（０，０，１），・・・・・ ，（１，１，１）の順にカウントアップされ、全てのメモリアドレスのデータの再書き込みが終了していることになる。
【００２５】
一方、図３（Ｂ）の場合、リフレッシュアドレス（Ａ２，Ａ１，Ａ０）をメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）にそのまま対応させておらず、リフレッシュアドレスの最下位アドレスＡ０から順番に負荷容量が少ないメモリアドレスを対応させている。具体的には、最下位リフレッシュアドレスＡ０と、接続されている負荷容量が一番少ないメモリアドレスＭＡ１とを対応させ、最上位リフレッシュアドレスＡ２と、接続されている負荷容量が一番大きいメモリアドレスＭＡ０とを対応させている。
【００２６】
したがって、図４（Ｂ）に示すようなタイミングでメモリアドレス（ＭＡ２，ＭＡ１，ＭＡ０）が変化する。ここで、リフレッシュ時間ｔREF 内にメモリアドレスは（ＭＡ２，ＭＡ１，ＭＡ０）＝（０，０，０），（０，１，０），（１，０，０），（１，１，０），（０，０，１），（０，１，１），（１，０，１），（１，１，１）の順に変化し、全てのメモリアドレスのデータの再書き込みが終了していることになる。
【００２７】
したがって、図３（Ｂ）に示すようにリフレッシュアドレスの最下位アドレスＡ０から順番に負荷容量が少ないメモリアドレスを対応させたとしても、リフレッシュ時間ｔREF 内に全てのメモリアドレスのデータの再書き込みが終了しており、リフレッシュアドレス（Ａｎ−１，Ａｎ−２，・・・・・ ，Ａ０）とメモリアドレス（ＭＡｎ−１，ＭＡｎ−２，・・・・・ ，ＭＡ０）とが対応しなくなったとしてもリフレッシュ動作に何ら問題がない。
【００２８】
次に、リフレッシュアドレスの最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させた半導体記憶装置について説明する。図５は、本発明の半導体記憶装置の一実施例の構成図を示す。
図５の半導体記憶装置１は、外部から制御信号を供給されるバッファ１０と、外部からアドレス信号を供給されるバッファ１２と、リフレッシュアドレス信号を出力するカウンタ１４と、選択器１６と、メモリセルアレイ２０と、メモリセルアレイ２０から供給されたデータを外部に出力又は外部から入力されたデータをメモリセルアレイ２０に供給するバッファ２２とを含む構成である。なお、半導体記憶装置１のリフレッシュ動作以外は従来のものと同様であり説明を省略する。
【００２９】
半導体記憶装置１はリフレッシュ動作を行なう場合、選択器１６を制御してカウンタ１４から供給されるリフレッシュアドレス信号をメモリセルアレイ２０に供給する。本願発明の半導体記憶装置１は、設計段階で各メモリアドレスの負荷容量を検出しておき、その検出結果に基づいてリフレッシュアドレスの最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させた構造となっている。例えば、図３（Ｂ）に示すような構造である。
【００３０】
したがって、リフレッシュアドレスのうち最も変化が頻繁に起こる最下位アドレスから順番に負荷容量が少ないメモリアドレスを対応させた構造となっており、消費電流を最小とすることができる。
図６は、本発明の半導体記憶装置に含まれるカウンタの一例の構成図を示す。図６のカウンタ１４は、分周器３０−０〜３０−（ｎ−１）を含む構成であり、入力端子REF からリフレッシュ動作を行なう毎にパルス信号が入力される。そのパルス信号は最初に分周器３０−０に供給され分周された後、分周器３０−１に供給される。そのあと、３０−１に供給されたパルス信号は更に分周された後、分周器３０−２に供給される。以下同様に、分周器３０−２〜３０−（ｎ−１）に次々に供給され順次分周された信号が出力される。
【００３１】
ここで、各分周器３０−０〜３０−（ｎ−１）からの出力信号Ｏｕｔ０〜Ｏｕｔｎ−１はリフレッシュアドレスＡ０〜Ａｎ−１に対応しており、リフレッシュアドレスの最下位アドレスＡ０がＯｕｔ０に対応し、リフレッシュアドレスの最上位アドレスＡｎ−１がＯｕｔｎ−１に対応する。なお、分周器３０−０〜３０−（ｎ−１）の一例の構成図を図中に示しておく。
【００３２】
例えば、図６のカウンタの出力信号Ｏｕｔ０〜Ｏｕｔｎ−１をリフレッシュアドレスＡ０〜Ａｎ−１として利用する場合について説明すると、設計段階で検出してある各メモリアドレスの負荷容量に基づいて、出力信号Ｏｕｔ０から順番に負荷容量が少ないメモリアドレスを対応させる。
以上のように、頻繁に振幅（データ状態：Ｈｉｇｈ／Ｌｏｗ）が変化するリフレッシュアドレスの最下位アドレスから順番に、負荷容量が少ないメモリアドレスを割り当てることにより消費電力を最小にすることが可能となる。なお、本実施例ではリフレッシュアドレス及びメモリアドレスが３ビットの例について動作の説明をしたが、これに限ることなく様々な形態が可能である。
【００３３】
【発明の効果】
上述の如く、本発明によれば、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化（Ｈｉｇｈ／Ｌｏｗ）が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能である。
【００３４】
これは、ビット信号のうちデータ状態の変化が頻繁なビット信号に負荷容量が大きいメモリアドレスが割り当てられた場合に消費電流が大きくなることに基づいたもので、頻繁にデータ状態が変化するビット信号に負荷容量が小さいメモリアドレスを割り当て、データ状態の変化が少ないビット信号に負荷容量が大きいメモリアドレスを割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能となる。
【００３５】
以上のような、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することにより、半導体記憶装置を利用している例えば携帯用電子機器の可働時間の延長が可能となる。
また、本発明によれば、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記リフレッシュを行なうメモリアドレスに割り当てることにより、データ保持のために必要なリフレッシュ動作の消費電力を削減することが可能である。
【００３６】
また、本発明によれば、前記複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さく，データ状態の変化が少ないビット信号ほど負荷容量が大きくなるように前記第１アドレス信号を構成する複数のビット信号と、前記リフレッシュを行なうローアドレスとを一対一に対応されることにより、データ保持のために必要なリフレッシュ動作の消費電力を削減することが可能である。
【００３７】
また、本発明によれば、アドレス信号発生手段からメモリセルに格納することができるデータに応じた第１アドレス信号が順次出力され、その第１アドレス信号を構成する複数のビット信号のうちデータ状態の変化が頻繁なビット信号ほど負荷容量が小さくなるように、前記複数のビット信号を前記データを読み出して再書き込みするメモリアドレスに割り当てることにより、データ保持のために必要なデータを読み出して再書き込みする動作の消費電力を削減することが可能である。
【図面の簡単な説明】
【図１】リフレッシュアドレスを表す一例のタイミング図である。
【図２】本発明の原理を説明する一例の説明図である。
【図３】リフレッシュアドレスとメモリアドレスとの対応関係を表す一例の説明図である。
【図４】図３の対応関係に基づくリフレッシュ動作の順番を表す一例の説明図である。
【図５】本発明の半導体記憶装置の一実施例の構成図である。
【図６】本発明の半導体記憶装置に含まれるカウンタの一例の構成図である。
【符号の説明】
１    半導体記憶装置
１０，１２，２２    バッファ
１４    カウンタ
１６    選択器
２０    メモリセルアレイ
３０−０〜３０−（ｎ−１）    分周器
【図１】
0003974287.tif 000002
【図２】
0003974287.tif 000003
【図３】
0003974287.tif 000004
【図４】
0003974287.tif 000005
【図５】
0003974287.tif 000006
【図６】
0003974287.tif 000007