(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタと二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタとが同一の第１の導電型の半導体基板上に設けられた二元ＤＭＯＳ装置において、
上記半導体基板１０上に設けられた第２の導電型のコレクタ埋め込み層１２ａと；
第１の導電型の素子分離層１３ａにより隔離されていて、上記コレクタ埋め込み層１２ａと、上記半導体基板１０上に成長された第２の導電型のエピタキシャル層１４と；
上記エピタキシャル層１４内に設けられたトレンチと；
上記トレンチの側壁及び底部に設けられたゲート酸化膜２６と；
上記トレンチ内の上記ゲート酸化膜２６上に設けられたゲートポリシリコン膜２７と；
上記トレンチの一側に上記ゲート酸化膜２６に接するように設けられ、かつ上記エピタキシャル層１４上に形成されたベース不純物領域２０と；
上記ベース不純物領域２０に接続された金属配線２９と；
上記トレンチの他側に設けられ、かつ上記エピタキシャル層１４を貫通して上記コレクタ埋め込み層１２ａの上部に接触するように設けられたドレーンシンク層１６と；
上記ドレーンシンク層１６の上部と上記ベース不純物領域２０上に形成されたエミッタ不純物領域２２と；
を含み、
上記ベース不純物領域２０上に形成された上記エミッタ不純物領域２２は、上記ＤＭＯＳトランジスタのソースとして機能することを特徴とする半導体装置。
【請求項２】
上記ベース不純物領域２０と上記ゲートポリシリコン膜２７とがそれぞれの金属配線２９を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
バイポーラトランジスタと二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタとが同一半導体基板上に設けられた二元ＤＭＯＳ装置の製造方法において、
第１の導電型の上記半導体基板１０上に第２の導電型のコレクタ埋め込み層１２を設け、そして第１の導電型の分離層１３を形成する工程と；
上記半導体基板１０上に所定厚みを持つ第２の導電型のエピタキシャル層１４と所定厚みのパッド酸化膜１５とを順次形成する工程と；
上記パッド酸化膜１５をフォトリソグラフィー技術によりパターニングする工程と；
上記パターニングされたパッド酸化膜１５を素子分離領域形成用マスクとして使用して不純物イオンを注入し、上記分離層１３とつながる第１の導電型の分離領域１３ａを設ける工程と；
フォトリソグラフィー技術によりシンク領域を限定し、そしてこのシンク領域内に不純物イオンを注入して、上記エピタキシャル層１４を貫通して上記コレクタ埋め込み層１２ａの上部に接触するように第２の導電型のドレーンシンク領域１６を設ける工程と；
窒化膜パタンをマスクとして用いて上記分離領域１３ａを含む非活性領域に素子分離用酸化膜１８を設ける工程と；
フォトリソグラフィー技術によりベース領域を限定し、そしてこのベース領域内の上記エピタキシャル層１４に第１の導電型の不純物イオンを注入してベース不純物領域２０を形成する工程と；
フォトリソグラフィー技術により少なくとも上記ベース不純物領域２０内にエミッタ領域を限定し、そしてこのエミッタ領域内に第２の導電型の不純物イオンを注入して、上記ＤＭＯＳトランジスタのソースとしても機能する第２の導電型のエミッタ不純物領域２２を設ける工程と；
上記パッド酸化膜１５と上記素子分離用酸化膜１８との上に窒化膜２３と低温酸化膜２４とを順次形成する工程と；
所定パタンの感光膜をマスクとして使用して、上記ベース不純物領域２０と上記ドレーンシンク領域１６との間の上記低温酸化膜２４と上記窒化膜２３及び上記パッド酸化膜１５とを除去し、そして上記半導体基板１０を除去して所定の深さのトレンチを設け、上記トレンチの一側の側壁に上記ベース不純物領域２０と上記エミッタ不純物領域２２の側面を露出させる工程と；
上記トレンチの側壁と底部にゲート酸化膜２６を設ける工程と；
上記トレンチ内の上記ゲート酸化膜２６上にゲートポリシリコン層２７を形成する工程と；
フォトリソグラフィー技術により金属コンタクト領域を区画し、かつ金属配線２９を設ける工程と；
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
上記第１の導電型の分離領域１３ａの形成工程は、１〜８Ｅ１５イオン／ｃｍ2、３０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
上記第１の導電型の不純物イオンはホウ素イオンであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
上記エピタキシャル層１４は０．５〜４．０Ω・ｃｍの抵抗を持ち、そして５〜２０μｍの厚さを持つことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
上記パッド酸化膜１５は５００〜１，０００Åの厚さを持つことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項８】
上記第２の導電型のドレーンシンク領域１６の形成工程は、１〜８Ｅ１５イオン／ｃｍ2、３０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項９】
上記第２の導電型の不純物イオンはリンイオンであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
上記ドレーンシンク領域１６の形成工程の後、熱処理工程を加えて上記ドレーンシンク領域１６内と分離領域１３ａ内に注入されたそれぞれの不純物イオンを拡散することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１１】
前記第２の導電型のエミッタ不純物領域２２の形成工程は、５Ｅ１４〜９Ｅ１５イオン／ｃｍ2、４０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１２】
上記エミッタ不純物領域２２は、上記ベース不純物領域２０と上記ドレーンシンク領域１６との上に重合されながら設けられていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
上記第２の導電型のエミッタ不純物領域２２を形成するためのイオン注入工程後、熱処理を実行する工程を加えて、上記ベース不純物領域２０内に注入された不純物イオンを拡散することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
上記素子分離用酸化膜１８は珪素からなる上記エピタキシャル層１４の局部酸化法によって形成される酸化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１５】
上記ゲート酸化膜２６の形成工程の前に、上記トレンチ内に犠牲酸化膜を成長及び除去する工程を加えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１６】
上記ゲートポリシリコン層２７の形成工程は、上記トレンチの中へポリシリコンを充填しながらＰＯＣｌ3を沈積させる工程を包含することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１７】
上記ゲートポリシリコン層２７は２０〜１５０Ω／□のシート抵抗を持つことを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳しくはバイポーラトランジスタ（bipolar transistor）と二重拡散金属酸化物半導体（double diffused metal oxide semiconductor ）（以下、ＤＭＯＳという。）トランジスタとが一つのレイアウト内に形成された二元ＤＭＯＳ（以下、ＢｉＤＭＯＳという。）装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、バイポーラトランジスタは、そのベースに印加される電流によってその出力電流が調節される構造を持っており、また金属酸化物半導体（metal oxide semiconductor ）（以下、ＭＯＳという。）トランジスタはそのゲートに印加される電圧によりその出力電流が調節される構造を持っている。
【０００３】
【発明が解決しようとする課題】
このように相違した構造を持つバイポーラトランジスタとＤＭＯＳトランジスタとを従来技術により同一基板上に具現する場合、上記二つの素子がそれぞれ異なるレイアウトに具現されていた。したがって、従来技術は集積度を改善することに限界がある問題があった。
【０００４】
また、同一基板内に互いに相違した構造を持つ二つの素子を具現する工程を実行する場合、一つの素子だけを製造する工程以外に追加工程が必要になるので、二つの素子の電気的特性を満足する工程の最適化が求められていた。しかし、このような工程の最適化はこの技術分野ではかなり難しい問題として残っているのである。
【０００５】
本発明は上述した諸問題点らを解消するため提案されたもので、バイポーラトランジスタとＤＭＯＳトランジスタとが一つのレイアウトに設けられて、さらに高い集積度を有する半導体装置及びその製造方法を提供することに目的がある。
【０００６】
本発明のもう一つの目的は、トレンチ内に設けられたＤＭＯＳトランジスタのゲートがバイポーラトランジスタのベースとコレクタとを十分隔てる構造を持っていて、高電圧動作特性を改善し、そしてベースとコレクタ間の接合キャパシタンスを減少することができる半導体装置及びその製造方法を提供することにある。
【０００７】
本発明のさらに別の目的は、ゲート電極とベース電極とを電気的に接続させ、そしてこの接続端を素子の信号入力端として使用して、電流と電圧とのいずれかの信号源により出力電流を調節することができる半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の要旨は、（１）バイポーラトランジスタと二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタとが同一の第１の導電型の基板上に設けられた二元ＤＭＯＳ装置において、
上記基板上に設けられた第２の導電型のコレクタ埋め込み層１２ａと；
第１の導電型の素子分離層１３ａにより隔離されていて、埋め込み層１２ａと、上記半導体基板上に成長された第２の導電型のエピタキシャル層１４と；
エピタキシャル層１４内に設けられたトレンチと；
上記トレンチの側壁及び底部に設けられたゲート酸化膜２６と；
上記トレンチ内のゲート酸化膜２６上に設けられたゲートポリシリコン膜２７と；
上記トレンチの一側に設けられ、かつエピタキシャル層１４上に形成されたベース不純物領域２０と；
上記トレンチの他側に設けられ、かつエピタキシャル層１４を貫通して埋め込み層１２ａの上部に接触するように設けられたドレーンシンク層１６と；
ドレーンシンク層１６の上部とベース不純物領域２０上に形成されたエミッタ不純物領域２２と；
を含むことを特徴とする半導体装置、及び（２）バイポーラトランジスタと二重拡散金属酸化物半導体（ＤＭＯＳ）トランジスタとが同一基板上に設けられた二元ＤＭＯＳ装置の製造方法において、
第１の導電型の上記半導体基板上に第２の導電型の埋め込み層１２を設け、そして第１の導電型の分離層１３を形成する工程と；
上記半導体基板上に所定厚みを持つ第２の導電型のエピタキシャル層１４と所定厚みのパッド酸化膜１５とを順次形成する工程と；
パッド酸化膜１５をフォトリソグラフィー技術によりパターニングする工程と；
上記パターニングされたパッド酸化膜を素子分離領域形成用マスクとして使用して不純物イオンを注入し、第１の導電型の分離領域１３ａを設ける工程と；
フォトリソグラフィー技術によりシンク領域を限定し、そしてこのシンク領域内に不純物イオンを注入して、第２の導電型のドレーンシンク領域を設ける工程と；
窒化膜パタンをマスクとして用いて非活性領域に素子分離用酸化膜１８を設ける工程と；
フォトリソグラフィー技術によりベース領域を限定し、そしてこのベース領域内に第１の導電型の不純物イオンを注入する工程と；
フォトリソグラフィー技術によりエミッタ領域を限定し、そしてこのエミッタ領域内に第２の導電型の不純物イオンを注入して、第２の導電型のエミッタ領域を設ける工程と；
パッド酸化膜１５と素子分離用酸化膜１８との上に窒化膜２３と低温酸化膜２４とを順次形成する工程と；
所定パタンの感光膜をマスクとして使用して低温酸化膜２４と窒化膜２３及びパッド酸化膜１５とを除去し、そして上記半導体基板を除去して所定の厚さのトレンチを設ける工程と；
上記トレンチの側壁と底部にゲート酸化膜２６を設ける工程と；
上記トレンチ内のゲート酸化膜２６上にゲートポリシリコン層２７を形成する工程と；
フォトリソグラフィー技術により金属コンタクト領域を区画し、かつ金属配線を設ける工程と；
を含むことを特徴とする半導体装置の製造方法にある。
【０００９】
【発明の実施の形態】
本発明は、上記の装置及び方法からなるが、上記の装置において、上記エミッタ不純物領域２２は、上記ＤＭＯＳトランジスタのソースとして機能する。また、この装置において、上記ベース不純物領域２０と上記ゲートポリシリコン膜がそれぞれの金属配線を介して電気的に接続されている。
【００１０】
さらに、本発明の方法の重要な要素を、下記の通り説明する。
【００１１】
この方法において、半導体基板の上に第２の導電型のｎ+ 型の埋入み層を形成し、そして上記第１の導電型の分離領域形成工程は、１〜８Ｅ１５イオン／ｃｍ2 ，３０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程である。
【００１２】
この方法において、上記第１の導電型の不純物イオンはホウ素イオンである。
【００１３】
この方法において、上記エピタキシャル層はほぼ０．５〜４．０Ω・ｃｍを持ち、そして５〜２０μｍの厚さを有する。
【００１４】
この方法において、上記パッド酸化膜は５００〜１，０００Åの厚みを有する。
【００１５】
この方法において、第２の導電型のドレーンシンク領域の形成工程は、ほぼ１〜８Ｅ１５イオン／ｃｍ2 ，３０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程である。
【００１６】
この方法において、上記第２の導電型はリンイオンである。
【００１７】
この方法において、上記ドレーンシンク領域の形成工程のあと、熱処理工程を加えて上記ドレーンシンク領域と素子分離層の中の不純物イオンらが拡散される。ついで、フォト工程で感光膜を覆った第１の導電型のベース領域を開いたのち、１Ｅ１４〜９Ｅ１４イオン／ｃｍ2 ，３０〜７０ＫｅＶをイオン注入する。
【００１８】
この方法において、上記第１の導電型の不純物イオンはホウ素イオンである。
【００１９】
この方法において、上記第２の導電型のエミッタ領域の形成工程は、ほぼ５Ｅ１４〜９Ｅ１５イオン／ｃｍ2 ，４０〜１００ＫｅＶの条件のもとで実行されるイオン注入工程である。
【００２０】
この方法において、上記エミッタ領域は上記ベース領域と前記シンク領域上に重合されながら設けられている。
【００２１】
この方法において、上記第２の導電型のエミッタ領域を設けるためのイオン注入工程後、熱処理を施す工程を加えて上記ベース領域中に注入された不純物イオンらが拡散される。
【００２２】
この方法において、上記素子分離用酸化膜は，珪素の局部酸化（以下、ＬＯＣＯＳという。）法によって形成される酸化膜である。
【００２３】
この方法において、上記ゲート酸化膜の形成工程の前に、上記トレンチの中に犠牲酸化膜を成長し、かつ、除去する工程を加える。
【００２４】
この方法において、上記ゲートポリシリコン層の形成工程は、上記トレンチの中へポリシリコンを充填しながらＰＯＣｌ3 の沈積工程を含む。
【００２５】
この方法において、上記ゲートポリシリコン層は、ほぼ２０〜１５０Ω／□のシート抵抗を有する。
【００２６】
前述の方法により製造されたＢｉＤＭＯＳ装置は、バイポーラトランジスタとＤＭＯＳトランジスタとが一つのレイアウトに設けられて、より高い集積度を有する。
【００２７】
また、上記ＢｉＤＭＯＳ装置はトレンチ内に設けられたＤＭＯＳトランジスタのゲートが、バイポーラトランジスタのベースとコレクタとを十分隔離させる構造を持っていて、高電圧動作特性を改善し、そしてベースとコレクタとの間の接合キャパシタンスを減少させることができる。
【００２８】
しかも、上記ＢｉＤＭＯＳ装置において、ゲート電極とベース電極とを電気的に接続させ、そして、この接続端を素子の信号入力端として使用すれば、電流と電圧とのいずれかの信号源により出力電流を調節することができて、本発明による半導体装置が特定の用途の半導体装置に適用できる。
【００２９】
以下、本発明の実施例を添付図面の図１、図２Ａないし図２Ｃ、図３Ａないし図３Ｃ及び図４Ａないし図４Ｃに基づき詳細に説明する。
【００３０】
図１を参考すると、本発明の新規な半導体装置の製造方法により製造されたＢｉＤＭＯＳ装置は、第１の導電型の半導体基板１０上に設けられた第２の導電型のコレクタ埋め込み層１２ａと；第１の導電型の素子分離層１３ａによって隔離されていて、埋め込み層１２ａと半導体基板１０上に成長された第２の導電型のエピタキシャル層１４と；エピタキシャル層１４内に設けられたトレンチと；該トレンチの側壁及び底部に設けられたゲート酸化膜２６と；上記トレンチ内のゲート酸化膜２６上に設けられたゲートポリシリコン膜２７と；上記トレンチの一側に設けられ、かつエピタキシャル層１４上に設けられたベース不純物領域２０と；上記トレンチの他側に設けられ、かつエピタキシャル層１４を貫通して埋め込み層１２ａの上部に接触するように形成されたドレーンシンク層１６と；ドレーンシンク層１６の上部とベース不純物領域２０上に設けられたエミッタ不純物領域２２と；を包含する構造を持つ。
【００３１】
かかる構造において、バイポーラトランジスタとＤＭＯＳトランジスタとが一つの半導体基板上に立設されているので、別途のレイアウトに具現された半導体装置よりさらに高い集積度を有する。
【００３２】
また、ゲートポリシリコン層２７がバイポーラトランジスタのベース不純物領域２０とコレクタ埋め込み層１２ａとの隙間を十分隔てる構造を持っている。従って、高電圧動作特性が改善され、そしてベース不純物領域２０とコレクタ埋め込み層１２ａらとの間の接合キャパシタンスを減少させることができる。
【００３３】
そのうえ、ゲートポリシリコン層２７とベース不純物領域２０との上に設けられた電極配線らを互いに電気的に接続させることにより、電流と電圧とのいずれかの信号源によって出力電流を調節することができるＢｉＤＭＯＳ装置を具現することができる。
【００３４】
前述の構造を持つ半導体装置は次の製造工程などにより製造される。
【００３５】
まず、図２Ａを参考すると、ｐ型半導体基板１０上にｎ+ 型の埋め込み層１２が設けられていて、そして素子間の絶縁のための分離層を形成するためにｐ+ 型分離層１３が設けられている。埋め込み層１２と分離層１３とはそれぞれ通常のフォト／エッチング工程及びイオン注入工程によって形成される。
【００３６】
次に、図２Ｂに示したように、半導体基板１０上に所定厚みを持つｎ+ 型エピタキシャル層１４と所定厚みのパッド酸化膜１５を順次形成し、またパッド酸化膜１５上に感光膜を設けたのち、パターニングにより素子分離領域を形成するための窓を設ける。このとき、ホウ素を用いるイオン注入工程が、ほぼ１〜８Ｅ１５イオン／ｃｍ2 ，３０〜１００ＫｅＶ範囲の条件のもとで行われ、ホウ素イオンが上記窓を介してエピタキシャル層１４中へ注入される。エピタキシャル層１４は、ほぼ０．５〜４．０Ω・ｃｍを持ち、そしてほぼ５〜２０μｍの厚みを有する。さらに、パッド酸化膜１５は、ほぼ５００〜１，０００Åの厚さを有する。
【００３７】
一方、エピタキシャル層１４の成長中に、半導体基板１０内に設けられたｐ+ 型の分離層１３の不純物イオンらが成長されるエピタキシャル層１４へ拡散されるので、図２Ｂに示されたように、エピタキシャル層１４へ拡散されて設けられた分離領域と上記イオン注入工程により設けられた分離領域とが接触しながら素子分離層１３ａが形成される。また、エピタキシャル層１４の成長中に、埋め込み層１２の不純物イオンらが拡散され、図２Ｂに示されたプロファイルを有する埋め込み層１２ａが設けられる。埋め込み層１２ａはバイポーラトランジスタのコレクタ電極として使用するために設けられたものである。
【００３８】
なお、図２Ｂにおいて、パッド酸化膜１５上に設けられた所定パタンの感光膜を除去したのち、更にシンク領域を形成するための窓を設けるため所定パタンの感光膜をパッド酸化膜１５上に設け、それからリンを使用するイオン注入工程がほぼ１〜８Ｅ１５イオン／ｃｍ2 ，３０〜１００ＫｅＶ範囲の条件のもとで実行される。このとき、上記リンイオンが上記窓を介してエピタキシャル層１４へ注入されて、図２Ｂに示されたように、シンク領域１６が形成される。次いで、おおよそ５００〜１，０００Åの厚さを有する窒化膜１７をパッド酸化膜１５上に設けた後、熱処理を施して不純物イオンらが拡散され最終的なシンク領域１６と素子分離層１３ａとが設けられる。また、窒化膜１７上に所定パタンの感光膜を設けて活性領域とフィールド領域とを限定したのち、フィールド領域上にある窒化膜を除去すると、図２Ｂのような構造が形成される。
【００３９】
図２Ｃにおいて、ＬＯＣＯＳ法の実行により、ほぼ５，０００〜９，０００Åの厚みのＬＯＣＯＳ酸化膜１８を成長したのち、上記窒化膜１７を除去する。次いで、ＬＯＣＯＳ酸化膜１８と上記パッド酸化膜１５との上方に所定パタンの感光膜１９を設けてベース領域を限定してから、感光膜１９をマスクとして使用し、そしてホウ素を使用するイオン注入工程がほぼ１Ｅ１４〜９Ｅ１４イオン／ｃｍ2 ，３０〜７０ＫｅＶ範囲の条件のもとで実行される。その結果、上記半導体基板１０上にベース領域である前記不純物層２０が設けられる。
【００４０】
図３Ａに示したように、上記感光膜１９のパタンを除去した後、さらに所定パタンの感光膜２１を上記パッド酸化膜１５に設けてエミッタ領域を区切る。感光膜２１をマスクとして使用し、ヒ素若しくはリンを使用するイオン注入工程が、ほぼ５Ｅ１４〜９Ｅ１５イオン／ｃｍ2 ，４０〜１００ＫｅＶ範囲の条件のもとで実行される。その結果、エミッタ領域である前記不純物層２２が上記半導体基板１０上に、つまりベース領域２０と上記シンク領域１６との上に重合されながら形成される。
【００４１】
図３Ｂにおいて、残っている上記感光膜２１を除去したのち、上記酸化膜１５，１８上に、さらにほぼ５００〜１，５００Åの厚さを持つ窒化膜２３を蒸着し、それから熱処理により不純物領域２２のイオンらが拡散されて最終的なエミッタ領域が設けられる。次いで、窒化膜２３上に、ほぼ３，０００〜７，０００Åの厚さの低温酸化膜２４を設ける。
【００４２】
図３Ｃ及び図４Ａに示したように、上記低温酸化膜２４上に所定パタンの感光膜２５を形成してトレンチ領域を限定した後、この感光膜２５をマスクとして使用して上記低温酸化膜２４と上記窒化膜２３と上記パッド酸化膜１５とを選択的に除去する。
【００４３】
図４Ｂを参考すると、上記エピタキシャル層１４の厚みを考慮してトレンチ形成のためのエッチングを施した後、上記低温酸化膜２４を除去し、それからほぼ５００〜１，０００Åの厚みを持つ犠牲酸化膜を成長及び除去する。次いで、上記トレンチの側壁と底部を酸化させてゲート酸化膜２６を設けたのち、上記トレンチの中へポリシリコンを充填しながらＰＯＣｌ3 を沈積させる工程を経て、ほぼ２０〜１５０Ω／□のシート抵抗を有するゲートポリシリコン膜２７を設ける。引続き、上記窒化膜２３上でも設けられたポリシリコン膜を除去する摩耗工程を実行した後、さらに低温酸化膜２８をゲートポリシリコン膜２７と上記窒化膜２３との上に設けると、図４Ｂのような構造を持つ。
【００４４】
最後に、図４Ｃに示したように、各金属コンタクト領域をフォト／エッチング工程により限定した後、金属を塗布し、かつ、パターニングして金属電極２９を設ける。
【００４５】
【発明の効果】
前述のように、本発明による半導体装置の製造方法及びその方法で製造された装置は、次のような効果を奏する。
【００４６】
まず、第一はバイポーラトランジスタとＤＭＯＳトランジスタとが一つのレイアウトに設けられているので、各トランジスタに対応する別途のレイアウトを必要とする従来のＢｉＤＭＯＳ装置の集積度に比べてさらに高い集積度を有する半導体装置を具現することができる。
【００４７】
第二に、本発明のＢｉＤＭＯＳ装置はトレンチ内に設けられたＤＭＯＳトランジスタのゲートが、バイポーラトランジスタのベースとコレクタとを隔離させる構造を持っているので、高電圧動作特性を持つトランジスタを設計する場合に、故意的にベースとコレクタとの間隔を広げる必要がなく、また上記ベースとコレクタ間の接合キャパシタンスが減少される。このようにベースとコレクタ間の接合キャパシタンスが減少することにより、良好なスイッチング動作特性を持つ半導体装置を具現することができる。
【００４８】
さらに、第三に、本発明の製造方法により製造されたＢｉＤＭＯＳ装置において、ゲート電極とベース電極とを電気的に接続させ、そしてこの接続端を素子の信号入力端として使用する場合には、上記ＢｉＤＭＯＳ装置は電流と電圧とのいずれかの信号源によっても出力電流が調節できる。すなわち、上記ＢｉＤＭＯＳ装置は電流で出力電流を調節することもできるし、あるいは電圧でもって出力電流を調節することもできることである。
【図面の簡単な説明】
【図１】本発明の製造方法により製造された半導体装置の構造を示した断面図である。
【図２】図２Ａないし図２Ｃは本発明の製造方法により図１に示された半導体装置を製造する工程を順次的に示す製造工程図である。
【図３】図３Ａないし図３Ｃは本発明の製造方法により図１に示された半導体装置を製造する工程を順次的に示す製造工程図である。
【図４】図４Ａないし図４Ｃは本発明の製造方法により図１に示された半導体装置を製造する工程を順次的に示す製造工程図である。
【符号の説明】
１０  半導体基板
１２  埋め込み層
１３ａ  素子分離層
１４  エピタキシャル層
１５  パッド酸化膜
１６  シンク領域
１７  窒化膜
１８  ＬＯＣＯＳ酸化膜
１９，２１，２５  感光膜
２０  ベース不純物層
２２  エミッタ不純物層
２３  窒化膜
２４  低温酸化膜
２６  ゲート酸化膜
２７  ゲートポリシリコン層
【図１】
0003954123.tif 000002
【図２】
0003954123.tif 000003
【図３】
0003954123.tif 000004
【図４】
0003954123.tif 000005