(57)【特許請求の範囲】
【請求項１】
チップカードの読取り装置（１）であって、
チップカード（２）の固定接点電極（８−１２）と接触するための固定接点電極（３−７）と、
これらの固定接点電極上に電気信号を印加するか又はこれを取り出すためのカプラ回路（１３）と、
カプラ回路（１３）内で利用可能なこれらの電気信号の受信及び／又は処理及び／又は送信を実施するためのマイクロプロセッサ（１４）とを含み、
カプラ回路（１３）が、
第１の入出力回路（２０）と、
バッファメモリの組（２４）と、
第２の入出力回路（２３）と、
レジスタ（２８）の組（２７）と、
動作用のシーケンサ（２９）とを含み、
第１の入出力回路（２０）は、一方では読取り装置（１）の固定接点電極（３−７）と、又他方ではバッファメモリの組（２４）と関係を有し、
第２の入出力回路（２３）は、一方ではマイクロプロセッサ（１４）と、他方ではバッファメモリの組（２４）と関係を有し、
第２の入出力回路（２３）又は第１の入出力回路（２０）は、レジスタの組（２７）に接続されたデコーダ回路を有し、
シーケンサ（２９）は、レジスタの組（２７）のレジスタ内に記憶された電気的状態に応じて第２の入出力回路（２３）か又は第１の入出力回路（２０）かを指令することを特徴とする、チップカードの読取り装置。
【請求項２】
カプラ回路（１３）には、読取り装置（１）内のチップカード（２）の存在信号を収容するため及びシーケンサ（２９）によるいわゆる第１の零復帰を開始するための制御入力が含まれていることを特徴とする、請求項１に記載のチップカードの読取り装置。
【請求項３】
第１の入出力回路又は第２の入出力回路（２３）は、カプラ回路（１３）の各固定接点電極（３−７）への結線及び電圧印加の第１のシーケンス中に読取り装置（１）の各固定接点電極（３−７）上の電気的状態の推移を時間的に測定するための回路を含むことを特徴とする、請求項２に記載のチップカードの読取り装置。
【請求項４】
第２の入出力回路（２３）には、カプラ回路（１３）の各固定接点電極（３−７）への結線及び電圧印加の第１のシーケンスの後のチップカード（２）の零復帰の第２のシーケンス中にレジスタの組（２７）のレジスタの中に電気的状態を書込むための回路が含まれることを特徴とする、請求項２に記載のチップカードの読取り装置。
【請求項５】
第２の入出力回路（２３）が、レジスタの組（２７）のレジスタに対してマイクロプロセッサ（１４）の電気的状態を伝送するための回路を含むことを特徴とする、請求項１〜４のいずれか１項に記載のチップカードの読取り装置。
【請求項６】
カプラ回路（１３）が、プログラム可能なクロックと、読取り装置（１）の固定接点電極（３−７）の１つの上に一定の与えられた時間だけ１つの電位を維持する回路とを含むことを特徴とする、請求項１〜５のいずれか１項に記載のチップカードの読取り装置。
【請求項７】
カプラ回路（１３）が、マイクロプロセッサ（１４）に対し中断信号を送るためのレジスタの組（２７）からその中断信号を受理してなる中断の制御回路（３２）を含むことを特徴とする、請求項１〜４のいずれか１項に記載のチップカードの読取り装置。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
本発明の目的は、チップカードの読取り装置、特に電波手段によって情報送信装置と関係をもつ読取り装置にある。しかるに、本発明が関わる読取り装置は、より普遍的に、１つのチップカードのインターフェイスとして役立つこと以外の役目を果たすことになる読取り装置である。
【従来の技術】
【０００２】
現在までのところ、読取り装置は、マイクロプロセッサ（ここでは単純化のためＣＰＵと呼ぶ）によって使用されるソフトウェアがＩＳＯ規格第７８１６−３号を満たす１つアーキテクチャを基礎にしている。この規格は、チップカードと読取り装置の間の対話プロトコルを規定するものである。
【０００３】
一定の利用分野、特に読取り装置が高スループットデータ（例えば周波数変調情報）を受信する場合については、ＣＰＵはこれらのデータを実時間で管理し処理しなければならず、これらの情報を受信したその瞬間には、さらにチップカードと対話することができなくなる可能性がある。
【０００４】
例えば、チップカードは、有料サービス、つまり道路情報に対する加入契約、ラジオ放送への加入契約、テレビ番組に対する加入契約をアクセスするのに役立つ。
【０００５】
なお、このような情報を送る送信装置は、どの瞬間に検査が行なわれるかを読取り装置又はチップカードに知られないように、常時の、ほぼ連続的な、又は無作為の検査を行なう。この検査の目的は、チップカード内に記録された加入契約状況を確認することにある。このため、読取り装置は、電波データ受信状態にある一方で、チップカードと対話させられることなる。
【０００６】
今日のチップカード読取り装置は、さらにビットの管理をも確保するマイクロコントローラを伴って実施される。このアーキテクチャは、読取り装置に結びつけられた利用がチップカード（規格により課せられた手順で検定済、よって中断なし）とのビット又はオクテット（８ビット）の情報交換時間よりも優れた実行及び反応の迅速性を必要とする場合直ちに、２プロセッサのアーキテクチャへと方向づけられることが必須となる。
【０００７】
例えばＳＧＳ  ＴＨＯＭＳＯＮ  ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ社の回路ＳＴ２０−ＴＰＩのような市販のいくつかの部品は、マイクロプロセッサによって完全に指令される入出力を有する「スマートカード」と呼ばれるチップカードのインターフェイスを内蔵している。しかし、この種のアーキテクチャは、自動的にインターフェイスを制御することができない。
【発明が解決しようとする課題】
【０００８】
本発明の目的は、読取り装置とチップカードとの間で対話可能なさまざまなプロトコルを利用するための柔軟性を保ちながらも、有利な形でマイクロプロセッサＣＰＵの負担を軽くすることにある。
【０００９】
本発明は、ある異なる形式のアーキテクチャに基づく。本発明は、同期化の制約条件及びビットの操作を必要とするＩＳＯ規格第７８１６−３号の全ての機能を結合するカプラ回路により実行させ、さまざまなプロトコルにそれぞれ特有の規格の全ての機能をソフトウェアにより管理することから成る。
【課題を解決するための手段】
【００１０】
このため、本発明の目的は、チップカードの読取り装置（１）であって、
チップカード（２）の固定接点電極（８−１２）と接触するための固定接点電極（３−７）と、
これらの固定接点電極上に電気信号を印加するか又はこれを取り出すためのカプラ回路（１３）と、
カプラ回路（１３）内で利用可能なこれらの電気信号の受信及び／又は処理及び／又は送信を実施するためのマイクロプロセッサ（１４）とを含み、
カプラ回路（１３）が、
第１の入出力回路（２０）と、
バッファメモリの組（２４）と、
第２の入出力回路（２３）と、
制御レジスタ（２８）の組（２７）と、
動作用のシーケンサ（２９）とを含み、
第１の入出力回路（２０）は、一方では読取り装置（１）の固定接点電極（３−７）と、又他方ではバッファメモリの組（２４）と関係を有し、
第２の入出力回路（２３）は、一方ではマイクロプロセッサ（１４）と、他方ではバッファメモリの組（２４）と関係を有し、
第２の入出力回路（２３）又は第１の入出力回路（２０）は、レジスタの組（２７）に接続されたデコーダ回路を有し、
シーケンサ（２９）は、レジスタの組（２７）のレジスタ内に記憶された電気的状態に応じて第２の入出力回路（２３）か又は第１の入出力回路（２０）かを指令することを特徴とする、チップカードの読取り装置である。
【発明の実施の形態】
【００１１】
本発明は、以下の記述を読みそれに付随する図面を検討することによって、より良く理解することができるものである。図面において、図１は、本発明による読取り装置を示し、図２は、本発明のシーケンサが実行する動作のフローチャートを示す。
【００１２】
図１は、本発明によるチップカード２の読取り装置１を示す。読取り装置１は、チップカードの対応する固定接点電極８〜１２と接触するための３〜７のような固定接点電極を有する。これらの固定接点電極の数及び位置は、チップカード２が読取り装置１の読取りスリット（図示せず）内に挿入された時点で直ちに電気接触が樹立されるように、規格によって規定されている。この読取り装置１は、さらに、固定接点電極で電気信号を印加するか又は取り出すためのカプラ回路１３を有する。通常、電気信号は、読取り装置１の処理ユニット１５の中で周辺回路と関係をもつマイクロプロセッサ１４によって管理されるか又は処理される。周辺回路は、例えば、その付随する受信回路及びそのマイクロプロセッサとの通信用回路と共にアンテナ１６を有している。同様に例えば、同じ環境内に、マイクロプロセッサ１４に接続されているキーボード１７又は表示装置１８をも有している。
【００１３】
その他の回路、特に入出力回路１９により、マイクロプロセッサ１４は、外部モードすなわちチップカード２及び読取り装置１の外部のモードと関係をもつことが可能となる。これらの周辺回路は、マイクロプロセッサ１４とチップカード２の間での通信の際に折悪しく介入する可能性がある。その結果、これらの介入の実時間管理の問題が生じ得る。
【００１４】
マイクロプロセッサ１４は、なかんづく、カプラ回路１３内に存在する電気信号の受信及び／又は処理及び／又は送信を行なう。
【００１５】
当該技術の現状では、カプラ回路１３は、固定接点電極の電気信号をマイクロプロセッサ１４に導く電線集合体の形に単純化されている。
【００１６】
本発明においては、カプラ回路１３は著しく複雑なものとなっている。これには、第１のデータ入出力回路２０が含まれる。この第１の入出力回路２０は、入力のための受信装置２１の回路と出力のための送信装置２２の回路とを有する。これら２つの回路は、読取り装置１の入出力用の固定接点電極、すなわちここでは少なくとも唯一のデータ入出力用の固定接点電極３に接続されている。
【００１７】
カプラ回路１３は、同様に、第２の入出力回路２３及びバッファメモリの組２４も含む。一例においては、このバッファメモリの組２４は、チップカード２から来るデータを受信するための先入れ先出し形式（ファーストインファーストアウト、ＦＩＦＯ）のバッファメモリ２５及びチップカード２に向けてデータを送信するための同じ形式のバッファメモリ２６を含む。カプラ回路１３は、指令用のレジスタ２８のようなレジスタの組２７及び動作用のシーケンサ２９を有する。
【００１８】
第１の入出力回路２０は、一方では特に３といった固定接点電極と、そして他方ではバッファメモリの組２４と接続されている。実際には、回路２１は、バッファメモリ２５に接続され、回路２２はバッファメモリ２６に接続される。回路２１，２２，２５及び２６はシーケンサ２９により指令され得、このシーケンサは、固定接点電極３とメモリ２５，２６の間の情報の転送を組織する。なお、バッファメモリ２５，２６は、好ましくは、自律的に作動することができる。プログラム可能なクロック発生装置３０によってか又はマイクロプロセッサ１４に接続された結線ｃｌｋ＿ｓｙｓ＿又はｃｌｋ＿ｓｅｃにより生成されたクロック信号Ｈは、この場合、これらのバッファメモリ２５，２６の作動のタイミングをとることができる。
【００１９】
第２の入出力回路２３は、一方ではマイクロプロセッサ１４と、そして他方ではバッファメモリの組２４と関係を保つ。好ましくは、第２の入出力回路２３は、レジスタの組２７と関係を保っているデコードの回路、特にアドレスのデコードの回路を有する。
【００２０】
チップカード２によるか、あるいはマイクロプロセッサ１４によるか、いずれかにより送信される幾つかの信号の到着時間及び性質に応じて、これらの信号はこのデコーダ回路によってデコードされ、レジスタの組２７の各レジスタ２８内に記憶される。したがって、第２の入出力回路２３は、これらの信号を濾過し復号するためのデコーダ回路、レジスタの組２７のうちの単数又は複数のレジスタ２８を点検するためのアドレス作動回路及び、これらのレジスタ２８の各セルの状態を望ましい電気的状態に設定するための書込み回路を含む。
【００２１】
第１の入出力回路２０によって、レジスタの組２７内へのこれらの書込み機能を行なわせることもできないこともないのである。しかし、第２の入出力回路２３は、すでにマイクロプロセッサ１４と関係をもち、そのため同じアドレス作動及び書込み回路によりチップカードのみならずシーケンサによっても課せられた電気的状態をレジスタの組２７のレジスタに書込むことが可能となることから、この第２の入出力回路２３によりこれらの機能を実行させることが好ましい。
【００２２】
本発明では、シーケンサ２９は、これが接続されているレジスタの組２７内に記憶された電気的状態に応じて、各入出力回路、特に第１の入出力回路２０を指令する。
【００２３】
以下では同様に、ｐｒｅｓ＿ｃａｍ（ｐｒｅｓは存在を意味し、ｃａｍはメモリカード又はチップカードを意味する）結線上で利用可能な信号を、レジスタの組２７のうちの１つのレジスタと同一視するものとする。この結線は、一方ではリミットスイッチ形式のスイッチ３１に接続されている。チップカード２が、読取り装置１のスリット内に挿入された時点で、このチップカードはスイッチ３１を押し、このスイッチは閉じながらｐｒｅｓｃａｍ結線上に電位（接地又は電位Ｖｃｃ）を印加する。なお、ｐｒｅｓ＿ｃａｍ結線はシーケンサ２９に接続されている。
【００２４】
シーケンサ２９は、そのノードの幾つかの電気的状態に応じて指令信号を生成する従来のシーケンサ回路である。本発明においては、その各ノードはレジスタの組２７のレジスタ（及びｐｒｅｓ＿ｃａｍ結線）に接続されている。シーケンサ２９は、自律的に推移してもよいし、または好ましくは、前述のようなクロック信号Ｈによりタイミングがとられていてもよい。
【００２５】
本発明の読取り装置の種々の作動の詳細な説明は、以下の各動作に関するものである。
【００２６】
１．接点の接続及び電圧印加
チップカードの存在が検出された時点で、チップカードの自動的電圧印加シーケンスがシーケンサ２９により行なわれる。このシーケンスの後には、チップカードの零復帰が続く。
【００２７】
２．チップカードの零復帰
チップカードの零復帰シーケンス化は、マイクロプロセッサ１４によって使用される付随するソフトウェアの介入無しに、シーケンサ２９によって管理される。
【００２８】
３．リセットと呼ばれる零復帰に対する応答に基づく誤りの検出
誤りの検出は、パリティビットの解析により自動的に行なわれ、チップカードの応答の反復はシーケンサにより自動的に指令される。文字の反復が規格により要求されている時間内に介入しない場合、零復帰シーケンスは、自動的に再度初期化される。
【００２９】
４．リセットに対する応答の自動的解析
ＴＳと呼ばれる受理された初期文字の解析は、第２の入出力回路２３により自動的に実施され、
内部クロック付きチップカードの初期周波数の検出は、このように自動的であり、
ビットの極性（逆又は順）について用いられる取り決めの形式は同様に、マイクロプロセッサ１４に対しそのために規定された取り決めの中のデータを送信しそれが受理したオクテットのビットについて管理を行なうという負担の大きな操作を行なわなくてすむようにするために、第２の入出力回路２３によって自動的に検出され、
リセットに対する応答の有効性を知ることができるようにするこの応答のオクテットの排他的論理和が、第２の入出力回路２３によって自動的に行なわれる。その結果はさらにマイクロプロセッサ１４により情報交換の終りで確認される。
【００３０】
５．接点の電圧除去の自動シーケンス
チップカードの引出し又は短絡が検出された時点で、チップカードの電圧除去の自動シーケンスが、シーケンサ２９によって行なわれ、接点間の短絡を回避する。
【００３１】
６．文字又はブロックの保持時間及び待ち時間の自動制御
文字及びブロックの保持及び待ち時間は、同期化制約条件をマイクロプロセッサ１４のレベルまで単純化するシーケンサ２９によって自動的に管理される。
【００３２】
７．プログラミング電圧ＶＰＰの自動制御
手順のオクテットの保持時間内にプログラミング電圧ＶＰＰを起動しなければならない場合、時間の制約条件が現われる。本発明では、この機能は、カプラ回路１３内で自動的に行なわれる。
【００３３】
以下では、ＩＳＯ規格第７８１６−３号に照らし合わせての本発明の選択を明確に記す。特に、カプラ回路１３内に組込むことのできるこの規格の部分及び、マイクロプロセッサ１４により付随するソフトウェアを用いて行なわせることが好ましい部分を見極める。
【００３４】
このタスクの切り分けは、次のようなカプラ回路１３の主要な目的を見失なわないようにしながら行なわれる。すなわち、
マイクロプロセッサ１４を、チップカード２によって課せられる同期化とは独立したものにすることと、
市販されているチップカードの最大限のタイプを受容することである。
【００３５】
これらの明確な記述は、特に図２を解説すること、及び種々のＩＣカードのための動作に係る手順を詳細に説明することによってもたらされる。
【００３６】
ある１つの普遍的な手順が、全ての接点式ＩＣカードに適用できる。この手順は、読取り装置１とチップカード２の間の対話の際に実行すべき各動作を規定している。これらの各動作は、
１．カプラ回路１３の各固定接点電極への結線及び電圧印加のシーケンス、
２．チップカード２の零復帰のシーケンス、
３．零復帰に対するチップカード２の応答のシーケンス、
４．チップカード２とカプラ回路１３との間のその後の情報交換のシーケンス、
５．カプラ回路１３による各固定接点電極への電圧印加のシーケンス、
である。
【００３７】
１．各固定接点電極への結線及び電圧印加シーケンス
チップカードの各固定接点電極は、カプラ回路１３へのその接続により前に電圧印加されてはならない。電圧印加は、以下のシーケンス化を尊重すべきである。すなわち、
固定接点電極ｃａｍ＿ｒｓｔを低電位Ｌ、例えばアースに接続すること、
固定接点電極ｃａｍ＿ｖｃｃを電圧ＶＶＣに給電すること、
固定接点電極ｃａｍ＿ｉｏを受信モードにすること、（受信装置２１をアクティブ、送信装置２２を非アクティブ）
固定接点電極ｃａｍ＿ｖｐｐを休止状態すること、
固定接点電極ｃａｍ＿ｃｌｋにクロック信号を供給すること、である。
【００３８】
この電圧印加は、１枚のチップカードの存在の検出が結線ｐｒｅｓ＿ｃａｍ上で発生した時点で直ちにシーケンサ２９によりもたらされる第１のシーケンスによって実施される。ただし、この電圧印加は、好ましくは、チップカード存在ビットの読取り（チップカード検出器のイメージ）の後にマイクロプロセッサ１４によって指令されることになる。いずれの場合でも、カプラ回路１３はシーケンス化を担当することになる。ある好ましいケースにおいては、マイクロプロセッサ１４は、以上で見てきた第１のシーケンスを行なうためシーケンサ２９を援助する。変形形態では、この第１のシーケンスは、自律的にシーケンサ２９によって開始される。ある好ましいケースでは、チップカードの存在信号を受理したマイクロプロセッサ１４は、第２の入出力回路２３を介して、１枚のチップカードの存在に対応する情報をレジスタの組２７の１つのレジスタ内に書込むため、書込み命令を送る。この情報は、当然、このレジスタに接続されたシーケンサ２９のノードへと伝送される。そしてシーケンサ２９が始動する。
【００３９】
２．チップカードの零復帰のシーケンス
この第１のシーケンスがひとたび行なわれると、２番目、３番目又は４番目のシーケンスで、チップカードを零復帰しなければならない。この零復帰は、対象となっているチップカードの形式に左右される。同様に、図２に示す各テスト３２〜３４では、カプラ回路１３（又はマイクロプロセッサ１４）を用いて、導入されているチップカードの形成を認識することになる。実際には、零復帰シーケンスを開始し、それが成功するか失敗するかを見る。したがって、好ましくは、各テストは第２〜第４のシーケンスに従う。
【００４０】
ここで、非同期式チップカードと同期式チップカードという２つの形式のチップカードを区別する必要がある。
【００４１】
２．１．非同期式チップカード
クロック信号は、最初状態Ｌにある零復帰信号が固定接点電極ｃａｍ＿ｒｓｔ上に適用される時間Ｔ０において固定接点電極ｃａｍ＿ｃｌｋ上に適用される。この固定接点電極ｃａｍ＿ｉｏは、２００クロックサイクル以内で、簡単にＺと呼ばれる高い独立性状態に再び戻るはずである。この状態で、この固定接点電極ｃａｍ＿ｉｏは、１つの信号を受理することができる。Ｔ２は、これら２００サイクルが終結するＴ０後の時間であり、Ｔ３は、最初の４００００サイクルが終結する時間であり、Ｔ１は第１の信号がチップカードから固定接点電極ｃａｍ＿ｉｏ上に現われる時間である。
【００４２】
ここでさらに、以下の２つの形式のチップカードに区別される。すなわち、
・固定接点電極ｃａｍ＿ｉｏ上の応答が、４００〜４００００クロックサイクルの間に介入する内部零復帰チップカード。図２に示すテスト３２は、最初の４００００サイクルの間に応答が発生したという事実を測定する。
・固定接点電極ｃａｍ＿ｒｓｔ上の信号が出発時点で少なくとも４００００クロックサイクル中（Ｔ０後のＴ３）状態Ｌに維持されることになる低状態で活動する零復帰チップカード。その後、固定接点電極ｃａｍ＿ｒｓｔは、時間Ｔ３でＨと呼ばれる高状態に置かれねばならず、応答は、Ｔ３の後のさらなる４００〜４００００クロックサイクルの間に固定接点電極ｃａｍ＿ｉｏ上に介入するはずである。図２に示すテスト３３は、チップカードの応答がこの第３のシーケンス中に発生したという事実を測定する。
【００４３】
応答が介入しない場合、チップカードはカプラ回路１３により電圧除去される。
【００４４】
これは、レジスタの組２７によって、送信されたマイクロプロセッサ１４の命令に基づきシーケンサが引き受けるシーケンス化である。逆に、カプラ回路１３は、動作の適正な実行についての状況を送り出す。この状況は好ましくは、デコーダとして機能する第２の入出力回路回路２３によって生成される、この回路又、場合によっては他の１つの回路は、チップカードから受理した応答を記憶する。応答の受信の日付に応じて、又はいかなる応答も受理されていない場合には、チップカードの形式の決定が行なわれ、シーケンサは例えばこれらのシーケンスの間に、レジスタの組２７の各レジスタ２８への情報の書込みを生起させる。かくして、チップカードが非同期形式のものでない場合、状況は否定的であり、この場合、それが同期形式であるか否かを知ろうと試みる。
【００４５】
２．２．同期式チップカード
このとき、カプラ回路１３は、すべてのラインをＬの状態に置く。すなわち、
・固定接点電極ｃａｍ＿ｖｃｃは給電を受けた状態にとどまり、
・固定接点電極ｃａｍ＿ｖｐｐは休止状態にあり、
・固定接点電極ｃａｍ＿ｃｌｋ及びｃａｍ＿ｒｓｔはＬにとどまり、
・固定接点電極ｃａｍ＿ｉｏは受信モードであり、その後、
・固定接点電極ｃａｍ＿ｒｓｔは、少なくとも５０μｓ（Ｔ１２）の間Ｔ０でＨに置かれ、
・固定接点電極ｃａｍ＿ｃｌｋは、Ｔ０からＴ１０（５μｓ以上）の時間の経過後にレベルＨでクロックパルスを受理する。このパルスの持続時間Ｔ１５は約１０〜５０μｓであるが、５μｓ以上であるｃａｍ＿ｃｌｋとｃａｍ＿ｒｓｔ上の下降前縁間の時間Ｔ１１を尊重することにより最終的にｃａｍ＿ｃｌｋがＬの状態にある時点で応答がｃａｍ＿ｉｏ上に到達し、応答は、ｃａｍ＿ｒｓｔ上の下降前縁以降Ｔ１３（１０μｓ以下）の時間後に有効となる。
【００４６】
これは、同様に動作の適正な実行についての状況の送り出しと共に、マイクロプロセッサ１４の命令に基づいてシーケンサ２９が引受けるシーケンス化である。
【００４７】
このようにして、これらの状況は、カプラ回路１３が行なったテストの結果である。これらは、その書込みが直接レジスタの組２７の中に行なわれた場合に、第２のシーケンス又は第３のシーケンスが失敗した時点で、第３又は第４のシーケンスの実行を自動的に導くことができる。
【００４８】
規格に従うと、これらの挙動のうちの複数のものを、そのいずれかに優先性を与えることなく受容することができる。又、状況が受信誤りを表示した場合に他の形式の零復帰を試みる選択肢を残しながら、マイクロプロセッサ１４により優先的に期待するチップカードの形式（同期式又は非同期式）をプログラムしようとすればできるものである。
【００４９】
３．零復帰に対する応答のシーケンス
この部分では、予め識別された同期式及び非同期式の２つの形式のチップカードを区別する。
【００５０】
３．１．非同期式チップカード
３．１．１．初期ｅｔｕの定義
ｅｔｕは、ｃａｍ＿ｒｓｔ上に存在する信号に対する応答の際に固定接点電極ｃａｍ＿ｉｏ上でチップカードにより送信されたビットの公称の継続時間である。内部クロック付チップカードについては、初期のｅｔｕは１／９６００秒（９６００ボー）である。外部クロック式チップカードについては、ｅｔｕとクロック信号ＣＬＫの周波数ｆｉの関係は、ｅｔｕ＝３７２／ｆｉ秒である。周波数ｆｉはＨｚ単位であり、１ＭＨｚと５ＭＨｚの間に含まれる。ｅｔｕの時間をもたらすことになるこの周波数ｆｉは、カプラ回路１３によって生成される。或る種のチップカードとの非互換性を回避し、（日本のチップカードＴ＝１４を含む）全てのチップカードの零復帰信号に対する応答を読取ることができるということを確信するために、この周波数ｆｉをマイクロプロセッサ１４によってプログラム可能なものにできることが好ましい。これは、好ましくはプログラム可能なクロック発生装置３０の中で行なわれる。したがって、クロック発生装置３０は固定接点電極ｃａｍ＿ｃｌｋ上に存在する信号を送出する。クロック発生装置３０のプログラミングは直接、結線ｃｌｋ＿ｓｙｓ及びｃｌｋ＿ｓｅｃによって行なわれる。このプログラミングは同様に、レジスタの組２７の読取りによっても生起させられ得るはずである。
【００５１】
３．１．２．零復帰中の文字の構造
１つの文字は、連続する１０ビット、すなわち状態Ａでの１つの始動ビット、８つのデータビット、及び１つの第１０番目のパリティ対の制御のビット（１つの対についてのビット数）に内訳される。２つの文字の間の時間は少なくとも１２ｅｔｕ（文字の時間に保持時間を加えたもの）である。保持時間中、固定接点電極ｃａｍ＿ｉｏはＺになくてはならない。２つの文字の間の時間は、９６００ｅｔｕ（初期待ち時間）を超えてはならない。
【００５２】
始点探索の際の固定接点電極ｃａｍ＿ｉｏ上の信号のサンプリング周期は、０．２ｅｔｕ未満でなくてはならない。保持時間は、場合によっては初期待ち時間と同様に、プログラミング可能であり得る。
【００５３】
３．１．３．誤りの検出と文字の反復
パリティ誤りが検出された場合、受信装置２１は、パリティビットの到着後最低で１ｅｔｕ、最高で２ｅｔｕに等しい時間中ラインｃａｍ＿ｉｏをＡに設定することにより、誤りの信号を検出する。その後、受信装置２１は文字の反復を待つ。反復が生起しなかった場合、インターフェイス装置は、全ての零復帰シーケンスの反復を誘発しなければならない。これは、カプラ回路１３を用いて行なうべきことである。この目的で、受信装置２１は、必要とあらば第２の入出力回路２３を介して、９６００ｅｔｕの長さのシーケンサ２９による待機シーケンスをその電気的状態が生起させられるレジスタの組２７のうちの１つのレジスタ２８をセットする。この待機の終りで、文字が受理されていない場合、シーケンサは上述の２．１．まで復帰する。
【００５４】
３．１．４．リセットに対する応答の構造と内容
零復帰に対する応答は、ＴＳ文字とそれに続く以下の順序の最高３２文字、すなわち、
Ｔ０  フォーマットの文字
Ｔａｉ  Ｔｂｉ  Ｔｅｉ  Ｔｄｉ  インターフェイスの文字
Ｔ１  Ｔ２…Ｔｋ  履歴の文字
ＴＣＫ  制御の文字  により構成される。
【００５５】
インターフェイスの文字は、チップカード内に組込まれた回路の物理的パラメータ及び次に続く情報交換のプロトコルの論理的特徴を表わす。履歴の文字は、チップカードについての全般的情報を与える。
【００５６】
カプラ回路１３は、バッファメモリ２５（ＦＩＦＯ）を介してマイクロプロセッサ１４にこれらの文字を伝送するだけである。これらの文字に対応するオクテットの内容の解析は、マイクロプロセッサ１４によって行なわれ、このときマイクロプロセッサは、一連の情報交換（例えばビット周波数ｆｓのプログラミング）に着手するべくこの解析に応じてカプラ回路１３のプログラミングに着手することができる。
【００５７】
３．１．５．ＴＳの構造
これに対して初期文字ＴＳは、ビットレベルでの同期化シーケンスを提供し、その後のすべての文字のオクテットのデータのコード化の取り決めを定める。同期化シーケンスはＡＺＺＡである。Ａは、選択された取り決めに応じて０ボルト又はＶｘにおける有効電位である。Ｚは、チップカードの出力固定接点電極が高インピーダンスとなり、したがって、信号をセットしない場合に読取り装置の固定接点電極上に現われる電位である。このシーケンスによりカプラ回路１３はチップカードの初期ｅｔｕを決定することができる（内部クロック付きチップカードの場合）。これはＴＳの最初の２つの下降前縁の間の時間の３分の１に等しい。
【００５８】
次のビットは、逆方向又は順方向という取り決めの形式をコード化する。すなわち、ＡＡＡは逆方向の取り決め、ＺＺＺは順方向の取り決め。
【００５９】
この文字ＴＳの解析は、カプラ回路１３の第２の入出力回路２３又は第１の入出力回路２０により行なわれる。これにより、内部クロック付きチップカードの初期ｅｔｕを知り、利用されている取り決めを知ることができる。マイクロプロセッサによって定められた取り決めを用いて、バッファメモリ２４を介してオクテットを伝送することが可能である。しかしながら、時として管理が大変であるビットの操作を回避するためには、チップカードにより利用され文字ＴＳの中で検出された取り決めに応じて、受理したオクテットについて適切なリロケーションを行なうだけで充分である。
【００６０】
３．１．６．Ｔ０の構造
Ｙ１と呼ばれる最上位のニブル（４ビット）は、インターフェイス文字ＴＡ１  ＴＢ１  ＴＣ１  ＴＤ１の存在を表わす。
Ｋと呼ばれる最下位のニブルは、履歴文字の数を表わす。
これらのニブルの解析は、マイクロプロセッサにより行なわれる。
【００６１】
３．１．７．インターフェイス文字の構造
これらはプロトコルのパラメータ及びその他のインターフェイス文字の存在を表わすのであり、すなわち、
・ＴＤｉは、その最下位のニブル上のプロトコルのタイプ及びその最上位のニブル上のインターフェイスパラメータｉ＋１の存在を表わす、
・ＴＡ１  ＴＢ１  ＴＣ１  ＴＢ２は、伝達プロトコルを正しく処理するために解析されねばならぬ全体的なオクテットである、
・その他のインターフェイスのオクテットＴａｉ  Ｔｂｉ  Ｔｃｉは特定的インターフェイスのオクテットである、
・ＴＡ１は、最上位についてのパラメータＦ及び最下位についてのパラメータＤをコード化する。ＴＢ１は、ビットｂ７およびｂ６についてのＩ及び５つの最下位ビットについてのＰ１をコード化する、
・ＴＣ１は、Ｎをコード化する、
・ＴＢ２は、Ｐ２をコード化する、
・Ｆ及びＤは、作業ｅｔｕを決定するために利用される。（Ｆはトラックの変換係数、Ｄは二進スループットの調整係数である。）
【００６２】
内部クロック付きチップカードについては、作業ｅｔｕは、秒単位で１／Ｄ＊９６００に相当する。
外部クロック式チップカードについては、作業ｅｔｕは、秒単位でＦ／Ｄ＊ｆｓに相当する。
ｆｓは、１ＭＨｚの最小値及びＦによって決定される最大値をもつ。
Ｉ及びＰはＶＰＰの活動状態を定義づけする：すなわち書込み最大電流Ｉｐｐ＝ＩｍＡ、書込み電圧Ｖｐｐ＝ｐＶ。
【００６３】
Ｎは、チップカードにより必要とされる補足的保持時間である。１つの文字を受理する前に、チップカードは、先行する文字の初期前縁から少なくとも１２＋Ｎ  ｅｔｕの時間を必要とする。チップカードからインターフェイス装置に向かって文字を送信するためにいかなる補足的保持時間も用いることはない。
【００６４】
これらの文字は全て、マイクロプロセッサ１４によって解析され、解析の結果は、カプラ回路１３をプログラムするために利用される。
【００６５】
３．１．８．履歴の文字の構造
これらはマイクロプロセッサ１４によって処理される。
【００６６】
３．１．９．ＴＣＫの構造
ＴＣＫの値は、Ｔ０〜ＴＣＫ（ＴＣＫを含む）の全てのオクテットの排他的論理和が零となるようなものでなくてはならない。この確認は、各々のオクテット受信についてレジスタの組２７の各レジスタ２８内に排他的論理和の結果を入れることによってカプラ回路１３によって行なわれ得る。その後、マイクロプロセッサは、リセットに対する応答の終りでこのレジスタを読取りにくる。こうして、カプラ回路１３の作動を確認することが可能となる。排他的論理和の計算は、チップカードの各零復帰時点で再度初期化される。
【００６７】
３．２．同期式チップカード
３．２．１．  ２進スループット
２進スループットと固定接点電極ｃａｍ＿ｃｌｋ上のクロック周波数ｆｉの関係は、ｆｉが７ｋＨｚと５０ｋＨｚの間に含まれている状態で秒単位でｅｔｕ＝１／ｆｉである。
【００６８】
３．２．２．  ヘッダの構造
チップカードの応答は、３２ビットのヘッダを含む。最初の２つのオクテットはＫ１とＫ２である。
【００６９】
３．２．３．ヘッダのシーケンス化
データ出力は、クロックパルスによって指令される。第１のパルスは、ｃａｍ＿ｒｓｔ上の下降前縁の後時間Ｔ１４（１０μｓ＜Ｔ１４＜１００μｓ）の時点で開始する。クロックのパルスの高状態はＴ１５という時間（１０μｓ＜Ｔ１５＜５０μｓ）だけ続き、低状態はＴ１６（１０μｓ＜Ｔ１６＜１００μｓ）だけ続く。データビットは、クロックの上昇前縁上でサンプリングできる。
【００７０】
３．２．４．ヘッダの内容
１は、プロトコルタイプをコード化する。Ｈ２はプロトコルタイプにより左右されるパラメータをコード化する。
カプラ回路１３を用いたヘッダのシーケンス化の使用には全く問題がない。４オクテットがバッファメモリＦＩＦＯの中に整理され、マイクロプロセッサ１４によって解析される。マイクロプロセッサ１４はチップカード及びカプラ回路１３により利用されるプロトコルの互換性を確認し、この互換性が不可能である場合、各固定電極接点の電圧除去をカプラ回路１３に対して要請する。
【００７１】
４．その後の情報交換のシーケンス、種々のプロトコルの解析
４．１．プロトコルＴ＝０
【００７２】
チップカードによって送信される文字の初期前縁と先行文字（チップカード又はカプラ回路１３によって送信されたもの）の初期前縁の間の作業待ちの期間は、９６０＊Ｄ＊ＷＩ作業ｅｔｕを超えてはならない。この最大値は、作業待ち時間と呼ばれる。Ｄ及びＷＩは零復帰に対する応答の中でコード化される。省略時解釈によると、ＷＩは１０に値する。
【００７３】
この作業待ち時間はカプラ回路１３内の文字待ち限界を構成することになる。これは、利用すべきプロトコルの妥当性検査の後、マイクロプロセッサによりプログラムされることになる。
【００７４】
インターフェイス装置は通常、指令の送信を支配する。これらの指令は、５オクテットのヘッダと、チップカードにより送信された手順オクテットの制御下で送信されるデータのオクテットで構成されている。誤り検出及び文字反復の手順は、零復帰に対する応答の場合と同じである。この手順は義務的である。
【００７５】
４．１．３．本発明のインターフェイス装置により送信される指令ヘッダ
カプラ回路１３は、５つのオクテットＣＬＡ，ＩＮＳ，Ｐ１，Ｐ２，Ｐ３上でヘッダを送信する。カプラ回路１３は、手順のオクテットを待たなくてはならない。これら５つのオクテットは、マイクロプロセッサ１４によりカプラ回路１３のバッファメモリ内に入れられ、プログラムされたプロトコルに従ってカプラ回路１３によりチップカードへ送出される。情報転送の方向は、ＩＮＳによりマイクロプロセッサの知るところとなる。
【００７６】
４．１．４．チップカードにより送信される手順オクテット
チップカードによって送信される手順のオクテットは、以下のとおり。
＊ＡＣＫ：ＶＰＰの指令及びデータ交換。
＊ＮＵＬ：再度作業待ち時間を開始するためのもの。ＶＰＰ又はデータに対する作用は無い。
＊ＳＷ１とそれに続くＳＷ２：休止状態でのＶＰＰ、そして情報交換を終了する。
ＶＰＰの転移は、手順のオクテットの保持時間内に又は作業時間の超過時点で直ちに生起せねばならぬ。
【００７７】
カプラ回路１３は、各々のオクテットの受信の時点で、（受信された手順のオクテットの値の如何に関わらず）作業待機時間により構成される補正限界待ちを再開し、バッファメモリ２４内にオクテットを記憶することになる。マイクロプロセッサ１４は、情報交換を続行すべきか、待つべきか又は情報交換が終了したか否かを知るため、オクテットの内容を解析する。ＶＰＰを活動化させるためには、受信したオクテットについて最小限の解析を行なわなくてはならない。マイクロプロセッサ１４は、手順のオクテットがＶＰＰａｃｔｉｆを指令するか否かを確認しなければならない。ＶＰＰは、ＯＣＴＥＴ＝（ＩＮＳ＋１）又は（ＣＯＭＰＬ（ＩＮＳ＋１）又は（ＶＰＰａｃｔｉｆ及び６０）である場合に活動状態となる。その他の全ての値について、ＶＰＰは休止状態にされなくてはならない。規格は、オクテットＡＣＫの受信後インターフェイス装置によるデータの送信において遵守すべき期間があるか否かについて記していない。ただ、チップカード自体、作業待ち時間以内に応答しなければならない、ということだけが判明している。したがって、マイクロプロセッサ１４にデータ送信の主導権を与えること、したがって、この観点からみて、カプラ回路１３により行なわれる動作を制限することが可能である。
【００７８】
４．２．プロトコルＴ＝１
このプロトコルについては、ブロックの概念が付加される。これは３つの層、すなわち、
＊上記で規定される特徴に従う物理的層と、
＊文字成分とブロック成分を定義づけするデータリンクの層。なお、文字成分は、誤りの検出及び反復以外、前述のものと同一である。ブロック成分は、このプロトコルによって定義づけされる。
＊ブロック又はブロックチェーンの情報交換及び指令を処理するアプリケーションの層との３つの層により組織されている。
【００７９】
Ｔ＝０プロトコルの場合のように、文字待ち時間が定義づけされる。１つのブロック待ち時間が付加された。このブロック待ち時間は、チップカードに送信許可を与える最後の文字の初期前縁とチップカードにより送信された最初の文字の初期前縁の間に経過した最大時間によって定義づけられる。
【００８０】
ブロック保持時間は、前述した文字保持時間と類似している。ブロック保持時間は、１つの文字の初期前縁と反対方向でこれに続く文字の初期前縁の間に経過する最小時間である。
【００８１】
これらの時間は全て、レジスタの組２７の中への適切な書込みによってカプラ回路１３内でプログラムされる。これらの書込みは、マイクロプロセッサ１４によって行なわれ、シーケンサ２９により考慮される。
【００８２】
ＶＰＰの状態は、ノードアドレスのオクテットＮＡＤとそれに続く文字ＰＣＢの中でチップカードの応答によって制御される。ＶＰＰの転移は全て、このＶＰＰを開始させた文字の初期前縁から計算して１２ｅｔｕの時間内に介入しなければならない。したがって、文字ＮＡＤの解析は、ＶＰＰの活動化のためにマイクロプロセッサ１４が介入することなく迅速に行なわれねばならぬ。
【００８３】
５．各接点の電圧除去のシーケンス
情報交換が終結するか又は中断された（ブランクカード又はカード引抜き検出）場合、各電気接点は、以下のシーケンス化、すなわち、
・固定接点電極ｃａｍ＿ｒｓｔをＬにすること、
・固定接点電極ｃａｍ＿ｃｌｋをＬにすること、
・固定接点電極ｃａｍ＿ｖｐｐを電圧除去すること、
・固定接点電極ｃａｍ＿ｉｏをＡにすること、
・固定接点電極ｃａｍ＿ｖｃｃを電圧除去すること、
に従って電圧除去されねばならぬ。
【００８４】
これは、カプラ回路１３の中に組み込まれている。反応は、チップカードの離脱の際に即刻起こり、接点間の短絡を回避する。
【００８５】
６．プロトコルタイプＰＴＳの選択
読取り装置１とチップカード２の間の、この情報交換により、その後の情報交換のためのプロトコル及びそのパラメータを定めることができる。リセットに対する応答は、読取り装置に対して、チップカードにより支持された単数又は複数のプロトコルを指示する。複数のプロトコルが可能である場合、読取り装置によりチップカードに対しプロトコルを定めるためのＰＴＳが送られる。
【００８６】
シーケンス化は、
・読取り装置は、ＰＴＳの要求を送信すること、
・チップカードは確認によって応答するか、もしそうでなければ初期待ち時間が超過すること、
・ＰＴＳの要求の情報交換が満足のいくものである場合、データが続くことができること、
・誤りが検出された時点で、読取り装置はチップカードの零復帰を行なうか又はそれを拒絶すること、
である。
【００８７】
ＰＴＳの構造と内容は、
要求及び確認について：初期の１文字ＰＴＳＳ−フォーマットの１文字ＰＴＳＯ−パラメータオプションの３文字ＰＴＳ１，ＰＴＳ２，ＰＴＳ３−制御の１文字である。
マイクロプロセッサ１４は、そのＰＴＳ要求を、それを送るカプラ回路１３のバッファメモリ２６内に書込み、初期待ち時間内に応答が到着するか否かを確認する。カプラ回路１３は次にマイクロプロセッサ１４に対しオクテットの排他的論理和を伝送し、このマイクロプロセッサは応答の有効性を確認することになる。応答が正しくない場合、マイクロプロセッサ１４はチップカードの零復帰の主導権をとることになる。ＰＴＳの情報交換が成功した後、マイクロプロセッサは、その後の情報交換のためにカプラ回路１３をプログラムすることができるのである。
【００８８】
以下の各表はそれぞれ次のもの：
表１：２つの、第１の入出力回路２０及び第２の入出力回路２３上で情報交換される信号の形式。なおＩは読取り装置内への入力を示し、Ｏは読取り装置からの出力を示す；
表２および表３：レジスタの組２７のレジスタの名称、Ｌ読取り又はＥ書込みでのレジスタの形式、これらのレジスタのセルＤ７〜Ｄ０のオクテット内容（表示された名称はＩＳＯ規格による）、及びこれらのレジスタ及びオクテットの機能；を記述する。
【００８９】
0003902231.tif 000002
【００９０】
0003902231.tif 000003
【００９１】
0003902231.tif 000004
【００９２】
0003902231.tif 000005
【００９３】
0003902231.tif 000006
【００９４】
0003902231.tif 000007
【００９５】
最後に、カプラ回路がチップカードを読取る時点でカプラ回路１３内に突如発生する可能性のある問題を考慮して、カプラ回路１３はさらに、マイクロプロセッサ１４を停止させるか又は緊急動作の必要性についてこれに予告することを可能にする中断の制御回路３２を有している。中断の制御回路３２は、レジスタの組２７からその情報を受理し、この情報の内容に応じて中断信号を送信するか又は送信しない。
【図面の簡単な説明】
【図１】本発明による読取り装置
【図２】本発明のシーケンサが実行する動作のフローチャート
【符号の説明】
１  読取り装置
２  チップカード
３、４、５、６、７  固定電極接点
８、９、１０、１１、１２  固定電極接点
１３  カプラ回路
１４  マイクロプロセッサ
１５  処理ユニット
１６  アンテナ
１７  キーボード
１８  表示装置
１９  入出力回路
２０  第１の入出力回路
２１  受信装置
２２  送信装置
２３  第２の入出力回路
２４  バッファメモリの組
２５  バッファメモリ
２６  バッファメモリ
２７  レジスタの組
２８  レジスタ
２９  シーケンサ
３０  クロック発生装置
３１  スイッチ
３２  中断の制御回路
【図１】
0003902231.tif 000008
【図２】
0003902231.tif 000009