(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の第１主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第１バッファ領域と、該第１バッファ領域の表面層に形成した第２導電形のベース領域と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成された第１導電形のエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第２主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第２バッファ領域と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝と、前記第２バッファ領域の表面層全域に形成され前記第２トレンチ溝の側面と接する第２導電形のコレクタ領域と、前記第２トレンチ溝の表面に形成された絶縁膜と、前記第２トレンチ溝の絶縁膜上に形成された導電層と、前記第２トレンチ溝の絶縁膜上、導電膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備することを特徴とする半導体装置。
【請求項２】
第１導電形の半導体基板の第１主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第１バッファ領域と、該第１バッファ領域の表面層に形成した第２導電形のベース領域と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成された第１導電形のエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第２主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第２バッファ領域と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝と、前記第２バッファ領域の表面層全域に形成され前記第２トレンチ溝の側面と接する第２導電形のコレクタ領域と、前記第２トレンチ溝に形成された絶縁膜と、該絶縁膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備することを特徴とする半導体装置。
【請求項３】
第１導電形の半導体基板の第１主面の表面層に半導体基板より高不純物濃度の第１導電形の第１バッファ領域を形成する工程と、該第１バッファ領域の表面層に第２導電形のベース領域を形成する工程と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝の側面と接し、選択的に第１導電形のエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第２主面の表面層に半導体基板より高不純物濃度の第１導電形の第２バッファ領域を形成する工程と、前記第２バッファ領域の表面層全域に第２導電形のコレクタ領域を形成する工程と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝を形成する工程と、該第２トレンチ溝の表面に絶縁膜を形成する工程と、前記第２トレンチ溝の絶縁膜上に導電膜を形成する工程と、前記第２トレンチ溝の絶縁膜上、前記導電膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記第２バッファ領域のアニール温度は３５０℃〜５００℃とし、コレクタ電極形成後の熱処理温度を３５０℃〜４２０℃とすることを特徴とする半導体装置の製造方法。
【請求項４】
第１導電形の半導体基板の第１主面の表面層に半導体基板より高不純物濃度の第１導電形の第１バッファ領域を形成する工程と、該第１バッファ領域の表面層に第２導電形のベース領域を形成する工程と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝の側面と接し、選択的に第１導電形のエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第２主面の表面層に半導体基板より高不純物濃度の第１導電形の第２バッファ領域を形成する工程と、該第２バッファ領域の表面層全域に第２導電形のコレクタ領域を形成する工程と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝を形成する工程と、該第２トレンチ溝を絶縁膜で充填する工程と、前記第２トレンチ溝の絶縁膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、
前記第２バッファ領域およびコレクタ領域のアニール温度は３５０℃〜５００℃とし、コレクタ電極形成後の熱処理温度を３５０℃〜４２０℃とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置に用いられる半導体装置で、特に、双方向ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）モジュールを構成する逆阻止ＩＧＢＴなどの半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２１はＮＰＴ（ノン・パンチスルー）型プレーナゲート逆阻止ＩＧＢＴの要部断面図である。この逆阻止ＩＧＢＴを２個逆並列に接続して双方向ＩＧＢＴモジュールを構成し、このモジュールを交流−交流直接変換回路に適用することで、回路の損失を大幅に低減することができる。ＮＰＴ型逆阻止ＩＧＢＴのｎ- ドリフト領域６１の厚さは耐圧６００Ｖクラスで約１００μｍ、１２００Ｖクラスで約１８０μｍである。ｎ- ドリフト領域６１の厚さが薄いと順逆いずれかのバイアスを加えた際に比較的低い電圧でｎ- ドリフト領域６１が完全空乏化してしまい、耐圧が低下する。従って耐圧を得るためには十分な厚さのｎ- ドリフト領域６１が必要である。しかし、ｎ- ドリフト領域６１の厚さを厚くすると、定常オン状態時にはオン電圧が上昇し、またターンオフ時には蓄積キャリアが多いことにより損失が大きい。
【０００３】
尚、図中の５１はｐ領域で形成される分離領域、５２はｐベース領域、５３は耐圧構造のガードリングを形成するｐ領域、５４はｎエミッタ領域、５５はゲート絶縁膜、５６はゲート電極、５７は層間絶縁膜、５８はエミッタ電極、５９はｐコレクタ領域、６０はコレクタ電極、２００はｎ型半導体基板である。
つぎに、図２２はＰＴ（パンチスルー）型単方向ＩＧＢＴの要部断面図を示す。図２２のような裏面バッファ付きＰＴ（パンチスルー）型単方向ＩＧＢＴは、順バイアス時に空乏層がｎバッファ領域６２で止まるため、ｎ- ドリフト領域６１の厚さを薄くできる。６００Ｖクラスで７０μｍ、１２００Ｖクラスで１２０μｍ程度まで薄くすることが可能である。従って、オン電圧およびターンオフ損失を低減することが可能である。
【０００４】
【発明が解決しようとする課題】
しかしながら、双方向ＩＧＢＴモジュールとして使用する場合には、順バイアスと同等の逆バイアスも印加される。図２２のＰＴ型単方向ＩＧＢＴに逆バイアスを印加すると、裏面側に形成されるｎバッファ領域６２と裏面のコレクタ領域５９からなるｐｎ接合部より空乏層が成長するが、ｎバッファ領域６２が高不純物濃度であるために空乏層が十分伸びることができないため、十分な逆耐圧を得ることができない。
【０００５】
また、図２３は、特開２００１−３２００４９号公報で開示されている両面貼り合せ型双方向ＩＧＢＴの要部断面図である。図２３においては、張り合わせ面を境にして対称な構造としているので、両面に形成されたトレンチ溝５９の効果で、ｎバッファ領域７６があるにもかかわらず空乏層を十分伸ばすことが可能であり、ＰＴ型構造にして十分大きな順逆耐圧が得られる。従って、高耐圧と低損失を両立させることができる。
【０００６】
しかし、１００μｍ以下の超薄ウェハの低温貼り合せ技術が必要であり、また両面デバイス用のパッケージ技術が必要であり、その技術は未だ実現していない。
尚、図中の７７はｐベース領域、７９はトレンチ溝、８０はゲート絶縁膜、８１はゲート電極、８２はｎエミッタ領域、８３は層間絶縁膜、８４は主電極、８５は張り合わせ面である。この双方向ＩＧＢＴチップは上部と下部の表面構造は同一であるため、下部の説明は省略している。
【０００７】
この発明の目的は、前記の課題を解決して、順耐圧と同等の逆耐圧を確保できる薄いドリフト領域を有するＰＴ型の逆阻止ＩＧＢＴなどの半導体装置とその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体基板の第１主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第１バッファ領域と、該第１バッファ領域の表面層に形成した第２導電形のベース領域と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成された第１導電形のエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第２主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第２バッファ領域と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝と、前記第２バッファ領域の表面層全域に形成され前記第２トレンチ溝の側面と接する第２導電形のコレクタ領域と、前記第２トレンチ溝の表面に形成された絶縁膜と、前記第２トレンチ溝の絶縁膜上に形成された導電層と、前記第２トレンチ溝の絶縁膜上、導電膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備する構成とする。
【０００９】
また、第１導電形の半導体基板の第１主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第１バッファ領域と、該第１バッファ領域の表面層に形成した第２導電形のベース領域と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝と、前記ベース領域の表面層に形成され前記第１トレンチ溝の側面と接し、選択的に形成された第１導電形のエミッタ領域と、前記第１トレンチ溝の表面に形成されたゲート絶縁膜と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域上および露出した前記ベース領域上に形成されたエミッタ電極と、前記半導体基板の第２主面の表面層に形成された半導体基板より高不純物濃度の第１導電形の第２バッファ領域と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝と、前記第２バッファ領域の表面層全域に形成され前記第２トレンチ溝の側面と接する第２導電形のコレクタ領域と、前記第２トレンチ溝に形成された絶縁膜と、該絶縁膜上および前記コレクタ領域上に形成されたコレクタ電極とを具備する構成とするとよい。
【００１０】
また、第１導電形の半導体基板の第１主面の表面層に半導体基板より高不純物濃度の第１導電形の第１バッファ領域を形成する工程と、該第１バッファ領域の表面層に第２導電形のベース領域を形成する工程と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝の側面と接し、選択的に第１導電形のエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第２主面の表面層に半導体基板より高不純物濃度の第１導電形の第２バッファ領域を形成する工程と、前記第２バッファ領域の表面層全域に第２導電形のコレクタ領域を形成する工程と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝を形成する工程と、該第２トレンチ溝の表面に絶縁膜を形成する工程と、前記第２トレンチ溝の絶縁膜上に導電膜を形成する工程と、前記第２トレンチ溝の絶縁膜上、前記導電膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記前記第２バッファ領域のアニール温度は３５０℃〜５００℃とし、コレクタ電極形成後の熱処理温度を３５０℃〜４２０℃とするとよい。
【００１１】
また、第１導電形の半導体基板の第１主面の表面層に半導体基板より高不純物濃度の第１導電形の第１バッファ領域を形成する工程と、該第１バッファ領域の表面層に第２導電形のベース領域を形成する工程と、前記第１主面の表面から前記第１バッファ領域を貫通し、前記半導体基板に達する第１トレンチ溝を形成する工程と、前記ベース領域の表面層に前記第１トレンチ溝の側面と接し、選択的に第１導電形のエミッタ領域を形成する工程と、前記第１トレンチ溝の表面にゲート絶縁膜を形成する工程と、前記第１トレンチ溝を埋め込むようにゲート絶縁膜上にゲート電極を形成する工程と、前記エミッタ領域上および露出した前記ベース領域上にエミッタ電極を形成する工程と、前記半導体基板の第２主面の表面層に半導体基板より高不純物濃度の第１導電形の第２バッファ領域を形成する工程と、該第２バッファ領域の表面層全域に第２導電形のコレクタ領域を形成する工程と、前記第２主面の表面から前記第２バッファ領域を貫通し前記半導体基板に達する第２トレンチ溝を形成する工程と、該第２トレンチ溝を絶縁膜で充填する工程と、前記第２トレンチ溝の絶縁膜上および前記コレクタ領域上にコレクタ電極を形成する工程とを有する半導体装置の製造方法であって、前記第２バッファ領域およびコレクタ領域のアニール温度は３５０℃〜５００℃とし、コレクタ電極形成後の熱処理温度を３５０℃〜４２０℃とするとよい。
〔作用〕
このように、両面にトレンチ構造を設け、それらのトレンチ構造部に挟まれた領域にバッファ領域を形成することで、順逆いずれのバイアス時においても空乏層の伸びはじめにおいては、トレンチ溝の効果により空乏層が伸び易く、空乏層がドリフト領域を貫通した後はバッファ領域が空乏層の伸びを抑制し、十分な順、逆耐圧を得ることができる。
【００１２】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図である。ここでは第１導電形をｎ形としたが、逆としても構わない。ｎ形の半導体基板１００の一方の主面の表面層に第１トレンチ溝９を形成し、第１トレンチ溝９の側壁と底面にゲート酸化膜１０を形成し、この第１トレンチ溝９に挟まれる半導体基板１００の表面層にｐベース領域７を形成し、このｐベース領域７の表面層に、第１トレンチ溝と接するように選択的にｎエミッタ領域１２を形成し、前記第１トレンチ溝９のゲート酸化膜１０上にゲート電極１１となるポリシリコンを充填し、ｎエミッタ領域１２上にエミッタ電極１４を形成する。
【００１３】
半導体基板１００の他方の主面の表面層に第２トレンチ溝２２を形成し、第２トレンチ溝２２の側壁と底面に酸化膜２３を形成し、この第２トレンチ溝２２に挟まれる半導体基板１００の表面層にｎバッファ領域１７を形成し、このｎバッファ領域１７の表面層に、第２トレンチ溝２２の側壁に接するｐコレクタ領域１８を形成し、第２トレンチ溝２２内にコレクタ電極の一部となるポリシリコン２４を充填し、このポリシリコン２４上とｐコレクタ領域１８上にコレクタ電極２５を形成する。
【００１４】
また、半導体基板１００の外周部は一方の主面から他方の主面に亘るｐ領域の分離領域４が形成される。
このようにコレクタ側に第２トレンチ溝２２を形成することで、逆バイアスした場合に、空乏層が第２ｎバッファ領域１７を飛び越してｎ- ドリフト領域１９へ伸びやすくなり、その結果、第２トレンチ溝２２がない場合と比べて、逆耐圧が確保し易くなる。この構造とすることで、ＰＴ型構造とした場合でも、順耐圧と同等の逆耐圧を確保することができる。
【００１５】
また、第１、第２ｎバッファ領域６、１７を設けることで、ｎ- ドリフト領域１９の厚さを薄くできるため、高耐圧を得つつオン電圧およびターンオフ損失の低減が可能である。
尚、図中の８は耐圧構造となるガードリングなどのｐ領域である。つぎに、図１の半導体装置の製造方法を説明する。
【００１６】
図２から図１７は、図１の半導体装置の製造方法であり、工程順に示した要部工程断面図である。この半導体装置の製造方法は、１２００Ｖ耐圧のＰＴ型の逆阻止ＩＧＢＴを例とした場合であり、図１の半導体装置の製造方法である。
厚さが５２５μｍで、不純物濃度が８×１０13ｃｍ-3のＦＺウェハ（未拡散層がｎ- ドリフト層１９となる）の表面に、厚さ１．６μｍの初期酸化膜１を形成し、デバイス周辺部（チップ外周部）に、１００μｍ幅で初期酸化膜１を選択的にエッチングして開口部２を形成する（図２）。
【００１７】
つぎに、表面にボロンソース３を塗布し（図３）、１２００℃以上の温度において深さ１２０μｍまでボロンを拡散してｐ形の分離層領域４を形成する（図４）。ドーズ量３×１０13ｃｍ-2のリンイオンを照射した後に１１５０℃×１２０分の熱拡散を行い、第１ｎバッファ領域６を形成する（図５）。
つぎに、ドーズ量２×１０14ｃｍ-2のボロンイオンを照射した後に１１５０℃×２０分の熱拡散を行いｐベース領域７を形成する（図６）。
【００１８】
つぎに、シリコン表面からｐベース領域７およびｎバッファ領域６を貫くように、幅１．４μｍ、ピッチ４．５μｍ、深さ４μｍの第１トレンチ溝９を形成し、第１トレンチ溝９の表面には厚さ０．１μｍのゲート酸化膜１０を形成し、このゲート酸化膜１０を介して第１トレンチ溝９にポリシリコンを充填してゲート電極１１を形成する（図７）。
【００１９】
つぎに、ｎエミッタ領域１２を形成し（図８）、層間絶縁膜１３を形成し、エミッタ電極１４を形成する（図９）。
つぎに、裏面１６を削り、ウェハ厚を１３０μｍにする（図１０）。
つぎに、裏面１６から加速エネルギー４５ｋｅＶで１×１０13ｃｍ-2のボロンをイオン注入し、さらに加速エネルギー３６０ｋｅＶで２×１０12ｃｍ-2のリンをイオン注入し、１時間のアニールを行うことで、ｐコレクタ領域１８および第２ｎバッファ領域１７を形成する（図１１）。
【００２０】
つぎに、裏面１６にレジスト２０を被覆し、パターニングを行い、第２トレンチ溝を形成する箇所に開口部２１を形成する（図１２）。
つぎに、レジスト２０をマスクとしてエッチングにより深さ２μｍ、幅８μｍ、ピッチ１６μｍの第２トレンチ溝２２を形成する（図１３）。この第２トレンチ溝２２はストライプ構造でも、セル構造でもどちらでもよい。また、表面構造とのアライメントを取る必要は無い。
【００２１】
つぎに、レジスト２０を剥離した後、プラズマＣＶＤにより３００℃程度で第２トレンチ溝２２内に厚さ０．２μｍの酸化膜２３を堆積させる（図１４）。この酸化膜２３は塗布剤によって堆積させることも可能である。
つぎに、低温ＣＶＤによりポリシリコン２４を第２トレンチ溝２２内部に堆積させ、第２トレンチ溝２２を完全に埋める（図１５）。
【００２２】
つぎに、ＲＩＥエッチングによって余分なポリシリコンをエッチバックし、さらに裏面の酸化膜２３を除去する（図１６）。
つぎに、蒸着またはスパッタによりコレクタ電極２５を形成し、ウェハをチップ化してＰＴ型逆阻止ＩＧＢＴが製造される（図１７）。
前記の、ｐコレクタ領域１８と第２ｎバッファ領域１７のアニール温度は３５０℃から５００℃とする。好ましくは、３５０℃から４５０℃がよい。３５０℃未満の温度では、ボロンとリンの活性化率が低くなり過ぎる。また、５００℃を超えるとアルミで形成したエミッタ電極１４とｎエミッタ領域１２との界面にシリコンが析出して接触抵抗が増大する。
【００２３】
前記のコレクタ電極２５の蒸着またはスパッタ後の熱処理温度は、３５０℃から４２０℃程度とし、好ましくは３８０℃付近がよい。これは、３５０℃未満ではｐコレクタ領域１８とコレクタ電極２５の密着性が悪くなり、４２０℃を超えるとアルミで形成されたコレクタ電極２５とｐコレクタ領域１８の界面にシリコンが析出して、接触抵抗が増大するためである。
【００２４】
図１８は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、第２トレンチ溝２２内を絶縁膜２６で充填した点である。この絶縁膜２６は図１４と同じ酸化膜で構わない。図１と比べると逆バイアスした場合に、絶縁膜２６で電圧の殆どを維持するために、第２トレンチ溝２２底部のｎ- ドリフト領域１９への空乏層の伸びが小さくなるために、図１より逆耐圧の確保が多少困難となる。
【００２５】
図１９、図２０は、図１８の半導体装置の製造方法であり、工程順に示した要部工程断面図である。図１９の前の工程は図１３以前の工程と同じであり、図２０以降の工程は図１７の工程となる。この製造方法において、第１実施例の半導体装置の製造方法との違いは、図１４の工程で第２トレンチ溝２２の表面を酸化膜２３で被覆しているが、図１９の工程では、第２トレンチ溝２２を絶縁膜２６で充填する工程とした点と、その後、図２０のようにＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法でその表面を平坦化する工程が追加されている点である。
【００２６】
【発明の効果】
この発明により、コレクタ側に絶縁膜で被覆されたトレンチ溝とバッファ領域を形成することで、ｎ- ドリフト領域を薄くしても、順、逆同等の耐圧を確保できて、高耐圧、低オン電圧、かつ低ターンオフ損失のＰＴ型逆阻止ＩＧＢＴを実現できる。
【００２７】
また、この逆阻止ＩＧＢＴを逆並列接続して双方向ＩＧＢＴモジュールとし、このモジュールを交流−交流直接変換回路に適用することで、効率の高い電力変換が可能になる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】図７に続く、図１の半導体装置の要部製造工程断面図
【図９】図８に続く、図１の半導体装置の要部製造工程断面図
【図１０】図９に続く、図１の半導体装置の要部製造工程断面図
【図１１】図１０に続く、図１の半導体装置の要部製造工程断面図
【図１２】図１１に続く、図１の半導体装置の要部製造工程断面図
【図１３】図１２に続く、図１の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１の半導体装置の要部製造工程断面図
【図１５】図１４に続く、図１の半導体装置の要部製造工程断面図
【図１６】図１５に続く、図１の半導体装置の要部製造工程断面図
【図１７】図１６に続く、図１の半導体装置の要部製造工程断面図
【図１８】この発明の第２実施例の半導体装置の要部断面図
【図１９】図１８の半導体装置の要部製造工程断面図
【図２０】図１９に続く、図１８の半導体装置の要部製造工程断面図
【図２１】従来のＮＰＴ型プレーナゲート逆阻止ＩＧＢＴの要部断面図
【図２２】従来のＰＴ（パンチスルー）型単方向ＩＧＢＴの要部断面図
【図２３】従来の両面貼り合せ型双方向ＩＧＢＴの要部断面図
【符号の説明】
１    酸化膜
２    開口部
３    ボロンソース
４    分離領域
５    ボロンガラス
６    第１ｎバッファ領域
７    ｐベース領域
８    ｐ領域
９    第１トレンチ溝
１０    ゲート酸化膜
１１    ゲート電極
１２    ｎエミッタ領域
１３    層間絶縁膜
１４    エミッタ電極
１５    裏面
１６    裏面（研磨後）
１７    第２ｎバッファ領域
１８    ｐコレクタ領域
１９    ｎ- ドリフト領域
２０    レジスト
２１    開口部
２２    第２トレンチ溝
２３    酸化膜
２４    ポリシリコン
２５    エミッタ電極
２６    絶縁膜
１００    ｎ形半導体基板
【図１】
0003918625.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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