(57)【特許請求の範囲】
【請求項１】
マトリックス状に配置された画素を選択するために画素ごとに設置されたＮｃｈ薄膜トランジスタと、前記画素を駆動するための駆動回路を構成するＮｃｈ薄膜トランジスタ及びＰｃｈ薄膜トランジスタとが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、
半導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、
前記Ｎｃｈ薄膜トランジスタの半導体薄膜及びＰｃｈ薄膜トランジスタの半導体薄膜に、前記ゲート電極をマスクとして低濃度の不純物イオンを注入して、低不純物濃度領域を形成する第１の不純物添加工程と、
前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記Ｎｃｈ薄膜トランジスタの上に形成したフォトレジストマスク及び前記ゲート電極をマスクとして高濃度の不純物イオンを注入することにより、前記Ｐｃｈ薄膜トランジスタの高不純物濃度のソース領域及びドレイン領域を形成する第２の不純物添加工程と、
前記ゲート絶縁膜及び前記ゲート電極上に層間絶縁膜を成膜し、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域上並びに前記Ｐｃｈ薄膜トランジスタの高不純物濃度の前記ソース領域及びドレイン領域上の前記ゲート絶縁膜及び前記層間絶縁膜にコンタクトホールを形成した後、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及び前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記コンタクトホールを介して不純物イオンを高濃度に注入して、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域内に高濃度不純物領域を形成する第３の不純物添加工程と、
前記コンタクトホールを介して前記Ｎｃｈ薄膜トランジスタ及び前記Ｐｃｈ薄膜トランジスタと電気的に接続されたソース電極及びドレイン電極を形成する工程とを有し、
前記第３の不純物添加工程における不純物のドーズ量が、前記第１の不純物添加工程における不純物のドーズ量よりも多く、かつ、前記第２の不純物添加工程における不純物のドーズ量よりも少ないことを特徴とする薄膜半導体装置の製造方法。
【請求項２】
前記第１の不純物添加工程及び前記第３の不純物添加工程で前記半導体膜に添加される不純物はリンあるいはヒ素であり、前記第２の不純物添加工程で前記半導体膜に添加される不純物はボロンであることを特徴とする請求項１に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
基板上に平行に配置された複数の走査線と、該走査線と直交して配置された複数の信号線を有し、該信号線と前記走査線の各交点部分に対応して、ソース領域が前記信号線に、ドレイン領域が画素電極に接続され、さらに前記走査線と一体となったゲート電極を具備した画素スイッチング薄膜トランジスタと、該画素スイッチング薄膜トランジスタを駆動するためにＮｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された駆動回路が同一基板上に集積されたアクティブマトリックス型液晶表示装置に於いて、前記画素スイッチング薄膜トランジスタのオフリーク電流を低減し、画素の保持特性を向上させ、表示ムラやフリッカや解像度が優れ、さらに消費電流の少ないアクティブマトリックス型液晶表示装置を実現する為の、薄膜半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタは、アクティブマトリックス型液晶表示装置（以下では液晶ディスプレイと呼ぶ）において画素のスイッチング素子やドライバー回路、或いは密着型イメージセンサー、さらにはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）等へ応用されている。
【０００３】
液晶ディスプレイについて説明する。駆動回路を構成する薄膜トランジスタに関しては、十分に大きなオン電流が要求される。一方、画素スイッチング薄膜トランジスタに関しては、画素の保持特性を向上させ、表示ムラやフリッカや解像度の優れたアクティブマトリックス型液晶表示装置を実現する為に十分に低いオフリーク電流が要求される。さらに、ゲート電極に逆バイアス電圧が印加した場合のオフリーク電流の増加（以下ではオフリーク電流のはね上がりと呼ぶ。）を極力抑えなければならない（フラットパネルディスプレイ９１，ｐｐ８０−８７，日経ＢＰ社）。
【０００４】
さらに、ハイビジョンＴＶに応用する場合には、ビデオ信号の書き込み時間を極力短くするために、前記画素スイッチング薄膜トランジスタには、十分に大きなオン電流も要求される。
【０００５】
十分なオン電流が得られるという点から多結晶シリコン薄膜を用いた薄膜トランジスタ（以下ではｐｏｌｙ−ＳｉＴＦＴと略記する）について説明する。ｐｏｌｙ−Ｓｉ薄膜には、結晶粒と結晶粒との境界領域に、欠陥準位が高密度で分布する結晶粒界が存在する。この欠陥準位の存在とドレイン端に印加される逆バイアス電界との相乗効果により、ｐｏｌｙ−ＳｉＴＦＴのオフリーク電流のはね上がりは非常に大きい（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３１（１９９２）ｐｐ．２０６−２０９）。前記ドレイン端の電界緩和のためにＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成することが有効であることがしられているが、異方性エッチング等の技術を用い、ゲート電極端部に側壁を形成するという困難な工程が必要となるため、ＴＦＴ工程ではこれまでに採用されていない。
【０００６】
従来の液晶ディスプレイに於いては、画素スイッチング薄膜トランジスタは前記ＬＤＤ構造ではないのでそのオフリーク電流のはね上がりは非常に大きい。図８にその特性を示す。横軸はゲート電圧を示し、縦軸はドレイン電流を示している。ゲート電圧０Ｖから−２０Ｖがオフ領域である。逆バイアス電圧が大きくなるにしたがってオフリーク電流は急激に増大する。
【０００７】
このように従来の液晶ディスプレイに於いては、画素スイッチング薄膜トランジスタのオフリーク電流のはね上がりが非常に大きかったので、画素保持特性が不十分であった。そのためにフリッカが大きく、表示ムラの大きい液晶ディスプレイであった。さらに、もっと大きなサイズのパネルやハイビジョン用のパネルを作製する場合に問題となる。また、コモン振り等の新しい駆動方法を採用した場合には、さらに大きな逆バイアス電圧が印加されるため、オフリーク電流に対する要求はさらにきびしくなる（セミナーテキスト、ＴＦＴカラー液晶の開発技術と特性解析・応用設計、平成３年１１月２１日・２２日、日本工業技術センター、ｐｐ９−２４）。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記の従来の技術の問題点を解決し、非常に簡単な方法で、Ｎｃｈ薄膜トランジスタのみを選択的にＬＤＤ構造とすることにより、画素スイッチング薄膜トランジスタのオフリーク電流のはね上がりを抑えることである。そして、画素保持特性を改善して優れた表示特性を有する液晶ディスプレイを簡単に制作する方法を提供することが大きな目的である。さらに、画素スイッチング薄膜トランジスタのオン電流の低下をおさえて、十分に早い書き込み特性を実現することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、マトリックス状に配置された画素を選択するために画素ごとに設置されたＮｃｈ薄膜トランジスタと、前記画素を駆動するための駆動回路を構成するＮｃｈ薄膜トランジスタ及びＰｃｈ薄膜トランジスタとが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、半導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、前記Ｎｃｈ薄膜トランジスタの半導体薄膜に、ゲート電極をマスクとして低濃度の不純物イオンを注入して、前記Ｎｃｈ薄膜トランジスタの低不純物濃度のソース領域及びドレイン領域を形成する第１の不純物添加工程と、前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、ゲート電極をマスクとして高濃度の不純物イオンを注入することにより、前記Ｐｃｈ薄膜トランジスタの高不純物濃度のソース領域及びドレイン領域を形成する第２の不純物添加工程と、前記ゲート絶縁膜及びゲート電極上に層間絶縁膜を成膜し、前記ソース領域及びドレイン領域上の前記ゲート絶縁膜及び前記層間絶縁膜にコンタクトホールを形成した後、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及び前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記コンタクトホールを介して不純物イオンを高濃度に注入して、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度のソース領域及びドレイン領域内に高濃度不純物領域を形成する第３の不純物添加工程と、前記コンタクトホールを介して前記Ｎｃｈ薄膜トランジスタ及び前記Ｐｃｈ薄膜トランジスタと電気的に接続されたソース電極及びドレイン電極を形成する工程とを有し、前記第３の不純物添加工程における不純物のドーズ量が、前記第１の不純物添加工程における不純物のドーズ量よりも多く、かつ、前記第２の不純物添加工程における不純物のドーズ量よりも少ないことを特徴とする。
また、前記第１の不純物添加工程及び前記第３の不純物添加工程で前記半導体膜に添加される不純物はリンあるいはヒ素であり、前記第２の不純物添加工程で前記半導体膜に添加される不純物はボロンであることを特徴とする。
ソース領域、ドレイン領域、ゲート絶縁膜およびゲート電極を有するＰｃｈ薄膜トランジスタとＮｃｈ薄膜トランジスタを同一基板上に集積してなる薄膜半導体装置において、前記Ｎｃｈ薄膜トランジスタのソース、ドレイン部はドーズ量１×１０15ｃｍ-2未満の低濃度とし、ソース、ドレイン電極とのコンタクト部分のみをドーズ量１×１０15ｃｍ-2以上の高濃度としたことを特徴とする。
【００１０】
【課題を解決するための手段】
本発明の薄膜半導体装置の製造方法は、マトリックス状に配置された画素を選択するために画素ごとに設置されたＮｃｈ薄膜トランジスタと、前記画素を駆動するための駆動回路を構成するＮｃｈ薄膜トランジスタ及びＰｃｈ薄膜トランジスタとが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、半導体薄膜上にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成する工程と、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及びＰｃｈ薄膜トランジスタの半導体薄膜に、前記ゲート電極をマスクとして低濃度の不純物イオンを注入して、低不純物濃度領域を形成する第１の不純物添加工程と、前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記Ｎｃｈ薄膜トランジスタの上に形成したフォトレジストマスク及び前記ゲート電極をマスクとして高濃度の不純物イオンを注入することにより、前記Ｐｃｈ薄膜トランジスタの高不純物濃度のソース領域及びドレイン領域を形成する第２の不純物添加工程と、前記ゲート絶縁膜及び前記ゲート電極上に層間絶縁膜を成膜し、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域上並びに前記Ｐｃｈ薄膜トランジスタの高不純物濃度の前記ソース領域及びドレイン領域上の前記ゲート絶縁膜及び前記層間絶縁膜にコンタクトホールを形成した後、前記Ｎｃｈ薄膜トランジスタの半導体薄膜及び前記Ｐｃｈ薄膜トランジスタの半導体薄膜に、前記コンタクトホールを介して不純物イオンを高濃度に注入して、前記Ｎｃｈ薄膜トランジスタの前記低不純物濃度領域内に高濃度不純物領域を形成する第３の不純物添加工程と、前記コンタクトホールを介して前記Ｎｃｈ薄膜トランジスタ及び前記Ｐｃｈ薄膜トランジスタと電気的に接続されたソース電極及びドレイン電極を形成する工程とを有し、前記第３の不純物添加工程における不純物のドーズ量が、前記第１の不純物添加工程における不純物のドーズ量よりも多く、かつ、前記第２の不純物添加工程における不純物のドーズ量よりも少ないことを特徴とする。なお、本明細書における、半導体膜の端部とは、素子分離のために設けられたフィールド絶縁膜と半導体層が接する部分であっても良い。
【００１１】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０13〜１×１０15ｃｍ-2の範囲であり、さらに前記高濃度のイオンドーズ量は１×１０15ｃｍ-2以上である事を特徴とする。
【００１２】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする。
【００１３】
本発明は、マトリックス状に配置された画素と、該画素を選択するために画素ごとに設置された画素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された画素駆動回路とが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、全部の薄膜トランジスタに対しゲート電極をマスクとして、リン或いはヒ素の低濃度のイオン注入を行い、低濃度のソース、ドレイン領域を形成し、第１のフォト工程によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極をマスクとして高濃度のイオン注入をすることにより高濃度のソース、ドレイン領域を形成し、さらに層間絶縁膜を成膜し、ソース、ドレインのコンタクトホールをあけた後、第２のフォト工程によって、前記Ｎｃｈ薄膜トランジスタのみに高濃度のイオン注入を行う事により、ソースおよびドレイン電極とソースおよびドレイン領域と電極の接触部分のみを高濃度領域とする事を特徴とする。
【００１４】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０13〜１×１０15ｃｍ-2の範囲であり、さらに前記高濃度のイオンドーズ量は１×１０15ｃｍ-2以上である事を特徴とする。
【００１５】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする薄膜半導体装置の製造方法。
【００１６】
本発明は、マトリックス状に配置された画素と、該画素を選択するために画素ごとに設置された画素スイッチングのためのＮｃｈ薄膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタにより構成された画素駆動回路とが、同一の絶縁性透明基板上に集積された薄膜半導体装置の製造方法において、全部の薄膜トランジスタに対しゲート電極をマスクとして、リン或いはヒ素の低濃度のイオン注入を行い、低濃度のソース、ドレイン領域を形成し、第１のフォト工程によって、前記Ｐｃｈ薄膜トランジスタのみに、ゲート電極をマスクとして高濃度のイオン注入をすることにより高濃度のソース、ドレイン領域を形成し、さらに層間絶縁膜を成膜し、ソース、ドレインのコンタクトホールをあけた後、前記Ｎｃｈ薄膜トランジスタおよびＰｃｈ薄膜トランジスタのコンタクトホールを通して高濃度のリン或いはヒ素をイオン注入する事により、ソースおよびドレイン電極とソースおよびドレイン領域と電極の接触部分のみを高濃度領域とする事を特徴とする。
【００１７】
さらに、前記低濃度のイオン注入のイオンドーズ量は１×１０13〜１×１０15ｃｍ-2の範囲である事を特徴とする。
【００１８】
さらに、前記高濃度のイオンドーズ量は１×１０15ｃｍ-2以上である事を特徴とし、さらに、リン或いはヒ素のドーズ量はボロンのドーズ量よりも少ない事を特徴とする。
【００１９】
さらに、前記Ｎｃｈ薄膜トランジスタに注入される不純物イオンは、リンあるいはヒ素等であり、前記Ｐｃｈ薄膜トランジスタに注入される不純物イオンは、ボロン等である事を特徴とする。
【００２０】
【実施例】
（実施例１）
まずはじめに本発明による薄膜半導体装置の構造を図１に示す。図１は構造断面図である。まず図１において１−１１は画素スイッチを構成するＮｃｈ薄膜トランジスタを示し、１−１２はＰｃｈ薄膜トランジスタを示している。１−１は絶縁性透明基板、１−２は薄膜トランジスタの能動領域を構成する半導体薄膜、１−３はゲート絶縁膜、１−４はゲート電極である。画素スイッチを構成するＮｃｈ薄膜トランジスタは前記ゲート電極１−４をマスクとして、自己整合的に低濃度のリン、あるいはヒ素の不純物イオンをイオン注入することによってＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域１−５を形成する。この時のドーズ量は、１×１０13〜１×１０15ｃｍ-2程度が適している。その後、層間絶縁膜１−８を積層し、コンタクトホールを形成した後、Ｎｃｈ薄膜トランジスタのみに対して、コンタクトホールから高濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０15ｃｍ-2以上が適している。１−７が高濃度領域である。ゲート電極１−４の端からコンタクトホールの端までの距離Ｌcontがオフセット長となる。Ｌcontが１〜２μm以上の時、オフリーク電流のはね上がりは急激に低減するが、２μm以上になるとオン電流が低下し始める。従って、オフリーク電流とオン電流との兼ね合いによりＬcontの長さを決めなければならない。実験によるとＬcontは１〜５μm程度が適していると考えられる。図中に該オフセット長Ｌcontを示す。一方、Ｐｃｈ薄膜トランジスタにおいては、ゲート電極をマスクとして高濃度のボロンがイオン注入されるので、ＬＤＤ構造とはならない。１−６は高濃度のソース領域、ドレイン領域を示す。１−９はソース電極、１−１０はドレイン電極を示す。
【００２１】
以下では、画素スイッチング薄膜トランジスタとしてＮｃｈ薄膜トランジスタを用いてアクティブマトリックス基板を作製する場合を例として、本発明の製造方法を説明する。もちろん、画素スイッチング薄膜トランジスタとしてＰｃｈ薄膜トランジスタを用いてもよい。基本的には、イオン注入によるイオン種の違いだけなので、ここでの説明は省略する。
【００２２】
（実施例２）
まず、第１の発明の製造方法について説明する。図２（ａ）から本発明の説明をはじめる。絶縁性非晶質材料２−１上に、非単結晶半導体薄膜２−２を成膜する。前記絶縁性非晶質材料としては、石英基板、ガラス基板、窒化膜あるいはＳｉＯ2膜等が用いられる。石英基板を用いる場合はプロセス温度は１２００℃程度まで許容されるが、ガラス基板を用いる場合は、６００℃以下の低温プロセスに制限される。以下では、石英基板を用い、前記非単結晶半導体薄膜として固相成長Ｓｉ薄膜を用いた場合を実施例として説明する。もちろん、固相成長Ｓｉ薄膜ばかりでなく、減圧ＣＶＤ法やプラズマＣＶＤ法あるいはスパッタ法等で成膜された多結晶Ｓｉ薄膜やＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いても本発明を実現することができる。
【００２３】
プラズマＣＶＤ装置を用い、図２（ａ）に示すように石英基板２−１上に、ＳｉＨ4とＨ2の混合ガスを、１３．５６ＭＨｚの高周波グロ−放電により分解させて非晶質Ｓｉ膜２−２を堆積させる。前記混合ガスのＳｉＨ4分圧は１０〜２０％、デポ中の内圧は０．５〜１．５ｔｏｒｒ程度である。基板温度は２５０℃以下、１８０℃程度が適している。赤外吸収測定より結合水素量を求めたところ約８ａｔｏｍｉｃ％であった。前記非晶質Ｓｉ膜２−２の堆積前のチェンバ−をフレオン洗浄し、続いて堆積させられた非晶質Ｓｉ膜は２×１０18ｃｍ-3の弗素を含んでいる。従って、本発明においては、前記フレオン洗浄後、ダミーの堆積を行ってから、実際の堆積を行う。あるいは、フレオン洗浄を廃止し、ビ−ズ処理等の別の方法でチェンバ−の洗浄を行う。
【００２４】
続いて、該非晶質Ｓｉ膜を、４００℃〜５００℃で熱処理して水素を放出させる。この工程は、水素の爆発的な脱離を防ぐことを目的としている。
【００２５】
次に、前記非晶質薄膜２−２を固相成長させる。固相成長方法は、石英管による炉アニ−ルが便利である。アニ−ル雰囲気としては、窒素ガス、水素ガス、アルゴンガス、ヘリウムガスなどを用いる。１×１０-6から１×１０-10Ｔｏｒｒの高真空雰囲気でアニ−ルを行ってもよい。固相成長アニ−ル温度は５００℃〜７００℃とする。この様な低温アニ−ルでは選択的に、結晶成長の活性化エネルギ−の小さな結晶方位を持つ結晶粒のみが成長し、しかもゆっくりと大きく成長する。発明者の実験において、アニ−ル温度６００℃、アニ−ル時間１６時間で固相成長させることにより２μｍ以上の大粒径シリコン薄膜が得られている。図２（ｂ）において、２−３は固相成長シリコン薄膜を示している。
【００２６】
以上は、固相成長法によるシリコン薄膜の作製方法について説明したが、そのほかに、ＬＰＣＶＤ法あるいはスパッタ法や蒸着法等の方法でシリコン薄膜を作製してもよい。
【００２７】
次に、前記固相成長シリコン薄膜をフォトリソグラフィ法によって図２（ｃ）に示されているように島２−３にパタ−ニングする。島２−３が２個描かれているのはＮｃｈおよびＰｃｈについて説明するためである。
【００２８】
次に図２（ｄ）に示されているように、ゲ−ト酸化膜２−４を形成する。該ゲ−ト酸化膜の形成方法としてはＬＰＣＶＤ法、あるいは光励起ＣＶＤ法、あるいはプラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、あるいは高真空蒸着法、あるいはプラズマ酸化法、あるいは高圧酸化法などのような５００℃以下の低温方法がある。該低温方法で成膜されたゲ−ト酸化膜は、熱処理することによってより緻密で界面準位の少ない優れた膜となる。非晶質絶縁基板２−１として石英基板を用いる場合は、熱酸化法によることができる。該熱酸化法にはｄｒｙ酸化法とｗｅｔ酸化法とがある。約８００℃以上で酸化膜が生成される。石英基板を用いるにはたとえば１０００℃以上のなるべく高い温度でｄｒｙ酸化させるのが適している。ゲート酸化膜の膜厚は、５００Åから１５００Å程度が適している。
【００２９】
ゲート酸化膜形成後、必要に応じてボロンをチャネルイオン注入し、チャネルド−プしてもよい。これは、Ｎｃｈ薄膜トランジスタのスレッシュホルド電圧がマイナス側にシフトすることを防ぐことを目的としている。前記非晶質シリコン膜のデポ膜厚が５００〜１５００Å程度の場合は、ボロンのド−ズ量は１×１０12〜５×１０12ｃｍ-2程度が適している。前記非晶質シリコン膜の膜厚が５００Å以下の薄い場合にはボロンド−ズ量を少なくし、目安としては１×１０12ｃｍ-2以下にする。また、前記膜厚が１５００Å以上の厚い場合にはボロンド−ズ量を多くし、目安としては５×１０12ｃｍ-2以上にする。
【００３０】
チャネルイオン注入のかわりに、２−２のシリコン膜の堆積時にボロンを添加してもよい。これは、シリコン膜堆積時にチャンバ−中にシランガスと共にジボランガス（Ｂ2Ｈ6）を流して反応させることによって得られる。
【００３１】
次に図２（ｅ）に示されているように、ゲート電極２−５の形成方法の説明に移る。ここでは低抵抗の多結晶シリコン膜を用いた場合を例として説明する。まず、拡散法を用いた成膜方法について説明する。ＬＰＣＶＤ法等の方法で多結晶シリコン膜を堆積させて、その後９００〜１０００℃のＰＯＣｌ3拡散法によりＰを前記多結晶シリコン膜に添加する。この時、該多結晶シリコン膜上には薄い酸化膜が皮膜されているので、フッ酸を含む水溶液で該酸化膜を除去する。イオン注入法によりＰを添加する方法もある。その他にドープト多結晶シリコン膜を堆積させることによりゲート電極２−５とする方法もある。これは、ＳｉＯ2ガスとＰＨ3ガスの混合ガスを分解させることにより成膜する方法である。ＬＰＣＶＤ法では５００〜７００℃での熱分解、ＰＥＣＶＤ法ではグロー放電分解によって不純物添加多結晶シリコン膜が成膜される。ＰＥＣＶＤ法では３００℃程度で非晶質シリコン膜を成膜する事ができる。前述したような固相成長法により、このドープト非晶質シリコン膜を高品質な多結晶シリコン膜に成長させることも有効な方法である。
【００３２】
上記のような方法で１×１０19ｃｍ-3以上のＰが添加された多結晶シリコン膜を５００〜２０００Å程度堆積させる。この場合、ゲート電極のシート抵抗は２０〜３０Ω／□程度である。
【００３３】
ゲート電極のシート抵抗をさらに低減するために、不純物添加多結晶シリコン膜とシリサイド膜を積層した２層ゲート電極を用いる方法もある。シリサイド膜としては、コバルトシリサイド（ＣｏＳｉ2）、またはニッケルシリサイド（ＮｉＳｉ）、またはチタンシリサイド（ＴｉＳｉ2）、またはモリブデンシリサイド（ＭｏＳｉ2）、またはタングステンシリサイド（ＷＳｉ2）等がある。シリサイド膜としてＭｏＳｉ2膜を用いた場合、１５００Å堆積させたると、シート抵抗は７〜８Ω／□程度となる。約３分の１のゲート線低抵抗化となる。
【００３４】
次に、Ｎｃｈ薄膜トランジスタのＬＤＤ領域の形成方法について説明する。図３（ａ）に示されるようにＰｃｈ薄膜トランジスタ上にＮフォトレジストマスク２−６を形成する。そして、低濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０13〜１×１０15ｃｍ-2程度が適している。２−７がＬＤＤ領域である。濃度は２×１０18〜２×１０20ｃｍ-3程度である。２−８は不純物のイオンビームを示している。
【００３５】
続いて図３（ｂ）に示したようにＰｃｈ薄膜トランジスタのソース領域及びドレイン領域を形成するためのイオン注入を行なう。まず、Ｐフォトレジストマスク２−９をＮｃｈ薄膜トランジスタ上に形成し、半導体層にアクセプタ−型の不純物をイオン注入して自己整合的にソ−ス領域２−１０およびドレイン領域２−１１を形成する。２−１２は不純物のイオンビームを示している。
【００３６】
前記アクセプタ−型の不純物としては、ボロン（Ｂ）等を用いる。不純物添加方法としては、イオン注入法の他に、レ−ザ−ド−ピング法あるいはプラズマド−ピング法などの方法がある。前記絶縁性非晶質材料２−１として石英基板を用いた場合には熱拡散法を使うことができる。不純物ド−ズ量は、１×１０15から１×１０17ｃｍ-2程度とする。不純物濃度に換算すると、ソ−ス領域２−１０およびドレイン領域２−１１で約１×１０20から１×１０22ｃｍ-3程度である。また、注入された不純物の濃度分布の最高値が、前記多結晶シリコン薄膜２−３とゲート絶縁膜２−４との界面近傍に存在するようにイオンの加速エネルギーを設定する。例えばゲート酸化膜の膜厚が１２００Åの場合は、イオンの加速エネルギーを３０〜６０ｋｅＶが適している。
【００３７】
続いて、図３（ｃ）に示すように層間絶縁膜２−１３を成膜する。酸化膜の成膜方法としては、ＬＰＣＶＤ法、ＡＰＣＶＤ法  プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光励起ＣＶＤ法等の方法がある。さらにソースガスとして有機シリコン化合物ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）やオゾンを用いる方法がある。ＴＥＯＳを用いると優れた段差被覆性が実現される。また、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）やＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）をリフローさせるとさらに優れた段差被覆性を実現する事ができる。膜厚に関しては、数千Åから数μｍ程度が普通である。窒化膜の形成方法としては、ＬＰＣＶＤ法あるいはプラズマＣＶＤ法などが簡単である。反応には、アンモニアガス（ＮＨ3）とシランガスと窒素ガスとの混合ガス、あるいはシランガスと窒素ガスとの混合ガスなどを用いる。
【００３８】
続いて、前記層間絶縁膜の緻密化と前記ソ−ス領域及びドレイン領域の活性化と結晶性の回復を目的として活性化アニ−ルを行う。活性化アニ−ルの条件としては、Ｎ2ガス雰囲気中で８００〜１０００℃程度に低温化し、アニ−ル時間を２０分〜１時間程度とする。９００〜１０００℃では２０分程度のアニ−ルで不純物はかなり活性化される。８００〜９００℃では２０分から１時間のアニ−ルをする。一方、はじめに５００〜８００℃で１〜２０時間程度のアニ−ルにより結晶性を充分に回復させた後、９００〜１０００℃の高温で活性化させるという２段階活性化アニ−ル法も効果がある。また、赤外線ランプやハロゲンランプを用いたＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法も効果がある。さらには、レ−ザ−ビ−ム等を用いたレ−ザ−活性化法を利用することも効果がある。
【００３９】
次に、水素プラズマ法、あるいは水素イオン注入法、あるいはプラズマ窒化膜からの水素の拡散法などの方法で水素イオンを導入すると、結晶粒界に存在するダングリングボンドや、ゲ−ト酸化膜界面などに存在する欠陥や、ソ−ス、ドレイン部とチャネル部との接合部に存在する欠陥が不活性化される。この様な水素化工程は、層間絶縁膜２−１３を積層する前におこなってもよい。または、後に述べる、ソ−ス電極とドレイン電極を形成してから前記水素化工程を行ってもよい。
【００４０】
次に図３（ｄ）に示すように、層間絶縁膜２−１３とゲート酸化膜２−４にコンタクトホール２−１４をフォトエッチングにより形成する。
【００４１】
その後、図４（ａ）に示すように、再び、Ｎフォトレジストマスク２−６をＰｃｈ薄膜トランジスタの上に形成する。そして、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコンタクトホール部分に高濃度領域２−１５を形成する。２−１６は不純物のイオンビームである。
【００４２】
図４（ｂ）に示すように、Ｎフォトレジストマスク２−６を剥離した後、２回目の活性化アニールを行って、ソ−ス電極２−１７およびドレイン電極２−１８を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌcontがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００４３】
（実施例３）
次に、第２の発明の製造方法について説明する。第２の発明は、前記第１の発明に比べるとフォト工程を１工程少なくできることが特徴である。第１の発明の図２（ｅ）までは共通の工程なので、図２（ｅ）の続きの図５（ａ）から第２の発明の説明をする。
【００４４】
図５（ａ）に示されるように、基板全面にわたって低濃度のリンあるいはヒ素をイオン注入する。この時のドーズ量は１×１０13〜１×１０15ｃｍ-2程度が適している。５−１がＬＤＤ領域である。濃度は２×１０18〜２×１０20ｃｍ-3程度である。５−２は不純物のイオンビームを示している。前記第１の発明では、Ｎｃｈ薄膜トランジスタのみに低濃度のリンあるいはヒ素をイオン注入したが、説明したように、このドーズ量はＰｃｈ薄膜トランジスタのソース、ドレイン領域のドーズ量に比べて１桁程度低い。そこで、第２の発明では全面に低濃度のイオン注入を行ってフォト工程を１工程省略した。
【００４５】
続いて図５（ｂ）に示したようにＰｃｈ薄膜トランジスタのソース領域及びドレイン領域を形成するためのイオン注入を行なう。まず、Ｐフォトレジストマスク５−３をＮｃｈ薄膜トランジスタ上に形成し、半導体層にアクセプタ−型の不純物をイオン注入して自己整合的にソ−ス領域５−４およびドレイン領域５−５を形成する。５−６は不純物のイオンビームを示している。
【００４６】
前記アクセプタ−型の不純物としては、ボロン（Ｂ）等を用いる。不純物添加方法としては、イオン注入法の他に、レ−ザ−ド−ピング法あるいはプラズマド−ピング法などの方法がある。前記絶縁性非晶質材料２−１として石英基板を用いた場合には熱拡散法を使うことができる。不純物ド−ズ量は、１×１０15から１×１０17ｃｍ-2程度とする。不純物濃度に換算すると、ソ−ス領域５−４およびドレイン領域５−５で約１×１０20から１×１０22ｃｍ-3程度である。また、注入された不純物の濃度分布の最高値が、前記多結晶シリコン薄膜２−３とゲート絶縁膜２−４との界面近傍に存在するようにイオンの加速エネルギーを設定する。例えばゲート酸化膜の膜厚が１２００Åの場合は、イオンの加速エネルギーを３０〜６０ｋｅＶが適している。
【００４７】
続いて、図５（ｃ）に示すように層間絶縁膜５−７を成膜する。酸化膜の成膜方法については、第１の発明の項で詳しく説明したので、ここでは省略する。
【００４８】
層間絶縁膜５−７とゲート酸化膜２−４にコンタクトホール５−８をフォトエッチングにより形成する。
【００４９】
その後、図５（ｄ）に示すように、再び、Ｎフォトレジストマスク５−９をＰｃｈ薄膜トランジスタの上に形成する。そして、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのみのコンタクトホール部分に高濃度領域５−１０を形成する。２−１１は不純物のイオンビームである。
【００５０】
図５（ｅ）に示すように、Ｎフォトレジストマスク５−９を剥離した後、２回目の活性化アニールを行ってソースおよびドレイン部を形成する。その後、ソ−ス電極５−１２およびドレイン電極５−１３を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌcontがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００５１】
（実施例４）
次に、第３の発明の製造方法について説明する。第３の発明は、前記第２の発明に比べるとフォト工程をさらに１工程少なくできることが特徴である。第２の発明の図５（ｃ）までは共通の工程なので、図５（ｃ）の続きの図６（ａ）から第３の発明の説明をする。
【００５２】
図６（ａ）に示されているように、コンタクトホール５−８を開けた後、高濃度のリンあるいはヒ素のイオン注入を行い、Ｎｃｈ薄膜トランジスタのコンタクト部分に高濃度領域６−１を形成する。さらにＰｃｈ薄膜トランジスタのコンタクト部分に高濃度領域６−２を形成する。６−３は不純物のイオンビームである。
【００５３】
前記Ｐｃｈ薄膜トランジスタのソース、ドレイン領域のドーズ量をＮP、そして、コンタクトホール５−８を開けた後の高濃度のリンあるいはヒ素のイオン注入ドーズ量をＮNとする。ここでは、ＮNをＮPよりも少なくすることにより全面ＮNのイオン注入を可能にした。従って本発明は、前記第２の発明に比較してフォト工程をさらに１工程省略することが出来るようになった。Ｐｃｈ薄膜トランジスタのソース、ドレイン領域のボロンの濃度はコンタクト部分６−２のリンあるいはヒ素の濃度よりも大きいため、Ｐｃｈ薄膜トランジスタの特性には悪影響がない。
【００５４】
図６（ｃ）に示すように、ソ−ス電極６−４およびドレイン電極６−５を形成する。ゲート電極の端とコンタクトホールの端との距離Ｌcontがオフセット長である。該ソ−ス電極及びドレイン電極は、アルミニュウムあるいはクロムなどの金属材料で形成する。この様にして薄膜トランジスタが形成される。
【００５５】
【発明の効果】
以上実施例で説明したように、きわめて簡単な方法によってＮｃｈ薄膜トランジスタのみをＬＤＤ構造で形成することが可能になった。本発明によって画素スイッチング薄膜トランジスタのオフリーク電流が低減できる。その特性を図７に示す。先に説明した図８に対応したものである。ゲート電圧−２０Ｖでもオフリーク電流は非常に小さく、はね上がりが著しく抑えられている。その結果、液晶ディスプレイのフリッカや表示ムラ等が著しく向上され、パネル特性向上に対して非常に大きな効果が期待される。
【００５６】
画素スイッチング薄膜トランジスタを選択的にＬＤＤ構造とするので駆動回路に対しては何ら悪影響を及ぼさない。また、従来のＬＤＤ構造では、オン電流の低下という重大な問題点があったが、本発明ではＬＤＤ構造のＮｃｈ薄膜トランジスタのコンタクトホールを通して、ＬＤＤ領域のコンタクト部分に高濃度不純物領域を形成した。これにより、コンタクト抵抗が大幅に低減された。従って、オン電流が充分得られるので、高速動作が可能となる。また、高精細化やハイビジョンＴＶ（ＨＤＴＶ）の要求特性も満たす。
また、ソース領域及びドレイン領域を形成する為の不純物イオン注入のドーズ量を比較的高くすれば、自己整合型の薄膜トランジスタのコンタクト抵抗低減という効果を奏することができる。
【００５７】
画素スイッチング薄膜トランジスタのオフリーク電流は低減され、さらにオフリーク電流のはね上がりは著しく低下する。その結果、画素保持特性が向上し、フリッカや表示ムラの極めて少ない良好な液晶ディスプレイを実現することが可能となる。一方、表示特性を向上させるために、コモン振りという駆動方法がある。この駆動方法によると画素スイッチング薄膜トランジスタには、さらに大きな逆バイアス電圧が印加されることとなる。本発明によるとオフリーク電流のはね上がりは著しく低下するので、コモン振り等の駆動方法にも十分耐える。従って、さらなる表示特性の向上が期待される。
【００５８】
オフ電流を低下させながら、充分なオン電流も確保するというように、本発明は極めて大きな効果を有する。
【００５９】
第１の発明では、ＬＤＤ構造のＮｃｈ薄膜トランジスタとＰｃｈ薄膜トランジスタを完全に別のイオン注入によって形成するので、それぞれ優れた特性の薄膜トランジスタを得ることが出来る。
【００６０】
第２の発明では、ＬＤＤ領域を形成するための低濃度のイオン注入を全面にわたって行うことによりフォト１工程を省略し、工程を簡略化したものである。
【００６１】
第３の発明は、Ｎｃｈ薄膜トランジスタのソース、ドレイン領域の濃度を、Ｐｃｈ薄膜トランジスタのものの濃度よりも少なくすることにより、第１の発明に比べて、さらにフォト２工程を省略し、工程の簡素化を進め、製造コストの低減と歩留まり向上を目指したものである。
【００６２】
従来、異方性エッチングにより、ゲート電極の端部に側壁を形成してＬＤＤ構造を形成していた。しかし、本発明によれば、従来技術のような困難で制御性の悪い工程を省くことができる。
【００６３】
本発明にシリサイド膜を用いた２層走査線を応用すると、走査線のシート抵抗を、従来の多結晶シリコンの場合の２５Ω／□から３分の１の８Ω／□程度に低減することが出来る。この場合にも簡単にＬＤＤ構造を形成することができる。この結果、オフリーク電流が極めて少なく、さらに走査線の抵抗値の低いアクティブマトリックス基板を容易に作製することができる。
【００６４】
走査線には左右両側からゲート信号が送られているので、走査線に断線が生じても、走査線抵抗が十分に小さいので信号遅延が小さく、液晶ディスプレイの画面表示にはなんら影響ない。従って、ソース線と走査線の短絡が生じていても、その短絡点の両側の走査線を切断する事によって短絡欠陥を救済することが出来る。このように、歩留まり向上に対して大きな効果がある。
【００６５】
走査線抵抗が小さくなるので、走査線の時定数τが低減する。従って、画面の中央と端での画素トランジスタの立ち上がり特性が均一になる。その結果、フリッカ或いは表示ムラを低減する事が出来る。しかも、走査線のライン容量を低減させなくてもよいので、画素の保持特性が低下する事はない。このように、本発明により、画素保持特性を低下させる事なく、フリッカ或いは表示ムラの極めて少ない液晶ディスプレイを実現する事が出来る。
【００６６】
ハイビジョン用ＴＦＴに関しては、投影型のディスプレイとして構成するために、ライトバルブ等が要求される事から４インチ程度の大きなＴＦＴパネルを作成しなければならない。この様に長い走査線を有するパネルを作製する場合に、本発明の効果は一段と大きくなる。
【００６７】
走査線が低抵抗化されるので、付加的な画素保持容量線を廃止する事が可能になる。従って、開口率が向上し、その結果、非常に明るい液晶ディスプレイを実現する事が可能となる。
【００６８】
オフセットゲート構造を有しているので、画素の保持特性が改善される。さらに、消費電流の低減に対しても大きな効果が期待される。
【００６９】
オン電流の低下がないので、駆動回路の高速化や高精細化、画素の高密度化等に対しても大きな効果が期待される。
【００７０】
要求されるトランジスタ特性と製造コストとの低価格化との関係から、様々な簡略工程を選択することができる。従って、製造プロセスの設定に対して自由度がもてる。
【００７１】
実施例では、Ｎｃｈ薄膜トランジスタを画素のスイッチング素子に用いた場合を例として説明したが、Ｐｃｈ薄膜トランジスタを画素スイッチング素子に用いた場合にも本発明は、同様に応用することができる。
【００７２】
固相成長法を用いることによって、非晶質絶縁基板上に結晶性の優れたシリコン薄膜を作製することが可能になったのでＳＯＩ技術の発展に大きく寄与するものである。ゲート線の低抵抗化は、固相成長等の方法で改善された薄膜トランジスタの特性を最大限に引き出し、非常に優れた液晶ディスプレイを実現する上で大きな効果がある。
【００７３】
本発明を、光電変換素子とその走査回路を同一チップ内に集積した密着型イメージセンサーに応用した場合には、読み取り速度の高速化、高解像度化、さらに階調をとる場合に非常に大きな効果をうみだす。高解像度化が達成されるとカラー読み取り用密着型イメ−ジセンサ−への応用も容易となる。もちろん電源電圧の低減、消費電流の低減、信頼性の向上に対してもその効果は大きい。また低温プロセスによって作製することができるので、密着型イメージセンサーチップの長尺化が可能となり、一本のチップでＡ４サイズあるいはＡ３サイズの様な大型ファクシミリ用の読み取り装置を実現できる。従って、センサーチップの二本継ぎのような手数がかかり信頼性の悪い技術を回避することができ、実装歩留りも向上される。
【００７４】
石英基板やガラス基板だけではなく、サファイア基板あるいはＭｇＯ・Ａｌ2Ｏ3，ＢＰ，ＣａＦ2等の結晶性絶縁基板も用いることができる。
【００７５】
以上薄膜トランジスタを例として説明したが、バイポ−ラトランジスタあるいはヘテロ接合バイポ−ラトランジスタなど薄膜を利用した素子に対しても、本発明を応用することができる。また、三次元デバイスのようなＳＯＩ技術を利用した素子に対しても、本発明を応用することができる。
【００７６】
固相成長法を例にとって本発明について説明したが、本発明は固相成長法ばかりではなく、ＬＰＣＶＤ法やその他の方法、例えばＥＢ蒸着法やスパッタ法やＭＢＥ法で成膜したｐｏｌｙ−Ｓｉ薄膜を利用して薄膜半導体装置を作成する場合にも応用することができる。また、一般的なＭＯＳ型半導体装置にも応用することができる。
【図面の簡単な説明】
【図１】  本発明の実施例を示す薄膜半導体装置の構造断面図である。
【図２】  （ａ）から（ｅ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。
【図３】  （ａ）から（ｄ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。ただし、（ａ）は、図２（ｅ）から続いている。
【図４】  （ａ）から（ｂ）は、本特許で提案した薄膜半導体装置の製造方法の内、第１の発明を示す工程断面図である。ただし、（ａ）は、図３（ｄ）から続いている。
【図５】  （ａ）から（ｅ）は、本特許で提案した薄膜半導体装置の製造方法の内、第２の発明を示す工程断面図である。ただし、（ａ）は、図２（ｅ）から続いている。
【図６】  （ａ）から（ｂ）は、本特許で提案した薄膜半導体装置の製造方法の内、第３の発明を示す工程断面図である。ただし、（ａ）は、図５（ｃ）から続いている。
【図７】  本発明による画素スイッチング薄膜トランジスタに用いられるＮｃｈ薄膜トランジスタの特性を示す図である。
【図８】  従来の画素スイッチング薄膜トランジスタに用いられるＮｃｈ薄膜トランジスタの特性を示す図である。
【符号の説明】
１−  １  絶縁性透明基板
１−  ２  多結晶シリコン薄膜
１−  ３  ゲート絶縁膜
１−  ４  ゲート電極
１−  ５  ＬＤＤ領域
１−  ６  Ｐｃｈ薄膜トランジスタのソ−ス、ドレイン領域
１−  ７  コンタクト高濃度領域
１−  ８  層間絶縁膜
１−１１  Ｎｃｈ薄膜トランジスタ
１−１２  Ｐｃｈ薄膜トランジスタ
２−  １  絶縁性透明基板
２−  ３  多結晶シリコン薄膜
２−  ４  ゲート絶縁膜
２−  ５  ゲート電極
２−  ６  Ｎフォトレジストマスク
２−  ７  Ｎｃｈ薄膜トランジスタのＬＤＤ領域
２−  ９  Ｐフォトレジストマスク
２−１０  Ｐｃｈ薄膜トランジスタのソース領域
２−１１  Ｐｃｈ薄膜トランジスタのドレイン領域
２−１３  層間絶縁膜
２−１４  コンタクトホール
２−１５  Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
５−  １  Ｎｃｈ薄膜トランジスタのＬＤＤ領域
５−１０  Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
５−  ４  Ｐｃｈ薄膜トランジスタのソース領域
５−  ５  Ｐｃｈ薄膜トランジスタのドレイン領域
６−  １  Ｎｃｈ薄膜トランジスタのコンタクト高濃度領域
６−  ２  Ｐｃｈ薄膜トランジスタのコンタクト高濃度領域
【図１】
0003937956.tif 000002
【図２】
0003937956.tif 000003
【図３】
0003937956.tif 000004
【図４】
0003937956.tif 000005
【図５】
0003937956.tif 000006
【図６】
0003937956.tif 000007
【図７】
0003937956.tif 000008
【図８】
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