(57)【特許請求の範囲】
【請求項１】
電圧供給源のスイッチオン後にヒューズ‐ラッチ回路が少なくとも１つのリフレッシュ‐サイクル内でセット回路によりセットされる半導体メモリデバイスのためのヒューズ‐リフレッシュ回路において、ヒューズ‐ラッチ回路（１７、１９、５０、５６）のリフレッシュ‐サイクルの間にセット回路によりヒューズ‐ラッチ回路（１７、１９、５０、５６）が複数のパルス（ＣＬＲＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰ）により駆動され、その際ヒューズ‐ラッチ回路（１７、１９、５０、５６）のセット状態が評価され、また誤ってセットされたヒューズ‐ラッチ回路のみが新たに正しくセットされ、ヒューズ‐ラッチ回路（１７、１９、５０、５６）が３つの直列に接続されているＭＯＳトランジスタ（１７、１９、５６）および１つのインバータ（５０）を有し、それらのうち第１のＭＯＳトランジスタ（１７）が第１の導電形であり、また第２および第３のＭＯＳトランジスタ（１９、５６）が第１の導電形と反対の第２の導電形であり、またインバータ（５０）がその入力端で第１のＭＯＳトランジスタと第２のＭＯＳトランジスタ（１７、１９）との間の接続点に、またその出力端で第１または第２のＭＯＳトランジスタ（１７、１９）のゲートに接続されており、第３のＭＯＳトランジスタ（５６）の一端が基準電位、特に大地に接続されており、第３のＭＯＳトランジスタ（５６）の他端は第２のＭＯＳトランジスタ（１９）に接続されており、また第３のＭＯＳトランジスタ（５６）のゲートが前記複数のパルス（ＣＬＲＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰ）の第１のパルス（ＳＥＴＰＳＰ）により駆動され、インバータ（５０）の入力端が第１の導電形の第４のＭＯＳトランジスタ（１４）、第２の導電形の第５のＭＯＳトランジスタ（１６）およびヒューズ（２０）から成る直列回路の１つの接続点に接続され、前記複数のパルス（ＣＬＲＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰ）の第２および第３のパルス（ＣＬＲＮＸ、ＳＥＴＰＸ）がそれぞれ第４または第５のＭＯＳトランジスタ（１４、１６）のゲートに供給されており、前記第１のパルス（ＳＥＴＰＳＰ）が第３のパルス（ＳＥＴＰＸ）の反転および遅延により発生され、前記第３のパルス（ＳＥＴＰＸ）は第１のレベルから第２のレベルへの移行により発生され、前記第２のパルス（ＣＬＲＮＸ）は第２のレベルから、第１と第２のレベルの中間に位置する低下されたレベルに移行することにより発生されるようにしたことを特徴とするヒューズ‐リフレッシュ回路。
【請求項２】
前記第３のパルス（ＳＥＴＰＸ）がセット回路内でインバータ（３７、３９、２９）およびノアゲート（３１）から成る直列回路によりヒューズ‐リフレッシュ‐レリーズパルス（ＣＯＵＮ）およびセットパルス（ＳＥＴＤＰ）から成るＲＡＳサイクルの間に導出されていることを特徴とする請求項１
記載のヒューズ‐リフレッシュ回路。
【請求項３】
前記第２のパルス（ＣＬＲＮＸ）がセット回路内で多数のインバータによりヒューズ‐リフレッシュ‐レリーズパルスおよびクリアパルス（ＣＬＲＤＮ）から成るＲＡＳサイクルの間に導出されていることを特徴とする請求項２記載のヒューズ‐リフレッシュ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は請求項１の前文によるヒューズ‐リフレッシュ回路に関する。
【０００２】
【従来の技術】
ヒューズ‐リフレッシュ回路は公知のように特に半導体メモリデバイスにおける冗長性を保証するために使用される。すなわち、冗長性原理によれば半導体メモリデバイスにおいて場合によってはエラーを有するメモリセルが完全に動作するメモリセルにより置換されなければならない。その際にヒューズ‐リフレッシュ回路は、それに供給される論理信号に関係してその出力端に、ヒューズが溶断されているかどうかに関係する“０”または“１”である決められた論理状態を供給する装置をなす。ヒューズとは電気導体がスイッチオンまたはセットされているか溶断されているかを意味する。リフレッシュとは、“修復される”という点では、個々のヒューズが半導体メモリデバイスのスイッチオンの際にヒューズ‐ラッチ回路により検査されることを意味する。
【０００３】
これを以下に、従来通常のヒューズ‐リフレッシュ回路を示す図２により一層詳細に説明する。
【０００４】
たとえば１６ＭｂｉｔのＤＲＡＭのスイッチオンの際に、信号ＣＬＲＮに対する図２中には示されていないセット回路が約１Ｖの作動電圧の際に０Ｖの値を有する電圧を供給する。続いて作動電圧がその後に約２．７Ｖの値に達すると、信号ＣＬＲＮは同じく２．７Ｖの値をとり、またその後に作動電圧のその後の経過に従う。信号ＣＬＲＮはヒューズ‐リフレッシュ回路のｐ‐ＭＯＳトランジスタまたはＦＥＴ１４に供給される。負のしきい電圧を有するこのｐ‐ＭＯＳトランジスタ１４は正のしきい電圧を有するｎ‐ＭＯＳトランジスタ１６とヒューズ２０とに直列に接続されている。この直列回路の後に、互いに逆の導電形のトランジスタ１７、１９およびインバータ５０から成るヒューズ‐ラッチ回路が接続されている。
【０００５】
信号ＣＬＲＮによりそれが作動電圧ＶB に達する以前に（図３参照）、ｐ‐ＭＯＳトランジスタ１４を介してヒューズ‐ラッチ回路が、その入力端Ｄ１に“１”が位置するように、すなわちＤ１＝“１”が成り立つようにセットされる。
【０００６】
信号ＣＬＲＮが作動電圧に達した後に、ＭＯＳトランジスタ１６のゲートに供給されている信号ＳＥＴＰに対する（図示されていない）セット回路が、約２０ｎｓの継続時間を有する電圧パルスを供給する。いまヒューズが溶断されているならば、入力端Ｄ１は“１”にセットされた状態にとどまる。しかしヒューズが溶断されていないならば、ヒューズ‐ラッチ回路はＤ１＝“０”が成り立つようにセットされる。Ｄ１の状態、アドレス信号ＡＯおよびブレイン信号ＢＲＡＩＮに関係して、その場合にはヒューズ‐リフレッシュ回路の出力端３０に“０”または“１”が生ずる。
【０００７】
インバータ５０と出力端３０との間にインバータ５１、５２から成る２段のインバータ回路とＭＯＳトランジスタ２５、２６、２７および２８から成る直列回路とが設けられており、その際にＭＯＳトランジスタ２５、２６はＭＯＳトランジスタ１４または１７と等しい導電形を有し、またＭＯＳトランジスタ２７、２８はＭＯＳトランジスタ１６または１９と等しい導電形を有する。ＭＯＳトランジスタ２５のゲートはその際にＭＯＳトランジスタ２６のソースまたはドレインに接続されており、そのゲートはＭＯＳトランジスタ２７のゲートに接続されている。トランジスタ２７のソースまたはドレインは同様にＭＯＳトランジスタ２８のゲートに接続されている。ＭＯＳトランジスタ２８のソースまたはドレインはＭＯＳトランジスタ１４と等しい導電形であるＭＯＳトランジスタ１０、１１のソースまたはドレインに接続されている。ＭＯＳトランジスタ１０のゲートおよびこれに対して直列に位置しているＭＯＳトランジスタ９のゲートにはアドレス信号ＡＯが供給されており、他方においてトランジスタ１１およびＭＯＳトランジスタ８のゲート端子には信号ＢＲＡＩＮが与えられている。
【０００８】
個々の場合に説明が困難な理由から、図２の既存のヒューズ‐リフレッシュ回路ではヒューズ‐ラッチ回路が誤ってセットされた結果としての問題が生ずる。換言すれば、ヒューズ‐ラッチ回路が誤ってセットされた際には、信号Ｄ１がたとえば、値“０”を有するべきであったとしても、値“１”を有する。その結果出力端３０には“正しい状態”とは逆の状態が生ずる。
【０００９】
ヒューズ‐ラッチ回路がこのように誤ってセットされる原因としては、非常に急峻な電圧エッジによるスイッチオンの際の約１Ｖへの部分的な電圧低下またはたとえば１００ｋΩの残留抵抗を有するヒューズの完全でない溶断が考えられる。
【００１０】
１６ＭｂｉｔのＤＲＡＭは約２０００のヒューズを有するので、誤ってセットされたヒューズ‐ラッチ回路の存否は広範囲な調査を必要とし、それにもかかわらず生じた誤りのメカニズムを常に絶対的に明らかにすることはできない。これらの調査は、半導体メモリデバイスを廃棄し、誤ってセットされたヒューズ‐リフレッシュ回路を修復しようとしないほうがしばしば目的にかなっているほどに広範囲であり得る。もちろんこのような過程はいずれにしても望ましくない。
【００１１】
【発明が解決しようとする課題】
従って本発明の課題は、誤ったセット状態を容易に補正するように構成されているヒューズ‐リフレッシュ回路を提供することにある。
【００１２】
【課題を解決するための手段】
この課題は、本発明によれば、請求項１の前文によるヒューズ‐リフレッシュ回路において、その特徴部分に含まれている構成により解決される。本発明の有利な実施態様は特に従属請求項に記載されている。
【００１３】
本発明によるヒューズ‐リフレッシュ回路で重要なことは、誤ってセットされた状態だけが補正され、またどの場合にも新たなセットが行われることはないということである。換言すれば、半導体メモリデバイス内で誤ってセットされたヒューズ‐ラッチ回路のみが新たにセットされ、他方において正しくセットされたヒューズ‐ラッチ回路はリフレッシュ‐サイクルの際に新たにセットされる必要はない。それにより電流も節減されることは明らかである。
【００１４】
本発明によるヒューズ‐リフレッシュ回路には、後で一層詳細に説明されるように、最後にパルスＣＬＲＮまたはＳＥＴＰの遅延および反転により得られている特別な形態のパルスが供給される。さらに、ヒューズ‐ラッチ回路の両ＭＯＳトランジスタの直列回路が完全に新しい仕方で追加的なＭＯＳトランジスタにより拡張され、それによってヒューズ‐ラッチ回路のセット状態を補正することが可能にされる。
【００１５】
【実施例】
以下、図面により本発明を一層詳細に説明する。
【００１６】
図２は既にこの明細書の冒頭に説明されている。図２中に使用されている部分と等しい部分を示す符号は以下の図面中にも使用される。
【００１７】
図１はヒューズ‐セット回路ＦＲＴＲＥＩＢを示す。この回路は特別な信号またはパルスＣＬＲＮＸおよびＳＥＴＰＸを供給する。これらはその後に本発明によるヒューズ‐リフレッシュ回路に図２の従来通常のヒューズ‐リフレッシュ回路の信号ＣＬＲＮおよびＳＥＴＰの代わりに供給されている。
【００１８】
図１のヒューズ‐セット回路の入力信号ＣＬＲＤＮおよびＳＥＴＤＰはセット回路の遅延させられた信号ＣＬＲＮおよびＳＥＴＰであり、またヒューズ‐セット回路により原理的に能動的に信号ＣＬＲＮＸおよびＳＥＴＰＸに通過接続され、それらの経過は後で図５により一層詳細に説明される。信号ＣＬＲＮＸおよびＳＥＴＰＸにによりその後に本発明によるヒューズ‐リフレッシュ回路のヒューズ‐ラッチ回路は、先に図２により従来のヒューズ‐リフレッシュ回路に対して説明した仕方と類似の仕方でセットされる。
【００１９】
重要なことは、信号ＣＬＲＮＸおよびＳＥＴＰＸがほぼ後で図５により説明される経過を有することである。図１は単に、どのようにこれらの信号ＣＬＲＮＸおよびＳＥＴＰＸが信号ＣＯＵＮ、ＣＬＲＤＮおよびＳＥＴＤＰから得られるかの一例を示す。もちろん、所望の経過を有する信号ＣＬＲＮＸおよびＳＥＴＰＸを信号ＣＬＲＤＮおよびＳＥＴＤＰから発生するために他の回路装置を利用することも可能である。
【００２０】
詳細には、図１のヒューズ‐セット回路における信号ＣＬＲＤＮが先ず３つのインバータ４５、４４および４０から成る直列回路に供給される。インバータ４０の出力端は、ＭＯＳトランジスタ３３に対して直列に接続されているＭＯＳトランジスタ３４のゲートに接続されている。さらに、インバータ４４と４０との間の接続点が、同様にＭＯＳトランジスタ４１に対して直列に設けられているＭＯＳトランジスタ２４のゲートに接続されている。ＭＯＳトランジスタ４１のゲートおよびＭＯＳトランジスタ３４のゲートにはインバータ４０の出力信号が与えられており、この出力信号はＭＯＳトランジスタ７５を介してＭＯＳトランジスタ３３のゲートにも供給されている。ＭＯＳトランジスタ２４と４１との間の接続点はＭＯＳトランジスタ７０のゲートと接続されている。このＭＯＳトランジスタ７０は同様にＭＯＳトランジスタ７１に対して直列に設けられており、そのゲートはインバータ３７、３９を介してカウントパルスＣＯＵＮを与えられている。パルスＳＥＴＤＰはインバータ４８、４９を介してノアゲート３１に供給されており、その他方の入力端はＭＯＳトランジスタ７１のゲートまたはインバータ３９の出力端に接続されている。ノアゲート３１の出力端には、パルスＳＥＴＰＸを供給するインバータ２９が設けられている。カウントパルスＣＯＵＮはさらに、ＭＯＳトランジスタ３８に対して直列に接続されているＭＯＳトランジスタ３６のゲートに供給されている。ＭＯＳトランジスタ３８のゲートとインバータ３７の出力端が接続されている。ＭＯＳトランジスタ３８のソースまたはドレインはトランジスタ３３、２４および７０のソースまたはドレインに接続されており、他方においてＭＯＳトランジスタ３６のソースまたはドレインはＭＯＳトランジスタ７５のソースまたはドレインおよびＭＯＳトランジスタ３４のゲートに接続されている。
【００２１】
ＭＯＳトランジスタ３６、３８、３３、２４、４１および７０は１つの導電形を有し、他方においてＭＯＳトランジスタ７５、３４および７１はそれとは逆の導電形を有する。
【００２２】
示されている経過（後で図５との関連で説明する）を有する信号ＣＬＲＮＸおよびＳＥＴＰＸが得られさえすれば、既に述べたように、変形可能な図１のＦＲＴＲＥＩＢ回路の後に、図４中に構成の概要を示されている本発明によるヒューズ‐リフレッシュ回路が接続されている。
【００２３】
図４の回路が図１の回路と相違する点は、ＭＯＳトランジスタ１９と等しい導電形を有するＭＯＳトランジスタ５６がこのＭＯＳトランジスタ１９に対して直列に設けられていることである。このＭＯＳトランジスタ５６のゲートにはパルスＳＥＴＰＳＰが与えられている。
【００２４】
作動中、ＭＯＳトランジスタ１７、１９、５６およびインバータ５０から成るヒューズ‐ラッチ回路が、すなわち信号Ｄ１が半導体メモリデバイスのスイッチオンの後に先ず図２により先に説明した仕方と等しい仕方でセットされる。その後に、たとえば仕様に従って１６ＭｂｉｔのＤＲＡＭのスイッチオンの後に規定されている最初の８つのＲＡＳサイクルの間に、モジュールの申し分のない機能が保証される前に、また行アドレスが入力または“ラッチイン”されるその側縁において、信号ＣＯＵＮ（図１参照）に対する２つのヒューズ‐リフレッシュ‐パルスが発生される。いま図５から明らかなように、パルスＣＯＵＮは遅延により、誤ってたとえば“１”にセットされたヒューズ‐ラッチ回路を“０”にセットする（パルスＤ１（ＦＵＳＥＸ）参照）ＳＥＴＰＸパルスを発生する。同時に、図４のヒューズ‐リフレッシュ回路に供給された信号ＣＬＲＮＸは、トランジスタ７１（図１参照）により設定可能な定められた電圧だけ下げられる。それによりトランジスタ１４（図４参照）が若干導通状態にされ、従ってトランジスタ１４、１６およびヒューズ２０の抵抗から成る分圧器が形成される。いまヒューズの抵抗が約５０ｋΩよりも大きいと、すなわちヒューズが溶断していると、ＭＯＳトランジスタ１４、１６およびヒューズ２０から成る分圧器は、誤って“０”にセットされたヒューズ‐ラッチ回路が“１”にセットされる（信号Ｄ１（ＦＵＳＥＹ）参照）ように設定されている。このことは、１００ｋΩのヒューズの抵抗、約５０ｋΩのＭＯＳトランジスタ１４の抵抗値ならびに５ｋΩのＭＯＳトランジスタ１６の抵抗値において信号Ｄ１が約２．５Ｖに移行し、このことがインバータ５０を反転させ、従ってＤ2 ＝０がインバータ５０の出力端に存在し、それによりトランジスタ１７が導通状態に制御されることに帰せられる。それによってトランジスタ１４と１６との間の節点は約３．５Ｖの全作動電圧を与えられ、従って信号Ｄ1 が正しく値“１”にセットされる。
【００２５】
ＭＯＳトランジスタ５６のゲートに供給されている信号ＳＥＴＰＳＰは３段のインバータ連鎖回路により信号ＳＥＴＰＸから発生され、またトランジスタ５６を遮断する。この遮断は、さもなければ上記の分圧器原理が所望の仕方で動作しないであろうから、必要である。状態Ｄ1 ＝０に対しては状態Ｄ2 ＝１が成り立つであろうし、またトランジスタ１９が導通している際にはヒューズ２０は短絡されているであろう。しかし、ヒューズ２０が溶断しておらず、また信号Ｄ1 が正しく“０”にセットされているならば、信号Ｄ1 は“０”にセットされた状態にとどまる。なぜならば、上記の分圧器内でヒューズ２０の抵抗が小さく、このことが電圧降下に対しても当てはまるからである。
【００２６】
トランジスタ７１（図１参照）の幅の増大により、５０ｋΩよりも小さいたとえば３０ｋΩの抵抗値を有するヒューズがヒューズ‐リフレッシュ作動の際になお溶断として認識されることが達成され得る。しかしながら、パルスＣＬＲＮＸのより強い低下は電流消費を増大させるであろう。
【００２７】
図５に信号ＣＯＵＮ、ＳＥＴＰＸ、ＳＥＴＰＳＰ、ＣＬＲＮＸおよびＤ１（ＦＵＳＥＸ）ならびにＤ１（ＦＵＳＥＹ）の関連が示されており、その際に横軸には半導体メモリデバイスのスイッチオン後の時間ｔがｎｓで、また縦軸には電圧がｍＶでとられている。
【００２８】
図６は１６ＭｂｉｔのＤＲＡＭの平面図を示し、その際にこの半導体メモリデバイス上のどこにヒューズ‐セット回路ＦＲＴＲＥＩＢおよびヒューズ‐リフレッシュ回路６０を設けるべきかが示されている。
【００２９】
カウントまたはヒューズ‐リフレッシュ‐レリーズパルスＣＯＵＮの発生は半導体メモリデバイスのバス範囲と接続されている回路ＦＲＳＴＥＰ４により行われる。半導体メモリデバイスのスイッチオン後の最初の８つのＲＡＳサイクルの間にこの回路ＦＲＳＴＥＰ４は各ＲＡＳサイクルに対してそれぞれヒューズ‐リフレッシュ‐パルス、すなわちカウントパルスＣＯＵＮから得られている概要を示されている４つの信号ＣＢＵ０、ＣＢＵ１、ＣＢＵ２およびＣＢＵ３の１つを供給する。すなわち、ヒューズ‐リフレッシュ作動が可能なかぎりわずかな消費電流で行われるように、１６ＭｂｉｔのＤＲＡＭにおいてそれぞれヒューズの四分の一のみが“リフレッシュ”される。モジュールの第１の四分の一に対するＣＯＵＮ信号はＣＢＵ０と呼ばれ、第２の四分の一に対するＣＯＵＮ信号はＣＢＵ１と呼ばれる（以下同様）。すなわち最初の８つのＲＡＳサイクルの間にＲＡＳサイクルあたり象限ＱＵＡＤ、すなわち範囲ＴＥＥＴＨの上側の半象限および範囲ＴＥＥＴＨの下側の半象限のヒューズ‐リフレッシュ回路６０が“更新”または“リフレッシュ”される。
【００３０】
ＴＥＥＴＨ範囲内の回路ＦＺＧＰＬも信号ＣＢＵ０の間にヒューズ‐リフレッシュ‐パルスを与えられる。
【００３１】
遅くとも半導体メモリデバイスの各スイッチオン後の最初の８つのＲＡＳサイクルの後に、すべてのヒューズ‐ラッチ回路が正しくセットされているべきであろう。いまヒューズ‐リフレッシュ作動による電流消費を低く保つため、ＦＲＳＴＰ４回路は最初の８つのＲＡＳサイクルの後に各３２のＲＡＳサイクルに対して１つのヒューズ‐リフレッシュ‐パルスまたは各１６または８つまたは４つのＲＡＳサイクルに対して１つのヒューズ‐リフレッシュ‐パルスのみを供給し、これは２つのヒューズ‐ポリシリコン‐ブリッジＦＺＳＴＲ４、ＦＺＳＴＲ５（図示せず）を介してプログラミング可能である。
【００３２】
ヒューズ‐リフレッシュ頻度は下記の表に示されている。
【００３３】
【表１】
0003910691.tif 000002
【００３４】
個々の象限の間を区別するため図６には、信号に対応付けられておりなかんずく範囲ＳＰＩＮＥおよびＲＩＢ内におかれているバスが付加数字を付けられている。たとえばヒューズ‐リフレッシュ回路の右上に導かれる信号ＣＬＲＮまたはＣＬＲＮＫに対するバスは“ＣＬＲＮ１”により示されている。類似のことが信号“ＳＥＴＰ１”に対するバスに対しても当てはまる。
【００３５】
ヒューズ‐リフレッシュ‐パルスは、ＴＲＡＳＰ信号が“１”から“０”に移行した後に、約７ｎｓの間発生される。しかしもちろんここで他の時間制御も可能である。
【００３６】
正しくセットされたヒューズ‐ラッチ回路が新たにセットされず、また電流消費が小さい特徴を有する本発明によるヒューズ‐リフレッシュ回路は、ＤＲＡＭだけでなくたとえば固定値メモリまたはＲＯＭにも使用できる。
【００３７】
本発明によるヒューズ‐リフレッシュ回路ではこれに信号ＣＯＵＮ、ＣＬＲＤＮ、ＳＥＴＤＰから回路ＦＲＴＲＥＩＢ内で発生される特別にスイッチングされる信号が供給される。信号ＣＬＲＤＮおよびＳＥＴＤＰは遅延された信号ＣＬＲＮまたはＳＥＴＰ（図３参照）であり、これらは変更なしに回路ＦＲＴＲＥＩＢを通過させられ、また信号ＣＬＲＮＸまたはＳＥＴＰＸとなる。これらの信号によりヒューズ‐ラッチ回路は作動電圧の印加後に通常の仕方でセットされる。ヒューズ‐リフレッシュ作動が、続いて、回路ＦＲＴＲＥＩＢを用いて特別に形成された信号ＣＬＲＮＸおよびＳＥＴＰＸ（図５参照）を発生する信号ＣＯＵＮにより実行される。
【図面の簡単な説明】
【図１】本発明によるヒューズ‐セット回路の結線図。
【図２】従来通常のヒューズ‐リフレッシュ回路の結線図。
【図３】図２の回路における信号経過を示すダイアグラム。
【図４】本発明によるヒューズ‐リフレッシュ回路の結線図。
【図５】個々のヒューズ‐リフレッシュ信号の経過を示すダイアグラム。
【図６】１６ＭｂｉｔのＤＲＡＭ内のヒューズ‐リフレッシュ回路の平面図。
【符号の説明】
１４    第４のＭＯＳトランジスタ
１６    第５のＭＯＳトランジスタ
１７    第１のＭＯＳトランジスタ
１９    第２のＭＯＳトランジスタ
２０    ヒューズ
２９    インバータ
３１    ノアゲート
３７、３９、５０    インバータ
５６    第３のＭＯＳトランジスタ
【図１】
0003910691.tif 000003
【図２】
0003910691.tif 000004
【図３】
0003910691.tif 000005
【図４】
0003910691.tif 000006
【図５】
0003910691.tif 000007
【図６】
0003910691.tif 000008