(57)【特許請求の範囲】
【請求項１】
基板上にギャップによって分離された一対の下部電極をめっき形成する下部電極形成工程と、絶縁材料を前記基板の全面に前記下部電極の厚さより厚く成膜する工程と、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程と、前記一方の下部電極の上面から少なくとも前記絶縁体層の上面にかけて誘電体層を形成する誘電体層形成工程と、前記誘電体層の上面から前記他方の下部電極の上面にかけて上部電極をめっき形成する上部電極形成工程とを具備することを特徴とする薄膜キャパシタ素子の製造方法。
【請求項２】
請求項１の記載において、前記上部電極形成工程が、前記上部電極と前記一方の下部電極の上面に積層された別の上部電極とを同時にめっき形成する工程を含むことを特徴とする薄膜キャパシタ素子の製造方法。
【請求項３】
請求項１または２の記載において、前記下部電極形成工程が、前記基板上に下地層を形成した後、この下地層の表面にレジストパターンを形成して金属材料をめっきし、しかる後、前記レジストパターンを剥離して露出した前記下地層を除去する工程を含むことを特徴とする薄膜キャパシタ素子の製造方法。
【請求項４】
請求項１乃至３のいずれか１つに記載において、前記下部電極及び前記絶縁体層の上面を同一平面にする前記研磨工程が、ＣＭＰ法による研磨であることを特徴とする薄膜キャパシタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種の小型電子回路に用いられる薄膜キャパシタ素子の製造方法に関する。
【０００２】
【従来の技術】
図５は従来より知られている薄膜キャパシタ素子の断面図であり、この薄膜キャパシタ素子は基板１００上に順次形成された下部電極１０１と誘電体層１０２および上部電極１０３の積層構造となっている。
【０００３】
基板１００はアルミナ１００ａの表面全体にガラス膜１００ｂをコーティングしたグレーズドアルミナ基板で、その表面はガラス膜１００ｂによって平滑化されている。下部電極１０１は基板１００上にスパッタ法やめっき法を用いて形成したＣｕ等を所望のパターン形状にエッチングしたものであり、この下部電極１０１の端部にはテーパが形成されている。誘電体層１０２は基板１００と下部電極１０１上にスパッタ法やＣＶＤ法を用いて形成したＳｉＯ２を所望のパターン形状にエッチングしたものであり、パターニング後の誘電体層１０２は下部電極１０１の表面と端部のテーパ面を通って基板１００上まで延びている。上部電極１０３は基板１００と誘電体層１０２上にスパッタ法やめっき法を用いて形成したＣｕ等を所望のパターン形状にエッチングしたものであり、パターニング後の上部電極１０３は誘電体層１０２の表面と端部のテーパ面を通って基板１００上まで延びている。
【０００４】
このように構成された薄膜キャパシタ素子にあっては、下部電極１０１の端部がテーパ面となっているため、誘電体層１０２を下部電極１０１の表面から基板１００上にかけて均一膜厚に形成することができ、下部電極１０１と上部電極１０３の短絡を防止することができる。
【０００５】
【発明が解決しようとする課題】
前述の如く構成された従来の薄膜キャパシタ素子では、下部電極１０１の端部がテーパ面となっているため、誘電体層１０２を下部電極１０１の表面から基板１００上にかけて均一膜厚に形成することができ、下部電極１０１と上部電極１０３の短絡を防止することができる。しかしながら、誘電体層１０２の膜厚を均一化するためには、下部電極１０１のテーパ角度をできるだけ緩やかにする必要があり、かかるテーパ処理は製造工程の困難性を伴うという問題があった。また、このように傾斜角度の緩やかなテーパを形成するためには、下部電極１０１の膜厚を薄く設定しなければならず、その結果、キャパシタのＱ値が低下するという問題があった。さらに、下部電極１０１の膜厚を薄くしなければならないため、基板１００として表面が平滑化されたグレーズドアルミナ基板を使用する必要があり、安価なアルミナ基板を使用できないという制約もあった。
【０００６】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、電極の短絡を確実に防止できると共に高Ｑ値化を実現でき、かつ、使用可能な基板の制限が少ない薄膜キャパシタ素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明による薄膜キャパシタ素子の製造方法では、基板上にギャップによって分離された一対の下部電極をめっき形成する下部電極形成工程と、絶縁材料を前記基板の全面に前記下部電極の厚さより厚く成膜する工程と、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程と、前記一方の下部電極の上面から少なくとも前記絶縁体層の上面にかけて誘電体層を形成する誘電体層形成工程と、前記誘電体層の上面から前記他方の下部電極の上面にかけて上部電極をめっき形成する上部電極形成工程とを具備することを特徴としている。
【００１１】
このような構成によれば、絶縁材料を基板の全面に下部電極の厚さより厚く成膜した上で、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程を行うことにより、一対の下部電極と絶縁体層の上面が極めて高い精度で同一平面とすることができ、また、めっきを用いて厚膜の下部電極を形成することにより、電極の低抵抗化や高Ｑ値化を実現することができ、この平坦面に誘電体層と上部電極が順次積層されると共に、この上部電極に接続する下部電極と誘電体層の真下に位置する下部電極とが絶縁体層を介して絶縁されているため、電極間の短絡を確実に防止することができる。
【００１２】
上記の構成において、上部電極形成工程として、誘電体層上に積層される上部電極とは別に誘電体層の真下の下部電極上にも別の上部電極を同時にめっき形成することが好ましい。
【００１３】
また、上記の構成において、下部電極形成工程として、基板上に下地層を形成した後、この下地層の表面にレジストパターンを形成して金属材料をめっきし、しかる後、レジストパターンを剥離して露出した下地層を除去する工程を採用すると、所望形状の下部電極と絶縁体層を簡単に形成することができるので好ましい。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明すると、図１は本発明の実施形態例に係る薄膜キャパシタ素子の断面図、図２と図３は該薄膜キャパシタ素子の製造工程を示す説明図である。
【００１５】
図１に示すように、本実施形態例に係る薄膜キャパシタ素子は、基板１上に形成された第１の電極部２と第２の電極部３および絶縁体層４と、これらの平坦な上面に形成された誘電体層５と第１の上部電極６および第２の上部電極７とで構成されており、第１および第２の電極部２，３は下地層８を介して基板１上に形成されている。第１の電極部２と第２の電極部３とは絶縁体層４によって分離されており、第１の上部電極６は第１の電極部２からその左隣の絶縁体層４の上面にかけて形成されている。誘電体層５は第１の電極部２からその右隣の絶縁体層４の上面にかけて形成されており、第２の上部電極７は誘電体層５から第２の電極部３の上面にかけて形成されている。第１の電極部２と第１の上部電極６は薄膜キャパシタ素子の下部電極として機能し、第２の電極部３と第２の上部電極７は薄膜キャパシタ素子の上部電極として機能するものであり、この薄膜キャパシタ素子の容量値は誘電体層５を介して対向する第１の電極部２と第２の上部電極７の重なり部分で規定される。
【００１６】
基板１にはグレーズドアルミナ基板やグレーズの無いアルミナ基板が用いられ、本実施形態例では純度９９．５％のアルミナ基板を使用しているため、基板１の表面の面粗度（Ｒａ）は３０〜１００ｎｍ程度の凹凸面となっている。下地層８としてはＣｒ／Ｃｕ、Ｔｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これらの材料を基板１の表面にスパッタ法や蒸着法あるいはイオンビームスパッタ等を用いて成膜することによって形成される。この場合、基板１への密着層となる下層のＣｒやＴｉの厚みは５〜５０ｎｍ、上層のＣｕやＡｕの厚みは５０〜２００ｎｍ程度が好ましい。
【００１７】
第１および第２の電極部２，３にはＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料が用いられ、これらの導体材料を下地層８の表面に電解めっきすることによって形成される。下地層８と第１および第２の電極部２，３は同一形状に形成されており、この場合、基板１上に成膜した下地層８の表面に所望形状のレジストパターンを形成した後、上記した導体材料を下地層８の表面に電解めっきし、その後にレジストを剥離すれば所望形状の第１および第２の電極部２，３が形成される。そして、かかるレジスト剥離後、レジストパターンによって覆われていた下地層８をイオンミリング法を用いて除去すれば、第１および第２の電極部２，３と同一形状の下地層８が形成される。絶縁体層４にはＡｌ２Ｏ３等の絶縁材料が用いられ、この絶縁材料をスパッタ法やＣＶＤ法により第１および第２の電極部２，３を覆うように基板１上に成膜した後、第１および第２の電極部２，３と絶縁材料の表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化することによって形成される。
【００１８】
誘電体層５にはＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ２等の絶縁材料が用いられ、これらの絶縁材料をスパッタ法やＣＶＤ法により成膜した後、これを所望形状にパターニングすることによって形成される。より具体的には、まず、第１および第２の電極部２，３と絶縁体層４の表面にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ２等の絶縁材料を成膜した後、この絶縁材料上にレジストを塗布し、このレジストを露光／現像することにより所望形状のレジストパターンを形成する。しかる後、このレジストパターンをマスクとして、ＲＩＥ法においてはＣＦ４ガスまたはＣ３Ｆ８あるいはそれらにＯ２を添加したガスを用いて絶縁材料をエッチングし、ＲＩＥ法以外ではＡｒガスを用いたイオンミリング法にて絶縁材料をエッチングし、その後にレジストパターンを剥離すれば所望形状の誘電体層５が形成される。
【００１９】
第１および第２の上部電極６，７は第１および第２の電極部２，３と同様の手法によって形成される。すなわち、誘電体層５を含む第１および第２の電極部２，３と絶縁体層４の表面に下地層を形成し、この下地層の表面に両上部電極６，７に対応した形状のレジストパターンを形成した後、Ｃｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料を下地層の表面に電解めっきし、その後にレジストを剥離して不要な下地層をイオンミリング法にて除去すれば、所望形状の第１および第２の上部電極６，７が形成される。
【００２０】
次に、このように構成された薄膜キャパシタ素子の製造工程について主として図２と図３を用いて説明する。
【００２１】
まず、下部電極形成工程として、図２（ａ）に示すように、基板（アルミナ基板またはグレーズドアルミナ基板）１の表面にＣｒ／Ｃｕ、Ｔｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等の下地材料９をスパッタ法や蒸着法あるいはイオンビームスパッタ等により成膜した後、図２（ｂ）に示すように、この下地材料９上に塗布したフォトレジストを所望のパターン形状に露光・現像してレジストパターン１０を形成する。次に、図２（ｃ）に示すように、レジストパターン１０が形成された下地材料９の表面にＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料１１を電解めっきする。この導体材料１１は第１および第２の電極部２，３を形成するもので、その膜厚は回路設計によって決定されるが、１．５〜５．０μｍ程度の膜厚が好ましい。次に、図２（ｄ）に示すように、レジストパターン１０を剥離した後、図２（ｅ）に示すように、イオンミリング法にてＡｒイオンを０〜３０度の角度で入射し、レジストパターン１０の剥離によって露出した下地材料９を除去すると、第１および第２の電極部２，３と同一形状の下地層８が形成される。
【００２２】
次に、絶縁体層形成工程として、図３（ａ）に示すように、Ａｌ２Ｏ３等の絶縁材料１２をスパッタ法やＣＶＤ法により基板１上に成膜し、この絶縁材料１２によって導体材料１１を完全に覆った後、平坦化処理工程として、導体材料１１と絶縁材料１２をＣＭＰ法により同図の破線位置まで研磨する（研磨工程）。その結果、導体材料１１と絶縁材料１２の上面が同一平面に平坦化され、図３（ｂ）に示すように、基板１上に上面が平坦化された第１および第２の電極部２，３と絶縁体層４が形成される。
【００２３】
次に、誘電体層形成工程として、平坦化された第１および第２の電極部２，３と絶縁体層４の表面にＳｉＯ２、Ｔａ２Ｏ５、ＡｌＳｉＯ２等の絶縁材料をスパッタ法等により成膜した後、これをフォトリソ技術を用いて所望形状にパターニングすることにより、図３（ｃ）に示すように、第１の電極部２と絶縁体層４の上面に誘電体層５を形成する。なお、この誘電体層５は少なくとも第１の電極部２の上面から絶縁体層４の上面にかけて形成する必要があるが、絶縁体層４を越えて第２の電極部３の上面まで延ばしても良い。
【００２４】
次に、上部電極形成工程として、図３（ｄ）に示すように、第１の電極部２の上面に接続する第１の上部電極６と、誘電体層５の表面を通って第２の電極部３の上面に接続する第２の上部電極７とを形成する。かかる上部電極形成工程は、前述した下部電極形成工程と同じプロセスであるため、ここでは詳細な説明を省略する。
【００２５】
このように本実施形態例に係る薄膜キャパシタ素子では、めっきを用いて厚膜の第１の電極部２と第２の電極部３を形成すると共に、薄膜キャパシタ素子の下部電極が第１の電極部２と第１の上部電極６の２層構造で、薄膜キャパシタ素子の上部電極も第２の電極部３と第２の上部電極７の２層構造であるため、電極の低抵抗化や高Ｑ値化を実現することができる。また、第１および第２の電極部２，３と絶縁体層４の上面が同一平面に平坦化処理され、この平坦面に誘電体層５と第２の上部電極７が順次積層されると共に、誘電体層５の真下に位置する第１の電極部２と第２の上部電極７に接続する第２の電極部３とが絶縁体層４を介して絶縁されているため、薄膜キャパシタ素子の上部電極と下部電極間の短絡を確実に防止することができる。
【００２６】
なお、上記実施形態例では、第１の上部電極６が第１の電極部２の引き出し部分に部分的にオーバーラップするように形成されているが、第２の電極部３と第２の上部電極７の接続構造と同様に、第１の上部電極６を第１の電極部２に完全にオーバーラップするように形成しても良く、このように構成すると、電極の低抵抗化や高Ｑ値化をさらに推進することができる。
【００２７】
図４は電子回路基板への適用例を示す断面図であり、この電子回路基板は各種の高周波デバイスとして使用されるものである。同図に示すように、この電子回路基板の基板１上には、薄膜キャパシタ素子２０と薄膜抵抗素子３０および薄膜インダクタ素子４０等の薄膜回路素子が形成されており、これらの薄膜回路素子２０，３０，４０は必要とされる回路構成に応じて基板１上の有効エリア内に多数形成されている。なお、薄膜キャパシタ素子２０は前述した実施形態例と同様に構成されているため、ここでは重複する説明を省略することとする。
【００２８】
薄膜抵抗素子３０は、基板１上に形成されたヒートシンク部３１と一対の電極部３２および絶縁体層３３、これらの平坦な上面に順次積層された絶縁膜３４と抵抗膜３５および保護膜３６とで構成されており、ヒートシンク部３１と一対の電極部３２は絶縁体層３３によって分離されている。ヒートシンク部３１と一対の電極部３２は薄膜キャパシタ素子２０の第１および第２の電極部２，３と同一材料からなり、これらは同一工程で形成される。また、絶縁体層３３は薄膜キャパシタ素子２０の絶縁体層４と同一材料からなり、これらも同一工程で形成される。絶縁膜３４はヒートシンク部３１の上面を覆ってその両側の絶縁体層３３まで延びており、この絶縁膜３４はＡｌＳｉＯ，ＡｌＳｉＮ，ＡｌＳｉＯＮ，ＡｌＮ，Ａｌ２Ｏ３，ＳｉＯ２等の絶縁材料をスパッタ法やＣＶＤ法等により成膜した後、これを所望形状にパターニングすることによって形成される。抵抗膜３５は絶縁膜３４を覆って一対の電極部３２の上面まで延びており、この抵抗膜３５はＴａＮやＴａＳｉＯ等の抵抗材料をスパッタ法等により成膜した後、これを所望形状にパターニングすることによって形成される。保護膜３６は抵抗膜３５を覆っており、この保護膜３６はポリイミドやレジスト等の有機系絶縁材料またはＳｉＯ２，Ａｌ２Ｏ３等の無機系絶縁材料をスパッタ法等により成膜した後、これを所望形状にパターニングすることによって形成される。
【００２９】
薄膜インダクタ素子４０は、基板１上に形成された導体層４１および絶縁体層４２と、これらの導体層４１と絶縁体層４２の平坦な上面に形成された絶縁層４３と、導体層４１の内端部上面から絶縁層４３上を通って外側へ導出する内側電極４４、および導体層４１の外端部上面から絶縁層４３上を通って引き回された外側電極４５とで構成されており、導体層４１は平面視渦巻き状に形成されている。導体層４１は薄膜キャパシタ素子２０の両電極部２，３や薄膜抵抗素子３０のヒートシンク部３１および両電極部３２と同一材料からなり、これらは同一工程で形成される。絶縁体層４２は薄膜キャパシタ素子２０の絶縁体層４や薄膜抵抗素子３０の絶縁体層３３と同一材料からなり、これらも同一工程で形成される。絶縁層４３は、ＡｌＳｉＯ２、ＳｉＯ２、Ｔａ２Ｏ５等の無機系絶縁材料を導体層４１と絶縁体層４２上にスパッタ法等により成膜した後、これを所望形状にパターニングしたもの、またはレジスト等の有機系絶縁材料をフォトリソ技術により形成して高温で硬化させたもので、パターニング後の絶縁層４３は導体層４１の内端部上面と外端部上面を露出する形状となっている。内側電極４４と外側電極４５はＣｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ−Ｐ／Ａｕ、Ａｕ等の導体材料からなり、これらの導体材料を導体層４１と同一プロセスで絶縁層４３の表面に電解めっきすることによって形成される。
【００３０】
このように構成された電子回路基板においては、薄膜キャパシタ素子２０の第１および第２の電極部２，３と、薄膜抵抗素子３０のヒートシンク部３１と両電極部３２および絶縁体層３３と、薄膜インダクタ素子４０の導体層４１および絶縁体層４２とを、前述した図２（ａ）〜図２（ｅ）に示す下部電極形成工程と図３（ａ）に示す絶縁体層形成工程および図３（ｂ）に示す平坦化処理工程によって同一プロセスで形成できるため、電子回路基板の製造工程を簡略化することができる。また、薄膜抵抗素子３０の抵抗膜３５がヒートシンク部３１と両電極部３２および絶縁体層３３の平坦面に絶縁膜３４を介して形成されているため、めっきを用いて厚膜のヒートシンク部３１と両電極部３２を形成することにより電極の低抵抗化を実現することができると共に、抵抗膜形成面の凹凸に起因する抵抗値のばらつきを低減でき、しかも、抵抗膜３５からの発熱をその真下のヒートシンク部３１によって効率良く放熱できる。さらに、薄膜インダクタ素子４０の絶縁層４３と内側電極４４は、平坦化処理された導体層４１と絶縁体層４２の上面に積層形成されているため、めっきを用いて厚膜の導体層４１を形成することにより高Ｑ値化を実現することができると共に、絶縁層４３と内側電極４４および外側電極４５の製造工程を簡略化することができる。
【００３１】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３２】
絶縁材料を基板の全面に下部電極の厚さより厚く成膜した上で、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程を行うことにより、一対の下部電極と絶縁体層の上面が極めて高い精度で同一平面とすることができ、また、めっきを用いて厚膜の下部電極を形成することにより、電極の低抵抗化や高Ｑ値化を実現することができ、この平坦面に誘電体層と上部電極が順次積層されると共に、この上部電極に接続する下部電極と誘電体層の真下に位置する下部電極とが絶縁体層を介して絶縁されているため、電極間の短絡を確実に防止することができるばかりでなく、安価なアルミナ基板の使用も可能となる。
又、ＣＭＰ法によって、下部電極及び絶縁体層の上面を同時に研磨することにより、下部電極及び絶縁体層とを高い精度で同一平面にすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る薄膜キャパシタ素子の断面図である。
【図２】該薄膜キャパシタ素子の製造工程を示す説明図である。
【図３】該薄膜キャパシタ素子の製造工程を示す説明図である。
【図４】本発明を適用した電子回路基板の断面図である。
【図５】従来例に係る薄膜キャパシタ素子の断面図である。
【符号の説明】
１  基板
２  第１の電極部
３  第２の電極部３
４  絶縁体層
５  誘電体層
６  第１の上部電極
７  第２の上部電極
８  下地層
９  下地材料
１０  レジストパターン
１１  導体材料
１２  絶縁材料
２０  薄膜キャパシタ素子
３０  薄膜抵抗素子
４０  薄膜インダクタ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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