(57)【特許請求の範囲】
【請求項１】
互いに対向しかつ交差するように配列された複数の走査電極と複数の信号電極との交差部において画素が形成されるマトリクス型強誘電性液晶表示装置において、上記選択パルスが走査電極上の画素に付与される各選択期間でデータパルスを上記信号電極へ２値的に付与するデジタル駆動と、少なくとも１つの上記選択期間で３階調以上の表示を行うためのデータパルスを上記信号電極へ付与するアナログ駆動とを用い、１フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ選択パルスに対応してデータパルスを付与することにより、１フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させるマトリクス型表示装置の駆動方法であって、
アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くすることを特徴とするマトリクス型強誘電性液晶表示装置の駆動方法。
【請求項２】
選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも１つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせていることを特徴とする請求項１に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
【請求項３】
１フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせていることを特徴とする請求項２に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
【請求項４】
アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状を互いに異ならせていることを特徴とする請求項１に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
【請求項５】
デジタル駆動を行うときに上記選択パルスの付与期間をその選択パルスに対応する選択期間を越えて延長することを特徴とする請求項１に記載のマトリクス型強誘電性液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置などのマトリクス型表示装置の駆動方法に係り、特に、強誘電性液晶を用いた液晶表示装置における階調表示に好適なマトリクス型強誘電性液晶表示装置の駆動方法に関するものである。
【０００２】
【従来の技術】
メモリ性を有するマトリクス型表示装置は、特開平５−１０７５２１号公報に開示されている相転移形液晶表示装置の他に、特開平３−２０７１５号公報に記載された強誘電性液晶表示装置、特開平６−４３８２９号公報に開示されているプラズマ表示装置などがある。
【０００３】
一般に、マトリクス型表示装置には、共通して、走査電極毎に独立した選択期間が必要となるので同時に複数の走査電極を選択することができないという特徴がある。また、メモリ性を有する上記の各マトリクス型表示装置においては、走査電極に印加する電圧を次のように変化させて表示を行っている。まず、画素の表示状態を決める選択電圧（選択パルス）を印加した後、画素の表示状態を消去するための消去電圧（消去パルス）を印加する。
【０００４】
上記のような表示装置の階調表示方法としては、代表的に、（１）時間分割駆動法、（２）画素分割駆動法、（３）時間分割駆動法と画素分割駆動法とを組み合わせた駆動法、（４）アナログ階調駆動法および（５）アナログ階調駆動法とデジタル階調駆動法とを組み合わせた駆動法（以降、アナログ／デジタル駆動法と称する）が挙げられる。以下に、それぞれの駆動法について説明する。
【０００５】
（１）の駆動法は、１フレームを複数のフィールドに均等に分割し、各フィールドで独立に２値のデータに基づいて表示を行うことによって２N 階調を実現することができる（特開平５−８８６４６号公報参照）。また、１フレームを１：２：４：…：２N-1 （Ｎは自然数）の時間間隔で複数のフィールドに分割する駆動法もある（特開平６−１８８５４号公報参照）。このような時間分割駆動法では、１フレーム内で同じ走査電極を独立にＮ回走査するので、１つの走査電極を選択する各フィールドが１フレームの１／Ｎにまで短くなり、１本の走査期間を選択する選択期間もまた短くなる。したがって、これに伴い、データの周波数がＮ倍になるという不都合がある。
【０００６】
（２）の駆動法は、１画素を１：２：４：…：２N-1 の面積比の副画素に分割し、各副画素を独立に２値のデータに基づいて駆動することによって２N 階調を実現することができる。この画素分割駆動法を適用するには、表示セルにおいて、１画素が複数に分割されていなければならず、そのために表示セルの構造が複雑になるという不都合がある。例えば、１：２：４の分割比で１画素を分割する場合、画素を分割するだけでなく分割された副画素を独立して駆動するために、各副画素にそれぞれ対応する電極を設ける必要がある。しかしながら、このような電極構造のみを用いて高精細に表示を行うことができる液晶セルを製作することは、電極構造の複雑化を招くので非常に難しい。
【０００７】
（３）の駆動法は、特開平７−１５２０１７号公報などに開示されている。以下に、このような駆動法を詳細に説明する。
【０００８】
ここで述べる駆動法では、１フレームを３つに分割する時間分割と、１画素を２つに分割する画素分割とを用いる。図６は、この駆動法によって６４階調を表示する場合の表示パターンを示している。以降、時間分割における各フィールドをＴＤｎbit と称し、画素分割における各副画素をＳＤｎbit （ｎ＝１，２，３）と称する。
【０００９】
時間分割では、１：４：１６＝ＴＤ１bit ：ＴＤ２bit ：ＴＤ３bit の比で１フレームを分割し、画素分割では、１：２＝ＳＤ１bit ：ＳＤ２bit の比で１画素を分割している。図６は、１階調毎に３つの画素を示しているが、これらは３つに分割された各期間での同一画素の表示パターンを表している。したがって、３つの画素は、左から１：４：１６の輝度で表示を行う。また、１画素は、１：２の面積比で２つの副画素に分割されており、各副画素は、同時に走査され、かつ独立して駆動されるようになっている。
【００１０】
例えば、全ての画素が点灯しない状態を階調レベル“０”とすると、ＴＤ１bit におけるＳＤ１bit のみが点灯する場合が階調レベル“１”であり、続いてＴＤ１bit におけるＳＤ２bit のみが点灯する場合が階調レベル“２”である。さらに、ＴＤ１bit におけるＳＤ１bit およびＳＤ２bit がともに点灯する場合が階調レベル“３”である。ＴＤ２bit では、ＴＤ１bit の４倍の輝度で表示を行うので、階調レベル“４”については、ＳＤ１bit のみが点灯することによって、階調レベル“３”より高い輝度での表示が可能である。
【００１１】
このように、上記の駆動法では、３bit の時間分割と２bit の画素分割との組み合わせによる表示状態が６４通りあるので、６４階調の表示が可能になる。
【００１２】
（４）の駆動法では、１画素内で明状態と暗状態のそれぞれの領域の割合を振幅変調またはパルス変調された波形で制御することによって変化させて、多階調表示を行う。この駆動法は、原理的に２値駆動を用いているが、液晶に印加される電圧のしきい値が画素内で異なるように構成されたセル構造を採用することによってもアナログ階調的な駆動を実現することが可能である。このような駆動法は、特開平７−１５２０１７号公報、特開平６−２３５９０４号公報などに開示されている。
【００１３】
（５）の駆動法では、デジタル階調駆動法において２値駆動を行う部分にアナログ階調を導入してＭ値駆動を行うことによって多階調表示を実現する。例えば、時間分割比を１：Ｍ1 ：Ｍ2 ：…：ＭN-1 （Ｎは自然数）として、各画素を独立に駆動することによってＭN 階調が得られる。
【００１４】
例えば、Ｍ＝４の場合、時間分割比が１：４：４2 ：４3 ＝ＴＤ１bit ：ＴＤ２bit ：ＴＤ３bit ：ＴＤ４bit に設定されて、２５６（＝４4 ）階調の表示を行う。この場合、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit 、ＴＤ４bit でそれぞれ独立して３、３、３、１のアナログ階調レベルの表示データによって表示を行うと、それぞれ３、３＊４、３＊４2 、１＊４3 の階調レベルで表示が行われる。このとき、次の計算によって階調レベル“１２７”が表現される。
【００１５】
３＋３＊４＋３＊４2 ＋１＊４3 ＝１２７
また、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit 、ＴＤ４bit でそれぞれ０、０＊４、０＊４2 、２＊４3 のレベルで表示を行うときは、階調レベル“１２８”が表現される。
【００１６】
ところが、上記の駆動法においては、次の２つの条件を満たす必要がある。第１に、アナログ階調においては、階調の変化が必ずリニアでなければならない。第２に、アナログ階調の誤差が１／ＭN 未満でなければならない。例えば、アナログ階調の１階調目に誤差Ｄが含まれるときが最も誤差の影響の大きい場合であり、この場合で階調の逆転を生じさせないためには、上記の第１２７階調の階調レベルである３＋３＊４＋３＊４2 ＋（１＋Ｄ）＊４3 が第１２８階調の階調レベルである１２８を越えてはならない。すなわち、このときの１階調目の誤差Ｄは、Ｄ＜１／４3 を満足しなければならない。
【００１７】
このように、（５）の駆動法は、アナログ階調の誤差を上記のように小さく抑える必要があるので、実用化は困難であると考えられる。
【００１８】
次に、強誘電性液晶表示装置（ＦＬＣＤ）の駆動方法について説明する。
【００１９】
ＦＬＣＤの駆動方法の１つとして、“The JOERS/Alvey Ferroelectric Multiplexing Scheme"（Ferroelectrics, 1991, Vol. 122, pp.63-79）により発表されたJOERS/Alvey 駆動法（以降、Ｊ／Ａ駆動法と称する）が挙げられる。また、Ｊ／Ａ駆動法を拡張した駆動法として、Liquid Crystals,1993,Vol.13,No.4,597-601における“A new set of high matrix addressing schemes for ferroelectric liquid crystal displays"に開示されているMalvern 駆動法が挙げられる。
【００２０】
ここでは、それぞれの駆動法についての詳細は触れないが、Malvern 駆動法についてのみ簡単に述べる。Malvern 駆動法は、Ｊ／Ａ駆動法の駆動マージンを拡大するという特徴を有しており、短い走査期間においても駆動が可能になる。図８に示すように、Ｊ／Ａ駆動法（図中、Ｊ／Ａ）は、列電圧波形における選択電圧の幅をタイムスロットＴに等しく設定している。これに対し、Malvern-2 駆動法（図中、Ｍ−２）およびMalvern-3 駆動法（図中、Ｍ−３）は、選択電圧の幅をそれぞれタイムスロットＴの２倍と３倍に等しく設定している。また、Malvern 駆動法は、デジタルデータの表示に適用されるが、アナログデータの表示には適用できない。
【００２１】
なお、図８においてＬＡＴはラインアドレスタイム（選択期間）を表している。また、Malvern 駆動法は、選択電圧の幅を上記のようにタイムスロットＴの整数倍に拡張するだけでなく、非整数倍の拡張も含んでいる。
【００２２】
強誘電性液晶を用いて現在のテレビジョン仕様に対応するデューティ比でマトリクス駆動を行う場合、フルカラーで２５６階調相当の階調数が要求される。デジタル階調駆動法を用いて２５６階調を表示しようとすると、例えば、分割数が８の時間分割駆動法や、分割数が４の時間分割駆動法と分割数が２の画素分割駆動法との組み合わせを用いる必要がある。
【００２３】
画素分割駆動法では、表示セルの大きさを考慮すれば、実際には２分割が限界であると考えられる。また、時間分割駆動法では、４分割以上の場合、駆動周波数が高くなるので、表示セルの駆動に発熱量の増大などの悪影響を及ぼす。したがって、このような悪影響をなくすには、アナログ階調駆動法を導入することによって、時間分割の分割数を減らす必要がある。
【００２４】
アナログ／デジタル駆動法については、先に具体例を説明したが、その方法以外にも次に述べる駆動法が挙げられる。
【００２５】
この駆動法では、７階調のアナログ階調駆動法と、３分割の時間分割駆動法と、２分割の画素分割駆動法とを組み合わせることによって２８８階調を実現する。本駆動法における階調表現法は、図６に示す前述の６４階調表示を行う場合の階調表現法と基本的に同じである。本駆動法では、さらに、図７に示すように、ＴＤ１bit におけるＳＤ１bit にのみアナログ駆動を適用している。このアナログ駆動では、７階調のうちの階調レベル“０”（最小レベル）、“３”（中間レベル）および“６”（最大レベル）が使用される。また、時間分割比は、１：３：１２＝ＴＤ１bit ：ＴＤ２bit ：ＴＤ３bit に設定されている。
【００２６】
上記のようにアナログ階調駆動法を適用すれば、アナログ階調の誤差は１／７より小さければよく、誤差の許容範囲が前述の駆動法に比べて拡大する。ただし、この場合、階調レベル“３”は、最大レベルと最小レベルとの中央値でなければならない。この方法は、ＴＤ１bit にアナログ階調駆動法を適用することから、ここではＦＡＢ（Frist Analog Bit）法と称する。
【００２７】
【発明が解決しようとする課題】
上記のＦＡＢ法で２５６階調相当の表示を実現する場合、１つの例として、前述の図７の表示パターンを利用することが考えられる。アナログ階調レベルは多いほどよいが、ここでは上記の場合と同様の７階調の場合について説明する。この場合、時間分割は３分割であればよい。
【００２８】
この場合、３分割の時間分割であっても、時間分割仕様のデューティ比に基づけば、その選択期間はかなり短い。これは、選択期間がアナログ駆動およびデジタル駆動に関係なく均等に振り分けられることによる。
【００２９】
例えば、８００本の走査電極をインターレース走査する場合、選択期間Ｔs は、アナログ駆動およびデジタル駆動ともに均等であるので、１フレームをＴf 、走査電極数をＲ、時間分割数をｍとすれば、次式のように表される。
【００３０】
選択期間Ｔs ＝Ｔf ／Ｒ／ｍ
＝（１／３０）／８００／３＝１３．８〔μｓ〕
しかしながら、この選択期間では、アナログ駆動の場合の駆動マージンが不足するので、ＦＬＣＤを階調駆動することが困難である。しかも、デジタル駆動では前述のMalvern 駆動法を利用できるが、アナログ駆動ではMalvern 駆動法を利用できない。
【００３１】
ここで、図６に示す６４階調表示を行う場合の輝度特性を図９に示す。この図から分かるように、例えば、階調レベル“３１”と“３２”との間および階調レベル“４７”と“４８”との間で階調の逆転が生じている。この階調の逆転について以下に説明する。
【００３２】
図６に示すように、階調レベル“３１”におけるスイッチング状態は、ＳＤ１bit については、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit でともにＯＮであり、ＳＤ２bit については、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit でそれぞれＯＮ、ＯＮ、ＯＦＦである。これに対し、階調レベル“３２”におけるスイッチング状態は、ＳＤ１bit については、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit でともにＯＦＦであり、ＳＤ２bit については、ＴＤ１bit 、ＴＤ２bit 、ＴＤ３bit でそれぞれＯＦＦ、ＯＦＦ、ＯＮである。このようなスイッチングの状態によって各bit の輝度が変動することによって階調の逆転が生じると考えられる。
【００３３】
図１０および図１１に、上記の駆動法を適用したＦＬＣＤの光学応答特性の一例を示す。図１０（ｅ）および図１１（ｅ）に示すように、正極性の選択パルスと負極性の消去パルスとは交互に配置されている。選択パルスとその後に続く消去パルスとで定まる期間が各bit の表示期間を表しており、前述のように１：４：１６＝ＴＤ１bit ：ＴＤ２bit ：ＴＤ３bit に設定されている。また、光学応答特性の縦軸は輝度レベルを表している。
【００３４】
図１０（ａ）ないし（ｄ）の各光学応答特性は、それぞれ階調レベル“０”，“３”，“１２”，“１５”に対応し、図１１（ａ）ないし（ｄ）の各光学応答特性は、それぞれ階調レベル“４８”，“５１”，“６０”，“６３”に対応している。
【００３５】
例えば、図１１（ａ）に示す階調レベル“４８”の場合、ＴＤ３bit でＯＮ状態にスイッチングしていると、ＴＤ１bit およびＴＤ２bit でもわずかにスイッチングしている。このような現象は、一般に累積応答と呼ばれている。したがって、ＴＤ３bit における輝度は予想される輝度よりも高くなる。このような現象は、他にも、図１１（ｂ）に示す階調レベル“５１”の場合のＴＤ１bit およびＴＤ２bit 、図１１（ｃ）に示す階調レベル“６０”の場合のＴＤ１など、随所に観測される。
【００３６】
このようなスイッチング特性による輝度の変動は、各bit の表示期間が異なるために生じると考えられる。つまり、従来、各bit の消去パルスは表示期間の長さに関わらず全て同じ形状であるため、表示期間の長いＴＤ３bit では、消去パルスによって表示状態が十分消去されていないのである。
【００３７】
本発明は、上記の事情に鑑みてなされたものであって、異なる階調駆動法を組み合わせた階調駆動方法において、階調駆動法に応じて適正な選択期間を確保して多階調表示を実現することを主な目的としており、さらには、累積応答による階調の逆転をなくすことを目的としている。
【００３８】
【課題を解決するための手段】
本発明の請求項１に記載のマトリクス型強誘電性液晶表示装置の駆動方法は、上記の課題を解決するために、互いに対向しかつ交差するように配列された複数の走査電極と複数の信号電極との交差部において画素が形成されるマトリクス型強誘電性液晶表示装置において、上記選択パルスが走査電極上の画素に付与される各選択期間でデータパルスを上記信号電極へ２値的に付与するデジタル駆動と、少なくとも１つの上記選択期間で３階調以上の表示を行うためのデータパルスを上記信号電極へ付与するアナログ駆動とを用い、１フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ選択パルスに対応してデータパルスを付与することにより、１フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させ、アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くすることを特徴としている。
【００３９】
上記の構成では、異なる階調駆動法を組み合わせる場合、階調駆動法に応じて適正な選択期間を設定することができる。それゆえ、階調駆動法の組み合わせの自由度を向上させることができる。マトリクス型表示装置では、駆動周波数をある程度制限する必要性から、１画素当たりの選択期間の総計を長くすることができない。このため、デジタル駆動時の選択期間を短くし、アナログ駆動時の選択期間を長くすることによって、アナログ駆動の駆動マージンを十分確保することができる。
【００４０】
また、請求項１に記載の駆動方法では、請求項２に記載のように、選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも１つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせている。これにより、同一画素に選択パルスが付与される各期間の表示特性に応じた消去パルスを設けることができる。
【００４１】
請求項２の駆動方法では、請求項３に記載のように、１フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせている。最も長い期間における表示状態を十分に消去しなければ他の期間に累積応答を生じさせるので、その最も長い期間における消去パルスを表示状態を十分に消去しうるパルスにすることで、累積応答が軽減される。その結果、階調の逆転を防止することができる。
【００４２】
また、請求項１に記載の駆動方法では、請求項４に記載のように、アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状（パルス幅および／またはレベル）を互いに異ならせている。これにより、アナログ駆動時およびデジタル駆動時において、必要とされる選択パルスが得られる。
【００４３】
上記の請求項１の駆動方法によって、デジタル駆動時の選択期間が短くなると、デジタル駆動においても駆動マージンが不足するおそれがある。そこで、請求項５に記載のように、デジタル駆動を行うときに上記選択パルスの付与時間を、例えば前述のMalvern 駆動法によって、その選択パルスに対応する選択期間を越えて延長することが好ましい。これにより、デジタル駆動においても駆動マージンを十分確保することができる。
【００４４】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００４５】
〔ＦＬＣＤの基本構成〕
本実施の形態に係るＦＬＣＤは、図２に示すように、液晶セル１を有している。この液晶セル１は、互いに対向する２枚の透光性の例えばガラスからなる基板２・３を備えている。
【００４６】
基板２の表面には、例えばＩＴＯ（インジウム錫酸化物）等からなる複数の透明な信号電極Ｓ…が互いに平行に配置されている。これらの信号電極Ｓ…は、例えば酸化シリコン（SiO2）からなる透明な絶縁膜４により被覆されている。
【００４７】
一方、基板３の表面には、例えばＩＴＯからなる複数の透明な走査電極Ｌ…が信号電極Ｓ…と直交するように互いに平行に配置されている。これらの走査電極Ｌ…は、絶縁膜４と同じ材料からなる透明な絶縁膜５で被覆されている。
【００４８】
上記の絶縁膜４・５上には、斜方蒸着法、ラビング処理などの一軸配向処理が施された透明な配向膜６・７がそれぞれ形成されている。配向膜６・７としては、ＳｉＯ2 、ポリビニルアルコール等が用いられる。
【００４９】
ガラス基板２・３は、一定の間隔（セルギャップ）をおいて対向するように、配向膜６・７側でシール剤９により貼り合わされている。液晶層８は、貼り合わされたガラス基板２・３の間の空間内に強誘電性液晶が封入されることによって形成されている。強誘電性液晶は、シール剤９に設けられた図示しない注入口から真空注入法によって注入され、その注入口が封止されることで封入される。
【００５０】
基板２・３は、さらに偏光軸が互いに直交するように配置された２枚の偏光板１０・１１で挟まれている。
【００５１】
図３に示すように、走査電極Ｌ…（Ｌ0 〜ＬF ）は走査電極駆動回路２１に接続され、信号電極Ｓ…（Ｓ0 〜ＳF ）は信号電極駆動回路２２に接続されている。図３における液晶セル１は、説明を簡単にするために、１６本ずつの走査電極Ｌ…と信号電極Ｓ…とを備える構成となっており、１６×１６の画素Ａijを有している。この画素Ａijは、任意の走査電極Ｌi （ｉ＝０〜Ｆ）と任意の信号電極Ｓj （ｊ＝０〜Ｆ）とが交差する部分である。
【００５２】
走査電極駆動回路２１は、走査電極Ｌ…に電圧を印加する回路であり、シフトレジスタ２１ａと、ラッチ２１ｂと、アナログスイッチアレイ２１ｃとを有している。この走査電極駆動回路２１では、１ｂｉｔの走査信号ＹＩが、クロックＣＫに基づいてシフトレジスタ２１ａにより転送され、シフトレジスタ２１ａの各出力段から出力されて、さらに負論理のラッチパルスＬＰに同期してラッチ２１ｂで保持される。
【００５３】
ラッチ２１ｂに保持された値が有意（例えばハイレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる走査電極Ｌi に選択電圧ＶC1（選択パルス）が印加される。一方、ラッチ２１ｂに保持された値が非有意（例えばローレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる走査電極Ｌk （ｋ≠ｉ）に非選択電圧ＶC0（消去パルス）が印加される。
【００５４】
また、走査電極駆動回路２１は、後述する第１および第２の駆動方法を実現するように、走査電極Ｌ…を走査信号ＹＩに基づいて１フレーム内に複数回走査するようになっている。
【００５５】
信号電極駆動回路２２は、信号電極Ｓ…に電圧を印加する回路であり、シフトレジスタ２２ａと、ラッチ２２ｂと、アナログスイッチアレイ２２ｃとを有している。この信号電極駆動回路２２では、データ信号ＸＩが、クロックＣＫに基づいてシフトレジスタ２２ａにより転送され、シフトレジスタ２２ａの各出力段から出力されて、さらに負論理のラッチパルスＬＰに同期してラッチ２２ｂで保持される。
【００５６】
ラッチ２２ｂに保持された値が有意（例えばハイレベル）のときに、アナログスイッチアレイ２２ｃにより、その値が出力される信号ラインにつながる信号電極Ｓi にアクティブ電圧ＶS1が印加される。一方、ラッチ２２ｂに保持された値が非有意（例えばローレベル）のときに、アナログスイッチアレイ２１ｃにより、その値が出力される信号ラインにつながる信号電極Ｓk （ｋ≠ｊ）にノンアクティブ電圧ＶS0が印加される。
【００５７】
また、信号電極駆動回路２２は、走査電極Ｌ…を選択する選択期間毎に割り当てられたデータを、後述する第１および第２の駆動方法において定義された選択期間に信号電極Ｓ…に供給するようになっている。
【００５８】
〔第１の駆動方法〕
第１の駆動方法は、ＦＡＢ法を用いて２８８階調の表示を行う。このときの階調駆動は、前述のように、３bit の時間分割駆動法と２bit の画素分割駆動法とを組み合わせており、図７に示すように、ＴＤ１bit におけるＳＤ１bit にのみ７階調のアナログ駆動を適用している。このアナログ駆動では、７階調のうちの階調レベル“０”（最小レベル）、“３”（中間レベル）および“６”（最大レベル）が使用される。また、表示条件としては、デューティ比８００のインターレース走査を採用している。
【００５９】
本駆動法では、第１の駆動法におけるアナログ駆動およびデジタル駆動には、図１（ａ）に示すアナログ駆動用波形および図１（ｂ）に示すデジタル駆動用波形が用いられる。図１（ａ）および（ｂ）に示す選択パルスとデータパルスとは、それぞれ走査電極駆動回路２１と信号電極駆動回路２２とから出力される。
【００６０】
アナログ駆動に用いられるデータパルスは、４つの各区間における電圧レベルの組み合わせによって階調を表現する。階調レベル“０”（最小レベル）のデータパルスは黒を表示し、階調レベル“６”（最大レベル）のデータパルスは白を表示するときに用いられる。階調レベル“１”ないし“５”のデータパルスは、黒と白との間の５つの階調を表示する。また、階調レベル“３”は、黒と白との中間の階調を表示し、最大レベルと最小レベルとの中央値に設定されている。
【００６１】
一方、デジタル駆動に用いられるデータパルスは、ＯＮ（点灯）およびＯＦＦ（消灯）の２つの表示状態を表すように２値的に与えられる。
【００６２】
前述の従来のＦＡＢ法では、選択期間が、アナログ駆動およびデジタル駆動ともに均一の１３．８μｓであったが、図１（ｂ）に示すデジタル駆動の場合、選択期間Ｔ2 が１２．４μｓに設定されている。デジタル駆動には、前述のようにMalvern 駆動法を利用できるので、ここではMalvern 拡張によって選択パルスの幅を拡張し、駆動マージンを確保している。Malvern 拡張の度合いは、駆動マージンが十分確保できる程度に定められる。
【００６３】
ここで、ＴＤ１bit 、ＴＤ２bit およびＴＤ３bit の１画素Ａijに対応する選択期間を合計した時間は、従来の方法の場合と同じであるので、１３．８＋１３．８＋１３．８＝４１．４〔μｓ〕
となる。したがって、本駆動方法では、アナログ駆動を行うＴＤ１bit に要する選択期間Ｔ1 は、４１．４−１２．４×２＝１６．６〔μｓ〕
となる。
【００６４】
したがって、図１（ａ）に示すように、アナログ駆動の選択期間を従来より長い時間に確保することができる。それゆえ、図１（ａ）のデータパルスを用いた７階調の表示を十分行うことができる。
【００６５】
なお、選択期間Ｔ1 ・Ｔ2 は、上記の値に限られることはなく、走査電極数などに応じて適宜設定される。
【００６６】
また、本駆動方法は、フレームが均等に分割される場合でも適用できるのは勿論である。
【００６７】
〔第２の駆動方法〕
第２の駆動方法は、時間分割駆動法と画素分割駆動法とを組み合わせた従来の駆動法を用いて、消去パルスを調整して、図６に示す６４階調表示を行う。ここでも、前述のように、分割数３の時間分割し、分割数２の画素分割とを用いる。時間分割では、１：４：１６＝ＴＤ１bit ：ＴＤ２bit ：ＴＤ３bit の比で１フレームを分割し、画素分割では、１：２＝ＳＤ１bit ：ＳＤ２bit の比で１画素を分割している。
【００６８】
消去パルスは、表示状態を消去するために、前述の各選択パルスの後に走査電極駆動回路２１によって走査電極Ｌ…に付与される。本駆動方法では、図４に示す２種類の消去パルスを用いる。第１消去パルスは、選択期間Ｔ3 （＝２３．１μｓ）に対し、その３倍のパルス幅を有する負極性のパルスである。第２消去パルスは、第１消去パルスと同じパルス幅を有するが、選択期間の２．５倍の負極性の部分と、その期間に続く、選択期間の０．５倍の正極性の部分とを有している。
【００６９】
なお、第２消去パルスの正極部と負極部とのそれぞれの幅およびレベルは、累積応答が軽減されるように実験で得られた値が用いられる。また、選択期間Ｔ３は、第１の駆動方法における選択期間Ｔ１ ・Ｔ2 と同様、走査電極数などに応じて適宜設定される。加えて、第１および第２消去パルスの幅は、ラインアドレスタイム（ＬＡＴ）の３倍に限らず他の大きさであってもよく、また、アナログ駆動の場合とデジタル駆動の場合とでそれぞれ異なっていてもよいし、同一であってもよい。
【００７０】
第１消去パルスは、ＴＤ１bit とＴＤ２bit とに付与され、第２消去パルスは、ＴＤ３bit に付与される。これにより、ＴＤ３bit による累積応答が軽減されるので、前述の従来の光学応答特性（図１０および図１１参照）に比べて光漏れの少ない光学応答特性が得られる。
【００７１】
なお、第２消去パルスの正極部では、原因は不明であるが若干の光漏れが実験により観測された。しかしながら、この光漏れは、累積応答に起因する光漏れに比べて非常に短い期間しか発生しないので、光学応答特性を損なうことはない。
【００７２】
また、図５に、本駆動方法を用いた場合の各階調レベルの輝度特性を示す。この輝度特性では、従来の６４階調表示における輝度特性（図９参照）で問題となっていた階調の逆転は生じていない。図５の輝度特性では、若干直線性に欠ける部分があるが、これは、画素の分割比が正確に１：２になっていないことによる。したがって、画素を正確に１：２に分割することによって、輝度特性の直線性を改善することができる。
【００７３】
このように、本駆動方法によれば、異なる形状の２種類の消去パルスを用いることによって、累積応答を軽減して、階調表示を良好に行うことができる。それゆえ、本駆動方法を第１の駆動方法と組み合わせることによって、階調表示の品位をより向上させることができる。
【００７４】
【発明の効果】
以上のように、本発明の請求項１に係るマトリクス型強誘電性液晶表示装置の駆動方法は、１フレーム内に上記走査電極を介して同一画素へデジタル駆動の選択パルスとアナログ駆動の選択パルスとを付与する一方、上記信号電極へ各選択パルスに対応してデータパルスを付与することにより、１フレーム内に選択パルスの付与回数だけ上記画素を点灯または消灯させ、アナログ駆動を行うときの選択期間をデジタル駆動を行うときの選択期間より長くする方法である。
【００７５】
これにより、異なる階調駆動法を組み合わせる場合、階調駆動法に応じて適正な選択期間を設定することができる。それゆえ、階調駆動法の組み合わせの自由度が向上するので、階調数が多くなっても、良好に階調表示を行うことができるという効果を奏する。また、アナログ駆動の駆動マージンを十分確保することができる。したがって、アナログ駆動とデジタル駆動とを組み合わせた階調駆動法によって、多階調表示を容易に実現することができるという効果を奏する。
【００７６】
本発明の請求項２に係るマトリクス型強誘電性液晶表示装置は、請求項１の駆動方法において、選択パルスの付与後に上記走査電極へ選択パルスと同じ回数表示状態を消去するための消去パルスを付与し、上記走査電極を介して同一画素に付与される該消去パルスのうち少なくとも１つの電圧振幅、幅および形状を他の電圧振幅、幅および形状と異ならせている。
【００７７】
これにより、同一画素に選択パルスが付与される各期間の表示特性に応じた消去パルスを設けることができる。したがって、各期間において消去パルスによる表示状態の消去を十分行うことができるという効果を奏する。
【００７８】
本発明の請求項３に係るマトリクス型強誘電性液晶表示装置は、請求項２の駆動方法において、１フレームを長さの異なる複数の期間に分割し、そのうち最も長い期間における消去パルスの電圧振幅、幅および形状を他の期間における消去パルスの電圧振幅、幅および形状と異ならせているので、その最も長い期間における消去パルスを表示状態を十分に消去しうるパルスにすることで、累積応答が軽減される。その結果、階調の逆転が防止され、高品位の階調表示を提供することができるという効果を奏する。
【００７９】
本発明の請求項４に係るマトリクス型表示装置の駆動方法は、請求項１の駆動方法において、アナログ駆動を行うときとデジタル駆動を行うときとで上記選択パルスの形状を互いに異ならせているので、アナログ駆動時およびデジタル駆動時において、必要とされる選択パルスが得られる。したがって、アナログ駆動およびデジタル駆動を所望通りに行うことができるという効果を奏する。
【００８０】
本発明の請求項５に係るマトリクス型表示装置の駆動方法は、請求項１の駆動方法において、デジタル駆動を行うときに上記選択パルスの付与時間をその選択パルスに対応する選択期間を越えて延長するので、デジタル駆動においても駆動マージンを十分確保することができる。したがって、アナログ駆動とデジタル駆動とを組み合わせた階調駆動法による多階調表示の実用性を、より高めることができるという効果を奏する。
【図面の簡単な説明】
【図１】  （ａ）および（ｂ）は、本発明の実施の一形態に係るＦＬＣＤの第１の駆動方法に用いられる、アナログ駆動用およびデジタル駆動用のそれぞれの選択パルスおよびデータパルスの波形を示す波形図である。
【図２】  上記ＦＬＣＤに設けられる液晶セルの構造を示す断面図である。
【図３】  上記液晶セルを含む上記ＦＬＣＤの要部の構成を示す平面図である。
【図４】  本発明の実施の一形態に係るＦＬＣＤの第２の駆動方法に用いられる、２種類の消去パルスの波形を示す波形図である。
【図５】  上記消去パルスを用いた場合の各階調レベルの輝度特性を示すグラフである。
【図６】  本発明の実施の一形態に係るＦＬＣＤおよび従来のＦＬＣＤに共通する、時間分割駆動法と画素分割駆動法とを組み合わせて６４階調表示を行う場合の画素の表示パターンを示す模式図である。
【図７】  本発明の実施の一形態に係るＦＬＣＤおよび従来のＦＬＣＤに共通する、アナログ／デジタル駆動法により２８８階調表示を行う場合の画素の表示パターンを示す模式図である。
【図８】  Ｊ／Ａ駆動法およびMalvern 駆動法で用いられる選択パルスの波形を示す波形図である。
【図９】  従来のＦＬＣＤにおいて図６の６４階調表示を行う場合の各階調レベルの輝度特性を示すグラフである。
【図１０】  （ａ）ないし（ｄ）は図６の６４階調表示を行う場合の低階調レベルに対応するＦＬＣＤの光学応答特性を示す波形図であり、（ｅ）は該光学応答特性に対応する選択パルスおよび消去パルスの配置位置を示す説明図である。
【図１１】  （ａ）ないし（ｄ）は図６の６４階調表示を行う場合の高階調レベルに対応するＦＬＣＤの光学応答特性を示す波形図であり、（ｅ）は該光学応答特性に対応する選択パルスおよび消去パルスの配置位置を示す説明図である。
【符号の説明】
２１    走査電極駆動回路
２２    信号電極駆動回路
Ａij     画素
Ｌ      走査電極
Ｓ      信号電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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