(57)【特許請求の範囲】
【請求項１】
少なくとも一対の外部端子を有する半導体回路と、
前記外部端子間に接続され、前記外部端子に印加される電圧或いは電流が所定値を越えた場合に導通状態となる静電保護素子と、
前記静電保護素子に直列接続され、前記静電保護素子が破壊された場合に非導通状態となるスイッチング素子とを具備し、前記スイッチング素子が、不揮発性メモリを具備することを特徴とする半導体装置。
【請求項２】
前記静電保護素子及び前記スイッチング素子の対が複数個並列に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記不揮発性メモリの浮遊ゲートに電荷を書き込むことによって、前記スイッチング素子が非導通状態となることを特徴とする請求項１記載の半導体装置。
【請求項４】
外囲器から導出されたリードに電気的に接続される少なくとも１つの半導体素子と、
前記リードと前記半導体素子間に接続され、前記リードに印加されるサージがしきい値を越えた場合に導通し、前記サージが前記半導体素子に印加されることから保護する保護素子と、
前記保護素子及び放電ノードに直列接続されたスイッチング素子と、
前記保護素子に接続され、前記しきい値より大きなサージが前記保護素子に印加されたことを検出する検出回路とを具備し、
前記スイッチング素子は不揮発性メモリを具備し、前記検出回路の出力に応じて前記スイッチング素子により前記保護素子から前記放電ノードに至る放電パスを遮断することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路には、それが接続されている周辺機器、周辺回路、それを取り扱う人間によって放電される静電気から、半導体集積回路の内部にある内部回路を保護するための静電保護回路が設けられている。
【０００３】
図８に、従来の静電保護回路の概念図を示す。
【０００４】
外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４のドレイン５が接続されている。静電保護素子４のゲート６とソース７及びボディー９はともにアース８に接続されている。
【０００５】
この静電保護回路において、信号線３に内部回路２に許容できない電圧或いは電流が発生した場合に、静電保護素子４のソース７及びドレイン５間が導通して電圧或いは電流をアース８に逃がすことによって、内部回路２の破壊を防止することができる。
【０００６】
図９に、従来の静電保護素子４の構造図を示す。
【０００７】
この静電保護素子４は、半導体基板１０上にｐ型ウエル領域９が形成され、このｐ型ウエル領域９の表面に、ｎ+型ソース領域７及びｎ+型ドレイン領域５が形成されている。ｎ+型ソース領域７及びｎ+型ドレイン領域５の間の半導体基板１０上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上にはゲート電極６が形成されている。符号１２は、素子分離領域であるＳＴＩである。ｐ型ウエル領域９は、ｐ+型領域３０でアース８と接続されている。また、ｎ+型ソース領域７及びゲート電極６もアース８と接続されている。
【０００８】
外部端子１及び内部回路２は信号線３で接続され、この信号線３は、ｎ+型ドレイン領域５と接続されている。
【０００９】
このような静電保護素子４において、ゲート電極６がアースに接地されているため、チャネル領域１４の抵抗が高い。このため、信号線３に内部回路２を破壊してしまうような高い電圧或いは高い電流のサージが伝播した場合、ｎ+型ドレイン領域５とｐ−ｗｅｌｌ９の間に高電界が集中する。この電界によって衝突イオン化が発生し、生成した正孔がｐ型ウエル領域９に向かって流れる。
【００１０】
このときｐ型ウエル領域９自体の抵抗によりｐ型ウエル領域９の電位が上昇し、寄生バイポーラトランジスタがオンして、ｎ+型ソース領域７とｎ+型ドレイン５間が導通する。こうして信号線３がアース８と電気的に接続されるので、高電圧或いは高電流がのったサージをアース８に逃がしてやることができる。
【００１１】
こうして高電圧或いは高電流がのったサージから内部回路２を保護している。しかしながら、静電保護素子４自体が耐え切れないほどの高電圧或いは高電流がのったサージが入力された場合、静電保護素子４は、ｎ+型ドレイン領域５またはゲート絶縁膜１３が破損してしまう。その結果、ｎ+型ドレイン領域５とｐ型ウエル領域９の間が常に導通状態となり、信号線３上の信号は全てリーク電流となってアース８に逃げてしまい、内部回路２に届かなくなるという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明は、上記問題に鑑みてなされたもので、静電保護素子が破損しても半導体集積回路を引き続き使用可能とする静電保護装置を提供することを目的とする。
【００１３】
上記目的を達成するために、本発明は、少なくとも一対の外部端子を有する半導体回路と、前記外部端子間に接続され、前記外部端子に印加される電圧或いは電流が所定値を越えた場合に導通状態となる静電保護素子と、前記静電保護素子に直列接続され、前記静電保護素子が破壊された場合に非導通状態となるスイッチング素子とを具備し、前記スイッチング素子が、不揮発性メモリを具備することを特徴とする半導体装置である。
【００１４】
このとき、前記静電保護素子及び前記スイッチング素子の対が複数個並列に接続されていることが好ましい。
【００１５】
また、前記スイッチング素子が、不揮発性メモリを具備することが好ましい。
【００１６】
また、前記不揮発性メモリの浮遊ゲートに電荷を書き込むことによって、前記スイッチング素子が非導通状態となることが好ましい。
【００１９】
本発明によると、静電保護素子が破壊されてしまった場合、ソース側にスイッチング素子を置き、破壊された静電保護素子へのリーク電流を遮断することで、半導体集積回路を機能回復させることができる。
【００２０】
また、本発明は、外囲器から導出されたリードに電気的に接続される少なくとも１つの半導体素子と、前記リードと前記半導体素子間に接続され、前記リードに印加されるサージがしきい値を越えた場合に導通し、前記サージが前記半導体素子に印加されることから保護する保護素子と、前記保護素子及び放電ノードに直列接続されたスイッチング素子と、前記保護素子に接続され、前記しきい値より大きなサージが前記保護素子に印加されたことを検出する検出回路とを具備し、前記スイッチング素子が、不揮発性メモリを具備し、前記検出回路の出力に応じて前記スイッチング素子により前記保護素子から前記放電ノードに至る放電パスを遮断することを特徴とする半導体装置を提供する。
【００２１】
このとき、前記検出回路が少なくとも１段以上ＣＭＯＳトランジスタを具備することが好ましい。
【００２２】
【発明の実施の形態】
以下、本発明の具体的な実施形態について、図面を用いて説明する。なお、本発明は、以下に挙げる実施形態に限定されるものではなく、種々工夫して用いることができる。
【００２３】
（実施形態１）
図１に、本発明の実施形態１における半導体装置の概念図を示す。
【００２４】
図１に示すように、半導体装置は、外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４のドレイン５が接続されている。静電保護素子４のゲート６とソース７及びボディー９はともに、スイッチング素子である不揮発性メモリ１１のドレイン２５に接続されている。
【００２５】
不揮発性メモリ１１のゲート２６とソース２７及びボディー２９はともに、アース８に接続されている。符号２８は、浮遊ゲートである。
【００２６】
この半導体装置において、信号線３に内部回路２に許容できない電圧或いは電流が発生した場合に、静電保護素子４のソース７及びドレイン５間が導通して電圧或いは電流をアース８に逃がすことによって、内部回路２の破壊を防止する。この場合は、スイッチング素子である不揮発性メモリ１１のソース２７及びドレイン２５間は導通状態である。
【００２７】
ここで信号線３に静電保護素子４に許容できないほど高い電圧或いは電流が発生して静電保護素子４が破壊されてしまった場合、常に静電保護素子４が導通状態となるわけであるが、不揮発性メモリ１１をオフ状態にすることにより、破壊された静電保護素子４をアース８から電気的に遮断する。こうすることで破壊により導通状態となった静電保護素子４からのリーク電流を防ぐことができる。
【００２８】
不揮発性メモリ１１をオフ状態にする方法は、信号線３をビット線として用い、不揮発性メモリ１１のゲート２６をワード線として用いて、浮遊ゲート２８に電荷を書き込むことによって、不揮発性メモリ１１をオフ状態にすることができる。
【００２９】
また、逆に浮遊ゲート２８に予め電荷が存在する場合に、オン状態で、この電荷を消去することによってオフ状態としてもよい。
【００３０】
また、スイッチング素子として、ＭＩＳＦＥＴ等のトランジスタを用いても良い。この場合、トランジスタのゲートに電圧を印加することによって、破壊された静電保護素子をアース８から電気的に遮断することができる。また、逆にトランジスタのゲートに印加しているときにオン状態、無印加状態のときにオフ状態としてもよい。
【００３１】
図２に、静電保護素子４とスイッチング素子１１の断面図を示す。
【００３２】
静電保護素子４は、半導体基板１０上にｐ型ウエル領域９が形成され、このｐ型ウエル領域９の表面に、ｎ+型ソース領域７及びｎ+型ドレイン領域５が形成されている。ｎ+型ソース領域７及びｎ+型ドレイン領域５の間の半導体基板１０上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上にはゲート電極６が形成されている。符号１２は、素子分離領域であるＳＴＩである。
【００３３】
外部端子１及び内部回路２は信号線３で接続され、この信号線３は、ｎ+型ドレイン領域５と接続されている。
【００３４】
また、スイッチング素子としての不揮発性メモリ１１は、半導体基板１０上にｐ型ウエル領域２９が形成され、このｐ型ウエル領域２９の表面に、ｎ+型ソース領域２７及びｎ+型ドレイン領域２５が形成されている。ｎ+型ソース領域２７及びｎ+型ドレイン領域２５の間の半導体基板１０上には、トンネル絶縁膜２３が形成されている。トンネル絶縁膜２３上には浮遊ゲート２８が形成されている。浮遊ゲート２８上にはゲート絶縁膜３１が形成され、この上にゲート電極２６が形成されている。
【００３５】
静電保護素子４のｐ型ウエル領域９は、ｐ+型領域３０で、不揮発性メモリ１１のドレイン領域２５と接続されている。静電保護素子４のｎ+型ソース領域７及びゲート電極６も、不揮発性メモリ１１のドレイン領域２５と接続されている。
【００３６】
不揮発性メモリ４のｐ型ウエル領域２９は、ｐ＋型領域３１で、アース８と接続されている。また、不揮発性メモリ１１のドレイン領域２７もアース８と接続されている。不揮発性メモリ１１のゲート電極２６は、ワード線に接続されている。不揮発性メモリ１１の初期状態はオン状態である。
【００３７】
ゲート電極６が不揮発性メモリ１１を介してアース８に接地されているため、チャネル領域１４の抵抗が高い。このため、信号線３に内部回路２を破壊してしまうような高い電圧或いは高い電流のサージが伝播した場合、ｎ+型ソース領域７とｐ型ウエル領域９の間に高電界が集中する。この電界によって衝突イオン化が発生し、生成した正孔がｐ型ウエル領域９に向かって流れる。
【００３８】
このときｐ型ウエル領域９自体の抵抗によりｐ型ウエル領域９の電位が上昇し、寄生バイポーラトランジスタがオンして、ｎ+型ソース領域７とｎ+型ドレイン５間が導通する。こうして信号線３が不揮発性メモリ１１を介してアース８と接続されるので、高電圧或いは高電流がのったサージをアース８に逃がしてやることができる。
【００３９】
こうして高電圧或いは高電流がのったサージから内部回路２を保護することができる。
【００４０】
ここで信号線３に静電保護素子４に許容できないほど高い電圧或いは電流が発生して静電保護素子４が破壊されてしまった場合、不揮発性メモリ１１をオフ状態にすることにより、破壊された静電保護素子４をアース８から電気的に遮断する。こうすることで破壊によるリーク電流を防ぐことができる。
【００４１】
このとき信号線３をビット線として用い、不揮発性メモリ１１のゲート電極２６をワード線として用いて、浮遊ゲート２８に電荷を書き込むことによって、不揮発性メモリ１１をオフ状態にすることができる。
【００４２】
スイッチング素子として、ＭＩＳＦＥＴを用いる場合、図２において浮遊ゲート２８及びトンネル絶縁膜２３を除去し、半導体基板１０上に直接ゲート絶縁膜３１が形成された構造とすればよい。
【００４３】
本実施形態では、信号線３に近いほうに静電保護素子４を設け、アース８に近いほうにスイッチング素子１１を設けたが、静電保護素子４及びスイッチング素子１１の順番は逆でもよく、これらが直列に接続されていればよい。
【００４４】
（実施形態２）
図３は、本発明の実施形態２にかかる半導体装置の概念図である。
【００４５】
図３に示すように、この半導体装置は、外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４及び不揮発性メモリ１１が複数対並列に接続され、アース８と接続されている。
【００４６】
静電保護素子４及びスイッチング素子としての不揮発性メモリ１１は、実施形態１で説明した構造及び機能を有する。
【００４７】
このように信号線３とアース８との間に、複数対の直列接続された静電保護４及び不揮発性メモリ１１が並列に接続されている。こうすることによって、一つの静電保護素子４が破損した場合、その保護素子は導通状態になるため、それに接続された不揮発性メモリをオフ状態にして、アース８と電気的に遮断する。
【００４８】
他の破損していない静電保護素子４は、通常の静電保護機能を有しているので、引き続き半導体集積回路を静電気から保護することが可能となる。
【００４９】
本実施形態においてもスイッチング素子１１として、ＭＩＳＦＥＴ等のトランジスタを用いることができる。また、静電保護素子４とスイッチング素子１１の順序は逆でもよい。
【００５０】
（実施形態３）
図４に、本発明の実施形態３における半導体装置の概念図を示す。
【００５１】
実施形態１とは、半導体基板に埋め込み絶縁膜ＢＯＸが設置されたこと、ｐ型ウエル領域の電位線が無いことである。
【００５２】
図４に示すように、この半導体装置は、外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４のドレイン５が接続されている。静電保護素子４のゲート６とソース７は、スイッチング素子である不揮発性メモリ１１のドレイン２５に接続されている。
【００５３】
不揮発性メモリ１１のゲート２６とソース２７は、アース８に接続されている。符号２８は、浮遊ゲートである。
【００５４】
この静電保護回路において、信号線３に内部回路２に許容できない電圧或いは電流が発生した場合に、静電保護素子４のソース７及びドレイン５間が導通して電圧或いは電流をアース８に逃がすことによって、内部回路２の破壊を防止する。この場合は、スイッチング素子である不揮発性メモリ１１のソース２７及びドレインＲ２５間は導通状態である。
【００５５】
ここで信号線３に静電保護素子４に許容できないほど高い電圧或いは電流が発生して静電保護素子４が破壊されてしまった場合、不揮発性メモリ１１をオフ状態にすることにより、破壊された静電保護素子４をアース８から電気的に遮断する。こうすることで破壊によるリーク電流を防ぐことができる。
【００５６】
このとき信号線３をビット線として用い、不揮発性メモリ１１のゲート２６をワード線として用いて、浮遊ゲート２８に電荷を書き込むことによって、不揮発性メモリ１１をオフ状態にすることができる。
【００５７】
また、逆に浮遊ゲート２８に予め電荷が存在する場合に、オン状態で、この電荷を消去することによってオフ状態としてもよい。
【００５８】
また、スイッチング素子として、ＭＩＳＦＥＴ等のトランジスタを用いても良い。この場合、トランジスタのゲートに電圧を印加することによって、破壊された静電保護素子をアース８から電気的に遮断することができる。また、逆にトランジスタのゲートに印加しているときにオン状態、無印加状態のときにオフ状態としてもよい。
【００５９】
図５に、半導体装置の断面図を示す。
【００６０】
この半導体装置の静電保護素子４は、半導体基板１０上に、ＢＯＸの絶縁体層３０が形成され、この上に半導体層が形成されている。この半導体層に、ｎ+型ソース領域７及びｎ+型ドレイン領域５が形成されている。ｎ+型ソース領域７及びｎ+型ドレイン領域５の間の半導体層上には、ゲート絶縁膜１３が形成されている。ゲート絶縁膜１３上にはゲート電極６が形成されている。符号１２は、素子分離領域であるＳＴＩである。
【００６１】
外部端子１及び内部回路２は信号線３で接続され、この信号線３は、ｎ+型ドレイン領域５と接続されている。
【００６２】
また、スイッチング素子としての不揮発性メモリ１１は、ＢＯＸの絶縁体層３０の上に半導体層が形成されている。この半導体層に、ｎ+型ソース領域２７及びｎ+型ドレイン領域２５が形成されている。ｎ+型ソース領域２７及びｎ+型ドレイン領域２５の間の半導体層上には、トンネル絶縁膜２３が形成されている。トンネル絶縁膜２３上には浮遊ゲート２８が形成されている。浮遊ゲート２８上にはゲート絶縁膜３１が形成され、この上にゲート電極２６が形成されている。
【００６３】
静電保護素子４のｎ+型ソース領域７及びゲート電極６は、不揮発性メモリ１１のドレイン領域２５と接続されている。
【００６４】
不揮発性メモリ１１のドレイン領域２７はアース８と接続されている。不揮発性メモリ１１のゲート電極２６は、ワード線に接続されている。不揮発性メモリ１１の初期状態はオン状態である。
【００６５】
ゲート電極６が不揮発性メモリ１１を介してアース８に接地されているため、チャネル領域１４の抵抗が高い。このため、信号線３に内部回路２を破壊してしまうような高い電圧或いは高い電流のサージが伝播した場合、ｎ+型ソース領域７とｎ+型ドレイン領域５間の、特にｎ+型ドレイン領域５付近に高電界が集中する。この電界によって衝突イオン化が発生し、生成した正孔がｐ型ウエル領域９に向かって流れる。
【００６６】
このときｐ型ウエル領域９自体の抵抗によりｐ型ウエル領域９の電位が上昇し、寄生バイポーラトランジスタがオンして、ｎ+型ソース領域７とｎ+型ドレイン５間が導通する。こうして信号線３が不揮発性メモリ１１を介してアース８と接続されるので、高電圧或いは高電流がのったサージをアース８に逃がしてやることができる。
【００６７】
こうして高電圧或いは高電流がのったサージから内部回路２を保護することができる。
【００６８】
ここで信号線３に静電保護素子４に許容できないほど高い電圧或いは電流が発生して静電保護素子４が破壊されてしまった場合、不揮発性メモリ１１をオフ状態にすることにより、破壊された静電保護素子４をアース８から電気的に遮断する。こうすることで破壊によるリーク電流を防ぐことができる。
【００６９】
このとき信号線３をビット線として用い、不揮発性メモリ１１のゲート電極２６をワード線として用いて、浮遊ゲート２８に電荷を書き込むことによって、不揮発性メモリ１１をオフ状態にすることができる。
【００７０】
スイッチング素子として、ＭＩＳＦＥＴを用いる場合、図５において浮遊ゲート２８及びトンネル絶縁膜２３を除去し、半導体基板１０上に直接ゲート絶縁膜３１が形成された構造とすればよい。
【００７１】
本実施形態では、信号線３に近いほうに静電保護素子４を設け、アース８に近いほうにスイッチング素子１１を設けたが、静電保護素子４及びスイッチング素子１１の順番は逆でもよく、これらが直列に接続されていればよい。
【００７２】
また、実施形態２で説明したように、信号千３とアース８との間に、直列に接続した静電保護素子４及びスイッチング素子１１の対を複数個並列に接続してもよい。
【００７３】
以上の実施形態では、外部端子に並列に接続された静電保護素子は、外部端子子と接地との間に並列に接続された例を説明した。また、外部端子と他の外部端子間に静電保護素子を並列に接続して、外部端子間に所定値以上の電圧或いは電流が発生した場合に、この電圧或いは電流を逃がすことによって半導体回路を保護することもできる。また、これらを組み合わせて半導体装置全体として静電保護を図ることができる。
【００７４】
（実施形態４）
図６に、本発明の実施形態４にかかる半導体装置の回路ブロック図を示す。
【００７５】
図７に示すように、この半導体装置は、外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４が接続されている。静電保護素子４はスイッチング素子である不揮発性メモリ１１に接続されている。この半導体装置の外部端子１は、外囲器から導出されたリードに電気的に接続されている。また、内部回路２は、少なくとも１つの半導体素子を含む。
【００７６】
図６に示すように、この半導体装置は、外部端子１と内部回路２とを繋ぐ信号線３に、静電保護素子４が接続されている。静電保護素子４はスイッチング素子である不揮発性メモリ１１に接続されている。この半導体装置の外部端子１は、外囲器から導出されたリードに電気的に接続されている。また、内部回路２は、少なくとも１つの半導体素子を含む。
【００７７】
不揮発性メモリ１１は、保護素子４から放電ノードであるアース８に至る放電パスを遮断する。
【００７８】
ここまでの接続関係は、実施形態１と同様である。図７では、静電保護素子４と不揮発性メモリ１１の組み合わせは一組だけしか記載していないが、図３に示しているように複数存在しているとする。
【００７９】
静電保護素子４及び不揮発性メモリ１１の間からは検出回路５１が接続されている。この検出回路５１は、他の静電保護素子４及び不揮発性メモリ１１の組み合わせにもひとつづつ接続されている。検出回路５１にはＯＲ回路５２が形成されている。ＯＲ回路５２は他の静電保護素子４及び不揮発性メモリ１１の組み合わせからの配線が接続されている。ＯＲ回路５２には書き込みバイアス回路５３が接続されている。この書き込みバイアス回路はＷＬ信号線５４により不揮発性メモリ１１と接続され、ＢＬ信号線５５により信号線３と接続されている。ＢＬ信号線５５と信号線３はスイッチ５６が接続されている。
【００８０】
このような半導体装置において、内部回路２に許容できないサージが信号線３にのった場合、すなわち静電保護素子４のしきい値を超えるサージがのったとき静電保護素子４が導通状態になる。そのサージの電位が検出回路５１に入力される。検出回路５１は、静電保護素子４が破壊されるような、しきい値をさらに超えるサージがのった場合、このサージを感知すると、ＯＲ回路５２に信号を送る。ＯＲ回路５２には、複数の検出回路５１からの信号が入力されるように配線されている。
【００８１】
ＯＲ回路５２は、どれか一つの検出回路５１から信号を受け取ると、書き込み回路５３に信号を送る。書き込み回路５３は、ＯＲ回路５２から信号を受け取ると、ＷＬ信号線５４にＷＬ信号を、ＢＬ信号線５５にＢＬ信号を出力する。
【００８２】
ＷＬ信号線５４は複数の不揮発性メモリ１１に接続されている。また、ＢＬ信号線５５は複数の信号線３に接続されている。このとき、ＢＬ信号が信号線に伝播した際、内部回路２にＢＬ信号が伝播しないように、ＢＬ信号線５６と内部回路２の間の信号線３上にスイッチ５６を設けても良い。このスイッチ５６は、ＢＬ信号が伝播すると内部回路２を信号線３から電気的に遮断する働きを有する。
【００８３】
ＷＬ信号とＢＬ信号が伝播されると、熱破壊した静電保護素子４に接続されている不揮発性メモリ１１がクロスポイント方式で選択され、電気的に遮断された状態になる。これにより、熱破壊した静電保護素子４を放電ノードであるアースまたは電源線または他の信号線から電気的に遮断することができる。
【００８４】
図７に、図６の回路構成の一部を詳細化した例を示す。
【００８５】
静電保護素子４は、例えばゲートとソースの電位をクランプしたＭＯＳＦＥＴである。不揮発性メモリ１１は、例えばＥＥＰＲＯＭである。検出回路５１は、例えば少なくとも１段以上のＣＭＯＳを用いた出力バッファまたは出力ドライバである。検出回路５１のＶHはＣＭＯＳのｈｉｇｈ側の電位、ＶLはｌｏｗ側の電位である。
【００８６】
なお、静電保護素子４や不揮発性メモリ１１は、ＳＯＩ型のデバイスで構成しても良い。
【００８７】
【発明の効果】
静電保護素子が破損してもスイッチング素子を遮断することで半導体集積回路を引き続き使用可能とすることができる。
【図面の簡単な説明】
【図１】  本発明の実施形態１における半導体装置の概念図。
【図２】  本発明の実施形態１における半導体装置の構造図。
【図３】  本発明の実施形態２における半導体装置の概念図。
【図４】  本発明の実施形態３における半導体装置の概念図。
【図５】  本発明の実施形態３における半導体装置の構造図。
【図６】  本発明の実施形態４における半導体装置の概念図。
【図７】  本発明の実施形態４における半導体装置の回路図。
【図８】  従来の静電保護回路の概念図。
【図９】  従来の静電保護素子の構造図。
【符号の説明】
１・・・外部端子
２・・・内部回路
３・・・信号線
４・・・静電保護素子
５・・・ドレイン
６・・・ゲート
７・・・ソース
８・・・アース
９・・・ウエル領域
１０・・・半導体基板
１２・・・素子分離領域
１３・・・トンネル絶縁膜
１４・・・チャネル領域
２５・・・ドレイン
２６・・・ゲート
２７・・・ソース
２８・・・浮遊ゲート
２９・・・ウエル領域
３０・・・ＢＯＸ
３１・・・ゲート絶縁膜
５１・・・検出回路
５２・・・ＯＲ回路
５３・・・書き込みバイアス回路
５４・・・ＷＬ信号線５４
５５・・・ＢＬ信号線
５６・・・スイッチ
【図１】
0003989313.tif 000002
【図２】
0003989313.tif 000003
【図３】
0003989313.tif 000004
【図４】
0003989313.tif 000005
【図５】
0003989313.tif 000006
【図６】
0003989313.tif 000007
【図７】
0003989313.tif 000008
【図８】
0003989313.tif 000009
【図９】
0003989313.tif 000010