(57)【特許請求の範囲】
【請求項１】
入力された飛び越し走査の映像信号が１秒当たり２４コマのフィルムソースをテレシネ変換して得られたフィールド単位のテレシネ変換映像信号であるか否かを検出する検出手段と、
前記検出手段によって前記入力された飛び越し走査の映像信号がテレシネ変換映像信号であると判別された場合に、同一フィルムフレームのフィールドを用いたフィールド間補間処理により前記入力された飛び越し走査の映像信号を線順次走査の映像信号に変換する線順次走査変換手段と、
メモリと、
前記線順次走査変換手段による変換後の線順次走査の映像信号を間引いて１画面分毎に前記メモリに書き込み、前記メモリに書き込んだ線順次走査の映像信号を２４Ｈｚのｎ倍（ｎは２以上の整数）のレートで前記メモリからｎ回繰り返して読み出すメモリ制御手段と、
前記メモリから読み出された線順次走査の映像信号で表示パネルを駆動する表示パネル駆動手段と、を備えた表示装置であって、
前記表示パネル駆動手段は、１フィールドの表示期間を複数のサブフィールドに分割し、前記サブフィールドの各々において、画素セルを前記メモリから読み出された線順次走査の映像信号に応じて発光セル又は非発光セルの一方の状態に設定し、前記発光セルのみを前記複数のサブフィールド各々の重み付けに対応した回数だけ発光させる発光駆動シーケンスを設定し、
前記ｎ回繰り返し読み出された１フィールド分の線順次走査の映像信号に対する前記発光駆動シーケンス各々は、前記複数のサブフィールド各々における前記発光回数の比が互いに異なるｎ回の発光駆動シーケンスからなり、
１フィールドの表示期間の前記複数のサブフィールド各々には互いに異なる発光回数が割り当てられ、前記複数のサブフィールドをＮ個（２以上の整数）のサブフィールドとすると、
１の発光駆動シーケンスのフィールド表示期間内においてｋ番目に（ｋ：１以上Ｎ未満の整数）発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内においてｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ前記１の発光駆動シーケンスのフィールド表示期間に後続する発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記１の発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴とする表示装置。
【請求項２】
前記表示パネルは、プラズマディスプレイパネルであることを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、入力映像信号が映画フィルムから２−３プルダウン方式等の変換方式により生成されたテレシネ変換映像信号を高画質で表示可能にしたプラズマディスプレイパネル（ＰＤＰ）、無機又は有機エレクトロルミネセンス（ＥＬ）パネル、液晶パネル等のマトリックス方式の表示装置に関する。
【０００２】
【従来の技術】
ＮＴＳＣ方式等の標準テレビジョン方式の映像信号の中には、映画フィルムによる映像信号が含まれることが多々ある。映画フィルムは、毎秒２４コマ（フレーム）からなり、一方、標準テレビジョン方式の映像信号は毎秒３０フレームからなり、１フレームが２フィールドで構成される飛び越し走査の映像信号である。毎秒のフレーム数が異なるので、映画フィルムの各フレームを２−３プルダウン方式によりテレシネ変換して標準テレビジョン方式の映像信号を得ることが通常行われる。
【０００３】
２−３プルダウン方式では、映画フィルムの第１コマから映像信号の第１フレームの第１及び第２フィールド、第２コマから映像信号の第２フレームの第１及び第２フィールド並びに第３フレームの第１フィールド、第３コマから映像信号の第３フレームの第２フィールド及び第４フレームの第１フィールドが作成される。以降のコマについて同様の変換によって連続したフィルムの各コマから、２フィールド分、３フィールド分、２フィールド分、３フィールド分、……のように映像信号を作成することが行われる。
【０００４】
このようにして映画フィルムの２フレームが標準テレビジョン方式の映像信号の５フレームに対応し、映画フィルムのコマに対応して２フィールドの映像信号と３フィールドの映像信号とが交互に繰り返す映像信号に変換される。
【０００５】
【発明が解決しようとする課題】
ところで、このようにテレシネ変換された飛び越し走査の映像信号による映像をＰＤＰ等の表示装置で表示させる場合には、映像信号の連続するフレーム中の例えば、上述の第３フレームは映画フィルムの第２コマ及び第３コマの画像の組み合わせたものであるので、元の映画フィルムに比べて画質が劣るという問題点があった。
【０００６】
そこで、本発明の目的は、テレシネ変換画像に対する表示品質の向上を図った表示装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明の表示装置は、入力された飛び越し走査の映像信号が１秒当たり２４コマのフィルムソースをテレシネ変換して得られたフィールド単位のテレシネ変換映像信号であるか否かを検出する検出手段と、検出手段によって入力された飛び越し走査の映像信号がテレシネ変換映像信号であると判別された場合に、同一フィルムフレームのフィールドを用いたフィールド間補間処理により入力された飛び越し走査の映像信号を線順次走査の映像信号に変換する線順次走査変換手段と、メモリと、線順次走査変換手段による変換後の線順次走査の映像信号を間引いて１画面分毎にメモリに書き込み、メモリに書き込んだ線順次走査の映像信号を２４Ｈｚのｎ倍（ｎは２以上の整数）のレートでメモリからｎ回繰り返して読み出すメモリ制御手段と、メモリから読み出された線順次走査の映像信号で表示パネルを駆動する表示パネル駆動手段と、を備えた表示装置であって、表示パネル駆動手段は、１フィールドの表示期間を複数のサブフィールドに分割し、サブフィールドの各々において、画素セルをメモリから読み出された線順次走査の映像信号に応じて発光セル又は非発光セルの一方の状態に設定し、発光セルのみを複数のサブフィールド各々の重み付けに対応した回数だけ発光させる発光駆動シーケンスを設定し、ｎ回繰り返し読み出された１フィールド分の線順次走査の映像信号に対する発光駆動シーケンス各々は、複数のサブフィールド各々における発光回数の比が互いに異なるｎ回の発光駆動シーケンスからなり、１フィールドの表示期間の複数のサブフィールド各々には互いに異なる発光回数が割り当てられ、複数のサブフィールドをＮ個（２以上の整数）のサブフィールドとすると、１の発光駆動シーケンスのフィールド表示期間内においてｋ番目に（ｋ：１以上Ｎ未満の整数）発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、１の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内においてｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ１の発光駆動シーケンスのフィールド表示期間に後続する発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、１の発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、１の発光駆動シーケンスに後続する発光駆動シーケンスのフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴としている。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は本発明による表示装置を示している。この表示装置においては、ＮＴＳＣ形式の入力映像信号がＡ／Ｄ変換器１１及び駆動制御回路１２に供給される。Ａ／Ｄ変換器１１は駆動制御回路１２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)に変換する。Ａ／Ｄ変換器１１の出力には２−３周期検出回路１３及び順次走査変換回路１４が接続されている。
【０００９】
２−３周期検出回路１３はＡ／Ｄ変換器１１から供給された映像信号が１コマ当たり２フィールド分の信号部分と３フィールド分の信号部分とのいずれであるか否かを判定する。例えば、映像信号の連続するフレーム間の画素毎の差分の絶対値を１フィールド期間積算し、その積算値を所定の閾値と比較する。積算値が所定の閾値以上のとき動画フィールドと判定し、積算値が所定の閾値より小のとき静止画フィールドと判定する。動画フィールドとは連続するフレーム間でフィールド画像が異なる場合であり、静止画フィールドとは連続するフレーム間でフィールドが一致する場合である。２−３プルダウン方式でテレシネ変換された映像信号の場合には静止画フィールドが５フィールド毎に発生するので、静止画フィールドが検出された場合にはそのフィールドが３フィールド分の信号部分の最後フィールドとなる。２−３周期検出回路１３による検出信号は順次走査変換回路１４に供給される。
【００１０】
順次走査変換回路１４は２−３周期検出回路１３の検出信号に応じて映像信号を線順次走査の映像信号に変換する。２フィールド分の信号部分ではその２フィールド分の映像信号を一旦各々保存して交互に出力する。３フィールド分の信号部分では最初の２フィールド分の映像信号を一旦各々保存して交互に出力する。すなわち、２−３周期検出回路１３において静止画フィールドが検出された場合にはその静止画フィールドは無視される。
【００１１】
順次走査変換回路１４の出力には切換スイッチ１５が接続されている。切換スイッチ１５は順次走査変換回路１４の出力信号を介してメモリ１６，１７のいずれか一方に供給する。切換スイッチ１５はメモリ１６，１７の書き込み入力に接続されているが、メモリ１６，１７の読み出し出力には切換スイッチ１８が接続されている。切換スイッチ１８はメモリ１６，１７のいずれか一方から読み出された映像信号を中継出力する。メモリ１６，１７各々は所定の容量を有し、その書き込み及び読み出しはメモリ制御回路１９によって制御される。
【００１２】
アドレスドライバ２０は、駆動制御回路１２から供給されたタイミング信号に応じて、メモリ１６，１７から読み出された映像信号の１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ２３の列電極Ｄ1〜Ｄmに夫々印加する。
ＰＤＰ２３は、アドレス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ２３では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ２３における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１３】
第１サスティンドライバ２１及び第２サスティンドライバ２２各々は、駆動制御回路１２から供給されたタイミング信号に応じて駆動パルスを発生し、これらをＰＤＰ２３の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。
駆動制御回路１２は、上記入力映像信号中の水平及び垂直同期信号に同期して、Ａ／Ｄ変換器１１に対するクロック信号、スイッチ１５，１８各々の切換信号及びメモリ制御回路１９によるメモリ１６，１７に対する書込及び読出のためのタイミング信号を発生する。更に、駆動制御回路１２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ２０、第１サスティンドライバ２１及び第２サスティンドライバ２２各々を駆動制御すべき各種タイミング信号を発生する。
【００１４】
かかる構成の表示装置においては、入力映像信号が２−３プルダウン方式でテレシネ変換された映像信号であるとすると、その映像信号は図２(a)に示すフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対して図２(b)に示す如きフィールド列となる。すなわち、コマＡに対しては第１フレームの第１フィールドＡ１及び第２フィールドＡ２となり、コマＢに対しては第２フレームの第１フィールドＢ１及び第２フィールドＢ２並びに第３フレームの第１フィールドＢ１となる。コマＣに対しては第３フレームの第２フィールドＣ１及び第４フレームの第１フィールドＣ２となり、コマＤに対しては第４フレームの第２フィールドＤ１並びに第５フレームの第１フィールドＤ２及び第２フィールドＤ１となる。各コマの長さは１／２４秒に対して各フィールドの長さは１／６０秒である。
【００１５】
順次走査変換回路１４はテレシネ変換された映像信号を線順次走査の映像信号に変換するので、図２(b)の第１フレームの第１フィールドＡ１及び第２フィールドＡ２からライン毎に信号を交互に得て図２(c)に示すように１画面分の映像信号ＶＡを生成する。同様に、第２フレームの第１フィールドＢ１及び第２フィールドＢ２からライン毎に信号を交互に得て１画面分の映像信号ＶＢを生成する。第３フレームの第２フィールドＣ１及び第４フレームの第１フィールドＣ２からライン毎に信号を交互に得て１画面分の映像信号ＶＣを生成する。第４フレームの第２フィールドＤ１並びに第５フレームの第１フィールドＤ２からライン毎に信号を交互に得て１画面分の映像信号ＶＤを生成する。この映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の長さは１／３０秒である。
【００１６】
メモリ制御回路１９は順次走査変換回路１４の出力映像信号をメモリ１６とメモリ１７とに切換スイッチ１５を介して交互に書き込ませる。また、この書き込みは映像信号を間引いて２４Ｈｚで書き込まれる。図２(d)に示すようにメモリ１６に映像信号ＶＡが間引き書き込まれるとすると、次に、図２(ｅ)に示すようにメモリ１７には映像信号ＶＢが間引き書き込まれる。そして、メモリ１６に映像信号ＶＣが間引き書き込まれ、次に、メモリ１７には映像信号ＶＤが間引き書き込まれる。
【００１７】
このようにメモリ１６，１７に間引き書き込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤはメモリ制御回路１９の制御によって読み出される。この読み出しは４８Ｈｚでメモリ１６，１７各々で２回繰り返し行われる。すなわち、図２(f)に示すようにメモリ１６から映像信号ＶＡが２回読み出され、次に図２(g)に示すようにメモリ１７から映像信号ＶＢが２回読み出される。同様に、メモリ１６から映像信号ＶＣが２回読み出され、次にメモリ１７から映像信号ＶＤが２回読み出される。
【００１８】
メモリ１６，１７各々から読み出された映像信号（画素データ）は切換スイッチ１８を介してアドレスドライバ２０に順次供給される。その映像信号の１行分の画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスが順次生成され、これらをＰＤＰ２３の列電極Ｄ1〜Ｄmに各々印加される。また、第１サスティンドライバ２１及び第２サスティンドライバ１２各々からの駆動パルスが発生され、ＰＤＰ２３の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される。よって、ＰＤＰ２３にはメモリ１６，１７各々から読み出された映像信号に応じた画像が表示される。
【００１９】
上記したようにメモリ１６から読み出された映像信号ＶＡに対しては、図２(h)に示すように映像信号ＶＡによる画像が２回連続して１／４８秒ずつ表示される。メモリ１６又は１７から映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像が２回連続して１／４８秒ずつ表示される。すなわち、図２(a)の映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われる。
【００２０】
なお、メモリ１６，１７に間引き書き込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ各々の読み出しをｎ×２４Ｈｚでｎ回繰り返しても良い。ｎは２以上の整数である。例えば、７２Ｈｚで３回繰り返し読み出しの場合には、図２(i)に示すようにメモリ１６から映像信号ＶＡが３回読み出され、次に図２(j)に示すようにメモリ１７から映像信号ＶＢが３回読み出される。同様に、メモリ１６から映像信号ＶＣが３回読み出され、次にメモリ１７から映像信号ＶＤが３回読み出される。メモリ１６から読み出された映像信号ＶＡに対しては、図２(k)に示すように映像信号ＶＡによる画像が３回連続して１／７２秒ずつ表示される。メモリ１６又は１７から映像信号ＶＢ，ＶＣ，ＶＤに対しても各映像信号による画像が３回連続して１／７２秒ずつ表示される。すなわち、図２(a)の映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われる。
【００２１】
図３は、本発明の他の実施例としてＰＤＰを用いた表示装置の概略構成を示す図である。
図３において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)ＰＤに変換し、これをデータ変換回路３０に供給する。
【００２２】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００２３】
データ変換回路３０は、かかる８ビットの画素データＰＤを、８ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ11-nmを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００２４】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ２３では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００２５】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。図４は、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆動パルスの印加タイミングを示す図である。
【００２６】
図４に示される例では、１フィールドの表示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割してＰＤＰ１０に対する駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを各サブフィールドの重み付けに対応した期間(回数)だけ発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ８のみで、消去行程Ｅを実行する。
【００２７】
先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に対して図３に示されるが如きリセットパルスＲＰx及びＲＰYを同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。
【００２８】
次に、図４の画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１1〜n、ＤＰ２1〜n、ＤＰ３1〜n、・・・・、ＤＰ８1〜nを図３に示されるように、順次列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ11-nm各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１1〜nを、図４に示されるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ11-nm各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２1〜nを、図４に示されるが如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル"１"である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。かかる各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、第２サスティンドライバ８は、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。ここで、上記走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった"列"に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００２９】
すなわち、画素データ書込行程Ｗｃの実行によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為されるのである。
又、図４に示される維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図４に示されるように交互に維持パルスＩＰX及びＩＰYを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰX及びＩＰYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。その発光維持期間(回数)は、各サブフィールドの重み付けに対応して設定されている。
【００３０】
図５は、各サブフィールド毎の発光維持期間(回数)が記述されている発光駆動フォーマットを示す図である。
なお、図５の駆動モード(Ａ)は、例えば偶数フィールド(又は偶数フレーム)、駆動モード(Ｂ)は、奇数フィールド(又は奇数フレーム)での発光駆動時に用いる。  すなわち、偶数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード(Ａ)に示されるように、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
に設定されており、
奇数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード(Ｂ)に示されるように、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
に設定されている。
【００３１】
この際、サブフィールドＳＦ１〜ＳＦ８各々での発光期間比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ2、2）であり、これにより入力画素データＰＤの非線形特性（ガンマ特性）を補正するようにしている。
すなわち、各維持発光行程Ｉｃでは、その直前に実行された画素データ書込行程Ｗｃにて発光セルに設定された放電セルのみが、偶数フィールドの表示期間中は駆動モード(Ａ)、奇数フィールドの表示期間中は駆動モード(Ｂ)に示される発光期間に亘り発光するのである。
【００３２】
又、図４に示される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印加する。更に、第２サスティンドライバ８が、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００３３】
すなわち、かかる消去行程Ｅの実行により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
図６は、図３に示されるデータ変換回路３０の内部構成を示す図である。
図６に示されるように、データ変換回路３０は、２−３周期検出回路１３、順次走査変換回路１４、切換スイッチ１５，１８、メモリ１６，１７、メモリ制御回路１９、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。２−３周期検出回路１３、順次走査変換回路１４、切換スイッチ１５，１８、メモリ１６，１７及びメモリ制御回路１９は図１に示したものと同一である。
【００３４】
図６における第１データ変換回路３２は、切換スイッチ１８から供給された映像信号、すなわち８ビット（０〜２５５）の画素データＰＤ’を、８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。
図７は、かかる第１データ変換回路３２の内部構成を示す図である。
図７において、データ変換回路３２１は、画素データＰＤ’を図８に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＡに変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記画素データＰＤ’を図９に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＢに変換してこれをセレクタ３２２に供給する。セレクタ３２２は、これら変換画素データＡ及びＢの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データＨＤpとして出力する。かかる変換特性選択信号は、図３に示した駆動制御回路２から供給されるもので、入力画素データＤの垂直同期タイミングに応じて論理レベル"１"から"０"、又は"０"から"１"へと推移する信号である。ここで、図８の変換特性と図５の駆動モード（Ｂ）、図９の変換特性と図５の駆動モード（Ａ）は、対となっている。つまり、セレクタ３２２は、図５の駆動モード（Ａ）が設定されるフィールド（偶数フィールド）では、変換画素データＢを選択し、図５の駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）では、変換画素データＡを選択し、これを変換画素データＨＤPとして出力するのである。尚、上記変換特性は、入力画素データのビット数 、後述する多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより画素データＰＤ’を上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００３５】
かかる図７に示される構成により、第１データ変換回路３２は、切換スイッチ１８から供給された８ビット（０〜２５５）の画素データＰＤ’を、１フィールド(フレーム)毎にその変換特性(図８、図９)を切り換えつつ８ビット（０〜１２８）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。
図１０は、かかる多階調処理回路３３の内部構成を示す図である。
【００３６】
図１０に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤP中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤP中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(変換画素データＨＤP中の下位２ビット分)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(変換画素データＨＤP中の上位６ビット分)に、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００３７】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１１に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＨＤP中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００３８】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤP中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００３９】
なお、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４０】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４１】
図１２は、かかるディザ処理回路３５０の内部構成を示す図である。
図１２において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図１３に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１３に示されるように１フィールド毎に変更して行く。
【００４２】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４３】
例えば、図１３に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして出力する。
【００４４】
このように、図１２に示されるディザ処理回路３５０は、４つの画素各々に対応させて割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビット(０〜７)の多階調化画素データＤSを求め、これを第２データ変換回路３４に供給するのである。
【００４５】
第２データ変換回路３４は、かかる多階調化画素データＤSを図１４に示されるが如き変換テーブルに従って図５のサブフィールドＳＦ１〜ＳＦ８各々に対応した第１〜第８ビットからなる変換画素データ(表示画素データ)ＨＤに変換する。尚、図１４において、変換画素データＨＤにおける第１〜第８ビットの内の論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである(黒丸にて示す)。
【００４６】
かかる変換画素データＨＤは、図３に示されるように、メモリ４を介してアドレスドライバ６に供給される。この際、変換画素データＨＤの形態は、図１４に示されるが如き９パターンの内のいずれか１つとなる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第８ビット各々をサブフィールドＳＦ１〜８各々に割り当て、そのビット論理が論理レベル"１"である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図１４の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Ｉｃにおいて、図５に示されるが如き発光期間比にて発光を行う。
【００４７】
これにより、偶数フィールド(フレーム)表示期間中は、図１４の発光輝度(Ａ)に示されるように、
｛0：3：14：34：64：104：155：218：255｝
なる９階調の発光駆動が為され、
奇数フィールド(フレーム)表示期間中は、図１４の発光輝度(Ｂ)に示されるように、
｛0：1：7：23：47：82：128：185：255｝
なる９階調の発光駆動が為されるのである。
【００４８】
図１５(a)〜(j)はかかる図３の表示装置におけるフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対する表示動作を示している。
図１５(a)〜(g)は図２(a)〜(g)に示したものと同一である。すなわち、図１５(a)に示したフィルムのコマＡ，Ｂ，Ｃ，Ｄ，……に対して２−３テレシネ変換された飛び越し走査の映像信号は図１５(b)に示す如きフィールド列Ａ１，Ａ２，Ｂ１，……Ｄ１，Ｄ２，……となる。このフィールド列は順次走査変換回路１４によって図１５(c)に示す線順次走査の映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……が得られる。映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……各々は順次間引かれた後、図１５(d)及び(e)に示すようにメモリ１６，１７に交互に書き込まれる。メモリ１６，１７に間引き書き込まれた映像信号ＶＡ，ＶＢ，ＶＣ，ＶＤ，……はメモリ制御回路１９の制御によって読み出される。この読み出しは４８Ｈｚでメモリ１６，１７各々で２回繰り返し行われ、メモリ１６からの読み出しでは図１５(f)に示すように映像信号ＶＡ，ＶＡ，ＶＣ，ＶＣ，……が得られ、メモリ１７からの読み出しでは図１５(g)に示すように映像信号ＶＢ，ＶＢ，ＶＤ，ＶＤ，……が得られる。
【００４９】
切換スイッチ１８から出力される映像信号、すなわち画素データＰＤ’は図１５(h)に示すようにＶＡ，ＶＡ，ＶＢ，ＶＢ，ＶＣ，ＶＣ，ＶＤ，ＶＤ，……である。第１データ変換回路３２では図８の変換特性による駆動モード（Ａ）が設定されるフィールド（偶数フィールド）ＶＡ’，ＶＢ’，ＶＤ’，ＶＤ’，……と、図９の変換特性による駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）ＶＡ”，ＶＢ”，ＶＣ”，ＶＤ”，……とが交互になって図１５(i)に示すように変換画素データＨＤPとして出力される。
【００５０】
よって、ＰＤＰ１０における表示においては図１５(j)に示すように１／４８秒の駆動モード（Ａ）による第１発光駆動シーケンスと１／４８秒の駆動モード（Ｂ）による第２発光駆動シーケンスとがフィールド毎に交互に行われ、図１５(a)の映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われる。なお、かかる実施例においては、２倍のフレームレート再生で２つの異なる発光駆動シーケンスを設定しているが、ｎ倍（例えば、３倍）のフレームレート再生でｎ個（例えば、３個）の異なる発光駆動シーケンスを設定することも可能である。
【００５１】
【発明の効果】
以上の如く、本発明によれば、映画フィルムのコマと同様に１／２４秒で１画面となる表示が行われるので、テレシネ変換画像に対する表示品質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明による表示装置の構成を示すブロック図である。
【図２】図１の表示装置の各部の動作を示す図である。
【図３】本発明の他の実施例として表示装置の構成を示すブロック図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図５】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図６】データ変換回路３０の内部構成を示す図である。
【図７】第１データ変換回路３２の内部構成を示す図である。
【図８】第１データ変換回路３２における第１の変換特性を示す図である。
【図９】第１データ変換回路３２における第２の変換特性を示す図である。
【図１０】多階調処理回路３３の内部構成を示す図である。
【図１１】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１２】ディザ処理回路３５０の内部構成を示す図である。
【図１３】ディザ処理回路３５０の動作を説明する為の図である。
【図１４】図５に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１５】図３の表示装置の各部の動作を示す図である。
【符号の説明】
２，１２  駆動制御回路
６，２０  アドレスドライバ
７，２１  第１サスティンドライバ
８，２２  第２サスティンドライバ
１０，２３  ＰＤＰ
１３  ２−３周期検出回路
１４  順次走査変換回路
３０  データ変換回路
３２  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
330   誤差拡散処理回路
350   ディザ処理回路
【図１】
0003867835.tif 000002
【図２】
0003867835.tif 000003
【図３】
0003867835.tif 000004
【図４】
0003867835.tif 000005
【図５】
0003867835.tif 000006
【図６】
0003867835.tif 000007
【図７】
0003867835.tif 000008
【図８】
0003867835.tif 000009
【図９】
0003867835.tif 000010
【図１０】
0003867835.tif 000011
【図１１】
0003867835.tif 000012
【図１２】
0003867835.tif 000013
【図１３】
0003867835.tif 000014
【図１４】
0003867835.tif 000015
【図１５】
0003867835.tif 000016