(57)【特許請求の範囲】
【請求項１】
ディジタルデコーダ（６）を備えたビデオ装置であって、
−前記ディジタルデコーダ（６）に接続されたビデオを格納するための第１メモリ（８）と、
−オンスクリーンディスプレイデータを格納するための第２メモリ（１０）と、
−前記第２メモリ（１０）内のオンスクリーンディスプレイデータからオンスクリーンディスプレイグラフィック信号を生成するオンスクリーンディスプレイ回路（１２）と、
−前記デコーダと前記第２のメモリと前記オンスクリーンディスプレイ回路を接続するコモンデータバス（１６）
を有している形式のビデオ装置において、
前記デコーダ（６）は、
もはや表示されないオンスクリーンディスプレイデータをダイレクトメモリアクセスにより前記第２メモリ（１０）から前記第１メモリ（８）に転送し、
前記第１メモリ（８）内に格納されているデータの表示要求に応じて、前記オンスクリーンディスプレイデータをダイレクトメモリアクセスにより再び前記第２メモリに転送する
ように適合されている、ことを特徴とするビデオ装置。
【請求項２】
さらに、前記バス（１６）に接続された処理ユニット（１４）を有しており、前記第１メモリ（８）は該処理ユニット（１４）により直接アクセスされない、請求項１記載のビデオ装置。
【請求項３】
前記第１メモリはビデオ圧縮解除に使用されるランダムアクセスメモリである、請求項１又は２記載のビデオ装置。
【請求項４】
前記ディジタルデコーダ（６）はディジタルフロントエンド（４）に接続されている、請求項１から３のいずれか１項記載のビデオ装置。
【請求項５】
前記第１及び第２メモリ（８，１０）の間の転送はダイレクトメモリアクセスを用いて行われる、請求項１から４のいずれか１項記載のビデオ装置。
【請求項６】
前記第１メモリは、前記第１メモリがビデオデータの保持に使用されていない状態においては、オンスクリーンディスプレイデータの格納に使用できるようにされる、請求項３記載のビデオ装置。
【請求項７】
ディジタルデコーダ（６）と、第２メモリ（１０）と、オンスクリーンディスプレイ回路（１２）と、処理ユニット（１４）を有しており、これらすべてが第２メモリ内に格納されているデータに基づいてオンスクリーンディスプレイ信号を生成するためにコモンバス（１６）を介して接続されている形式のビデオ装置を制御するプロセスであって、前記オンスクリーンディスプレイ回路によるアクセスのために、前記処理ユニットにより前記第２メモリ（１０）にオンスクリーンディスプレイデータを書き込むステップを有している様式のものにおいて、
前記ビデオ装置は前記デコーダ（６）に接続されたビデオ圧縮解除に使用される第１メモリ（８）を有しており、
前記プロセスはさらに、
−もはや表示されないオンスクリーンディスプレイデータを前記デコーダにより前記第１メモリ（８）に転送するステップと、
−要求に応じて、オンスクリーンディスプレイデータを前記デコーダにより前記第１メモリ（８）から再び前記第２メモリ（１０）に転送するステップとを有する、ことを特徴とするビデオ装置を制御するプロセス。
【請求項８】
前記第２メモリ（１０）内の所定サイズを超えるサイズを使用するための要求を前記処理ユニットにより前記回路（１２）に対して発するステップと、
前記デコーダにより前記第２メモリ（１０）から前記第１メモリ（８）へのオンスクリーンディスプレイデータのダイレクトメモリ転送を実現するステップとを有する、請求項７記載のプロセス。
【請求項９】
前記第１メモリ（８）内のオンスクリーンディスプレイデータを使用するための要求を前記処理ユニットにより前記回路（１２）に対して発するステップと、
前記デコーダにより前記第１メモリ（８）から前記第２メモリ（１０）へ前記オンスクリーンディスプレイデータを転送するステップとをさらに有する、請求項８記載のプロセス。
【請求項１０】
前記第１メモリ（８）へのオンスクリーンディスプレイデータの転送は、前記第１メモリがビデオ圧縮解除に使用できないときに許可される、請求項７から９のいずれか１項記載のプロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はビデオ装置、特にビデオデコーダとこのような装置を制御するためのプロセスに関する。
【０００２】
【従来の技術】
ディスプレイによって使用されるビデオ信号、例えばＣＶＢＳ信号またはＲＧＢ信号をビデオディジタルストリームから発生させるために、ビデオ装置にデコーダ回路、例えばＭＰＥＧデコーダを設けることは公知である。このようなデコーダ回路は、処理されたデータを保存するため、例えばＭＰＥＧストリームの圧縮解除をするために、いわゆるビデオＲＡＭ（ランダムアクセスメモリ）を使用する。
【０００３】
一般的に、ビデオ装置はＯＳＤ回路（ＯＳＤはOn-Screen Displayを表す）も有しており、このＯＳＤ回路によって、デコーダ回路によって出力されたビデオシーケンスに重ねるべきイメージが生成されディスプレイに送信される。これらのイメージはしばしばグラフィックスを伴ったメニューである。
【０００４】
ＯＳＤ回路はまたグラフィックス、すなわちＯＳＤイメージを生成し処理するためのＲＡＭも必要とする。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、デコーダ回路と、メモリサイズが低減されたメモリアーキテクチャを有するＯＳＤ回路とを備えたビデオ装置を提供すること、ならびに、ビデオ装置の操作モードに従ってこのメモリアーキテクチャを制御するプロセスを提供することである。
【０００６】
【課題を解決するための手段】
上記課題は、本発明により、ディジタルデコーダを備えたビデオ装置であって、前記ディジタルデコーダに接続されたビデオを格納するための第１メモリと、オンスクリーンディスプレイデータを格納するための第２メモリと、前記第２メモリ内のオンスクリーンディスプレイデータからオンスクリーンディスプレイグラフィック信号を生成するオンスクリーンディスプレイ回路と、前記デコーダと前記第２のメモリと前記オンスクリーンディスプレイ回路を接続するコモンデータバスを有している形式のビデオ装置において、前記第１メモリが、もはや表示されないオンスクリーンディスプレイデータを前記第２メモリから受け取り、前記第１メモリ内に格納されているデータの表示要求に応じて、前記オンスクリーンディスプレイデータを再び前記第２メモリに転送するように適合させることにより解決される。
【０００７】
また、上記課題は、本発明により、ディジタルデコーダと、第２メモリと、オンスクリーンディスプレイ回路と、処理ユニットを有しており、これらすべてが第２メモリ内に格納されているデータに基づいてオンスクリーンディスプレイ信号を生成するためにコモンバスを介して接続されている形式のビデオ装置を制御するプロセスであって、前記オンスクリーンディスプレイ回路によるアクセスのために、前記処理ユニットにより前記第２メモリにオンスクリーンディスプレイデータを書き込むステップを有している様式のものにおいて、前記ビデオ装置は前記デコーダに接続されたビデオ圧縮解除に使用される第１メモリを有しており、前記プロセスがさらに、
もはや表示されないオンスクリーンディスプレイデータを前記デコーダにより前記第１メモリに転送するステップと、要求に応じて、オンスクリーンディスプレイデータを前記デコーダにより前記第１メモリから再び前記第２メモリに転送するステップとを有するようにすることで解決される。
【０００８】
【発明の実施の形態】
本発明は、内部バス上に第１メモリを有し、かつメインバスを介してＯＳＤ回路及び第２メモリにリンクされたディジタルデコーダを備えたビデオ装置を提供する。このビデオ装置は、第１メモリと第２メモリの間のＤＭＡ転送を実現するための手段を有している。
【０００９】
有利には、ＣＰＵがメインバスに接続されており、第２メモリはこのＣＰＵによって使用される。第１メモリをビデオＲＡＭとし、第２メモリをＣＰＵ ＲＡＭとしてもよい。
【００１０】
可能な実施形態では、ディジタルデコーダはディジタルフロントエンドに接続されている。
【００１１】
本発明はまた、内部バス上に第１メモリを有し、かつメインバスを介してＯＳＤ回路及び第２メモリにリンクされたディジタルデコーダを備えたビデオ装置を制御するためのプロセスを提供する。このプロセスは、前記ディジタルデコーダを介して第１メモリと第２メモリの間でＤＭＡ転送を実現するステップを有している。
【００１２】
以下のステップが企図されている：
第２メモリ内の所定サイズを超えるサイズを使用するための要求をＯＳＤ回路に対して発するステップ、
第２メモリから第１メモリへのＤＭＡ転送を実現するステップ。
【００１３】
さらに以下のステップも可能である。
【００１４】
第１メモリ内のデータを使用するための要求をＯＳＤ回路に対して発するステップ、
ＤＭＡ転送を介して第２メモリから第１メモリへデータをコピーするステップ、
第１メモリから第２メモリへの要求されたデータのＤＭＡ転送を実現するステップ。
【００１５】
次に、本発明によるビデオ装置を示す図１を参照して本発明を説明する。図１のビデオ装置は衛星デコーダ２である。本発明の理解に必要な部分だけが図示されている。
【００１６】
【実施例】
アンテナ３は衛星からの少なくとも１つのビデオシーケンスを表す信号を受信する。デコーダ２の入力ピンはアンテナ３によって転送された信号を受信し、それを特に同調器と復調器とを含むディジタルフロントエンドに転送する。ディジタルフロントエンドはアンテナ信号からＭＰＥＧストリームを生成し、このＭＰＥＧストリームはＭＰＥＧデコーダ６によってＣＶＢＳ信号に変換される。このＭＰＥＧストリームを圧縮解除するために、ＭＰＥＧデコーダ６はデータバスを介してビデオＲＡＭ８に接続されている。
【００１７】
他方で、衛星デコーダ２はまたＯＳＤ回路１２を有しており、ＯＳＤ回路１２は、ＣＰＵ１４からの命令を受けて、ＣＶＢＳ信号に重ねるべきイメージ（以降、グラフィクスとも称する）を生成する。表示すべきグラフィクスは、いつグラフィクスの点を表示するべきかを指示する高速ブランキング信号ＦＢとともにＳｃａｒｔコネクタでＲＧＢに符号化される。
【００１８】
ＣＰＵ１４とＯＳＤ回路１２は、ＣＰＵ ＲＡＭ１０と称するＲＡＭをコモンデータバス１６を介して共用している。ＭＰＥＧデコーダ６もこのコモンバス１６に接続されている。
【００１９】
ビデオＲＡＭ８とＣＰＵ ＲＡＭ１０は、ＤＭＡ（ＤＭＡはDirect Memory Accessを表す）によって、コモンバス１６上でＭＰＥＧデコーダ６を通してデータを交換することができる。しかしながら、ビデオＲＡＭ８はＣＰＵ１４から直接アクセスされないことに注意すべきである。
【００２０】
システムは、コンフィギュレーション（操作モード）に応じて、ＯＳＤが使用できる３つの異なるメモリサイズを扱わなければならない。
【００２１】
コンフィギュレーション１：ビデオの表示
動画を表示するときは、ＯＳＤが使用できる所望のＲＡＭ最小サイズは、ＣＬＵＴ４（１ピクセル＝４ビットのColour Lock-Up Table）モードで２６２１４４ピクセルを記憶できるべきである。これは１３１０７２バイトのメモリ空間を必要とする。
【００２２】
コンフィギュレーション２：静止画の表示
静止画を表示するときは、ＯＳＤが使用できるＲＡＭサイズは、ＣＬＵＴ４モードで９９６１４８ピクセルまで拡張可能である。これは４４８０７４バイトのメモリ空間を必要とする。
【００２３】
コンフィギュレーション３：ビデオの表示も静止画の表示もなし
動画も静止画も表示しないときは、有利にはすべてのビデオＲＡＭがＯＳＤにとって使用可能となる。これはおよそ１．９ＭＢのメモリ空間を表す。
【００２４】
ＣＰＵ ＲＡＭ１０は２ＭＢ（メガバイト）の容量を有している。
【００２５】
ソフトウェアは、スケジューラが開始されるまで、ＣＰＵ ＲＡＭ１０内の１．２５ＭＢを占有する。その際、７５０ＫＢがシステムとＯＳＤバッファプールのために残される。ソフトウェアのしっかりとした効率的な動作を保証するには、１５０ＫＢのシステムプールで十分である。そして、ＣＰＵ ＲＡＭ１０内のほぼ６００ＫＢがＯＳＤプールのために残される。ビデオが実行されているときは（コンフィギュレーション１）、ビデオＲＡＭ８内に１１２ＫＢの空きメモリ空間が得られる。コンフィギュレーション２では、ビデオＲＡＭ８内に４５７ＫＢの使用可能メモリが残され、一方、ビデオも静止画も実行されていないときは（コンフィギュレーション３）、ビデオＲＡＭ８のほぼ全部、およそ１．９ＭＢが使用可能となる。コンフィギュレーション１及び２では、上記所望のＯＳＤサイズをカバーするには、ＣＰＵ ＲＡＭ１０内の６００ＫＢの使用可能メモリで十分である。
【００２６】
コンフィギュレーション３は、ＲＡＭ ＣＰＵ１０内で使用可能な６００ＫＢよりも多い１．９ＭＢのメモリを要求する。コンフィギュレーション３では、ＲＡＭ ＣＰＵ１０は、ＲＡＭ ＣＰＵ１０で現在使用されているバッファと表示されているバッファの２つのバッファを含んでおり、これは２＊２０７３６０＝４１４７２０バイト（ＣＬＵＴ４モードの２つのフルスクリーンバッファ、１つは表示され、１つは使用されている）に相当する。他のバッファはＲＡＭビデオ８に格納されている。バッファは、もはや表示も使用もされていないときは、ＤＭＡ転送を介してビデオＲＡＭ８に転送される。ビデオＲＡＭ８に格納されているバッファを表示または使用しなければならないときは、このバッファをＤＭＡ転送によってＣＰＵにロードする。このメカニズムによって、ビデオＲＡＭ８はＣＰＵ ＲＡＭ１０に対するキャッシュメモリの機能を果たす。
【００２７】
このようにして、ＯＳＤコンフィギュレーションに応じて、４つの異なる状態が定義される。
【００２８】
状態１：ビデオ（ビデオ実行）
状態２：静止（静止画実行）
状態３：ＯＳＤ ＲＡＭ ＣＰＵ（６２２０８０バイトの限界内で実行されるＯＳＤだけが割当てられている）
状態４：ＯＳＤ ＲＡＭ ビデオ（６２２０８０バイト超で実行されるＯＳＤだけが割当てられている）
状態１，２及び３は、すべてのＯＳＤバッファがＣＰＵ ＲＡＭ内に配置されれている通常のメモリマッピングに対応する。状態４は、ＯＳＤバッファに対してすべてのビデオＲＡＭが使用可能であるメモリマッピングに対応する。
【００２９】
状態１，２及び３はＯＳＤ回路１２のドライバによって同じように管理される。というのも、割当てられたすべてのＯＳＤバッファはＲＡＭ ＣＰＵ１０内に置かれるからである。状態１，２及び４の間の直接的遷移は生じない。なぜならば、状態４では、ビデオＲＡＭはＯＳＤのために使用され、静止画またはビデオには使用可能でないからである。状態４に行く前に状態３への遷移が必須である。それゆえ、ＯＳＤドライバがビデオＲＡＭ８を扱わなければならないのは、状態３と状態４の間の遷移に関するときだけである。
【００３０】
状態３から状態４への遷移は、OSD＿credisplay関数を呼び出すことによって新たなディスプレイを作成するようアプリケーションがドライバに要求したとき、及び（OSD＿credisplay呼び出しの後）ＣＰＵ ＲＡＭ１０内でＯＳＤディスプレイのために割当てられたトータルサイズが、ＣＰＵ ＲＡＭ１０内で入手可能な６２２０８０バイトを超過したときに生じる。この場合、ビデオＲＡＭ８が活動化される。そして、１．９ＭＢのプールがビデオＲＡＭ内に作成され、ＣＰＵＲＡＭ内に格納されているすべてのＯＳＤバッファはＲＡＭビデオ内に転送され、それに応じてディスプレイ記述子が更新され、表示されているバッファと活動中バッファはＣＰＵ ＲＡＭ内に留まる。
【００３１】
状態４から状態３への遷移は、OSD＿free＿display関数を呼び出すことによってディスプレイを解除するようアプリケーションがドライバに要求したとき、及び（OSD＿free＿display呼び出しの後）ＯＳＤディスプレイのために割当てられたトータルサイズが４９８０７４バイト（静止画モードで必要なサイズに相当する）未満になったときに生じる。この場合、ビデオＲＡＭ８は非活動化され、もはやＯＳＤドライバによって使用されない。そして、ビデオＲＡＭ８内のすべてのＯＳＤバッファはＣＰＵ ＲＡＭ１０内に転送され、それに応じてディスプレイ記述子が更新され、ビデオＲＡＭ８内のプールが削除される。
【００３２】
状態４のときは、ビデオＲＡＭ８がＯＳＤのためのキャッシュメモリとして使用されている。ＯＳＤリージョン及びバッファの管理は、すでに使用されている構造と同じ構造を使用する。唯一の違いは、ＣＰＵ ＲＡＭ１０内のＯＳＤバッファ制御ブロックに格納されているバッファアドレスが状態４ではビデオＲＡＭ８アドレスに対応する一方で、状態１，２及び３ではＣＰＵ ＲＡＭアドレスに対応するということである。キャッシュとしてのビデオＲＡＭ８の管理を助けるために、１６個のディスプレイバッファの各々と現在引き出されているバッファとに対して、バッファＩＤ、ＣＰＵ ＲＡＭ１０内でのアドレス、ビデオＲＡＭ８内でのアドレス、サイズ及びバッファ記述子へのポインタを含む構造の内部アレイが使用される。
【００３３】
ビデオＲＡＭ８内に置かれたＯＳＤバッファを引き出したり表示する前に、まずドライバがこのＯＳＤバッファをビデオＲＡＭ８からＣＰＵ ＲＡＭ１０へ転送しなければならない。表示されるバッファまたは現在引き出されているバッファがもはや使用されておらず、他のバッファによって置き換えられている場合は、ドライバはそれをビデオＲＡＭ内に流す（すなわち、それをＣＰＵ ＲＡＭ１０からビデオＲＡＭ８へ転送する）。どちらのケースでも、アレイ構造が相応に更新される。
【図面の簡単な説明】
【図１】本発明によるビデオ装置を示す
【図１】
0003989752.tif 000002