(57)【特許請求の範囲】
【請求項１】
第一導電型のコレクタ領域を有する第一のバイポーラトランジスタと第二導電型のコレクタ領域を有する第二のバイポーラトランジスタとを第二導電型の半導体基板に形成する半導体装置の製造方法において、
前記第二のバイポーラトランジスタは垂直型バイポーラトランジスタであり、
前記第一のバイポーラトランジスタの前記コレクタ領域を、前記半導体基板の表面からの不純物導入より形成する工程と、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離するための第一導電型の下部分離領域を、前記半導体基板の表面からの不純物導入により形成する工程とを別々に行い、且つ前記下部分離領域を前記第一のバイポーラトランジスタの前記コレクタ領域より深く形成し、
前記第二のバイポーラトランジスタの前記コレクタ領域の周囲及び前記下部分離領域の上部の周囲を取り巻き、且つ前記下部分離領域に接して形成されることにより、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離する第一導電型の環状分離領域を、前記半導体基板の表面からの不純物の導入により形成する工程をさらに有し、
前記第一導電型の下部分離領域を形成するためのマスクと同一のマスクを用いて、前記第二のバイポーラトランジスタの前記コレクタ領域と前記第二のバイポーラトランジスタのベース領域とを形成すること、を特徴とする半導体装置の製造方法。
【請求項２】
前記第一のバイポーラトランジスタの前記コレクタ領域を形成するためのマスクと同一のマスクを用いて、前記第一のバイポーラトランジスタのベース領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一のバイポーラトランジスタの前記コレクタ領域と前記環状分離領域とを同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の表面から第一及び第二導電型を呈する不純物をそれぞれ導入することにより、第一のＭＯＳトランジスタを形成するための第一導電型の第一ウエル及び第二のＭＯＳトランジスタを形成するための第二導電型の第二ウエルを形成する工程をさらに有し、前記環状分離領域と前記第一ウエルとが同時に形成され、さらに前記第一のバイポーラトランジスタと前記第二のバイポーラトランジスタとの絶縁ウエル領域と前記第二ウエルとが同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記環状分離領域に前記第一のバイポーラトランジスタのコレクタ領域形成と同時に不純物を導入する工程をさらに有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたバイポーラトランジスタを備えた半導体装置及びその製造方法に関し、特に半導体基板に形成されたウェルの中に形成されたバイーポラトランジスタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタをシリコン基板に備えた半導体装置を製造する方法として、従来から、エピタキシャル成長層を用いない方法についても種々の方法が提案されている。
例えば、特開平４−１８０２６０号は、バイポーラトランジスタとＭＯＳＦＥＴとを同一半導体基板上に形成する半導体装置を製造する際に、ＭＯＳＦＥＴのウエル領域と、バイポーラトランジスタのウェル領域とを同時のイオン注入で形成する方法を提案している。
【０００３】
ここで、図２３を参照して、前掲公報に記載の半導体装置の製造方法を簡単に説明する。製造する半導体装置は、図２３に示すように、ＮＰＮバイポーラトランジスタと、ＰＮＰバイポーラトランジスタと、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを同一のｐ型のシリコン基板上に備えている。
前掲公報の製造方法は、ＮＰＮバイポーラトランジスタのＮ型コレクタ及びＰＭＯＳトランジスタのＮ型ウェル領域２３と、ＰＮＰバイポーラトランジスタのＰ型コレクタ及びＮＭＯＳトランジスタのＰ型コレクタ領域２６とをそれぞれ同一イオン注入により形成している。本方法では、エピタキシャル成長層を用いず、ウェルを共有化することで、ウエル領域２３の形成とウェル領域２６の形成の二回でよいので、従来の方法に比べて素子特性が優れており、また工程数も増加しない。
【０００４】
【発明が解決しようとする課題】
ところで、マスクの形成は、フォトレジスト膜の塗布、露光処理、現像処理、マスク検査等の多くの処理を必要とし、多大の時間と費用を要する作業である。また、集積回路の微細化に伴い、位置ずれのマージンが小さくなったために、マスクの位置決めに益々時間を要するようになっている。
従って、少ないマスク数でイオン注入を行って所定の不純物領域を形成することは、半導体装置の製造コストを軽減し、製作精度の高い半導体装置を製造する上で極めて重要なことである。そして、それとともに、半導体装置の高性能化、複合機能化の進展に伴って半導体装置に含まれている個々の素子の特性をそれぞれ最適化し、高性能化しておくことが重要になってきている。
【０００５】
しかし、前掲公報は、ＭＯＳトランジスタのウェル領域とバイポーラトランジスタのウェル領域とを形成する際の経済的な形成方法を提案しているものの、それぞれの素子特性を最適化することはできない。
前掲公報による方法では、図２３に示すように、ＮＰＮトランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエルとを、また、ＰＮＰトランジスタのｐ型コレクタとＮＭＯＳのｐ型ウエルとを、それぞれ、同一イオン注入で形成している。そして、これによって製造工程数の低減を図ることができると述べている。図２３中、ｎ型ウエルは２３、ｐ型ウエルは２６である。
ところで、ＭＯＳのゲート長が短くなると、ＰＭＯＳのｎ型ウエル及びＮＭＯＳのｐ型ウエルは、短チャネル効果によって、しきい値電圧が減少する。その対策として、一般的には、ＭＯＳのウエルの不純物濃度を上げ、短チャネル効果を抑制する方法が採られている。
【０００６】
しかし、前掲公報の方法では、ＮＰＮトランジスタのｎ型コレクタとＰＭＯＳのｎ型ウエル（図２３でｎウエル２３）、ＰＮＰトランジスタのｐ型コレクタとＮＭＯＳのｐ型ウエル（図２３でｐウエル２６）をそれぞれ共有しているために、ＭＯＳのウエルの不純物濃度が上がると、バイポーラトランジスタのコレクタの不純物濃度も上がり、ベース・コレクタ間の接合耐圧が低下してしまう。即ち、ＭＯＳの特性を良くすると、バイポーラトランジスタのトランジスタ特性が悪くなり、逆に、バイポーラトランジスタのトランジスタ特性を良くすると、ＭＯＳのトランジスタ特性が悪くなる。従って、ＭＯＳとバイポーラトランジスタの双方で良好なトランジスタ特性を同時に得ることは難しい。
【０００７】
そこで、本発明の第１の目的は、良好なトランジスタ特性を有するバイポーラトランジスタを半導体基板に備えた半導体装置を少ないマスク数で製造する方法を提供することである。
本発明の第２の目的は、従来に比べてトランジスタ特性の良好なバイポーラトランジスタを有する半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、
第一導電型のコレクタ領域を有する第一のバイポーラトランジスタと第二導電型のコレクタ領域を有する第二のバイポーラトランジスタとを第二導電型の半導体基板に形成する半導体装置の製造方法において、
前記第二のバイポーラトランジスタは垂直型バイポーラトランジスタであり、
前記第一のバイポーラトランジスタの前記コレクタ領域を、前記半導体基板の表面からの不純物導入より形成する工程と、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離するための第一導電型の下部分離領域を、前記半導体基板の表面からの不純物導入により形成する工程とを別々に行い、且つ前記下部分離領域を前記第一のバイポーラトランジスタの前記コレクタ領域より深く形成し、
前記第二のバイポーラトランジスタの前記コレクタ領域の周囲及び前記下部分離領域の上部の周囲を取り巻き、且つ前記下部分離領域に接して形成されることにより、前記第二のバイポーラトランジスタの前記コレクタ領域を前記半導体基板から電気的に分離する第一導電型の環状分離領域を、前記半導体基板の表面からの不純物の導入により形成する工程をさらに有し、
前記第一導電型の下部分離領域を形成するためのマスクと同一のマスクを用いて、前記第二のバイポーラトランジスタの前記コレクタ領域と前記第二のバイポーラトランジスタのベース領域とを形成すること、を特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明によれば、
前記第一のバイポーラトランジスタの前記コレクタ領域を形成するためのマスクと同一のマスクを用いて、前記第一のバイポーラトランジスタのベース領域を形成することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明によれば、
前記第一のバイポーラトランジスタの前記コレクタ領域と前記環状分離領域とを同時に形成することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、本発明によれば、
前記半導体基板の表面から第一及び第二導電型を呈する不純物をそれぞれ導入することにより、第一のＭＯＳトランジスタを形成するための第一導電型の第一ウエル及び第二のＭＯＳトランジスタを形成するための第二導電型の第二ウエルを形成する工程をさらに有し、前記環状分離領域と前記第一ウエルとが同時に形成され、さらに前記第一のバイポーラトランジスタと前記第二のバイポーラトランジスタとの絶縁ウエル領域と前記第二ウエルとが同時に形成されることを特徴とする半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
以下に、実施形態例を挙げ、添付図面を参照して、本発明の実施の形態を具体的かつ詳細に説明する。
参考実施形態例
本参考実施形態例は、半導体装置の製造方法の参考実施形態の一例である。図１から図３は、本参考実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本参考実施形態例では、先ず、図１（ａ）に示すように、ｐ型シリコン基板１２に厚さ２００〜５００ｎｍのシリコン酸化膜を成膜して素子分離領域１４を形成し、ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと略記）、ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと略記）、ＮＰＮ型バイポーラトランジスタ（以下、ＮＰＮと略記）及び垂直型ＰＮＰ型バイポーラトランジスタ（以下、Ｖ−ＰＮＰと略記）の形成領域を相互に分離する。
次いで、図１（ｂ）に示すように、フォトレジスト膜のマスク１５を形成し、ｎ型不純物を注入エネルギー５０〜１００Kev 、ドーズ量５×１０15〜１×１０16ｃｍ-2イオン注入して、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成する。
次に、図１（ｃ）に示すように、フォトレジスト膜のマスク１７を形成し、ｎ型不純物を注入エネルギー６００〜８００Kev 、ドーズ量１×１０13〜１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８を形成する。
【００１８】
次に、図２（ｄ）に示すように、フォトレジスト膜のマスク１９を形成して、ｐ型不純物を注入エネルギー１００〜３００Kev 、ドーズ量１×１０13〜１×１０14でイオン注入し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２とを同時に形成する。
次に、図２（ｅ）に示すように、フォトレジスト膜のマスク２１を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００〜１３００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ-2でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４及びＶ−ＰＮＰのｎ型分離領域（ＢＷ）２６を同時に形成する。
次に、図２（ｆ）に示すように、図２（ｅ）と同じマスク２１を使用し、ｐ型不純物としてＢイオン又はＢＦ2 イオンを素子分離領域１４を突き抜けないエネルギーでドーズ量１×１０13〜４×１０13ｃｍ-2でイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８及びＶ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０を同時に形成する。
【００１９】
次に、図３（ｇ）に示すように、フォトレジスト膜のマスク３１を形成して、ｐ型不純物としてＢイオンを注入エネルギー１００〜３００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ-2イオン注入し、ｎ型分離領域（ＢＷ）２６内にＶ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成する。
次に、図３（ｈ）に示すように、図３（ｇ）と同じマスク３１を使って、ｎ型不純物としてＰ（リン）イオンを素子分離領域を突き抜けないエネルギーで、ドーズ量４×１０13〜１×１０14ｃｍ-2イオン注入して、いわゆる打ち返しイオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換する。
【００２０】
次いで、図４（ｉ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３６を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図示しないが、ＰＮＰ形成領域を開口したマスクをＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３３に注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図４（ｊ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ- 、Ｐ- ）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３０に不純物を拡散させてエミッタ３９を形成する。
【００２１】
本参考実施形態例の製造方法では、ＮＰＮのｎ型コレクタ領域２４及びＶ−ＰＮＰのｎ型分離領域２６の形成に使った同じマスク２１を使って、ＮＰＮのｐ型ベース領域２８及びＶ−ＰＮＰの仮のｐ型ベース領域３０を形成し、また、Ｖ−ＰＮＰのｐ型コレクタ領域３２の形成に使った同じマスク３１を使って、Ｖ−ＰＮＰのｎ型ベース領域３４を形成している。
即ち、本参考実施形態例の製造方法によれば、少ないマスク数で所定の半導体装置を形成することができる。
【００２２】
実施形態例１
ところで、参考実施形態例では、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２（図３（ｇ）参照）は、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４の形成と同時に形成されたｎ型分離領域（ＢＷ）２６（図２（ｅ）参照）によってｐ型基板１２から電気的に絶縁されている。
次いで、図２（ｆ）に示すように、マスク数を減らすために、図２（ｅ）と同じマスク２１を使ってイオン注入により、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成している。その結果、Ｖ−ＰＮＰには、必要でないｐ型ベース領域（Ｐ−Ｂａｓｅ）３０が形成される。
そこで、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成した後、図３（ｈ）に示すように、同じマスク３１を使って、ｎ型不純物をイオン注入して、いわゆる打ち返しイオン注入を行って、Ｖ−ＰＮＰの仮のｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換している。
【００２３】
参考実施形態例の方法では、以上のような工程を経て、Ｖ−ＰＮＰのｎ型分離領域２６及びｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成しているために、以下のような問題がある。
第１には、トランジスタの特性に大きく影響するＶ−ＰＮＰのｎ型ベースのピーク不純物濃度を所望通りに制御することが難しいことである。
Ｖ−ＰＮＰのｎ型分離領域２６を形成した後、仮のｐ型ベース領域３０を形成した段階で、エミッタ直下のｐ型ベース領域３０と、ｎ型領域（ＢＷ）２６との不純物濃度は、図５に示すようなプロファイルになっている。図５は図２（ｆ）の線Ｉ−Ｉに沿った不純物濃度分布である。
ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成し、次いでＶ−ＰＮＰのｐ型ベース領域（Ｐ−Ｂａｓｅ）３０をＶ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換した段階で、エミッタ直下の各領域の不純物濃度は、図６に示すようなプロファイルになっている。図６は図３（ｈ）の線II−IIに沿った不純物濃度分布である。
図６に示すように、ｐ型ベース領域のｐ型不純物濃度とｎ型ベース領域のｎ型不純物濃度は、双方とも、１０18／cm3 程度と非常に高い上に、ｐ型不純物とｎ型不純物との濃度差が殆ど無い。そのために、ｐ型ベース領域（Ｐ−Ｂａｓｅ）３０にｎ型不純物をイオン注入する際、所定のピーク不純物濃度を有するｎ型ベース領域（Ｎ−Ｂａｓｅ）３４に転換するようにｎ型不純物のイオン注入を制御することが非常に難しい。
【００２４】
その結果、ｎ型ベース領域（Ｎ−Ｂａｓｅ）３４のｎ型不純物濃度が一定せず、ばらつくために、電流増幅率（ｈFE）、遮断周波数（ｆT ）、絶縁耐圧等のトランジスタ特性が、ばらつき、安定したトランジスタ特性を得ることが難しい。
【００２５】
第２には、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２の深さ方向を厳密に制御することが必要になるために、製造上のマージンが小さいことである。
Ｖ−ＰＮＰのコレクタ領域３２は、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と同時にイオン注入されるｎ型領域（ＢＷ）２６によってｐ型基板１２から電気的に分離されている。ＮＰＮのｎ型コレクタ領域（ＢＷ）２４の不純物濃度は、コレクタ抵抗などのＮＰＮのトランジスタ特性に影響するために、濃度プロファイルを自由に変えることができない。従って、ｎ型領域（ＢＷ）２６の濃度プロファイルも自由に変えることができない。
【００２６】
その結果、Ｖ−ＰＮＰのＰ型コレクタ領域（Ｖ−ＰＷ）を深いところまで形成すると、図７に示すように、Ｐ型コレクタ領域３２が、分離機能を果たすｎ型分離領域（ＢＷ）２６を重なって、実効的なｐ型コレクタ領域（Ｖ−ＰＷ）３２の幅が狭くなり、コレクタ抵抗が大きくなると共に、ｎ型分離領域（ＢＷ）２６とｎ型ベース領域（Ｎ−Ｂａｓｅ）３４との絶縁耐圧も悪化する。
逆に、Ｖ−ＰＮＰのｐ型コレクタ領域（Ｖ−ＰＷ）３２の深さが浅いと、図８に示すように、ｎ型ベース領域（Ｎ−Ｂａｓｅ）３４の幅が狭くなるために、コレクタ抵抗は小さくなるものの、ベース・コレクタ接合耐圧は劣化し、パンチスルーが起きやすくなってしまう。
したがって、ｐ型コレクタ領域（Ｖ−ＰＷ）３２を形成するにあたり、ｎ型ウェルを共用しているため、深さ位置に対するマージンを大きく設定してようとしても、以上の理由から大きな制約を受けてしまう。
図７及び図８は、図６と同じ図３（ｈ）の線II−IIに沿った不純物濃度分布を示す説明用の図である。
【００２７】
Ｖ−ＰＮＰのｎ型分離領域及びｎ型ベース領域をそれぞれ別のマスクを使ってイオン注入すれば、以上の問題を解決することができるものの、マスク枚数が増えるために製造コストが増大する。そこで、マスク枚数を増やすことなく上述の問題を解決するために、本発明方法を発明した。
次に実施形態例１を挙げて、本発明方法を具体的に説明する。
【００２８】
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の一例である。図９から図１１は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本実施形態例では、先ず、参考実施形態例と同様にして、シリコン基板１２にシリコン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成し、参考実施形態例の図１（ｂ）に示す層構造を有する基板を得る。
【００２９】
次いで、図９（ａ）に示すように、フォトレジスト膜のマスク４９を形成して、ｎ型不純物を注入エネルギー６００〜８００Kev 、ドーズ量１×１０13〜１×１０14ｃｍ-2でイオン注入し、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５０を同時に形成する。
次いで、図９（ｂ）に示すように、フォトレジスト膜のマスク５１を形成して、ｐ型不純物を注入エネルギー１００〜３００Kev 、ドーズ量１×１０13〜１×１０14ｃｍ-2でイオン注入し、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に形成する。
次に、図１０（ｃ）に示すように、フォトレジスト膜のマスク５３を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４を形成する。
【００３０】
次いで、図１０（ｄ）に示すように、図９（ｃ）と同じマスク５３を使って、素子分離領域を抜けない注入エネルギー及びドーズ量２×１０13〜４×１０13で、ｐ型不純物としてＢイオン又はＢＦ2 イオンをイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１０（ｅ）に示すように、フォトレジスト膜のマスク５５を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１．５×１０13でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成する。
次いで、図１０（ｆ）に示すように、図１０（ｅ）に示す同じマスク５５を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０13でイオン注入し、Ｖ−ＰＮＰのｐ型コレクタ領域５４を形成する。
【００３１】
続いて、図１１に示すように、図１０（ｅ）に示す同じマスク５５を使って、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０12でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００３２】
次いで、後述する実施形態例４と同様にして、電極引き出し領域、ゲート電極、エミッタ電極、エミッタ等を形成する。
【００３３】
本実施形態例では、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コレクタ領域５４をそれぞれ他の不純物領域から独立して別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレクタ領域５４の深さ位置を自在に制御することができ、また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができ、従って、Ｖ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
尚、不純物領域の形成に際し、実施形態例１のマスクの所要枚数は、マスク１５、４９、５１、５３及び５５の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００３４】
実施形態例２
実施形態例１では、ＣＭＯＳ工程のイオン注入を利用してＶ−ＰＮＰのｎ型分離領域（ＮＷ）５０を形成しているが、これでは、十分に深く形成することができない。従って、十分に深いｎ型分離領域を形成するためには、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利用してｎ型分離領域４０を形成する方が好ましい。
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の別の例であって、ＮＰＮのｎ型コレクタ領域形成時のイオン注入を利用してｎ型分離領域４０を形成する方法である。図１２から図１４は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
本実施形態例では、先ず、参考実施形態例と同様にして、シリコン基板１２にシリコン酸化膜１４を形成し、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成する。
次に、参考実施形態例と同様にして、ＮＰＮのｎ型コレクタ電極引き出し領域１６、続いて、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８、更に、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を形成し、参考実施形態例の図２（ｄ）に示す層構造を有する基板を作製する。
【００３５】
次いで、図１２（ａ）に示すように、フォトレジスト膜のマスク３９を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ-2でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４と、Ｖ−ＰＮＰの横方向分離領域、即ちｎ型環状分離領域（ＢＷ）４０とを同時に形成する。ｎ型環状分離領域（ＢＷ）４０は、平面的には、図１５に示すように、四角形の環状の領域になっている。
次いで、図１２（ｂ）に示すように、図１２（ａ）に示す同じマスク３９を使って、素子分離領域１４を突き抜けないエネルギー及びドーズ量１〜４×１０13ｃｍ-2でｐ型不純物としてＢイオン又はＢＦ2 イオンをイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１２（ｃ）に示すように、フォトレジスト膜のマスク４１を形成し、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１×１０13〜５×１０13ｃｍ-2でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向の分離領域、即ちｎ型下部分離領域（Ｖ−ＮＷ）４２を形成する。
【００３６】
次いで、図１３（ｄ）に示すように、図１３（ｃ）に示す同じマスク４１を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０13ｃｍ-2でイオン注入し、ｎ型下部分離領域（Ｖ−ＮＷ）４２上にＶ−ＰＮＰのｐ型コレクタ領域４４を形成する。
続いて、図１３（ｅ）に示すように、図１３（ｃ）に示す同じマスク４１を使い、連続イオン注入で、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０12ｃｍ-2でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００３７】
次いで、図１４（ｆ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３５を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図示しないが、ＰＮＰ形成領域を開口したマスクをＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域に高濃度のｐ型不純物をポリシリコン膜３３に注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図１４（ｇ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ- 、Ｐ- ）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３４に不純物を拡散させてエミッタ３９を形成する。
【００３８】
本実施形態例では、Ｖ−ＰＮＰのｎ型下部分離領域４２、次いでｐ型コレクタ領域４４をそれぞれ他の不純物領域の形成とは独立して別個に形成しているので、ｎ型下部分離領域４２及びｐ型コレクタ領域４４の深さ位置を自在に制御することができる。
また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができる。その結果、Ｖ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
尚、不純物領域の形成に際し、実施形態例２のマスクの所要枚数は、マスク１５、１７、１９、３９及び４１の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００３９】
実施形態例３
本実施形態例は、本発明方法に係る半導体装置の製造方法の実施形態の更に別の例である。図１６から図１８は、本実施形態例の製造方法で半導体装置を製造する際の各工程毎の層構造を示す断面図である。
実施形態例２は、ＰＭＯＳのｎ型ウエル領域の形成と同時にイオン注入してＶ−ＰＮＰのｎ型環状分離領域を形成しているが、本実施形態例では、ＰＭＯＳのｎ型ウエル領域の形成及びＮＰＮのｎ型コレクタ領域形成に合わせてそれぞれ同時にイオン注入して２段のＶ−ＰＮＰのｎ型環状分離領域を形成している。
本実施形態例では、先ず、実施形態例２と同様にして、シリコン基板１２にシリコン酸化膜１４を形成して、ＰＭＯＳ、ＮＭＯＳ、ＮＰＮ、及びＶ−ＰＮＰを相互に分離する素子分離領域１４を形成し、次いで、ＮＰＮのｎ型コレクタ電極引き出し領域１６を形成する。
次いで、ＰＭＯＳのｎ型ウエル領域（ＮＷ）１８及びＶ−ＰＮＰのｎ型環状分離領域（ＮＷ）５０を同時に形成する。続いて、ＮＭＯＳのｐ型ウエル領域（ＰＷ）２０及びＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域（ＰＷ）２２を同時に形成し、実施形態例２の図１１（ｂ）に示す層構造を有する基板を得る。
【００４０】
次に、図１６（ａ）に示すように、フォトレジスト膜のマスク５６を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１０００Kev 、ドーズ量３．０×１０13でイオン注入し、ＮＰＮのｎ型コレクタ領域（ＢＷ）２４及びＶ−ＰＮＰｎ型環状分離領域（ＮＷ）５０に接してその下側にＶ−ＰＮＰ深部ｎ型環状分離領域（ＢＷ）５０ａを形成する。
【００４１】
次いで、図１６（ｂ）に示すように、図１６（ａ）と同じマスク５６を使って、連続イオン注入により、ｐ型不純物としてＢイオン又はＢＦ2 イオンを、素子分離領域を突き抜けないエネルギー及びドーズ量２×１０13〜４×１０13でイオン注入し、ＮＰＮのｐ型ベース領域（Ｐ−Ｂａｓｅ）２８を形成する。
次に、図１６（ｃ）に示すように、フォトレジスト膜のマスク５７を形成して、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１３００Kev 、ドーズ量１．５×１０13でイオン注入し、ｎ型コレクタ形成領域及び更にその下方の領域を含む領域に、Ｖ−ＰＮＰの下方向のｎ型分離領域、即ち即ちｎ型下部分離領域（Ｖ−ＮＷ）５２を形成する。
【００４２】
次いで、図１７（ｄ）に示すように、図１６（ｃ）に示す同じマスク５７を使って、ｐ型不純物としてＢイオンを注入エネルギー４００Kev 、ドーズ量３．０×１０13でイオン注入し、Ｖ−ＰＮＰのｐ型コレクタ領域５４を形成する。
続いて、図１７（ｅ）に示すように、図１６（ｃ）に示す同じマスク５７を使って、連続イオン注入により、ｎ型不純物としてＰ（リン）イオンを注入エネルギー１４０Kev 、ドーズ量６．０×１０12でイオン注入し、Ｖ−ＰＮＰのｎ型ベース領域（Ｎ−Ｂａｓｅ）３４を形成する。
【００４３】
次いで、図１７（ｆ）に示すように、ゲート酸化膜２９を成膜し、次いでゲート酸化膜２９にＮＰＮ及びＰＮＰのエミッタコンタクトを開口し、更に基板全面にポリシリコン膜３３を成膜する。続いて、ＰＮＰ形成領域上にマスク３５を形成して、ＰＮＰ形成領域以外の領域に高濃度のｎ型不純物をポリシリコン膜３３に注入する。
続いて、図１８（ｇ）に示すように、ＰＮＰ形成領域を開口したマスク５８をＰＮＰ形成領域以外の領域上に形成し、ＰＮＰ形成領域のポリシリコン膜３３に高濃度のｐ型不純物を注入する。次いで、熱処理を施し、ポリシリコン膜３３にイオン注入された不純物を拡散させる。
次に、図１８（ｈ）に示すように、ポリシリコン膜３３をパターニングして、ＰＭＯＳ及びＮＭＯＳのゲート電極３６及びＮＰＮ及びＰＮＰのエミッタ電極３７を形成し、続いて、図１８（ｉ）に示すように、電極の側面にサイドウォール３８を形成し、イオン注入して電極引き出しのための高濃度領域（Ｎ- 、Ｐ- ）を形成する。更に、熱処理を施して、ポリシリコン膜３３からベース２８、３４に不純物を拡散させてエミッタ３９を形成する。
【００４４】
ＮＰＮのｎ型コレクタ形成と同時にｎ型環状分離領域を形成する実施形態例２の場合、ｎ型環状分離領域の濃度プロファイルは、図１９に示すように、深さの浅い領域で、不純物濃度が低い濃度プロファイルになる。従って、実施形態例２では、ｎ型環状分離領域の絶縁性を維持するため、環状分離領域の幅を広くする必要がある。
一方、実施形態例３では、先ず、ＰＭＯＳのｎ型ウエル形成時に同時にイオン注入して、深さの浅い領域に濃度ピークを有するｎ型環状分離領域（ＮＷ）５０を形成し、次いでＮＰＮのｎ型コレクタ形成時に同時に、ＰＭＯＳのｎ型ウエル形成時より高い注入エネルギーでイオン注入し、深さの深い領域に濃度ピークを有する深部ｎ型環状分離領域（ＢＷ）５０ａを形成している。これにより、本実施形態例のｎ型環状分離領域の濃度プロファイルは、図２０に示すように、深さの浅い領域５０（ＮＷ）及び深い領域５０ａ（ＢＷ）に濃度ピークを有し、ｎ型環状分離領域の全深さにわたり、環状分離領域の横方向の絶縁性が良好になる。
従って、図２１に示すように、環状分離領域の幅を狭くすることができるので、半導体装置全体の所要面積を小さくでき、半導体装置の微細化に寄与する。
本実施形態例では、前述の実施形態例１及び２と同様に、Ｖ−ＰＮＰのｎ型下部分離領域５２、次いでｐ型コレクタ領域５４をそれぞれ他の不純物領域から独立して別個に形成しているので、Ｖ−ＰＮＰのｎ型下部分離領域５２及びｐ型コレクタ領域５４の深さ位置を自在に制御することができ、また、打ち返しイオン注入ではなく、独立してＶ−ＰＮＰのｎ型ベース領域３４を形成しているので、不純物のピーク濃度を所望通りに制御することができるのでＶ−ＰＮＰバイポーラトランジスタの電気特性をＮＰＮバイポーラトランジスタから独立して最適化することができる。
【００４５】
尚、不純物領域の形成に際し、実施形態例３のマスクの所要枚数は、マスク１５、４９、５１、５６及び５７の５枚の枚数であって、参考実施形態例で必要としたマスク１５、１７、１９、２１及び３１の５枚の所要マスク枚数と同じである。
【００４６】
半導体装置の実施形態例
本実施形態例は、本発明に係る半導体装置の実施形態の一例であって、図２２（ａ）は本実施形態例の半導体装置の層構造を示す断面図、図２２（ｂ）は図２２（ａ）の線III −III での断面図である。
本実施形態例の半導体装置６０は、図２２（ａ）に示すように、素子分離領域６２及び絶縁ウエル領域６４により他の半導体素子から素子分離されているＰＮＰ型バイポーラトランジスタ６６をｐ型シリコン基板６８に備えた半導体装置である。ＰＮＰ型バイポーラトランジスタ６６は、垂直型のバイポーラトランジスタであって、ｐ型エミッタ領域７０、ｎ型ベース領域７２、ｐ型コレクタ領域７４、及びコレクタ電極引き出し領域７６を備えている。
ｐ型コレクタ領域７４は、下部がｎ型下部分離領域７８によって、周囲がｎ型環状分離領域８０によって、ｐ型シリコン基板６８から電気的に分離されている。ｎ型環状分離領域８０は、素子分離領域６２から下方に、図２２（ｂ）に示すように、環状に形成され、ｐ型コレクタ領域７４の周囲及びｎ型下部分離領域７８の上部の周囲を取り巻き、ｐ型コレクタ領域７４をｐ型シリコン基板６８から電気的に分離している。
ｎ型分離領域が、ｎ型下部分離領域７８とｎ型環状分離領域８０とから構成されているので、ｎ型下部分離領域７８の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性を独立して最適化できる。
【００４７】
実施形態例１〜３では、ｐ型基板を例にして、本発明装置及び本発明方法を説明したが、ｐ型基板に代えてｎ型基板を使用することもできる。ｎ型基板を使用する際には、本発明方法の実施形態例１〜３及び本発明装置の実施形態例で、それぞれ、ｎ型をｐ型に、ｐ型をｎ型に読み代えることにより適用できる。
【００４８】
【発明の効果】
ＮＰＮバイポーラトランジスタとＰＮＰバイポーラトランジスタを同一基板に形成する際、参考実施形態例によれば、打ち返しイオン注入法を使用することにより、少ないマスク枚数で所定の不純物領域を形成することできる。
第２、第３及び第４の発明方法によれば、例えばｐ型シリコン基板にＮＰＮ型バイポーラトランジスタ及びＰＮＰ型バイポーラトランジスタを有する半導体装置を製造する場合、不純物領域の形成に際し、参考実施形態例と同じマスクの所要枚数で、ＰＮＰ型バイポーラトランジスタのｎ型下部分離領域、次いでｎ型コレクタ領域をそれぞれ独立して形成することができる。これにより、ｎ型コレクタ領域の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性をＮＰＮ型バイポーラトランジスタから独立して最適化できる。また、打ち返しでなく、独立してＰＮＰ型バイポーラトランジスタのｎ型ベース領域を形成しているので、ベース領域のピーク不純物濃度を所望通りに制御することができる。
本発明に係る半導体装置では、例えばｐ型シリコン基板にＰＮＰ型バイポーラトランジスタを有する半導体装置の場合、ＰＮＰ型バイポーラトランジスタのｐ型コレクタ領域をｐ型シリコン基板から分離するｎ型分離領域が、ｎ型下部分離領域とｎ型環状分離領域とから構成されているので、ｎ型下部分離領域の深さ位置を自在に制御することができ、従って、Ｖ−ＰＮＰの電気特性をＮＰＮ型バイポーラトランジスタから独立して最適化できる。
【図面の簡単な説明】
【図１】参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図２】図１に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図３】図２に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図４】図３に続いて、参考実施形態例の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図５】ｐ型ベース領域とｎ型分離領域の不純物濃度のプロファイルを示すグラフである。
【図６】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフである。
【図７】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフであって、ｐ型コレクタ領域が深くなった時の様子を示す。
【図８】ｎ型ベース領域、ｐ型コレクタ領域及びｎ型分離領域の不純物濃度のプロファイルを示すグラフである、ｐ型コレクタ領域が浅くなった時の様子を示す。
【図９】実施形態例１の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１０】図９に続いて、実施形態例１の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１１】図１０に続いて、実施形態例１の製造方法によって半導体装置を製造する際の工程の層構造を示す断面図である。
【図１２】実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１３】図１２に続いて、実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１４】図１３に続いて、実施形態例２の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１５】環状分離領域の平面図である。
【図１６】実施形態例３の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１７】図１６に続いて、実施形態例３の製造方法によって半導体装置を製造する際の各工程毎の層構造を示す断面図である。
【図１８】図１７に続いて、実施形態例３の製造方法によって半導体装置を製造する際の工程の層構造を示す断面図である。
【図１９】実施形態例３のｎ型環状分離領域の不純物濃度のプロファイルを示すグラフである。
【図２０】実施形態例３のｎ型環状分離領域の不純物濃度のプロファイルを示すグラフである。
【図２１】実施形態例３の環状分離領域の平面図である。
【図２２】図２２（ａ）は半導体装置の実施形態例の層構造を示し、図２２（ｂ）はｎ型環状分離領域の平面形状を示す模式的平面図である。
【図２３】従来の半導体装置の製造方法によって形成された半導体装置の層構造を示す断面図である。
【符号の説明】
１２  ｐ型シリコン基板
１４  素子分離領域
１６  ＮＰＮのｎ型コレクタ電極引き出し領域
１８  ＰＭＯＳのｎ型ウエル領域
２０  ＮＭＯＳのｐ型ウエル領域
２２  ＮＰＮとＶ−ＰＮＰとの絶縁ウエル領域
２４  ＮＰＮのｎ型コレクタ領域
２６  Ｖ−ＰＮＰの分離領域
２８  ＮＰＮのｐ型ベース領域
２９  ゲート酸化膜
３０  Ｖ−ＰＮＰのｐ型ベース領域
３２  Ｖ−ＰＮＰのｐ型コレクタ領域
３３  ポリシリコン膜
３４  Ｖ−ＰＮＰのｎ型ベース領域
３６  ゲート電極
３７  エミッタ電極
３８  サイドウォール
３９  エミッタ
４０  Ｖ−ＰＮＰのｎ型環状分離領域
４２  Ｖ−ＰＮＰのｎ型下部分離領域
４４  Ｖ−ＰＮＰのｐ型コレクタ領域
５０  Ｖ−ＰＮＰのｎ型環状分離領域
５０ａ  Ｖ−ＰＮＰの深部ｎ型環状分離領域
５２  Ｖ−ＰＮＰのｎ型下部分離領域
５４  Ｖ−ＰＮＰのｐ型コレクタ領域
６０  本発明に係る半導体装置の実施形態例
６２  素子分離領域
６４  絶縁ウエル領域
６６  ＰＮＰ型バイポーラトランジスタ
６８  ｐ型シリコン基板
７０  ｐ型エミッタ領域
７２  ｎ型ベース領域
７４  ｐ型コレクタ領域
７６  コレクタ電極引き出し領域
７８  ｎ型下部分離領域
８０  ｎ型環状分離領域
【図１】
0003902412.tif 000002
【図２】
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【図３】
0003902412.tif 000004
【図４】
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【図５】
0003902412.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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