(57)【特許請求の範囲】
【請求項１】
基板上に、
平行に設けられた複数の容量線及び複数の走査線と、前記走査線と交差するように設けられた複数のデータ線と、前記走査線と前記データ線の交差部に設けられた薄膜トランジスタとにより構成される表示領域と、前記表示領域に隣接して設けられた周辺駆動回路領域とを有し、前記薄膜トランジスタの下層側に遮光層が設けられ、該遮光膜と前記薄膜トランジスタとの間には絶縁膜が設けられ、前記容量線は前記絶縁膜に設けられたコンタクトホールを介して前記遮光層に接続され、前記薄膜トランジスタの電気特性を測定する第１テストパターンと第２テストパターンとを具備してなるアレイ基板の検査方法であって、
前記第１テストパターンは、前記遮光膜と前記容量線とのコンタクト抵抗を測定するパターンを含み、
前記第１テストパターンと前記第２テストパターンを、同一のプローブカードにてそれぞれ測定する工程を具備することを特徴とするアレイ基板の検査方法。
【請求項２】
前記第２テストパターンは、前記絶縁膜の電気抵抗を測定するパターンを含むことを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項３】
前記薄膜トランジスタは、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタとを有し、
前記第１テストパターンは、前記Ｎ型薄膜トランジスタの電気特性を測定するテストパターンであり、
前記第２テストパターンは、前記Ｐ型薄膜トランジスタの電気特性を測定するテストパターンであることを特徴とする請求項１または２に記載のアレイ基板の検査方法。
【請求項４】
前記第１テストパターン及び前記第２テストパターンは、それぞれ同一に配置された複数のパッド部を有し、
前記プローブカードは、前記複数のパッド部に対応したプローブ針を有することを特徴とする請求項１ないし３のいずれか一項に記載のアレイ基板の検査方法。
【請求項５】
請求項１から請求項４のいずれか一項に記載のアレイ基板の検査方法を含むことを特徴とするアレイ基板の製造方法。
【請求項６】
基板上に、
平行に設けられた複数の容量線及び複数の走査線と、前記走査線と交差するように設けられた複数のデータ線と、前記走査線と前記データ線の交差部に設けられた薄膜トランジスタとにより構成される表示領域と、前記表示領域に隣接して設けられた周辺駆動回路領域とを有し、前記薄膜トランジスタの下層側に遮光層が設けられ、該遮光膜と前記薄膜トランジスタとの間には絶縁膜が設けられ、前記容量線は、前記絶縁膜に設けられたコンタクトホールを介して前記遮光層に接続され、前記薄膜トランジスタの電気特性を測定する第１テストパターン及び第２テストパターンとを具備してなるアレイ基板であって、
前記第１テストパターンは、前記遮光膜と前記容量線とのコンタクト抵抗を測定するパターンを含み、
前記第１テストパターン及び前記第２テストパターンそれぞれの前記測定に、共通のプローブカードが用いられるように、前記第１テストパターン及び前記第２テストパターンそれぞれの複数のパッド部が配置されてなることを特徴とするアレイ基板。
【請求項７】
前記第２テストパターンは、前記絶縁膜の電気抵抗を測定するパターンを含むことを特徴とする請求項６に記載のアレイ基板。
【請求項８】
前記第１テストパターン及び前記第２テストパターンそれぞれの複数のパッド部の配置が同一であることを特徴とする請求項６または７に記載のアレイ基板。
【請求項９】
前記素子は、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタとを有し、
前記第１テストパターンは、前記Ｎ型薄膜トランジスタの電気特性を測定するテストパターンであり、
前記第２テストパターンは、前記Ｐ型薄膜トランジスタの電気特性を測定するテストパターンであることを特徴とする請求項６ないし８のいずれか一項に記載のアレイ基板。
【請求項１０】
請求項６から請求項９のいずれか一項に記載のアレイ基板を有することを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電極基板の製造方法に属し、特に、電極基板上に形成されるスイッチング素子の電気特性を測定するテストパターンのの技術分野に属する。
【０００２】
【従来の技術】
電気光学装置は、一般にスイッチング素子が複数配置された電極基板から構成する。例えば、電気光学装置としての液晶装置は、電極基板であるＴＦＴアレイ基板と対向基板との間に液晶層が挟持して構成される。
【０００３】
かかるＴＦＴアレイ基板は、一般に、基板上に互いに交差する走査線及びデータ線が配置され、各交差部毎にスイッチング素子及び画素電極が形成されている。更に、基板上には、スイッチング素子や画素電極などの電気特性を測定するために、表示領域外にテストパターンが配置されている。
【０００４】
このテストパターンには、例えば、スイッチング素子特性を測定するためのパターン、画素電極に用いられる導電膜の抵抗値を測定するためのパターンやコンタクトホールにおけるコンタクト抵抗値を測定するためのパターンなどが配置されており、プローバを用いて各素子の電気特性が測定される。
【０００５】
【発明が解決しようとする課題】
本発明は、上述のテストパターンを用いた測定が効率良く行われるテストパターンを有する電極基板、電極基板の製造方法並びに電気光学装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
このような課題を解決するため、本発明は以下にような構成を採用している。
【０００７】
本発明のアレイ基板の検査方法は、基板上に、平行に設けられた複数の容量線及び複数の走査線と、前記走査線と交差するように設けられた複数のデータ線と、前記走査線と前記データ線の交差部に設けられた薄膜トランジスタとにより構成される表示領域と、前記表示領域に隣接して設けられた周辺駆動回路領域とを有し、前記薄膜トランジスタの下層側に遮光層が設けられ、該遮光膜と前記薄膜トランジスタとの間には絶縁膜が設けられ、前記容量線は前記絶縁膜に設けられたコンタクトホールを介して前記遮光層に接続され、前記薄膜トランジスタの電気特性を測定する第１テストパターンと第２テストパターンとを具備してなるアレイ基板の検査方法であって、前記第１テストパターンは、前記遮光膜と前記容量線とのコンタクト抵抗を測定するパターンを含み、前記第１テストパターンと前記第２テストパターンを、同一のプローブカードにてそれぞれ測定する工程を具備することを特徴とする。
また、本発明のアレイ基板の検査方法は、前記第２テストパターンが、前記絶縁膜の電気抵抗を測定するパターンを含むことを特徴とする。
【０００８】
本発明のこのような構成によれば、基板上に配置される複数のテストパターンに対して、共通のプローブカードにて測定することができるため、簡易に測定することができるという効果を有する。ここで、素子とは、配線、電極、スイッチング素子、スイッチング素子を構成する半導体層やゲート電極といった各種素子、コンタクトホールなどを含む。
【０００９】
また、本発明のアレイ基板の検査方法は、前記薄膜トランジスタは、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタとを有し、前記第１テストパターンは、前記Ｎ型薄膜トランジスタの電気特性を測定するテストパターンであり、前記第２テストパターンは、前記Ｐ型薄膜トランジスタの電気特性を測定するテストパターンであることを特徴とする。
【００１０】
また、前記第１テストパターン及び前記第２テストパターンは、それぞれ同一の配置にて配置された複数のパッド部を有し、前記プローブカードは、前記複数のパッド部に対応したプローブ針を有することを特徴とする。第１テストパターンで用いるプローブ針と第２テストパターンで用いるプローブ針を共通化することができる。
【００１１】
本発明のアレイ基板の製造方法は、上述したアレイ基板の検査方法を含むことを特徴とする。
本発明のアレイ基板は、基板上に、平行に設けられた複数の容量線及び複数の走査線と、前記走査線と交差するように設けられた複数のデータ線と、前記走査線と前記データ線の交差部に設けられた薄膜トランジスタとにより構成される表示領域と、前記表示領域に隣接して設けられた周辺駆動回路領域とを有し、前記薄膜トランジスタの下層側に遮光層が設けられ、該遮光膜と前記薄膜トランジスタとの間には絶縁膜が設けられ、前記容量線は、前記絶縁膜に設けられたコンタクトホールを介して前記遮光層に接続され、前記薄膜トランジスタの電気特性を測定する第１テストパターン及び第２テストパターンとを具備してなるアレイ基板であって、前記第１テストパターンは、前記遮光膜と前記容量線とのコンタクト抵抗を測定するパターンを含み、前記第１テストパターン及び前記第２テストパターンそれぞれの前記測定に、共通のプローブカードが用いられるように、前記第１テストパターン及び前記第２テストパターンそれぞれの複数のパッド部が配置されてなることを特徴とする。
また、本発明のアレイ基板は、前記第２テストパターンが、前記絶縁膜の電気抵抗を測定するパターンを含むことを特徴とする。
【００１２】
本発明のこのような構成によれば、テストパターンを測定することにより、間接的に基板上に形成される素子の特性を測定することができ、また、基板上に配置される複数のテストパターンに対して、共通のプローブカードにて測定することができるため、簡易に測定することができるという効果を有する。ここで、素子とは、配線、電極、スイッチング素子、スイッチング素子を構成する半導体層やゲート電極といった各種素子、コンタクトホールなどを含む。
【００１３】
また、前記第１テストパターン及び前記第２テストパターンそれぞれの複数のパッド部の配置が同一であることを特徴とする。
【００１４】
また、前記素子は、Ｎ型薄膜トランジスタ及びＰ型薄膜トランジスタとを有し、前記第１テストパターンは、前記Ｎ型薄膜トランジスタの電気特性を測定するテストパターンであり、前記第２テストパターンは、前記Ｐ型薄膜トランジスタの電気特性を測定するテストパターンであることを特徴とする。このように、異なる型のトランジスタを複数形成する場合においても、プローブカードを共通化することができる。
【００１５】
本発明の電極基板は、上述に記載の電極基板の製造方法により製造されたことを特徴とする。このような構成によれば、テストパターンにより、間接的に実効領域の素子の特性を測定することができる。このため、例えば、実効領域中の素子に、直接プローブ針を接触させ、誤ってプローブ針により素子を傷つけることもなく、品質の高い電極基板を得ることができる。
【００１６】
本発明の電気光学装置は、上述に記載のアレイ基板を有することを特徴とする。このような構成によれば、テストパターンによる測定により良品と判断された電極基板が用いられた電気光学装置を得ることができるため、表示品位の高い電気光学装置を得ることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を、電極基板としてのＴＦＴアレイ基板が組み込まれた電気光学装置としての液晶装置を例にあげ、図面に基づいて説明する。
【００１８】
まず、液晶装置の構成を図１及び図２を参照して説明する。図１は、液晶装置の表示領域を構成するマトリクス状に形成された複数の画素における各種素子及び配線等の等価回路、周辺駆動回路領域を示す図である。図２は、液晶装置の表示領域及び周辺駆動回路領域の一部を示す縦断面図である。尚、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１９】
図１に示すように、液晶装置の一部を構成する電極基板としてのＴＦＴアレイ基板１０は、表示領域とこの表示領域に隣接して配置される周辺駆動回路領域とから構成される。
【００２０】
表示領域には、平行に配置された容量線３ｂ及び走査線３と、走査線３と交差して配置されたデータ線６と、これら走査線３とデータ線６との交差部毎にマトリクス状に配置された画素電極９ａと、画素電極９aを制御するためのスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）３０とが配置される。画像信号が供給されるデータ線６にはＴＦＴ３０のソース領域が電気的に接続され、走査信号が供給される走査線３にはＴＦＴ３０のゲート領域が電気的に接続している。
【００２１】
周辺駆動回路領域には、走査線駆動回路１０４及びデータ線駆動回路１０１が配置されており、走査線駆動回路１０４は走査線信号を走査線３へ供給し、データ線駆動回路１０１は画像信号をデータ線６へ供給している。
【００２２】
走査線駆動回路１０４は、外部制御回路である電源回路から供給される電源、外部制御回路である制御系回路から供給される基準クロック及びその反転クロック等に基づいて、所定タイミングで走査線３に走査信号をパルス的に線順次で印加する。
【００２３】
また、データ線駆動回路１０１は、サンプリング回路、シフトレジスタ、プリチャージ回路からなる。サンプリング回路は、画像信号をデータ線１本ずつに書き込む働きをし、シフトレジストは、このサンプリング回路の動作タイミングをコントロールする働きをしている。プリチャージ回路は、各データ線６について画像信号の供給に先行するタイミングでプリチャージ信号を書き込むように、外部制御回路からプリチャージ回路駆動信号が供給される。サンプリング回路は、画像信号回路１５２から供給される画像信号が入力されると、これらをサンプリングする。即ち、サンプリング回路駆動信号が入力されると、画像信号をデータ線６に順次印加する。本実施形態では、シフトレジストの回路として、高速動作が可能な相補型トランジスタ構造を採用している。この相補型トランジスタは、Ｐ型トランジスタ及びＮ型トランジスタから構成される。
【００２４】
そして、基板の一辺側には、走査線駆動回路１０４及びデータ線駆動回路１０１にそれぞれ配線１２７により電気的に接続される複数の端子部１２０ａからなる端子群１２０が配置されている。この端子群１２０を挟むように端子群１２０の両側には、第１テストパターンとしてのＮ型トランジスタ用テストパターン１３０と第２テストパターンとしてのＰ型トランジスタ用テストパターン１４０とが配置されている。また、これらのテストパターンは、テストパターンを用いた測定後、基板を切断してこの部分を除去しても構わないし、そのまま残していても良い。尚、これらのテストパターン１３０、１４０については、後述する。
【００２５】
図２の断面図に示すように、液晶装置２００は、ＴＦＴアレイ基板１０と、これに対向配置される対向基板２０との間に液晶層５０を備えている。尚、図２においては、周辺駆動回路領域として、シフトレジスタに用いられる相補型トランジスタの構造の部分を例にあげて説明する。
【００２６】
表示領域におけるＴＦＴアレイ基板１０には、例えば石英からなる基板２１０上に、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御するスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴ）３０が設けられている。ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各ＴＦＴ３０との間には、遮光膜１１ａが設けられている。遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、遮光膜１１ａが破壊されたり溶融しないようにできる。
【００２７】
更に、遮光膜１１ａと複数のＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、ＴＦＴ３０を構成する半導体層１ａを遮光膜１１ａから電気的絶縁するために設けられるものである。更に、下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。
【００２８】
ＴＦＴ３０は、半導体層１ａと、これを覆うゲート絶縁膜２と、ゲート絶縁膜２上に、半導体層１ａのチャネル領域１ａ’に対応して配置されたゲート電極３ａとを有する。ＴＦＴ３０は、例えばＢ（ボロン）イオンが不純物として半導体層に注入されて形成されたＰ型ＴＦＴ構造を有し、また、ＬＤＤ構造を有している。半導体層１ａは、チャネル領域１ａ’と、このチャネル領域を挟むように両側に配置された不純物イオンが低濃度の低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと、更にこれらの領域を挟むように配置された不純物イオンが高濃度の高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとから構成されている。
【００２９】
ゲート絶縁膜上には、ドープドポリシリコンからなる走査線３、走査線３の一部であるゲート電極３ａ、そして容量線３ｂが配置されている。そして、これら走査線３、ゲート電極３ａ及び容量線３ｂを覆うように第１層間絶縁膜８１が配置され、更に、タングステンシリサイド（ＷＳｉ）からなる中継層８０が第１層間絶縁膜８１上に配置されている。容量線３ｂは、下地絶縁膜１２、ゲート絶縁膜２及び第１層間絶縁膜８１に形成されたコンタクトホール１３を介して、遮光膜１１ａと電気的に接続されている。
【００３０】
そして、半導体層１ａを高濃度ドレイン領域１ｅから延設した半導体層を蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を蓄積容量電極として、これらの蓄積容量電極の間にゲート絶縁膜２を介在することにより第１蓄積容量７０ａが形成される。更に、容量線３ｂと対向する前述の中継層８０の一部を蓄積容量電極とし、これらの電極間に第１層間絶縁膜８１を設けることにより、第２蓄積容量７０ｂが形成されている。そして、これら第１及び第２蓄積容量７０ａ及び７０ｂがコンタクトホール８ａを介して並列接続されて蓄積容量７０が形成されている。
【００３１】
更に、中継層８０を覆って、第１層間絶縁膜８１上に第２層間絶縁膜４が配置される。第２層間絶縁膜４上には、走査線３と交差して形成されたデータ線６が配置されている。データ線６は、Ａｌ等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成され、ここではＡｌから構成している。データ線６は、ゲート絶縁膜２、第１層間絶縁膜８１及び第２層間絶縁膜４に形成されたコンタクトホール４を介して、高濃度ソース領域１ｄと電気的に接続されている。データ線６を含む第２層間絶縁膜４上には、第３層間絶縁膜７が配置され、第３層間絶縁膜７上にはＩＴＯ（Indium  Tin  Oxide）からなる画素電極９ａが配置されている。
【００３２】
高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが中継層８０を中継して接続されている。ゲート絶縁膜２及び第１層間絶縁膜８１に形成されたコンタクトホール８ａを介して、高濃度ドレイン領域１ｅは、中継層８０と電気的に接続されている。更に、第２層間絶縁膜４及び第３層間絶縁膜７に形成されたコンタクトホール８ｂを介して、中継層８０と画素電極９ａとは電気的に接続されている。
【００３３】
画素電極９ａを含む第３層間絶縁膜上には、ポリイミドからなる配向膜１６が配置されている。
【００３４】
一方、周辺駆動回路領域におけるＴＦＴアレイ基板１０には、Ｐ型トランジスタ（以下、ＰチャネルＴＦＴ）１４０と、Ｎ型トランジスタ（以下、ＮチャネルＴＦＴ）１６０とからなる相補型トランジスタが配置されている。この相補型トランジスタと石英基板２１０との間には、表示領域中の下地絶縁膜１２と同じ下地絶縁膜１２が同層で配置されている。
【００３５】
ＰチャネルＴＦＴ１４０は、表示領域中のＴＦＴ３０と同様に、例えばＢイオンが不純物として注入されて製造され、ＮチャネルＴＦＴ１６０は、例えばＰイオンが不純物として注入されて製造されている。
【００３６】
これらのＰチャネルＴＦＴ１４０とＮチャネルＴＦＴ１６０は、それぞれＬＤＤ構造を有しており、ＰチャネルＴＦＴ１４０の半導体１４１は、チャネル領域１４１ａと、このチャネル領域を挟むように両側に配置された不純物イオンが低濃度の低濃度ソース領域１４１ｂ及び低濃度ドレイン領域１４１ｃと、更にこれらの領域を挟むように配置された不純物イオンが高濃度の高濃度ソース領域１４１ｄ及び高濃度ドレイン領域１４１ｅとから構成されている。また、ＮチャネルＴＦＴ１６０の半導体１６１は、チャネル領域１６１ａと、このチャネル領域を挟むように両側に配置された不純物イオンが低濃度の低濃度ソース領域１６１ｂ及び低濃度ドレイン領域１６１ｃと、更にこれらの領域を挟むように配置された不純物イオンが高濃度の高濃度ソース領域１６１ｄ及び高濃度ドレイン領域１６１ｅとから構成されている。
【００３７】
それぞれの半導体層のチャネル領域１４１ａ、１６１ｂ上には、半導体層１４１及び１６１を覆って配置されたゲート絶縁膜２を介して、ゲート電極１４２、１６２が配置されている。これらのゲート電極１４２及び１６２は、表示領域中のＴＦＴ３０のゲート電極３ａと同層で形成されている。更に、これらのゲート電極１４２及び１６２を覆って、ゲート絶縁膜２上に、第１層間絶縁膜８１及び第２層間絶縁膜４が配置されている。第２層間絶縁膜４上には、ＰチャネルＴＦＴ１４０に対応したソース１４３及びドレイン１４４が、表示領域中のデータ腺６と同層で形成されている。ソース１４３及びドレイン１４４は、それぞれコンタクトホール１４５、１４６を介して、高濃度ソース領域１４１ｄ、高濃度ドレイン領域１４１ｅに電気的に接続されている。また、第２層間絶縁膜４上には、ＮチャネルＴＦＴ１６０に対応したソース１６３及びドレイン１６４も、表示領域中のデータ腺６と同層で形成されている。ソース１６３及びドレイン１６４は、それぞれコンタクトホール１６５、１６６を介して、高濃度ソース領域１６１ｄ、高濃度ドレイン領域１６１ｅに電気的に接続されている。
【００３８】
更に、これらソース１４３及び１６３、ドレイン１４４及び１６４を覆って第３層間絶縁膜７が配置されている。
【００３９】
他方、対向基板２０は、ガラス基板２２０上に、その全面に渡って対向電極２１、ポリイミドからなる配向膜２２が順次設けられて構成される。対向電極２１は例えば、ＩＴＯなどの透明導電性薄膜からなる。また、各画素の非開口領域に、遮光膜２３が設けられている。
【００４０】
次に、上述した第１テストパターンとしてのＮ型トランジスタ用テストパターン（以下、Ｎチャネルテストパターン）１３０と第２テストパターンとしてのＰ型トランジスタ用テストパターン（以下、Ｐチャネルテストパターン）１５０とについて、図３〜図９を用いて説明する。
【００４１】
図３はＮチャネルＴＦＴテストパターンの拡大図、図４はＰチャネルＴＦＴテストパターンの拡大図である。図５は、それぞれのテストパターンの測定時に共通して用いられるプローブカードの斜視図である。図６は図３の矩形状の点線で囲まれた領域Ａの拡大図であり、図７は図４の矩形状の点線で囲まれた領域Ｂの拡大図である。図８は図３の矩形状の点線で囲まれた領域Ｄの拡大図であり、図９は図４の矩形状の点線で囲まれた領域Ｅの拡大図である。
【００４２】
ＮチャネルＴＦＴテストパターン及びＰチャネルＴＦＴテストパターンは、それぞれ、上述した表示領域中のＴＦＴや画素電極、周辺駆動回路領域中のＴＦＴなどの各種素子の形成と同時に形成される。
【００４３】
図３に示すように、ＮチャネルＴＦＴテストパターン１３０は複数のパッド部１３１〜１３９を有し、図４に示すように、ＰチャネルＴＦＴテストパターン１５０は複数のパッド部１５１〜１５９を有する。図３及び図４に示すように、ＰチャネルＴＦＴテストパターン及びＮチャネルＴＦＴテストパターンそれぞれの複数のパッド部の配置は同一となっており、また、パッド部１３１〜１３９、１５１〜１５９は、上述の表示領域中の画素電極と同時に形成される。尚、ここでは、構造をわかりやすくするために、パッド部を画素電極と同じＩＴＯから形成しているが、パッド自体の低抵抗化のために、データ線と同層からなるアルミニウムとＩＴＯとが絶縁膜を介して積層され、絶縁膜中に形成されたコンタクトホールによりアルミニウム層とＩＴＯ層とが電気的に接続された冗長構造としても良い。更に、上述したバリア層と同層からなるタングステンシリサイド層も積層し、アルミニウム層、タングステンシリサイド層およびＩＴＯ層の３層を積層し、それぞれを電気的に接続した構造のパッドとしても良い。
【００４４】
また、図５は、ＰチャネルＴＦＴテストパターン及びＮチャネルＴＦＴテストパターンそれぞれの測定に共通に用いられるプローブカード１７０の斜視図である。プローブカード１７０は、測定装置であるプロ−バーに取り付けられ、図５に示すように、複数のプローブ針１７２〜１７９を有しており、パッド部にプローブ針を接触させて測定が行われる。
【００４５】
プローブカード１７０の点線で囲まれた矩形Ｃの領域に配置されるプローブ針１７１〜１７４は、図３のＮチャネルＴＦＴテストパターン１３０の点線で囲まれた矩形Ａの領域に配置されるパッド部１３１〜１３４及び図４のＰチャネルＴＦＴテストパターン１５０の点線で囲まれた矩形Ｂの領域に配置されるパッド部１５１〜１５４に対応する。すなわち、測定時においては、プローブ針１７１はパッド部１３１またはパッド部１５１に接触し、プローブ針１７２はパッド部１３２またはパッド部１５２に接触し、プローブ針１７３はパッド部１３３またはパッド部１５３に接触し、プローブ針１７４はパッド部１３４またはパッド部１５４に接触する。
【００４６】
プローブカード１７０の点線で囲まれた矩形Ｆの領域に配置されるプローブ針１７５〜１７９は、図３のＮチャネルＴＦＴテストパターン１３０の点線で囲まれた矩形Ｄの領域に配置されるパッド部１３５〜１３９及び図４のＰチャネルＴＦＴテストパターン１５０の点線で囲まれた矩形Ｅの領域に配置されるパッド部１５５〜１５９に対応する。すなわち、測定時においては、プローブ針１７５パッド部１３５またはパッド部１５５に接触し、プローブ針１７６はパッド部１３６またはパッド部１５６に接触し、プローブ針１７７はパッド部１３７またはパッド部１５７に接触し、プローブ針１７８はパッド部１３８またはパッド部１５８に接触し、プローブ針１７９はパッド部１３９またはパッド部１５９に接触する。
【００４７】
次に、各ＮチャネルＴＦＴテストパターン及びＰチャネルＴＦＴテストパターンの構造について、図６〜図８を用いて説明する。
【００４８】
図６は、図３のＮチャネルＴＦＴテストパターン１３０の矩形Ａに囲まれた領域の拡大図であり、図７は、図４のＰチャネルＴＦＴテストパターン１５０の矩形Ｂに囲まれた領域の拡大図である。
【００４９】
図８は、図３のＮチャネルＴＦＴテストパターン１３０の矩形Ｄに囲まれた領域の拡大図であり、図７は、図４のＰチャネルＴＦＴテストパターン１５０の矩形Ｅに囲まれた領域の拡大図である。
【００５０】
図６に示すように、ＮチャネルＴＦＴテストパターン１３０の矩形Ａに囲まれた領域には、表示領域中の容量線３ｂと遮光膜１１ａとのコンタクト抵抗を測定するパターンと、周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の高濃度不純物領域１６１ｄ及び１６１ｅの電気抵抗を測定するパターンと、周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の低濃度不純物領域１６１ｂ及び１６１ｃの電気抵抗を測定するパターンとが配置されている。
【００５１】
表示領域中の容量線３ｂと遮光膜１１ａとのコンタクト抵抗を測定するパターンは、パッド部１３１、パッド部１３４、容量線３ｂと同時に同層で形成されたドープドポリシリコン配線２３０ａ及び２３０ｂ、遮光膜１１ａと同時に同層で形成された遮光層２３１、ドープドポリシリコン配線２３０と遮光層２３１との間に介在したゲート絶縁膜２及び第１層間絶縁膜８１とから構成される。すなわち、ドープドポリシリコン配線２３０ａ、２３０ｂは、それぞれパッド部１３１、パッド１３４に、コンタクトホール４００、４０１を介して電気的に接続されている。更に、ドープドポリシリコン配線２３０ａ、２３０ｂは、ゲート絶縁膜２及び第１層間絶縁膜８１に形成されたコンタクトホール４０５を介して、遮光層２３１と電気的に接続されている。測定では、パッド部１３１、１３４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、間接的に表示領域中の容量線３ｂと遮光膜１１ａとのコンタクト抵抗を測定することができる。
【００５２】
周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の高濃度不純物領域１６１ｄ及び１６１ｅの電気抵抗を測定するパターンは、パッド部１３３と、パッド部１３４と、半導体層１６１の高濃度不純物領域１６１ｄ及び1６１ｅと同じ高濃度不純物が含有された半導体層２３２とから構成される。半導体層２３２は、パッド部１３３、１３４とそれぞれ、コンタクトホール４０２、４０４と電気的に接続されている。測定では、パッド部１３３、１３４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、間接的に周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の高濃度不純物領域１６１ｄ及び１６１ｅの電気抵抗を測定することができる。
【００５３】
周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の低濃度不純物領域１６１ｂ及び１６１ｃの電気抵抗を測定するパターンは、パッド部１３２と、パッド部１３４と、半導体層１６１の高濃度低純物領域１６１ｂ及び1６１ｃと同じ低濃度不純物が含有された半導体層２３３とから構成される。半導体層２３３は半導体層２３２と接続しており、パッド部１３２及び１３４と重なる領域は、高濃度不純物が含有された領域（右上がりの二重斜線）で、パッド部１３２とパッド部１３４との間の半導体層２３３は、低濃度不純物が含有された領域（右上がりの斜線）となっている。半導体層２３３は、パッド部１３２、１３４とコンタクトホール４０３、４０４により電気的に接続されている。測定では、パッド部１３２、１３４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、間接的に周辺駆動回路領域中のＮチャネルＴＦＴ１６０の半導体層１６１の低濃度不純物領域１６１ｂ及び１６１ｃの電気抵抗を測定することができる。
【００５４】
以上４つのパッド部１３１〜１３４には、同時にプローブ針があてられ、それぞれのパッド部に順次電圧をかけ、電流を読み取って抵抗値が換算される。
【００５５】
一方、図７に示すように、ＰチャネルＴＦＴテストパターン１５０の矩形Ｂに囲まれた領域には、下地絶縁膜１２の電気抵抗を測定するパターンと、周辺駆動回路領域中のＰチャネルＴＦＴ１４０の半導体層１４１の高濃度不純物領域１４１ｄ、１４１ｅ及び表示領域中のＴＦＴ３０の半導体層１の高濃度不純物領域１ｄ、１ｅの電気抵抗を測定するパターンと、周辺駆動回路領域中のＰチャネルＴＦＴ１４０の半導体層１４１の低濃度不純物領域１４１ｂ、１４１ｃ及び表示領域中のＴＦＴ３０の半導体層１の低濃度不純物領域１ｂ、１ｃの電気抵抗を測定するパターンとが配置されている。
【００５６】
下地絶縁膜１２の電気抵抗を測定するパターンは、パッド部１５１、パッド部１５４、下地絶縁膜１２と同層の絶縁膜２４０とから構成される。下地絶縁膜１２は、パッド部１５１、１５４とそれぞれ、コンタクトホール４１０、４１１を介して電気的に接続されている。測定では、パッド部１５１、１５４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、下地絶縁膜１２の電気抵抗を測定することができる。
【００５７】
周辺駆動回路領域中のＰチャネルＴＦＴ１４０の半導体層１４１の高濃度不純物領域１４１ｄ、１４１ｅ及び表示領域中のＴＦＴ３０の半導体層１の高濃度不純物領域１ｄ、１ｅの電気抵抗を測定するパターンは、パッド部１５３と、パッド部１５４と、半導体層１４１及び１の高濃度不純物領域１４１ｄ、1４１ｅ、１ｄ及び１ｅと同じ高濃度不純物が含有された半導体層２４１とから構成される。半導体層２４１は、パッド部１５３、１５４とそれぞれ、コンタクトホール４１２、４１４と電気的に接続されている。測定では、パッド部１５３、１５４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、間接的に周辺駆動回路領域中のＰチャネルＴＦＴ１６０の高濃度不純物領域１４１ｄ及び１４１ｅ、表示領域中のＴＦＴ３０の高濃度不純物領域１ｄ及び１ｅの電気抵抗を測定することができる。
【００５８】
周辺駆動回路領域中のＰチャネルＴＦＴ１４０の半導体層１４１の低濃度不純物領域１４１ｂ、１４１ｃ及び表示領域中のＴＦＴ３０の半導体層１の低濃度不純物領域１ｂ、１ｃの電気抵抗を測定するパターンは、パッド部１５２と、パッド部１５４と、半導体層１４１の低濃度低純物領域１４１ｂ及び1４１ｃ、半導体層１の低濃度不純物領域１ｂ及び１ｃと同じ低濃度不純物が含有された半導体層２４２とから構成される。半導体層２４２は、半導体層２４１と接続しており、パッド部１５２及び１５４と重なる領域は、高濃度不純物が含有された領域で、パッド部１５２とパッド部１５４との間の半導体層２４２は、低濃度不純物が含有された領域となっている。半導体層２４２は、パッド部１５２、１５４とコンタクトホール４１３、４１４により電気的に接続されている。測定では、パッド部１５２、１５４のそれぞれにプローブ針を接触させて電圧をかけ、電流を測定して、抵抗値に換算することによって、間接的に、周辺駆動回路領域中の低濃度不純物領域１４１ｂ及び１４１ｃ、表示領域中の低濃度不純物領域１ｂ及び１ｃの電気抵抗を測定することができる。
【００５９】
４つのパッド部１５１〜１５４には、同時にプローブ針があてられ、それぞれのパッド部に順次電圧をかけ、電流を読み取って抵抗値が換算される。以上、図６、図７に示すように、各テストパターンは、各テストパターンにおける測定時に用いられるプローブカードが共通となるように、テストパターン及びパッドが配置されている。
【００６０】
図８に示すように、ＮチャネルＴＦＴテストパターン１３０の矩形Ｄに囲まれた領域には、周辺駆動回路領域中のサンプリング回路のＴＦＴのＴＦＴ特性を測定するパターンと、周辺駆動回路領域中のシフトレジスタのＮチャネルＴＦＴ１６０のＴＦＴ特性を測定するパターンとが配置されている。
【００６１】
周辺駆動回路領域中のサンプリング回路のＴＦＴのＴＦＴ特性を測定するパターンは、パッド部１３５、パッド部１３６、パッド部１３７、サンプリング回路のＴＦＴのゲート電極と同じ層で形成されたゲート電極２５３、サンプリング回路のＴＦＴのソース電極及びドレイン電極と同じ層で形成されたソース２５１及びドレイン２５０、サンプリング回路のＴＦＴの半導体層と同層の半導体層２５２と、半導体層２５２とゲート電極２５３との間に介在するゲート絶縁膜２及び第１層間絶縁膜８１と、ゲート電極２５３とソース２５１及びドレイン２５０との間に介在する第２層間絶縁膜４とから構成される。図８に示すように、パッド部１３５は、ドレイン２５０とコンタクトホール４２０を介して、電気的に接続されている。パッド部１３６は、ソース２５１とコンタクトホール４２８を介して、電気的に接続されている。パッド部１３７は、ゲート電極２５３と電気的に接続されている。半導体層２５２は、チャネル領域と、チャネル領域を挟んで配置されたソース領域およびドレイン領域とからなる。半導体層２５２を覆うようにゲート絶縁膜２が配置され、ゲート絶縁膜２上にはゲート電極２５３が配置されてＴＦＴ４２９が形成されている。ゲート電極２５３と平面的に重なり合う半導体層２５２部分がチャネル領域として機能する。半導体層２５２のドレイン領域は、コンタクトホール４２２を介してドレイン２５０と電気的に接続されている。半導体層２５２のソース領域は、コンタクトホール４２３を介してソース２５１と電気的に接続されている。測定では、パッド部１３５、１３６、１３７にそれぞれにプローブ針を接触させる。パッド部１３７に電圧を印加することにより、ＴＦＴ４２９のスイッチングがオンされ、パッド部１３５、１３６に電圧をかけ、電流を測定して、抵抗値に換算することによって、ＴＦＴ４２９のＴＦＴ特性が測定できる。これにより、間接的にサンプリング回路のＴＦＴ特性を測定することができる。
【００６２】
周辺駆動回路領域中のシフトレジスタのＮチャネルＴＦＴ１６０のＴＦＴ特性を測定するパターンは、パッド部１３８、パッド部１３７、パッド部１３９、ゲート電極２５３、シフトレジストのＮチャネルＴＦＴ１６０のソース電極及びドレイン電極と同じ層で形成されたソース２５５及びドレイン２５４、シフトレジストのＴＦＴの半導体層と同層の半導体層２５６と、半導体層２５６とゲート電極２５３との間に介在するゲート絶縁膜２及び第１層間絶縁膜８１と、ゲート電極２５３とソース２５５及びドレイン２５４との間に介在する第２層間絶縁膜４とから構成される。図８に示すように、パッド部１３８は、ドレイン２５４とコンタクトホール４２４を介して、電気的に接続されている。パッド部１３９は、ソース２５５とコンタクトホール４２５を介して、電気的に接続されている。パッド部１３７は、ゲート電極２５３と電気的に接続されている。半導体層２５３は、チャネル領域と、チャネル領域を挟んで配置されたソース領域およびドレイン領域とからなる。半導体層２５２を覆うようにゲート絶縁膜２が配置され、ゲート絶縁膜２上にはゲート電極２５３が配置されてＴＦＴ４３０が形成されている。ゲート電極２５３と平面的に重なり合う半導体層２５６部分は、チャネル領域として機能する。半導体層２５６のドレイン領域は、コンタクトホール４２６を介してドレイン２５４と電気的に接続されている。半導体層２５６のソース領域は、コンタクトホール４２７を介してソース２５５と電気的に接続されている。測定では、パッド部１３７、１３８、１３９にそれぞれにプローブ針を接触させる。パッド部１３７に電圧を印加することにより、ＴＦＴ４３０のスイッチングがオンされる。パッド部１３８、１３９に電圧をかけ、電流を測定して、抵抗値に換算することによって、ＴＦＴ４３０のＴＦＴ特性が測定できる。これにより、間接的にシフトレジスタのＮチャネルＴＦＴ１６０のＴＦＴ特性を測定することができる。
【００６３】
一方、図９に示すように、ＰチャネルＴＦＴテストパターン１５０の矩形Ｅに囲まれた領域には、表示領域中のＴＦＴ３０のＴＦＴ特性を測定するパターンと、周辺駆動回路領域中のシフトレジスタのＰチャネルＴＦＴ１４０のＴＦＴ特性を測定するパターンとが配置されている。
【００６４】
表示領域中のＴＦＴのＴＦＴ特性を測定するパターンは、パッド部１５５、パッド部１５６、パッド部１５７、表示領域中のＴＦＴ３０のゲート電極と同じ層で形成されたゲート電極２６３、表示領域中の画素電極９ａと同じ層で形成されたドレイン２６０、表示領域中のデータ線６と同じ層で形成されたソース２６１、ＴＦＴ３０の半導体１と同じ層で形成された半導体層２６２と、半導体層２６２とゲート電極２６３との間に介在するゲート絶縁膜２と、ゲート電極２６３とドレイン２６０との間に介在する第１層間絶縁膜８１、第２層間絶縁膜４及び第３層間絶縁膜７とから構成される。図９に示すように、ドレイン２６０は、パッド部１５５から延在した形状となっている。パッド部１５６は、ソース２６１とコンタクトホール４３４を介して、電気的に接続されている。パッド部１５７は、ゲート電極２６３と電気的に接続されている。半導体層２６２はＬＤＤ構造を有しており、チャネル領域と、チャネル領域を挟んで配置された低濃度ソース領域および低濃度ドレイン領域と、これら領域を挟んで配置された高濃度ソース領域および高濃度ドレイン領域とからなる。半導体層２６２を覆うようにゲート絶縁膜２が配置され、ゲート絶縁膜２上にはゲート電極２６３が配置されてＴＦＴ４４０が形成されている。ゲート電極２６３と平面的に重なり合う半導体層２６２部分がチャネル領域として機能する。半導体層２６２の高濃度ドレイン領域は、コンタクトホール４３９を介してドレイン２６０と電気的に接続されている。半導体層２６２の高濃度ソース領域は、コンタクトホール４３４を介してソース２６１と電気的に接続されている。測定では、パッド部１５５、１５６、１５７にそれぞれにプローブ針を接触させる。パッド部１５７に電圧を印加することにより、ＴＦＴ４４０のスイッチングがオンされ、パッド部１５５、１５６に電圧をかけ、電流を測定して、抵抗値に換算することによって、ＴＦＴ４４０のＴＦＴ特性が測定できる。これにより、間接的に表示領域中のＴＦＴ３０のＴＦＴ特性を測定することができる。
【００６５】
周辺駆動回路領域中のシフトレジスタのＰチャネルＴＦＴ１４０のＴＦＴ特性を測定するパターンは、パッド部１５８、パッド部１５７、パッド部１５９、ゲート電極２６３、シフトレジストのＮチャネルＴＦＴ１４０のソース電極及びドレイン電極と同じ層で形成されたソース２６５及びドレイン２６４、シフトレジストのＴＦＴの半導体層と同層の半導体層２６６と、半導体層２６６とゲート電極２６３との間に介在するゲート絶縁膜２及び第１層間絶縁膜８１と、ゲート電極２６３とソース２６５及びドレイン２６４との間に介在する第２層間絶縁膜４とから構成される。図９に示すように、パッド部１５８は、ドレイン２６４とコンタクトホール４３６を介して、電気的に接続されている。パッド部１５９は、ソース２６５とコンタクトホール４３５を介して、電気的に接続されている。パッド部１５７は、ゲート電極２６３とコンタクトホール４３１を介して電気的に接続されている。半導体層２６６は、チャネル領域と、チャネル領域を挟んで配置されたソース領域およびドレイン領域とからなる。半導体層２６６を覆うようにゲート絶縁膜２が配置され、ゲート絶縁膜２上にはゲート電極２６３が配置されてＴＦＴ４４１が形成されている。ゲート電極２６３と平面的に重なり合う半導体層２６６部分は、チャネル領域として機能する。半導体層２６６のドレイン領域は、コンタクトホール４３７を介してドレイン２６４と電気的に接続されている。半導体層２６６のソース領域は、コンタクトホール４３８を介してソース２６５と電気的に接続されている。測定では、パッド部１５７、１５８、１５９にそれぞれにプローブ針を接触させる。パッド部１５７に電圧を印加することにより、ＴＦＴ４４１のスイッチングがオンされる。パッド部１５８、１５９に電圧をかけ、電流を測定して、抵抗値に換算することによって、ＴＦＴ４４１のＴＦＴ特性が測定できる。これにより、間接的にシフトレジスタのＰチャネルＴＦＴ１４０のＴＦＴ特性を測定することができる。
【００６６】
以上、図８、図９に示すように、各テストパターンは、各テストパターンにおける測定時に用いられるプローブカードが共通となるように、テストパターン及びパッドが配置されている。
【００６７】
以上、本実施形態においては、異なる複数のテストパターンを共通のプローブカードにて測定することができる。
【００６８】
なお、テストパターンとしては、上述に記載したテストパターンに限定されるものではないということは言うまでもなく、基板上に配置される各種素子特性、この素子を構成する膜自体の電気特性などを測定するためのテストパターンを形成することができる。
【図面の簡単な説明】
【図１】実施形態における液晶装置の表示領域及び周辺駆動回路領域を示す平面図である。
【図２】液晶装置の縦断面図である。
【図３】ＮチャネルＴＦＴテストパターンの平面図である。
【図４】ＰチャネルＴＦＴテストパターンの平面図である。
【図５】プローバの斜視図である。
【図６】図３の点線の矩形Ａで囲まれた領域のテストパターンの拡大図である。
【図７】図４の点線の矩形Ｂで囲まれた領域のテストパターンの拡大図である。
【図８】図３の点線の矩形Ｄで囲まれた領域のテストパターンの拡大図である。
【図９】図４の点線の矩形Ｅで囲まれた領域のテストパターンの拡大図である。
【符号の説明】
１、１４１、１６１…半導体層
１０…ＴＦＴアレイ基板
３０…ＴＦＴ
１３０…ＮチャネルＴＦＴテストパターン
１３１〜１３９、１５１〜１５９…パッド部
１４０…ＰチャネルＴＦＴ
１５０…ＰチャネルＴＦＴテストパターン
１６０…ＮチャネルＴＦＴ
１７０…プローブカード
１７１〜１７９…プローブ針
２００…液晶装置
２１０…基板
【図１】
0003937692.tif 000002
【図２】
0003937692.tif 000003
【図３】
0003937692.tif 000004
【図４】
0003937692.tif 000005
【図５】
0003937692.tif 000006
【図６】
0003937692.tif 000007
【図７】
0003937692.tif 000008
【図８】
0003937692.tif 000009
【図９】
0003937692.tif 000010