(57)【特許請求の範囲】
【請求項１】
入力信号を反転した第１の遅延信号を生成する第１の遅延手段と上記第１の遅延信号を反転した第２の遅延信号を生成する第２の遅延手段とを含む前方遅延ユニットと、
入力信号を反転した第３の遅延信号を生成する第３の遅延手段と上記第３の遅延信号を反転した第４の遅延信号を生成する第４の遅延手段とを含む後方遅延ユニットと、
クロック信号と上記第２の遅延信号との位相を比較して第１の位相一致信号を生成して上記第３の遅延手段に供給する第１の位相比較手段と上記クロック信号と位相が１８０゜ずれている反転クロック信号と上記第１の遅延信号との位相を比較して第２の位相一致信号を生成して上記第４の遅延手段に供給する第２の位相比較手段とを含む位相検出ユニットと、
を有する同期ミラー遅延ユニットがＮ個直列に接続されており、
ｎ番目の同期ミラー遅延ユニットの上記前方遅延ユニットは上記第２の遅延信号をｎ＋１番目の同期ミラー遅延ユニットの上記前方遅延ユニットに上記入力信号として供給し、
ｎ番目の同期ミラー遅延ユニットの上記後方遅延ユニットは上記第４の遅延信号をｎ−１番目の同期ミラー遅延ユニットの上記後方遅延ユニットに上記入力信号として供給し、
上記後方遅延ユニットは上記第１の位相一致信号又は第２の位相一致信号により活性化されて信号を出力するように構成されている位相調整回路であって、
ｎ番目の同期ミラー遅延ユニットにおける上記第１の位相一致信号によりｎ＋２番目の同期ミラー遅延ユニットの上記前方遅延ユニットが非活性化され、ｎ番目の同期ミラー遅延ユニットにおける上記第２の位相一致信号によりｎ＋１番目の同期ミラー遅延ユニットの上記前方遅延ユニットが非活性化されるように構成されている位相調整回路。
【請求項２】
１番目の同期ミラー遅延ユニットの上記前方遅延ユニットに上記クロック信号に所定の遅延を与えた遅延クロック信号を上記入力信号として供給する遅延モデル回路を有し、上記所定の遅延は１番目の同期ミラー遅延ユニットの上記後方遅延ユニットから出力される上記第４の遅延信号が供給される回路における遅延時間に応じて設定されるように構成されている請求項１に記載の位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロナスＤＲＡＭ等に用いられるＳＭＤ(Synchronous Mirror Delay)等の位相調整回路の改善に関する。
【０００２】
【従来の技術】
外部からの基準クロックに同期して、その内部回路でデータの読み出しや書き込みを行なうシンクロナスＤＲＡＭでは、入力されたクロック信号が配線の引き回しなどで遅延し、シンクロナスＤＲＡＭの内部回路に入力されるまでに、元のクロック信号と位相がずれてしまうという不具合があった。
【０００３】
そこで、この不具合を解決するために、図４の符号１０１に示す位相調整回路を用いて、かかる位相のずれを修正した後に内部回路に入力させる技術が提案されている。
【０００４】
この位相調整回路１０１は、シンクロナスＤＲＡＭの内部に設けられた回路であって、遅延モデル回路１０４と、ＳＭＤ１０２とを有している。遅延モデル回路１０４は、シンクロナスＤＲＡＭ内のクロック信号の入力端子３００から入力されたクロック信号を遅延して、ＳＭＤ１０２に入力するように構成されている。そしてＳＭＤ１０２の出力は、時間τなる遅延を有する実配線１０５を介して、シンクロナスＤＲＡＭの内部回路の入力端子３０１に接続されている。
【０００５】
ＳＭＤ１０２は、ｍ個のＳＭＤユニット１０３を有し、その各々がＦＤＡ(Forward delay array)ユニット１１０と、ＢＤＡ(Backward delay array)ユニット１２０と、ＭＣＣ(Mirror control circuit)ユニット１３０とを、それぞれ１つずつ有している。
【０００６】
各ＦＤＡユニット１１０は、遅延モデル回路１０４に接続されたＦＤＡユニット１１０1を最前段としてｍ個が直列接続されており、最前段のＦＤＡユニット１１０1から数えてｍ番目にあるＦＤＡユニット１１０mを最後段とするものとする。
【０００７】
また、各ＢＤＡユニット１２０は、実配線１０５に接続されたＢＤＡユニット１２０1を最後段としてｍ個が直列接続されており、最後段のＢＤＡユニット１２０1から数えてｍ番目にあるＢＤＡユニット１２０mを最前段とするものとする。
【０００８】
各ＳＭＤユニット１０３内では、図５に示すように、ＦＤＡユニット１１０、ＢＤＡユニット１２０は、それぞれがＮＡＮＤ回路２０１、２０３と、インバータ２０２、２０４とを１個ずつ有しており、入力された信号がＮＡＮＤ回路２０１、２０３と、インバータ２０２、２０４とをそれぞれ経て、２回反転されて出力されるので、それぞれのＦＤＡユニット１１０、ＢＤＡユニット１２０は、入力された信号を一定時間遅延して出力するように構成されている。さらに、ＦＤＡユニット１１０とＢＤＡユニット１２０とは、遅延する一定時間が同じになるように構成されている。
【０００９】
ＭＣＣユニット１３０は、ＮＡＮＤ回路２０５から構成されている。そして、ＮＡＮＤ回路２０５の一方の入力はＦＤＡユニット１１０の出力端子１５４に、他方の入力はクロック信号の入力端子１５３にそれぞれ接続され、ＦＤＡユニット１１０の遅延されたクロック信号と、遅延されていないクロック信号(以下で元のクロック信号と称する)の位相が一致したときにＢＤＡユニット１２０に信号を出力できるように構成されている。
【００１０】
そして、ＦＤＡユニット１１０には入力端子１５１、１５２と、出力端子１５４とがそれぞれ接続され、ＭＣＣユニット１３０には遅延されていないクロック信号の入力端子１５３と出力端子１５５とがそれぞれ接続されている。さらに、ＢＤＡユニット１２０には、入力端子１５５、１５６と出力端子１５７とが、それぞれ接続されている。
【００１１】
このような構成を有する位相調整回路１０１では、初期状態では何らクロック信号が入力されていないものとする。このとき、ＳＭＤユニット１０３の入出力端子１５１〜１５７の状態は、下記の表１中の「初期状態」に示すような状態になっているものとする。
【００１２】
【表１】
0003989099.tif 000002
【００１３】
そしてシンクロナスＤＲＡＭの外部から基準クロックが入力されると、不図示の波形整形回路でパルス状のクロック信号に変換され、遅延モデル回路１０４でτだけ遅延された後に、最前段のＦＤＡユニット１１０1に入力される。このＦＤＡユニット１１０1では、遅延されたクロック信号が２回反転されながら一定時間さらに遅延された後に、次段のＦＤＡユニット１１０2に出力されるとともに、ＭＣＣユニット１３０1へと入力される。
【００１４】
このＭＣＣユニット１３０1で、ＦＤＡユニット１１０1で遅延された基準クロックの位相と元の基準クロックの位相とが検出される。
【００１５】
最前段のＦＤＡユニット１１０1で遅延されたクロック信号の位相と、元のクロック信号の位相が一致しなかったものとする。この場合は、遅延されたクロック信号が最前段のＦＤＡユニット１１０1で２回反転された後に次段のＦＤＡユニット１１０2へと出力される。
【００１６】
このとき、初期状態と異なり、”Ｈ”の遅延されたクロック信号が入力端子１５２へと入力され、入力端子１５１の状態は”Ｈ”のままであり、これらの”Ｈ”と”Ｈ”がＮＡＮＤ回路２０１に入力され、ＮＡＮＤがとられる。この結果がインバータ２０２で反転された結果、ＦＤＡユニット１１０の出力端子１５４の状態は初期状態の”Ｌ”から、”Ｈ”に切り替わる。このとき、表１の「状態Ａ」に示すように、ＢＤＡユニット１２０に接続された入出力端子１５５〜１５７は初期状態と同じく”Ｈ”のままであって、ＢＤＡユニット１２０は初期状態と同様に不活性状態になる。従って、ＢＤＡユニット１２０にクロック信号は伝達し得ず、ＦＤＡユニット１１０の出力端子１５４から次段のＦＤＡユニットへと出力される。
【００１７】
クロック信号はパルス状の信号なので、”Ｈ”が出力された直後には”Ｌ”が出力されるため、次段のＦＤＡユニット１１０へクロック信号が出力された後、クロック信号を出力した側のＦＤＡユニット１１０は、表１の「初期状態」に復帰する。
【００１８】
こうして、遅延されたパルス状のクロック信号は、順次後段のＦＤＡユニット１１０へと伝達される間に、各ＦＤＡユニット１１０で２回反転されて遅延される。
【００１９】
そして、あるＦＤＡユニット１１０で、クロック信号が遅延された結果、位相が一周期遅れ、元のクロック信号の位相と一致したときには、そのＦＤＡユニット１１０の出力に接続されたＭＣＣユニット１３０が動作し、ＢＤＡユニット１２０に信号を出力し、ＢＤＡユニット１２０は次段以降に信号を伝達する。
【００２０】
このときには、ＦＤＡユニット１１０の出力端子１５４と入力端子１５３とがともに”Ｈ”になる。すると、ＭＣＣユニット１３０を構成するＮＡＮＤ回路２０５で”Ｈ”と”Ｈ”とのＮＡＮＤがとられるので、出力端子１５５の状態が、それまでの”Ｈ”から”Ｌ”へと切り替わり、各入力端子１５１〜１５７の状態は、表１の「状態Ｂ」に示すようになる。
【００２１】
このとき、出力端子１５４は”Ｈ”なので、次段のＦＤＡユニット１１０には遅延されたクロック信号が伝達されるが、次々段のＦＤＡユニットの入力端子１５１に接続された出力端子１５５は”Ｌ”なので、次々段のＦＤＡユニットには”Ｌ”が入力され、それ以降のＦＤＡユニット１１０には”Ｌ”が入力されるので初期状態と同じ不活性状態に復帰し、それ以降にはクロック信号が伝達されなくなる。
【００２２】
以上説明したように、ＳＭＤ１０２に入力されたクロック信号は、最前段のＦＤＡユニット１１０1に入力され、順次後段のＦＤＡユニット１１０へと遅延されながら伝達された後に、ＢＤＡユニットへと伝達され、順次後段のＢＤＡユニットへと遅延されながら伝達され、最前段のＳＭＤユニット内のＢＤＡユニット１２０1から出力され、実配線１０５を介して図示しないシンクロナスＤＲＡＭの内部回路に出力される。
【００２３】
上記の位相調整回路１０１では、遅延モデル回路１０４の遅延時間は実配線１０５の遅延時間と同じになるように設定されている。このため、実配線１０５での遅延時間をτとすると、遅延モデル回路１０４の遅延時間もτに設定され、最前段のＦＤＡユニット１１０1には、τだけ遅れた信号が入力される。
【００２４】
信号が、各ＦＤＡユニット１１０間を伝達されるごとに、少しずつ信号の遅れが大きくなる。
こうしてクロック信号の遅れが大きくなって、元のクロック信号と一周期Ｔだけ遅れたときに、ＭＣＣユニット１３０が動作する。このとき、ＦＤＡユニット１１０でのクロック信号の遅れをｄとすると、τ＋ｄ＝Ｔになっている。
【００２５】
こうして、Ｔだけ遅れたクロック信号がＢＤＡユニット１２０に入力され、ＢＤＡユニット１２０を伝達される間にクロック信号の遅れはさらに大きくなる。ＢＤＡユニット１２０では、ＦＤＡユニット１１０と同じ段数だけ遅れるので、ＢＤＡユニット１２０でのクロック信号の遅れはｄであり、実配線１０５に出力されるときには、元のクロック信号よりＴ＋ｄだけ遅れた信号が入力される。
【００２６】
そして、この信号は実配線１０５で更にτだけ遅れ、シンクロナスメモリ回路には、Ｔ＋ｄ＋τ＝２Ｔだけ遅れた信号が出力される。この信号は元の信号と同位相であり、位相遅れはないことになる。
【００２７】
このとき、ＦＤＡユニット１１０が付加できる遅れ時間は、１段あたりの遅れ時間が最小単位となる。従って、ある段のＭＣＣユニット１３０が動作すべきか、次段のＭＣＣユニット１３０が動作すべきかが微妙なタイミングであった場合には、動作するＭＣＣユニット１３０の段が１段変動すると、１段分だけ遅れ時間が異なることになる。
【００２８】
例えば、ＮＡＮＤ回路の遅延時間とインバータの遅延時間をともに１００psecとすると、各ＦＤＡユニット１１０の１段分の遅延時間である２００psecだけ遅れ時間が異なってしまうことになる(以下でこの遅れ時間の差をジッターと称する)。
【００２９】
各ＦＤＡユニット１１０、ＢＤＡユニット１２０での遅延時間を短縮できれば、かかるジッターを小さくすることができるが、従来ＦＤＡユニットやＢＤＡユニットを構成していたＮＡＮＤ回路、インバータ回路はそれぞれ図６(ａ)、(ｂ)に示すような構成を通常とっており、ＮＡＮＤ回路とインバータの直列接続回路が、信号を反転させずに伝達できる最小構成である。
【００３０】
従って各ＮＡＮＤ回路、インバータ回路の構成を変えて遅延時間をこれ以上短縮することは困難であり、上述したジッターを小さくすることは困難であった。
【００３１】
【発明が解決しようとする課題】
本発明は、このような従来の技術の課題を解決するために創作されたものであり、その目的は、ジッターを少なくすることができるＳＭＤを提供することにある。
【００３２】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の位相調整回路は、入力信号を反転した第１の遅延信号を生成する第１の遅延手段と上記第１の遅延信号を反転した第２の遅延信号を生成する第２の遅延手段とを含む前方遅延ユニットと、入力信号を反転した第３の遅延信号を生成する第３の遅延手段と上記第３の遅延信号を反転した第４の遅延信号を生成する第４の遅延手段とを含む後方遅延ユニットと、クロック信号と上記第２の遅延信号との位相を比較して第１の位相一致信号を生成して上記第３の遅延手段に供給する第１の位相比較手段と上記クロック信号と位相が１８０゜ずれている反転クロック信号と上記第１の遅延信号との位相を比較して第２の位相一致信号を生成して上記第４の遅延手段に供給する第２の位相比較手段とを含む位相検出ユニットと、を有する同期ミラー遅延ユニットがＮ個直列に接続されており、ｎ番目の同期ミラー遅延ユニットの上記前方遅延ユニットは上記第２の遅延信号をｎ＋１番目の同期ミラー遅延ユニットの上記前方遅延ユニットに上記入力信号として供給し、ｎ番目の同期ミラー遅延ユニットの上記後方遅延ユニットは上記第４の遅延信号をｎ−１番目の同期ミラー遅延ユニットの上記後方遅延ユニットに上記入力信号として供給し、上記後方遅延ユニットは上記第１の位相一致信号又は第２の位相一致信号により活性化されて信号を出力するように構成されている位相調整回路であって、ｎ番目の同期ミラー遅延ユニットにおける上記第１の位相一致信号によりｎ＋２番目の同期ミラー遅延ユニットの上記前方遅延ユニットが非活性化され、ｎ番目の同期ミラー遅延ユニットにおける上記第２の位相一致信号によりｎ＋１番目の同期ミラー遅延ユニットの上記前方遅延ユニットが非活性化されるように構成されている位相調整回路である。
請求項２記載の発明は、請求項１に記載の位相調整回路であって、１番目の同期ミラー遅延ユニットの上記前方遅延ユニットに上記クロック信号に所定の遅延を与えた遅延クロック信号を上記入力信号として供給する遅延モデル回路を有し、上記所定の遅延は１番目の同期ミラー遅延ユニットの上記後方遅延ユニットから出力される上記第４の遅延信号が供給される回路における遅延時間に応じて設定されるように構成されている位相調整回路である。
【００３３】
本発明の位相調整回路では、入力信号（クロック信号）を伝達させて遅延させる際に、クロック信号を２回反転させることで前方遅延ユニットが付加できる遅れ時間は、前方遅延ユニット１段あたりの遅れ時間、すなわちクロック信号を２回反転させる際の遅れ時間が最小単位となる。このため、ある段の位相検出ユニットが動作すべきか、次段の位相検出ユニットが動作すべきかが微妙なタイミングであった場合には、動作する位相検出ユニットの段が１段変動すると、１段分だけ遅れ時間が異なり、この１段分の遅れ時間の差がジッターになっていた従来の位相調整回路と異なり、前方遅延ユニットが付加できる遅れ時間を、１段の半分あたりの遅れ時間、すなわちクロック信号を１回反転させる際の遅れ時間とすることができる。
【００３４】
従って、ある段の位相検出ユニットが動作すべきか、次段の位相検出ユニットが動作すべきかが微妙なタイミングであった場合、位相検出ユニットの段が１段変動しても、１段の半分あたりの遅れ時間だけ遅れ時間が異なるようにすることができ、従来の半分にジッターを小さくすることができる。
【００３５】
また、本発明は、１番目の前方遅延ユニットの入力には、所定の遅延時間でクロック信号を遅延する遅延モデル回路が設けられているように構成してもよい。
【００３６】
このように構成すると、位相調整回路の出力に、配線を介して何らかの回路を接続したとき、配線の引き回しなどによって遅延が生じる場合において、この配線の引き回しなどによる遅延と同じ遅延時間と、遅延モデル回路の遅延時間とを同じにすることにより、位相調整回路に入力された後に外部回路へと出力されるクロック信号の位相を、元のクロック信号の位相と一致させることができる。
【００３７】
さらに、本発明は、元のクロック信号と遅延されたクロック信号の位相が一致した前方遅延ユニットより後段の、動作に必要ない前方遅延ユニットを、不活性にすることで、省電力化を図ることができる。
【００３８】
【発明の実施の形態】
図１を参照し、符号６は、シンクロナスＤＲＡＭ内部の配線であり、この配線６内では、信号がτだけ遅れて伝達されるものとする。
【００３９】
また、符号７１は、シンクロナスＤＲＡＭ内部の回路の入力端子であり、該入力端子７１には、ＤＲＡＭ外部から供給される基準クロックが波形整形されたクロック信号が入力されるものとする。
【００４０】
符号１は、本発明の一例の位相調整回路であり、入力端子７１に接続されたドライバ７の出力端子と、遅延時間τを持った配線６の間に接続されている。ここで、ドライバ７はインバータ５と同じ遅延をクロック信号に与えるが、クロック信号の論理は変化しない。
【００４１】
この位相調整回路１は、上記従来技術の位相調整回路と同様に、遅延モデル回路４と、ＳＭＤ２とを有しており、該遅延モデル回路４は、配線６の遅れ時間τと同じ遅れ時間τだけ信号を遅延させるように構成されている。
【００４２】
そして、入力端子７１から入力される整形後のクロック信号は、従来技術と同様に、位相調整回路１と配線６とを通過する間に、その周期の２倍だけ遅延された後、元のクロック信号と位相遅れがない状態で、配線６に接続されたシンクロナスメモリ回路に供給されるように構成されている。
【００４３】
以下、本発明の位相調整回路１の構造と動作を説明する。ＳＭＤ２は、ｍ個のＳＭＤユニット３を有し、その各々がＦＤＡ(Forward delay array)ユニット１０と、ＢＤＡ(Backward delay array)ユニット２０と、ＭＣＣ(Mirror control circuit)ユニット３０とを、それぞれ１つずつ有している。
【００４４】
ＦＤＡユニット１０は、遅延モデル回路４に接続されたＦＤＡユニット１０1を最前段としてｍ個が直列接続されており、最前段のＦＤＡユニット１０1から数えてｍ番目のＦＤＡユニット１０mを最後段とするものとする。なお、本実施形態では、ｍを１２８とし、１２８個のＳＭＤユニット３が設けられているものとする。
【００４５】
また、ＢＤＡユニット２０は、遅延モデル回路４に接続されたＢＤＡユニット２０1を最後段としてｍ個が直列接続されており、最後段のＢＤＡユニット２０1から数えてｍ個目のＢＤＡユニット２０mを最前段とするものとする。
【００４６】
このようなＳＭＤユニット３において、図２に示すようにＦＤＡユニット１０、ＢＤＡユニット２０は、ＮＡＮＤ回路１１、２１とＮＯＲ回路１２、２２とがそれぞれ直列接続されることで構成されている。
【００４７】
ＭＣＣユニット３０は、ＮＯＲ回路３１と、ＮＡＮＤ回路３２とを有している。ＮＯＲ回路３１には、インバータ５で反転されたクロック信号が、ＮＡＮＤ回路３２には、ドライバ７から出力されたクロック信号が、それぞれ入力されている。
【００４８】
そして、ＮＯＲ回路３１は、反転されたクロック信号と、各ＦＤＡユニット１０のＮＡＮＤ回路１１の出力とのＮＯＲをとって、ＢＤＡユニット２０のＮＯＲ回路２２の一方の入力に出力できるように構成されている。さらに、ＮＡＮＤ回路３２は、ドライバ７から出力されたクロック信号と、各ＦＤＡユニット１０のＮＯＲ回路１２の出力とのＮＡＮＤをとって、ＢＤＡユニット２０のＮＡＮＤ回路２１の一方の入力に出力できるように構成されている。
【００４９】
ＦＤＡユニット１０のうち、１番目のＦＤＡユニット１０1のＮＡＮＤ回路１１1の一方の入力、ＮＯＲ回路１２1の一方の入力、２番目のＦＤＡユニット１０2のＮＡＮＤ回路１１2の一方の入力、最前段のＢＤＡユニット２０mのＮＡＮＤ回路２１の一方の入力は、一定電圧で固定されている。また、最後段のＦＤＡユニット１０mの出力には、ＮＡＮＤ回路７３が接続されており、後述の初期状態を規定している。
上述したような構成を有する位相調整回路１では、初期状態では、クロック信号が入力されていない。
【００５０】
このとき、最前段のＳＭＤユニット３1については、クロック信号の電位は”Ｌ”で、反転クロック信号の電位は”Ｈ”であって、ＮＡＮＤ回路１１の入力電位は一定電圧の”Ｈ”に固定されており、ＮＯＲ回路１２の入力電位は一定電圧の”Ｌ”に固定されている。さらに、他のＳＭＤユニット３には、”Ｌ”のクロック信号、”Ｈ”の反転クロック信号以外の信号が全く入力されていないので、各ＳＭＤユニット３の接続中点５１〜６２の電位状態は、下記の表２の「初期状態」に示すような状態であるものとする。
【００５１】
【表２】
0003989099.tif 000003
【００５２】
なお、上記表２で、各欄の５１〜６２は図２の接続中点５１〜６２に対応しており、以下の内容を示すものとする。
【００５３】
５１…前々段のＮＡＮＤ回路３２の出力電位
５２…前段のＮＯＲ回路１２の出力電位
５３…ドライバ７から出力されたクロック信号
５４…前段のＮＯＲ回路３１の出力電位
５５…ＮＡＮＤ回路１１の出力電位
５６…ＮＯＲ回路３１の出力電位
５７…ＮＯＲ回路１２の出力電位
５８…ＮＡＮＤ回路３２の出力電位
５９…前段のＢＤＡユニットのＮＯＲ回路２２の出力電位
６０…ＮＡＮＤ回路２１の出力電位
６１…ＮＯＲ回路２２の出力電位
６２…反転されたクロック信号
次いで、シンクロナスＤＲＡＭの外部から入力端子７１にクロック信号が入力されると、ドライバ７から出力されるクロック信号が遅延モデル回路４で遅延された後に、最前段のＳＭＤユニット３1内のＦＤＡユニット１０1に入力される。このＦＤＡユニット１０1では、遅延されたクロック信号が２回反転されながら一定時間さらに遅延された後に、次段のＳＭＤユニット３2内のＦＤＡユニット１０2に出力されるとともに、ＭＣＣユニット３０1へと入力される。
【００５４】
最前段のＳＭＤユニット３1のＭＣＣユニット３０1には、ドライバ７から出力されるクロック信号（以下、単にクロック信号と称する）がそのまま入力されるとともに、インバータ５で反転された、クロック信号(以下で反転クロック信号と称する)が入力される。ここで、クロック信号と反転クロック信号とは、互いに位相が１８０゜ずれている。
【００５５】
そして、ＭＣＣユニット３０1では、クロック信号と、ＦＤＡユニット１０1で２回反転され、遅延されたクロック信号（以下で第１の遅延クロックと称する）との位相が検出され、それらの位相が一致したか否かが判定される。
【００５６】
このとき、最前段のＳＭＤユニット３1では、第１の遅延クロックが最前段のＦＤＡユニット１０1で一定時間遅延された後に次段のＦＤＡユニット１０2へと出力される。そして、第１の遅延クロックは、クロック信号と位相が一致しないときには、順次後段のＦＤＡユニット１０へと、遅延されながら伝達される。
【００５７】
このときには、初期状態と異なり、”Ｈ”の第１の遅延クロックがＮＡＮＤ回路１１へと入力され、ＮＡＮＤ回路１１で１回反転され、ＮＡＮＤ回路１１の出力電位(接続点５５の電位)は”Ｌ”となる。このとき、反転クロック信号が”Ｌ”になり、このＮＡＮＤ回路１１の出力”Ｈ”と、反転クロック信号”Ｌ”の位相が一致していないときには、これらの”Ｈ”と”Ｌ”のＮＯＲがＮＯＲ回路３２でとられ、”Ｌ”がＮＯＲ回路２２の入力へと出力される。このときにはＢＤＡユニット２０の入出力にある接続中点５８、５９、６１の状態は初期状態と同じで、接続中点５１〜６２の状態は、表２の「状態Ａ」に示すような状態になる。
【００５８】
その後、ＮＡＮＤ回路１１の出力電位(接続点５５の電位)の”Ｌ”が、ＮＯＲ回路１２で反転されることにより、ＮＯＲ回路１２の出力電位(接続中点５７の電位)が”Ｈ”に切り替わって次段のＦＤＡユニット１０のＮＡＮＤ回路１１に伝達される。
【００５９】
このとき、前段のＦＤＡユニット１０のＮＯＲ回路１２から”Ｈ”が、ＮＡＮＤ回路１１へと入力され、ＮＡＮＤ回路１１とＮＯＲ回路１２とで反転されることにより、ＮＯＲ回路１２の出力電位(接続中点５７の電位)が”Ｈ”に切り替わって次段のＦＤＡユニット１０のＮＡＮＤ回路１１に伝達される。
【００６０】
そして、クロック信号の入力側にある接続中点５３の状態は”Ｌ”になり、ＮＡＮＤ回路３２でＮＯＲ回路１２の出力”Ｈ”と接続中点５３の状態”Ｌ”とのＮＡＮＤがとられて、ＮＡＮＤ回路２１の一方の入力に出力されるので、接続中点５８の状態は初期状態と同じく”Ｈ”である。
【００６１】
そして、ＢＤＡユニット２０の入出力にある接続中点５８、５９、６１の状態は表２の「状態Ｂ」に示すように、初期状態と変わりない。このためＢＤＡユニット２０は信号を伝達しない状態(以下で不活性状態と称する)になり、ＦＤＡユニット１０で遅延されたクロック信号はＢＤＡユニット２０へは伝達されない。
【００６２】
このようにして、第１の遅延クロックは、クロック信号と位相が一致するまでは順次ＦＤＡユニット１０を伝達される。こうして、ｎ(ｎはｍ以下の自然数)番目のＦＤＡユニット１０nで、第１の遅延クロックの位相が、クロック信号の位相と一致したものとする。
【００６３】
すると、ＭＣＣユニット３０nが動作して、後述の一致検出信号が生成されて、ＢＤＡユニット２０nへと出力される。
【００６４】
このときには、前段のＦＤＡユニット１０n-1で遅延されたクロック信号(接続中点５７の電位)とクロック信号(接続中点５３の電位)がともに”Ｈ”で一致し、ＮＡＮＤ回路３２nに入力され、”Ｈ”と”Ｈ”とのＮＡＮＤがとられてＮＡＮＤ回路２１の一方の入力へと出力され、ＮＡＮＤ回路３２nの出力電位(接続中点５８の電位)が”Ｈ”から”Ｌ”へと切り替わる。このとき出力される”Ｌ”が、位相が一致したことを示す一致検出信号である。この”Ｌ”なる一致検出信号は、ＮＡＮＤ回路２１nへと出力される。
【００６５】
こうして、”Ｌ”なる一致検出信号が出力されると、ＢＤＡユニット２０nは一致検出信号を２回反転させて、第２の遅延クロックを生成する。
このときには、ＮＡＮＤ回路３２nの出力電位(接続中点５８の電位)は”Ｌ”なので、これがＮＡＮＤ回路２１n及びＮＯＲ回路２２nで合計２回反転され、”Ｌ”なる第２の遅延クロックが生成される。
【００６６】
さらに、次々段以降のＳＭＤユニット３は不活性状態になり、それ以降後段には第１の遅延クロックを伝達しなくなる。
このとき、ＮＡＮＤ回路２１nとＮＯＲ回路２２nを経てこの”Ｌ”なる一致検出信号が２回反転され、ＮＯＲ回路２２nの出力電位(接続中点６１)が”Ｌ”に切り替わる。その結果、各接続中点５１〜６２の状態は、それぞれ表１の「状態Ｄ」に示すような状態になる。
【００６７】
このときには、次段のＦＤＡユニット１０n+1には”Ｈ”が出力され、第１の遅延クロックが伝達されるが、ＮＡＮＤ回路３２nの出力電位(接続中点５６の電位)は”Ｌ”なので、これに接続された次々段のＦＤＡユニット１０n+1のＮＡＮＤ回路１１n+1の一方の入力には”Ｌ”が入力される。従って、それ以降後段のＦＤＡユニットには”Ｌ”が入力されるので初期状態と同じ状態になり、第１の基準クロックはそれ以降後段へは伝達されなくなる。
【００６８】
以上までは、各ＦＤＡユニット１０ごとに２回反転させながら遅延させた第１の遅延クロックと、クロック信号との位相が一致したものとしたが、遅延モデル回路４の遅延時間τの設定いかんによっては、第１の遅延クロックがＮＡＮＤ回路１１とＮＯＲ回路１２を経て２回反転されたときに、第１の遅延クロックと、クロック信号との位相が一致しないで、ＦＤＡユニット１０のＮＡＮＤ回路１１で１回反転された時点で位相が一致するような場合がありうる。
【００６９】
本実施形態の位相調整回路１では、このような場合でも、ＮＡＮＤ回路１１の出力と、反転クロック信号とを、ＭＣＣユニット３０で検出し、位相検出信号を出力して、位相が一致したことを判定することができる。ここでは、第１の遅延クロックｎ番目のＦＤＡユニット１０nで１回反転された後に、反転クロック信号と位相が一致するものとする。
【００７０】
このように、各ＦＤＡユニット１０nのＮＡＮＤ回路１１nに、”Ｈ”の第１の遅延クロックが入力され、遅延されて出力されると、ＮＡＮＤ回路１１nの出力電位(接続中点５５の電位)が”Ｌ”になる。このとき、反転クロック信号(接続中点６２の電位)も”Ｌ”となる。
【００７１】
するとＮＯＲ回路３１nで”Ｌ”と”Ｌ”とのＮＯＲがとられるので、ＮＯＲ回路３１nの出力電位(接続中点５６の電位)が”Ｌ”から”Ｈ”へと切り替わる。この”Ｈ”は一致検出信号である。
【００７２】
この”Ｈ”がＮＯＲ回路２２nで１回反転され、ＮＯＲ回路２２nの出力電位(接続中点６１の電位)が”Ｌ”に切り替わり、各接続中点５１〜６２の電位は、それぞれ表２の「状態Ｃ」に示すようになる。
【００７３】
このとき、次段のＦＤＡユニット１０n+1には”Ｈ”が出力され、第１の遅延クロックが伝達されるが、ＮＯＲ回路３１nの出力電位(接続中点５６の電位)は”Ｌ”なので、これに接続された次々段のＦＤＡユニット１０n+2のＮＡＮＤ回路１１n+2の一方の入力には”Ｌ”が入力される。従って、それ以降後段のＦＤＡユニットには”Ｌ”が入力されるので初期状態と同じ状態になり、第１の遅延クロックは伝達されなくなる。
【００７４】
こうして、一致検出信号が出力されると、ＢＤＡユニット２０nは一致検出信号を１回反転させて、第２の遅延クロックを生成する。
このときには、表２の状態Ｃに示すようにＮＯＲ回路３１nの出力電位(接続中点５６の電位)は”Ｈ”なので、これがＮＯＲ回路２２nで１回反転され、”Ｌ”なる第２の遅延クロックが生成される。
【００７５】
そして、この動作の際に、次々段以降のＳＭＤユニット３は不活性状態になり、それ以降後段へとクロックを伝達しなくなる。
このときＮＯＲ回路１２の出力電位（接続中点５７の電位)は”Ｈ”なので、次段のＦＤＡユニット１０には遅延されたクロック信号が伝達されるが、ＮＡＮＤ回路３２の出力電位(接続中点５８の電位)は”Ｌ”なので、これに接続された次々段のＦＤＡユニット１０のＮＡＮＤ回路１１の一方の入力には”Ｌ”が入力されるので、それ以降後段のＦＤＡユニット１０には全て”Ｌ”が入力されて初期状態と同じ不活性状態になり、それ以降後段には”Ｈ”の第１の遅延クロックが伝達されなくなる。
【００７６】
なお、上述したようにクロック信号はパルス状に整形された信号で、”Ｈ”が出力された直後には”Ｌ”が出力されるため、次段のＦＤＡユニット１０へ第１の遅延クロックが出力された後、第１の遅延クロックを出力した側のＦＤＡユニット１０の各接続中点５１〜６２の状態は、表２の「初期状態」に復帰する。
【００７７】
以上説明したように、１回反転された第１の遅延クロックと、反転クロック信号との位相が検出され、位相が一致しなかったときにはさらにもう１回第１の遅延クロックが反転されて、クロック信号と比較され、位相が検出される。そして、位相が一致したときには一致検出信号がＢＤＡユニット２０に出力される。
【００７８】
このとき、位相が一致しているため、第１の遅延クロックはクロック信号より一周期Ｔだけ遅れている。
【００７９】
その後、位相が一致した段よりも前段のＳＭＤユニット３にあるＢＤＡユニット２０へと、順次第２の遅延クロックが遅延されながら伝達され、最前段のＳＭＤユニット３1のＢＤＡユニット２０1から出力される。
【００８０】
この間、第２の遅延クロックを伝達させるＦＤＡユニット１０の数とＢＤＡユニット２０の数とは同じで、遅延時間も同じなので、複数のＦＤＡユニット１０による第１の遅延クロックの遅延時間の総計をｄとしたとき、複数のＢＤＡユニット２０による第２の遅延クロックの遅延時間の総計は、このｄと一致する。
【００８１】
こうして、シンクロナスＤＲＡＭの入力端子７１から入力されたクロック信号は、遅延モデル回路４及びＦＤＡユニット１０で１周期Ｔ(＝τ＋ｄ)だけ遅延された後に、さらにＢＤＡユニット２０及び実配線６でτ＋ｄ(＝Ｔ)だけ遅延されるので、クロック信号は合計２Ｔだけ遅延され、不図示の波形整形回路で元の基準クロックと同じ波形に整形されてシンクロナスメモリ回路の入力端子７２へと入力される。従って、シンクロナスメモリ回路に入力される遅延されたクロック信号は、クロック信号と位相が一致している。尚、上記計算式では、インバータ５及びドライバ７の遅延は無視している。
【００８２】
本実施形態の位相調整回路１では、クロック信号を伝達させて遅延させる際に、ＦＤＡユニット１０が付加できる遅れ時間を、各ＦＤＡユニット１０の１段の半分あたりの遅れ時間、すなわち各ＮＡＮＤ回路１１、ＮＯＲ回路１２でそれぞれクロック信号を１回反転させる際の遅れ時間とすることができる。
【００８３】
このため、本発明ではある段のＭＣＣユニット３０が動作すべきか、次段のＭＣＣユニット１３０が動作すべきかが微妙なタイミングであった場合に、動作するＭＣＣユニット３０の段が１段変動しても、１回反転させる際の遅れ時間のずれがジッターとなるので、２回反転させる分の遅れ時間のずれがジッターとなっていた従来の半分に、ジッターを小さくすることができる。
【００８４】
図３(ａ)、(ｂ)を参照して本発明でジッターがどの程度低減されたかを説明する。図３(ａ)、(ｂ)では、ともに横軸は時間であって、縦軸は位相を示している。また、出力位相とは、出力端子３０１、７２からそれぞれ不図示のシンクロナスＤＲＡＭのシンクロナスメモリ回路に出力されるクロックの位相を示しており、目標位相とは、出力位相を一致させる目標となるクロック信号の位相を示している。
【００８５】
また、従来回路では、各ＦＤＡユニット１１０を構成するＮＡＮＤ回路２０１とインバータ２０２との遅延時間をそれぞれ１００psecとするものとし、本実施形態では各ＦＤＡユニット１０を構成するＮＡＮＤ回路１１、ＮＯＲ回路１２の遅延時間をそれぞれ１００psecとするものとし、ＦＤＡユニット１１０と、ＦＤＡユニット１０ごとの遅延時間はともに２００psecであるものとする。
【００８６】
従来回路では、各ＦＤＡユニット１１０を構成するＮＡＮＤ回路２０１とインバータ２０２とでそれぞれ１００psecずつ遅延され、合計２００psecだけ遅延された後でなければ位相を検出することができなかったため、図３(ａ)に示す目標位相と出力位相とのずれであるジッターは２００psecとなっていた。
【００８７】
これに対し、本実施形態では、各ＦＤＡユニット１０を構成するＮＡＮＤ回路１１や、ＮＯＲ回路１２ごとに１００psecずつ遅延された時点で、遅延されたクロック信号の位相を検出することができるので、位相を検出する際の遅延時間の最小単位が従来の半分の１００psecとなる。従って従来の２００psecの半分の１００psecまでジッターを低減することができる。図３(ｂ)には、図３(ａ)に示す従来の半分にジッターが低減されていることが示されている。
【００８８】
なお、本実施形態では、クロック信号を反転するのにインバータ５を用いているが、本発明はこれに限らない。
また、本実施形態では１２８個のＳＭＤユニット３を設けているが、本発明はこれに限らず、例えば２５６個のＳＭＤユニット３を設けてもよい。
【００８９】
【発明の効果】
本発明の位相調整回路では、各前方遅延ユニットで１回反転されて遅延されたクロック信号の位相を検出し、かつ反転されたクロック信号の位相を検出することができるので、ジッターを少なくすることができる。
【図面の簡単な説明】
【図１】：本発明の実施形態の位相調整回路の構成図
【図２】：本実施形態の各ＳＭＤユニットの構成を示す図
【図３】：(ａ)従来発生していたジッターについて説明する図
：(ｂ)本発明で発生するジッターについて説明する図
【図４】：従来の位相調整回路の構成図
【図５】：従来のＳＭＤユニットの構成を示す図
【図６】：(ａ)一般的なＮＡＮＤ回路の構成を示す図
：(ｂ)一般的なインバータの構成を示す図
【符号の説明】
１…位相調整回路    ２…ＳＭＤ    ３、３1〜３m…ＳＭＤユニット    ４…遅延モデル回路    ５…インバータ    ６…実配線    ７…ドライバ    １０、１０1〜１０m…ＦＤＡユニット(前方遅延ユニット)  １１、１１1〜１１m…ＮＡＮＤ回路  １２、１２1〜１２m…ＮＯＲ回路  ２０、２０1〜２０m…ＢＤＡユニット(後方遅延ユニット)  ３０、３０1〜３０m…ＭＣＣユニット(位相検出ユニット)  ３１、３１1〜３１m…ＮＯＲ回路(第２の比較判定手段)  ３２、３２1〜３２m…ＮＡＮＤ回路(第１の比較判定手段)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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