(57)【特許請求の範囲】
【請求項１】
入力信号が供給され、この入力信号のレベルを判別する第１の閾値電圧を有する第１のインバータ回路と、
前記入力信号が供給され、この入力信号のレベルを判別する前記第１の閾値電圧より低い第２の閾値電圧を有する第２のインバータ回路と、
前記入力信号が供給され、この入力信号のレベルを判別する前記第１の閾値電圧より高い第３の閾値電圧を有する第３のインバータ回路と、
入力端に前記第２、第３のインバータ回路の出力信号が供給される排他的オア回路と、
前記第１のインバータ回路の出力信号が供給され、前記排他的オア回路の出力信号により制御される第１のクロックド・インバータ回路と、
この第１のクロックド・インバータ回路の出力信号を保持し、内部回路に供給する保持回路と
を具備することを特徴とする半導体装置の入力回路。
【請求項２】
前記保持回路は、入力端が前記第１のクロックド・インバータ回路の出力端に接続された第４のインバータ回路と出力端が前記第１のクロックド・インバータ回路の出力端に接続された第５のインバータ回路とを有し、前記第５のインバータ回路を構成するトランジスタのサイズは前記第１のクロックド・インバータ回路を構成するトランジスタのサイズより小さいことを特徴とする請求項１記載の半導体装置の入力回路。
【請求項３】
前記保持回路は、入力端が前記第１のクロックド・インバータ回路の出力端に接続された第６のインバータ回路と出力端が前記第１のクロックド・インバータ回路の出力端に接続された第２のクロックド・インバータ回路とを有し、前記第２のクロックド・インバータ回路は第１のクロックド・インバータ回路を制御する制御信号と逆相の制御信号により制御されることを特徴とする請求項１記載の半導体装置の入力回路。
【請求項４】
前記第１のインバータ回路の出力端に接続され、前記内部回路より先に動作するアドレス遷移検出回路をさらに具備することを特徴とする請求項１記載の半導体装置の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、例えば不揮発性半導体記憶装置のアドレス信号等を受ける入力回路に関する。
【０００２】
【従来の技術】
半導体装置は、例えばアドレス信号からなる入力信号を受け、この入力信号を例えばアドレスデコーダからなる内部回路に供給する入力回路を有している。
【０００３】
図８は、従来の半導体装置の入力回路を示している。図８において、ノア回路７１の一方入力端には、制御信号として例えばローレベル信号（この集積回路の接地電位Ｖss）が供給され、他方入力端には入力信号Ｖinが供給されている。前記制御信号は入力信号Ｖinの入力を有効又は無効を制御する。このノア回路７１の出力端は平滑用のキャパシタ７１を介して接地されるとともに、インバータ回路７３、７４を介して例えばアドレスデコーダからなる内部回路７５に接続されている。
【０００４】
図９は、図８に示すノア回路７１を具体的に示しており、図８と同一部分には同一符号を付している。このノア回路７１は電源電圧ＶDDと接地電位Ｖssとの相互間にＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）７１ａ、ＰＭＯＳトランジスタ７１ｂ、及びＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）７１ｃが直列接続されている。前記ＰＭＯＳトランジスタ７１ａのゲートには接地電位Ｖssが供給されている。前記ＰＭＯＳトランジスタ７１ｂとＮＭＯＳトランジスタ７１ｃのゲートは入力信号Ｖinが供給される入力パッド７６に接続されている。前記ＮＭＯＳトランジスタ７１ｃのソースは接地線７７を介して接地パッド７８に接続されている。この接地パッド７８には、系の接地電位ＧＮＤが供給されている。７７ａは接地線７７の配線抵抗である。さらに、前記ＮＭＯＳトランジスタ７１ｃにはＮＭＯＳトランジスタ７１ｄが並列接続されている。このＮＭＯＳトランジスタ７１ｄのゲートには接地電位Ｖssが供給されている。
【０００５】
図１０は図９の各部の電位を示している。入力信号Ｖinの電位がノア回路７１の閾値電圧Ｖｔｈに達すると、このノア回路７１の出力信号Ｖoutはハイレベル（ＶDD）からローレベル（Ｖss）に変化する。このノア回路７１の出力信号の変化に伴い内部回路７５が動作する。この内部回路７５の動作に伴い、内部回路７５が消費する電力と接地線７７の配線抵抗７７ａにより、集積回路の接地線７７にノイズが発生する。すなわち、図１０に示すように接地電位Ｖssにノイズが重畳される。ノア回路７１の閾値電圧は、集積回路の接地電位Ｖssを基準としているため、ノイズにより接地線７７の電位Ｖssが系の接地電位ＧＮＤに対してプラス側に変化すると、入力信号Ｖinの電位が低くなったと等価に判定する。そのため、ノア回路７１の出力信号Ｖoutはローレベルからハイレベルに変化する。その後、接地線７７の電位と入力信号Ｖinの電圧の関係がノア回路の閾値電圧を越えた状態に戻ると、ノア回路７１は入力信号Ｖinの電位が高電位であると判定し、ノア回路７１の出力信号Ｖoutは再びハイレベルからローレベルに変化する。このような動作を繰り返した場合には発振が継続する。入力信号Ｖinと接地線７７の電位との関係でその後の発振が止まることもある。
【０００６】
【発明が解決しようとする課題】
従来、上記発振を防止するため、平滑用のキャパシタ７２を用いていた。すなわち、入力信号Ｖinのハイレベルとローレベルの間の電位（以下、不感電位帯と称す）が供給された場合、ノイズに対して発振しにくいようにしていた。しかし、この方法の場合、不感電位帯の幅が小さくなるだけで発振する帯域が残ってしまう。また、発振する帯域をより小さくするためには、平滑用キャパシタ７２の容量をより大きくする必要があるが、この場合、入力信号のレベルを判定するために時間を要し集積回路の動作速度が遅くなるという問題を有していた。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、不感電位帯の入力信号が供給された場合においても、発振を防止でき、集積回路の動作速度を高速化することが可能な半導体装置の入力回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の入力回路は、上記課題を解決するため、入力信号が供給され、この入力信号のレベルを判別する第１の閾値電圧を有する第１のインバータ回路と、前記入力信号が供給され、この入力信号のレベルを判別する前記第１の閾値電圧より低い第２の閾値電圧を有する第２のインバータ回路と、前記入力信号が供給され、この入力信号のレベルを判別する前記第１の閾値電圧より高い第３の閾値電圧を有する第３のインバータ回路と、入力端に前記第２、第３のインバータ回路の出力信号が供給される排他的オア回路と、前記第１のインバータ回路の出力信号が供給され、前記排他的オア回路の出力信号により制御される第１のクロックド・インバータ回路と、この第１のクロックド・インバータ回路の出力信号を保持し、内部回路に供給する保持回路とを具備している。
【０００９】
前記保持回路は、入力端が前記第１のクロックド・インバータ回路の出力端に接続された第４のインバータ回路と出力端が前記第１のクロックド・インバータ回路の出力端に接続された第５のインバータ回路とを有し、前記第５のインバータ回路を構成するトランジスタのサイズは前記第１のクロックド・インバータ回路を構成するトランジスタのサイズより小さく設定されている。
【００１０】
前記保持回路は、入力端が前記第１のクロックド・インバータ回路の出力端に接続された第６のインバータ回路と出力端が前記第１のクロックド・インバータ回路の出力端に接続された第２のクロックド・インバータ回路とを有し、前記第２のクロックド・インバータ回路は第１のクロックド・インバータ回路を制御する制御信号と逆相の制御信号により制御される。
【００１１】
前記第１のインバータ回路の出力端に接続され、前記内部回路より先に動作するアドレス遷移検出回路をさらに具備している。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
図１は、本発明の実施例に係る入力回路を示している。半導体装置内には図１と同様の構成の入力回路が各入力パッドに接続されている。
【００１４】
図１に示す入力回路１１おいて、ノア回路１２の一方入力端には、制御信号として例えばローレベル信号（この集積回路の接地電位Ｖss）が供給され、他方入力端には例えばアドレス信号からなる入力信号Ｖinが供給されている。前記制御信号は入力信号Ｖinの入力を有効又は無効を制御する。このノア回路１２の出力端は平滑用のキャパシタ１３を介して接地されるとともに、インバータ回路１４、インバータ回路１５、クロックド・インバータ回路１６、ラッチ回路１７を構成するインバータ回路１７aを介して内部回路１８に接続されている。この内部回路１８は例えばアドレス信号をデコードするアドレスデコーダである。前記キャパシタ１３の容量は、図８に示すキャパシタ７１の容量に比べて小さく設定されている。
【００１５】
前記インバータ回路１４の出力端には、さらにインバータ回路１９、２０が接続されている。これらインバータ回路１９、２０の閾値電圧は後述するように、インバータ回路１５と相違されている。これらインバータ回路１９、２０の出力端は排他的オア回路２１の入力端に接続されている。この排他的オア回路２１は、例えばナンド回路２１a、ノア回路２１ｂ、インバータ回路２１ｃ、ノア回路２１ｄにより構成されている。すなわち、前記インバータ回路１９の出力端は前記ナンド回路２１aの一方入力端及びノア回路２１ｂの一方入力端に接続され、前記インバータ回路２０の出力端は前記ナンド回路２１aの他方入力端及びノア回路２１ｂの他方入力端に接続されている。前記ナンド回路２１aの出力端は前記インバータ回路２１ｃを介して前記ノア回路２１ｄの一方入力端に接続され、前記ノア回路２１ｂの出力端は前記ノア回路２１ｄの他方入力端に接続されている。このノア回路２１ｄの出力端、すなわち、排他的オア回路２１の出力端は前記クロックドインバータ回路１６を構成する図示せぬＰＭＯＳトランジスタのゲートに接続されるとともに、インバータ回路２２を介してクロックド・インバータ回路１６を構成する図示せぬＮＭＯＳトランジスタのゲートに接続されている。また、前記ラッチ回路１７は前記インバータ回路１７a、及びインバータ回路１７ｂにより構成されている。
【００１６】
図２は、前記インバータ回路１５、１９、２０の入出力静特性を示している。インバータ回路１９の閾値電圧Ｖt19は、インバータ回路１５の閾値電圧Ｖt15より例えば低く設定され、インバータ回路２０の閾値電圧Ｖt20は、インバータ回路１５の閾値電圧Ｖt15より例えば高く設定されている。すなわち、これら閾値電圧Ｖt15、Ｖt19、Ｖt20の関係は、Ｖt19＜Ｖt15＜Ｖt20とされている。これら閾値電圧Ｖt15、Ｖt19、Ｖt20の関係は、Ｖt19＞Ｖt15＞Ｖt20であってもよい。また、インバータ回路１９とインバータ回路２０の閾値電圧の電位差は、インバータ回路１５の不感電位帯よりも大きく設定される。
【００１７】
尚、ノア回路１２の構成は図９と同様であり、図１には接地線及び接地パッド等は図示していない。
【００１８】
図３は、上記入力回路１１のＡＣ動作を示している。入力信号Ｖinがローレベルの場合、各インバータ回路１５、１９、２０の出力信号Ａ、Ｂ、Ｃはそれぞれハイレベルであり、排他的オア回路２１の出力信号はローレベルとなっている。このため、クロックド・インバータ回路１６は活性化され、クロックド・インバータ回路１６の出力信号はローレベルとなる。このクロックド・インバータ回路１６の出力信号はラッチ回路１７にラッチされ、ラッチ回路１７の出力信号Ｄはハイレベルとなっている。このため、内部回路１８は非動作状態とされている。
【００１９】
上記状態より、入力信号Ｖinがローレベルからハイレベルに変化する場合、閾値電圧が最も低いインバータ回路１９が先ず動作し、その出力電圧Ｂはハイレベルからローレベルへ変化する。この電圧Ｂが供給されるナンド回路２１ａの出力信号はローレベルからハイレベルへ変化し、インバータ回路２１ｃの出力信号はハイレベルからローレベルへ変化する。この時、インバータ回路１９の閾値電圧よりも高い閾値電圧を有するインバータ回路１５、２０の出力信号は変化しない。このため、インバータ回路２０の出力信号はハイレベル、ノア回路２１ｂの出力信号はローレベルを保持する。インバータ回路２１ｃ、ノア回路２１ｂの出力信号が供給されるノア回路２１ｄの出力信号はインバータ回路２１ｃの変化に伴い、ローレベルからハイレベルへ変化する。このため、クロックドインバータ回路１６を構成する図示せぬＰＭＯＳトランジスタのゲートにはハイレベルが供給され、ＮＭＯＳトランジスタのゲートにはインバータ回路２２を介してローレベルが供給される。このため、クロックドインバータ回路１６は非活性状態とされ、クロックドインバータ回路１６の出力電位はフローティングとなる。しかし、ラッチ回路１７の入力端はローレベルに保持されている。したがって、ラッチ回路１７の出力信号Ｄはハイレベルに保持され変化しないため、内部回路１８は動作しない。
【００２０】
この後、さらに入力信号Ｖinが高くなると、インバータ回路１５の出力信号Ａがハイレベルからローレベルとなる。しかし、インバータ回路１９、２０の出力信号は変化しないため、クロックドインバータ回路１６は非活性状態とされたままである。したがって、内部インバータ回路１５の出力信号Ａがハイレベルからローレベルとなっても、内部回路１８は動作しない。
【００２１】
さらに、入力信号Ｖinが高くなると、インバータ回路２０の出力信号Ｃがハイレベルからローレベルに変化する。このインバータ回路２０の出力信号Ｃの変化に伴って、ノア回路２１ｂの出力信号はローレベルからハイレベルとなる。このため、ノア回路２１ｄの出力信号はハイレベルからローレベルとなり、クロックドインバータ回路１６が活性化される。このため、インバータ回路１５の出力信号に応じてクロックドインバータ回路１６の出力信号がハイレベルとなり、ラッチ回路１７を構成するインバータ回路１７ａの出力信号Ｄはローレベルとされ、このローレベルがラッチされる。内部回路１８はラッチ回路１７の出力信号がローレベルとなると動作する。
【００２２】
内部回路１８の動作に応じて集積回路の接地線（図示せず）にノイズが発生する。このノイズに応じてインバータ回路２０の出力信号が図３にＣ’で示すようにローレベルからハイレベルへと変化した場合においても、クロックドインバータ回路１６が非活性とされるため、ラッチ回路１７にラッチされた情報が変化しない。仮に、ノイズがさらに大きくなり、インバータ回路１５の出力信号を変化させた場合においても、クロックドインバータ回路１６は非活性のままであるため、インバータ回路１５の出力信号Ａの変化は内部回路１８の動作に影響を与えない。また、インバータ回路１９の出力信号を変化させるような大きなノイズが発生した場合、発振に近い状態となることが考えられる。しかし、インバータ回路１５、１９、２０の閾値電圧を調整することにより、発振を回避することが可能である。
【００２３】
このように、本発明によれば、入力信号のレベルを判定するインバータ回路１５の閾値電圧より低い閾値電圧を有するインバータ回路１９と、インバータ回路１５の閾値電圧より高い閾値電圧を有するインバータ回路２０を設け、排他的オア回路２１により、これらインバータ回路１９、２０の出力信号から制御信号を生成し、この制御信号により入力信号が供給されるインバータ回路１５の出力端に接続されたクロックドインバータ回路１６を制御している。したがって、入力信号がローレベルとハイレベルの中間の不感電位帯の場合、排他的オア回路２１の出力信号によりクロックド・インバータ回路１６が非活性とされるため、インバータ回路１５の出力信号の転送が阻止され、ラッチ回路１７の出力信号は変化せずハイレベルに保持される。このため、入力信号が不感電位帯の場合、内部回路１８は動作されず、ノイズの発生が抑制され、内部回路の発振を防止できる。
【００２４】
また、入力信号のレベルの上昇に伴い、排他的オア回路２１が動作したり、図示せぬ他の入力パッドに接続された入力回路の動作に応じてノイズが発生すると、入力信号Ｖinにノイズが発生する。
【００２５】
図４は接地電位Ｖssにノイズが重畳された場合、その接地電位Ｖssを基準としたときの入力信号Ｖinの波形を示している。図４において、破線は接地電位Ｖssにノイズが重畳されていないときの入力信号Ｖinを示している。図４にＮ１、Ｎ２で示すように接地電位Ｖssを基準とした入力信号Ｖinにノイズが発生し、さらに入力信号のレベルが上昇し、排他的オア回路２１や内部回路１８が動作すると、図４にＮ３で示すようにノイズが発生する。しかし、ノイズＮ１、Ｎ２が発生した際、クロックド・インバータ回路１６は非活性とされているため内部回路１８は動作していない。したがって、ノイズの影響はない。
【００２６】
さらに、ノイズＮ３が発生した場合において、ノイズＮ３のレベルがインバータ回路２０の閾値電圧Ｖｔ20より高い場合、ラッチ回路１７に保持された情報がノイズＮ３により変化しないため影響がない。また、ノイズＮ３のレベルがインバータ回路２０の閾値電圧Ｖｔ20より低い場合、クロックド・インバータ回路１６は非活性とされるため、ノイズＮ３によりラッチ回路１７に保持された情報が反転することはない。したがって、内部回路１８は安定に動作し、発振を防止できる。
【００２７】
尚、前記ラッチ回路１７のインバータ回路１７ｂの駆動能力はクロックド・インバータ回路１６の駆動能力より十分に小さくする必要がある。このような構成とすることにより、クロックドインバータ回路１６の出力信号がローレベルとなったとき、ラッチ回路１７の出力信号を確実にローレベルからハイレベルへと反転させることができる。
【００２８】
あるいは、図５に示すように、図１に示すインバータ回路１７ｂをクロックドインバータ回路５１により構成し、このクロックドインバータ回路５１をクロックドインバータ回路１６と逆相の信号により動作してもよい。すなわち、クロックドインバータ回路１６のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを信号φ、／φによりそれぞれ制御する場合、クロックドインバータ回路５１のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを信号／φ、φによりそれぞれ制御する。このような構成としても、ラッチ回路１７を確実にローレベルからハイレベルへと反転できる。
【００２９】
また、排他的オア回路２１は、図１に示す回路構成とすることにより、回路構成を簡単化できるが、これに限定されるものではなく、他の回路構成とすることも可能である。
【００３０】
図６、図７は、本発明の応用例を示すものであり、図１と同一部分には同一符号を付す。図６、図７は図１に示す回路をアドレス入力回路として使用し、さらにアドレス遷移検出回路（以下ＡＴＤ回路と称す）を付加している。
【００３１】
一般に、半導体記憶装置の記憶容量が多くなると、回路構成が複雑となり、各部に伝送される信号の遅延時間を制御することが困難となる。例えばアドレス信号の遷移を検出するＡＴＤ回路とアドレス信号をデコードするデコーダの動作に注目した場合、アドレス信号が変化しているときにデコーダの動作を停止させ、ＡＴＤ回路によりアドレスの遷移が終了した時点でデコーダを動作させる必要がある。従来、このシーケンスを定めるため、シミュレーションによりＡＴＤ回路とデコーダの動作タイミングを求め、このシミュレーション結果に基づいて回路設計が行われていた。しかし、複雑な回路のうち分布定数の小さな回路から大きな回路へと順次動作タイミングを求めるシミュレーションは長時間を要するため、回路設計が煩雑なものであった。
【００３２】
そこで、図６に示す回路は、前記インバータ回路１５の出力端にＡＴＤ回路６１を接続している。すなわち、この回路は、半導体記憶装置の読み出し時に、ＡＴＤ回路６１により生成されたパルス信号を読み出しの高速化に利用する場合について示している。例えば内部回路１８が動作してもＡＴＤ回路６１が動作しない場合、メモリセルに記憶された情報を確実に読み出すことができない。このような回路方式を採用している場合、図６に示す回路を適用することが有効である。図６において、インバータ回路１５、１９、２０の閾値電圧の関係は図１に示す回路と同様である。但し、図１に示す回路と同一の閾値電圧を使用する必要はない。
【００３３】
図６に示す回路において、アドレス信号としての入力信号Ｖinが変化する際、インバータ回路１５の出力信号が変化しても排他的オア回路２１はインバータ回路１５よりも入力信号Ｖinの変化に対して動作が遅れる。このインバータ回路１５の出力信号はＡＴＤ回路６１に供給される。このため、入力信号Ｖinの変化に対してＡＴＤ回路６１の動作が内部回路１８の動作より常に先行する。したがって、ＡＴＤ回路６１の動作を内部回路１８の動作より優先できるため、確実な動作が可能となる。
【００３４】
また、図６に示す構成によれば、ＡＴＤ回路６１が動作した後、内部回路１８が動作するように動作順序を確実に規定できる。したがって、従来のように、デコーダとアドレス遷移検出回路の動作順序をシミュレーションにより定める必要がないため、設計が容易であり、設計効率を向上できる。
【００３５】
図７に示す回路は、図６に示す回路にノイズによるＡＴＤ回路６１の発振防止対策をさらに施しており、図６と同一部分には同一符号を付す。図７において、インバータ回路１４の出力端にはインバータ回路３０、３１の入力端が接続されている。このインバータ回路３０、３１の閾値電圧Ｖt30、Ｖt31と前記インバータ回路１５、１９、２０の閾値電圧Ｖt15、Ｖt19、Ｖt20の関係は、Ｖt20＜Ｖt31＜Ｖt15＜Ｖt30＜Ｖt19、又はＶt19＜Ｖt30＜Ｖt15＜Ｖt31＜Ｖt20と設定されている。前記インバータ回路３０、３１の出力端は排他的オア回路３２の入力端に接続されている。この排他的オア回路３２は、前記排他的オア回路２１と同様の構成であることが望ましいが、別の構成とすることも可能である。ここでは、前記排他的オア回路２１と同一構成を採用した場合を想定している。この排他的オア回路３２の出力端は、クロックドインバータ回路３３を構成する図示せぬＰＭＯＳトランジスタのゲートに接続されるとともに、インバータ回路３４を介してクロックド・インバータ回路３３を構成する図示せぬＮＭＯＳトランジスタのゲートに接続されている。このクロックド・インバータ回路３３の入力端には前記インバータ回路１５の出力信号Ａが供給され、このクロックド・インバータ回路３３の出力端はラッチ回路３５の入力端に接続されている。このラッチ回路３５はインバータ回路３５a、及びインバータ回路３５ｂにより構成され、このラッチ回路３５の出力端はＡＴＤ回路６１の入力端に接続されている。
【００３６】
上記構成において、入力信号Ｖinの変化に伴うインバータ回路３０、３１、排他的オア回路３２からラッチ回路３５に及ぶ動作は図１に示す回路と同様である。但し、インバータ回路３０、３１の閾値電圧が上述したように設定されているため、入力信号Ｖinの変化に伴って排他的オア回路３２の出力信号が排他的オア回路２１より先に変化する。このため、入力信号Ｖinの変化に応じて、先ずＡＴＤ回路６１が動作し、この後、内部回路１８が動作する。したがって、確実な動作が可能である。
【００３７】
また、入力信号がハイレベルとローレベルの中間の不感帯電位の場合、排他的オア回路３２の出力信号によりクロックド・インバータ回路３３が非活性とされるため、ラッチ回路３５の出力信号が変化しない。したがって、ＡＴＤ回路６１は動作されず、ノイズの発生を抑制できるとともに、ＡＴＤ回路６１の発振を防止できる。
【００３８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００３９】
【発明の効果】
以上、詳述したように本発明によれば、不感電位帯の入力信号が供給された場合においても発振を防止でき、集積回路の動作速度を高速化することが可能な半導体装置の入力回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図。
【図２】図１に示すインバータ回路の閾値電圧の関係を示す波形図。
【図３】図１の動作を示す波形図。
【図４】図１の動作を示す図。
【図５】本発明の変形例を示すものであり要部の回路図。
【図６】本発明の応用例を示す回路図。
【図７】本発明の他の応用例を示す回路図。
【図８】従来の入力回路を示す回路図。
【図９】図８の要部を示す回路図。
【図１０】図８、図９の動作を示す波形図。
【符号の説明】
１１…入力回路、
１５、１９、２０、３０、３１…インバータ回路、
１６、３３…クロックド・インバータ回路、
１７、３５…ラッチ回路、
１８…内部回路、
２１、３２…排他的オア回路、
５１…クロックド・インバータ回路、
６１…アドレス遷移検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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