(57)【特許請求の範囲】
【請求項１】
基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成する工程の後、前記ゲート酸化膜上にゲート電極パターンを形成する工程とよりなる半導体装置の製造方法において、
さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして、前記ゲート電極パターンの端部を含む前記ゲート電極パターン直下の領域を除いた前記ゲート酸化膜を、ＮＯを含む雰囲気中に露出し、熱処理を行うことにより、前記ゲート酸化膜中にＮを導入する工程と、
前記ゲート酸化膜中にＮを導入する工程の後、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜をＣＶＤ法により堆積する工程と、
を含み、
前記ゲート酸化膜中にＮを導入する工程と、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜を堆積する工程は、同一装置内で、ほぼ同一温度下、前記装置から前記基板を取り出すことなく連続して実行されることを特徴とする半導体装置の製造方法。
【請求項２】
さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして、前記基板中に不純物元素を導入し、前記基板中、前記ゲート電極パターンの両側の領域に拡散領域を形成する工程を含み、前記不純物元素を導入する工程は、前記Ｎを導入する工程に先立って実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置の製造に関し、特に高速動作する電界効果トランジスタの製造方法に関する。
高速動作が要求される論理集積回路では、消費電力が小さく動作速度の速いＣＭＯＳ回路が一般に使われている。かかるＣＭＯＳ回路の動作速度をさらに向上させるためには、高速動作する電界効果トランジスタが不可欠である。
【０００２】
【従来の技術】
従来より、電界効果トランジスタの動作速度の増大は、主として微細化によりゲート長を短縮することにより図られてきた。例えば、今日では、ゲート長を０．３５μｍまで減少させた高速動作ＭＯＳトランジスタが使われている。
しかし、これ以上ゲート長を短縮した、ゲート長が極端に短いＭＯＳトランジスタでは、ゲート直下のチャネル領域においてキャリアが極端に加速され、ホットキャリアとなってゲート酸化膜中に侵入し、トラップされる問題が生じる。トラップされたキャリアはゲート酸化膜中で固定電荷を形成し、ＭＯＳトランジスタのしきい値特性を変化させてしまう。
【０００３】
より具体的に説明すると、ゲート酸化膜中に侵入したキャリアは、ゲート酸化膜を構成するＳｉＯ2 の構造中に入り込み、ＳｉＯ2 を構成するＳｉ−Ｏネットワークに含まれるいわゆるダングリングボンドに結合し、ＳｉＯ2 膜中に安定して保持されることになる。
このため、従来より、ゲート酸化膜中にＮを導入してかかるダングリングボンドを終端し、ホットキャリアが結合するサイトを可能な限り減少させるＭＯＳトランジスタの製造方法が提案されている。
【０００４】
図１０（Ａ）〜（Ｃ）および図１１（Ｄ）は、従来のＭＯＳトランジスタを製造する工程を示す。
図１０（Ａ）を参照するに、ｐ型あるいはｎ型にドープされたＳｉ基板１上に、素子領域１Ａを画成するフィールド酸化膜２が、ウェット酸化により典型的には３００から４００ｎｍの厚さに形成され、さらに前記素子領域１Ａを覆うように、基板１の表面に、ゲート酸化膜として使われる熱酸化膜３が、典型的には６ｎｍの厚さに形成される。
【０００５】
図１０（Ａ）の構造は、次にＮ2 Ｏ雰囲気中、典型的には８００°Ｃの温度で熱処理され、前記ゲート酸化膜３中にＮが導入される。
さらに、図１０（Ｂ）の工程において、前記図１０（Ａ）の構造上にポリシリコン膜４が、８００〜９００°Ｃの温度で実行されるＣＶＤ工程により、典型的には１５０ｎｍの厚さに堆積され、図１０（Ｃ）の工程においてＲＩＥ法等の異方性エッチング工程によりパターニングされてゲート電極４Ａが形成される。次に、前記ゲート電極をマスクに、Ｂ等のｐ型ドーパントあるいはＡｓ，Ｐ等のｎ型ドーパントを基板１中にイオン注入により導入し、それぞれソース領域およびドレイン領域に対応する拡散領域１Ｂ，１Ｃを、基板１中に形成する。さらに、かかる構造上に、典型的には８００〜９００°Ｃの温度で実行されるＣＶＤ法により、ＣＶＤ−ＳｉＯ2 膜５を、約１００ｎｍの厚さに形成する。
【０００６】
さらに、図１１（Ｄ）に示すように、前記ＣＶＤ−ＳｉＯ2 膜５は基板１の主面に垂直な方向に一様に異方性エッチングされ、その結果ゲート電極４Ａの両側壁に側壁酸化膜５Ａ，５Ｂがそれぞれ形成される。さらに、前記側壁酸化膜５Ａ，５Ｂが形成された状態で前記ｐ型あるいはｎ型ドーパントをイオン注入することにより、前記拡散領域１Ｂ，１Ｃの内側に、よりドーピングレベルの高い拡散領域１Ｂ’，１Ｃ’がそれぞれ形成される。換言すると、図１１（Ｄ）のＭＯＳトランジスタはいわゆるＬＤＤ（lightly Doped Drain ）構造を有する。
【０００７】
かかる構造のＭＯＳトランジスタでは、前記ゲート電極４Ａのパターニングの際に前記ゲート酸化膜３はエッチングストッパとして作用するが、その際、膜３のうちの電極４Ａにより保護されていない部分は、大なり小なりエッチングにより損傷を受ける。例えば、かかる損傷の結果、膜３の構造中に、Ｓｉ−Ｏボンドが切断された、いわゆるダングリングボンドが形成される。かかるダングリングボンドにはＨやＯＨが結合しやすいが、ゲート長の短い高速ＭＯＳトランジスタでは、図１２に示すように、ドレイン領域１Ｃの端で加速されたホットエレクトロン等のホットキャリアが前記ゲート酸化膜３中に侵入し、かかるダングリングボンドにトラップされてしまう。
【０００８】
この問題を解決するために、ゲート酸化膜３中にはＮが図１０（Ａ）の工程で導入される。導入されたＮは前記膜３中のダングリングボンドを終端し、膜３中に侵入したホットキャリアのトラップを抑止する。ただし、図１２は、図１１（Ｄ）のＭＯＳトランジスタの、ドレイン領域１Ｃ近傍を拡大して示す拡大図である。
【０００９】
【発明が解決しようとする課題】
しかし、図１０（Ａ）〜（Ｃ）および図１１（Ｄ）の工程では、工程の比較的初期の段階で膜３中にＮが導入されるため、それに引き続く工程、特に熱処理を含む工程において、導入されたＮが脱出しやすい問題点がある。換言すると、図１０（Ａ）〜（Ｃ）および図１１（Ｄ）の工程では、Ｎの導入により所望のホットキャリアのトラップを抑止する効果を得るためには、前記ゲート酸化膜３中に大量のＮを導入する必要がある。
【００１０】
しかし、このように大量のＮを図１０（Ａ）の工程で導入した場合、Ｎはゲート酸化膜３のうち、図１２に示すドレイン領域の端部に対応する部分のみならず、ゲート電極４Ａ直下の部分にも導入されるため、形成されるＭＯＳトランジスタのしきい値特性が大きく影響されてしまう。
図１３（Ａ），（Ｂ）は、図１０（Ａ）の工程において、ドライＯ2 雰囲気中での熱酸化により形成したゲート酸化膜３を、さらに８００°Ｃにて様々なＮ含有雰囲気中において熱処理した場合のフラットバンド電圧ＶFBおよびしきい値電圧ＶTHを示す。
【００１１】
図１３（Ａ），（Ｂ）を参照するに、前記ゲート酸化膜３をＮＯあるいはＮ2 Ｏ雰囲気中において様々な時間熱処理することにより、ＶFEおよびＶTHのいずれも、かかる熱処理を行わなかった場合に比べて大きく変化していることがわかる。先にも説明したように、膜３中のＮ濃度は図１０（Ａ）〜（Ｃ）および図１１（Ｄ）のそれぞれの熱処理工程の影響を受けるため、かかる方法で製造されたＭＯＳトランジスタは特性の制御が困難で、ばらつきが大きい問題点を有する。
【００１２】
本発明は、上記の課題を解決した半導体装置の製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、ゲート酸化膜へのホットキャリアのトラップの問題を解決した、安定した特性の半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成する工程の後、前記ゲート酸化膜上にゲート電極パターンを形成する工程とよりなる半導体装置の製造方法において、
さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして、前記ゲート電極パターンの端部を含む前記ゲート電極パターン直下の領域を除いた前記ゲート酸化膜を、ＮＯを含む雰囲気中に露出し、熱処理を行うことにより、前記ゲート酸化膜中にＮを導入する工程と、
前記ゲート酸化膜中にＮを導入する工程の後、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜をＣＶＤ法により堆積する工程と、
を含み、
前記ゲート酸化膜中にＮを導入する工程と、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜を堆積する工程は、同一装置内で、ほぼ同一温度下、前記装置から前記基板を取り出すことなく連続して実行されることを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして、前記基板中に不純物元素を導入し、前記基板中、前記ゲート電極パターンの両側の領域に拡散領域を形成する工程を含み、前記不純物元素を導入する工程は、前記Ｎを導入する工程に先立って実行されることを特徴とする請求項１記載の半導体装置の製造方法により、解決する。
【００１４】
以下、本発明の原理を、図１を参照しながら説明する。ただし、図１中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１を参照するに、本発明による半導体装置の製造方法では、Ｎを、ゲート酸化膜３中の、ゲート電極パターン４Ａ直下の領域を除いた、図１中に斜線で示す隣接領域に選択的に導入する。その結果、ゲート酸化膜３のうち、ゲート電極パターン４Ａ直下の領域のＮ濃度は、前記隣接領域のＮ濃度よりも実質的に小さくなり、半導体装置のしきい値特性の、かかるＮドープによる変化は最小になる。一方、Ｎは、ゲートパターン４Ａのパターニングの際に損傷を受けやすい、すなわちダングリングボンドの形成が生じやすい前記隣接領域には高濃度で導入されるため、基板１中、ドレイン端近傍でホットキャリアが発生しても、発生したホットキャリアが膜３中に注入されトラップされる問題は最小限に抑止される。さらに、Ｎの酸化膜３へのドーピングは、ゲート電極パターンの堆積およびパターニングの後で実行されるため、酸化膜３中に導入されたＮがゲート電極パターンの堆積工程に伴う熱処理により離脱する問題が回避できる。また、Ｎの導入を、ゲート酸化膜３のＮＯ雰囲気への曝露により行う場合、適切な温度範囲が約８００°Ｃとなり、その後で実行される側壁酸化膜のＣＶＤ工程の温度とほぼ一致するため、前記Ｎ導入工程の後、側壁酸化膜の堆積工程を、同一の堆積装置中において、連続して実行することが可能になる。
【００１５】
【発明の実施の形態】
［第１実施例］
以下、本発明の第１の実施例を、図２（Ａ）〜（Ｃ），図３（Ｄ），（Ｅ）および図４（Ｆ），（Ｇ）を参照しながら説明する。
図２（Ａ）を参照するに、図１０（Ａ）のＳｉ基板１に対応するＳｉ基板１１上にはｐ型あるいはｎ型にドープされたウェル１１ａが形成されており、基板１１上には、素子領域１１Ａを画成するフィールド酸化膜１２が、ウェット酸化により典型的には３００から４００ｎｍの厚さに形成される。さらに、前記素子領域１１Ａを覆うように、基板１１の表面に、ゲート酸化膜として使われる熱酸化膜１３が、典型的には６ｎｍの厚さに形成される。
【００１６】
さらに、図２（Ｂ）の工程において、前記図２（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜４に対応するポリシリコン膜１４が、８００〜９００°Ｃの温度で実行されるＣＶＤ工程により、典型的には１５ｎｍの厚さに堆積され、図２（Ｃ）の工程においてＲＩＥ法等の異方性エッチング工程によりパターニングされてゲート電極１４Ａが形成される。
【００１７】
次に、図２（Ｃ）の工程で、前記ゲート電極１４ＡをマスクにＢ等のｐ型ドーパントあるいはＡｓ，Ｐ等のｎ型ドーパントを基板１１中にイオン注入により導入し、それぞれソース領域およびドレイン領域に対応する拡散領域１１Ｂ，１１Ｃを、基板１１中に形成する。また、前記イオン注入工程の後、図２（Ｃ）の構造をＣＶＤ装置中において、約８００°Ｃの条件下でＮＯを含む雰囲気ガスに、典型的には５〜２０分間曝露する。ＮＯは有毒ガスであるため、前記雰囲気ガスとしては、例えばＮＯを３０％程度に希釈したＡｒガスを使い、曝露は４０Ｐａ程度の減圧下で行うのが安全上好ましい。かかる熱処理工程により、先にイオン注入された不純物元素は基板１１中に拡散し、かかる拡散の結果として前記拡散領域１１Ｂ，１１Ｃが形成される。換言すると、本実施例では、通常のイオン注入工程に伴う熱処理工程を、前記Ｎ導入のための熱処理工程により兼用している。
【００１８】
さらに、図３（Ｄ）の工程で、同一のＣＶＤ装置を使い、前記曝露工程に引き続いてＣＶＤ工程を、典型的には８００°Ｃの温度で基板１１を途中でＣＶＤ装置から取り出すことなく連続して実行し、前記図２（Ｃ）の構造上にＣＶＤ−ＳｉＯ2 膜１５を、約１００ｎｍの厚さに形成する。
さらに、図３（Ｅ）に示すように、前記ＣＶＤ−ＳｉＯ2 膜１５を基板１１の主面に垂直な方向に一様にＲＩＥ法を使った異方性エッチングによりエッチングし、結果ゲート電極１４Ａの両側壁に側壁酸化膜１５Ａ，１５Ｂをそれぞれ形成する。さらに、前記側壁酸化膜１５Ａ，１５Ｂが形成された状態で前記ｐ型あるいはｎ型ドーパントをイオン注入することにより、前記拡散領域１１Ｂ，１１Ｃの内側に、よりドーピングレベルの高い拡散領域１１Ｂ’，１１Ｃ’をそれぞれ形成しＬＤＤ構造を形成する。
【００１９】
さらに、図４（Ｆ）の工程において、図３（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜１６が適当な厚さに堆積され、さらに図４（Ｇ）の工程においてオーミック電極１７Ａ，１７Ｂが、前記層間絶縁膜１６中に形成されたコンタクトホールを介して、それぞれ拡散領域１１Ｃおよび１１Ｂとオーミック接触するように形成される。
【００２０】
本実施例では、図２（Ｃ）のゲート酸化膜１３中にＮを導入する工程が、前記ゲート電極１４Ａをマスクにして実行されるため、前記ゲート酸化膜１３のうち、ＭＯＳトランジスタのチャネル領域を覆う部分には実質的なＮの導入は生じない。このため、ゲート酸化膜１３へのＮの導入により、半導体装置のしきい値特性あるいはフラットバンド特性が実質的に変化することはない。一方、ゲート酸化膜１３のうち、ホットキャリアのトラップが生じやすいドレイン端に対応する領域にはＮが高濃度で導入されるため、膜１３を構成するＳｉＯ2 構造中のダングリングボンドが効果的に終端され、ホットキャリアの注入が生じてもそれがトラップされるサイトが消滅する。このため、注入された電子あるいはホールよりなるキャリアがゲート絶縁膜１３にトラップされることがない。
【００２１】
図２（Ｃ）の工程では、熱処理をＮＯ雰囲気のかわりにＮ2 Ｏ雰囲気中において行うことも可能である。この場合には、熱処理温度は前記８００°Ｃよりもやや高い約９００°Ｃに設定するのが好ましい。一般に熱処理をＮ2 Ｏ雰囲気中で行う場合には、膜３中に導入されるＮの量はＮＯ雰囲気中で熱処理を行った場合よりも少なくなる。この場合、図３（Ｄ）のＣＶＤ工程の際に温度を８００°Ｃまで下げる必要があるが、かかる温度の異なる熱処理工程は、クラスタ型処理装置を使うことにより、効率的に実行することができる。
【００２２】
図５は、図４（Ｇ）の構造について、前記ゲート酸化膜１３中におけるＮの深さ方向への分布をＳＩＭＳにより分析した結果を示す。
図５を参照するに、上に説明したように、膜１３中のＮの濃度は熱処理をＮＯ雰囲気中で行った場合の方が、熱処理をＮ2 Ｏ雰囲気中で行った場合よりもはるかに高く、また、導入されたＮの濃度ピークは膜１３と基板１１との界面寄りに生じるのがわかる。すなわち、図２（Ｃ）の熱処理で膜１３中に導入されたＮは、膜１３の基板１１との界面近傍に濃集する。
【００２３】
本実施例では、図２（Ｃ）のＮＯあるいはＮ２ Ｏ雰囲気中での熱処理を、拡散領域１１Ｂ，１１Ｃを形成するイオン注入工程の後で実行しているが、勿論かかる熱処理工程は前記イオン注入工程の先に実行してもよい。この場合には、イオン注入した不純物元素を拡散領域１１Ｂ，１１Ｃにおいて活性化する熱処理工程が必要になる。
［参考例］
以下、本発明の参考例を、図６（Ａ）〜（Ｃ），図７（Ｄ），（Ｅ）および図８（Ｆ），（Ｇ）を参照しながら説明する。
図６（Ａ）を参照するに、図１０（Ａ）のＳｉ基板１に対応するＳｉ基板２１上にはｐ型あるいはｎ型にドープされたウェル２１ａが形成されており、基板２１上には、素子領域２１Ａを画成するフィールド酸化膜２２が、ウェット酸化により典型的には３００から４００ｎｍの厚さに形成される。さらに、前記素子領域２１Ａを覆うように、基板２１の表面に、ゲート酸化膜として使われる熱酸化膜２１３が、典型的には６ｎｍの厚さに形成される。
【００２４】
図６（Ａ）を参照するに、図１０（Ａ）のＳｉ基板１に対応するＳｉ基板２１上にはｐ型あるいはｎ型にドープされたウェル２１ａが形成されており、基板２１上には、素子領域２１Ａを画成するフィールド酸化膜２２が、ウェット酸化により典型的には３００から４００ｎｍの厚さに形成される。さらに、前記素子領域２１Ａを覆うように、基板２１の表面に、ゲート酸化膜として使われる熱酸化膜２１３が、典型的には６ｎｍの厚さに形成される。
【００２５】
さらに、図６（Ｂ）の工程において、前記図６（Ａ）の構造上に、図１０（Ｂ）のポリシリコン膜４に対応するポリシリコン膜２４が、８００〜９００°Ｃの温度で実行されるＣＶＤ工程により、典型的には１５ｎｍの厚さに堆積され、図６（Ｃ）の工程においてＲＩＥ法等の異方性エッチング工程によりパターニングされてゲート電極２４Ａが形成される。
【００２６】
次に、図６（Ｃ）の工程で、前記ゲート電極２４ＡをマスクにＢ等のｐ型ドーパントあるいはＡｓ，Ｐ等のｎ型ドーパントを基板２１中にイオン注入により導入し、それぞれソース領域およびドレイン領域に対応する拡散領域２１Ｂ，２１Ｃを基板２１中に形成する。さらに、前記イオン注入工程の後、図６（Ｃ）のゲート酸化膜２３中にＮ+ をイオン注入により導入する。その際、導入されたＮ+ が前記ゲート酸化膜２３を貫通して基板２１に到達しないように、加速電圧は１０ｋｅＶ以下に、またドーズは前記膜２３中のダングリングボンドが終端されるに十分なように、１〜３×１０14ｃｍ-2程度に設定される。
【００２７】
さらに、図７（Ｄ）の工程で、図６（Ｃ）の構造上にＣＶＤ−ＳｉＯ2 膜２５を、約８００°ＣのＣＶＤ法により約１００ｎｍの厚さに形成する。
さらに、図７（Ｅ）に示すように、前記ＣＶＤ−ＳｉＯ2 膜２５を基板２１の主面に垂直な方向に一様にＲＩＥ法を使った異方性エッチングによりエッチングし、結果ゲート電極２４Ａの両側壁に側壁酸化膜２５Ａ，２５Ｂをそれぞれ形成する。さらに、前記側壁酸化膜２５Ａ，２５Ｂが形成された状態で前記ｐ型あるいはｎ型ドーパントをイオン注入することにより、前記拡散領域２１Ｂ，２１Ｃの内側に、よりドーピングレベルの高い拡散領域２１Ｂ’，２１Ｃ’をそれぞれ形成しＬＤＤ構造を形成する。
【００２８】
さらに、図８（Ｆ）の工程において、図７（Ｅ）の構造上にＳｉＯ2 よりなる層間絶縁膜２６が適当な厚さに堆積され、さらに図８（Ｇ）の工程においてオーミック電極２７Ａ，２７Ｂが、前記層間絶縁膜２６中に形成されたコンタクトホールを介して、それぞれ拡散領域２１Ｃおよび２１Ｂとオーミック接触するように形成される。
【００２９】
本実施例でも、図６（Ｃ）のゲート酸化膜２３中にＮを導入するイオン注入工程が、前記ゲート電極２４Ａをマスクにして実行されるため、前記ゲート酸化膜２３のうち、ＭＯＳトランジスタのチャネル領域を覆う部分には実質的なＮの導入は生じない。このため、ゲート酸化膜２３へのＮの導入により、半導体装置のしきい値特性あるいはフラットバンド特性が実質的に変化することはない。一方、ゲート酸化膜２３のうち、ホットキャリアのトラップが生じやすいドレイン端に対応する領域にはＮが高濃度で導入されるため、膜２３を構成するＳｉＯ2 構造中のダングリングボンドが効果的に終端され、ホットキャリアの注入が生じてもそれがトラップされるサイトが消滅する。このため、注入された電子あるいはホールよりなるキャリアがゲート絶縁膜２３にトラップされることがない。
【００３０】
図９は、図４（Ｇ）のＭＯＳトランジスタを使って６４ＭビットＤＲＡＭを形成した場合のドレイン電流Ｉｄの劣化を、ストレス時間の関数として示す。ただし、ＭＯＳトランジスタのゲート酸化膜の厚さは１０ｎｍとしている。また、図９中には、同じＭＯＳトランジスタのゲート酸化膜をＮの添加なしに形成した場合（Ｒｅｆ）と、酸素雰囲気中で熱処理した場合（ＨＴＯ）の結果を、比較のために示している。
【００３１】
図９を参照するに、本発明により、ゲート直下の領域を除いてゲート酸化膜中に窒素を導入したＭＯＳトランジスタでは、ドレイン電流の変化率ないし劣化率が、×で示したように、従来のものよりもはるかに小さいことがわかる。
【００３２】
【発明の効果】
請求項１記載の本発明の特徴によれば、基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜を形成する工程の後、前記ゲート酸化膜上にゲート電極パターンを形成する工程とよりなる半導体装置の製造方法において、さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして、前記ゲート電極パターンの端部を含む前記ゲート電極パターン直下の領域を除いた前記ゲート酸化膜を、ＮＯを含む雰囲気中に露出し、熱処理を行うことにより、前記ゲート酸化膜中にＮを導入し、前記ゲート酸化膜中にＮを導入する工程の後、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜をＣＶＤ法により堆積し、その際、前記ゲート酸化膜中にＮを導入する工程と、前記ゲート電極パターン及び前記ゲート酸化膜上に酸化膜を堆積する工程を、同一装置内で、ほぼ同一温度下、前記装置から前記基板を取り出すことなく連続して実行することにより、前記ゲート酸化膜中に、チャネル領域直上の部分を避けて選択的にＮを導入することが可能になる。かかる、ゲート酸化膜のうちゲート電極パターンの両側の露出した部分はゲート電極パターンのパターニングの際に損傷を受けやすく、そのためドレイン端近傍で発生するホットキャリアのトラップとなりやすい。本発明によれば、かかるホットキャリアのトラップとなりやすい部分に選択的にＮを導入するため、ホットキャリアのトラップの問題が効果的に抑止される。
【００３３】
請求項２記載の本発明の特徴によれば、
さらに、前記ゲート電極パターンを形成する工程の後、前記ゲート電極パターンをマスクとして前記基板中に不純物元素を導入し、前記基板中の前記ゲート電極パターンの両側の領域に拡散領域を形成する工程を行い、前記不純物元素を導入する工程を、前記Ｎを導入する工程に先立って実行することにより、前記不純物元素の活性化工程を、前記熱処理工程で兼用することが可能になる。
【図面の簡単な説明】
【図１】  本発明の原理を説明する図である。
【図２】  （Ａ）〜（Ｃ）は本発明の第１実施例による半導体装置の製造工程を説明する図（その一）である。
【図３】  （Ｄ），（Ｅ）は本発明の第１実施例による半導体装置の製造工程を説明する図（その二）である。
【図４】  （Ｆ），（Ｇ）は本発明の第１実施例による半導体装置の製造工程を説明する図（その三）である。
【図５】  第１実施例によるゲート酸化膜中におけるＮの分布を示す図である。
【図６】  （Ａ）〜（Ｃ）は本発明の参考例による半導体装置の製造工程を説明する図（その一）である。
【図７】  （Ｄ），（Ｅ）は本発明の参考例による半導体装置の製造工程を説明する図（その二）である。
【図８】  （Ｆ），（Ｇ）は本発明の参考例による半導体装置の製造工程を説明する図（その三）である。
【図９】  本発明の効果を示す図である。
【図１０】  （Ａ）〜（Ｃ）は従来の半導体装置の製造工程を示す図（その一）である。
【図１１】  （Ｄ）は従来の半導体装置の製造工程を示す図（その二）である。
【図１２】  従来の半導体装置の問題点を説明する図である。
【図１３】  （Ａ），（Ｂ）は従来の半導体装置の問題点を説明する別の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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