(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体ウエハの主面の上部にアルミニウム配線パターンを形成する工程；
（ｂ）前記半導体ウエハの前記主面の前記上部及び前記アルミニウム配線パターン上に、第１の層間絶縁膜をＣＶＤ法により形成する工程；
（ｃ）前記工程（ｂ）の後、前記第１の層間絶縁膜の表面をブラシを使用することなくジェット洗浄する工程；
（ｄ）前記工程（ｃ）の後、前記第１の層間絶縁膜上にそれよりも、その上面が平坦であって、前記第１の層間絶縁膜と同一配線層の層間絶縁膜を構成する第２の層間絶縁膜をＣＶＤ法により形成する工程；
（ｅ）前記工程（ｄ）の後、前記第２の層間絶縁膜の表面をジェット洗浄をすることなくブラシ洗浄する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記ジェット洗浄は、４ＭＰａ以上の圧力で、洗浄液を噴射するものである。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ウエハ状態で洗浄する工程を有する半導体装置の製造技術に関する。
【０００２】
【従来の技術】
半導体装置の製造歩留まりには、異物の増減が大きく関与している。従って、半導体装置の製造工程においては、異物の除去工程が不可欠である。特開平８−３１７８０号公報には、ブラシを螺旋状に回転させながら、また複数のジェットノズルの多方向からの噴射水によりシリコンウエハの基板洗浄を行う方法の開示がある。特開平６−１２０１９２号公報には、ウエハにジェット洗浄液を噴きつけながら回転ブラシにより洗浄を行い、ウエハ表面にパターンが形成されている場合はブラシをウエハ表面から離して洗浄する開示がある。
【０００３】
【発明が解決しようとする課題】
例えば、配線間の層間絶縁膜は、ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化シリコン膜等の絶縁膜よりなり、かかる膜の成膜後には、異物の除去のためブラシ洗浄が行われる。このブラシ洗浄とは、半導体ウエハ表面に純水を流しつつ、ポリビニルアルコール（ＰＶＡ）製などのブラシを半導体ウエハ表面に軽く押しつけながら回転・移動させ、その表面を洗浄する処理をいう。このような洗浄によって、半導体ウエハ表面のパーティクル（異物）や半導体ウエハ表面の微少突起を除去することができる。
【０００４】
一方、層間絶縁膜を、例えば、テトラメチルエトキシシランを原料とし、プラズマＣＶＤ法を用いて形成した酸化シリコン膜（以下、「ＴＥＯＳ膜」という）、塗布膜であるＳＯＧ（Spin On Glass）膜およびＴＥＯＳ膜の３層で構成する場合がある。
【０００５】
本発明者は、半導体装置の研究・開発に従事しており、このような層間絶縁膜形成工程にいて、ブラシ洗浄を導入することを検討しているが、このブラシ洗浄を行っても層間絶縁膜表面に不具合（突起）が確認された。
【０００６】
そこで、その突起部の断面形状を解析し検討した結果、追って詳細に説明するように、最下層のＴＥＯＳ膜とＳＯＧ膜との境界の異物が突起の原因であることを究明した。また、最下層のＴＥＯＳ膜表面には下層の配線の凹凸に起因する凹凸があり、特に、凸部の周囲において異物が残存していることが判明した。
【０００７】
本発明の目的は、半導体ウエハの洗浄工程における異物除去率を向上させる技術を提供することにある。
【０００８】
本発明の他の目的は、半導体ウエハの洗浄精度を向上させることにより、半導体装置の信頼性を向上させることにある。また、半導体装置の歩留まりを向上させることにある。
【０００９】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
（１）本発明の半導体装置の製造方法は、半導体ウエハの上部に導電性膜を形成し前記導電性膜のパターニングを行う工程と、前記導電性膜上に絶縁膜を形成する工程と、前記絶縁膜上に４ＭＰａ以上の圧力で洗浄液を噴射しながら、前記絶縁膜をブラッシングする工程と、を有するものである。
【００１２】
（２）本発明の半導体装置の製造方法は、（ａ）半導体ウエハの上部に導電性膜を形成し前記導電性膜のパターニングを行う工程と、（ｂ）パターニングされた前記導電性膜上に、前記導電性膜間を埋め込まない程度の膜厚の絶縁膜を形成する工程と、（ｃ）前記絶縁膜上に４ＭＰａ以上の圧力で洗浄液を噴射しながら、前記絶縁膜表面を洗浄する工程と、を有するものである。
【００１３】
（３）本発明の半導体装置の製造方法は、（ａ）半導体ウエハの上部に導電性膜を形成し前記導電性膜のパターニングを行う工程と、（ｂ）前記導電性膜上に絶縁膜を形成する工程であって、前記導電性膜の膜厚の１／２以上の凹凸を有する絶縁膜を形成する工程と、（ｃ）前記絶縁膜上に４ＭＰａ以上の圧力で洗浄液を噴射しながら、前記絶縁膜表面を洗浄する工程と、を有するものである。
【００１４】
（４）本発明の半導体装置の製造方法は、（ａ）半導体ウエハの上部に導電性膜を形成し前記導電性膜のパターニングを行う工程と、（ｂ）パターニングされた前記導電性膜上に、前記導電性膜間を埋め込まない程度の膜厚の第１絶縁膜を形成する工程と、（ｃ）前記絶縁膜上に４ＭＰａ以上の圧力で洗浄液を噴射しながら、前記絶縁膜をブラッシングする工程と、（ｄ）前記第１絶縁膜上に塗布膜を形成する工程と、（ｅ）前記塗布膜上に第２絶縁膜を形成する工程と、（ｆ）前記絶縁膜上に４ＭＰａ以下の圧力で洗浄液を噴射しながら、前記第２絶縁膜をブラッシングする工程と、を有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１〜図９および図１２は、本発明の実施の形態である半導体装置の製造方法を示した基板の要部断面図である。
【００１７】
まず、図１に示すように、半導体基板（半導体ウエハ）１上に、例えば、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成する。なお、２は、素子分離２であり、例えば、半導体基板１中に形成された溝の表面に薄い酸化膜を形成した後、その内部に酸化シリコン膜７を埋め込むことにより形成する。３は、ｐ型ウエル、４は、ｎ型ウエルであり、半導体基板１中に、不純物を注入することにより形成する。なお、図１中のＭＩＳＦＥＴは、ＬＤＤ構造のソース、ドレイン領域１１ｎ、１１ｐを有する。また、８は、ゲート酸化膜、Ｇは、ゲート電極、１０は、キャップ絶縁膜である。
【００１８】
次いで、図２に示すように、ＭＩＳＦＥＴＱｎおよびＱｐ上に、例えば、ＣＶＤ法で酸化シリコン膜１２を堆積した後、その表面をＣＭＰ（Chemical Mechanical Polishing）法で研磨し平坦化する。
【００１９】
次に、層間絶縁膜１２上にフォトレジスト膜を形成し（図示せず）、このフォトレジスト膜をマスクに層間絶縁膜１２をエッチングすることにより半導体基板１主面のｎ+型半導体領域１１ｎおよびｐ+型半導体領域１１ｐ上にコンタクトホールＣ１を形成する。
【００２０】
次いで、コンタクトホールＣ１内を含む層間絶縁膜１２上に、ＣＶＤ法によりタングステン膜を堆積し、このタングステン膜を層間絶縁膜１２が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。
【００２１】
次いで、層間絶縁膜１２およびプラグＰ１上に、ＣＶＤ法によりタングステン膜を堆積し、このタングステン膜を所望の形状にパターニングすることにより、第１層配線Ｍ１を形成する。
【００２２】
次いで、図３に示すように、第１層配線Ｍ１上に、ＣＶＤ法で酸化シリコン膜１３を堆積した後、その表面をＣＭＰ法で研磨し平坦化する。
【００２３】
次に、酸化シリコン膜１３中に、コンタクトホールＣ２を形成し、プラグＰ１と同様にプラグＰ２を形成する。
【００２４】
次いで、層間絶縁膜１３およびプラグＰ２上に、スパッタ法により薄い窒化チタン膜（図示せず）、アルミニウム膜および薄い窒化チタン膜（図示せず）を順次堆積し、所望の形状にパターニングすることにより、第２層配線Ｍ２を形成する。なお、アルミニウム膜の膜厚は、６００ｎｍ（１０-9ｍ）である。
【００２５】
次いで、図４に示すように、第２層配線Ｍ２上に、テトラメチルエトキシシランを原料としたプラズマＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）１４を形成する。なお、このプラズマＣＶＤ法によれば、第２層配線Ｍ２の間隔が微細であっても、被覆性よくＴＥＯＳ膜１４を形成することができる。また、このＴＥＯＳ膜１４は、第２層配線の間隔を完全には埋め込まない程度の膜厚（例えば、５００ｎｍ）とし、ＴＥＯＳ膜１４の表面には、第２層配線Ｍ２の凹凸に対応した凹凸が形成される。この際の、窪み（凹部）の深さは、例えば、６００ｎｍ程度である。
【００２６】
次いで、図５に示すように、ジェットノズル１０１から、５ＭＰａ（５０ｋｇｆ／ｃｍ2）以上の水圧で、純水をＴＥＯＳ膜１４の表面に噴射しつつ、ポリビニルアルコール（ＰＶＡ）製などのブラシ１０３を半導体ウエハ表面に軽く押しつけ（押し圧：０．０１〜０．０２ＭＰａ）ながら回転・移動させ、その表面を洗浄する（ジェット洗浄）。なお、水圧は、４ＭＰａ（４０ｋｇｆ／ｃｍ2）以上、好ましくは５ＭＰａ以上であればよい。
【００２７】
図１４に、洗浄処理がなされる半導体基板１（ウエハＷ）を示す。図示するように、半導体基板１は、ウエハ状態であり、略矩形のチップ領域ＣＡを複数有する。なお、チップ領域ＣＡ間には、スクライブ領域ＳＡが存在する。このチップ領域ＣＡに、図５を参照しながら説明した各膜が形成され、その表面には、凹凸がある。
【００２８】
また、図１５（ａ）および（ｂ）に、本実施の形態の洗浄処理に用いられる洗浄装置の一例を示す。図１５の（ａ）は、洗浄装置の上面図、（ｂ）は、断面図である。図示するように、ウエハＷは、ステージＳｔ上にスピン吸着される。また、ウエハＷは、回転自在に保持される。
【００２９】
このステージＳｔ（ウエハＷ）の上部には、ブラシアームＢＡが延在しており、その先端には、ポリビニルアルコール（ＰＶＡ）製などのブラシ１０３が設置されている。このブラシ１０３は、ブラシアームＢＡの他端を軸に、回転自在に設置されている。
【００３０】
また、ステージＳｔ（ウエハＷ）の上部には、ジェットノズル１０１と流出ノズルＮが設置され、ジェットノズル１０１からは、５ＭＰａ以上の水圧の洗浄液が噴出する。また、流出ノズルからは、１ＭＰａ程度の洗浄液が流出する。
【００３１】
このように、本実施の形態によれば、第２層配線Ｍ２の凹凸に対応した凹凸を有するＴＥＯＳ膜１４の表面を、ジェット洗浄することとしたので、ＴＥＯＳ膜１４の表面の異物除去率を向上させることができる。なお、ジェットノズル１０１からの純水の噴射に加えて、流出ノズルＮから純水（水圧：１ＭＰａ程度）をウエハＷ上に流出させながらブラシ洗浄を行っても良い。
【００３２】
次いで、図６に示すように、ＴＥＯＳ膜１４上に、ＳＯＧ膜１５を塗布し、熱処理を施す。このＳＯＧ膜１５によって、ＴＥＯＳ膜１４の窪み（凹部）が埋め込まれる。
【００３３】
次いで、図７に示すように、ＳＯＧ膜１５の表面を例えばＴＥＯＳ膜１４の表面が露出するまで、エッチバックする。なお、このエッチバック工程を省略し、ＳＯＧ膜１５上にＴＥＯＳ膜１６を形成してもよい。但し、ＳＯＧ膜１５をエッチバックすることにより第２層配線Ｍ２上の絶縁膜が、ＴＥＯＳ膜（１４、１６）のみとなり、かかる配線上にコンタクトホールを形成する際や、その内部に導電性膜を埋め込む際に、ＳＯＧ膜からの脱ガスの影響を低減することができる。
【００３４】
次いで、図８に示すように、ＳＯＧ膜１５およびＴＥＯＳ膜１４上に、ＴＥＯＳ膜１６を形成する。なお、このＴＥＯＳ膜１６の表面は、ほぼ平坦である。
【００３５】
次いで、純水をＴＥＯＳ膜１４の表面に流しつつ、ブラシ洗浄を行う。即ち、図１４に示す流出ノズルＮから、水圧が１ＭＰａ程度の純水をウエハＷ上に流出させながら、図９に示すように、ポリビニルアルコール（ＰＶＡ）製のブラシ１０３を半導体ウエハ表面に軽く押しつけ（押し圧：０．０１〜０．０２ＭＰａ）ながら回転・移動させ、その表面を洗浄する（ブラシ洗浄）。ＴＥＯＳ膜１６の表面は、ほぼ平坦であるため、このようなブラシ洗浄を用いても異物を除去することができる。もちろん、ジェット洗浄を用いてＴＥＯＳ膜１６の表面を洗浄してもよい。
【００３６】
このように、本実施の形態によれば、特に、その表面凹凸の大きいＴＥＯＳ膜１４の表面をジェット洗浄することとしたので、異物除去率を向上させることができる。
【００３７】
例えば、図１０に示すように、その表面凹凸の大きいＴＥＯＳ膜１４の表面をブラシ洗浄した場合、特に、ＴＥＯＳ膜１４の凸部の端（図１０中の丸部）において異物Ｐが残存する。
【００３８】
これは、特に、凹凸の大きい膜の表面においては、凸部端（段差部）に異物がたまりやすく、ブラシのみでは、かかる異物の除去が困難であるためと考えられる。
【００３９】
従って、この後、ＴＥＯＳ膜１４上に、ＳＯＧ膜１５およびＴＥＯＳ膜１６を形成すると、異物Ｐ上にドーム型の突起３０が形成される（図１１）。
【００４０】
この突起３０が、表面検査で異物と判定され、異物の大きさの厳しい規格製品においては、その時点で不良となる。また、不良とならなくても、その後、この突起上に多数の膜が積層されると各膜上に、この突起に対応する凸部が形成され、例えば、配線間ショート等、欠陥の原因となる。
【００４１】
これに対して、本実施の形態においては、特に、その表面凹凸の大きいＴＥＯＳ膜１４の表面を高圧の純水で洗浄（ジェット洗浄）することとしたので、異物除去率を向上させることができる。なお、水圧は、４ＭＰａ以上（より好ましくは５ＭＰａ以上）が、また、ブラシの押し圧は、０．０１〜０．０２ＭＰａ以上が好ましい。また、特に、下層の配線の膜圧の１／２以上の段差を有する膜において、本発明を用いて効果的である。
【００４２】
このようなジェット洗浄を用いて評価を行ったところ平均５％程度、歩留まりが向上した。
【００４３】
この後、ＴＥＯＳ膜１６、１４およびＳＯＧ膜１５中にプラグＰ２と同様にプラグＰ３を形成し、さらに、その上部に、第２層配線Ｍ２と同様に第３層配線Ｍ３を形成する（図１２）。
【００４４】
次いで、第３層配線Ｍ３上に保護膜等を形成するが、以降の工程の図示およびその詳細な説明は省略する。なお、３層以上の配線を形成してもよい。
【００４５】
また、本実施の形態においては、ＴＥＯＳ膜１４やＴＥＯＳ膜１６の洗浄において本発明を適用したが、ＴＥＯＳ膜の成膜条件を工夫することにより、例えば、図１３に示すように、第２層配線Ｍ２の上部においては、その膜厚Ｈ１を大きく、また、その側壁においては、その膜厚Ｈ２を小さくすることが可能である。この場合、微細化により配線間隔が小さくなった場合においても、被覆性よくＴＥＯＳ膜２１４を形成することができる。
【００４６】
しかしながら、この場合は、ＴＥＯＳ膜２１４の凹凸（段差）がより大きくなるため、ブラシ洗浄では、異物が除去し難く、本発明を用いてより効果的である。
【００４７】
また、本実施の形態においては、ＴＥＯＳ膜１４やＴＥＯＳ膜１６の洗浄において本発明を適用したが、例えば、酸化シリコン膜１２、１３もしくは第３層配線の上部の絶縁膜に本発明の洗浄方法を用いても良い。また、これらの膜を複数の絶縁膜で構成し、必要に応じて本発明の洗浄方法を用いてもよい。
【００４８】
また、酸化シリコン膜のみならず他の絶縁膜等、洗浄液による洗浄が可能な膜に広く本発明を適用可能である。
【００４９】
また、本実施の形態においては、洗浄液として純水を用いたが、酸性の洗浄液等の薬液を用いてもよい。
【００５０】
また、本実施の形態においては、高圧で洗浄液のみを噴射した（一流体）が、洗浄液に加え窒素等の気体を噴射（二流体）することにより、異物除去効率を上げてもよい。
【００５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
なお、本実施の形態においては、半導体素子の例としてＭＩＳＦＥＴＱｎおよびＱｐを示したが、これらを有する半導体装置に限られないことはいうまでもない。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００５４】
下層のパターンの凹凸に対応する凹凸を有する絶縁膜上に４ＭＰａ以上の圧力で洗浄液を噴射しながら、ブラッシングしたので、洗浄工程における異物除去率を向上させることができる。
【００５５】
また、半導体装置の信頼を向上させ、また、製品歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態の効果を示すための半導体装置の製造方法を示す図である。
【図１１】本発明の実施の形態の効果を示すための半導体装置の製造方法を示す図である。
【図１２】本発明の実施の形態である半導体装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態である他の半導体装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態である半導体装置の製造方法を示すウエハ（基板）の斜視図である。
【図１５】（ａ）は、本発明の実施の形態である半導体装置の製造方法に用いられる洗浄装置を示す斜視図であり、（ｂ）は、その断面図である。
【符号の説明】
１  半導体基板（半導体ウエハ）
２  素子分離
３  ｐ型ウエル
４  ｎ型ウエル
７  酸化シリコン膜
８  ゲート酸化膜
１０  キャップ絶縁膜
１１ｎ  ｎ+型半導体領域（ソース、ドレイン領域）
１１ｐ  ｐ+型半導体領域（ソース、ドレイン領域）
１２  酸化シリコン膜（層間絶縁膜）
１３  酸化シリコン膜（層間絶縁膜）
１４  ＴＥＯＳ膜
１５  ＳＯＧ膜
１６  ＴＥＯＳ膜
３０  突起
１０１  ノズル
１０３  ブラシ
２１４  ＴＥＯＳ膜
ＢＡ  ブラシアーム
ＣＡ  チップ領域
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
Ｇ  ゲート電極
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
Ｎ  流出ノズル
Ｐ  異物
Ｐ１  プラグ
Ｐ２  プラグ
Ｐ３  プラグ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｓｔ  ステージ
ＳＡ  スクライブ領域
Ｗ  ウエハ
【図１】
0003989276.tif 000002
【図２】
0003989276.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003989276.tif 000013
【図１３】
0003989276.tif 000014
【図１４】
0003989276.tif 000015
【図１５】
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