(57)【特許請求の範囲】
【請求項１】
半導体基板上に活性領域を限定しマトリックス形に配列され、行方向を長さ方向とする形状の素子分離膜を形成する段階と、
前記限定された活性領域上に対応させて行方向に延びた形状にトンネリング絶縁膜を介在する帯状の複数個のフローティングゲート膜を形成する段階と、
前記マトリックスの列方向に隣接した複数個のフローティングゲート膜及び前記素子分離膜を列方向に横切って各々分割して分離させる共通ソース領域を前記半導体基板に形成する段階と、
前記分離されたフローティングゲート膜上を含む全面にゲート間絶縁膜及びコントロールゲート膜を形成する段階と、
前記コントロールゲート膜、下部の前記ゲート間絶縁膜及び前記分離されたフローティングゲート膜をパターニングしてコントロールゲート、ゲート間絶縁膜、及びフローティングゲートを完成し、各フローティングゲートは共通ソース領域を挟んで行方向に隣接した２つでフローティングゲート対を構成するとともに、各コントロールゲートは共通ソース領域と平行し列方向に隣接したフローティングゲート対と重畳させる段階と、
前記フローティングゲート対の共通ソース領域側と対向するそれぞれの片側末端に隣接する前記活性領域に連結されるビットラインを形成する段階とを含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項２】
前記フローティングゲート膜は、行方向に延びた形態に前記素子分離膜の長さ方向に沿った端部に重畳して形成されて、前記素子分離膜及び前記素子分離膜により限定された活性領域の一部を露出させることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項３】
前記共通ソース領域を形成する段階は、前記素子分離膜の長さ方向と垂直な列方向に横切って前記フローティングゲート膜及び前記素子分離膜の一部を露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを蝕刻マスクで前記フローティングゲート膜及び前記素子分離膜の一部を除去し前記半導体基板の一部を露出して、前記分離されたフローティングゲート膜及び前記分離された素子分離膜を形成する段階と、
前記露出された半導体基板に不純物を注入する段階とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項４】
前記露出された半導体基板に不純物を注入する段階は、前記フォトレジストパターンを除去する段階と、前記露出された半導体基板及び前記分離されたフローティングゲート膜に同時に不純物を注入する段階とを含むことを特徴とする請求項３に記載の不揮発性メモリ装置の製造方法。
【請求項５】
前記ゲート間絶縁膜は、前記分離されたフローティングゲート膜の側壁を覆うことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項６】
前記ゲート間絶縁膜は、前記共通ソース領域から前記コントロールゲートを絶縁させることを特徴とする請求項５に記載の不揮発性メモリ装置の製造方法。
【請求項７】
前記ビットラインを形成する段階は、前記コントロールゲート及び半導体基板を覆う絶縁膜を形成する段階と、前記絶縁膜をパターニングして前記フローティングゲート対の共通ソース領域側と対向するそれぞれの片側末端に隣接する前記半導体基板を露出するコンタクトホールを形成する段階と、前記露出される半導体基板に不純物を注入して接触接合領域を形成する段階とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
【請求項８】
前記接触接合領域を形成する段階は、前記露出される半導体基板に不純物を注入して低濃度不純物層を形成する段階と、前記低濃度不純物層が形成された半導体基板に不純物を注入して低濃度不純物層に重なるように高濃度不純物層を形成する段階とを含むことを特徴とする請求項７に記載の不揮発性メモリ装置の製造方法。
【請求項９】
前記接触接合領域はドレイン領域として用いられることを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に不揮発性メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ装置が高集積化することによってメモリセルを動作させる駆動回路素子などが占める面積の減少が要求されている。また、コントロールゲートにはできるだけ低い電圧を印加し、フローティングゲートに誘起される電圧は動作特性に適した水準で維持されるために、フローティングゲートとコントロールゲートとの間に中間膜で形成されるゲート間絶縁膜の改善が要求されている。その理由は、プログラム動作時コントロールゲートに高電圧が印加されれば、高電圧によって前記フローティングゲートに電圧が誘起されるが、前記フローティングゲートに電圧が誘起される程度は前記ゲート間絶縁膜のカップリング率により大きく影響を受けるからである。これにより、前記ゲート間絶縁膜のカップリング率の向上が要求されている。
【０００３】
さらに、従来の不揮発性メモリ装置の消去動作時、電子の移動経路がソース電極方向になされている。これにより、電子が通過する面積が小さいことによって電流密度が集中する現象が発生し、トンネリング酸化膜、即ち、トンネルの絶縁膜が劣化する。従って、トンネリング絶縁膜の劣化を防止し信頼性を向上できる新しい不揮発性メモリ装置が要求されている。
【０００４】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は素子が占める面積の減少を具現でき、ゲート間絶縁膜のカップリング率を増加させてフローティングゲートに誘起される電圧を上げて信頼性が向上した不揮発性メモリ装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の技術的課題を達成するために本発明の一観点は、半導体基板上に形成された一本のワードラインと一対のビットラインとが交差する領域に二つのメモリセルを具備する不揮発性メモリ装置であって、半導体基板上に第１トンネリング絶縁膜を介在して形成された第１フローティングゲート及び前記第１フローティングゲートの片側末端に隣接した半導体基板領域に第１ドレイン領域を具備する前記第１メモリセルと、半導体基板上に第２トンネリング絶縁膜を介在して形成された第２フローティングゲート及び前記第２フローティングゲートの片側末端に隣接した半導体基板領域に第２ドレイン領域を具備する前記第２メモリセルと、前記第１フローティングゲート及び前記第２フローティングゲート間の前記半導体基板に形成され、前記第１メモリセル及び前記第２メモリセルのソース領域として共有する共通ソース領域と、ゲート間絶縁膜を介在して前記第１フローティングゲート及び第２フローティングゲートに同時に重畳され、ワードラインとして機能するコントロールゲートとを含み、前記ゲート間絶縁膜は、前記第１フローティングゲート及び前記第２フローティングゲートの側壁を覆うように延びることを特徴とする不揮発性メモリ装置を提供する。
【０００８】
この時、前記ゲート間絶縁膜は前記第１フローティングゲート及び前記第２フローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【０００９】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上にトンネリング絶縁膜を介在して形成された二つのフローティングゲートと、前記フローティングゲート間の半導体基板に形成されて前記二つのフローティングゲートに共有される共通ソース領域と、前記半導体基板に前記共通ソース領域と各々離隔して形成され、前記二つのフローティングゲートの末端に各々隣接して形成された二つのドレイン領域と、前記二つのフローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されて前記二つのフローティングゲート及び前記共通ソース領域に重畳されワードラインとして機能するコントロールゲートを含み、前記ゲート間絶縁膜は、前記二つのフローティングゲート等の側壁を覆うように延びる不揮発性メモリ装置を提供する。
【００１０】
前記ゲート間絶縁膜は前記二つのフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【００１１】
前記の技術的課題を達成するために本発明の他の観点は、半導体基板上に形成されて活性領域を限定する複数個の素子分離領域と、前記活性領域に形成され列方向に延びた複数個の共通ソース領域と、前記活性領域に前記共通ソース領域と所定距離離隔して前記共通ソース領域と交代して形成された複数個のドレイン領域と、前記共通ソースライン及びドレイン領域が形成されている前記活性領域上に形成されたトンネリング絶縁膜と、前記トンネリング絶縁膜上に前記列方向に形成された複数個のフローティングゲートであって、各対のフローティングゲートは各共通ソース領域を中心とする複数対のフローティングゲートと、前記フローティングゲート上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に前記共通ソース領域と平行して形成された複数個のコントロールゲートであって、各コントロールゲートは各共通ソース領域を中心とする複数対のフローティングゲートと重畳する複数個のコントロールゲートと、前記複数個のコントロールゲートと垂直方向に形成された複数個のビットラインであって、各ビットラインは行方向に隣接した複数個のドレイン領域を連結させる複数個のビットラインを含み、前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる不揮発性メモリ装置を提供する。
【００１２】
前記ゲート間絶縁膜の各々は前記各共通ソース領域を中心とする一対のフローティングゲートの側壁を覆うように延びる。前記ゲート間絶縁膜は前記共有される共通ソース領域と前記コントロールゲートとの間に延びて前記共通ソース領域と前記コントロールゲートを絶縁させる。
【００１３】
前記の他の技術的課題を達成するために本発明の一観点は、半導体基板上に活性領域を限定しマトリックス形に配列され、行方向を長さ方向とする形状の素子分離膜を形成する段階と、前記限定された活性領域上に対応させて行方向に伸びた形状にトンネリング絶縁膜を介在する帯状の複数個のフローティングゲート膜を形成する段階と、前記マトリックスの列方向に隣接した複数個のフローティングゲート膜及び前記素子分離膜を行方向に横切って各々分割して分離させる共通ソース領域を前記半導体基板に形成する段階と、前記分離されたフローティングゲート膜上を含む全面にゲート間絶縁膜及びコントロールゲート膜を形成する段階と、前記コントロールゲート膜、下部の前記ゲート間絶縁膜及び前記分離されたフローティングゲート膜をパターニングしてコントロールゲート、ゲート間絶縁膜、及びフローティングゲートを完成し、各フローティングゲートは共通ソース領域を挟んで行方向に隣接した２つでフローティングゲート対を構成するとともに、各コントロールゲートは共通ソース領域と平行し列方向に隣接したフローティングゲート対と重畳させる段階と、前記フローティングゲート対の共通ソース領域側と対向するそれぞれの片側末端に隣接する前記活性領域に連結されるビットラインを形成する段階とを含む不揮発性メモリ装置の製造方法を提供する。
【００１４】
前記フローティングゲート膜は、行方向に延びた形態に前記素子分離膜の長さ方向に沿った端部に重畳して形成されて、前記素子分離膜及び前記素子分離膜により限定された活性領域の一部を露出させる。
【００１５】
前記共通ソース領域を形成する段階は、次のように遂行される。まず、前記素子分離膜の長さ方向と垂直列方向に横切って前記フローティングゲート膜及び前記素子分離膜の一部を露出させるフォトレジストパターンを形成する。前記フォトレジストパターンを蝕刻マスクで前記フローティングゲート膜及び前記素子分離膜の一部を除去し前記半導体基板の一部を露出して、前記分離されたフローティングゲート膜及び前記分離された素子分離膜を形成する。前記露出された半導体基板に不純物を注入する。
【００１６】
前記露出された半導体基板に不純物を注入する段階は、次のように遂行される。まず、前記フォトレジストパターンを除去する。前記露出された半導体基板及び前記分離されたフローティングゲート膜に同時に不純物を注入する。
【００１７】
前記ゲート間絶縁膜は前記分離されたフローティングゲートの側壁を覆う。前記ゲート間絶縁膜は前記共通ソース領域から前記コントロールゲートを絶縁させる。
【００１８】
前記分離されたフローティングゲートに隣接する前記活性領域に連結されるビットラインを形成する。前記ビットラインを形成する段階は次のように遂行される。
【００１９】
前記ビットラインを形成する段階は、次のように遂行される。まず、前記コントロールゲート及び半導体基板を覆う絶縁膜を形成する。前記絶縁膜をパターニングして前記フローティングゲート対の共通ソース領域側と対向するそれぞれの片側末端に隣接する前記半導体基板を露出するコンタクトホールを形成する。前記露出される半導体基板に不純物を注入して接触接合領域を形成する。
【００２０】
前記接触接合領域を形成する段階は次のように遂行される。まず、前記露出される半導体基板に不純物を注入して低濃度不純物層を形成する。前記低濃度不純物層が形成された半導体基板に不純物を注入して低濃度不純物層に重なるように高農度不純物層を形成する。即ち、前記接触接合領域はドレイン領域として用いられる。
【００２１】
本発明によれば、素子が占める面積を縮められ、ゲート間絶縁膜のカップリング率を増加させてコントロールゲートに印加される電圧を低めてもフローティングゲートに誘起される電圧を素子の動作に必要な水準で維持できる。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態で変形でき、本発明の範囲が後述する実施例によって限られることと解釈されてはならない。本発明の実施例は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面の膜の厚さはさらに明確な説明を強調するために誇張されたことであり、図面上で同じ符号で表示された要素は同じ要素を意味する。またある膜が他の膜または半導体基板の「上」にあると記載される場合に、前記ある膜は前記他の膜または半導体基板に直接接触して存在でき、またはその間に第３の膜が介在される場合もある。
【００２３】
本発明による不揮発性メモリ装置のレイアウ図である図１を参照すれば、参照番号１５５は素子分離膜を、２５５はフローティングゲートを、４００は共通ソース領域を、６００はコントロールゲートを、８００はビットラインを各々示す。本発明の実施例による不揮発性メモリ装置は半導体基板１００上に一本のワードライン６００と一本のビットライン８００が交差する領域に第１及び第２メモリセルの二つを具備する。より詳細には図１の断面図の図２乃至図４を参照して本発明に係る不揮発性メモリ装置の構造を説明する。
【００２４】
図２乃至図４を参照すれば、本発明の実施例による不揮発性メモリ装置は、半導体基板１００上に素子分離膜１５５によって限定される活性領域に共通ソース領域４００などを具備する。前記活性領域の半導体基板１００上には酸化膜よりなるトンネリング絶縁膜１３０がさらに備わる。
【００２５】
前記共通ソース領域４００に隣接して前記共通ソース領域４００を中心として図１に示したように共通ソースライン４００に沿って列方向に配列された複数個のフローティングゲート２５５が形成される。これにより、一対のフローティングゲート２５５は各々共通ソース領域４００を共有している。
【００２６】
また、前記フローティングゲート２５５に重なって形成されるコントロールゲート６００は対向する一対のフローティングゲート２５５の二つを同時に覆っている。即ち、コントロールゲート６００は二つ以上のフローティングゲート２５５を同時に覆っていて複数個のフローティングゲート２５５を制御できる。また、コントロールゲート６００は対向するように配列されたフローティングゲート２５５間の共通ソースライン４００に重なって形成される。
【００２７】
これにより、一つのコントロールゲート６００、即ち、ワードラインで二つまたはそれ以上のフローティングゲート２５５の電子注入、即ち、プログラム動作または消去動作を制御できる。従って、前記ワードラインを制御するための周辺回路素子が占める面積の減少を大きく具現できる。
【００２８】
一方、コントロールゲート６００は不純物がドーピングされた多結晶質シリコン膜パターン６１０及びタングステンシリサイド膜パターン６５０で備わる。
【００２９】
コントロールゲート６００とフローティングゲート２５５の界面には、ゲート間絶縁膜５００が形成される。例えば、酸化膜／窒化膜／酸化膜の三重膜（ＯＮＯ  ｌａｙｅｒ）で前記ゲート間絶縁膜５００が形成される。前記ゲート間絶縁膜５００はコントロールゲート６００と前記共通ソースライン４００の半導体基板１００の界面にも延びて前記コントロールゲート６００と前記共通ソースライン４００を絶縁させる。
【００３０】
また、前記ゲート間絶縁膜５００は前記フローティングゲート２５５の上部だけでなく前記フローティングゲート２５５の側壁に延びて前記側壁をさらに覆う。これにより、コントロールゲート６００に印加される電圧によりフローティングゲート２５５に誘起される電圧の比率、即ち、カップリング率の増加を具現できる。従って、コントロールゲート６００にさらに低い電圧が印加されるとしてもフローティングゲート２５５に誘起される電圧を上げられる。
【００３１】
さらに、前記フローティングゲート２５５の各々に隣接する前記活性領域の一部には接触接合領域４５０が備わる。前記接触接合領域４５０はドレイン領域とビットライン８００を電気的に連結させる役割ができる。これにより、前記接触接合領域４５０はドレイン領域として利用できる。このように形成された接触接合領域４５０にコンタクトホール８５０を通じてビットライン８００が備わって電気的に連結される。
【００３２】
このように構成される本発明の実施例によるトランジスタ構造は次のような方法で作動できる。例えば、一側のビットライン８００に概略５Ｖ程度の電圧を印加した後コントロールゲート６００に概略１０Ｖ程度の電圧を印加すれば、トランジスタのチャンネルピンチオフ領域（図示せず）から接触接合領域４５０方向に熱電子が生成される。前記生成される熱電子はフローティングゲート２５５に注入されてプログラム動作される。この時、半導体基板１００と共通ソース領域４００は接地される。
【００３３】
また、図２に示したような両側のビットライン８００に同時に概略５Ｖの電圧を印加し、前記のようにコントロールゲート６００に約１０Ｖの電圧を印加することによって二つまたはそれ以上のフローティングゲート２５５に同時に熱電子を注入できる。即ち、一つのコントロールゲート６００によって二つまたはそれ以上のフローティングゲート２５５がプログラムされうる。
【００３４】
一方、二本のビットライン８００の中で選択されたビットライン８００に概略５Ｖの電圧を印加し、非選択されたビットライン８００に概略０Ｖを印加した後コントロールゲート６００に概略５Ｖ程度の電圧を印加して、フローティングゲート２５５内の電子注入有無によりチャンネルに流れる電流量でプログラム可否を確認する読出し動作が遂行できる。
【００３５】
そして、両側ビットライン８００を励起状態にしコントロールゲート６００を接地状態にした後、概略１２Ｖの電圧を半導体基板１００に印加することによって、チャンネル全地域を通じて電子を消去できる。また、共通ソース領域４００に概略１２Ｖ程度の電圧を印加することによってフローティングゲート２５５から電子を消去する消去動作を遂行できる。
【００３６】
このように消去動作時電子が通過する経路を半導体基板１００方向に変更できてフローティングゲート２５５から消去される電子による電流密度を拡散または分散させうる。従って、電流密度の集中によるトンネリング絶縁膜１３０の劣化問題を克服でき信頼性の向上を具現できる。
【００３７】
図５、図６、図７及び図８を参照すれば、半導体基板１００、例えば、Ｐ型基板上に活性領域及び素子分離領域を設定する複数個の素子分離膜１５０をマトリックス形態で形成する。例えば、ＬＯＣＯＳ(Local Oxidation of Silicon)あるいはＰＢＬ(Poly Buffered Locos)工程を利用して行方向、例えば、ビットライン（図１の８００）方向に長く形成する。以後に、素子分離膜１５０によって設定される活性領域の半導体基板１００上を覆う酸化膜を形成してトンネリング絶縁膜１３０として利用する。
【００３８】
図９、図１０、図１１及び図１２を参照すれば、トンネリング絶縁膜１３０及び素子分離膜１５０を覆う導電膜、例えば、多結晶質シリコン膜を概略１０００Å程度の厚さで形成する。
【００３９】
この時、前記多結晶質シリコン膜を形成する時不純物がドーピングされない状態で形成できる。このようにすれば、後続工程で前記多結晶質シリコン膜に不純物を注入する工程が要求される。しかし、前記多結晶質シリコン膜に不純物がドーピングされるように多結晶質シリコン膜を形成する工程を制御して導電性を有するようにすることもできる。例えば、前記多結晶質シリコン膜を形成した後拡散方法で前記不純物を前記多結晶質シリコン膜に注入できる。
【００４０】
このように形成された導電膜を写真蝕刻工程でパターニングして分離させてフローティングゲート膜２００を形成する。この時、前記パターニング工程によって前記導電膜は行方向、例えば、前記素子分離膜１５０の長さ方向に延びた形態でパターニングできる。即ち、ビットライン（図１の８００）方向にパターニングされて分離できる。そして、図１１に示したように素子分離膜１５０にその一部がまたがるようにパターニングされる。
【００４１】
図１３、図１４、図１５及び図１６を参照すれば、素子分離膜１５０及びフローティングゲート膜２００をパターニングして半導体基板１００を露出させながら分離されたフローティングゲート膜２５０を形成する。具体的に、素子分離膜１５０またはフローティングゲート膜２００を列方向に露出させる第１フォトレジストパターン３１０を形成する。例えば、前記素子分離膜１５０及び前記フローティングゲート膜２００を横切る方向に前記素子分離膜１５０及びフローティングゲート膜２００の一部、例えば、フローティングゲート膜２００の中心部を露出する第１フォトレジストパターン３１０を露光及び現像工程で形成する。
【００４２】
次に、前記第１フォトレジストパターン３１０を蝕刻マスクとして利用して露出される素子分離膜１５０の一部、フローティングゲート膜２００及びトンネリング絶縁膜１３０を蝕刻して除去することによって下部の半導体基板１００を露出する。これにより露出される半導体基板１００の一部は素子分離膜１５０及びフローティングゲート膜２００の各々を二つに分割する。即ち、分離された素子分離膜１５５及び分離されたフローティングゲート膜２５０が形成される。
【００４３】
図１７、図１８、図１９及び図２０を参照すれば、まず第１フォトレジストパターン３１０を除去する。以後に、前記分離された素子分離膜１５５及び分離されたフローティングゲート膜２５０により露出される半導体基板１００に不純物を注入して共通ソース領域４００を形成する。この時、前記不純物は前記フローティングゲート膜２５０及び前記露出される半導体基板１００に同時に注入される。
【００４４】
言い換えれば、イオン注入方法または不純物拡散方法等で前記分離されたフローティングゲート膜２５０を成す多結晶質シリコン膜に不純物を注入して導電性を有させる。同時に、前記イオン注入方法または不純物拡散方法で前記露出される半導体基板１００に不純物を注入して共通ソース領域４００を形成する。
【００４５】
この時、前記不純物の注入工程は前記共通ソースライン４００に深い接合が形成されるように遂行される。例えば、連続的にイオン注入を進行する等方性方式でｎ−及びｎ＋不純物層構造を形成する。即ち、前記共通ソース領域４００がＬＤＤ構造を有させる。
【００４６】
または、前記共通ソース領域４００に不純物を注入する工程を遂行する以前に前記分離されたフローティングゲート膜２５０に不純物をドーピングする工程を遂行する。例えば、前記多結晶質シリコン膜が形成される時または形成された以後に不純物を前記多結晶質シリコン膜に拡散させる方法で前記多結晶質シリコン膜に導電性を有させ、前記分離されたフローティングゲート膜２５０に導電性を有させる。以後に、前記露出される半導体基板１００に不純物をイオン注入して共通ソース領域４００を形成する。
【００４７】
さらに、前記不純物注入工程で前記共通ソース領域４００として利用される部分の半導体基板１００だけでなく、他の活性領域の半導体基板１００も露出される。即ち、第１フォトレジストパターン３１０を除去した後イオン注入マスクを介在しなければ、共通ソース領域４００が形成される半導体基板１００の一部外の露出される半導体基板１００の他部にも図２０に示したように不純物層４０５が形成できる。このような不純物層４０５はドレイン領域として利用できる。
【００４８】
図２１、図２２、図２３及び図２４を参照すれば、分離されたフローティングゲート膜２５０を覆うゲート間絶縁膜５００を形成する。例えば、酸化膜／窒化膜／酸化膜のような三重膜を形成する。
【００４９】
以後、前記ゲート間絶縁膜５００上に導電膜を形成してコントロールゲート膜として利用する。例えば、多結晶質シリコン膜を概略１０００Å程度の厚さで形成する。前記多結晶質シリコン膜上にタングステン膜を形成した後熱処理してタングステンシリサイド膜を概略１０００Å程度の厚さで形成する。以後、前記多結晶質シリコン膜及びタングステンシリサイド膜をパターニングして多結晶質シリコン膜パターン６１０及びタングステンシリサイド膜パターン６５０よりなるコントロールゲート６００を形成する。
【００５０】
前記コントロールゲート６００が形成された以後に前記パターニング工程を続けて進行する。即ち、自己整列蝕刻工程を遂行して下部のゲート間絶縁膜５００及び分離されたフローティングゲート膜２５０を蝕刻する。これにより、少なくとも２個のフローティングゲート２５５が一つのコントロールゲート６００下に存在するセルトランジスタの構造が形成される。
【００５１】
この時、前記ゲート間絶縁膜５００は共通ソース領域４００と前記コントロールゲート６００を絶縁させる。前記ゲート間絶縁膜５００はさらに、前記フローティングゲート２５５の側壁を覆うように延びる。
【００５２】
以後に、図１、図２、図３及び図４に示したようにコントロールゲート６００が形成された結果物上を覆う第１絶縁膜７１０を形成する。以後、前記フローティングゲート２５５に隣接した活性領域を露出させるコンタクトホール８５０を形成する。次に、前記コンタクトホール８５０により露出される半導体基板１００に不純物を注入して接触接合領域４５０を形成する。
【００５３】
例えば、前記露出される半導体基板１００に不純物を注入して低濃度不純物層を形成する。以後に、前記低濃度不純物層が形成された半導体基板に不純物を注入して低濃度不純物層に重なるように高濃度不純物層を形成する。即ち、低濃度不純物層及び高濃度不純物層で備わるＬＤＤ構造で前記接触接合領域４５０を形成する。前記接触接合領域４５０は図２４に示したドレイン領域として用いられる不純物層４０５に連結されたりその自体がドレイン領域として利用されうる。
【００５４】
以後、前記接触接合領域４５０に連結される金属膜を形成した後パターニングしてビットライン８００で利用する。次に、前記ビットライン８００を絶縁させる第２絶縁膜７３０を形成する。
【００５５】
【発明の効果】
前述した本発明の実施例によれば、一つのコントロールゲートで少なくとも二つのフローティングゲートに電子の注入及び消去動作ができる。これにより、前記コントロールゲート、即ち、ワードラインを制御するための周辺回路素子を構成する時、周辺回路素子が占める面積の減少が具現できる。
【００５６】
また、消去動作する電子の経路を半導体基板方向に変更できて電流密度の集中を防止できる。これにより、トンネル酸化膜の劣化が防止できて不揮発性メモリ装置の信頼性を向上させうる。
【００５７】
さらに、ゲート間絶縁膜がフローティングゲートの側壁を覆うことができてゲート間絶縁膜が占める面積を増加させうる。一方、コントロールゲートに印加される電圧によりフローティングゲートに誘起される電圧の大きさを決定するゲート間絶縁膜のカップリング率はゲート間絶縁膜の厚さまたは面積に比例する。従って、本発明による不揮発性メモリ装置はゲート間絶縁膜の面積を増加させることができてこれに比例してカップリング率の増加を具現できる。従って、コントロールゲートに低い電圧を印加してもフローティングゲートに誘起される電圧は動作に適した水準で維持されうる。
【図面の簡単な説明】
【図１】  本発明の実施例による不揮発性メモリ装置の一部を示すレイアウト図である。
【図２】  図１のＢ−Ｂ′線に沿って切った断面図である。
【図３】  図１のＣ−Ｃ′線に沿って切った断面図である。
【図４】  図１のＤ−Ｄ′線に沿って切った断面図である。
【図５】  本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図６】  図５のＢ−Ｂ′線に沿って切った断面図である。
【図７】  図５のＣ−Ｃ′線に沿って切った断面図である。
【図８】  図５のＤ−Ｄ′線に沿って切った断面図である。
【図９】  本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図１０】  図９のＢ−Ｂ′線に沿って切った断面図である。
【図１１】  図９のＣ−Ｃ′線に沿って切った断面図である。
【図１２】  図９のＤ−Ｄ′線に沿って切った断面図である。
【図１３】  本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図１４】  図１３のＢ−Ｂ′線に沿って切った断面図である。
【図１５】  図１３のＣ−Ｃ′線に沿って切った断面図である。
【図１６】  図１３のＤ−Ｄ′線に沿って切った断面図である。
【図１７】  本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図１８】  図１７のＢ−Ｂ′線に沿って切った断面図である。
【図１９】  図１７のＣ−Ｃ′線に沿って切った断面図である。
【図２０】  図１７のＤ−Ｄ′線に沿って切った断面図である。
【図２１】  本発明の実施例による不揮発性メモリ装置の製造方法を説明するために概略的に示す平面図である。
【図２２】  図２１のＢ−Ｂ′線に沿って切った断面図である。
【図２３】  図２１のＣ−Ｃ′線に沿って切った断面図である。
【図２４】  図２１のＤ−Ｄ′線に沿って切った断面図である。
【符号の説明】
１００  半導体基板
１３０  トンネリング絶縁膜
１５５  素子分離膜
２５５  フローティングゲート
４００  共通ソース領域
４５０  接触接合領域
５００  ゲート間絶縁膜
６００  コントロールゲート
６１０  多結晶質シリコン膜パターン
６５０  タングステンシリサイド膜パターン
８００  ビットライン
８５０  コンタクトホール
【図１】
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【図２】
0003934272.tif 000003
【図３】
0003934272.tif 000004
【図４】
0003934272.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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