(57)【特許請求の範囲】
【請求項１】
複数のＳＲＡＭセルを備えるＳＲＡＭ装置を有する集積回路であって、
各ＳＲＡＭセルは、少なくとも一つの参照電圧ライン、真ローカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬＣ）、およびグローバルビット線に対応する少なくとも４つの平行線を備えたレイアウトを有しており、
前記ＢＬＴおよび前記ＢＬＣは、前記ＳＲＡＭセルに直接に接続され、
前記グローバルビット線は、前記ＳＲＡＭセルに直接に接続されていない、集積回路。
【請求項２】
各ＳＲＡＭセルにおける、真ローカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬＣ）、およびグローバルビット線が、単一の集積回路（ＩＣ）レベルに位置する、請求項１に記載の集積回路。
【請求項３】
前記集積回路が、
（ａ）行および列に配列されたＳＲＡＭの第１のアレイと、
（ｂ）前記第１のアレイのための第１の列サポート回路と、
（ｃ）行および列に配列されたＳＲＡＭの第２のアレイと、
（ｄ）前記第２のアレイのための第２の列サポート回路と、
を備えており、
前記第１のアレイの各列は、前記第２のアレイの対応する列に対して位置合わせされていて、
前記第１および第２のアレイの各々の各列における前記ＳＲＡＭは、真ローカルビット線及び補ローカルビット線によって接続されており、
前記第１のアレイの各ローカルビット線は、前記第２のアレイの対応するローカルビット線とは異なっていて、
前記第１のアレイの各列および前記第２のアレイの対応する列は、１本のグローバルビット線を共有しており、
各グルーバルビット線は、（１）前記第１の列サポート回路によって前記第１のアレイの対応するローカルビット線に接続され、且つ（２）前記第２の列サポート回路によって前記第２のアレイの対応するローカルビット線に接続されている、請求項１に記載の集積回路。
【請求項４】
(ｅ) 行および列に配列されたＳＲＡＭセルの１つ以上の追加アレイと、
（ｆ）各追加アレイのための追加の列サポート回路と、
をさらに備えており、
各追加アレイの各列は、前記第１および第２のアレイの対応する列に対して位置合わせされていて、
各追加アレイの各列における前記ＳＲＡＭセルは、真ローカルビット線及び補ローカルビット線によって接続されており、
各追加アレイの各列は、対応するグローバルビット線を前記第１および第２のアレイの対応する列と共有しており、
各グルーバルビット線は、対応する前記追加列サポート回路によって、各追加アレイの対応するローカルビット線に接続されている、請求項１に記載の集積回路。
【請求項５】
前記第１のアレイにおける４列の各セットは、グローバル書き込みデータ真ビット線、グローバル書き込みデータ補ビット線、グローバル読み取りデータ真ビット線、およびグローバル読み取りデータ補ビット線を共有している、請求項３に記載の集積回路。
【請求項６】
前記グローバル書き込みデータ真ビット線、前記グローバル書き込みデータ補ビット線、前記グローバル読み取りデータ真ビット線、および前記グローバル読み取りデータ補ビット線が、前記第２のアレイにおける４列の対応するセットによって共有されている、請求項５に記載の集積回路。
【請求項７】
各ＳＲＡＭセルのレイアウトが、
（ａ）第１の軸に沿って半導体層に設けられた、第１のＮチャネルトランジスタおよび第２のＮチャネルトランジスタに対応する第１のメサと、
（ｂ）前記第１の軸に平行な第２の軸に沿って前記半導体層に設けられた、第１のＰチャネルトランジスタに対応する第２のメサと、
（ｃ）前記第２の軸に平行な第３の軸に沿って前記半導体層に設けられた、第２のＰチャネルトランジスタに対応する第３のメサと、
（ｄ）前記第３の軸に平行な第４の軸に沿って前記半導体層に設けられた、第３のＮチャネルトランジスタおよび第４のＮチャネルトランジスタに対応する第４のメサと、
を備えるレイアウトを有している、請求項１に記載の集積回路。
【請求項８】
前記ＳＲＡＭセルレイアウトは、前記第１の参照電圧線、前記ＢＬＴビット線、前記ＢＬＣビット線、および前記グローバルビット線に平行な２つの追加の参照電圧線をさらに備えている、請求項１に記載の集積回路。
【請求項９】
前記３つの参照電圧線、前記ＢＮＴビット線、前記ＢＬＣビット線及び前記グローバルビット線が、単一の集積回路（ＩＣ）レベルに位置する、請求項８に記載の集積回路。
【請求項１０】
複数のＳＲＡＭセルを含むＳＲＡＭデバイスを有する集積回路であって、
各ＳＲＡＭセルが、真ローカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬＣ）及びグローバルビット線に対応する少なくとも３つの平行なビット線を含むレイアウトを有し、
前記ＢＬＴ及び前記ＢＬＣは、前記ＳＲＡＭセルに直接接続される、集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にはコンピュータ・ハードウエアに関しており、より具体的には、スタティックランダムアクセスメモリ（ＳＲＡＭ）に関している。
【０００２】
【従来の技術】
図１は、従来技術のＳＲＡＭ装置１００のレイアウトの模式図である。ＳＲＡＭ装置１００は、２つのセルアレイ１０１からなっている。各アレイ１０１は、３２列×５１２行のＳＲＡＭセル１０２を備えている。各セルアレイ中の各セル列に対して、ＳＲＡＭ装置１００は、列サポート回路１０４のセットも有しており、この列サポート回路１０４は、セルアレイの直下にスタックされている。同様に、各セルアレイ中の各セル行に対して、ＳＲＡＭ装置１００は行サポート回路１０６のセットを有している。当業者は、行サポート回路および列サポート回路が、ワード線ドライバ、アドレスラッチ、デコーダ、センスアンプ、データ入力ラッチ、データ出力ラッチ、書き込みドライバ、およびセルアレイへのアクセスに必要とされるその他の構成要素を含んでいることを理解するであろう。
【０００３】
図１Ａは、図１の各ＳＲＡＭセル１０２の構成（アーキテクチュア）の模式図である。図１Ａに示されているように、各ＳＲＡＭセル１０２は６つのトランジスタを備えている。そのうちの４つは、ラッチ素子としての２つのクロス結合されたインバータ１５０および１５５を構成し、他の２つは、読み書き用の２つのアクセストランジスタ１４２、１４４である。ワード線１０５が水平に通っていて、Ｎチャネルアクセストランジスタ１４２および１４４を制御する。Ｎチャネルトランジスタ１４２および１４４は、ＳＲＡＭセル１０２の内部、すなわちラッチ部を、垂直真ビット線（ＢＩＴ）１１０および垂直補ビット線（／ＢＩＴ）１１５にそれぞれ接続する。ビット線１１０および１１５は、ＳＲＡＭ装置１００のさまざまなＳＲＡＭセル１０２間のコミュニケーションを促進する。ワード線１０５は、ＳＲＡＭセル１０２の各行の水平アクセスを担っており、ＳＲＡＭ装置１００と外部装置との間のコミュニケーションを促進する。
【０００４】
データビットは、適切な行に対応するワード線１０５を活性化し且つ適切なビット線１１０または１１５にパルスを送ることによって、ワード線の個々のＳＲＡＭセル１０２にパラレルに書き込まれる。ビット線１１０にパルスを送ることで、対応するセルに１が記憶され、ビット線１１５にパルスを送ることで、対応するセルに０が記憶される。同様に、データビットは、適切な行に対応するワード線１０５を活性化することによって、ワード線の個々のＳＲＡＭセル１０２からパラレルに読み出される。その行の各セルはそれから、ＳＲＡＭセル１０２に記憶された値に基づいて、ビット線１１０またはビット線１１５のいずれかを駆動する。記憶されたビット値が１であれば、ＳＲＡＭセル１０２はビット線１１０を駆動し、そうでなければ、ＳＲＡＭセル１０２はビット線１１５を駆動して、記憶されたビット値が０であることを示す。
【０００５】
ＳＲＡＭセル１０２は、２つのクロス結合されたインバータ１５０および１５５をさらに備えている。インバータ１５０は、Ｐチャネルトランジスタ１５１およびＮチャネルトランジスタ１５３を備えている。インバータ１５５は、Ｐチャネルトランジスタ１５６およびＮチャネルトランジスタ１５８を備えている。２つのクロス結合ノードは、ノード１２３およびノード１２５である。ノード１２３は、Ｎチャネルトランジスタ１４２を、インバータ１５０のコモンノードおよびインバータ１５５のゲートノードに接続する。別のクロス結合ノード１２５は、Ｎチャネルトランジスタ１４４を、インバータ１５５のコモンノードおよびインバータ１５０のゲートノードに接続する。
【０００６】
ＳＲＡＭセル１０２に対して使用されるある従来のレイアウト２００が図２に描かれており、ここでは、４つのメサ２３２〜２３８がＰチャネルトランジスタＰ１（図１の１５１）およびＰ２（図１の１５６）、ならびにＮチャネルトランジスタＮ１（図１の１４２）、Ｎ２（図１の１５３）、Ｎ３（図１の１５８）、およびＮ４（図１の１４４）を含んでいる。メサ２３２はＮ１およびＮ２を備え、メサ２３４はＮ３およびＮ４を備え、メサ２３６はＰ１を備え、メサ２３８はＰ２を備えている。２つのクロス結合ノードは同様に、図１においてと同じ参照番号１２３および１２５を付して描かれている。図２において、ノード１２３はコンタクト部に対するものであり、ノード１２３−１および１２３−２は補助部に対するものである。同様の参照番号が、ノード１２５に対しても付けられている。
【０００７】
図２のレイアウトにおいて、同じ極性のトランジスタが同じメサにあるので、トランジスタを形成するために使用されるドーパントからの干渉の問題は存在しない。
【０００８】
【発明が解決しようとする課題】
しかし、図２に示されている従来技術のＳＲＡＭセルレイアウト２００は、非常に制約されている。ＳＲＡＭセルレイアウト２００は、１対のビット線１１０、１１５の使用に基づいている。このレイアウトが（図１の）ＳＲＡＭ装置１００で使用されると、ビット線１１０、１１５は、同じメタルレベルの上、例えばメタル２レベルの上を垂直に通り、先に説明したワード線１０５が、他のメタルレベルの上、例えばメタル３レベルの上を通っている。１つのセルアレイの各行に対して１本のワード線が必要とされ、１つのセルアレイの各列に対して１対のビット線が必要とされる。列の高さには無関係に、同じビット線ペアが、各アレイ１０１の底から一番上まで垂直に通って、５１２個のセルの全アレイ高さをカバーしている。これらのビット線の長さは長く、その結果として、ビット線容量および抵抗が高くなる。
【０００９】
従来のＳＲＡＭ装置１００に関する別の問題は、ビット線負荷に関係している。ＳＲＡＭ装置１００の各ビット線は容量および抵抗を有しており、これらは、個々のセルからのデータビットの読み出しや個々のセルへのデータビットの書き込みに対して、遅延を加えることになる。長いビット線では容量および抵抗が増加し、これらが、結果としてデータアクセス速度を減少させる。従来技術では、セルアレイ中の行の数には無関係に、１対の垂直ビット線のみが使用されている。これより、ＳＲＡＭ装置１００が比較的多数の行を有しているときには、ビット線の長さが長くなるためにインピーダンスが非常に高くなり、結果として許容できないほどの低性能となってしまう。
【００１０】
セルレベルでは、図２のレイアウト２００に示されているように、従来技術のＳＲＡＭセル１０２が有するアスペクト比は、垂直寸法が長いのに対して、水平寸法が短くなっている。このアスペクト比では、ビット線と同じレベルに付加的な垂直メタルチャネルを追加することができない。
【００１１】
【課題を解決するための手段】
本発明は、コンパクトな構成（アーキテクチュア）および短いローカルビット線を有するＳＲＡＭセルレイアウトに関している。このＳＲＡＭセルレイアウトは、セルの垂直寸法がセルの水平寸法に対して低減されているアスペクト比を有している。その結果として得られる付加的な水平空間によって、追加の垂直メタルチャネルの使用が可能になる。このＳＲＡＭセルレイアウトによれば、この追加垂直メタルチャネルを、１本以上のグローバルビット線を追加するために使用することが可能になる。これらのグローバルビット線は、ＳＲＡＭ装置上に位置するさまざまな書き込みドライバ間のコミュニケーションを促進する。
【００１２】
一実施形態では、本発明はメモリセルを有する集積回路であり、（ａ）行および列に配列されたメモリセルの第１のアレイと、（ｂ）第１のアレイのための第１の列サポート回路と、（ｃ）行および列に配列されたメモリセルの第２のアレイと、（ｄ）第２のアレイのための第２の列サポート回路と、を備えている。第１のアレイの各列は、第２のアレイの対応する列に対して垂直に位置合わせされている。第１および第２のアレイの列におけるメモリセルはローカルビット線によって接続されており、第１のアレイの各ローカルビット線は、第２のアレイの対応するローカルビット線とは異なっている。第１のアレイの各列および第２のアレイの対応する列は、１本のグローバルビット線を共有している。各グルーバルビット線は、（１）第１の列サポート回路によって第１のアレイの対応するローカルビット線に接続され、且つ（２）第２の列サポート回路によって第２のアレイの対応するローカルビット線に接続されている。
【００１３】
他の実施形態では、本発明は、複数のＳＲＡＭセルを備えるＳＲＡＭ装置を有する集積回路であり、各ＳＲＡＭセルは、（ａ）第１の垂直軸に沿って半導体層に設けられた、第１のＮチャネルトランジスタおよび第２のＮチャネルトランジスタに対応する第１の垂直メサと、（ｂ）第１の垂直軸に平行な第２の垂直軸に沿って前記半導体層に設けられた、第１のＰチャネルトランジスタに対応する第２の垂直メサと、（ｃ）第２の垂直軸に平行な第３の垂直軸に沿って前記半導体層に設けられた、第２のＰチャネルトランジスタに対応する第３の垂直メサと、（ｄ）第３の垂直軸に平行な第４の垂直軸に沿って前記半導体層に設けられた、第３のＮチャネルトランジスタおよび第４のＮチャネルトランジスタに対応する第４の垂直メサと、を備えるレイアウトを有している。
【００１４】
さらに他の実施形態では、本発明は、複数のＳＲＡＭセルを備えるＳＲＡＭ装置を有する集積回路であり、各ＳＲＡＭセルは、真ローカルビット線（ＢＬＴ）、補ローカルビット線（ＢＬＣ）、およびグローバルビット線に対応する３つの平行なチャネルを備えており、ＢＬＴおよびＢＬＣは、ＳＲＡＭセルに直接に接続され、グローバルビット線は、ＳＲＡＭセルに直接に接続されていない、レイアウトを有している。
【００１５】
本発明の他の態様、特徴、および効果は、以下の詳細な説明、添付の請求項、および添付の図面から、より完全に明らかになるであろう。
【００１６】
【発明の実施の形態】
本発明は、セルアレイの各列へのグローバルビット線の追加を可能にするＳＲＡＭセルレイアウトに関している。好適な実施形態では、４本の異なるグローバルビット線、具体的には２本の（すなわち真および補）読み出しグローバルビット線および２本の（すなわち真および補）書き込みグローバルビット線を、セルアレイ中の４列からなる各セットで共有している。これらのグルーバルビット線は、ＳＲＡＭ装置上に位置するさまざまな書き込みドライバ間のコミュニケーションを促進する。
【００１７】
グローバルビット線の追加により、ＳＲＡＭ装置上のＳＲＡＭセル間のコミュニケーションが、従来のような１対の垂直ビット線に限定されず、従来技術の各セルアレイを、垂直に位置合わせされた２つ以上の短いセルアレイに分割することができる。結果として、従来の垂直ビット線が、より短く且つ容量および抵抗が低減された短いローカルビット線にセグメント化され得る。これにより、ＳＲＡＭ装置の性能が改善される。
【００１８】
本発明の原理に従ったＳＲＡＭ装置ではまた、電力使用量がより低くなり得る。垂直ビット線を２つ以上の短いローカルビット線にセグメント化することによって、電力使用量が１／２またはそれ以下に低減され得る。
【００１９】
ここで図３を参照すると、本発明の一実施形態にしたがって形成されたＳＲＡＭセルレイアウト３００の拡散層が描かれている。ＳＲＡＭセルレイアウト３００の説明は、バルク半導体（例えばシリコン）材料および技術を備える既知の異なる層に関して示される。最下層は拡散層であり、ここでは、活性ＮチャネルおよびＰチャネルトランジスタ領域は、ポリシリコンが拡散／混合されている交差領域である。次の層（すなわち上部の層）は、ポリシリコン層、メタル１レベル、メタル２レベル、およびメタル３レベルを含む。ＮチャネルおよびＰチャネル垂直メサは、ドープされた活性トランジスタ領域として拡散層に生成される。ローカルビット線はメタル２レベルに存在し、ワード線はメタル３レベルに存在する。ローカルビット線は、ＳＲＡＭセル内のコミュニケーションに使用され、ワード線は、ＳＲＡＭセルの外部の装置（例えば他のＳＲＡＭセル）とのコミュニケーションのために使用される。後に詳述するように、ＳＲＡＭセルレイアウト３００は、従来技術では利用することができなかったグルーバルビット線も備えている。このグルーバルビット線は、性能を改善し且つ電力使用量を低減させる。
【００２０】
図３において、ＳＲＡＭセルレイアウト３００は、拡散層において、４つの垂直メサ３３２〜３３８を備えている。垂直メサ３３２〜３３８は、活性ＮチャネルまたはＰチャネル拡散領域として拡散層に生成される。垂直メサ３３２は、２つのＮチャネルトランジスタＮ１およびＮ２を備える。垂直メサ３３２に（水平方向で）隣接しているのは、ＰチャネルトランジスタＰ１を備える垂直メサ３３４である。垂直メサ３３４に隣接して、別のＰチャネルトランジスタＰ２を備える垂直メサ３３６がある。垂直メサ３３６に隣接して、２つのＮチャネルトランジスタＮ３およびＮ４を備える垂直メサ３３８がある。垂直メサ３３４および３３６は、Ｐチャネル拡散領域である。垂直メサ３３２および３３８は、Ｎチャネル拡散領域である。
【００２１】
垂直メサ３３２は、その頂端部および底端部において、参照電圧源ＶSSの接地端およびＢＬＣとラベルされた補ビット線にそれぞれ接続されている。垂直メサ３３４は、その頂端部において、正の参照電圧源ＶDDに接続されている。垂直メサ３３６は、その底端部において、正の参照電圧源ＶDDに接続されている。ＢＬＴとラベルされた真ビット線および参照電圧源ＶSSの接地端は、垂直メサ３３８の頂端部および底端部にそれぞれ接続されている。
【００２２】
図４は、ＳＲＡＭセルレイアウト３００の別の図であり、ここでは、垂直メサと共に、メタル１レベル配線４２３および４２５とポリシリコン配線４４１〜４４７とが示されている。
【００２３】
図４において、メタル１配線４２３および４２５は、２つのクロス結合ノードである。メタル１配線４２３および４２５は、従来技術の配線１２３よび１２５に類似している。ポリシリコン配線４４１は、垂直メサ３３２および３３４をメタル１配線４２５に結合する。ポリシリコン配線４４３は、垂直メサ３３２をＳＲＡＭセルレイアウト３００の外側境界に結合する。ポリシリコン配線４４５は、垂直メサ３３８および３３６をメタル１配線４２３に結合する。ポリシリコン配線４４７は、垂直メサ３３８をＳＲＡＭセルレイアウト３００の外側境界に結合する。
【００２４】
図５は、ＳＲＡＭセルレイアウト３００の別の図である。図５において、ＳＲＡＭセルレイアウト３００のメタル２レベルに位置する６本の論理垂直チャネル５０１〜５１１が示されている。第１の論理チャネル５０１はローカル補ビット線ＢＬＣに対するものであり、第２の論理チャネル５０３は電圧源ＶSSの接地端に対するものであり、第３の論理チャネル５０５は正の電圧源ＶDD（例えば３．５Ｖまたは２Ｖ）に対するものであり、第４の論理チャネル５０７はグローバルビット線に対するものであり、第５の論理チャネル５０９は電圧源ＶSSの別の接地端に対するものであり、第６の論理チャネル５１１はローカル真ビット線ＢＬＴに対するものである。
【００２５】
図５に示されているように、ＳＲＡＭセルレイアウト３００は、水平方向で拡大され、垂直方向で短縮されている。ＳＲＡＭセルレイアウト３００の拡大された水平寸法により、従来技術では利用不可能であった垂直チャネル５０７の追加が可能になっている。本発明では、垂直チャネル５０７は、好ましくはグルーバルビット線のために使用される。以下に詳述するように、追加されるグローバルビット線により、さまざまなＳＲＡＭセル間のより高速なコミュニケーションが可能になり、これによって、ＳＲＡＭ装置の性能が改善される。
【００２６】
図６は、ＳＲＡＭセルレイアウト３００の別の図であり、垂直メサ３３２〜３３８、クロス結合ノード４２３〜４２５、およびワード線６００を描いている。ワード線６００はメタル３レベルに位置しており、Ｎ１およびＮ３のゲートに接続されている。ワード線６００は、ＳＲＡＭセルとＳＲＡＭの外部に位置する装置との間のコミュニケーションを促進する。
【００２７】
図７は、ＳＲＡＭセルレイアウト３００の包括的な図である。メタル２レベルにおいて、垂直チャネル５０１〜５１１に加えて、ＳＲＡＭセルレイアウト３００は２つの追加の垂直チャネル５１３および５１５を有している。これらの追加垂直チャネル５１３および５１５は、ＳＲＡＭセルレイアウト３００の各々の垂直な外側境界にそれぞれ位置している。垂直チャネル５１３および５１５は、メタル２レベルのワード線６００への接続を補助する。
【００２８】
配線４２３および４２５に加えて、メタル１レベルは、４２７〜４３１とラベルされた３つの追加配線を有している。メタル１配線４２３は、垂直メサ３３２および垂直メサ３３４をポリシリコン配線４４５に接続する。メタル１配線４２５は、垂直メサ３３６および垂直メサ３３８をポリシリコン配線４４１に接続する。メタル１配線４２７は、垂直メサ３３６を電源ＶDD垂直チャネル５０５に接続する。メタル１配線４２９は、垂直メサ３３８を電源ＶSS垂直チャネル５０９に接続する。メタル１配線４３１は、垂直メサ３３２を電源ＶSS垂直チャネル５０３に接続する。
【００２９】
図７はまた、異なる層の素子を一緒に接続するための（ホールを介した）さまざまな接続点も描いている。接続点７０３は、メタル１配線４３１を垂直メサ３３２に接続する。接続点７０５は、メタル１配線４２３を垂直メサ３３２に接続する。接続点７０７は、メタル１配線４２３を垂直メサ３３４に接続する。接続点７０９は、メタル１配線４２３をポリシリコン配線４４５に接続する。接続点７１１は、メタル１配線４２７を垂直メサ３３６に接続する。接続点７１３は、メタル１配線４２５を垂直メサ３３６に接続する。接続点７１５は、メタル１配線４２５をポリシリコン配線４４１に接続する。接続点７１７は、メタル１配線４２５を垂直メサ３３８に接続する。接続点７１９は、メタル１配線４２９を垂直メサ３３８に接続する。接続点７２１は、ポリシリコン配線４４３を垂直チャネル５１５に接続する。接続点７２３は、ポリシリコン配線４４７を垂直チャネル５１３に接続する。
【００３０】
接続点７６１は、メタル１配線４３１を垂直チャネル５０３に接続する。接続点７６３は、垂直メサ３３４を垂直チャネル５０５に接続する。接続点７６５は、垂直メサ３３８を垂直チャネル５１１に接続する。接続点７６７は、垂直メサ３３２を垂直チャネル５０１に接続する。接続点７６９は、メタル１配線４２７を垂直チャネル５０５に接続する。接続点７７１は、配線４２９を垂直チャネル５０９に接続する。接続点７７５は、垂直チャネル５１５をワード線６００に接続する。接続点７７７は、垂直チャネル５１３をワード線６００に接続する。
【００３１】
ＳＲＡＭセルレイアウト３００は、結果的に、改良された性能をもたらす。ＳＲＡＭセルレイアウト３００において、セルの水平寸法がセルの垂直寸法に対して拡大され、この結果として、ビット線ＢＬＣ５０１およびＢＬＴ５１１の長さが比較的短くなる。垂直長さが相対的に短いことにより、ローカルビット線５０１および５１１の容量および抵抗も低減される。水平寸法が相対的に拡大されていることにより、ローカルビット線と同じレベル（すなわちメタル２レベル）において、追加の垂直メタルチャネル５０７の使用が可能になる。この垂直メタルチャネルは、好ましくはグローバルビット線のために使用される。
【００３２】
一例として、図８は、本発明の一実施形態にしたがって設計されたＳＲＡＭセル装置８００のブロック図を示している。図１との比較により、図８においては、ＳＲＡＭセル装置８００は４つのセルアレイ８０１を有している。各セルアレイ８０１は深さ２５６セル且つ幅３２セルである。各セルアレイ８０１の各セル列に対して、ＳＲＡＭ装置８００は、各セルアレイの直下にスタックされた列サポート回路８０４のセットも有している。同様に、セルアレイ８０１中の各セル行に対して、ＳＲＡＭ装置８００は、隣接するセルアレイ８０１の間に水平に位置する行サポート回路８０６を有している。当業者は、列サポート回路および行サポート回路が、センスアンプ、データ入力ラッチ、データ出力ラッチ、ワード線ドライバ、デコーダ、アドレスラッチ、書き込みドライバ、およびセルアレイへのアクセスに必要とされるその他の構成要素を含んでいることを理解するであろう。
【００３３】
従来技術の垂直ビット線とは異なり、ＳＲＡＭセル装置８００の各セル列は、２本のローカルビット線８１０および８１５を備えている。ローカルビット線８１０および８１５は、各セルアレイ８０１を横切って垂直に通って、２５６個のＳＲＡＭセル８０２をカバーしている。これより、従来の垂直ビット線に比べて、本発明のビット線は、より短いローカルビット線にセグメント化されている。本発明のローカルビット線８１０および８１５は、長さがより短く、その容量および抵抗が低減されている。
【００３４】
図８は、セルアレイ８０１中の各列を横切って垂直方向に通っている単一のグローバルビット線８２０も描いている。ＳＲＡＭセルアレイ内に位置しているグローバルビット線の数はまた、グローバルビット線に割り当てられる垂直チャネルの数を増やすことによって、増加し得る。ローカルビット線とは異なって、グローバルビット線８２０は個々のＳＲＡＭセルには結合しておらず、その代わりに、ある列サポート回路８０４のセットから別の列サポート回路８０４のセットまで、直接に通っている。セルレイアウトを通過しているものの、セルレベルでは、ローカルビット線とグローバルビット線との間に直接的な接続は存在しない。グローバルビット線８２０は、性質上、双方向性（読み取りおよび書き込み）である。書き込みサイクルの間には、グローバルビット線８２０は、列サポート回路８０４に位置する書き込みドライバまで、上向きにデータを送る。書き込みドライバはそれから、このデータを、対応するローカルビット線８１０または８１５に書き込む。読み取りサイクルの間、列サポート回路８０４のセンスアンプは、ローカルビット線のデータをセンシングし、そのデータをバッファし、それから、データをグローバルビット線８２０に送る。書き込みサイクルおよび読み出しサイクルの両方において、使用中のワード線に対応していないセグメントのローカルビット線は使用されず、プリチャージ状態に維持されている。そのため、全く電力を使用しない。これより、ＳＲＡＭセル装置８００は、電力使用量が低減されている。図８の例示的な場合において、ビットの電力は、二つ以上の要因によって低減される。性能（すなわち速度）における改善は、約５０％である。
【００３５】
図８が描く各セルアレイ８０１は、深さ２５６セルで幅３２セルであり、ローカルビット線は、２５６セルのアレイ高さをカバーしている。しかし、実際には、垂直ローカルビット線は、垂直方向におけるアレイ８０１の数を増すことによって、その長さをさらに減らし得る。
【００３６】
図９は、ＳＲＡＭセルの４つの列９０１からなる各セットに対して、４本の異なるグローバルビット線（９０８、９１０、９２０、９２２）を有する例示的な場合を描いている。この場合、各列９０１は、補ビット線（ＢＬＣ）および真ビット線（ＢＬＴ）とラベルされた２本のローカルビット線も有している。これより、合計として、書き込みマルチプレクサ９０２および読み取りマルチプレクサ９０４に結合された８本のローカルビット線が存在している。書き込みマルチプレクサ９０２および読み取りマルチプレクサ９０４は、図８の列サポート回路８０４の一部である。
【００３７】
書き込みマルチプレクサ９０２は、書き込みセレクト９０６と２本のグローバルビット線９０８および９１０とに結合されている。グローバルビット線９０８および９１０は、それぞれ、真グローバル書き込みデータおよび補グローバル書き込みデータとして知られている。読み取りマルチプレクサ９０４は、読み取りセレクト９１２と２本のビット線９１４および９１６とに結合されている。ビット線９１４および９１６はセンスアンプ９１８に結合され、これはさらに２本のグローバルビット線９２０および９２２に結合されている。グローバルビット線９２０および９２２は、それぞれ真グローバル読み取りデータおよび補グローバル読み取りデータとして知られている。
【００３８】
これにより、ＳＲＡＭセルの各列に対して、１本のグローバルビット線が対応している。４つの列を混合することによって、真グローバル書き込みデータ、補グローバル書き込みデータ、真グローバル読み取りデータ、および補グローバル読み取りデータとラベルされた４本のグローバルビット線が存在している。本発明の原理はフレキシブルであって、セルレイアウトに追加されるグローバルビット線の数の選択にあたって、ユーザ・フレキシビリティを提供する。
【００３９】
本発明の性質を説明するために説明され且つ描かれてきた各部分の詳細、材料、および構成におけるさまざまな変更は、当業者によって、添付の請求項に表された本発明の範囲を逸脱することなく達成され得ることが、さらに理解されるであろう。
【図面の簡単な説明】
【図１】従来技術によるＳＲＡＭ装置のレイアウトの模式図。
【図１Ａ】図１のＳＲＡＭセルの構成（アーキテクチュア）の模式図。
【図２】図１および図２のＳＲＡＭセルに対して使用される従来のレイアウトを描く図。
【図３】本発明の一実施形態にしたがって構成されたＳＲＡＭセルレイアウトの拡散層を描く図。
【図４】本発明の一実施形態にしたがって構成された垂直メサおよびメタル１配線を描く、ＳＲＡＭセルレイアウトの他の図。
【図５】本発明の一実施形態にしたがって構成されたＳＲＡＭセルレイアウトの他の図。
【図６】本発明の一実施形態にしたがって構成された垂直メサ、クロス結合ノード、およびワード線を描く、ＳＲＡＭセルレイアウトの他の図。
【図７】本発明の一実施形態にしたがって構成されたＳＲＡＭセルレイアウトの包括的な図。
【図８】本発明の一実施形態にしたがって設計されたＳＲＡＭセル装置のブロック図。
【図９】４列の各セットに対して４本の異なるグローバルビット線を有する例示的な場合を示す図。
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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