(57)【特許請求の範囲】
【請求項１】
スティックと、このスティックが第１の方向へ倒れたときに歪みを生じる第１の歪み抵抗と、前記スティックが前記第１の方向と逆向きである第２の方向へ倒れたときに歪みを生じる第２の歪み抵抗とを有し、
第１の歪み抵抗と第２の歪み抵抗とが直列に接続され、第１の歪み抵抗と第２の歪み抵抗に電圧が印加されると共に、第１の歪み抵抗と第２の歪み抵抗との中間から得られ且つ前記スティックの倒れ量に応じて変化するアナログ電圧をＡ／Ｄ変換するＡ／Ｄ変換器が設けられており、
前記Ａ／Ｄ変換器には、第１の歪み抵抗と第２の歪み抵抗に印加されている電圧を分割する分割数に対応した数の比較部と、それぞれの比較部において前記アナログ電圧と比較する参照電圧を設定する参照抵抗と、それぞれの比較部で前記アナログ電圧と前記参照電圧とを比較した結果として得られる二値信号のいずれかの比較出力信号に基づいて所定ビット数のディジタル信号を出力するエンコーダとが設けられており、
前記スティックがいずれの方向へも倒されていないときの前記アナログ電圧を中点電圧としてこの中点電圧を挟む一定の幅の変換領域Ａでは、参照電圧が最も接近して隣接している比較部間でのその参照電圧の差が低く設定され、前記アナログ電圧が前記変換領域Ａよりも低くなる変換領域Ｂと、前記アナログ電圧が前記変換領域Ａよりも高くなる変換領域Ｃでは、参照電圧が最も接近して隣接している比較部間でのその参照電圧の差が前記変換領域Ａよりも高く設定されて、
前記変換領域Ａでは、前記変換領域Ｂおよび変換領域Ｃよりも、前記アナログ電圧の変化幅が低くてもディジタル信号のステップが増加することを特徴とする入力装置。
【請求項２】
複数の参照抵抗が直列に接続された抵抗列を有して、隣り合う参照抵抗の中間のアナログ電圧がそれぞれの参照電圧として設定され、前記抵抗列には、第１の歪み抵抗と第２の歪み抵抗に印加されている電圧と同じ電圧が印加されており、前記変換領域Ａではそれぞれの参照抵抗の抵抗値が小さく、前記変換領域Ｂと前記変換領域Ｃでは、それぞれの参照抵抗の抵抗値が前記変換領域Ａよりも大きい請求項１記載の入力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ入力信号を所定のビット数からなるディジタル出力信号に変換するＡ／Ｄ変換器を有し、特に少ない部品点数でアナログ入力信号全体をＡ／Ｄ変換可能であるとともに、微小な電圧範囲を細かくＡ／Ｄ変換できるようにしたＡ／Ｄ変換器を備えた入力装置に関する。
【０００２】
【従来の技術】
図５はステックポインタを示す断面図、図６はステックポインタの出力をディジタル信号として出力するＡ／Ｄ変換システムのシステム構成図である。なお、図５はステックポインタを一方向から見た場合を示している。図７は従来のＡ／Ｄ変換器におけるアナログ入力とディジタル出力との関係を示す図、図８は従来のＡ／Ｄ変換器を用いて微小な電圧量をＡ／Ｄ変換するときの説明図である。
【０００３】
図５に示すステックポインタは、コンピュータ画面上のカーソルを移動する際に使用されるものであり、キーボード内のキー配列中に設けられている。前記ステックポインタ１は、基端部１ａを中心に先端部１ｂ側が傾倒できるように支持されており、前記基端部１ａの左右両端に歪み抵抗Ｒａ，Ｒｂが設けられている。前記歪み抵抗Ｒａ，Ｒｂは、ステックポインタ１が固定された底面２と垂直に交わる軸中心Ｏ−Ｏを０度として、図５にて−９０度から＋９０度の範囲で前記ステックの傾斜に応じた電圧量を出力できるようになっている。
【０００４】
前記歪み抵抗Ｒａ，Ｒｂは直列接続され、一方の端子に一定の基準電圧Ｖrefが印加され、他方の端子はＧＮＤに接地されている。前記歪み抵抗Ｒａと歪み抵抗Ｒｂとの接続点３から出力されるアナログ入力信号Ｖｉｎは、Ａ／Ｄ変換器５に入力され、ディジタルコードに変化される。そして、このディジタルコードはＣＰＵ６に出力され、コンピュータ画面上のカーソルなど移動などの処理が行われる。
【０００５】
【発明が解決しようとする課題】
しかし、上記のシステムでは以下に示すような問題があった。
【０００６】
上記ステックポインタ１は、傾けたときの前記歪み抵抗Ｒａ，Ｒｂの変位前の抵抗値に対する変位後の抵抗値の割合（抵抗変化率）が極めて小さい。このため、歪み抵抗Ｒａと歪み抵抗Ｒｂを同じ抵抗値（Ｒａ＝Ｒｂ）に設定し、且つステックポインタ１が軸中心Ｏ−Ｏ（０度）に位置するときのアナログ入力信号Ｖinの電圧をＶin＝２．５[Ｖ]を基準とした場合、ステックポインタ１を大きく傾けたときのそのアナログ入力信号Ｖinの出力は、Ｖin＝２．５[Ｖ]±１０[ｍＶ]で、その変位量は±１０[ｍＶ]に過ぎなかった。
【０００７】
そして、従来のＡ／Ｄ変換器５は、このような小さな変位量をそのままＡ／Ｄ変換するには、極めて高い分解能を要するＡ／Ｄ変換器を必要とした。
【０００８】
すなわち、図７の一点鎖線に示すように、従来のＡ／Ｄ変換器は、例えば０[Ｖ]にＬＳＢを、５[Ｖ]にＭＳＢを割り当て、０−５[Ｖ]の範囲を一次直線的に変化するアナログ入力信号Ｖinの全体を均等にディジタルコードに変換するものである。
【０００９】
これに対し、前記アナログ入力信号Ｖinは、図７の実線に示すように一次直線の勾配が極めて小さい。よって、上記のように０[Ｖ]にＬＳＢを、５[Ｖ]にＭＳＢを割り当てると、アナログ入力信号Ｖinの電圧の変位量が、ディジタルコードの１ビットを変化させるのに必要な電圧量以下である場合があり、ステックポインタ１を傾斜させても、ディジタルコードが変化しない場合がある。
【００１０】
そこで、従来は図６および図８に示すように、前記アナログ入力信号Ｖｉｎを増幅器４とその抵抗Ｒｃ，Ｒｄで１００倍程度増幅し、アナログ入力信号Ｖｉｎの電圧の２．４９０[Ｖ]をＬＳＢに、かつ２．５１０[Ｖ]をＭＳＢに割り当てた状態でＡ／Ｄ変換しなければならなかった。
【００１１】
しかし、この場合には２．４９０[Ｖ]と２．５１０[Ｖ]の範囲の電圧はＡ／Ｄ変換可能であるが、この範囲以外のアナログ入力信号Ｖinが入力された場合には対応できないという問題がある。
【００１２】
また、前記歪み抵抗Ｒａ，Ｒｂの製造上のばらつきにより、ステックポインタ１を軸中心Ｏ−Ｏに位置に置いた場合のアナログ入力信号Ｖinの出力誤差は、Ｖin＝２．５[Ｖ]±１００[ｍＶ]程度の範囲で生じる。
【００１３】
前記製造誤差によるアナログ入力信号Ｖinの電圧の変位量（±１００[ｍＶ]）は、ステックポインタ１を傾斜させたときの電圧の変位量（±１０[ｍＶ]）に比べ大きく無視できない。このため、前記増幅器４においてオフセット調整する必要があり、図６に示すようにＣＰＵ６から個々のステックポインタ１の歪み抵抗Ｒａ，Ｒｂに応じたディジタルコードをＤ／Ａ変換器７に出力してオフセット電圧Ｖoffを生成し、これを増幅器４に与える必要があった。これにより、例えばＶin＝２．４[Ｖ]±１０[ｍＶ]であったアナログ入力信号を、Ｖin＝２．５[Ｖ]±１０[ｍＶ]に補正していた。
【００１４】
このように、従来のステックポインタ１の出力をディジタルコードとして出力するＡ／Ｄ変換システムでは、増幅器４、増幅度を決定する抵抗Ｒｃ，Ｒｄおよびオフセット電圧Ｖoffを生成するＤ／Ａ変換器７などの付属部品を必要としていたため、Ａ／Ｄ変換器５以外の部品点数が多くなりやすいという問題があった。
【００１５】
また上記のように、ステックポインタ１等のセンサからの出力は非線形な入出力特性を有しているのが一般的である。このため、非線形な入出力特性を有するセンサからの出力を線形なディジタルコードに変換できればその後のデータ処理が容易となる。さらには線形又は非線形にかかわらず、前記アナログ入力信号を所定の関数からなるディジタルコードとして出力できれば便利である。
【００１６】
しかし、従来のＡ／Ｄ変換器では一定の分解能、すなわち入力の最小値と最大値の間を一定の間隔で量子化してＡ／Ｄ変換するものであったため、このような変換は不可能であった。
【００１７】
このため、従来はＡ／Ｄ変換後のディジタルコードをソフトウエア層において所望の関数にデータ変換する必要があったが、データ数の増加とともにＣＰＵの負担が大きくなり、システム全体の処理速度を早めることの障害となっていた。
【００１８】
本発明は上記従来の課題を解決するためのものであり、少ない部品点数でアナログ入力信号の全体をＡ／Ｄ変換可能であるとともに、微小な電圧変化のＡ／Ｄ変換を可能としたＡ／Ｄ変換器を有する入力装置を提供することを目的としている。
【００２０】
【課題を解決するための手段】
本発明は、スティックと、このスティックが第１の方向へ倒れたときに歪みを生じる第１の歪み抵抗と、前記スティックが前記第１の方向と逆向きである第２の方向へ倒れたときに歪みを生じる第２の歪み抵抗とを有し、
第１の歪み抵抗と第２の歪み抵抗とが直列に接続され、第１の歪み抵抗と第２の歪み抵抗に電圧が印加されると共に、第１の歪み抵抗と第２の歪み抵抗との中間から得られ且つ前記スティックの倒れ量に応じて変化するアナログ電圧をＡ／Ｄ変換するＡ／Ｄ変換器が設けられており、
前記Ａ／Ｄ変換器には、第１の歪み抵抗と第２の歪み抵抗に印加されている電圧を分割する分割数に対応した数の比較部と、それぞれの比較部において前記アナログ電圧と比較する参照電圧を設定する参照抵抗と、それぞれの比較部で前記アナログ電圧と前記参照電圧とを比較した結果として得られる二値信号のいずれかの比較出力信号に基づいて所定ビット数のディジタル信号を出力するエンコーダとが設けられており、
前記スティックがいずれの方向へも倒されていないときの前記アナログ電圧を中点電圧としてこの中点電圧を挟む一定の幅の変換領域Ａでは、参照電圧が最も接近して隣接している比較部間でのその参照電圧の差が低く設定され、前記アナログ電圧が前記変換領域Ａよりも低くなる変換領域Ｂと、前記アナログ電圧が前記変換領域Ａよりも高くなる変換領域Ｃでは、参照電圧が最も接近して隣接している比較部間でのその参照電圧の差が前記変換領域Ａよりも高く設定されて、
前記変換領域Ａでは、前記変換領域Ｂおよび変換領域Ｃよりも、前記アナログ電圧の変化幅が低くてもディジタル信号のステップが増加することを特徴とするものである。
【００２１】
また本発明は、複数の参照抵抗が直列に接続された抵抗列を有して、隣り合う参照抵抗の中間のアナログ電圧がそれぞれの参照電圧として設定され、前記抵抗列には、第１の歪み抵抗と第２の歪み抵抗に印加されている電圧と同じ電圧が印加されており、前記変換領域Ａではそれぞれの参照抵抗の抵抗値が小さく、前記変換領域Ｂと前記変換領域Ｃでは、それぞれの参照抵抗の抵抗値が前記変換領域Ａよりも大きいものである。
【００２８】
上記構成では、中点電位を中心とし、その前後の範囲で微小に変化する電圧量をディジタルコードに変換することができる。
【００２９】
【発明の実施の形態】
図１は本発明Ａ／Ｄ変換器における原理を説明するためのアナログ入力電圧とディジタルコードとの関係を示す図である。
【００３０】
図１に示すように、このＡ／Ｄ変換器ではアナログ入力電圧Ｖinの中点電位である２．５[Ｖ]を基準に、その前後±１０[ｍＶ]という微小な電圧範囲を高い精度でディジタルコードに変換できるようにしたものである。
【００３１】
この実施の形態では、アナログ入力電圧Ｖinの最小値である０[Ｖ]をＬＳＢに、最大値である５[Ｖ]をＭＳＢとし、前記０[Ｖ]と５[Ｖ]との間を８ビットの分解能（２５６ステップ）で分割している。ただし、その割り当ては、例えば前記中点電位２．５[Ｖ]を１２８ステップとし、前記中点電位から１０[ｍＶ]を差し引いた２．４９０[Ｖ]を２８ステップに、中点電位に１０[ｍＶ]を加えた２．５１０[Ｖ]を２２８ステップに設定しており、２．４９０[Ｖ]から２．５１０[Ｖ]までの２０[ｍＶ]の範囲である変換領域Ａを２００のステップ（ビット）で細かく分割している。よって、変換領域Ａでは、１ステップ（ビット）当たりのアナログ値が、２０[ｍＶ]／２００[ｂｉｔ]＝０．１[ｍＶ]／ｂｉｔのＡ／Ｄ変換器として機能している。
【００３２】
これに対し、０[Ｖ]から２．４９０[Ｖ]の範囲である変換領域Ｂ、および２．５１０[Ｖ]から５[Ｖ]の範囲である変換領域Ｃは、前記変換領域Ａよりも広い範囲であるにも拘わらず、それよりも粗い２８のステップ(ビット)で分割している。よって、変換領域Ｂ，Ｃでは、１ステップ（ビット）当たりのアナログ値が、２．４９０[Ｖ]／２８[ｂｉｔ]≒０．０８８９[Ｖ]／ｂｉｔのＡ／Ｄ変換器として機能している。
【００３３】
このため、このＡ／Ｄ変換器にアナログ入力電圧Ｖinが入力された場合には、高い分解能を必要としない前記変換領域ＢおよびＣの範囲では、粗いディジタルコードで変換されるが、高い分解能を必要とする前記中点電位を中心とする変換領域Ａについては、細かなディジタルコードで変換することが可能である。
【００３４】
上記原理を用いた本発明の実施の形態について説明する。
図２は本発明の実施の形態を示すＡ／Ｄ変換システムのシステム構成図、図３はＡ／Ｄ変換システムのＡ／Ｄ変換器の回路構成図である。
【００３５】
図２に示す符号Ｒａ，Ｒｂは上記従来の技術の欄で説明したステックポインタ１の歪み抵抗を示しており、歪み抵抗ＲａとＲｂは直列接続され、抵抗Ｒａの一端は例えば５[Ｖ]の基準電圧Ｖrefが印加され、歪み抵抗Ｒｂの他端はＧＮＤに接地されている。
【００３６】
歪み抵抗Ｒａと歪み抵抗Ｒｂとの接続点３で抵抗分圧される出力電圧がアナログ入力信号Ｖinであり、前記アナログ入力信号Ｖinはステックポインタ１を傾けることにより、中点電位である２．５[Ｖ]を中心にその前後±１０[ｍＶ]の範囲の電圧を出力する。なお、この場合の中点電位は、前記アナログ入力信号Ｖinの最大値と最小値の平均を意味する。
【００３７】
前記歪み抵抗ＲａとＲｂの後段には、Ａ／Ｄ変換器１０が設けられており、Ａ／Ｄ変換器１０の入力部には前記アナログ入力信号Ｖinが入力されている。この実施の形態におけるＡ／Ｄ変換器１０は８ビットの分解能（２５６ステップ）の並列比較型のＡ／Ｄ変換器であり、８本の出力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ，Ｄ６，Ｄ７から「０」または「１」の信号がそれぞれ出力される。前記８本の出力端子Ｄ０ないしＤ７はＣＰＵ２０の入力端子にそれぞれ接続されている。よって、前記アナログ入力信号Ｖinは、Ａ／Ｄ変換器１０でディジタルコードに変換された後、前記８本の出力端子Ｄ０ないしＤ７を通じてＣＰＵ２０に出力される。
【００３８】
ＣＰＵ２０は、前記Ａ／Ｄ変換器１０を一定のサンプリング周期で駆動させ、サンプリング時間ごとに前記８本の出力端子Ｄ０ないしＤ７からディジタルコードをサンプル抽出する。そして、前記ディジタルコードに基づいて、コンピュータ画面上のカーソルの移動などの処理を行う。
【００３９】
図３に示すように、前記Ａ／Ｄ変換器１０には、複数の抵抗を直列接続した抵抗列１１と、複数のコンパレータからなる比較部１２と、エンコーダ１３が設けられている。
【００４０】
前記抵抗列１１は、符号Ｒ１から符号Ｒ２５６の合計２５６ヶの抵抗を直列接続したものであり、抵抗Ｒ２５６側の端部は前記基準電圧Ｖrefに接続されており、抵抗Ｒ１側の端部はＧＮＤに接地されている。なお、符号Ｐ１ないし符号Ｐ２５６はそれぞれの抵抗と抵抗の接続点を示しており、前記接続点Ｐ１ないしＰ２５６からは前記基準電圧Ｖrefを各抵抗Ｒ１ないしＲ２５６によって抵抗分圧した参照信号Ｖrがそれぞれ出力される。
【００４１】
前記比較部１２は、符号Ｃ１から符号Ｃ２５６からなる合計２５６ヶのコンパレータを並列に配置した構成であり、各コンパレータの一方の入力端子（＋端子）には前記アナログ入力信号Ｖinが入力されている。また前記各コンパレータの他方の端子（−端子）は前記抵抗列１１のそれぞれの接続点Ｐ１ないしＰ２５６に接続されており、これらの端子にはそれぞれの前記参照信号Ｖrが入力される。そして、各コンパレータＣ１ないしＣ２５６の出力部は前記エンコーダ１３の入力部にそれぞれ接続されている。そして、前記エンコーダ１３が８本の出力端子Ｄ０ないしＤ７を有しており、この８本の出力端子Ｄ０ないしＤ７からディジタルコードが出力される。
【００４２】
ここで、前記抵抗列１１の抵抗Ｒ１からＲ２８（第２の抵抗）までを合成したの合成抵抗をＲB（＝Ｒ１＋Ｒ２＋…＋Ｒ２８）、抵抗Ｒ２９からＲ２２８（第１の抵抗）までを合成した合成抵抗をＲA（＝Ｒ２９＋Ｒ３０＋…＋Ｒ２２８）、抵抗Ｒ２２９からＲ２５６（第２の抵抗）までを合成した合成抵抗をＲC（＝Ｒ２２９＋Ｒ２３０＋…＋Ｒ２５６）とし、且つ抵抗列１１の全体抵抗をΣＲ（＝Ｒ１＋Ｒ２＋…＋Ｒ２５６）としたときに、各抵抗比ＲB／ΣＲ、ＲC／ΣＲおよびＲA／ΣＲは、ＲB／ΣＲ＝ＲC／ΣＲ＝２．４８／５、ＲA／ΣＲ＝０．０２／５に設定されている。
【００４３】
よって、例えば全体抵抗ΣＲを１００[ｋΩ]とすると、合成抵抗ＲB，ＲCは、ＲB＝ＲC＝４９．８[ｋΩ]であり、合成抵抗ＲAはＲA＝４００[Ω]となる。よって、抵抗Ｒ１ないしＲ２８および抵抗Ｒ２２９ないしＲ２５６の個々の抵抗は、４９．８[ｋΩ]／２８≒１．７７８[ｋΩ]に設定され、Ｒ２９ないしＲ２２８の個々の抵抗は、４００[Ω]／２００＝２[Ω]に設定される。
【００４４】
すなわち、第１の抵抗である抵抗Ｒ２９からＲ２２８を高い抵抗値の抵抗で構成し、第２の抵抗である抵抗Ｒ１からＲ２８および抵抗Ｒ２２９からＲ２５６の抵抗値を前記第１の抵抗よりも低い抵抗値の抵抗で構成している。
【００４５】
このため、上記実施の形態では前記基準電圧ＶrefをＶref＝５[Ｖ]とした場合の各参照信号Ｖrが、接続点Ｐ１ないしＰ２８までが０．０８８９[Ｖ]、１．１７７８[Ｖ]、……、２．４９００[Ｖ]と約０．０８８９[Ｖ]単位で設定され、接続点Ｐ２９ないしＰ２２８までが２．４９０１[Ｖ]、２．４９０２[Ｖ] 、……、２．５１００[Ｖ]と０．１[ｍＶ]の単位で設定され、接続点Ｐ２２９ないしＰ２５６までが２．５９８９[Ｖ]、２．６８７８[Ｖ]、……、５．０００[Ｖ]と約０．０８８９[Ｖ]単位で設定されることになる。なお、接続点Ｐ１ないしＰ２５６の中間に位置する接続点Ｐ１２８（図示せず）から出力される参照信号Ｖrが２．５０００[Ｖ]の中点電位となる。
【００４６】
そして、各コンパレータＣ１ないしＣ２５６はこれらの前記各参照信号Ｖｒとアナログ入力電圧Ｖinとの比較を行い、Ｖｒ＞Ｖinの場合には「０」の比較出力信号を、Ｖｒ＜Ｖinの場合には「１」の比較出力信号を出力する。
【００４７】
すなわち、抵抗Ｒ１ないしＲ２５６間の１つの抵抗を１ステップ（ビット）に割り当てると、抵抗Ｒ１ないしＲ２８および抵抗Ｒ２２９ないしＲ２５６の範囲では１ステップ（ビット）当たり、０．０８８９[Ｖ]の単位でアナログ入力電圧Ｖinをディジタルコードに変換することができ、抵抗Ｒ２９ないしＲ２２８の範囲では１ステップ（ビット）当たり、０．１[ｍＶ]／ｂｉｔの単位でアナログ入力電圧Ｖinをディジタルコードに変換することができる。
【００４８】
このため、図１と比較してわかるように、前記変換領域Ａ（２．５００[Ｖ]を中心にその±１０[ｍＶ]の範囲）のような変化量の少ない微小な電圧（アナログ入力電圧Ｖin）を確実にディジタルコードに変換することができ、前記変換領域Ａ以外の範囲である変換領域ＢおよびＣの範囲では、それよりも粗い電圧（アナログ入力電圧Ｖin）をディジタルコードに変換することが可能である。
【００４９】
特に、上記ステックポインタ１のように２．５００[Ｖ]を中心にその±１０[ｍＶ]の微小な電圧範囲で変化し、この範囲をディジタルコードに変換することに意味があり、この範囲以外の電圧範囲をディジタルコードとすることにあまり意味を持たないような場合に有効である。
【００５０】
しかも、従来に比べて増幅器やＤ／Ａ変換器などを用いることないため、部品点数を低減することができる。
【００５１】
次に、参考例として、図４Ａはセンサの入出力特性として非線形な場合を示す図、図４ＢはＡ／Ｄ変換器の特性を示す図である。
【００５２】
この参考例では、あらかじめＡ／Ｄ変換器１０に入力されるアナログ入力信号Ｖinの特性が判明している場合に、その入力されるアナログ入力信号Ｖinの特性に合わせて前記Ａ／Ｄ変換器１０の抵抗列１１の抵抗Ｒ１ないし抵抗Ｒ２５６の値がそれぞれ細かく設定されている。
【００５３】
このようなＡ／Ｄ変換器１０を使用すると、例えば図４Ａに示すようにセンサ入力に対すセンサ出力の特性が非線形特性を示すにもかかわらず、図４Ｂに示すようにセンサ入力に対するＡ／Ｄ変換器出力を線形（一次関数）に沿ったディジタルコードとして出力することができる。
【００５４】
すなわち、直接Ａ／Ｄ変換器１０で所望の特性を有する出力を得ることができる。よって、Ａ／Ｄ変換後にソフトウエア層で所望の出力特性となるようなデータ変換の必要を無くすことができる。特に、ソフトウエア層において大量のデータを取り扱うような場合にはＣＰＵの負担を軽減できるため、全体の処理速度を速めることができる。
【００５５】
なお、非線形のアナログ入力信号Ｖinを線形なディジタルコードとして出力される場合に限られない。すなわち、前記抵抗列１１の抵抗Ｒ１ないし抵抗Ｒ２５６の値を入力が予定されてるアナログ入力信号Ｖinの特性に合わせておくことにより、アナログ入力信号Ｖinが線形であるか非線形であるかにかかわらず、Ａ／Ｄ変換後のディジタルコードを線形又はその他の所定の関数（例えば、３次関数、対数関数など）に沿って出力させることが可能である。
【００５８】
さらにＡ／Ｄ変換器は８ビット以外の分解能を有するものであってもよい。
【００５９】
【発明の効果】
以上のように本発明では、少ない部品点数で、電圧の変化量の少ないアナログ入力信号を高い精度でディジタルコードに変換することができる。
【００６０】
またアナログ入力信号をディジタルコードに変換するときに、所望の関数で変換することができる。
【図面の簡単な説明】
【図１】本発明Ａ／Ｄ変換器における原理を説明するためのアナログ入力電圧とディジタルコードとの関係を示す図、
【図２】本発明の実施の形態を示すＡ／Ｄ変換システムのシステム構成図、
【図３】Ａ／Ｄ変換器の回路構成図、
【図４】  参考例を示すものであり、Ａはセンサの入出力特性として非線形な場合を示す図、ＢはＡ／Ｄ変換器の特性を示す図、
【図５】ステックポインタを示す断面図、
【図６】ステックポインタの出力をディジタル信号として出力するＡ／Ｄ変換システムのシステム構成図、
【図７】従来のＡ／Ｄ変換器におけるアナログ入力とディジタル出力との関係を示す図、
【図８】従来のＡ／Ｄ変換器を用いて微小な電圧量をＡ／Ｄ変換するときの説明図、
【符号の説明】
１０  Ａ／Ｄ変換器
１１  抵抗列
１２  比較部
１３  エンコーダ
２０  ＣＰＵ
Ａ，Ｂ，Ｃ  変換領域
Ｃ１〜Ｃ２４６  コンパレータ
Ｐ１〜Ｐ２５６  接続点
Ｒ１〜Ｒ２５６  抵抗
ＲA ，ＲB ，ＲC  合成抵抗を
Ｖｒ  参照信号
Ｖin  アナログ入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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