(57)【特許請求の範囲】
【請求項１】
所定のレベルの真空圧下において密閉されている大面積電界放出デバイス(ＦＥＤ)であって、
大面積基板と、
前記基板の上に配置されたエミッタ電極構造であって、前記基板の実質的部分にわたって配置されているエミッタ電極構造と、
複数のグループのマイクロポイントであって、各グループのマイクロポイントが所定数のマイクロポイントを持ち、さらに、各グループのマイクロポイントが前記エミッタ電極構造上の離散位置に配置されているマイクロポイントと、
前記基板の上方に配置された絶縁層であって、この絶縁層を貫通し所定の範囲内の直径を持つ開口を持ち、この開口がマイクロポイントの少なくとも一部を囲む絶縁層と、
前記絶縁層上に配置された抽出構造であって、この抽出構造を貫通し所定の範囲内の直径を持つ開口を持ち、この開口がマイクロポイントの少なくとも一部を囲み、さらに、前記抽出構造内の前記開口が前記絶縁層内の前記開口と整列する抽出構造と、
前記抽出構造の上方に配置され、前記抽出構造から離隔されていて、光の所定の波長を透過させるフェースプレートと、
前記抽出構造に向かって前記フェースプレートの表面上に配置された第１導電層と、
第１導電層の上に配置されたマトリクス部材であって、ピクセル領域として機能する第１導電層表面の領域を画定し、前記ピクセル領域が、マイクロポイントのグループのマイクロポイントと整列するマトリクス部材と、
複数のピクセル領域内の前記第１導電層上に配置されたカソード発光材料であって、特定のピクセル領域にあるカソード発光材料が、前記ピクセル領域に関連するマイクロポイントから放出された電子を受け取るように整列するカソード発光材料と、
所定の位置にある前記フェースプレートと前記抽出構造との間に配置された複数のスペーサであって、前記ＦＥＤ内の前記真空圧によって引き起こされ、前記スペーサが遭遇する応力に対応する高さを持つスペーサとを備え、前記ＦＥＤの中央領域に近い少なくとも１つのスペーサは前記ＦＥＤの側壁に近い位置のスペーサの高さよりも大きな高さを有するデバイス。
【請求項２】
請求項１のデバイスにおいて、前記ＦＥＤの対角線方向のスクリーン寸法が２５ｃｍ以上であるデバイス。
【請求項３】
請求項１のデバイスにおいて、前記抽出構造は電気的伝導性物質の連続層を含むデバイス。
【請求項４】
請求項１のデバイスにおいて、前記抽出構造は電気的に結合された複数の離隔部材を含むデバイス。
【請求項５】
請求項１のデバイスにおいて、前記マイクロポイントは低仕事関数の物質で被覆されているデバイス。
【請求項６】
請求項５のデバイスにおいて、前記低仕事関数の物質はセシウムを含むデバイス。
【請求項７】
請求項１のデバイスにおいて、前記スペーサは前記ＦＥＤ内で所定のパターンに配置されているデバイス。
【請求項８】
請求項１のデバイスにおいて、少なくとも１つのマイクロポイントは前記エミッタ電極構造上に四角形のパターンで配置されているデバイス。
【請求項９】
請求項１のデバイスにおいて、前記第１導電層はインジウムスズ酸化(ＩＴＯ)層を含むデバイス。
【請求項１０】
所定のレベルの真空圧下において密閉されている大面積電界放出デバイス(ＦＥＤ)であって、
大面積基板と、
前記基板の上に配置されたエミッタ電極構造であって、前記基板の実質的部分にわたって配置されているエミッタ電極構造と、
複数のグループのマイクロポイントであって、各グループのマイクロポイントが所定数のマイクロポイントを持ち、さらに、各グループのマイクロポイントが前記エミッタ電極構造上の離散位置に配置されている複数のグループのマイクロポイントと、
前記基板の上方に配置された絶縁層であって、前記絶縁層を貫通し所定の範囲内の直径を持つ開口を持ち、前記開口がマイクロポイントの少なくとも一部を囲む絶縁層と、
前記絶縁層上に配置された抽出構造であって、前記抽出構造を貫通し所定の範囲内の直径を持つ開口を持ち、前記開口がマイクロポイントの少なくとも一部を囲み、さらに、前記抽出構造内の前記開口が前記絶縁層内の前記開口と整列する抽出構造と、
前記抽出構造の上方に配置され、前記抽出構造から離隔されていて、光の所定の波長を透過させるフェースプレートと、
前記抽出構造に向かって前記フェースプレートの表面上に配置された第１導電層と、
前記第１導電層の上に配置されたマトリクス部材であって、ピクセル領域として機能する前記第1導電層表面の領域を画定し、前記ピクセル領域が、マイクロポイントのグループのマイクロポイントと整列するマトリクス部材と、
複数のピクセル領域内の前記第１導電層上に配置されたカソード発光材料であって、特定のピクセル領域にあるカソード発光材料が、前記ピクセル領域に関連するマイクロポイントから放出された電子を受け取るように整列するカソード発光材料と、
所定の位置にある前記フェースプレートと前記抽出構造との間に配置された複数のスペーサであって、前記ＦＥＤ内の前記真空圧によって引き起こされ、前記スペーサが遭遇する応力に対応する断面形状を持つ複数のスペーサとを備え、前記ＦＥＤの中央領域に近い少なくとも一つのスペーサの高さは、前記ＦＥＤの側壁に近い位置における前記スペーサの高さよりも高いデバイス。
【請求項１１】
請求項１０記載のデバイスにおいて、前記ＦＥＤの対角スクリーンサイズが、２５ｃｍ以上であるデバイス。
【請求項１２】
請求項９記載のデバイスにおいて、前記抽出構造が、導電材料の連続層を含むデバイス。
【請求項１３】
請求項１０記載のデバイスにおいて、前記抽出構造が、電気的に接続された複数の離間した部材を含むデバイス。
【請求項１４】
請求項１０記載のデバイスにおいて、前記マイクロポイントが、低仕事関数材料で被覆されているデバイス。
【請求項１５】
請求項１４記載のデバイスにおいて、前記低仕事関数材料が埋設されたセシウムを含むデバイス。
【請求項１６】
請求項１０記載のデバイスにおいて、前記スペーサが前記ＦＥＤ内に所定のパターンで配置されているデバイス。
【請求項１７】
請求項１６記載のデバイスにおいて、少なくとも一つのスペーサが、「＋」字状断面形状を有するデバイス。
【請求項１８】
請求項１６記載のデバイスにおいて、少なくとも一つのスペーサが、「Ｌ」字状断面形状を有するデバイス。
【請求項１９】
請求項１６記載のデバイスにおいて、少なくとも一つのスペーサが、矩形断面形状を有するデバイス。
【請求項２０】
請求項１６記載のデバイスにおいて、少なくとも一つのスペーサが、「Ｉビーム」状断面形状を有するデバイス。
【請求項２１】
請求項１０記載のデバイスにおいて、マイクロポイントの少なくとも一つのグループが、エミッタ電極構造上に矩形パターンで配置されているデバイス。
【請求項２２】
請求項１０記載のデバイスにおいて、第１導電部材がインジウム錫酸化（ＩＴＯ）層を含むデバイス。
【請求項２３】
所定レベルの負圧下で封止された広領域電界放出デバイス(ＦＥＤ)の下部区画を広領域ＦＥＤの上部区画へ形成且つ結合させる方法であり、前記ＦＥＤの前記 上部区画が、フェースプレートと、このフェースプレートの面上に配置された第１導電層と、この第１導電層の面上に配置されたマトリックス部材と、このマトリックス部材により覆われていない領域における第１導電層上に配置されたカソード発光材料とを含む方法であって、
(a) 所定の大きさの基板を形成する段階と、
(b) 前記基板上にエミッタ電極構造を形成する段階と、
(c) 前記エミッタ電極構造上にグループをなして形成されるように、前記エミッタ電極構造上に所定の高さ範囲で複数のマイクロポイントを形成する段階と、
(d) 前記マイクロポイントを低仕事関数材料で被覆する段階と、
(e) 前記基板、エミッタ電極構造、及び複数のマイクロポイント上に第１絶縁層を被着させる段階と、
(f) 前記絶縁層上に第２導電層を被着させ、前記絶縁層と第２導電層との組合せ高さを少なくとも、最も高い被覆されたマイクロポイントと同じ高さにさせる段階と、
(g)前記絶縁層と第２導電層との組合せの厚さを前記ＦＥＤに亘って実質的に均一にさせる調節研磨段階と、
(h) 前記被覆されたマイクロポイントを露呈させるように第２導電層及び前記絶縁層を貫通して開口をエッチングし、その開口の側壁を前記マイクロポイントから離間させる段階と、
(i) 前記ＦＥＤの前記上部区画と前記下部区画との間に複数のスペーサを配置して前記上部区画と下部区画との間に所定の間隔を与え、前記スペーサは、それに加わる応力に比例する高さを有する段階とを含む方法。
【請求項２４】
請求項２３記載の方法において、前記調節研磨段借が化学的機械研磨を含む方法。
【請求項２５】
請求項２３記載の方法において、前記調節研磨段階が湿化学的エッチングを含む方法。
【請求項２６】
請求項２３記載の方法において、前記スペーサが前記ＦＥＤの前記上部区画と前記下部区画との間のパターンに配置されている方法。
【請求項２７】
所定レベルの負圧下で封止された広領域電界放出デバィス(ＦＥＤ)の下部区画を広領域ＦＥＤの上部区画へ形成且つ結合させる方法であり、前記ＦＥＤの前記上部区画が、フェースプレートと、このフェースプレートの面上に配置された第1導電層と、この第1導電層の面上に配置されたマトリックス部材と、このマト リックス部材により覆われていない領域における第１導電層上に配置されたカソード発光材料とを含む方法であって、
(a) 所定の大きさの基板を形成する段階と、
(b) 前記基板上にエミッタ電極構造を形成する段階と、
(c) 前記エミッタ電極構造上にグループをなして形成されるように、前記エミッタ電極構造上に所定の高さ範囲で複数のマイクロポイントを形成する段階と、
(d) 前記マイクロポイントを低仕事関数材料で被覆する段階と、
(e) 前記基板、エミッタ電極構造、及び複数のマイクロポイント上に第１絶録層を被着させる段階と、
(f) 前記絶縁層上に第２導電層を被着させ、前記組録層と第２導電層との組合せ高さを少なくとも、最も高い被覆されたマイクロポイントと同じ高さにさせる段階と、
(g) 第２導電層の第1面を実質的に滑らかで平坦な第１面にする調整された研磨をなし、前記絶縁層と第２導電層との組合せの厚さを前記ＦＥＤに亘って実質的に均一にさせる調節研磨段階と、
(h) 前記被覆されたマイクロポイントを露呈させるように第２導電層及び前記絶縁層を貫通して開口をエッチングし、その開口の側壁を前記マイクロポイントから離間させる段階と、
(i) 前記ＦＥＤの前記上部区画と前記下部区画との間に複数のスペーサを配置して前記上部区画と下部区画との間に所定の間隔を与え、前記スペーサは、それに加わる応力に比例する断面形状を有する段階とを含む方法。
【請求項２８】
請求項２７記載の方法において、前記調節研磨段階が化学的機械研磨を含む方法。
【請求項２９】
請求項２７記載の方法において、前記調節研磨段階が湿化学的エッチングを含む方法。
【請求項３０】
請求項２７記載の方法において、前記スペーサが前記ＦＥＤの前記上部区画と前記下部区画との間のパターンに配置されている方法。
【請求項３１】
請求項１記載のデバイスにおいて、前記電子放出源が低仕事関数材料に被覆されているデバイス。
【請求項３２】
請求項１０記載のデバイスにおいて、前記電子放出源が低仕事関数材料に被覆されているデバイス。
【請求項３３】
請求項２３記載の方法において、前記マイクロポイントが低仕事関数材料に被覆されている方法。
【請求項３４】
請求項２７記載の方法において、前記マイクロポイントが低仕事関数材料に被覆されている方法。
【請求項３５】
請求項１記載のデバイスにおいて、前記デバイスの前記抵抗/キャパシタンス（ＲＣ）時間が１μsを含むデバイス。
【請求項３６】
請求項１０記載のデバイスにおいて、前記デバイスの前記抵抗/キャパシタンス（ＲＣ）時間が１μsを含むデバイス。
【発明の詳細な説明】
【０００１】
政府権利
本発明は、アドヴァン−ストリサーチプロジェクトエージェンシー(ＡＰＲＡ)に与えられた契約番号第ＤＡＢＴ６３−９３−Ｃ−００２５号の元になされた。政府は本発明の一定の権利を有する。
【０００２】
【産業上の利用分野】
本発明はフィールドエミッション装置（ＦＥＤｓ）に関する。特に、本発明は、大領域ＦＥＤ構造体及びそのような構造体の製造に関する。
【０００３】
【発明の背景】
最近コンピュータ及びその他の業界においては、フラットパネルディスプレを製造する優勢な技術は液晶ディスプレ（ＬＣＤｓ）技術であり、また、現基準（ベンチマーク）は、マトリックスＬＣＤｓである。ＡＭＬＣＤ技術を用いて製造されたフラットパネルディスプレの欠点は、コスト、電力消費、視野角度早く移動するビデオ画像の汚れ、動作温度範囲及びＡＭＬＣＤのバックライトに水銀蒸気を用いる環境問題である。
【０００４】
対抗技術は陰極管（ＣＲＴ）技術である。この技術領域では、実際的な平坦ＣＲＴを開発するため過去４０年において多くの試みがなされてきた。フラットＣＲＴの開発では、光発生のために処理によって与えられる利点を用いることが望まれてきた。フラットＣＲＴ開発の失敗の要点は、実際的なエレクトロンソース及び機械的構造の開発における複雑性が中心である。
【０００５】
近年におけるＦＥＤ技術は、低電力、フラットパネルディスプレの開発技術を志向している。ＦＥＤ技術は、エレクトロンビームを可視光線に能率的にエネルギー変換するために冷カソードエミッタ及び陰極冷光発生蛍光体のアレイを用いる点で有利である。フラットパネルディスプレ開発のためにＦＥＤ技術を用いる希望の一部は、それが高性能、低電力及び軽重量のフラットスクリーンディスプレを製造するために非常に生産的であるからである。フラットパネルディスプレの代わりに入手可能になったＦＥＤ技術と関連する最近の特定利点の中には、大領域１ミクロンリトグラフィ、大領域薄膜処理能力、電子放射マイクロポイントに関する高チップ密度、横方向抵抗層、新型のエミッタ構造体、材料及び低電圧蛍光体等がある。
【０００６】
図１を参照すると、先行技術ＦＥＤの代表的断面は、概して１００で示される。周知の通りＦＥＤ技術は、主として冷カソードフィールドエミッション電子によって励起される陰極冷光発生蛍光体に基づき作動する。ＦＥＤの一般的構造は、上方に薄い伝導層が堆積されるシリコン基盤、即ち、シリコンベースプレート１０２を含む。シリコンベースプレート１０２は、単一結晶シリコン層であり得る。
【０００７】
薄い伝導構造は、従来の方法でシリコンベースプレート１０２上に堆積される不純物添加された多結晶シリコンから形成され得る。この薄い伝導構造体は、エミッタ電極として役立つ。通常薄い伝導構造体は、電気的に接続されるストリップの形でシリコンベースプレート１０２上に堆積される。図１では、ストリップ１０４、１０６及び１０８の断面が示される。特定の装置に関するストリップ数は、ＦＥＤのサイズ及び所望の作動に依存するであろう。
【０００８】
それぞれのエミッタ電極ストリップの予定位置には、隔置されたマイクロポイントのパターンが形成される。図１では、マイクロポイント１１０がストリップ１０４上に、マイクロポイント１１２、１１４、１１６及び１1８がストリップ１０６上に、マイクロポイント１２０がストリップ１０８上に示される。マイクロポイントのパターンに関しては、ストリップ１０６上には、マイクロポイント１１２、１１４、１１６及び１１８を含む１６マイクロポイントの正方形パターンがその位置に堆積され得る。しかし、１つ又はそれ以上のマイクロポイントパターンが任意の場所に配置され得ることが理解される。マイクロポイントは、特定のパターンよりはむしろ無作為にも配置され得る。
【０００９】
各マイクロポイントは逆コーン（円錐）状であることが望ましい。各マイクロポイントの形成及び整形は、従来の方法でなされる。マイクロポイントは、例えば、シリコン又はモリブデンのような多数の材料で製造し得る。さらに、マイクロポイントの最適性能を保証するためにマイクロポイントのチップは低仕事関数材料量で被覆又は処理され得る。
【００１０】
その代わりに、構造体基盤、エミッタ電極及びマイクロポイントは以下の方法で形成され得る。単一結晶シリコン基盤はＰ型又はＮ型材料から製造され得る。次いで基盤は、基盤内に一連の細長い平行に伸びるストリップを形成するために、従来の方法で処理され得る。ストリップは事実上基盤のものとは逆の伝導型のウエル（空所）である。もし基盤それ自体がＰ型ならば、ウエルはＮ型でありその逆もある。ウエルは電気的に接続されＦＥＤ用のエミッタ電極を形成する。各伝導ウエルは、予定の幅及び深さ（それで基盤内に駆り立てられる）を有する。ストリップの数及び間隔は、基盤上に形成されるべきフィールドエミッションカソード位置の所望のサイズに合致するように決定される。ウエルは、それをおおってマイクロポイントが形成される場所である。ストリップを形成するために２方法のいずれが用いられるかにかかわらず、結果的に得られる平行な伝導ストリップは、エミッタ電極として役立ちかつマトリックス構造体の列を形成する。
【００１１】
エミッタ電極を形成する２方法のいずれかが用いられた後絶縁層１２２が、エミッタ電極１０４，１０６、１０８及びストリップ上の予定の場所に配置されるマイクロポイントをおおって堆積される。絶縁層は、２酸化ケイ素（ＳｉＯ２）のような誘電材料で作られ得る。
【００１２】
伝導層は、絶縁層１２２をおおって堆積される。この伝導層は、抽出構造１３２を形成する。抽出構造１３２は、低電位電極であり、マイクロポイントから電子を引き出すために用いられる。抽出構造１３２は、クロム、モリブデン又は不純物添加ポリシリコン又はケイ化ポリシリコンで作られる。抽出構造１３２は、連続層又は平行ストリップとして形成され得る。もし、平行ストリップが抽出構造１３２を形成するならば、それは抽出グリッドと称され、ストリップはエミッタ電極ストリップ１０４，１０６及び１０８と垂直に堆積される。抽出構造１３２を形成するために用いられるときには、ストリップはマトリックス構造の列をなす。連続層又はストリップのいずれが用いられるかにかわらず、一度いずれかが絶縁層上に堆積されると、マイクロポイントを囲むが、マイクロポイントから隔置されるように従来の方法で適切に腐食される。
【００１３】
抽出及びエミッタ電極ストリップの各交差点又はエミッタ電極ストリップに沿った所望の位置において、連続抽出構造が用いられるとき、マイクロポイント又はそれらのパターンがエミッタストリップ上に堆積される。各マイクロポイント又はそれらのパターンは、スクリーンディスプレの１ピクセルが照射されることを意味する。
【００１４】
上記方法のいずれかにより、一度ＦＥＤの低部分が形成されると、フェースプレート１４０が、抽出構造１３２頂面上方に予定距離で固定される。概して、この距離は数百ミクロンである。この距離は、従来の方法で形成されるスペーサによって維持され得る。同スペーサは、以下の特性を有する。１）アノード（フェースプレート１４０）及びカソード（エミッタ電極１０４、１０６、１０８）間の電気的絶縁破壊を避けるために非伝導性又は抵抗性であ、２）機械的に強く変形しにくく、３）電子衝撃（低２次的放射量）下で安定、４）５００℃程度の高焼結温度に耐えることが可能で、５）ＦＥＤ作動と干渉しない程度に十分小さい。代表的スペーサ１３６及び１３８が図１に示される。
【００１５】
フェースプレート１４０は、カソード冷光発生スクリーンであり、透明ガラス又は他の適切な材料から作られる。インジウム酸化錫（ＩＴＯ）のような伝導材料は、抽出構造に面するガラス表面上に堆積される。ＩＴＯ層１４２は、ＦＥＤのカソードとして役立つ。フェースプレート１４０及びベースプレート１０２間の領域１３４は高真空が保たれる。
【００１６】
ブラックマトリックス１４９は、抽出構造１３２に面するＩＴＯ層１４２の表面上に堆積される。
【００１７】
ブラックマトリックス１４９は、ＦＥＤスクリーンディスプレイ用の個別ピクセル領域を定める。蛍光材料は、ブラックマトリックス１４９によって定められる適切な領域内のＩＴＯ層１４２上に堆積される。ピクセルを定める代表的な蛍光材料は、１４４、１４６及び１４８で示される。ピクセル１４４、１４６及び１４８は、蛍光材料が励起されることを意味するマイクロポイント又はそれらのグループがそのピクセルと整列されるように、抽出構造１３２の開口と一直線をなすようにされる。酸化亜鉛は、低エネルギー電子によって励起されるので、蛍光材料用の適切な材料である。
【００１８】
１ＦＥＤは、１つ又はそれ以上の電圧源を有し、それはＦＥＤの適切な作動のために、電極ストリップ１０４，１０６、１０８、抽出構造１３２及びＩＴＯ層１４２を３つの異なった電位に保つ。電極ストリップ１０４，１０６、１０８は「−」電圧に、抽出構造１３２は「＋」電圧にかつＩＴＯ層１４２は「＋＋」電圧に保たれる。このような電気的関係を用いると、抽出構造１３２はマイクロポイント１１０、１１２、１１４、１１６、１２０から電子放射流れを引き出し、その後ＩＴＯ層１４２が自由化された電子を引き付ける。
【００１９】
マイクロポイントのチップから発する電子放射流れは、それぞれのチップから円錐状に広がる。電子のあるものは蛍光体を９０度でフェースプレートに打ち付けると同時にその他のものは各種の鋭角でそれを打ち付ける。
【００２０】
【発明が解決すべき課題】
すぐ上で述べたＦＥＤの基本的構造は、スクリーンの対角線サイズが５インチ未満ならスペーサを含まない。スクリーンサイズが５インチを超えると、エミッタ電極及びＦＥＤ上への大気圧力下にあるフェースプレート間の正しい分離を維持するためにスペーサを必要とする。ＦＥＤ装置のサイズが増すにつれて、スペーサの必要性も増し、この分離を適切に維持するようにされる。スペーサの使用に代わるものは、厚いガラスを用いることである。しかし、この厚いガラスは重くかつ高価である。
【００２１】
スクリーン対角線サイズが１−５インチの小領域ＦＥＤ構造体の製造では、基盤上に配置される絶縁及び伝導層の厚さの実質的均一性を達成するか若しくは絶縁及び伝導層の開口内のエミッタ電極上に実質的に均一なマイクロポイントを形成する上での困難性は殆どない。従来の堆積及び腐食技術がこのような製造に用いられてきた。これは、約８インチまでの対角線サイズを有するＦＥＤに関してはこれまで概して真実であった。しかし、ＦＥＤの対角線サイズが８インチを超えるにつれて、以下に述べるスピンド（Spindt）処理によって均一なマイクロポイントを形成する上でこれまでかなりの困難性があった。
【００２２】
上記問題及び困難性が何故存在するかについては各種の理由がありかつ大領域ＦＥＤに関しては所望のデザイン目標が達成されていなかった。大半の理由は、多数の開口を腐食しかつマイクロポイントと整列させる場合及び形成されるべきマイクロポイントが多数ある場合には、小領域ＦＥＤの製造を可能にする製造技術では不幸にして成功しないことにある。他の理由は、大領域ＦＥＤで高品質高解像度画像の製造を可能にするのに要する適切な特性を持たせるようなマイクロポイントが形成されないことにある。さらなる理由は、もし現技術が用いられるなら、製造コストが高いことである。なおさらなる理由は、大領域ＦＥＤの不適切な構造及びスペーサの配置である。これらの問題は、ＦＥＤが単色、２５６グレイスケール又はカラーであるかどうかにかかわらず存在する。
【００２３】
必要な均一性及び性能を有するより安いＦＥＤ構造体（基盤、絶縁、伝導層及びマイクロポイントから成る）を製造する試みは、多くの先行処理方法に頼ってきた。最良と考えられる処理は、１９６０年代の半ばに開発されたスピンド処理である。この処理が、高品質、高解像度画像を生成するマイクロポイント構造体の形成のための大領域ＦＥＤを製造するために用いられることが試みられてきた。この処理は、絶縁層をおおう伝導層の表面上に薄いもリブデンフィルム（膜）を堆積させることを要する、方向性モリブデン蒸発処理を用いる。このフィルムは、伝導及び絶縁層内に作られる開口直径より大きい厚さを有するのが望ましい。モリブデン処理によると、伝導及び絶縁層内の開口はモリブデンで閉じられ、次いでマイクロポイントが堆積されたモリブデンから開口内に形成される。即ち、マイクロポイントは、従来の処理段階によって伝導層の表面及び該空所内から不要なモリブデン材料を除去することによって形成される。これは希望的に、伝導及び絶縁層内の開口と整列される基盤上の実質的に均一なモリブデンコーンを残すであろう。しかし、この全処理は、堆積された薄膜の均一性及び腐食処理の精度に依存する。しかし、事実であったように、この処理は小領域ＦＥＤにとっては十分であるが、大領域に及ぶマイクロポイント形成の不均一性及び不整列の高百分率のために大領域ＦＥＤにとっては全く不十分である。
【００２４】
ＦＥＤの対角線スクリーンサイズが１０インチを超えて増えるにつれて、高品質、高解像度画像を有するＦＥＤを生成する現技術でははっきりした問題がある。さらに、大領域ＦＥＤが適切に作動ためには抵抗/コンデンサ（ＲＣ）時間を克服する問題もある。これは、エミッタ電極によって形成される大コンデンサを充電するために比較的長い時間期間及び抽出構造をとるからである。
【００２５】
現技術の他の問題は、大領域ＦＥＤで用いられるべきスペーサである。ディスプレイが１０インチを超えて増大すると、電極間に適切な間隔を維持する上で困難性がある。この問題を解決するために、フェースプレート及びエミッタ電極間をさらに広げ、所望の低電圧よりはむしろ２−６ｋｖの増大されたアノード電圧を用いる欲求がある。このような装置では、空間間隔を維持するために大直径スペーサが用いられる。
【００２６】
代替案は、透明ガラス球を用いることであった。これは、より低いアノード電圧及びより小さいフェースプレート及びエミッタ電極間間隔の使用を可能にするのに十分であった。しかし、ガラス球のベース対高さ比の理由で、これらのスペーサの使用はＦＥＤ解像度上の不利な影響があった。大きなガラス球を用いると、マイクロポイントから放射された電子のいくらかは、蛍光体ピクセル要素よりはむしろ球と接触する。これは、多くの電子が望まれていた画像部分の生成に用いられないであろう。ガラス球の使用は、使用され得るアノード電圧の量をも限定するであろう。さらに、ガラス球が用いられて低アノード電圧が印加されると、ＦＥＤの電力消費は、劇的に増大し、これは極めて望ましくない。他方、もし高アノード電圧がガラス球と共に用いられるなら、ガラス球は破壊されるであろう。
【００２７】
大領域ＦＥＤ内で用いる他の提案スペーサは、長い紙製の薄いスペーサであった。これらのスペーサは、２５０−５００ミクロンの高さで、３０−５０ミクロンの厚さである。そのようなスペーサは、ＦＥＤの最狭側面の前兆に亘って伸びるであろう。これらのスペーサは、セラミックストリップから作られ、かなりもろい。容易に理解されるように、ＦＥＤスクリーンディスプレの対角線寸法が増すにつれて、エミッタ電極及びフェースプレートを取り付けかつ整列させるか若しくは高真空下でアノード及びカソード間の分離を維持するためにセラミックスペーサが用いられる可能性は低下するであろう。
【００２８】
大領域ＦＥＤ内で能率的に作動することを可能にする構造体を持つ欲求がある。このような構造で作られる大領域ＦＥＤは、対角線スクリーンサイズが１０インチ以上のものである。
【００２９】
【発明の概要】
本発明は大面積ＦＥＤ及びその製造方法に関する。本発明の大面積ＦＥＤはスクリーンの対角寸法が１０インチ以上のものをいう。
【００３０】
本発明の大面積ＦＥＤは、内部にエミッタ電極が形成される物質を有する。エミッタ電極は電気的に接続された多数の離間した平行な要素からなる。エミッタ電極を形成するこれらの要素は大面積ＦＥＤを横切る１つの方向に延伸する。平行な離間した要素の幅、数及び間隔はＦＥＤに要求される要素に応じて決定される。
【００３１】
エミッタ電極の所定の位置において（この位置にピクセルを位置させる）、１又は２以上のマイクロポイントが形成される。これらのマイクロポイントは１μｍの範囲の高さを有する。これらのマイクロポイントはエッチングによって形成される。これらのマイクロポイントは、大面積ＦＥＤのパーフォマンスを大きく改善するように低ワーク機能材料で被覆された先端を少なくとも有する。大面積ＦＥＤにおいては、各位置において一般にマイクロポイントのパターンが存在する。
【００３２】
堆積、着床その他の適当な方法によってマイクロポイント上に置かれる低ワーク機能材料は大面積ＦＥＤの作動電圧を低くしかつ消費電力を減らす。形成プロセスにおける多様なステップのどのステップにおいてもマイクロポイントを被覆することができこともまた理解される。例えば、マイクロポイントは、陰極の完成の後に、イオン着床又は堆積といったいかなる適当な方法によって被覆される。
【００３３】
低ワーク機能材料はまた全大面積ＦＥＤを横切るマイクロポイント間でより均一なパーフォマンスを与える。サーメット（Ｃｒ３Ｓｉ＋ＳｉＯ２）、セシウム、ルビジウム、タンタル窒化膜、バリウム、クロムシリサイド、チタンカーバイドとニオブが使用できる低ワーク機能材料である。
【００３４】
エミッタ電極要素上の被覆されたマイクロポイントは絶縁層及び導電層によって被覆される。これらの２つの層は組み合わされたとき最も高いマイクロポイントよりも大きな高さを有する。大面積ＦＥＤのこの低い方の部分は、マイクロポイントと、導電層の表面の平らな肩によって生じるトポロジーを磨くために次にＣＭＰプロセスを受ける。磨き終えた後、導電層と絶縁層は湿式化学エッチングを受けて、マイクロポイントを露出させるために導電層及び絶縁層の部分が取り除かれる。湿式化学エッチングは非常に制御しやすいプロセスであり、絶縁層と導電層の開口に関して所望の効果を保証することができる。湿式化学エッチングが一旦完了すると、導電層と絶縁層の開口はマイクロポイントに対して自己整合する。このプロセスはまた、物質上に形成されたマイクロポイントが一旦露出されるとそれらのサイズと形状を維持することを許容する。なぜならば、プロセスは露出しているマイクロポイントのいかなる部分をもエッチングしないからである。
【００３５】
表面板が抽出構造の上に間隔をもって置かれる。表面版は透明なカソード発光スクリーンである。表面板は、観察者が見ることができるカソード発光光子の光を伝達することができる。
【００３６】
表面板の底面にＩＴＯ層が置かれる。ＩＴＯ層は電導性である。ＩＴＯ層はカソード発光光子からの光を透過させることができＦＥＤのアノードとして働く。
【００３７】
ピクセル領域はＩＴＯ層の表面の底部に形成される。各ピクセルはマイクロポイントのパターンと協働する。ピクセル領域はその内部に好ましいパターンで堆積した蛍光体材料を有する。作動の間に、蛍光体材料は低エネルギ電子によって励起される。
【００３８】
ピクセルはブラックマトリックスによって分割される。ブラックマトリックスは光の伝達に対して不透明、かつ、電子の衝突によっては影響されない材料からなる。
【００３９】
表面板は基板から所定距離離間している。この距離はスペーサによって確保される。好ましくは、表面板と基板との間の領域は高い真空下である。スペーサはそれが大面積ＦＥＤの縁または中央領域に近い位置にあるかに依存して異なる高さを持つことができる。このようにスペーサを混ぜることにより、ＦＥＤ内の高真空を考慮に入れて、表面板と基板との間の距離をほぼ均一に維持することができる。スペーサは、それにより大面積ＦＥＤを効果的に区分けするようなパターンとしてまた構成される。更に、スペーサは、大面積ＦＥＤ内の高真空下で表面板と基板との間の距離を適正に維持することを目的とする多様な断面形状を持つことができる。
【００４０】
上に説明したように、大面積ＦＥＤに関する本発明は次のものによって特徴づけられる。（１）基板及び絶縁層上に置く導電層を均一にするＣＭＰプロセスを使用すること、（２）導電層とアノードとの間に所望の均一なギャップを維持するようにスペーサを適当に使用すること（このことは高解像を達成することに役立つ）、（３）マイクロポイントが低機能材料の被覆または着床を持つようにすること、（４）ＦＥＤの接続ラインは低い抵抗、低キャパシタンスであること。
【００４１】
本発明の目的は、高品質の高解像イメージを作る大面積ＦＥＤ構造を提供することにある。
【００４２】
本発明の他の目的は、比較的低アノード電圧で作動し低消費電力の大面積ＦＥＤを提供することにある。
【００４３】
本発明の更に別の目的は、各マイクロポイントを囲む導電層と絶縁層に自己整合開口を作るために、堆積、化学機械式磨き（Chemical Mechanical Polishing:「ＣＭＰ」）プロセス及び湿式化学エッチングを使用する大面積ＦＥＤを提供することにある。
【００４４】
本発明の更に別の目的は、カソードアドレスラインに最も低い抵抗及びキャパシタンスを維持することにある。
【００４５】
本発明の更に別の目的は、大面積ＦＥＤ内が高真空であるときに表面板と基板との距離をほぼ均一に維持するために異なる高さと形状を有するスペーサを使用する大面積ＦＥＤを提供することにある。
【００４６】
これらの目的及びその他の目的は明細書の残りの部分で図面に言及しながら詳しく語られる。
【００４７】
【発明の好ましい実施の形態】
本発明は、１０インチ以上の対角スクリーン寸法を有する大面積ＦＥＤに関する。本発明はまた、１０インチ以上の対角スクリーン寸法を有する大面積ＦＥＤを製造する方法を含む。
【００４８】
図２に言及すると、本発明の大面積ＦＥＤの一部を番号２００で示す。図２に示す一部は大面積ＦＥＤの中心に近いところのものである。図２に示すように、基板２０２はその内部またはその上部に形成されたエミッタ電極２０４を有する。一般にエミッタ電極２０４は、電気的に接続された多数の離間した平行な要素からなる。図２に示すように、大面積ＦＥＤにおいてエミッタ電極が覆わなければならない領域を与えるようにエミッタ電極をストリップ（帯）形状に形成することは特に有用である。平行な離間する要素の幅、数及び間隔は、例えば、解像度または対角スクリーン寸法といったような、ＦＥＤに要求される要素によって決定される。
【００４９】
好ましくは、基板２０２はその上に堆積されたエミッタ電極２０４を有する。エミッタ電極２０４は本発明のＦＥＤのカソードコンダクタである。要素またはストリップの使用は本発明の大面積ＦＥＤのＲＣ回数を減少させるので、基板全体を覆う連続エミッタ電極よりも、十分に離間した平行な電極を使用するほうが好ましい。基板は単一構造とすることもでき、あるいは、横に配設された多数の部分から作ることもできる。本発明を実施するためにいずれの基板を用いることができる。
【００５０】
上にピクセルが位置するエミッタ電極２０４上の所定位置において、エミッタ電極２０４上に１または２以上のマイクロポイントが形成される。これらのマイクロポイントはエミッタ電極２０４上に形成され、そして、それぞれが改良動作のための低ワーク機能材料コーティングを有する。好ましい実施の態様はマイクロポイントを形成するためにフォトリソグラフィを使用するが、マイクロポイントを形成するために、例えば、ミクロ球面又はビートといったランダムチップ形成プロセスのような他の方法を用いることもでき、それも本発明の範囲内である。
【００５１】
エミッタ電極要素上に置かれたマイクロポイントは、１μｍの範囲の高さを有する背の高いマイクロポイントである。好ましくは、これらの背の高いマイクロポイントは従来技術のエッチングプロセスによって形成され、次に、本発明に従いマイクロポイント上に低ワーク機能材料コーティングが置かれる。これに続いて、エミッタ電極及び該電極上に被覆されたマイクロポイントを有する基板は、本発明による堆積、ＣＭＰプロセス及び湿式化学エッチング法による処理を受ける。この方法は、エミッタ電極要素上に形成されたマイクロポイントがそれらのサイズ及び鮮鋭度を維持し、かつ、本発明の大面積ＦＥＤにおける動作において改善されたパーフォマンスを有することを許容する。マイクロポイントは形成プロセルの多様なステップのどのステップにおいてもコーティングできることが理解される。例えば、マイクロポイントは、カソードの完成後に、イオン着床又は堆積のようないかなる適当な方法によってコーティングされる。
【００５２】
大面積ＦＥＤに必要な高解像度を得るために、所定位置においてエミッタ電極要素上に形成されたマイクロポイントのパターンが存在する。例えば、図２における代表的な位置２０７において、１５ｘ１５の正方形パターンが与えられる。マイクロポイントのこのパターンは、エミッタ電極要素上のマイクロパターンの隣接するパターンから離れている。
【００５３】
本発明の大面積ＦＥＤを詳細に説明する前に、本発明は以下のものによって特徴付けられることを理解されたい。（１）基板及び絶縁層上に置く導電層を均一にするＣＭＰプロセスを使用すること、（２）導電層とアノードとの間に所望の均一なギャップを維持するようにスペーサを適当に使用すること（このことは高解像を達成することに役立つ）、（３）マイクロポイントが低機能材料の被覆または着床を持つようにすること、（４）ＦＥＤの接続ラインは低い抵抗、低キャパシタンスであること。
【００５４】
図２及び図３に言及して、本発明の大面積ＦＥＤを更に詳細に説明する。図３において、マイクロポイント３１０は、基板２０２に堆積しているエミッタ電極要素２０４上に堆積していることが示されている。これらのマイクロポイントは、マイクロポイントの５ｘ５パターンの部分である。マイクロポイントの正方形パターンのみについて説明するが、その他のパターンを用いることができそれも本発明の範囲内である。
【００５５】
各マイクロポイントは絶縁層３０２によって囲まれている。絶縁層３０２は大面積ＦＥＤの正の電気要素を負のエミッタ電極から絶縁している。好ましくは、絶縁層３０２は二酸化シリコン（ＳｉＯ２）から形成される。
【００５６】
導電層３０４は絶縁層３０２上に堆積される。導電層は従来技術のセミコンダクタ製造方法を用いて絶縁層３０２上に堆積される。好ましくは、導電層３０４は化学処理されたポリシリコン、アモルファスシリコン又は珪素化されたポリシリコン（silicided polysilicon）から形成される。
【００５７】
導電層３０４は、マイクロポイントから電子放出流を生じさせるためにマイクロポイントを囲む。好ましくは、導電層３０４は、絶縁層３０２上に堆積した一連の電気的に接続された平行な帯である。これらの帯は図２において番号３０５で示される。導電層３０４は抽出構造として働き、以下においてそのように言及する。
【００５８】
抽出構造３０４上に離間して表面板３０６が存在する。表面板３０６は、好ましくは透明ガラスからなるカソード発光スクリーンである。表面板３０６は、観察者が見ることができるカソード発光光子の光を伝達することができなければならない。
【００５９】
ＩＴＯ層３０８は、抽出構造３０４に対面する表面板３０６の底面に配設される。ＩＴＯ層３０８は、表面板３０６上に別個の層として配設され、あるいは表面板の一部として形成される導電材料の層である。ＩＴＯ層３０８は、いかなる場合でもカソード発光光子からの光を透過させ、ＦＥＤのためのアノードとして働く。
【００６０】
特に図３に言及して、ピクセル３１８は、抽出構造３０４に対向するＩＴＯ層３０８の表面上に堆積していることが示される。図示のように、ピクセル３１８はマイクロポイントのパターンの上に配設されている。更に詳しく言えば、ピクセル３１８はマイクロポイント３１０の５ｘ５パターンと関連する。
【００６１】
ピクセル領域は、ＩＴＯ層３０８の底面に所望のパターンで堆積した蛍光材料３２０を有する。一般的に、番号３１８で示すようなピクセル領域は正方形であるが、所望とあらば他の形状とすることができる。使用される蛍光材料は好ましくは低エネルギ電子によって励起されるものである。好ましくは、蛍光材料に対する応答時間は２ｍｓ以下である。
【００６２】
ピクセルはブラックマトリックス３２２によって分割される。ブラックマトリックス３２２はいかなる適当な材料とすることができる。その材料は光を透過させることができるものであり電子の衝突によって影響されないものでなければならない。適当な材料の一例はコバルト酸化物である。
【００６３】
表面板３０６は基板２０２から離間している。この距離は所定のものであり、通常２００−１０００μｍの範囲である。この距離は、図２にスペーサ３３０として示す、更に特別に図３にスペーサ３３２及び３３４として示すスペーサによって保持される。表面板３０６と基板２０２の間の領域は、好ましくは、高真空下である。
【００６４】
電子の流れがマイクロポイントから放出されてピクセルに向かうようにエミッタ電極、電子エミッタ構造及びＩＴＯに電力を与えるために、全てのＦＥＤにおけるように、本発明の大面積ＦＥＤは１つの電源又は多数の電源に接続されている。
【００６５】
例えば、対角寸法が５インチの小面積ＦＥＤにおいてはスペーサの必要はない。なぜなら、ＦＥＤが高真空下であるときさえもアノードとカソード（ＩＴＯ層と電子エミッタ）の完全な分離が基本ＦＥＤ構造によって維持されるからである。しかしながら、ＦＥＤが大きくなるにつれ、アノードとカソードが高真空下にあるときは、基本ＦＥＤ構造だけではそれらの所望の分離を保持することができない。従って、対角スクリーン寸法が大きくなるにつれ、アノードとカソーを分離させるためにスペーサが必要である。
【００６６】
５−８インチの範囲の対角スクリーン寸法を有するＦＥＤ内に置かれる通常のスペーサは円柱状の柱である。これらの柱は同じ高さでありアノードとカソード間の種々の位置に置かれる。大面積ＦＥＤにおいては円柱状のスペーサは最適ではなく、異なる断面積のスペーサの方が好ましい。
【００６７】
大面積ＦＥＤに関するこの問題を解決するために、スペーサ３３２，３３４のようなスペーサは絶縁層３０２又は抽出構造３３４と、ＩＴＯ層３０８との間にパターンとして置かれる。これらのスペーサは、ＦＥＤがスペーサのパターンに従い区分けされるようにカソードとアノードとの間に置かれる。ＦＥＤの中心近くの大面積ＦＥＤの一部である図２において、アノードとカソードの分離を維持するための多数のスペーサが示されている。その他の領域は、所望の分離を維持するために異なるパターンを持つことができる。そういった場合、スペーサ（これらは円柱状の柱であるが）は大面積ＦＥＤ内の興味の領域に依存して種々のパターンを持つことができる。本発明に使用されるスペーサを米国特許第５，１１０，８３８号、第５，２０５，７７０号、第５，２３２，５４９号、第５，２３２，８６３号、第５，４０５，７９１号、第５，４３３，７９４号、第５，４８６，１２６号及び第５，４９２，２３４号に従い形成することができる。
【００６８】
スペーサに加わる応力のため、それらはさまざまな断面形状を持つことができる。図４Ａ、４Ｂ、４Ｃ及び４Ｄは、大面積のＦＥＤに用いることのできるスペーサのためのの４つの断面形状を示す。図４Ａは、４０２として、「＋」形状のスペーサの側面断面図を示す。図４Ｂは、４０４として、「Ｌ」形状のスペーサの側面断面図を示す。図４Ｃは、４０６として、正方形のスペーサの側面断面図を示す。図４Ｄは、４０８として、「Ｉ鋼材」形状のスペーサの側面断面図を示す。しかし、それらは、大面積ＦＥＤに用いることのできるスペーサの可能性のある断面形状のほんのわずかなものである。大面積のＦＥＤに必要な強度を与えてアノードとカソードとの間の離隔を維持するために他の形状も用いることができることは理解されるであろう。
【００６９】
また、大面積ＦＥＤのさまざまな位置に設けられたスペーサは、大面積ＦＥＤの全領域にまたがってアノードとカソードとの間に均一な離隔を維持するように異なる長さを持つことができる。例えば、大面積ＦＥＤの中央に近いスペーサは端部に近いスペーサよりもわずかに長くなるであろう。それらの極端な状態の間にあるスペーサは、端部の最も短いスペーサから中央の最も長いスペーサまで推移するように、だんだんと長さを変えることができる。ＦＥＤ内の高真空によるフェースプレートのわずかな歪みをその異なる長さのスペーサが補償することになる。そのわずかな歪みは、端部の近くではＦＥＤのの壁面構造がフェースプレートに実質的な補強を加えるのでその端部には生じないが、中央部に近いところに生じる。
【００７０】
しかし、本願発明の範囲内における他のオプションとして、少ない数の異なる長さのスペーサを用いることによって提供されるようなものと同一の有効な離隔をアノードとカソードとの間に提供するような多数の「同一長さ」のスペーサを用いることができることを理解するであろう。ここで、マイクロポイントの製造の均一性並びに大面積ＦＥＤの全体にわたる絶縁層及び抽出構造における開口の整列を達成するように用いられるような、これまでに簡単に説明した低ＦＥＤ構造の製造方法を詳細に説明する。その方法は、大面積ＦＥＤの各マイクロポイント用の自己整列抽出構造を製造するために、デポジション（堆積）、化学機械研磨及びウエットケミカルエッチングの組み合わせを用いる。
【００７１】
図５Ａから図５Ｄを参照しながら、本願発明に係る方法を説明する。電気的に結合されたエミッタ電極素子２０４が基板２０２に形成されると、マイクロポイント３１０のパターンがそれらの素子の上に形成される。別の製造工程によるマイクロポイントの形成は、マイクロポイントの形成の全体に渡ってより優れた制御を提供するとともに、大面積ＦＥＤの広い面積の全面のマイクロポイントの優れた寸法の均一性を提供する。形成されたマイクロポイントは、図５Ａに示されているように、ほぼ逆の円錐形状を持つ。そのマイクロポイントは望ましくはシリコンから形成される。
【００７２】
次に、適切な低仕事関数の物質がそのマイクロポイントの上に置かれる。その被覆は少なくともそのマイクロポイントのチップに行われる。適切な仕事関数の物質としては、サーメット（Cr3Si＋SiO2）、セシウム、ルビジウム、窒化タンタル、バリウム、ケイ化クロム、炭化チタニウム及びニオブがある。これらは、気化堆積のような従来の半導体製造方法又は以下に述べる望ましい方法を用いてマイクロポイント上に堆積される。他の適当な技術も用いることができることは理解すべきである。
【００７３】
望ましくは、マイクロポイントを処理するために用いられる低仕事関数の物質はセシウムである。セシウムは望ましくは非常に低いエネルギーを用いて高ドーズ量でマイクロポイントに植え込みされる。これにより、大面積ＦＥＤの全体にわたるマイクロポイント間により良い均一性がもたらされる。その植え込まれたセシウムは大気圧下の高温度（５００℃）で安定である。さらに、その方法によりより高い（又はより大きな）マイクロポイントを被覆すると、ＦＥＤがより低い作動電圧で作動できるようになる。マイクロポイントの低作動関数の処理は、望ましくは、堆積、ＣＭＰ処理及びウエットケミカルエッチング活動が行われる前のマイクロポイントの形成後に行う。しかし、大面積ＦＥＤの製造の工程の間の他の時間に行うことは可能であることを理解すべきである。
【００７４】
マイクロポイント３１０が一旦被覆されると、図示のように、絶縁層３０２がそのマイクロポイント素子２０４及び基板２０２の全体に堆積される。望ましくは、絶縁層はSiO2から作られる。それに続いて、導電層３０４が、図５Ｂに示すように、絶縁層３０２の上に堆積される。望ましくは、導電層３０４はアモルファスシリコン又はポリシリコンから作られる。
【００７５】
絶縁及び導電層の厚さは、層の合計の厚さが元のマイクロポイントの高さよりも大きくなるように選択される。本願発明の方法は、シリコンがマイクロポイント及び導電層として望ましい材料の場合であっても、マイクロポイントと絶縁及び導電層との材料の選択に柔軟性に余裕をみている。
【００７６】
導電層３０４を絶縁層３０２の全体に堆積させた後は、その２つの層はＣＭＰ工程を用いて図５Ｃに示すように研磨される。その研磨工程は、大面積ＦＥＤの全表面をほぼ平らに研磨するという点で非常に制御自在である。その研磨の結果、絶縁及び導電層３０４がほぼ均一の厚さになる。大面積ＦＥＤの全体を横切るそれらの２つの層における均一の厚さの存在は、均一なマイクロポイント及び導電及び絶縁層の自己整列を助けることになる。ＣＭＰに関するさまざまな特許として、米国特許第５，１８６，６７０号、第５，２０９，８１６号、第５，２２９，３３１号、第５，２４０，５５２号、５，２５９，７１９号、第５，３００，１５５号、第５，３１８，９２７号、第５，３５４，４９０号、第５，３７２，９７３号、第５，３９５，８０１号、第５，４３９，５５１号、第５，４４９，３１４号及び第５，５１４，２４５号がある。
【００７７】
研磨工程に続いて、導電及び絶縁層には、図５Ｄに示すように、ウエットケミカルエッチングが行われる。導電及び絶縁層のウエットケミカルエッチングでは、各層からの物質が選択的に除去されてマイクロポイントを露出する。そのように行われる際に、導電及び絶縁層の開口がマイクロポイントと自己整列される。露出されたマイクロポイントはそれから燐光スクリーンを励起するための電子を放出できるようになる。
【００７８】
大面積ＦＥＤの構成要素を説明したので、ここから本願発明に係るＦＥＤの動作特性を説明する。
【００７９】
６０−７５Ｈｚの再生速度及び２５６のグレースケールレベルの適切なビデオ応答のために、発光応答時間は、そのＦＥＤにおける高解像度（１２８０×１０２４ピクセル）が得られるように制御されなければならない。高解像度を持つことが望ましい場合には、適切な応答時間は１μsより小さいか又はそれと等しくなる。
【００８０】
FEDに関する応答時間は、３０４及び２０４のそれぞれにおける「行」及び「列」アドレスラインのＲＣ（抵抗×静電容量）時間によって決定される。
【００８１】
最小の抵抗値を得るためには、最小の抵抗値の導体、例えば、金、銀、アルミニウム、銅又は他の適当な物質を用い、さらに、その導体を厚く、例えば、０．２μmより大きくし、又はある方法で、導体として機能するラインの断面積を大きくする。
【００８２】
静電容量は、列及び行の間の垂直方向距離と、それらの間の絶縁材料と、行及び列ラインの重なる面積とによって決定される。背の高いエミッタチップ、例えば、０．６−２．５μmを用いると、厚い絶縁体を行及び列ラインの間に用いることができる。これにより、小さな（０．５μm以下の）エミッタチップを用いた場合よりも、静電容量を２−５倍程度小さくすることができる。静電容量は絶縁材料の選択によって制御できるが、その材料は限定されているので、背の高いチップを用いることが望ましい。
【００８３】
従って、厚さ、高い伝導率のグリッド及びエミッタ電極並びに背の高いエミッタチップを選択すると、それらを用いなかった場合と比べて高速のＲＣ時間を提供することになる。
【００８４】
ここで用いた用語及び表現は例示のために用いたものであり限定するものではない。そのような用語及び表現は、図示及び説明した特徴及びその一部と等価のものを排除するために用いることを意図するものではなく、本願発明の範囲内でさまざまな変更が可能であることを認識するであろう。
【図面の簡単な説明】
【図１】  従来技術のＦＥＤの部分断面図である。
【図２】  本発明に従う大面積ＦＥＤの一部を、一部を破断して示す部分上面斜視図。
【図３】  図２に示す大面積ＦＥＤの一部の部分断面図。
【図４】  図４Ａは、「＋」型のスペーサの側面及び断面図。図４Ｂは、「Ｌ」型のスペーサの側面及び断面図。図４Ｃは、正方形のスペーサの側面及び断面図。図４Ｄは、「Ｉビーム」型のスペーサの側面及び断面図。
【図５】  図５Ａは、本発明に従う堆積、ＣＭＰプロセス及び湿式化学エッチング方法の第１ステップを示す図。
図５Ｂは、本発明に従う堆積、ＣＭＰプロセス及び湿式化学エッチング方法の第２ステップを示す図。
図５Ｃは、本発明に従う堆積、ＣＭＰプロセス及び湿式化学エッチング方法の第３ステップを示す図。
図５Ｄは、本発明に従う堆積、ＣＭＰプロセス及び湿式化学エッチング方法の第４ステップを示す図。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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