(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタのゲート電極と同じ配線層に形成された下部容量電極と、
前記薄膜トランジスタ及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される層間絶縁膜と、
前記上層絶縁膜の前記下部容量電極に対応する位置に形成された開口部と、
前記開口部内に当該開口部よりも小さい面積で形成され、前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極と
を有することを特徴とする薄膜トランジスタ装置。
【請求項２】
基板と、
前記基板上に形成された薄膜トランジスタと、
前記基板上に形成されて前記薄膜トランジスタを被覆する第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１層配線及び下部容量電極と、
前記第１層配線及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される第２の層間絶縁膜と、
前記下部容量電極に対応する位置に形成された前記上層絶縁膜の開口部と、
前記開口部内に当該開口部よりも小さい面積で形成され前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極と
を有することを特徴とする薄膜トランジスタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された薄膜トランジスタ及び容量素子を有する薄膜トランジスタ装置に関し、特に駆動回路一体型の液晶表示パネル及び有機ＥＬ表示パネルに適用可能な薄膜トランジスタ装置に関する。
【０００２】
【従来の技術】
近年、液晶表示パネルを使用したパーソナルコンピュータ用ディスプレイやテレビが一般的に使用されるようになった。液晶表示パネルは、携帯電話やＰＡＤ（Personal Digital Assistant）等のディスプレイにも使用されている。また、近年、液晶表示パネルに比べてより一層の省電力化が可能な有機ＥＬ表示パネルの開発も進められており、一部の製品では既に実用化されている。
【０００３】
これらの液晶表示パネルや有機ＥＬ表示パネルでは、通常、多数の画素がマトリクス状に配列されており、各画素にはスイッチング素子として薄膜トランジスタ（Thin Film Transistors ：以下、ＴＦＴともいう）が設けられている。このような構造の表示パネルは、アクティブマトリクス型表示パネルといわれる。
【０００４】
ＴＦＴの動作層にアモルファスシリコン膜を使用する場合は、アモルファスシリコンのキャリア移動度が小さいため、表示パネルの外側にパネル駆動用ＩＣ（Integrated Circuit）を接続し、この駆動用ＩＣで表示パネルを駆動する必要がある。これに対し、ＴＦＴの動作層にポリシリコン膜を使用する場合は、ポリシリコン膜のキャリア移動度が大きいので、ＴＦＴで構成した駆動回路を表示パネルに一体的に形成することが可能になる。これにより、表示パネルを用いた装置の部品数及び製造工程数が削減され、製品コストを低減することができる。
【０００５】
また、ポリシリコンＴＦＴはアモルファスＴＦＴに比べて駆動能力が大きいので微細化が可能であり、画素の開口率が向上する。これにより、ＣＡＤ装置やモバイル装置に必要とされる高精細の表示が可能になる。更に、表示パネルにＣＰＵ、メモリアレイ及びその他の回路を一体的に形成することも提案されており、シートコンピュータ、インテリジェントディスプレイ及び電子ペーパー等への応用が期待されている。
【０００６】
【発明が解決しようとする課題】
液晶表示パネルに駆動回路やその他の回路を一体的に形成する場合、容量素子の形成が必要になることがある。図１は液晶表示パネルの基板（ＴＦＴ基板）の一般的な構成を示す模式断面図である。
【０００７】
この図１に示すように、ガラス基板１１１上にはＴＦＴの動作層である半導体膜１１３が形成されている。この半導体膜１１３には、ｎ型不純物を高濃度に導入して形成された一対のソース／ドレイン領域１１３ａ，１１３ｂがチャネル領域を挟んで形成されている。
【０００８】
ガラス基板１１１及び半導体膜１１３の上にはゲート絶縁膜１１４が形成されている。このゲート絶縁膜１１４上には、ゲート電極１１５ａが形成されている。ゲート絶縁膜１１４及びゲート電極１１５の上には第１の層間絶縁膜１１６が形成されている。この第１の層間絶縁膜１１６上には、ソース電極１１７ａ及びドレイン電極１１７ｂが形成されている。ソース電極１１７ａは、第１の層間絶縁膜１１６に形成されたコンタクトホールを介してソース領域１１３ａに電気的に接続されており、ドレイン電極１１７ｂは第１の層間絶縁膜１１６に形成された他のコンタクトホールを介してドレイン領域１１３ｂに接続されている。
【０００９】
第１の層間絶縁膜１１６、ソース電極１１３ａ及びドレイン電極１１３ｂの上には第２の層間絶縁膜１１８が形成されている。この第２の層間絶縁膜１１８の上には、ＩＴＯ（Indium-Tin Oxide）等の透明導電材料からなる画素電極１１９が形成されている。この画素電極１１９は、第２の層間絶縁膜１１８に形成されたコンタクトホールを介してソース電極１１７ａに電気的に接続されている。
【００１０】
このような構成の液晶表示パネルに容量素子を形成する場合は、図２に示すように、（ａ）ＴＦＴの半導体膜１１３と同時に形成した半導体膜１２１と、ゲート絶縁膜１１４と、ゲート電極１１５と同時に形成した金属膜１２２とにより容量素子Ｃｇを形成する方法、（ｂ）ＴＦＴのゲート電極１１５と同時に形成した金属膜１２３と、第１の層間絶縁膜１１６と、ソース／ドレイン電極１１７ａ，１１７ｂと同時に形成した金属膜１２４とにより容量素子Ｃi1を形成する方法、（ｃ）ソース／ドレイン電極１１７ａ，１１７ｂと同時に形成した金属膜１２５と、第２の層間絶縁膜１１８と、第２の層間絶縁膜１１８上に形成した導電膜１２６とにより容量素子Ｃi2を形成する方法がある。
【００１１】
（ａ）の方法で形成された容量素子Ｃｇは、ゲート絶縁膜１１４の厚さが薄いため、単位面積当たりの容量が大きいという利点がある。例えば、ゲート絶縁膜１１４が厚さ１２０ｎｍのＳｉＯ2 膜からなる場合、容量素子Ｃｇの単位面積当たりの容量は約０．３ｆＦ／μｍ2 となる。
【００１２】
しかし、この容量素子Ｃｇは、半導体膜１２１を容量電極としているので、電圧依存性及び周波数依存性をもつという欠点がある。そのため、バイアス電圧を適切に印加しなければ安定な容量が得られないだけでなく、高周波回路に用いることが困難である。液晶表示パネルの駆動回路では、動作周波数が数ＭＨｚ〜数十ＭＨｚで動作する部分や高精度の容量値が要求される部分があり、このような用途には半導体膜１２１を容量電極とした容量素子Ｃｇを使用することはできない。
【００１３】
（ｂ）の方法で形成された容量素子Ｃi1では、第１の層間絶縁膜１１６を容量誘電体膜として使用している。しかし、第１層配線と第２層配線との電気的絶縁性を確保するため、及びカバレッジ（被覆性）を確保するために、第１の層間絶縁膜１１６は比較的厚く形成する必要がある。このため、容量素子Ｃi1の単位面積当たりの容量が小さくなってしまう。
【００１４】
例えば、第１の層間絶縁膜１１６として厚さが０．５μｍのＳｉＯ2 膜を使用すると、容量素子Ｃi1の単位面積当たりの容量は約０．０７ｆＦ／μｍ2 となる。従って、１ｐＦの容量素子を形成するためには約１４４００μｍ2 （１２０×１２０μｍ）の占有面積が必要となる。
【００１５】
（ｃ）の方法で形成された容量素子Ｃi2では、第２の層間絶縁膜１１８を容量誘電体膜として使用している。この第２の層間絶縁膜１１８も、表面の平坦性が要求されるため比較的厚く形成されるので、容量素子Ｃi2の単位面積当たりの容量が小さくなってしまう。
【００１６】
例えば、第２の層間絶縁膜１１８として比誘電率εが３．０、膜厚が２〜３μｍの樹脂（平坦化樹脂）を使用した場合、容量素子Ｃi2の単位面積当たりの容量は約０．００９ｆＦ／μｍ2 となる。従って、１ｐＦの容量素子を形成するためには約１１００００μｍ2 （＝３３３×３３３μｍ）の占有面積を必要とする。
【００１７】
以上から、本発明は、薄膜トランジスタと、高精度で容量値の大きい容量素子とを比較的少ない工程数で形成できる薄膜トランジスタ装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の薄膜トランジスタ装置は、基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された下部容量電極と、前記薄膜トランジスタ及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される層間絶縁膜と、前記上層絶縁膜の前記下部容量電極に対応する位置に形成された開口部と、前記開口部内に当該開口部よりも小さい面積で形成され、前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極とを有することを特徴とする。
【００１９】
本発明の他の薄膜トランジスタ装置は、基板と、前記基板上に形成された薄膜トランジスタと、前記基板上に形成されて前記薄膜トランジスタを被覆する第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第１層配線及び下部容量電極と、前記第１層配線及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される第２の層間絶縁膜と、前記下部容量電極に対応する位置に形成された前記上層絶縁膜の開口部と、前記開口部内に当該開口部よりも小さい面積で形成され前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極とを有することを特徴とする。
【００２１】
本発明においては、層間絶縁膜を下層絶縁膜と上層絶縁膜との２層構造にしている。そして、下部容量電極の上方に上層絶縁膜の開口部を設け、この開口部内に上部容量電極を配置している。従って、容量誘電体膜の厚さは下層絶縁膜の厚さによって決まり、下層絶縁膜の厚さを薄くすることによって、大容量の容量素子を形成することが可能になる。また、層間絶縁膜として必要な厚さに応じて上層絶縁膜の厚さを決定することにより、層間絶縁膜の上下に配置された配線の電気的絶縁性及びカバレッジを確保することができる。更に、下部容量電極及び上部容量電極をいずれも金属膜により形成できるので、容量素子には電圧依存性及び周波数依存性がなく、高周波回路に用いることができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２７】
（第１の実施の形態）
図３は本発明の第１の実施の形態の薄膜トランジスタ装置を示す断面図である。この例では、基板上にｐ型ＴＦＴ、ｎ型ＴＦＴ及び容量素子が形成された例を示している。
【００２８】
絶縁性基板１１の上には下地絶縁膜１２が形成されている。ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域では、下地絶縁膜１２上にポリシリコン膜１３が形成されている。ｐ型ＴＦＴ形成領域のポリシリコン膜１３には、ｐ型不純物が高濃度に導入された一対の高濃度不純物領域１３ｄが相互に離隔して形成されている。これらの高濃度不純物領域１３とチャネル領域との間には、ｐ型不純物が低濃度に導入されたＬＤＤ領域１３ｃが形成されている。
【００２９】
また、ｎ型ＴＦＴ形成領域のポリシリコン膜１３には、ｎ型不純物が高濃度に導入された一対の高濃度不純物領域１３ｂが形成されており、これらの高濃度不純物領域１３ｂとチャネル領域との間には、ｎ型不純物が低濃度に導入されたＬＤＤ領域１３ａが形成されている。
【００３０】
ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域のポリシリコン膜１３、並びに容量素子形成領域の下地絶縁膜１２の上にはシリコン酸化膜１５が形成されている。ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域のシリコン酸化膜１５は、ゲート絶縁膜として機能する。
【００３１】
ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域のシリコン酸化膜１５の上には、それぞれ金属膜からなるゲート電極１６ａ，１６ｂが形成されている。また、容量素子形成領域のシリコン酸化膜１５の上には、ゲート電極１６ａ，１６ｂと同一の金属膜からなる第１の容量電極１６ｃが形成されている。
【００３２】
これらのゲート電極１６ａ，１６ｂ及び第１の容量電極１６ｃは第１の下層絶縁膜１９ａに覆われており、第１の下層絶縁膜１９ａの上には第１の上層絶縁膜１９ｂが形成されている。これらの第１の下層絶縁膜１９ａ及び第１の上層絶縁膜１９ｂにより、第１の層間絶縁膜１９が構成される。但し、容量素子形成領域では、第１の容量電極１６ｃの上方に第１の上層絶縁膜１９ｂの開口部２０ａが設けられている。
【００３３】
容量素子形成領域には、開口部２０ａ内の第１の下層絶縁膜１９ａ上から第１の上層絶縁膜１９ｂの上に延出する第２の容量電極２１ａが形成されている。また、ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域の第１の上層絶縁膜１９ｂ上には、第１層配線２１ｂが形成されている。これらの第１層配線２１ｂのうちの所定の配線は、第１の層間絶縁膜１９に形成されたコンタクトホールを介して、ＴＦＴのゲート電極１６ａ，１６ｂ又は高濃度不純物領域１３ｂ，１３ｄに電気的に接続されている。
【００３４】
第２の容量電極２１ａ及び第１層配線２１ｂは第２の下層絶縁膜２２ａに覆われており、第２の下層絶縁膜２２ａの上には第２の上層絶縁膜２２ｂが形成されている。これらの第２の下層絶縁膜２１ａ及び第２の上層絶縁膜２２ｂにより、第２の層間絶縁膜２２が構成される。但し、容量素子領域では、第２の上層絶縁膜２２ｂのうちの第１の上層絶縁膜１９ｂ上の第２の容量電極２１ａに対応する部分に、開口部２４ａが設けられている。
【００３５】
容量素子形成領域には、開口部２４ａ内の第２の下層絶縁膜２２ａの上から第２の上層絶縁膜２２ｂの上に延出する第３の容量電極２５ａが形成されている。
また、ｐ型ＴＦＴ形成領域及びｎ型ＴＦＴ形成領域の上層絶縁膜２２ｂ上には、第２層配線２５ｂが形成されている。これらの第２層配線２５ｂのうちの所定の配線は、第２の層間絶縁膜２２に形成されたコンタクトホールを介して、第１層配線２１ｂに電気的に接続されている。
【００３６】
本実施の形態では、第１の容量電極１６ｃ、第２の容量電極２１ａ及びそれらの間の第１の下層絶縁膜１９ａにより第１の容量素子Ｃ1 が構成され、第２の容量電極２１ａ、第３の容量電極２５ａ及びそれらの間の第２の下層絶縁膜２２ａにより第２の容量素子Ｃ2 が構成される。
【００３７】
図４〜図１３は上述の薄膜トランジスタ装置の製造方法を工程順に示す断面図である。これらの図においては、いずれも図の左側にｐ型ＴＦＴ形成領域における断面、中央にｎ型ＴＦＴ形成領域における断面、左側に容量素子形成領域における断面を示している。
【００３８】
まず、図４（ａ）に示すように、絶縁性基板１１の上に、厚さが１５０〜３００ｎｍの下地絶縁膜１２と、厚さが２０〜１００ｎｍ（好ましくは４０〜５０ｎｍ）のアモルファスシリコン膜１３ａとを形成する。
【００３９】
本発明を透過型液晶表示パネルに適用する場合は、絶縁性基板１１が透明であることが必要である。透過型液晶表示パネルの製造に適した絶縁性基板として、例えばコーニング（CORNING inc.）社製のガラス基板（#1737 ）がある。
【００４０】
下地絶縁膜１２及びアモルファスシリコン膜１３ａは、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition ）法により連続的に形成する。下地絶縁膜１２は、シリコン酸化膜（ＳｉＯ2 膜）、シリコン窒化膜（ＳｉＮｘ膜）、又はこれらの積層膜により形成する。例えば、下地絶縁膜１２をシリコン酸化膜のみで形成する場合は２００ｎｍの厚さとし、シリコン窒化膜とシリコン酸化膜との２層構造とする場合はシリコン窒化膜の厚さを５０ｎｍ、シリコン酸化膜の厚さを２００ｎｍとする。
【００４１】
その後、アモルファスシリコン膜１３ａを形成した基板１１を窒素（Ｎ2 ）雰囲気中で４００〜４５０℃の温度で約１時間熱処理して、アモルファスシリコン膜１３ａ中の水素を除去する。なお、アモルファスシリコン膜１３ａの水素含有量が低い（例えば１％以下）場合は、この脱水素処理を省略してもよい。アモルファスシリコン膜１３ａ中の水素含有量は製造条件に関係する。
【００４２】
次に、図４（ｂ）に示すように、エキシマレーザ光（波長が３０８ｎｍ）をアモルファスシリコン膜１３ａに照射してシリコンを結晶化し、ポリシリコン膜１３を形成する。このとき、レーザ光のエネルギー密度は３００〜４００ｍＪ／ｃｍ2 （より好ましくは３２０〜３５０ｍＪ／ｃｍ2 ）とする。エキシマレーザの場合、通常、レーザ光の照射域を長さが約２００ｍｍ、幅が約０．６ｍｍ〜１．０ｍｍの線状とし、１ショット毎にレーザ光の照射域をずらしながら照射する。
【００４３】
このようにしてポリシリコン膜１３を形成した後、結晶性を改善するために、ポリシリコン膜１３の表面を水素又は水蒸気などの雰囲気中に晒す処理を施すことが好ましい。
【００４４】
次に、フォトレジストをポリシリコン膜１３上に塗布し、所定のパターンを有する露光マスクを使用して、フォトレジストを露光する。その後、現像処理して、図５（ａ）に示すように、ＴＦＴ形成領域のポリシリコン膜１３上を覆うレジスト膜１４を形成する。
【００４５】
そして、このレジスト膜１４をマスクとし、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法によりポリシリコン膜１３をエッチングする。その後、レジスト膜１４を除去する。これにより、図５（ｂ）に示すように、基板１１上にポリシリコン膜１３が島状に残る。
【００４６】
次に、図６（ａ）に示すように、ＰＥＣＶＤ法により、基板１１の上側全面に、ゲート絶縁膜となるシリコン酸化膜１５を２０〜１５０ｎｍの厚さに形成する。この場合、原料ガスには、ＳｉＨ4 ガスとＮ2 Ｏガスとを使用する。
【００４７】
シリコン酸化膜１５の厚さはＴＦＴの動作電圧に応じて設定する。例えば、駆動電圧が１６〜１８ＶのＴＦＴの場合はシリコン酸化膜１５の厚さを１００〜１５０ｎｍとし、駆動電圧が８〜１０ＶのＴＦＴの場合はシリコン酸化膜１５の厚さを４０〜８０ｎｍとし、電源電圧が３．３〜５ＶのＴＦＴの場合はシリコン酸化膜１５の厚さを２０〜６０ｎｍとする。
【００４８】
次に、図６（ｂ）に示すように、スパッタ法により、基板１１の上側全面にＡｌ（アルミニウム）合金膜１６を３００〜５００ｎｍ（好ましくは３５０ｎｍ）の厚さに形成する。Ａｌ合金膜１６の材料としては、例えばＡｌ−Ｎｄ（ネオジム）又はＡｌ−Ｓｃ（スカンジウム）を使用することができる。
【００４９】
次に、図７（ａ）に示すように、Ａｌ合金膜１６の上に所定のパターンでレジスト膜１７を形成する。
【００５０】
そして、このレジスト膜１７をマスクとしてＡｌ合金膜１６をウェットエッチング（等方性エッチング）して、図７（ｂ）に示すように、ｐ型ＴＦＴのゲート電極１６ａ、ｎ型ＴＦＴのゲート電極１６ｂ及び第１の容量電極１６ｃを形成する。このとき、Ａｌ合金膜１６をオーバーエッチングして、レジスト膜１７の幅よりもゲート電極１６ａ，１６ｂ及び第１の容量電極１６ｃの幅が小さくなるようにする。図１４に示すオーバーエッチング量ΔＬはＴＦＴのＬＤＤ領域のサイズに応じて設定すればよく、例えば０．５〜１．５μｍとする。ここでは、オーバーエッチング量ΔＬを約０．８μｍに設定したものとする。
【００５１】
なお、ゲート電極１６ａ，１６ｂ及び第１の容量電極１６ｃの断面形状を改善するために、Ａｌ合金膜１６の表面を予め有機溶剤又は表面活性剤で処理しておくことが好ましい。また、レジスト膜１７をマスクとしてＡｌ合金膜１６をＲＩＥ法等により異方性エッチングし、その後ＬＤＤ領域の分だけＡｌ合金膜１６を横方向にウェットエッチングしてもよい。
【００５２】
次に、図８（ａ）に示すように、レジスト膜１７をマスクとして、ＲＩＥ法によりシリコン酸化膜１５をエッチングする。このとき、エッチングガスとして、シリコン酸化膜１５とポリシリコン膜１３とのエッチング選択比が十分に高い（１０対１以上）ものを使用することが必要である。このようなエッチングガスとして、例えば、ＣＨＦ3 などのＣ（炭素）を含有するガスがある。
【００５３】
これにより、レジスト膜１７に覆われていない部分のシリコン酸化膜１５がほぼ垂直にエッチングされて、ゲート電極１６ａ，１６ｂの両側に幅がΔＬの段差が自己整合的に形成される。
【００５４】
次に、レジスト膜１７を除去した後、図８（ｂ）に示すように、ポリシリコン膜１３にＰ（リン）又はその他のｎ型不純物をイオンドーピングし、低濃度不純物領域（ＬＤＤ）１３ａ及び高濃度不純物領域（ＨＤＤ）１３ｂを形成する。このイオンドーピングには、ＲＦ放電方式又はＤＣ放電方式のイオン源を有するプラズマドーピング装置を使用し、濃度が１〜５％のＰＨ3 希釈ガスを装置内に流しながら実施する。
【００５５】
すなわち、シリコン酸化膜１５を透過する条件でＰ（リン）をポリシリコン膜１３に低濃度にイオンドーピングし、低濃度不純物領域１３ａを形成する。その後、シリコン酸化膜１５を不透過の条件でＰ（リン）をポリシリコン膜１３に高濃度にイオンドーピングし、高濃度不純物領域１３ｂを形成する。先に高濃度不純物領域１３ｂを形成し、その後低濃度不純物領域１３ａを形成してもよい。
【００５６】
例えば、シリコン酸化膜１５の厚さが１２０ｎｍの場合、低濃度不純物領域１３ａを形成するときの条件は、加速電圧が７０ｋｅＶ、ドーズ量が５×１０12ions／ｃｍ2 とし、高濃度不純物領域１３ｂを形成するときの条件は、加速電圧が１０ｋｅＶ、ドーズ量が５×１０14〜２×１０15ions／ｃｍ2 とする。低濃度不純物領域１３ａを形成するときの加速電圧はシリコン酸化膜１５の厚さに応じて設定する必要があり、シリコン酸化膜１５の厚さが４０〜６０ｎｍの場合は加速電圧を３０〜４０ｋｅＶとする。
【００５７】
この方法では、イオンドーピング装置の真空を破ることなく、低濃度不純物領域１３ａ及び高濃度不純物領域１３ｂを連続的に形成できるという利点がある。
【００５８】
次に、図９（ａ）に示すように、基板１１上に、ｎ型ＴＦＴ形成領域及び容量素子形成領域を覆い、ｐ型ＴＦＴ形成領域が露出するレジスト膜１８を形成する。そして、濃度が１〜５％のＢ2 Ｈ6 希釈ガスを使用し、ＲＦ放電方式又はＤＣ放電方式のイオン源を有するプラズマドーピング装置により、ｐ型ＴＦＴ形成領域のポリシリコン膜１３に、既に導入されているＰ（リン）の２〜３倍のドーズ量でＢ（ホウ素）又はその他のｐ型不純物を導入して、低濃度不純物領域（ＬＤＤ領域）１３ｃ及び高濃度不純物領域（ＨＤＤ領域）１３ｄを形成する。
【００５９】
例えば、シリコン酸化膜１５の厚さが１２０ｎｍの場合、低濃度不純物領域１３ｃを形成するときの条件は、加速電圧が６０ｋｅＶ、ドーズ量が１×１０13〜５×１０14ions／ｃｍ2 とし、高濃度不純物領域１３ｄを形成するときの条件は、加速電圧が１０ｋｅＶ、ドーズ量が１×１０14〜５×１０15ions／ｃｍ2 とする。シリコン酸化膜１５の厚さが４０〜６０ｎｍのときは、低濃度不純物領域１３ｃを形成するときの加速電圧を３０〜４０ｋｅＶとする。
【００６０】
この場合も、先に高濃度不純物領域１３ｄを形成し、その後低濃度不純物領域１３ｃを形成してもよい。
【００６１】
このように、ｎ型ＴＦＴ（又はｐ型ＴＦＴ）を形成した後、更にｐ型不純物（又はｎ型不純物）を導入してｐ型ＴＦＴ（又はｎ型ＴＦＴ）を形成する方法を、反転ドーピング法という。この方法によれば、比較的少ない工程で、ｎ型ＴＦＴ及びｐ型ＴＦＴの両方を形成することができる。
【００６２】
次に、レジスト膜１８を除去した後、図９（ｂ）に示すように、エキシマレーザ（波長が３０８ｎｍ）を使用し、エネルギー密度が２５０〜３００ｍＪ／ｃｍ2 の条件で基板１１の上側全体を照射して、ポリシリコン膜１３中に導入した不純物の活性化を行う。エキシマレーザによる加熱に替えて、ハロゲンランプ等を用いたランプ加熱法により不純物の活性化を行ってもよい。
【００６３】
この不純物活性化処理により、高濃度不純物領域（ソース／ドレイン）１３ｂ，１３ｄのシート抵抗を５ｋΩ／□以下、より好ましくは１ｋΩ／□以下とし、低濃度不純物領域（ＬＤＤ領域）１３ａ，１３ｃのシート抵抗を１×１０4 〜５×１０6 Ω／□、より好ましくは５×１０4 〜１×１０5 Ω／□とする。
【００６４】
なお、低濃度不純物領域（ＬＤＤ領域）１３ａ，１３ｃの不純物の活性化を向上させるために、レーザ光照射前又はレーザ光照射後に、３００〜６００℃の温度で熱活性化処理することが好ましい。
【００６５】
次に、図１０（ａ）に示すように、ＰＥＣＶＤ法により、基板１１の上側全面に、厚さが６０〜１００ｎｍのシリコン酸化膜（ＳｉＯ2 膜）からなる下層絶縁膜１９ａと、厚さが３００〜６００ｎｍ（好ましくは６０〜４００ｎｍ）のシリコン窒化膜（ＳｉＮｘ膜）からなる上層絶縁膜１９ｂとを順次形成する。これらの下層絶縁膜１９ａ及び上層絶縁膜１９ｂにより、第１の層間絶縁膜１９が構成される。
【００６６】
次に、フォトリソグラフィ法により、図１０（ｂ）に示すように、第１の容量電極１６ｃの上方の上層絶縁膜１９ｂを除去して、開口部２０ａを形成する。この場合に、エッチングガスとしてＣＦ4 ／ＳＦ6 ／Ｏ2 の混合ガスを使用する。このエッチングガスはシリコン酸化物に対するエッチングレートが遅いので、下層絶縁膜（シリコン酸化膜）１９ａを殆どエッチングすることなく、上層絶縁膜（シリコン窒化膜）１９ｂに開口部２０ａを形成することができる。但し、シリコン窒化膜とシリコン酸化膜とのエッチング選択比を高くするためには、ＣＦ4 とＳＦ6 との比率、及びＲＦパワーを適切に調整する必要がある。
【００６７】
その後、フォトリソグラフィ法により、上層絶縁膜１９ｂの表面からＴＦＴの高濃度不純物領域（ソース／ドレイン）１３ｂ，１３ｄ及びゲート電極１６ａ，１６ｂに到達するコンタクトホール２０ｂ，２０ｃを形成する。このフォトリソグラフィ工程では、ＣＦ4 ／ＳＦ6 ／Ｏ2 の混合ガスを用いてシリコン窒化膜からなる上層絶縁膜１９ｂをエッチング（ＲＩＥ）し、続けてＣＨＦ3 ガス等のシリコンに対し選択性の高いエッチングガスを用いてシリコン酸化膜からなる下層絶縁膜１９ａをエッチングする。
【００６８】
次に、１％希釈のＨＦでコンタクトホール２０ｂ，２０ｃ内の自然酸化膜を除去する。
【００６９】
次に、図１１（ａ）に示すように、スパッタ法により、基板１１の上側全面に、Ｔｉ（チタン）、Ａｕ（金）、Ｔｉ（チタン）を連続的に堆積して、Ｔｉ膜（１００ｎｍ）／Ａｕ膜（２００ｎｍ）／Ｔｉ膜（５０ｎｍ）が積層されてなる金属膜２１を形成する。このとき、コンタクトホール２０ｂ，２０ｃに金属が埋め込まれ、高濃度不純物領域１３ａ〜１３ｄ及びゲート電極１５ａ，１５ｂが金属膜２１と電気的に接続される。
【００７０】
その後、フォトリソグラフィ法により金属膜２１をパターニングして、図１１（ｂ）に示すように、容量素子形成領域に第２の容量電極２１ａを形成するとともに、上層絶縁膜１９ｂ上に第１層配線２１ｂを形成する。金属膜２１のエッチングは、例えば塩素系エッチングガスを用いたＲＩＥ法により実施する。また、第２の容量電極２１ａは、シリコン酸化膜からなる下層絶縁膜１９ａの上に形成される部分と、シリコン窒化膜からなる上層絶縁膜１９ｂの上の部分とにより構成される。
【００７１】
次に、図１２（ａ）に示すように、ＰＥＣＶＤ法により、基板１１の上側全面に厚さが５０〜２００ｎｍ（好ましくは１００ｎｍ）の窒化シリコン膜からなる下層絶縁膜２２ａを形成する。そして、フォトリソグラフィ法により、この下層絶縁膜２２ａの所定の位置に、第１層配線２１ｂに到達するコンタクトホール２３を形成する。但し、第２の容量電極２１ａの上にはコンタクトホールを形成しない。
【００７２】
次に、図１２（ｂ）に示すように、シリコン窒化膜からなる下層絶縁膜２２ａの上に、上層絶縁膜（平坦化膜）２２ｂとして、ポジ型感光性アクリル樹脂又はポリイミド樹脂を３〜４μｍの厚さに塗布する。この上層絶縁膜２２ｂと先に形成された下層絶縁膜２２ａとにより、第２の層間絶縁膜２２が構成される。
【００７３】
その後、上層絶縁膜（感光性樹脂）２２ｂを選択的に露光し、現像処理を施して、コンタクトホール２３につながる孔２４ｂを形成するとともに、容量素子形成領域の第２の容量電極２１ａの上方の上層絶縁膜２２ｂを除去して、開口部２４ａを形成する。
【００７４】
次に、スパッタ法により基板１１の上側全面に厚さが５０ｎｍのＴｉ膜と、厚さが２００ｎｍのＡｌ膜とを連続的に成膜し、これらのＴｉ膜とＡｌ膜との２層構造の金属膜を形成する。その後、フォトリソグラフィ法により、金属膜をパターニングして、図１３に示すように、容量素子形成領域に第３の容量電極２５ａを形成するとともに、上層絶縁膜２２ｂ上に所定の第２層配線２５ｂを形成する。このフォトリソグラフィ工程では、例えば塩素系ガスを用いたＲＩＥ法により、Ｔｉ膜及びＡｌ膜を順次エッチングする。
【００７５】
このようにして、本実施の形態では、ｐ型ＴＦＴ及びｎ型ＴＦＴとともに第１の容量素子Ｃ1 及び第２の容量素子Ｃ2 を形成するので、工程数の増加が抑制される。これらの容量素子Ｃ1 ，Ｃ2 は、直列又は並列に接続された２個の容量素子として使用することができる。
【００７６】
本実施の形態において、窒化シリコン膜からなる下層絶縁膜２２ａの厚さが１００ｎｍとすると、第２の容量電極２１ａと、第３の容量電極２５ａと、それらの間の下層絶縁膜２２ａとにより構成される容量素子の単位面積当たりの容量は約０．６ｆＦ／μｍ2 となり、従来の第２層間容量（平坦化膜等）と比較して５０倍以上大きい。１ｐＦの容量を形成するためには、１６６７μｍ2 （約４０μｍ×４０μｍ）の占有面積となる。下層絶縁膜２２ａの膜厚を約５０ｎｍとすれば、単位面積当たりの容量が約１ｆＦ／μｍ2 となる。このように、本実施の形態によれば、基板１１上に大容量の容量素子を形成することができる。
【００７７】
また、容量素子Ｃ1 ，Ｃ2 はいずれも容量電極が金属膜からなるので、電圧及び周波数により容量値が変化することがなく、高精度の容量素子が要求される回路に適用することができる。
【００７８】
（第２の実施の形態）
図１５は本発明の第２の実施の形態の薄膜トランジスタ装置を示す断面図である。なお、図１５において、図３と同一物には同一符号を付している。
【００７９】
この薄膜トランジスタ装置においては、第１の実施の形態と異なり、第２の層間絶縁膜２２の上に第３の容量電極が形成されていない。すなわち、容量素子形成領域にはＴＦＴのゲート電極１６ａ，１６ｂと同時に形成された第１の容量電極１６ｃと、第１層配線２１ｂと同時に形成された第２の容量電極２１ａと、これらの間に形成された第１の下層絶縁膜１９ａとにより構成される容量素子Ｃ1 のみが形成されている。
【００８０】
第１の下層絶縁膜１９ａは、厚さが２０〜１５０ｎｍと薄いシリコン酸化膜からなるので、単位面積当たりの容量値が大きい容量素子Ｃ1 を形成することができる。
【００８１】
なお、本実施の形態では、第２の層間絶縁膜２２を、平坦化樹脂のみで形成してもよく、第１の実施の形態と同様に、シリコン窒化膜と平坦化樹脂膜との積層構造としてもよい。また、本実施の形態の薄膜トランジスタ装置は、第３の容量電極を形成しないことを除き、第１の実施の形態で説明した方法と同様の方法で製造することができる。
【００８２】
（第３の実施の形態）
図１６は本発明の第３の実施の形態の薄膜トランジスタ装置を示す断面図である。なお、図１６において、図３と同一物には同一符号を付している。
【００８３】
この薄膜トランジスタ装置においては、第１の実施の形態と異なり、第１の層間絶縁膜１９の下に第１の容量電極が形成されていない。すなわち、容量素子形成領域には、第１層配線２１ｂと同時に形成された容量電極２１ａと、第２層配線２５ｂと同時に形成された容量電極２５ａと、それらの間に形成された第２の層間絶縁膜２２の下層絶縁膜２２ａとにより構成される容量素子Ｃ2 のみが形成されている。
【００８４】
下層絶縁膜２２ａは厚さ５０〜２００ｎｍのシリコン窒化膜等からなり、上層絶縁膜２２ｂは厚さ３〜４μｍの樹脂等からなる。容量素子Ｃ2 は厚さが５０〜２００ｎｍと薄い下層絶縁膜２２ａを容量誘電体膜としているので、単位面積当たりの容量値が大きい容量素子Ｃ2 を形成することができる。
【００８５】
なお、本実施の形態では、第１の層間絶縁膜１９を、単層の膜（シリコン酸化膜又はシリコン窒化膜のみ）で構成してもよく、第１の実施の形態と同様に、シリコン酸化膜とシリコン窒化膜との積層構造としてもよい。また、本実施の形態の薄膜トランジスタ装置は、第１の容量電極を形成しないことを除き、第１の実施の形態で説明した方法と同様の方法で製造することができる。
【００８６】
（第４の実施の形態）
図１７は本発明の第４の実施の形態の薄膜トランジスタ装置を示す断面図である。なお、図１７において、図３と同一物には同一符号を付している。
【００８７】
本実施の形態の薄膜トランジスタ装置においては、第１の容量電極１６ｃの上方に、第１の下層絶縁膜１９ａ、第２の容量電極２１ａ、第２の下層絶縁膜２２ａ及び第３の容量電極２５ａが積層されている。
【００８８】
第１の下層絶縁膜１９ａは厚さが２０〜１５０ｎｍのシリコン酸化膜からなり、第２の下層絶縁膜２２ａは厚さ５０〜２００ｎｍのシリコン窒化膜からなる。この場合も、ｐ型ＴＦＴ及びｎ型ＴＦＴの形成とともに、容量素子Ｃ1 ，Ｃ2 を形成することが可能であり、工程数の増加を抑制することができる。
【００８９】
（容量電極の形状及び引出配線の例）
図１８（ａ）は本発明に係る薄膜トランジスタ装置の容量素子形成部の上面図、図１８（ｂ）は図１８（ａ）のＩ−Ｉ線による断面図である。但し、図１８（ｂ）においては、下地絶縁膜１２及びシリコン酸化膜１５の図示を省略している。また、層間絶縁膜１９を、下層絶縁膜１９ａと上層絶縁膜１９ｂとの２層構造としている。更に、下層絶縁膜１９ａの下に容量素子Ｃ1 の下側容量電極１６ｃを形成し、下層絶縁膜１９ａの上に容量素子Ｃ1 の上側容量電極２１ａを形成している。下側容量電極１６ｃ及び上側容量電極２１ａは、それぞれ所定の配線１６ｄ，１２ｄを介して他の素子（図示せず）に接続される。
【００９０】
この場合、上側容量電極２１ａは、下側容量電極１６ｃとの短絡を確実に防止するために、上層絶縁膜１９ｂの上の配線２１ｄに接続する必要がある。また、下側容量電極１６ｃと上層絶縁膜１９ｂ上の配線２１ｄとの間の浮遊容量を低減するためには、上層配線２１ｄの幅を細くすることが好ましい。
【００９１】
図１９は容量素子の上側容量電極２１ａの縁部を上層絶縁膜１９ｂの上に形成した例を示す断面図である。
【００９２】
平行平板型容量素子では、一対の容量電極の大きさが同じであるとすると、容量電極の縁部における電界強度が強いので、この部分でもれ電流が発生しやすいという特性がある。
【００９３】
そこで、この図１９に示すように、上層絶縁膜１９ｂに形成する開口部２０ａのサイズを下側容量電極１６ｃよりも若干小さくし、上側容量電極２１ａの縁部が上層絶縁膜１９ｂの上に配置されるようにする。これにより、上側容量電極２１ａの縁部と下側容量電極１６ｃとで構成される浮遊容量Ｃｅの値が小さくなり、上側容量電極２１ａの縁部の電界強度が緩和されて、漏れ電流が減少する。
【００９４】
図１９に示すように、上側容量電極２１ａのうち、上層絶縁膜１９ｂ上に形成された縁部の長さをＷｅとすると、Ｗｅはフォトリソグラフィ工程のマスク合わせマージンと同じ程度にすることが好ましい。
【００９５】
図２０は他の例を示す断面図である。この図２０に示すように、上層絶縁膜１９ｂの開口部２０ａのサイズを下側容量電極１６ｃよりも小さくし、上側容量電極２１ａのサイズを開口部２０ａのサイズよりも小さくする。これにより、下側容量電極１６ｃの縁部が上側容量電極２１ａとオーバーラップしないので、浮遊容量Ｃｅが更に小さくなる。
【００９６】
但し、この場合は、開口部２０ａ内に、上側容量電極２１ａと上層絶縁膜１９ｂ上の配線とを電気的に接続する引出配線を形成する必要がある。
【００９７】
図２１は、下側容量電極１６ｃをＡｌ膜３１ａと、Ｍｏからなるブロック膜３１ｂとの２層構造にした例を示す断面図である。
【００９８】
容量電極をＡｌ膜（Ａｌ合金膜を含む）のみで形成した場合は、加熱によりＡｌ膜の表面にヒロックと呼ばれる凹凸が発生することがある。容量電極にヒロックが発生すると、容量誘電体膜にクラックが発生し、上側容量電極と下側容量電極とが短絡してしまう。
【００９９】
そこで、図２１に示すように、Ａｌ膜３１ａの上にブロック膜３１ｂを形成することによりヒロックの発生を抑え、上側容量電極と下側容量電極との短絡を防止する。
【０１００】
ブロック膜３１ｂとしては、上述したＭｏ膜の他にも、ＭｏＮ膜又はＴｉ膜等を使用することができる。また、ブロック膜３１ｂの厚さは、３０〜１００ｎｍとすることが好ましい。
【０１０１】
更に、図２２に示すように、容量電極１６ｃを、Ａｌ膜３１ａと、このＡｌ膜３１ａを上下から挟むＴｉ膜３１ｂ，３１ｃの３層構造としてもよい。この場合も、ヒロックの発生を抑え、上側容量電極と下側容量電極との短絡を防止できる。更に、図３に示す第２の容量電極２１ａをＴｉ膜／Ａｌ膜／Ｔｉ膜の３層構造とすることにより、第１の容量電極１６ｃと第２の容量電極２１ａとの間、及び第２の容量電極２１ａと第３の容量電極２５ａとの間の短絡をいずれも防止することができる。
【０１０２】
（液晶表示装置）
図２３は本発明を適用した液晶表示装置（液晶表示パネル）の例を示すブロック図である。この例では、ＵＸＧＡ（Ultra Extend Graphic Array：１６００×１２００ピクセル）の液晶表示装置について説明する。
【０１０３】
この液晶表示装置には、表示部４１と、この表示部４１を駆動するデータドライバ４２及びゲートドライバ４３（駆動回路）とが形成されている。
【０１０４】
表示部４１には、水平方向に４８００（１６００×ＲＧＢ）個、垂直方向に１２００個の画素（サブピクセル）が並んでいる。また、表示部４１には、これらの画素に表示信号及び走査信号を供給する４８００本のデータバスライン５１及び１２００本のゲートバスライン５２が形成されている。また、表示部４１には、補助容量バスライン５７がゲートバスライン５２と平行に形成されている。
【０１０５】
１つの画素は、２個のｎ型ＴＦＴ５３，５４と、液晶セル５５と、補助容量５６とにより構成されている。ＴＦＴ５３，５４はデータバスライン５１と液晶セル５５との間に直列に接続されている。また、補助容量５６は、液晶セル５５と補助容量バスライン５７との間に接続されている。なお、液晶セル５５は、相互に対向して配置された一対の透明電極と、それらの電極間に存在する液晶と、一対の透明電極の外側にそれぞれ配置された偏光板とにより構成される。
【０１０６】
データドライバ４２は、データ（表示信号）及び制御信号（データクロック及びデータスタート信号等）が入力される信号入力部６１と、信号処理部６２と、シフトレジスタ６３と、２系統のレジスタ６４と、レベルシフタ６５と、アナログ出力バッファ部６６と、アナログ選択スイッチ部６７とにより構成される。
【０１０７】
信号入力部６１は、外部装置からデータ及び制御信号を入力し、表示信号をシフトレジスタ６３に出力し、制御信号を制御処理部６２に出力する。信号処理部６２は、制御信号をシフトレジスタ６３、レジスタ６４、レベルシフタ６５、アナログ出力バッファ部６６及びアナログ選択スイッチ部６７に供給する。
【０１０８】
シフトレジスタ６３は、信号入力部６１から表示信号を入力し、信号処理部６２から入力したクロック信号に同期して表示信号をシフトする。レジスタ６４は、シフトレジスタ６３から出力された表示信号を、信号処理部６２から入力したクロック信号に同期したタイミングで保持する。
【０１０９】
レベルシフタ６５は、レジスタ６４から出力された信号をアナログの表示信号に変換する。このレベルシフタ６５には、後述する回路構成の容量分割方式ＤＡＣ（Ｄ−Ａコンバータ）が含まれている。
【０１１０】
レベルシフタ６５から出力された信号は、アナログ出力バッファ部６６を介してブロック選択スイッチ部６７に入力される。
【０１１１】
ブロック選択スイッチ部６７は、信号処理部６２から出力される制御信号に基づいて、表示部１１のデータバスライン５１に対し、ブロック毎に表示信号を供給する。
【０１１２】
ゲートドライバ４３は、ゲート制御信号（ゲートクロック及びゲートスタート信号等）が入力されるシフトドライバ７１と、レベルシフタ７２と、出力バッファ部７３とにより構成されている。シフトレジスタ７１は１２００個の出力端子を有し、ゲートスタート信号により初期化され、ゲートクロックに同期したタイミングで１２００個の出力端子の出力を１水平同期期間だけ順番にアクティブにする。
【０１１３】
レベルシフタ７２は、シフトレジスタ７１から出力された低電圧（例えば、５Ｖ）の信号を高電圧（例えば、１３Ｖ）の信号に変換する。この高電圧の信号は、出力バッファ部７３を介してゲートバスライン６２に供給される。
【０１１４】
本実施の形態の液晶表示装置は、ＵＸＧＡ型であるので、データクロック周波数は１６２ＭＨｚである。パーソナルコンピュータから出力される表示信号（データ）及び制御信号は、ＴＭＤＳ（Transition Minimized Differential Signaling ）レシーバ（図示せず）によって８ビットのデジタル信号に変換されて、信号入力部６１に入力される。
【０１１５】
液晶表示装置のクロック周波数は、データ入力信号（ビデオ信号線）の本数によって異なる。例えば、１クロックで１ピクセル（ＲＧＢの３個のサブピクセル）分の８ビットデータを入力する場合は、ビデオ信号線の本数は２４（８×３）となり、クロック周波数は１６２ＭＨｚとなる。
【０１１６】
１クロックで２ピクセル分の８ビットデータを入力する場合は、ビデオ信号の本数は４８（８×３×２）本となり、クロック周波数は８０ＭＨｚとなる。１クロックで４ピクセル分の８ビットデータを入力する場合は、ビデオ信号の本数は９６（８×３×４）本となり、クロック周波数は４０ＭＨｚとなる。
【０１１７】
図２４（ａ），（ｂ）はいずれもレベルシフタ６５内のＤ−Ａコンバータの例を示す回路図である。これらのＤ−Ａコンバータは、４ビットのデジタル信号を入力してアナログ信号を出力する容量分割型Ｄ−Ａコンバータである。これらのＤ−Ａコンバータでは、ｐ型ＴＦＴ及びｎ型ＴＦＴにより構成される選択アナログスイッチＳＷ1 〜ＳＷ4 、容量素子Ｃ1 〜Ｃ8 及びリセットアナログスイッチＳＷ5 により構成される。
【０１１８】
４ビットのデジタル信号に応じてアナログスイッチＳＷ１〜ＳＷ4 からＶref-又はＶref+が出力され、ホールド容量素子Ｃ1 〜Ｃ4 に電荷が蓄積される。この容量素子Ｃ1 〜Ｃ4 に蓄積された電荷に応じて分割容量素子Ｃ5 〜Ｃ8 に電荷が蓄積され、デジタル信号に応じたアナログ信号が出力端子から出力される。リセット時にはスイッチＳＷ5 がオンになって出力端子とＶref-配線とが電気的に接続され、容量素子Ｃ１〜Ｃ8 に蓄積された電荷が中和される。
【０１１９】
ここで使用される容量素子Ｃ1 〜Ｃ8 の容量値は、０．１〜１０ｐＦ程度である。
【０１２０】
図２５はアナログ出力バッファ部６６を構成するしきい値キャンセル型アナログバッファの構成を示す回路図である。このアナログバッファではｐ型ＴＦＴ及びｎ型ＴＦＴ（Ｔ1 〜Ｔ15）の他に、２個の容量素子Ｃ11，Ｃ12が使用される。ここで使用される容量素子Ｃ11，Ｃ12の容量値は数〜数１０ｐＦ程度である。
【０１２１】
図２６は、データドライバ５２の断面構造を示す概略図である。なお、図２６において、図３と同一物には同一符号を付している。
【０１２２】
データドライバ５２は信号伝送線部、Ｄ−Ａコンバータを含む高周波回路部及びアナログバファ部などから構成されている。信号伝送線部には、複数の配線層に配線Ｗ1 ，Ｗ2 が形成され、最上層の配線層には、その下方の配線Ｗ1 ，Ｗ2 をシールドするシールドパターンＷ3 が形成されている。このシールドパターンＷ3 は接地電位（ＧＮＤ）に保持される。
【０１２３】
高周波回路部には、ＴＦＴ等により構成される高周波トランジスタ回路部７７が形成されている。また、高周波回路部には、Ｄ−Ａコンバータのホールド容量素子及び分割容量素子として、第１〜第４の実施の形態で説明した構造の容量素子Ｃ21が形成されている。
【０１２４】
アナログバッファ部にも、ＴＦＴにより構成されるトランジスタ回路部７８と、第１〜第４の実施の形態で説明した構造の容量素子Ｃ22とが形成されている。これらの回路７８と容量素子Ｃ22とにより、図２５に示すようなしきい値キャンセル型アナログバッファ回路が構成される。
【０１２５】
このように、液晶表示装置の駆動回路内のＤ−Ａコンバータやアナログバッファに本発明の容量素子を使用することにより、駆動回路の形成に必要な面積が縮小化される。
【０１２６】
図２７は、本発明を適用した液晶表示装置の模式断面図である。ガラス基板８１の周辺回路部には、ＴＦＴにより構成された周辺回路８２が形成されている。また、ガラス基板８１の表示部には、各画素毎にＴＦＴ８３が形成されている。これらの周辺回路８２及びＴＦＴ８３は絶縁膜８４に覆われており、この絶縁膜８４上には周辺回路８２の配線が形成されている。これらの配線は、絶縁膜８４上に形成された絶縁膜８５に覆われている。
【０１２７】
絶縁膜８５の上には、各画素毎に赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のいずれか一色のカラーフィルタ８６が形成されている。これらのカラーフィルタ８６は、平坦化膜８７に覆われている。
【０１２８】
平坦化膜８７の上には、各画素毎にＩＴＯからなる画素電極８８が形成されている。これらの画素電極８８はコンタクトホールを介してＴＦＴ８３と電気的に接続される。また、これらの画素電極８８の上には、液晶９８の初期状態における配向方向を決めるための配向膜９０が形成されている。
【０１２９】
周辺回路部８２の平坦化膜８７上には金属からなる遮光膜８９が形成されている。この遮光膜８９と、その下方の赤色カラーフィルタ８６とにより、周辺回路部が遮光される。
【０１３０】
一方、ガラス基板９１の液晶９８側の面には、ＩＴＯからなる対向電極９２が形成されている。この対向電極９２の表面には、液晶９８の初期状態における平行方向を決めるための配向膜９３が形成されている。
【０１３１】
ガラス基板８１，９１はシール材９５によって接合され、これらのガラス基板８１，９１間に液晶９８が封入される。また、対向電極９２はトランスファー９４を介して遮光膜８９と電気的に接続され、ガラス基板８１に形成されている端子（図示せず）を介して外部装置に接続される。
【０１３２】
また、ガラス基板８１の下側には偏光板９６が配置され、ガラス基板９１の上には偏光板９７が配置される。これらの偏光板９６，９７は、その偏光軸が互いに直交するように配置される。
【０１３３】
なお、この図２７に示す例ではカラーフィルタ８６及び遮光膜８９が、ＴＦＴ８３が形成されている基板８１上に形成されている場合について説明したが、対向電極９２が形成されたガラス基板９１側にカラーフィルタ及び遮光膜が形成されていてもよい。
【０１３４】
また、上記実施の形態では本発明を液晶表示装置に適用した場合について説明したが、これにより本発明の適用範囲が液晶表示装置に限定されるものではない。本発明は、有機ＥＬ表示装置（有機ＥＬパネル）やその他の薄膜トランジスタを用いた装置に適用することができる。
【０１３５】
更に、上記実施の形態では液晶表示装置の駆動回路内の容量素子に本発明を適用した場合について説明したが、表示部の画素毎に設けられる補助容量に本発明に係る容量素子を用いてもよい。これにより、容量素子の占有面積が小さくなって開口率が向し、低消費電力でも明るい画像を表示可能な液晶表示装置を実現することができる。
【０１３６】
（付記１）基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された下部容量電極と、前記薄膜トランジスタ及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される層間絶縁膜と、前記上層絶縁膜の前記下部容量電極に対応する位置に形成された開口部と、前記開口部内に配置され、前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極とを有することを特徴とする薄膜トランジスタ装置。
【０１３７】
（付記２）前記下層絶縁膜の膜厚が、前記上層絶縁膜の膜厚よりも薄いことを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１３８】
（付記３）前記上部容量電極が、前記開口部の底部から開口部の周囲の前記上層絶縁膜上に延出していることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１３９】
（付記４）前記下部容量電極及び前記上部容量電極の少なくとも一方が、アルミニウム膜と、該アルミニウム膜のヒロックを防止するブロック膜との積層構造を有することを付記１に記載の薄膜トランジスタ装置。
【０１４０】
（付記５）基板と、前記基板上に形成された薄膜トランジスタと、前記基板上に形成されて前記薄膜トランジスタを被覆する第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第１層配線及び下部容量電極と、前記第１層配線及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される第２の層間絶縁膜と、前記下部容量電極に対応する位置に形成された前記上層絶縁膜の開口部と、前記開口部内に配置され前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極とを有することを特徴とする薄膜トランジスタ装置。
【０１４１】
（付記６）前記下層絶縁膜の膜厚が、前記上層絶縁膜の膜厚よりも薄いことを特徴とする付記５に記載の薄膜トランジスタ装置。
【０１４２】
（付記７）前記下部容量電極及び前記上部容量電極の少なくとも一方が、アルミニウム膜と、該アルミニウム膜のヒロックを防止するブロック膜との積層構造を有することを付記５に記載の薄膜トランジスタ装置。
【０１４３】
（付記８）基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された第１の容量電極と、前記薄膜トランジスタ及び前記第１の容量電極の上に積層された第１の下層絶縁膜及び第１の上層絶縁膜により構成される第１の層間絶縁膜と、前記第１の容量電極に対応する位置に形成された前記第１の上層絶縁膜の開口部と、前記第１の層間絶縁膜上に形成された第１層配線と、前記第１層配線と同じ配線層に形成され、前記第１の上層絶縁膜の開口部の底面から前記第１の上層絶縁膜上に延出した第２の容量電極と、前記第１層配線及び前記第２の容量電極の上に積層された第２の下層絶縁膜及び第２の上層絶縁膜により構成される第２の層間絶縁膜と、前記第２の容量電極に対応する位置に形成された前記第２の上層絶縁膜の開口部と、前記第２の上層絶縁膜の開口部の底面に配置された第３の容量電極とを有することを特徴とする薄膜トランジスタ装置。
【０１４４】
（付記９）薄膜トランジスタ及び容量素子を有する薄膜トランジスタ装置の製造方法において、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第１の金属膜を形成する工程と、前記第１の金属膜及び前記第１の絶縁膜をパターニングし、前記薄膜トランジスタ形成領域の前記半導体膜上にゲート絶縁膜及びゲート電極を形成するとともに、容量素子形成領域に第１の容量電極を形成する工程と、前記基板の上側全面に、相互に異なる組成の下層絶縁膜及び上層絶縁膜を積層してなる層間絶縁膜を形成する工程と、前記第１の容量電極の上方の前記上層絶縁膜を除去して開口部を形成する工程と、前記基板の上側全面に第２の金属膜を形成する工程と、前記第２の金属膜をパターニングし、前記薄膜トランジスタ形成領域の前記上層絶縁膜上に配線を形成するとともに、前記開口部の内側に第２の容量電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１４５】
（付記１０）薄膜トランジスタ及び容量素子を有する薄膜トランジスタ装置の製造方法において、基板上に薄膜トランジスタを形成する工程と、前記基板の上側全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第１の金属膜を形成する工程と、前記第１の金属膜をパターニングし、薄膜トランジスタ形成領域の前記第１の層間絶縁膜上に第１の配線を形成するとともに、容量素子形成領域の前記第１の層間絶縁膜上に第１の容量電極を形成する工程と、前記基板の上側全面に、相互に異なる組成の下層絶縁膜及び上層絶縁膜を積層してなる第２の層間絶縁膜を形成する工程と、前記第１の容量電極の上方の前記上層絶縁膜を除去して開口部を形成する工程と、前記基板の上側全面に第２の金属膜を形成する工程と、前記第２の金属膜をパターニングし、前記薄膜トランジスタ形成領域の前記上層絶縁膜上に第２の配線を形成するとともに、前記開口部の内側に第２の容量電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１４６】
（付記１１）薄膜トランジスタ及び容量素子を有する薄膜トランジスタ装置の製造方法において、基板上の薄膜トランジスタ形成領域に半導体膜を形成する工程と、前記基板の上側全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第１の金属膜を形成する工程と、前記第１の金属膜及び前記第１の絶縁膜をパターニングし、前記薄膜トランジスタ形成領域の前記半導体膜上にゲート絶縁膜及びゲート電極を形成するとともに、容量素子形成領域に第１の容量電極を形成する工程と、前記基板の上側全面に、相互に異なる組成の第１の下層絶縁膜及び第１の上層絶縁膜を積層してなる第１の層間絶縁膜を形成する工程と、前記第１の容量電極の上方の前記第１の上層絶縁膜を除去して第１の開口部を形成する工程と、前記基板の上側全面に第２の金属膜を形成する工程と、前記第２の金属膜をパターニングし、前記薄膜トランジスタ形成領域の前記第１の上層絶縁膜上に第１の配線を形成するとともに、少なくとも前記第１の開口部の底面に第２の容量電極を形成する工程と、前記基板の上側全面に、相互に異なる組成の第２の下層絶縁膜及び第２の上層絶縁膜を積層してなる第２の層間絶縁膜を形成する工程と、前記第１の容量電極の上方の前記第２の上層絶縁膜を除去して第２の開口部を形成する工程と、前記基板の上側全面に第３の金属膜を形成する工程と、前記第３の金属膜をパターニングし、前記薄膜トランジスタ形成領域の前記第２の上層絶縁膜上に第２の配線を形成するとともに、前記第２の開口部の底面に第３の容量電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１４７】
（付記１２）対向して配置された第１及び第２の基板と、前記第１及び第２の基板間に封入された液晶とを有する液晶表示装置において、前記第１の基板は、薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された下部容量電極と、前記薄膜トランジスタ及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される層間絶縁膜と、前記上層絶縁膜の前記下部容量電極に対応する位置に形成された開口部と、前記開口部内に配置され、前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極と、前記薄膜トランジスタに電気的に接続された画素電極とを有することを特徴とする液晶表示装置。
【０１４８】
（付記１３）対向して配置された第１及び第２の基板と、前記第１及び第２の基板間に封入された液晶とを有する液晶表示装置において、前記第１の基板は、薄膜トランジスタと、前記薄膜トランジスタを被覆する第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第１層配線及び下部容量電極と、前記第１層配線及び前記下部容量電極の上に積層された下層絶縁膜及び上層絶縁膜により構成される第２の層間絶縁膜と、前記下部容量電極に対応する位置に形成された前記上層絶縁膜の開口部と、前記開口部内に配置され前記下層絶縁膜を挟んで前記下部容量電極と対向する上部容量電極と、前記薄膜トランジスタに電気的に接続された画素電極とを有することを特徴とする液晶表示装置。
【０１４９】
（付記１４）対向して配置された第１及び第２の基板と、前記第１及び第２の基板間に封入された液晶とを有する液晶表示装置において、前記第１の基板は、薄膜トランジスタと、前記薄膜トランジスタのゲート電極と同じ配線層に形成された第１の容量電極と、前記薄膜トランジスタ及び前記第１の容量電極の上に積層された第１の下層絶縁膜及び第１の上層絶縁膜により構成される第１の層間絶縁膜と、前記第１の容量電極に対応する位置に形成された前記第１の上層絶縁膜の開口部と、前記第１の層間絶縁膜上に形成された第１層配線と、前記第１層配線と同じ配線層に形成され、前記第１の上層絶縁膜の開口部の底面から前記第１の上層絶縁膜上に延出した第２の容量電極と、前記第１層配線及び前記第２の容量電極の上に積層された第２の下層絶縁膜及び第２の上層絶縁膜により構成される第２の層間絶縁膜と、前記第２の容量電極に対応する位置に形成された前記第２の上層絶縁膜の開口部と、前記第２の上層絶縁膜の開口部の底面に配置された第３の容量電極と、前記薄膜トランジスタに電気的に接続された画素電極とを有することを特徴とする液晶表示装置。
【０１５０】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ装置によれば、層間絶縁膜を下層絶縁膜と上層絶縁膜との２層構造にし、下部容量電極の上方に上層絶縁膜の開口部を設け、この開口部内に上部容量電極を形成しているので、占有面積が小さく大容量の容量素子を得ることができる。また、層間絶縁膜として必要な厚さに応じて上層絶縁膜の厚さを決定することにより、層間絶縁膜の上下に配置された配線の電気的絶縁性及びカバレッジを確保することができる。更に、下部容量電極及び上部容量電極をいずれも金属膜により形成できるので、容量素子には電圧依存性及び周波数依存性がなく、高周波回路に用いることができる。
【０１５１】
また、本発明の薄膜トランジスタ装置の製造方法によれば、薄膜トランジスタのゲート電極の形成又は配線の形成と同時に容量電極を形成するので、工程数の増加を抑制しつつ、薄膜トランジスタの形成と同時に単位面積当たりの容量が大きい容量素子を形成することができる。
【図面の簡単な説明】
【図１】図１は、液晶表示パネルの基板（ＴＦＴ基板）の一般的な構成を示す模式断面図である。
【図２】図２は、液晶表示パネルに容量素子を形成する場合の例を示す模式図である。
【図３】図３は本発明の第１の実施の形態の薄膜トランジスタ装置を示す断面図である。
【図４】図４は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図５】図５は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図６】図６は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その３）である。
【図７】図７は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その４）である。
【図８】図８は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その５）である。
【図９】図９は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その６）である。
【図１０】図１０は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その７）である。
【図１１】図１１は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その８）である。
【図１２】図１２は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その９）である。
【図１３】図１３は、第１の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図（その１０）である。
【図１４】図１４はオーバーエッチング量ΔＬを示す模式図である。
【図１５】図１５は、本発明の第２の実施の形態の薄膜トランジスタ装置を示す断面図である。
【図１６】図１６は、本発明の第３の実施の形態の薄膜トランジスタ装置を示す断面図である。
【図１７】図１７は、本発明の第４の実施の形態の薄膜トランジスタ装置を示す断面図である。
【図１８】図１８（ａ）は本発明に係る薄膜トランジスタ装置の容量素子形成部の上面図、図１８（ｂ）は図１８（ａ）のＩ−Ｉ線による断面図である。
【図１９】図１９は容量素子の上側容量電極の縁部を上層絶縁膜の上に形成した例を示す断面図である。
【図２０】図２０は容量素子の上側容量電極の他の例を示す断面図である。
【図２１】図２１は、下側容量電極をＡｌ膜と、ブロック膜との２層構造にした例を示す断面図である。
【図２２】図２２は、下側容量電極を、Ａｌ膜と、このＡｌ膜を上下から挟むブロック層との３層構造にした例を示す断面図である。
【図２３】図２３は本発明を適用した液晶表示装置の例を示すブロック図である。
【図２４】図２４（ａ），（ｂ）は、いずれもレベルシフタ内のＤ−Ａコンバータの例を示す回路図である。
【図２５】図２５は、アナログ出力バッファ部を構成するしきい値キャンセル型アナログバッファの構成を示す回路図である。
【図２６】図２６は、データドライバの断面構造を示す概略図である。
【図２７】図２７は、本発明を適用した液晶表示装置の模式断面図である。
【符号の説明】
１１…基板、
１２…下地絶縁膜、
１３…ポリシリコン膜、
１４，１７，１８…レジスト膜、
１５…シリコン酸化膜、
１６…Ａｌ合金膜、
１６ａ，１６ｂ…ゲート電極、
１６ｃ，２１ａ，２５ａ…容量電極、
１９…第１の層間絶縁膜、
１９ａ…第１の下層絶縁膜、
１９ｂ…第１の上層絶縁膜
２０ａ，２４ａ…開口部、
２１…金属膜、
２２…第２の層間絶縁膜
２２ａ…第２の下層絶縁膜、
２２ｂ…第２の上層絶縁膜、
３１ａ…Ａｌ膜、
３１ｂ，３１ｃ…ブロック膜、
４１…表示部、
４２…データドライバ、
４３…ゲートドライバ、
５１…データバスライン、
５２…ゲートバスライン、
５３，５４，８３…ＴＦＴ
５５…液晶セル、
５６…補助容量、
５７…補助容量バスライン、
６１…信号入力部、
６２…信号処理部、
６３…シフトレジスタ、
６４…レジスタ、
６５，７２…レベルシフタ、
６６…アナログ出力バッファ部、
６７…アナログ選択スイッチ部、
７１…シフトレジスタ、
７３…出力バッファ部、
８２…周辺回路、
８６…カラーフィルタ、
８７…平坦化膜、
８８…画素電極、
８９…遮光膜、
９２…対向電極、
９６，９７…偏光板、
９８…液晶。
【図１】
0003964223.tif 000002
【図２】
0003964223.tif 000003
【図３】
0003964223.tif 000004
【図４】
0003964223.tif 000005
【図５】
0003964223.tif 000006
【図６】
0003964223.tif 000007
【図７】
0003964223.tif 000008
【図８】
0003964223.tif 000009
【図９】
0003964223.tif 000010
【図１０】
0003964223.tif 000011
【図１１】
0003964223.tif 000012
【図１２】
0003964223.tif 000013
【図１３】
0003964223.tif 000014
【図１４】
0003964223.tif 000015
【図１５】
0003964223.tif 000016
【図１６】
0003964223.tif 000017
【図１７】
0003964223.tif 000018
【図１８】
0003964223.tif 000019
【図１９】
0003964223.tif 000020
【図２０】
0003964223.tif 000021
【図２１】
0003964223.tif 000022
【図２２】
0003964223.tif 000023
【図２３】
0003964223.tif 000024
【図２４】
0003964223.tif 000025
【図２５】
0003964223.tif 000026
【図２６】
0003964223.tif 000027
【図２７】
0003964223.tif 000028