(57)【特許請求の範囲】
【請求項１】
制御ゲートとフローティングゲートを有する、直列に接続された複数の不揮発性メモリセルと、そのドレイン側とソース側に接続された２つの選択トランジスタとを有するＮＡＮＤ型セルと、
前記複数の不揮発性メモリセルのうち、いずれか１つの選択された不揮発性メモリセルの制御ゲートに接続された選択ワード線と、
前記選択された不揮発性メモリセルに隣接する不揮発性メモリセルの制御ゲートに接続された隣接ワード線と、
前記複数の不揮発性メモリセルのうち、前記選択された不揮発性メモリセル及び前記隣接する不揮発性メモリセルを除くその他の不揮発性メモリセルの制御ゲートに接続された非選択ワード線とを具備し、
前記選択された不揮発性メモリセルにデータ書き込みを行った後、このデータ書き込みが正常に行われたか否かを検証する書き込みベリファイ読み出し動作において、前記選択ワード線には所定の読み出し用電圧が印加され、前記隣接ワード線には前記読み出し用電圧より電圧が高い第１の読み出し用パス電圧が印加され、前記非選択ワード線には前記第１の読み出し用パス電圧より電圧が高い第２の読み出し用パス電圧が印加され、
前記第１の読み出し用パス電圧は、書き込み及び消去動作の直後にこれらの動作が正常に行われたか否かを検証するベリファイ読み出しと異なる通常の読み出し動作時において、前記隣接ワード線及び非選択ワード線に印加される読み出し用パス電圧と等しいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
制御ゲートとフローティングゲートを有する、直列に接続された複数の不揮発性メモリセルとそのドレイン側とソース側に接続された２つの選択トランジスタとを有するＮＡＮＤ型セルと、
前記複数の不揮発性メモリセルのうち、いずれか１つの選択された不揮発性メモリセルの制御ゲートに接続され、前記選択された不揮発性メモリセルにデータ書き込みを行った後、このデータ書き込みが正常に行われたか否かを検証する書き込みベリファイ読み出し動作時に読み出し用電圧が印加される選択ワード線と、
前記選択された不揮発性メモリセルに隣接する不揮発性メモリセルの制御ゲートに接続され、前記書き込みベリファイ読み出し動作時に前記読み出し用電圧より電圧が高い第１の読み出し用パス電圧が印加される隣接ワード線と、
前記複数の不揮発性メモリセルのうち、前記選択された不揮発性メモリセル及び前記隣接する不揮発性メモリセルを除くその他の不揮発性メモリセルの制御ゲートに接続され、前記書き込みベリファイ読み出し動作時に前記第１の読み出し用パス電圧より電圧が高い第２の読み出し用パス電圧が印加される非選択ワード線とを具備し、
前記第１の読み出し用パス電圧は、書き込み及び消去動作の直後にこれらの動作が正常に行われたか否かを検証するベリファイ読み出しと異なる通常の読み出し動作時において、前記隣接ワード線及び非選択ワード線に印加される読み出し用パス電圧と等しいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルに正常にデータが記憶されているか否かを検証するベリファイ読み出し動作を備えた不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリは、８個、１６個、あるいはそれ以上の複数個のメモリセルトランジスタを直列に接続し、その両端に２つの選択トランジスタを接続したＮＡＮＤセルを基本単位とする不揮発性メモリである。
【０００３】
図４は、従来のＮＡＮＤ型フラッシュメモリの構成を示す回路図である。
【０００４】
このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１００とセンスアンプ群１１０を有している。メモリセルアレイ１００は、行方向にｎ個配列された複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎからなる。これらブロックの各々では、ブロック内のメモリセルに記憶されたデータの一括消去が可能である。なお、図４にはメモリセルＭＣ２のワード線ＷＬ２を選択ワード線とした場合の読み出し動作中のワード線印加電圧Ｖvsel、Ｖreadが示されている。
【０００５】
読み出し動作において、選択されるメモリセル（以下、選択セル）ＭＣ２のワード線ＷＬ２には、選択ワード線電位Ｖvselが印加され、その他のメモリセルのワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５には、メモリセルのしきい値電圧に関わらず、メモリセルを導通させる読み出し用パス電圧Ｖreadが印加される。すなわち、ＮＡＮＤセル内の選択されていないメモリセル（以下、非選択セル）のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５には、メモリセルのしきい値電圧より高い電圧Ｖreadが印加される。これにより、非選択セルはパストランジスタとなっている。
【０００６】
前記ＮＡＮＤ型フラッシュメモリは、このように選択セルに直列に接続されるメモリセルが常に存在するため、セル電流を確保しにくく読み出し速度が遅い反面、メモリセルの高集積化には有利なメモリ構造を持っている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このように読み出し速度が遅いという特徴は、メモリセルへの記憶容量を２値から多値にした場合に、書き込み速度が遅くなる大きな原因となっている。
【０００８】
メモリセルへの記憶容量が２値の場合には、その通り、２つのメモリセルのしきい値電圧を区別できればよいため、書き込み後のメモリセルのしきい値電圧Ｖｔの分布は前述の読み出し用パス電圧Ｖreadより低く制御されればよい。
【０００９】
しかし、メモリセルの記憶容量を多値にすると、図５に示すように、読み出し用パス電圧Ｖreadより低い電圧範囲に、３個のしきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３分布を制御よく書き込む必要がある。このため、多値の場合は、２値の場合よりも頻繁に書き込み電圧パルス印加動作と書き込みベリファイ（ベリファイ読み出し）が必要である。
【００１０】
図５は、メモリセルの記憶容量が４値の場合のしきい値電圧の分布、及び選択ワード線に印加されるベリファイ電圧、読み出し電圧、及び読み出し用パス電圧を示す概略図である。
【００１１】
前記ＮＡＮＤ型フラッシュメモリにおいて、図５に示すように、メモリセルの記憶容量を多値にした場合、それぞれのしきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３に対し、それぞれのベリファイ用電圧Ｖｖ１、Ｖｖ２、Ｖｖ３を選択ワード線に印加して書き込みベリファイを行う方法を採用する場合を考えてみる。書き込み制御には種々の方法があるが、書き込み速度を向上するためには、しきい値電圧Ｖｔ１、Ｖｔ２、Ｖｔ３を個別に書き込んでベリファイするよりも、Ｖｔ１、Ｖｔ２、Ｖｔ３に共通の書き込みパルス印加動作を行って、それぞれのベリファイ読み出しを行った方がよい。つまり、Ｖｔ１、Ｖｔ２、Ｖｔ３に対する書き込みパルス印加電圧を共有化することによって、書き込み時間を短縮できる。すると、書き込みベリファイ時間の割合が増えるため、更なる書き込みの高速化のためには、書き込みベリファイ時間の短縮が必要である
また、微細化に伴い、メモリセルのセル電流が減少したり、ビット線容量が増加する場合には、ベリファイ読み出し時間は増加する。すると、多値の書き込みでは、書き込みに要する時間のうち、ベリファイ読み出し時間が占める割合がますます大きくなる。
【００１２】
この問題に対して、特願平１１−２２４２３２号では、書き込みベリファイ時の読み出し用パス電圧を通常のパス電圧より高くする提案がなされている。すなわち、書き込みベリファイ時の読み出し用パス電圧を高めることによって、パストランジスタとなる非選択セルのオン抵抗を小さくし、セル電流を増大させるというものである。これにより、ベリファイ時間を短くできる、また、ＮＡＮＤセルにおいて直列に接続できるメモリセルを増やすことができるとされている。
【００１３】
しかし、この方法では、セルの微細化に伴い、選択セルとこの選択セルに隣接するメモリセル（以下、隣接セル）との間で容量結合の影響が大きくなった場合に、読み出しに悪影響を及ぼす可能性がある。すなわち、ベリファイ読み出し時において、選択セルに隣接するワード線の電圧が通常の読み出し時のパス電圧より高い場合、容量結合により、選択セルのフローティングゲートが通常の読み出し状態よりも高い電位に持ち上げられた状態で、ベリファイが実行されることになる。
【００１４】
これは、ベリファイ読み出し時において、選択セルのしきい値電圧を低く見せることになるため、しきい値電圧が高く書き込まれることになる。これにより、しきい値電圧が高めにシフトしてしまい、しきい値電圧が目標通りに設定できないため、通常の読み出し動作において不具合が発生するという問題がある。
【００１５】
そこでこの発明は、前記問題点を解決し、ベリファイ読み出し時間を短縮して書き込み動作を高速化することができる半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明の第１の実施態様の不揮発性半導体記憶装置は、制御ゲートとフローティングゲートを有する、直列に接続された複数の不揮発性メモリセルと、そのドレイン側とソース側に接続された２つの選択トランジスタとを有するＮＡＮＤ型セルと、前記複数の不揮発性メモリセルのうち、いずれか１つの選択された不揮発性メモリセルの制御ゲートに接続された選択ワード線と、前記選択された不揮発性メモリセルに隣接する不揮発性メモリセルの制御ゲートに接続された隣接ワード線と、前記複数の不揮発性メモリセルのうち、前記選択された不揮発性メモリセル及び前記隣接する不揮発性メモリセルを除くその他の不揮発性メモリセルの制御ゲートに接続された非選択ワード線とを具備し、前記選択された不揮発性メモリセルにデータ書き込みを行った後、このデータ書き込みが正常に行われたか否かを検証する書き込みベリファイ読み出し動作において、前記選択ワード線には所定の読み出し用電圧が印加され、前記隣接ワード線には前記読み出し用電圧より電圧が高い第１の読み出し用パス電圧が印加され、前記非選択ワード線には前記第１の読み出し用パス電圧より電圧が高い第２の読み出し用パス電圧が印加され、前記第１の読み出し用パス電圧は、書き込み及び消去動作の直後にこれらの動作が正常に行われたか否かを検証するベリファイ読み出しと異なる通常の読み出し動作時において、前記隣接ワード線及び非選択ワード線に印加される読み出し用パス電圧と等しいことを特徴とする。
【００１７】
この発明の第２の実施態様の不揮発性半導体記憶装置は、制御ゲートとフローティングゲートを有する、直列に接続された複数の不揮発性メモリセルとそのドレイン側とソース側に接続された２つの選択トランジスタとを有するＮＡＮＤ型セルと、前記複数の不揮発性メモリセルのうち、いずれか１つの選択された不揮発性メモリセルの制御ゲートに接続され、前記選択された不揮発性メモリセルにデータ書き込みを行った後、このデータ書き込みが正常に行われたか否かを検証する書き込みベリファイ読み出し動作時に読み出し用電圧が印加される選択ワード線と、前記選択された不揮発性メモリセルに隣接する不揮発性メモリセルの制御ゲートに接続され、前記書き込みベリファイ読み出し動作時に前記読み出し用電圧より電圧が高い第１の読み出し用パス電圧が印加される隣接ワード線と、前記複数の不揮発性メモリセルのうち、前記選択された不揮発性メモリセル及び前記隣接する不揮発性メモリセルを除くその他の不揮発性メモリセルの制御ゲートに接続され、前記書き込みベリファイ読み出し動作時に前記第１の読み出し用パス電圧より電圧が高い第２の読み出し用パス電圧が印加される非選択ワード線とを具備し、前記第１の読み出し用パス電圧は、書き込み及び消去動作の直後にこれらの動作が正常に行われたか否かを検証するベリファイ読み出しと異なる通常の読み出し動作時において、前記隣接ワード線及び非選択ワード線に印加される読み出し用パス電圧と等しいことを特徴とする。
【００１９】
前記構成を有する不揮発性半導体記憶装置によれば、読み出し動作において選択された不揮発性メモリセルに隣接する不揮発性メモリセルのワード線には第１の読み出し用パス電圧を印加し、前記選択された不揮発性メモリセル及び前記隣接する不揮発性メモリセルを除くその他の不揮発性メモリセルのワード線には第１の読み出し用パス電圧より電圧が高い第２の読み出し用パス電圧を印加することにより、ＮＡＮＤ型セル特有の非選択セルのオン抵抗を小さくすることができ、読み出し時のセル電流を増大させて読み出し動作を高速化することができる。
【００２０】
さらに、前記読み出し動作が、データ書き込みが正常に行われたか否かを検証する書き込みベリファイである場合には、書き込みベリファイ時の前記第１の読み出し用パス電圧を、通常の読み出し動作時における読み出し用パス電圧にすることにより、選択された不揮発性メモリセルの容量結合を通常の読み出し動作中の状態とほぼ等しい状態に保持したままで、ベリファイ読み出しの高速化が実現できる。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の不揮発性半導体記憶装置について説明する。ここでは、ＮＡＮＤ型フラッシュメモリを例に取る。
【００２２】
図１は、この発明の実施の形態のＮＡＮＤ型フラッシュメモリの構成を示す回路図である。この図１には、メモリセルアレイとセンスアンプ群のみを示し、その他の構成は省略している。
【００２３】
このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１００とセンスアンプ群１１０を有している。メモリセルアレイ１００は、行方向にｎ個配列された複数のブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎからなる。これらブロックの各々では、ブロック内のメモリセルに記憶されたデータの一括消去が可能である。
【００２４】
前記ブロックＢＫ０、ＢＫ１、ＢＫ２、…、ＢＫｎの各々は、例えば図１中のブロックＢＫ０に示すように、複数個（ここでは１６個）のメモリセルトランジスタＭＣ０〜ＭＣ１５が直列に接続され、メモリセルＭＣ０のソースに選択ゲートトランジスタＳＧＳＴＲが接続され、メモリセルＭＣ１５のドレインに選択ゲートトランジスタＳＧＤＴＲが接続されたＮＡＮＤセルを有している。このＮＡＮＤセルは、列方向に複数個、ここでは５１２個配列されて１つのブロックを形成し、さらに前述したように、このブロックが行方向にｎ個配列されてメモリセルアレイ１００を形成している。
【００２５】
また、ブロックＢＫ０の複数のＮＡＮＤセル内の選択ゲートトランジスタＳＧＳＴＲには、共通ソース線CELSRCが接続されている。また、行方向に配列された複数のＮＡＮＤセル内の選択ゲートトランジスタＳＧＤＴＲの各々には、ビット線が共通に接続され、列方向に配列された前記複数のＮＡＮＤセルの各々にビット線ＢＬ０〜ＢＬ５１１がそれぞれ接続されている。ビット線ＢＬ０〜ＢＬ５１１の各々には、センスアンプ（Ｓ／Ａ）Ｓ０〜Ｓ５１１がそれぞれ接続されている。センスアンプＳ０〜Ｓ５１１の各々には、データＤ０〜Ｄ５１１がそれぞれ入出力される。
【００２６】
さらに、列方向に配列された複数のＮＡＮＤセル内のメモリセルＭＣ０のゲートにはワード線ＷＬ０が接続され、前記複数のＮＡＮＤセル内のメモリセルＭＣ１のゲートにはワード線ＷＬ１が接続されている。同様に、メモリセルＭＣ２〜ＭＣ１５の各々には、ワード線ＷＬ２〜ＷＬ１５がそれぞれ接続されている。
【００２７】
また、列方向に配列された複数のＮＡＮＤセル内の選択ゲートトランジスタＳＧＳＴＲには、選択ゲート線ＳＧＳが接続され、前記複数のＮＡＮＤセル内の選択ゲートトランジスタＳＧＤＴＲには、選択ゲート線ＳＧＤが接続されている。また、図１において、ワード線ＷＬ０〜ＷＬ１５、及び選択ゲート線ＳＧＳ、ＳＧＤに記した電圧Ｖvsel、Ｖread、Ｖreadhは、ベリファイ時の印加電圧を示している。
【００２８】
また、図２はメモリセルのしきい値電圧の分布、及び選択ワード線に印加されるベリファイ電圧、読み出し電圧を示す概略図であり、図３は書き込み動作時における選択ワード線の電圧波形を示す図である。以下に、実施の形態のＮＡＮＤ型フラッシュメモリにおける書き込み、ベリファイ読み出しの動作について説明する。
【００２９】
まず、図２に示すように、書き込み前には、メモリセルのしきい値電圧Ｖｔは消去状態であるＶｔ０となっている。次に、例えば、メモリセルにデータ書き込みを行い、しきい値電圧をＶｔ１にする場合、図３に示すように、選択ワード線に書き込み電圧Ｖｐｇｍの書き込みパルスを印加した後、選択ワード線の電圧をＶｖ１に設定し、ベリファイ読み出し（書き込みベリファイ）を行う。ベリファイ読み出しの結果、書き込みが十分に行われていない場合は、書き込み電圧を“Ｖｐｇｍ＋ΔＶｐｇｍ”として再び書き込みパルスを選択ワード線に印加し、その後、再びベリファイ読み出しを行う。このようにして、書き込みが十分に行われ、書き込みパス状態となるまで、書き込み電圧をΔＶｐｇｍだけ高くしながら書き込みパルス印加動作とベリファイ読み出しとを繰り返す。
【００３０】
図３には、選択ワード線電圧をＶｖ１としたベリファイ読み出しのみを示しているが、実際には書き込み速度の高速化のためＶｔ１だけでなく、Ｖｔ２、Ｖｔ３に対する書き込みも兼ねて行われ、選択ワード線電圧Ｖｖ１のベリファイ読み出しに続いてＶｖ２、Ｖｖ３を印加したベリファイ読み出しが行われる場合がある。
【００３１】
書き込みパルス印加動作において、消去状態Ｖｔ０からＶｔ１（またはＶｔ２、Ｖｔ３）への書き込みが行われるメモリセルにおいては、ビット線に０Ｖが転送されるため、メモリセルのチャネルの電位も０Ｖとなっている。そのため、選択ワード線に書き込み電圧Ｖｐｇｍ（１５Ｖ〜２０Ｖ）が印加されると、メモリセルのフローティングゲートとチャネル間に高い電位差が生じ、ＦＮトンネル電流によりフローティングゲートに電子が注入され、メモリセルのしきい値電圧が高くなる。Ｖｔ０のまま、書き込みを行わないメモリセルに対しては、メモリセルのフローティングゲートとチャネル間に高い電位差を生じない“Ｈ”レベル電圧がビット線に転送され、フローティングゲートへの電子注入が行われない。
【００３２】
ベリファイ読み出し動作においては、Ｖｔ１、Ｖｔ２、Ｖｔ３の書き込み先のしきい値電圧に対して、選択ワード線にそれぞれＶｖ１、Ｖｖ２、Ｖｖ３のベリファイ用電圧を印加して読み出し動作を行い、書き込みが十分行われたか否か判定する。例えば、しきい値電圧Ｖｔ１に書き込みを行うメモリセルにおいて、メモリセルのしきい値電圧がＶｖ１より低い場合には、メモリセルがオンするため、読み出し動作時のビット線プリチャージ電位が放電される。一方で、メモリセルのしきい値電圧がＶｖ１以上に高くなると、メモリセルがオフ状態、または高抵抗な状態になるため、ビット線のプリチャージ電位はほとんど放電されなくなる。センスアンプは、この電位変化を検出し、ビット線の放電が行われないしきい値電圧、つまりメモリセルのしきい値電圧がＶｖ１以上に高くなった状態を書き込みパス状態として読み出す。
【００３３】
このような書き込み動作によって、メモリセルのしきい値電圧Ｖｔ１がＶｖ１以上に制御されることにより、実際の読み出し電圧Ｖｒ１に対して、読み出しマージンが確保される。また、Ｖｔ１とＶｔ２を区別するための選択ワード線読み出し電圧Ｖｒ２は、Ｖｔ１が図示された分布になることを前提にマージンを持った電圧に設定されている。
【００３４】
例として、選択セルＭＣ２をＶｔ１の状態に書き込む場合には、前記ベリファイ読み出しにおいて、図１に示したように、選択セルＭＣ２のワード線ＷＬ２には、Ｖvsel＝Ｖｖ１が印加される。そして、同じＮＡＮＤセル内の選択セルＭＣ２に隣接する非選択セルＭＣ１とＭＣ３のワード線ＷＬ１、ＷＬ３には、通常の読み出し時のパス電圧であるＶreadが印加される。また、その他の非選択セルＭＣ０、及びＭＣ４〜ＭＣ１５のワード線ＷＬ０、ＷＬ４〜ＷＬ１５には、Ｖreadより高い電圧Ｖreadhが印加される。ベリファイ読み出し中は、このようなバイアス関係で、メモリセルがベリファイ電圧Ｖｖ１に対して、書き込みパス状態となるように実行される。Ｖｔ２やＶｔ３の状態に書き込む場合も同様に、選択ワード線の電圧をＶｖ２やＶｖ３に設定して、隣接ワード線にはＶread、隣接ワード線を除くＮＡＮＤセル内の非選択ワード線にはＶreadhを印加してベリファイ読み出しを行う。
【００３５】
前述した動作によって、ベリファイ読み出し時には、パストランジスタとなるＮＡＮＤセル内の非選択セルＭＣ０、ＭＣ４〜ＭＣ１５のオン抵抗が通常の読み出し時よりも小さくなるため、セル電流が増加し、ベリファイ読み出し時間を短縮することができる。
【００３６】
一方、書き込み終了後の通常の読み出しにおいては、図４に示すような従来と同じ電圧が印加されて読み出しが行われる。すなわち、選択セルＭＣ２のワード線ＷＬ２には、しきい値電圧Ｖｔ１のセルに対してはＶvsel＝Ｖｒ１が印加され、パストランジスタとなるＮＡＮＤセル内の非選択セルのワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。
【００３７】
以下に、通常の読み出し動作、及びベリファイ読み出し動作についてさらに詳細に説明する。
【００３８】
最初に、ビット線ＢＬ０〜ＢＬ５１１を所定の電圧レベルにプリチャージする。また、ＮＡＮＤセル内の選択セルＭＣ２のワード線ＷＬ２に所定の読み出し用の電圧を印加する。図２に示すように、選択セルＭＣ２のワード線ＷＬ２には、通常の読み出し動作時には、Ｖｒ１、Ｖｒ２、Ｖｒ３のいずれかの電圧が印加され、ベリファイ読み出し動作時には、Ｖｖ１、Ｖｖ２、Ｖｖ３のいずれかの電圧が印加される。
【００３９】
通常の読み出し動作時には、非選択セルＭＣ０、ＭＣ１、ＭＣ３〜ＭＣ１５のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ１５にはＶreadが印加される。また、ベリファイ読み出し動作時には、非選択セルのうち、選択セルＭＣ２に隣接する隣接セルＭＣ１、ＭＣ３のワード線ＷＬ１、ＷＬ３にはＶreadが印加され、隣接セルを除くその他の非選択セルＭＣ０、ＭＣ４〜ＭＣ１５のワード線ＷＬ０、ＷＬ４〜ＷＬ１５にはＶreadhが印加される。
【００４０】
次に、ビット線とワード線の電位が安定してから、所定のタイミングで、選択ゲート線ＳＧＳに選択ゲートトランジスタＳＧＳＴＲが導通する“Ｈ”レベル電圧（図１ではＶread）が印加され、選択セルのしきい値電圧のレベルに応じてビット線の放電が行われる。センスアンプ群１１０内の各々のセンスアンプＳ０〜Ｓ５１１は、所定の時間に変化するビット線ＢＬ０〜ＢＬ５１１の各々の電位差を検出して、“１”セルと“０”セルを区別する。
【００４１】
ここで、通常の読み出し動作時において、読み出し用パス電圧Ｖreadを印加したときのメモリセルのセル電流をＩcell、ビット線容量をＣｂｌ、センスアンプが“Ｈ”／“Ｌ”レベルを判別できるビット線電位振幅をΔＶｂｌとすると、ビット線電位をΔＶｂｌ振幅させるのに必要なビット線放電時間Ｔ１は、
Ｔ１＝Ｃｂｌ×ΔＶｂｌ／Ｉcell
と表される。
【００４２】
図１に示すように、ベリファイ読み出し動作時における読み出し用パス電圧Ｖreadhにより、Ｉcellが２倍になったとすると、ビット線電位をΔＶｂｌ振幅させるのに必要なビット線放電時間Ｔ２は、
Ｔ２＝Ｃｂｌ×ΔＶｂｌ／（２×Ｉcell）＝Ｔ１／２
と表され、読み出し用パス電圧Ｖreadhを印加したときに必要なビット線放電時間Ｔ２は、読み出し用パス電圧Ｖreadを印加したときに必要な時間Ｔ１の半分となる。すなわち、読み出し用パス電圧Ｖreadhを印加するベリファイ読み出しでは、読み出し用パス電圧Ｖreadを印加する通常の読み出しに比べて、読み出し速度を２倍に速めることができる。
【００４３】
なお、ここで、選択セルに隣接する非選択セルのパス電圧がＶreadである理由は、次の理由による。微細化が進み、メモリセルのワード線ピッチが小さくなってくると、フローティングゲートを取り巻く容量結合のなかで、隣接セルのフローティングゲート及びワード線の成分が増加してくる。これは、フローティングゲートとワード線との間の絶縁膜や、フローティングゲートとチャネル間のトンネル酸化膜の膜厚の比べて、ワード線ピッチやビット線ピッチの微細化の変化が大きく、フローティングゲートとその電位をコントロールするワード線との容量、そしてウェルまたはチャネル間との容量が減少する一方で、隣接セルとの容量が増加するためである。通常の読み出し時には、この隣接セルのワード線に印加される電圧はパス電圧Ｖreadであり、このときこのＶreadが選択セルに容量結合している。
【００４４】
書き込み動作時のベリファイ読み出し中に、セル電流を増加させるために、隣接セルのワード線にＶreadhを印加すると、選択セルのフローティングゲートにはＶreadhが容量結合した状態でベリファイ読み出し動作が実施されてしまう。すなわち、通常の読み出し動作時よりもフローティングゲートの電位を高くシフトした状態でベリファイ読み出しがパスするまで書き込むことになる。この場合、例えばＶｔ１のしきい値分布をＶｖ１以上に制御したはずなのに、通常の読み出し動作をすると、Ｖｔ２側にＶｔ１の分布がシフトして見えることになる。これでは、Ｖｔ１とＶｔ２を区別する読み出しワード線電圧Ｖｒ２とＶｔ１の分布の差に当たるマージンを確保できなくなる。
【００４５】
したがって、隣接セルのワード線には、通常の読み出し動作時と同じＶreadを印加し、隣接セル以外の非選択セルのワード線にはＶreadより高い電圧Ｖreadhを印加してベリファイを行うことが望ましい。
【００４６】
以上説明したようにこの実施の形態では、書き込みベリファイ動作時において、非選択のメモリセルのうち、選択されるメモリセルに隣接するメモリセルのワード線には第１のパス電位を印加し、その他の非選択のメモリセルのワード線には第１のパス電位より電位が高い第２のパス電位を印加することにより、書き込みベリファイ動作を高速化することができる。
【００４７】
言い換えると、ＮＡＮＤ型セル構造のフラッシュメモリにおいて、ベリファイ読み出し動作時に、選択ワード線に隣接した非選択ワード線には第１の読み出し用パス電圧、その他の同ＮＡＮＤセル内の非選択ワード線には第１の読み出し用パス電圧より高い第２の読み出し用パス電圧を印加することにより、ベリファイ読み出し動作を高速化することができる。
【００４８】
前記実施の形態によれば、特に書き込みベリファイ時に、選択セルに影響がない範囲でパストランジスタとなる非選択セルのオン抵抗を小さくして、セル電流を大きくし、ベリファイ読み出し時間を短縮することができる。さらに、書き込みベリファイ時間が目立つようになってきている多値の書き込みにおいては、度重なるベリファイ読み出し時間を短縮でき、書き込み動作の高速化を図ることができる。
【００４９】
【発明の効果】
以上述べたようにこの発明によれば、ベリファイ読み出し時間を短縮して書き込み動作を高速化することができる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の不揮発性半導体記憶装置の構成を示す回路図である。
【図２】前記実施の形態の不揮発性半導体記憶装置におけるメモリセルのしきい値電圧分布、ベリファイ電圧、及び読み出し電圧を示す概略図である。
【図３】前記実施の形態の不揮発性半導体記憶装置の書き込み動作時における選択ワード線の電圧波形を示す図である。
【図４】従来の不揮発性半導体記憶装置の構成を示す回路図である。
【図５】前記従来の不揮発性半導体記憶装置におけるメモリセルのしきい値電圧分布、ベリファイ電圧、読み出し電圧、及び読み出し用パス電圧を示す概略図である。
【符号の説明】
１００…メモリセルアレイ
１１０…センスアンプ群
ＢＫ０、ＢＫ１、ＢＫ２、〜、ＢＫｎ…ブロック
ＭＣ０〜ＭＣ１５…メモリセルトランジスタ
ＳＧＳＴＲ…選択ゲートトランジスタ
ＳＧＤＴＲ…選択ゲートトランジスタ
CELSRC…共通ソース線
ＢＬ０〜ＢＬ５１１…ビット線
Ｓ０〜Ｓ５１１…センスアンプ（Ｓ／Ａ）
Ｄ０〜Ｄ５１１…データ
ＷＬ０〜ＷＬ１５…ワード線
ＳＧＳ…選択ゲート線
ＳＧＤ…選択ゲート線
【図１】
0003961759.tif 000002
【図２】
0003961759.tif 000003
【図３】
0003961759.tif 000004
【図４】
0003961759.tif 000005
【図５】
0003961759.tif 000006