(57)【特許請求の範囲】
【請求項１】
データおよびコマンドを受け取るように構成されたメモリデバイスであって、該メモリデバイスは、
ａ）データ入力端子と、
ｂ）コマンド入力端子と、
ｃ）一次遅延ロックされるループであって、
ｃａ）基準クロック周波数で持続的な基準クロック信号を受け取るように構成された基準クロック端子と、
ｃｂ）比較器であって、
−該基準クロック端子に結合された第１の入力端子であって、該基準クロック信号を受け取るように構成された第１の入力端子と、
−遅延クロック信号を受け取る第２の入力端子とを有し、
−該比較器は、該第１の入力端子において受け取られた該基準クロック信号と該第２の入力端子おいて受け取られた該遅延クロック信号との間のタイミング関係を示す比較信号を出力するように応答する、比較器と、
ｃｃ）一次可変遅延ブロックであって、
−該比較器から該比較信号を受け取るように結合された一次制御入力と、
−該基準クロック端子を受け取るように結合された一次クロック入力端子と、
−該比較器の該第２の入力端子に結合された第１の遅延出力とを有し、
−該一次可変遅延ブロックは、該一次制御入力に印加される該比較信号に応答して可変する一次遅延分だけ該基準クロック信号を遅延させることによって、該第１の遅延出力において該遅延クロック信号を生成する、一次可変遅延ブロックとを含む、一次遅延ロックされるループと、
ｄ）該遅延クロック信号から導出される一次遅延クロック信号を受け取るように結合されたクロッキング入力と、該コマンド入力端子に結合されたデータ入力とを有するラッチと、
ｅ）該基準クロック信号とは異なり、かつ、非持続的であり得る二次クロック信号を受け取るように構成された二次クロック端子と、
ｆ）二次遅延ブロックであって、
ｆａ）該比較器から該比較信号を受け取るように結合された二次制御入力端子と、
ｆｂ）該二次クロック端子から該二次クロック信号を受け取るように結合された二次クロック入力と、
ｆｃ）二次遅延出力とを有し、
ｆｄ）該二次遅延ブロックは、該二次制御入力において受け取られた該比較信号に応答して可変する二次遅延分だけ該二次クロック信号を遅延させることによって、該二次遅延出力において二次遅延クロック信号を生成する、二次遅延ブロックと、
ｇ）該二次遅延出力から該二次遅延クロック信号を受け取るように結合されたクロッキング入力と、該データ入力端子に結合されたデータ入力とを有するラッチと
を備えた、メモリデバイス。
【請求項２】
ａ）前記一次可変遅延ブロックの一次遅延は、第１の一次遅延を含み、該一次可変遅延ブロックは、第２の遅延出力をさらに含み、該第２の遅延出力は、前記一次制御入力に印加される前記比較信号に応答して可変する第２の一次遅延を有する第２の遅延信号を、前記一次クロック入力端子と該第２の遅延出力との間に提供し、
ｂ）該第２の一次遅延は、該第１の一次遅延と異なる、請求項１に記載のメモリデバイス。
【請求項３】
持続的な基準クロック信号および非持続的であり得るデータクロック信号にそれぞれ応答して、メモリデバイス内でコマンドおよびデータをラッチする方法であって、
該方法は、
ａ）該基準クロック信号に応答して遅延コマンドクロック信号を生成する工程であって、該遅延コマンドクロック信号は、コマンド遅延時間分だけ該基準クロック信号から遅延される、工程と、
ｂ）該データクロック信号に応答して遅延データクロック信号を生成する工程であって、該遅延データクロック信号は、データ遅延時間分だけ該データクロック信号から遅延される、工程と、
ｃ）該遅延コマンドクロック信号の位相と該基準クロック信号の位相とを比較する工程と、
ｄ）該位相を比較する工程に応答して、該コマンド遅延時間を調整する工程と、
ｅ）該位相を比較する工程に応答して、該データ遅延時間を調整する工程と、
ｆ）調整された遅延データクロック信号に応答して、該データをラッチする工程であって、該調整された遅延データクロック信号は、該遅延データクロック信号から導出される、工程と、
ｇ）調整された遅延コマンドクロック信号に応答して、該コマンドをラッチする工程であって、該調整された遅延コマンドクロック信号は、該遅延コマンドクロック信号から導出される、工程と
を包含する、方法。
【請求項４】
前記遅延データクロック信号を生成する工程は、前記データクロック信号を遅延回線に供給する工程を包含し、前記データ遅延時間を調整する工程は、該遅延回線の遅延を調整する工程を包含する、請求項３に記載の方法。
【発明の詳細な説明】
技術分野
本発明は、集積回路デバイスに関し、より詳細には、集積回路デバイスにおいてクロック信号を発生することに関する。
発明の背景
同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）など、多くの高速集積回路デバイスが、デバイスを介したり出入りするコマンド、データ、およびアドレスの流れの制御をクロック信号に依存している。典型的には、処理はクロック信号のエッジ（即ち、高から低または低から高の遷移）において起動される。デバイス内の処理タイミングをより正確に制御するのには、時折クロックシグナルの各期間が従属期間（subperiod）に分割され、その結果、クロックエッジの直後まで特定の処理が行われない。
クロック信号の期間内での処理のタイミングを制御する方法の一つは、クロック信号の位相の遅延の型を発生するものである。例えば、クロック期間を４つの従属期間に分割するために、クロック信号に対しそれぞれ９０度、１８０度および２７０度遅延する位相の遅延の型を生成する。位相の遅延したクロック信号のエッジは、各従属期間の開始または終了点で、処理を起動するのに用い得る信号遷移を提供する。
そのような方法の一例を、図１および図２に示す。ここでは、メモリデバイス１０における処理のタイミングが、外部より提供された基準制御クロック信号ＣＣＬＫＲＥＦおよび外部より提供された基準データクロック信号ＤＣＬＫＲＥＦによって規定されている。基準クロック信号ＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦはメモリ制御器１１で発生させられ、コマンドクロックバスおよびデータクロックバスを介してメモリデバイス１０に転送される。基準クロック信号ＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦは、同一の周波数を有するが、基準制御クロック信号ＣＣＬＫＲＥＦは持続的信号であり、基準データクロック信号ＤＣＬＫＲＥＦは非持続的信号であって、即ち、図２に示すように、基準データクロック信号ＤＣＬＫＲＥＦは、各クロック周期Ｔのためのパルスを含まない。基準クロック信号ＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦは、等しい周波数を有するが、コマンドクロックバスとデータクロックバスとの経路（routing）の違いなどにより生成される伝搬時間の相違のために、メモリデバイス１０への到着において遅延時間ＴL分位相がシフトされている。
制御データＣＤ１−ＣＤＮは、基準制御クロック信号ＣＣＬＫＲＥＦのパルスと実質的に同時に各入力端子１２に到達し、各制御データラッチ１６でラッチされる。しかしながら、デバイスが制御データＣＤ１−ＣＤＮを、基準制御クロック信号ＣＣＬＫＲＥＦのエッジ上で即座にラッチすることを試みる場合、制御データは入力端子１２で展開するのに十分な時間を有し得ない。例えば、データがラッチされる時刻までに、入力端子１２での第１の論理状態（例えば０）に相当する電圧は、反対の論理状態（例えば１）に相当する電圧に変化し得ない。制御データＣＤ１−ＣＤＮが、入力端子１２で完全に展開する時間をもたらすには、制御データは、基準制御クロック信号ＣＣＬＫＲＥＦに対して遅延した時刻でラッチされる。遅延時刻ｔ1においてコマンドＣＤ１−ＣＤＮのトリガーラッチング（trigger latching）にクロックエッジを供給するために、遅延回路１８が基準クロック信号ＣＣＬＫＲＥＦを遅延時刻ＴD1分だけ遅延させ、第１の遅延クロック信号ＣＣＬＫＤを生成する。第１の遅延クロック信号ＣＣＬＫＤのエッジは、制御データＣＤ１−ＣＤＮを時刻ｔ1でラッチするために、制御データラッチを起動する。
データＤＡ１−ＤＡＭは、図２の第４および第５のグラフに示すように、基準データクロック信号ＤＣＬＫＲＥＦと実質的同時にデータ端子１４に到達する。各データラッチ２０は、データＤＡ１−ＤＡＭをラッチする。制御データＣＤ１−ＣＤＮに関して、データ端子１４で信号展開の時間を稼ぐためには、データＤＡ１−ＤＡＭが基準データクロック信号ＤＣＬＫＲＥＦの遷移に対して少し遅延してラッチされることが望ましい。遅延したクロックエッジを供給するために、遅延ブロック２２が基準データクロック信号ＤＣＬＫＲＥＦを遅延させ、基準データクロック信号ＤＣＬＫＲＥＦに対して遅延時間ＴD1分だけ遅延する位相のずれたデータクロックＤＣＬＫ１を生成する。
制御データＣＤ１−ＣＤＮおよびデータＤＡ１−ＤＡＭ双方をラッチするために、位相の遅延をいくらか適合させることがしばしば望ましい。例えば、もしクロック周波数が変化すれば、それに応じて従属期間の持続期間も変化する。その結果、遅延クロックＣＣＬＫＤ、ＤＣＬＫＤは、制御データまたはデータのラッチ以前に、十分な信号展開時間を稼ぎ得ない。また、制御データ、データ、クロック信号の転送時間の多様性は、メモリデバイスのクロック信号ＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦに対して制御データＣＤ１−ＣＤＮまたはデータＤＡ１−ＤＡＭの到達時刻をシフトさせる。
可変遅延制御クロックＣＣＬＫＤを生成する可能な方法の一つは、図３に示すように、基準コマンドクロックＣＣＬＫＲＥＦによって駆動され遅延ロックされるループ３８を使用することである。基準制御クロック信号ＣＣＬＫＲＥＦは、Ｍａｎｅａｔｉｓ”Ｌｏｗ−Ｊｉｔｔｅｒ  Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ  ＤＬＬ  ａｎｄ  ＰＬＬ  Ｂａｓｅｄ  ｏｎ  Ｓｅｌｆ−Ｂｉａｓｅｄ  Ｔｅｃｈｎｉｑｕｅｓ，”ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  ＳＯｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ３１（１１）：１７２３−１７３２，Ｎｏｖｅｍｂｅｒ  １９９６に記載されているような、従来の複数の出力可変遅延回路４０に入力される。遅延回路４０は、基準信号ＣＣＬＫＲＥＦに対して増加した遅延で、多数の遅延信号ＣＣＬＫ１−ＣＣＬＫＮを出力する公知の回路である。信号ＣＣＬＫ１−ＣＣＬＫＮの遅延は、制御ポート４２で受け取られる制御信号ＶCONに応答して可変する。
比較器４６および積分器４８から構成されるフィードバック回路４４は、制御信号ＶCONを生成する。フィードバック回路４４は、基準制御クロック信号ＣＣＬＫＲＥＦを比較器４６の入力の一つで受け取り、遅延回路４０からの出力信号ＣＣＬＫＮの一つをフィードバック信号として、比較器４６の他の入力で受け取る。次に、比較器４６は、制御信号ＶCONを生成するために積分器４８で積分された比較信号ＶCOMPを出力する。
公知のように、制御信号ＶCONは、基準制御クロック信号ＣＣＬＫＲＥＦおよびフィードバック信号ＣＣＬＫＮの相対位相に依存している。もしフィードバック信号ＣＣＬＫＮが、基準信号ＣＣＬＫＲＥＦを先導すれば、制御信号ＶCONは、遅延回路４０の遅延を増大させ、これにより、フィードバック信号ＣＣＬＫＮが基準信号ＣＣＬＫＲＥＦの位相となるまで、制御信号ＶCONの規模を低減する。同様に、もしフィードバック信号ＣＣＬＫが基準信号ＣＣＬＫＲＥＦとずれれば、制御信号ＶCONは、遅延回路４０の遅延を、フィードバック電圧ＣＣＬＫＮが基準電圧ＣＣＬＫＲＥＦの位相となるまで遅延させる。
同様の遅延ロックされるループ５０が、基準データクロック信号ＤＣＬＫＲＥＦに応答して遅延データクロック信号ＤＣＬＫ１−ＤＣＬＫＮを生成する。しかしながら、基準制御クロック信号ＣＣＬＫＲＥＦとは異なり、基準データクロック信号ＤＣＬＫＲＥＦは非持続的である。典型的には、基準データクロック信号ＤＣＬＫＲＥＦは、データのブロックがアクセスされたときに、クロックパルスのバースト（burst）として到達する。各バーストの間では、基準データクロック信号ＤＣＬＫＲＥＦは比較的非アクティブであるので、遅延ロックされるループ５０はそのロックを失い得る。結果として、バーストが到達するとき、遅延データクロックＤＣＬＫ１−ＤＣＬＫＮの遅延は、遅延ロックされるループ５０によって適切に調節され得ず、データＤＡ１−ＤＡＭは、ラッチ前にデータバスにおいて、不十分または過剰な展開時間を有し得る。
発明の要旨
高速メモリデバイスは、基準周波数を有する基準クロック信号および、実質的に基準周波数に等しい第２の周波数を有する第２のクロック信号に応答して複数のクロック信号を発生するクロック発生器を備える。クロック信号の第１の組は、基準クロック信号に応答して遅延ロックされるループによって生成される。遅延ロックされるループの遅延ブロックは、基準クロック信号を受け取り、クロック周波数で位相の遅延した複数の信号を生成する。位相の遅延した信号の一つは、比較器にフィードバックされ、ここでフィードバック信号は基準クロック信号と比較される。次に、比較器の出力がフィルタにかけられ、遅延ブロックの遅延を調節するために、遅延ブロックの制御入力に与えられる。次に遅延ロックされるループは、基準クロック信号に対して固定位相を有する複数の出力信号を生成する。
遅延ロックされるループに加えて、クロック発生器は、第２のクロック信号によって供給されるクロック入力を有する第２の遅延ブロックをも備える。第２の遅延ブロックの制御入力は、比較器からの制御信号を受け取り、それにより、比較器は両方の遅延ブロックの制御を出力する。第２の遅延ブロックは、それぞれ第２のクロック信号に対し遅延を有する複数の第２の遅延信号を出力する。第２の遅延信号の可変的遅延を、基準クロック信号で駆動され遅延ロックされるループの出力で制御することにより、第２の遅延信号は、第２のクロック信号が非持続的なデータクロック信号であっても、遅延ロックされたまま維持され得る。
【図面の簡単な説明】
図１は、制御データとデータバスに接続されたメモリデバイスおよびメモリ制御器を有する従来技術メモリシステムのブロック概略図である。
図２は、図１のメモリシステムにおけるコマンド、データ、およびクロック信号のタイミングを示した信号タイミング図である。
図３は、制御およびデータ基準クロック信号によって別個に駆動される、従来技術による遅延ロックされるループの対のブロック図である。
図４は、本発明によるメモリシステムのブロック概略図であり、遅延ロックされるループが、基準クロック信号に応答したコマンドクロック信号を発生し、遅延ロックされるループに結合された可変遅延ブロックが基準データクロック信号に応答してデータクロック信号を発生するクロック発生回路を有するメモリデバイスを備える。
図５は、図４のメモリシステムを備えるコンピュータシステムのブロック概略図である。
発明の詳細な説明
図４に示すように、メモリシステム５２は、メモリ制御器５３の制御下で動作するメモリデバイス５８を備える。メモリ制御器５３は、制御データバス５４およびクロックバス５５によってそれぞれ運ばれる制御データＣＤ１−ＣＤＮおよび基準制御クロック信号ＣＣＬＫＲＥＦを介してメモリデバイス５８を制御する。メモリ制御器５３は、データバス５６を介したデータＤＡ１−ＤＡＭおよびデータクロックバス５７を介したデータクロック信号ＤＣＬＫＲＥＦを同期的に、メモリデバイス５８に供給する。
メモリデバイス５８は、論理制御回路６１の制御下で動作するラッチング回路６０を備える。ラッチング回路６０は、遅延ロックされるループ６２、可変従属（slave）遅延回路６４、制御データラッチ６６、およびデータラッチ６８から構成される。制御データラッチ６６は、制御データバス５４から制御データＣＤ１−ＣＤＮを受け取り、データラッチ６８は、データバス５６上でデータＤＡ１−ＤＡＭを受け取る。加えて、ラッチング回路６０は、基準制御クロック信号ＣＣＬＫＲＥＦおよび基準データクロック信号ＤＣＬＫＲＥＦを各クロックバス５５および５７から受け取る。
上述のように、基準制御クロック信号ＣＣＬＫＲＥＦは、遅延ロックされるループ６２を周波数ｆCCLKで駆動する、持続的なクロック信号である。図３を基準して上述した遅延ロックされるループ３８のように、遅延ロックされるループ６２は、可変遅延回路４０、比較器４６および積分器４８で構成されている。可変遅延回路４０は、従来構成のマルチタップ可変遅延回線７０および選択スイッチ７１から構成されている。遅延回路４０は、いくつかの遅延クロック信号ＣＣＬＫ１−ＣＣＬＫＮを供給し、各信号は周波数ｆCCLKを有し、基準制御クロック信号ＣＣＬＫＲＥＦに対して各時間遅延分だけ遅延する。選択スイッチ７１は、論理制御回路６１の制御下にあり、可変遅延回線７０の出力の一つを、遅延基準クロック信号ＣＣＬＫＤの形で制御データラッチに結合する。論理制御器６１は、制御クロックＣＣＬＫＲＥＦに対してデータクロック期間の約半分遅延したパルスを有する遅延クロック信号ＣＣＬＫ−ＣＣＬＫＮを、遅延クロック信号ＣＣＬＫＤとして選択するためのスイッチ位置を選択する。論理制御器６１は、動作周波数の変化の結果として起こり得るクロック期間の変化を調節するために、スイッチ位置を変化させることができる。上述のように、遅延基準クロック信号ＣＣＬＫＤは、制御データラッチ６６をアクティブにし、それにより、制御データＣＤ１−ＣＤＮをラッチする。次に、ラッチされた制御データＣＤ１−ＣＤＮが、論理制御回路６１で使用可能となる。
図３の回路と異なり、図４のラッチング回路６０は、遅延データクロック信号ＤＣＬＫＤを生成するのに、第２の遅延ロックされるループを使用しない。代わりに、基準データクロック信号ＤＣＬＫＲＥＦが、第２の可変遅延回線８２および第２のスイッチ８３から構成された従属遅延回路６４を駆動する。第２の遅延回線８２の遅延は、積分器４８からの制御信号ＶCONを第２の遅延回線８２の制御入力８４に与えることにより制御される。第２の遅延回線８２の全体的な遅延は、遅延ロックされるループ６２の可変遅延回線７０の遅延に実質的に等しい。しかしながら、従属期間の回数が、遅延回線７０と８２との間では異なり得る。第２の選択スイッチ８３は、遅延データクロックＤＣＬＫＤを生成するため、遅延データクロック信号ＤＣＬＫ１−ＤＣＬＫＮの一つをデータラッチ６８に結合し、これによりデータラッチ６８は、遅延期間ＴD1分だけデータクロックＤＣＬＫＲＥＦに対して遅延される。遅延データクロックＤＣＬＫＤはラッチ６８を起動し、それにより、ラッチデータＤＡ１−ＤＡＭが入力データバス７２に到達する。次に、ラッチ６８によって、ラッチされたデータＤＡ１−ＤＡＭが、読み出し／書き込み回路８４を介してメモリアレイ８２で利用可能となる。
ラッチング回路６０は、図３の遅延ロックされるループ５０を排除するために、基準クロックＣＣＬＫＲＥＦおよび基準データクロックＤＣＬＫＲＥＦの一致クロック期間Ｔを利用していることが、当業者には理解されるであろう。遅延データクロックＤＣＬＫＤの遅延時間ＴD1は、基準データクロックＤＣＬＫＲＥＦに等しい周波数で駆動される遅延ロックされるループ６２により制御されるので、遅延データクロックＤＣＬＫＤは、非持続的な基準データクロックＤＣＬＫＲＥＦのロックがなくとも、非持続的な基準データクロック信号ＤＣＬＫＲＥＦに対し固定された位相関係を有する。
図３の遅延ロックされるループ５０を排除し、基準クロック信号ＣＣＬＫＲＥＦに応じて遅延時間ＴD1を確立することにより、メモリシステム５２は、非持続的信号（ＤＣＬＫＲＥＦ）よりも持続信号（ＣＣＬＫＲＥＦ）に応じて遅延時間ＴD1を確立する。結果として、メモリシステム５２は、持続的に制御された時間遅延ＴD1を供給する一方で、遅延ロックされるループ５０を非持続的データクロック信号ＤＣＬＫＲＥＦにロックしようとすることの困難を排除する。
上記のように、選択スイッチ７１、８３は可変遅延回路４０、６４の出力を選択的に各ラッチ６６、６８に結合する。選択スイッチ７１、８３の位置は、論理制御回路６１により選択される。好ましくは、選択スイッチ位置は、メモリデバイス５８が製造されるときに、論理制御器６１にプログラムされている。しかしながら、メモリデバイス５８が一つ以上の周波数で使用されていたり、データまたはコマンドの到達時刻が、各基準クロックＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦに対して可変であるときは、メモリ制御器５３が、修正された選択スイッチ位置を規定するため、論理制御回路６１にコマンドを送り得る。従って、マルチタップ可変遅延回線７０を選択スイッチ７１、８３と組み合わせて用いることは、メモリデバイス５８が多様な動作条件または周波数に「調整」されていることを可能にする。
図５は、メモリ制御器５３および図４のメモリデバイス５８を３つ備えるコンピュータシステム２００のブロック概略図である。コンピュータシステム２００は、所望の演算およびタスクを行うためのソフトウエアを実行するなどコンピュータ機能を行うために、プロセッサ２０２を備える。またプロセッサ２０２は、メモリ制御器５３をアクティブにするため、コマンド、アドレス、およびデータバス２１０を備え、これにより、メモリデバイス５８との読み出しおよび書き込みを制御する。キーパッドまたはマウスのような、一つ以上の入力デバイス２０４がプロセッサ２０２に結合されており、そこからオペレータはデータを手動で入力できる。一つ以上の出力デバイス２０６が、出力データを表示するか、またはプロセッサ２０２によって生成されたデータを出力するために、プロセッサ２０２に結合されている。出力デバイスの例には、プリンタおよびビデオ表示ユニットがある。一つ以上のデータ記憶デバイス２０８が、外部記憶媒体（図示せず）からのデータの記憶または検索を行うために、プロセッサに結合されている。記憶デバイス２０８および記憶媒体の例には、ハードディスクおよびフロッピーディスクを受けるドライブ、テープカセット、ならびにコンパクトディスク読み出し専用メモリがある。
本発明を例示目的のみの実施形態で説明してきたが、本発明の精神および範囲から逸れることなく様々な変更が可能であり得る。例えば、図５のコンピュータシステム２００は、３つのメモリデバイス５８しか備えていないが、より多い数またはより少ない数のメモリデバイス５８がコンピュータシステム２００に含み得る。同様に、遅延ロックされるループ６２のフィードバック部は、比較器４６および積分器４８しか備えていないが、可変遅延回線７０、８２を制御するために他の回路も使用し得る。また、他のフィードバック要素が比較器４６および積分器４８を置き換え得ることは、当業者には理解される。例えば、比較器４６は、いかなる公知の位相比較または検出回路とも置き換えが可能であり、積分器４８は従来のループフィルタと置き換え可能である。さらに、制御データおよびデータが、基準クロックＣＣＬＫＲＥＦ、ＤＣＬＫＲＥＦに対して一定の位相でラッチされるようメモリデバイス５８が動作するところでは、可変遅延回線７０、８２は一つの出力のみ有する。また本明細書では、遅延ロックされるループ６２および追加の可変遅延ブロック８２の組み合わせがラッチング回路の一部として記載されているが、他の多様な回路が、この組み合わせを援用するよう開発され得る。さらに、本明細書では、可変遅延回線７０、８２の出力がラッチ６６、６８を駆動するように示してあるが、メモリデバイス５８内で、ラッチに加えて、またはラッチ以外の動作タイミングを制御する他の回路も、この出力が駆動し得る。さらに、本明細書に記載されている例示的実施形態は、基準クロック信号ＣＣＬＫＲＥＦをロックするために、遅延ロックされるループ６２を用いているが、当業者であれば、本明細書に記載されている回路を、ロッキングのための位相ロックされるループを使用するように容易に調節し得る。従って、本発明は添付の請求の範囲以外によって限定されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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