(57)【特許請求の範囲】
【請求項１】
隣接する水平ｎ画素×垂直ｎ画素の画像信号に対して、少なくとも第１次元及び第２次元の直交変換処理を施してｎ×ｎ個の直交変換係数を得る際に、前記第２次元の直交変換処理における直交変換の次数を変化させることのできる変換符号化装置であり、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して水平方向の直交変換処理を施すと共に、前記入力される水平ｎ画素×垂直ｎ画素における垂直方向ライン毎に１つのＤＣ成分を示すＤＣ係数をそれぞれ出力する第１の直交変換手段と、
前記第１の直交変換手段からの出力に対して垂直方向の直交変換処理を施す第２の直交変換処理手段と、
前記第１の直交変換手段から出力されるＤＣ係数に基づき、前記画像信号の動きの有無を検出する動き検出手段とを備え、
前記動き検出手段は、前記第１の直交変換手段により出力される垂直方向ｎラインの前半ｎ／２ラインにおけるＤＣ係数の加算値と後半ｎ／２ラインにおけるＤＣ係数の加算値との差をＳ、前記第１の直交変換手段が出力する垂直方向偶数ライン目におけるＤＣ係数の加算値と奇数ライン目におけるＤＣ係数の加算値との差をＭとしたときに、
前記Ｓ及びＭの値を比較することによりＳ≧Ｍである場合は、前記第２の直交変換処理手段における直交変換の次数をｎ次とし、前記第２の直交変換手段は、前記入力される水平ｎ画素×垂直ｎ画素の画像信号における垂直方向ｎラインに対して全てまとめて直交変換処理を施す一方、
Ｓ＜Ｍである場合は、前記第２の直交変換処理手段における直交変換の次数をｎ／２次とし、前記第２の直交変換手段は、前記入力される水平ｎ画素×垂直ｎ画素の垂直方向偶数ライン目の画像信号と、垂直方向奇数ライン目の画像信号とに対して夫々別々に直交変換処理を施すことを特徴とする変換符号化装置。
【請求項２】
隣接する水平ｎ画素×垂直ｎ画素の画像信号に対して、少なくとも第１次元及び第２次元の直交変換処理を施してｎ×ｎ個の直交変換係数を得る際に、前記第２次元の直交変換処理における直交変換の次数を変化させることのできる変換符号化方法であり、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して水平方向の直交変換処理を施すと共に垂直方向の直交変換処理を施し、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して前記水平方向の直交変換処理を施すことにより垂直方向ライン毎に１つずつＤＣ成分を示すＤＣ係数を得て、垂直方向ｎラインの前半ｎ／２ラインにおけるＤＣ係数の加算値と後半ｎ／２ラインにおけるＤＣ係数の加算値との差をＳ、垂直方向偶数ライン目におけるＤＣ係数の加算値と奇数ライン目におけるＤＣ係数の加算値との差をＭとしたときに、
前記Ｓ及びＭの値を比較することによりＳ≧Ｍである場合は、前記垂直方向の直交変換処理における直交変換の次数をｎ次とし、前記入力される水平ｎ画素×垂直ｎ画素の画像信号における垂直方向ｎラインに対して全てまとめて垂直方向の直交変換処理を施す一方、
Ｓ＜Ｍである場合は、前記垂直方向の直交変換処理手段における直交変換の次数をｎ／２次とし、前記入力される水平ｎ画素×垂直ｎ画素の垂直方向偶数ライン目の画像信号と、垂直方向奇数ライン目の画像信号とに対して夫々別々に垂直方向の直交変換処理を施すことを特徴とする変換符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレーム内で隣接する水平ｎ画素×垂直ｎ画素の画像信号に対して２次元以上の変換符号化をする際に、フレーム内で変換符号化するモードとフィールド内で変換符号化するモードとを切り替え可能である変換符号化装置及び変換符号化方法に関する。
【０００２】
【従来の技術】
民生用デジタルビデオ装置の規格として、ＤＶと呼ばれる規格が提案され、製品化されている。
このＤＶ規格によるデジタル信号記録再生装置では、「図解デジタルビデオ読本」Ｐ４１〜Ｐ６０（久保田  幸雄  編著、オーム社、１９９５年）に記載される如く水平ｎ画素×垂直ｎ画素に区切られた矩形ブロックに対してＤＣＴ(Discrete Cosine  Transform)を行う際に、動きのないフレーム画像信号では水平８画素×垂直８画素の矩形ブロックでＤＣＴを行う一方、動きのあるフレーム画像信号では、水平８画素×垂直８画素を偶数フィールドと奇数フィールドとの２つの矩形ブロックに分割し、水平８画素×垂直４画素よりなる２つの矩形ブロックに対して夫々ＤＣＴを行っている。
【０００３】
図６は、このような２つのＤＣＴモードを有する従来の変換符号化装置の構成を示す図であり、水平８画素×垂直８画素のフレーム画像信号に対して水平方向ＤＣＴ回路１で水平方向のＤＣＴが行われた後にこの情報が一旦ＲＡＭ２に蓄積され、その後、垂直方向ＤＣＴ回路３で垂直方向のＤＣＴが行われる。
【０００４】
垂直方向ＤＣＴ回路３は、フレーム内ＤＣＴモードとフィールド内ＤＣＴモードとを備え、入力される水平８画素×垂直８画素のフレーム画像信号に対して動き検出回路４が画像信号の動きの有無を判別し、その判別結果に応じて垂直方向ＤＣＴ回路３におけるＤＣＴモードが選択される。
【０００５】
図７は、入力フレーム画像信号に垂直方向のエッジが存在し、かつこのエッジが水平方向に動いている状態を示している。つまり、水平８画素×垂直８画素のフレーム画像信号における偶数フィールドの画像信号と奇数フィールドの画像信号との間には時間的なずれがあるため、夫々のフィールド間では、エッジの位置がずれている。このようなエッジのずれは、例えばビデオカメラでズーム処理、パン処理等をした際の画像信号に多く発生している。
【０００６】
このようなフィールド間でエッジのずれが発生している画像信号は、エッジずれが発生している部分における垂直方向の画素の相関が低く、高域成分が大きくなっているが、偶数フィールドよりなる水平８画素×垂直４画素の矩形ブロックと奇数フィールドよりなる水平８画素×垂直４画素の矩形ブロックとに分割してＤＣＴを行うことによりＤＣＴ後の係数を集中させることが可能となる。
【０００７】
従って、動き検出回路４は水平８画素×垂直８画素のフレーム画像信号に対してこのようなエッジのずれ、即ち動きを検出し、動きがないと判別された場合には水平方向ＤＣＴ回路３がフレーム内ＤＣＴモードを選択し、動きがあると判別された場合には水平方向ＤＣＴ回路３がフィールド内ＤＣＴモードを選択するよう制御している。そして、このようにＤＣＴ係数を集中させた矩形ブロックに対して、公知のジグザグスキャン、量子化、ゼロランレングス符号化等の処理をすることにより、高能率の圧縮符号化を行うことが可能となる。
【０００８】
ここで、式１は、動き検出回路４で行われる一般的な動き検出のための演算処理を示すものであり、ＳＵＭが所定値以上である場合には、フィールド内ＤＣＴモードが選択され、ＳＵＭが所定値に満たない場合には、フレーム内ＤＣＴモードが選択される。
【０００９】
【式１】
0003937646.tif 000002
【００１０】
なお、式１において、ｉは水平８画素×垂直８画素における垂直方向のライン番号、ｊは水平８画素×垂直８画素における水平方向の画素番号を夫々示している。
【００１１】
【発明が解決しようとする課題】
ところが、以上のような動き検出の方法では、水平方向ＤＣＴ回路１及び垂直方向ＤＣＴ回路３での大規模な演算に加え、更に動き検出のために各矩形ブロック毎に６３回の加減算、８回の絶対値化、１回の比較の演算が必要となり、演算回数が多い。
また、このような変換符号化装置をバッテリー駆動される機器に搭載した場合には、その演算回数に応じて消費電力も大きくなるため、機器の駆動時間の長時間化を妨げることにもなる。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下の１）〜２）に記載の手段よりなる。
すなわち、
１）隣接する水平ｎ画素×垂直ｎ画素の画像信号に対して、少なくとも第１次元及び第２次元の直交変換処理を施してｎ×ｎ個の直交変換係数を得る際に、前記第２次元の直交変換処理における直交変換の次数を変化させることのできる変換符号化装置であり、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して水平方向の直交変換処理を施すと共に、前記入力される水平ｎ画素×垂直ｎ画素における垂直方向ライン毎に１つのＤＣ成分を示すＤＣ係数をそれぞれ出力する第１の直交変換手段と、
前記第１の直交変換手段からの出力に対して垂直方向の直交変換処理を施す第２の直交変換処理手段と、
前記第１の直交変換手段から出力されるＤＣ係数に基づき、前記画像信号の動きの有無を検出する動き検出手段とを備え、
前記動き検出手段は、前記第１の直交変換手段により出力される垂直方向ｎラインの前半ｎ／２ラインにおけるＤＣ係数の加算値と後半ｎ／２ラインにおけるＤＣ係数の加算値との差をＳ、前記第１の直交変換手段が出力する垂直方向偶数ライン目におけるＤＣ係数の加算値と奇数ライン目におけるＤＣ係数の加算値との差をＭとしたときに、
前記Ｓ及びＭの値を比較することによりＳ≧Ｍである場合は、前記第２の直交変換処理手段における直交変換の次数をｎ次とし、前記第２の直交変換手段は、前記入力される水平ｎ画素×垂直ｎ画素の画像信号における垂直方向ｎラインに対して全てまとめて直交変換処理を施す一方、
Ｓ＜Ｍである場合は、前記第２の直交変換処理手段における直交変換の次数をｎ／２次とし、前記第２の直交変換手段は、前記入力される水平ｎ画素×垂直ｎ画素の垂直方向偶数ライン目の画像信号と、垂直方向奇数ライン目の画像信号とに対して夫々別々に直交変換処理を施すことを特徴とする変換符号化装置。
２）隣接する水平ｎ画素×垂直ｎ画素の画像信号に対して、少なくとも第１次元及び第２次元の直交変換処理を施してｎ×ｎ個の直交変換係数を得る際に、前記第２次元の直交変換処理における直交変換の次数を変化させることのできる変換符号化方法であり、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して水平方向の直交変換処理を施すと共に垂直方向の直交変換処理を施し、
入力される水平ｎ画素×垂直ｎ画素の画像信号に対して前記水平方向の直交変換処理を施すことにより垂直方向ライン毎に１つずつＤＣ成分を示すＤＣ係数を得て、垂直方向ｎラインの前半ｎ／２ラインにおけるＤＣ係数の加算値と後半ｎ／２ラインにおけるＤＣ係数の加算値との差をＳ、垂直方向偶数ライン目におけるＤＣ係数の加算値と奇数ライン目におけるＤＣ係数の加算値との差をＭとしたときに、
前記Ｓ及びＭの値を比較することによりＳ≧Ｍである場合は、前記垂直方向の直交変換処理における直交変換の次数をｎ次とし、前記入力される水平ｎ画素×垂直ｎ画素の画像信号における垂直方向ｎラインに対して全てまとめて垂直方向の直交変換処理を施す一方、
Ｓ＜Ｍである場合は、前記垂直方向の直交変換処理手段における直交変換の次数をｎ／２次とし、前記入力される水平ｎ画素×垂直ｎ画素の垂直方向偶数ライン目の画像信号と、垂直方向奇数ライン目の画像信号とに対して夫々別々に垂直方向の直交変換処理を施すことを特徴とする変換符号化方法。
【００２１】
【発明の実施の形態】
図１は、第１の実施例に係る変換符号化装置の構成を示す図であり、ＲＡＭ２及び垂直方向ＤＣＴ回路３に関しては、図６で説明した従来の変換符号化装置と同一の構成であるため、同一の符号を付してある。一方、図２は、水平方向ＤＣＴ回路１１の内部構成を示す図であり、水平方向ＤＣＴ回路１１は、水平方向ＤＣＴ処理部と動き検出部とにより構成される。
【００２２】
なお、図６を用いて説明した従来の変換符号化装置における水平方向ＤＣＴ回路１の内部構成は、図１に示す水平方向ＤＣＴ処理部の構成と同一となっている。即ち、本発明に係る変換符号化装置は、従来の水平方向ＤＣＴ回路に対して動き検出部をその内部に加えた構成となっている。
【００２３】
ここで、水平方向ＤＣＴ処理部は、水平８画素×垂直８画素の画像信号がシリアルに入力され、これをパラレル変換して８画素単位で出力するシリアル／パラレル変換回路（Ｓ／Ｐ変換）１１ａ、シリアル／パラレル変換回路１１ａから出力される８画素分の画素信号にＤＣＴを施すＦＤＣＴ回路１１ｂ、ＦＤＣＴ回路１１ｂから出力される各ＤＣＴ係数（Ｃ０乃至Ｃ７）をシリアル変換して出力するパラレル／シリアル変換回路（Ｐ／Ｓ変換）１１ｃにより構成される。
【００２４】
また、動き検出部は、水平方向ＤＣＴ処理部のＦＤＣＴ回路１１ｂから出力されるＤＣＴ係数（Ｃ０）が入力される符号選択回路（１／−１）１１ｄ及び１１ｇ、符号選択回路１１ｄ及び１１ｇから出力される値とレジスタ（ｒｅｇ．）１１ｆ及び１１ｉから出力される値とを加算する加算器１１ｅ及び１１ｈ、レジスタ１１ｆから出力される値とレジスタ１１ｉから出力される値とを比較して、その比較結果に応じた信号を垂直方向ＤＣＴ回路３に出力して、フレーム内ＤＣＴモードとフィールド内ＤＣＴモードとを選択させる比較回路１１ｊにより構成される。
【００２５】
なお、ここで、符号選択回路１１ｄ及び１１ｇには、図示しない制御手段からの制御信号が入力されており、符号選択回路１１ｄ及び１１ｇは、入力される制御信号に基づきＦＤＣＴ回路１１ｂからのＤＣＴ係数（Ｃ０）に＋あるいは−の一方の符号を付して出力している。
【００２６】
次に、本発明に係る変換符号化装置の動作を説明する。
水平８画素×垂直８画素よりなる矩形ブロックの画像信号が先頭ラインの先頭画素から順に８画素分（１ライン分）入力されるとシリアル／パラレル変換回路１１ａはこれをＦＤＣＴ１１ｂに対してパラレル出力し、ＦＤＣＴ回路１１ｂは、１ライン分の画素に対する８次のＤＣＴを行う。
【００２７】
なお、ＦＤＣＴ回路１１ｂから出力されるＤＣＴ係数（Ｃ０乃至Ｃ７）におけるＣ０は、ＤＣ係数、そしてＣ１乃至Ｃ７は、ＡＣ係数を示しており、ＡＣ係数の内でもＣ１が最も低域成分に関するＡＣ係数で、Ｃ７が最も高域成分に関するＡＣ係数となっている。
【００２８】
そして、パラレル／シリアル変換回路１１ｃは、ＦＤＣＴ回路１１ｂからのＤＣ係数（Ｃ０）及びＡＣ係数（Ｃ１乃至Ｃ７）をシリアル変換してＲＡＭ２に出力する。そして、この動作を８ライン分繰り返すことにより、水平８画素×垂直８画素よりなる矩形ブロックの水平方向のＤＣＴが完了し、このＤＣＴにより得られたＤＣＴ係数がＲＡＭ２に蓄えられる。
【００２９】
一方、動き検出部における符号選択回路１１ｄ及び１１ｇには、ＦＤＣＴ回路１１ｂから出力された各ライン毎のＤＣ係数（Ｃ０）が入力されており、符号選択回路１１ｄ及び１１ｇは、図示しない制御手段からの制御信号に基づき、このＤＣ係数に＋あるいは−の符号を付して出力している。
【００３０】
ここで、符号選択回路１１ｄ及び１１ｇの動作について詳述すると、符号選択回路１１ｄは、矩形ブロックあたりに入力される８つのＤＣ係数に対して、先頭の４つのＤＣ係数（前半の４つのＤＣ係数）は＋の符号、その後の４つのＤＣ係数（後半の４つのＤＣ係数）は−の符号を付して出力する一方、符号選択回路１１ｇは、先頭のＤＣ係数から順に＋、−、＋、−、…というかたちで入力されるＤＣ係数毎に符号を変えて出力する。
【００３１】
そして、加算器１１ｅ及びレジスタ１１ｆ、また加算器１１ｈ及びレジスタ１１ｉにより符号選択回路１１ｄ及び１１ｇから順次出力される値が夫々積算されて、８ライン分のＤＣ係数の値を積算した時点で比較回路１１ｊにてレジスタ１１ｆから出力される値の絶対値とレジスタ１１ｉから出力される値の絶対値との何れの値が大きいかが検出される。
【００３２】
即ち、ＦＤＣＴ回路１１ｂが出力する先頭ラインから最終ラインまでの８つのＤＣ係数を夫々Ｄ０乃至Ｄ７とした場合に、以下に示すＳの値とＭの値とが比較されて、Ｓ≧Ｍである場合にはフレーム内ＤＣＴモード、Ｓ＜Ｍである場合にはフィールド内ＤＣＴモードが選択される。
Ｓ＝ａｂｓ（Ｄ０＋Ｄ１＋Ｄ２＋Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７）
Ｍ＝ａｂｓ（Ｄ０−Ｄ１＋Ｄ２−Ｄ３＋Ｄ４−Ｄ５＋Ｄ６−Ｄ７）
但し、ａｂｓ（）は絶対値演算を意味する
【００３３】
図３は、垂直方向にエッジが存在する水平８画素画素×垂直８画素の画像信号を示している。ここでは、説明をわかり易くするため、各画素の値を０あるいは１の値で示しているが、実際にはディジタル化された８ビット等の値である。なお、図３（ａ）は、垂直方向のエッジが動いていない場合、図３（ｂ）は、垂直方向のエッジが動いている場合を示している。
【００３４】
図３（ａ）に示すように、垂直方向のエッジに動きがない場合、Ｓ＝０、Ｍ＝０であるため、フレーム内ＤＣＴモードが選択される。また、図３（ｂ）に示すように、垂直方向のエッジに動きがある場合、Ｓ＝０、Ｍ＝１２であるためフィールド内ＤＣＴモードが選択される。
【００３５】
このように、水平８画素×垂直８画素のフレーム画像信号内の垂直方向のエッジに動きがない場合には、フレーム内ＤＣＴモードが選択される一方、垂直方向のエッジに動きがある場合には、フィールド内ＤＣＴモードが選択されて、夫々選択されたＤＣＴモードにより、より圧縮効率の高い高能率圧縮符号化を行うことが可能となる。
【００３６】
また、図４は、斜め方向にエッジが存在する水平８画素×垂直８画素の画像信号を示しており、図４（ａ）は、斜め方向のエッジが動いていない場合、図４（ｂ）は、斜め方向のエッジが動いている場合を示している。
【００３７】
図４（ａ）及び（ｂ）に示すように、斜め方向のエッジが存在する場合は、動きがない場合も動きがある場合も、Ｓ＝１６、Ｍ＝４であるため、フレーム内ＤＣＴモードが選択される。このように、斜め方向のエッジが存在する場合には、エッジの動きの有無に拘わらずフレーム内ＤＣＴモードが選択されるが、斜め方向のエッジが存在する場合には、何れもモードを選択しても垂直方向の画素の相関が低くなっており、このような場合には、フレーム内ＤＣＴモードを選択した方が、ＤＣＴ後の係数をより集中させ易い。
【００３８】
動き検出部における以上のような動作により、垂直方向ＤＣＴ回路３におけるフレーム内ＤＣＴモードと、フィールド内ＤＣＴモードとを切り替えるための信号が比較回路１１ｊから出力され、垂直方向ＤＣＴ回路３で夫々のモードによりＤＣＴが行われる。なお、比較回路１１ｊから出力される信号は、ＲＡＭ２にも入力され、夫々のモードにおいて必要なＤＣＴ係数が垂直方向ＤＣＴ回路３に読み出されることは言うまでもない。
【００３９】
以上のような動き検出方法によると、水平８画素×垂直８画素のフレーム画像信号の矩形ブロックに対して、１４回の加減算、２回の絶対値化、１回の比較の演算で動き検出を行うことができる。このように、本発明に係る変換符号化装置では、ＦＤＣＴ１１ｂから出力されるＤＣＴ係数の一部を用いて動き検出部で演算を行い、垂直方向ＤＣＴ回路３でのＤＣＴモードを選択しているため、少ない演算回数にてＤＣＴモードを決定できる。
【００４０】
次に、第２の実施例に係る変換符号化装置の構成について説明する。第２の実施例に係る変換符号化装置は、第１の実施例に係る変換符号化装置の動き検出部にオフセット回路を加えたものであり、図５に示す如く構成となっている。即ち、図２で示した動き検出部にオフセット回路（ｏｆｆｓｅｔ）１１ｋが付加された構成となっている。
【００４１】
ここで、オフセット回路１１ｋにおける値をＯＦＦとした場合に、比較回路１１ｊがＳ＋ＯＦＦ≧Ｍである場合にはフレーム内ＤＣＴモード、Ｓ＋ＯＦＦ＜Ｍである場合にはフィールド内ＤＣＴモードとなるよう垂直方向ＤＣＴ回路３を制御している。
【００４２】
なお、水平方向ＤＣＴ回路１１に入力される画像信号の信号形態としては、輝度信号と色信号とが考えられるが、一般的に色信号は輝度信号に比べて信号の帯域が狭いので、そのような帯域の狭い色信号を変換符号化する場合には、フィールド内ＤＣＴモードを選択するよりフレーム内ＤＣＴモードを選択する方がＤＣＴ後の係数をより集中させ易い。
【００４３】
従って、色信号を変換符号化する際のＯＦＦの値を、輝度信号を変換符号化する際のＯＦＦの値に比べて大きく設定することにより、色信号を変換符号化する際にフレーム内ＤＣＴモードが選択される確率をより高めることが可能となる。
【００４４】
なお、以上の実施例では、フレーム内ＤＣＴモードを水平８画素×垂直８画素とし、フィールド内ＤＣＴモードを水平８画素×垂直４画素とした例を示したが、これに限らず、夫々のＤＣＴモードを他の画素数により構成しても構わないことは言うまでもない。
【００４５】
また、以上の実施例では、垂直方向ＤＣＴ回路３でのＤＣＴモードを決定するための演算を行う動き検出部を水平方向ＤＣＴ回路１１の内部に設けたが、水平方向ＤＣＴ回路１１と別の構成としても構わないことは言うまでもない。
【００４６】
また、以上の実施例では、フレーム内で隣接する画像信号に対して水平方向及び垂直方向のＤＣＴを行う例を示したが、直交変換であればＤＣＴに限らず他の変換符号化であっても構わないことは言うまでもない。
【００４７】
【発明の効果】
本発明に係る変換符号化装置及び変換符号化方法によれば、第１次元の直交変換処理により得られるＤＣ係数を用いて第２次元の直交変換処理における直交変換の次数を変換させているため、少ない演算回数にて第２次元の直交変換処理における直交変換の次数を決定できるという効果を奏する。
【００４８】
また、入力画像信号に動きありと検出された場合には、垂直方向偶数ライン目の画像信号と、垂直方向奇数ライン目の画像信号とに対し夫々別々に垂直方向の直交変換処理施すため、入力画像信号に応じて直交変換後の係数をより集中させることが可能となる。
【図面の簡単な説明】
【図１】本発明に係る変換符号化装置の構成を示す図である。
【図２】本発明に係る変換符号化装置における水平方向ＤＣＴ回路１１の内部構成を示す図である。
【図３】垂直方向にエッジが存在する場合の画像信号を示す図である。
【図４】斜め方向にエッジが存在する場合の画像信号を示す図である。
【図５】本発明の第２の実施例に係る変換符号化装置における水平方向ＤＣＴ回路１１の内部構成を示す図である。
【図６】従来の変換符号化装置の構成を示す図である。
【図７】フレーム内ＤＣＴモードとフィールド内ＤＣＴモードとを説明するための図である。
【符号の説明】
１、１１・・・水平方向DCT回路
２…ＲＡＭ
３…垂直方向ＤＣＴ回路
４…動き検出回路
１１ａ・・・シリアル／パラレル変換回路
１１ｂ・・・ＦＤＣＴ回路
１１ｃ・・・パラレル／シリアル変換回路
１１ｄ、１１ｇ・・・符号選択回路
１１ｅ、１１ｈ…加算器
１１ｆ、１１ｉ…レジスタ
１１ｊ・・・比較回路
１１ｋ・・・オフセット回路
【図１】
0003937646.tif 000003
【図２】
0003937646.tif 000004
【図３】
0003937646.tif 000005
【図４】
0003937646.tif 000006
【図５】
0003937646.tif 000007
【図６】
0003937646.tif 000008
【図７】
0003937646.tif 000009