(57)【特許請求の範囲】
【請求項１】
拡散スペクトル・クロック信号を提供するスペクトル・クロックを有するクロック制御電子装置であって、該スペクトル・クロックが、
複数のディジタル値から成るテーブルを保存するプログラマブル・メモリと、
第１カウンタであり、当該第１カウンタの種々のカウントで決定される前記テーブルの種々の部分で該テーブルにアクセスする第１カウンタと、
スイッチング回路であって、その稼働状態の際に前記プログラマブル・メモリに保存された前記ディジタル値を転送し、その初期化状態の際に前記プログラマブル・メモリの初期化データを転送するスイッチング回路と、
前記スイッチング回路が前記初期化状態の際に前記スイッチング回路から転送された前記プログラマブル・メモリの初期化データを受け取り、前記スイッチング回路が前記稼働状態である際に前記スイッチング回路から転送され、かつ、前記第１カウンタの前記種々のカウントによってアドレス表示された前記各ディジタル値を受け取る第２カウンタであり、当該第２カウンタの前記ディジタル値各々の受け取り後に当該第２カウンタを歩進させることから成る第２カウンタと、
位相検出器であり、２つの入力の位相に関する差に応じて、当該位相検出器における前記２つの入力の位相差を示す出力を作り出す位相検出器であり、所定値に達するに及んで前記第２カウンタが出力信号を提供し、該出力信号が前記第１カウンタのカウントを歩進させ、前記出力信号が前記位相検出器へ１つの入力を提供することから成る位相検出器と、
前記位相検出器の第２の入力を提供する基準信号源と、
前記位相検出器の前記出力を受け取る電圧制御発振器であって、受け取った位相検出器の前記出力によって位相ロックドループを形成し、当該位相ロックドループの出力として拡散スペクトル・クロック信号を提供することから成る電圧制御発振器と、
を備えるクロック制御電子装置。
【請求項２】
前記位相ロックドループの出力と前記第２カウンタの入力との間に第３カウンタを更に備える、請求項１に記載のクロック制御電子装置。
【請求項３】
第１レジスタを更に備え、前記第１レジスタがプログラム可能であり、前記第１レジスタの出力が前記第３カウンタのリセットに及んで該第３カウンタにディジタル値を提供する、請求項２に記載のクロック制御電子装置。
【請求項４】
第２レジスタ及び加算器を更に備え、前記加算器が２つの入力及び１つの出力を有し、前記加算器における前記２つの入力の内の一方が前記プログラマブル・メモリからの前記ディジタル値を受け取り、前記加算器における前記２つの入力の内の他方が前記第２レジスタの内容を受け取り、前記加算器の前記１つの出力が前記第２カウンタのリセット時に該第２カウンタにディジタル値を提供する、請求項１に記載のクロック制御電子装置。
【請求項５】
第２レジスタ及び加算器を更に備え、前記加算器が２つの入力及び１つの出力を有し、前記加算器における前記２つの入力の内の一方が前記プログラマブル・メモリからの前記ディジタル値を受け取り、前記加算器における前記２つの入力の内の他方が前記第２レジスタの内容を受け取り、前記加算器の前記１つの出力が前記第２カウンタのリセット時に該第２カウンタにディジタル値を提供する、請求項２に記載のクロック制御電子装置。
【請求項６】
第２レジスタ及び加算器を更に備え、前記加算器が２つの入力及び１つの出力を有し、前記加算器における前記２つの入力の内の一方が前記プログラマブル・メモリからの前記ディジタル値を受け取り、前記加算器における前記２つの入力の内の他方が前記第２レジスタの内容を受け取り、前記加算器の前記１つの出力が前記第２カウンタのリセット時に該第２カウンタにディジタル値を提供する、請求項３に記載のクロック制御電子装置。
【請求項７】
前記第２レジスタがプログラム可能である、請求項４に記載のクロック制御電子装置。
【請求項８】
前記第２レジスタがプログラム可能である、請求項５に記載のクロック制御電子装置。
【請求項９】
前記第２レジスタがプログラム可能である、請求項６に記載のクロック制御電子装置。
【請求項１０】
拡散スペクトル・クロック信号を提供するスペクトル・クロックを有するクロック制御電子装置であって、該スペクトル・クロックが、
複数のディジタル値から成るテーブルを保存するプログラマブル・メモリと、
第１カウンタであり、当該第１カウンタの種々のカウントで決定される前記テーブルの種々の部分で該テーブルにアクセスする第１カウンタと、
前記第１カウンタの前記種々のカウントによってアドレス表示され、前記各プログラマブル・メモリに保存された前記ディジタル値を受け取る第２カウンタであり、当該第２カウンタの前記ディジタル値各々の受け取り後に当該第２カウンタを歩進させることから成る第２カウンタと、
位相検出器であり、２つの入力の位相に関する差に応じて、当該位相検出器における前記２つの入力の位相差を示す出力を作り出すことから成る位相検出器と、
前記位相検出器の前記出力を受け取る入力と第３カウンタに接続された出力とを有する電圧制御発振器であり、前記第３カウンタの出力が前記第２カウンタの入力に接続されており、前記第２カウンタの出力が前記位相検出器における２つの入力の内の一方を提供することから成る電圧制御発振器と、
位相ロックドループを形成すべく、前記位相検出器における２つの入力の内の他方を提供する基準信号源であり、前記位相ロックドループの出力として拡散スペクトル・クロック信号を提供することから成る基準信号源と、
を備えるクロック制御電子装置。
【請求項１１】
第１レジスタと２つの入力及び１つの出力を有する加算器とを更に備え、前記加算器における前記２つの入力の内の一方が前記プログラマブル・メモリからの前記ディジタル値を受け取り、前記加算器における前記２つの入力の内の他方が前記第１レジスタの内容を受け取り、前記加算器の前記１つの出力が前記第２カウンタのリセット時に該第２カウンタにディジタル値を提供する、請求項１０に記載のクロック制御電子装置。
【請求項１２】
第２レジスタを更に備え、前記第２レジスタがプログラム可能であり、前記第２レジスタが前記第３カウンタのリセットに及んで該第３カウンタにディジタル値を提供する、請求項１０に記載のクロック制御電子装置。
【請求項１３】
第２レジスタを更に備え、前記第２レジスタがプログラム可能であり、前記第２レジスタが前記第３カウンタのリセットに及んで該第３カウンタにディジタル値を提供する、請求項１１に記載のクロック制御電子装置。
【請求項１４】
前記第１レジスタがプログラム可能である、請求項１１に記載のクロック制御電子装置。
【請求項１５】
前記第１レジスタがプログラム可能である、請求項１３に記載のクロック制御電子装置。
【請求項１６】
スイッチング回路であって、その稼働状態の際に前記プログラマブル・メモリの内容を前記第２カウンタへ転送し、その初期化状態の際に前記プログラマブル・メモリの初期化データを前記第２カウンタへ転送するスイッチング回路を更に備える、請求項１０に記載のクロック制御電子装置。
【請求項１７】
スイッチング回路を更に備え、前記スイッチング回路の出力が、その稼働状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの内容を提供し、その初期化状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの初期化データを提供する、請求項１１に記載のクロック制御電子装置。
【請求項１８】
スイッチング回路であって、その稼働状態の際に前記プログラマブル・メモリの内容を前記第２カウンタへ転送し、その初期化状態の際に前記プログラマブル・メモリの初期化データを前記第２カウンタへ転送するスイッチング回路を更に備える、請求項１２に記載のクロック制御電子装置。
【請求項１９】
スイッチング回路を更に備え、前記スイッチング回路の出力が、その稼働状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの内容を提供し、その初期化状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの初期化データを提供する、請求項１３に記載のクロック制御電子装置。
【請求項２０】
スイッチング回路を更に備え、前記スイッチング回路の出力が、その稼働状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの内容を提供し、その初期化状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの初期化データを提供する、請求項１４に記載のクロック制御電子装置。
【請求項２１】
スイッチング回路を更に備え、前記スイッチング回路の出力が、その稼働状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの内容を提供し、その初期化状態の際、前記加算器における前記２つの入力の内の一方に前記プログラマブル・メモリの初期化データを提供する、請求項１５に記載のクロック制御電子装置。
【発明の詳細な説明】
【０００１】
発明の分野
本発明はディジタル回路の分野に関し、より詳細には、測定可能な電磁干渉（ＥＭＩ）放射を低減したクロック回路に関する。
【０００２】
発明の背景
拡散スペクトル・クロッキングによるＥＭＩの効果的な低減は、本願発明の発明者が発明者ともなっている２つの特許に示されている。これら合衆国特許番号は第５，４８８，６２７号及び第５，６３１，９２０号である。これら特許双方は拡散アルゴリズムがメモリ内にアドレスされたディジットを異ならせることによって保存されている回路を示している。そのメモリは読取り専用メモリ（ＲＯＭ）であるので、開示された回路は一方の動作モードに固定されている。
【０００３】
各回路に望まれることは、同一ハードウェア設計が体積に関して作り出され得て、しかも、広範に異なる要件に対して徹底的にか、低活性モードへのスイッチングに対して適度にか、或は、さもなければ同等動作に対する動作を最適化すべく僅かにかの何れかで回路は使用に関して変更され得ることである。
【０００４】
発明の概要
先の特許に開示された先行技術に係る回路の場合のように、基準信号は位相検出器の一方の入力を駆動する一方で、他方の入力は拡散スペクトルを規定する値によって変更される。この発明に従えば、そうした値に対するメモリは可変データを受信して保存する。このメモリには、データ・プロセッサによる初期化時或は電源投入リセット時にそうしたデータが負荷（書込み）される。そうした初期化時、回路はデータ・プロセッサからの信号スペクトルを変更する構成要素へ進める。初期化の終了時、メモリは制御データを有し、データ・プロセッサは該回路がメモリからの信号をスペクトルを変更する構成要素へ進めるように為す信号を発する。
【０００５】
スペクトルを制御する回路は２つのカウンタを有するループである。一方がプログラム可能であるレジスタからセットされる。その一方がメモリからセットされたカウンタを駆動する。レジスタ及びメモリのこの組み合わせ使用は、メモリ・サイズが実質的に低減されることを可能とする。同様にそうしたメモリ・サイズは、レジスタのプログラム可能な内容に加算され、合計が第２カウンタ内へエントリーされることになることを伴うそのメモリの出力によって更に低減される。
【０００６】
以下、この発明の詳細は添付図面に関連して説明される。
【０００７】
図１を参照すると、水晶体１或は外部標準の基準源が安定状態発振器３を制御している。好適な周波数は３．５メガＨｚ乃至１００メガＨｚであることが可能である。線５は発振器３からの導線であり、拡散スペクトル制御回路を迂回している。
【０００８】
発振器３は３２状態カウンタ７を駆動する。この実施例における全てのカウンタに対して、カウンタがカウント・ダウン或はカウント・アップすることで最大或は末端カウント（カウンタ７の場合では３２）に到達すると出力が作り出される。カウンタ・サイズは好ましいが、他のサイズでも用途に依存して使用され得る。カウントはリセット量で始まる。（レジスタ９が８を含むと仮定すると、位相検出器１１へ出力パルスを作り出して再び８にリセットされる時である発振器３からの２４個の転送の後、カウンタ７は０に到達する（即ち、カウント３２にリセットされる）。）レジスタ８は初期化時にプログラム可能である。
【０００９】
位相検出器１１の出力は、カウンタ７からの信号と、当該位相検出器１１への他方入力である２５６状態カウンタ１３からの信号との間の位相に関する差に時間に関して比例する電流信号に切り換えられる。位相検出器１１の出力はループ・フィルタ１５へ進み、該ループ・フィルタ１５の出力は電圧制御発振器１６を駆動する。（位相検出器１１及びフィルタ１５は位相周波数検出器及び電荷ポンプとしても知られている。）要素１１，１５，１６の先の説明は全体的に位相ロックドループ(phase locked loop)の標準的な要素であり得て、ループ・フィルタ１５が典型的には直列状態の抵抗及び容量（不図示）と並列するキャパシタ（不図示）の接地へのシャント回路である。
【００１０】
電圧制御発振器１６は、プログラマブル・レジスタ１９によってリセットされる１つ（即ちバイパス）或はそれ以上の状態カウンタ１７を駆動する。カウンタ１３の出力は位相検出器１１の一方の入力と、２５６状態カウンタ２１とを駆動する。カウンタ２１はプログラマブル・レジスタ２３にリセットされる。
【００１１】
カウンタ１３は加算器２５の出力からの該加算器２５の内容(content)のエントリーをもってリセットされる。通常動作中、スイッチング回路（マルチプレクサ）２７は２５６バイト・ランダムアクセスメモリ２９から加算器２５の一方入力へ４ビットのディジタル・データを進める。加算器２５の第２入力はレジスタ３１のディジタル内容を受け取る。メモリ２９及びレジスタ３１からのデータは加算器２５で合計される。カウンタ１３はそれが２５６に到達すると加算器２５の内容までにリセットされる。
【００１２】
初期化時、（通常はマイクロプロセッサであるが例示的に示されている）データ・プロセッサ３３はプログラマブル・レジスタ３５に、信号を線３９上にだけ進めるべく、マルチプレクサ２７を制御するフリップフロップ回路３７をセットする値を先ず負荷する。線３９上の信号はデータ・プロセッサ３３からである。これら信号は初期化データである。初期化データは幾つかの拡散スペクトル特性を規定し得るが、それらは初期化中だけに制御するので本質的なことではない。先ず、レジスタの全てはプリセット値であるが、発振器３、カウンタ、位相ロックドループは電圧制御発振器１６を含んで稼働中であるので、クロック信号が生成される。このクロック信号を用いて、データ・プロセッサ３３はプログラマブル・レジスタ及びＲＡＭ２９を充填してから、スタート信号を線４４上に付与する。線４４上のスタート信号はカウンタ２１をリセットし、フリップフロップ３７を反転する線４１上に信号を作り出し、マルチプレクサ２７にメモリ２９からのデータのみを進めさせる。線４４上の信号は異なる装置によってもリセットされ得て、それもビデオ、水平シンク、別の拡散スペクトル生成器、或は変調プロファイルが同期させられることになる任意の信号と同様である。
【００１３】
メモリ２９はカウンタ２１の各出力によって一意にアドレスされる可変データを有して、電圧制御発振器１６の出力からの拡散スペクトル出力を規定する。これはレジスタ４５によってリセットされるディバイダ４３（その上にカウンタでもある）へ入力されることによって周波数に関して低減される。（レジスタ４５は可変ではない。）
【００１４】
ディバイダ４３の出力はマルチプレクサ４７を介してプリンタ或はコンピュータ等の（例示的に図示された）電気装置４９を駆動するように接続されている。マルチプレクサ４７は線５１上の信号によってスイッチされ得て、発振器３から線５上に信号を進めさせ、それによって拡散スペクトル信号を迂回する。
【００１５】
拡散スペクトル信号の好適形態は先の特許で議論されており、ここでは繰り返さない。カウンタ１７の内容は、ＲＡＭ２９からの単一ディジタル値がカウンタ１３からの出力を作り出す前に期間を変更する。レジスタ２３の内容はパターンが繰り返される前に使用されるＲＡＭ２９からの値の数を規定する。勿論、ＲＡＭ２９の内容はレジスタ値及び所望拡散スペクトル・パターンと適合するように選択される。
【００１６】
このアーキテクチャは各種用途における動作及び可能性ある場所の範囲に対する極端な柔軟性を有する。また、クローズド・ロープの位相ロックドループ帯域幅に対する４０ｋＨｚ〜１５０ｋＨｚの近似帯域幅が最善モードであることも決定されており、９６ＭＨｚ乃至２００ＭＨｚの電圧制御発振器周波数に対して平滑で正確なプロファイルを付与するように位相ロックドループを動作させる。位相ロックループの動作点を伴う理想的な伝達関数は標準のラプラス変換として以下に示される。ＣＬth（ｓ）は位相検出器１１の基準入力での入力周波数に対するクロック出力周波数の比である。この伝達関数は、電圧制御発振器１６利得、フィルタ１５電流、フィルタ１５の接地に対する容量、フィルタ１５の接地に対して直列の抵抗容量、所与のフィードバックに対する分割値並びに周波数値を含む位相ロックループ・パラメータの値を決定すべく使用される。ｎ1，ｎ2，ｄ1，ｄ2，ｄ3に対する値は特定の動作点用に実験的に決定されたものであり、先に挙げた位相ロックループ・パラメータに直接関連されている。
【００１７】
【数１】
0003975287.tif 000002
【００１８】
数式１において、
ＶＣＯ＝ＶＣＯ利得（ＭＨｚ）／（電圧）
ＣＰ＝フィルタ電流μＡ
ＰＤ＝ポスト・ディバイダ数
ＦＢＤ＝フィードバック・ディバイダ数
Ｃ1，Ｃ2，Ｒ1＝ループ・フィルタ値
設計点は：
ｎ1＝６．０４１６７*１０10
ｎ2＝２．７７７７８*１０4
ｄ1＝３．６１１１１*１０5
ｄ2＝６．０４１６７*１０10
ｄ3＝１．６７８２４*１０15
でセットされている。
【００１９】
この回路は全体的に柔軟であり、全てデータ・プロセッサ３３のプログラム制御の下で広範な用途に使用され得る。
【００２０】
図２の代替実施例において、図１の実施例のものと略同等機能を有する要素は同一参照番号を有する。一貫して、２５６状態カウンタ６０だけは新しい数を有する。それは、電圧制御発振器１６の出力が、位相検出器１１、ループ・フィルタ１５、並びに、電圧制御発振器１６によって形成される位相ロックドループにおける基準信号入力としてカウンタ６０を介して利用されるからである。ＲＡＭ２９にエンターされたデータは図１の実施例のものとは幾分異なって、位相ロックドループの基準信号源が外部水晶体１よりも電圧制御発振器１６であり、且つ該外部水晶体１はカウンタ１７を直に駆動することになる所望スペクトルを提供する。
【００２１】
本発明に関する数多くの変更や他の実施例が、先の説明及び関連図面に提供された教示の利益を被った当業者には思い浮かぶであろう。それ故に理解して頂きたいことは、この発明は開示された特定実施例に限定されるべきではなく、数多くの変更や他の実施例が特許請求の範囲の内に含まれることが意図されている。
【図面の簡単な説明】
【図１】  図１は、一実施例に係る機能回路線図である。
【図２】  図２は、非常に類似した等価実施例の同様な機能回路線図である。
【符号の説明】
１１    位相検出器
１５    ループ・フィルタ
１３，１７，２１    カウンタ
１６    電圧制御発振器
１９，２３，３５，４５    レジスタ
２５    加算器
２７，４７    マルチプレクサ
２９    ＲＡＭ
３３    データ・プロセッサ
３７    フリップフロップ回路
【図１】
0003975287.tif 000003
【図２】
0003975287.tif 000004