(57)【特許請求の範囲】
【請求項１】
半導体基板上に多層誘電体スタックを介して電極が積層されたＩＣのための集積回路（ＩＣ）構造であって、
前記多層誘電体スタックは、第１の誘電体層と第２の誘電体層と第３の誘電体層との積層構造を備え、
前記第１および第３の誘電体層は、それぞれ、ＺｒＯ2、ＨｆＯ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択される第１の誘電体材料によって、２〜５オングストロームの厚さに構成され、
前記第２の誘電体層は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択される第２の誘電体材料によって、５０オングストローム未満の厚さに構成されていることを特徴とする、集積回路構造。
【請求項２】
前記多層誘電体スタックは、前記半導体基板と第１の誘電体層との間に設けられた第４の誘電体層を有し、該第４の誘電体層は、前記第２の誘電体材料によって、５０オングストローム未満の厚さに構成されている、請求項１に記載の集積回路構造。
【請求項３】
前記半導体基板と前記誘電体スタックとの間に酸化バリアが設けられている、請求項１に記載の集積回路構造。
【請求項４】
前記酸化バリアが、窒化シリコンおよび酸窒化シリコンからなる群から選択される材料で構成される、請求項３に記載の集積回路構造。
【請求項５】
前記多層誘電体スタックは、前記第３の誘電体層上に第５の誘電体層を有し、該第５の誘電体層が、前記第２の誘電体材料によって、５０オングストローム未満の厚さに構成されている、請求項１に記載の集積回路構造。
【請求項６】
前記誘電体スタックは、２０〜２００オングストロームの厚さを有する、請求項１に記載の集積回路構造。
【請求項７】
半導体基板上に多層誘電体スタックを形成する工程と、該多層誘電体スタック上に電極を形成する工程とを包含する集積回路（ＩＣ）構造の製造方法であって、
前記多層誘電体スタックを形成する工程が、
ＺｒＯ2、ＨｆＯ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択される第１の誘電体材料によって、２〜５オングストロームの厚さの第１の誘電体層を単原子層堆積法を用いて形成する工程と、
該第１の誘電体層上に、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択される第２の誘電体材料によって、５０オングストローム未満の厚さの第２の誘電体層を形成する工程と、
該第２の誘電体層上に、前記第１の誘電体材料によって、２〜５オングストロームの厚さの第３の誘電体層を単原子層堆積法を用いて形成する工程と、
を包含することを特徴とする集積回路構造の製造方法。
【請求項８】
前記誘電体スタックを形成する工程に次いで、前記誘電体スタックを摂氏４００度から９００度の間の温度でアニーリングして該誘電体スタックを改質する工程をさらに含む、請求項７に記載の方法。
【請求項９】
前記電極層を形成する工程が、該電極層およびその下の前記誘電体スタックをパターニングする工程をさらに含む、請求項７に記載の方法。
【請求項１０】
前記第２の誘電体層を形成する工程において、単原子層堆積法を用いて、前記第２の誘電体材料を堆積する、請求項７に記載の方法。
【請求項１１】
前記第１の誘電体層および前記第３の誘電体層を形成する工程のそれぞれにおいて、堆積された前駆体の化学吸着を用いる単原子層堆積法によって前記第１の誘電体材料がそれぞれ形成される、請求項７に記載の方法。
【請求項１２】
前記化学吸着により前記前駆体を酸化して、前記第１の誘電体材料がそれぞれ形成される、請求項１１に記載の方法。
【請求項１３】
前記前駆体は、ＺｒＣｌ4、ジルコニウムイソプロポキシド（以下Ｚｒ（ｉＯＰｒ）4と記す）、およびジルコニウムテトラメチルヘプタンジオネート（以下Ｚｒ（ｔｍｈｄ）4と記す）からなる群から選択される、請求項１１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に大規模集積回路（ＬＳＩ）製造プロセスに関し、より詳細には、多層誘電体スタック、およびそのようなスタックを有するトランジスタを製造するための方法に関する。
【０００２】
【従来の技術】
現在のＶＬＳＩ技術は、ＭＯＳデバイスのゲート誘電体としてＳｉＯ2を用いる。デバイス寸法が縮小され続けるにつれ、ゲートとチャネル領域間で同一のキャパシタンスを維持するために、ＳｉＯ2層の厚さも減少しなければならない。将来には、２ナノメートル（ｎｍ）未満の厚さが予想される。しかしながら、そのようなＳｉＯ2膜ではトンネル電流を無視できなくなる為、代替の材料を考慮する必要がある。高誘電率を有する材料では、ゲート誘電体層を逆に厚くすることができるので、トンネル電流問題を改善できる。これらの、いわゆるｈｉｇｈ−ｋ誘電体膜は、本明細書において、二酸化シリコンを凌ぐ高誘電率を有するものとして定義される。典型的には、二酸化シリコンは、約４の比誘電率を有するが、約１０を超える比誘電率を有するゲート誘電体材料を用いることが望ましい。
【０００３】
【発明が解決しようとする課題】
上記のｈｉｇｈ−ｋ誘電体に関する一般的な問題の一つは、通常の集積回路製造条件を用いていかに均一な膜を成長させるかということである。現在の常法を用いた場合には、膜の表面の平坦性が大きく低下する。表面の平坦性の低下により、誘電体膜に隣接するチャネル領域に不均一な電界を生じる。そのような膜は、ＭＯＳＦＥＴデバイスのゲート誘電体として不適切である。
【０００４】
高いトンネル電流のために、１．５ｎｍよりも薄いＳｉＯ2膜は、一般的にＣＭＯＳデバイスのゲート誘電体として使用できない。現在、ＳｉＯ2をＴｉＯ2およびＴａ2Ｏ5に置き換えるための研究における多大な努力が、最大の関心を呼んでいる。堆積後の高温アニーリング界面に副成されるＳｉＯ2層は、酸化物換算膜厚（ＥＯＴ）：１．５ｎｍを有するｈｉｇｈ−ｋ膜の実現を非常に困難にしている。
【０００５】
【課題を解決するための手段】
全体的な性能を劣化させたり、またはトンネル電流を増加させることなく、酸化物薄膜に関する問題を改善する代替誘電体が用いられれば有利である。
【０００６】
ＭＯＳトランジスタのゲート電極とその下のチャネル領域との間の絶縁バリアとして、ｈｉｇｈ−ｋ誘電体膜が用いられ得れば有利である。
【０００７】
ｈｉｇｈ−ｋ誘電体膜が、低減された表面平坦性および低リーク電流を有して形成され得れば有利である。これらの特性を有する高誘電率材料が、集積回路のゲート誘電体および格納キャパシタに用いられ得れば有利である。
【０００８】
本発明によるＭＯＳトランジスタは、ａ）ゲート電極と、ｂ）該ゲート電極の下に上面を有するチャネル領域と、ｃ）第１の誘電体材料を含む第１の誘電体層、第２の誘電体材料を含む第２の誘電体層、および該第１の誘電体材料を含む第３の誘電体層を含み、該ゲート電極と該チャネル領域の上面との間に挿入させたゲート誘電体スタックとを含み、これにより上記目的を達成する。
【０００９】
本発明によル多層誘電体スタックを含むＩＣのための集積回路（ＩＣ）構造は、ａ）第１の誘電体材料を含み、半導体基板を覆う第１の誘電体層と、ｂ）第２の誘電体材料を含み、該第１の誘電体層を覆う第２の誘電体層と、ｃ）該第１の誘電体材料を含み、該第１および第２の誘電体層を覆う第３の誘電体層と、ｄ）該誘電体スタックを覆う電極とを含み、これにより上記目的を達成する。
【００１０】
前記第１の誘電体材料は、ＺｒＯ2、ＨｆＯ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択され、前記第２の誘電体材料は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択されてもよい。
【００１１】
前記第１の誘電体材料は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、Ｓｉ3Ｎ4、およびＳｉＯ2からなる群から選択され、前記第２の誘電体材料は、ＺｒＯ2、ＨｆＯ2、ＴｉＯ2、およびＴａ2Ｏ5からなる群から選択されてもよい。
【００１２】
前記第１の誘電体層は、５０オングストローム未満の厚さであってもよい。
【００１３】
前記第１の誘電体層は、約２〜５オングストロームの厚さであってもよい。
【００１４】
前記第２の誘電体層は、５０オングストローム未満の厚さであってもよい。
【００１５】
前記第２の誘電体層は、約２〜５オングストロームの厚さであってもよい。
【００１６】
前記第１の誘電体層と前記半導体基板との間に挿入された酸化バリアをさらに含んでもよい。
【００１７】
前記酸化バリアが、窒化シリコンおよび酸窒化シリコンからなる群から選択される材料で構成されてもよい。
【００１８】
前記半導体基板と前記電極との間に、複数の前記第１の誘電体材料および前記第２の誘電体材料の複数の交互の層が挿入されてもよい。
【００１９】
前記複数の交互の層は、約２０〜２００オングストロームの厚さの合計厚さを有してもよい。
【００２０】
本発明による誘電体スタックを形成する方法は、ａ）半導体基板の上面に第１の誘電体層を形成する工程と、ｂ）該第１の誘電体層の上に第２の誘電体層を形成する工程と、ｃ）該第２の誘電体層の上に、第３の誘電体層を形成する工程であって、該第３の誘電体層は、該第１の誘電体材料と同じ誘電体材料を含む、工程とを含み、これにより上記目的を達成する。
【００２１】
前記半導体基板を摂氏約４００度から９００度の間の温度でアニーリングし前記誘電体スタックを改質する工程をさらに含んでもよい。
【００２２】
前記誘電体スタック上に電極層を堆積する工程と、該電極層およびその下の該誘電体スタックをパターニングして、所望の集積回路構造を形成する工程とをさらに含んでもよい。
【００２３】
前記第１の誘電体層を形成する工程は、単原子層堆積法を用いて、前記第１の誘電体材料を堆積してもよい。
【００２４】
前記第２の誘電体層を形成する工程は、単原子層堆積法を用いて、前記第２の誘電体材料を堆積してもよい。
【００２５】
前記第１の誘電体層を形成する工程は、単原子層堆積法を用いて、前記第１の誘電体材料の第１の前駆体を堆積してもよい。
【００２６】
前記第１の前駆体を酸化して、前記第１の誘電体材料を形成する工程をさらに含んでもよい。
【００２７】
前記第１の前駆体は、自己制限的に形成された単分子層として堆積されてもよい。
【００２８】
前記第１の前駆体は、ＺｒＣｌ4、ジルコニウムイソプロポキシド（以下Ｚｒ（ｉＯＰｒ）4と記す）、およびジルコニウムテトラメチルヘプタンジオネート（以下Ｚｒ（ｔｍｈｄ）4と記す）からなる群から選択されてもよい。
【００２９】
前記第１の誘電体層を形成する工程は、所定の時間、第１のターゲットのスパッタリングを用い、前記第２の誘電体層を形成する工程は、所定の時間、第２のターゲットのパルススパッタリングを用いてもよい。
【００３０】
前記第１のターゲットおよび前記第２のターゲットのスパッタリングの前記時間は、シャッターにより制御されてもよい。
【００３１】
スパッタリングが酸化雰囲気で実行されてもよい。
【００３２】
前記第１の誘電体層を形成する工程は、所定の時間、第１のターゲット材料の蒸着を用い、前記第２の誘電体層を形成する工程は、所定の時間、第２のターゲット材料の蒸着を用いてもよい。
【００３３】
前記第１のターゲットおよび前記第２のターゲットの蒸着の時間は、シャッターにより制御されてもよい。
【００３４】
従って、ＳｉＯ2を凌ぐ高誘電率を有するｈｉｇｈ−ｋ材料と挿入材料とで交互に構成される多層誘電体スタックが提供される。ｈｉｇｈ−ｋ材料は、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、およびバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）から選択され、好ましくは、酸化ジルコニウムまたは酸化ハフニウムである。挿入材料は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）、または二酸化シリコン（ＳｉＯ2）から選択され、好ましくは、酸化アルミニウム、窒化アルミニウム、または窒化シリコンである。
【００３５】
好ましくは、ｈｉｇｈ−ｋ材料と挿入材料との交互の層は、集積回路における従来技術の二酸化シリコン誘電体層に取って代わる。それぞれの層は、好ましくは厚さ５０オングストローム未満である。挿入材料と接するｈｉｇｈ−ｋ材料の薄層は、挿入材料によって膜の結晶化が抑制される。多層は、トンネル電流を低減し、これにより、より優れたデバイス性能を可能にする。全体の高さは変えずに、追加の層がトンネル電流を低減する。所与の高さを有するスタックの全キャパシタンスは、挿入材料およびｈｉｇｈ−ｋ材料の両方の誘電率に非常に依存する。所望の全厚に対する層の数は、各層で得られる最小厚さおよび所望のデバイス特性により限定される。
【００３６】
さらに、半導体基板上の誘電体材料からなる第１の層と、第１の層上の誘電体材料からなる第２の層と、第２の層上の第１の層と同じ材料で構成された第３の層とを有する多層誘電体スタック、および誘電体スタック上の電極と含むＩＣのための集積回路（ＩＣ）構造も提供される。誘電体スタックの構成材料は上述したとおりである。誘電体スタックの全厚は、好ましくは、２０〜２００オングストロームの間である。
【００３７】
本発明の別の実施形態では、集積回路構造は、ゲート電極と、上面がゲート電極の下に重なるチャネル領域と、第１の誘電体材料を含む第１の誘電体層、第２の誘電体材料を含む第２の誘電体層、および第１の誘電体層と同じ材料を含む第３の誘電体層を含み、ゲート電極とチャネル領域の上面との間に挿入されたゲート誘電体スタックとを含むＭＯＳトランジスタである。
【００３８】
本発明のいくつかの局面は、シリコン基板と誘電体スタックとの間に挿入され、誘電体スタックの下にあるシリコン基板に酸素が移動するのを防ぐ酸化バリアをさらに含む。界面材料は、窒化アルミニウム、窒化シリコン、および酸窒化シリコンからなる群から選択される。
【００３９】
上面を有する半導体基板上へのＩＣの形成において、半導体基板上に多層誘電体スタックを形成するための方法が提供される。この方法は、
ａ）第１の誘電体層を半導体基板の上面に形成する工程と、
ｂ）第２の誘電体層を第１の誘電体層の上に形成する工程と、
ｃ）第３の誘電体層を第２の誘電体層の上に形成する工程であって、第３の誘電体層は第１の誘電体材料と同一の誘電体材料を含む、工程と、
を含む。
【００４０】
好ましくは、各誘電体層は前駆体の単原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）（ときにパルスＣＶＤとも称される）と、所望の酸化材料を形成するためのその後の前駆体の酸化とにより形成される。単原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）が好ましいが、各誘電体層を堆積するその他の方法は、スパッタリングや蒸着を含む。
【００４１】
複数の誘電体層の堆積に続いて、誘電体スタック全体が好適には、摂氏約４００〜９００度の間の温度でアニーリングされ、スタック、層間の界面、および基板との界面が改質される。
【００４２】
続く処理は、ＩＣの形成を完了するために実行され得、電極層を堆積する工程と電極層とその下の複数の誘電体層をパターンニングする工程とを含み、多層誘電体スタック構造を形成する。
【００４３】
【発明の実施の形態】
以下、例示目的である図面（倍率は一定ではない）を参照して、図１は、一般的な従来技術による集積回路のＭＯＳトランジスタゲート構造１０を示す。ＭＯＳトランジスタゲート構造１０は、半導体基板１２上のチャネル領域１５を含む活性領域１４の上に形成されている。ＭＯＳトランジスタゲート構造１０は、一定の幅を備えるチャネル領域１５の上に位置する二酸化シリコン誘電体層１６を有する。電極１８は、典型的にはドープされたポリシリコンであり、誘電体層１６の上に形成され、ゲート構造１０が完成される。
【００４４】
完成されたＭＯＳトランジスタは、図１および他のいくつかの図に示されるソース領域２１、ドレイン領域２３、および電界絶縁領域２７も含む。しかし、これらの特徴は当業者に周知であるので、さらに説明または明示しない。以下の説明において、このＭＯＳトランジスタゲート構造１０に類似する構造は、本発明が誘電体材料を用いる他のデバイス構造に適用可能であることを強調するために、しばしば集積回路構造と呼ばれる。
【００４５】
ＩＣデバイスの寸法を縮小し続けるにつれ、二酸化シリコン誘電体層１６の厚さも、同じキャパシタンスレベルおよびデバイス全体の他の特性を維持するためにより薄くしなければならない。ＩＣデバイスの「寸法」とは、一般的に、チャネル領域１５の長さを言う。その長さは、図１に示すように、一般的に、ゲート電極１８の長さに等しい。この長さが縮小し続けるにつれ、チャネル領域の面積も減少する。キャパシタンスを維持するためには、二酸化シリコン層の厚さも減少しなければならない。二酸化シリコン誘電体層の必要な厚さが非常に薄くなる（約２０オングストローム）と、一般的に、高いトンネル電流の発生により代替材料の使用を必要とする。代替材料は、二酸化シリコンに対して高誘電率を有するために、「ｈｉｇｈ−ｋ」材料と呼ばれる。ｈｉｇｈ−ｋ材料のための現在の候補は、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、およびバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）である。残念ながら、これらの材料は、通常の成膜プロセス条件または後続するプロセス温度において多結晶構造を成長する傾向にある。これらの多結晶構造は、リーク電流の増加に関係してきた。
【００４６】
本発明は、ｈｉｇｈ−ｋ材料および挿入材料の交互の層を用いることにより、これらの問題に取り組む。挿入材料は好ましくは非晶質である。薄いｈｉｇｈ−ｋ層を分離する薄い挿入層は、ｈｉｇｈ−ｋ層内での多結晶構造の形成を低減または排除する。挿入材料は非晶質なので、隣接層内の結晶化の量もさらに低減する傾向にある。また、薄いｈｉｇｈ−ｋ層を有することにより、発生し得る任意の結晶化は、比較的小さな結晶構造を形成する。非晶質の挿入材料が好ましいが、単結晶材料または小さな多結晶構造を有する材料も、本発明の範囲内である。
【００４７】
以下、図２を参照して、半導体基板１１２の活性領域１１４上に集積回路構造１１０が形成される。集積回路構造は、図１に示す二酸化シリコン誘電体層１６に取って代わる多層誘電体スタック１１６を有する。多層誘電体スタックは、活性領域１１４の上に挿入層１３０を有し、挿入層１３０の上にｈｉｇｈ−ｋ層１４０を有する。挿入層１３０は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）、または二酸化シリコン（ＳｉＯ2）で構成されるが、好ましくは、酸化アルミニウムである。挿入層１３０は、厚さ５０オングストローム未満である。ｈｉｇｈ−ｋ層１４０は、ｈｉｇｈ−ｋ誘電体材料で構成される。ｈｉｇｈ−ｋ誘電体材料は、酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、またはバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）であるが、好ましくはＺｒＯ2、またはＨｆＯ2である。第２の挿入層１５０はｈｉｇｈ−ｋ層１４０上にあり、好ましくは、挿入層１３０と同一の材料で構成される。本発明の好適な実施形態では、例えば、Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2のように層が繰り返す。
【００４８】
図３に示すように、層の数またはパターンが何度も繰返し得る。それぞれの追加の層は、多層誘電体スタックのトンネル電流を低減する傾向にあるが、同時に全体のキャパシタンスを低減する。低いトンネル電流で、高いキャパシタンスを有することが望ましいので、ＩＣデバイスの所望の性能に基づき、平衡が好適に決定される。また、ｈｉｇｈ−ｋ層１４０を挿入層１３０よりも先に堆積するというように、材料の順序を逆にすることも可能である。
【００４９】
偶数の層を上述したが、最上層として特別の層を備えることもまた、本発明の範囲内である。最上層は、電極１１８に良好な界面を設けるように選択され得る。
【００５０】
挿入層１３０は、好ましくは、酸化バリアとして機能し、その下のシリコンを保護する材料から選択される。挿入層１３０が酸化バリアとして機能しない場合、すなわちさもなくばｈｉｇｈ−ｋ層１４０がその下のシリコン基板に接触している場合、酸化バリア１７０は、図４に示すように、半導体基板１１２と多層誘電体スタック１１６との間に設けられる。本発明で必要とする厚さにおいて、酸化バリアとして機能する材料は、酸化アルミニウム、窒化シリコン、および酸窒化シリコンを含む。
【００５１】
図５は、本発明による多層誘電体スタック２１６を備える集積回路デバイスの製造の中間段階の実施形態を示す。複数のｈｉｇｈ−ｋ材料２３０および挿入材料２４０の層が、ウェハ２１２全体に交互に堆積され、多層誘電体スタック２１６を形成している。次に、電極層２１８もウェハ全体に堆積される。電極層２１８とその下の多層誘電体スタック２１６は、パターニングされてからエッチングされ、図２に示す集積回路構造を製造する。所望の接合または他の構造を製造するためにさらなるプロセスが実行され得る。
【００５２】
また、本発明の多層誘電体スタックは、新規な置き換えゲート製造法と組み合わせて用いるのにも適している。置き換えゲートは、後に実質的に除去される予備ゲート構造の形成を含む。予備ゲート構造が除去された後には、予備ゲート構造が存在した箇所に開口部が残される。次に、最終的なゲートがこの開口に形成され得る。図６は、置き換えゲートの形成における中間段階での半導体基板を示す。予備ゲート構造は、すでに除去されており、プレーナ材料３１１により囲まれた開口部３００を形成している。プレーナ材料３１１は、好ましくは二酸化シリコンまたは窒化シリコンである。
【００５３】
図７は、置き換えゲートを形成するための開口部を有する半導体基板３１２上に、挿入材料３３０およびｈｉｇｈ−ｋ材料３４０の交互の層で形成される多層誘電体スタック層３１６と電極層３１８とが堆積されたその後の段階を示す。図８に示す構造を製造するためには、多層誘電体スタック層３１６および電極層３１８が、化学機械研磨または他の適切なプロセスにより、それらがプレーナ材料３１１上にある領域から除去され得る。
【００５４】
図８は、置き換えゲート構造に適用された本発明を示す。多層誘電体スタック４１６は、活性領域４１４上にある。多層誘電体スタック４１６の形成中に、多層壁４２２および４２４も形成される。電極４１８は好ましくは金属であり、多層壁４２２と４２４との間で多層誘電体スタック４１６上にある。
【００５５】
本発明の方法における工程を図９に模式的に示す。第１の工程５１０は、半導体基板を提供する工程である。本発明の別の実施形態では、半導体基板上に酸化バリアも提供される。
【００５６】
工程５２０は、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ4）、または二酸化シリコン（ＳｉＯ2）などの挿入材料、あるいは酸化チタン（ＴｉＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）、またはバリウムストロンチウムチタン酸化物（（Ｂａ，Ｓｒ）ＴｉＯ3）などのｈｉｇｈ−ｋ材料からなる５０Å未満の薄層を堆積する工程である。ｈｉｇｈ−ｋ材料は、好ましくはＺｒＯ2、またはＨｆＯ2である。好ましくは、３５オングストローム以下の薄層が堆積される。２０オングストローム以下のさらに薄い層が望ましい。
【００５７】
工程５３０は、５０Å未満のｈｉｇｈ−ｋ材料または挿入材料のうち、工程５２０で堆積されなかった材料を堆積する。好ましくは、３５オングストローム以下の薄層が堆積される。２０オングストローム以下のさらに薄い層が望ましい。
【００５８】
本発明の好適な実施形態では、基板上に極薄層の材料を堆積するのに、単原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）（「パルスＣＶＤ」または「原子層エピタクシ」とも呼ばれる）が用いられる。単原子層堆積法（ＡｔｏｍｉｃＬａｙｅｒ  ＣＶＤ）は、化学吸着として知られる化学現象を用いる。化学吸着では、気相の材料がそれを飽和させる表面に吸着し、単分子層を形成する。たいていの従来の堆積技術は、物理吸着プロセスを用いる。物理吸着プロセスでは、純粋に統計的な表面カバレッジで多層堆積領域を形成する。化学吸着の利点を生かすことで、厚さおよび組成が極めて均質な膜を成長させ得る。例えば、この方法では、第１の単分子層を形成するために、塩化ジルコニウム（ＺｒＣｌ4）を用いてＺｒＣｌ4系をパージし、次いで表面を水蒸気（Ｈ2Ｏ）に曝すことにより、シリコン上に酸化ジルコニウム膜を報告されているように成長する。酸化ジルコニウム層を形成するための他の前駆体は、ジルコニウムプロポキシド（Ｚｒ（ｉＯＰｒ）4）およびジルコニウムテトラメチルヘプタンジオネート（Ｚｒ（ｔｍｈｄ）4）を含む。化学吸着は、所与の気体−固体の組み合わせに対し、非常に限られた範囲の温度および圧力で起こる。例えば、酸化ジルコニウムは、ＺｒＣｌ4およびＨ2Ｏを用いて摂氏３００度の温度で、シリコン基板上に報告されているように堆積されてきた。そのプロセスは単分子層を形成するので、さらなる単分子層を加えることにより、酸化ジルコニウムのより厚い層が形成される。いったん所望の厚さのｈｉｇｈ−ｋ材料が堆積されたら、一つ以上の単分子層を所望の厚さに達するまで堆積することにより、挿入材料の層を形成し得る。例えば、Ａｌ2Ｏ3を生成するために、水素化ジメチルアルミニウム（ＤＭＡＨ）およびＨ2Ｏが用いられる。選択した前駆体に関する化学吸着を利用するためには、過度の実験を行わずに一般的なプロセスが最適化されなければならない。この堆積スキームの重要な局面は、次の成分を導入する前に、その前の成分を十分に除去することと、ｈｉｇｈ−ｋ材料および挿入材料により異なり得る温度および圧力を制御する能力とである。単原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  ＣＶＤ）により、１０オングストローム以下の厚さの層、好ましくは、約２〜５オングストロームの間の厚さの層を形成することを可能にする。そのような超薄原子層の半導体基板上への堆積を達成するための実用的な装置は現存しないが、原子層堆積が実行可能であるという実験的堆積は実施されている。
【００５９】
従来のシステムを用いた別の堆積技術は、ターゲットをスパッタリングして、ｈｉｇｈ−ｋまたは挿入材料の薄層を堆積することである。高純度金属の２つのスパッタリングターゲットが用いられる。例えば、一つのターゲットがジルコニウムで、一つのターゲットがアルミニウムである。それぞれのターゲットは、堆積時間を制御するための各自のシャッターを有する。ウェハを用意し、堆積チャンバ内に配置する。次に、このウェハを室温〜摂氏５００度の間の温度に加熱する。次に、アルゴン（Ａｒ）および酸素（Ｏ2）の混合物が堆積チャンバに導入される。チャンバ内に約５００Ｗ〜５ｋＷの間のスパッタリング出力によりプラズマが生成される。アルミニウムターゲットのシャッターは、好ましくは、約１〜１０秒の時間開き、ウェハ上にアルミニウムを堆積し、その後閉じる。アルミニウムターゲットのシャッターが閉じた後、ジルコニウムシャッターが約１〜２０秒の時間開き、ウェハを上にジルコニウムを堆積し、その後閉じる。チャンバ内に存在する酸素により、ターゲット材料のウェハ上への堆積と同時に堆積されたターゲット材料の酸化物を形成し、それぞれＡｌ2Ｏ3およびＺｒＯ2を生成する。その後、所望によりこの工程が繰り返され、Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2のような多層誘電体スタックが形成される。
【００６０】
本発明の堆積方法の別のさらなる実施形態では、薄層を堆積するためにターゲットからの蒸着法が用いられる。基本的なプロセスは、スパッタリングに関して上述した説明と実質的に同一だが、プラズマにターゲットを曝す代わりに、摂氏約１，０００〜２，０００度の間の温度でターゲットを加熱する点が異なる。上述のように、堆積時間を制御し、ターゲット間を交互にするためにシャッターが用いられ得る。
【００６１】
上述の例では、挿入層は、ｈｉｇｈ−ｋ層よりも前に堆積されるが、ｈｉｇｈ−ｋ層を最初に堆積することも本発明の範囲内である。また、最初の層と最後の層が同一の材料となり得るか、または最後の層がまったく異なる材料になり得るように、奇数の層を形成することも本発明の範囲内である。
【００６２】
工程５４０は、所望の数の層が堆積されるまで、工程５２０および５３０の繰返しを提供する。各層の堆積は、シャッター、または他の手段を利用して、堆積時間を制御することにより制御され得る。
【００６３】
工程５５０は、アルゴン、窒素、または窒素および水素の混合物を含む不活性ガス雰囲気または酸素、水蒸気、一酸化二窒素または亜酸化窒素を含む酸化雰囲気のいずれかで、多層誘電体スタックをアニーリングする工程である。アニーリングは、好ましくは、ｈｉｇｈ−ｋ層および挿入層、ならびに様々な層間の界面およびその下のシリコンとの界面を改善するために、摂氏４００度〜９００度に上昇された温度で実施される。
【００６４】
工程５６０は、電極の堆積と電極およびその下の多層誘電体スタックのパターニングを行う。パターニングは、所望により従来のパターニングプロセスまたは置き換えゲートプロセスのいずれかを用い得る。
【００６５】
本発明は、トランジスタのゲート誘電体として二酸化シリコンを置き換えることに特によく適しているが、キャパシタ、強誘電体メモリデバイス、または他の種類の集積回路用の誘電体としても利用できる。
【００６６】
さらなる実施形態が本発明の範囲で可能である。例示的実施形態から明白なように、本発明は、いくつかの異なる集積回路構造に関する様々な構成で実施され得る。本発明の範囲内で本方法の他の変形が、当業者により行われ得る。従って、上述の開示および説明は、例示目的のみであって、本発明の限定を意図していない。本発明は特許請求の範囲により規定される。
【００６７】
【発明の効果】
上述したように、ｈｉｇｈ−ｋ材料および挿入材料の交互の層を有する多層誘電体スタックが提供される。挿入材料の存在およびｈｉｇｈ−ｋ材料層の薄さは、比較的高いアニーリング温度であっても、ｈｉｇｈ−ｋ材料が結晶化する影響を低減または排除する。ｈｉｇｈ−ｋ誘電体層は、好ましくはジルコニウムまたはハフニウムの金属酸化物である。挿入層は、好ましくは非晶質の酸化アルミニウム、窒化アルミニウム、または窒化シリコンである。この層が、個々の層内で結晶化により形成されるグレインバウンダリーの貫通成長を抑制するので、全体的なトンネル電流が低減される。また、上述の多層誘電体スタックを形成するための所望の材料を堆積する方法として、単原子層堆積法、スパッタリング、および蒸着が提供される。
【図面の簡単な説明】
【図１】二酸化シリコン誘電体層を有する集積回路構造（従来技術）を示す模式断面図。
【図２】多層誘電体スタックを有する集積回路構造を示す模式断面図。
【図３】多層誘電体スタックの層数が異なり得ることを示す模式断面図。
【図４】シリコン基板と多層誘電体スタックとの間に挿入された酸化バリアを示す模式断面図。
【図５】複数の誘電体層および電極層の堆積に続く中間段階を示す模式断面図。
【図６】置き換えゲート法を用いた、本発明によるデバイスの形成の中間段階を示す模式断面図であって、予備ゲートの除去後の構造を示す図。
【図７】置き換えゲート法を用いた、本発明によるデバイスの形成の中間段階を示す模式断面図であって、多層誘電体材料および電極材料層を堆積した後の構造を示す図。
【図８】余分な材料を除去するためのプレーナプロセス後の図７のデバイスを示す模式断面図。
【図９】本発明の方法の工程をまとめたフローチャート。
【符号の説明】
１１０  集積回路構造
１１２、３１２  半導体基板
１１４、４１４  活性領域
１１６、２１６、３１６、４１６  多層誘電体スタック
１１８  電極
１３０  挿入層
１４０  ｈｉｇｈ−ｋ層
１５０  第２の挿入層
１７０  酸化バリア
２１８、３１８、４１８  電極層
２３０、３４０  ｈｉｇｈ−ｋ材料
２４０、３３０  挿入材料
３００  開口部
３１１  プレーナ材料
４２２  多層壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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