(57)【特許請求の範囲】
【請求項１】
窒化酸化物誘電体層を有する半導体素子を形成する方法であって：
半導体基板（１２）を用意する段階；
前記半導体基板（１２）をプロセス・チャンバに配置する段階；
前記プロセス・チャンバに第１酸化雰囲気を導入し、前記半導体基板（１２）の第１部分を酸化し、二酸化シリコンの第１層（１４）を形成する段階；
前記プロセス・チャンバに無酸化雰囲気を導入し、前記二酸化シリコンの第１層（１４）をアニールし、アニール二酸化シリコン層（１６）を形成する段階；
前記プロセス・チャンバに第２酸化雰囲気を導入し、前記アニール二酸化シリコン層（１６）の下に位置する前記半導体基板（１２）の第２部分を酸化し、二酸化シリコンの第２層（１８）を形成し、予備酸化物層（２０）を形成する段階であって、前記二酸化シリコンの第２層（１８）と前記アニール二酸化シリコン層（１６）とから成る前記予備酸化物層（２０）を形成する前記段階；
前記予備酸化物層（２０）が形成された後、無酸化気体を前記プロセス・チャンバ内に流すことにより、前記プロセス・チャンバから酸素を取り除く段階；
前記プロセス・チャンバにＮ２ＯおよびＮＯから成る群から選択した気体を含む窒化雰囲気を導入し、前記予備酸化物層（２０）を窒化することにより、窒化酸化物誘電体層（２２）を形成する段階であって、前記プロセス・チャンバから酸素を取り除く段階が、前記予備酸化物層（２０）を窒化する前に行われる、前記段階；
前記窒化酸化物誘電体層（２２）を形成した後、前記プロセス・チャンバから前記半導体基板（１２）を取り出す段階；および
前記窒化酸化物誘電体層（２２）を覆うゲート電極（２４）を形成する段階；
を具備し、前記第１酸化雰囲気または前記第２酸化雰囲気の一方または双方は塩化水素を含むことを特徴とする方法。
【請求項２】
窒化酸化物誘電体層を有する半導体素子を形成する方法であって：
半導体基板（１２）を用意する段階；
前記半導体基板（１２）の第１部分を酸化し、第１二酸化シリコン層（１４）を形成する段階；
無酸化雰囲気において前記第１二酸化シリコン層（１４）をアニールし、アニール二酸化シリコン層（１６）を形成する段階；
前記アニール二酸化シリコン層（１６）の下に位置する前記半導体基板（１２）の第２部分を酸化し、第２二酸化シリコン層（１８）を形成し、予備酸化物層（２０）を形成する段階であって、前記第２二酸化シリコン層（１８）と前記アニール二酸化シリコン層（１６）から成る前記予備酸化物層（２０）を形成する前記段階；
Ｎ２ＯおよびＮＯから成る群から選択した気体を用いて、前記予備酸化物層（２０）を窒化し、窒化酸化物誘電体層（２２）を形成する段階；および
前記窒化酸化物誘電体層（２２）を覆うゲート電極（２４）を形成する段階；
を具備し、前記第１部分を酸化する段階および前記第２部分を酸化する段階の内少なくとも一方は塩化水素を含む雰囲気において行なわれることを特徴とする方法。
【請求項３】
窒化酸化物誘電体層を有する半導体素子を形成する方法であって：
半導体基板（１２）を用意する段階；
前記半導体基板（１２）の第１部分を酸化して、第１二酸化シリコン層（１４）を形成する段階；
無酸化雰囲気において前記第１二酸化シリコン層（１４）をアニールし、アニール二酸化シリコン層（１６）を形成する段階；
前記アニール二酸化シリコン層（１６）の下に位置する前記半導体基板（１２）の第２部分を酸化し、第２二酸化シリコン層（１８）を形成し、予備酸化物層（２０）を形成する段階であって、前記第２二酸化シリコン層（１８）と前記アニール二酸化シリコン層（１６）とから成る前記予備酸化物層（２０）を形成する前記段階；
Ｎ２ＯおよびＮＯから成る群から選択した気体を用いて、前記予備酸化物層（２０）を窒化し、窒化トンネル酸化物層（２２）を形成する段階；
無酸化雰囲気において前記窒化トンネル酸化物層（２２）をアニールする段階；および
前記窒化トンネル酸化物層（２２）をアニールした後、前記窒化トンネル酸化物層（２２）を覆うフローティング・ゲート電極（２４）を形成する段階；
を具備し、前記第１部分を酸化する段階および前記第２部分を酸化する段階の内少なくとも一方は塩化水素を含む雰囲気において行なわれることを特徴とする方法。
【請求項４】
前記第１酸化雰囲気を導入する工程は、８００℃ないし１０００℃の範囲の温度で行なわれ、前記無酸化雰囲気を導入する工程は、１０００℃ないし１１００℃の範囲の温度で行なわれることを特徴とする請求項１に記載の方法。
【請求項５】
前記第１部分を酸化する段階および前記第２部分を酸化する段階は塩化水素からなる雰囲気を導入する段階を具備することを特徴とする請求項２または３のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体素子に関し、更に特定すれば窒化酸化物誘電体層(nitrided oxide dielectric layer) を有する半導体素子の形成方法に関するものである。
【０００２】
【従来の技術】
先進の半導体素子を製造するためには、非常に信頼性の高い誘電体層が必要である。これは、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュ・メモリのような、先進の不揮発性メモリ素子の製造に、特に当てはまることである。速度および密度に関する要件を満たすためには、これら先進のメモリ素子は、厚さが１２０オングストローム未満のトンネル酸化物(tunnel oxide)を必要とする。その上、これらの素子におけるトンネル酸化物は、プログラム／消去サイクルの繰り返し（＞１０6 ）に耐え得ることが必要であるが、このサイクルは、トンネル酸化物に高いフィールド応力(field stress)（＞８ＭＶ／ｃｍ）を加えることになる。しかしながら、トンネル酸化物の厚さを１２０オングストローム未満に縮小すると、これら先進のメモリ素子の信頼性は低下する。素子の薄いトンネル酸化物に加えられる高いフィールド応力は、プログラム／消去サイクルを繰り返す内に、トンネル酸化物を漏れやすくする原因となり、これが素子のデータ保持時間およびその耐久性（即ち、素子にプログラムおよび消去を行うことができる回数）に悪影響を与える。このように、先進の不揮発性メモリの製造は、これら信頼性の問題によって制約を受けることになる。
【０００３】
【発明が解決しようとする課題】
したがって、先進の不揮発性メモリ素子のような、先進の半導体素子の製造に使用可能な、信頼性の高い誘電体薄膜が必要とされている。
【０００４】
【課題を解決するための手段】
本発明は、信頼性向上を図った半導体素子を形成する方法を提供する。まず、半導体基板の第１部分を酸化して第１二酸化シリコン層を形成する。次に、第１二酸化シリコン層にアニールを行い、アニール二酸化シリコン層の下に位置するシリコン基板の第２部分を酸化して、第２二酸化シリコン層を形成する。アニール二酸化シリコン層および第２二酸化シリコン層によって予備酸化物層が形成される。次に、予備酸化物層を窒化して、窒化酸化物誘電体層を形成する。素子のトンネル酸化物として機能する窒化酸化物誘電体層を覆う、フローティング・ゲートを形成する。本発明のプロセスによって形成されたトンネル酸化物は、応力によって誘発される漏れを生じる可能性が少ないので、データ保持力および耐久力を向上した素子の製造が可能となる。
【０００５】
【発明の実施の形態】
図１ないし図５は、本発明の一実施例によるプロセス工程を、断面図で示すものであり、ここでは、窒化酸化物誘電体層を有する半導体素子を形成することとする。図１に示すのは、半導体基板１２と二酸化シリコンの第１層１４とを含む集積回路構造の一部１０である。半導体基板１２は、単結晶シリコン基板であることが好ましい。或いは、半導体基板１２は、絶縁物上シリコン基板、サファイア上シリコン基板等でもよい。半導体基板１２の第１部分を熱的に酸化し、第１二酸化シリコン層１４を形成する。好ましくは、半導体基板１２の第１部分の酸化は、約８００℃ないし約１０００℃の範囲の温度で、乾燥酸素を含む雰囲気中で行う。一実施例では、半導体基板１２の第１部分の酸化は、乾燥酸素（流速＝．８５slm ）、塩化水素（流速＝０．０６slm ）、およびアルゴン（流速＝１１．４slm ）を含む酸化雰囲気において、約９５０℃の温度で約６分間行い、その結果、約３５オングストロームの厚さを有する第１二酸化シリコン層１４が得られる。
【０００６】
図２において、次に、第１二酸化シリコン層１４を無酸化雰囲気中でアニールし、アニール二酸化シリコン層１６を形成する。好ましくは、第１二酸化シリコン層１４のアニールは、約１０００℃ないし約１１００℃の範囲の温度で行う。一実施例では、第１二酸化シリコン層１４のアニールは、約１０５０℃において、アルゴン雰囲気（流速＝１５slm ）中で約１５分間行う。あるいは、第１二酸化シリコン層１４のアニールは、窒素中で行ってもよい。このアニールによって密度を高め、第１二酸化シリコン層１４内の応力を緩和させる。
【０００７】
図３において、アニール二酸化シリコン層１６の下に位置する半導体基板１２の第２部分を酸化して第２二酸化シリコン層１８を形成し、アニール二酸化シリコン層１６と第２二酸化シリコン層１８とによって予備酸化物層(pre-oxide layer) ２０を形成する。好ましくは、半導体基板１２の第２部分の酸化は、約８００℃ないし約１０００℃の範囲の温度で、乾燥酸素を含む雰囲気中で行う。一実施例では、半導体基板１２の第２部分の酸化は、乾燥酸素（流速０．８５slm ）、塩化水素（流速＝０．０６slm ）、およびアルゴン（流速＝１１．４slm ）を含む酸化雰囲気中で、約９５０℃の温度で約５分間行い、その結果、約３０オングストロームの厚さを有する第２二酸化シリコン層１８が得られる。したがって、予備酸化物層２０の厚さは、約６５オングストロームとなる。加えて、一実施例では、続いてアルゴン（流速＝１５slm ）を含む無酸化雰囲気中で、約９５０℃の温度で約１時間、予備酸化物層２０にアニールを行う。あるいは、予備酸化物層２０は、窒素中でアニールしてもよい。
【０００８】
図４において、次に、予備酸化物層２０を窒化し、窒化酸化物誘電体層２２を形成する。予備酸化物層２０は１７０オングストロームまでの厚さを有する場合があり、好ましくは、一酸化二窒素(N2O) を含む雰囲気を用い、約８００℃ないし約１２００℃の範囲の温度で、予備酸化物層２０の窒化を行う。あるいは、誘電体層２０は、酸化窒素(NO)を含む雰囲気を用いて、約８００℃ないし約１２００℃の範囲の温度で窒化してもよい。一実施例では、予備酸化物２０の窒化には、Ｎ2 Ｏ（流速＝１９．９５slm)を用い、約９５０℃の温度で約２８分間行い、その結果、約９５オングストロームの厚さを有する窒化酸化物誘電体層２２が得られる。加えて、一実施例では、続いて、窒素（流速＝１５slm)を含む無酸化雰囲気中で、約９５０℃の温度で約１時間、窒化酸化物誘電体層２２にアニールを行う。あるいは、窒化酸化物誘電体層２２はアルゴン中でアニールしてもよい。図５において、次に、窒化酸化物誘電体層２２を覆うゲート電極２４を形成する。好適実施例では、ゲート電極２４は、ドープ・シリコン層から成る。これは、従来の堆積、ドーピング、およびパターニング技法を用いて形成する。また、ゲート電極２４は、ポリシリコンまたはアモルファス・シリコンのようなシリコン層を窒化酸化物層２４上に堆積し、続いて従来の拡散またはイオン注入技法によってそれにドーピングを行うことによって形成してもよい。あるいは、ゲート電極２４を形成するには、現場でドープされたポリシリコンまたは現場でドープされたアモルファス・シリコンを窒化酸化物誘電体層２２上に堆積してもよい。ゲート電極２４を形成した後、従来の処理技法を用いて素子の製造を完了する。一実施例では、ゲート電極２４はフローティング・ゲートであり、窒化酸化物誘電体層２２は、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュ・メモリのような不揮発性素子のためのトンネル酸化物である。あるいは、他の実施例では、ゲート電極２４は制御ゲートであり、窒化酸化物誘電体層２２はＭＯＳトランジスタのゲート酸化物である。
【０００９】
予備酸化物層２０を第１プロセス・チャンバにおいて形成し、ついで第２チャンバにおいて窒化することによって、窒化酸化物誘電体層２２を形成してもよいことは認められよう。あるいは、予備酸化物層２０および窒化酸化物層誘電体２２は、現場プロセス(insitu-process)を用いて同一プロセス・チャンバ内で形成してもよい。例えば、一実施例では、窒化酸化物誘電体層２２は、次のような現場プロセスで形成される。まず、プロセス・チャンバ内に半導体基板１２を配置し、第１酸化雰囲気をこのプロセス・チャンバに導入し、第１二酸化シリコン層１４を形成する。次に、プロセス・チャンバに無酸化雰囲気を導入して、アニール二酸化シリコン層１６を形成する。更に、プロセス・チャンバに第２酸化雰囲気を導入して、第２二酸化シリコン層１８を形成し、予備酸化物層２０を形成する。次に、プロセス・チャンバに窒化雰囲気を導入する前に、アルゴンのような無酸化雰囲気を用いて、プロセス・チャンバを浄化する。チャンバの浄化によって、第２酸化工程から残っているプロセス・チャンバ内の残留酸素を除去する。この残留酸素は、１枚のウエハ全体およびウエハ毎に結果的に形成される、窒化酸化物誘電体層の厚さの均一性に悪影響を与える可能性がある。また、予備酸化物層２０を窒化する前に、チャンバの浄化を用いて、予備酸化物層２０をアニールすることも可能であることを注記しておく。次に窒化雰囲気をプロセス・チャンバに導入して、窒化酸化物誘電体層２２を形成する。窒化酸化物誘電体層２２が形成された後、半導体基板１２をプロセス・チャンバから取り出す。続いて、上述のように、窒化酸化物層２２を覆うように、ゲート電極２４を形成する。加えて、窒化酸化物誘電体層２２は、半導体基板１２をプロセス・チャンバから取り出す前に、上述のように、プロセス・チャンバ内でアニールしてもよいことも注記しておく。現場プロセスを用いることによって、プロセス・スループットが向上し、プロセスによって誘発される欠陥を最少に抑え、水平または垂直拡散ファーネス(horizontal or vertical diffusion furnace)、または高速熱拡散システムにおけるような、単一ウエハ拡散システムのプロセス・チャンバにおいて実施することも可能となる。
【００１０】
本明細書に含まれる上述の説明および図示は、本発明に関連する利点の多くを論証するものである。出願人は、窒化酸化物誘電体層のための予備酸化物層を形成するために用いる酸化プロセスは、得られる窒化酸化物誘電体層の信頼性に影響を与えることを見出した。より具体的には、出願人は、予備酸化物層が２回の酸化工程および介在するアニール工程で形成される場合、得られる窒化酸化物誘電体層の信頼性は、別の予備酸化物酸化プロセスによって形成されるその他の窒化酸化物誘電体層に対して向上が見られることを発見した。この向上の理由は完全にはわかっていないが、出願人の発明プロセスによって形成される窒化酸化物誘電体層は、種々の他の熱酸化物、および同一の窒化プロセスによって形成されるが異なる予備酸化プロセスで形成される他の窒化酸化物誘電体層と比較して、充電−ブレークダウン（Ｑbd）が改善されている。更に、出願人は、自身の発明プロセスによって形成されたＥＥＰＲＯＭ素子は、トンネル酸化物がこれらその他の誘電体層の１つで形成されたＥＥＰＲＯＭ素子よりも、プログラム／消去耐久性が高いことも発見した。したがって、出願人の発明プロセスによって、信頼性が向上した不揮発性メモリ素子を製造することができる。加えて、出願人は、現場プロセスを用いて窒化酸化物誘電体層を形成する場合、予備酸化物層の窒化に先だってプロセス・チャンバを浄化し、プロセス・チャンバから残留酸素を除去しなければなければならないことを発見した。残留酸素の存在は、各生産毎および各ウエハ毎に得られる窒化酸化物誘電体層の厚さの均一性に悪影響を与える。
【００１１】
以上の説明から、本発明によれば、先に述べた必要性を満足し利点が得られる、窒化酸化物誘電体層を有する半導体素子の形成方法が提供されたことは明白である。本発明は、その特定実施例を参照しながら説明しかつ図示してきたが、本発明がかかる例示的実施例に限定されることを意図するものではない。本発明の精神から逸脱することなく変更や改造が可能であることを、当業者は認めよう。例えば、本発明は特定の不揮発性メモリ素子に限定される訳ではい。本発明を用いて、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュ・メモリを製造することもできる。更に、本発明のプロセスは、特定のプロセス・チャンバまたは拡散システムに限定される訳でもない。したがって、本発明は、特許請求の範囲に該当するかかる改造や変更全てを包含することを意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセス工程を示す断面図。
【図２】本発明の一実施例によるプロセス工程を示す断面図。
【図３】本発明の一実施例によるプロセス工程を示す断面図。
【図４】本発明の一実施例によるプロセス工程を示す断面図。
【図５】本発明の一実施例によるプロセス工程を示す断面図。
【符号の説明】
１０    集積回路構造の一部
１２    半導体基板
１４    第１二酸化シリコン層
１６    アニール二酸化シリコン層
１８    第２二酸化シリコン層
２０    予備酸化物層
２２    窒化酸化物誘電体層
２４    ゲート電極
【図１】
0004001960.tif 000002
【図２】
0004001960.tif 000003
【図３】
0004001960.tif 000004
【図４】
0004001960.tif 000005
【図５】
0004001960.tif 000006