(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のドレインと、前記ドレインの表面に形成されたｎ型半導体のエミッタと、前記ｐ型半導体基板の表面に形成されたｎ型半導体のソースと、前記ドレインと前記ソースを囲んで前記ｐ型半導体基板の表面に形成された絶縁層と、前記エミッタを囲んで前記絶縁層の上に形成されたゲート電極と、少なくとも前記ドレインと前記ソースの間の前記絶縁層の上に前記ゲート電極に近接して形成された制御電極とを有するＭＯＳＦＥＴ型電子放出素子において、前記絶縁層の表面に金属薄膜を形成してパターニングすることにより、前記ゲート電極と前記制御電極を形成するとともに、前記ゲート電極と前記制御電極が形成されていない前記絶縁層の表面に、前記ゲート電極及び前記制御電極とは電気的に絶縁されたシールド電極を形成したことを特徴とするＭＯＳＦＥＴ型電子放出素子。
【請求項２】
ｐ型半導体基板と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のドレインと、前記ドレインの表面に形成されたｎ型半導体のエミッタと、前記ｐ型半導体基板の表面に形成されたｎ型半導体のソースと、前記ドレインと前記ソースを囲んで前記ｐ型半導体基板の表面に形成された絶縁層と、前記エミッタを囲むように前記ドレインと前記ソースの間の前記絶縁層上に形成されたゲート電極とを有するＭＯＳＦＥＴ型電子放出素子において、前記絶縁層の表面に金属薄膜を形成してパターニングすることにより、前記ゲート電極を形成するとともに、前記ゲート電極が形成されていない前記絶縁層の表面に、前記ゲート電極とは電気的に絶縁されたシールド電極を形成したことを特徴とするＭＯＳＦＥＴ型電子放出素子。
【請求項３】
前記シールド電極が電源を介してアースに接続されるか、または直接アースに接続された請求項１又は２記載のＭＯＳＦＥＴ型電子放出素子。
【請求項４】
１０-9〜１０-5Ｔｏｒｒの真空度において電子源に用いられる請求項１乃至３記載のＭＯＳＦＥＴ型電子放出素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタを応用した冷電子放出素子であるＭＯＳＦＥＴ型電子放出素子に関する。本発明のＭＯＳ(Metal Oxide Semiconductor) ＦＥＴ(Field Effect Transister) 型電子放出素子は、比較的低い真空雰囲気で安定して作動可能であり、例えば蛍光表示管の原理を応用した電界放出型表示素子（Field Emission Display, 略してFED)のようなフラットパネルディスプレイを含む各種画像表示装置、スイッチング素子を含む各種超高速電子デバイス、さらに各種センサー等、種々の電子装置に応用可能である。
【０００２】
【従来の技術】
図５は従来のＭＯＳＦＥＴ型電子放出素子の一例を示す断面図であり、図６は同平面図である。ＭＯＳＦＥＴ型電子放出素子とは、電界効果型トランジスターのドレイン部に電子を放出する先端の尖ったエミッタを形成した構造の電子放出素子である。
【０００３】
図５及び図６に示すように、ｐ型半導体基板１００の表面には、ｎ型半導体のドレイン１０１とソース１０２が間隔をおいて形成されている。前記ドレイン１０１は略円形であり、その表面の中央にはｎ型半導体である略円錐形状のエミッタ１０３が一体に形成されている。前記ソース１０２は前記ドレイン１０１の近傍に帯状に形成され、その先端部分が所定間隔をおいてドレイン１０１に近接している。このソース１０２には、アルミニウムパッドからなる引き出し用の電極であるソース端子１０４が設けられている。
【０００４】
ｐ型半導体基板１００の表面には、ドレイン１０１とソース１０２を囲んで絶縁層１０５が形成されている。前記絶縁層１０５の上には、エミッタ１０３を囲んでゲート電極１０６が形成されている。このゲート電極１０６は、アルミニウムパッドからなる引き出し用の電極であるゲート端子１０７に接続されている。前記絶縁層１０５の上には制御電極１０８が形成されている。制御電極１０８は、少なくとも前記ドレイン１０１と前記ソース１０２の間にある絶縁層１０５の上に形成され、かつ前記ゲート電極１０６に近接して設けられている。この制御電極１０８は、アルミニウムパッドからなる引き出し用の電極である制御電極端子１０９に接続されている。
【０００５】
上記の構成になるＭＯＳＦＥＴ型電子放出素子において、制御電極１０８とゲート電極１０６に電圧を加える。図５中に模式的に示すように、ドレイン１０１とソース１０２の間にある絶縁層１０５の下側のｐ型半導体基板１００の表面に、反転層１１０，１１１が形成される。これによってソース１０２からドレイン１０１に電流が流れ、ゲート電極１０６によってエミッタ１０３の先端付近に発生した電界により、エミッタ１０３の先端から電子が放出される。エミッタ１０３からの電子の放出量は、制御電極１０８に加える電圧によって制御することができる。このＭＯＳＦＥＴ型電子放出素子は電子放出量の安定性及び制御性が高く、電界放出素子を実用化するための構造として有望なものの一つであると期待されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記ＭＯＳＦＥＴ型電子放出素子は、特に低真空条件下において駆動した場合に、エミッタの放出電流が異常に上昇してしまうという問題があった。図７は、ＭＯＳＦＥＴ型電子放出素子を気密容器に収納して駆動した際の気密容器内の真空度を表す圧力(Pressure 、単位Torr）とエミッタ電流（Ｉe 、単位μＡ）を示すものである。この実験では気密容器内の気体はＨ2 である。真空度が１０-6Torrよりも低下すると、エミッタ電流は暴走を始め、急激に上昇して制御不能の状態になってしまう。
【０００７】
蛍光表示管の原理を応用した電界放出型表示素子（前記ＦＥＤ）においては、電子を蛍光体に射突させて発光させることにより表示を行う。このため、電子が射突した蛍光体等からはガスや微細な粒子等が発生するため、外囲器内の真空度を高く保持することは困難であり、蛍光体を有する発光表示部とを収納する外囲器内は、通常１０-6Torr程度の真空度である。従って、ＦＥＤにおいて電子源にＭＯＳＦＥＴ型電子放出素子を用いると、エミッタ電流の制御が困難になるという問題があった。
【０００８】
前述したエミッタ電流が暴走する現象の原因を本発明者等は次のように分析した。即ち、気密容器内にあるガスがＭＯＳＦＥＴ型電子放出素子より放出された電子により正イオン化されてＭＯＳＦＥＴ型電子放出素子の絶縁層上にチャージアップし、この電荷が絶縁層下にあるｐ型半導体基板の表面に不用な反転層を形成する。そして、この反転層からなる不用な電流経路を介して余分な電流がソースからドレインに流れるため、エミッタ電流の暴走が起きる。
【０００９】
本発明は、ＭＯＳＦＥＴ型電子放出素子においてエミッタ電流の暴走を防止し、低真空度の雰囲気においても安定した電子源として使用できるようにすることを目的としている。
【００１０】
【課題を解決するための手段】
請求項１に記載されたＭＯＳＦＥＴ型電子放出素子は、ｐ型半導体基板（２）と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のドレイン（３）と、前記ドレインの表面に形成されたｎ型半導体のエミッタ（５）と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のソース（４）と、前記ドレインと前記ソースを囲んで前記ｐ型半導体基板の表面に形成された絶縁層（７）と、前記エミッタを囲んで前記絶縁層の上に形成されたゲート電極（８）と、少なくとも前記ドレインと前記ソースの間の前記絶縁層の上に前記ゲート電極に近接して形成された制御電極（１０）とを有するＭＯＳＦＥＴ型電子放出素子において、前記絶縁層の表面に金属薄膜を形成してパターニングすることにより、前記ゲート電極と前記制御電極を形成するとともに、前記ゲート電極と前記制御電極が形成されていない前記絶縁層の表面に、前記ゲート電極及び前記制御電極とは電気的に絶縁されたシールド電極（１２）を形成したことを特徴としている。
【００１１】
請求項２に記載されたＭＯＳＦＥＴ型電子放出素子は、ｐ型半導体基板（２）と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のドレイン（３）と、前記ドレインの表面に形成されたｎ型半導体のエミッタ（５）と、前記ｐ型半導体基板の表面に形成されたｎ型半導体のソース（４）と、前記ドレインと前記ソースを囲んで前記ｐ型半導体基板の表面に形成された絶縁層（７）と、前記エミッタを囲むように前記ドレインと前記ソースの間の前記絶縁層上に形成されたゲート電極（８）とを有するＭＯＳＦＥＴ型電子放出素子において、前記絶縁層の表面に金属薄膜を形成してパターニングすることにより、前記ゲート電極を形成するとともに、前記ゲート電極が形成されていない前記絶縁層の表面に、前記ゲート電極とは電気的に絶縁されたシールド電極（１２）を形成したことを特徴としている。
【００１２】
請求項３に記載されたＭＯＳＦＥＴ型電子放出素子は、請求項１又は２記載のＭＯＳＦＥＴ型電子放出素子において、前記シールド電極（１２）を電源を介してアース（Ｅ）に接続するか、または直接アース（Ｅ）に接続したことを特徴としている。
請求項４に記載されたＭＯＳＦＥＴ型電子放出素子は、請求項１乃至３記載のＭＯＳＦＥＴ型電子放出素子において、１０-9〜１０-5Ｔｏｒｒの真空度において電子源に用いられることを特徴としている。
【００１３】
【発明の実施の形態】
本発明の実施の形態の一例を図１〜図４を参照して説明する。
図１に示すように、本例のＭＯＳＦＥＴ型電子放出素子１は、電界効果型トランジスターのドレイン部に電子を放出する先端の尖ったエミッタを形成した構造の電子放出素子である。図１はＭＯＳＦＥＴ型電子放出素子１の断面図であり、図２は同平面図である。
【００１４】
図１及び図２に示すように、ｐ型半導体基板２の表面には、ｎ型半導体のドレイン３とソース４が間隔をおいて形成されている。ドレイン３は略円形であり、その表面の中央にはｎ型半導体である略円錐形状のエミッタ５が一体に形成されている。ソース４はドレイン３の近傍に帯状に形成され、その先端部分が所定間隔をおいてドレイン３に近接している。このソース４には、アルミニウムパッドからなる引き出し用の電極であるソース端子６が設けられている。
【００１５】
ｐ型半導体基板２の表面には、ドレイン３とソース４を囲んで絶縁層７が形成されている。絶縁層７の上には、エミッタ５を囲んでゲート電極８が形成されている。このゲート電極８は、アルミニウムパッドからなる引き出し用の電極であるゲート端子９に接続されている。
【００１６】
絶縁層７の上には制御電極１０が形成されている。制御電極１０は、少なくともドレイン３とソース４の間にある絶縁層７の上に形成され、かつゲート電極８に近接して設けられている。この制御電極１０は、アルミニウムパッドからなる引き出し用の電極である制御電極端子１１に接続されている。
【００１７】
ゲート電極８と制御電極１０が形成されていない絶縁層７の表面には、ゲート電極８及び制御電極１０とは電気的に絶縁されたシールド電極１２が設けられている。シールド電極１２は電源を介するかあるいは直接にアースＥに接続されており、絶縁層７に電荷がチャージしないようになっている。
【００１８】
本例のＭＯＳＦＥＴ型電子放出素子１の製造工程を図３を参照して説明する。図３（ａ）に示すように、ｐ型半導体基板２（本例ではｐ型シリコン基板）の上に、円形のマスク１３を形成する。このマスク１３を得るには、ｐ型半導体基板２を熱酸化することによってＳｉＯ2 の層を形成し、これをフォトリソグラフィとエッチングによって所望の形状にすればよい。
【００１９】
図３（ｂ）に示すように、前記マスク１３が設けられたｐ型半導体基板２の表面をプラズマエッチング等の手段によって加工し、マスク１３の下側に後にエミッタ５となる尖った部分を形成する。
【００２０】
図３（ｃ）に示すように、ｐ型半導体基板２の表面を熱酸化して酸化膜１４を形成する。この酸化膜１４は最終的には前記絶縁層７となる。マスク１３の下方の尖った部分に形成された酸化膜１４の下側には、酸化されずに残ったｐ型半導体基板２の表面に尖鋭なコーン形状の部分ができる。このコーン形状の部分は最終的には前記エミッタ５になる。
【００２１】
図３（ｄ）に示すように、Ｎｂをｐ型半導体基板２の表面に蒸着によって被着し、酸化膜１４とマスク１３の表面に金属薄膜としてのＮｂ膜１５を形成する。このＮｂ膜１５は、後に前記各種電極となる。
【００２２】
図３（ｅ）に示すように、Ｎｂ膜１５にソース４となる部分をパターニングする。緩衝フッ酸処理でソース４となる部分の酸化膜１４と、エミッタ５となる部分の上の酸化膜１４及びマスク１３を除去し、図３（ｆ）の構造を得る。
【００２３】
図３（ｆ）に示すように、ｐ型半導体基板２の表面にイオン注入処理を施す。図３（ｇ）に示すように、Ｎｂ膜１５によりシールドされ、Ｎｂ膜１５の下部領域の半導体基板には注入されず、ｐ型半導体基板２が露出している部分のみに選択的にイオンが注入され、アニール処理を施すことにより、活性化されてｎ型領域のドレイン３及びエミッタ５とソース４になる。
【００２４】
図３（ｈ）に示すように、フォトリソグラフィ又はプラズマエッチング等の手法によりＮｂ膜１５をパターニングし、ゲート電極８と制御電極１０とシールド電極１２を形成する。図示しないが、駆動時にはゲート電極８と制御電極１０を駆動回路に接続し、シールド電極１２は電源を介するか、あるいは直接にアースする。
【００２５】
上記の工程にて作成された前記ＭＯＳＦＥＴ型電子放出素子１の作用を説明する。制御電極１０とゲート電極８に電圧を加える。図１中に模式的に示すように、ドレイン３とソース４の間にある絶縁層７の下側のｐ型半導体基板２の表面に、反転層１６，１７が形成される。これによってソース４からドレイン３に電流が流れる。ゲート電極８によってエミッタ５の先端付近に発生した電界により、エミッタ５の先端から電子が放出される。エミッタ５からの電子の放出量は、制御電極１０に加える電圧によって制御することができる。
【００２６】
図４は、本例のＭＯＳＦＥＴ型電子放出素子１を気密容器に収納して駆動した際の気密容器内の真空度を表す圧力(Pressure 、単位Torr）とエミッタ電流（Ｉe 、単位μＡ）を示すものである。この実験では気密容器内の気体はＨ2 である。真空度が１０-9Torrから１０-5Torrの間で変化しても、エミッタ電流は０．２μＡ前後に安定している。
【００２７】
本例によれば、絶縁層７の表面の内、ゲート電極８と制御電極１０が形成されている部分以外の部分にシールド電極１２を形成し、これを電源を介するか、あるいは直接アースＥに接続しているので、絶縁層７に正電荷がチャージすることがない。このため、ゲート電極８及び制御電極１０以外の部分で、絶縁層７の下のｐ型半導体基板２に反転層が形成されることがなく、不用な電流経路を介して余分な電流がソース４からドレイン３に流れることもない。即ち、エミッタ電流の暴走は起きず、ソース４からドレイン３には規定の電流が流れる。シールド電極１２を電源を介してアースＥに接続した場合のシールド電極１２の電位は、ＭＯＳＦＥＴのしきい値電圧以下の電位に設定すればよい。
【００２８】
このように本例のＭＯＳＦＥＴ型電子放出素子１は低い真空雰囲気のもとにおいても電子放出量の安定性及び制御性が高い。特に、駆動時に発生するガス等のために高真空状態が保持できない蛍光表示管においては、本例のＭＯＳＦＥＴ型電子放出素子１は電子源として実用的であり、電界放出素子を実用化するための構造として極めて有用である。
【００２９】
以上説明した一例では、Ｈ2 雰囲気で実験を行ったが、Ｎ2 やＨｅ雰囲気においても同様の効果が得られる。即ち、このようなガス雰囲気においても、従来のＭＯＳＦＥＴ型電子放出素子１は１０-7Torrより低い真空度でエミッタ電流が暴走するが、本例のＭＯＳＦＥＴ型電子放出素子１は１０-5Torr程度となってもエミッタ電流は安定している。
【００３０】
以上説明した一例は、ゲート電極８と制御電極１０を有するＭＯＳＦＥＴ型電子放出素子１においてシールド電極１２を設けたものであったが、本発明はゲート電極８と制御電極１０が電極として一体となったＭＯＳＦＥＴ型電子放出素子にも適用可能である。このようなＭＯＳＦＥＴ型電子放出素子においては、エミッタを囲むゲート電極が、ソースとドレインの間の絶縁層上を覆っている。そして、このゲート電極に電圧を加えれば、ドレインとソースの間のｐ型半導体基板に反転層が生じて電流が流れ、エミッタには電界が与えられて電子が放出される。
【００３１】
しかしながら、一般にゲート電極には制御電極よりも高い電圧を加える必要があるため、両電極をひとつにした場合には、これに印加する電圧はゲート電極に加える高い電圧となる。この高い電圧を印加した場合には、ゲート電極下部に形成される反転層の伝導度が高くなり、反転層を流れる電流がエミッタから放出される電流よりも大きくなるため、ＭＯＳＦＥＴでの電流制御ができない場合も生じる。そのため、ゲート電極と制御電極を一体とする場合には、反転層電流がエミッタ電流よりも小さくなるようにゲート電極形状を設計する必要がある。
【００３２】
【発明の効果】
従来のＭＯＳＦＥＴ型電子放出素子においては、１０-6Torr台でエミッタ電流の上昇が起きるが、従来露出していた絶縁層の表面をシールド電極で覆った本発明によれば、電荷のチャージによって電流の経路が広がることが確実に防止され、これによりエミッタ電流は真空度によらず安定し、真空度の低下によってエミッタ電流が急激に上昇することは防止された。このため、本発明のＭＯＳＦＥＴ型電子放出素子は、パッケージ（外囲器）の性能に厳密な気密性が要求されない簡略な構造のＦＥＤ等に電子源として採用することが可能である。
また、その製造工程においては、絶縁層の表面に形成した金属薄膜から、ゲート電極及び制御電極と共にシールド電極を一工程で形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例であるＭＯＳＦＥＴ型電子放出素子の断面図である。
【図２】本発明の実施の形態の一例であるＭＯＳＦＥＴ型電子放出素子の平面図である。
【図３】本発明の実施の形態の一例であるＭＯＳＦＥＴ型電子放出素子の製造工程図である。
【図４】本発明の実施の形態の一例であるＭＯＳＦＥＴ型電子放出素子の性能を示す図であって、作動環境の真空度とエミッタ電流との関係を示す図である。
【図５】従来のＭＯＳＦＥＴ型電子放出素子の断面図である。
【図６】従来のＭＯＳＦＥＴ型電子放出素子の平面図である。
【図７】従来のＭＯＳＦＥＴ型電子放出素子の性能を示す図であって、作動環境の真空度とエミッタ電流との関係を示す図である。
【符号の説明】
１  ＭＯＳＦＥＴ型電子放出素子
２  ｐ型半導体基板
３  ドレイン
４  ソース
５  エミッタ
７  絶縁層
８  ゲート電極
１０  制御電極
１２  シールド電極
Ｅ  アース
【図１】
0003867118.tif 000002
【図２】
0003867118.tif 000003
【図３】
0003867118.tif 000004
【図４】
0003867118.tif 000005
【図５】
0003867118.tif 000006
【図６】
0003867118.tif 000007
【図７】
0003867118.tif 000008