(57)【特許請求の範囲】
【請求項１】
遅延同期ループにおいて、
基準クロック信号を受信して、これを制御信号の電圧レベルによって決定される遅延時間だけ遅延させて遅延クロック信号を発生する遅延部と、
前記基準クロック信号のＫ番目のパルスが前記遅延部によって遅延されて生成される前記遅延クロック信号のＫ番目のパルスの位相と前記基準クロック信号のＬ（＝Ｋ＋Ｉ、ここでＩは自然数）番目のパルスの位相とを比較して、遅延増加信号と、遅延減少信号とを発生する位相比較器と、
前記遅延増加信号と前記遅延減少信号との活性デューティー比に従って電圧レベルが決定される前記制御信号を提供する電荷ポンプと、
を具備し、
前記位相比較器は、
前記基準クロック信号のＫ番目のパルスの活性化に応答して論理状態が遷移する出力信号を発生する第１フリップフロップと、
前記第１フリップフロップの出力信号を入力信号端で受信し、前記基準クロック信号のＬ番目のパルスの活性化に応答して前記遅延減少信号としてのその出力信号を活性化させる第２フリップフロップと、
前記遅延クロック信号のＫ番目のパルスの活性化に応答して前記遅延増加信号としてのその出力信号を活性化させる第３フリップフロップと、
前記遅延増加信号と前記遅延減少信号が共に活性化する時に活性化するリセット信号を前記第２及び第３フリップフロップのリセット端に提供するロジック部と、
を具備することを特徴とする遅延同期ループ。
【請求項２】
前記Ｉは１であることを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記第１及び第３フリップフロップの入力信号端は、電源電圧を受信することを特徴とする請求項１に記載の遅延同期ループ。
【請求項４】
前記ロジック部は、
前記遅延増加信号と前記遅延減少信号との論理積を演算するＡＮＤゲートと、
前記ＡＮＤゲートの出力信号または予備信号の活性化に応答するＮＯＲゲートと、
を具備することを特徴とする請求項１に記載の遅延同期ループ。
【請求項５】
前記電荷ポンプは、
前記遅延減少信号と前記遅延増加信号に応答して電荷をポンピングする電荷ポンピング部と、
前記電荷ポンピング部の出力信号の高周波成分を除去するローパスフィルター部と、
を具備することを特徴とする請求項１に記載の遅延同期ループ。
【請求項６】
前記電荷ポンピング部は、
前記遅延増加信号に応答して電源電圧を前記ローパスフィルター部に供給する第１スイッチング素子と、
前記遅延減少信号に応答して前記ローパスフィルター部の電荷を接地電圧端に放出する第２スイッチング素子と、
を具備することを特徴とする請求項５に記載の遅延同期ループ。
【請求項７】
前記遅延部は、
前記基準クロック信号を受信して前記遅延クロック信号を発生する直列接続された複数のインバータを有する遅延ライン部と、
第１端子が外部接地に連結されるキャパシタと、
前記制御信号に応答して、前記キャパシタの第２端子を前記遅延ライン部に電気的に連結するＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の遅延同期ループ。
【請求項８】
基準クロック信号に対して遅延クロック信号の位相を比較する位相比較器において、
前記基準クロック信号のＫ番目のパルスの活性化に応答して論理状態が遷移する出力信号を発生する第１フリップフロップと、
前記第１フリップフロップの出力信号を入力信号端で受信し、前記基準クロック信号のＬ（＝Ｋ＋Ｉ、ここでＩは自然数）番目のパルスの活性化に応答して遅延減少信号としてのその出力信号を活性化させる第２フリップフロップと、
前記遅延クロック信号のＫ番目のパルスの活性に応答して遅延増加信号としての出力信号を活性化させる第３フリップフロップと、
前記遅延増加信号と前記遅延減少信号が共に活性化する時に活性化するリセット信号を前記第２及び第３フリップフロップのリセット端に提供するロジック部と、
を具備することを特徴とする位相比較器。
【請求項９】
前記Ｉは１であることを特徴とする請求項８に記載の位相比較器。
【請求項１０】
前記第１及び第３フリップフロップの入力信号端は、電源電圧を受信することを特徴とする請求項８に記載の位相比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号のような周期的信号を発生する回路に係り、特に位相比較器、これを適用する遅延同期ループ(delay locked loop、以下DLLとする)回路及び遅延同期方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサと周辺回路などを含む半導体装置において、超高速の動作が要求される場合がある。また幾つかのチップで一つのコンビネーションの装置を構成する場合には、各チップは外部から供給される一つのクロック信号に同期して動作することが必要である。従って、コンビネーション装置は、一つの基準クロック信号に同期する幾つかの出力クロック信号を生成する回路をチップの内部に含む。
【０００３】
特に、超高速で動作するシステムは、基準クロック信号に対して正確な時間的な関係を有する周期的な出力クロック信号を発生する装置が必要である。このような装置の代表的なものが位相同期ループ(phase locked loop、以下PLLという)である。
【０００４】
PLLは、入力される基準クロック信号に対して同じ位相を有する出力クロック信号を発生する回路であって、電圧制御発振器を使用する。しかし、電圧制御発振器を使用するPLLは、基準クロック信号と同じ位相を有する出力クロック信号を発生するために長時間を要し、また、電力消耗が大きいという短所を有する。
【０００５】
このようなPLLの問題点を改善するために提案されたものがDLLである。DLLは、入力される基準クロック信号に対して所定時間だけ遅延されてコンビネーション装置内部の各回路に基準信号として提供される遅延クロック信号を発生する。一般にDLLは位相比較器を使用する。位相比較器は、基準クロック信号と遅延クロック信号との位相を比較し、その結果を遅延部にフィードバックさせる。
【０００６】
従来のDLLは、位相比較器としてPLLと同様の位相比較器を使用する。しかし、PLLの位相比較器を適用してDLLの位相比較器を構成する場合には、PLLとDLLとの特有な構成及び作用の差によって次のような問題点が発生する。
【０００７】
PLLの出力クロック信号は、基準クロック信号を遅延させて生成される信号ではなく、電圧制御発振器から出力される信号である。従って、PLLの出力クロック信号は、基準クロック信号の任意のパルスに同期させることができる。
【０００８】
一方、DLLは、入力される基準クロック信号を遅延させることにより遅延クロック信号を発生する。従って、DLLの位相比較器は、遅延クロック信号のK番目のパルスを基準クロック信号のK＋1番目以降のパルスと比較することが望ましい。これとは逆に、遅延クロック信号のK番目パルスの位相を基準クロック信号のK番目またはK番目より前のパルスの位相と比較しようとしても、遅延クロック信号は入力される基準クロック信号に対して遅延しているため、遅延クロック信号を基準クロック信号に同期させることができない
従って、PLLの位相比較器を適用してDLLの位相比較器を構成する場合には、基準クロック信号に同期していない遅延クロック信号を発生させることになり、コンビネーション装置全体を誤動作させる場合がある。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その１つの目的は、基準クロック信号のK番目のパルスを遅延させることにより生成される遅延クロック信号の位相を、K番目より後の基準クロック信号のパルスの位相と比較する位相比較器及びDLL回路であって遅延クロック信号を基準クロック信号に対してより正確に同期させることができる位相比較器及びDLL回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の遅延同期ループは、基準クロック信号を受信して、これを所定の制御信号の電圧レベルによって決定される遅延時間だけ遅延させて遅延クロック信号を発生する遅延部と、前記基準クロック信号のK番目のパルスが前記遅延部によって遅延されて生成される前記遅延クロック信号のK番目パルスの位相と前記基準クロック信号のL(=K＋I、ここでIは自然数)番目のパルスの位相とを比較して、前記遅延クロック信号のK番目のパルスが入力される時に活性化して、更に前記基準クロック信号のK番目のパルスが入力されると非活性化する遅延増加信号と、前記基準クロック信号のL番目のパルスが入力される時に活性化して、更に前記遅延クロック信号のK番目パルスが入力されると非活性化する遅延減少信号を発生する位相比較器と、前記遅延増加信号と前記遅延減少信号の活性デューティー比に従って電圧レベルが変化する制御信号を前記遅延部に提供する電荷ポンプとを具備する。
【００１２】
望ましくは、前記位相比較器は、前記基準クロック信号のK番目のパルスの活性化に応答して論理状態が遷移する出力信号を発生する第1フリップフロップと、前記第1フリップフロップの出力信号を入力信号端で受信し、前記基準クロック信号のL番目のパルスの活性化に応答して論理状態が遷移されて前記遅延減少信号を活性化する出力信号を発生する第2フリップフロップと、前記遅延クロック信号のK番目パルスの活性に応答して論理状態が遷移されて前記遅延増加信号を活性化する出力信号を発生する第3フリップフロップと、前記遅延増加信号と前記遅延減少信号が共に活性化する時に活性化するリセット信号を前記第2及び第3フリップフロップのリセット端に提供するロジック部とを具備する。
【００１３】
本発明に係る遅延同期方法は、基準クロック信号を受信して、制御信号の電圧レベルに従って遅延時間が制御される遅延クロック信号を発生する遅延部を有する遅延同期ループにおける遅延同期方法である。本発明の遅延同期方法は、A)所定電圧レベルの前記制御信号によって前記基準クロック信号を遅延させて前記遅延クロック信号を発生する段階と、B)前記基準クロック信号の第1クロック信号に同期して発生する前記遅延クロック信号の位相と前記基準クロック信号の第2クロック信号の位相とを比較する段階と、C)前記遅延クロック信号の位相が前記基準クロック信号の第2クロック信号の位相より進んでいる場合に、前記制御信号の電圧レベルを一方向に変化させる段階と、D)前記遅延クロック信号の位相が前記基準クロック信号の第2クロック信号の位相より遅い場合に、前記制御信号の電圧レベルを他方向に変化させる段階と、E)電圧レベルが調整された前記制御信号によって前記基準クロック信号を遅延させて前記遅延クロック信号を発生する段階とを具備する。
【００１４】
前記のような本発明の遅延同期ループによって、遅延クロック信号の位相を基準クロック信号の位相と正確に一致させることができる。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好適な実施の形態を示す添付図面及び該図面に記載された内容を参照すべきである。
【００１６】
以下、添付図面を参照して本発明の好適な実施の形態を説明する。各図面において同じ参照符号は同じ構成要素を示す。
【００１７】
図1は、本発明の好適な実施の形態に係る遅延同期ループの実施の形態を示す図面である。これを参照すれば、本発明の好適な実施の形態に係る遅延同期ループは、遅延部11、位相比較器13及び電荷ポンプ15を具備する。
【００１８】
遅延部11は、基準クロック信号RCLKを所定の遅延時間tDL(図4及び図5参照)だけ遅延させて遅延クロック信号DCLKを発生する。遅延時間tDLは、電荷ポンプ15から提供される制御信号VCONの電圧レベルによって決定される。
【００１９】
位相比較器13は、遅延クロック信号DCLKのK番目のパルスの位相と基準クロック信号のL(=K＋I、ここでIは自然数)番目のパルスの位相を比較して遅延減少信号DOWNと遅延増加信号UPとを電荷ポンプ15に提供する回路である。ここで、遅延クロック信号DCLKのK番目のパルスは、基準クロック信号RCLKのK番目のパルスを遅延部11によって遅延させて生成される信号である。
【００２０】
遅延増加信号UPは、遅延クロック信号DCLKのK番目のパルス（ハイ）が入力されることによって活性化し、更に基準クロック信号RCLKのL番目のパルス（ハイ）が入力されることによって非活性化する。そして、遅延減少信号DOWNは、基準クロック信号RCLKのL番目のパルス（ハイ）が入力されことによって活性化し、更に遅延クロック信号DCLKのK番目のパルス（ハイ）が入力されることによって非活性化する信号である。  電荷ポンプ15は、遅延減少信号DOWNと遅延増加信号UPを受信して、これに従って制御信号VCONを生成し遅延部11に提供する。制御信号VCONは、遅延減少信号DOWNと遅延増加信号UPの活性デューティー比に従って電圧レベルが変化する信号である。
【００２１】
図2は、図1の遅延部の構成例を示す図面である。図2に示す構成例では、遅延部11は、遅延ライン部21、キャパシタ25_1、25_2、25_3、…及びNMOSトランジスタ23_1、23_2、23_3、…を具備する。
【００２２】
遅延ライン部21は、直列接続されたインバータ21_1、21_2、21_3、…よりなる。遅延ライン部21は、基準クロック信号RCLKを遅延させることにより遅延クロック信号DCLKを発生する。
【００２３】
NMOSトランジスタ23_1、23_2、23_3、…は、制御信号VCONによって制御されて、各キャパシタ25_1、25_2、25_3、…の一方の端子を遅延ライン部21を構成する各インバータ21_1、21_2、21_3、…の出力端子と電気的に連結する。キャパシタ25_1、25_2、25_3、…の他方の端子は、接地電圧VSSと連結される。
【００２４】
遅延部11の遅延時間tDLは、制御信号VCONの電圧レベルが高ければ高いほど長く、制御信号VCONの電圧レベルが低ければ低いほど短い。従って、遅延部11の遅延時間tDLは、制御信号VCONの電圧レベルによって制御される。
【００２５】
図3は、図1の位相比較器の構成例を示す図面である。位相比較器13は、遅延クロック信号DCLKのK番目のパルスの位相と基準クロック信号のL(=K＋I、ここでIは自然数)番目のパルスの位相とを比較する回路であって、ここでは、代表例として、Iが1である場合に関して説明する。
【００２６】
図3に示す構成例では、位相比較器13は、第1乃至第3フリップフロップ31、33、35及びロジック部37を具備する。望ましくは、第1乃至第3フリップフロップ31、33、35は、Dフリップフロップである。
【００２７】
第1フリップフロップ31の入力信号端（D）には、電源電圧VCCが印加され、クロック入力端(CLK)には、基準クロック信号RCLKが印加される。そして、第1フリップフロップ31のリセット端(RESETB)には、予備信号INITBが印加される。この実施の形態では、予備信号INITBは、動作初期段階でローに活性化され、遅延同期ループDLLに遅延クロック信号DCLKの発生命令が入力されれば、ハイにディスエーブルされて第1フリップフロップ31のリセットを解除する。
【００２８】
第2フリップフロップ33の入力信号端(D)には、第1フリップフロップ31の出力N32信号が印加され、クロック入力端(CLK)には、基準クロック信号RCLKが印加される。そして、第2フリップフロップ33のリセット端(RESETB)には、ロジック部37の出力信号RECONが印加される。第2フリップフロップ33の出力信号は、遅延減少信号DOWNである。
【００２９】
第3フリップフロップ35の入力信号端(D)には、電源電圧VCCが印加され、クロック入力端(CLK)には、遅延クロック信号DCLKが印加される。そして、第3フリップフロップ35のリセット端(RESETB)には、ロジック部37の出力信号RECONが印加される。第3フリップフロップ35の出力信号は、遅延増加信号UPである。
【００３０】
ロジック部37は、ANDゲート37a、インバータ37b及びNORゲート37cを具備する。ANDゲート37aは、遅延減少信号DOWNと遅延増加信号UPとの論理積演算を実行する。インバータ37bは、予備信号INITBを反転して出力する。
【００３１】
NORゲート37cは、ANDゲート37aの出力信号N37aとインバータ37bの出力信号N37bとの反転論理和演算を実行してその結果をロジック部37の出力信号RECONとして出力する。
【００３２】
図4は、位相比較器13において、遅延クロック信号DCLKのK番目のパルスの位相が基準クロック信号のK＋1番目のパルスの位相より進んでいる場合のタイミング図であり、図5は、位相比較器13において、遅延クロック信号DCLKのK番目のパルスの位相が基準クロック信号のK＋1番目のパルスの位相より遅くれている場合のタイミング図である。
【００３３】
図4及び図5を参照して、位相比較器13の動作を具体的に説明すれば次の通りである。
【００３４】
図4は、遅延部11(図1参照)による遅延時間tDLが基準クロック信号RCLKの一周期より短い場合のタイミング図であるとも言える。この場合には、遅延クロック信号DCLKのK番目のパルスbは、基準クロック信号RCLKのK＋1番目のパルスcより先に位相比較器13に入力される。
【００３５】
まず、予備信号INITBがローに活性化された状態では、第1フリップフロップ31の出力信号N32、遅延減少信号DOWN及び遅延増加信号UPは全て"ロー"状態になる。
【００３６】
そして、予備信号INITBがハイにディスエーブルされ、その後、基準クロック信号RCLKのK番目のパルスaが入力されると、第1フリップフロップ31の出力信号N32はハイ状態に遷移する。しかし、この段階では、第2フリップフロップ33の出力信号である遅延減少信号DOWNはロー状態を維持している。
【００３７】
次いで、遅延クロック信号DCLKのK番目パルスbが入力されると、第3フリップフロップ35の出力信号の遅延増加信号UPはハイ状態に遷移する。
【００３８】
次いで、基準クロック信号RCLKのK＋1番目のパルスcが入力されると、第2フリップフロップ33の出力信号である遅延減少信号DOWNがハイ状態に遷移する。
【００３９】
遅延減少信号DOWNと遅延増加信号UPが共にハイ状態に活性化すると、論理部37の出力信号RECONはローに活性化する。そして、第2フリップフロップ33及び第3フリップフロップ35はリセットされ、遅延減少信号DOWNと遅延増加信号UPは、ロー状態に戻る。また、これに伴って論理部37の出力信号RECONもハイ状態に戻る。
【００４０】
図4のように、遅延部11(図1参照)による遅延時間tDLが基準クロック信号RCLKの一周期より短い場合には、遅延増加信号UPの活性デューティーfが遅延減少信号DOWNの活性デューティーeより長くなる。
【００４１】
遅延増加信号UPの活性デューティーfが遅延減少信号DOWNの活性デューティーeより長くなれば、電荷ポンプ15(図1参照)の出力信号の制御信号VCONの電圧レベルが増加し、これに伴って遅延部11による遅延時間tDLが増加する。
【００４２】
図5は、遅延部11(図1参照)による遅延時間tDLが基準クロック信号RCLKの一周期より長い場合のタイミング図であるとも言える。この場合には、遅延クロック信号DCLKのK番目のパルスbは、基準クロック信号RCLKのK＋1番目のパルスcより遅くれて位相比較器13に入力される。
【００４３】
図5に示す場合は、遅延クロック信号DCLKのK番目のパルスbは、基準クロック信号RCLKのK＋1番目のパルスcより遅くれて位相比較器13に入力されることによって、遅延減少信号DOWNの活性デューティーfが遅延増加信号UPの活性デューティーeより長くなる。
【００４４】
遅延減少信号DOWNの活性デューティーfが遅延増加信号UPの活性デューティーeより長くなれば、電荷ポンプ15(図1参照)の出力信号の制御信号VCONの電圧レベルは減少し、これに伴って遅延部11による遅延時間tDLが減少する。
【００４５】
図6は、図1の電荷ポンプの構成例を示す図面である。これを参照すれば、電荷ポンプ15は、電荷ポンピング部41及びローパスフィルター部43よりなる。
【００４６】
電荷ポンピング部41は、遅延減少信号DOWNと遅延増加信号UPに応答して電荷をローパスフィルター部43に、或いはローパスフィルター部43からポンピングする。具体的には、遅延増加信号UPがハイに活性化すれば、第1スイッチング素子41bがターンオンして電流ソース41aを通じて供給される電源電圧VCCの電荷をローパスフィルター部43に供給する。そして、遅延減少信号DOWNがハイに活性化すれば、第2スイッチング素子41cがターンオンして電流シンク41dを通じてローパスフィルター部43の電荷を接地電圧VSSに放出する。
【００４７】
従って、遅延増加信号UPがハイに活性化すると、制御信号VCONの電圧レベルは増加し、一方、遅延減少信号DOWNがハイに活性化すれば、制御信号VCONの電圧レベルは減少する。その結果、制御信号VCONの電圧レベルは、遅延増加信号UPと遅延減少信号DOWNの活性デューティー比によって決まる。
【００４８】
また、ローパスフィルター部43は、電荷ポンピング部41の出力信号である制御信号VCONの高周波成分を除去する。望ましくは、ローパスフィルター部43は、電荷ポンピング部41の出力端と接地電圧VSS端との間に形成されるキャパシタである。
【００４９】
本発明の好適な実施の形態に係る遅延同期ループは、遅延クロック信号DCLKのK番目のパルスの位相が基準クロック信号RCLKのL番目のパルスの位相より遅くれいている場合には、遅延減少信号DOWNを活性化して遅延部11による遅延時間を減少させ、遅延クロック信号DCLKのK番目パルスの位相が基準クロック信号RCLKのL番目パルスの位相より進んでいる場合には、遅延増加信号UPを活性化して遅延時間を延ばす。
【００５０】
以上の動作により、遅延クロック信号DCLKのK番目のパルスの位相を基準クロック信号RCLKのL番目のパルスの位相と一致させることができる。
【００５１】
本発明は、図面に示した１つの実施の形態を参考して説明されたが、これは例示に過ぎなく、本技術分野の通常の知識を有する者であれば、該実施の形態に多様な変形を加え、均等な他の実施の形態を採用することができることを理解すべきである。
【００５２】
例えば、上記の実施の形態に係る位相比較器は、遅延クロック信号DCLKのK番目のパルスの位相を基準クロック信号RCLKのK＋1番目のパルスの位相と比較するように構成された例であるが、本発明の位相比較器は、遅延クロック信号DCLKのK番目のパルスの位相を基準クロック信号RCLKのK＋I(ここでIは2以上の自然数)番目のパルスの位相と比較する構成であってもよい。
【００５３】
従って、本発明の真の技術的範囲は、特許請求の範囲の技術的思想に基づいて定められるべきでらる。
【００５４】
【発明の効果】
本発明によれば、遅延クロック信号を基準クロック信号に正確に同期させることができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る遅延同期ループの実施例を示す図面である。
【図２】図1の遅延部の構成例を示す図面である。
【図３】図1の位相比較器の構成例を示す図面である。
【図４】図1の位相比較器において、遅延クロック信号のK番目のパルスの位相が基準クロック信号のK＋1番目のパルスの位相より進んでいる場合のタイミング図である。
【図５】図1の位相比較器において、遅延クロック信号のK番目のパルスの位相が基準クロック信号のK＋1番目のパルスの位相より遅くれている場合のタイミング図である。
【図６】図1の電荷ポンプの構成例を示す図面である。
【符号の説明】
11  遅延部
13  位相比較器
15  電荷ポンプ
【図１】
0003949851.tif 000002
【図２】
0003949851.tif 000003
【図３】
0003949851.tif 000004
【図４】
0003949851.tif 000005
【図５】
0003949851.tif 000006
【図６】
0003949851.tif 000007