(57)【特許請求の範囲】
【請求項１】
ブリッジ接続された４つの電流切替用トランジスタを備え、その出力ノードが負荷に接続され、一方の対角方向のトランジスタのペアが同時にオン、他方の対角方向のトランジスタのペアが同時にオフとなることにより前記負荷に供給される出力電圧の極性が切り替えられるブリッジ回路と、
このブリッジ回路に電流を供給する定電流源と、
前記ブリッジ回路の前記定電流源と接続される側の２つのトランジスタの各ゲートをブートストラップノードとし、これらのブートストラップノードにそれぞれスイッチ切替用の制御電圧を印加する各制御入力ノードとこれに対応する前記各ブートストラップノードとの間にそれぞれ接続された分離用トランジスタと、
前記ブリッジ回路の出力電圧を制限する電圧制限回路とを備え、
前記電圧制限回路は、
差動入力端子の一方に前記出力電圧を規定する基準電圧が与えられた差動増幅回路と、
この差動増幅回路の差動入力端子の他方に前記ブリッジ回路の出力極性の切り替えに従って前記ブリッジ回路の二つの出力ノードの一方の電圧を選択的に転送する、ゲートが前記ブートストラップノードにそれぞれ接続された一対のトランスファゲートと、
前記差動増幅回路の出力によって導通度が制御されて前記定電流源の出力電流を前記ブリッジ回路の出力が前記基準電圧になるようにバイパスさせるバイパス回路と
を備えたことを特徴とする駆動回路。
【請求項２】
前記各分離用トランジスタのゲートはそれぞれ抵抗を介して電源端子に接続されている
を備えたことを特徴とする請求項１記載の駆動回路。
【請求項３】
前記ブリッジ回路が前記負荷を駆動していないときに前記定電流源と前記ブリッジ回路との接続ノードを接地するためのリセット用トランジスタを更に備えたことを特徴とする請求項１記載の駆動回路。
【請求項４】
前記ブリッジ回路の前記定電流源と接続される側の２つのトランジスタを他のトランジスタよりも大きいサイズとしたことを特徴とする請求項１乃至３のいずれかに記載の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＳＤＮユーザ・網インタフェースに用いられるＳ／Ｔ点ドライバ等に使用されて有用な駆動回路であって、負荷につながる二つの出力端子を有し、これらの出力端子を介して前記負荷に所定のタイミングで極性が切り替わる一定電圧を与える駆動回路に関する。
【０００２】
【従来の技術】
従来、ＩＳＤＮのＳ／Ｔ点ドライバとして、図３に示すものが知られている。４個のｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎ１〜Ｎ４を用いて、定電流源Ｉ１により駆動されるブリッジ回路１が構成され、このブリッジ回路１の二つのブリッジ出力ノードＡ，Ｂが負荷Ｚにつながる二つのライン出力端子ＯＵＴ１，ＯＵＴ２に接続される。ブリッジ回路１のＮＭＯＳトランジスタＮ１〜Ｎ４は、選択回路３によって、あるタイミングでＮ１とＮ４が同時にオンし、別のタイミングではＮ２とＮ３が同時にオンするという制御が行われ、これにより極性が切換えられた出力電圧が負荷Ｚに供給される。定電流源Ｉ１は、負荷駆動に必要な電流以上の電流が流れるように構成されている。
【０００３】
出力端子ＯＵＴ１，ＯＵＴ２から負荷Ｚに供給される出力電圧を常に一定の基準電圧ＶREF に保つために、電圧制限回路２が設けられている。この電圧制限回路２は、出力電圧に応じて定電流源Ｉ１の余分な電流をバイパスさせるＮＭＯＳトランジスタＮ７と、このＮＭＯＳトランジスタＮ７の導通度を帰還制御するための差動増幅回路とから構成されている。差動増幅回路は、ＮＭＯＳトランジスタＮ５，Ｎ６によるカレントミラー能動負荷と、ｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐ１，Ｐ２による差動トランジスタ対により構成されている。差動トランジスタ対の一方の入力端子には基準電圧ＶREF が与えられ、他方の入力端子には、ブリッジ回路１の二つのブリッジ出力ノードＡ，Ｂのうち電圧制御すべきＨレベル側の出力電圧が与えられる。これら出力ノードＡ，Ｂの出力電圧のいずれかを選択して電圧制限回路２に与えるため、トランスファゲートとしてのＮＭＯＳトランジスタＮ８，Ｎ９が設けられている。
【０００４】
いま、ブリッジ回路１のＮＭＯＳトランジスタＮ２，Ｎ３がオン、ＮＭＯＳトランジスタＮ１，Ｎ４がオフとなった場合を考える。このとき、出力端子ＯＵＴ２は接地され、出力端子ＯＵＴ１に出力電圧が得られる。このとき同時に、トランスファゲートのＮＭＯＳトランジスタＮ８がオンして、出力端子ＯＵＴ１の電圧は電圧制限回路２に帰還され、出力電圧が基準電圧ＶREF に等しくなるまで、ＮＭＯＳトランジスタＮ７が定電流源Ｉ１の負荷駆動に必要な電流以上の電流をバイパスする。ＮＭＯＳトランジスタＮ１，Ｎ４がオンの時は、ＮＭＯＳトランジスタＮ９を介して出力電圧が電圧制限回路２に帰還され、同様の出力電圧制御がなされる。
【０００５】
【発明が解決しようとする課題】
最近、端末機器の携帯化等に伴い、この様なラインドライバを、５Ｖ電源，３．３Ｖ電源のいずれにも使用されるＬＳＩに組込みたいという要求が強くなっている。しかし、図３の構成では、電源電圧を５Ｖから３．３Ｖに低下させた場合、電流切替用のＮＭＯＳトランジスタＮ１，Ｎ２のゲート電圧を十分に上げることができない。電源電圧が下がってもＮＭＯＳトランジスタＮ１，Ｎ２のしきい値ＶTHは下がらないので、電源電圧５ＶでＮＭＯＳトランジスタＮ１，Ｎ２にしきい値ＶTHを十分に超えるゲート・ソース間電圧が加えられた場合でも、電源電圧３．３Ｖでは、ＮＭＯＳトランジスタＮ１，Ｎ２にしきい値ＶTHを超える十分なゲート・ソース間電圧を加えることができず、出力電圧が電源電圧に比例した値よりも小さくなってしまう。
【０００６】
また、電源電圧を低電圧化したときにトランスファゲートとしてのＮＭＯＳトランジスタＮ８，Ｎ９が所望の電圧転送動作をできなくなるという問題もある。即ち、ＮＭＯＳトランジスタＮ８，Ｎ９は、ソース，ドレインが中間電位をとるトランスファゲートとして用いられている。いまの場合、ＮＭＯＳトランジスタＮ８，Ｎ９のＰＭＯＳトランジスタＰ２側をソースと考える。電源電圧をＶDD、ＮＭＯＳトランジスタＮ８，Ｎ９のしきい値をＶTHとすると、これらのＮＭＯＳトランジスタＮ８，Ｎ９のゲートを電源電圧ＶDDで駆動したとき、ソース電位は、ＶDD−ＶTHまで上昇できる。例えば、ＶDD＝５Ｖ，ＶTH＝２Ｖ，ＶREF ＝２Ｖとしたとき、ソースは３Ｖまで上昇できるから、出力端子ＯＵＴ１，ＯＵＴ２を基準電圧ＶREF に保つ動作をするには問題はない。しかし、ＶDD＝３Ｖとした場合には、出力端子ＯＵＴ１またはＯＵＴ２が２Ｖ以上であっても、ソースがＶDD−ＶTH＝１Ｖまで上昇するとＮＭＯＳトランジスタＮ８，Ｎ９はオフになってしまう。言い換えれば、ＮＭＯＳトランジスタＮ８，Ｎ９は出力の帰還制御に必要な電圧を差動増幅回路２に転送できなくなる。
【０００７】
この発明は、上記事情を考慮してなされたもので、低電圧電源を用いた場合にも十分な出力電圧を得ることができる駆動回路を提供することを目的とする。
この発明は、また、低電圧電源を用いた場合でも電圧帰還制御が確実に行われる駆動回路を提供することを他の目的とする。
【０００８】
【課題を解決するための手段】
この発明は、ブリッジ接続された４つの電流切替用トランジスタを備え、その出力ノードが負荷に接続され、一方の対角方向のトランジスタのペアが同時にオン、他方の対角方向のトランジスタのペアが同時にオフとなることにより前記負荷に供給される出力電圧の極性が切り替えられるブリッジ回路と、このブリッジ回路に電流を供給する定電流源と、前記ブリッジ回路の前記定電流源と接続される側の２つのトランジスタの各ゲートをブートストラップノードとし、これらのブートストラップノードにそれぞれスイッチ切替用の制御電圧を印加する各制御入力ノードとこれに対応する前記各ブートストラップノードとの間にそれぞれ接続された分離用トランジスタと、前記ブリッジ回路の出力電圧を制限する電圧制限回路とを備え、前記電圧制限回路は、差動入力端子の一方に前記出力電圧を規定する基準電圧が与えられた差動増幅回路と、この差動増幅回路の差動入力端子の他方に前記ブリッジ回路の出力極性の切り替えに従って前記ブリッジ回路の二つの出力ノードの一方の電圧を選択的に転送する、ゲートが前記ブートストラップノードにそれぞれ接続された一対のトランスファゲートと、前記差動増幅回路の出力によって導通度が制御されて前記定電流源の出力電流を前記ブリッジ回路の出力が前記基準電圧になるようにバイパスさせるバイパス回路とを備えたことを特徴とする。
【０００９】
この発明によれば、ブリッジ回路の定電流源と接続される側のトランジスタの各ゲートに制御電圧を印加する際、これらゲート側に接続された分離用トランジスタの一方のチャネルを介して前記制御電圧が印加され、ブリッジ回路の定電流源側の一つのトランジスタがオンになって対応する出力ノードが上昇すると、そのトランジスタのゲートが容量結合により上昇して、そのトランジスタはより深くオンする結果、十分な出力電圧が得られる。
また電圧制限回路は、ブリッジ回路の出力電圧が帰還される差動増幅器回路と、その出力により制御されて定電流源の出力電流のバイパスさせるバイパス回路を備えて、安定な出力電圧制御がなされる。
【００１０】
この発明において好ましくは、各分離用トランジスタのゲートは、抵抗を介して電源端子に接続される。これにより、入力される制御電圧が分離用トランジスタのゲート容量を介してそのゲート電圧を電源電圧以上に引き上げ、分離用トランジスタを強いオン状態とし、ブリッジ回路の定電流源側のトランジスタのゲート側、即ちブートストラップノードに十分な電荷を供給する。分離用トランジスタのゲートに蓄積された電荷は抵抗を介して電源端子側に放電されるので、やがて分離用トランジスタはオフ状態になり、ブートストラップノードが分離される。これにより、定電流源側トランジスタの端子電圧が上昇し、これによってブートストラップノードに接続されたゲートの電圧が電源電圧以上まで引き上げられて定電流源側のトランジスタの導通状態が良好になるので、低電源電圧の場合にも十分な出力電圧が得られることになる。
また、ブリッジ回路の出力電圧を制限するための電圧制限回路に用いられるトランスファゲートのゲートもブートストラップノードに接続されるから、このトランスファゲートの導通状態も良好になる。これにより、電源電圧に拘らず、ブリッジ回路の出力電圧は何等減衰を受けることなく差動増幅回路に転送されるから、電源が低電圧化された場合にも出力電圧を一定に保つ帰還制御が可能となる。
【００１１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例に係るＩＳＤＮ用Ｓ／Ｔ点ドライバの構成を示す回路図である。
【００１２】
ブリッジ接続された４つの電流切替用のＮＭＯＳトランジスタＮ１〜Ｎ４でブリッジ回路１が構成されている。ブリッジ回路１の２つの出力ノードＡ，Ｂがそれぞれ出力端子ＯＵＴ１，ＯＵＴ２に接続され、この出力端子ＯＵＴ１，ＯＵＴ２に、図示しない負荷としてのトランス等が接続される。出力ノードＡ，Ｂは、フローティング状態のときに０Ｖとなるように、抵抗Ｒ１，Ｒ２によって接地レベルにプルダウンされている。
【００１３】
ブリッジ回路１と電源端子ＶDDとの間には、定電流源を構成するＰＭＯＳトランジスタＰ１１が接続されている。このＰＭＯＳトランジスタＰ１１は、電流制御回路１１によりその電流値を制御される。電流制御回路１１は、ＰＭＯＳトランジスタＰ１２，Ｐ１３によるカレントミラー能動負荷と、ＮＭＯＳトランジスタＮ１２，Ｎ１３による差動トランジスタ対と、この差動トランジスタ対の電流源となるＮＭＯＳトランジスタＮ１５からなる差動増幅回路１１ａを主体として構成されている。差動増幅回路１１ａの一方の入力端子には、駆動電流値を決める第１の基準電圧ＶREF1が与えられる。差動増幅回路１１ａに流れる電流値、即ちＮＭＯＳトランジスタＮ１５に流れる電流値は、ダイオード接続されたＰＭＯＳトランジスタＰ１４及びＮＭＯＳトランジスタＮ１４によって決定される。差動増幅回路１１ａの出力は、ＰＭＯＳトランジスタＰ１５のゲートを駆動し、このＰＭＯＳトランジスタＰ１５に流れる電流が抵抗Ｒ３にも流れ、これにより発生した電圧が抵抗Ｒ４を介して差動増幅回路１１ａの他方の入力端子に与えられる。この差動増幅回路１１ａの出力は、ＰＭＯＳトランジスタＰ１１のゲートにも与えられているので、ＰＭＯＳトランジスタＰ１１のチャネル幅をＰＭＯＳトランジスタＰ１５のチャネル幅の１００倍と設定すれば、抵抗Ｒ３に流れる電流値の１００倍の電流値がトランジスタＰ１１に流れることになる。
【００１４】
なお、Ｒ３＝３３．３ｋΩ、ＶDD＝３．３Ｖとすると、負荷が５０Ω相当の時にＰＭＯＳトランジスタＰ１１，Ｐ１５のドレイン−ソース間電圧が等しくなり、電流源は最も正確に動作する。ＰＭＯＳトランジスタＰ１１が抵抗領域で動作しても振幅は落ちない。抵抗Ｒ３を外付けにすることにより、絶対制度を高くすることができる。この電流源によれば、精度が高いので、５０Ω負荷時にＮＭＯＳトランジスタＮ７に流す電流値を減らすことができ、電圧制限回路１２での遅延による波形の乱れを防止することができる。
【００１５】
ＰＭＯＳトランジスタＰ１１へ流れる電流値は、負荷駆動に必要な電流値の最大値に設定しておけばよい。出力端の短絡等が生じても、設定された電流値以上の電流は流れない。それ以下の電流値の場合、ブリッジ回路１への余分な電流値は、バイパス用のＮＭＯＳトランジスタＮ７でバイパスされ、これによって出力端子ＯＵＴ１，ＯＵＴ２からの出力電圧が一定値に保たれる。そのために、電圧制限回路１２が設けられている。電圧制限回路１２は、上述したバイパス用のトランジスタＮ７と、これを駆動する差動増幅回路１２ａとを主体として構成されている。差動増幅回路１２ａは、ＰＭＯＳトランジスタＰ１６，Ｐ１７によるカレントミラー能動負荷、ＮＭＯＳトランジスタＮ１６，Ｎ１７による差動トランジスタ対及びこの差動トランジスタ対の電流源となるＰＭＯＳトランジスタＰ１８、ＮＭＯＳトランジスタＮ１８，Ｎ１９からなる。差動増幅回路１２ａの一方の入力端子には、出力電圧を決定するための第２の基準電圧ＶREF2が与えられ、他方の入力端子には、ブリッジ回路１の出力ノードＡ及びＢのうち、＋の出力が現れた側の出力電圧がトランスファゲートを構成するＮＭＯＳトランジスタＮ８又はＮ９を介して帰還入力されている。ＮＭＯＳトランジスタＮ８，Ｎ９は、ブリッジ回路１の電流源側のトランジスタＮ１，Ｎ２と連動してオン・オフ制御される。差動増幅回路１２ａの出力は、この帰還された出力電圧を基準電圧ＶREF2と等しくするようにＮＭＯＳトランジスタＮ７の導通度を制御する。
【００１６】
このドライバには、外部から電流源をオンオフするための電流源作動信号ＳＷＩ、ブリッジ回路１のリセット信号ＲＥＳ、ブリッジ回路１の極性選択信号ＳＷＡ，ＳＷＢが与えられている。電流源作動信号ＳＷＩは、インバータ１３を介してＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０からなるＣＭＯＳインバータに与えられ、更にこのＣＭＯＳインバータを介してＰＭＯＳトランジスタＰ２１をオンオフ制御する。ＰＭＯＳトランジスタＰ２１がオフ状態のとき、電流源となるＰＭＯＳトランジスタＰ１１が動作状態となる。
【００１７】
リセット信号ＲＥＳは、インバータ１４を介してＮＭＯＳトランジスタＮ２１をオンオフ制御して、電流源とブリッジ回路１との接続点のノードＣを選択的に０Ｖまで引き下げる。極性選択信号ＳＷＡは、インバータ１６と、ＰＭＯＳトランジスタＰ２２及びＮＭＯＳトランジスタＮ２２からなるＣＭＯＳインバータと、分離トランジスタであるＮＭＯＳトランジスタＮ２３とを介してブリッジ回路１のＮＭＯＳトランジスタＮ２のゲートに制御信号として供給されると共に、インバータ１６と、ＰＭＯＳトランジスタＰ２４及びＮＭＯＳトランジスタＮ２４からなるＣＭＯＳインバータとを介してブリッジ回路１のＮＭＯＳトランジスタＮ３のゲートに制御信号として供給される。また、極性選択信号ＳＷＢは、インバータ１５と、ＰＭＯＳトランジスタＰ２５及びＮＭＯＳトランジスタＮ２５からなるＣＭＯＳインバータと、分離トランジスタであるＮＭＯＳトランジスタＮ２６とを介してブリッジ回路１のＮＭＯＳトランジスタＮ１のゲートに制御信号として供給されると共に、インバータ１５と、ＰＭＯＳトランジスタＰ２７及びＮＭＯＳトランジスタＮ２７からなるＣＭＯＳインバータとを介してブリッジ回路１のＮＭＯＳトランジスタＮ４のゲートに制御信号として供給される。そして、この回路では、分離トランジスタであるＮＭＯＳトランジスタＮ２３，Ｎ２６のゲートと電源端子との間に抵抗Ｒ５，Ｒ６が接続されている。
【００１８】
次に、このドライバの動作をトランジスタＮ２，Ｎ３がオンになって出力端子ＯＵＴ１側が＋の出力パルスを出力する場合について説明する。
図２は、各制御信号と各ノードの電圧との関係を示す波形図である。なお、電源電圧ＶDDは３．０Ｖである。パルスを出力するための初期条件は、ノードＡ，Ｂ，Ｃがいずれも０Ｖになっていることである。出力ノードＡ，Ｂは、抵抗Ｒ１，Ｒ２による弱いプルダウンで接地されているので、ＮＭＯＳトランジスタＮ１〜Ｎ４が全てオフ状態であれば、０Ｖになる。ノードＣは、リセット信号ＲＥＳをＬレベルとして、ＮＭＯＳトランジスタＮ２１をオン状態にすることにより、０Ｖにすることができる。
【００１９】
この状態で、極性選択信号ＳＷＡをＨレベルにすると、トランジスタＰ２２，Ｎ２２によるＣＭＯＳインバータの出力ノードＤ（制御入力ノード）がＬレベルからＨレベルへと立ち上がるので、今までトランジスタＮ２３のゲート容量に蓄積されていた電荷によりトランジスタＮ２３のゲートのノードＥが瞬間的に電源電圧ＶDDを超える５Ｖ付近まで押し上げられて、トランジスタＮ２３は、強いオン状態となる。これにより、トランジスタＮ２のゲートのノードＦ（ブートストラップノード）が電源電圧ＶDD付近まで引き上げられる。トランジスタＮ２のドレイン、ソースはこのときいずれも０Ｖであるから、トランジスタＮ２のゲート容量に電荷がチャージされる。一方、トランジスタＮ２３のゲートに蓄積された電荷は、抵抗Ｒ５を介して電源端子に放電されるので、ゲート電圧のノードＥは、電源電圧ＶDDまで低下してトランジスタＮ２３がオフになり、ノードＦの電荷はトランジスタＮ２のゲート容量にチャージされたまま保持される。
【００２０】
次に、リセット信号ＲＥＳをオフ状態（Ｈレベル）、電流源作動信号ＳＷＩをオン状態（Ｈレベル）として電流源からブリッジ回路１に電流を流し込むと、オン状態のトランジスタＮ２，Ｎ３及び出力端子ＯＵＴ１，２を介して負荷に電流が流れるので、その電圧降下でノードＡ，Ｃの電位が上昇する。このとき、トランジスタＮ２のゲートにチャージされた電荷の逃げ場がないので、ゲートのノードＦを電源電圧を超える５Ｖ付近まで昇圧する。従って、トランジスタＮ２は、強いオン状態となって十分な振幅の出力電圧が得られる。分離用のトランジスタＮ２３がオン状態とならない限り、トランジスタＮ２はオン状態を保つ。また、同時に電圧帰還用のトランジスタＮ８もゲート電圧が電源電圧以上に引き上げられて強いオン状態となるので、電圧制限回路１２への帰還状態も良好になる。
【００２１】
電流源作動信号ＳＷＩがオフ状態（Ｌレベル）になると、ノードＧがＨレベルとなってトランジスタＰ１１がオフ状態になるので、ノードＡ，Ｃが０Ｖまで低下し、これに伴ってトランジスタＮ２のゲートノードＦも電源電圧ＶDD付近まで低下する。極性選択信号ＳＷＡの立ち下がりと共に、ノードＤが立ち下がり、トランジスタＮ２３をオン状態とするので、トランジスタＮ２のゲート容量の蓄積電荷がトランジスタＮ２３を介して放電され、ノードＦはＬレベルに低下する。同時にリセット信号ＲＥＳをオン状態とすることにより、パルスが出力されない状態をより確実にすることにより、一連のパルス出力処理は終了する。なお、トランジスタＮ１，Ｎ４がオン状態となって出力端子ＯＵＴ２に出力パルスが得られるときも、上記と全く同様に、分離用トランジスタＮ２６と抵抗Ｒ６によりトランジスタＮ１，Ｎ９のゲートがブートストラップノードとなって十分な出力振幅及び電圧帰還状態が得られることになる。
【００２２】
なお、トランジスタＮ１，Ｎ２のゲート・ソース間にブートストラップ用のキャパシタを別途接続するようにしてもよいが、トランジスタＮ１，Ｎ２のゲートサイズを他のトランジスタの１００〜５００倍と設定すれば、特別なキャパシタを接続することなく、上述したようにゲート容量を利用することができる。
【００２３】
【発明の効果】
以上述べたようにこの発明によれば、出力極性を切り替えるブリッジ回路の電流源側のトランジスタのゲートをブートストラップ回路により十分に引き上げるようにしたので、電源が低電圧化された場合にも所望する出力電圧を得ることができ、電力効率も良好にすることができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の一実施例に係るラインドライバの構成を示す回路図である。
【図２】  同ラインドライバの動作を説明するための波形図である。
【図３】  従来のラインドライバの構成を示す回路図である。
【符号の説明】
１…ブリッジ回路、２，１２…電圧制限回路、３…選択回路、１１…電流制御回路、１１ａ，１２ａ…差動増幅回路、１３〜１６…インバータ。
【図１】
0003912169.tif 000002
【図２】
0003912169.tif 000003
【図３】
0003912169.tif 000004