(57)【特許請求の範囲】
【請求項１】
回路であって：
第１の電流ステアリング段と；
少なくとも第２の電流ステアリング段と；
を備え、前記第１の電流ステアリング段は低電圧差動スイング回路を備え、第１の電流を用いて第１の入力に関して第１の出力を駆動しており、前記第２の電流ステアリング段は前記第１の電流ステアリング段からの第２の電流を用いて第２の入力に関して第２の出力を駆動し、前記第１の電流ステアリング段は第１の同相モード電圧において動作し、前記第２の電流ステアリング段は前記第１の同相モード電圧とは異なる第２の同相モード電圧において動作することを特徴とする回路。
【請求項２】
前記第２の電流ステアリング段は別の低電圧差動スイング回路を備えることを特徴とする、請求項１の回路。
【請求項３】
前記第２の電流ステアリング段は、各々が前記第２の電流の一部を受ける少なくとも２つの電流ステアリング段を備えることを特徴とする、請求項１の回路。
【請求項４】
回路であって：
低電圧差動スイング回路を備える第１の電流ステアリング段を含む、第１の供給電流を受けるように構成された第１の回路と；
前記第１の回路からのみ前記第１の供給電流の一部および第２の供給電流を受けるように構成された第２の回路と；
を備え、前記第１の回路は第１の入力に応答して第１の出力を生成するように構成され、前記第２の回路は第２の入力に応答して第２の出力を生成するように構成されていることを特徴とする回路。
【請求項５】
前記第２の回路は、各々が前記第２の供給電流の一部を受ける少なくとも２つの別個の回路を備えることを特徴とする、請求項４の回路。
【請求項６】
回路を動作させるためのプロセスであって：
（ａ）低電圧差動スイング回路を備える第１の電流ステアリング段を含む、第１の回路に電流を供給するステップと；
（ｂ）前記第１の回路によって前記電流を用いて第１の入力に関する第１の出力を供給するステップと；
（ｃ）前記第１の回路とは異なる、少なくとも２つの別個の回路を備える第２の回路に、前記電流を供給するステップと；
（ｄ）前記少なくとも２つの別個の回路によって前記電流の一部を用いて第２の入力に関する第２の出力を供給するステップと；
を備えることを特徴とするプロセス。
【請求項７】
前記第２の回路はブール演算を行うことを特徴とする、請求項６のプロセス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路の分野に関し、更に特定すれば、回路のための電流再循環の方法および装置に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
電流ステアリングは、高速データ転送のための手段として認知度が高まりつつある。情報転送の高速化は常に要求されており、これにデータ処理機能の増大が加わって、以前に可能であったよりも相当高いデータ転送速度への発展が必要とされている。この高速を達成するための１つのデータ伝送方式が、２本の信号線間の電圧レベルの差によって送信信号を形成する差動データ伝送である。差動データ伝送は、一般に、長距離での１００Ｍｂｐｓよりも速いデータ伝送速度のために用いられる。差動伝送における雑音信号は、接地レベル電圧をシフトさせ、同相モード電圧として現れる。このため、雑音の有害な影響は大きく低減される。
【０００３】
図１０に、差動データ伝送において用いられる従来の低電圧差動スイング（ＬＶＤＳ）ドライバ回路８００の例を示す。出力端子８０３、８０５上の出力信号ＯＵＴ＋、ＯＵＴ−間の電圧差が、一対の差動信号を形成する。一対の差動信号とは、互いに電流波形の位相がずれている２つの信号を意味する。一対の差動信号の個々の信号は、それぞれ、最後に「＋」および「−」の記号を付した参照符号によって示される（例えばＳ＋およびＳ−）。複合記号「＋／−」は、例えばＳ＋／−のように、単一の参照符号を用いて双方の差動信号を示すために用いる。
【０００４】
ＬＶＤＳドライバ回路８００は、電圧源ＶＤＤに結合された直流（ＤＣ）定電流源Ｉ１と、４つのｎチャネル金属酸化物半導体（ＮＭＯＳ）スイッチＭ１１ないしＭ１４と、共通ノードＣＯＭと電圧源ＶＳＳとの間に結合された抵抗Ｒ１とを含む。４つのトランジスタスイッチＭ１１ないしＭ１４は、入力電圧信号ＶＩＮ１、ＶＩＮ２によって、ならびに、矢印ＡおよびＢによって示すような負荷抵抗器Ｒｔを介した直流によって制御される。入力電圧信号ＶＩＮ１、ＶＩＮ２は、通常、レールツレール電圧スイングである。ＮＭＯＳスイッチＭ１１およびＭ１４のゲートは、結合して入力電圧信号ＶＩＮ１を受信する。同様に、ＮＭＯＳスイッチＭ１２およびＭ１３のゲートは、結合して入力電圧信号ＶＩＮ２を受信する。
【０００５】
ＬＶＤＳドライバ回路１００の動作を、以下に説明する。３つのＮＭＯＳスイッチＭ１１ないしＭ１４のうち２つが１度にオンとなり、電流源Ｉ１からの電流の進路を制御して、抵抗型負荷Ｒｔの両端に電圧を発生する。抵抗型負荷Ｒｔを介した電流を矢印Ｂによって示す方向に進ませるためには、入力信号ＶＩＮ２がハイとなり、ＮＭＯＳスイッチＭ１２およびＭ１３をオンとする。入力信号ＶＩＮ２がハイとなった場合、入力信号ＶＩＮ１はローとなって、ＮＭＯＳスイッチＭ１２およびＭ１３がオンの間、ＮＭＯＳスイッチＭ１１およびＭ１４をオフのままに維持する。逆に、抵抗型負荷Ｒｔを介した電流を矢印Ａによって示す方向に進ませるためには、入力信号ＶＩＮ１がハイとなり、トランジスタスイッチＭ１１およびＭ１４に印加されてそれらを導通させる。入力信号ＶＩＮ２はローとなり、この間、ＮＭＯＳスイッチＭ１２およびＭ１３をオフのままに維持する。結果として、完全な差動出力電圧スイングを達成することができる。
【０００６】
換言すれば、従来の差動ＬＶＤＳドライバ回路１００は、ＶＤＤから電流を引き出し、この電流をＶＳＳにシンクさせる。この間に、ブール信号によって制御されるスイッチングアレイが、ソース電流を、相互接続を介して外部の抵抗型負荷へと送る。戻り電流を、アレイに送り返し、ＶＳＳにシンクさせる。抵抗を介した電圧降下の極性は、デジタル値を有する。アレイの極性を変化させると、電流は、相互接続および抵抗を介して逆の方向に送出され、他のデジタル値を伝達する。
【０００７】
より速い速度でデータを転送するという要件に加えて、集積回路が消費する電力量を低減させなければならないというプレッシャーが常にかかっている。差動ＬＶＤＳは、他のドライバに比べて、電力消費が小さい。しかしながら、相互接続の各々に差動ＬＶＤＳドライバを設けるために、各信号ごとに相互接続集合を有することが必要であるという欠点がある。差動ＬＶＤＳドライバ回路を用いた集積回路の電力を増大させるのは、各信号ごとに相互接続集合を有するというこの必要性である。このため、差動ＬＶＤＳドライバ回路を低電力で実施するための手段を設ければ望ましいであろう。
【０００８】
【発明が解決しようとする手段】
本発明は、電力源から電流を引き出して、ブール演算等の第１の動作を生成し、この電流を再利用して更に別の動作を発生するためのプロセスおよび回路を対象とする。換言すれば、第１の動作からの電流を用いて、この電流を接地または他の電力源にシンクさせる代わりに、第２すなわち後続の動作を実行することができる。このプロセスは、本明細書中では一般に電流再循環と呼ぶ。
【０００９】
本発明は、以下の詳細な説明を添付図面と関連付けて読む場合に、最も良く理解される。半導体業界における一般的な慣行に従って、図の様々な機構を縮尺通りに描いていないことを強調しておく。逆に、様々な機構の寸法は、明確さのために任意に拡大または縮小している。
【００１０】
【発明の実施の形態】
簡単に言えば、本発明は、電力源から電流を引き出して、ブール演算等の第１の動作を生成し、この電流を再利用して更に別の動作を発生するためのプロセスを提供する。換言すれば、第１の動作からの電流を用いて、第２すなわち後続の動作を実行することができる。
【００１１】
図１は、本発明の例示的な実施形態を示すのに有用なラインドライバ５のブロック図である。ラインドライバ５は、電流再循環出力バッファ１０を含み、これは、少なくとも、第１のスイッチングアレイ１５および第２のスイッチングアレイ２０を有する。電流再循環バッファ１０は、相互接続部２５に電気的に結合されており、相互接続部２５は、終端抵抗３０を形成する負荷に電気的に結合されている。
【００１２】
スイッチングアレイ１５、２０は、電源Ｖｄｄから供給されている電流Ｉ１を第１のスイッチングアレイ１５に印加するように構成されている。第１のスイッチングアレイ１５は、この電流を終端抵抗へと送出し、負荷Ｒ１を介して、ＶS1として示す第１のブール演算を伝達する。第２のスイッチングアレイ２０には電流Ｉ２が印加され、第２のスイッチングアレイ２０は、負荷Ｒ２を介して、ＶS2として示される第２のブール演算を実行することができる。接地Ｇｎｄには電流Ｉ３が返される。電流Ｉ１、Ｉ２、およびＩ３は、同一か、またはほぼ同一である。
【００１３】
この技法の利点は、Ｖｄｄから引き出された同一の電流を繰り返し用い、すなわち再循環させて、いくつかの動作（例えばブール演算）を実行することである。例えば、図１０に示すような従来のＬＶＤＳバッファでは、ブール伝達ごとの損失は、式（１）によって示される。
【００１４】
Ｐ＝ＩＶ                                              （１）
しかしながら、図１に示した本発明によるドライバ回路５では、電力損失Ｐは、Ｎ回のブール伝達間に分配される。ここで、Ｎは、例えばスイッチングアレイの数である。このため、各ブール伝達ＰBごとの電力損失は、式（２）において規定される。
【００１５】
ＰB＝ＩＶ／Ｎ                                          （２）このため、電力節約は、電源Ｖｄｄと接地Ｇｎｄとの間に結合されているスイッチングアレイの数に反比例する。換言すれば、電力消費は、Ｎ分の１に小さくすることができる。
【００１６】
実現可能な電力節約に加えて、伝送線は均一のエネルギ量を蓄積／放出することができるので、伝送線を電流源として用いることが可能である。この蓄積エネルギの放出は、通常、伝播波の形態である。この波の特性は、ＶS／ＺOの一定の電流である。ここで、ＺOは、伝送線の特性インピーダンスである。図１における電流源Ｉ１を用いて、伝送線を均一に充電／放電する。これによって、伝送線は、電流源としてふるまう。このため、伝送線は、電流の調整も行う。要するに、伝送線は、分散型電流源としてふるまう。
【００１７】
従来のＬＶＤＳは、例えば１．２Ｖの一定の同相モード電圧値の電圧スイングを発生する。これによって、受信機における信号の抽出が容易となる。なぜなら、入力信号の同相モード電圧が一定であるからである。しかしながら、この例示的な実施形態に示す電流再循環方法では、図１の信号の同相モード電圧は、（３）に示す関係を有する。
【００１８】
ＡＶＧ（ＶS1）＞ＡＶＧ（ＶS2）                        （３）
この信号を抽出する受信機は、同相モード電圧に関係なく信号を抽出するよう動作する。換言すれば、受信機は、広い同相モード電圧範囲にわたって信号を抽出する。この機能を実行する回路は存在しており、例えば、１９９８年１月１３日に発行された、「ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＥＭＰＬＯＹＩＮＧＱＵＡＮＴＩＺＥＤ  ＦＥＥＤＢＡＣＫ（量子化フィードバックを用いた集積回路）」と題する米国特許第５，７０８，３８９号に示されている。この特許は、引用によりその全体が本願にも含まれるものとする。
【００１９】
図２は、本発明の別の例示的な実施形態によるラインドライバのブロック図である。ラインドライバ２０５は、電流再循環出力バッファ２１０を含み、これは、少なくとも、第１のスイッチングアレイ２１５、第２のスイッチングアレイ２２０、および第３のスイッチングアレイ２２５を有する。電流再循環バッファ２１０は、相互接続２３５を介して、終端抵抗２３０を形成する負荷に電気的に結合されている。
【００２０】
スイッチングアレイ２１５、２２０、２２５は、電源Ｖｄｄから供給されている電流Ｉ0を第１のスイッチングアレイ２１５に印加するように構成されている。第１のスイッチングアレイ２１５は、電流Ｉ11を負荷２４０へと送出すると共に負荷２４０から返送し、負荷２４０を介して、ＶS11として示す第１のブール演算を伝達する。換言すれば、電流Ｉ11が負荷２４０を通過することに応答して、電圧ＶS11が発生する。この電流は、ライン２１７を介して第２のスイッチングアレイ２２０に印加され、第２のスイッチングアレイ２２０は、ＶS22として示される第２のブール演算を実行することができる。このプロセスから返された電流は、ライン２２２を介して第３のスイッチングアレイ２２５に供給され、ＶS33として示される第３のブール演算を発生する。次いで、この電流は、ライン２２７を介して接地Ｇｎｄに返される。換言すれば、図２の回路は、段から段へと電流を通過させて、前段からの電流が後段に電源を供給するように動作する。
【００２１】
潜在的な電力節約を示すために、従来の差動ＬＶＤＳドライバを例示した図５について考慮する。このドライバでは、典型的なＶSのスイングは３００ｍＶであり、Ｖｄｄは２．５Ｖである。従って、電圧スイングは電源の約１／８である。換言すれば、電源電圧の降下の１／８を用いて１つのブール演算が行われる。電源電圧の残りの７／８の降下は、バッファを備えたアクティブ回路において生じる。これには、スイッチングアレイおよび電流源における装置が含まれる。７／８Ｖｄｄの電圧降下の損失は、事実上、エネルギの損失であり、集積回路を加熱する。本発明を用いれば、現在は無駄になっている利用可能なエネルギを、より有効に用いることができる。基本的な前提は、本発明を用いなければ無駄になるエネルギから、追加のブール機能等の付加的な機能性を得ることである。
【００２２】
例えば、図２に示した例示的な実施形態は、従来のシステムが１つのブール演算を実行するために用いたものとほぼ同じ電力を用いて、３つのブール演算（２つの演算が追加される）を生成する。実行可能なブール演算の数は、個々の回路設計に依存する。しかしながら、発明者は、１つの演算からの残りのエネルギを用いて後続の演算を発生可能であることを認識した。
【００２３】
スイッチングアレイ１５、２０、２１５、２２０、および２２５は、多数の形態で実施可能である。図３は、スイッチングアレイを実施するための１つの実施形態を示す。図３のスイッチングアレイは、ｎチャネルトランジスタ３０５、３１０、３１５、３２０を含む。動作において、データ信号ＤＡＴＡがハイである場合、トランジスタ３１０および３１５がイネーブルされる。トランジスタ３１０は、上側ライン３４５からライン３３５へと電流を送出し、一方、トランジスタ３１５は、下側ライン３５０上の電流をスイッチングアレイ３００から出るように送出する。ライン３３５を介して供給される電流は、接地または後続のスイッチングアレイに供給される。データ信号がローである場合は、電流は逆になる。ライン３３５は、図２のライン２１７、２２２、または２２７に対応するものとすることができる。加えて、データラインのｄａｔａおよびｄａｔａ（反転）は、まとめて、データラインのｄａｔａ１、ｄａｔａ２、またはｄａｔａ３に相当する。電流は、電源または前のスイッチングアレイもしくは段から、ライン３４０を介して、このスイッチングアレイに供給される。
【００２４】
この回路では、データ信号が十分なゲート・ソース電圧を供給して、デバイスがスイッチとしてふるまうことを確実とする。このため、トランジスタ３０５、３１０、３１５、３２０のソース電圧は、ゲート電圧よりも低くなければならない。このことによって、負荷抵抗の両端に生じる許容電圧範囲が制限される場合がある。例えば、図２において、入力データのｄａｔａ１、ｄａｔａ２、およびｄａｔａ３が、電圧Ｖｄｄと電圧Ｖｓｓとの間でスイングすると仮定する。電圧Ｖｓ１１、Ｖｓ２２、およびＶｓ３３の各々の平均がＡｖｇ（Ｖｓ１１）＞Ａｖｇ（Ｖｓ２２）＞Ａｖｇ（Ｖｓ３３）の関係を有するので、Ｎチャネルデバイスを用いてアレイを形成すると仮定すると、スイッチングアレイ２１５では、このアレイを形成するトランジスタに印加する電圧が小さくなる。図３に移ると、トランジスタ３１０および３１５で、印加するゲート・ソース電圧が小さくなっていることがわかる。
【００２５】
図４は、この問題に対処する代替的なスイッチングアレイを示す。図４においては、伝送ゲート４０５、４０７、４０９、４１１、４１３、４１５、４１７、および４１９を用いる。ここで、スイッチングアレイ４００は、負荷抵抗の両端に生じる電圧範囲には無関係にイネーブルすることができる。これが起こるのは、並列なＮおよびＰチャネルトランジスタを用い、スイッチングアレイの導電経路をイネーブルするからである。並列な対のうち一方のデバイスが十分にオンにならない場合、並列な対の他方のデバイスを、よりイネーブルすることができる。データ信号の極性が逆になると、スイッチングアレイは、逆の電流が負荷を介して流れるように再構成される。スイッチングアレイに対する電流はライン４４０を介して供給され、スイッチングアレイからの電流はライン４３５を介して供給される。
【００２６】
図３および４に示す回路は、例示的な電流ステアリングスイッチングアレイである。代替的なスイッチング回路構成も採用することができる。しかしながら、この場合、電流再循環を用いるために回路を変更する。更に、図３および４に示す回路および回路の動作は、前段から電流を受けるか後段に電流を供給することが可能であるという認識を除いて、従来のものである。換言すれば、第１の機能を実行する第１の回路は、電流を供給して第２の回路をイネーブルし、第２の機能または動作を実行する。第１の回路および第２の回路は、図２または３に示すラインドライバ等の同じ機能を実行するか、または以下に説明するように異なる機能を実行することができる。
【００２７】
図９に、別の例示的な実施形態を示す。上部アレイ１００５からの電流を分割して、Ｎ個のアレイ１０１０および１０１５に印加する。Ｎ個のアレイは、各々、図１および２に関連付けて上述したような、ラインを駆動する等の機能を実行する。Ｎ個のスイッチングアレイのうち２つのみを図示するが、３つ以上のスイッチングアレイもあり得る。次いで、Ｎ個の全アレイから再循環された電流Ｉ／Ｎを結合し、アレイ１０２０に印加する。この実施形態は、電流経路当たりＮｘＨまでの動作を可能とする。ここでＮは水平方向の分割（例えばアレイ１０１０および１０１５）の数であり、Ｈは垂直方向の分割の数である。この実施形態の１つの欠点は、電圧スイングＶS2-1およびＶS2-Nが低減して、雑音耐性が低くなることである。この実施形態は、図１および２に示したもののような他の実施形態に関して上述したものと同様に動作し、それらと同じ電流再循環の原理を用いる。更に、スイッチングアレイは、本明細書中に記載したようなスイッチングアレイとすることができる。
【００２８】
図１および２に示した電流ステアリング回路に加えて、スイッチングアレイの電力の必要性に大きな影響を与えることなく、より複雑な論理をスイッチングアレイに組み込むことができる。これは、電流再循環によって達成される。図６は、本発明の１つの例示的な実施形態による電流再循環を用いたＮＯＲスイッチングアレイ６００を示す。図７に、このアレイの対応するブロック図を示す。この実施形態では、図３もしくは４に示すような回路または別のＮＯＲスイッチングアレイまたは電流源から供給される電流Ｉｓ１を用いて、入力Ａ、Ａ（反転）、Ｂ、またはＢ（反転）に応答して、所望の出力ＣまたはＣ（反転）を駆動することができる。
【００２９】
図８に、電流再循環を採用したＮＯＲスイッチングアレイを用いた１つの実施態様を示す。図８は、電流再循環を用いた低雑音論理ブロックを例示するブロック図である。低雑音論理ブロックは、３層ブール回路である。同じ層からの信号は、同じ層におけるいずれかの論理ゲートに送出することができる。各ゲートの出力にインピーダンス（図示せず）を配置し、確実に連続的な回路とする。層間に送出された信号は、レベルシフトして、アレイ間の電圧のずれを考慮することができる。ＮＡＮＤアレイ９２５、ＮＯＲアレイ９０５、およびＡＯＩアレイ９４０が、電流源からの電流Ｉまたはラインドライバ等の前の回路段からの電流を受ける。各アレイ９０５、９３０、９２５、９１５、９４０、９２０から送出された電流Ｉreroutedxを、それぞれの後続のアレイに供給する。アレイ９１０、９３５、９４５から再送出された電流Ｉrerouted7を、他の回路または接地に供給する。
【００３０】
ＮＯＲアレイ９０５、９１０、９１５、および９２０は、図６に示す回路を用いて形成することができる。図６に示す回路を用いて、ＮＡＮＤアレイ９２５を形成することも可能である。この場合、ＮＯＲアレイに対する入力の極性を逆にしてＮＡＮＤゲートとして回路を実行するように、回路を設ける。排他的ＯＲ（ＥＸＯＲ）アレイ９３０および９３５、ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ（ＡＯＩ）アレイ９４０、およびＯＲ−ＡＮＤ−ＩＮＶＥＲＴ（ＯＡＩ）アレイ９４５を含む残りの構成要素は、各々、従来の回路を用いて形成することができるが、ただし、本発明に従って回路を変更して、別の回路からの電流を受けるか、または別の回路に電流を供給するようにする。入力ＡないしＬは、ＮＯＲスイッチングアレイに対するデジタル入力を表す。
【００３１】
電流再循環を用いることによって、例えば、ラインドライバの電力消費を著しく増大させることなく、ラインドライバに付加的な回路を追加することができる。このように、ラインドライバに複雑な機能を含ませることができる。更に、これは、セルの伝播遅延を小さくすることができる可能性がある。
【００３２】
本発明について例示的な実施形態を参照して説明してきたが、本発明はそれらの実施形態に限定されない。例えば、例示的な実施形態は２つおよび３つのスイッチングアレイを示したが、３つ以上のスイッチングアレイがある場合もある。更に、本発明を用いて、回路の異なる組み合わせを共に結合することも可能である。
【００３３】
例えば、出力バッファは、何らかの機能を実行するために、ラインドライバおよび何らかの他の回路を含む場合がある。本発明によれば、ラインドライバおよび他の回路を相互接続して、ラインドライバからの電流を他の回路に供給可能であるか、他の回路からの電流をラインドライバに供給可能であるようにする。いずれの場合にも、本発明が提供する回路は、１つの動作を実行して、電流を他の回路へと渡し、その回路が別の動作を実行できるようにする。従って、本発明は、本明細書中に示した特定の回路に限定されるものではない。更に、添付の請求の範囲は、本発明の真の精神および範囲から逸脱することなく当業者によって実行可能な本発明の他の変形および実施形態を含むものとして解釈される。
【図面の簡単な説明】
【図１】本発明の例示的な実施形態によるラインドライバのブロック図である。
【図２】本発明の別の例示的な実施形態によるラインドライバのブロック図である。
【図３】図１および２に示すラインドライバにおいて用いるのに適したスイッチングアレイの例示的な回路図である。
【図４】図１および２に示すラインドライバにおいて用いるのに適した別のスイッチングアレイの例示的な回路図である。
【図５】従来のラインドライバの回路図である。
【図６】本発明の例示的な実施形態によるＮＯＲ回路の回路図である。
【図７】図６に示す回路のブロック図である。
【図８】本発明の例示的な実施形態による電流再循環を用いたブール低雑音論理ブロックである。
【図９】本発明の更に別の例示的な実施形態によるラインドライバのブロック図である。
【図１０】従来の低電圧差動スイング（ＬＶＤＳ）ドライバ回路である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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