(57)【特許請求の範囲】
【請求項１】
シリコン融液を凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上、および８００℃〜４００℃までの結晶温度範囲を１．０℃／分以上で冷却し、窒素含有量１．０ｘ１０１３〜１．０ｘ１０１６ａｔｏｍｓ／ｃｍ３および酸素含有量１．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上のシリコン結晶から切り出されたシリコンウェハをサブストレートウェハとする段階と、
前記サブストレートウェハ表面にエピタキシャル法によりシリコン単結晶層を堆積する段階と、を有するシリコン半導体基板の製造方法であって、
少なくとも前記サブストレートウェハとエピタキシャル法により堆積したシリコン単結晶層の界面から深さ１μｍまでの領域において、直径換算で０．１μｍ以上の結晶欠陥の密度が５ｘ１０４個／ｃｍ３以下、かつ直径換算で２０ｎｍ以上の結晶欠陥の密度が５ｘ１０５個／ｃｍ３以下であり、かつ前記サブストレートウェハの厚み中心において、直径換算で２０ｎｍ以上の結晶欠陥密度が１ｘ１０８個／ｃｍ３以上であるシリコン半導体基板の製造方法。
【請求項２】
前記サブストレートウェハは、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加することを特徴とする、請求項１に記載のシリコン半導体基板の製造方法。
【請求項３】
前記サブストレートウェハは、１０００℃以上１３００℃以下の温度で５分以上熱処理したことを特徴とする、請求項１また２に記載のシリコン半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はエピタキシャルシリコン半導体基板の品質改善に関し、特に、エピタキシャル層およびエピタキシャル層とそのサブストレートウェハの界面付近の欠陥を除去し、エピタキシャル基板上に作成するデバイスの歩留りを向上させるエピタキシャル半導体基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年のデバイス集積度の向上にともないシリコン半導体基板表面および表層付近に基板製造直後から存在する微小欠陥やデバイス製造過程で誘起される結晶欠陥がデバイス形成時のデバイスパターン不良を起こしたり、デバイスの動作不良を引き起こし、デバイスの製造歩留りを低下させることが知られている。このデバイス歩留り低下の原因としては、基板製造直後の基板表面に０．１μｍ程度のピットとして検出されるＣＯＰ（Crystal Originated ParticlesあるいはCrystal Originated Pits）と呼ばれる欠陥が注目されている。これはシリコン半導体基板をアンモニア−過酸化水素の混合液で洗浄した際に、基板表面に生じる結晶欠陥を原因としたピットを指し、基板表面のパーティクルを計数する検査装置によりこのピットが測定されるため、このように呼ばれる。ＣＯＰとはこのような測定方法で検出される欠陥全般を総称するものであるが、通常のチョクラルスキー（ＣＺ）法もしくは磁場を印加したＣＺ法により育成されたシリコン単結晶では、この欠陥の実体は結晶中の八面体様の空隙（以下、空孔欠陥と称す）と考えられており、これがデバイスのパターン不良や構造的な破壊を引き起こすと推定されている。また、ＣＯＰ以外にも酸素析出物、転位ループ、および積層欠陥等の各種結晶欠陥も基板表面近傍に形成させないシリコン半導体基板として、ＣＺ法や磁場印加ＣＺ法により育成したシリコン単結晶からスライス、鏡面研磨したウェハ上に、化学気相成長法等によりシリコン単結晶層をエピタキシャル成長させたエピタキシャルシリコン基板が注目され、使用されるようになってきている。
【０００３】
エピタキシャルシリコン基板は、上述したようにシリコンウェハ上に酸素や欠陥をほとんど含まないような単結晶層を新たに堆積する基板であるが、エピタキシャル層堆積時にウェハの表面状態（ＣＯＰ等の空孔欠陥や酸素析出物に起因するピットやヒルロックと呼ばれる微小丘状の欠陥、さらには積層欠陥等の存在）によりエピタキシャル層内に欠陥を発生させたり、デバイス製造過程においてウェハ表面近傍に存在する空孔欠陥や酸素析出物に起因してエピタキシャル層内に欠陥を誘起したり、ウェハ表面近傍の空孔欠陥や酸素不純物がエピタキシャル層内に拡散して新たな欠陥を形成する等の問題が生じていた。このため、高品質なエピタキシャルシリコン基板を得るためには、エピタキシャル層を堆積する元ウェハ自体の表面およびその近傍での無欠陥化技術が重要であるが、ウェハ自体にはデバイスプロセス中での各種汚染に対する耐性としてのゲッタリング能力も要求されており、ウェハ中心部にはゲッタリング能力を有する欠陥を適度に作り込むことも必要である。また、単結晶育成からエピタキシャル層付与までの製造工程が長く、品質管理も厳格に行うため、基板の製造コストが増加する傾向にあるが、いかに高品質のエピタキシャルシリコン半導体基板を低コストで製造できるようにするかという点も重要な課題である。
【０００４】
そこで、エピタキシャル基板に用いられるシリコンウェハについて、表面近傍の欠陥低減技術やゲッタリング能力向上のためのウェハ内部の欠陥作り込み技術として、これまでにいくつかの提案がなされている。例えば、特開平５−２８３３５０号公報には、イントリンシックゲッタリング（ＩＧ）処理されたウェハに対してシリコン単結晶薄膜を気相成長前に水素を含む雰囲気内で熱処理を施すことにより、ウェハ基板からシリコン単結晶薄膜に生じる欠陥発生起点を消滅させ、その後気相成長により薄膜形成するエピタキシャルシリコン半導体ウェハの製造方法が提案されている。また、特開平８−２５０５０６号公報には、単結晶シリコンインゴットから形成したウェハを用い、ＩＧ効果を付与するためのＩＧ処理工程と、酸素析出物（ＢＭＤ）密度を制御するための温度保持工程と、ウェハ表面にエピタキシャル処理工程を行うことによって、ＢＭＤ密度調整領域をウェハ内部に形成したシリコンエピタキシャルウエーハが提案されている。さらに、特開平９−１９９５０７号公報には、特定の熱処理により、表層には無欠陥（ＤＺ）層を有する場合はＬＳＩ形成領域より深層にＳｉＯ2 析出物を所定量含有させ、後工程でエピタキシャル成膜する場合は表面よりほぼ均一にＳｉＯ2 析出物を所定量含有させることにより、汚染重金属のＩＧ能力が高く、基板の反りを低減し強度の優れた半導体基板が提案されている。これらの技術では、各種熱処理を施しているものの、ウェハ自体のＩＧ効果を確保することを最優先しているため、エピタキシャル層を堆積するサブストレートウェハ表面および表層付近に存在しているエピタキシャル成長に有害な結晶欠陥を完全には消去しきれず、エピタキシャル層内に欠陥が残留したり、デバイス製造工程で欠陥が誘起する問題を抱えるとともに、熱処理工程が複雑で生産性を大幅に低下させ、製造コスト増加させるという問題点があった。また、特開平８−１６２４０６号公報には、あらかじめ５×１０6 個／ｃｍ3 以上の高密度な結晶欠陥を含むサブストレートシリコンウェハにエピタキシャル成長させ、基板内部にゲッタリング層を備えたウェハが提案されている。しかしながら、本方法においても、ＩＧ効果を優先しているため、サブストレートウェハ表面および表層付近に存在しているエピタキシャル成長に有害な結晶欠陥を完全には消去しきれず、エピタキシャル層内に欠陥が残留したり、デバイス製造工程で欠陥が誘起する問題があった。
【０００５】
一方、シリコンウェハ表面のＣＯＰを消滅もしくは低減させる技術として、単結晶育成の際の結晶成長速度を０．８ｍｍ／分以下とする技術（特開平２−２６７１９５号公報）、単結晶の冷却挙動の制御、特に単結晶が約１２００℃から１０００℃の温度範囲を通過する時間を制御する技術（特開平８−１２４９３号公報、特開平８−９１９８３号公報、特開平９−２２７２８９号公報）が提案されている。低成長速度での結晶育成では、空孔欠陥を作る要素である空孔型点欠陥（vacancy）の結晶成長界面での導入量を減少させ、また単結晶の冷却速度を緩やかなものとすることにより、冷却中に発生する過飽和な空孔型点欠陥（vacancy）の発生を抑えるものであるが、この方法では、成長速度の低下による生産性の低下を招くとともに、転位ループ等の別種の結晶欠陥を発生させるという問題があった。また、結晶冷却条件の制御技術では、生産性の点での問題はないものの、ＣＯＰ密度の低減は概ね１０5 個／ｃｍ3 程度が限界で、更なるＣＯＰの低減、例えば５×１０4 個／ｃｍ3 以下の密度を達成することは困難であった。
【０００６】
また、単結晶育成時にＣＯＰを低減させる技術以外にも、単結晶インゴットからスライス・研磨してウェハとした後の熱処理により、基板表面のＣＯＰを低減・消滅させる技術も提案されている。例えば、特開昭５９−２０２６４号公報では、水素雰囲気中で熱処理する技術、即ち、水素雰囲気を用いることにより、最表面のＣＯＰを消滅させ、かつ表面から０．５μｍ以内のＣＯＰ密度を１０4 個／ｃｍ3 以下とすることが開示されている。しかしながら、我々の実験では、このようなシリコンウェハにエピタキシャル層を堆積しても、表面からの深さが０．５μｍ以内の欠陥制御では不十分で、エピタキシャル層やエピタキシャル層とシリコンウェハの界面近傍に結晶欠陥が残留したり、デバイス製造工程の熱処理によってエピタキシャル層内に結晶欠陥を発生させたりする場合があったり、逆に、水素熱処理によってシリコンウェハ内部の結晶欠陥を過剰に消滅させ、ウェハのＩＧ特性を著しく低下させると言う問題を有することが判った。
【０００７】
シリコン単結晶に窒素を添加することについて、添加方法に関しては特開昭６０−２５１１９０号公報等が知られている。フロートゾーン（ＦＺ）単結晶における窒素添加効果として、特開昭５７−１７４９７号公報等に結晶強度の増加が知られている。また、特開平５−２９４７８０号公報には、シリコン中に添加した窒素が点欠陥の一種である空孔と相互に作用又は結合して、空孔が関与したクラスター（空孔欠陥）の生成を抑制し、空孔欠陥が原因と考えられているエッチピットの発生が抑制されることが開示されている。しかし、K. Kakumoto, et al.;  Proceedings of The 2nd International Symposium on Advanced Science and Technology of Silicon Materials，ｐ．437〜442 (1996)に示されるように、窒素と空孔とが結合した欠陥が多くなるとシリコン結晶中に電子や正孔の発生あるいは再結合中心となり電気特性を変化させ、さらに、酸素を含むシリコン基板においては窒素が酸素と複合欠陥を形成して基板の抵抗を変化させたり、さらに熱処理により積層欠陥ができ易くなることが知られている。
【０００８】
【発明が解決しようとする課題】
このように従来技術では一長一短があり、近年の半導体デバイスの一層の微細化、高集積化に伴なう要求特性に答えられる半導体基板として、シリコン基板の表面近傍の結晶欠陥を消去し、かつ十分なＩＧ能力を基板内部に有するような高品質の半導体基板を低コストで供給することが要望されている。
【０００９】
そこで、本発明は、上述した従来技術における問題点を解決し、エピタキシャル層およびエピタキシャル層とサブストレートウェハの界面近傍領域の欠陥発生を極めて少なく、さらにＩＧ特性も付与した高品質で低コストなエピタキシャルシリコン半導体基板及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
エピタキシャルシリコン半導体基板で発生する欠陥について、デバイス製造工程、エピタキシャル成長工程、さらにはシリコンウェハ製造工程にまで遡って、実験並びに理論考察を鋭意検討した結果、新たな知見を得、本発明を完成させたものである。即ち、本発明は、（１）窒素含有量１．０ｘ１０１３〜１．０ｘ１０１６ａｔｏｍｓ／ｃｍ３、酸素含有量１．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上であり、かつ凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上で冷却した結晶から切り出された、または８００℃〜４００℃までの結晶温度範囲を１．０℃／分以上で冷却した結晶から切り出されたシリコンウェハをサブストレートウェハとし、その表面にエピタキシャル法によりシリコン単結晶層を堆積してなるシリコン半導体基板であって、少なくとも前記サブストレートウェハおよびエピタキシャル法により堆積したシリコン単結晶層の界面から深さ１μｍまでの領域において、直径換算で０．１μｍ以上の結晶欠陥の密度が５ｘ１０４個／ｃｍ３以下、かつ直径換算で２０ｎｍ以上の結晶欠陥の密度が５ｘ１０５個／ｃｍ３以下であり、かつ前記サブストレートウェハの厚み中心において、直径換算で２０ｎｍ以上の結晶欠陥密度が１ｘ１０８個／ｃｍ３以上であることを特徴とするシリコン半導体基板。
（２）前記サブストレートウェハは、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加し、凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上で冷却した結晶から切り出されたことを特徴とする、（１）に記載のシリコン半導体基板の製造方法。
（３）前記サブストレートウェハは、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加し、８００℃〜４００℃までの結晶温度範囲を１．０℃／分以上で冷却した結晶から切り出されたことを特徴とする、（１）に記載のシリコン半導体基板の製造方法。
（４）前記サブストレートウェハは、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加し、凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上、かつ８００℃〜４００℃までを１．０℃／分以上で冷却した結晶から切り出されたことを特徴とする、（１）に記載のシリコン半導体基板の製造方法。
（５）前記サブストレートウェハは、１０００℃以上１３００℃以下の温度で５分以上熱処理したものであって、その表面にエピタキシャル法によりシリコン単結晶を堆積することを特徴とする、（２）〜（４）に記載のシリコン半導体基板の製造方法。
【００１１】
【発明の実施の形態】
本発明を以下に詳細に説明する。
【００１２】
先ず、第１の発明は、  窒素含有量１．０ｘ１０１３〜１．０ｘ１０１６ａｔｏｍｓ／ｃｍ３、酸素含有量１．０ｘ１０１７ａｔｏｍｓ／ｃｍ３以上であり、かつ凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上で冷却した結晶から切り出された、または８００℃〜４００℃までの結晶温度範囲を１．０℃／分以上で冷却した結晶から切り出されたシリコンウェハをサブストレートウェハとし、その表面にエピタキシャル法によりシリコン単結晶層を堆積してなるシリコン半導体基板であって、少なくとも前記サブストレートウェハおよびエピタキシャル法により堆積したシリコン単結晶層の界面から深さ１μｍまでの領域において、直径換算で０．１μｍ以上の結晶欠陥の密度が５ｘ１０４個／ｃｍ３以下、かつ直径換算で２０ｎｍ以上の結晶欠陥の密度が５ｘ１０５個／ｃｍ３以下であり、かつ前記サブストレートウェハの厚み中心において、直径換算で２０ｎｍ以上の結晶欠陥密度が１ｘ１０８個／ｃｍ３以上であることを特徴とするシリコン半導体基板である。
【００１３】
シリコンウェハの電気的特性の変化やデバイス熱処理時の積層欠陥などの欠陥発生を起こすことなく、ウェハ表面の微小ピットの発生を抑制するためには、シリコンウェハ中の窒素含有量を１．０×１０13atoms/cm3 以上１．０×１０16atoms/cm3 以下とする必要がある。そして、このようなシリコンウェハをサブストレートウェハとしその表面にエピタキシャル法によりシリコン単結晶層を堆積することにより、エピタキシャル層中やエピタキシャル層と該サブストレートウェハの界面近傍での微小欠陥や空孔欠陥の発生を抑制するとともに、ウェハ内部に適度な結晶欠陥を有しゲッタリング能力を増強するシリコン半導体基板となる。シリコンウェハ中の窒素含有量が、１．０×１０13atoms/cm3 未満ではウェハ表面の微小ピットの発生を抑制できず、１．０×１０16atoms/cm3 超では、キャリアライフタイムや抵抗率などの電気的特性が変化したり積層欠陥が発生したりして、エピタキシャル層を堆積しても良好なシリコン半導体基板を得ることができない。なお、ウェハ中の窒素含有量は、赤外吸収あるいはＳＩＭＳ（Secondary Ion Mass Spectroscopy：２次イオン質量分析装置）を用いることにより測定できる。赤外吸収での測定は、Applied Physics Letter  ４７号，ｐ４８８，１９８５に記載の手法に従い、９６３ｃｍ-1の波数での吸収ピークから換算係数１．８３×１０17atoms/cm2 を用いることにより定量できる。
【００１５】
酸素濃度を１．０×１０17atoms/cm3 以上とするシリコン基板の製造方法は、通常は石英ルツボにより原料シリコン融液を支持し結晶成長させるＣＺ法や磁場印加ＣＺ法により製造可能である。すなわち、原料シリコン融液を支持している石英ルツボから酸素がシリコン融液中に溶解し単結晶凝固の際に結晶中に取り込まれる。所望の酸素濃度は、ルツボ回転数や融液加熱条件、雰囲気ガス流量や引上炉内圧力、あるいは磁場印加強度で調整可能である。シリコンウェハの酸素含有量が１．０×１０17atoms/cm3 未満ではシリコンウェハの機械的強度やウェハ内部でのＩＧ能力が低下することから、酸素含有量が１．０×１０17atoms/cm3 以上のシリコンウェハが必要である。ところで、シリコンウェハ中に酸素を含有すると、各種結晶欠陥が誘起されやすくなる。そこで、エピタキシャル層の品質に及ぼすシリコンウェハ中の結晶欠陥の影響を調べたところ、エピタキシャル層が堆積されるサブストレートとして用いられるシリコンウェハの表面から深さ１μｍまでの領域での結晶欠陥の存在形態が重要であることを見出した。直径換算で０．１μｍ以上の結晶欠陥が多量に存在すると、エピタキシャル堆積工程やデバイス製造工程の熱処理工程を経ても残留し、エピタキシャル層内に欠陥を発生させる起点となり易いものである。サイズが０．１μｍ以上の結晶欠陥は主として空孔欠陥であるが、従来のシリコンウェハでは該空孔欠陥は、１０6 個／ｃｍ3 程度かそれ以上存在していた。ところが、前記領域での０．１μｍ以上の結晶欠陥の密度が５×１０4 個／ｃｍ3 以下であれば、エピタキシャル堆積工程における前熱処理としての熱処理工程で上記欠陥を収縮、拡散消滅して無害化でき、エピタキシャル層内に欠陥を発生させないシリコン半導体基板を得ることができる。前記領域で０．１μｍ以上の結晶欠陥密度が５×１０4 個／ｃｍ3 超では、エピタキシャル層内に欠陥を発生させ、特にエピタキシャル層が１μｍ程度と薄膜の場合、デバイス製造工程でのパターン不良の原因となったり、酸化膜絶縁破壊特性や素子分離特性等に重大な影響を及ぼし、歩留り低下等の問題を生じる。
【００１７】
直径換算で２０ｎｍ以上の結晶欠陥は、前述の空孔欠陥の微小なものの他に、微小酸素析出物も含まれる。このような欠陥が大量にシリコンウェハ表面及び表層領域に存在すると、エピタキシャル成長時にサブストレートウェハとして用いられるシリコンウェハからエピタキシャル層内に該結晶欠陥が伝播、転写されたり、あるいは該結晶欠陥を起点にエピタキシャル層内に新たな欠陥が誘起されたりする原因となる。従来のサブストレートウェハとして用いられるシリコンウェハではこのような微小欠陥は、１０7 個／ｃｍ3 程度かそれ以上存在していたが、少なくともサブストレートウェハとして用いられるシリコンウェハ表面から深さ１μｍまでの領域において、直径換算で２０ｎｍ以上の結晶欠陥の密度が５×１０5 個／ｃｍ3 以下であれば、エピタキシャル堆積工程における前処理としての熱処理工程で上記欠陥を分解消滅して無害化でき、エピタキシャル層内に新たな欠陥を誘起させないシリコン半導体基板を得ることができる。前記領域において、直径換算で２０ｎｍ以上の結晶欠陥の密度が５×１０5 個／ｃｍ3 超では、熱処理で分解する欠陥量が多すぎるため、分解の結果生成する原子空孔や酸素不純物がエピタキシャル層内に拡散残存し、そのためデバイス製造工程における熱処理時に新たな結晶欠陥をエピタキシャル層内に誘起、形成してデバイス製造歩留りの低下原因となる。
【００１８】
以上のことから、酸素含有量が１．０×１０１７ａｔｏｍｓ／ｃｍ３  以上のシリコンウェハをサブストレートウェハとしその表面にエピタキシャル法によりシリコン単結晶層を堆積してなるシリコン半導体基板であって、少なくとも前記サブストレートウェハとエピタキシャル法により堆積したシリコン単結晶層の界面から深さ１μｍまでの領域において、直径換算で０．１μｍ以上の結晶欠陥の密度が５×１０４  個／ｃｍ３  以下で、かつ直径換算で２０ｎｍ以上の結晶欠陥の密度が５×１０５  個／ｃｍ３  以下であることを特徴とする半導体基板とすることにより、欠陥の発生や誘起が起こらない無欠陥エピタキシャル層を有するシリコン半導体基板とすることができる。
【００２０】
第１の発明で説明したようにシリコン単結晶中の窒素は、所定量含有させることにより、単結晶育成時の点欠陥濃度及び点欠陥凝集挙動を変化させる作用を有し、単結晶中の空孔欠陥形成を抑制する効果と基板強度の向上効果を発現するものである。従って、このような窒素含有シリコンウェハをエピタキシャル法により単結晶を堆積するサブストレートウェハとして用いることで、上述したサブストレートシリコンウェハ中の各種欠陥を低減しやすくして、より完全な無欠陥エピタキシャル層を有するシリコン半導体基板を提供できる。
【００２１】
以上のことから、欠陥の発生や誘起が起こらない無欠陥エピタキシャル層を有するシリコン半導体基板とすることができる。なお、該サブストレートシリコンウェハの厚み中心領域とは、該サブストレートウェハ表面から１μｍより深い、好ましくは２０μｍ以上内部の領域を指すものである。該サブストレートウェハ内部領域に直径換算で２０ｎｍ以上の結晶欠陥を１×１０８個／ｃｍ３以上存在させることにより、デバイスの高集積化に伴うプロセス汚染の増加に対して有効なゲッタリング能力を効果的に付与することができ、デバイス製造歩留りの良好なシリコン半導体基板を提供することができる。
【００２２】
なお、上記した第１の発明は、シリコンウェハの比抵抗の値の如何に関わらず成立するものであり、上記に示したようなそれぞれの条件を満たすことによって、上記所望の発揮できるものである。
【００２３】
以上のようなシリコン半導体基板の製造方法としては、ＣＺ法、又は磁場印加ＣＺ法により上述の条件を満足する基板が得られる製造方法で良く、特に限定するものではないが、以下に述べる製造方法であれば、生産性良く効率的に本発明のシリコン半導体基板を製造することができる。
【００２４】
１．０×１０１６ａｔｏｍｓ／ｃｍ３  以上１．５×１０１９ａｔｏｍｓ／ｃｍ３  以下の窒素を含有するシリコン融液を用いてＣＺ法又は磁場印加ＣＺ法により育成したシリコン単結晶から得たシリコンウェハをサブストレートウェハとしその表面に、エピタキシャル法によりシリコン単結晶層を堆積するシリコン半導体基板の製造方法の実施においては、１．０×１０１６ａｔｏｍｓ／ｃｍ３  以上１．５×１０１９ａｔｏｍｓ／ｃｍ３  以下の窒素を含有するシリコン融液を用いてＣＺ法又は磁場印加ＣＺ法により育成したシリコン単結晶インゴットをスライス、鏡面研磨して得られるシリコンウェハをサブストレートウェハとしその表層にシリコン単結晶層をエピタキシャル成長させる。シリコンの単結晶成長の際の窒素を添加は、原料溶解中に窒素ガスを流す方法、あるいは窒化物をＣＶＤ法等によって堆積させたシリコンウェハを原料溶解中に混入させる方法等がある。凝固後の結晶中に取り込まれる窒素の偏析係数は文献  Ｗ．  Ｚｕｌｅｈｎｅｒ  ａｎｄ  Ｄ．  Ｈｕｂｅｒ；  Ｃｒｙｓｔａｌｓ  ８  −Ｇｒｏｗｔｈ，  Ｐｒｏｐｅｒｔｉｅｓ，  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ−，  ｐ．２８  （Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ，  Ｎｅｗ  Ｙｏｒｋ，  １９８２）に示されるように７×１０−４であり、前述の窒素濃度の融液を用いて結晶育成することにより窒素を５．０×１０１３ａｔｏｍｓ／ｃｍ３  以上１．０×１０１６ａｔｏｍｓ／ｃｍ３  以下含有するシリコンウェハの製造が可能となる。また、エピタキシャル成長法は、気相成長装置で行うが、通常、気相成長前に、水素ガス雰囲気内で所定（一般には９００℃から１２００℃の範囲内の一定温度）の温度域まで昇温し、引き続き塩化水素を含むガス等によるエッチングを数分行い、表面コンタミネーション除去及びウェハ表面の活性化を行った後、シラン系ガスを用いてウェハ表面にエピタキシャル薄膜を成長させるものである。
【００２５】
窒素を１．０×１０１３ａｔｏｍｓ／ｃｍ３  以上１．０×１０１６ａｔｏｍｓ／ｃｍ３  以下の濃度で含ませるように成長させたシリコン結晶は、第１の発明で説明したとおり、窒素が結晶育成時の点欠陥濃度及び点欠陥の凝集挙動を変化させ、結晶中にＣＯＰに代表される０．１μｍ程度かそれ以上の空孔欠陥を形成させない。通常、結晶成長時に結晶温度が１１５０℃〜１０５０℃程度の範囲の比較的高温で空孔欠陥を形成するが、窒素を所定量含有させると窒素が原子空孔の凝集を抑制することで該空孔欠陥を低減化する。一方、窒素は１０００℃〜４５０℃の低温領域での酸素析出物の核形成を助長し、高密度に微細で分散化させた酸素析出物を発生させる。基板内部の微細な酸素析出物は、基板表面近傍に存在するものとは異なり、酸素が外方拡散して分解消滅することなくエピタキシャル層堆積工程を経ても完全には溶解消滅せず１×１０8 個／ｃｍ3 以上で残留し、デバイス製造工程の熱処理において成長し、ＩＧ作用に有効な結晶欠陥を誘起させ、従来に比べて顕著にＩＧ効果を増強させたシリコン半導体基板を製造することが可能となる。
【００２６】
第２の発明は、（２）前記サブストレートウェハは、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加し、凝固温度〜８００℃までの結晶温度範囲を２．０℃／分以上で冷却した結晶から切り出されたことを特徴とする、シリコン半導体基板の製造方法を提供するものである。
【００２７】
シリコン単結晶引上成長中において、凝固温度から８００℃の温度領域を２．０℃／分以上で急冷させることは、点欠陥の凝集を抑制し空孔欠陥を低減化させる。また、当該温度領域における酸素析出物の核形成が抑制し、すなわち高温で安定な酸素析出物の発生を抑制する。その結果、エピタキシャル成長工程においてサブストレートシリコンウェハ表層領域（すなわち、エピタキシャル層とサブストレートウェハの界面領域）にはサイズは直径換算で０．１μｍ以上の空孔欠陥を低減化させるとともにサイズが２０ｎｍ以上の微小欠陥も低減化させることが可能である。
【００２８】
第３の発明は、前記サブストレートウェハが、シリコン融液に窒素を１．０ｘ１０１６〜１．５ｘ１０１９ａｔｏｍｓ／ｃｍ３添加し、８００℃〜４００℃までの結晶温度範囲を１．０℃／分以上で冷却した結晶から切り出されたことを特徴とする、シリコン半導体基板の製造方法を提供するものである。
【００２９】
シリコン単結晶引上成長中において、８００℃から４００℃の温度領域を１．０℃／分以上で急冷させることは、空孔欠陥については空孔欠陥が内部酸化され安定な酸化物に変化することを防止し、その結果、空孔欠陥は熱処理に対して不安定化させる。一方、酸素析出物は核形成速度は抑制されるが核密度を増加させ微細・分散化を促進する。このようにして製造したシリコンウェハをサブストレートウェハとして使用しエピタキシャル成長することによって、エピタキシャル成長工程の高温処理工程においてシリコンウェハ表層領域（すなわち、エピタキシャル層とサブストレートウェハの界面領域）にはサイズは直径換算で０．１μｍ以上の空孔欠陥を低減化させるとともにサイズが２０ｎｍ以上の微小欠陥も低減化させ、一方、シリコン基板内部にはＩＧ能力を増強させる高密度な微小欠陥を形成するシリコン半導体基板を製造することができる。
【００３１】
第４の発明は、凝固温度から８００℃の温度領域の急冷と８００℃から４００℃の急冷の両方の効果を組み合わせたもので、サブストレートシリコンウェハ表層領域（すなわち、エピタキシャル層とサブストレートウェハの界面領域）においては空孔欠陥や酸素析出物をさらに微細化・不安定化させエピタキシャル工程において低減効果を示すことになり、一方、サブストレートシリコンウェハ内部にはデバイス製造工程においてＩＧ効果を増強する高密度な結晶欠陥を発生させることになる。単結晶シリコンインゴットを引上成長中に冷却効果を高めることは、通常、凝固界面での冷却能力を高めることになり結晶成長速度を増加し結晶生産性が向上する効果ももたらし、低コスト化させる効果もある。
また第４の発明は、窒素添加と引上成長中のシリコン結晶の冷却条件を変化させる技術を組み合わせたサブストレートシリコンウェハの製造方法であり、窒素添加の効果と引上中の結晶急冷効果の相乗効果により、より顕著にエピタキシャル成長前のサブストレートシリコンウェハ表面の結晶欠陥を消失しやすくするとともにサブストレートシリコンウェハ内部の結晶欠陥密度をさらに増加させる効果をもたらすエピタキシャルシリコン基板製造方法である。
【００３２】
第５の発明は、上記に述べてきた窒素添加サブストレートウェハや窒素および酸素添加サブストレートウェハ、さらには結晶引上中の結晶冷却条件を変化させたサブストレートウェハ、およびそれらの組合せにより得られるサブストレートウェハに対し、より完全にサブストレートウェハ表面の無欠陥化を促進するためにエピタキシャル成長前に高温熱処理を施し、表面と内部の結晶欠陥密度の差を顕著にさせる方法である。熱処理温度は１０００℃以上１３００℃以下、望ましくは１１００℃以上１２００℃以下が適当である。温度が低いと酸素や空孔の外方拡散に多大の時間を要し、温度が高すぎると結晶中の熱平衡酸素固溶度あるいは熱平衡空孔固溶度が上がり酸素や空孔の外方拡散が起きにくくなる。また、１１５０℃以上では高温になればなるほどサブストレートウェハ表面の面荒れの問題が生じる。また一般的に、熱処理炉を高温で稼働させる際には予期しない炉体の汚染が生じやすくなるため、その危険性を減少させるためには熱処理温度を低くできることが望ましい。従って、エピタキシャル成長前のサブストレートウェハ表面領域に必要な無欠陥層の深さおよび経済的な観点からの熱処理時間の許容時間を勘案しながら、上記の温度範囲でできるだけ低い温度で熱処理することが望ましい。
【００３３】
われわれの検討結果に基づくと、第２〜５の発明によるエピタキシャル法による単結晶層成長用のサブストレートシリコンウェハに対しては、前述の温度条件で５分以上熱処理することでほぼ完全に無欠陥な領域がサブストレートシリコンウェハ表層部に形成できる。熱処理方法としては、酸化性雰囲気でもよいが、エピタキシャル層堆積のためには不要な酸化膜の形成を排除するために非酸化性ガス雰囲気中で熱処理することが好ましい。
【００３４】
以上のように、結晶育成の際に窒素を適度に制御して含有させた結晶、さらに酸素を添加させた結晶、あるいは結晶育成の際の結晶冷却条件を制御した結晶、およびそれらを組み合わせた結晶、また、前記各結晶に対してエピタキシャル成長前に適度な熱処理を施した結晶をエピタキシャル用サブストレートウェハとして用いてエピタキシャルシリコン単結晶基板を製造することによって、従来よりも単純・容易すなわち従来知られているようなエピタキシャル層堆積前に多段あるいは複雑な熱処理を施す必要なく低コストで、エピタキシャル層内およびエピタキシャル層／基板界面において欠陥発生がなく従来以上に高品質化し、基板内部にはゲッタリング能力を十分に有するシリコン半導体基板を得ることができる。
【００３５】
本発明の窒素含有のサブストレートシリコンウェハにエピタキシャル層を堆積したシリコン半導体基板の概念図を図１に示す。図１において、ＩＧ層１ｄ、欠陥密度漸次変化領域１ｃ及び無欠陥領域１ｂからなる窒素添加サブストレートシリコンウエハ１ａ上に、エピタキシャル層／サブストレートウエハ界面２を介してエピタキシャル層３が堆積している。また、本発明の結晶引上時に特定の冷却条件で製造したシリコンウェハ（窒素無添加）をサブストレートウェハとしその表面にエピタキシャル層を堆積したシリコン半導体基板の概念図を図２に示す。図２において、ＩＧ層１ｄ、欠陥密度漸次変化領域１ｃ及び無欠陥領域１ｂからなるサブストレートシリコンウエハ１上に、エピタキシャル層／サブストレートウエハ界面２を介してエピタキシャル層３が堆積している。
【００３６】
【実施例】
以下に本発明の実施例を挙げて説明するが、本発明はこれらの実施例の記載によって制限されるものではない。
【００３７】
本発明における引上げ結晶の仕様と共通する製造方法を述べる。結晶径は８インチ用（直径２０５ｍｍ）で、伝導型はＰ型（ボロンドープ）、抵抗率は１０Ωｃｍである。なお、上記結晶とは別途に、結晶径が８インチ用（直径２０５ｍｍ）で、伝導型はＰ型（ボロンドープ）、抵抗率が０．０２Ωｃｍである結晶も用意した。酸素濃度は磁場印加条件およびルツボ回転速度等を調整し、低酸素領域として２．０〜５．０×１０17atoms/cm3 、中酸素領域として７．０〜８．０×１０17atoms/cm3 、高酸素領域として９．０〜１０．０×１０17atoms/cm3 の濃度（酸素濃度は、赤外吸収法により測定し、濃度は日本電子工業振興協会による酸素濃度換算係数を用いて算出）の３種類を製造した。炭素濃度はいずれの結晶も１．０×１０16atoms/cm3 未満（赤外吸収法によって測定し、濃度は日本電子工業振興協会による炭素濃度換算係数を用いて算出）である。いずれの結晶も約８０ｋｇの原料を溶解し、直径２０５ｍｍの約６０ｋｇの単結晶インゴットを作成した。窒素の添加は、ノンドープのシリコン基板にＣＶＤ法（Chemical Vapor Deposition:  化学気相成長法）により窒化膜を形成したウエハを、原料の溶解時に同時に溶かすことにより行った。シリコン融液中の窒素濃度は原料として同時に溶融した窒化膜付ウェハの窒化膜の厚さから１枚あたりの窒素量を計算し、狙いの窒素濃度に対して添加すべき窒化膜付ウェハの枚数を制限し制御した。シリコン単結晶中の窒素濃度はＳＩＭＳで測定したが、ＳＩＭＳの検出下限である１．０×１０14atoms/cm3 未満の濃度に関しては平行偏析係数から計算で求めた。なお、結晶中の窒素濃度が１．０×１０14atoms/cm3 以下の濃度では前述のごとく、ＳＩＭＳによるウェハ中の窒素濃度は定量できなかったが、１．０×１０13atoms/cm3以上の窒素濃度の場合、ＳＩＭＳによりバックグラウンドレベルの２倍以上の強度で局所的な窒素信号の増大が認められた。
【００３８】
シリコン半導体基板の製造にあたっては、引上育成した結晶を切断、円筒研削後、スライス〜鏡面研磨〜洗浄仕上げしたウェハをサブストレートウェハとし、エピタキシャル成長装置に装填し、水素ガス雰囲気内で１１００℃〜１１５０℃まで昇温し、その後塩化水素ガスによるエッチングを数分行い、トリクロルシランガスを用いて１１５０℃でウェハ表面にエピタキシャル単結晶層を５μｍ成長させた。
【００３９】
本発明において得られたシリコン半導体基板の評価は、基板表面を５μｍ研磨し、エピタキシャル層を除去したシリコン基板表面に関して、アンモニア：過酸化水素：水＝１：１：５のＳＣ−１洗浄液で洗浄し、レーザーパーティクルカウンターＬＳ６０００で検出される０．１μｍ以上のＣＯＰ欠陥数を測定した。ＣＯＰ欠陥すなわち空孔欠陥の体積密度の導出は、ＳＣ−１洗浄とパーティクル測定を１０回繰り返し、その増分から算出した。また、深さ方向の評価についてはエピタキシャル層を研磨により除去したシリコン基板を赤外レーザ干渉法欠陥測定装置（ＯＰＰ：Optical Precipitate Profiler）により深さ１μｍの位置に存在する直径換算で０．１μｍ以上のサイズの欠陥密度を計測した。ＯＰＰにより検出される０．１μｍ以上の欠陥はパーティクル測定方法によって得られるＣＯＰ欠陥密度と１：１の関係がある。サイズが直径換算で２０ｎｍ以上の微小欠陥については、赤外レーザー散乱法による欠陥測定装置（赤外レーザートモグラフ）によりエピタキシャル層やエピタキシャル層とサブストレートウェハの界面下の深さ１μｍに存在する微小欠陥、さらにはＩＧ効果の能力指標になるサブストレートウェハ内部（厚さ中心）の結晶欠陥の密度を調べた。また、１×１０10個／ｃｍ3 以上の微小欠陥については透過型電子顕微鏡も用いて密度測定した。さらに、エピタキシャル成長後のシリコン半導体基板をデバイス製造の熱処理パターンの一つとして窒素雰囲気で８００℃、４時間の熱処理後、酸素雰囲気で１０００℃で１６時間の熱処理を行い、その後、赤外レーザートモグラフおよび欠陥検出選択エッチング液であるライトエッチングを３μｍ行いエピタキシャル層内の結晶欠陥の形成の有無を評価した。また、ゲッタリング能力の指標はバルク欠陥密度としたが、その根拠は、エピタキシャルシリコン半導体基板表面に銅、ニッケル、鉄などの金属不純物を故意に１０12atoms/cm2 程度汚染させ、その後、デバイス製造工程の標準的な熱処理であるＣＭＯＳ熱処理を施した後、３０ｍｍ2 サイズのＰ／Ｎ接合素子を基板上に作成し、Ｐ／Ｎリーク電流の故意汚染有無の変化量を調べた結果に基づいた。評価例を図７に示すように、バルク内欠陥密度が高い方が故意汚染後のＰ／Ｎリーク電流の増加量は少なくなっており、ゲッタリング能力が高いことがわかる。
【００４０】
表１（ａ）（ｂ）〜表４（ａ）（ｂ）に本発明の実施例、および表５（ａ）（ｂ）〜表６（ａ）（ｂ）に比較例に関する製造条件の特徴と欠陥評価結果、およびライフタイム評価結果のまとめを示す。
【００４７】
（実施例１〜６および実施例１９〜２４）
実施例１〜６および実施例１９〜２４についても、表１（ａ）（ｂ）および表２（ａ）（ｂ）に引上げ育成の製造条件と評価結果を示す。なお、表１（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表２（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。本実施例では、窒素を添加した結晶に、図４に示すようなＣＺ単結晶育成装置を用いて引き上げ育成した。結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは６．０℃／分から２．０℃／分の範囲で、Ｔｍから８００℃の全ての結晶温度領域において２．０℃／分以上の冷却速度であった。８００℃から４００℃の結晶温度範囲の冷却速度は、２．０℃／分〜０．５℃／分で必ずしも該温度範囲のすべてにおいて１．０℃／分以上の冷却速度ではなかった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。窒素濃度および酸素濃度に関しては、実施例１および１９は低窒素レベルで低酸素、実施例２および２０は低窒素レベルで中酸素、実施例３および２１は低窒素レベルで高酸素、実施例４および２２は高窒素レベルで低酸素、実施例５および２３は高窒素レベルで中酸素、実施例６および２４は高窒素レベルで高酸素の結晶である。エピタキシャル層とサブストレートシリコンウェハの界面領域においては、直径換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度はいずれの結晶も１．０×１０２個／ｃｍ３以下でほぼゼロレベルで、さらに界面から深さ１μｍまでの領域においても１．０×１０３個／ｃｍ３以下で顕著に低減されている。直径換算で２０ｎｍ以上の微小欠陥についても界面および界面から深さ１μｍまでの領域で１０４個／ｃｍ３以下で顕著に低減化されている一方、サブストレートウェハの厚さ中心領域（バルク領域）では２０ｎｍ以上の微小欠陥密度はいずれの結晶も１．０×１０１０個／ｃｍ３程度存在し、ＩＧ効果に有効な欠陥の顕著な増加が見られる。なお、熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆無であり、エピタキシャル層からサブストレートシリコンウェハ表面（すなわち、エピタキシャル層とサブストレートウェハの界面）下、無欠陥層は広く、酸素析出物などの微小欠陥のエピタキシャル層への突き出しはなかった。
【００４８】
（実施例７〜１２および実施例２５〜３０）
実施例７〜１２についても、表１（ａ）（ｂ）および表２（ａ）（ｂ）に引上げ育成の製造条件と評価結果を示す。なお、表１（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表２（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。本実施例では、窒素を添加した結晶に、図５に示すようなＣＺ単結晶育成装置を用いて引き上げ育成した。結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から１．５℃／分の範囲で、該温度範囲すべてにおいて２．０℃／分以上の冷却速度ではないが、８００℃から４００℃の範囲は１．６℃／分から１．２℃／分の範囲で、該温度範囲の全ての結晶温度領域において１．０℃／分以上の冷却速度であった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。窒素濃度および酸素濃度は実施例１〜６に記述した濃度と同様で、実施例７および２５は低窒素レベルで低酸素、実施例８および２６は低窒素レベルで中酸素、実施例９および２７は低窒素レベルで高酸素、実施例１０および２８は高窒素レベルで低酸素、実施例１１および２９は高窒素レベルで中酸素、実施例１２および３０は高窒素レベルで高酸素の結晶である。エピタキシャル層とサブストレートシリコンウェハの界面から深さ１μｍまでの領域において、直径換算で０．１μｍ以上の欠陥密度は１．０×１０３個／ｃｍ３以下で顕著に低減され、直径換算で２０ｎｍ以上の微小欠陥についても界面および界面から深さ１μｍまでの領域で１０４個／ｃｍ３以下で顕著に低減化されている。サブストレートウェハの厚さ中心領域（バルク領域）では２０ｎｍ以上の微小欠陥密度はいずれの結晶も１．０×１０９個／ｃｍ３程度存在し、ＩＧ効果に有効な欠陥の顕著な増加が見られる。なお、熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆無であり、エピタキシャル層からサブストレートシリコンウェハ表面（すなわち、エピタキシャル層とサブストレートウェハの界面）下、無欠陥層は広く、酸素析出物などの微小欠陥のエピタキシャル層への突き出しはなかった。
【００４９】
（実施例１３〜１８および実施例３１〜３６）
実施例１３〜１８および実施例３１〜３６についても、表１（ａ）（ｂ）および表２（ａ）（ｂ）に引上げ育成の製造条件と評価結果を示す。なお、表１（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表２（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。本実施例では、窒素を添加した結晶に、図６に示すようなＣＺ単結晶育成装置を用いて引き上げ育成した。結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは６．５℃／分から２．０℃／分の範囲で、さらに８００℃から４００℃の範囲は２．０℃／分から１．２℃／分の範囲で、Ｔｍから８００℃の全ての結晶温度領域において２．０℃／分以上の冷却速度で、さらに、８００℃から４００℃の全ての結晶温度領域において１．０℃／分以上の冷却速度であった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。窒素濃度および酸素濃度は実施例１〜６に記述した濃度と同様で、実施例１３および３１は低窒素レベルで低酸素、実施例１４および３２は低窒素レベルで中酸素、実施例１５および３３は低窒素レベルで高酸素、実施例１６および３４は高窒素レベルで低酸素、実施例１７および３５は高窒素レベルで中酸素、実施例１８および３６は高窒素レベルで高酸素の結晶である。エピタキシャル層とサブストレートシリコンウェハの界面領域においては、直径換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度はいずれの結晶も１．０×１０２個／ｃｍ３以下でほぼゼロレベルで、さらに該界面から深さ１μｍまでの領域においても１０２個／ｃｍ３レベルかそれ以下で極端に低減されている。直径換算で２０ｎｍ以上の微小欠陥についても界面および界面から深さ１μｍまでの領域で１０２個／ｃｍ３レベルで極端に低減化され、ほぼ完全な無欠陥層が形成している。一方、ウェハの厚さ中心領域（バルク領域）では２０ｎｍ以上の微小欠陥密度についてはいずれの結晶も１．０×１０１０個／ｃｍ３程度存在し、ＩＧ効果に有効な欠陥の顕著な増加が見られる。なお、熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆無であり、エピタキシャル層からサブストレートシリコンウェハ表面（すなわち、エピタキシャル層とサブストレートウェハの界面）下、無欠陥層は広く、酸素析出物などの微小欠陥のエピタキシャル層への突き出しはなかった。
ここから〜
【００５０】
（実施例３７〜４１および実施例４５〜４９）
本実施例３７〜４４および実施例４５〜５２は、窒素を添加した結晶から切り出しウェハ加工したシリコンウェハをエピタキシャル法による単結晶層堆積用のサブストレートウェハとしエピタキシャル成長前に熱処理を施し、該サブストレートシリコンウェハ表面領域において従来以上の深さで無欠陥化を行い、かつ該サブストレートウェハ中心領域には高密度の欠陥が存在するよう製造し、その後エピタキシャル層を５μｍ堆積したシリコン半導体基板である。本実施例では、窒素濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３レベルの高濃度で酸素濃度は１．０×１０１８ａｔｏｍｓ／ｃｍ３の高濃度レベルに関して記載するが、本実施例に見られる効果は、窒素濃度が５．０×１０１３ａｔｏｍｓ／ｃｍ３以上１．０×１０１６ａｔｏｍｓ／ｃｍ３  以下、および酸素濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３以上の範囲で製造された結晶であれば同様な効果を示すことを確認している。本実施例の製造条件および評価結果は表３（ａ）（ｂ）および表４（ａ）（ｂ）に示す。なお、表３（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表４（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。結晶引上げは図３に示すようなＣＺ単結晶育成装置を用いて引上げ育成した。結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から０．８℃／分の範囲で必ずしも該温度範囲すべてにおいて２．０℃／分以上ではなかった。また８００℃〜４００℃の結晶温度領域においては１．２℃／分から０．５℃／分の範囲で必ずしも該温度範囲すべてにおいて１．０℃／分以上ではなかった。熱処理は、実施例３７および３８ならびに実施例４５および４６は熱処理時間の効果を見るため、それぞれＡｒ雰囲気で１１００℃で６０分と５分、実施例３９および４７は熱処理雰囲気の効果を見るため酸素雰囲気で１１００℃で６０分、実施例４０および４１ならびに実施例４８および４９は熱処理温度の効果を見るため、それぞれＡｒ雰囲気で１０００℃で６０分とＡｒ雰囲気で１３００℃で５分の熱処理を施した。直径換算で０．１μｍ以上の空孔欠陥のエピタキシャル層とサブストレートシリコンウェハの界面から深さ１μｍまでの領域における密度分布については、実施例３９および４７の酸素雰囲気熱処理を除いて、１．０×１０２個／ｃｍ３以下でほぼゼロレベルの欠陥分布である。実施例３９および４７の酸素雰囲気熱処理ウェハに関しても、当該空孔欠陥の密度は１．０×１０３個／ｃｍ３レベルで従来に比べて顕著に低減している。また、サイズが直径換算で２０ｎｍ以上の微小欠陥については、エピタキシャル層とサブストレートシリコンウェハの界面から深さ１μｍまでの領域で１．０×１０４個／ｃｍ３以下となっており顕著な欠陥密度の低減が見られる。一方、サブストレートウェハの厚さ中心領域（バルク領域）では２０ｎｍ以上の微小欠陥密度はいずれの結晶も１．０×１０８個／ｃｍ３以上であり、ＩＧ効果に有効な欠陥の顕著な増加が見られる。温度としては、高温ほど微小欠陥が分解する傾向があり、１１００℃から１２００℃程度が好ましい。また、雰囲気は酸素雰囲気に比べて不活性ガスの一つであるＡｒ雰囲気において欠陥の一層の低減が見られる。熱処理時間は、長時間ほどエピ���キシャル層界面付近の欠陥密度の低減が見られるが、ウェハ中心領域の欠陥密度の低減傾向があること、さらに製造コストの観点から５分以上６０分以下程度で十分である。なお、熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆無であり、エピタキシャル層からサブストレートシリコンウェハ表面（すなわち、エピタキシャル層とサブストレートウェハの界面）下、無欠陥層は広く、酸素析出物などの微小欠陥のエピタキシャル層への突き出しはなかった。
【００５２】
（実施例４２〜４４および実施例５０〜５２）  本実施例４２〜４４および実施例５０〜５２は、結晶引上げ育成時に窒素を添加し、かつ結晶を急冷した結晶を、ウェハ加工したシリコンウェハをエピタキシャル法による単結晶層堆積用のサブストレートウェハとしエピタキシャル成長前に熱処理を施し、該サブストレートシリコンウェハ表面領域において従来以上の深さで無欠陥化を行い、かつ該サブストレートウェハ中心領域には高密度の欠陥が存在するよう製造し、その後エピタキシャル層を５μｍ堆積したシリコン半導体基板である。本実施例では、窒素濃度は１．０×１０１９ａｔｏｍｓ／ｃｍ３レベルの高濃度で酸素濃度は１．０×１０１８ａｔｏｍｓ／ｃｍ３の高濃度レベルに関して記載するが、本実施例に見られる効果は、窒素濃度が５．０×１０１３ａｔｏｍｓ／ｃｍ３以上１．０×１０１６ａｔｏｍｓ／ｃｍ３以下、および酸素濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３以上の範囲で製造された結晶であれば同様な効果を示すことを確認している。本実施例の製造条件および評価結果は表３（ａ）（ｂ）および表４（ａ）（ｂ）に示す。なお、表３（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表４（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。実施例４２および５０は、図４に示すような結晶の冷却能力を高める装置を設置したＣＺ単結晶育成装置を用いて引上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは６．０℃／分から２．０℃／分の範囲で、Ｔｍから８００℃の全ての結晶温度領域において２．０℃／分以上の冷却速度であった。８００℃から４００℃の結晶温度範囲の冷却速度は、２．０℃／分〜０．５℃／分で必ずしも該温度範囲のすべてにおいて１．０℃／分以上の冷却速度ではなかった。実施例４３および５１は、図５に示すような結晶の冷却能力を高める装置を設置したＣＺ単結晶育成装置を用いて引上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から１．５℃／分の範囲で、該温度範囲すべてにおいて２．０℃／分以上の冷却速度ではないが、８００℃から４００℃の範囲は１．６℃／分から１．２℃／分の範囲で、該温度範囲の全ての結晶温度領域において１．０℃／分以上の冷却速度であった。実施例４４および５２は、図６に示すような結晶の冷却能力を高める装置を設置したＣＺ単結晶育成装置を用いて引上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは６．５℃／分から２．０℃／分の範囲で、さらに８００℃から４００℃の範囲は２．０℃／分から１．２℃／分の範囲で、Ｔｍから８００℃の全ての結晶温度領域において２．０℃／分以上の冷却速度で、さらに、８００℃から４００℃の全ての結晶温度領域において１．０℃／分以上の冷却速度であった。いずれの実施例においても、エピタキシャル堆積前のサブストレートシリコンウェハの熱処理はＡｒ雰囲気で１１００℃で６０分実施した。凝固温度から４００℃までの温度領域すべてを急冷した結晶において欠陥密度低減効果が顕著であるが、いずれの結晶もサイズ０．１μｍ以上の空孔欠陥についてもサイズが２０ｎｍ以上の微小欠陥に関してもエピタキシャル層界面下の欠陥密度が１０２個／ｃｍ３レベルかそれ以下のほぼ完全に���欠陥の状態を実現している。一方、サブストレートウェハ厚さ中心領域２０ｎｍ以上の欠陥密度は１０９個／ｃｍ３レベルでＩＧ効果を増強する欠陥密度を有している。なお、熱処理評価後のエピタキシャル層内の結晶欠陥発生は皆無であり、酸素析出物などの微小欠陥のエピタキシャル層への突き出しはなかった。
【００５３】
（比較例１〜３および比較例８〜１０）
比較例１〜３および比較例８〜１０では、窒素を添加することなしに結晶育成を行った。すなわち、図３に示すような特に結晶急冷装置を設けることのない通常の結晶育成装置で引き上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から０．８℃／分の範囲で必ずしも該温度範囲すべてにおいて２．０℃／分以上ではなかった。また８００℃〜４００℃の結晶温度領域においては１．２℃／分から０．５℃／分の範囲で必ずしも該温度範囲すべてにおいて１．０℃／分以上ではなかった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。本比較例の製造条件および評価結果は表５（ａ）（ｂ）および表６（ａ）（ｂ）に示す。なお、表５（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表６（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。比較例１および８は低酸素、比較例２および９は中酸素、比較例３および１０は高酸素の結晶である。エピタキシャル層とサブストレートウェハの界面から深さ１μｍまでの領域において、直径換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度は酸素濃度が低い方が低下する傾向はあるものの、５．０×１０４  個／ｃｍ３  以下にはならず概ね１０５  個／ｃｍ３  レベルの高密度である。直径換算で２０ｎｍ以上の微小欠陥についても、エピタキシャル層とサブストレートウェハの界面から深さ１μｍまでの領域において、密度が５．０×１０５  個／ｃｍ３  以下は実現せず１．０×１０６  個／ｃｍ３  以上のレベルである。一方、サブストレートウェハの厚さ中心領域（バルク領域）では１．０×１０７  個／ｃｍ３  レベルで、顕著なＩＧ効果は期待できない。なお、熱処理後において、ウェハあたり数個レベルの結晶欠陥の形成（酸素析出物のエピタキシャル層への突き出しおよび積層欠陥の形成）が見られ、エピタキシャル層とサブストレートウェハの界面付近の無欠陥層は狭くなっていた。
【００５４】
（比較例４〜６および比較例１１〜１３）
比較例４〜６および比較例１１〜１３では、窒素の添加量を結晶引上げ育成時、融液中の窒素濃度が５．０×１０１５ａｔｏｍｓ／ｃｍ３  程度とし、結晶中の窒素濃度が５．０×１０２ａｔｏｍｓ／ｃｍ３  程度とした。すなわち、窒素添加量は微量とした。結晶育成は、図３に示すような特に結晶急冷装置を設けることのない通常の結晶育成装置で引き上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から０．８℃／分の範囲で必ずしも該温度範囲すべてにおいて２．０℃／分以上ではなかった。また８００℃〜４００℃の結晶温度領域においては１．２℃／分から０．５℃／分の範囲で必ずしも該温度範囲すべてにおいて１．０℃／分以上ではなかった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。本比較例の製造条件および評価結果は表５（ａ）（ｂ）および表６（ａ）（ｂ）に示す。なお、表５（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表６（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。比較例４および比較例１１は低酸素、比較例５および比較例１２は中酸素、比較例６および比較例１３は高酸素の結晶である。エピタキシャル層とサブストレートウェハの界面から深さ１μｍまでの領域において、直径換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度、直径換算のサイズが２０ｎｍ以上の微小欠陥の密度については比較例１〜３とほぼ同様で、窒素添加の顕著な効果は見られず、それぞれの欠陥サイズに対し概ね１０５  個／ｃｍ３  レベル、１．０×１０６  個／ｃｍ３  のレベルで高密度であった。一方、該サブストレートウェハの厚さ中心領域（バルク領域）に関しても欠陥密度の増加は見られず１．０×１０７  個／ｃｍ３  レベルで、顕著なＩＧ効果は期待できない。なお、ライフタイムはすべて問題ないが、熱処理後において、ウェハあたり数個レベルの結晶欠陥の形成（酸素析出物のエピタキシャル層への突き出しおよび積層欠陥の形成）が見られ、エピタキシャル層とサブストレートウェハの界面付近の無欠陥層は狭くなっていた。
【００５５】
（比較例７および比較例１４）
比較例７および比較例１４は、窒素の添加量を結晶引上げ育成時、融液中の窒素濃度が４．５×１０１９ａｔｏｍｓ／ｃｍ３  程度とし、結晶中の窒素濃度が３．０×１０１６ａｔｏｍｓ／ｃｍ３  程度とした。すなわち、窒素を極端に多く添加した。結晶育成は、図３に示すような特に結晶急冷装置を設けることのない通常の結晶育成装置で引き上げ育成し、結晶冷却速度は凝固温度（Ｔｍ）〜８００℃までは２．４℃／分から０．８℃／分の範囲で必ずしも該温度範囲すべてにおいて２．０℃／分以上ではなかった。また８００℃〜４００℃の結晶温度領域においては１．２℃／分から０．５℃／分の範囲で必ずしも該温度範囲すべてにおいて１．０℃／分以上ではなかった。育成したシリコン単結晶は、ウェハ加工後、サブストレートウェハとしその表面に単結晶層を５μｍエピタキシャル成長させ、シリコン半導体基板を作製した。本比較例の製造条件および評価結果は表５（ａ）（ｂ）および表６（ａ）（ｂ）に示す。なお、表５（ａ）（ｂ）が抵抗率１０Ωｃｍの結晶に係るもの、表６（ａ）（ｂ）が抵抗率０．０２Ωｃｍの結晶に係るものである。エピタキシャル層とサブストレートウェハの界面から深さ１μｍまでの領域において、直径換算のサイズが０．１μｍ以上の欠陥（空孔欠陥）密度、直径換算のサイズが２０ｎｍ以上の微小欠陥の密度については窒素の効果から微細になった欠陥がエピタキシャル成長時容易に分解し低減が見られるものの、分解した欠陥の構成要素である原子空孔や不純物酸素がエピタキシャル層に拡散しエピタキシャル層内に新たな欠陥形成が見られる。
【００６４】
【表１−ａ】
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【表１−ｂ】
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【００６５】
【表２−ａ】
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【表２−ｂ】
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【００６６】
【表３−ａ】
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【表３−ｂ】
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【００６７】
【表４−ａ】
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【表４−ｂ】
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【００６８】
【表５−ａ】
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【表５−ｂ】
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【００６９】
【表６−ａ】
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【表６−ｂ】
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【００７０】
【発明の効果】
本発明のシリコン半導体基板は、エピタキシャル層内およびエピタキシャル層とサブストレートウェハの界面付近において欠陥発生が極めて少ない基板で、デバイス製造熱処理工程を経てもエピタキシャル層への結晶欠陥の発生を生じない基板であり、また、ウェハ内部析出物が十分あるためデバイスプロセス熱処理におけるゲッタリング能力に優れたエピタキシャルウェハである。本発明の製造方法は、前記シリコン半導体基板を従来よりも単純・容易に低コストで製造することが可能である。
【図面の簡単な説明】
【図１】図１は本発明のシリコン半導体基板の概念図の一例である。
【図２】図２は本発明のシリコン半導体基板の概念図の一例である。
【図３】図３は特に、結晶冷却装置等を設置しない通常のＣＺ単結晶引上げ装置の概略図である。磁場印加装置は特に記載していないが、引上げ炉体周辺に磁場印加装置を設置し、磁場印加下でも引上げ可能である。
【図４】図４は凝固温度から８００℃の結晶温度領域のすべての領域を２．０℃／分以上で急冷ができるよう結晶冷却装置２０を有するＣＺシリコン単結晶製造装置の概略図である。磁場印加装置は特に記載していないが、引上げ炉体周辺に磁場印加装置を設置し、磁場印加下でも引上げ可能である。
【図５】図５は８００℃から４００℃の結晶温度領域のすべての領域を１．０℃／分以上で急冷ができるよう結晶冷却装置３０を有するＣＺシリコン単結晶製造装置の概略図である。磁場印加装置は特に記載していないが、引上げ炉体周辺に磁場印加装置を設置し、磁場印加下でも引上げ可能である。
【図６】図６は図４の装置に８００℃から４００℃の結晶温度領域のすべての領域を１．０℃／分以上で急冷ができるよう結晶冷却装置３０を有するＣＺシリコン単結晶製造装置の概略図である。磁場印加装置は特に記載していないが、引上げ炉体周辺に磁場印加装置を設置し、磁場印加下でも引上げ可能である。
【図７】図７はエピタキシャルシリコンウェハ表面に銅、ニッケル、鉄などの金属不純物を故意に１０12atoms/cm2 程度汚染させた後、さらに該ウェハにＣＭＯＳ熱処理を施した後のＰ／Ｎリーク電流の増加量に対するバルク欠陥密度の関係を示すグラフである。
【符号の説明】
１…サブストレートシリコンウェハ
１ａ…窒素添加サブストレートシリコンウェハ
１ｂ…無欠陥領域
１ｃ…欠陥密度漸次変化領域
１ｄ…ＩＧ層
２…エピタキシャル層／サブストレートウェハ界面
３…エピタキシャル層
４…ＣＺ法シリコン単結晶引き上げ炉
５…ワイヤ巻き上げ機
６…断熱材
７…加熱ヒータ
８…回転治具
９…ルツボ
９ａ…石英ルツボ
９ｂ…黒鉛ルツボ
１０…ワイヤ
１１…種結晶
１２…チャック
１３…ガス導入口
１４…ガス排出口
２０…高温領域結晶急冷装置
３０…低温領域結晶急冷装置
Ｓ…引上げシリコン結晶
Ｍ…シリコン融液
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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