(57)【特許請求の範囲】
【請求項１】
複数の第１のトランジスタで構成され、第１および第２の仮想電圧線に接続されたゲート回路と、
第１の基準電圧線と前記第１の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第２のトランジスタと、
第２の基準電圧線と前記第２の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第３のトランジスタと、
前記ゲート回路に並列接続され、前記第１のトランジスタよりもしきい値電圧が高い複数の第４のトランジスタを用いて前記ゲート回路と略等しい回路で構成されたバイパス回路と、を備え、
前記バイパス回路は、前記第１および第２の基準電圧線間に接続されることを特徴とすることを特徴とする論理演算回路。
【請求項２】
請求項１に記載の論理演算回路をクリティカルパス上に設けたことを特徴とする半導体集積回路。
【請求項３】
入力端子および出力端子間を導通させるか、あるいは遮断させるかを切替可能な第１の導通遮断回路と、
前記第１の導通遮断回路の出力論理を保持可能な第１の記憶回路と、
前記第１の記憶回路の出力信号を入力する入力端子および出力端子間を導通させるか、あるいは遮断させるかを切替可能で、入力端子が前記第１の記憶回路の出力端子に接続された第２の導通遮断回路と、
前記第２の導通遮断回路の出力論理を保持可能な第２の記憶回路と、を備え、
前記第１および第２の導通遮断回路は、それぞれ同一の回路からなる論理演算回路を有し、
前記論理演算回路のそれぞれは、
複数の第１のトランジスタで構成され、第１および第２の仮想電圧線に接続されたゲート回路と、
第１の基準電圧線と前記第１の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第２のトランジスタと、
第２の基準電圧線と前記第２の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第３のトランジスタと、
前記ゲート回路に並列接続され、前記第１のトランジスタよりもしきい値電圧が高い複数の第４のトランジスタを用いて前記ゲート回路と略等しい回路で構成されたバイパス回路と、を備え、
前記バイパス回路は、前記第１および第２の基準電圧線間に接続されることを特徴とすることを特徴とするフリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のトランジスタを組み合わせて構成される半導体集積回路、論理演算回路およびフリップフロップに関し、特に、消費電力の低減と信号伝送速度の向上を図る技術に関する。
【０００２】
【従来の技術】
CMOS論理回路の高速化を図るためには、しきい値電圧の低いトランジスタで回路を構成する必要がある。ところが、トランジスタのしきい値電圧が低くなるほど、スタンバイ時のリーク電流が増大するという問題がある。この問題を回避するために、回路の高速動作とスタンバイ時の低リーク電流を同時に達成できるMT(Multiple Threshold voltage)−CMOS回路が提案されている。
【０００３】
図８はMT-CMOS回路の従来の回路図である。図８の回路は、仮想電源線ＶDD1と仮想接地線ＶSS1との間に接続されしきい値電圧の低い複数のトランジスタで構成されたLow-Vthブロック１と、仮想電源線ＶDD1と電源線ＶDDとの間に接続されたしきい値電圧の高いトランジスタＱ１と、仮想接地線ＶSS1と接地線ＶSSとの間に接続されたしきい値電圧の低いトランジスタＱ２とを備えている。
【０００４】
動作時（アクティブ時）には、図８のトランジスタＱ１，Ｑ２がいずれもオンし、Low-Vthブロック１に電源電圧が供給される。Low-Vthブロック１はしきい値電圧の低いトランジスタで構成されているため、高速に動作する。
【０００５】
一方、スタンバイ時には、トランジスタＱ１，Ｑ２がいずれもオフし、電源線から接地線にいたるリークパスが遮断され、リーク電流が少なくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、図８のトランジスタＱ１，Ｑ２には、オン抵抗が存在するため、アクティブ時の仮想電源線と仮想接地線の電位が不安定になりやすく、Low-Vthブロック１全体の回路動作も不安定になる。
【０００７】
また、Low-Vthブロック１がアクティブの間は、電源線から接地線へのリークパスを介して漏れ電流が流れるため、この期間内のリーク電流を減らすことは困難である。さらに、Low-Vthブロック１以外に、しきい値電圧の高いトランジスタを追加しなければならないため、回路面積が増大するとともに、Low-Vthブロック１内のフリップフロップやラッチに保持したデータがスタンバイ時に消失する等の問題が生じる。
【０００８】
一方、これらの問題を最小限に抑えるために、論理回路中の一部のセルのみを、しきい値電圧の低いトランジスタに置換した図９のような回路も提案されている。図９の斜線部分がしきい値電圧の低いトランジスタを用いて構成したセルを示している。
【０００９】
しかしながら、図９のように、一部のセルをしきい値電圧の低いトランジスタで構成すると、このセルには、スタンバイ時にリーク電流が流れるため、携帯電話等のように、スタンバイ時（待ち受け時）の消費電力をできるだけ少なくするという要望に応えることはできない。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、高速動作が可能で、リーク電流の少ない半導体集積回路、論理演算回路およびフリップフロップを提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一態様によれば、複数の第１のトランジスタで構成され、第１および第２の仮想電圧線に接続されたゲート回路と、第１の基準電圧線と前記第１の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第２のトランジスタと、第２の基準電圧線と前記第２の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第３のトランジスタと、前記ゲート回路に並列接続され、前記第１のトランジスタよりもしきい値電圧が高い複数の第４のトランジスタを用いて前記ゲート回路と略等しい回路で構成されたバイパス回路と、を備え、前記バイパス回路は、前記第１および第２の基準電圧線間に接続されることを特徴とすることを特徴とする論理演算回路が提供される。
【００１２】
本発明の一態様では、一部のゲート回路（例えば、タイミング的な条件が厳しい部分など）のみ、しきい値電圧の低いトランジスタを用いて構成するため、このゲート回路を高速化することができる。また、他のゲート回路はしきい値電圧の高いトランジスタを用いて構成するため、リーク電流の低減が図れる。
【００１３】
本発明の一態様では、クリティカル・パス上のゲート回路をしきい値電圧の低いトランジスタで構成するため、クリティカル・パスのタイミング制約を遵守することができる。
【００２０】
また、本発明の一態様によれば、入力端子および出力端子間を導通させるか、あるいは遮断させるかを切替可能な第１の導通遮断回路と、前記第１の導通遮断回路の出力論理を保持可能な第１の記憶回路と、前記第１の記憶回路の出力信号を入力する入力端子および出力端子間を導通させるか、あるいは遮断させるかを切替可能で、入力端子が前記第１の記憶回路の出力端子に接続された第２の導通遮断回路と、前記第２の導通遮断回路の出力論理を保持可能な第２の記憶回路と、を備え、前記第１および第２の導通遮断回路は、それぞれ同一の回路からなる論理演算回路を有し、前記論理演算回路のそれぞれは、複数の第１のトランジスタで構成され、第１および第２の仮想電圧線に接続されたゲート回路と、第１の基準電圧線と前記第１の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第２のトランジスタと、第２の基準電圧線と前記第２の仮想電圧線との間に接続され、前記第１のトランジスタよりもしきい値電圧が高い第３のトランジスタと、前記ゲート回路に並列接続され、前記第１のトランジスタよりもしきい値電圧が高い複数の第４のトランジスタを用いて前記ゲート回路と略等しい回路で構成されたバイパス回路と、を備え、前記バイパス回路は、前記第１および第２の基準電圧線間に接続されることを特徴とすることを特徴とするフリップフロップが提供される。
【００２１】
本発明の一態様では、ゲート回路と同じ回路構成のバイパス回路をゲート回路に並列接続し、バイパス回路を常にアクティブな状態にしておくため、ゲート回路がスタンバイ状態になっても、ゲート回路の出力論理が不定にならなくなり、後段のゲート回路に貫通電流が流れなくなる。
【００２２】
本発明の一態様では、フリップフロップを構成する回路のうち、信号伝送速度に影響のない第１および第２の記憶回路はしきい値電圧の高いトランジスタを用いて構成し、それ以外はしきい値電圧の低いトランジスタで構成するため、高速化と低消費電力化が図れる。
【００２３】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。
【００２４】
（第１の実施形態）
第１の実施形態は、半導体集積回路内の大半のゲート回路をしきい値電圧の高いトランジスタで構成し、一部のゲート回路のみをしきい値電圧の高いトランジスタと低いトランジスタを組み合わせて構成したSMT(Selective MT)-CMOS回路方式を採用して、信号伝送速度の高速化と消費電力の低減を図るものである。以下では、しきい値電圧の高いトランジスタと低いトランジスタを組み合わせて構成されるゲート回路をMTゲートセルと呼ぶ。
【００２５】
図１は本発明に係る半導体集積回路の第１の実施形態の回路図である。図１の回路は、クリティカルパス上のゲート回路１のみを、しきい値電圧の低いトランジスタとしきい値電圧の高いトランジスタとを組み合わせて構成し、それ以外のゲート回路１は、しきい値電圧の高いトランジスタで構成している。
【００２６】
図１では、クリティカルパス上のゲート回路１を斜線で示している。この斜線で図示したゲート回路１は、しきい値電圧の高いトランジスタ（第２のトランジスタ）としきい値電圧の低いトランジスタ（第１のトランジスタ）とからなるMTゲートセルで構成されている。このMTゲートセルは、図８と同様の回路構成でもよいし、あるいは、後述するような回路構成でもよい。
【００２７】
また、図１の回路には、MTゲートセルに電源電圧を供給するか否かを切り替える制御回路２が設けられている。図１の制御回路２は、ゲート回路１を構成するMTゲートセル内の電源供給切替用のトランジスタのオン・オフを制御する。
【００２８】
一方、図２は図１の回路に対応する従来の回路図である。図１および図２からわかるように、図１の回路は、クリティカルパス上のゲート回路１をMTゲートセルに置き換えた点と、MTゲートセルに電源供給を行うか否かを切り替える制御回路２を設けた点で、図２の回路と異なっている。
【００２９】
図１の回路の場合、クリティカルパス上のゲート回路１をMTゲートセルで構成しているため、クリティカルパス上の信号伝送速度を高速化することができる。一方、それ以外の回路は、しきい値電圧の高いトランジスタで構成しているため、アクティブ時のリーク電流を抑制することができる。
【００３０】
図３は図１のゲート回路１を構成するMTゲートセルの第１の具体例を示す回路図である。図３の回路は、しきい値電圧の低いトランジスタで構成されたNAND回路（ゲート回路）３と、NAND回路３に電源電圧を供給するか否かを切り替えるトランジスタ（第２のトランジスタ）Ｑ１とを備えており、このトランジスタＱ１は、しきい値電圧の高いPMOSトランジスタである。
【００３１】
図３の回路の場合、トランジスタＱ１がオンすると、NAND回路３に電源電圧が供給され、このNAND回路３は高速に動作する。一方、トランジスタＱ１がオフすると、NAND回路３のリーク・パスが遮断され、リーク電流を低減できる。
【００３２】
図３の回路は、NAND回路３が接地線ＶSSに直接接続されているため、NAND回路３がスタンバイ状態のときにはトランジスタＱ１をオフすることで、リーク・パスを確実に遮断できる。これにより、スタンバイ状態時の消費電力の低減が図れる。
【００３３】
一方、図４はMTゲートセルの第２の具体例を示す回路図である。図４の回路は、電源線ＶDDと仮想接地線ＶSS1との間に接続されたNAND回路（ゲート回路）３と、仮想接地線ＶSS1と接地線ＶSSとの間に接続されたトランジスタ（第２のトランジスタ）Ｑ２と、NAND回路３の出力端子と電源線ＶDDとの間に接続されたトランジスタ（第３のトランジスタ）Ｑ３とを備えている。
【００３４】
NAND回路３はしきい値電圧の低いトランジスタで構成され、トランジスタＱ２，Ｑ３はしきい値電圧の高いトランジスタである。
【００３５】
図４の回路の場合、トランジスタＱ２，Ｑ３は、一方がオンすると他方はオフし、他方がオンすると一方はオフする。トランジスタＱ２がオンすると、NAND回路３に電源電圧が供給されてNAND回路３は高速動作する。このとき、トランジスタＱ３はオフしているため、NAND回路３の出力が出力端子から出力される。一方、トランジスタＱ２がオフすると、NAND回路３のリーク・パスが遮断されてNAND回路３はスタンバイ状態になる。このとき、トランジスタＱ３はオンし、出力端子はハイレベルにプルアップされる。
【００３６】
図４の回路の場合、NAND回路３の出力端子にトランジスタＱ３を接続して、スタンバイ時にNAND回路３の出力論理が不定にならないようにしている。これにより、後段のゲート回路１（不図示）に中間電位が伝搬するおそれがなくなり、後段のゲート回路１に貫通電流が流れなくなる。
【００３７】
一方、図５はMTゲートセルの第３の具体例を示す回路図である。図５の回路は、仮想電源線ＶDD1と仮想接地線ＶSS1との間に接続されたNAND回路（ゲート回路）３と、仮想電源線ＶDD1と電源線ＶDDとの間に接続されたトランジスタ（第２のトランジスタ）Ｑ１と、仮想接地線ＶSS1と接地線ＶSSとの間に接続されたトランジスタ（第３のトランジスタ）Ｑ２と、NAND回路３の出力端子に接続されたデータ保持回路（記憶回路）４とを備えている。
【００３８】
NAND回路３はしきい値電圧の低いトランジスタで構成され、トランジスタＱ１，Ｑ２はしきい値電圧の高いトランジスタである。
【００３９】
データ保持回路４は、NAND回路３の出力端子に接続されたインバータ５と、インバータ５の出力端子とNAND回路３の出力端子との間に接続されたクロックドインバータ６とを有する。クロックドインバータ６は、トランジスタＱ１，Ｑ２がオンのときのアクティブ時は、データの保持動作を行わず、トランジスタＱ１，Ｑ２がオフのときのスタンバイ時は、NAND回路３の出力論理を保持する。
【００４０】
図５の回路は、スタンバイ時にはデータ保持回路４でデータを保持するため、図４と同様に後段のゲート回路１に貫通電流が流れない。また、再起動時に信号が伝搬しないため、再起動時間が短く、再起動による消費電流も少ない。
【００４１】
一方、図６はMTゲートセルの第４の具体例を示す回路図である。図６の回路は、データ保持回路の代わりに、バイパス回路７を有する点以外は、図５と同様に構成されている。
【００４２】
図６のバイパス回路７は、NAND回路３と同じ回路構成を有し、電源線ＶDDと接地線ＶSSとの間に接続され、かつ、NAND回路３に並列に接続されている。ただし、NAND回路３はしきい値電圧の低いトランジスタで構成されているのに対し、バイパス回路７はしきい値電圧の高いトランジスタで構成されている。
【００４３】
NAND回路３はトランジスタＱ１，Ｑ２がオンのときのみアクティブになるのに対し、バイパス回路７は常にアクティブである。
【００４４】
トランジスタＱ１，Ｑ２がオンのときは、NAND回路３とバイパス回路７はいずれも同じ論理の信号を出力する。一方、トランジスタＱ１，Ｑ２がオフのときは、NAND回路３は動作しないが、バイパス回路７は継続して動作するため、図６の回路の出力論理が不定になることはない。したがって、後段のゲート回路１に中間電位が伝搬するおそれがなくなり、後段のゲート回路１に貫通電流が流れなくなる。
【００４５】
このように、第１の実施形態では、半導体集積回路内の一部のゲート回路１（例えば、クリティカルパス上のゲート回路１）のみ、MTゲートセルで構成し、他のゲート回路１はしきい値電圧の高いトランジスタで構成するため、一部のゲート回路１を高速動作させることができ、かつ、全体的なリーク電流を抑制でき、消費電力の低減が図れる。
【００４６】
図３〜図６では、MTゲートセル内にNAND回路３を設ける例を説明したが、NAND回路３以外の他のゲート回路１を設けてもよい。
【００４７】
（第２の実施形態）
第２の実施形態は、フリップフロップ内の一部のゲート回路１のみをMTゲートセルで構成するものである。
【００４８】
図７は本発明に係る半導体集積回路の第２の実施形態の回路図である。図７の半導体集積回路は、Ｄフリップフロップであり、このＤフリップフロップは、MTゲートセルからなるクロックドインバータ（第１および第２の導通遮断回路）１１，１２およびインバータ１３〜１５と、しきい値の高いトランジスタからなる記憶回路（第１および第２の記憶回路）１６，１７とで構成される。記憶回路１６，１７は、図５のデータ保持回路４と同様に、インバータとクロックドインバータとで構成されている。
【００４９】
フリップフロップ内の記憶回路１６，１７は、前段のクロックドインバータの出力論理を保持するためのものであり、フリップフロップの動作速度にはあまり影響しない。このため、本実施形態では、しきい値の高いトランジスタで記憶回路を構成して、リーク電流の低減を図っている。
【００５０】
一方、フリップフロップ内のクロックドインバータ１１，１２およびインバータ１３〜１５は、図３〜図６と同様にMTゲートセルで構成されている。これらクロックドインバータ１１，１２およびインバータ１３〜１５は、信号を伝送する作用を行うため、MTゲートセルで構成することにより、フリップフロップの動作速度を向上できる。
【００５１】
このように、第２の実施形態は、フリップフロップを構成する複数の回路のうち、動作速度に影響のあるクロックドインバータ１１，１２およびインバータ１３〜１５のみMTゲートセルで構成し、その他の回路はしきい値電圧の高いトランジスタで構成するため、フリップフロップの動作速度を向上させつつ、リーク電流を低減できる。
【００５２】
なお、図７ではＤフリップフロップを構成する例について説明したが、本発明は、Ｄフリップフロップ以外の各種のフリップフリップに同様に適用可能である。
【００５３】
また、図７の記憶回路１６，１７の回路構成も特に限定されない。
【００５４】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体集積回路内の一部のゲート回路のみ、しきい値電圧が低いトランジスタを用いて構成するため、例えばタイミング的に厳しい部分のみ、しきい値電圧が低いトランジスタを用いて高速化を図り、その他の部分はリーク電流の少ないしきい値電圧の高いトランジスタを用いて構成できる。この結果、高速化と低消費電力化の双方が図れる。
【００５５】
また、従来のMT-CMOS回路は、半導体集積回路内のすべてのゲート回路をしきい値電圧が高いトランジスタと低いトランジスタで構成していたのに対し、本願発明は、一部のゲート回路（例えば、クリティカルパス上のゲート回路）のみ、しきい値電圧が高いトランジスタと低いトランジスタで構成するため、従来のMT-CMOS回路に比べて回路の素子形成面積を削減でき、高集積化が可能になる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施形態の回路図。
【図２】図１の回路に対応する従来の回路図。
【図３】図１のゲート回路１を構成するMTゲートセルの第１の具体例を示す回路図。
【図４】  MTゲートセルの第２の具体例を示す回路図。
【図５】  MTゲートセルの第３の具体例を示す回路図。
【図６】  MTゲートセルの第４の具体例を示す回路図。
【図７】本発明に係る半導体集積回路の第２の実施形態の回路図。
【図８】  MT-CMOSの従来の回路図。
【図９】論理回路中の一部のセルのみをしきい値電圧の低いトランジスタに置換した従来の回路図。
【符号の説明】
１  ゲート回路
２  制御回路
３  NAND回路
４  データ保持回路
７  バイパス回路
１１，１２  クロックドインバータ
１６，１７  記憶回路
【図１】
0003912960.tif 000002
【図２】
0003912960.tif 000003
【図３】
0003912960.tif 000004
【図４】
0003912960.tif 000005
【図５】
0003912960.tif 000006
【図６】
0003912960.tif 000007
【図７】
0003912960.tif 000008
【図８】
0003912960.tif 000009
【図９】
0003912960.tif 000010