(57)【特許請求の範囲】
【請求項１】
対向する第１面と第２面とを有する半導体基板の前記第１面に第１導電型のカソードと第２導電型のコレクタとが選択的に形成された第１半導体層と、
前記第１半導体層上に形成され、前記第２面まで達する第１導電型の第２半導体層と、
前記第２面の前記第２半導体層内で前記カソードと対向する位置に形成されたアノードと、
前記第２面の前記第２半導体層内で前記コレクタと対向する位置に前記アノードから離隔して形成された第２導電型のベースと、
前記第２面の前記ベース内に形成されたエミッタと、
前記第２面に近接して配置され、電圧が印加されることにより前記エミッタと前記第２半導体層とを電気的に接続する絶縁ゲート電極とを備え、
前記アノードと前記カソードとにより内蔵ダイオードを形成したことを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項２】
請求項１記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第１面の前記第１半導体層に形成され、前記カソードと前記コレクタとを共通に接続するカソード・コレクタ電極と、前記第２面上に形成され、前記アノードと前記エミッタとを共通に接続するアノード・エミッタ電極とを有することを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項３】
請求項１記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第１半導体層の前記カソードは前記第２半導体層より高い不純物濃度を有することを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項４】
請求項１記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第１半導体層と前記第２半導体層との間に、前記第２半導体層の不純物濃度よりも高い不純物濃度の第１導電型の第３半導体層を形成してなることを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項５】
第１導電型の半導体基板に第２導電型の不純物を選択的にイオン注入して第２導電型のコレクタと、イオン注入されていない領域にカソードとを形成する第１段階と、
前記コレクタが形成されている前記半導体基板上に第１導電型のエピタキシャル層を形成する第２段階と、
前記エピタキシャル層上の選択された領域に絶縁ゲート電極を形成する第３段階と、
前記絶縁ゲート電極をマスクとして前記エピタキシャル層に第２導電型の不純物を選択的にイオン注入することにより、前記コレクタに対向する位置に第２導電型のベースを、前記カソードに対向する位置に第２導電型のアノードを、それぞれ互いに離隔させて形成する第４段階と、
前記第２導電型の前記ベース内に第１導電型のエミッタを形成する第５段階と、
前記第２導電型の前記コレクタが露出するまで前記第１導電型の半導体基板の裏面を研磨する第６段階とを有し、
前記アノードと前記カソードとにより内蔵ダイオードを形成することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【請求項６】
請求項５記載の絶縁ゲートバイポーラランジスタの製造方法において、
前記第１段階後に、第１導電型の前記エピタキシャル層より高不純物濃度の第１導電型の不純物層を形成する段階を有することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【請求項７】
請求項５または６記載の絶縁ゲートバイポーラトランジスタの製造方法において、
前記エミッタと前記アノードとを共通に接続するエミッタ・アノード電極を形成する段階と、
研磨された前記半導体基板の裏面に形成され、前記コレクタと前記カソードとを共通に接続するコレクタ・カソード電極を形成する段階とを有することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイオードを内蔵した絶縁ゲートバイポーラトランジスタおよびその製造方法に関し、特に急速回復ダイオード（FRD:FAST RECOVERY DIODE)を内蔵した電力用素子としての絶縁ゲートバイポーラトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタ(IGBT:INSULATED GATE BIPOLAR TRANSISTOR)の開発以前に使われてきたＭＯＳトランジスタおよびバイポーラトランジスタは、その基板が高濃度のｎ型不純物によってドーピングされているので、ダイオードのカソードを形成することができ、ダイオードを内蔵することが可能であった。
【０００３】
しかし、絶縁ゲートバイポーラトランジスタの開発により、基板は高濃度のｐ不純物によってドーピングされ、カソード電極の形成が困難になり、ダイオードを内蔵することができなくなっていた。
【０００４】
既存のインバータ用の絶縁ゲートバイポーラトランジスタにおいては、フリーホイーリング(FREE WHEELING) 用としての急速回復ダイオードが必要になってきたが、これは絶縁ゲートバイポーラトランジスタに内蔵できないため、絶縁ゲートバイポーラトランジスタと並列に接続して使用されている。
【０００５】
このようにダイオードを並列に接続した場合、第１に、絶縁ゲートバイポーラトランジスタが占める面積が必要以上に拡大され、第２に絶縁ゲートバイポーラトランジスタと急速回復ダイオードのチップ間のボンディング用のワイヤによって、不必要な浮遊インダクタンス（STRAY INDUCTANCE) が発生する。
【０００６】
【発明が解決しようとする課題】
本発明の目的はダイオードを内蔵した絶縁ゲートバイポーラトランジスタを提供することである。
【０００７】
本発明の他の目的は前記トランジスタを製造するにおいて最適な製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前記目的を達成するための本発明の絶縁ゲートバイポーラトランジスタは、対向する第１面と第２面とを有する半導体基板の前記第１面に第１導電型のカソードと第２導電型のコレクタとが選択的に形成された第１半導体層と、前記第１半導体層上に形成され、前記第２面まで達する第１導電型の第２半導体層と、前記第２面の前記第２半導体層内で前記カソードと対向する位置に形成されたアノードと、前記第２面の前記第２半導体層内で前記コレクタと対向する位置に前記アノードから離隔して形成された第２導電型のベースと、前記第２面の前記ベース内に形成されたエミッタと、前記第２面に近接して配置され、電圧が印加されることにより前記エミッタと前記第２半導体層とを電気的に接続する絶縁ゲート電極とを備え、前記アノードと前記カソードとにより内蔵ダイオードを形成したことを特徴とする。
【０００９】
前記絶縁ゲートバイポーラトランジスタは、前記第１面の前記第１半導体層に形成され、前記カソードと前記コレクタとを共通に接続するカソード・コレクタ電極と、前記第２面上に形成され、前記アノードと前記エミッタとを共通に接続するアノード・エミッタ電極とをさらに有することが望ましい。また、より望ましくは前記第１半導体層の前記カソードは前記第２半導体層より高い不純物濃度を有することが望ましい。また、より望ましくは前記第１半導体層と前記第２半導体層との間に、前記第２半導体層の不純物濃度よりも高い不純物濃度の第１導電型の第３半導体層を設けることが望ましい。
【００１０】
前記他の目的を達成するための本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法は、第１導電型の半導体基板に第２導電型の不純物を選択的にイオン注入して第２導電型のコレクタと、イオン注入されていない領域にカソードとを形成する第１段階と、前記コレクタが形成されている前記半導体基板上に第１導電型のエピタキシャル層を形成する第２段階と、前記エピタキシャル層上の選択された領域に絶縁ゲート電極を形成する第３段階と、前記絶縁ゲート電極をマスクとして前記エピタキシャル層に第２導電型の不純物を選択的にイオン注入することにより、前記コレクタに対向する位置に第２導電型のベースを、前記カソードに対向する位置に第２導電型のアノードを、それぞれ互いに離隔させて形成する第４段階と、前記第２導電型の前記ベース内に第１導電型のエミッタを形成する第５段階と、前記第２導電型の前記コレクタが露出するまで前記第１導電型の半導体基板の裏面を研磨する第６段階とを有する。
【００１１】
この製造方法において、前記第１段階後に、第１導電型の前記エピタキシャル層より高不純物濃度の第１導電型の不純物層を形成する段階を有することが望ましい。また、前記エミッタと前記アノードとを共通に接続するエミッタ・アノード電極を形成する段階と、研磨された前記半導体基板の裏面に形成され、前記コレクタと前記カソードとを共通に接続するコレクタ・カソード電極を形成する段階とをさらに有することが望ましい。
【００１２】
したがって、本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタおよびその製造方法によれば、急速回復ダイオードを絶縁ゲートバイポーラトランジスタに内蔵することによって、全体的に組み立てられたトランジスタの大きさを減少することができ、浮遊インダクタンスによるノイズの発生を防止できる。
【００１３】
【発明の実施の形態】
以下、添付の図面に基づいて本発明による望ましい実施の形態をより詳細に説明する。
【００１４】
図１は本発明の方法によって製造されたダイオードを内蔵した絶縁ゲートバイポーラトランジスタを示す断面図である。
【００１５】
第１導電型（ｎ+ ) のカソード１００と、第２導電型（ｐ+ ）のコレクタ１０２が第１半導体層に選択的に形成されており、第１半導体層上には第１導電型（ｎ- ）の第２半導体層１０４が形成されている。アノード１０６は第２半導体層１０４内に第１導電型のカソード１００と対向する位置に形成されていて、第２導電型のベースとして用いられるウェル１０８は第２半導体層１０４内に前記第２導電型のコレクタ１０２と対向する位置に形成されている。エミッタ１１０は第２導電型のウェル１０８内に形成されている。
【００１６】
また、コレクタ・カソード電極１１２はカソード１００とコレクタ１０２を同時に接続するように形成されており、エミッタ・アノード電極１１４はウェル１０８およびアノード１０６を同時に接続するように形成されている。コレクタ・カソード電極１１２は外部端子１２０と連結されており、エミッタ・アノード電極１１４は外部端子１２２と連結されている。
【００１７】
第１導電型のカソード１００の不純物濃度は第２半導体層１０４の不純物濃度より高くされている。第１半導体層と第２半導体層１０４との間には、第２半導体層１０４の不純物濃度より高濃度の不純物濃度を有する第１導電型（ｎ+ ）の第３半導体層１１６が形成されている。
【００１８】
図１において、カソード１００とアノード１０６とが急速回復ダイオードを構成している。また、前記コレクタ１０２、ウェル１０８、およびエミッタ１１０が絶縁ゲートバイポーラトランジスタを構成している。なお、図１の斜線部分で示した膜１１８は絶縁ゲート電極である。
【００１９】
次に、図２から図７までを参照して、本実施形態のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法をその工程に従って説明する。
【００２０】
先ず、図２に示すように、第１導電型（ｎ+ ）の半導体基板１０が用意される。
【００２１】
次に、図３に示すように、その第１導電型の半導体基板１０上に酸化シリコン膜が形成され、この酸化シリコン膜をフォトリソグラフィを利用したエッチングにより窓１３を有するパターンの酸化シリコン膜１２に加工する。窓１３はコレクタが形成される領域を露出させる。この酸化シリコン膜１２によって被覆された領域の一部がダイオードの後述するカソード３２として用いられる。このような窓１３を有するパターンの酸化シリコン膜１２を形成した後、基板の主面全面に不純物のドーパントである三臭化ホウ素（ＢＢｒ3 ）１４を導入する。
【００２２】
図４に示すように、ドーパント導入後の基板を摂氏１２００度以上の温度で長時間加熱して不純物を拡散させ、第２導電型のコレクタ１６を基板に１０に選択的に形成する。この時、ＢＢｒ3 の拡散工程では半導体基板１０の厚みを勘案してこの基板の厚みの半分以上の深さにボロン（Ｂ）が拡散されるように拡散のための時間が決められている。
【００２３】
なお、本実施形態における第１導電型はＮ型であり、第２導電型はＰ型である。
【００２４】
図５において、第２導電型のコレクタ１６が形成された基板１０上に、第１導電型（Ｎ- ）のエピタキシャル層２０が形成される。このようにエピタキシャル層２０が形成された基板に絶縁ゲートバイポーラトランジスタの基本的な要素が構成される。第１導電型のエピタキシャル層２０は素子の特性に基づき、その厚みや濃度が調節される。
【００２５】
また、第１導電型のエピタキシャル層２０を形成する前に、第１導電型のエピタキシャル層２０より高不純物濃度の第１導電型（Ｎ+ ）の不純物層１８を形成することもできる。
【００２６】
図６に示すように、第１導電型のエピタキシャル層２０上にウェルおよびアノードが形成される領域を露出させるパターンの絶縁ゲート電極２２を形成した後、この加工された絶縁ゲート電極２２をマスクとして第２導電型の不純物のイオンを注入する。このイオン注入により、第２導電型のウェル２４および第２導電型のアノード２６が形成される。
【００２７】
ウェル２４はコレクタ１６と対向する位置に形成される。アノード２６はカソード３２に対向する位置に形成される。また、ウェル２４およびコレクタ１６を形成するためのイオン注入時のコレクタ１６の接合深さはさらに深くされる。
【００２８】
続いてウェル２４内に選択的に不純物のイオンが注入されてエミッタ２８が形成される。このエミッタ２８が形成された主面の反対側の面である半導体基板１０の裏面（すなわちコレクタ１６側の面）をコレクタ１６が露出するまで例えば研削法（GRINDING) により削る。それぞれ金属層を基板の上下面に形成することで露出したコレクタ１６およびカソード３２に共通に接続するコレクタ・カソード電極３４と、エミッタ２８およびアノード２６に共通に接続するエミッタ・アノード電極３０を図７に示すように形成する。
【００２９】
続いて、コレクタ・カソード電極３４は外部端子１２０と接続され、同様にエミッタ・アノード電極３０は外部端子１２２と接続される。図７において、絶縁ゲートバイポーラトランジスタ構造はコレクタ１６、ベースとなるウェル２４、およびエミッタ２８によって構成され、急速回復ダイオードはカソード３２とアノード２６とによって構成される。
【００３０】
【発明の効果】
以上述べたように、本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタによれば、急速回復ダイオードと絶縁ゲートバイポーラトランジスタをワンチップ化することができ、同等の耐圧や寿命の調整が可能である。また、この絶縁ゲートバイポーラトランジスタでは熱特性の改善やインバータとして使用する際に、組み立て後の全体的な大きさを小さくできる。
【００３１】
絶縁ゲートバイポーラトランジスタと急速回復ダイオードは交互に動作するので、絶縁ゲートバイポーラトランジスタが動作している間はダイオードの第１導電型の不純物層を一緒に使用することができ、コレクタ−エミッタ間の飽和電圧の減少を期待できる。
【００３２】
本発明は上述の実施形態に限定されることなく、種々の変形例等が可能である。
【図面の簡単な説明】
【図１】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの一実施形態を示す断面図。
【図２】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、半導体基板を準備した工程を示す図。
【図３】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、不純物をイオン注入する工程を示す図。
【図４】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、コレクタの不純物を拡散させる工程を示す図。
【図５】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、エピタキシャル層を成長させる工程を示す図。
【図６】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、ウェルおよびアノードを形成する工程を示す図。
【図７】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、外部端子の接続までの工程を示す図。
【符号の説明】
１００…第１導電型（Ｎ+ ）のカソード
１０２…第２導電型（Ｐ+ ）のコレクタ
１０４…第１導電型（Ｎ- ）の第２半導体層
１１０…エミッタ
１０８…ウェル
１１２…コレクタ・カソード電極
１０６…アノード
１１４…エミッタ・アノード電極
１１６…第３半導体層
１２…酸化シリコン膜
１３…窓
１６…第２導電型のコレクタ
１０…半導体基板
２０…第１導電型（Ｎ- ）のエピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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