(57)【特許請求の範囲】
【請求項１】
バッテリと、該バッテリに接続された１つ又は複数の電圧制御器を有し、該電圧制御器はプロセッサユニットに接続可能な少なくとも２つの出力側を有し、該出力側からは相互に依存しない電圧が現れ、前記電圧の一方は持続性電圧であり、他方は切換可能な電圧である、プロセッサユニット用電圧給電装置において、
持続性電圧の現れる出力側からは小さな電流が取出し可能であり、他方の出力側からは比較的高い電流が取出し可能であり、前記電圧制御器の２つの出力側の間に前記２つの出力側とプロセッサユニットとの間で一時的に接続を形成する回路手段が設けられており、
それによって前記回路手段は、切換フェーズの間も僅かな電力消費の持続性電圧を支援し、高い電力消費の切換可能な電圧も取出せるように構成されていることを特徴とする、プロセッサユニット用電圧給電装置。
【請求項２】
前記バッテリは前記電圧制御器の第１の入力側と常時接続されており、さらに前記バッテリは前記電圧制御器の第２の入力側とスイッチ手段を介して接続可能である、請求項１記載のプロセッサユニット用電圧給電装置。
【請求項３】
前記プロセッサユニットは中央プロセッサユニット（ＣＰＵ）と少なくとも１つのＲＡＭメモリを有する制御装置であり、前記スイッチ手段は自動車のイグニッションスイッチである、請求項２記載のプロセッサユニット用電圧給電装置。
【請求項４】
前記電圧制御器の２つの出力側の間の回路手段は２つのスイッチであり、該スイッチは電圧制御器の入力側に接続されているスイッチ手段の切換位置に応じてスイッチングされる、請求項１〜３いずれか１項に記載のプロセッサユニット用電圧給電装置。
【請求項５】
前記電圧制御器の２つの出力側の間の回路手段は、ダイオード（Ｄ１）又はトランジスタとトランジスタ（Ｔ１）であり、前記トランジスタ（Ｔ１）のベースにおける電位は、電圧制御器の入力側に接続されているスイッチ手段の切換位置に応じて制御可能である、請求項１〜３いずれか１項に記載のプロセッサユニット用電圧給電装置。
【請求項６】
前記ダイオード（Ｄ１）とトランジスタ（Ｔ１）のコレクタエミッタ区間からなる直列回路は前記電圧制御器の２つの出力側の間に設けられている、請求項５記載のプロセッサユニット用電圧給電装置。
【請求項７】
高い電流が取出し可能な前記電圧制御器の出力側に別の負荷、例えば周辺装置、出力段、ＥＰＲＯＭメモリ等が接続されている、請求項１〜６いずれか１項に記載のプロセッサユニット用電圧給電装置。
【請求項８】
前記電圧制御器に対して並列に、主リレー制御部か又はイグニッションロック（１２）からの信号に依存して制御される別の回路が設けられており、前記主リレー制御部又は前記別の回路は別の切換素子を介してトランジスタ（Ｔ１）のベースと接続され、さらに前記トランジスタ（Ｔ１）のコレクタとダイオード（Ｄ１）のカソードとの間の接続点に接続されている、請求項１〜７いずれか１項に記載のプロセッサユニット用電圧給電装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、バッテリと、該バッテリに接続された１つ又は複数の電圧制御器を有し、該電圧制御器はプロセッサユニットに接続可能な少なくとも２つの出力側を有し、該出力側からは相互に依存しない電圧が現れ、前記電圧の一方は持続性電圧であり、他方は切換可能な電圧である、プロセッサユニット用電圧給電装置に関する。
【０００２】
【従来の技術】
プロセッサユニットは通常は中央プロセッサユニットＣＰＵや少なくとも１つのＲＡＭメモリと組み合わされている。このメモリには場合によってはＣＰＵやその他の周辺装置の遮断状態においても消去されるべきではないデータが記憶されている。そのためＲＡＭデータメモリはＣＰＵの遮断状態においても引続き電圧が供給されるべきである。
【０００３】
公知のプロセッサ、例えば自動車の制御装置の中に設けられるプロセッサはＣＰＵとＲＡＭメモリに対して共通の電圧給電端子か又は別個の電圧給電端子を有している。唯１つの共通の電圧給電端子の場合には、ＣＰＵがこれに対して特別に設けられた制御入力側によって活性化されるか非活性化される。この場合電圧給電端子には持続的に給電電圧が印加される。
【０００４】
そのような電圧給電装置は、制御装置の電圧給電と関連してドイツ連邦共和国特許公開第４０４１６２号公報から公知である。この公知の装置では電圧制御器が設けられており、該電圧制御器は車両バッテリから電圧の供給を受け、この制御器自身も制御された持続性電圧（スタンバイ電圧）や切換えられた電圧を送出する。２つの電圧は場合によって制御装置から得られる。前記文献では主制御器の構成ないしは補助又はスタンバイ制御器の構成に関しての詳細には触れられていないが、しかしながら持続性電圧給電部は大電流を供給することができない。そうでないとＣＰＵが遮断された場合のバッテリの放電が過度に大きくなるからである。
【０００５】
最近の集積回路の給電電流は非常に小さくなっているので、持続的給電に対しては僅かな電流容量の電圧給電段を用いることができる。そのような段は比較的安価に製作することができ、素子の数も少ない。さらに温度に関する問題も生じない。なぜならば素子は小さな出力しか送出しないからである。もちろんそのような回路でもスタンバイ動作状態においては電圧制御器内の僅かな無効電流に基づく僅かな消費電流が必要である。それ故に通常は制御装置にはわずかな電流容量の持続性電圧制御器が用いられる。
【０００６】
中央プロセッサユニットＣＰＵ並びにＲＡＭメモリは通常は制御装置回路の一部である。この制御装置機器回路は全体的に容量の大きなものであり得る。ＣＰＵ，ＲＡＭ及び周辺装置の全消費電流は通常の制御装置の場合ＣＰＵ自体やＲＡＭ自体のものよりも著しく大きい。それ故にこれに対しては能力の高い電圧制御器が必要である。この電圧制御器は通常動作中は投入接続され、スタンバイ動作中は遮断される。投入接続ないし遮断は例えばイグニッションロックスイッチを介して制御される。それ故にスイッチング形電圧制御器は大きな電流が供給できなければならない。
【０００７】
制御装置へバッテリ電圧を印加する場合、一般的にイグニッションロックスイッチは投入接続状態におかれない。そのためＣＰＵ／ＲＡＭ用の低電流電圧制御器のみが活性化され、高電流電圧制御器は活性化されない。この場合以下のような問題が生じる。：
すなわち０Ｖから目標値ＶＤＤへ電圧の引上げの際には僅かな電流容量しかもたない持続性電圧制御器の能力を大幅に上回ってしまうことである。このような電流消費の上昇は、ＣＰＵ／ＲＡＭから相応の端子を介して周辺装置（これ自体にはまだ電圧が供給されていない）へ流れる電流に基因する。ＣＰＵ／ＲＡＭ内部のプッシュプル回路に含まれているトランジスタは、例えば０.２〜０.８Ｖの目標値ＶＤＤの間の電圧のもとでトランジスタ縦方向電流の不確定な状態となる。このような電流は複合的なＣＰＵ／ＲＡＭにおいて相加わり得る。
【０００８】
このように高められた電流需要によって、僅かな電流容量しかもたない持続性電圧制御器は電流制限状態に陥る。電圧は０.６Ｖの目標値ＶＤＤのもとに留まりそれにより場合によっては不確定な状態をＣＰＵに引き起こす。例えばイニシャルリセットが行なわれなくなり、当該の電圧制御器に対して負荷の問題を生ぜしめる。それと同時に制御装置の電流消費が著しく高められ、バッテリが早期に放電される危険性がでてくる。
【０００９】
この場合２つの電圧制御器を集積して組み合わせた場合にはさらに大きな欠点が生じ得る。すなわち大きな電流容量を備えた電圧制御器のスイッチング時の作動能力発揮のためや場合によってはその中に含まれる例えばパワーオン−リセットやその他の機能群のために、ＣＰＵ／ＲＡＭ電圧制御器の電圧が流用されてしまうことである。このようなことは場合によって制御器ユニット全体の機能と制御装置全体の機能を損ねることにつながる。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、前記したような従来のプロセッサにおける欠点に鑑みこれを解消すべく改善を行うことである。
【００１１】
【課題を解決するための手段】
本発明によれば前記課題は、持続性電圧の現れる出力側からは小さな電流が取出し可能であり、他方の出力側からは比較的高い電流が取出し可能であり、前記電圧制御器の２つの出力側の間に前記２つの出力側とプロセッサユニットとの間で一時的に接続を形成する回路手段が設けられており、それによって前記回路手段は、切換フェーズの間も僅かな電力消費の持続性の電圧を支援し、高い電力消費の切換可能な電圧も取出せるように構成されて解決される。
【００１２】
本発明によるプロセッサユニット用電圧給電装置によって得られる利点は、僅かな電流容量の持続性電圧制御器をＲＡＭメモリの給電のために用いることができ、さらに大きな電流容量を備えたスイッチング形電圧制御器を使用でき、該制御器は投入接続中に生じ得る持続性電圧制御器の過負荷の問題を生ぜしめることなく、点火スイッチの閉成後のその他の制御装置ないし周辺装置への電圧給電を引き受けるることができることである。その際のスイッチング形電圧制御器は本来の主電圧制御器である。
【００１３】
この利点は次のような構成によって得られる。すなわち、２つの出力側の間に付加的な回路手段が設けられ、電圧制御器の出力側から僅かな電流容量の持続性電圧ないしは大きな電流容量の切換電圧が取り出し可能であり、前記回路手段は切換フェーズの間に僅かな電流容量の持続性電圧制御器を相応に支援し、制御装置に大きな電流容量の電圧制御器からの投入接続後の所要の高い電圧ないし電流を供給する構成によって得られる。
【００１４】
本発明の別の有利な実施例は従属請求項に記載される。この場合有利には、電圧制御器の出力側の間の回路手段が直接ＣＰＵ又はイグニッションロックによって制御されるスイッチとして構成される。しかしながらこのスイッチを適切に回路接続されたダイオード又はトランジスタによって置き換えてもよい。
【００１５】
特に有利には、この回路手段自体が所望の切換位置を保持する。
【００１６】
前記２つの制御出力側の間の回路手段がＤＭＯＳ構造で構成されているならば、２つの制御電圧の非常に良好な同期が得られる。ＤＭＯＳ構造によれば、持続性電圧制御器における電圧が主電圧制御器における電圧を上回った場合には直ちに自動的な遮断が行われる。すなわち有利には持続性電圧部から主制御器出力側へのフイードバックが回避される。
【００１７】
【実施例】
次に本発明の実施例を図面に基づき詳細に説明する。
【００１８】
図１には本発明の第１実施例がブロック回路図で示されている。図中符号１０で示されているのはバッテリである。このバッテリ１０は総ての装置に電圧を供給している。バッテリ１０の正極は電圧制御器１１の第１の入力側ＩＮに直接接続され、電圧制御器１１の第２の入力側ＯＮはイグニッションロック１２を介して接続されている。
【００１９】
電圧制御器１１は２つの出力側ＳＨ及びＣＬを有している。電圧制御器の内部接続構成の詳細な説明はここでは必要ないので省く。いずれにせよ電圧制御器は次のように構成されている。すなわち電圧制御器１１の出力側ＳＨには高い電流の切換電圧が生じ、これに対して出力側ＣＬでは僅かな電流の持続性電圧が生じるように構成されている。電圧制御器１１のブロック回路部分では僅かな電流の持続性電圧制御器としてブロック１１ａが示され、高い電流の切換電圧制御器としてブロック１１ｂが示されている。このブロック１１ｂが本来の主電圧制御器を表わしている。これらは別個の２つの電圧制御器で用いてもよい。
【００２０】
電圧制御器１１ないし１１ａの出力側ＳＨからは線路がブロック１３の正端子に導かれている。このブロック１３は周辺回路装置、出力段、ＥＰＲＯＭＳ等である。前記ブロック１３の別の側はアースに接続されている。電圧制御器１１の出力側ＣＬはスイッチＳ１に接続されている。このスイッチの別の側は中央プロセッサ１４に接続されている。この場合この中央プロセッサ１４は、ＣＰＵとＲＡＭメモリを有している。このＣＰＵとＲＡＭメモリには継続的に電圧が供給されなければならない。
【００２１】
スイッチＳ１とプロセッサ１４との間の接続線路には別のスイッチＨ１が接続されている。このスイッチＨ１の別の側は電圧制御器１１の出力側ＳＨ並びに周辺装置１３に接続されている。このスイッチＨ１はダイオード又はトランジスタの形で実現されてもよい。
【００２２】
スイッチＳ１は論理素子１５を介して制御ないし切換られる。この論理素子１５は、２つの切換段１６，１７（これらは論理素子１５の２つの入力側に接続されている）の切換状態に依存して切換をトリガする。前記２つの切換段１６，１７の別の２つの端子は一方はイグニッションロック１２ないし電圧制御器１１の第２の入力側ＯＮに接続され、他方は中央プロセッサ１４の正の入力側に接続される。この中央プロセッサ１４はＣＰＵ１４ａとメモリ（ＲＡＭ）１４ｂを含んでいる。切換段１６の入力側はイグニッションロック１２に直接接続されているが、イグニッションロック１２と間接的に関係付けられる。例えば切換段１６の入力側は電圧制御器１１の出力側ＳＨに接続されていてもよい。
【００２３】
図１に示された実施例は例えば図２に示された回路部分を用いて実現することができる。図２中のその他の同じ個所には図１に示されたのと同じ符号が付されている。
【００２４】
図２に示された実施例においては電圧制御器１１の出力側ＳＨと電圧制御器１１の出力側ＣＬとの間にダイオードＤ１とトランジスタＴ１のコレクタ−エミッタ区間からなる直列回路が設けられている。このダイオードＤ１並びにトランジスタＴ１は、図１による実施例のスイッチＨ１ないしＳ１の機能を受け継いでいる。
【００２５】
トランジスタＴ１はベース電位の制御によって導通状態か遮断状態に維持される。このベース電位の制御に対しては抵抗Ｒ１並びにダイオードＤ２及びリレー制御部（例えば主リレー制御部１８）からなる直列回路が用いられる。この抵抗Ｒ１並びにダイオードＤ２及びリレー制御部（例えば主リレー制御部１８）からなる直列回路はトランジスタＴ１のベースに接続されている。この場合前記主リレー制御部１８の別の側はイグニッションロック１２に接続されている。さらに抵抗Ｒ２が前記トランジスタＴ１のベースに接続されている。この抵抗Ｒ２はトランジスタＴ２のコレクタ−エミッタ区間を介してアースに接続されている。トランジスタＴ２のベースは抵抗Ｒ３と抵抗Ｒ４を介してプロセッサ１４に接続され、さらに別の抵抗Ｒ５を介してアースに接続されている。
【００２６】
トランジスタＴ１は一方でスイッチとして用いられ、他方ではトランジスタＴ１の電流増幅にも用いられる。トランジスタＴ１の増幅の調整は、抵抗Ｒ１，ダイオードＤ２，主リレー制御部１８，イグニッションロック１２からなる電流路における回路素子の適切な選定、ないしは抵抗Ｒ２，トランジスタＴ２，抵抗Ｒ３，Ｒ４，Ｒ５からなる電流路における回路素子の適切な選定によって行われる。主リレー制御部１８が遮断されているかあるいは投入されているかに応じて、電流が前記２つの電流路のうちのどちらかに流れ、トランジスタＴ１の増幅の相応の制御が生ぜしめられる。抵抗比によって最大短絡電流が設定される。それにより総体的に持続性電圧制御器の、２つの値の間で切換られる電流制限が得られる。スタンバイ電流の制限に対する例として、点火が遮断された場合やアフターランニング期間に対して例えば１ｍＡが、そして通常動作においては例えば１００ｍＡが選定される。
【００２７】
次に本発明の実施例の機能を説明する。
【００２８】
バッテリ持続性電圧の最初の印加の後で持続性電圧制御器が僅かな電流１１ｂで作動され、出力側ＣＬに電圧が現れる。しかしながらプロセッサ１４のＣＰＵ／ＲＡＭ向けの所要の給電出力は電気的スイッチＳ１ないしトランジスタＴ１によって阻止される。すなわち出力側ＣＬは活性化され、目標値ＶＤＤへの引上げ制御が行われる。しかしながらＣＰＵないしＲＡＭはまだ給電されていない。この段階ではまだデータを記憶することはできない。出力側ＳＨはこの時点ではまだ活性化されていない。点火スイッチ１２の作動ないしは点火スイッチの作動に続いて発生されるスイッチ信号によって電圧制御器１１ａは活性化される。この活性化はＣＰＵ／ＲＡＭ−周辺装置のための目標値ＶＤＤまで引き上げる作用をする。それによりＣＰＵ／ＲＡＭ−端子、いわゆるポートを介して電流流出の問題が回避される。
【００２９】
出力側ＣＬからスイッチＳ１を介してＣＰＵ／ＲＡＭ端子への電圧供給のためのスイッチング通過伝送には以下に述べるように二通りある。
【００３０】
変化例１：
一時的に作用する補助電流路Ｈ１（例えば高電流電圧制御器ＳＨからダイオードＤ１を介してＣＰＵ／ＲＡＭ給電端子まで）を介してＣＰＵ／ＲＡＭが周辺装置と共に電圧制御器ＳＨから同期的に目標値レベルにもたらされる。ＣＰＵ／ＲＡＭの周辺装置に対する目標値ＶＤＤの上昇と同時に補助電流路Ｈ１を介したＣＰＵ／ＲＡＭの給電電圧の引上げによって障害的な端子電流ないしポート電流は最小限に低減される。電圧制御器ＳＨはＣＰＵ／ＲＡＭ内部にてプッシュプル段における縦電流によってもたらされる余分の電流を生じさせることができる。給電電圧のスムーズな引上げを行えば、内部フリップフロップを制御するパワー−オン−リセットにより後続の動作に対する明確な関係性が得られる。
【００３１】
変化例２：
補助電流路Ｈ１の代わりにイグニッションロックスイッチ１２によって駆動制御される切換段が用いられる。この切換段は以下に記載する別の自己保持段とＯＲ−結合され、スイッチＳ１に作用する。ＣＰＵ／ＲＡＭ−周辺装置に対する電圧の引上げによって前記変化例１に記載したポート流出電流が最小に低減される。それにより制御装置のプッシュプル段による電流のみがＣＰＵ／ＲＡＭの給電の引上げのために残されている。
【００３２】
この出現電流が電圧制御器ＣＬの容量範囲内にあるならば補助電流路Ｈ１を省くことができる。スイッチＳ１の最初の投入接続がイグニッションロックスイッチ１２によって制御される切換段１６を介して行われる。この場合切換段１６（これは既に別の目的のために存在している）が例えば主リレー制御部に対する出力段として又は類似のようなイグニッションロックスイッチに対する切換段として共に用いられる。付加的なプラスの効果はＣＰＵ／ＲＡＭの活性状態において可能なスイッチＳ１に対する付加的ベース電流である。この付加的ベース電流はスイッチＳ１がバイポーラトランジスタである場合には意味がある。それによりスイッチＳ１における降下電圧が最小化される。
【００３３】
ほぼ目標値ＶＤＤに引き上げられたＣＰＵ／ＲＡＭにける給電電圧は、電気的スイッチの活性化のための電圧制御器ＣＬからＣＰＵ／ＲＡＭへの制御電圧である。スイッチＳ１の活性化のための回路接続構成は次のように構成される。すなわちスイッチＳ１と、このスイッチＳ１自体からその出力側、及びＣＰＵ／ＲＡＭ給電端子へと導通接続された際の目標値ＶＤＤがこの時点から常時活性化状態に維持されるように構成される。これは自己保持回路に相応する。
【００３４】
活性化された電気的スイッチＳ１において降下する電圧は主電圧給電部からＣＰＵ−給電端子までの補助スイッチＨ１における電圧降下よりも僅かであり得る。これにより持続性電圧給電制御器は電流供給を完全に又は部分的に引き継ぐ。ここにおいてもたらされたＣＰＵ／ＲＡＭ−電流に対して持続性電圧制御器が構成される。
【００３５】
イグニッションロックスイッチ１２の遮断によって直接的又は間接的にあるいは時間的に遅れて主電圧制御器の遮断が引き起こされる。そこから導出されるＣＰＵ／ＲＡＭ制御入力側に対する信号によって、ＣＰＵ／ＲＡＭは比較的僅かな消費電力のスタンバイモードに置き換えられる。ＣＰＵと給電端子との間の電気スイッチＳ１に対するフィードバックによってスイッチＳ１は持続的に活性化され、ＲＡＭメモリが給電される。それによりＲＡＭにファイルされたデータは記憶され続ける。
【００３６】
生じ得るポート流出電流は所定の高抵抗状態にポートをおくことによって回避される。プッシュプル段における不規則な縦電流はもはや生じない。スタンバイ電流は非常に僅かである。２つの電圧制御部１１ａと１１ｂないしＣＬとＳＨの間に設けられる構成素子は、分離構造で構成されてもあるいは集積構造で構成されてもよい。
【００３７】
主制御器出力側とスタンバイ−出力側との間はＤＭＯＳ構造に構成することができる。特にＤＭＯＳ構造のダイオードＤ１が可能である。主制御器出力側ＳＨとスタンバイ−出力側ＣＬの間のＤＭＯＳ構造は、瞬間的に電流の要求が高まった場合のスタンバイ出力を支援する。このＤＭＯＳ構造により主制御器とスタンバイ電圧の同期はそれらの抵抗ＲＤＳｏｎを介して行われる。ＤＭＯＳ構造部はスタンバイ電圧が主制御器電圧を上回った場合には直ちに遮断される。すなわち持続性電圧制御器１１ｂから主電圧制御器１１ａないしその出力側へのフィードバックは不可能である。
【００３８】
【発明の効果】
本発明によれば、僅かな電流容量の継続電圧制御器をＲＡＭメモリの給電のために用いることができ、さらに大きな電流容量を備えたスイッチング形電圧制御器が使用でき、該制御器に投入接続中に生じ得る継続電圧制御器の過負荷の問題を生ぜしめることなく、点火スイッチの閉成後のその他の制御装置ないし周辺装置への電圧給電を行わせることができる。
【図面の簡単な説明】
【図１】本発明による第１実施例を示した図である。
【図２】本発明による第２実施例を示した図である。
【符号の説明】
１０      バッテリ
１１      電圧制御器
１２      イグニッションロック
１３      ブロック
１４      中央プロセッサ
１５      論理素子
１６      回路段
１７      回路段
【図１】
0003939767.tif 000002
【図２】
0003939767.tif 000003