(57)【特許請求の範囲】
【請求項１】
第１の電源と第２の電源間に接続され基準電圧を発生する基準電圧回路と該基準電圧回路に接続された温度特性を補正する温度特性補正用回路とからなる電圧発生回路と、前記温度特性補正用回路に接続され、温度特性が補正された電圧により内部の電流検出用抵抗に流れる電流を制御する定電流制御回路とからなる定電流回路であって、
前記温度特性補正用回路は、
前記基準電圧回路の出力にゲートが接続され、前記第１の電源と前記第２の電源の一方に接続された第１のカレントミラー回路を構成する第４および第５のMOSFETの一方のMOSFETにドレインが接続され、前記第１の電源と前記第２の電源の他方にソースが接続された第３のMOSFETと、前記第１のカレントミラー回路を構成する第４および第５のMOSFETの他方のMOSFETにドレインが接続され、前記第１の電源と前記第２の電源の他方にソースが接続され、前記電流検出用抵抗の一端にゲートが接続された第６のMOSFETとから構成され、
前記定電流制御回路は、
前記第１の電源と前記第２の電源の一方に接続されたカレントミラー回路を構成する第８および第９のMOSFETの一方のMOSFETにドレインが接続され、前記電流検出用抵抗の一端にソースが接続され、前記第６のMOSFETのドレインにゲートが接続された第７のMOSFETと、前記電流検出用抵抗の他端が前記第１の電源と前記第２の電源の他方に接続され、前記第２のカレントミラー回路を構成する第８および第９のMOSFETの他方のMOSFETから定電流を出力するように構成され、
かつ、前記電圧発生回路の温度特性と前記電流検出用抵抗の温度特性が相殺されるようにしたことを特徴とする定電流回路。
【請求項２】
前記基準電圧回路は、
前記第１の電源と前記第２の電源の間に直列に接続されたデプレッション型の第１のMOSFETとエンハンスメント型の第２のMOSFETから構成されることを特徴とする請求項１記載の定電流回路。
【請求項３】
前記第３のMOSFETと前記第６のMOSFETの少なくとも一方に、それぞれ不純物濃度またはトランジスタサイズが異なる１個以上のレーザトリミング可能なMOSFETを並列に接続したことを特徴とする請求項１または２のいずれかに記載の定電流回路。
【請求項４】
請求項１〜３のいずれか１項に記載の定電流回路を用いたことを特徴とする三角波発生回路。
【請求項５】
請求項１〜３のいずれか１項に記載の定電流回路を用いたことを特徴とするランプ電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、MOSFETを用いた定電流回路の回路構成に係り、特に、温度依存性のない回路構成を有する定電流回路、該定電流回路を用いた三角波発生回路およびランプ電圧発生回路に関する。
【０００２】
【従来の技術】
定電流回路は、定電流を必要とする各種電子回路、例えばランプ電圧発生回路，三角波発生回路などに広く用いられている基本的な回路であり、特に温度の変化に対して電流値が変動しないことが要求されている。図１３は、MOSFETを用いて構成した従来の定電流回路の一例（例えば、特開平８−３０３４５号公報の図３参照）を説明するための図である。
【０００３】
上記従来の定電流回路は、同図に示すように、第１の電源（VDD）と第２の電源（接地電圧）の間に直列接続されたデプレッション型MOSFET（M1）とエンハンスメント型MOSFET（M2）からなる基準電圧回路と、ｐチャネルMOSFET（M4）および（M5）からなるカレントミラー回路と、ｐチャネルMOSFET（M4）のソースにドレインが接続され、ディプレッシン型ｎチャネルMOSFET（M1）のソースにゲートが接続されたｎチャネルMOSFET（M3）と、該ｎチャネルMOSFET（M3）のソースに接続されたポリシリコン抵抗（R1）から構成されている。
【０００４】
一般に、MOSFET等を用いた半導体装置において、ポリシリコン層は、不純物を含まない時は高い抵抗値を有しているため、抵抗素子として利用する場合にはリン（P）等のN型不純物をドープすることにより抵抗値を調整するのが普通である。
【０００５】
このように、不純物をドープして形成したポリシリコン層からなる抵抗は、その抵抗値により異なった温度特性を有する。上述した従来の定電流回路は、このポリシリコン層からなる抵抗の温度特性とデプレッション型MOSFETとエンハンスメント型MOSFETの温度特性を、導電係数を調節することにより相殺して温度依存性がなくなるようにしたものである。
【０００６】
ここで、ディプレッシン型ｎチャネルMOSFET（M1）とエンハンスメント型ｎチャネルMOSFET（M2）の導電係数を調節することにより定電流回路の温度依存性をなくすることができる理由を説明する（詳細は特開平８−３０３４５号公報参照）。
【０００７】
図１３において、第２の電源（VDD）がMOSFET（M1），（M2），（M3）の閾値電圧の絶対和より大きければ、それぞれのMOSFETはドレイン−ソース間電圧よりも大きく飽和領域で動作する。
【０００８】
MOSFET（M1）の導電係数をK1、閾値をVT1、MOSFET（M2）のソースを流れる電流をI1とすると、
I1＝K1×｜VT1｜２              ・・・・・・・・・・・・・・式（１）
【０００９】
MOSFET（M2）の導電係数をK2、閾値をVT2、MOSFET（M2）のソースを流れる電流をI2、MOSFET（M3）と抵抗R1の接続点の電圧をV1、MOSFET（M1）とMOSFET（M2）の接続点の電圧をV0とすると、
I2＝K2×（V1−VT2）２          ・・・・・・・・・・・・・・・式（２）
【００１０】
MOSFET（M3）の導電係数をK3、閾値をVT3、MOSFET（M3）のソースを流れる電流をI3とすると、
I3＝K3×（V0−V1−VT3）２            ・・・・・・・・・・・式（３）
【００１１】
抵抗R1を流れる電流をIRとすると、
IR＝V1／R
I1＝I2より、
V1＝（K1／K2）１／２×｜VT1｜＋VT2      ・・・・・・・・・・・式（４）
【００１２】
室温におけるMOSFET（M1），（M2），（M3）の閾値をVT10，VT20，VT30とし、閾値の１℃当たりの変化量をそれぞれ△VT1，△VT2，△VT3とすると、
VT1＝VT10＋△T×△VT1                ・・・・・・・・・・・・式（５）
VT2＝VT20＋△T×△VT2                ・・・・・・・・・・・・式（６）
VT3＝VT30＋△T×△VT3                ・・・・・・・・・・・・式（７）
【００１３】
室温におけるMOSFET（M1），（M2），（M3）の導電係数をK10，K20，K30とし、導電係数の１℃当たりの変化率をそれぞれ△K1，△K2，△K3とすると、
K1＝（１＋△T×△K1）×K10            ・・・・・・・・・・・・式（８）
K2＝（１＋△T×△K2）×K20            ・・・・・・・・・・・・式（９）
K3＝（１＋△T×△K3）×K30          ・・・・・・・・・・・・式（１０）
【００１４】
室温における抵抗R1の抵抗値をR0とし、抵抗の１℃当たりの変化量を△Rとすると、抵抗R1の抵抗値Rは、
R＝R0＋△T×△R                      ・・・・・・・・・・・式（１１）
式（４）に式（８）および（９）を代入する。
同一基板上では、△K1＝△K2とみなせるので、
0004026109.tif 000002
これより、電圧V1とその温度変化率はMOSFET（M1），（M2），（M3）の閾値および導電係数で決まる。
【００１５】
導電係数K1，K2はトランジスタのチャネル長（L）とチャネル幅（W）で調整できるので、電圧V1の１℃当たりの変化量をコントロールでき、K10＝K20とすれば、V1の温度変化率は、ディプレッション型MOSFETとエンハンスメントMOSFETで相殺されるのでゼロになる。
【００１６】
以上説明したことにより、ディプレッシン型ｎチャネルMOSFET（M1）とエンハンスメント型ｎチャネルMOSFET（M2）の導電係数を調節することにより温度依存性をなくすることができることがわかる。
【００１７】
図１３に示すように、ゲートとソースが接続されたディプレッシン型ｎチャネルMOSFET（M1）は定電流源として動作し、ディプレッシン型ｎチャネルMOSFET（M1）とエンハンスメント型ｎチャネルMOSFET（M2）には一定電流が流れる。従って、エンハンスメント型ｎチャネルMOSFET（M2）のドレイン電圧とゲート電圧（すなわち、エンハンスメント型ｎチャネルMOSFET（M3）のゲート電圧とソース電圧）は一義的に決まった値となる。
【００１８】
【発明が解決しようとする課題】
しかしながら、実際に基準電圧発生回路の出力信号V1の温度特性を打ち消すためのポリシリコンの抵抗値は数百［Ω／sheet］と小さな抵抗値になるため、低消費電流を実現するには、抵抗のチップ上の占有面積が大きくなってしまう。
【００１９】
そのため、消費電流とレイアウト面積の関係を考え、ポリシリコンの抵抗値として数ｋ［Ω／sheet］の抵抗を用いているのが現状である。図１４は、実測によるポリシリコン抵抗値［Ω／sheet］と温度特性［％／℃］の関係を示す図である。
【００２０】
同図から明らかなように、数ｋ［Ω／sheet］の抵抗値の温度依存性は大きく、基準電圧発生回路の出力信号の温度特性を相殺するためには不都合である。このように、従来技術では、基準電圧発生回路の出力信号の温度特性とポリシリコン抵抗の温度特性を相殺させることは困難であり、広い温度範囲においては定電流値にずれが生じ、温度依存性の少ない高精度の定電流回路を実現することはできなかった。
【００２１】
本発明の目的は、上述した如き従来の問題点を解消し、広い温度範囲において温度依存性の少ない定電流回路を提供すること（請求項１〜３）、該定電流回路を用いた温度依存性のない高精度の三角波発生回路（請求項４）およびランプ電圧発生回路（請求項５）を提供することを目的としている。
【００２２】
【課題を解決するための手段】
本発明は、上記課題を解決するために、閾値電圧の異なるMOSFETを組み合わせることにより、低消費電流を可能とするポリシリコン抵抗の温度特性を相殺し、広い温度範囲で一定の電流を得る定電圧回路（請求項１〜３）を実現し、またこの定電流回路を用いることにより、温度依存性のない高精度の三角波発生回路（請求項４）、ランプ電圧発生回路（請求項５）を実現したものである。
【００２３】
さらに詳細には、請求項１記載の発明は、第１の電源（VDD）と第２の電源（VSS）間に接続され基準電圧を発生する基準電圧回路（図１の（イ））と該基準電圧回路に接続された温度特性を補正する温度特性補正用回路（図１の（ロ））とからなる電圧発生回路と、前記温度特性補正用回路（図１の（イ））に接続され、温度特性が補正された電圧により内部の電流検出用抵抗（図１のR1）に流れる電流を制御する定電流制御回路（図１の（ハ））とからなる定電流回路であって、前記温度特性補正用回路は、前記基準電圧回路の出力にゲートが接続され、前記第１の電源と前記第２の電源の一方に接続された第１のカレントミラー回路を構成する第４および第５のMOSFETの一方のMOSFETにドレインが接続され、前記第１の電源と前記第２の電源の他方にソースが接続された第３のMOSFETと、前記第１のカレントミラー回路を構成する第４および第５のMOSFETの他方のMOSFETにドレインが接続され、前記第１の電源と前記第２の電源の他方にソースが接続され、前記電流検出用抵抗の一端にゲートが接続された第６のMOSFETとから構成され、前記定電流制御回路は、前記第１の電源と前記第２の電源の一方に接続されたカレントミラー回路を構成する第８および第９のMOSFETの一方のMOSFETにドレインが接続され、前記電流検出用抵抗の一端にソースが接続され、前記第６のMOSFETのドレインにゲートが接続された第７のMOSFETと、前記電流検出用抵抗の他端が前記第１の電源と前記第２の電源の他方に接続され、前記第２のカレントミラー回路を構成する第８および第９のMOSFETの他方のMOSFETから定電流を出力するように構成され、かつ、前記電圧発生回路の温度特性と前記電流検出用抵抗の温度特性が相殺されるようにしたことを特徴としている。
【００２４】
また、請求項２記載の発明は、請求項１記載の発明において、さらに基準電圧回路（図１の（イ））を、第１の電源（VDD）と第２の電源（VSS）の間に直列に接続されたデプレッション型の第１のMOSFET（MOSFET（M1））とエンハンスメント型の第２のMOSFET（MOSFET（M2））から構成したことを特徴としている。
【００２６】
また、請求項３記載の発明は、第３のMOSFET（MOSFET（M3））と第６のMOSFET（MOSFET（M6））の少なくとも一方に、それぞれ不純物濃度またはトランジスタサイズが異なる１個以上のレーザトリミング可能なMOSFET（図１２のMOSFET（M13），（M14））を並列に接続したことを特徴としている。
【００２８】
また、請求項４記載の三角波発生回路（図９）および請求項５記載のランプ電圧発生回路（図１１）は、上記請求項１〜３のいずれか１項に記載の定電流回路を用いたことを特徴としている。
【００２９】
上記のように構成された定電流回路では、抵抗素子の温度特性と電圧発生回路の温度特性が相殺され、温度変化のほとんどない定電流回路が実現され、また、この定電流回路を用いることにより温度特性の少ない三角波発生回路（周波数発生回路）およびランプ電圧発生回路を実現することが可能になる。
【００３０】
【発明の実施の形態】
以下、本発明の実施例を、図面および計算式を用いて詳細に説明する。
（第１の実施例）
図１は、本発明に係る定電流回路の実施例を示す図である。
同図において、デプレッション型MOSFET（M1）とエンハンスメント型MOSFET（M2）により構成された基準電圧発生回路（イ）により出力信号V1を出力する。
【００３１】
基準電圧発生回路（イ）から出力された出力信号V1は、エンハンスメント型MOSFET（M2）と不純物ドーピング量のみ異なるMOSFET（M3）のゲートに入力される。
【００３２】
このMOSFET（M3）とエンハンスメント型MOSFET（M6）のドレインは、MOSFET（M4）とMOSFET（M5）からなるカレントミラー回路を介して接続される。また、電流検出用抵抗（R1）は、エンハンスメント型MOSFET（M2）と不純物ドーピング量のみ異なるMOSFET（M7）のソースとエンハンスメント型MOSFET（M6）のゲートに接続され、MOSFET（M7）のゲート電位は前段エンハンスメント型MOSFET（M6）のドレインに接続される。
【００３３】
この構成によりエンハンスメント型MOSFET（M6）のゲート電位の電圧V2を定電圧化することができる。さらに、MOSFET（M7）のドレインを、MOSFET（M8）とMOSFET（M9）からなるカレントミラー回路の一方のMOSFET（M8）に接続し、カレントミラー回路の他方のMOSFETから定電流（IREF）を得るようにする。以上により、温度依存性のない定電流回路を実現することができる。
【００３４】
次に、図１の定電流回路の動作を数式を用いて詳細に説明する。
図１における基準電圧V1、V2は、デプレッション型MOSFET（M1）とエンハンスメント型MOSFET（M2）を流れる電流I1、MOSFET（M3）を流れる電流I2、エンハンスメント型MOSFET（M6）を流れる電流I3、MOSFET（M7）および電流検出用抵抗（R1）を流れる電流I4とともに次のように表わすことができる。
【００３５】
ここでは説明を簡単化するためにデプレッション型MOSFET（M1）のバックバイアスの影響は無視し、デプレッション型MOSFET（M1）、エンハンスメント型MOSFET（M2）、および該エンハンスメント型MOSFET（M2）と不純物ドープ量の異なるMOSFET（M3）の閾値およびK'値（K＝K'（W/L））を、それぞれVthnd，Vthnh，Vthnl，K'nd，K'nh，K'nlとした。また、MOSFET（Mｉ）のゲート長をLi，ゲート幅をWiとした（ここでi＝1，2，3，4，5，6）。
【００３６】
V1=Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)
I1=1/2*W1/L1*K'nd*Vthnd^2
I2=1/2*K'nl*W3/L3*(Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)-Vthnl)^2
I3=W4/L4*L5/W5*I2
V2=Vthnh+(I3*L6/(W6*K'nh))^(1/2)
【００３７】
整理すると(ここでW4/L4=L5/W5=1とする)、
V2=Vthnh+(1/2*K'nl*W3/L3*(Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)-Vthnl)^2*L6/(W6*K'nh))^(1/2)
I4=V2/Rpoly
ここで、定電流I4の温度特性は、電圧V2とポリシリコン抵抗Rpolyの温度変化により決まる。
【００３８】
ここで、基準電位V2の温度変化を考えるにあたり、閾値Vth，K'値の温度変化と不純物濃度の関係を考える。
一般に、不純物濃度Naと閾値Vthの温度依存性は、次のように考えられる。
Vth＝VFB＋φs＋qNa√（2εφs／qNa）／Cox
【００３９】
ここで、ゲートをフェルミポテンシャルφgate、フェルミポテンシャルφb、ゲート酸化膜中の電荷を無視すると、
Vth＝φgate＋φb＋qNa√（2εqNa（2φb））／Cox
【００４０】
ここで、今回n＋ゲートを用いたためゲートの不純物濃度Nnとすると、次式のようになる。
Vth＝−（kT／q）ln（Nn／Ni）＋（kT／q）ln（Na／Ni）＋√（2εqNa（（２kT／q）ln（Na／Ni）））／Cox
【００４１】
ここで、不純物濃度の違いによる閾値Vthの温度変化の違いは平均アクセプター濃度Naの項によるものである。つまり不純物濃度Naに比例して閾値Vthの温度変化|ΔVth|[mV/℃]は大きくなる。つまり|ΔVthnh|＞|ΔVthnl|となる。
【００４２】
また、K'値について考えると、K'＝μeffCoxより温度変化に関する項はμeffの項のみである。ここでドーピング不純物濃度の差が効いてくるのは不純物散乱（クーロン散乱）であるので、エンハンスメント型の方が易動度は小さい、つまりK'nh<K'nlである。
【００４３】
また、温度変化について考えると、散乱機構には格子振動と不純物散乱がある。一般に、高温では格子散乱、低温では不純物散乱が効いてくることより、不純物ドープの多いエンハンスメント型の散乱は低温で大きくなる。つまり易動度の温度変化（K'値の温度変化）としてはΔK'nl＞ΔK'nhとなる。しかし実際には閾値Vthの温度変化に対して（ΔK'nl/ΔK'nh）の変化は無視できる、つまりΔK'nl/ΔK'nh〜1として考えられる。
【００４４】
次に、ポリシリコン抵抗（R1）にかかる電圧V1，V2を従来の回路と比較する。図１３に示した従来の定電流回路において、ポリシリコン抵抗（R1）にかかる電圧V1は、
V1=Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)    ・・・・・式（１３）
で表される。
【００４５】
一方、図１に示した定電流回路において、ポリシリコン抵抗（R1）にかかる電圧V2は、
V2=Vthnh+(1/2*K'nl*W3/L3*(Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)-Vthnl)^2*L6/(W6*K'nh))^(1/2)
=Vthnh+(1/2*K'nl/K'nh*W3/L3*L6/W6*(V1-Vthnl)^2)^(1/2)・・式（１４）
で表される。
【００４６】
ここで、まず図１３に示す従来の定電流回路の詳細について考える。
閾値Vthは、温度に対し負の温度特性を持つ、つまりVthnh，Vthndは温度が上がると小さくなる。ここで前述した様にV1として負の温度特性を作り出す必要があるが、式（１３）中の第二項の(Vthnd)^2は、Vthnd<0より、正の温度特性を持ってしまう。図２は、(Vthnd)^2の温度特性を示す図である。そのため、この項を無視できるようにするためには、分母にあるL1，W2のサイズを大きくする必要がある。
【００４７】
また、式（１３）中の第二項にある（K'nd/K'nh）の温度変化は前述のように閾値電圧の温度変化に対し小さいものとして無視すると、V1はV1=Vthnh(負)+(1/A*正の項)となり、全体として、V1は負の温度特性を持つことになる。図３は、V1，Vthnhの温度特性を示す図であり、実線はV1の温度特性、破線はVthnhの温度特性を示している。ただし、上記式中の“A”は前述したようにL1，W2のサイズを大きくすることで正の項の寄与V1-Vthnhを小さくした。図４は、V1-Vthnhの温度特性（実線）を示す図である（図４には、参考のために、本発明におけるV2-Vthnhの温度特性も破線で示してある）。
【００４８】
これに対し、上述した本発明に係る図１に示す定電流回路においては、式（１４）中の第二項にV1-Vthnlの項が含まれる。これには式（１３）より、
V1-Vthnl=Vthnh+(W1/L1*L2/W2*K'nd/K'nh*(Vthnd)^2)^(1/2)Vthnl
つまり、Vthnh-Vthnlの項が含まれることが分かる。前述したように閾値電圧の温度変化は|ΔVthnh|＞|ΔVthnl|となるので、図５に示すように、高温になるほどVthnh-Vthnlの値は小さくなり負の温度特性を持つことになる。ここで、正の温度特性をもつ(Vthnd)^2の項を小さくするようにトランジスタサイズを選ぶことで、図５に示すように、V1-Vthnlの項も負の温度特性を持たせることができる。
【００４９】
これにより、式（１４）の第二項である
(1/2*K'nl/K'nh*W3/L3*L6/W6*(V1-Vthnl)^2)^(1/2)、つまり「V2-Vthnh」は温度に対して負の温度特性をもつ（図４の破線参照）。従って、V2=Vthnh(負)+(1/Ｂ*負の項)^(1/2)となり、全体としてV2は負の大きな温度特性を持つことになる。ただし、Ｂはポリシリコン抵抗（R1）の温度特性とうまく相殺できるようにトランジスタサイズを選択する。
【００５０】
以上説明したように、V1とV2の温度変化は、図６に示すように|ΔV2|＞|ΔV1|、すなわち、V2における温度変化をV1における温度変化より大きくすることができる。これにより、図７に示すように、従来でのポリシリコン抵抗の負の温度特性の傾き（図１４参照）と同等の傾きをつくりだすことが可能になり、結果として、V2の温度特性と抵抗R1の温度特性を相殺することができ、温度依存性のない定電流を得る定電流回路を実現することができる。
【００５１】
（第２の実施例）
次に、図８〜図１０を用いて、上述した定電流回路を用いた三角波発生回路の実施例とその効果について説明する。
図８は、従来の定電流回路（図１３）を定電流源として用いた三角波発生回路の構成図であり、第１の電源（VDD）と第２の電源（VSS＝０）との間に直列に接続されたMOSFET（M11），インバータ（D1），MOSFET（M12）と、インバータ（D1）の出力と電圧Vref1，Vref2を比較器COMP1，COMP2に入力し、その出力をラッチ回路（RS Latch）L1のセット入力端子，リセット入力端子に入力し、ラッチ回路（RS Latch）L1の出力をインバータ（D1）に入力する。
【００５２】
さらに、MOSFET（M11）のゲートをMOSFET（M3）のドレイン（すなわちMOSFET（M4）とMOSFET（M5）のゲート）に接続するとともに、MOSFET（M12）のゲートをカレントミラー回路を構成するMOSFET（M5）に接続されたMOSFET（M6）のドレイン（MOSFET（M6）のゲート）に接続する。インバータ（D1）の出力にコンデンサC1を接続する。この構成により、インバータ（D1）の出力に三角波が得られる。
【００５３】
図９は、本発明に係る前述の定電流回路（図１）を定電流源として用いた三角波発生回路の構成図であり、第１の電源（VDD）と第２の電源（VSS＝０）との間に直列に接続されたMOSFET（M21），インバータ（D2），MOSFET（M22）と、インバータ（D2）の出力とVref1，Vref2を比較器COMP3，COMP4に入力し、その出力をラッチ回路（RS Latch）L2のセット入力端子，リセット入力端子に入力し、ラッチ回路（RS Latch）L2の出力をインバータ（D2）に入力する。
【００５４】
さらに、MOSFET（M21）のゲートをMOSFET（M7）のドレイン（すなわちMOSFET（M8）とMOSFET（M9）のゲート）に接続するとともに、MOSFET（M22）のゲートをカレントミラー回路を構成するMOSFET（M9）に接続されたMOSFET（M10）のドレイン（MOSFET（M10）のゲート）に接続する。インバータ（D2）の出力にコンデンサC2を接続する。この構成により、インバータ（D2）の出力に三角波が得られる。
【００５５】
図１０は、図８の定電流回路と図９の定電流回路における周波数の温度特性を比較して示した図である。同図では、VDD=3.3V、T=-40℃〜80℃で常温での周波数で規格化して示している。破線が本発明の定電流回路を利用した三角波発生回路（図９）の実測値、実線が従来の定電流回路を利用した三角波発生回路（図８）での実測値、白四角は本発明に係る定電流回路での式（１４）により導いた計算値、黒三角は従来技術に係る定電流回路での式（１３）により導いた計算値である。
【００５６】
図１０から明らかなように、本発明に係る定電流回路を用いた三角波発生回路（図９）における周波数の温度特性は、従来の定電流回路を用いた三角波発生回路（図８）における温度特性に比較して、温度に対する依存性が大幅に軽減されており、図９の回路を用いることにより温度に依存しない高精度の三角波が得られることがわかる。
【００５７】
なお、上記実施例では、ｎチャネルMOSFETを用いた定電流回路（基準電圧発生回路）を例にして説明したが、ｐチャネルMOSFETを使用しても同様な考え方で構成することが可能であることはいうまでもない。
【００５８】
（第３の実施例）
図１１は、上述した定電流回路を用いたランプ電圧発生回路の一実施例を示す図である。
同図に示すように、前述した如き温度変化の少ない定電流回路の出力（MOSFET（M9））のソースにコンデンサC3を接続することにより、温度変化の少ない高精度のランプ電圧（Vout）を発生するランプ電圧発生回路を実現できる。
【００５９】
（第４の実施例）
図１２は、本発明に係る定電流回路の別の実施例を示す図であり、図１の定電流回路におけるMOSFET（M3）とMOSFET（M6）のそれぞれに、不純物濃度が若干異なるまたはトランジスタサイズの異なるMOSFET（M13）とMOSFET（M16）を並列につないで製造しておき、製造後にいずれか一方を選択的にレーザトリミングすることにより、製造プロセスにバラツキが生じた場合にも温度特性を最適化することができる。
【００６０】
なお、図１２ではMOSFET（M13）とMOSFET（M16）をそれぞれ１つだけを示したが、それぞれ不純物濃度が異なるまたはトランジスタサイズの異なる複数個のMOSFETを並列に設けておきレーザトリミングでそのうちの最適なものを一つだけを残すようにすれば、さらに精度よく温度特性を最適化することができる。
【００６１】
【発明の効果】
本発明によれば、温度による電流の変化がほとんどない定電流回路（請求項１〜３）を実現でき、また、この定電流回路を用いることにより温度依存性のない精度の高い三角波発生回路（請求項４）や温度依存性のない精度の高い遅延機能を持つランプ電圧発生回路（請求項５）を実現することができる。
【図面の簡単な説明】
【図１】本発明の定電流回路の実施例を示す図である(第２の電源VSS=0の時)。
【図２】  Vthnd^2の温度特性を示す図である。
【図３】  V1，Vthnhの温度特性を示す図である。
【図４】  V1-Vthnh， V2-Vthnhの温度特性を示す図である。
【図５】  V1-Vthnl，Vthnh-Vthnlの温度特性を示す図である。
【図６】  V1，V2の温度特性の比較を示す図である。
【図７】ポリシリコンの温度特性を示す図である。
【図８】従来の定電流回路（図１３）を用いた三角波発生回路の一例を示す図である(第２の電源VSS=0の時)。
【図９】本発明の定電流回路（図１）を用いた三角波発生回路の一例を示す図である(第２の電源VSS=0の時)。
【図１０】図８の定電流回路と図９の定電流回路における周波数の温度特性を示す図である。
【図１１】本発明の定電流回路を用いたランプ電圧発生回路の一例を示す図である(第２の電源VSS=0の時)。
【図１２】本発明の定電流回路の別の実施例を示す図である(第２の電源VSS=0の時)。
【図１３】従来の定電流回路を示す図である(第２の電源VSS=0の時)。
【図１４】ポリシリコン抵抗値と温度特性を示す図である。
【符号の説明】
M1〜M22：MOSFET、
R1：抵抗（電流検出用抵抗）、
L1〜L10：トランジスタサイズ（チャネル長）、
W1〜W10：トランジスタサイズ（チャネル幅）、
C1〜C3：コンデンサ、
COMP１〜COMP4：比較器、
VDD，VSS：電源。
【図１】
0004026109.tif 000003
【図２】
0004026109.tif 000004
【図３】
0004026109.tif 000005
【図４】
0004026109.tif 000006
【図５】
0004026109.tif 000007
【図６】
0004026109.tif 000008
【図７】
0004026109.tif 000009
【図８】
0004026109.tif 000010
【図９】
0004026109.tif 000011
【図１０】
0004026109.tif 000012
【図１１】
0004026109.tif 000013
【図１２】
0004026109.tif 000014
【図１３】
0004026109.tif 000015
【図１４】
0004026109.tif 000016