(57)【特許請求の範囲】
【請求項１】
ゲート信号線上に第１の絶縁膜を介して形成された半導体層と、この半導体層上にドレイン信号線と接続された第１の電極と画素電極と接続された第２の電極とを備える薄膜トランジスタを具備し、
前記第２の電極と前記画素電極との間には第２の絶縁膜が配置されており、
前記第２の電極は、
前記半導体層の形成領域外にまで延在されその延在部にて前記半導体層の近傍における前記第２の絶縁膜に形成されたコンタクト孔により前記画素電極と接続されているとともに、
前記半導体層の形成領域から前記コンタクト孔の配置位置の延在方向に向かって、前記半導体層の形成領域の前記延在部の延在方向に平行な２辺の夫々を越えて、末広がり状に幅が増大するパターンで形成され、
該第２の電極の輪郭を構成する辺のうち、該半導体層の輪郭を構成し前記延在部の延在方向に平行な２辺と交差する辺の夫々は、該夫々の辺と交差する前記半導体層の辺に対して、該第２の電極及び該半導体層の何れも形成されていない領域の角度が鈍角となっていることを特徴とする液晶表示装置。
【請求項２】
請求項１の液晶表示装置にあって、
前記第２の電極は、
前記第１の電極−前記半導体層−前記第２の電極の方向でチャネルの中心を通る仮想の線の延長線上に前記コンタクト孔の中心があることを特徴とする液晶表示装置。
【請求項３】
請求項１の液晶表示装置にあって、
前記第２の電極は、
前記第１の電極−前記半導体層−前記第２の電極の方向でチャネルの中心を通る仮想の線に対して対称パターンとなっていることを特徴とする液晶表示装置。
【請求項４】
請求項１乃至３の何れか一項に記載の液晶表示装置にあって、
前記第２の電極の延在部は、８角形のパターンからなることを特徴とする液晶表示装置。
【請求項５】
各画素に、ゲート信号線からの走査信号によって駆動される逆スタガ構造の薄膜トランジスタと、この逆スタガ構造の薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とを備え、
該薄膜トランジスタは、該画素電極と接続される第２の電極を有し、
前記第２の電極と前記画素電極との間には絶縁膜が配置され、前記第２の電極は、前記半導体層の形成領域外にまで延在されその延在部にて前記半導体層の近傍における前記絶縁膜に形成されたコンタクト孔により前記画素電極と接続されており、
前記第２の電極は、前記逆スタガ構造の薄膜トランジスタを構成している半導体層の形成領域から前記コンタクト孔の配置位置の延在方向に向かって、前記半導体層の形成領域の前記延在部の延在方向に平行な２辺の夫々を越えて、末広がり状に幅が増大するパターンで形成され、
該第２の電極の輪郭を構成する辺のうち、該半導体層の輪郭を構成し前記延在部の延在方向に平行な２辺と交差する辺の夫々は、該夫々の辺と交差する前記半導体層の辺に対して、該第２の電極及び該半導体層の何れも形成されていない領域の角度が鈍角となっていることを特徴とする液晶表示装置。
【請求項６】
請求項５の液晶表示装置にあって、
前記第２の電極の延在部は、８角形のパターンからなることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブ・マトリックス型の液晶表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリックス型の液晶表示装置は、液晶を介して互いに対向配置される透明基板のうちの一方の透明基板の液晶側の面に、ｘ方向に延在しｙ方向に並設されるゲート信号線とこのゲート信号線に絶縁されｙ方向に延在しｘ方向に並設されるドレイン信号線とで囲まれる領域を画素領域としている。
【０００３】
そして、各画素領域には、一方のゲート信号線からの走査信号の供給によって駆動される薄膜トランジスタ素子と、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極が備えられている。
【０００４】
この場合、画素電極は薄膜トランジスタの一方の電極（ソース電極）にそれらの間に介在される絶縁膜に形成されたコンタクト孔を通して接続される構成のものが知られている。
【０００５】
さらに、この画素電極の一部は他方のゲート信号線上にまで延在されて形成され、その間の絶縁膜を誘電体膜とする容量素子が備えられている。
【０００６】
この容量素子は薄膜トランジスタがオフした際にも画素電極に供給された映像信号を比較的長く蓄積させる等のために設けられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このように構成された液晶表示装置は、まず、各画素における薄膜トランジスタのゲート−ソース間の容量が均一に形成できず、輝度のばらつきが生じることが指摘されるに到った。
【０００８】
この原因を追及した結果、画素電極とのコンタクト部と一体に形成される薄膜トランジスタのソース電極を選択エッチングで形成する際に、該ソース電極を内側に抉るような予期せぬエッチングがなされ、これにより、ソース電極の半導体層との当接（接触）面積が均一に形成できないからだということが判明した。
【０００９】
また、各画素において、容量素子が形成されている部分に、輝度の変化が顕れることが指摘されるに到った。
【００１０】
この原因を追及した結果、画素電極が重畳されているゲート信号線と該画素電極との間に基板に対して平行な方向に電界が発生し、この電界が実質的な画素領域にまで侵入するからだということが判明した。
【００１１】
本発明はこのような事情に基づいてなされ、その目的は、薄膜トランジスタのソース電極が原因する輝度の不均一化を防止した液晶表示装置を提供することにある。
【００１２】
また、本発明の他の目的は、容量素子が原因する輝度の不均一化を防止した液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
手段１．
ゲート信号線上に絶縁膜を介して形成された半導体層と、この半導体層上にドレイン信号線と接続された第１の電極と画素電極と接続された第２の電極とを備える薄膜トランジスタを具備し、
前記第２の電極は、半導体層の形成領域外にまで延在されその延在部にて画素電極と接続されているとともに、半導体層上でその延在方向に沿って末広がり状に幅が増大するパターンで形成されていることにある。
【００１５】
このように構成された液晶表示装置は、半導体層上に形成されている第２の電極は、その輪郭の外方向に充分なあきスペースが形成されることになる。
【００１６】
このため、第２の電極を選択エッチングで形成する際に、エッチング液のよどみ等が生じることがないので所定のパターンどうりに形成することができる。
【００１７】
このため、薄膜トラシジスタのゲート電極と第１の電極との間の容量を均一に形成することができるようになり、輝度の不均一化を防止することができるようになる。
【００１８】
手段２．
液晶を介して対向配置される透明基板のうち一方の透明基板の画素領域内に画素電極が形成され、かつ他方の透明基板に画素領域を画するブラックマトリックスが形成されているとともに、
前記画素電極の一部は、ブラックマトリックスと重畳された領域に形成される信号線に誘電体膜を介して重畳されることにより容量素子の一方の電極を構成し、  かつ該重畳部の幅は、前記信号線と画素電極との間に発生する電界が前記ブラックマトリックスで画される画素領域に侵入しないように設定されていることにある。
【００１９】
このように構成された液晶表示装置は、信号線と画素電極との間に発生する電界がノイズとして画素領域に影響を及ぼさなくなることから、輝度の変化をもたらすことがなくなる。
【００２０】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明する。
【００２１】
図２は、本発明による液晶表示装置の一つの画素領域の構成を示す図で、液晶を介して互いに対向配置される各透明基板のうちの一方の透明基板の液晶側の面を示した平面図である。また、図３は、図２のIII−III線における断面を他方の透明基板とともに示した図である。
【００２２】
各図において、透明基板１の表面に、まず、ｘ方向に延在されｙ方向に並設されるゲート信号線２が形成されている。これらゲート信号線２はたとえばクロム（Ｃｒ）等の材料から構成されている。
【００２３】
各ゲート信号線２は、後述するドレイン信号線３（ｙ方向に延在されｘ方向に並設される）とともに、矩形状の領域を囲むようにして形成され、該領域は一つの画素領域を構成するようになっている。
【００２４】
また、画素領域内には該ドレイン信号線３に並行に隣接配置される遮光層４が形成され、この遮光層４はたとえば各ゲート信号線の形成時に同時に形成されるようになっている（したがって材料が同じ）。
【００２５】
この遮光層４は、後述のブラックマトリックスＢＭととともに実質的な画素領域を画する機能を有し、後述の画素電極９が形成される透明基板１側に形成しておくことにより、位置ずれの憂いなく形成できるようになる。
【００２６】
そして、このようにゲート信号線２および遮光層４が形成された透明基板１の表面にはその全域にわたってたとえばＳｉＮからなる絶縁膜５（図３参照）が形成されている。
【００２７】
この絶縁膜５は、後述のドレイン信号線３のゲート信号線２に対する層間絶縁膜としての機能、後述の薄膜トランジスタＴＦＴの形成領域においてそのゲート絶縁膜としての機能、および、後述の付加容量Ｃａｄｄの形成領域においてその誘電体膜としての機能を有するものとなっている。
【００２８】
薄膜トランジスタＴＦＴは、画素領域の図中左下のゲート信号線２に重畳されて形成され、その領域における絶縁膜５上にはたとえばａ−Ｓｉからなる半導体層６が形成されている。
【００２９】
この半導体層６の表面にドレイン電極３Ａおよびソース電極７Ａが形成されることにより、ゲート信号線２の一部をゲート電極とし、絶縁膜５の一部をゲート絶縁膜とする逆スタガ構造のＭＩＳ型トランジスタが形成されるようになるが、該ドレイン電極３Ａおよびソース電極７Ａはそれぞれ後述のドレイン信号線３と同時に形成されるようになっている（したがって材料が同じ）。
【００３０】
ここで、前記半導体層６は、薄膜トランジスタＴＦＴの形成領域のみでなく、ゲート信号線２と後述のドレイン信号線３との交差部にまで延在され、さらに、該ドレイン信号線３の形成領域に沿って延在されて形成されている。
【００３１】
このようにしている理由は、ドレイン信号線３のゲート信号線２に対する層間絶縁膜の強化、および段差によるドレイン信号線３の段切れの回避等を図るためである。
【００３２】
そして、ドレイン信号線３はたとえばクロム（Ｃｒ）によって形成され、このドレイン信号線３はｙ方向に延在されｘ方向に並設されて形成されている。
【００３３】
このドレイン信号線３には、その一部が薄膜トランジスタＴＦＴの形成領域における半導体層６の表面にまで延在されて該薄膜トランジスタＴＦＴのドレイン電極３Ａが形成されている。
【００３４】
また、該ドレイン信号線３の形成と同時に該ドレイン電極３Ａと対向して配置される薄膜トランジスタＴＦＴのソース電極７Ａが形成されている。
【００３５】
ここで、ドレイン電極３Ａおよびソース電極７Ａのそれぞれの半導体層６との界面にはたとえばｎ型不純物がドーピングされたコンタクト層６Ａが形成されている（図３参照）。
【００３６】
このコンタクト層６Ａは、たとえば、半導体層６の形成時にその表面にｎ型不純物を所定の深さにドーピングし、前記ドレイン電極３Ａおよびソース電極７Ａを形成した後に、該ドレイン電極３Ａおよびソース電極７Ａをマスクとし、このマスクから露呈されているｎ型不純物層をエッチングすることによって形成される。
【００３７】
このようにして形成される薄膜トランジスタＴＦＴは、ドレイン電極３Ａとソース電極７Ａとの互いの対向幅がチャネル幅に相当し、該ドレイン電極３Ａとソース電極７Ａとの距離がチャネル長に相当するようになっている。
【００３８】
この実施例では、薄膜トランジスタＴＦＴのチャネル幅がゲート信号線２の長手方向に平行となるようにドレイン電極３Ａとソース電極７Ａとが配置され、このため、該ソース電極７Ａは同一の幅のままゲート信号線２の長手方向に直交するようにして（ドレイン信号線３の長手方向に平行に）画素領域側へ延在し、その延在部は後述の画素電極９とのコンタクトをとるために比較的面積の大きい部分を備えるようになっている。
【００３９】
この部分における拡大図でしかも実際のパターンを図１に示している。
【００４０】
ここで、同図においてソース電極７Ａは、同一の幅のままドレイン信号線３の長手方向に平行に画素領域側へ延在しているが、半導体層６上において末広がり状に幅が大きくなり、比較的面積の大きな前記延在部７Ｂを構成するようになっている。
【００４１】
前記半導体層６は画素領域側においてゲート信号線２から若干はみ出すようにして形成され、同図では、このはみ出された部分において、前記ソース電極７Ａが末広がり状のパターンを備えるようになっている。
【００４２】
ソース電極７Ａの延在部は８角形をなし、その一辺部において前記ソース電極７Ａが形成されたパターンを有するようになっている。
【００４３】
換言すれば、画素領域側に同一の幅のままで延在するソース電極７Ａは、前記延在部に接続される辺部において、前記延在部７Ｂ（８角形）の一辺を構成し、その辺の両脇の各辺が上述した末広がり状の部分に相当するようになっている。
【００４４】
このことから、該ソース電極７Ａは、その末広がり状の部分において半導体層６の該ソース電極７Ａの延在方向と平行な辺と鈍角を有するように交差されて形成されることになる。
【００４５】
換言すれば、ソース電極７Ａはその輪郭を構成する辺のうち半導体層６の輪郭を構成する辺と交差する辺が、それと交差する半導体層６の辺に対して鈍角となるように形成されている。
【００４６】
このような構成である場合、ソース電極７Ａの選択エッチングによる形成の際に、該末広がり状の部分の半導体層の辺との交差部において、内側へ抉るような予期しないエッチングが生じてしまうのを回避できるようになる。
【００４７】
この理由は、半導体層６およびソース電極７Ａによる外輪郭の外方に広いスペースが広がっており、該ソース電極７Ａの選択エッチングの際にエッチング液のよどみ等がないからだと推定できる。
【００４８】
このことは、半導体層６に対するソース電極７Ａの当接（接触）面積が前記の予期しないエッチングの回避によって変わってしまうことがないことを意味し、各薄膜トランジスタＴＦＴのゲート−ソース間の容量Ｃｇｓを均一に形成することができるようになる。
【００４９】
ちなみに、図４は従来のソース電極７Ａおよびその延在部７Ｂのパターンを示した平面図である。
【００５０】
この場合、図中Ａに示す部分において、ソース電極７Ａに内側へ抉るようなエッチングがなされてしまい、半導体層６に対する当接（接触）面積が変わってしまい、薄膜トランジスタＴＦＴのゲート−ソース間の容量Ｃｇｓが変わってしまっていた。
【００５１】
同図から明らかなように、上述の予期しないエッチング個所はその近傍において、半導体層６あるいはソース電極７Ａが存在して極めて狭いスペースとなっており、これにより該ソース電極７Ａの選択エッチングの際にエッチング液のよどみ等が発生してしまうからだと推定できる。
【００５２】
ここで、図１の場合、半導体層６はその角部が削られたパターンとなっており、ソース電極７Ａの輪郭を構成する辺のうち末広がり部が該半導体層６の角部が削られた部分と交差していることから、厳密には鈍角とはなっていない。
【００５３】
しかし、半導体層６の角部が削られた部分は全体としてみれば極めて微細なパターンとなっており、たとえば図５に示したもの（半導体層６の角部が削られていない）と同様の機能を有すると考えられる。
【００５４】
そして、ソース電極７Ａの延在部７Ｂは８角形となっているとともに、その中心はドレイン電極３Ａ−ソース電極７Ａの方向でチャネルの中心を通る仮想の線の延長線上に位置づけられたパターンとなっている。
【００５５】
このことは、ソース電極７Ａの延在部７Ｂ、すなわち後述の画素電極との接続部を薄膜トランジスタＴＦＴ側に近接して配置できる合理的な配置となっていることを意味する。
【００５６】
このため、電気的な面においても有効であり、また、後述するブラックマトリックスＢＭの開口部（実質的な画素領域）にソース電極７Ａの延在部をできるだけ露出させない構成とすることができるようになる。
【００５７】
そして、このように加工された透明基板１の全域にはたとえばＳｉＮからなる保護膜８（図３参照）が形成され、この保護膜８の前記ソース電極７Ａの延在部７Ｂの中心部上には該延在部７Ｂと相似形のやはり８角形のコンタクト孔８Ａが形成されている。
【００５８】
さらに、保護膜８の上面には、たとえばＩＴＯ（Indium-Tin-Oxide）からなる透明の画素電極９が形成されている。この画素電極９は、図２に示すように、隣接するゲート信号線２および隣接するドレイン信号線３によって囲まれる領域に形成され、その左右の辺は前記遮光膜４のほぼ中心軸上に位置づけられるようになっている。
【００５９】
この場合、画素電極９は、その形成時に前記コンタクト孔８Ａを通してソース電極７Ａの延在部７Ｂとの接続が図れるようになっている。
【００６０】
そして、画素電極９のうち、この画素電極９に映像信号を供給する薄膜トラシンジスタＴＦＴ下のゲート信号線２と隣接する他のゲート信号線２側の辺はその全域にわたって該他のゲート信号線２の一部に重畳するようにして形成されて容量素子Ｃａｄｄが構成されるようになっている。
【００６１】
この容量素子Ｃａｄｄは前記ゲート信号線２と画素電極９の間の絶縁膜５および保護膜８を誘電体膜とするもので、その容量値はゲート信号線２に対する画素電極９の重畳面積に関係してくる。
【００６２】
そして、この容量素子Ｃａｄｄは、薄膜トランジスタＴＦＴがオフした際に、画素電極９に比較的長く映像信号を蓄積させる等の機能を有するものである。
【００６３】
容量素子Ｃａｄｄの一方の電極（ゲート信号線２と重畳する部分）を構成する画素電極９は、図１に示すように、薄膜トランジスタＴＦＴが形成されている部分において、該薄膜トランジスタＴＦＴに近接するようにしてゲート信号線２上を延在し、また、該薄膜トランジスタＴＦＴが形成されていない部分において、さらに若干延在するようにして形成されている。
【００６４】
換言すれば、容量素子Ｃａｄｄの電極を構成する画素電極は、薄膜トランジスタＴＦＴが形成されている部分において、スペース的に許容できる範囲までゲート信号線２上に延在させ、それによって増大するゲート信号線２との重畳面積を、薄膜トランジスタＴＦＴが形成されていない部分において、大きくゲート信号線２上を延在させないようにして小さくするように構成している。
【００６５】
図６は、このように構成した容量素子Ｃａｄｄの電極を構成する画素電極を、従来の場合（点線で示している）と比較した図である。
【００６６】
従来の場合、ゲート信号線２の薄膜トランジスタＴＦＴが形成されている部分において、画素電極９は該ゲート信号線２と幅ｗを有して重畳されていた。
【００６７】
この重畳部は、ゲート信号線２と画素電極との間に光漏れが発生するのを防止するためのみの機能を備えるものであり、その幅ｗも極めて小さな値となっていた。
【００６８】
そして、ゲート信号線２の薄膜トランジスタＴＦＴが形成されていない部分において画素電極９を充分に延在させ、この部分において実質的な容量素子Ｃａｄｄを形成するようにしていた。
【００６９】
ここで、図７は図６のVII−VII線における断面図である。同図において、ゲート信号線２と画素電極９との間にはその間の電位差によって電界（矢印で示している）が発生し、その電界は、従来のように画素電極９がゲート信号線２上に充分延在していない場合（点線の矢印）には、実質的な画素領域（ブラックマトリックスＢＭの開口部）にまで及んでしまうことが明らかとなる。
【００７０】
この電界は、画素電極９と後述の共通電極１６との間に発生してそれらの間の液晶の光透過率を制御する電界に対してノイズとなり、輝度の変化をもたらすようになる。
【００７１】
このため、本発明は、上述したように、ゲート信号線２に対する画素電極９の重畳部の幅を、該ゲート信号線２と画素電極９との間に発生する電界がブラックマトリックスＢＭで画される画素領域に侵入しないように大きく設定するようにしたものである。
【００７２】
この場合、ゲート信号線２に対する画素電極９の重畳部は、薄膜トランジスタＴＦＴが形成されている領域において、スペース的に考慮してその幅Ｗが最小となるが、この最小幅をセルギャップの７０％以上に設定することによって、ゲート信号線２と画素電極９との間に発生する電界がゲート信号線２上をはみ出して侵入することがなく、視角的に輝度の不均一が認識されないことが確認されている。
【００７３】
ここで、セルギャップとは、液晶層の厚さである。
【００７４】
そして、このように画素電極９が形成された透明基板１の表面の全域には、図３に示すように、液晶と当接する配向膜１１が形成され、この配向膜１１によって該液晶の初期配向方向が決定されるようになっている。
【００７５】
このように構成された透明基板１は通常ＴＦＴ基板と称され、このＴＦＴ基板と液晶を介してフィルタ基板が対向配置されるようになっている。
【００７６】
すなわち、フィルタ基板は、図３に示すように、透明基板１２の液晶側の面に、各画素領域を画するブラックマトリックスＢＭが形成され、このブラックマトリックスＢＭの開口部には所定の色のカラーフィルタ１３が形成されている。
【００７７】
そして、該ブラックマトリックスＢＭおよびカラーフィルタ１３をも被って平坦膜１４が形成され、この平坦膜１４の面の全域に、各画素領域に共通な共通電極１５がたとえばＩＴＯによって形成されている。
【００７８】
そして、この共通電極１５の面の全域に液晶と当接する配向膜１６が形成されている。
【００７９】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、薄膜トランジスタのソース電極が原因する輝度の不均一化を防止することができる。
【００８０】
また、容量素子が原因する輝度の不均一化を防止することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の画素領域の一実施例を示す要部平面図である。
【図２】本発明による液晶表示装置の画素領域の一実施例を示す平面図である。
【図３】図２のIII−III線における断面図である。
【図４】従来の液晶表示装置の画素領域の一例を示す要部平面図である。
【図５】本発明による液晶表示装置の画素領域の他の実施例を示す要部平面図である。
【図６】本発明による液晶表示装置の従来との相違を明確にするための要部平面図である。
【図７】図６のVII−VII線における断面図で、本発明による液晶表示装置の効果を示す図である。
【符号の説明】
２……ゲート信号線、３……ドレイン信号線、３Ａ……ドレイン電極、５……絶縁膜、７Ａ……ソース電極、８……保護膜、９……画素電極、１５……共通電極、ＴＦＴ……薄膜トランジスタ、Ｃａｄｄ……容量素子。
【図１】
0003964574.tif 000002
【図２】
0003964574.tif 000003
【図３】
0003964574.tif 000004
【図４】
0003964574.tif 000005
【図５】
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【図６】
0003964574.tif 000007
【図７】
0003964574.tif 000008