(57)【特許請求の範囲】
【請求項１】
第１のシリコン層上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層と前記第１のシリコン層との界面より下方に酸素イオンを注入後、アニールして前記第１のシリコン層中に絶縁体層を形成する工程と、前記絶縁体層を形成する工程後、酸化性雰囲気下で加熱することにより前記ＳｉＧｅ層のＧｅ濃度を高濃度化する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項２】
前記絶縁体層を形成する工程において、酸素イオン濃度のピークが前記ＳｉＧｅ層と前記第１のシリコン層の界面より下方に位置するよう酸素イオンを注入することを特徴とする請求項1記載の半導体基板の製造方法。
【請求項３】
前記酸化性雰囲気下で加熱する工程により前記ＳｉＧｅ層上に形成された酸化膜を剥離する工程と、前記酸化膜を剥離する工程後、前記ＳｉＧｅ層上に第２のシリコン層を形成する工程をさらに備えることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項４】
前記ＳｉＧｅ層は形成時のＧｅ濃度が1atomic％以上かつ15atomic％以下であることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項５】
第１のシリコン層上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層と前記第１のシリコン層との界面より下方に酸素イオンを注入後、アニールして前記第１のシリコン層中に絶縁体層を形成する工程と、前記絶縁体層を形成する工程後、酸化性雰囲気下で加熱することにより前記ＳｉＧｅ層のＧｅ濃度を高濃度化する工程と、前記酸化性雰囲気下で加熱する工程により前記ＳｉＧｅ層上に形成された酸化膜を剥離する工程と、前記酸化膜を剥離する工程後、前記ＳｉＧｅ層上に第２のシリコン層を形成する工程と、前記第２のシリコン層をチャネル領域とする電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁層とＳｉＧｅ層が積層された構造を有する半導体基板の製造方法及びそれを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在の半導体素子の中核的存在であるシリコンＭＯＳ電界効果トランジスタは、素子寸法の微細化、特にゲート長の縮小によって高密度集積化と駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。
【０００３】
そこで近年シリコンウエハ基板上に形成された緩和ＳｉＧｅを下地にし、この上に薄く歪シリコン層を形成した半導体基板を用いた電界効果型トランジスタが提案されている。この電界効果型トランジスタは、前記歪シリコン層においてキャリアが高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。
【０００４】
一方、電界効果トランジスタの短チャネル効果抑制のためのチャネル不純物の高濃度化はソース／ドレイン拡散層の寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上にシリコン酸化膜を具備しさらに前記シリコン酸化膜上に半導体層を具備する、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板を使用することが有効であることが知られている。
【０００５】
そこで前記シリコンウエハ／シリコン酸化膜／半導体層が形成された半導体基板構造と歪シリコン層とを兼ね備えた半導体基板を用いたＭＯＳ電界効果トランジスタが、特開平９−３２１３０７号公報に記載されている。
図４を用いて従来の、シリコンウエハ／シリコン酸化膜／半導体層が形成された半導体基板構造と歪シリコン層と備えた半導体基板の製造方法について説明する。この方法においては半導体層中に酸素イオンを注入後でアニールすることにより前記半導体層中に酸化膜を形成するいわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）  法が用いられている。
【０００６】
図４に示すように、シリコン基板３上に、Ｇｅ濃度が徐々に大きくなるように傾斜させながら傾斜ＳｉＧｅ層６を形成する。次に、この傾斜ＳｉＧｅ層６上に、応力を十分に緩和する程度に厚く応力緩和ＳｉＧｅ層１を形成する。
【０００７】
この後、応力緩和ＳｉＧｅ層１中に酸素をイオン注入し、高温でアニール（１３５０℃）して、応力緩和ＳｉＧｅ層１中に埋め込み酸化膜９を作製する。このとき応力緩和ＳｉＧｅ層３中のＧｅ原子のほとんどは埋め込み酸化膜４の外へ排除され、埋め込み酸化膜９の主成分はシリコン酸化膜となる。
【０００８】
次に、応力緩和ＳｉＧｅ層１上に薄くシリコンをエピタキシャル成長することで歪シリコン層１０を形成する。
【０００９】
さらにこのような構造の半導体基板に、歪シリコン層１０をチャネル領域とする電界効果トランジスタを作成し半導体装置を得ていた。
しかし、図４に示す従来の半導体基板においては、埋め込み酸化膜４にＧｅが残留し、この残留Ｇｅが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じるという問題があった。
【００１０】
一方、シリコンウエハ上にＳｉＧｅ層が形成され、このＳｉＧｅ層中に酸化膜を具備するＳｉＧｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ構造を有する半導体基板もｐが他MOSFETのキャリア移動度の向上のために使用されることがある。このようなＳｉＧｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ構造を有する半導体基板の製造の際もＳＩＭＯＸ法が用いられており、シリコンウエハ上に形成されたＳｉＧｅ層中に酸素イオン注入を行った後、高温アニールしＳｉＧｅ層中に埋め込み酸化膜を形成する処理が行われている。
【００１１】
しかしながらこの場合も埋め込み酸化膜にＧｅが残留し、この残留Ｇｅが原因と思われる埋め込み酸化膜の絶縁耐圧の劣化が生じ、半導体素子の絶縁耐圧特性に影響を与えるという問題があった。
【００１２】
【発明が解決しようとする課題】
上述の如く、従来の方法で作成されたシリコン基板上に形成された絶縁体層上にＳｉＧｅ層が形成されてなる半導体基板においては、埋め込み酸化膜中にＧｅが残留し、絶縁耐圧が劣化するといった問題があった。
【００１３】
本発明は上記問題点を解決するためになされたもので、少なくとも絶縁体層上にＳｉＧｅ層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板の製造方法を提供することを目的とする。また、前記半導体基板を用いて絶縁耐圧特性に優れた半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、第１のシリコン層上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層と前記第１のシリコン層との界面より下方に酸素イオンを注入後、アニールして前記第１のシリコン層中に絶縁体層を形成する工程を備えることを特徴とする半導体基板の製造方法である。
【００１５】
本発明の半導体基板の製造方法においては、シリコン層上に絶縁体層とＳｉＧｅ層が積層されてなる半導体基板を製造するにあたり、ベースとなる第１のシリコン層上にまずＳｉＧｅ層を形成し、さらにイオン注入及びアニールを行って絶縁層を形成する方法を用い、その際イオン注入時に前記第１のシリコン層中、前記ＳｉＧｅ層と前記第１のシリコン層との界面より下方に酸素イオンを注入する工程を行う。
【００１６】
これによりＳｉＧｅ層よりも下方に絶縁体層が形成される。
【００１７】
従来の方法とは異なり、イオン注入はＳｉＧｅ層中にではなく、ＳｉＧｅ層より下方にイオン注入する。したがってＧｅが絶縁体層に残留するという現象が低減し、絶縁体層の絶縁耐圧の劣化が低減する。
【００１８】
さらに、本発明においては、前記ＳｉＧｅ層上に第２のシリコン層を形成する工程をさらに備えることにより、シリコン基板／シリコン酸化膜／半導体層および歪シリコン層を備えた半導体基板の製造にも適用することができる。
【００１９】
このとき、第１のシリコン層上に形成するＳｉＧｅ層のＧｅ濃度を低濃度とし、絶縁体層形成後に前記ＳｉＧｅ層のＧｅ濃度を高濃度化する工程を行い、その後前記ＳｉＧｅ層上に第２のシリコン層を形成する工程を行うことが望ましい。これは以下のような理由によるものである。
【００２０】
例えば図４に示される従来のシリコンウエハ／シリコン酸化膜／半導体層の積層構造上に歪シリコン層が形成された半導体基板の製造方法には以下のような問題点があった。すなわちキャリアの高移動度化を達成するには歪シリコン層の歪を大きくする必要があり、そのためには、その下地となるＳｉＧｅ層１のＧｅ濃度を高くする必要がある。さらにそのために、傾斜ＳｉＧｅ層６の表面側は高Ｇｅ濃度である必要がある。しかしながらこの傾斜ＳｉＧｅ層６の表面側において高Ｇｅ濃度とすると、図４に示すような欠陥８が発生しやすい。そして欠陥８から誘起された転移７が応力緩和ＳｉＧｅ層１、さらには歪Ｓｉ層１０に達する。そのため従来技術では歪Ｓｉ層中の転移を無くすことができず、結局キャリアの高移動度化が達成できないというものである。
【００２１】
しかしながら、上記の本発明の方法により、形成時のＳｉＧｅ層のＧｅ濃度を低くし、さらに絶縁体層を形成後にＧｅ濃度を高濃度化する工程を行えば、形成時のされるＳｉＧｅ層のＧｅ濃度が低濃度であることからＳｉＧｅ層中に発生する欠陥が大幅に低減されるため、最終的には下地のＳｉＧｅ層中のＧｅ濃度を高くすることができるとともに、ＳｉＧｅ層中には欠陥の発生が少なくなる。したがって前記ＳｉＧｅ層上に形成されるシリコン層には、転移の発生が少なくかつ大きい歪を与えることができるという作用を有する。
【００２２】
また、上記の方法によれば傾斜ＳｉＧｅ層６などの必要性がないためＳｉＧｅのエピ膜厚、しいてはゲルマニウムガスの使用量も低減できるので製造コストが削減することができるという産業上のメリットも有する。
また、本発明の半導体装置の製造方法によれば、上記半導体基板の製造方法にて得られる半導体基板を用い電界効果トランジスタが形成されている半導体装置を得るため、高速かつ低消費電力であり、かつ絶縁耐圧特性に優れた半導体装置を得ることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
本実施例においてはシリコン基板／シリコン酸化膜／ＳｉＧｅ層／歪シリコン層が順次積層された半導体基板を製造した。
図１、図２は本発明の実施例による半導体基板の製造方法の工程を示す断面図である。
【００２４】
まず、図１（１）に示すように、シリコンウエハ（第１のシリコン層）からなるシリコン基板３上に、ＳｉＧｅ層１を形成した。ＳｉＧｅ層１の形成はエピタキシャル成長にて行った。本発明においては形成するＳｉＧｅ層の膜厚は、例えば１０ｎｍ以上１μｍ以下が望ましい。本実施例では２００ｎｍとした。また、本発明においては形成するＳｉＧｅ層のＧｅ濃度は、格子不整合による欠陥が発生しないように低Ｇｅ濃度とすることが、欠陥の発生を防止するため望ましく、具体的には１ａｔｏｍｉｃ％以上１５ａｔｏｍｉｃ％以下とすることが望ましい。本実施例ではＧｅ濃度を１０ａｔｏｍｉｃ％とした。
【００２５】
次にシリコン基板３中に絶縁体層２を形成する工程を行った。
本発明においては、絶縁体層の形成はシリコン基板中に酸素イオンをイオン注入後、アニール処理を行って埋め込み酸化膜を形成する。本実施例でも上記方法を適用した。
【００２６】
すなわち図１（２）に示すように、まず、シリコン基板３のＳｉＧｅ層１との界面より下方に酸素イオン４をイオン注入した。その時、酸素イオン４の注入深さである射影飛程をＳｉＧｅ層１の膜厚よりも深くする条件で行った。具体的には、５５０〜６５０℃の基板温度で、注入エネルギー１８０ＫｅＶ、ドーズ量を３．０〜４．５×１０17ｉｏｎ／ｃｍ2の条件でイオン注入した。酸素イオンが注入されたシリコン領域５の深さはＳｉＧｅ層１のシリコン基板との界面から下方に２００ｎｍ〜５００ｎｍにかけての位置であった。
【００２７】
本発明においては、酸素イオン注入時、酸素イオン濃度のピークが前記ＳｉＧｅ層とシリコン基板３との界面より下方に位置するよう酸素イオンが注入されていることが望ましい。
【００２８】
さらに、シリコン基板３中にイオン注入にて酸素イオンを注入する場合、後工程のアニール処理で絶縁体層が形成されるまでに、ＳｉＧｅ層１のＧｅ原子が絶縁体層下のシリコン基板へ拡散しないようＳｉＧｅ層１と、酸素イオンが注入されたシリコン領域５との間にマージンを取ることが望ましい。そのために、酸素イオンが注入されたシリコン領域５はＳｉＧｅ層１とシリコン基板３との界面から１００ｎｍ〜１μｍの位置から下方に深さ１００ｎｍ〜１μｍとなるように形成することが望ましい。
【００２９】
次に、図１（３）に示すように、非酸化性雰囲気、例えば不活性ガス、窒素などの雰囲気中においてアニール処理を行った。本発明において、イオン注入後のアニール処理時の雰囲気は上述のように非酸化性雰囲気とすることが望ましいが、例えば１ｗｔ％以下のＯ2ガスを添加することを許容する。また、アニール処理時の熱処理温度は、１０００℃以上１４５０℃以下が望ましい。本実施例では１ｗｔ％のＯ2ガスを含むＡｒ雰囲気中で、１３００℃以上のアニール処理を行った。これによりシリコン酸化膜、具体的にはＳｉＯ2もしくはＳｉＯを主成分とする埋め込み酸化膜からなる絶縁体層２が形成された。このときＳｉＧｅ層１中のＧｅ原子はアニール処理によって若干拡散するが、この拡散したＧｅ原子はシリコン酸化物中にはほとんど進入せず、形成される絶縁体層２上の表面半導体層に留まる。
【００３０】
本実施例では厚さ１００ｎｍの絶縁体層２上に、厚さ４００ｎｍ程度でＧｅ濃度３ａｔｏｍｉｃ以上８ａｔｏｍｉｃ％以下のＳｉＧｅ層１が形成された。
本発明においては、イオン注入後のアニール処理後のＳｉＧｅ層１中のＧｅ濃度は１ａｔｏｍｉｃ％以上１２ａｔｏｍｉｃ％以下であることが望ましい。
【００３１】
さらに、本発明においては、後工程でＳｉＧｅ層１上に形成されるシリコン層（第２のシリコン層）に大きな歪を導入するために、絶縁体層２形成後にＳｉＧｅ層中のＧｅ濃度を高濃度化する工程を行うことが望ましい。この工程は、絶縁体層２形成後にシリコン基板を熱酸化処理することによりなされることが欠陥や転移の発生を抑制する上で望ましい。この熱酸化処理により図１（４）に示すようにＳｉＧｅ層１のＧｅが濃縮され、かつ薄膜化する。またＳｉＧｅ層上にシリコン酸化膜１１が形成されるとともに、ＳｉＧｅ層１下方の絶縁体層２（シリコン酸化膜）が厚膜化することがある。
【００３２】
前記熱酸化処理は、酸素分圧が１００％ではない希釈酸化条件下で処理することが望ましい。また、熱酸化処理における処理温度は、ＳｉＧｅの融点よりも低温であることが望ましく、具体的には９００℃以上１４００℃以下であることが望ましい。ＳｉＧｅはＧｅ濃度が増加するとその融点が低下するので、温度設定には注意を要する。
【００３３】
ＳｉＧｅ層１を熱酸化処理することにより、シリコン原子は酸素と反応して、ＳｉＯ2もしくは、ＳｉＯからなるシリコン酸化膜を形成し、一方、Ｇｅは酸素と反応せず、形成されたシリコン酸化膜から排除され、ＳｉＧｅ層１中に濃縮される。後工程でＳｉＧｅ層１上に形成されるシリコン層に大きな歪を導入するために、第２工程後のＳｉＧｅ層１中のＧｅ濃度は、３ａｔｏｍｉｃ％以上６０ａｔｏｍｉｃ％以下であることが望ましい。
【００３４】
本実施例では、６５０ｎｍ程度のシリコン酸化膜１１が形成される熱酸化処理を施した。（雰囲気５０％Ｏ2、５０％不活性ガス、熱処理温度１３００℃）、その結果、膜厚１００ｎｍで５ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以下のＧｅ濃度からなるＳｉＧｅ層１が形成された。さらに上記熱酸化処理における酸化量を増やすことで、より高Ｇｅ濃度で薄膜のＳｉＧｅ層１を得ることができる。本発明においては熱酸化処理後のＳｉＧｅ層１の膜厚は５ｎｍ以上５００ｎｍ以下であることが望ましい。
【００３５】
上記熱酸化処理後は、表面のシリコン酸化膜１１をウエットエッチング等で剥離することが望ましい。
【００３６】
さらに、図２に示すようにＳｉＧｅ層１上に、シリコン層１０（第２のシリコン層）を形成する工程を行った。シリコン層１０の形成方法としてはエピタキシャル成長にて行った。これによりシリコン層１０が歪シリコン層でありシリコン／絶縁体層／半導体層構造を有する半導体基板が作成された。
本発明において形成する第２のシリコン層の厚さは１ｎｍ以上５００ｎｍ以下であることが望ましい。
【００３７】
次に、このようにして得られた歪を有するシリコン層１０を表面に有する半導体基板に対して電界効果トランジスタを形成した。
【００３８】
上記半導体基板にシリコン層１０表面にゲート絶縁膜となるシリコン酸化膜を形成した。本実施例では上記半導体基板を例えば８００℃、ドライ雰囲気中で熱酸化してシリコン酸化膜を形成した。次にこのゲート酸化膜上にゲート電極を形成した。本実施例ではゲート酸化膜上にｎタイプ多結晶Ｓｉを厚さ２００ｎｍ堆積し、パターニングすることによって、ゲート電極を形成した。次に、ソース領域及びドレイン領域を形成した。本実施例ではソース領域及びドレイン領域は、ゲート電極をマスクとして、ＡｓイオンをＳｉＧｅ層１までイオン注入して形成した。この電界効果トランジスタのチャネル領域は歪シリコン層１０に存在する。このようにして、本発明の実施例に係る半導体基板上にＭＯＳ型電界効果トランジスタが完成した。
【００３９】
本発明の半導体基板の製造方法において、絶縁体層形成後の熱酸化処理および熱酸化処理後のシリコン酸化膜の剥離処理は必ずしも施す必要はなく、低Ｇｅ濃度のＳｉＧｅ層を形成するときには行う必要はない。
本発明の半導体基板の製造方法においては、上記実施例に示される第２のシリコン層を形成する工程を行わずに、絶縁体層上にＳｉＧｅ層が形成された半導体基板の製造に適用してもよい。
【００４０】
図３にシリコン基板上の絶縁体層上にＳｉＧｅ層が形成された半導体基板の断面図を示す。シリコン基板３上に絶縁体層２およびＳｉＧｅ層１が形成されている。
【００４１】
【発明の効果】
本発明は少なくとも絶縁体層上にＳｉＧｅ層が積層されてなる半導体基板の製造方法において、絶縁耐圧の良好な絶縁体層を有する半導体基板を提供することができる。
【００４２】
また、本発明の半導体装置の製造方法によれば、上記半導体基板の製造方法にて得られる半導体基板を用いて電界効果トランジスタが形成されている半導体装置が得られるため、高速かつ低消費電力であり、かつ絶縁耐圧特性に優れた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施例による半導体基板の製造方法の工程断面図。
【図２】  本発明の実施例による半導体基板の製造方法の工程断面図。
【図３】  本発明の実施例による半導体基板の断面図。
【図４】  従来の半導体基板の断面図。
【符号の説明】
１…ＳｉＧｅ層
２…絶縁体層
３…シリコン基板
４…酸素イオン
５…酸素イオンが注入されたシリコン領域
６…傾斜ＳｉＧｅ層
７…転位
８…欠陥
９…埋め込み酸化膜
１０…シリコン層
１１…シリコン酸化膜
【図１】
0003995428.tif 000002
【図２】
0003995428.tif 000003
【図３】
0003995428.tif 000004
【図４】
0003995428.tif 000005