(57)【特許請求の範囲】
【請求項１】
クロック信号に同期してデータを出力する半導体集積回路であって、
前記クロック信号に応じて並行して前記データを出力し、それぞれが動作状態と非動作状態に設定可能な複数のデータ出力回路と、
データ幅の設定に応じて、前記データ出力回路のそれぞれを動作状態と非動作状態に設定する制御回路と、
前記複数のデータ出力回路のうちの動作状態にある回路の個数に応じて、前記複数のデータ出力回路における前記クロック信号からデータが出力されるまでのタイミングを調整するタイミング調整回路と、を備え、
該タイミング調整回路により、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする半導体集積回路。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを前記データ出力回路に供給する複数のデータ線と、
前記データ幅の設定に応じて動作状態の前記データ出力回路の個数に合わせて前記データバス線を選択するデータ選択回路と、を備えることを特徴とする請求項１に記載した半導体集積回路。
【請求項３】
前記タイミング調整回路は、前記データ幅を狭めるに従って、前記クロック信号からデータが出力されるまでのタイミングを遅らせることにより、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする請求項１に記載した半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイミング信号に応じて並行して動作する複数の回路を有し、動作モードに応じて並行して動作する回路数が変化する半導体集積回路に関し、特にシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）のような外部クロックに同期して動作し、入出力データのデータ幅が可変の半導体集積回路に関する。
【０００２】
【従来の技術】
半導体装置では、コスト低減や市場の要求に迅速に対応するなどの理由から、１つのチップ内に複数種類の機能を実現できるように回路を構成し、外部からの識別信号や内部での配線状態を変えることで、動作させる回路を選択することが行われている。例えば、ＤＲＡＭなどの半導体記憶装置では高集積化が進められているが、高集積化することにより１半導体装置当りの記憶容量が増大すると、従来の１ビットのデータ幅では使い勝手がよくないため、データ幅を多ビット化するのが一般的である。ＤＲＡＭでは、１ビット、４ビット、８ビット、１６ビットなどの各種のデータ幅（ビット幅）の製品があるが、メモリセルアレイなどの部分は共通化し、データ幅に応じてデータの入出力部を選択的に使用することで、１種類のチップで複数種類のデータ幅の製品に対応することが行われている。データ幅の設定は、内部回路にデータ幅を設定した後出荷するものや、外部からの識別信号で任意にデータ幅を設定できるようにして、動作中にデータ幅が変更できるものがある。
【０００３】
データ幅を多ビットとするには、同じアドレスに対してデータ幅に対応する複数のメモリセルがアクセスできる必要がある。その構成方法としては、例えば、１つのアドレスに対して、複数のコラムライン又はワードライン又はその両方を活性化する方法や、メモリセルを複数のブロックで構成し、複数のブロックを同時にアクセスする方法や、これらを組み合わせた方法がある。
【０００４】
データ幅を変更する場合には、入出力データの一部を可能にするには、データ書込み時には書込み（入力）データの一部がメモリセルへ書き込まれないようにし、データ読み出し時にはデータ出力端子の一部にデータが出力されないようにする必要がある。ここでは、このような処理をマスクすると称することとする。データ書込み時にマスクするには、マスクするデータをメモリセルへ書き込まないようにする必要があり、ワードライン又はコラムライン又は両方を活性化しないようにする。そのため、書込みデータのマスクはアドレスデコーダなどの部分で行うことになる。なお、ブロック単位でマスクする場合には、マスクするブロックへのアクセスを停止すればよい。
【０００５】
これに対して、データ読み出し時のマスクは、各メモリセルに通常通りのアクセスが行われても特に問題を生じないので、一部のデータ出力回路からのデータの出力を停止するだけでよい。ブロック単位でマスクする場合でも、各ブロックの出力回路からのデータの出力を停止する必要がある。
図１は、このようなデータ幅を設定できるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の出力回路に関係する部分の構成例を示す図である。この構成例は、高速化の手法として近年実用化されている同期（シンクロナス）型のＤＲＡＭで、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）と呼ばれるものである。これは外部からクロック信号を入力し、データの入出力及び内部での動作をクロック信号に同期して行わせることにより高速化を図るもので、途中の動作を複数段のパイプライン動作で行うものである。
【０００６】
図１に示すように、各ブロック８−０〜８−ｎはメモリセルアレイ１とセンスアンプ１７とデータアンプ１８とを有している。この他にも、アドレスデコーダ（ロウデコーダ・コラムデコーダ）、ドライバ及びライトアンプなど通常のＤＲＡＭと同じ要素が設けられているが、ここでは省略してある。更に各ブロック８−０〜８−ｎに対応してデータ出力回路２０−０〜２０−ｎが設けられている。読み出し時にはメモリセルアレイ１内のアドレス信号で指示されたメモリセルがアクセスされ、記憶されたデータがセンスアンプ１７で増幅され、更にデータアンプ１８で増幅されて、相補データとして出力される。この相補データが出力回路に入力される。入力された相補データはインバータ４１と４２を介してトランスファーゲート４４と４５に入力される。トランスファーゲート４４と４５は、出力タイミング信号ｃｌｋｏが「高（Ｈ）」の期間開き、インバータ４１と４２の出力を、インバータ４６と４７及び４８と４９で構成されるフリップフロップに伝達する。インバータ４１と４２の出力は、トランスファーゲート４４と４５が開くまでには確定しており、トランスファーゲート４４と４５が開くと２個のフリップフロップに伝達され、出力トランジスタ５０と５１が出力データに対応した状態になり、端子５３−０〜５３−ｎにデータが出力される。トランスファーゲート４４と４５は出力タイミング信号ｃｌｋｏが「低（Ｌ）」の期間閉じ、２個のフリップフロップはトランスファーゲート４４と４５が閉じた時点の状態を次にトランスファーゲート４４と４５が開くまで維持する。出力タイミング信号ｃｌｋｏは、クロックに同期した信号である。
【０００７】
このブロックからデータ出力をマスクするかは、マスク制御信号ｄｍで制御される。ｄｍが「Ｈ」の時には、トランスファーゲート４４と４５は出力タイミング信号ｃｌｋｏに応じて動作してデータの出力が行われ、ｄｍが「Ｌ」の時にはトランスファーゲート４４と４５は常に閉じた状態になり、データの出力は行われない。ｄｍは図示していない制御回路により発生される。制御回路は、外部からマスクデータを受け、その内容に応じて各ブロック毎にｄｍを出力する。
【０００８】
ここで、出力データをマスクする構成について図２を参照して簡単に説明する。ブロック８−０〜８−３と出力回路２０−０〜２０−３の組が４組設けられている。この部分は、製品の仕様に関係なく共通に製作する。図２の（Ａ）に示すように、ブロック及び出力回路の個数とデータ出力端子５３−０〜５３−３の個数が一致している製品の場合には、各出力回路２０−０〜２０−３は対応するデータ出力端子５３−０〜５３−３に接続される。図２の（Ｂ）に示すように、４組のブロック８−０〜８−３と出力回路２０−０〜２０−３に対してデータ出力端子５３が１個設けられる製品の場合には、図示のように、ブロック８−０〜８−３の出力を１個の出力回路２０−０にのみ接続し、出力回路２０−０をデータ出力端子５３に接続する。この場合には、出力回路２０−１〜２０−３に入力するｄｍを「Ｌ」にして、出力回路２０−１〜２０−３からの出力が行われないようにする。
【０００９】
また、外部からの識別信号で任意にデータ幅を設定できるようにするには、図２の（Ａ）の構成で、各出力回路８−０〜８−３に入力するｄｍを制御する。いずれにしろ、データ幅を変更する時にはデータ幅に応じて、活性化される出力回路の個数が変化することになる。
【００１０】
【発明が解決しようとする課題】
従来のＳＤＲＡＭでは、出力タイミング信号ｃｌｋｏは、活性化される出力回路の個数に関係なく一定であった。しかし、活性化される出力回路の個数が変化した時には、電源電圧の降下やノイズなどに差が生じることにより、出力回路に同じ出力タイミング信号ｃｌｋｏが供給されても、出力回路からデータが出力されるまでの時間が変化する。図３は、出力タイミング信号ｃｌｋｏに対する出力データの変化を示す図であり、Ｄｏｕｔは、出力データ幅が小さく、活性化される出力回路の個数が小さい時の出力データの変化を示し、Ｄｏｕｔ’は、出力データ幅が大きく、活性化される出力回路の個数が大きい時の出力データの変化を示す。図示のように、活性化される出力回路の個数が大きい時には電源電圧の降下やノイズなどが大きいため、出力タイミング信号ｃｌｋｏの立ち上がりから出力データが変化するまでの時間ｔ２は、活性化される出力回路の個数が小さい時の時間ｔ１に比べて長くなる。活性化される出力回路の個数が小さい時は、出力データのリセット時間が短くなるので、その結果データ保持時間が短くなってしまう。このように、出力タイミング信号ｃｌｋｏが一定である場合、活性化される出力回路の個数に応じて出力データの出力タイミングが異なるという問題を生じる。
【００１１】
通常は、活性化される出力回路の個数による出力データのタイミング差を考慮して、クロック周波数を決定しており、その分クロックを高速化する上での障害になっていた。このような問題はＳＤＲＡＭに限らず、活性化される回路の個数が変化し、それに応じて動作タイミングが変化する回路を有する半導体装置では同様な問題を生じる。
【００１２】
本発明は、このような問題を解決して、半導体装置の動作周波数を向上させることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体装置は、活性化される回路の個数に応じてそれらの回路に供給するタイミング信号を調整する。
すなわち、本発明の半導体装置は、クロック信号に同期してデータを出力する半導体集積回路であって、前記クロック信号に応じて並行して前記データを出力し、それぞれが動作状態と非動作状態に設定可能な複数のデータ出力回路と、データ幅の設定に応じて、前記データ出力回路のそれぞれを動作状態と非動作状態に設定する制御回路と、前記複数のデータ出力回路のうちの動作状態にある回路の個数に応じて、前記複数のデータ出力回路における前記クロック信号からデータが出力されるまでのタイミングを調整するタイミング調整回路と、を備え、該タイミング調整回路により、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする。
【００１４】
制御回路は、動作モードが外部から設定可能な場合には、外部からのモード識別信号から動作モードを決定し、半導体装置内に設定された動作モードを記憶する動作モード記憶回路を有する場合には、動作モード記憶回路から動作モードを読み取って決定する。
上記の問題が生じるのは主としてデータ出力回路であり、本発明は、データ幅が可変の半導体装置の出力回路、特にシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）のデータ出力回路に適用すると効果的である。その場合、タイミング調整回路は、データ出力回路に印加する出力タイミング信号を、動作状態のデータ出力回路が少ない時には多い時より遅くする。
【００１５】
以上の構成により、データ幅に応じてＳＤＲＡＭの出力回路の活性化される個数が変化しても、データの出力タイミングを常に一定にすることができ、動作周波数を向上させることが可能になる。
【００１６】
【発明の実施の形態】
以下、本発明をシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）のデータ出力回路に適用した実施例を説明する。しかし、本発明はこれに限られるものではなく、活性化される回路の個数が変化し、それに応じて動作タイミングが変化する回路を有する半導体装置であれば、同様に適用可能である。
【００１７】
本発明の第１実施例のＤＲＡＭチップは、出力データ幅が１６ビット、８ビット、４ビットに切り換え可能であるとする。すなわち、並行して１６個のメモリセルにアクセスでき、データ出力回路も１６個設けられている。出力データ幅の設定は外部から行われ、これに応じてデータ出力回路がそれぞれ活性化状態と非活性化状態に設定される。ここではＤＲＡＭは１６個のブロックで構成され、出力データ幅が１６ビットの時には、１６個のブロック内の対応するメモリセルが並行してアクセスされるものとする。しかし、１６個のブロックのうちの４個のブロックが並行してアクセスされ、各ブロックで４個のメモリセルが並行してアクセスされるなどの構成も可能である。
【００１８】
図４は、本発明の第１実施例のＳＤＲＡＭの全体構成を示すブロック図である。図示のように、アドレスポート１１から入力されたアドレス信号は各バンクのロウデコーダ３とコラムデコーダ１４に供給される。ロウデコーダ３の出力するロウ選択信号は、ワード線ドライバ２を介して各ワード線１５に印加され、アクセスするメモリセルが接続されるワード線（選択ワード線）を活性化し、それ以外のワード線（非選択ワード線）は非活性状態に保持される。コラムデコーダ１４の出力するコラム選択信号は、センスアンプ列１７に印加され、アクセスするメモリセルが接続されるビット線が接続されるセンスアンプを活性化し、それ以外のセンスアンプは非活性状態に保持される。入力されたアドレス信号及び制御信号（例えばロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ及びライトイネーブル信号／ＷＥ）は制御回路１２に供給され、そこで発生された内部制御信号が各バンクに供給される。データ書込み時には、Ｉ／Ｏポート１３に入力された書込みデータが、ライトアンプ１９を介してセンスアンプ列１７に供給され、活性化されたセンスアンプがビット線を書込みデータに応じた状態に設定する。選択ワード線に接続されるメモリセルには、このビット線の状態に対応した電位状態（電荷）が蓄積される。データ読み出し時には、選択ワード線に接続されるメモリセルの蓄積電荷に応じてビット線の状態が変化し、その状態を活性化されたセンスアンプが増幅する。データアンプ１８は、その状態をＩ／Ｏポート１３へ出力する。従って、出力回路と端子はＩ／Ｏポート１３に含まれる。以上は、従来の一般的な構成である。このような構成に加えて、第１実施例のＤＲＡＭは、図示のように、遅延Ｉ／Ｏポート１３へ供給する出力タイミング信号ｃｌｋｏを調整する遅延回路２１を有し、制御回路１２は出力データ幅に対応した遅延制御信号ｄ４とｄ８を出力する。
【００１９】
図５は、第１実施例のＳＤＲＡＭの出力回路に関係する部分の構成を示す図である。図１と比較して明らかなように、ブロック８−０〜８−ｎ、出力回路２０−０〜２０−ｎ及び端子５３−０〜５３−ｎは、図１の従来例と同じ構成である。第１実施例のＳＤＲＡＭの従来例と異なる点は、出力回路２０−０〜２０−ｎに供給される出力タイミング信号ｃｌｋｏが、遅延回路２１で遅延量が調整された遅延出力タイミング信号ｃｌｋｏｄであることである。
【００２０】
遅延回路２１に供給される遅延制御信号ｄ４とｄ８は、図４に示すように制御回路１２で発生される信号で、出力データ幅が１６ビットである時には共に「Ｌ」であり、出力データ幅が８ビットである時にはｄ８が「Ｈ」でｄ４が「Ｌ」であり、出力データ幅が４ビットである時にはｄ４が「Ｈ」でｄ８が「Ｌ」である。ｄ４とｄ８の両方が「Ｌ」の時には、ＮＯＲゲート７０の出力が「Ｈ」になるので、遅延回路２１に入力された出力タイミング信号ｃｌｋｏは、ＮＡＮＤゲート７１を通過し、更にＮＡＮＤゲート７４とインバータ７５を通過して遅延出力タイミング信号ｃｌｋｏｄとして出力される。ｄ８が「Ｈ」でｄ４が「Ｌ」の時には、ＮＯＲゲート７０の出力が「Ｌ」になるので、遅延回路２１に入力された出力タイミング信号ｃｌｋｏは、インバータ６１と６３及び容量６２で構成される第１遅延回路を通過した後、ＮＡＮＤゲート７２を通過し、更にＮＡＮＤゲート７４とインバータ７５を通過して遅延出力タイミング信号ｃｌｋｏｄとして出力される。従って、ｄ８が「Ｈ」でｄ４が「Ｌ」の時の遅延出力タイミング信号ｃｌｋｏｄは、ｄ４とｄ８の両方が「Ｌ」の時より第１遅延回路の分だけ遅延した信号である。同様に、ｄ４が「Ｈ」でｄ８が「Ｌ」の時には、ＮＯＲゲート７０の出力が「Ｌ」になるので、遅延回路２１に入力された出力タイミング信号ｃｌｋｏは、インバータ６４と６６及び容量６５で構成される第２遅延回路とインバータ６７と６９及び容量６８で構成される第３遅延回路を通過した後、ＮＡＮＤゲート７３を通過し、更にＮＡＮＤゲート７４とインバータ７５を通過して遅延出力タイミング信号ｃｌｋｏｄとして出力される。第１と第２遅延回路の遅延量を同じであるとすると、ｄ４が「Ｈ」でｄ８が「Ｌ」の時の遅延出力タイミング信号ｃｌｋｏｄは、ｄ８が「Ｈ」でｄ４が「Ｌ」の時より第３遅延回路の分だけ遅延した信号である。第１と第２遅延回路及び第３遅延回路の遅延量は、出力データ幅に応じたデータ出力回路の遅延量の変化に対応して決定される。
【００２１】
図６は、第１実施例におけるデータ出力のタイミングを示す図である。出力データ幅が１６ビットの時には、ｄ４とｄ８を「Ｌ」にするので、遅延出力タイミング信号ｃｌｋｏｄの遅延はもっとも少ない。しかし、出力回路２０−０〜２０−ｎが遅延出力タイミング信号ｃｌｋｏｄに応じてデータを出力する時の遅延はもっとも大きいので、出力データＤｏｕｔは図示のように変化する。なお、出力回路には遅延出力タイミング信号ｃｌｋｏｄが供給されるので、遅延出力タイミング信号ｃｌｋｏｄが所望のタイミングになるように、遅延回路での遅延を考慮して出力タイミング信号ｃｌｋｏを設定することはいうまでもない。出力データ幅が８ビットの時には、ｄ８を「Ｈ」にｄ４を「Ｌ」にするので、遅延出力タイミング信号ｃｌｋｏｄの遅延量は中間であり、出力回路２０−０〜２０−ｎが遅延出力タイミング信号ｃｌｋｏｄに応じてデータを出力する時の遅延も中間であるので、第１遅延回路の遅延量を適当に設定すれば出力データＤｏｕｔは図示のようにｄ４とｄ８が「Ｌ」の時と同じタイミングで変化する。また、出力データ幅が４ビットの時には、ｄ４を「Ｈ」にｄ８を「Ｌ」にするので、遅延出力タイミング信号ｃｌｋｏｄの遅延量はもっとも大きいが、出力回路２０−０〜２０−ｎが遅延出力タイミング信号ｃｌｋｏｄに応じてデータを出力する時の遅延はもっとも小さくなるので、第３遅延回路の遅延量を適当に設定すれば出力データＤｏｕｔは図示のように他の場合と同じように変化する。
【００２２】
以上のように、本発明の第１実施例では、出力データ幅にかかわらず出力データの変化タイミングは一定である。
図７は、前記遅延回路２１の変形回路２１Ａを示す。図中、図５に示す要素と同一の要素には同一の参照番号を付けてある。前述の第１遅延回路〜第３遅延回路に加え、遅延回路２１Ａはインバータ８１、８３と容量８２とからなる第４遅延回路を有する。スイッチ８４〜８７が第１遅延回路〜第４遅延回路にそれぞれ設けられている。スイッチ８５が閉じ、スイッチ８４、８６及び８７が開いている場合には、遅延回路２１Ａは遅延回路２１と等価である。つまり、スイッチ８４〜８７は対応する遅延回路をバイパスする機能を有する。出力タイミング信号ｃｌｋｏが供給される入力端子からＮＡＮＤゲート７２までの遅延系は、入力端子からＮＡＮＤゲート７３までの遅延系と同じでる。従って、製造プロセスにおいて１つのパターンを用いて遅延系を形成することができる。スイッチ８４〜８７はヒューズ、トランジスタ等で構成できる。
【００２３】
図７の構成から遅延系又は回路の１つを削除することができる。この場合、スイッチをトランジスタで構成し、遅延制御信号ｄ４とｄ８に基づく制御信号で制御する。これにより、所望の遅延量が選択的に得られる。
第１実施例では、出力データ幅を指示するモード識別信号がＳＤＲＡＭ装置の外部から与えられ、これを受けた制御回路１２が遅延制御信号ｄ４とｄ８を生成する。
【００２４】
図８は、制御回路１２内に設けられた遅延制御信号生成回路の回路図である。図８に示す遅延制御信号生成回路は、信号ｆｘ０とｆｘ１から遅延制御信号ｄ４とｄ８を生成する。第１実施例では、この信号ｆｘ０とｆｘ１は、ＳＤＲＡＭ装置外部からモード識別信号として与えられる。図示するように、遅延制御信号生成回路は、ＮＯＲゲート８８、インバータ８９、９０、９１及び９３、ＮＡＮＤゲート９２、９４、９５及び９６を有する。遅延制御信号生成回路の動作を表１に示す。
【００２５】
【表１】
0003930198.tif 000002
【００２６】
第１実施例では、出力データ幅を示すモード信号は外部から入力され、それを受けた制御回路１２が遅延制御信号ｄ４とｄ８を発生させていた。このような構成により、動作途中で出力データ幅を任意に設定することができる。一般に大きな幅のデータを高速に扱うためには、ＤＲＡＭとＣＰＵとを幅の広いデータバスで結ぶ必要があり、今日では１６ビット（２バイト）、３２ビット（４バイト）といったデータ幅のバスが採用されている。このような広いデータ幅のバスを使用することにより、例えば、６４ビットのデータを読み書きする場合、ＤＲＡＭとＣＰＵとの間のやりとりは、データ幅が１６ビット（２バイト）なら４回、３２ビット（４バイト）なら２回で済む。このように、データ幅が広い場合は、大きな幅のデータに対しては有利であるが、逆に小さな幅のデータを読み書きする場合には、データ幅と同じビット数のデータを準備する必要があり、無駄なだけでなく、余分なデータを準備するため複雑で遅くなるという問題がある。このような小さな幅のデータを読み書きする例としては、画像データで動きのある部分だけを記憶する場合などで、画像データはその大半が静止していて一部のみが動くことが多く、このような動作になる。マスク機能はこのような無駄を減らすために設けられている。従って、第１実施例のように、動作途中に任意にデータ幅が変更できることが必要である。
【００２７】
これに対して、コア部分を共通化し、内部の配線（ボンディング配線）を一部変更するだけでデータ幅の異なる複数種類の製品に対応する場合には、動作途中にデータ幅を変更できる必要はない。第２実施例はそのようなＳＤＲＡＭの例である。
図９は、本発明の第２実施例のＤＲＡＭの全体構成を示すブロック図である。第１実施例と異なる点は、データ幅を記憶したモード記憶回路２２が設けられており、制御回路１２はパワーオンリセット時にモード記憶回路２２に記憶されたデータ幅を読み取り、それに応じて遅延制御信号ｄ４とｄ８を出力する点である。なお、モード記憶回路２２から遅延制御信号ｄ４とｄ８が出力されるようにすることも可能である。
【００２８】
図１０は、モード記憶回路２２の一構成例を示す回路図である。信号ｆｘ０はヒューズ９７、９８、ｐチャネルＭＯＳトランジスタ１００、１０２、ｎチャネルＭＯＳトランジスタ９９、１０１、１０３及びインバータ１０４を有する。同様に、信号ｆｘ１はヒューズ１０５、１０６、ｐチャネルＭＯＳトランジスタ１０８、１１０及びｎチャネルＭＯＳトランジスタ１０７、１０９、１１１及びインバータ１１２を有する。Ｖｉｉは電源電圧を示し、Ｖｓｓはグランド電位を示す。ヒューズ９７、９８、１０５及び１０６は所望の出力データ幅に従い選択的に切断される。表２はヒューズと信号ｆｘ０、ｆｘ１との関係を示す。
【００２９】
【表２】
0003930198.tif 000003
【００３０】
前述したように、出力データ幅が４ビットの場合には、信号ｆｘ０とｆｘ１は夫々「Ｌ」と「Ｈ」である。従って、この場合にはヒューズ９７と１０６を切断する。出力データ幅が８ビットの場合には、信号ｆｘ０とｆｘ１は夫々「Ｈ」と「Ｌ」である。従って、ヒューズ９８と１０５を切断する。出力データ幅が１６ビットの場合は、信号ｆｘ０とｆｘ１は夫々「Ｌ」である。よって、ヒューズを全く切断しないか、又はヒューズ９８と１０６を切断する。
【００３１】
ヒューズの代わりに、ボンディングワイヤを用いても良い。ヒューズを切断する部分にはボンディングワイヤを接続しない。
図１１は、ＳＤＲＡＭが１６個（ｎ＝１６）のブロック（バンク）を有する場合のＩ／Ｏポート１３の出力系の構成を示すブロック図である。図１１に示すように、Ｉ／Ｏポート１３は、データバスデコーダ（ＤＢＤＥＣ）２１０−２２５、共通データバススイッチ（ＣＤＢＳＷ）２３０−２４５、ラッチ回路ＬＡＴ、出力トランジスタ部ＯＵＴ＿Ｔｒ、及び出力端子５３−０〜５３−１５を有する。ラッチ回路ＬＡＴと出力トランジスタ部ＯＵＴ＿Ｔｒは、前述の出力回路２０−０〜２０−１５を構成する。Ｉ／Ｏポートは、データラッチ回路１１３を介して、図１１での図示を省略するブロック８−０〜８−１５に接続されている。
【００３２】
共通データバススイッチ（ＣＤＢＳＷ４）２３０は、１６個のブロックのうちの対応する４つのブロックから延びる４対のデータ線に接続されている。共通データバススイッチ２３１は上記４つのブロックとは異なるブロックから延びる４対のデータ線に接続されている。同様に、共通データバススイッチ２３２と２３３は夫々、対応する４つのブロックから延びる４対のデータ線にそれぞれ接続されている。共通データバススイッチ２３０〜２３３は、データバスデコーダ２１０〜２１３の制御のもとに、データ線の切り替え動作を行う。
【００３３】
同様に、共通データバススイッチ（ＣＤＢＳＷ８）２３４きごう２３７もそれぞれの対応する２対のデータ線に接続され、データバスコントローラ２１４〜２１７で制御される。共通データバススイッチ（ＣＤＢＳＷ１６）２３８〜２４５はそれぞれの対応するデータ線対に接続され、データバスデコーダ２１８〜２２５で制御される。
【００３４】
データバスデコーダ２１０〜２２５には、遅延制御信号ｄ４、ｄ８が与えられる。更に、データバスデコーダ２１０〜２１３には、コラムデコーダ１４から供給される所定のデコードされたコラムアドレス信号ｄｃａ０８ｚとｄｃａ０９ｚが供給される。データバスデコーダ２１０〜２１３の各々は、デコードされたコラムアドレス信号ｄｃａ０８ｚとｄｃａ０９ｚに従い、遅延制御信号ｄ４、ｄ８をデコードし、４ビットのスイッチ制御信号を共通データバススイッチＣＤＢＳＷ４に出力する。
【００３５】
出力データ幅が４ビットの場合には、遅延制御信号ｄ４とｄ８はそれぞれ「Ｈ」と「Ｌ］である。この場合デコーダ２１０から出力されるスイッチ制御信号はスイッチ２３０を制御して、出力端子で得られるデータＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に関係する４つのブロックから延びる４対のデータ線の中から１対のデータ線を選択する。出力データ幅が８ビットの場合には、遅延制御信号ｄ４とｄ８はそれぞれ「Ｌ」と「Ｈ」である。この場合デコーダ２１０から出力されるスイッチ制御信号はスイッチ２３０を制御して、出力端子で得られるデータＤＱ２、ＤＱ３に関係する２つのブロックから延びる２対のデータ線の中から１対のデータ線を選択する。出力データ幅が１６ビットの場合には、遅延制御信号ｄ４とｄ８はいずれも「Ｌ」である。この場合デコーダ２１０から出力されるスイッチ制御信号はスイッチ２３０を制御して、出力端子で得られるデータＤＱ２に関係するブロックから延びる１対のデータ線を選択する。
【００３６】
デコーダ２１１〜２１３とスイッチ２３１〜２３３は、前述した動作と同様に動作する。
デコーダ２１４〜２１７の各々は、デコードされたコラムアドレス信号ｄｃａ０８ｚに従い遅延制御信号ｄ４、ｄ８をデコードし、対応するスイッチＣＤＢＳＷ８を制御する。出力データ幅は８ビットの場合には、デコーダ２１４が出力するスイッチ制御信号はスイッチ２３４を制御して、ＤＱ０とＤＱ１に関係する２つのブロックから延びる２対のデータ線の１対を選択する。出力データ幅が１６ビットの場合には、デコーダ２１４が出力するスイッチ制御信号はスイッチ２３４を制御して、データＤＱ０に関係するブロックから延びるデータ線対を選択する。出力データ幅が４ビットの場合には、マスク制御信号ｄｍにより、データが対応する出力端子に出力されるのが阻止される。他のデコーダ２１５〜２１７と関連するスイッチ２３５〜２３７も同様に動作する。
【００３７】
デコーダ（ＤＢＤＥＣ）２１８〜２５５と関係するコラムデータバススイッチ（ＣＤＢＳＷ１６）２３８〜２４５は、出力データ幅２１８〜２５５が１６ビットの場合のみ用いられる。デコーダ（ＤＢＤＥＣ）２１８〜２５５の各々は、対応するスイッチを制御して、データ線対をスルーさせる。出力データ幅が８ビット又は４ビットの場合には、マスク制御信号ｄｍにより、データが対応する出力端子に出力されるのが阻止される。
【００３８】
スイッチ２３０〜２４５からの相補データ信号は、ラッチ回路ＬＡＴにラッチされる。各ラッチ回路ＬＡＴは、図５に示すように、インバータ４１〜４３、トランスファゲート４４、４５、インバータ４６と４７で構成されるフリップフロップ、インバータ４８と４９で構成されるフリップフロップ及びＮＡＮＤゲート５２を有する。ラッチされた相補データ信号は、トランジスタ５１と５２で構成される出力トランジスタ回路ＯＵＴ＿Ｔｒに与えられる。
【００３９】
図１２はデータバスデコーダ２１０の回路図である。他のデータバスデコーダ２１１、２１２及び２１３もデータバスデコーダ２１０と同じ構成である。図１２に示すように、データバスデコーダ２１０はインバータ（ＮＯＴ回路）３１０〜３１３、ＮＯＲゲート３１４〜３１６、ＮＡＮＤゲート３１７〜３２２及び論理回路３２３を有する。論理回路３２３は、出力データ幅が１６ビットであるかどうかを判断する。遅延制御信号ｄ４は、入力端子３０２と３０４に与えられる。遅延制御信号ｄ８は、入力端子３０３に与えられる。デコードされたコラムアドレス信号ｄｃａ０８ｚは入力端子３０１に与えられ、デコードされたコラムアドレス信号ｄｃａ０９ｚは入力端子３００に与えられる。スイッチ制御信号はビットｃｄｄ４ｊｘ、ｃｄｄ４ｋｘ、ｃｄｄ４ｌｘ及びｃｄｄ４ｍｘからなり、それぞれ出力端子３０５〜３０８を介して出力される。
【００４０】
出力データ幅が４ビットの場合には、デコーダ２１０は図１３に示すように動作する。図１３に示すように、ローレベルの信号が出力端子３０５を介して出力され、ハイレベルの信号が出力端子３０６、３０７及び３０８を介して出力される。通常、信号ｄｃａ０８ｚとｄｃａ０９ｚのレベルの組み合わせに従い、出力端子３０５〜３０８のうちの１つのみが「Ｈ」になる。
【００４１】
出力データ幅が８ビットの場合には、デコーダ２１０は図１４に示すように動作する。図１４に示すように、信号ｄｃａ０９ｚとｄｃａ０８ｚとも「Ｌ」であり、他方遅延制御信号ｄ４とｄ８はそれぞれ「Ｌ」と「Ｈ」である。従って、ローレベルの信号が出力端子３０７を介して出力され、ハイレベルの信号が出力端子３０５、３０６及び３０８を介して出力される。信号ｄｃａ０８ｚが「Ｈ」ならば、ローレベルの信号が出力端子３０８から出力され、ハイレベルの信号が出力端子３０５、３０６及び３０７から出力される。出力データ幅が８ビットの場合には、信号ｄｃａ０８ｚのレベルに従い、出力端子３０５と３０６から常にハイレベルの信号が出力され、出力端子３０７又は３０８からローレベルの信号が出力される。
【００４２】
出力データ幅が１６ビットの場合には、デコーダ２１０は図１５に示すように動作する。図１５に示す場合には、遅延制御信号ｄ４とｄ８はいずれも「Ｌ」で、デコードされたコラムアドレス信号ｄｃａ０８ｚとｄｃａ０９ｚはいずれも「Ｌ」である。従って、ローレベル信号が出力端子３０７から出力され、ハイレベル信号が出力端子３０５、３０６及び３０８から出力される。出力データ幅が１６ビットの場合には、ハイレベル信号が常に出力端子３０５、３０６及び３０８を介して出力され、ローレベル信号が出力端子３０７を介して常に出力される。ローレベルの信号を全ての出力端子３０５〜３０８を介して出力することもできる。
【００４３】
他のデータバスデコーダ２１４〜２２５もデコーダ２１０〜２１３と同じように構成されている。
図１６は、信号ｄｃａ０８ｚとｄｃａ０９ｚ及びローレベルの信号が出力される出力端子との関係を示す図である。
図１７は、共通データバススイッチ２３０の一構成例を示す回路図である。図示するように、共通データバススイッチ２３０はインバータ（ＮＯＴゲート）３３４〜３４３とトランスファゲート３５０〜３５３とを有する。便宜上、図１７は４対のデータ線各々の一方のデータ線に関する構成を示している。インバータ３３４〜３３７がそれぞれ接続される入力端子３３０〜３３３は、図１１に示すデータラッチ回路１１３に接続されている。スイッチ制御信号の４つのビットｃｄｄ４ｊｘ，ｃｄｄ４ｋｘ、ｃｄｄ４ｌｘ及びｃｄｄ４ｍｘはそれぞれ、端子３０５、３０６、３０７及び３０８を介してトランスファゲート３５０、３５１、３５２及び３５３に与えられる。前述したように、４つのビットｃｄｄ４ｊｘ，ｃｄｄ４ｋｘ、ｃｄｄ４ｌｘ及びｃｄｄ４ｍｘのいずれか１つは、出力データ幅に応じて「Ｌ」である。トランスファゲート３５０〜３５３の１つで選択された出力データはインバータ３４２と３４３で構成されるフリップフロップでラッチされ、出力端子３５４を介して出力される。出力端子３５４は、例えば図５に示すインバータ４１に接続されている。
【００４４】
ブロックをマスクする場合には、出力端子５３−０〜５３−ｎをハイインピーダンス状態に設定することが好ましい。
図１８は出力端子をハイインピーダンス状態に設定するハイインピーダンス制御回路を備えたＳＤＲＡＭを示す図である。この制御回路は出力回路２０−０〜２０−ｎの各々に設けられ、ＮＯＲゲート３６１、インバータ３６２及びＮＡＮＤゲート３６３を有する。ハイインピーダンス制御信号Ｈｉ−ＺはＮＯＲゲート３６１に与えられ、インバータ３６２を介してＮＯＲゲート３６３にも与えられる。ハイインピーダンス制御信号Ｈｉ−Ｚが「Ｈ」の場合には、ハイレベル信号がトランジスタ５０のゲートに与えられ、ローレベル信号がトランジスタ５１のゲートに与えられる。よって、トランジスタ５０と５１は両方ともオフであり、出力端子５３−０はハイインピーダンス状態になる。ハイインピーダンス制御信号はマスク制御信号と同じで良い。
【００４５】
遅延回路２１内の遅延回路は前述の構成に限定されるものではない。例えば、図５に示す容量６２、６５及び６８を省略しても良い。また、図１９に示すように、インバータ６１と６３の間に抵抗３６４を設けてもよい。このような抵抗をインバータ６４と６６の間及びインバータ６７と６９の間に設けても良い。
以上、本発明を整理すると次の通りである。
（１）タイミング信号に応じて並行して動作し、それぞれが動作状と非動作状態に設定可能な複数の回路と、  動作モードに応じて、前記複数の回路のそれぞれを動作状態と非動作状態に設定する制御回路と、前記複数の回路のうちの動作状態にある回路の個数に応じて、前記タイミング信号を調整するタイミング調整回路とを備えることを特徴とする半導体集積回路。
（２）上記（１）の半導体集積回路であって、前記制御回路は、外部からのモード識別信号から前記動作モードを決定する半導体集積回路。
（３）上記（１）の半導体集積回路であって、前記動作モードを記憶する動作モード記憶回路を備え、前記制御回路は、前記動作モード記憶回路から前記動作モードを読み取る半導体集積回路。
（４）上記（１）から（３）のいずれかに記載の半導体集積回路であって、前記複数の回路はデータ出力回路である半導体集積回路。
（５）上記（４）の半導体集積回路であって、当該半導体集積回路は入出力データのデータ幅が可変であり、前記制御回路は、データ幅に応じて、前記複数の回路のうち動作状態にする回路と非動作状態にする回路の個数を設定し、前記タイミング調整回路は、前記データ出力回路に印加する出力タイミング信号を、動作状態のデータ出力回路が少ない時には多い時より遅くする半導体集積回路。
（６）上記（５）に記載の半導体集積回路であって、当該半導体集積回路は、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）である半導体集積回路。
（７）読出しデータのビット構成が選択可能な半導体記憶装置において、制御信号に応答して動作しメモリセルアレイから読み出されたデータを選択されたビット構成に対応して選択してデータ出力部へ供給するデータ選択回路と、前記制御信号を該データ選択回路に与えるタイミングを選択されたビット構成に応答して調整するタイミング制御部を有することを特徴とする半導体記憶装置。
（８）上記（７）において、前記制御信号は、アドレス情報信号であり、前記タイミング制御部は、該アドレス情報信号の出力タイミングを選択されたビット構成に応答して制御することを特徴とする半導体記憶装置。
（９）上記（７）において、前記制御信号はクロック信号であり、前記データ選択回路は該クロックに応答してデータを保持するラッチ回路を有し、前記タイミング制御部は、前記クロック信号の出力タイミングを選択されたビット構成に応答して制御することを特徴とする半導体記憶装置。
（１０）上記（７）〜（９）のいずれかにおいて。、前記タイミング制御部は、選択信号遅延手段であり、該選択信号遅延手段は、設定されるビット構成に応じて、前記アドレス情報信号を遅延させることを特徴とする半導体記憶装置。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、タイミング信号に応じて並行して動作し、それぞれが動作状態と非動作状態に設定可能な複数の回路を有する半導体装置における動作タイミングを安定化できるので、より高速の動作が可能になる。特にあらかじめ大きなデータ幅に対応できるコアを用意して各種の製品仕様に対応できるようにしたＳＤＲＡＭや動作途中にデータ幅が変更できるＳＤＲＡＭにおけるデータ出力のタイミングが一定になるので、動作周波数を向上できる。
【図面の簡単な説明】
【図１】従来のＳＤＲＡＭのデータ出力回路に関係する部分の構成例を示す図である。
【図２】出力データのマスク構造を説明する図である。
【図３】従来例においてデータ幅が異なる時のデータ出力を示す図である。
【図４】本発明の第１実施例のＳＤＲＡＭの全体構成を示すブロック図である。
【図５】第１実施例のＳＤＲＡＭのデータ出力回路に関係する部分の構成例を示す図である。
【図６】第１実施例におけるデータ幅が異なる時のデータ出力を示す図である。
【図７】図５とは異なるデータ出力回路の構成を示す図である。
【図８】図４に示す遅延回路内の遅延制御信号生成回路の回路図である。
【図９】本発明の第２実施例のＳＤＲＡＭの全体構成を示すブロック図である。
【図１０】図９に示すモード記憶回路の回路図である。
【図１１】図４に示すＩ／Ｏポートのブロック図である。
【図１２】図１１に示す４ビットデータバスデコーダの回路図である。
【図１３】出力データバス幅が４ビットの場合の４ビットデータバスデコーダの動作を示す回路図である。
【図１４】出力データバス幅が８ビットの場合の４ビットデータバスデコーダの動作を示す回路図である。
【図１５】出力データバス幅が１６ビットの場合の４ビットデータバスデコーダの動作を示す回路図である。
【図１６】デコードされたコラムアドレス信号とローレベル信号が出力される出力端子との関係を示す図である。
【図１７】図１１に示す４ビットデータバススイッチ回路の回路図である。
【図１８】ハイインピーダンス制御回路を備えたＳＤＲＡＭの回路図である。
【図１９】別の構成の遅延回路の回路図である。
【符号の説明】
１  メモリセルアレイ
８−１〜８−ｎ  ブロック
１２  制御回路
１３  Ｉ／Ｏポート
２０−１〜２０−ｎ  出力回路
２１  遅延回路
【図１】
0003930198.tif 000004
【図２】
0003930198.tif 000005
【図３】
0003930198.tif 000006
【図４】
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【図５】
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【図６】
0003930198.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003930198.tif 000015
【図１３】
0003930198.tif 000016
【図１４】
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【図１５】
0003930198.tif 000018
【図１６】
0003930198.tif 000019
【図１７】
0003930198.tif 000020
【図１８】
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【図１９】
0003930198.tif 000022