(57)【特許請求の範囲】
【請求項１】
入力クロック信号に基づいて、前記入力クロック信号に同期した遅延クロック信号を生成する半導体集積回路において、
前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、前記入力クロック信号の各周期ごとに制御パルス信号を生成するエッジパルス生成回路と、
各周期における前記制御パルス信号に基づいて、次の周期の前記遅延クロック信号の遅延時間を設定する遅延時間設定回路と、を備え、
前記遅延時間設定回路は、
縦続接続された複数の第１の遅延回路と、
前記複数の第１の遅延回路それぞれに対応して設けられ、対応する前記第１の遅延回路の遅延時間を、前記制御パルス信号を互いに異なる時間遅延させて生成した複数の遅延制御パルス信号に同期させて可変制御する複数の遅延制御回路と、を有し、
前記第１の遅延回路のそれぞれは、前記入力クロック信号を順次伝搬させることを特徴とする半導体集積回路。
【請求項２】
前記第１の遅延回路それぞれは、前記制御パルス信号に基づいて電流駆動力を可変制御可能なインバータ回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記遅延制御回路は、前記第１の遅延回路それぞれに互いに異なる遅延時間を設定することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記遅延制御回路は、
縦続接続された複数の第２の遅延回路を有し、
前記第２の遅延回路それぞれから出力される前記遅延制御パルス信号と前記入力クロック信号とに基づいて、前記第１の遅延回路それぞれの遅延時間を設定することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１の遅延回路は、
第１および第２の電圧端子間に直列接続された第１のPMOSトランジスタ、第２のPMOSトランジスタ、第１のNMOSトランジスタ、および第２のNMOSトランジスタと、
前記第１のPMOSトランジスタに並列接続され前記遅延制御回路によりオン・オフ制御される第３のPMOSトランジスタと、
前記第２のNMOSトランジスタに並列接続され前記遅延制御回路によりオン・オフ制御される第３のNMOSトランジスタと、を有し、
前記第１のPMOSトランジスタと前記第２のNMOSトランジスタとは常にオン状態であることを特徴とする請求項１〜４のいずれかに記載の半導体集積回路。
【請求項６】
前記第１の遅延回路それぞれの遅延時間を固定にするか、可変にするかを切り替える切替回路を備えることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路。
【請求項７】
最終段の前記第１の遅延回路の出力と前記入力クロック信号とに基づいて、前記遅延クロック信号を生成する遅延クロック生成回路と、
前記遅延クロック信号に基づいて、ビット線対の電位差を増幅した信号を出力するか否かを切り替えるセンス動作制御回路と、を備えることを特徴とする請求項１〜６のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力クロック信号に同期させて遅延クロック信号を生成する半導体集積回路に関し、例えばSRAM(Static Random Access Memory)等のセンスアンプのタイミング制御等に用いられる回路に関する。
【０００２】
【従来の技術】
半導体記憶装置、とりわけSRAMは、データの読み出し／書き込みを高速に行えるため、キャッシュメモリなどに広く用いられている。メモリセルから読み出されたデータはビット線対に供給されるが、ビット線対の電位差は微小であるため、センスアンプを用いて増幅する必要がある。
【０００３】
センスアンプの一回路方式であるラッチ型センスアンプは、データ読み出しを高速に行うことができるため、高速メモリなどに採用されている。
【０００４】
図８は従来のSRAMのラッチ型センスアンプ周辺の構成を示す回路図である。図示のように、センスアンプは、フリップフロップを構成するPMOSトランジスタＱ11，Ｑ12およびNMOSトランジスタＱ13，Ｑ14と、ビット線ＢＬ，ＢＬＢの電圧をフリップフロップに取り込むか否かを切り替えるPMOSトランジスタＱ15，Ｑ16と、センスアンプによるセンス動作を行うか否かを切り替えるNMOSトランジスタＱ17と、このNMOSトランジスタＱ17のオン・オフを制御するタイミング生成回路１１とを備えている。
【０００５】
タイミング生成回路１１は、最も簡易な構成としては、図示のように、縦続接続された複数のインバータで構成される。インバータの段数を調整することにより、センスアンプを最適なタイミングで動作させることができる。
【０００６】
ラッチ型センスアンプは、入力クロック信号に同期してセンス動作を行うことから、入力クロック信号の周波数が変化しても正常動作するように、タイミング設計をする必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、図８の回路の場合、目標の動作周波数よりも低い周波数で動作させても、入力クロック信号の立ち上がりからセンスアンプが活性化するまでの時間は変化しないため、センスマージンは増えないという問題がある。
【０００８】
センスマージンがクリティカルになるのは、センスアンプを高速動作させた場合である。例えば、図８の回路において、高速動作時に合わせてセンスアンプの動作タイミングを早めると、低速動作時も同様にセンスアンプの動作タイミングが早まることから、低速動作時でも高速動作時と同様の確率で誤動作するおそれがある。
【０００９】
一方、入力クロック信号の周波数に対して、一定の位相のタイミング信号を得る手法として、ＰＬＬ(Phase Locked Loop)回路等の同期回路を用いることも考えられるが、回路規模が大きくなり、設計も困難になるため、コストアップになるおそれがある。したがって、より簡便な手法が望ましい。
【００１０】
本発明は、このような点に鑑みてなされたものであり、その目的は、入力クロック信号の周波数変化に合わせて遅延クロック信号の遅延時間を簡易かつ迅速に調整することができる半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の一態様によれば、入力クロック信号に基づいて、前記入力クロック信号に同期した遅延クロック信号を生成する半導体集積回路において、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、前記入力クロック信号の各周期ごとに制御パルス信号を生成するエッジパルス生成回路と、各周期における前記制御パルス信号に基づいて、次の周期の前記遅延クロック信号の遅延時間を設定する遅延時間設定回路と、を備え、前記遅延時間設定回路は、縦続接続された複数の第１の遅延回路と、前記複数の第１の遅延回路それぞれに対応して設けられ、対応する前記第１の遅延回路の遅延時間を、前記制御パルス信号を互いに異なる時間遅延させて生成した複数の遅延制御パルス信号に同期させて可変制御する複数の遅延制御回路と、を有し、前記第１の遅延回路のそれぞれは、前記入力クロック信号を順次伝搬させることを特徴とする半導体集積回路が提供される。
【００１２】
請求項１の発明では、制御パルス信号に基づいて、遅延クロック信号の次の周期の遅延時間を設定するため、入力クロック信号の周波数変化に合わせて迅速に遅延クロック信号の遅延時間を調整することができる。
【００１３】
請求項２の発明では、縦続接続された第１の遅延回路の遅延時間を遅延制御回路で制御し、遅延制御回路は制御パルス信号に基づいて第１の遅延回路の遅延時間を制御するため、入力クロック信号の周波数が変化しても迅速に第１の遅延回路の遅延時間を調整することができる。
【００１４】
請求項３の発明では、電流駆動力を可変制御可能なインバータ回路により第１の遅延回路を構成するため、回路構成を簡略化することができる。
【００１５】
請求項４の発明では、第１の遅延回路それぞれに互いに異なる遅延時間を設定するため、入力クロック信号の周波数に最適な遅延時間を設定でき、安定した特性の遅延クロック信号を生成できる。
【００１６】
請求項５の発明では、遅延制御回路内に複数の第２の遅延回路を設けて、第２の遅延回路それぞれの出力により第１の遅延回路それぞれの遅延時間を設定するため、第１の遅延回路それぞれの遅延時間の調整を簡易に行うことができ、遅延制御回路の構成を簡略化できる。
【００１７】
請求項６の発明では、第３のPMOSトランジスタと第３のNMOSトランジスタのオン・オフにより遅延時間を調整するため、簡易かつ迅速に遅延時間を調整できる。
【００１８】
請求項７の発明では、第１の遅延回路それぞれの遅延時間を固定にするか、可変にするかを切り替えることができるため、テストモード時などでは、第１の遅延回路の遅延時間を固定にすることができる。
【００１９】
請求項８の発明では、遅延クロック信号に基づいてセンスアンプのセンス動作の切替制御を行うため、入力クロック信号の周波数に最適なタイミングでセンスアンプのセンス動作を行うことができる。
【００２０】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。
【００２１】
図１は本発明に係る半導体集積回路の一実施形態の回路図である。図１の半導体集積回路は、入力クロック信号ＣＫｉに同期した遅延クロック信号ＳＡＥを生成するものであり、生成した遅延クロック信号ＳＡＥは、例えばSRAM等のセンスアンプのタイミング制御に用いられる。具体的には、遅延クロック信号ＳＡＥは、図８に示したNMOSトランジスタ（センス動作制御回路）Ｑ17のゲート端子に入力される。
【００２２】
図１の半導体集積回路は、入力クロック信号ＣＫｉの立ち下がりエッジを基準としたパルス信号PULSEを生成するパルス発生回路（エッジパルス生成回路）１と、入力クロック信号ＣＫｉを反転させながら順次遅延させる複数のインバータからなるインバータチェーン（第１の遅延回路）２と、インバータチェーン２の出力と入力クロック信号ＣＫｉに基づいて遅延クロック信号ＳＡＥを生成するNANDゲートＧ１およびインバータIV１と、パルス発生回路１の出力信号PULSEを順次遅延させる２組のインバータチェーン３，４と、インバータチェーン２内の各インバータの遅延時間を調整する複数のＮＯＲゲートＧ２〜Ｇ９と、同じくインバータチェーン２内の各インバータの遅延時間を調整する複数のNANDゲートＧ10〜Ｇ17とを備えている。
【００２３】
インバータチェーン２〜４、ＮＯＲゲートＧ２〜Ｇ９およびNANDゲートＧ10〜Ｇ17が遅延時間設定回路に対応し、インバータチェーン３，４、ＮＯＲゲートＧ２〜Ｇ９およびNANDゲートＧ10〜Ｇ17が遅延制御回路に対応し、インバータチェーン３，４が第２の遅延回路に対応し、NANDゲートＧ１およびインバータIV１が遅延クロック生成回路に対応する。
【００２４】
インバータチェーン３，４内の各インバータは、電源端子と接地端子との間に直列接続されたPMOSトランジスタＱ１，Ｑ２（第１および第２のPMOSトランジスタ）およびNMOSトランジスタＱ３，Ｑ４（第１および第２のNMOSトランジスタ）を有し、PMOSトランジスタＱ１には並列にPMOSトランジスタＱ５（第３のPMOSトランジスタ）が接続され、NMOSトランジスタＱ４には並列にNMOSトランジスタＱ６（第３のNMOSトランジスタ）が接続されている。
【００２５】
PMOSトランジスタＱ１とNMOSトランジスタＱ４は常にオン状態であり、PMOSトランジスタＱ５のゲート端子は対応するＮＯＲゲートの出力端子に接続され、NMOSトランジスタＱ６のゲート端子は対応するNANDゲートの出力端子に接続されている。
【００２６】
PMOSトランジスタＱ５とNMOSトランジスタＱ６がオンすれば、インバータチェーン２内の対応するインバータに流れる電流が増えて、このインバータの遅延時間が短くなる。一方、PMOSトランジスタＱ５とNMOSトランジスタＱ６がオフすれば、インバータチェーン２内の対応するインバータに流れる電流が減少して、このインバータの遅延時間が長くなる。
【００２７】
このように、ＮＯＲゲートＧ２〜Ｇ９およびNANDゲートＧ10〜Ｇ17の各出力に応じて、PMOSトランジスタＱ５とNMOSトランジスタＱ６をオン・オフさせることにより、インバータチェーン２内の各インバータの遅延時間を調整することができる。
【００２８】
ＮＯＲゲートＧ２〜Ｇ９は、インバータチェーン３内の偶数段目のインバータの出力端子に接続されており、各ＮＯＲゲートは、対応するインバータの出力信号とパルス発生回路１の出力信号PULSEとの間でＮＯＲ演算を行う。ＮＯＲゲートＧ２〜Ｇ９の出力は、インバータチェーン２内の対応するPMOSトランジスタＱ５のゲート端子に供給される。
【００２９】
パルス発生回路１は、複数のインバータIV２〜IV10とＮＯＲゲートＧ18とを有し、入力クロック信号ＣＫｉの立ち下がりエッジから所定時間遅れた時点から所定幅のパルス信号PULSEを出力する。
【００３０】
図２はパルス発生回路１の出力信号PULSE、NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７、およびＮＯＲゲートＧ２〜Ｇ９の出力ｐ０〜ｐ７の各タイミング図である。例えば、ＮＯＲゲートＧ２〜Ｇ９の出力ｐ０〜ｐ７がローレベルになる期間を比較すると、インバータチェーン２内の最終段のインバータに対応するＮＯＲゲートＧ９の出力ｐ７のローレベル幅が最も短く、初段のインバータに対応するＮＯＲゲートＧ２の出力ｐ０のローレベル幅が最も長い。
【００３１】
一方、NANDゲートＧ10〜Ｇ17は、インバータチェーン４内の偶数段目のインバータの出力端子に接続されており、各NANDゲートＧ10〜Ｇ17は、対応するインバータの出力信号とパルス発生回路１の出力信号PULSEとの間でNAND演算を行う。NANDゲートＧ10〜Ｇ17の出力は、インバータチェーン２内の対応するNMOSトランジスタＧ６のゲート端子に供給される。
【００３２】
NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７がハイレベルになる期間を比較すると、インバータチェーン２内の最終段のインバータに対応するNANDゲートＧ17の出力ｎ７のハイレベル幅が最も短く、初段のインバータに対応するNANDゲートＧ10の出力ｎ０のハイレベル幅が最も長い。
【００３３】
このように、NORゲートＧ２〜Ｇ９とNANDゲートＧ10〜Ｇ17は、インバータチェーン２内の最終段のインバータが最も遅延時間が短くなり、かつ初段側のインバータほど遅延時間が長くなるように、PMOSトランジスタＱ５とNMOSトランジスタＱ６のオン・オフを制御する。
【００３４】
図３および図４は図１の回路内の各部のタイミング図である。図３（ａ）は入力クロック信号ＣＫｉの周期が３nsの場合、図３（ｂ）は４nsの場合、図３（ｃ）は５nsの場合、図４は６nsの場合のタイミングを示している。これらタイミング図には、入力クロック信号ＣＫｉ、インバータチェーンの入力ｂ７、インバータチェーンの出力ｂ０、NANDＧ17の出力ｎ７、およびNANDＧ10の出力ｎ０のタイミングが図示されている。以下、これらタイミング図を用いて、図１の回路の動作を説明する。
【００３５】
まず、入力信号ＣＫｉの周期が３nsの場合について説明する。パルス発生回路１は、入力クロック信号ＣＫｉの立ち下がりエッジ（図３（ａ）の時刻ｔ１）を基準としたパルス信号PULSEを出力する（時刻ｔ２〜ｔ３）。
【００３６】
このパルス信号PULSEをインバータチェーン２は反転させながら遅延させていく。図３（ａ）にはインバータチェーン４の初段の入力ｂ７と、最終段の出力ｂ０の信号波形を示している。NANDゲートＧ10〜Ｇ17は、インバータチェーン４内の対応するインバータの出力と信号ｂ７との間でNAND演算を行う。
【００３７】
NANDゲートＧ10〜Ｇ17の出力がハイレベルであれば、インバータチェーン内２の対応するインバータの遅延時間は短くなり、NANDゲートＧ10〜Ｇ17の出力がローレベルであれば、インバータチェーン２内の対応するインバータの遅延時間は長くなる。
【００３８】
図３（ａ）の場合、インバータチェーン４内の各インバータの出力ｎ０〜ｎ７がハイレベルの期間中に入力クロック信号ＣＫｉがローレベルからハイレベルに変化するため、インバータチェーン２内の各インバータの遅延時間は短くなる。
【００３９】
一方、図３（ｂ）、図３（ｃ）および図４に示すように、入力クロック信号ＣＫｉの周期が長くなるに従って、NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７のうち、入力クロック信号ＣＫｉが立ち上がったときにローレベルになるものが多くなる。また、図３および図４では省略しているが、ＮＯＲゲートＧ２〜Ｇ９の出力ｐ０〜ｐ７についても、入力クロック信号ＣＫｉの周期が長くなるに従ってハイレベルになるものが多くなる。
【００４０】
NANDゲートＧ10〜Ｇ17の出力ｎ０〜ｎ７がローレベルになると、インバータチェーン２内の対応するインバータの遅延時間が長くなるため、出力ｎ０〜ｎ７のうちローレベルになるものが多いほど、また、出力ｐ０〜ｐ７のうちハイレベルになるものが多いほど、インバータチェーン２の遅延時間は長くなる。したがって、入力クロック信号ＣＫｉの周期が長いほど、入力クロック信号ＣＫｉと遅延クロック信号ＳＡＥとの位相差も大きくなる。なお、図３および図４では、入力クロック信号ＣＫｉと遅延クロック信号ＳＡＥとの位相差をΔｔで表している。
【００４１】
このように、本実施形態は、入力クロック信号ＣＫｉのある周期の立ち下がりエッジを基準としてパルス信号PULSEを生成し、このパルス信号PULSEに基づいて、遅延クロック信号ＳＡＥの次の周期での遅延時間を設定する。このため、入力クロック信号ＣＫｉの周期が変化しても、その変化に合わせて、遅延クロック信号ＳＡＥの遅延時間を迅速に変化させることができる。したがって、ラッチ型のセンスアンプのタイミング制御信号として、本実施形態の遅延クロック信号ＳＡＥを利用すれば、センスアンプの動作クロック周波数に合わせてセンス動作タイミングを切り替えることができ、センスアンプの動作マージンが増加する。
【００４２】
図５は本実施形態の半導体集積回路で生成された遅延クロック信号ＳＡＥを用いてセンスアンプのタイミング制御を行う半導体メモリのデータ読み出し系の概略構成を示すブロック図である。
【００４３】
外部から入力された読み出しアドレスは、アドレスレジスタ１１を介してアドレスデコーダ１２に入力されてデコードされ、デコード結果が行選択回路１３と列選択回路１４に入力される。行選択回路１３と列選択回路１４はそれぞれ選択信号を出力し、この選択信号に基づいて、メモリセルアレイ１５内の特定のセルデータが読み出されてセンスアンプ１６ａに供給される。センスアンプ１６ａは、図１と同様の構成のタイミング生成回路１７からの遅延クロック信号SAE1，SAE2に基づいてセンス動作を行う。
【００４４】
図５には、２つのセンスアンプ１６ａ，１６ｂが設けられている。各センスアンプ１６ａ，１６ｂには、タイミング生成回路１７からそれぞれ別個の遅延クロック信号SAE1，SAE2が供給される。すなわち、タイミング生成回路１７内には、図１と同様の回路が２組設けられており、クロックバッファ１８を介して入力される入力クロック信号ＣＫｉに基づいて遅延クロック信号SAE1，SAE2を生成する。センスアンプ１６でセンス（増幅）されたデータは、後段のセンスアンプ１６でさらに増幅された後、データ入出力回路１９を介して外部に出力される。
【００４５】
なお、図１に示した半導体集積回路は、SRAM等のセンスアンプ１６のセンス動作タイミングを切り替えるためにのみ用いられるものではなく、遅延クロック信号ＳＡＥを用いるすべての回路に適用可能である。
【００４６】
また、上述した実施形態では、入力クロック信号ＣＫｉの立ち下がりエッジを基準としてパルス発生回路１でパルス信号PULSEを生成し、このパルス信号PULSEに基づいて次の周期の遅延クロック信号ＳＡＥの遅延時間を調整する例を説明したが、入力クロック信号ＣＫｉの立ち上がりエッジを基準としてパルス発生回路１でパルス信号PULSEを生成してもよい。
【００４７】
また、インバータチェーン３，４は、遅延時間の調整を行うための周波数範囲を広く確保するために設けられており、必須の構成ではない。
【００４８】
また、Ｄ／Ｓ試験等の低周波で試験を行う場合は、インバータチェーン２内の各インバータを高速動作時と同様の内部タイミングにするのが望ましく、この場合、パルス発生回路１の出力PULSEを常にディセーブル状態（図１の場合、ハイレベル固定）にするテストモード切替回路を設ければよい。
【００４９】
図６はテストモード切替回路を有する半導体集積回路の回路図である。図６の回路は、テストモード切替回路を有する以外は、図１の回路と同様に構成されている。テストモード切替回路は、パルス発生回路１とインバータチェーンとの間に接続されたＯＲゲートＧ18で構成されている。このＯＲゲートＧ18は、テストモード時にハイレベルになるTEST信号とパルス発生回路１の出力との間で論理和を演算する。テストモード時は、ＯＲゲートＧ18の出力はハイレベル固定になる。このため、ＮＯＲゲートＧ２〜Ｇ９の出力はローレベル固定になり、NANDゲートＧ10〜Ｇ17の出力はハイレベルに固定になる。したがって、インバータチェーン２内の各インバータの遅延時間は最短になる。
【００５０】
上述した実施形態では、入力クロック信号ＣＫｉの周波数に応じて、インバータチェーン２内の各インバータの遅延時間を略線形に変化させる例を示しているが、入力クロック信号ＣＫｉの周波数に応じてインバータチェーン２内の各インバータの遅延時間を非線形に変化させてもよい。例えば、図７は、入力クロック信号ＣＫｉの周波数に応じて、遅延クロック信号ＳＡＥの遅延時間を非線形に変化させた例を示している。このように、入力クロック信号ＣＫｉの周波数に応じて遅延クロック信号ＳＡＥの遅延時間を非線形に変化させることにより、入力クロック信号ＣＫｉの周波数に最適な遅延クロック信号ＳＡＥを生成することができる。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、入力クロック信号の立ち上がりエッジまたは立ち下がりエッジを基準として生成した制御パルス信号に基づいて、制御パルス信号に対応する周期の次の周期の遅延クロック信号の遅延時間を設定するため、入力クロック信号の周波数変化に応じて、遅延クロック信号の遅延時間を簡易かつ迅速に調整することができる。したがって、遅延クロック信号を用いてセンスアンプのセンス動作の切替制御を行えば、入力クロック信号の周波数に最適なタイミングでセンスアンプのセンス動作を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一実施形態の回路図。
【図２】パルス発生回路１の出力とＮＯＲゲートとNANDゲートの出力のタイミング図。
【図３】図１の回路内の各部のタイミング図。
【図４】図３に続くタイミング図。
【図５】半導体メモリのデータ読み出し系の概略構成を示すブロック図。
【図６】テストモード切替回路を有する半導体集積回路の回路図。
【図７】入力クロック信号の周波数と遅延クロック信号の遅延時間との関係を示す図。
【図８】従来のラッチ型SRAMのセンスアンプ周辺の構成を示す回路図。
【符号の説明】
１  パルス発生回路
２，３，４  インバータチェーン
１１  アドレスレジスタ
１２  アドレスデコーダ
１３  行選択回路
１４  列選択回路
１５  メモリセルアレイ
１６ａ，１６ｂ  センスアンプ
１７  タイミング生成回路
１８  クロックバッファ
１９  データ入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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