(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された少なくとも一つの素子を含む素子ブロックが、底面部を第１導電型埋込層で、側面部を第１導電型分離領域でそれぞれ包囲され、かつ該第１導電型分離領域が第２導電型分離領域で包囲されている半導体装置であって、
上記半導体基板が、
第１導電型半導体基板と、
該第１導電型半導体基板表面に形成された第１導電型エピタキシャル半導体層と、
該第１導電型エピタキシャル半導体層の上に形成された第２導電型エピタキシャル半導体層と
を有し、
上記第１導電型埋込層が、上記第１導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に設けられた、第１の第１導電型埋込層であり、
上記第１導電型分離領域が、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２の第１導電型埋込層に到達している第１導電型半導体層と
を有し、
上記第２導電型分離領域が、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に上記第１の第１導電型埋込層に達しない深さで形成された第２導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２導電型埋込層に到達している第２導電型半導体層と
を有する、
半導体装置。
【請求項２】
上記第２導電型分離領域に、上記第１導電型埋込層及び上記第１導電型分離領域に対して同一電位又は逆バイアスとなる電圧を印加するように構成されている
請求項１記載の半導体装置。
【請求項３】
上記第２導電型分離領域と上記第1導電型エピタキシャル半導体層との間に生じる空乏層が上記第１の第１導電型埋込層に到達している
請求項１記載の半導体装置。
【請求項４】
各素子ブロック毎に上記第１導電型埋込層が独立して設けられている素子ブロックを有する
請求項１記載の半導体装置。
【請求項５】
１個のフォトダイオードで構成される素子ブロックの複数が、共通の上記第１導電型埋込層を有する
請求項１記載の半導体装置。
【請求項６】
更に、絶縁ゲート型電界効果トランジスタを含む素子ブロックとバイポーラトランジスタを含む素子ブロックのいずれか又は両方を含む
請求項１記載の半導体装置。
【請求項７】
上記絶縁ゲート型電界効果トランジスタを含む素子ブロックとバイポーラトランジスタを含む素子ブロックそれぞれがそれぞれの素子ブロック毎に独立して設けられている上記第１導電型埋込層を有する
請求項６記載の半導体装置。
【請求項８】
上記第１導電型半導体基板が、上記第１導電型埋込層を兼用する
請求項１記載の半導体装置。
【請求項９】
第１導電型半導体基板表面に第１の第１導電型埋込層を形成する工程と、
該第１導電型半導体基板面に第１導電型エピタキシャル半導体層を形成する工程と、
該第１導電型エピタキシャル半導体層の半導体素子形成予定領域を包囲する素子分離領域に選択的に上記第１の第１導電型埋込層に達しない深さで第２導電型埋込層を形成する工程と、
該第１導電型エピタキシャル半導体層の該第２導電型埋込層の内方の素子分離領域に、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層を選択的に形成する工程と、
上記第１導電型エピタキシャル半導体層の上に第２導電型エピタキシャル半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２導電型埋込層に到達する第２導電型半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第１導電型埋込層に到達する第１導電型半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
上記第２導電型エピタキシャル半導体層表面近傍に第２導電型拡散層を形成してフォトダイオードのカソード取り出し層を形成する工程を有する
請求項９記載の半導体装置の製造方法。
【請求項１１】
上記第１の第１導電型埋込層を第１導電型半導体基板全面に形成する
請求項９記載の半導体装置の製造方法。
【請求項１２】
半導体基板に形成された少なくとも一つの素子を含む素子ブロックが、底面部に各素子ブロック毎に独立して設けられている第１導電型埋込層を含む第１導電型分離領域で全面的に包囲され、かつ該第１導電型分離領域の側部が第２導電型分離領域で包囲されている半導体装置であって、
上記半導体基板が、
第１導電型半導体基板と、
該第１導電型半導体基板表面に形成された第１導電型エピタキシャル半導体層と、
該第１導電型エピタキシャル半導体層の上に形成された第２導電型エピタキシャル半導体層と
を有し、
上記第１導電型分離領域が、
上記第１導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に各素子ブロック毎に独立して設けられた第１の第１導電型埋込層と、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２の第１導電型埋込層に到達している第１導電型半導体層と
を有し、
上記第２導電型分離領域が、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２導電型埋込層に到達している第２導電型半導体層と
を有する、
半導体装置。
【請求項１３】
上記第２導電型分離領域に、上記第１導電型分離領域に対して同一電位又は逆バイアスとなる電圧を印加するように構成されている
請求項１２記載の半導体装置。
【請求項１４】
第１導電型半導体基板表面の素子ブロック形成予定領域毎に各々選択的に第１の第１導電型埋込層を形成する工程と、
該第１導電型半導体基板面に第１導電型エピタキシャル半導体層を形成する工程と、
該第１導電型エピタキシャル半導体層の各素子ブロックの周囲の素子分離領域に該各素子ブロックを包囲する第２の第１導電型埋込層とこの第２の第１導電型埋込層を包囲する第２導電型埋込層とをそれぞれ上記第１の第１導電型埋込層と垂直方向に離間させて選択的に形成する工程と、
上記第１導電型エピタキシャル半導体層の上に第２導電型エピタキシャル半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第１導電型埋込層に到達する第１導電型半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２導電型埋込層に到達する第２導電型半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板に形成された少なくとも一つの素子を含む素子ブロックが、底面部に各素子ブロック毎に独立して設けられている第１導電型埋込層を含む第１導電型分離領域で全面的に包囲され、かつ該第１導電型分離領域全体が第２導電型分離領域で包囲されている半導体装置であって、
上記半導体基板が、
第２導電型半導体基板と、
該第２導電型半導体基板表面に形成された第１導電型エピタキシャル半導体層と、
該第１導電型エピタキシャル半導体層の上に形成された第２導電型エピタキシャル半導体層と
を有し、
上記第１導電型分離領域が、
上記第２導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に選択的に各素子ブロック毎に独立して設けられた第１の第１導電型埋込層と、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２の第１導電型埋込層に到達している第１導電型半導体層と
を有し、
上記第２導電型分離領域が、
上記第２導電型半導体基板と、
上記第２導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に設けられた第１の第２導電型埋込層と、
上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第２導電型埋込層に到達している第２の第２導電型埋込層と、
上記第２導電型エピタキシャル半導体層の表面から該第２の第２導電型埋込層に到達している第２導電型半導体層と
を有する、
半導体装置。
【請求項１６】
第２導電型半導体基板表面の素子ブロック形成予定領域毎に各々選択的に第１の第１導電型埋込層を選択的に形成すると共に、素子ブロック周囲の分離領域に第１の第２導電型埋込層を選択的に形成する工程と、
該第２導電型半導体基板面に第１導電型エピタキシャル半導体層を形成する工程と、
該第１導電型エピタキシャル半導体層の各素子ブロックの周囲の素子分離領域に各素子ブロックを包囲する第２の第１導電型埋込層を上記第１の第１導電型埋込層と垂直方向に離間させて選択的に形成する工程と、
上記第１導電型エピタキシャル半導体層に該第２の第１導電型埋込層を包囲し、上記第１の第２導電型埋込層に到達する第２の第２導電型埋込層を形成する工程と、
上記第１導電型エピタキシャル半導体層の上に第２導電型エピタキシャル半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第１導電型埋込層に到達する第１導電型半導体層を形成する工程と、
該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第２導電型埋込層に到達する第２導電型半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光素子、バイポーラ素子、ＣＭＯＳ素子等を一つの半導体基板に搭載し、これらの半導体素子の分離を良好にした半導体装置及び製造方法に関し、更に詳しくは、受光素子の場合には隣接するフォトダイオード間での漏れ電流が少なくクロストーク特性に優れ、バイポーラ素子、ＣＭＯＳ素子等の半導体装置の場合には、半導体基板を通して回り込むノイズ、回路動作の干渉を防止できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
多くの素子を一つの半導体基板に集積して半導体集積回路を作るためには、各々の素子がそれぞれ分離されていなければならない。
【０００３】
一般的に、半導体素子の分離は、周囲と底部をｐ型シリコンの分離用拡散層とｐ型基板で取り囲まれたＮ型シリコンの中に素子を作りこみ、Ｐ型シリコン基板の電位を半導体集積回路の最低電位とする。そうすることにより、Ｎ型シリコン部分は、Ｐ型シリコン基板の電位と同じか、正の電位となるため、逆バイアスされたＰＮ接合が形成され、素子間を分離している。
【０００４】
フォトダイオードを複数個ワンチップ化した半導体装置の断面構造の例を図１６に示す。この図には示さないが、同じ半導体基板にはフォトダイオードの他に例えばフォトダイオードの出力を増幅する機能を有するバイポーラ素子などが集積されている。そのため、図１６に示すフォトダイオードを含む半導体装置は、一般的にバイポーラトランジスタの製造方法に従って製造される。
【０００５】
図１６に示す半導体装置は、低濃度のＰ型シリコン基板１１を共通のアノードとするアノードコモンタイプのフォトダイオードのペアＰＤ１とＰＤ２、Ｐ型埋込層１２ａを共通のアノードとするアノードコモンタイプのフォトダイオードのペアＰＤ３とＰＤ４とを有している。Ｐ型半導体基板１１の上にはＮ型エピタキシャル半導体層１３が形成され、Ｐ型半導体基板１１とＰＮ接合を構成している。そのＮ型エピタキシャル半導体層１３の表面にはＮ型拡散層１４が形成され、カソード取り出し層を構成している。フォトダイオードＰＤ１とＰＤ２とは、Ｎ型エピタキシャル半導体層１３とＰ型半導体基板１１の境界領域に形成されたＰ型高濃度埋込層１２ｂとＮ型エピタキシャル半導体層１３表面からそのＰ型高濃度埋込層１２ｂに到達するＰ型分離層１６とから構成されるＰ型分離領域で分離されている。フォトダイオードのＰＤ１とＰＤ２のＮ型エピタキシャル半導体層１３は、それぞれ周囲と底面をＰ型半導体領域１６、１２ａ、１２ｂ、１１で囲まれている。
【０００６】
同様に、Ｐ型埋込層１２ａを共通のアノードとするＰＤ３とＰＤ４のＮ型半導体領域は、Ｎ型エピタキシャル半導体層１３の表面からＰ型埋込層１２ａに到達しているＰ型分離層１６とＰ型埋込層１２ａとで周囲と底面を包囲されて互いに分離されている。
【０００７】
この図１６に示すフォトダイオードには、次のような問題点がある。まず、Ｐ型シリコン基板１１を共通のアノードとするアノードコモンタイプのＰＤ１、ＰＤ２について説明する。これらのフォトダイオード下部のＰ型シリコン基板１１は低濃度であり、少数キャリアの拡散長が長い。そのため、空乏層２０が大きいため受光感度は良いが、アノードであるＰ型シリコン基板１１の寄生抵抗が高く、周波数特性が低いという問題がある。
【０００８】
また、いわゆるクロストーク特性も問題である。即ち、一方のフォトダイオード（図ではＰＤ１）に光が入射した際に、共通のアノードであるＰ型シリコン基板１１中での少数キャリアである電子の拡散長が長いため、他方のフォトダイオードのＰＮ接合部まで少数キャリアである電子が到達し、本来は光が当たっていないため出力電流がゼロであるはずのフォトダイオード（図ではＰＤ２）からも光電流が検出されるいわゆるクロストーク現象が生じる。
【０００９】
このようなクロストーク現象を抑制する目的で、図１７に示すような構造が用いられる。この図１７においては、図１６と共通の構成部分には同一の符号を付してその説明は省略する。このフォトダイオードの構造は、各フォトダイオードの周囲をｐ型埋込層１２ｂとＰ型分離層１６で構成されるＰ型分離領域で包囲している。また、Ｐ型基板１１とｎ型エピタキシャル半導体層１３との境界に設けられたｎ型埋込層１８とＮ型エピタキシャル半導体層表面からＮ型埋込層１８に到達しているＮ型分離層１９で構成されるＮ型分離領域で各フォトダイオードを包囲し、このＮ型分離領域の電位をＰ型シリコン基板１１より高い電位の、例えば半導体集積回路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域とＰ型分離領域との間に生成する空乏層２２によりＰ型シリコン基板１１を走行するキャリアをこのＮ型分離領域で捕獲するものである。
【００１０】
しかし、この図１７に示した構造においても、同図に示すように、Ｐ型シリコン基板１１内部で発生したキャリアは完全にはＮ型分離領域に捕獲されず、Ｐ型シリコン基板１１内部を走行し、フォトダイオードＰＤ１から隣接するフォトダイオードＰＤ２に到達するキャリアも、Ｎ型分離領域がない場合に比べれば良好なものの、クロストーク特性は必ずしも満足できる程度にはなかった。
【００１１】
一方、図１６に戻って、Ｐ型埋込層１２ａを共通のアノードとするアノードコモンタイプのＰＤ３、ＰＤ４、及び図示していないが、Ｎ型埋込層を共通のカソードとするカソードコモンタイプのフォトダイオードでは、Ｐ型埋込層１２ａ、Ｎ型埋込層の内部は高濃度拡散層であるため、少数キャリアの拡散長が短く、光の当たっていない隣接したフォトダイオードまで到達するキャリアが少ないため、クロストークは比較的良好である。
【００１２】
しかしながら、アノードコモンタイプのフォトダイオードＰＤ３、ＰＤ４、カソードコモンタイプのフォトダイオードは、共に埋め込み層位置がシリコン表面からＮ型エピタキシャル層１３の厚さの分だけ深い位置にあり、そのエピタキシャル層の厚さは同時に形成されるバイポーラトランジスタの特性を最適化する厚さ（１〜４μｍ程度）であるため、光の吸収長（７８０μｍの光で９〜１０μｍ）に比べて浅く、空乏層２１が薄い。そのため、Ｐ型埋込層１２ａ内部で再結合する割合が多く、受光感度が低下するという問題がある。
【００１３】
また、バイポーラ素子とＣＭＯＳとを一つの半導体基板に集積するいわゆるＢｉＣＭＯＳにおいても、従来、素子分離が不十分であった。図１８は従来構造のＢｉＣＭＯＳプロセスで製造されたＮＰＮバイポーラトランジスタとＣＭＯＳトランジスタを含む半導体装置の断面構造を示す。
【００１４】
この半導体装置は、Ｐ型半導体基板３１の上にＮ型エピタキシャル半導体層３２が形成され、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されるＣＭＯＳとＮＰＮトランジスタとがＮ型エピタキシャル半導体層に形成されている。ＣＭＯＳのブロックとＮＰＮトランジスタのブロックがそれぞれ素子ブロックとなっており、これらの素子ブロックは、上記図１７と同じくＰ型埋込層３３とＰ型分離層３４とから構成されるＰ型分離領域と、Ｎ型埋込層３６とＮ型分離層３７とから構成されるＮ型分離領域とで包囲され、Ｎ型分離領域の電位をＰ型分離領域より高い電位の、例えば半導体集積回路の電源電圧（Ｖｃｃ）電位とし、Ｎ型分離領域とＰ型分離領域との間に生成する空乏層によりＰ型シリコン基板３１を走行するキャリアをこのＮ型分離領域で捕獲するものである。
【００１５】
バイポーラ素子においては、半導体集積回路中の最低電位（ＧＮＤ）ラインを流れる電流は、Ｐ型シリコン基板３１内部を流れる。この場合、電流の流れるＰ型シリコン基板３１部分は、高抵抗のＰ型シリコン基板３１内部の抵抗により、本来のＧＮＤ電位より上がってしまう。また、Ｐ型シリコン基板３１内部にＡＣ電流が流れる場合、Ｐ型シリコン基板３１とバイポーラ素子のＮ型拡散層３６との間に形成されるＰＮ接合容量も、Ｐ型シリコン基板３１に流れるＡＣ電流の周波数に従って変化する。そのため、このＰＮ接合容量を通してＰ型シリコン基板３１を通して異なる周波数で動作する回路ブロック同士でクロストークが生じ、回路動作の干渉の問題がある。
【００１６】
また、この問題は、バイポーラ素子間の問題にとどまらず、特に、ＢｉＣＭＯＳプロセスにおいては、バイポーラ素子部分とＣＭＯＳ部分の間で顕著である。特に、ＣＭＯＳ部分で発生するノイズがバイポーラ素子部分にＰ型シリコン基板を通じて侵入すると、ノイズがバイポーラ素子で増幅されてしまうという問題がある。
【００１７】
本発明は、上記事情に鑑みなされたもので、第１に、複数の受光素子、とりわけ複数のフォトトランジスタとバイポーラトランジスタ等が同一の半導体基板に形成された半導体装置における隣接するフォトトランジスタ間のクロストークを効果的に抑制し、また、フォトトランジスタの受光感度の改良、フォトトランジスタの周波数特性の改良をすることができる半導体装置を提供することを目的とする。
【００１８】
また、本発明は、第２に、かかる半導体装置の製造方法を提供することを目的とする。
【００１９】
次に、本発明は、第３に、異なる周波数で動作する複数の素子やＢｉＣＭＯＳが形成された半導体装置における素子ブロック間のクロストークやノイズの侵入を防止できる半導体装置を提供することを目的とする。
【００２０】
また、本発明は、第４に、かかる半導体装置の製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明は、まず第１に、半導体基板に形成された少なくとも一つの素子を含む素子ブロックが、底面部を第１導電型埋込層で、側面部を第１導電型分離領域でそれぞれ包囲され、かつ該第１導電型分離領域が第２導電型分離領域で包囲されている半導体装置であって、上記半導体基板が、第１導電型半導体基板と、該第１導電型半導体基板表面に形成された第１導電型エピタキシャル半導体層と、該第１導電型エピタキシャル半導体層の上に形成された第２導電型エピタキシャル半導体層とを有し、上記第１導電型埋込層が、上記第１導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に設けられた、第１の第１導電型埋込層であり、上記第１導電型分離領域が、上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層と、上記第２導電型エピタキシャル半導体層の表面から該第２の第１導電型埋込層に到達している第１導電型半導体層とを有し、上記第２導電型分離領域が、上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に上記第１の第１導電型埋込層に達しない深さで形成された第２導電型埋込層と、上記第２導電型エピタキシャル半導体層の表面から該第２導電型埋込層に到達している第２導電型半導体層とを有する半導体装置を提供する。
【００２２】
第１発明によれば、例えばフォトトランジスタを含む素子ブロックは、底面部と側面部とが第１導電型領域で囲まれ、更にその第１導電型領域の側面部が第２導電型分離領域で囲まれている。そのため、例えば第２導電型分離領域と第１導電型領域の間に逆バイアスの電圧を印加することにより、第２導電型分離領域の周囲に広がる空乏層が形成され、隣接する素子ブロックに向かうキャリアをこの空乏層で取り込み、隣接する素子ブロックに到達するキャリアを極めて少なくすることができるので、クロストーク特性が良好である。
【００２３】
また、素子ブロックを取り囲む第２導電型分離領域に逆バイアスの電圧を印加することにより第２導電型分離領域の周囲に広がる空乏層が、第１導電型埋込層に到達するように条件を設定すれば、素子ブロックは、第２導電型分離領域と第１導電型埋込層と空乏層で取り囲まれることになるので、クロストーク特性はより向上する。
【００２４】
更に、素子ブロックの下方に配置されている第１導電型埋込層は、フォトダイオードのアノード取り出し層として機能することができ、この場合、取り出し配線までの寄生抵抗を低減することができ、これによりフォトダイオードの周波数特性を向上させることが可能である。
【００２５】
また更に、第１導電型埋込層の上に第１導電型エピタキシャル半導体層を設け、更にその上に第２導電型エピタキシャル半導体層を設ける構造とし、フォトトランジスタをこれらのエピタキシャル半導体層に形成し、バイポーラトランジスタを第２導電型エピタキシャル半導体層に形成する構成とすることができる。これにより、最適な厚さの第２導電型エピタキシャル半導体層にバイポーラトランジスタを形成すると共に、深い領域で受光することができるフォトトランジスタを形成することが可能であり、特性の良好なバイポーラトランジスタと受光感度が良好なフォトトランジスタを一つの半導体基板に形成した半導体装置とすることができる。
【００２６】
次に、本発明は、第２に、第１導電型半導体基板表面に第１の第１導電型埋込層を形成する工程と、該第１導電型半導体基板面に第１導電型エピタキシャル半導体層を形成する工程と、該第１導電型エピタキシャル半導体層の半導体素子形成予定領域を包囲する素子分離領域に選択的に上記第１の第１導電型埋込層に達しない深さで第２導電型埋込層を形成する工程と、該第１導電型エピタキシャル半導体層の該第２導電型埋込層の内方の素子分離領域に、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層を選択的に形成する工程と、上記第１導電型エピタキシャル半導体層の上に第２導電型エピタキシャル半導体層を形成する工程と、該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２導電型埋込層に到達する第２導電型半導体層を形成する工程と、該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第１導電型埋込層に到達する第１導電型半導体層を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００２７】
この製造方法によれば、上記第１発明のクロストーク特性が良好で、特性の良好なバイポーラトランジスタ等と受光感度が良好なフォトトランジスタを一つの半導体基板に形成した半導体装置の構造を実現することができる。
【００２８】
次に、本発明は、第３に、半導体基板に形成された少なくとも一つの素子を含む素子ブロックが、底面部に各素子ブロック毎に独立して設けられている第１導電型埋込層を含む第１導電型分離領域で全面的に包囲され、かつ該第１導電型分離領域の側部が第２導電型分離領域で包囲されている半導体装置であって、上記半導体基板が、第１導電型半導体基板と、該第１導電型半導体基板表面に形成された第１導電型エピタキシャル半導体層と、該第１導電型エピタキシャル半導体層の上に形成された第２導電型エピタキシャル半導体層とを有し、上記第１導電型分離領域が、上記第１導電型半導体基板と上記第１導電型エピタキシャル半導体層との境界領域に各素子ブロック毎に独立して設けられた第１の第１導電型埋込層と、上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２の第１導電型埋込層と、上記第２導電型エピタキシャル半導体層の表面から該第２の第１導電型埋込層に到達している第１導電型半導体層とを有し、上記第２導電型分離領域が、上記第１導電型エピタキシャル半導体層と上記第２導電型エピタキシャル半導体層との境界領域に形成され、上記第１の第１導電型埋込層と垂直方向に離間している第２導電型埋込層と、上記第２導電型エピタキシャル半導体層の表面から該第２導電型埋込層に到達している第２導電型半導体層とを有する半導体装置を提供する。
【００２９】
第３の発明の半導体装置は、素子ブロック毎に底面部は各ブロック毎に独立して配置されている第１導電型埋込層を含む第１導電型分離領域で囲まれ、更に素子ブロック毎に側面部は第２導電型分離領域で包囲されている。
【００３０】
そのため、第１導電型埋込層は各素子ブロック毎に独立し、かつ各素子ブロックの周囲を第２導電型分離領域が取り囲んでいるので、異なるブロック間の半導体基板に流れる電流はほとんど同一ブロック内で閉じており、異なるブロック間を流れる電流は極めて少ない。また、例えば第２導電型分離領域と第１導電型分離領域の間に逆バイアスの電圧を印加することにより形成される第２導電型分離領域の周囲に広がる空乏層により、隣接する半導体素子に向かうキャリアは半導体素子を取り囲む第２導電型分離領域に取り囲まれるため、隣接した半導体素子に到達するキャリアを極めて少なくすることができる。
【００３１】
更に、各素子ブロックの側面部のみならず全体を第２導電型領域で囲うことによって素子ブロック間に流れる電流をほぼ完全に抑制することが可能である。
【００３２】
次に、本発明は、第４に、第１導電型半導体基板表面の素子ブロック形成予定領域毎に各々選択的に第１の第１導電型埋込層を形成する工程と、該第１導電型半導体基板面に第１導電型エピタキシャル半導体層を形成する工程と、該第１導電型エピタキシャル半導体層の各素子ブロックの周囲の素子分離領域に該各素子ブロックを包囲する第２の第１導電型埋込層とこの第２の第１導電型埋込層を包囲する第２導電型埋込層とをそれぞれ上記第１の第１導電型埋込層と垂直方向に離間させて選択的に形成する工程と、上記第１導電型エピタキシャル半導体層の上に第２導電型エピタキシャル半導体層を形成する工程と、該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２の第１導電型埋込層に到達する第１導電型半導体層を形成する工程と、該第２導電型エピタキシャル半導体層の素子分離領域において該第２導電型エピタキシャル半導体層の表面から上記第２導電型埋込層に到達する第２導電型半導体層を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００３３】
第４発明の半導体装置の製造方法によれば、各素子ブロックを第１導電型領域で包囲し、かつ側面部を第２導電型分離領域で包囲する上記第３発明の構造を実現することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について具体的に説明するが、本発明は下記の実施の形態に限定されるものではない。なお、本明細書において、高濃度半導体とは、不純物濃度が概略１×１０17〜１×１０21／ｃｍ3 程度の不純物濃度であり、低濃度半導体とは不純物濃度が概略１×１０11〜１×１０16／ｃｍ3 程度を意味する。
【００３５】
［第１実施形態］
図１は、本発明の第１発明にかかる半導体装置の平面構造の一形態を表すもので、この半導体装置は、図１に示す一対のフォトダイオードＰＤ１、ＰＤ２と図示しないバイポーラトランジスタとを同一基板に混載して構成した半導体装置である。このような半導体装置は、例えば光ディスクプレーヤーの光学ピックアップ用受光素子とその出力信号を増幅するバイポーラトランジスタがワンチップ化されたものである。これらのフォトダイオードは、バイポーラトランジスタの製造工程に従って形成されている。
【００３６】
図１に示す半導体装置は、アノードコモンタイプの互いに隣接するフォトダイオードＰＤ１、ＰＤ２を含んでおり、これ以外のフォトダイオードを含む場合がある。各フォトダイオードＰＤ１、ＰＤ２は、Ｐ型基板の上に形成されたエピタキシャル半導体層に設けられている。各フォトダイオードの周囲はＰ型分離領域１５０で包囲され、更にその周囲をＮ型分離領域１５１で包囲され、更にＮ型分離領域の周囲はＰ型領域１５２で囲まれている。図１のＸ−Ｘ線に沿った断面図を図２に示す。
【００３７】
図２に示す半導体装置は、半導体基板が、低濃度Ｐ型シリコン基板１０１と、その上に設けられた低濃度Ｐ型エピタキシャル半導体層１０２と、そのＰ型エピタキシャル半導体層１０２の上に形成された低濃度Ｎ型エピタキシャル半導体層１０３とで構成されている。Ｐ型基板１０１とＰ型エピタキシャル半導体層１０２との境界領域には、Ｐ型半導体基板１０１全体に亘って第１のＰ型高濃度埋込層１０４が形成されている。
【００３８】
また、フォトダイオードＰＤ１、ＰＤ２のそれぞれの周囲を覆って分離領域が形成されている。この分離領域は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタキシャル半導体層１０３との境界領域においてそれぞれのフォトトランジスタを包囲して形成されている第２のＰ型高濃度埋込層１０６とＮ型エピタキシャル半導体層１０３の表面からこのＰ型埋込層１０６に到達している高濃度のＰ型アイソレーション層１０７とを含むＰ型分離領域１５０が形成されている。この第２のＰ型埋込層１０６の下端は、第１のＰ型埋込層１０４と分離して設けられている。
【００３９】
Ｐ型分離領域１５０の外側の領域はＮ型分離領域１５１が形成されており、Ｎ型分離領域１５１は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタキシャル半導体層１０３との境界領域においてそれぞれのフォトトランジスタＰＤ１、ＰＤ２をそれぞれ包囲して形成されているＮ型高濃度埋込層１１０とＮ型エピタキシャル半導体層１０３の表面からこのＮ型埋込層１１０に到達している高濃度Ｎ型プラグイン層１１１とを有する。Ｎ型埋込層１１０の下端は、Ｐ型高濃度埋込層１０４と離間するように設けられている。このＮ型分離領域１５０は、Ｎ型エピタキシャル半導体層表面を覆うシリコン酸化膜１２０に開口したコンタクトホールに形成された配線層１２１に高濃度Ｎ型拡散層１１２を介して接続されており、この配線層１２１にはＰ型シリコン基板１０１と同じか、又は高い電位、例えば回路中の電源電位（Ｖｃｃ）に接続されている。そして、Ｎ型分離領域１５１に所定の電圧を印加することにより生じる空乏層１３０が第１のＰ型高濃度埋込層１０４に到達するようにＮ型高濃度埋込層１１０の下端と第１のＰ型埋込層１０４との距離が設定されている。
【００４０】
更に、Ｎ型エピタキシャル半導体層１０３の表面近傍には、高濃度のＮ型拡散層１１２からなるカソード取り出し部が形成されている。このカソード取り出し部は、シリコン酸化膜１２１に開口したコンタクトホールに形成されたカソード取り出し配線１２２に接続されている。一方、隣接するフォトダイオード、あるいはバイポーラ素子形成領域との境界領域に形成された高濃度Ｐ型アイソレーション層１０７は、シリコン酸化膜１２０に開口されたコンタクトホールに形成されたアノード取り出し配線１２３にＰ型高濃度拡散層１０８を介して接続されている。第１のＰ型高濃度埋込層１０４とカソード取り出し部１１２は、寄生抵抗を低減させる目的で形成されたものである。
【００４１】
これらの分離用配線層１２１、アノード取り出し配線１２２、カソード取り出し配線１２３は、例えば酸化シリコン膜１２５で被覆され、その酸化シリコン上に第２層目の金属配線層１２６が形成されており、更にこの金属配線を覆ってオーバーパッシベーション膜１２７が形成されている。
【００４２】
一方、バイポーラトランジスタ形成領域では、図３に示すように、Ｐ型高濃度埋込層１０４がバイポーラトランジスタ領域のＰ型基板１０１とＰ型エピタキシャル半導体層１０２の境界領域全面に形成されている。Ｎ型エピタキシャル半導体層１０２とＰ型エピタキシャル半導体層１０３の境界領域に形成されているＮ型高濃度埋込層１１０がバイポーラトランジスタ毎に形成され、Ｎ型エピタキシャル半導体層１０３がＮ型高濃度埋込層１１０の上に形成されている。バイポーラトランジスタは、Ｎ型エピタキシャル半導体層１０３に形成されている。このため、表面からＮ型高濃度埋込層１１０までの深さはＮ−エピタキシャル半導体層１０３の厚さのみで決まる。
【００４３】
このようなフォトダイオードＰＤ１、ＰＤ２は、Ｐ型エピタキシャル半導体層１０２とＮ型エピタキシャル半導体層１０３のＰＮ接合領域近傍に空乏層１３１が形成され、光がエピタキシャル半導体層１０２、１０３に照射されると、その光は波長に応じてダイオードＰＤ１、ＰＤ２内で吸収され、電子１６０と正孔１６１を生成する。Ｐ型エピタキシャル半導体層１０２で生成した電子１６０は、Ｎ型シリコン１０３内を通ってカソード取り出し層１１２へ移動し、カソード取り出し配線１２２から外部へ取り出される。また、Ｐ型エピタキシャル半導体層１０２で生じた電子の一部はＰ型高濃度埋込層１０４で再結合して消滅する。Ｎ型エピタキシャル半導体層１０３内では、正孔はＰ型エピタキシャル半導体層１０２内を通ってアノード取り出し電極１２３から外部へ取り出される。
【００４４】
また、Ｎ型分離領域１５０に印加された逆方向バイアス電圧によりＮ型分離領域１１０、１１１の周囲に空乏層１３０が生じ、この空乏層１３０は第１のＰ型高濃度埋込層１０４に達する。
【００４５】
このような態様の半導体素子のフォトダイオードＰＤ１、ＰＤ２の領域においては、第１のＰ型高濃度埋込層１０４がアノードコモンタイプのフォトトランジスタの取り出し層としてフォトトランジスタＰＤ１、ＰＤ２の下部に配置されている。そのため、フォトトランジスタのアノード取り出し配線１２３までの寄生抵抗を低減することができ、フォトトランジスタの周波数特性を向上させることができる。
【００４６】
また、フォトトランジスタＰＤ１、ＰＤ２の側部の周囲はＮ型半導体層であるＮ型高濃度埋込層１１０とＮ型高濃度プラグイン層１１１によって取り囲まれている。上記Ｎ型分離領域１５１とＰ型エピタキシャル半導体層１０２とで形成されるＰＮ接合に逆バイアスを印加すると、空乏層１３０がＮ型埋込領域１５１を覆うようにＮ型埋込領域１５１と第１のＰ型高濃度埋込層１０４の間に形成される。そのため、隣接するフォトダイオードＰＤ１、ＰＤ２のうち、フォトダイオードＰＤ２に光が入力した際に発生するキャリアのうち、隣接した光の当たっていないフォトダイオードＰＤ１に向かうキャリアも、フォトダイオードＰＤ２を取り囲むＮ型分離領域１５１に取り込まれるため、隣接したフォトダイオードＰＤ１に到達するキャリアを極めて少なくすることができる。
【００４７】
更に、Ｎ型分離領域１５１に印加する電圧と、Ｎ型埋込層１１０の下端とＰ型高濃度埋込層１０４との距離との関係をＮ型分離領域１５１の周囲に広がる空乏層１３０が第１のＰ型埋込層１０４にまで到達する条件に設定すれば、図２に示すように、フォトダイオードＰＤ１、ＰＤ２間は、高濃度半導体層１０４、１５１、及び空乏層１３０で取り囲まれるので、電子の移動が妨げられてクロストーク特性は更に良好になる。
【００４８】
また、フォトダイオードＰＤ１、ＰＤ２の領域においては、Ｐ型高濃度埋込層１０４の上には、従来のように低濃度のＮ−エピタキシャル半導体層が直接配置されているのではなく、低濃度のＰ型エピタキシャル半導体層１０２を介して低濃度Ｎ型エピタキシャル半導体層１０３が設けられている。従って、この領域では、表面からＰ型高濃度埋込層１０４までの厚さ、言い換えればフォトダイオードとして機能する半導体層の深さは、Ｎ型型エピタキシャル半導体層１０３の厚さとＰ型エピタキシャル半導体層１０２の厚さの和によって決まる。
【００４９】
一方、図３に示すバイポーラ素子形成領域においては、Ｎ型埋込層１１０の上にはＰ型エピタキシャル半導体層は存在せず、Ｎ型エピタキシャル半導体層１０３が直接Ｎ型埋込層１１０の上に形成されているので、表面からＮ型埋込層１１０までの深さは、Ｎ型エピタキシャル半導体層１０３の厚さのみで決まる。
【００５０】
従って、Ｎ型エピタキシャル半導体層１０３の厚さは、ＮＰＮバイポーラトランジスタの特性を最適化させることができるような厚さにすることだけを考慮して決定でき、例えば１〜２μｍ程度という比較的小さい値を採用することができる。
【００５１】
一方、フォトダイオードＰＤ１、ＰＤ２領域では、このようなバイポーラトランジスタの特性に合わせてＮ型エピタキシャル半導体層１０３の厚さを薄くしても、Ｐ型エピタキシャル半導体層１０２を十分厚く形成すれば、結局ＰＮ接合面は表面から十分深い位置に形成されることとなり、アノードコモンタイプのフォトダイオードＰＤ１、ＰＤ２の特性（受光感度）を最適化させるための条件を満たすことができる。
【００５２】
即ち、アノードコモンタイプのフォトダイオード形成領域においては、少数キャリアの拡散長が短いことから受光感度の低下の要因となるＰ型高濃度埋込層１０４を十分深い位置に形成したり、あるいは受光波長に応じて最適な深さに配置することが可能である。従って、Ｐ型エピタキシャル半導体層１０２の厚さはこのようなフォトトランジスタの特性を最適化する観点から決定できる。一方、Ｎ−型エピタキシャル半導体層の厚さは上述したようにバイポーラトランジスタの高速性を十分確保するというような観点から十分薄く設定できる。
【００５３】
また、アノードコモンタイプのフォトダイオードＰＤ１、ＰＤ２形成領域におけるＰＮ接合は、低濃度のＰ型エピタキシャル半導体層１０２と低濃度のＮ型エピタキシャル半導体層１０３という共に低濃度層からなるので、図２に示すように空乏層１３１幅が十分広がり、ＰＮ接合容量を下げることができ、応答速度を向上させることが可能となる。
【００５４】
このように、本実施形態の半導体装置は、フォトダイオード間のクロストークを低減させることができる。また、バイポーラトランジスタ形成領域に要求される形成条件とアノードコモンタイプのフォトダイオードに要求される形成条件とを同時に満足させることができる。
【００５５】
なお、本実施形態においては、Ｐ型高濃度埋込層１０４はＰ型シリコン基板１０１とＰ型エピタキシャル半導体層１０２の境界領域全面に形成されているので、Ｐ型高濃度埋込層１０４を形成する代わりに高濃度のＰ型シリコン基板を用いることが可能である。
【００５６】
次に、図１〜図３に示した構造の半導体装置を製造する工程について図４〜図６を参照しながら説明する。
【００５７】
まず、抵抗率２０Ω・ｃｍ程度のＰ型シリコン基板１０１に表面に通常の熱酸化法により例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、ボロン（Ｂ＋）をシリコン基板１０１全面に例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 でイオン注入する。
【００５８】
次に、例えば１２００℃の窒素雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図４に示すように、Ｐ型シリコン基板１０１表面にＰ型高濃度埋込層１０４が形成される。
【００５９】
次に、Ｐ型エピタキシャル半導体層１０２を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させる。
【００６０】
そして、Ｐ型エピタキシャル半導体層１０２の表面に、通常の熱酸化法により、例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、フォトダイオードの周囲の分離領域、及び図示していないがバイポーラトランジスタ部分にフォトレジストをマスクとして選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン注入する。更に、上記分離領域においてリンを注入した内方にフォトレジストをマスクとして選択的にボロン（Ｂ＋）を、例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオン注入する。
【００６１】
次に、例えば１２００℃の窒素雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図５に示すように、素子分離領域におけるＮ型埋込層１１０及び第２のＰ型埋込層１０６が形成される。
【００６２】
次に、Ｎ型エピタキシャル半導体層を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図６に示すような構造を得る。
【００６３】
その後は通常のバイポーラトランジスタの製造フローに従った製造方法でバイポーラトランジスタとフォトダイオードを製造することができる。
【００６４】
例えば、熱酸化法によりＮ型エピタキシャル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、バイポーラトランジスタのアイソレーション部とフォトダイオードのアノード取り出し部分にボロンを選択的に例えばエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ2 でイオン注入する。その後、１１００℃で８０分間窒素雰囲気中でアニールすることによりＰ型アイソレーション層１０７を第２のＰ型埋込層１０６に接続する。これにより、バイポーラトランジスタのアイソレーションを行う。
【００６５】
次に、ＮＰＮトランジスタ部分にＰ型ベースを形成するため、ボロンを例えば３０ｋｅＶで１×１０14／ｃｍ2 の条件で選択的にイオン注入し、活性化アニールを９００℃の窒素雰囲気下で３０分行う。
【００６６】
次に、ＮＰＮトランジスタのベースの金属配線との接触部分、及びフォトダイオードのアノードと金属配線との接触部分であるＰ型拡散層１０８を形成するため、ＢＦ2 をエネルギー５０ｋｅＶ、ドーズ量１×１０15／ｃｍ2 の条件でイオン注入する。更に、ＮＰＮトランジスタのエミッタとコレクタと金属配線との接触部分、及びフォトダイオードＰＤ１、ＰＤ２のＮ型エピタキシャル半導体層表面近傍のカソード取り出し層である高濃度Ｎ型半導体層１１２を形成するため、例えば砒素をエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ2 の条件でイオン注入し、次にアニールを１０００℃で２０分、窒素ガス雰囲気下で行って不純物を活性化する。
【００６７】
次に、シリコン酸化膜１２０を例えばＣＶＤ法により６００ｎｍ程度堆積し、その後、バイポーラトランジスタとフォトトランジスタのそれぞれのコンタクト孔を開口し、Ｔｉ／ＴｉＯをそれぞれ３０ｎｍ及び７０ｎｍ程度スパッタリングにより堆積した後、アルミニウムをスパッタリングにより６００ｎｍ程度堆積し、これをパターニングしてアルミニウム配線１２１、１２２、１２３を形成する。
【００６８】
その後、層間膜としてシリコン酸化膜１２５を例えばプラズマＣＶＤ法により１μｍ程度堆積し、次に第２層アルミニウム配線用のコンタクトホールを開口し、アルミニウム１２６をスパッタリングにより堆積した後、これをパターニングして第２層アルミニウム配線を形成する。その後、オーバーパッシベーション膜として例えばシリコンナイトライド１２７を７００ｎｍ程度堆積して図２、図３の構造を得ることができる。
【００６９】
このような半導体装置の製造方法によれば、フォトトランジスタの寄生抵抗を低くし、周波数特性を向上させる第１のＰ型高濃度埋込層１０４をＰ型基板１０１上の全面に形成した後、Ｐ型エピタキシャル半導体層１０２をフォトダイオードの特性に最適な厚さで形成し、更にフォトダイオード周囲、及び素子ブロック周囲に選択的にＮ型埋込層１１０を形成してフォトダイオードのクロストークを抑制し、Ｎ型エピタキシャル半導体層１０３をＰ型エピタキシャル半導体層の上にバイポーラトランジスタの特性が最適となる厚さで形成することができる。
【００７０】
従って、クロストークが低減し、周波数特性が良好で高感度なフォトトランジスタと、特性の良好なバイポーラトランジスタとを同一基板に混載した半導体装置を製造することができる。
【００７１】
［第２実施形態］
本実施形態は、第３発明にかかる半導体装置であり、本発明をＢｉＣＭＯＳに適用したものである。
【００７２】
図７は、本発明をＢｉＣＭＯＳ半導体装置に適用した半導体装置の平面構造を表すものである。この半導体装置は、バイポーラトランジスタと、ＮＭＯＳとＰＭＯＳとから構成されるＣＭＯＳとを同一基板に混載して構成したＢｉＣＭＯＳ半導体装置の平面構造を示す。バイポーラトランジスタ部が一つの素子ブロックを構成し、ＣＭＯＳ部が一つの素子ブロックを構成し、これらの素子ブロック相互は分離領域で分離されている。
【００７３】
本発明では、例えば電気的に分離が必要な各々のバイポーラトランジスタ毎、バイポーラトランジスタで構成される領域、ＭＯＳトランジスタのみで構成された領域、更にバイポーラトランジスタ素子とＭＯＳトランジスタの混在回路、あるいはバイポーラトランジスタ素子同士で構成されたブロックのうち、動作周波数等の回路特性が異なる領域を一つの素子ブロックとして構成し、これらの素子ブロック相互を分離領域で電気的に分離して、これらの素子ブロック間の回路動作の干渉などを低減できる。
【００７４】
図７のＹ−Ｙ’線に沿った断面構造の一形態を図８に示す。図８に示す半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される第１素子ブロックと、ＮＰＮバイポーラトランジスタのバイポーラ素子で構成された第２素子ブロックを有し、これらの第１素子ブロックと第２素子ブロックは、共に素子分離領域で囲まれ相互に電気的に分離されている。
【００７５】
この半導体装置は、半導体基板が、低濃度Ｐ型シリコン基板２０１と、Ｐ型シリコン基板２０１上に形成された低濃度Ｐ型エピタキシャル半導体層２０２と、Ｐ型エピタキシャル半導体層２０２の上に形成されたＮ型エピタキシャル半導体層２０３とを有する。Ｐ型シリコン基板２０１とＰ型エピタキシャル半導体層２０２との境界領域には、第１素子ブロックには、第１素子ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層２０４ａが形成され、第２素子ブロックには、第２素子ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０４ｂが形成されている。これらの第１のＰ型高濃度埋込層２０４ａ、２０４ｂは、これらの間に低濃度Ｐ型シリコン基板２０１と低濃度Ｐ型エピタキシャル半導体層２０２が存在し、相互に分離されている。
【００７６】
第１素子ブロックは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯＳトランジスタ素子ブロックである。図８では１つのＣＭＯＳトランジスタのみを示している。Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＮ型埋込層２１０に達するＮウエル２１１が形成され、ＰＭＯＳがこのＮウエル２１１に形成されている。また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に選択的に高濃度Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＰ型埋込層２０６に達するＰウエル２０７が形成され、ＮＭＯＳがこのＰウエル２０７に形成されている。
【００７７】
一方、第２素子ブロックは、バイポーラトランジスタが多数設けられたブロックであり、図８では一つのＮＰＮバイポーラトランジスタを示している。第２素子ブロックでは、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３の境界領域に選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＮ型型埋込層２１０に達するＮウエル２１１が形成され、ＮＰＮトランジスタがこのＮウエル２１１に形成されている。
【００７８】
これらの素子ブロックの間の分離領域には、Ｎ型分離領域が設けられている。このＮ型分離領域は、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に形成されたＮ型高濃度埋込層２１０と、Ｎ型エピタキシャル半導体層２０３の表面からＮ型高濃度埋込層２１０に達している高濃度Ｎ型プラグイン層２１２とを有する。また、このＮ型分離領域は、分離配線層２２１に高濃度Ｎ型拡散層２１３を介して接続されており、この配線層２２１にはＰ型シリコン基板２０１と同じか、又は高い電位、例えば回路中の電源電位（Ｖｃｃ）に接続されている。このようなＮ型素子分離領域により、素子ブロック間が完全にＰＮ接合分離されている。
【００７９】
一方、同一素子ブロック内に存在するＣＭＯＳ相互、バイポーラトランジスタ相互の分離は、これらがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分離されている。このＰ型素子分離領域は、底面部の第１のＰ型高濃度埋込層２０４ａ、２０４ｂ、Ｐ型エピタキシャル半導体層２０２、及び分離領域においてＮ型エピタキシャル半導体層２０３とＰ型エピタキシャル半導体層２０２との境界領域に形成された第２のＰ型埋込層２０６とＮ型エピタキシャル半導体層２０３の表面からＰ型埋込層２０６に到達しているＰ型アイソレーション層２０８とを有する。そして、Ｐ型分離領域は、半導体装置で最も低い電位と配線２２２で接続されている。
【００８０】
このような構成のＢｉＣＭＯＳ半導体装置は、同一素子ブロック内では、素子ブロック全体に亘る第１の高濃度埋込層２０４ａ、２０４ｂが設けられていることにより、Ｐ型素子分離領域の電位は安定している。
【００８１】
一方、異なる素子ブロック間では、第１のＰ型高濃度埋込層２０４ａ、２０４ｂは各素子ブロック毎に独立して分割されており、Ｐ型シリコン基板２０１の濃度は薄く、更に、各素子ブロックをＮ型埋込層２１０とＮ型プラグイン層２１１とから構成されるＮ型分離領域が取り囲み、異なる素子ブロック間にこのＮ型分離領域が設けられているので、異なる素子ブロック間のＰ型素子分離領域の抵抗が高く、Ｐ型素子分離領域に流れる電流は、ほとんど同一素子ブロック内で閉じており、異なる素子ブロック間を流れる電流は極めて少ない。
【００８２】
従って、異なる素子ブロック間のＰ型シリコン基板部分を回り込んで流れる電流が極めて少ないので、このような電流に起因するノイズ、回路動作の干渉も極めて低減することができる。
【００８３】
次に、図８に示したＢｉＣＭＯＳ半導体装置の製造方法について説明する。まず、抵抗率２０Ω・ｃｍ程度のＰ型シリコン基板の表面に通常の熱酸化法により例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、ボロン（Ｂ＋）を各素子ブロック毎に開口するパターンのフォトレジストをマスクとして選択的に、例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオン注入する。
【００８４】
次に、例えば１２００℃の窒素雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図９に示すように、Ｐ型シリコン基板２０１表面に各素子ブロック毎のＰ型高濃度埋込層２０４ａ、２０４ｂが形成される。
【００８５】
次に、低濃度Ｐ型エピタキシャル半導体層２０２を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させる。
【００８６】
そして、Ｐ型エピタキシャル半導体層２０２の表面に、通常の熱酸化法により、例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、素子ブロック周囲の素子分離領域、ＮＰＮバイポーラトランジスタ部分、ＰＭＯＳトランジスタ部分にフォトレジストをマスクとして選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン注入する。更に、上記分離領域においてリンを注入した内方領域とＮＭＯＳトランジスタ部分にフォトレジストをマスクとして選択的にボロン（Ｂ＋）を例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオン注入する。
【００８７】
次に、例えば１２００℃の窒素雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図１０に示すように、Ｎ型埋込層２１０及び第２Ｐ型埋込層２０６が形成される。
【００８８】
次に、Ｎ型エピタキシャル半導体層２０３を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図１１に示すような構造を得る。
【００８９】
その後は通常のＢｉＣＭＯＳの製造フローに従った製造方法で図８に示した半導体装置を製造することができる。
【００９０】
例えば、熱酸化法によりＮ型エピタキシャル半導体層表面に１０ｎｍ程度の酸化膜を形成した後、Ｐウエル２０７領域にボロンを例えばエネルギー１５０ｋｅＶ、ドーズ量５×１０12／ｃｍ2 の条件でイオン注入する。そして、Ｎウエル２１１領域にリンを例えばエネルギー１８０ｋｅＶ、ドーズ量１×１０12／ｃｍ2 の条件でイオン注入する。続いて、１１００〜１２００℃の温度でアニールを行うことによりＰウエル２０７、Ｎウエル２１１を形成する。
【００９１】
次に、バイポーラトランジスタの分離領域にボロンを選択的に例えばエネルギー５０ｋｅＶ、ドーズ量５×１０15／ｃｍ2 でイオン注入する。そして、バイポーラトランジスタの分離領域とコレクタ取り出し領域に選択的にリンを例えばエネルギー７０ｋｅＶ、ドーズ量８×１０16／ｃｍ2 の条件でイオン注入する。その後、１１００℃で８０分間窒素雰囲気中でアニールすることによりＰ型アイソレーション層２０８をＰ型埋込層２０６に接続し、また、Ｎ型拡散層２１２をＮ型埋込層２１０に接続する。これにより、同一素子ブロック内の素子のアイソレーションと素子ブロック間のアイソレーションを行う。
【００９２】
次に、ＭＯＳトランジスタの製造に入り、Ｎ型エピタキシャル半導体層に熱酸化膜を形成し、次にシリコン窒化膜を堆積した後、これらをパターニングしてＰＭＯＳ、ＮＭＯＳ、ＮＰＮトランジスタ形成領域をそれぞれシリコン窒化膜で覆う。
【００９３】
その後、シリコン窒化膜をマスクとしてＮ型エピタキシャル半導体層表面を選択的に酸化し、素子分離用のフィールド酸化膜２２０を形成する。
【００９４】
シリコン窒化膜を除去した後、ＮＰＮトランジスタ部分にＰ型ベースを形成するため、ボロンを例えば３０ｋｅＶで１×１０14／ｃｍ2 の条件で選択的にイオン注入し、活性化アニールを９００℃に窒素雰囲気下で３０分行う。
【００９５】
次に、Ｎ型分離領域、ＮＰＮトランジスタのトランジスタのコレクタ取り出し部、エミッタ形成用の例えばリンを選択的にイオン注入し、更にベース取り出し部、Ｐ型分離領域の接続部用にホウ素をイオン注入する。
【００９６】
次に、ＭＯＳトランジスタのゲート酸化膜を形成し、続いてポリシリコンを堆積した後パターニングすることによりゲート電極２２１を形成する。その後は、ＬＤＤ用のイオン注入を行い、ゲート電極の側壁にサイドウオールを形成し、更にソース・ドレインのイオン注入を行い、ＭＯＳトランジスタを完成する。その後は、第１実施形態と同様に、シリコン酸化膜の形成、コンタクト孔の開口、配線層の形成等の工程を経て図８に示した構造を得ることができる。
【００９７】
このような半導体装置の製造方法によれば、同一の素子ブロック内の素子分離領域の電位を安定させる第１のＰ型高濃度埋込層２０４ａ、２０４ｂをＰ型基板上の素子ブロック毎に分割して形成し、このＰ型高濃度埋込層２０４ａ、２０４ｂを分離するＰ型エピタキシャル半導体層２０２を形成し、更に素子ブロック周囲に選択的にＮ型埋込層２１０及びＰ型埋込層２０６を形成した後、バイポーラトランジスタやＭＯＳトランジスタを形成するＮ型エピタキシャル半導体層２０３をＰ型エピタキシャル半導体層２０２の上に形成する。これにより、Ｎ型エピタキシャル半導体層２０３に形成された半導体素子は、Ｐ型分離領域で包囲され、更にこのＰ型分離領域がＮ型分離領域２１０、２１２で分離され、素子ブロック間に流れる電流が極めて少なく、この電流に起因するノイズ、回路動作の干渉も極めて少ない半導体装置を製造することができる。
【００９８】
［第３実施形態］
本実施形態は、上記第２実施形態の変形であり、本発明をＢｉＣＭＯＳに適用したものである。この実施形態の平面構造は、図７に示したものと同一であり、その説明は省略する。また、第２実施形態の構造と同一構成部分には同一の符号を付す。
【００９９】
本実施形態は、例えば各々のバイポーラトランジスタ毎、バイポーラトランジスタのみで構成される領域、ＭＯＳトランジスタのみで構成された領域、あるいはバイポーラトランジスタとＭＯＳトランジスタの混在回路、更にバイポーラトランジスタ素子同士で構成されたブロックのうち、動作周波数等の回路特性が異なる領域を一つの素子ブロックとして構成し、これらの素子ブロック相互を分離領域で電気的に分離して、これらの素子ブロック間の回路動作の干渉などを低減できる。
【０１００】
図７のＹ−Ｙ’線に沿った本実施形態の断面構造図１２に示す。図１２に示す半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される第１素子ブロックと、ＮＰＮバイポーラトランジスタのバイポーラ素子で構成された第２素子ブロックを有し、これらの第１素子ブロックと第２素子ブロックは、共に素子分離領域で囲まれ相互に電気的に分離されている。
【０１０１】
この半導体装置は、半導体基板が、低濃度Ｎ型シリコン基板２３０と、Ｎ型シリコン基板２３０上に形成された低濃度Ｐ型エピタキシャル半導体層２０２と、Ｐ型エピタキシャル半導体層２０２の上に形成されたＮ型エピタキシャル半導体層２０３とを有する。Ｎ型シリコン基板２３０とＰ型エピタキシャル半導体層２０２との境界領域には、第１素子ブロックには、第１素子ブロック領域全体に亘る１個の第１のＰ型高濃度埋込層２０４ａが形成され、第２素子ブロックには、第２素子ブロック全体に亘る１個の第１のＰ型高濃度埋込層２０４ｂが形成されている。
【０１０２】
第１素子ブロックは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとがＣＭＯＳを構成するＭＯＳトランジスタ素子ブロックである。図１２では１このＣＭＯＳトランジスタのみを示している。Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＮ型埋込層２１０に達するＮウエル２１１が形成され、ＰＭＯＳがこのＮウエル２１１に形成されている。また、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に選択的に高濃度Ｐ型埋込層２０６が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＰ型埋込層２０６に達するＰウエル２０７が形成され、ＮＭＯＳがこのＰウエル２０７に形成されている。
【０１０３】
一方、第２素子ブロックは、バイポーラトランジスタが多数設けられたブロックであり、図１２では一つのＮＰＮバイポーラトランジスタを示している。第２素子ブロックでは、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３の境界領域に選択的に高濃度Ｎ型埋込層２１０が形成され、Ｎ型エピタキシャル半導体層２０３表面からこのＮ型型埋込層２１０に達するＮウエル２１１が形成され、ＮＰＮトランジスタがこのＮウエル２１１に形成されている。
【０１０４】
これらの素子ブロックは、完全にＮ型分離領域で包囲されている。このＮ型分離領域は、Ｎ型シリコン基板２３０、第１のＰ型高濃度埋込層２０４間の領域においてＮ型シリコン基板２３０とＰ型エピタキシャル半導体層２０２との境界領域に設けられた第１のＮ型高濃度埋込層２１２と、Ｐ型エピタキシャル半導体層２０２とＮ型エピタキシャル半導体層２０３との境界領域に形成され、Ｎ型高濃度埋込層２１２に接続されている第２のＮ型高濃度埋込層（上記第２実施形態におけるＮ型高濃度埋込層と同一）２１０と、Ｎ型エピタキシャル半導体層２０３の表面からＮ型高濃度埋込層２１０に達している高濃度Ｎ型プラグイン層２１２とを有する。また、このＮ型分離領域は、分離配線層２２１に高濃度Ｎ型拡散層２１３を介して接続されており、この配線層２２１にはＰ型シリコン基板２０１と同じか、又は高い電位、例えば回路中の電源電位（Ｖｃｃ）に接続されている。このようなＮ型素子分離領域により、素子ブロック間が完全にＰＮ接合分離されている。
【０１０５】
一方、同一素子ブロック内に存在するＣＭＯＳ相互、バイポーラトランジスタ相互の分離は、これらがそれぞれＰ型素子分離領域で包囲されてＰＮ接合分離されている。このＰ型素子分離領域は、底面部の第１のＰ型高濃度埋込層２０４ａ、２０４ｂと、Ｐ型エピタキシャル半導体層２０２と、分離領域においてＮ型エピタキシャル半導体層２０３とＰ型エピタキシャル半導体層２０２との境界領域に形成された第２のＰ型埋込層２０６と、Ｎ型エピタキシャル半導体層２０３の表面からＰ型埋込層２０６に到達しているＰ型アイソレーション層２０８とを有する。そして、Ｐ型分離領域は、半導体装置で最も低い電位と配線２２２で接続されている。
【０１０６】
このような構成のＢｉＣＭＯＳ半導体装置は、同一素子ブロック内では、素子ブロック全体に亘る第１の高濃度埋込層２０４ａ、２０４ｂが設けられていることにより、Ｐ型素子分離領域の電位は安定している。
【０１０７】
一方、各々の素子ブロックのＰ型素子分離領域は、更にＮ型シリコン基板２３０、第１のＮ型高濃度埋込層２１２、第２のＮ型埋込層２１０、及びＮ型プラグイン層２１２を含むＮ型分離領域で包囲され、完全にＰＮ接合分離されている。
【０１０８】
従って、異なる素子ブロック間の基板部分を回り込んで流れる電流はなく、このような電流に起因するノイズ、回路動作の干渉も完全に防止することができる。
【０１０９】
次に、図１２に示した構造の半導体装置を製造する方法について説明する。まず、抵抗率２０Ω・ｃｍ程度のＮ型シリコン基板２３０の表面に通常の熱酸化法により例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成する。次に、各素子ブロック周囲部分の分離領域にフォトレジストをマスクとして選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、ドーズ量４×１０15／ｃｍ2 の条件でイオン注入する。また、ボロン（Ｂ＋）を各素子ブロック毎に開口するパターンのフォトレジストをマスクとして選択的に、例えばエネルギー５０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオン注入する。
【０１１０】
次に、例えば１２００℃の窒素雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図１３に示すように、Ｎ型シリコン基板２３０表面に分離領域におけるＮ型高濃度埋込層２１２及び各ブロック毎の第１のＰ型埋込層２０４ａ、２０４ｂが形成される。
【０１１１】
次に、Ｐ型エピタキシャル半導体層２０２を例えば膜厚２０μｍ、抵抗率２０Ω・ｃｍで成長させる。
【０１１２】
そして、Ｐ型エピタキシャル半導体層２０２の表面に、通常の熱酸化法により、例えば１００ｎｍ程度の膜厚のシリコン酸化膜を形成した後、素子ブロック周囲の素子分離領域、ＮＰＮバイポーラトランジスタ部分、ＰＭＯＳトランジスタ部分にフォトレジストをマスクとして選択的にリン（Ｐ＋）を例えばエネルギー５０ｋｅＶ、ドーズ量８×１０14／ｃｍ2 の条件でイオン注入する。更に、上記分離領域においてリンを注入した内方領域とＮＭＯＳトランジスタ部分にフォトレジストをマスクとして選択的にボロン（Ｂ＋）を例えばエネルギー３０ｋｅＶ、ドーズ量２．５×１０15／ｃｍ2 の条件でイオン注入する。
【０１１３】
次に、例えば１２００℃の窒素（Ｎ2 ）雰囲気中で８０分程度アニール（熱処理）を行い、上記工程でイオン注入された不純物イオンを活性化した後、更に例えば１２００℃のウエット酸素（Ｈ2 ＋Ｏ2 ）雰囲気中で２０分程度アニール（熱処理）を行い、イオン注入時のダメージに起因する格子欠陥を酸化除去する。そして、フッ酸（ＨＦ）を用いてシリコン酸化膜をエッチング除去する。これにより、図１４に示すように、第１のＮ型高濃度埋込層２１２に接続する第２のＮ型埋込層２１０、及び第２のＰ型埋込層２０６が形成される。
【０１１４】
次に、Ｎ型低濃度エピタキシャル半導体層２０２を例えば膜厚２μｍ、抵抗率１Ω・ｃｍで成長させ、図１５に示すような構造を得る。
【０１１５】
その後は第２実施形態で説明した通常のＢｉＣＭＯＳの製造フローに従った製造方法で図１２に示した半導体装置を製造することができる。
【０１１６】
このような半導体装置の製造方法によれば、同一の素子ブロック内の素子分離領域の電位を安定させる第１のＰ型埋込層２０４ａ、２０４ｂをＮ型基板２３０上の素子ブロック領域毎に分割して形成すると共に、Ｎ型埋込層２１２を第１のＰ型高濃度埋込層２０４ａ、２０４ｂの周囲に形成して各素子ブロックを分離した後、Ｐ型エピタキシャル半導体層２０２を形成し、更に素子ブロック周囲に選択的にＮ型埋込層２１０を形成した後、バイポーラトランジスタやＭＯＳトランジスタを形成するＮ型エピタキシャル半導体層２０３をＰ型エピタキシャル半導体層２０２の上に形成する。
【０１１７】
これにより、Ｎ型エピタキシャル半導体層に形成された半導体素子は、素子ブロック毎にＮ型分離領域でＰＮ接合分離され、素子ブロック間に電流が流れず、この電流に起因するノイズ、回路動作の干渉もない半導体装置を製造することができる。
【０１１８】
上記第１実施形態では、第１のＰ型高濃度埋込層を半導体基板上に全面に形成したが、バイポーラトランジスタ部分等におけるＰ型高濃度埋込層は、第２実施形態、第３実施形態に示したような各素子ブロック毎に独立した形態であることが好ましい。
【０１１９】
従って、本発明では、フォトトランジスタで構成される素子ブロック毎にＮ型分離領域で包囲され、かつこれらのフォトトランジスタで構成される素子ブロックが共通の第１のＰ型高濃度埋込層を有し、更に同一半導体基板に、Ｎ型分離領域で素子分離され、それぞれの素子ブロック毎に独立した第１のＰ型高濃度埋込層を有するバイポーラトランジスタとＭＯＳトランジスタの少なくとも一つ以上が形成された半導体装置が含まれる。即ち、本発明は、上記第１実施形態と、第２実施形態又は第３実施形態を一つの半導体装置として構成し、フォトトランジスタとＢｉＣＭＯＳが一つの半導体基板に形成された半導体装置も含むことは勿論である。
【０１２０】
【発明の効果】
本発明の第１発明の半導体装置は、例えばフォトトランジスタ間のクロストークを低減し、更にフォトトランジスタとバイポーラトランジスタとを混載する場合に、これらの特性をそれぞれ最適化することが可能である。
【０１２１】
本発明の第２発明の半導体装置の製造方法によれば、このような第１発明にかかる半導体装置を確実に製造することができる。
【０１２２】
本発明の第３発明の半導体装置は、例えばバイポーラトランジスタ、ＣＭＯＳ、ＢｉＣＭＯＳ等の集積回路を構成する素子ブロックを相互に分離して相互の回路動作の干渉を防止することができる。
【０１２３】
本発明の第４発明の半導体装置の製造方法によれば、このような第３発明の半導体装置を確実に製造することができる。
【図面の簡単な説明】
【図１】本発明にかかる第１実施形態の半導体装置の一形態におけるフォトトランジスタの部分の平面構造を示す平面図である。
【図２】図１のＸ−Ｘ’線に沿った断面構造を示す断面図である。
【図３】図２の半導体装置のバイポーラトランジスタ部分を示す断面図である。
【図４】図２の断面構造の半導体装置を製造する工程を説明する断面図である。
【図５】図４に続く工程を示す断面図である。
【図６】図５に続く工程を示す断面図である。
【図７】本発明にかかる第２実施形態及び第３実施形態の半導体装置の平面構造の一形態を示す平面図である。
【図８】図７のＹ−Ｙ’線に沿った断面構造の一形態を示す断面図である。
【図９】図７に示す断面構造の半導体装置を製造する工程を示す断面図である。
【図１０】図９に続く工程を示す断面図である。
【図１１】図１０に続く工程を示す断面図である。
【図１２】本発明にかかる第３実施形態の半導体装置の断面構造の一形態を示す断面図である。
【図１３】図１２の断面構造を製造する工程を説明する断面図である。
【図１４】図１３に続く工程を示す断面図である。
【図１５】図１４に続く工程を示す断面図である。
【図１６】従来のフォトトランジスタの一形態の断面構造を示す断面図である。
【図１７】従来のフォトトランジスタの他の形態の断面構造を示す断面図である。
【図１８】従来のＢｉＣＭＯＳの一形態の断面構造を示す断面図である。
【符号の説明】
１０１…Ｐ型シリコン基板、１０２…Ｐ型エピタキシャル半導体層、１０３…Ｎ型エピタキシャル半導体層、１０４…Ｐ型高濃度埋込層、１０６…Ｐ型高濃度埋込層、１０７…Ｐ型アイソレーション層、１１０…Ｎ型高濃度埋込層、１１１…Ｎ型プラグイン層、１１２…Ｎ型拡散層、１２１…分離用配線、１２２…カソード配線、１２３…アノード配線、２０１…Ｐ型シリコン基板、２０２…Ｐ型エピタキシャル半導体層、２０３…Ｎ型エピタキシャル半導体層、２０６…Ｐ型高濃度埋込層、２０７…Ｐウエル、２０８…Ｐ型アイソレーション層、２１０…Ｎ型高濃度埋込層、２１１…Ｎウエル、２１２…Ｎ型プラグイン層、２１３…Ｎ型拡散層、２３０…Ｎ型シリコン基板
【図１】
0003918220.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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