(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置のリフレッシュ方法において、
リフレッシュリクエストが発生すると、この時のリフレッシュ用ローアドレスをラッチする段階と、
前記半導体メモリ装置の外部から正常動作命令が入力されたか否かを判断する段階と、
前記正常動作命令が入力されなかったと判断された場合に、前記ラッチされたリフレッシュ用ローアドレスをそのまま維持する段階と、
前記正常動作命令が入力されたと判断された場合に、この時の正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとを比較する段階と、
比較の結果、前記正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが互いに異なる場合にのみ前記ラッチされたリフレッシュ用ローアドレスをデコーディングしてリフレッシュ用ワードラインを活性化させる段階とを具備することを特徴とする半導体メモリ装置のリフレッシュ方法。
【請求項２】
前記リフレッシュ方法は、
前記リフレッシュリクエストがスタンバイ状態で生じた場合に、前記ラッチされたリフレッシュ用ローアドレスを直ちにデコーディングして前記リフレッシュ用ワードラインを活性化させる段階をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置のリフレッシュ方法。
【請求項３】
前記リフレッシュ方法は、
前記比較の結果、前記正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが同じ場合に、前記ラッチされたリフレッシュ用ローアドレスをそのまま維持する段階をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置のリフレッシュ方法。
【請求項４】
前記正常動作と前記リフレッシュ動作とが同時に行われることを特徴とする請求項１に記載の半導体メモリ装置のリフレッシュ方法。
【請求項５】
前記正常動作用ローアドレスは、前記ラッチされたリフレッシュ用ローアドレスのデコーディング中に同時にデコーディングされて正常動作用ワードラインを活性化させることを特徴とする請求項１に記載の半導体メモリ装置のリフレッシュ方法。
【請求項６】
前記リフレッシュリクエストは、前記半導体メモリ装置の内部で発生することを特徴とする請求項１に記載の半導体メモリ装置のリフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置のリフレッシュ方法に関する。
【０００２】
【従来の技術】
種々の半導体メモリ装置のうちＤＲＡＭは、集積度が高く速度が比較的速いため、様々な応用分野で多様に使われている。ＤＲＡＭの集積度が高い理由はデータを保存するメモリセルが一つのトランジスタと一つのキャパシタとより構成され、他のメモリ装置のメモリセルに比べて構成が簡単でセル面積が小さいからである。
【０００３】
ところが、ＤＲＡＭメモリセルではキャパシタに保存されたデータの電位が漏れにより徐々に低下する。したがって、ＤＲＡＭでは周期的にメモリセルをアクセスしてキャパシタに保存されたデータをリフレッシュさせる。
【０００４】
現在、ＤＲＡＭでのリフレッシュ方法には、自動リフレッシュとセルフリフレッシュとがある。自動リフレッシュは、ＤＲＡＭの正常動作中に所定のタイミング区間が割当てられ、その割当てられた区間で行われる。一方、セルフリフレッシュは、ＤＲＡＭがスタンバイ状態に移行したときに行われる。したがって、正常動作中に行われる自動リフレッシュはメモリコントローラのタイミング損失を誘発する一方、スタンバイ状態で行われるセルフリフレッシュはメモリコントローラのタイミング損失を誘発しない。このような自動リフレッシュとセルフリフレッシュの動作は当業者に公知のものであるのでここで詳細な説明は略する。
【０００５】
一方、最近になって、ＤＲＡＭメモリセルでメモリアレイを構成しつつスタティックＲＡＭインターフェースを有する擬似ＳＲＡＭが研究され商品化されている。擬似ＳＲＡＭでは、メモリセルアクセス時間ｔＲＣ内で正常動作のためのアクセス時間とリフレッシュのためのアクセス時間とが独立的に共に割当てられる。したがって、正常動作のための実際のアクセス時間が約３０ないし３５ナノ秒であるにも拘わらず、リフレッシュのための時間を考慮してメモリセルアクセス時間ｔＲＣは約７０ナノ秒以上に設定される。
【０００６】
このようにメモリセルアクセス時間ｔＲＣ内で正常動作のためのアクセス時間とリフレッシュのためのアクセス時間とを独立的に割当てるべき理由は、ＤＲＡＭセル構造の限界のためである。すなわち、ＤＲＡＭセル構造では、正常動作のためのアクセスとリフレッシュのためのアクセスとが重複する場合に誤動作が起こりうるので、このような重複を避けるために、メモリセルアクセス時間ｔＲＣ内で正常動作のためのアクセス時間とリフレッシュのためのアクセス時間とが独立的に割当てられる。
【０００７】
図１は、従来のリフレッシュ方法で起こりうる問題点を説明するためのＤＲＡＭセルアレイブロックの構造を示す図面である。ここで、リフレッシュ動作時は、メモリセルアレイブロック１００のワードラインＷＬ１が活性化され、ビットラインＢＬ１ないしＢＬ８、及びセンスアンプＳ１ないしＳ８に連結されたメモリセルＭ１１ないしＭ１８がアクセスされると仮定する。リフレッシュ動作が実行される間に、正常動作のために同じメモリセルアレイブロック１００のワードラインＷＬ４が活性化され、ビットラインＢＬ１ないしＢＬ８、及びセンスアンプＳ１ないしＳ８を共有する他のメモリセルＭ２１ないしＭ２８がアクセスされると、ビットラインＢＬ１ないしＢＬ８、及びセンスアンプＳ１ないしＳ８に相異なるデータが載せられて誤動作が発生しうる。
【０００８】
したがって、前述したように従来の技術では同じメモリセルアレイブロックで正常動作のためのアクセスとリフレッシュのためのアクセスとが重複されることを避けるために、メモリセルアクセス時間ｔＲＣ内で正常動作のためのアクセス時間とリフレッシュのためのアクセス時間が独立的に割当てられる。これによってメモリセルアクセス時間ｔＲＣが長くなるという欠点がある。
【０００９】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的課題は、メモリセルアクセス時間を短縮しつつリフレッシュを正常に実行することができる半導体メモリ装置のリフレッシュ方法を提供するところにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面による半導体メモリ装置のリフレッシュ方法は、前記半導体メモリ装置の内部でリフレッシュリクエストが発生すると、この時のリフレッシュ用ローアドレスをラッチする段階と、前記半導体メモリ装置の外部から正常動作命令が入力されたか否かを判断する段階と、前記正常動作命令が入力されると、この時の正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとを比較する段階と、比較の結果、前記正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが互いに異なる場合にのみ前記ラッチされたリフレッシュ用ローアドレスをデコーディングしてリフレッシュ用ワードラインを活性化させる段階とを具備することを特徴とする。
【００１１】
前記本発明の一面による半導体メモリ装置のリフレッシュ方法は、前記リフレッシュリクエストがスタンバイ状態で生じると、前記ラッチされたリフレッシュ用ローアドレスを直ちにデコーディングして前記リフレッシュ用ワードラインを活性化させる段階をさらに具備する。
【００１２】
また、前記本発明の一面による半導体メモリ装置のリフレッシュ方法は、前記正常動作命令が入力されなかった場合に、前記ラッチされたリフレッシュ用ローアドレスをそのまま維持する段階と、前記比較の結果、前記正常動作用ローアドレスのブロック選択ビットと前記ラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが同じ場合に、前記ラッチされたリフレッシュ用ローアドレスをそのまま維持する段階をさらに具備する。
【００１３】
前記正常動作用ローアドレスは、望ましくは、前記ラッチされたリフレッシュ用ローアドレスのデコーディング中に同時にデコーディングされて正常動作用ワードラインを活性化させる。すなわち、前記正常動作と前記リフレッシュ動作とが同時に行われることが望ましい。
【００１４】
前記技術的課題を達成するための本発明の他の一面による半導体メモリ装置のリフレッシュ方法は、リフレッシュ動作がリクエストされるとリフレッシュ動作のためのローアドレスをラッチする段階と、前記半導体メモリ装置のモードを判定する段階と、前記半導体メモリ装置のモードがスタンバイモードである時、前記リフレッシュ動作のためにラッチされた前記ローアドレスをデコーディングすることによって前記リフレッシュ動作のためのワードラインを活性化させる段階とを具備することを特徴とする。
【００１５】
前記本発明の他の一面による半導体メモリ装置のリフレッシュ方法は、前記半導体メモリ装置のモードがビジーモードである時、正常動作命令が前記半導体メモリ装置に入力されるか否かを判定する段階をさらに具備する。
【００１６】
前記本発明の他の一面による半導体メモリ装置のリフレッシュ方法は、前記正常動作命令が入力されると正常動作のためのローアドレスのブロック選択ビットと前記リフレッシュ動作のためにラッチされたローアドレスのブロック選択ビットを比較する段階と、比較の結果、前記正常動作のためのローアドレスのブロック選択ビットと前記リフレッシュ動作のためにラッチされたローアドレスのブロック選択ビットとが互いに異なる場合にのみ前記リフレッシュ動作のためにラッチされたローアドレスをデコーディングしてリフレッシュのためのワードラインを活性化させる段階とをさらに具備する。
【００１７】
また、前記本発明の他の一面による半導体メモリ装置のリフレッシュ方法は、前記半導体メモリ装置のモードを前記スタンバイモードに変えるために前記半導体メモリ装置にスタンバイモード信号を入力させる段階をさらに具備する。
【００１８】
前記スタンバイモード信号は前記半導体メモリ装置の余分のピンを通じて前記半導体メモリ装置に入力される。
【００１９】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２０】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ構成要素を示す。
【００２１】
図２は、本発明の望ましい実施形態によるリフレッシュ方法を説明するためのフローチャートである。
【００２２】
図２を参照すれば、本発明の望ましい実施形態によるリフレッシュ方法は、段階１ないし段階６よりなる。まず、半導体メモリ装置の内部でリフレッシュリクエストが発生すると（段階１）、その時のリフレッシュ用ローアドレスをラッチする（段階２）。次に、半導体メモリ装置の外部から正常動作命令、すなわち書込み命令または読出し命令が入力されたか否かを判断する（段階３）。正常動作命令が入力されていなければ（段階３で「いいえ」）、ラッチされたリフレッシュ用ローアドレスをそのまま維持する。
【００２３】
正常動作命令が入力されていれば（段階３で「はい」）、正常動作用ローアドレスのブロック選択ビットとラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが同一であるかどうかを比較する（段階４）。通常は、ローアドレスの上位ビットがブロック選択ビットに該当し、ブロック選択ビットはそれに対応するメモリセルアレイブロックを選択する役割をする。
【００２４】
段階４での比較の結果、正常動作用ローアドレスのブロック選択ビットとラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが同じであった場合には、すなわち正常動作のためにアクセスされるメモリセルアレイブロックとリフレッシュのためにアクセスされるメモリセルアレイブロックとが同一であった場合には（段階４で「はい」）、ラッチされたローアドレスをそのまま維持し、次の正常動作命令及び次の正常動作用ローアドレスが入力されるまで動作をホールドする。この場合は、正常動作用ローアドレスは、デコーディングされて正常動作用ワードラインを活性化させる。すなわちリフレッシュ動作は行われず、正常動作だけが行われる。
【００２５】
段階４での比較の結果、正常動作用ローアドレスのブロック選択ビットとラッチされたリフレッシュ用ローアドレスのブロック選択ビットとが互いに異なった場合には、すなわち正常動作のためにアクセスされるメモリセルアレイブロックとリフレッシュのためにアクセスされるメモリセルアレイブロックとが互いに異なった場合には（段階４で「いいえ」）、前記ラッチされたリフレッシュ用ローアドレスをデコーディングしてリフレッシュ用ワードラインを活性化させる（段階５）。この時、正常動作用ローアドレスは同時にデコーディングされて正常動作用ワードラインを活性化させる。すなわち互いに異なる二つのメモリセルアレイブロックに対してリフレッシュ動作と正常動作が同時に行われる。
【００２６】
一方、スタンバイ状態（スタンバイモード）においては、リフレッシュリクエストがスタンバイ状態で発生したかどうかを判断して（段階６）、リフレッシュリクエストがスタンバイ状態で発生しなかった場合には（段階６で「いいえ」）、次のリフレッシュリクエストが発生するまで待つ。リフレッシュリクエストがスタンバイ状態で発生した場合には（段階６で「はい」）、ラッチされたリフレッシュ用ローアドレスを直ちにデコーディングしてリフレッシュ用ワードラインを活性化させる（段階５）。すなわち、リフレッシュリクエストがスタンバイ状態で発生すればリフレッシュ動作が直ちに行われる。
【００２７】
図３は、本発明の望ましい実施形態によるリフレッシュ方法を説明するためのＤＲＡＭセルアレイの構造を示す図面である。ここでＭ３１ないしＭ３８はメモリセルを示し、ＢＬ１ないしＢＬ８はビットラインを示し、ＷＬ１及びＷＬ４はワードラインを示す。Ｓ１ないしＳ２はセンスアンプを示し、Ｄ１ないしＤ３はワードラインドライバーを示す。
【００２８】
本発明の望ましい実施形態によるリフレッシュ方法では、リフレッシュのためにメモリセルアレイブロック３００をアクセスしようとする時、正常動作、すなわち書込み動作または読出し動作のために既にメモリセルアレイブロック３００がアクセスされた場合には、リフレッシュのためにメモリセルアレイブロック３００はアクセスされない。同様に、リフレッシュのためにメモリセルアレイブロック３０１をアクセスしようとする時、正常動作のために既にメモリセルアレイブロック３０１がアクセスされた場合には、リフレッシュのためにメモリセルアレイブロック３０１はアクセスされない。
【００２９】
言い換えれば、正常動作のためにアクセスされるメモリセルアレイブロックとリフレッシュのためにアクセスされるメモリセルアレイブロックとが同じ場合にはそのメモリセルアレイブロックに対して正常動作だけ行われる。
【００３０】
正常動作のためにアクセスされるメモリセルアレイブロックとリフレッシュのためにアクセスされるメモリセルアレイブロックとが同一であるかどうかは、前述したように正常動作用ローアドレスのブロック選択ビットとリフレッシュ用ローアドレスのブロック選択ビットとを比較することによって判断される。
【００３１】
本発明の望ましい実施形態によるリフレッシュ方法では、正常動作のためにアクセスされるメモリセルアレイブロックとリフレッシュのためにアクセスされるメモリセルアレイブロックとが互いに異なる場合にのみ正常動作とリフレッシュ動作が同時に行われる。例えば、正常動作のためにメモリセルアレイブロック３０１がアクセスされ、リフレッシュのためにメモリセルアレイブロック３００がアクセスされる場合にメモリセルアレイブロック３０１に対する正常動作とメモリセルアレイブロック３００に対するリフレッシュ動作が同時に行われる。
【００３２】
より詳細には、リフレッシュリクエストが発生すれば、その時のリフレッシュ用ローアドレス、例えばメモリセルアレイブロック３００のワードラインＷＬ１を選択するローアドレスをラッチする。次に正常動作命令が入力されれば、その時の正常動作用ローアドレス、例えばメモリセルアレイブロック３０１のワードラインＷＬ４を選択するローアドレスのブロック選択ビットと前記ラッチされたワードラインＷＬ１を選択するローアドレスのブロック選択ビットとが同じかどうかを比較する。この場合には両者が互いに異なるので、正常動作のためにメモリセルアレイブロック３０１のワードラインＷＬ４が活性化され、これと同時にリフレッシュのためにメモリセルアレイブロック３００のワードラインＷＬ１が活性化される。
【００３３】
したがって、メモリセルアレイブロック３０１のワードラインＷＬ４に連結されたメモリセルＭ３５ないしＭ３８に対する正常動作と、メモリセルアレイブロック３００のワードラインＷＬ１に連結されたメモリセルＭ３１ないしＭ３４に対するリフレッシュ動作が同時に行われる。
【００３４】
正常動作命令が入力される時の正常動作用ローアドレスのブロック選択ビットが前記ラッチされたワードラインＷＬ１を選択するローアドレスのブロック選択ビットと同じ場合には、ワードラインＷＬ１は活性化されず、したがってワードラインＷＬ１に連結されたメモリセルＭ３１ないしＭ３４に対するリフレッシュ動作は行われない。
【００３５】
前述した本発明の望ましい実施形態によるリフレッシュ方法は、例えば、ＤＲＡＭ、擬似ＳＲＡＭ、及びＵｔＲＡＭ（Ｕｎｉ  ｔｒａｎｓｉｓｔｏｒ  ＲＡＭ）等に適用できるが、次の２つの前提条件が保障されねばならない。
【００３６】
第一に、正常動作中に所定の期間内に少なくとも互いに異なる二つのメモリセルアレイブロックに対するアクセスを各々一回ずつ行わねばならない。その理由は、本発明の望ましい実施形態によるリフレッシュ方法では、リフレッシュリクエストが発生すればその時のリフレッシュ用ローアドレスがラッチされるが、このラッチされたリフレッシュ用ローアドレスは次のリフレッシュリクエストによる新しいリフレッシュ用ローアドレスにアップデートされる前に処理されねばならないからである。
【００３７】
第二に、スタンバイ状態を示す情報を入力するための別のピンが必要である。すなわち、リフレッシュデューティサイクル時間以上の比較的長時間スタンバイ状態を維持するためには別のピンを通じてスタンバイ状態を示す情報を入力しなければならない。別のピンを通じてスタンバイ状態を示す情報が入力されれば半導体メモリ装置はスタンバイモードに移行し、この時、半導体メモリ装置内部でリフレッシュリクエストが発生する場合にはリフレッシュ動作が直ちに行われる。
【００３８】
以上説明したように本発明によるリフレッシュ方法においては、同じメモリセルアレイブロックでは正常動作のためのアクセスとリフレッシュのためのアクセスとが重複されることが防止され、互いに異なるメモリセルアレイブロックでは正常動作のためのアクセスとリフレッシュのためのアクセスが同時に行われうる。したがって、メモリセルアクセス時間ｔＲＣを短縮しつつリフレッシュが正常に行われうるという長所がある。
【００３９】
以上、図面と明細書で最適実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって当業者であれば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まらねばならない。
【００４０】
【発明の効果】
前述したように本発明によるリフレッシュ方法は、メモリセルアクセス時間を短縮しつつリフレッシュを正常に実行することができる。
【図面の簡単な説明】
【図１】従来のリフレッシュ方法で発生できる問題点を説明するためのＤＲＡＭセルアレイブロックの構造を示す図面である。
【図２】本発明の望ましい実施形態によるリフレッシュ方法を説明するためのフローチャートである。
【図３】本発明の望ましい実施形態によるリフレッシュ方法を説明するためのＤＲＡＭセルアレイの構造を示す図面である。
【図１】
0003867001.tif 000002
【図２】
0003867001.tif 000003
【図３】
0003867001.tif 000004