(57)【特許請求の範囲】
【請求項１】
半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する段階と、
酸素を含む第１雰囲気下で、２００〜６００℃（ただし、６００℃は除く）の範囲内で選択され、前記上部電極の酸化温度より低い第１温度で前記上部電極が形成された半導体基板を第１熱処理する段階と、
酸素を含まない第２雰囲気下で、３００〜９００℃の範囲内で選択され、前記第１温度より高い第２温度で前記第１熱処理された半導体基板を第２熱処理する段階とを含むことを特徴とする半導体メモリ素子のキャパシタ製造方法。
【請求項２】
前記下部電極はドーピングされたポリシリコン、金属、電気伝導性金属窒化物または電気伝導性金属酸化物よりなることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３】
前記下部電極はドーピングされたポリシリコン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ２またはＩｒＯ２よりなる単一膜またはこれらの複合膜より構成されることを特徴とする請求項２に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項４】
前記誘電体膜はＴａ２Ｏ５、ＴｉＯ２、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）またはＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）よりなる単一膜またはこれらの複合膜よりなることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項５】
前記上部電極はＲｕ、Ｐｔ、Ｉｒ、ＲｕＯ２またはＩｒＯ２よりなることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項６】
前記第１熱処理段階で前記第１雰囲気は酸素を０．０１〜１００体積％の濃度で含むことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項７】
前記第１熱処理段階で前記第１雰囲気はＯ２、Ｎ２ＯまたはＯ３ガスを含むことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項８】
前記第１熱処理段階で、前記第１雰囲気は不活性ガスをさらに含むことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項９】
前記第２熱処理段階で、前記第２雰囲気は不活性ガス雰囲気であることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１０】
前記第２熱処理段階で、前記第２雰囲気は高真空雰囲気であることを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１１】
前記第１熱処理段階はＲＴＰ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓｉｎｇ）ファーネスで行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１２】
前記第１熱処理段階及び第２熱処理段階は同じチャンバでインサイチュー（ｉｎ−ｓｉｔｕ）で行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１３】
前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１４】
前記シリコン窒化膜を形成する段階は、ドーピングされたポリシリコンからなる前記下部電極をＮＨ３雰囲気下で熱処理する段階を含むことを特徴とする請求項１３に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１５】
前記シリコン窒化膜はＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されることを特徴とする請求項１３に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１６】
前記シリコン窒化膜は５〜３０Åの厚さに形成されることを特徴とする請求項１３に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１７】
前記誘電体膜を熱処理して結晶化させる段階は酸素を含む雰囲気下で行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１８】
前記誘電体膜を熱処理して結晶化させる段階は２００〜８００℃の温度下で行うことを特徴とする請求項１７に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項１９】
前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気下で行うことを特徴とする請求項１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２０】
前記誘電体膜を熱処理して結晶化させる段階は５００〜８００℃の温度下で行うことを特徴とする請求項１９に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２１】
半導体基板上に下部電極を形成する段階と、
前記下部電極上にＴａ２Ｏ５膜よりなる誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上にＲｕよりなる上部電極を形成する段階と、
酸素を含む第１雰囲気下で、３００〜５００℃の範囲内で選択され、前記上部電極の酸化温度より低い第１温度で前記上部電極が形成された半導体基板を第１熱処理する段階と、
酸素を含まない第２雰囲気下で、５００〜７００℃の範囲内で選択され、第１温度より高い第２温度で前記第１熱処理された半導体基板を第２熱処理する段階とを含むことを特徴とする半導体メモリ素子のキャパシタ製造方法。
【請求項２２】
前記下部電極はドーピングされたポリシリコン、金属、電気伝導性金属窒化物または電気伝導性金属酸化物よりなることを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２３】
前記下部電極はドーピングされたポリシリコン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ２またはＩｒＯ２よりなる単一膜またはこれらの複合膜より構成されることを特徴とする請求項２２に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２４】
前記誘電体膜を熱処理して結晶化させる段階は酸素を含む雰囲気下で行うことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２５】
前記誘電体膜を熱処理して結晶化させる段階は２００〜８００℃の温度下で行うことを特徴とする請求項２４に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２６】
前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気下で行うことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２７】
前記誘電体膜を熱処理して結晶化させる段階は５００〜８００℃の温度下で行うことを特徴とする請求項２６に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２８】
前記第１熱処理段階で、前記第１雰囲気は酸素を０．０１〜１００体積％の濃度で含むことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項２９】
前記第１熱処理段階で前記第１雰囲気はＯ２、Ｎ２ＯまたはＯ３ガスを含むことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３０】
前記第１熱処理段階は３５０〜４５０℃の温度で行うことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３１】
前記第１熱処理段階で、前記第１雰囲気は不活性ガスをさらに含むことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３２】
前記第２熱処理段階で、前記第２雰囲気は不活性ガス雰囲気であることを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３３】
前記第２熱処理段階は６００〜６５０℃の温度で行うことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３４】
前記第１熱処理段階及び第２熱処理段階は同じチャンバでインサイチューで行うことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３５】
前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項２１に記載の半導体メモリ素子のキャパシタ製造方法。
【請求項３６】
半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する段階と、
２００℃と前記上部電極の酸化温度より低い第１温度限界との間の範囲内にある第１温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高い第２温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。
【請求項３７】
前記上部電極を形成する前に、前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気で行うことを特徴とする請求項３６に記載の集積回路キャパシタ製造方法。
【請求項３８】
前記酸素を含まない雰囲気はアルゴン及び窒素よりなる群から選択される不活性ガスを含むことを特徴とする請求項３６に記載の集積回路キャパシタ製造方法。
【請求項３９】
前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項３６に記載の集積回路キャパシタ製造方法。
【請求項４０】
前記酸素含有雰囲気に前記上部電極を露出させる段階では、酸素が前記上部電極を通じて前記誘電体膜内に移動するのに充分な時間の間に前記上部電極を酸素含有雰囲気に露出させることを特徴とする請求項３６に記載の集積回路キャパシタ製造方法。
【請求項４１】
半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に金属または金属酸化物よりなる上部電極を形成する段階と、
２００℃と前記上部電極の酸化温度より低い第１温度限界との間の範囲内にある第１温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高い第２温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。
【請求項４２】
前記金属または金属酸化物はＲｕ、Ｐｔ、Ｉｒ、ＲｕＯ２及びＩｒＯ２よりなる群から選択される導電材料であることを特徴とする請求項４１に記載の集積回路キャパシタ製造方法。
【請求項４３】
前記酸素を含まない雰囲気はアルゴン及び窒素よりなる群から選択される不活性ガスを含むことを特徴とする請求項４１に記載の集積回路キャパシタ製造方法。
【請求項４４】
前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項４１に記載の集積回路キャパシタ製造方法。
【請求項４５】
前記酸素含有雰囲気に前記上部電極を露出させる段階では、酸素が前記上部電極を通じて前記誘電体膜内に移動するのに充分な時間内に前記上部電極を酸素含有雰囲気に露出させることを特徴とする請求項４１に記載の集積回路キャパシタ製造方法。
【請求項４６】
半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に金属または金属酸化物よりなる上部電極を形成する段階と、
２００℃と前記上部電極の酸化温度より低い第１温度限界との範囲内にある第１温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高く、前記誘電体膜内の酸素欠乏領域内に前記第１温度を有する酸素含有雰囲気に前記上部電極を露出させる段階において蓄積された酸素の拡散を通じて前記誘電体膜をキュアリングするのに十分に高い第２温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。
【請求項４７】
前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項４６に記載の集積回路キャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子の製造方法に係り、特にキャパシタの電気的特性を改善するための熱処理工程を含むキャパシタの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ素子が高集積化されるにつれてメモリセル面積が減少し、これによるセルキャパシタンスの減少はメモリ素子、例えば、キャパシタを含むＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の集積度増加に深刻な障害要因になっている。セルキャパシタンスの減少はメモリセルの読出能力を低下させ、ソフトエラー率を増加させるだけでなく低電圧での素子動作を難しくして、素子作動時に電力消耗を過多にする。これにより、超高集積半導体メモリ素子を製造するためにはセルキャパシタンスを増加させうる方法を開発しなければならない。
【０００３】
一般的に、セルキャパシタンス誘電特性は等価酸化膜の厚さ（Ｔｏｘｅｑ）と漏れ電流密度で評価される。等価酸化膜の厚さはシリコン酸化物ではない他の誘電物質よりなる誘電体膜をシリコン酸化物よりなる誘電体膜の厚さに換算した値であって、その値が小さいほどキャパシタンスが増加する。また、漏れ電流密度はキャパシタの電気的特性を向上させるためにその値が低いことが望ましい。
【０００４】
セルキャパシタンスを増加させるための方法として、キャパシタの誘電体膜としてシリコン窒化膜やシリコン酸化膜を使用せずに高誘電率を有する高誘電体膜に取り替える研究がなされている。それにより、Ｔａ2Ｏ5、（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）で代表される絶縁性金属酸化物が半導体メモリ素子用キャパシタ誘電体膜材料として注目されている。
【０００５】
前記のように高誘電率を有する誘電体膜を採用するキャパシタを製造する方法において、キャパシタの漏れ電流特性及び誘電特性を改善するために通常的に上部電極を形成した後、酸素を含む雰囲気下で熱処理を行う。このように熱処理を行えばキャパシタの漏れ電流特性は改善されるが、希望の漏れ電流特性改善効果を得るためには熱処理温度が高くなければならない。また、満足できる水準の電気的特性を得るためには誘電膜の種類、誘電膜の熱処理状態によって上部電極形成後に行われる熱処理温度が変わらねばならない。
【０００６】
一方、集積化され続く半導体素子で適正水準のキャパシタンスを得るためにＲｕ、Ｐｔのような貴金属を電極物質として採用する技術が開発されている。
【０００７】
例えば、誘電体膜として窒素雰囲気下で結晶化されたＴａ2Ｏ5膜を形成した場合には上部電極形成後に酸素雰囲気下で５００℃以上の温度で熱処理してこそ漏れ電流特性を改善させうる。しかし、上部電極として前記Ｔａ2Ｏ5膜上にＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法で形成されたＲｕ膜を形成した場合に、前記上部電極を形成した後に酸素雰囲気下での熱処理温度が４５０℃以上になればＲｕよりなる上部電極が酸化されてしまうので、４５０℃以上で熱処理することが不可能である。前記Ｔａ2Ｏ5膜を誘電体膜で形成した場合に４００℃の熱処理温度では漏れ電流の改善効果が非常に小さい。
【０００８】
また、誘電体膜としてＣＶＤ方法で形成されたＢＳＴ膜を採用する場合には、上部電極を形成した後に酸素雰囲気下で５００℃以上の温度で熱処理してこそ満足できる電気的特性を得られる。しかし、上部電極としてＲｕ膜を形成した場合に、Ｒｕ膜は４５０℃以上で急激に酸化されるので５００℃以上の温度で熱処理することは不可能である。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、キャパシタの漏れ電流特性及び誘電特性を向上させるための熱処理温度を低めなくても、上部電極の酸化を抑制することによってキャパシタの電気的特性を効果的に改善できる半導体メモリ素子のキャパシタ製造方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、半導体基板上に下部電極を形成する。前記下部電極上に誘電体膜を形成し、前記誘電体膜を熱処理して結晶化させる。前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する。酸素を含む第１雰囲気下で、２００〜６００℃（ただし、６００℃は除く）の範囲内で選択され、前記上部電極の酸化温度より低い第１温度で前記上部電極が形成された結果物を第１熱処理する。酸素を含まない第２雰囲気下で３００〜９００℃の範囲内で選択され、前記第１温度より高い第２温度で前記第１熱処理された結果物を第２熱処理する。
【００１１】
前記下部電極はドーピングされたポリシリコン、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ2またはＩｒＯ2よりなる単一膜またはこれらの複合膜より構成されうる。
【００１２】
前記誘電体膜はＴａ２Ｏ５、ＴｉＯ２、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）またはＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）よりなる単一膜またはこれらの複合膜よりなりうる。
【００１３】
前記上部電極はＲｕ、Ｐｔ、Ｉｒ、ＲｕＯ2またはＩｒＯ2よりなりうる。
【００１４】
前記第１熱処理段階で前記第１雰囲気は酸素を０．０１〜１００体積％の濃度で含む。この時に、前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ3ガスを含みうる。前記第２熱処理段階で、前記第２雰囲気は不活性ガス雰囲気または高真空雰囲気である。前記第１熱処理段階及び第２熱処理段階は同じチャンバにおいてインサイチューで行うことができる。
【００１５】
本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、前記下部電極を形成した後、前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことができる。
【００１６】
本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、前記誘電体膜形成段階後、前記誘電体膜を熱処理する段階をさらに含みうる。前記誘電体膜を酸素を含む雰囲気下で熱処理する場合には２００〜８００℃の温度下で熱処理する。前記誘電体膜を酸素を含まない雰囲気下で熱処理する場合には５００〜８００℃の温度下で熱処理する。
【００１７】
本発明の他の様態に係る半導体メモリ素子のキャパシタ製造方法では、半導体基板上に下部電極を形成する。前記下部電極上にＴａ２Ｏ５膜よりなる誘電体膜を形成する。前記誘電体膜を熱処理して結晶化させる。前記熱処理された誘電体膜上にＲｕよりなる上部電極を形成する。酸素を含む第１雰囲気下で、３００〜５００℃の範囲内で選択され、前記上部電極の酸化温度より低い第１温度で前記上部電極が形成された結果物を第１熱処理する。酸素を含まない第２雰囲気下で５００〜７００℃の範囲内で選択され、第１温度より高い第２温度で前記第１熱処理された結果物を第２熱処理する。
【００１８】
本発明によれば、キャパシタの電気的特性を向上させるために上部電極形成後に２段階熱処理により上部電極の表面を酸化させなくても誘電体膜のキュアリング効果を十分に得られるので、キャパシタの漏れ電流特性及び誘電特性が改善されて向上した電気的特性を得られる。
【００１９】
【発明の実施の形態】
次に、本発明の望ましい実施例について添付図面を参照して詳細に説明する。
【００２０】
次に例示する実施例をいろいろな形態に変形でき、本発明の範囲が後述する実施例に限定されるのではない。本発明の実施例は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。添付図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の”上”にあると記載された場合、前記ある膜が前記他
の膜の上に直接存在する場合もあり、その間に第３の他の膜が介在する場合もある。
【００２１】
図１ないし図７は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した断面図である。
【００２２】
図１を参照すれば、半導体基板１０上に下部電極２０を形成する。前記下部電極２０はドーピングされたポリシリコン、Ｗ、Ｐｔ、Ｒｕ、Ｉｒなどの金属、ＴｉＮ、ＴａＮ、ＷＮなどの伝導性金属窒化物、またはＲｕＯ2、ＩｒＯ2などの伝導性金属酸化物よりなる単一膜、またはこれらの複合膜よりなりうる。
【００２３】
図２を参照すれば、前記下部電極２０を覆うシリコン窒化膜３０を形成する。前記シリコン窒化膜３０を形成する理由は、後続工程中に前記下部電極２０が酸化されて等価酸化膜の厚さ（Ｔｏｘｅｑ）が厚くなる現象を防止するためである。前記シリコン窒化膜３０を形成することは、前記下部電極２０をドーピングされたポリシリコンで形成した場合に特に効果的である。前記シリコン窒化膜３０を形成するために、前記下部電極２０が形成された結果物をＮＨ3雰囲気下で熱処理して前記下部電極２０の露出された表面を窒化させる方法を用いる。または、ＣＶＤ方法を用いてＳｉ3Ｎ4膜を蒸着する方法を用いることもできる。前記シリコン窒化膜３０は約５〜３０Å範囲内の厚さに形成することが望ましい。前記シリコン窒化膜３０の形成段階は場合によって省略できる。
【００２４】
図３を参照すれば、前記シリコン窒化膜３０が形成された結果物の全面に誘電体膜４０を形成する。
【００２５】
前記誘電体膜４０はＴａ２Ｏ５、ＴｉＯ２、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）またはＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）よりなる単一膜またはこれらの複合膜よりなりうる。
【００２６】
前記誘電体膜４０としてＴａ2Ｏ5膜を形成する場合にはその厚さを約４０〜１００Åの範囲内にすることが望ましい。
【００２７】
図４を参照すれば、前記誘電体膜４０を熱処理４２する。前記誘電体膜４０としてＴａ2Ｏ5膜を形成した場合、前記熱処理４２は２００〜９００℃の温度で熱処理できる。前記熱処理４２は酸素を含まない不活性ガス雰囲気または酸素を含む雰囲気下で行うことができる。前記誘電体膜４０の熱処理４２を不活性ガス雰囲気下で行う場合には、前記熱処理４２時の温度は５００〜８００℃の範囲内で選択されうる。また、前記誘電体膜４０の熱処理４２を酸素を含む雰囲気下で行う場合には、前記熱処理４２時の温度は２００〜８００℃の範囲内で選択されうる。前記誘電体膜４０の熱処理４２を酸素を含む雰囲気下で行うためにＯ2、Ｎ2ＯまたはＯ3ガスを使用できる。前記熱処理４２によって前記誘電体膜４０を結晶化させ、後続の高温熱処理工程で受けられる影響を減らして電気的特性を改善させうる。
【００２８】
図５を参照すれば、前記熱処理４２された誘電体膜４０上に上部電極５０を形成する。
【００２９】
前記上部電極５０は、酸素分子に対して分解触媒の役割をして酸素に対してある程度透過性を有する８族の貴金属元素、例えばＲｕ、Ｐｔ、Ｉｒまたは伝導性貴金属酸化物、例えばＲｕＯ2、ＩｒＯ2よりなりうる。
【００３０】
図６を参照すれば、酸素を含む第１雰囲気下で、２００〜６００℃の範囲内で選択され、前記上部電極５０の酸化温度より低い第１温度Ｔ1で前記上部電極５０が形成された結果物を第１熱処理５２する。この時、酸素を含む前記第１雰囲気は酸素を０．０１〜１００体積％、望ましくは約５体積％の濃度で含むようにする。このために、前記第１雰囲気はＯ2、Ｎ2ＯまたはＯ3ガスを含ませうる。この時、前記第１雰囲気の残りのガスはＮ2またはＡｒのような不活性ガスよりなる。
【００３１】
例えば、前記誘電体膜４０がＴａ2Ｏ5膜よりなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲｕ膜よりなる場合、前記第１熱処理５２時の第１温度Ｔ1を３００〜５００℃、望ましくは３５０〜４５０℃とすることができる。
【００３２】
酸素を含む第１雰囲気で行われる前記第１熱処理５２は前記上部電極５０の酸化温度より低い第１温度Ｔ1で行われるので、前記上部電極５０の露出された表面が酸化されなく、前記第１雰囲気中に含まれた酸素は前記上部電極５０を透過し、その結果、前記上部電極５０と誘電体膜４０との界面付近に酸素原子がたまる。前記界面付近にたまっている酸素原子は低い反応温度によって前記誘電体膜４０をキュアリングできずに前記界面付近に未反応状態で残っている。
【００３３】
前記第１熱処理５２のために、ファーネスまたはバッチ式熱処理設備を用いることができる。望ましくは、前記第１熱処理５２はＲＴＰ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓｉｎｇ）ファーネスで行う。
【００３４】
図７を参照すれば、前記第１熱処理５２された結果物は酸素を含まない第２雰囲気下で第２熱処理５４する。前記第２熱処理５４は、３００〜９００℃の範囲内で選択され、前記第１温度Ｔ1より高い第２温度Ｔ2で行う。
【００３５】
前記第２熱処理５４のために、ファーネスまたはバッチ式熱処理設備を用いることができる。前記第１熱処理５２及び第２熱処理５４は同一チャンバにおいてインサイチューで行うことが望ましい。
【００３６】
前記第２熱処理５４のために、前記第２雰囲気はＮ2またはＡｒのような不活性ガス雰囲気または高真空雰囲気とすることができる。
【００３７】
例えば、前記誘電体膜４０がＴａ2Ｏ5膜よりなり、前記上部電極５０がＣＶＤ方法で蒸着されたＲｕ膜よりなる場合、前記第２熱処理５４時の第２温度Ｔ2を５００〜７００℃、望ましくは６００〜６５０℃とすることができる。
【００３８】
前記第２熱処理５４時に適用される前記第２温度Ｔ2は前記誘電体膜４０内の酸素欠乏をキュアリングし、前記上部電極５０と誘電体膜４０との界面に存在するダングリング結合（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）をなくすのに充分な温度に選択する。
【００３９】
前記のようにキャパシタの電気的特性を向上させるための熱処理のために、前記上部電極５０が形成された結果物に対して酸素を含む第１雰囲気下で前記上部電極５０の酸化温度より低い第１温度Ｔ1で行われる前記第１熱処理５２と、酸素を含まない第２雰囲気下で前記第１温度Ｔ1より高い第２温度Ｔ2で行われる前記第２熱処理５４よりなる２段階熱処理を連続的に行うので、前記上部電極５０の表面は酸化されない状態で前記誘電体膜４０のキュアリング効果を十分に得られる。したがって、前記上部電極５０の酸化なしにキャパシタの漏れ電流特性及び誘電特性が改善されうる。
【００４０】
図８及び図９は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。図８は対照例として評価された結果であり、図９は本発明に係る方法によって製造されたキャパシタについての評価結果を示す。
【００４１】
図８及び図９の評価のために、半導体基板上にドーピングされたポリシリコンよりなる下部電極を４００Åの厚さに形成した後、ＲＴＮ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｎｉｔｒｉｄａｔｉｏｎ）処理して前記下部電極上にシリコン窒化膜を形成した。その後、ＣＶＤ方法を用いて前記シリコン窒化膜上にＴａ2Ｏ5よりなる誘電体膜を９０Åの厚さに形成した。前記誘電体膜をＮ2雰囲気下で７００℃の温度で熱処理して結晶化させた後、ＣＶＤ方法を用いて前記誘電体膜上にＲｕ膜を８００Åの厚さに形成し、これをパターニングして上部電極を形成した。その後、Ｏ2を５体積％で含有し、残りのガスはＮ2よりなる雰囲気下で、前記上部電極が酸化されない温度の４００℃で前記上部電極が形成された結果物を１次熱処理した後に漏れ電流を測定した結果、図８に示したような結果が得られた。図８には、前記上部電極を形成した直後の漏れ電流測定結果（−●−）と前記上部電極が形成された結果物を前記条件によって１次熱処理した後に得られた漏れ電流測定結果（−□−）が共に示されている。図８の結果から、前記上部電極が形成された結果物を前記条件によって１次熱処理だけ施した状態では前記１次熱処理前に比べて漏れ電流の改善効果が大きくないことが分かる。これは誘電体膜のキュアリングが十分になされなかったからである。
【００４２】
図９は、前記条件で第１熱処理された結果物に対して追加で１００体積％のＮ2雰囲気下で６００℃の温度で２次熱処理した後に得られた漏れ電流評価結果である。前記条件によって２次熱処理を施せば特に低電圧領域で漏れ電流特性が大きく改善されることを図９の結果で確認できる。
【００４３】
前記のような結果が得られる理由は次の通りである。１次熱処理時の雰囲気中に含まれた酸素は前記上部電極表面を酸化させずに前記上部電極を透過するが、前記１次熱処理温度の４００℃では反応温度が充分でないので、誘電体膜内に存在する欠陥をキュアリングできずに前記上部電極と誘電体膜との界面にたまり、このように界面にたまっていた酸素原子が後続の２次熱処理されながら前記誘電体膜内の欠陥をキュアリングする。すなわち、酸素を含む雰囲気下において４００℃で行われる次熱処理後に漏れ電流特性の改善効果が不充分な理由は、酸素の供給量が問題になるのではなく、誘電体膜内の欠陥との反応程度が重要な因子として作用するからであると判断できる。
【００４４】
【発明の効果】
本発明に係る半導体メモリ素子のキャパシタ製造方法では上部電極を形成した後、キャパシタの電気的特性を向上させるための熱処理のために、上部電極が形成された結果物に対して酸素を含む第１雰囲気下で前記上部電極の酸化温度より低い第１温度で第１熱処理を行った後、酸素を含まない第２雰囲気下で前記第１温度より高い第２温度で第２熱処理を行う。前記第１熱処理及び第２熱処理よりなる２段階熱処理によって上部電極の表面を酸化させなくても誘電体膜のキュアリング効果を十分に得られるので、キャパシタの漏れ電流特性及び誘電特性が改善されて向上した電気的特性を得られる。
【００４５】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されずに、本発明の技術的思想の範囲内で当分野における通常の知識を有する者によりいろいろな変形が可能である。
【図面の簡単な説明】
【図１】図１は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図２】図２は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図３】図３は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図４】図４は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図５】図５は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図６】図６は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図７】図７は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図８】図８は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。
【図９】図９は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。
【符号の説明】
１０…半導体基板
２０…下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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