(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜の全面又は一部の領域にＮｉを添加した後、前記非晶質シリコン膜を熱処理することにより結晶質シリコン膜を形成し、
前記結晶質シリコン膜をパターン形成して、ｎチャネル型トランジスタの半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記半導体層上に前記ゲート絶縁膜を挟んでゲート電極を形成し、
前記ゲート電極をマスクにＰを前記半導体層に添加して一対のｎ型不純物領域を形成し、
前記一対のｎ型不純物領域のうち前記ゲート電極から離れた位置に開口領域を設けたレジストパターンを形成し、前記一対のｎ型不純物領域に添加されたＰの濃度よりも濃度が高くなるように、前記レジストパターンをマスクとしてＢを前記一対のｎ型不純物領域に局部的に添加してｐ型不純物領域を形成し、
前記半導体層を加熱処理して、前記Ｎｉを前記ｐ型不純物領域にゲッタリングし、
前記ゲート電極上に前記半導体層を覆うように層間絶縁膜を形成し、
前記一対のｎ型不純物領域の一方に達する第１コンタクトホールと、前記一対のｎ型不純物領域の他方に達する第２コンタクトホールとを、前記層間絶縁膜に形成し、
前記第１コンタクトホール及び前記第２コンタクトホールにおいて前記半導体層と接続する配線を形成する半導体装置の作製方法であって、
前記ｐ型不純物領域を、前記第１コンタクトホールと前記ゲート電極の間、及び前記第２コンタクトホールと前記ゲート電極の間には形成せず、
前記第１コンタクトホール及び前記第２コンタクトホール各々における前記配線と前記半導体層の接触部の面積の半分以上は、前記ｎ型不純物領域であることを特徴とする半導体装置の作製方法。
【請求項２】
絶縁性基板上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜の全面又は一部の領域にＮｉを添加した後、前記非晶質シリコン膜を熱処理することにより結晶質シリコン膜を形成し、
前記結晶質シリコン膜をパターン形成して、ｎチャネル型トランジスタの半導体層を形成し、
前記半導体層上にゲート絶縁膜を形成し、
前記半導体層上に前記ゲート絶縁膜を挟んでゲート電極を形成し、
前記ゲート電極をマスクにＰを前記半導体層に添加して一対のｎ型不純物領域を形成し、
前記一対のｎ型不純物領域のうち前記ゲート電極から離れた位置に開口領域を設けたレジストパターンを形成し、前記一対のｎ型不純物領域に添加されたＰの濃度よりも濃度が高くなるように、前記レジストパターンをマスクとしてＢを前記一対のｎ型不純物領域に局部的に添加してｐ型不純物領域を形成し、
前記半導体層を加熱処理して、前記Ｎｉを前記ｐ型不純物領域にゲッタリングし、
前記ゲート電極上に前記半導体層を覆うように層間絶縁膜を形成し、
前記一対のｎ型不純物領域の一方に達する第１コンタクトホールと、前記一対のｎ型不純物領域の他方に達する第２コンタクトホールとを、前記層間絶縁膜に形成し、
前記第１コンタクトホール及び前記第２コンタクトホールにおいて前記半導体層と接続する配線を形成する半導体装置の作製方法であって、
前記ｐ型不純物領域を、前記第１コンタクトホールと前記ゲート電極の間、及び前記第２コンタクトホールと前記ゲート電極の間には形成せず、
前記第１コンタクトホール及び前記第２コンタクトホール各々における前記配線と前記半導体層の接触部は、前記ｎ型不純物領域であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコンを含む結晶質半導体膜を用いた半導体装置及びその作製方法に関する。特に本発明は、シリコンを含む結晶質半導体膜を用いたｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略記）を有する半導体装置及びその作製方法に関する。
【０００２】
【従来の技術】
近年、ガラス基板等の絶縁性基板上にＴＦＴを形成して半導体回路を構成する技術が急速に進んでおり、この技術を利用してアクティブマトリクス型液晶表示装置等の電気光学装置が作製されている。アクティブマトリクス型液晶表示装置とは、同一基板上に画素マトリクス回路とドライバー回路とを設けたモノリシック型液晶表示装置のことである。また、上記技術を利用して、γ補正回路やメモリ回路及びクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発も進められている。
【０００３】
この様なドライバー回路やロジック回路は高速動作を行う必要がある為、ＴＦＴの活性層である半導体層に非晶質シリコン膜を適用することは不適当で、現状では多結晶シリコン膜を半導体層としたＴＦＴが主流に成りつつある。また、ＴＦＴを形成する基板についても、コスト的に安価なガラス基板の適用が求められており、ガラス基板への適用が可能な低温プロセスの開発が盛んに行われている。
【０００４】
低温プロセス技術としては、ガラス基板上に結晶質シリコン膜を成膜する技術が開発されており、その内容は特開平７−１３０６５２号公報に公開されている。同公報記載の技術は、非晶質シリコン膜に結晶化の助長作用を有する触媒元素を添加し、熱処理により非晶質シリコン膜を結晶化するというもので、当該結晶化技術により、非晶質シリコン膜の結晶化温度の低減や結晶化時間の短縮が可能となった。この為、耐熱性の低いガラス基板に於いても、結晶質シリコン膜を大面積に亘って成膜することが可能になり、結晶質シリコン膜のガラス基板への適用の途が開けた。
【０００５】
ところで、非晶質シリコン膜の上記結晶化技術に於いては、触媒元素としてＮｉ（ニッケル），Ｃｏ（コバルト）等の触媒元素が使用される為、当該結晶化技術により得られた結晶質シリコン膜をＴＦＴに適用した場合、ＴＦＴの電気特性や信頼性に悪影響を及ぼすことが懸念される。実際、結晶質シリコン膜中に残存した触媒元素が結晶粒界に不規則に偏析することが確認されており、偏析した結晶粒界領域が微弱な電流の逃げ道（リークパス）になり、ＴＦＴに於けるオフ電流の突発的な増加の原因になっていることが判明した。この為、ハロゲン元素による触媒元素のゲッタリング技術（参照：特開平１０−１２５９２６号公報）が開発されたが、当該ゲッタリング技術は、８００℃以上の高温の熱処理が必要であり、耐熱性の低いガラス基板に適用することができない等の難があった。従って、結晶質シリコン膜を得る為の結晶化温度に於いては、ガラス基板の耐熱温度以下の低温下を実現することができたが、触媒元素のゲッタリング温度が８００℃以上と高温になる為、触媒元素を利用した低温プロセスを現実的にガラス基板に適用できない問題が発生した。
【０００６】
この様な背景の下、触媒元素の高効率ゲッタリング技術が開発され、特開平１１−０５４７６０号公報に公開されている。同公報記載の技術は、被ゲッタリング領域（１３族元素と１５族元素がドーピングされなかった領域）の触媒元素をゲッタリング領域へ熱拡散させ、当該領域で１３族元素（代表的にはＢ元素）と１５族元素（代表的にはＰ元素）により触媒元素をゲッタリングするというもので、以下の３工程から成っている。
【０００７】
（工程１）触媒元素を利用して、シリコンを含む非晶質半導体膜を結晶化し、シリコンを含む結晶質半導体膜を成膜する工程。
（工程２）１３族元素（代表的にＢ元素）と１５族元素（代表的にＰ元素）を前記結晶質半導体膜に選択的にドーピングして、ゲッタリング領域を形成する工程。
（工程３）熱処理を行うことにより、被ゲッタリング領域内の触媒元素をゲッタリング領域に熱拡散により移動させ、ゲッタリングする工程。
【０００８】
【発明が解決しようとする課題】
上記のゲッタリング技術をＴＦＴ作製工程に適用する場合、以下の３つの代表的適用法を挙げることができる。
【０００９】
適用法１は、ＴＦＴのソース・ドレイン領域とチャネル領域で構成されるシリコンを含む結晶質半導体膜から成る半導体層を含む領域全体を被ゲッタリング領域とし、その周辺領域に１３族元素（代表的にＢ元素）とｎ型を付与する元素（代表的にＰ元素）の両方を選択的にドーピングすることにより、ゲッタリング領域を形成し、しかる後に熱処理を行うことによりゲッタリングするものである。
【００１０】
適用法２は、シリコンを含む結晶質半導体膜に於いて、チャネル領域以外の領域全体をゲッタリング領域としており、ゲッタリング領域はソース・ドレイン領域と半導体層以外の領域である。具体的な適用工程は、触媒元素を利用してシリコンを含む結晶質半導体膜を成膜した段階（半導体層形成前の段階）で、ＴＦＴのチャネル領域に対応する領域にレジストマスクを形成する工程と、１３族元素（代表的にＢ元素）とｎ型を付与する元素（代表的にＰ元素）の両方の不純物元素をドーピングする工程と、前記レジストマスクを除去する工程と、前記チャネル領域に該当する領域の触媒元素を熱処理によりゲッタリングするゲッタリング工程とから成っている。この場合、ソース・ドレイン領域とゲッタリング領域の一部が重複する為、適用法１に比較して、相対的にゲッタリング領域を広く形成することができる。
【００１１】
適用法３は、シリコンを含む結晶質半導体膜から成る半導体層のチャネル領域を被ゲッタリング領域とし、前記半導体層のソース・ドレイン領域のみをゲッタリング領域とするもので、ソース・ドレイン領域の不純物元素をゲッタリング源としても共用するものである。具体的な適用工程は、触媒元素を利用してシリコンを含む結晶質半導体膜を成膜した後に半導体層を形成する工程と、ゲート電極を形成する工程と、ゲート電極をマスクに半導体層に１３族元素（代表的にＢ元素）とｎ型を付与する元素（代表的にＰ元素）の不純物元素をドーピングすることによりソース・ドレイン領域を形成する工程と、ソース・ドレイン領域の不純物元素の熱活性化を兼ねた熱処理により、チャネル領域の触媒元素をゲッタリングする工程とから成っている。この場合、適用法２に比較して、ゲッタリング領域が半導体層以外の領域を含まない分だけ面積的に小さくなる為、チャネル領域の触媒元素に対するゲッタリング能力は相対的に低下するが、ゲッタリング領域を形成する為のゲッタリング源の導入工程と、ソース・ドレイン領域を形成する為の不純物のドーピング工程とを一括できる為、スループットの向上に有利である。
【００１２】
上記の適用法３は、スループットの向上に加え、ＴＦＴの集積度向上の効果を有する為、便利で有用な技術である。しかし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの作製に適用した場合、ｎチャネル型ＴＦＴに於いて、チャネル領域の触媒元素のゲッタリング効率が、ｐチャネル型ＴＦＴに比較して相対的に劣るという問題が考えられる。適用法３のｎチャネル型ＴＦＴに於けるゲッタリング効率上の問題について、詳細を以下に記載する。
【００１３】
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのソース・ドレイン領域の形成は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各半導体層に各ゲート電極をマスクとしてｎ型を付与する元素をドーピングし、しかる後に、ｐチャネル型ＴＦＴの半導体層のみにゲート電極をマスクとして導電型を反転させるに十分な量の１３族元素であるｐ型不純物をドーピングすることにより、各ソース・ドレイン領域を形成する。従って、ｐチャネル型ＴＦＴのソース・ドレイン領域には、ｎ型を付与する元素とそれ以上の量のｐ型を付与する元素が存在する。一方、ｎチャネル型ＴＦＴのソース・ドレイン領域には、ｎ型を付与する元素のみしか存在しない。この為、不純物イオンの活性化を兼ねたゲッタリング処理の際に、ｐチャネル型ＴＦＴの場合は、チャネル領域の触媒元素をｎ型を付与する元素とそれ以上の量のｐ型を付与する元素とでゲッタリングするのに対し、ｎチャネル型ＴＦＴの場合はｎ型を付与する元素のみでゲッタリングすることになる。
【００１４】
ところで、ｎ型を付与する元素のみをゲッタリング源とする場合に比較して、ｎ型を付与する元素とそれ以上の濃度のｐ型を付与する元素とが併存する場合は、ゲッタリング効率が向上することが解っている（参照：特開平１１−０５４７６０号公報）。逆に言うと、ｎ型を付与する元素のみをゲッタリング源とするｎチャネル型ＴＦＴの場合、ｐチャネル型ＴＦＴに比較して、チャネル領域の触媒元素のゲッタリング効率が相対的に劣るという問題が考えられる。
【００１５】
また、ｎチャネル型ＴＦＴに於けるチャネル領域の触媒元素のゲッタリング効率が相対的（ｐチャネル型ＴＦＴと比較して）に劣ると、ｎチャネル型ＴＦＴに於いて、ゲッタリング不足が発生し、当該ゲッタリング不足を回避する為、ゲッタリング処理条件の変更に到ることも考えられる。従って、ｎチャネル型ＴＦＴのゲッタリング効率上の問題は、随伴的にゲッタリング処理のプロセスマージン上の問題でもあると言える。
【００１６】
本発明は、上記従来技術の問題点を解決することを課題とする。より特定すれば、ｎチャネル型ＴＦＴに於けるチャネル領域の触媒元素のゲッタリング効率が、相対的（ｐチャネル型ＴＦＴと比較して）に劣るという上記問題を解決することを課題とする。更には、随伴的に起こるゲッタリング処理のプロセスマージン上の問題を解決することを課題とする。
【００１７】
【課題を解決する為の手段】
〔ｎチャネル型ＴＦＴの構成〕
先ず、ｎチャネル型ＴＦＴの構成上の視点で、上記従来技術の抱える問題点の解決手段を記載する。
【００１８】
ゲッタリング効率の向上の為には、ｎ型を付与する元素に加え、それ以上の濃度のｐ型を付与する元素とをゲッタリング領域に併存させると良いことが特開平１１−０５４７６０号公報に公開されている。同公報は、ｎ型を付与する元素（ｎ型不純物）とｐ型を付与する元素（ｐ型不純物）が併存した場合のゲッタリング効率について検討したもので、ゲッタリング効率が向上する為の適正な濃度範囲について、検討結果が記載されており、主な結果は以下の通りである。
【００１９】
（結果１）触媒元素（代表的にはＮｉ元素）の濃度が１×１０19〜２×１０19atoms/cm3の濃度範囲では、ドーピング装置に於けるｎ型を付与する元素（代表的にはＰ元素）とｐ型を付与する元素（代表的にはＢ元素）のドーズ量は、共に１×１０15atoms/cm2以上となる様に設定する方が、触媒元素のゲッタリング効率の点で好ましい。
（結果２）触媒元素（代表的にはＮｉ元素）のゲッタリング効率の点で、ｎ型を付与する元素（代表的にはＰ元素）に対し、ｐ型を付与する元素（代表的にはＢ元素）のドーズ量は、同等若しくはそれ以上（約１倍以上）が好ましく、生産性を考慮すると、１〜３倍程度が好適である。
【００２０】
尚、結果１と結果２を考慮に入れて、ｎ型を付与する元素（代表的にはＰ元素）とｐ型を付与する元素（代表的にはＢ元素）のドーズ量の範囲を検討した結果、ｎ型を付与する元素の場合が１×１０14atoms/cm2〜１×１０16atoms/cm2の範囲となり、ｐ型を付与する元素の場合が１×１０14atoms/cm2〜３×１０16atoms/cm2の範囲となることを付記しておく。この様な範囲のドーズ量のｐ型を付与する元素とｎ型を付与する元素に於いて、上記結果２の条件を満足すると、ゲッタリング効率の向上を図ることが可能となる。
【００２１】
上記結果より、ｎチャネル型ＴＦＴの場合、ソース・ドレイン領域にｎ型を付与する元素のみしか含んでない為、ソース・ドレイン領域にｎ型を付与する元素と、それ以上の濃度のｐ型を付与する元素とを含んでいるｐチャネル型ＴＦＴと比較し、チャネル領域のゲッタリング効率が相対的に劣ることが判る。従って、ｎチャネル型ＴＦＴのゲッタリング効率が相対的に劣る問題を対策するには、ｎ型を付与する元素に加え、それ以上の濃度のｐ型を付与する元素とが併存する高効率ゲッタリング領域をソース・ドレイン領域に局部的に設けることで対策できると考えられる。
【００２２】
当該対策案に於いて、ｎチャネル型ＴＦＴのチャネル領域のゲッタリング効率は、基本的には高効率ゲッタリング領域の面積に依存する。従って、高効率ゲッタリング領域の面積は、基本的に大きい方が好ましく、チャネル領域とソース・ドレイン領域で構成される半導体層の許容範囲内で、できる限り高効率ゲッタリング領域の面積が大きくなる様に構成する必要がある。
【００２３】
ところで、高効率ゲッタリング領域は、ｎ型不純物よりｐ型不純物の濃度が高い為、全体としてｐ型の導電型を有することになる。従って、ｎチャネル型ＴＦＴのソース・ドレイン領域に高効率ゲッタリング領域を局部的に設けると、他の領域がｎ型の導電型である為、不要なｐｎ接合が形成される。当該ｐｎ接合が、ソース領域とドレイン領域の間を流れる電流を妨げる位置に存在すると、ｎチャネル型ＴＦＴの電気特性に悪影響を及ぼすことにもなる。この為、ｐｎ接合の存在領域、即ち高効率ゲッタリング領域は、前記電流の流れに悪影響を及ぼすことのないソース・ドレイン領域の所定の場所に設ける必要がある。具体的には、ソース領域とドレイン領域の間を流れる電流は、ソース領域に接続されているコンタクト部と、ドレイン領域に接続されているコンタクト部を介して流れることになる為、各コンタクト部間を結ぶ領域内に高効率ゲッタリング領域を形成しない様にする。
【００２４】
上記理由により、高効率ゲッタリング領域の好適な配置は、半導体層の端部からソース・ドレイン領域に接続されたコンタクト部の近傍領域にかけて形成される。この際、高効率ゲッタリング領域の面積をなるべく拡大する趣旨で、コンタクト部の極近傍領域まで高効率ゲッタリング領域が接近する場合もある。この様な状況に於いて、作製工程でのフォトリソグラフィ工程のアライメント誤差の影響で、高効率ゲッタリング領域がコンタクト部に掛かることが考えられるが、最悪でもコンタクト部の半分以下となる様に、アライメント精度を考慮し、コンタクト部と高効率ゲッタリング領域との間の設計距離を決める必要がある。
【００２５】
以上の点を踏まえ、従来技術の抱える問題点を解決する為、本発明は、以下の様な構成のｎチャネル型ＴＦＴ及び半導体装置（ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで構成される）を提供する。この際、ｎチャネル型ＴＦＴのみを対象として記載する場合と、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置を対象として記載する場合とで記載形式が異なり、記載形式により半導体装置に含まれる適用範囲も異なることが考えられる。例えば、ｎチャネル型ＴＦＴのみを対象として記載した場合は、半導体装置の適用範囲にｎチャネル型ＴＦＴのみで回路構成されるＮＭＯＳ型半導体装置と、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの両方で回路構成されるＣＭＯＳ型半導体装置の両方が含まれる。何故なら、ｐチャネル型ＴＦＴには、何も技術的要素の限定を加えていない為である。一方、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置を記載対象とした場合、半導体装置の範囲には、ＣＭＯＳ型半導体装置のみが含まれることになる為、敢えて区別して記載した。
【００２６】
（構成１）結晶化の助長作用を有する触媒元素を添加して得られたシリコンを含む結晶質半導体膜から成る半導体層と、ゲート絶縁膜とゲート電極とを有し、前記半導体層上には前記ゲート絶縁膜を挟んで前記ゲート電極が形成され、前記ゲート電極の両側の半導体層にｎ型を付与する元素がドーピングされたソース領域及びドレイン領域（第１濃度領域）が形成されている半導体装置（ｎチャネル型ＴＦＴ）に於いて、前記ソース領域及び前記ドレイン領域には、前記ゲート電極から離れた位置にｎ型を付与する元素とｐ型を付与する元素がドーピングされた領域（第２濃度領域）を有していることを特徴とする半導体装置（ｎチャネル型ＴＦＴ）。
【００２７】
（構成２）結晶化の助長作用を有する触媒元素を添加して得られたシリコンを含む結晶質半導体膜から成る半導体層と、ゲート絶縁膜とゲート電極と層間絶縁膜とを有し、前記半導体層上には前記ゲート絶縁膜を挟んで前記ゲート電極が形成され、前記ゲート電極の両側の半導体層にはｎ型を付与する元素であるｎ型不純物のドーピングされたソース領域及びドレイン領域（第１濃度領域）が形成され、前記ゲート電極を覆うように形成された層間絶縁膜には、前記ソース領域及び前記ドレイン領域に達する一対のコンタクト孔が形成されている半導体装置（ｎチャネル型ＴＦＴ）に於いて、前記ソース領域及び前記ドレイン領域には、前記一対のコンタクト孔に挟まれないようにｎ型を付与する元素とｐ型を付与する元素がドーピングされた領域（第２濃度領域）が形成されていることを特徴とする半導体装置（ｎチャネル型ＴＦＴ）。
【００２８】
（構成３）シリコンの結晶化の助長作用を有する触媒元素を添加して得られた結晶質シリコンから成る第１及び第２の半導体層と、第１及び第２の半導体層上にはゲート絶縁膜を挟んで第１及び第２のゲート電極がそれぞれ形成され、ｎチャネル型薄膜トランジスタに対応する前記第１の半導体層にはｎ型を付与する元素がドーピングされたソース領域及びドレイン領域（第１濃度領域）が形成され、ｐチャネル型薄膜トランジスタに対応する第２の半導体層にはｎ型を付与する元素とｐ型を付与する元素がドーピングされたソース領域及びドレイン領域（第２濃度領域）が形成され、第１の半導体層に形成されたソース領域及びドレイン領域には、第１のゲート電極から離れた位置にｎ型を付与する元素とｐ型を付与する元素がドーピングされた領域（第２濃度領域）を有していることを特徴とする半導体装置。
【００２９】
（構成４）シリコンの結晶化の助長作用を有する触媒元素を添加して得られた結晶質シリコンから成る第１及び第２の半導体層と、第１及び第２の半導体層上にはゲート絶縁膜を挟んで第１及び第２のゲート電極がそれぞれ形成され、ｎチャネル型薄膜トランジスタに対応する第１の半導体層にはｎ型を付与する元素がドーピングされたソース領域及びドレイン領域（第１濃度領域）が形成され、ｐチャネル型薄膜トランジスタに対応する第２の半導体層にはｎ型を付与する元素とｐ型を付与する元素がドーピングされたソース領域及びドレイン領域（第２濃度領域）が形成され、第１及び第２のゲート電極を覆うように形成された層間絶縁膜には、第１及び第２の半導体層に形成されたソース領域及び前記ドレイン領域のそれぞれに達するコンタクト孔が形成され、第１の半導体層に形成されたソース領域及びドレイン領域に形成されたコンタクト孔に挟まれないようにｎ型を付与する元素とｐ型を付与する元素がドーピングされた領域（第２濃度領域）が形成されていることを特徴とする半導体装置。
【００３０】
ここで、ｎ型を付与する元素とｐ型を付与する元素がドーピングされた第２濃度領域が高効率ゲッタリング領域となり、ゲッタリング後における触媒元素の濃度は、第１濃度領域よりも第２濃度領域の方が高くなる。
【００３１】
尚、上記構成１〜４に記載した半導体装置は、記載形式により対象とする半導体装置が異なっており、半導体装置の適用範囲も異なることが考えられるが、ｎチャネル型ＴＦＴの構成の点では、実質的に同じ構成である点を付記しておく。
【００３２】
〔ｎチャネル型ＴＦＴの作製方法〕
次に、ｎチャネル型ＴＦＴの作製方法の視点で、上記従来技術の抱える問題点の解決手段を記載する。此処でも、ｎチャネル型ＴＦＴのみを対象として記載する場合と、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置を対象として記載する場合で記載形式が異なり、記載形式により半導体装置に含まれる適用範囲も異なることが考えられる為、各々の記載形式について記載した。また、結晶化の助長作用を有する触媒元素を利用して、シリコンを含む結晶質半導体膜を成膜する結晶化技術には、縦成長法と横成長法とがある為、縦成長法と横成長法に分けて、ｎチャネル型ＴＦＴの作製方法を記載した。
【００３３】
此処で、縦成長法と横成長法の定義について明確にする。縦成長法とは、シリコンを含む非晶質半導体膜の全面に均一に触媒元素を添加した後に熱結晶化する結晶成長法のことで、触媒元素を添加した非晶質半導体膜の表面から縦方向（基板面に垂直な方向）に結晶成長が進行する為、本明細書では縦成長法と称している。一方、横成長法とは、マスク絶縁膜の開口領域を介して、シリコンを含む非晶質半導体膜の一部の領域に触媒元素を添加した後に熱結晶化する結晶成長法のことで、前記開口領域を基点として周辺領域に熱拡散することにより、横方向（基板面に平行な方向）に結晶化が進行する為、本明細書では横成長法と称している。
【００３４】
［ｎチャネル型ＴＦＴのみを対象として記載する場合］
（１）縦成長法の場合
（工程１）  ガラス基板等の絶縁性基板上にシリコンを含む非晶質半導体膜を堆積する。
（工程２）  前記非晶質半導体膜の全面に結晶化の助長作用を有する触媒元素を添加する。
（工程３）  前記非晶質半導体膜を熱処理することにより、シリコンを含む結晶質半導体膜を成膜する。
（工程４）  前記結晶質半導体膜をパターン形成して、半導体層を形成する。
（工程５）  前記半導体層上にゲート絶縁膜を堆積する。
（工程６）  前記半導体層上に、前記ゲート絶縁膜を挟んでゲート電極を形成する。
（工程７）  前記ゲート電極をマスクにｎ型を付与する元素であるｎ型不純物を前記半導体層にドーピングして、ｎ型不純物領域を形成する。
（工程８）  前記ｎ型不純物領域の前記ゲート電極から離れた位置に、開口領域を設けたレジストパターンを形成する。
（工程９）  前記レジストパターンをマスクに、前記ｎ型不純物領域にｐ型を付与する元素であるｐ型不純物をドーピングする。
【００３５】
（２）横成長法の場合
（工程１）  ガラス基板等の絶縁性基板上にシリコンを含む非晶質半導体膜を堆積する。
（工程２）  マスクとなるマスク絶縁膜を堆積し、当該マスク絶縁膜の一部の領域に開口領域を形成する。
（工程３）  前記マスク絶縁膜上に結晶化の助長作用を有する触媒元素を添加し、前記開口領域を介して、前記非晶質半導体膜の一部の領域に選択的に触媒元素を導入する。
（工程４）  前記非晶質半導体膜を熱処理することにより、シリコンを含む結晶質半導体膜を成膜する。
（工程５）  触媒元素導入のマスクとなった前記マスク絶縁膜を除去する。
（工程６）  前記結晶質半導体膜をパターン形成して、半導体層を形成する。
（工程７）  前記半導体層上にゲート絶縁膜を堆積する。
（工程８）  前記半導体層上に、前記ゲート絶縁膜を挟んでゲート電極を形成する。
（工程９）  前記ゲート電極をマスクにｎ型を付与する元素であるｎ型不純物を前記半導体層にドーピングして、ｎ型不純物領域を形成する。
（工程１０）前記ｎ型不純物領域の前記ゲート電極から離れた位置に、開口領域を設けたレジストパターンを形成する。
（工程１１）前記レジストパターンをマスクに、前記ｎ型不純物領域にｐ型を付与する元素であるｐ型不純物をドーピングする。
【００３６】
［ｎ／ｐチャネル型ＴＦＴを共に有する半導体装置を対象として記載する場合］（１）縦成長法の場合
（工程１）  ガラス基板等の絶縁性基板上にシリコンを含む非晶質半導体膜を堆積する。
（工程２）  前記非晶質半導体膜の全面に結晶化の助長作用を有する触媒元素を添加する。
（工程３）  前記非晶質半導体膜を熱処理することにより、シリコンを含む結晶質半導体膜を成膜する。
（工程４）  前記結晶質半導体膜をパターン形成して、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴに対応する半導体層を形成する。
（工程５）  前記半導体層上にゲート絶縁膜を堆積する。
（工程６）  前記半導体層上に、前記ゲート絶縁膜を挟んでゲート電極を形成する。
（工程７）  前記ゲート電極をマスクにｎ型を付与する元素であるｎ型不純物を前記半導体層にドーピングして、ｎ型不純物領域を形成する。
（工程８）  前記ｎチャネル型ＴＦＴに対応する当該ｎ型不純物領域の当該ゲート電極から離れた端部を開口領域とし、且つ前記ｐチャネル型ＴＦＴに対応する当該半導体層の全域を開口領域とするレジストパターンを形成する。
（工程９）  前記レジストパターンをマスクに、前記ｎ型不純物領域にｐ型を付与する元素であるｐ型不純物をドーピングする。
【００３７】
（２）横成長法の場合
（工程１）  ガラス基板等の絶縁性基板上にシリコンを含む非晶質半導体膜を堆積する。
（工程２）  マスクとなるマスク絶縁膜を堆積し、当該マスク絶縁膜の一部の領域に開口領域を形成する。
（工程３）  前記マスク絶縁膜上に結晶化の助長作用を有する触媒元素を添加し、前記開口領域を介して、前記非晶質半導体膜の一部の領域に選択的に触媒元素を導入する。
（工程４）  前記非晶質半導体膜を熱処理することにより、シリコンを含む結晶質半導体膜を成膜する。
（工程５）  触媒元素導入のマスクとなった前記マスク絶縁膜を除去する。
（工程６）  前記結晶質半導体膜をパターン形成して、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴに対応する半導体層を形成する。
（工程７）  前記半導体層上にゲート絶縁膜を堆積する。
（工程８）  前記半導体層上に、前記ゲート絶縁膜を挟んでゲート電極を形成する。
（工程９）  前記ゲート電極をマスクにｎ型を付与する元素であるｎ型不純物を前記半導体層にドーピングして、ｎ型不純物領域を形成する。
（工程１０）前記ｎチャネル型ＴＦＴに対応する当該ｎ型不純物領域の当該ゲート電極から離れた端部を開口領域とし、且つ前記ｐチャネル型ＴＦＴに対応する当該半導体層の全域を開口領域とするレジストパターンを形成する。
（工程１１）前記レジストパターンをマスクに、前記ｎ型不純物領域にｐ型を付与する元素であるｐ型不純物をドーピングする。
【００３８】
尚、上記のｎチャネル型ＴＦＴの作製方法は、記載形式により対象とする半導体装置が異なっており、半導体装置の適用範囲も異なることが考えられるが、ｎチャネル型ＴＦＴの作製方法の点では、実質的に同じ作製方法である点を付記しておく。
【００３９】
〔補足説明〕
次に、ｎチャネル型ＴＦＴの構成及び作製方法の記載で、不明瞭な項目について補足説明を行う。
【００４０】
（１）シリコンを含む非晶質半導体膜及びシリコンを含む結晶質半導体膜の定義本明細書に於いては、通常の非晶質シリコン膜ではなく、シリコンを含む非晶質半導体膜なる特殊用語を用いている。従って、用語の定義について、此処で明確にしておく。シリコンを含む非晶質半導体膜とは、結晶化により半導体特性を有するシリコンを含む非晶質膜のことで、非晶質シリコン膜も当然に含まれるが、シリコンを含む非晶質半導体膜は全て含まれる。例えば、ＳｉxＧｅ1-x（０＜Ｘ＜１）の形式で記載されるシリコンとゲルマニウムの化合物から成る非晶質膜も含まれる。また、シリコンを含む非晶質半導体膜を結晶化して得られる膜には、シリコンを含む結晶質半導体膜なる技術用語を用いている。此処で、多結晶とせずに結晶質と記載している理由は、通常の多結晶半導体膜と比較し、結晶粒が概略同一方向に配向しており、高い電界効果移動度を有する等の特徴がある為、多結晶半導体膜と区別する趣旨である。
【００４１】
(２) 結晶化の助長作用を有する触媒元素
結晶化の助長作用を有する触媒元素については、特開平１１−５４７６０号公報に記載されているが、本発明に於いても使用されている為、此処に改めて記載する。触媒元素とは、シリコンを含む非晶質半導体膜の結晶化の為に添加されるもので、Ｆｅ（鉄），Ｃｏ（コバルト），Ｎｉ（ニッケル），Ｐｄ（パラジウム），Ｐｔ（白金），Ｃｕ（銅），Ａｕ（金）等の触媒元素が代表的である。前記触媒元素は、通常では選択された１つの元素が適用されるが、２以上の元素を組み合わせて適用しても構わない。尚、上記触媒元素の中でも、Ｎｉ元素が最も好適な触媒元素であることが判明している。
【００４２】
(３) ｎ型を付与する元素から成るゲッタリング源
ゲート電極をマスクとして半導体層（ｎ，ｐチャネル型ＴＦＴの全ての半導体層）にドーピングされるｎ型を付与する元素（ゲッタリング源）であるｎ型不純物は、Ｐ（リン），Ａｓ（ヒ素），Ｓｂ（アンチモン），Ｂｉ（ビスマス）から選択された１つの元素（此処ではＮ元素は除外している）が適用される。尚、ゲッタリング源としての作用を考慮すると、Ｐ元素が最も好適なゲッタリング源であることが認められている（参照：特開平１１−５４７６０号公報）。
【００４３】
(４) ｐ型を付与する元素から成るゲッタリング源
ｐ型を付与する元素（ゲッタリング源）であるｐ型不純物は、Ｂ（ボロン），Ａｌ（アルミニウム），Ｇａ（ガリウム），Ｉｎ（インジウム），Ｔｌ（タリウム）から選択された１つの元素が適用される。尚、ゲッタリング源としての作用を考慮すると、Ｂ元素が最も好適なゲッタリング源であることが認められている（参照：特開平１１−５４７６０号公報）。
【００４４】
【発明の実施の形態】
〔実施形態１〕
本実施形態には、ｎチャネル型ＴＦＴに関するチャネル領域の触媒元素のゲッタリング効率が、相対的（ｐチャネル型ＴＦＴと比較して）に劣るという問題を解決することのできる半導体装置の例について、図１〜２に基づき記載する。
【００４５】
図１−Ａはｎチャネル型ＴＦＴの断面図で、ガラス基板１０１上に膜厚１００nmのシリコン酸窒化膜から成る下地膜１０２が堆積され、当該下地膜１０２の上にｎチャネル型ＴＦＴが形成されている。下地膜１０２の上に形成されているｎチャネル型ＴＦＴは、膜厚５０nmの結晶質シリコン膜から成る半導体層と、膜厚１００nmのシリコン酸化膜から成るゲート絶縁膜１０８と、膜厚４００nmの高融点金属膜（代表的にはＷ膜）から成るゲート電極１０９とが下から順に積層される様に構成されている。半導体層は結晶質シリコン膜に限定されず、結晶性を有する半導体層であれば他の材料を適用することもできる。
【００４６】
また、結晶質シリコン膜から成る前記半導体層には、ゲート電極１０９の真下に位置する実質的に真性な領域であるチャネル領域１０３と、チャネル領域１０３の両側に位置するｎ型の導電型を有するソース領域（ｎ＋領域）１０４及びドレイン領域（ｎ＋領域）１０５と、その更に外側にはｐ型の導電型を有する高効率ゲッタリング領域１０６，１０７とが配置されている（図１−Ａ参照）。
【００４７】
前記ソース領域１０４及びドレイン領域１０５には、ｎ型不純物であるＰ元素が１．７×１０15ions/cm2のドーズ量でドーピングされている。また、前記高効率ゲッタリング領域１０６，１０７には、前記ソース領域１０４及びドレイン領域１０５と同時にｎ型不純物であるＰ元素が１．７×１０15ions/cm2のドーズ量でドーピングされた後、導電型を反転させるに十分な量、具体的には
２．５×１０15ions/cm2のドーズ量でｐ型不純物であるＢ元素がドーピングされている（図１−Ａ参照）。
【００４８】
参考の為、結晶質シリコン膜中にＰ元素とＢ元素をドーピングする場合について、ドーピング装置に於ける設定ドーズ量と結晶質シリコン膜中の不純物濃度との関係を、二次イオン質量分析（ＳＩＭＳ）した結果について記載する。分析試料は、ガラス基板上に膜厚５０nmの結晶質シリコン膜（本実施形態と同じ膜厚）を堆積し、ドーピング装置でＰ元素とＢ元素を各々１０ｋＶの加速電圧で３×１０15ions/cm2のドーズ量でドーピングしたものを使用した。当該分析試料をＳＩＭＳ分析した結果、結晶質シリコン膜には、ドーズ量換算で約１×１０15atoms/cm2のＰ元素がドーピングされ、結晶質シリコン膜中のピーク濃度としては、約２×１０20atoms/cm3であることがＳＩＭＳ分析により確認された。また、Ｂ元素についても、同時に分析したが、Ｐ元素の場合とほぼ同様の結果、即ちドーズ量換算で約１×１０15atoms/cm2のＢ元素がドーピングされ、結晶質シリコン膜中のピーク濃度としては、約２×１０20atoms/cm3であることが確認された。
【００４９】
本実施形態では、１．７×１０15ions/cm2のドーズ量のＰ元素と、２．５×１０15ions/cm2のドーズ量のＢ元素がドーピングされている為、上記のＳＩＭＳ分析結果を参考に、結晶質シリコン膜中のドーズ量換算濃度とピーク濃度を比例計算で求めた。その結果、Ｐ元素については、ドーズ量換算で約０．６×１０15atoms/cm2のドーズ量、及び約１．１×１０20atoms/cm3のピーク濃度であることが推測される。また、Ｂ元素については、ドーズ量換算で約０．８×１０15atoms/cm2のドーズ量、及び約１．７×１０20atoms/cm3のピーク濃度であることが推測される。
【００５０】
この様な構成のｎチャネル型ＴＦＴの活性層である半導体層は、膜厚５０nmの非晶質シリコン膜に結晶化の助長作用を有する触媒元素を添加した後、熱処理することにより成膜される結晶質シリコン膜をパターン形成したものである。従って、前記半導体層には、結晶化の際に添加した触媒元素が多量に含まれている。ところで、前記触媒元素には、Ｎｉ，Ｃｏ等の触媒元素が適用されている。本実施形態に於いては、Ｎｉ元素が適用されているが、この様な触媒元素はシリコン膜中に深い準位を形成してキャリアを捕獲する為、得られた結晶質シリコン膜を元にＴＦＴの半導体層を作製した場合、ＴＦＴの電気特性や信頼性に悪影響を及ぼすことが懸念される。従って、結晶化後は触媒元素を速やかに除去するか、または電気的に影響しない程度にまで低減する必要がある（図１−Ａ参照）。
【００５１】
以上の考えに基づき、前記半導体層のゲート電極１０９から離れた端部、即ちソース領域１０４及びドレイン領域１０５の外側には、ｎ型不純物であるＰ元素とｐ型不純物であるＢ元素の併存領域、即ち高効率ゲッタリング領域１０６，１０７が配置されている。当該高効率ゲッタリング領域１０６，１０７の効率的ゲッタリング作用により、不純物の活性化を兼ねた熱処理の際に、チャネル領域１０３の触媒元素であるＮｉ元素が熱拡散により高効率ゲッタリング領域１０６，１０７まで移動し、ゲッタリングされる構成になっている。また、当該効率的ゲッタリング作用により、チャネル領域１０３のＮｉ元素は、電気的に影響しない程度まで低減される構成となっている（図１−Ａ参照）。
【００５２】
また、ｎチャネル型ＴＦＴの表面には、膜厚１５０nmのシリコン酸窒化膜から成る第１の層間絶縁膜１１０と、その上層に膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜１１１が積層され、第１の層間絶縁膜１１０の下層膜であるゲート絶縁膜１０８を含めて、前記積層膜を貫通する様にコンタクトホールが形成されている。そして、コンタクトホールを埋設する様に金属配線１１２，１１３が形成されており、金属配線１１２はソース領域１０４と電気的に接続し、金属配線１１３はドレイン領域１０５と電気的に接続する構成となっている（図１−Ａ参照）。
【００５３】
ところで、既に記載した様に、高効率ゲッタリング領域１０６，１０７はｎ型不純物であるＰ元素よりｐ型不純物であるＢ元素の濃度が高い為、全体としてｐ型の導電型を有することになる。この為、ｎチャネル型ＴＦＴに於けるソース領域１０４及びドレイン領域１０５の一部の領域に高効率ゲッタリング領域１０６，１０７を設けると、その他の領域がｎ型の導電型である為、不要なｐｎ接合が形成されることになる。当該ｐｎ接合が、ソース領域１０４とドレイン領域１０５の間を流れる電流に影響を及ぼす位置に存在すると、ｎチャネル型ＴＦＴの電気特性に悪影響を及ぼすことにもなる。従って、高効率ゲッタリング領域１０６，１０７は、ソース領域１０４とドレイン領域１０５の間に流れる電流を妨げることのない位置、即ちソース領域１０４に接続された金属配線１１２とドレイン領域１０６に接続された金属配線１１３を介して流れる電流を妨げない位置に配置する必要がある（図１−Ａ参照）。
【００５４】
図１−Ｂはｎチャネル型ＴＦＴの平面図で、各部に付記された番号はｎチャネル型ＴＦＴの断面図（図１−Ａ）に於いて付記された番号と基本的に同じものである。図１−Ｂに示される様に、ｎ型不純物とｐ型不純物の併存領域である高効率ゲッタリング領域１０６，１０７は、ソース領域１０４に接続されたコンタクト部１１２ａとドレイン領域１０５に接続されたコンタクト部１１３ａを介して流れる電流を妨げない位置、即ち前記コンタクト部１１２ａ，１１３ａよりも外側に配置されている（図１−Ｂ参照）。
【００５５】
また、高効率ゲッタリング領域の構成としては、半導体層の端部に限定さるものではない。ソース領域１０４に接続されたコンタクト部１１２ａとドレイン領域１０５に接続されたコンタクト部１１３ａを介して流れる電流を妨げない位置であれば、図１３で示すように、コンタクト部１１２ａ又はコンタクト部１１３ａに隣接する領域に高効率ゲッタリング領域１１５を設けても良く、同様な効果を得ることができる。
【００５６】
また、図２はｎチャネル型ＴＦＴの平面図で、ゲート電極から離れた半導体層に設置された高効率ゲッタリング領域の様々な配置例を示したものである。
【００５７】
図２−Ａは、ｎ型不純物とｐ型不純物の併存領域である高効率ゲッタリング領域２０３ａ，２０４ａが、半導体層のゲート電極２０５ａから離れた位置に、ゲート電極２０５ａと平行方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。尚、この配置例は、上記の図１−Ｂに示したｎチャネル型ＴＦＴの例と同一である。また、図２−Ｂは、高効率ゲッタリング領域２０３ｂ，２０４ｂが半導体層のゲート電極２０５ｂから離れた位置に、ゲート電極２０５ｂと垂直方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。また、図２−Ｃは、高効率ゲッタリング領域２０３ｃ，２０４ｃが半導体層のゲート電極２０５ｃから離れた位置に、ゲート電極２０５ｃと平行方向を長辺とする長方形と垂直方向を長辺とする長方形を組み合わせてできた複雑な形状で、当該形状のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。この場合は、前記図２−Ａ，Ｂの場合に比較し、高効率ゲッタリング領域の面積が大きくなるという特徴を有している（図２−Ａ，Ｂ，Ｃ参照）。
【００５８】
上記の何れの配置例に於いても、高効率ゲッタリング領域は、ソース領域に接続しているコンタクト部とドレイン領域に接続しているコンタクト部の間を流れる電流を妨げない位置に配置されている。即ち、図２−Ａの高効率ゲッタリング領域２０３ａ，２０４ａは、ソース領域２０１ａに接続しているコンタクト部２０６ａとドレイン領域２０２ａに接続しているコンタクト部２０７ａの間を流れる電流を妨げない位置に配置されている。また、図２−Ｂの高効率ゲッタリング領域２０３ｂ，２０４ｂは、ソース領域２０１ｂに接続しているコンタクト部２０６ｂとドレイン領域２０２ｂに接続しているコンタクト部２０７ｂの間を流れる電流を妨げない位置に配置されている。また、図２−Ｃの高効率ゲッタリング領域２０３ｃ，２０４ｃは、ソース領域２０１ｃに接続しているコンタクト部２０６ｃとドレイン領域２０２ｃに接続しているコンタクト部２０７ｃの間を流れる電流を妨げない位置に配置されている（図２−Ａ，Ｂ，Ｃ参照）。
【００５９】
また、図２−Ｄは、基本的に図２−Ｃと同じ配置例であるが、高効率ゲッタリング領域２０３ｄ，２０４ｄのゲッタリング効率拡大の為、高効率ゲッタリング領域２０３ｄ，２０４ｄの更なる面積拡大が図られ、高効率ゲッタリング領域２０３ｄがコンタクト部２０６ｄの一部に掛かった例である。基本的に、高効率ゲッタリング領域２０３ｄ，２０４ｄがコンタクト部２０６ｄ，２０７ｄの一部に掛かっても問題ないが、最悪でもコンタクト部２０６ｄ，２０７ｄの半分以下に掛かる様に、留意する必要がある。従って、コンタクト部２０６ｄ，２０７ｄと高効率ゲッタリング領域２０３ｄ，２０４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。尚、高効率ゲッタリング領域を設ける位置は、本実施形態の構成に限定されるものではなく、ソース領域とドレイン領域の間を流れる電流に影響を与えない（阻害しない）位置であれば任意の場所に設けても良い。
【００６０】
〔実施形態２〕
本実施形態には、ｎチャネル型ＴＦＴに関するチャネル領域の触媒元素のゲッタリング効率が、相対的（ｐチャネル型ＴＦＴと比較して）に劣るという問題を解決することのできる半導体装置の作製方法について、図３〜４に基づき記載する。
【００６１】
先ず、ガラス基板３０１上に膜厚１００nmのシリコン酸窒化膜から成る下地膜３０２をプラズマＣＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好ましくは膜厚３０〜６０nmの非晶質シリコン膜３０３を堆積する。本実施形態では、膜厚５０nmの非晶質シリコン膜３０３をプラズマＣＶＤ法により堆積したが、減圧ＣＶＤ法で堆積しても構わない。堆積の際、非晶質シリコン膜３０３の表面には、空気中の酸素の影響により、自然酸化膜３０４が形成されている（図３−Ａ参照）。
【００６２】
次に、非晶質シリコン膜３０３の結晶化を行う。先ず、非晶質シリコン膜３０３が堆積された基板を希フッ酸処理することにより、非晶質シリコン膜３０３の表面に成膜されている汚染された自然酸化膜３０４を除去する。この後、酸素雰囲気中でＵＶ光を照射することにより、非晶質シリコン膜３０３の表面に極薄のシリコン酸化膜３０５を成膜する。この極薄のシリコン酸化膜３０５は、後にスピン塗布法により添加される触媒元素溶液であるＮｉ水溶液の濡れ性を向上させる機能を有するものである（図３−Ｂ参照）。
【００６３】
次に、触媒元素であるＮｉ水溶液をスピン塗布法により、非晶質シリコン膜３０３（正確にはシリコン酸化膜３０５）の全面に添加する。Ｎｉ水溶液のＮｉ濃度は、重量換算で０．１〜５０ppm、より好ましくは１〜３０ppm程度の濃度範囲が好適である。これは、非晶質シリコン膜３０３中のＮｉ濃度を
１×１０15〜６×１０19atoms/cm3の値とする為である。此処で、Ｎｉ濃度を１×１０15〜６×１０19atoms/cm3の値とした根拠は、１×１０15atoms/cm3以下の場合はＮｉ元素の触媒作用を得ることが困難である為である。尚、上記のＮｉ濃度は、ＳＩＭＳ分析による測定値の最大値で定義されている（図３−Ｂ参照）。
【００６４】
本実施形態では、Ｎｉ濃度が１０ppmのＮｉ水溶液をスピン塗布法により添加した。スピン塗布の際、ガラス基板３０１を回転して、余分なＮｉ水溶液を吹き飛ばして除去し、非晶質シリコン膜３０３（正確にはシリコン酸化膜３０５）の全面に極薄のＮｉ含有層３０６を成膜する（図３−Ｂ参照）。
【００６５】
次に、窒素雰囲気中で５５０℃−４時間の熱処理を行うことにより、非晶質シリコン膜３０３を結晶化し、結晶質シリコン膜３０７を成膜する。この様に、非晶質シリコン膜３０３の全面にＮｉ水溶液を添加して熱処理する結晶成長法は、Ｎｉ元素を添加した非晶質シリコン膜３０３の表面から下地膜３０２の方向（縦方向）へ結晶成長が進行する為、本明細書では縦成長法と称している（図３−Ｃ参照）。
【００６６】
また、上記の熱処理は、電熱炉に於いて、５００〜７００℃、より好ましくは５５０〜６５０℃の温度範囲で熱処理可能である。この際、熱処理温度の上限は、使用する基板の耐熱性を考慮して条件設定する必要がある。例えばガラス基板３０１の場合は、ガラス歪点が６００℃程度であり、ガラス歪点以上の温度で熱処理すると、ガラス基板３０１の反りや縮み等が顕在化してしまう為、６００℃以下の温度で熱処理する必要がある。尚、本実施形態では電熱炉で熱処理しているが、レーザーアニール又はランプアニール等の熱処理手段を適用することも可能である（図３−Ｃ参照）。
【００６７】
次に、得られた結晶質シリコン膜３０７の結晶性を改善させる為、結晶質シリコン膜３０７に対しレーザー照射を行う。結晶質シリコン膜３０７は電熱炉による熱処理のみでは結晶化が不完全な状態となっており、非晶質成分が不規則に残存している。此処では、結晶化の不完全性を改善する目的で、結晶質シリコン膜３０７に対しパルス発振型のＫｒＦエキシマレーザー（波長２４８nm）を適用している。このエキシマレーザーは紫外光を発振する為、被レーザー照射領域に於いて、瞬間的に溶融固化が繰り返される。この為、被レーザー照射領域に於いて、一種の非平衡状態が実現され、Ｎｉ元素が非常に移動し易い状態となる。尚、このレーザー照射工程を省略することも可能であるが、当該レーザー照射工程により、結晶性の改善の他に、後のゲッタリング工程の効率を向上させる効果も有している為、当該レーザー照射工程は省略しない方が好ましい。
【００６８】
次に、通常のフォトリソグラフィ処理とドライエッチング処理により、結晶質シリコン膜３０７をパターン形成して、ｎチャネル型ＴＦＴに対応する半導体層３０８ｎとｐチャネル型ＴＦＴに対応する半導体層３０８ｐを形成する。此処で、前記半導体層３０８ｎ，３０８ｐの表面には不要な自然酸化膜が成膜されている為、希フッ酸処理により除去する。この後、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚１００nmのシリコン酸化膜から成るゲート絶縁膜３０９を堆積する（図３−Ｄ参照）。
【００６９】
次に、ゲート電極材料である導電性膜（膜厚４００nm）をスパッタ法又はＣＶＤ法により堆積し、通常のフォトリソグラフィ処理とドライエッチング処理によりパターン形成し、ｎチャネル型ＴＦＴに対応するゲート電極３１０ｎとｐチャネル型ＴＦＴに対応するゲート電極３１０ｐを形成する。此処で適用されるゲート電極材料としては、後の不純物元素の活性化を兼ねたゲッタリング用の熱処理温度（５５０〜６５０℃程度）に耐え得る耐熱性材料が好ましい。耐熱性材料としては、例えばＴａ（タンタル），Ｍｏ（モリブデン），Ｔｉ（チタン），Ｗ（タングステン），Ｃｒ（クロム）等の高融点金属、及び高融点金属とシリコンの化合物である金属シリサイド、及びｎ型又はｐ型の導電性を有する多結晶シリコン等が挙げられる。尚、本実施形態では、膜厚４００nmのＷ金属膜を適用している（図３−Ｅ参照）。
【００７０】
次に、ゲート電極３１０ｎ，３１０ｐをマスクに、ｎ型不純物であるＰ元素をドーピングする。ドーピング条件は、加速電圧を６０〜１００kVに設定し、ドーズ量は１．７×１０15ions/cm2の条件でドーピングする。当該ドーピング処理により、ｎチャネル型ＴＦＴに対応する半導体層３０８ｎには、ソース・ドレイン領域として機能するｎ型の導電型を有する高濃度不純物領域（ｎ＋領域）３１２ｎ，３１３ｎと、チャネル領域として機能する実質的に真性な領域３１１ｎが形成される。また、ｐチャネル型ＴＦＴに対応する半導体層３０８ｐには、ｎ型の導電型を有する高濃度不純物領域（ｎ＋領域）３１２ｐ，３１３ｐと、チャネル領域として機能する実質的に真性な領域３１１ｐが形成される（図３−Ｅ参照）。
【００７１】
次に、ｎチャネル型ＴＦＴに対応する半導体層３０８ｎのゲート電極３１０ｎから離れた端部を開口領域とし、且つｐチャネル型ＴＦＴに対応する半導体層３０８ｐの全域を開口領域とするレジストパターン３１４を形成する。この後、前記レジストパターン３１４及びｐチャネル型ＴＦＴに対応するゲート電極３１０ｐをマスクに、ｐ型不純物であるＢ元素をドーピングする。ドーピング条件は、加速電圧６０〜１００kVで、ドーズ量２．５×１０15ions/cm2の条件でドーピングする。当該ドーピング処理により、ｐチャネル型ＴＦＴに対応するｎ型不純物領域３１２ｐ，３１３ｐの導電型が反転し、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）３１９ｐ，３２０ｐが形成される。また、前記ｐ型不純物領域３１９ｐ，３２０ｐの形成と同時に、ｎチャネル型ＴＦＴの半導体層３０８ｎのゲート電極３１０ｎから離れた位置に対応する位置に形成されたレジストパターン３１４の開口領域をマスクとして、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）３１７ｎ，３１８ｎも形成される（図３−Ｆ参照）。
【００７２】
此処で形成されたｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）３１９ｐ，３２０ｐは、ｐチャネル型ＴＦＴのソース・ドレイン領域として機能する領域であるが、ｎ型不純物との併存領域である為、実質的に真性な領域３１１ｐであるチャネル領域のＮｉ元素に対する高効率ゲッタリング領域としても機能する。また、ｎチャネル型ＴＦＴの半導体層３０８ｎのゲート電極３１０ｎから離れた位置に形成されたｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）３１７ｎ，３１８ｎも、ｎ型不純物との併存領域である為、実質的に真性な領域３１１ｎであるチャネル領域のＮｉ元素に対する高効率ゲッタリング領域として機能する（図３−Ｆ参照）。
【００７３】
次に、前記レジストパターン３１４を除去した後、膜厚１００〜３００nmの無機膜から成る第１の層間絶縁膜３２１を堆積する。本実施形態では、膜厚１５０nmのシリコン酸窒化膜から成る第１の層間絶縁膜３２１をプラズマＣＶＤ法により堆積している。この後、半導体層３０８ｎ，３０８ｐに注入された不純物元素（ｎ型不純物とｐ型不純物）の熱活性化の為、電熱炉により６００℃−１２時間の熱処理を行う。当該熱処理は不純物元素の熱活性化処理の為に行うものであるが、チャネル領域として機能する実質的に真性な領域３１１ｎ，３１１ｐに含まれる不要な触媒元素（Ｎｉ元素）のゲッタリング処理も兼ねている。従って、チャネル領域として機能する実質的に真性な領域３１１ｎ，３１１ｐに含まれる不要な触媒元素（Ｎｉ元素）は熱拡散により高効率ゲッタリング領域３１７ｎ，３１８ｎ，３１９ｐ，３２０ｐに移動し、当該領域でゲッタリングされる。この方法で製造された結晶質シリコン膜を有するＴＦＴは高い電界効果移動度を有しており、オフ電流値の低下等の良好な電気特性を有している。この後、半導体層３０８ｎ，３０８ｐのダングリングボンドを終端させる為、４１０℃−１時間の水素化処理を水素３％含有の窒素雰囲気中で行う（図４−Ａ参照）。
【００７４】
次に、前記第１の層間絶縁膜３２１の上に、膜厚１〜３μmの透明な有機膜から成る第２の層間絶縁膜３２２を成膜する。本実施形態では、膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜３２２を成膜している。この後、通常のフォトリソグラフィ処理とドライエッチング処理により、第２の層間絶縁膜３２１と前記第１の層間絶縁膜３２１、更には前記第１の層間絶縁膜３２１の下層に存在するゲート絶縁膜３０９にコンタクトホール３２３を形成する（図４−Ｂ参照）。
【００７５】
次に、導電性を有する膜厚２００〜８００nmの金属膜を堆積する。本実施形態では、５０nm厚のＴｉ膜と５００nm厚のＡｌ−Ｔｉ合金膜の積層膜をスパッタ法により堆積する。この後、通常のフォトリソグラフィ処理とドライエッチング処理を行い、金属配線３２４を形成する。当該金属配線３２４は、前記コンタクトホール３２３を介してｎチャネル型ＴＦＴに対応するソース領域３１５ｎとドレイン領域３１６ｎ、及びｐチャネル型ＴＦＴに対応するソース領域３１９ｐとドレイン領域３２０ｐに各々接続されている（図４−Ｃ参照）。
【００７６】
〔実施形態３〕
実施形態２では、縦成長法により非晶質シリコン膜を結晶化させた場合の半導体装置の作製方法を記載した。既に記載している様に、非晶質シリコン膜の結晶化には横成長法もある為、本実施形態に於いては、横成長法により非晶質シリコン膜を結晶化させた場合の半導体装置の作製方法を記載する。以下、図５に基づき具体的に記載する。
【００７７】
先ず、ガラス基板４０１上に膜厚１００nmのシリコン酸窒化膜から成る下地膜４０２をプラズマＣＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好ましくは膜厚３０〜６０nmの非晶質シリコン膜４０３を堆積する。本実施形態では、膜厚５０nmの非晶質シリコン膜４０３をプラズマＣＶＤ法により堆積したが、減圧ＣＶＤ法で堆積しても構わない。更に、非晶質シリコン膜４０３の上に、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚７０nmのシリコン酸化膜から成るマスク絶縁膜４０４を堆積する（図５−Ａ参照）。
【００７８】
次に、通常のフォトリソグラフィ処理とウェットエッチング処理により、マスク絶縁膜４０４の一部の領域に開口領域４０５を形成する。此処で形成された開口領域４０５は、触媒元素（本実施例でもＮｉ元素を適用）を選択的に非晶質シリコン膜４０３に導入する為のものである。そして、開口領域４０５の底部は、非晶質シリコン膜４０３が露出した状態となっている。この後、当該基板を酸化することにより、前記開口領域４０５に於ける非晶質シリコン膜４０３の露出領域に０．５〜５nm程度の極薄のシリコン酸化膜（図示せず）を成膜する。本実施例に於いては、酸化処理をスピン処理方式（枚葉式）による所定時間のオゾン水処理で行っている。この際、当該酸化処理は、洗浄槽を利用したバッチ方式のオゾン水処理で行っても構わない。また、枚葉式又はバッチ方式の過酸化水素水処理で行っても良いし、酸素雰囲気中での紫外線（ＵＶ）照射によりオゾンを発生させて酸化しても構わない。尚、開口領域４０５に於ける極薄のシリコン酸化膜（図示せず）の成膜は、非晶質シリコン膜４０３に対する触媒元素溶液（代表的にはＮｉ水溶液）の濡れ性改善の為に行われるものである（図５−Ｂ参照）。
【００７９】
次に、触媒元素溶液であるＮｉ水溶液をスピン塗布法により、開口領域４０５を有したマスク絶縁膜４０４の全面に添加し、開口領域４０５の底部の非晶質シリコン膜４０３にＮｉ元素を選択的に導入する。尚、本実施例に於いては、触媒元素溶液として、Ｎｉ元素を１０ppm（重量換算）含有したニッケル酢酸塩水溶液を使用しており、スピン塗布後には、極薄のＮｉ含有層４０６が成膜されている（図５−Ｂ参照）。
【００８０】
次に、窒素雰囲気中で６００℃−８時間の熱処理を行うことにより、非晶質シリコン膜４０３を結晶化し、結晶質シリコン膜４０７を成膜する。この際、前記開口領域４０５を介して選択的に導入されたＮｉ元素は前記開口領域４０５を基点として周辺領域に拡散し、拡散の過程で非晶質シリコン膜４０３の結晶化が進行する。この結晶化の進行方向が横方向（基板面に平行な方向）であることから、本明細書では横成長法と称している（図５−Ｃ参照）。
【００８１】
次に、得られた結晶質シリコン膜４０７の結晶性を改善させる為、結晶質シリコン膜４０７に対しレーザー照射を行う。当該レーザー照射により、結晶質シリコン膜４０７の結晶性は大幅に改善されている。本実施例では、パルス発振型のＫｒＦエキシマレーザー（波長２４８nm）を適用している。このエキシマレーザーは結晶質シリコン膜４０７の結晶性の改善のみでなく、Ｎｉ元素が非常に移動し易い状態となる為、ゲッタリング源によるゲッタリング効率の向上という作用もある。
【００８２】
次に、当該基板を希フッ酸で処理することにより、Ｎｉ元素を選択的に導入する際のマスクとして機能したマスク絶縁膜４０４を除去する。マスク絶縁膜４０４の除去後、通常のフォトリソグラフィ処理とドライエッチング処理により、結晶質シリコン膜４０７をパターン形成して、ｎチャネル型ＴＦＴに対応する半導体層４０８ｎとｐチャネル型ＴＦＴに対応する半導体層４０８ｐを形成する。この後、プラズマＣＶＤ法又は減圧ＣＶＤ法により、膜厚１００nmのシリコン酸化膜から成るゲート絶縁膜４０９を堆積する。尚、ゲート絶縁膜４０９の堆積する際には、基板表面の汚染物（自然酸化膜含む）を除去する為、前洗浄として希フッ酸処理を行っている（図５−Ｄ参照）
【００８３】
此処からの記載は、実施形態２の図３−Ｅ及び図３−Ｆ、更には図４に基づく記載と実質的に同一である為、概略のみを記載する。
【００８４】
次に、導電性の高融点金属である膜厚４００nmのＷ膜をスパッタ法又はＣＶＤ法により堆積し、通常のフォトリソグラフィ処理とドライエッチング処理によりパターン形成し、ｎチャネル型ＴＦＴに対応するゲート電極４１０ｎとｐチャネル型ＴＦＴに対応するゲート電極４１０ｐを形成する。その後、ゲート電極４１０ｎ，４１０ｐをマスクに、ｎ型不純物であるＰ元素をドーピングし、ｎ型の導電型を有する高濃度不純物領域（ｎ＋領域）４１２ｎ，４１３ｎ，４１２ｐ，４１３ｐと実質的に真性な領域４１１ｎ，４１１ｐを形成する（図５−Ｅ参照）。
【００８５】
次に、ｎチャネル型ＴＦＴに対応する半導体層４０８ｎのゲート電極４１０ｎから離れた端部を開口領域とし、且つｐチャネル型ＴＦＴに対応する半導体層４０８ｐの全域を開口領域とするレジストパターン４１４を形成する。その後、前記レジストパターン４１４及びｐチャネル型ＴＦＴに対応するゲート電極４１０ｐをマスクに、ｐ型不純物であるＢ元素をドーピングし、ｐチャネル型ＴＦＴに対応する半導体層４０８ｐに於いては、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）４１９ｐ，４２０ｐが形成される。また、前記高濃度不純物領域４１９ｐ，４２０ｐの形成と同時に、ｎチャネル型ＴＦＴの半導体層４０８ｎのゲート電極４１０ｎから離れた位置に対応する位置に形成されたレジストパターン４１４の開口領域をマスクとして、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）４１７ｎ，４１８ｎも形成される。尚、ｎ型不純物及びｐ型不純物のドーピング条件は、上記の実施形態２で記載した条件と同一である（図５−Ｆ参照）。
【００８６】
次に、図４と同一の作製工程により、層間絶縁膜とコンタクトホールと金属配線を形成し、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置を形成する。
【００８７】
以上の様に、非晶質シリコン膜の結晶化に横成長法を利用した場合についても、ｎチャネル型ＴＦＴのゲート電極４１０ｎから離れた半導体層４０８ｎに、ｎ型不純物（Ｐ元素）とｐ型不純物（Ｂ元素）の併存する高効率ゲッタリング領域、即ちｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）４１７ｎ，４１８ｎを形成できる。非晶質シリコン膜の結晶化に横成長法を利用した場合、縦成長法に比較し、半導体層４０８ｎ，４０８ｐに含まれる触媒元素の濃度が低いという特徴がある。従って、非晶質シリコン膜の結晶化に横成長法を適用した場合、ゲッタリング処理の処理温度を低くしたり、処理時間の時短化等のプロセスマージンが増大する効果を得ることができる。
【００８８】
【実施例】
以下、図６〜１５に基づき、本発明の具体的な実施例を詳細に記載する。
【００８９】
〔実施例１〕
実施形態２と実施形態３に於いては、ＴＦＴのソース・ドレイン領域の少なくとも一部の領域にｎ型不純物とｐ型不純物の併存領域を形成し、当該併存領域の高効率ゲッタリング作用により、チャネル領域のみの触媒元素をゲッタリング除去している。これらの半導体装置の作製方法は、ゲッタリング領域を形成する為のゲッタリング源の導入工程と、ソース・ドレイン領域を形成する為の不純物のドーピング工程を一括できる為、工程短縮に有利という特徴がある。しかし、一方でゲッタリング領域の面積に制限がある為、ゲッタリング効率の点で難がある。本実施例に於いては、この難点を解決できる半導体装置の作製方法を記載する。
【００９０】
具体的には、ＴＦＴのチャネル領域とソース・ドレイン領域とから構成される半導体層を含んだ領域全体を被ゲッタリング領域とし、被ゲッタリング領域の周辺領域にｎ型不純物とｐ型不純物の併存領域である高効率ゲッタリング領域を形成し、前記半導体層を含んだ領域全体の触媒元素をゲッタリングするものである。当該ゲッタリング処理により、ＴＦＴの半導体層を含んだ領域は、予め触媒元素を低減した状態に形成できる。以下、図６〜７に基づき、詳細に記載する。尚、図６−Ａ〜図６−Ｆは作製工程を示す断面図であり、図７−Ａ〜図７−Ｃは図６−Ｄ〜図６−Ｆの平面図である。
【００９１】
先ず、ガラス基板５０１上に膜厚１００nmのシリコン酸窒化膜から成る下地膜５０２をプラズマＣＶＤ法により堆積し、続けて膜厚１５〜７０nm、より好ましくは膜厚３０〜６０nmの非晶質シリコン膜５０３を堆積する。本実施例では、膜厚５０nmの非晶質シリコン膜５０３をプラズマＣＶＤ法により堆積したが、減圧ＣＶＤ法で堆積しても構わない。堆積の際、非晶質シリコン膜５０３の表面には、空気中の酸素の影響により、自然酸化膜５０４が成膜されている（図６−Ａ参照）。
【００９２】
次に、非晶質シリコン膜５０３の結晶化を行う。先ず、非晶質シリコン膜５０３が堆積された基板を希フッ酸処理することにより、非晶質シリコン膜５０３の表面に成膜されている汚染された自然酸化膜５０４を除去する。その後、スピン処理方式（枚葉式）による所定時間のオゾン水処理を行うことにより、非晶質シリコン膜５０３の表面に極薄のシリコン酸化膜５０５を成膜する。この極薄のシリコン酸化膜５０５は、後にスピン塗布法により添加される触媒元素溶液であるＮｉ水溶液の濡れ性を改善させる機能を有するものである。その後、触媒元素であるＮｉ元素を１０ppm（重量換算）含有するニッケル酢酸塩水溶液をスピン塗布法により添加し、非晶質シリコン膜５０３（正確にはシリコン酸化膜５０５）の全面に極薄のニッケル含有層５０６を成膜する（図６−Ｂ参照）。
【００９３】
次に、電熱炉に於いて、窒素雰囲気中で５５０℃−４時間の熱処理を行うことにより、非晶質シリコン膜５０３を結晶化し、結晶質シリコン膜５０７を成膜する。その後、得られた結晶質シリコン膜５０７の結晶性を改善させる為、結晶質シリコン膜５０７に対しレーザー照射を行う。当該レーザー照射により、結晶質シリコン膜５０７の結晶性は大幅に改善されている。本実施例では、パルス発振型のＫｒＦエキシマレーザー（波長２４８nm）を適用している。このエキシマレーザーは結晶質シリコン膜５０７の結晶性の改善のみでなく、Ｎｉ元素が非常に移動し易い状態となる為、ゲッタリング源によるゲッタリング効率の向上という作用もある（図６−Ｃ参照）。
【００９４】
次に、レーザー照射工程が終了後、結晶質シリコン膜５０７の表面に存在する極薄のシリコン酸化膜５０５及び極薄のニッケル含有層５０６を除去する為、希フッ酸で洗浄する。その後、膜厚３０〜２００nmｎのマスク絶縁膜５０８を堆積する。本実施例に於いては、膜厚５０nmのシリコン酸化膜から成るマスク絶縁膜５０８をプラズマＣＶＤ法により堆積した。その後、レジストパターン５０９を形成した後、ドライエッチング処理によりレジストパターン５０９から露出した領域のマスク絶縁膜５０８をエッチング除去する（図６−Ｄ，図７−Ａ参照）。
【００９５】
次に、レジストパターン５０９をマスクとして、結晶質シリコン膜５０７にゲッタリング源であるＰ元素とＢ元素をドーピングする。Ｐ元素のドーピング条件は、加速電圧５〜３０ｋＶで、ドーズ量１．７×１０15ions/cm2の条件でドーピングする。他方、Ｂ元素のドーピング条件は、加速電圧５〜３０ｋＶで、ドーズ量１．７×１０15ions/cm2以上の条件でドーピングする。本実施例では、先ずＰ元素をドーピングし、引き続いてＢ元素をドーピングした。具体的なＰ元素のドーピング条件は、加速電圧１０kVで、ドーズ量１．７×１０15ions/cm2の条件でドーピングした。また、Ｂ元素のドーピング条件は、加速電圧１０kVで、ドーズ量２．５×１０15ions/cm2の条件でドーピングした（図６−Ｅ，図７−Ｂ参照）。
【００９６】
上記のゲッタリング源（Ｐ元素とＢ元素）のドーピングにより、レジストパターン５０９に覆われてない領域は、Ｐ元素とＢ元素を高濃度に含有した高効率のゲッタリング領域５１０となる。また、ゲッタリング領域５１０は、ドーピングの際のイオン衝撃により、非晶質化されている。他方、レジストパターン５０９に覆われた領域は、ゲッタリング源が導入されない被ゲッタリング領域５１１である（図６−Ｅ，図７−Ｂ参照）。
【００９７】
次に、レジストパターン５０９を専用の剥離液により除去した後、電熱炉によりゲッタリングの為の熱処理を行い、被ゲッタリング領域５１１の内部に残存するＮｉ元素をゲッタリング領域５１０に熱拡散により移動させる。本実施例では、ゲッタリング処理として、窒素雰囲気中で５５０℃−４時間の熱処理を行った。その後、レジストパターン５０９の除去跡に残存しているレジストパターン５０９と同一形状のマスク絶縁膜５０８をマスクとして、ゲッタリング領域５１０の結晶質シリコン膜をドライエッチングし、ドライエッチングのマスクとなったマスク絶縁膜５０８を希フッ酸により除去する。この様にして、ｎチャネル型ＴＦＴの半導体層５１２とｐチャネル型ＴＦＴの半導体層５１３を共に含んだ被ゲッタリング領域５１１のゲッタリング処理を行っている（図６−Ｆ，図７−Ｃ参照）。
【００９８】
尚、前記ゲッタリング用熱処理に於いて、被ゲッタリング領域５１１内のＮｉ元素の熱拡散による移動は、既に処理したレーザー照射によりＮｉ元素が移動し易くなっていること、またゲッタリング領域５１０がイオン衝撃により非晶質化していることにより、更に移動し易くなっている（図６−Ｆ，図７−Ｃ参照）。
【００９９】
以上の作製工程により、ｎチャネル型ＴＦＴに対応する半導体層５１２ｎ及びｐチャネル型ＴＦＴに対応する半導体層５１２ｐを共に含んだ領域全体を被ゲッタリング領域５１１とし、被ゲッタリング領域５１１内のＮｉ濃度の低減を実現している。その後、実施形態２の図３−Ｄ〜図３−Ｆ及び図４で記載した作製工程を行うことにより、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを共に有する半導体装置を作製することが可能である。
【０１００】
本実施例では、実施形態２で記載したｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを共に有する半導体装置の作製工程の前に、ＴＦＴの半導体層５１２ｎ，５１２ｐを含んだ領域全体のＮｉ元素をゲッタリングする例を示している。この場合、実施形態２のソース・ドレインゲッタ方式と合わせて２回のゲッタリング工程を有することになり、ＴＦＴのチャネル領域のＮｉ濃度は、より一層の低減を図ることが可能である。尚、本実施例では、被ゲッタリング領域５１１として、ｎチャネル型ＴＦＴに対応する半導体層５１２ｎとｐチャネル型ＴＦＴに対応する半導体層５１２ｐを共に含んだ場合を示しているが、被ゲッタリング領域は、ｎチャネル型ＴＦＴ又はｐチャネル型ＴＦＴのどちらか一方の半導体層含む構成でも構わない。
【０１０１】
本実施例の特徴は、作製工程数の増加という難点はあるが、ＴＦＴのチャネル領域のＮｉ濃度をより一層の低減することができる為、ｎチャネル型ＴＦＴの電気特性（電界効果移動度，オフ電流等）及び信頼性（リーク電流等）の更なる向上を図ることができる。また、ゲッタリング効率の更なる改善に伴い、ゲッタリング処理の温度低下・時間短縮等に有利に作用する為、ゲッタリング処理のプロセスマージンの拡大にも有効である。
【０１０２】
〔実施例２〕
実施例２では、実施形態２で記載した半導体装置の作製工程を実際のアクティブマトリクス型液晶表示装置の製造に応用した例を示す。以下、図８〜１２に基づき、詳細に記載する。
【０１０３】
最初に、ガラス基板６０１上にプラズマＣＶＤ法により、各々組成比の異なる第１層目のシリコン酸窒化膜６０２ａを５０nmと第２層目のシリコン酸窒化膜６０２ｂを１００nmの膜厚で堆積し、下地膜６０２を成膜する。尚、此処で用いるガラス基板６０１としては、石英ガラスまたはバリウムホウケイ酸ガラスまたはアルミノホウケイ酸ガラス等が有る。次に前記下地膜６０２（６０２ａと６０２ｂ）上に、プラズマＣＶＤ法により、非晶質シリコン膜６０３ａを５０nmの膜厚で堆積する。尚、本実施例ではプラズマＣＶＤ法で非晶質シリコン膜６０３ａを堆積しているが、減圧ＣＶＤ法で堆積しても構わない。また、非晶質シリコン膜６０３ａの堆積に於いては、空気中に存在する炭素または酸素または窒素が混入する可能性がある。これらの不純物ガスの混入は、最終的に得られるＴＦＴ特性の劣化を引き起こすことが経験的に知られており、このことから前記不純物ガスの混入は結晶化の阻害要因として作用すると認識されている。従って、前記不純物ガスの混入は徹底的に低減することが望ましく、具体的な濃度範囲としては、炭素及び窒素の場合は共に５×１０17atoms/cm3以下とし、酸素の場合は１×１０18atoms/cm3以下とするのが望ましい（図８−Ａ参照）。
【０１０４】
次に、非晶質シリコン膜６０３ａの結晶化の前処理工程を行う。減圧ＣＶＤ装置から当該基板を取り出す際に、非晶質シリコン膜６０３ａの表面は通常自然酸化膜（図示せず）で汚染される。この為、自然酸化膜（図示せず）で汚染された非晶質シリコン膜６０３ａの表面を希フッ酸で洗浄することにより、自然酸化膜を除去する。更に非晶質シリコン膜６０３ａの表面をオゾン水で処理することにより、非晶質シリコン膜６０３ａの表面を酸化し、０．５〜５nm程度の清浄な極薄のシリコン酸化膜（図示せず）を成膜する。尚、極薄のシリコン酸化膜は、後工程でＮｉ水溶液をスピン塗布する際に、非晶質シリコン膜６０３ａに対する濡れ性を改善し、Ｎｉ元素を均一に吸着させる作用を有している（図８−Ａ参照）。
【０１０５】
次に、触媒元素溶液であるＮｉ水溶液をスピン塗布法により添加する。本実施例では、触媒元素溶液として、Ｎｉ元素を１０ppm（重量換算）含有したニッケル酢酸塩水溶液をスピン塗布法により添加した（図８−Ａ参照）。
【０１０６】
次に、非晶質シリコン膜６０３ａ中の含有水素量を５atomic％以下に制御する為、電熱炉に於いて、当該基板を窒素雰囲気中で４５０℃−１時間の条件で熱処理し、非晶質シリコン膜６０３ａ中の含有水素の脱水素化処理を行う。脱水素化処理の後、更に連続して５５０℃−４時間の条件で熱処理することにより、非晶質シリコン膜６０３ａの結晶化を行い、結晶質シリコン膜６０３ｂを成膜する。その後、得られた結晶質シリコン膜６０３ｂの結晶性を改善させる為、結晶質シリコン膜６０３ｂに対しレーザー照射を行う。当該レーザー照射により、結晶質シリコン膜６０３ｂの結晶性は大幅に改善される。本実施例では、パルス発振型のＫｒＦエキシマレーザー（波長２４８nm）を適用している。このエキシマレーザーは結晶質シリコン膜６０３ｂの結晶性の改善のみでなく、Ｎｉ元素が非常に移動し易い状態となる為、ゲッタリング源によるゲッタリング効率の向上という作用も有している（図８−Ｂ参照）。
【０１０７】
次に、通常のフォトリソグラフィ処理及びドライエッチング処理により、結晶質シリコン膜６０３ｂをパターン形成し、ＴＦＴのチャネル領域及びソース・ドレイン領域と成る半導体層６０４〜６０８を形成する。尚、半導体層６０４〜６０８の形成後、ＴＦＴのＶｔｈを制御する為に、不純物元素（ボロンまたはリン）のドーピングであるチャネルドープを実施しても構わない（図９−Ａ参照）。
【０１０８】
次に、前記半導体層６０４〜６０８を覆う様に、プラズマＣＶＤ法により膜厚１００nmのシリコン酸窒化膜から成るゲート絶縁膜６０９を堆積する。尚、ゲート絶縁膜６０９の堆積の際、半導体層６０４〜６０８の表面は自然酸化膜（図示せず）で汚染されている為、希フッ酸処理により除去する。その後、ゲート絶縁膜６０９上にゲート電極材料である導電性膜をスパッタ法又はＣＶＤ法により堆積する。此処で適用されるゲート電極材料としては、後の不純物元素の活性化を兼ねたゲッタリング用の熱処理温度（５５０〜６５０℃程度）に耐え得る耐熱性材料が好ましい。耐熱性材料としては、例えばＴａ（タンタル），Ｍｏ（モリブデン），Ｔｉ（チタン），Ｗ（タングステン），Ｃｒ（クロム）等の高融点金属、及び高融点金属とシリコンの化合物である金属シリサイド、及びｎ型又はｐ型の導電型を有する多結晶シリコン等が挙げられる。尚、本実施例では、膜厚４００nmのＷ膜から成るゲート電極膜６１０をスパッタ法により堆積した（図９−Ｂ参照）。
【０１０９】
上記構造の基板上に、ゲート電極形成用のフォトリソグラフィ処理とドライエッチング処理を行うことにより、ゲート電極６１７〜６２０と保持容量用電極６２１とソース配線として機能する電極６２２を形成する。ドライエッチングの後、ゲート電極６１７〜６２０上にはドライエッチングのマスクであるレジストパターン６１１〜６１４が残膜し、同様に保持容量用電極６２１上にレジストパターン６１５とソース配線として機能する電極６２２上にレジストパターン６１６が残膜している。尚、ドライエッチングに伴い、下地のシリコン酸窒化膜から成るゲート絶縁膜６０９は膜減りにより、ゲート絶縁膜６２３の形状に変形している（図１０−Ａ参照）。
【０１１０】
次に、レジストパターン６１１〜６１６を残した状態で、ゲート電極６１７〜６２０と保持容量用電極６２１をマスクに、ドーピング装置を用いて、第１のドーピング処理であるｎ型不純物の低濃度ドーピングを行う。ドーピング条件としては、ｎ型不純物であるＰ元素を用い、加速電圧が６０〜１００kVで、ドーズ量が３×１０12〜３×１０13ions/cm2のドーピング条件で処理する。この第１のドーピング処理により、ゲート電極６１７〜６２０と保持容量用電極６２１の外側に対応する半導体層６０４〜６０８に、ｎ型不純物の低濃度不純物領域（ｎ−領域）６２９〜６３３が形成される。同時に、ゲート電極６１７〜６２０の真下には、ＴＦＴのチャネルとして機能する実質的に真性な領域６２４〜６２７が形成される。また、保持容量用電極６２１の真下の半導体層６０８には、当該領域がＴＦＴ形成領域でなく、保持容量７０５の形成領域である為、容量形成用電極の片側として機能する真性な領域６２８が形成されている（図１０−Ａ参照）。
【０１１１】
次に、当該基板を専用の剥離液で洗浄することにより、ドライエッチングのマスクとなったレジストパターン６１１〜６１６を除去する。除去した後、駆動回路７０６に於けるｎチャネル型ＴＦＴ７０１，７０３と画素領域７０７に於ける画素ＴＦＴ７０４をＬＤＤ構造にする為、当該領域に存在するゲート電極６１７，６１９〜６２０を被覆する様に、第２のドーピング処理のマスクとなるｎ＋領域形成用のレジストパターン６３４〜６３６を形成する。そして、第２のドーピング処理である、ｎ型不純物の高濃度ドーピングを行う。ドーピング条件としては、ｎ型不純物であるＰ元素を用い、加速電圧６０〜１００ｋＶで、ドーズ量１．７×１０15ions/cm2のドーピング条件で処理する。当該ドーピング処理により、前記レジストパターン６３４〜６３６の外側領域に対応する半導体層６０４，６０６〜６０７にｎ型不純物の高濃度不純物領域（ｎ＋領域）６３７，６３９〜６４０が形成される。この高濃度不純物領域（ｎ＋領域）６３７，６３９〜６４０の形成に伴い、既に形成した低濃度不純物領域（ｎ−領域）６２９，６３１〜６３２は、高濃度不純物領域（ｎ＋領域）６３７，６３９〜６４０と低濃度不純物領域（ｎ−領域）６４２〜６４４に分離され、ＬＤＤ構造となるソース・ドレイン領域が形成される（図１０−Ｂ参照）。
【０１１２】
この際、ＬＤＤ構造形成領域以外の領域である駆動回路７０６のｐチャネル型ＴＦＴ７０２の領域と画素領域７０７の保持容量７０５の領域に於いては、ゲート電極６１８と保持容量用電極６２１をマスクに各々ドーピングされる為、ゲート電極６１８の外側領域に対応する半導体層６０５にｎ型不純物の高濃度不純物領域（ｎ＋領域）６３８が形成され、保持容量用電極６２１の外側領域に対応する半導体層６０８にもｎ型不純物の高濃度不純物領域（ｎ＋領域）６４１が形成されている（図１０−Ｂ参照）。
【０１１３】
次に、ｐチャネル型ＴＦＴ７０２に対応する半導体層６０５の領域と保持容量７０５に対応する半導体層６０８の領域を開口領域とし、且つｎチャネル型ＴＦＴ７０１，７０３及び画素ＴＦＴ７０４に対応する半導体層６０４，６０６〜６０７のゲート電極６１７，６１９〜６２０から離れた端部の領域を開口領域とするレジストパターン６４５〜６５３を通常のフォトリソグラフィ処理により形成する。その後、前記レジストパターン６４５〜６５３をマスクに、ドーピング装置を用いて、第３のドーピング処理であるｐ型不純物の高濃度ドーピングを行う。当該ドーピング処理により、ｐチャネル型ＴＦＴ７０２に対応する半導体層６０５には、ゲート電極６１８をマスクにｐ型不純物であるＢ元素がドーピングされる。この結果、ゲート電極６１８の外側領域に対応する半導体層６０５に、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）６５４が形成される。前記高濃度不純物領域（ｐ＋領域）６５４には、既にｎ型不純物であるＰ元素がドーピングされているが、Ｂ元素のドーズ量が２．５×１０15ions/cm2となる様に高濃度にドーピングされる為、ｐ型の導電型を有し、ソース・ドレイン領域として機能する高濃度不純物領域（ｐ＋領域）６５４が形成される。また、保持容量７０５の形成領域に於いても、保持容量用電極６２１の外側領域に対応する半導体層６０８にｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）６５５が同様に形成される（図１１−Ａ参照）。
【０１１４】
尚、前記高濃度不純物領域（ｐ＋領域）６５４，６５５は、Ｐ元素とＢ元素が併存しており、ｐチャネル型ＴＦＴ７０２のチャネル領域として機能する真性な領域６２５及び容量形成用電極の片側として機能する真性な領域６２８の内部に存在するＮｉ元素に対する高効率ゲッタリング領域としても機能する（図１１−Ａ参照）。
【０１１５】
また、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）６５４，６５５の形成と同時に、ｎチャネル型ＴＦＴ７０１，７０３及び画素ＴＦＴ７０４に対応する半導体層６０４，６０６〜６０７のゲート電極６１７，６１９〜６２０から離れた位置には、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）６５６〜６５８が形成される。これらの高濃度不純物領域（ｐ＋領域）６５６〜６５８に於いても、Ｐ元素とＢ元素が併存している為、チャネル領域として機能する実質的に真性な領域６２４，６２６〜６２７に存在するＮｉ元素に対する高効率ゲッタリング領域として機能する。尚、高濃度不純物領域（ｐ＋領域）６５６〜６５８の形成に伴い、既に形成したｎ型不純物の高濃度不純物領域（ｎ＋領域）６３７，６３９〜６４０は、ｐ型の導電型を有する高濃度不純物領域（ｐ＋領域）６５６〜６５８とｎ型の導電型を有する高濃度不純物領域（ｎ＋領域）６５９〜６６１とに分離される（図１１−Ａ参照）。
【０１１６】
次に、前記レジストパターン６４５〜６５３を除去した後、膜厚１５０nmのシリコン酸窒化膜から成る第１の層間絶縁膜６６２をプラズマＣＶＤ法により堆積する。その後、半導体層６０４〜６０８に注入された不純物元素（Ｐ元素とＢ元素）の熱活性化の為、電熱炉に於いて、５５０℃−４時間の熱処理を行う。当該熱処理は不純物元素の熱活性化処理の為に行うものであるが、半導体層６０４〜６０８には、既に記載した様にＰ元素とＢ元素の併存領域である高効率ゲッタリング領域が形成されており、チャネル領域として機能する実質的に真性な領域６２４〜６２７及び容量形成用電極の片側として機能する真性な領域６２８に存在するＮｉ元素をゲッタリングする目的も兼ねている。尚、前記熱活性化処理を第１の層間絶縁膜６６２の堆積前に行っても良いが、ゲート電極等の配線材料の耐熱性が弱い場合は、第１の層間絶縁膜６６２の堆積後に行う方が好ましい。この後、半導体層６０４〜６０８のダングリングボンドを終端させる為、４１０℃−１時間の水素化処理を水素３％含有の窒素雰囲気中で行う（図１１−Ｂ参照）。
【０１１７】
次に、前記第１の層間絶縁膜６６２の上に、膜厚１．６μmのアクリル樹脂膜から成る第２の層間絶縁膜６６３を成膜する。この後、通常のフォトリソグラフィ処理とドライエッチング処理により、第２の層間絶縁膜６６３と第１の層間絶縁膜６６２、更に下層膜であるゲート絶縁膜６２３を貫通する様に、コンタクトホールを形成する。この際、コンタクトホールは、ソース配線として機能する電極６２２及び高濃度不純物領域６５９〜６６１，６５４〜６５５と接続する様に形成される（図１２−Ａ参照）。
【０１１８】
次に、駆動回路７０６の高濃度不純物領域６５４，６５９〜６６０と電気的に接続する様に、導電性の金属配線６６４〜６６９を形成する。また、画素領域７０７の接続電極６７０，６７２〜６７３とゲート配線６７１を同じ導電性材料で形成する。本実施例では、金属配線６６４〜６６９、接続電極６７０，６７２〜６７３及びゲート配線６７１の構成材料として、膜厚５０nmのＴｉ膜と膜厚５００nmのＡｌ−Ｔｉ合金膜の積層膜を適用している。そして、接続電極６７０は、不純物領域６６１を介して、ソース配線として機能する電極６２２と画素ＴＦＴ７０４を電気的に接続する様に形成されている。接続電極６７２は、画素ＴＦＴ７０４の不純物領域６６１と電気的に接続する様に形成されており、接続電極６７３は保持容量７０５の不純物領域６５５と電気的に接続する様に形成されている。また、ゲート配線６７１は、画素ＴＦＴ７０４の複数のゲート電極６２０を電気的に接続する様に形成されている。その後、膜厚８０〜１２０nmのＩＴＯ（Indium Tin Oxide）等の透明導電膜を堆積した後、フォトリソグラフィ処理とエッチング処理により、画素電極６７４を形成する。画素電極６７４は、接続電極６７２を介して、画素ＴＦＴ７０４のソース・ドレイン領域である不純物領域６６１と電気的に接続されており、更に接続電極６７３を介して、保持容量７０５の不純物領域６５５とも電気的に接続されている（図１２−Ｂ参照）。
【０１１９】
以上の製造工程により、ＬＤＤ構造のｎチャネル型ＴＦＴとシングルドレイン構造のｐチャネル型ＴＦＴを有するアクティブマトリクス型液晶表示装置の製造を行うことが可能である。そして、当該アクティブマトリクス型液晶表示装置のＬＤＤ構造を有するｎチャネル型ＴＦＴに於いては、本発明の発明特定事項であるｎ型不純物（Ｐ元素）とｐ型不純物（Ｂ元素）の併存する高効率ゲッタリング領域が当該ゲート電極から離れた半導体層に形成されている。この方法で製造されたアクティブマトリクス型液晶表示装置は、簡便な製造工程で、ｐチャネル型ＴＦＴのみならずｎチャネル型ＴＦＴに於いても、チャネル領域の触媒元素のゲッタリング効率を改善することが可能である。この為、本発明は、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴに於ける電界効果移動度及びオフ電流等の電気特性の改善に有効である。
【０１２０】
〔実施例３〕
本発明は、シリコンを含む結晶質半導体膜を利用したＴＦＴ等の半導体装置及びその作製方法に関するものであり、様々なアクティブマトリクス型液晶表示装置及びその製造に適用することができる。従って、本発明は、前記アクティブマトリクス型液晶表示装置を表示媒体として組み込んだ様々な分野の電子機器全般に適用可能であり、此処では電子機器の具体例を図１４〜１６に基づき記載する。尚、電子機器としては、ビデオカメラとデジタルカメラとプロジェクター（リア型またはフロント型）とヘッドマウントディスプレイ（ゴーグル型ディスプレイ）とゲーム機とカーナビゲーションとパーソナルコンピュータと携帯情報端末（モバイルコンピュータ，携帯電話，電子書籍等）等が挙げられる。
【０１２１】
図１４−Ａは、本体１００１と映像入力部１００２と表示装置１００３とキーボード１００４で構成されたパーソナルコンピューターである。本発明を表示装置１００３及び他の回路に適用することができる。
【０１２２】
図１４−Ｂはビデオカメラであり、本体１１０１と表示装置１１０２と音声入力部１１０３と操作スイッチ１１０４とバッテリー１１０５と受像部１１０６で構成される。本発明を表示装置１１０２及び他の回路に適用することができる。
【０１２３】
図１４−Ｃはモバイルコンピュータ（モービルコンピュータ）であり、本体１２０１とカメラ部１２０２と受像部１２０３と操作スイッチ１２０４と表示装置１２０５で構成される。本発明を表示装置１２０５及び他の回路に適用することができる。
【０１２４】
図１４−Ｄはゴーグル型ディスプレイであり、本体１３０１と表示装置１３０２とアーム部１３０３で構成される。本発明を表示装置１３０２及び他の回路に適用することができる。
【０１２５】
図１４−Ｅはプログラムを記録した記録媒体（以下、記録媒体と略記）に用いるプレーヤーであり、本体１４０１と表示装置１４０２とスピーカー部１４０３と記録媒体１４０４と操作スイッチ１４０５で構成される。尚、この装置は記録媒体としてＤＶＤ及びＣＤ等が用いられ、音楽鑑賞またはゲームまたはインターネットに利用可能である。本発明を表示装置１４０２及び他の回路に適用することができる。
【０１２６】
図１４−Ｆは携帯電話であり、表示用パネル１５０１と操作用パネル１５０２と接続部１５０３と表示部１５０４と音声出力部１５０５と操作キー１５０６と電源スイッチ１５０７と音声入力部１５０８とアンテナ１５０９で構成される。表示用パネル１５０１と操作用パネル１５０２は、接続部１５０３で接続されている。表示用パネル１５０１の表示部１５０４が設置されている面と操作用パネル１５０２の操作キー１５０６が設置されている面との角度θは、接続部１５０３に於いて任意に変えることができる。本発明を表示部１５０４に適用することができる。
【０１２７】
図１５−Ａはフロント型プロジェクターであり、光源光学系及び表示装置１６０１とスクリーン１６０２で構成される。本発明を表示装置１６０１及び他の回路に適用することができる。
【０１２８】
図１５−Ｂはリア型プロジェクターであり、本体１７０１と光源光学系及び表示装置１７０２とミラー１７０３〜１７０４とスクリーン１７０５で構成される。本発明を表示装置１７０２及び他の回路に適用することができる。
【０１２９】
尚、図１５−Ｃは、図１５−Ａの光源光学系及び表示装置１６０１と図１５−Ｂの光源光学系及び表示装置１７０２に於ける構造の一例を示した図である。光源光学系及び表示装置１６０１，１７０２は、光源光学系１８０１とミラー１８０２，１８０４〜１８０６とダイクロイックミラー１８０３と光学系１８０７と表示装置１８０８と位相差板１８０９と投射光学系１８１０で構成される。投射光学系１８１０は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置１８０８を３個使用している為、三板式と呼ばれている。また同図の矢印で示した光路に於いて、実施者は光学レンズ及び偏光機能を有するフィルムまたは位相差を調整する為のフィルムまたはＩＲフィルム等を適宜に設けても良い。
【０１３０】
また図１５−Ｄは、図１５−Ｃに於ける光源光学系１８０１の構造の一例を示した図である。本実施例に於いては、光源光学系１８０１はリフレクター１８１１と光源１８１２とレンズアレイ１８１３〜１７１４と偏光変換素子１８１５と集光レンズ１８１６で構成される。尚、同図に示した光源光学系は一例であり、この構成に限定されない。例えば、実施者は光源光学系に光学レンズ及び偏光機能を有するフィルムまたは位相差を調整するフィルムまたはＩＲフィルム等を適宜に設けても良い。
【０１３１】
次の図１６−Ａは、単板式の例を示したものである。同図に示した光源光学系及び表示装置は、光源光学系１９０１と表示装置１９０２と投射光学系１９０３と位相差板１９０４で構成される。投射光学系１９０３は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は図１５−Ａと図１５−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。また光源光学系１９０１は図１５−Ｄに示した光源光学系を用いれば良い。尚、表示装置１９０２にはカラーフィルター（図示しない）が設けられており、表示映像をカラー化している。
【０１３２】
また図１６−Ｂに示した光源光学系及び表示装置は図１６−Ａの応用例であり、カラーフィルターを設ける代わりに、ＲＧＢの回転カラーフィルター円板１９０５を用いて表示映像をカラー化している。同図に示した光源光学系及び表示装置は図１５−Ａと図１５−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。
【０１３３】
また図１６−Ｃに示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置１９１６にマイクロレンズアレイ１９１５を設け、ダイクロイックミラー（緑）１９１２とダイクロイックミラー（赤）１９１３とダイクロイックミラー（青）１９１４を用いて表示映像をカラー化している。投射光学系１９１７は、投射レンズを備えた複数の光学レンズで構成される。同図に示した光源光学系及び表示装置は、図１５−Ａと図１５−Ｂに於ける光源光学系及び表示装置１６０１，１７０２に適用できる。また光源光学系１９１１としては、光源の他に結合レンズ及びコリメーターレンズを用いた光学系を用いれば良い。
【０１３４】
上記に記載した様に、本発明の半導体装置及びその作製方法は、適用範囲が極めて広く、本発明は様々な分野のアクティブマトリクス型液晶表示装置を組み込んだ電子機器に適用可能である。
【０１３５】
【発明の効果】
本発明は、ｎチャネル型ＴＦＴ（ｐチャネル型ＴＦＴに比べ相対的に劣る為）のチャネル領域に於ける触媒元素のゲッタリング効率の改善に関するもので、以下の効果を有している。
【０１３６】
（効果１）ｎチャネル型ＴＦＴのチャネル領域に於ける触媒元素のゲッタリング効率が、ｐチャネル型ＴＦＴに比較して、相対的に劣る問題を解決できる為、ｎチャネル型ＴＦＴの電気特性及び信頼性の向上に有効である。
（効果２）ｎチャネル型ＴＦＴのチャネル領域の触媒元素に対するゲッタリング効率の改善は、ゲッタリング処理の温度低下・時間短縮等に有利に作用する為、ゲッタリング処理のプロセスマージンの拡大に有効である。
（効果３）ｎチャネル型ＴＦＴのチャネル領域の触媒元素に対するゲッタリング効率の改善は、複数のＴＦＴで構成される液晶表示装置の品質向上に有効である。
【図面の簡単な説明】
【図１】  高効率ゲッタリング領域を有するｎチャネル型ＴＦＴの断面図と平面図である。
【図２】  ｎチャネル型ＴＦＴに於ける高効率ゲッタリング領域の配置例を示す平面図である。
【図３】  ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置の作成工程（縦成長法の場合）を示す断面図である。
【図４】  ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置の作成工程（図３の続き）を示す断面図である。
【図５】  ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを共に有する半導体装置の作成工程（横成長法の場合）を示す断面図である。
【図６】  結晶成長から被ゲッタリング領域の形成までの半導体装置の作成工程（縦成長法の場合）を示す断面図である。
【図７】  図６に対応した半導体装置の作成工程（縦成長法の場合）を示す平面図である。
【図８】  アクティブマトリクス型液晶表示装置の製造工程を示す断面図である。
【図９】  アクティブマトリクス型液晶表示装置の製造工程を示す断面図である。
【図１０】アクティブマトリクス型液晶表示装置の製造工程を示す断面図である。
【図１１】アクティブマトリクス型液晶表示装置の製造工程を示す断面図である。
【図１２】アクティブマトリクス型液晶表示装置の製造工程を示す断面図である。
【図１３】  高効率ゲッタリング領域を有するｎチャネル型ＴＦＴの平面図である。
【図１４】液晶表示装置を組み込んだ電子機器の例を示す装置概略図である。
【図１５】液晶表示装置を組み込んだ電子機器の例を示す装置概略図である。
【図１６】液晶表示装置を組み込んだ電子機器の例を示す装置概略図である。
【符号の説明】
101 ：ガラス基板
102 ：下地膜（シリコン酸窒化膜）
103 ：チャネル領域（実質的に真性な領域）
104 ：ソース領域（ｎ＋領域）
105 ：ドレイン領域（ｎ＋領域）
106 ：高効率ゲッタリング領域（ｐ＋領域）
107 ：高効率ゲッタリング領域（ｐ＋領域）
108 ：ゲート絶縁膜（シリコン酸化膜）
109 ：ゲート電極（高融点金属膜）
110 ：第１の層間絶縁膜（シリコン酸窒化膜）
111 ：第２の層間絶縁膜（アクリル樹脂膜）
112 ：金属配線
113 ：金属配線
112a：コンタクト部
113a：コンタクト部
201a〜201d：ソース領域
202a〜202d：ドレイン領域
203a〜203d：高効率ゲッタリング領域
204a〜204d：高効率ゲッタリング領域
205a〜205d：ゲート電極
206a〜206d：コンタクト部
207a〜207d：コンタクト部
301 ：ガラス基板
302 ：下地膜（シリコン酸窒化膜）
303 ：非晶質シリコン膜
304 ：自然酸化膜
305 ：シリコン酸化膜
306 ：Ｎｉ含有層
307 ：結晶質シリコン膜
308n：半導体層（ｎチャネル型ＴＦＴに対応）
308p：半導体層（ｐチャネル型ＴＦＴに対応）
309 ：ゲート絶縁膜（シリコン酸化膜）
310n：ゲート電極（Ｗ膜）（ｎチャネル型ＴＦＴに対応）
310p：ゲート電極（Ｗ膜）（ｐチャネル型ＴＦＴに対応）
311n：実質的に真性な領域（ｎチャネル型ＴＦＴに対応）
311p：実質的に真性な領域（ｐチャネル型ＴＦＴに対応）
312n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチャネル型ＴＦＴに対応）
312p：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｐチャネル型ＴＦＴに対応）
313n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチャネル型ＴＦＴに対応）
313p：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｐチャネル型ＴＦＴに対応）
314 ：レジストパターン（ｐ＋領域形成用）
315n〜316n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチャネル型ＴＦＴに対応）
317n〜318n：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ｎチャネル型ＴＦＴに対応）
319p〜320p：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ｐチャネル型ＴＦＴに対応）
321 ：第１の層間絶縁膜（シリコン酸窒化膜）
322 ：第２の層間絶縁膜（アクリル樹脂膜）
323 ：コンタクトホール
324 ：金属配線（Ｔｉ膜とＡｌ−Ｔｉ合金膜の積層膜）
401 ：ガラス基板
402 ：下地膜（シリコン酸窒化膜）
403 ：非晶質シリコン膜
404 ：マスク絶縁膜（シリコン酸化膜）
405 ：開口領域
406 ：Ｎｉ含有層
407 ：結晶質シリコン膜
408n：半導体層（ｎチャネル型ＴＦＴに対応）
408p：半導体層（ｐチャネル型ＴＦＴに対応）
409 ：ゲート絶縁膜（シリコン酸化膜）
410n：ゲート電極（Ｗ膜）（ｎチャネル型ＴＦＴに対応）
410p：ゲート電極（Ｗ膜）（ｐチャネル型ＴＦＴに対応）
411n：実質的に真性な領域（ｎチャネル型ＴＦＴに対応）
411p：実質的に真性な領域（ｐチャネル型ＴＦＴに対応）
412n〜413n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチャネル型ＴＦＴに対応）
412p〜413p：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｐチャネル型ＴＦＴに対応）
414 ：レジストパターン（ｐ＋領域形成用）
415n〜416n：ｎ導電型の高濃度不純物領域（ｎ＋領域）（ｎチャネル型ＴＦＴに対応）
417n〜418n：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ｎチャネル型ＴＦＴに対応）
419p〜420p：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ｐチャネル型ＴＦＴに対応）
501 ：ガラス基板
502 ：下地膜（シリコン酸窒化膜）
503 ：非晶質シリコン膜
504 ：自然酸化膜
505 ：シリコン酸化膜
506 ：Ｎｉ含有層
507 ：結晶質シリコン膜
508 ：マスク絶縁膜（シリコン酸化膜）
509 ：レジストパターン
510 ：ゲッタリング領域
511 ：被ゲッタリング領域
512n：半導体層（ｎチャネル型ＴＦＴに対応）
512p：半導体層（ｐチャネル型ＴＦＴに対応）
601 ：ガラス基板
602 ：下地膜
602a：第１層目のシリコン酸窒化膜
602b：第２層目のシリコン酸窒化膜
603a：非晶質シリコン膜
603b：結晶質シリコン膜
604 〜 608：半導体層
609 ：ゲート絶縁膜（シリコン酸窒化膜）
610 ：ゲート電極膜（Ｗ膜）
611 〜 616：レジストパターン（ゲート電極及び他の電極形成用）
617 〜 620：ゲート電極
621 ：保持容量用電極
622 ：電極（ソース配線として機能）
623 ：ゲート絶縁膜（ゲート電極ドライエッチング後）
624 〜 627：実質的に真性な領域（チャネル領域として機能）
628 ：真性な領域（容量形成用電極の片側として機能）
629 〜 633：ｎ型不純物の低濃度不純物領域（ｎ−領域）
634 〜 636：レジストパターン（ｎ＋領域形成用）
637 〜 641：ｎ型不純物の高濃度不純物領域（ｎ＋領域）
642 〜 650：レジストパターン（ｐ＋領域形成用）
651 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（ソース・ドレイン領域として機能）
652 ：ｐ導電型の高濃度不純物領域（ｐ＋領域）（容量形成用電極の片側として機能）
653 〜 655：ｐ導電型の高濃度不純物領域（ｐ＋領域）（高効率ゲッタリング領域として機能）
656 〜 658：ｎ導電型の高濃度不純物領域（ｎ＋領域）
659 ：第１の層間絶縁膜（シリコン酸窒化膜）
660 ：第2の層間絶縁膜（アクリル樹脂膜）
661 〜 666：金属配線（Ｔｉ膜とＡｌ−Ｔｉ合金膜の積層膜）
667 ：接続電極
668 ：ゲート配線
669 〜 670：接続電極
671 ：画素電極（ＩＴＯ膜）
【図１】
0003961240.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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