(57)【特許請求の範囲】
【請求項１】
前の論理状態から着信信号の変化を検出するシステムであって、
それぞれ発振基準と着信信号を受信する第１および第２の入力ターミナルと、
論理的に前の論理状態に等しい出力信号を提供する出力ターミナルと、
基準と着信信号を比較して第１の結果を生成するために第１および第２の入力ターミナルに結合された第１のコンパレータと、
前の論理状態に基づいて第１の結果を出力ターミナルに結合するために第１のコンパレータに結合された第１の制御装置とを含むシステム。
【請求項２】
前の論理状態から着信信号の変化を検出するシステムであって、
論理的に前の論理状態に等しい出力信号を提供する出力ターミナルと、
着信信号と発振基準の差を増幅して第１の結果を生成する第１の増幅器と、
着信信号と発振基準の補数の差を増幅して第２の結果を生成する第２の増幅器と、
第１の基準に基づいて第１の結果を出力ターミナルに結合するために第１の増幅器に結合された第１のスイッチと、
第２の基準に基づいて第２の結果を出力ターミナルに結合するために第２の増幅器に結合された第２のスイッチと、
発振基準と出力信号の比較に基づいて第１の基準を制御する第１の制御装置と、
補数と出力信号の比較に基づいて第２の基準を制御する第２の制御装置とを含むシステム。
【請求項３】
既知の前の論理状態から着信信号の変化を検出する信号受信システムであって、
（ａ）論理的に前の論理状態と等しい出力信号を提供する出力ターミナルと、
（ｂ）（ｉ）着信信号に対して発振基準を比較して第１の結果を生成する第１のコンパレータと、
（ｉｉ）第１の結果を出力ターミナルに結合するために第１のコンパレータに結合された第１のスイッチと、
（ｉｉｉ）出力信号に対して発振基準を比較して第１のスイッチを制御する制御信号を生成するために第１のスイッチに結合された第１の制御装置とを含む第１の受信器と、
（ｃ）（ｉ）着信信号に対して発振基準補数を比較して第２の結果を生成する第２のコンパレータと、
（ｉｉ）第２の結果を出力ターミナルに結合するために第２のコンパレータに結合された第２のスイッチと、
（ｉｉｉ）出力信号に対して発振基準補数を比較して第２のスイッチを制御する制御信号を生成するために第２のスイッチに結合された第２の制御装置とを含む、第１の受信器と並列した第２の受信器とを含む信号受信システム。
【請求項４】
着信信号と前の論理状態とを比較する方法であって、
発振基準と発信基準の補数を取得するステップと、
着信信号を受信するステップと、
第１のコンパレータにより着信信号に対して発振基準を比較して第１の結果を生成するステップと、
第２のコンパレータにより着信信号に対して補数を比較して第２の結果を生成するステップと、
前の論理状態に基づいて制御信号を使用して、第１の結果と第２の結果のいずれを出力信号として受け渡すかを制御するステップとを含む方法。
【請求項５】
小スイング単一端信号を伝送および受信する方法であって、
小スイング単一端信号を発信源から受信器に伝送すること、
単一端信号が変化するときに単一端信号と実質的に同じスルー・レートを有する第１発振基準を発信源から受信器に伝送すること、
発信源から受信器に第１発信基準に相補的な第２発信基準を伝送すること、
単一端信号および第１と第２の発振基準を受信器で受信すること、
単一端信号と発振基準の一つを比較することによって出力を生成すること、
単一端信号が変化するときに、出力を受信器出力ターミナルに結合すること、および
単一端信号が変化しないときは、受信器出力ターミナルから出力の結合を断つことを含む方法。
【請求項６】
小スイング単一端信号を伝送および受信する方法であって、
発信源から第１のコンパレータ、第２のコンパレータ及び出力ターミナルを含む受信器に小スイング単一端信号を伝送するステップと、
単一端信号が変化するときに、単一端信号と実質的に同じスルー・レートを有する一組の相補発振基準を発信源から受信器に伝送するステップと、
単一端信号と発振基準を受信器で受信するステップと、
出力ターミナル上の現行の論理値および発振基準に基づく値に基づいてコンパレータの１つを出力ターミナルに結合するステップと、
他のコンパレータの結合を断つステップとを含む方法。
【発明の詳細な説明】
【０００１】
（発明の背景）
（発明の分野）
本発明は一般にコンピュータ信号通信に関し、より詳細には集積回路インタフェースに関し、ならびにバス上の複数の集積回路の間、または二点間で消費電力を削減してデータ、制御およびアドレス信号の高速ブロック転送を行う方法に関する。
【０００２】
（２．背景技術の説明）
デジタル計算および他のデジタル応用分野に使用される半導体集積回路には、単一または複数区分された伝送路で２進通信を行うための複数の超大規模集積（ＶＬＳＩ）接続回路がしばしば使用される。従来の伝送路は、印刷回路基板の如き好適な基板上に形成されたトレースを含んでいる。各伝送路は、例えば、いわゆるマイクロストリップ・トレースおよびストリップ・ライン・トレースを使用して約５０〜７０オームの特性インピーダンスを有する伝送路を形成するように設計することができる。あるいは、各伝送路の両端をそれらの特性インピーダンスで区切ってもよい。当該伝送路のためのドライバに対する出力ロードは２５〜３５オームにとどめられる。
【０００３】
合理的な電力を消費するためには、高周波信号は小振幅信号を必要とする。ＧＴＬ、ＨＳＴＬ、ＳＳＴＬまたはＲＡＭＢＵＳのようなノイズ環境において受信器が容易に電圧スイング（例えば０．８Ｖから１．２Ｖ）を検出するためには、電流も非常に高くなければならない（例えば、ドライバ当たり５０から６０ミリアンペア）。典型的な受信器には、入力高電圧（ＶＩＨ）と入力低電圧（ＶＩＬ）の中間をとって構成された電圧基準（ＶＲＥＦ）信号を有するコンパレータが使用されている。ＶＲＥＦ信号は、時間とともに緩やかに供給電力に追従するが、瞬間的なノイズに応答することができない高インピーダンスのＤＣ電圧基準である。従来的に、高出力電圧（ＶＯＨ）および低出力電圧（ＶＯＬ）は発信源から発生する信号を表し、ＶＩＬおよびＶＩＨは受信装置の入力側に到着する信号を表すが、それらを同じ信号と見なすことができる。
【０００４】
図１Ａは、ＲＡＭＢＵＳ技術を使用した従来技術の受信器１０を示すブロック図である。システム１０は、信号線１０３を介して内部入力受信器１１０に結合されたパッド１００を含む。ＶＲＥＦ信号１０５が各内部受信器１１０に結合されている。ＶＲＥＦは供給電力から生成する。通常、供給電力のＤＣ値は５パーセント（５％）変動する。図１Ｂは、高基準電圧（ＶＲＥＦｈ）および低基準電圧（ＶＲＥＦｌ）に関係する例示信号を示したタイミング図である。ＶＲＥＦｈおよびＶＲＥＦｌは、ＶＲＥＦ信号を生成するのに使用される供給電力の変動に典型的に依存する。信号の極性を正確に検出するには、電圧スイング、すなわち高電圧信号（ＶＩＨ）と低電圧信号（ＶＩＬ）の差を大きくすること、およびＶＲＥＦ信号の上下の信号レベルが安定していることが必要とされる。現行の単一端信号技術の電圧スイングは従来的におよそ０．８ｖである。
【０００５】
図１Ｃは、ＲＡＭＢＵＳ技術を使用した従来技術の受信器１５０の概要を示すブロック図である。受信器１５０は、信号が安定レベルに達し、その時点でバス・ゲート１６０および１６５が止まるまで入力信号１６７およびＶＲＥＦ信号１５４のレベルをサンプリングする。バス・ゲート１６０および１６５が止まると、センス・ゲート１７２が電流入力を除去することが可能になる。図１Ｄは、例示信号についての受信器１５０の動作を示すタイミング図１７５である。受信器１５０は、信号が安定レベル、例えば低論理レベル（ＶＩＬ）に到達するまで入力基準および入力信号をサンプリングし、入力信号が安定している間、受信器１５０は入力信号の値を感知する。上述のように、確実な信号検出がなされるためには、全ての受信器１５０がセットアップおよび保持時間のための十分な余裕を確保しながら安定信号をサンプリングできるほど信号電圧スイングが速くなければならない。この信号スキュー、セットアップ時間および保持時間を確保できるように、この電圧スイングは最小サイクル時間の３０秒以内で行われる必要がある。サイクル時間が１ナノ秒を下回ると、信号スキュー、セットアップ時間および保持時間のための余裕が縮小し、高周波数で動作する高キャパシタンス・ローディング環境のドライバ電流に付加的な負担がかかる。ＩＥＥＥ  ＰＩ５９６３に採用されている低電圧差動信号（ＬＶＤＳ）は、相補信号を走らせながら２５０ｍｖの電圧スイングを使用することにより、これらの問題を克服することができる。相補信号を走らせると、ピン・カウントおよびパッケージ・サイズが必然的に増加する。
【０００６】
さらに、コンピュータ・システムには、典型的に、いくつかのデバイスをバスに接続したバスシステムが使用される。それらのほとんどが、データ信号、アドレス信号および制御信号を確認するためのクロックを使用している。図２ｌは、２つのセグメント２１３６および２１３８を有するクロック・ライン２１３０を使用する従来技術のＤＲＤＲＡＭ用システム２１００を示す図である。セグメント２１３６はデータ・バスの一端からそのバスの第２の末端付近にあるターンアラウンド・ポイント２１３７へと伸びている。他のクロックセグメント２１３８は、ターンアラウンド・ポイント２１３７から逆にデータ・バスの第１の末端へと伸びている。信号バス２１２０はデータ信号、アドレス信号および制御信号を運ぶ。このような配列は、バス２１２０上で送信された信号が、その信号を受信するためにデバイスが使用するクロック２１３２と常に同時に、かつ同じ方向に移動することを保証するものである。これは、全ての信号およびクロックのローディングオフがほとんど一致し、クロック２１３２を使用して信号をサンプリングおよび受信する場合は優れた効果を発揮する。しかし、そのシステムは時には２倍の帯域幅を必要とし、その場合は、アドレス信号と制御信号が同一で、さらには共有されていたとしても、この種のバスは信号の数を倍増することを必要とする。
【０００７】
したがって、低コストのＶＬＳＩデジタル・システムに向けた既存の技術において多数の単一端信号を伴う高周波動作に見合った低動力ドライバおよび信頼しうる受信器が必要となる。
【０００８】
（発明の概要および目的）
本発明のシステムは、小スイング差動発信源同期電圧およびタイミング基準信号（ＳＳＶＴＲおよび／ＳＳＶＴＲ）を使用して、同一の高周波信号用集積回路から生成した同じスイングの単一端信号を比較するものである。「／」は論理否定を示すために用いられていることが理解されるであろう。全ての信号は、伝送路の両端においてそれらの特性インピーダンスとともに終了する。ＳＳＶＴＲおよび／ＳＳＶＴＲは、伝送集積回路によって有効信号が導出されるごとに切り換わる。各信号受信器は２つのコンパレータ、すなわちＳＳＶＴＲに対して信号を比較するコンパレータと／ＳＳＶＴＲに対して信号を比較するコンパレータを含む。現行の信号２進値は、ＳＳＶＴＲおよび／ＳＳＶＴＲを伴う排他的論理和を任意に使用することによって、どのコンパレータが結合されているかを決定する。受信器内の結合されたコンパレータは、ＳＳＶＴＲおよび／ＳＳＶＴＲがその２進値を変えるまで、信号２進値が変化したか否かを検出する。なお、ＳＳＶＴＲおよび／ＳＳＶＴＲは、信号がその２進値を変える毎にそれらの２進値を変えることが理解されるであろう。ＳＳＶＴＲおよび／ＳＳＶＴＲは、信号と同期されるのが好ましい。
【０００９】
本発明の方法は、発振源同期電圧ならびにタイミング基準およびその補数（ＳＳＶＴＲおよび／ＳＳＶＴＲ）を取得するステップと、着信する単一端信号を受信するステップとを含む。その方法は、第１のコンパレータで着信信号に対して発振基準を比較して第１の結果を生成し、第２のコンパレータにより着信信号に対して補数を比較して第２の結果を生成する。その方法は、次いで、前の信号に基づく出力信号として第１の結果または第２の結果のいずれか１つを選択する。結果の１つを選択するステップは、出力信号と基準（ＳＳＶＴＲ）および補数（／ＳＳＶＴＲ）とを比較することを含む。選択のステップは、現在結合されているコンパレータに基づいて、前の信号から第１の結果または第２の結果に向けて出力信号を処理することを含む。受信信号が変化する場合は、選択のステップは同じコンパレータの結合を維持することを含む。受信信号が同じである場合は、選択のステップは現在結合されているコンパレータの結合を断って他のコンパレータを結合することを含む。その方法は、次いで回路を安定させることができる。
【００１０】
そのシステムおよび方法は、小スウィング単一端信号を比較するための高インピーダンスの必要性を有利に取り除く。これは、３つの異なる電圧レベル（出力高レベル、出力低レベルおよびＶＲＥＦレベル）の必要性を２つの異なる電圧レベル（出力高レベルおよび出力低レベル）に削減する。ＶＲＥＦを取り除くことによって必要な電圧スイングが削減され、それにより電力消費量が削減される。二重コンパレータを有する受信器を使用することによって、信号がサイクル毎に変化する際に同一のコンパレータに受信器を結合することが可能になる。現行の信号の２進値およびＳＳＶＴＲに基づいて、ただ１つのコンパレータが結合される。そのシステムは、各受信器に対してコンパレータを結合したり、または結合を断つための個別的に調節可能な遅延を有するため、発信源同期信号の伝送時のスキューの効果を減じる。そのシステムは、多数の信号を有するマイクロプロセッサまたはシステム・コントローラの如き同一集積回路内の複数の単一端信号を比較するために、複数の差動発信源同期電圧およびタイミング基準信号を有することができる。そのシステムおよび方法は、単一端信号システムにおいて差動信号の有利性を提供する。
【００１１】
同じコンセプトを利用して、そのシステムは、双方向単一端信号を比較するための双方向相補原始同期電圧およびタイミング基準信号を有することができる。そのシステムは、全信号周期の実質的な部分を占める信号スルー・レートを制御するためのドライバまたはトランスミッタを有することによって、出力電流を減じることができる。そのシステムは、ＣＰＵとキャッシュまたはＣＰＵとシステム・コントローラの間の二点間接続の両端の伝送路の特性インピーダンスを整合させるための、プルアップ抵抗または接地式ｐ−チャネルの如き内部インピーダンス整合回路を有することができる。そのシステムは、メモリ、プロセッサまたは他のワイドデータ・バス型集積回路の内部バスに匹敵する微分バスの雑音余裕度で２つの相補信号を送受信する単一端バスを変換する二重コンパレータ回路を有する。そのシステムは、低速ターンオンおよび低速ターンオフのデバイス・サイズ可変型トランスミッタを有し、ＳＳＶＴＲおよび／ＳＳＶＴＲの各グループ内の全信号、ならびにともに伝送される複数の信号について類似したスルー・レートを有するのが好ましい。さらに、制御信号およびアドレス信号は、データ信号とは異なるチャネルで伝送されうることが理解されるであろう。これにより、制御およびアドレス・チャネルをデータ・チャネルとは異なる周波数でランさせることが可能になるとともに、各々のチャネルに異なるロードを適用することが可能になる。
【００１２】
（好ましい実施形態の詳細な説明）
本発明は、多重バス、または複数のＶＬＳＩデバイス間の二点間接続上の高速通信のための信号方式および方法を提供するとともに、単一端信号をインタフェースする現行の方法に比べて消費電力を削減するものである。その信号方式を利用して、多重バスを具備する複数のメモリ素子を、データ、アドレスおよび制御情報のブロック転送用メモリ制御器に接続することができる。複数のバスを使用することによって、ＤＲＡＭの如きデバイス、クロスポイント・スイッチ、プロセッサ、ワイドＳＲＡＭおよびシステム制御装置を組み合わせて４ギガバイト／秒を上回る帯域幅を実現することが可能である。実質的に、コンピュータまたは他のデジタル・システムに必要とされる信号の全てをこのバス上で送信することができる。コンピュータ・システム内のＣＰＵのようなデバイスは全てこのシステムの方法およびバス構造を必要とすることを、当業者なら認識するであろう。
【００１３】
図２Ａは、マスタ・デバイス（トランスミッタ）２０５がバス構造（伝送路）２１５を介して複数のスレーブ・デバイス（受信器）２１０に接続された、本発明によるシステム２００を示す斜視ブロック図である。マスタデ・バイス２０５とスレーブ・デバイス２１０のペアの例はマイクロプロセッサとシステム・コントローラ、またはメモリ・コントローラとメモリ・デバイス（例えばＤＲＡＭ）を含む。図示されているように、マスタ２０５は、例えばＳ０からＳ１７の単一端信号、小スイング相補原始同期電圧およびタイミング基準ＳＳＶＴＲおよび／ＳＳＶＴＲを含む２０の信号、送電ライン（図示せず）ならびに接地ライン（図示せず）を、伝送路２１５を介して各スレーブ２１０に平行に伝送するように構成されている。「／」は論理否定を示すために用いられていることが理解されるであろう。プロトコルが要求するクロックまたは初期化、あるいはシステムの同期のように、追加的な信号が存在しうる。
【００１４】
図３Ａに示されているように、ＳＳＶＴＲおよび／ＳＳＶＴＲ信号は、マスタ２０５によって有効信号が導出される毎に切り換わる。スレーブ２１０は複数の受信器（図４、４０５）を含むことができ、各受信器４０５は２つのコンパレータ、すなわちＳＳＶＴＲに対して信号を比較するコンパレータと／ＳＳＶＴＲに対して信号を比較するコンパレータを含むことが理解されるであろう。現行の信号２進値は、ＳＳＶＴＲおよび／ＳＳＶＴＲに伴う排他的ＯＳ論理を利用することによって、どのコンパレータが出力ターミナル４２０に結合されているかを決定する。ＳＳＶＴＲおよび／ＳＳＶＴＲがそれらの２進値を変えるまで、受信器４０５における使用可能コンパレータは、信号２進値が変化したか否かを検出する。
【００１５】
バス上のチップ間通信または二点間通信では、全ての信号が、同一のチップからバス上に接続された１つまたは複数の他のチップへと実質的に同時に伝送されるのが好ましく、実質的に同じローディング、スイングおよびスルー・レート（信号が変化する場合）を有するのが好ましい。また、チップ内通信についても、信号が、同一の領域またはブロックから同じチップ内の他の領域またはブロックへと実質的に同時に導出されるのが好ましく、実質的に同じローディング、スイングおよびスルー・レート（信号が変化する場合）を有するのが好ましい。以下の図１９および図２０は、信号を実質的に同時に導出することを保証するシステム及び方法を示す。
【００１６】
外部バス上でのデータ伝送率を著しく高めるために、ＳＳＶＴＲが低いとき（すなわち／ＳＳＶＴＲが高いとき）にバス・サイクルを開始する。ブロック転送はいずれもＳＳＶＴＲが低いときのサイクルの中で始まり、ＳＳＶＴＲが低下して信号の最終２進値に対する受信器４０５のプレセットが容易になったときに終了する。（信号の多重性により）信号が方向を変える必要があるときは、それらが双方向的である場合に、伝播遅延によりバスを安定させるために、またはＳＳＶＴＲおよび／ＳＳＶＴＲを安定させるために１つまたは複数のデッドサイクルが必要とされる。以下に述べる図１７は、デッドサイクルの損失を避けるバス転向のための双方向タイミングを示す。
【００１７】
図２Ｂは、終端抵抗が末端におけるそれらの特性インピーダンス、好ましくは５０〜７０オームに等しい外部インピーダンス整合抵抗２２０を具備する伝送路２１５を有するシステム２００（図２Ａ）を示すブロック図である。終端電圧はＶＴＴと表示され、好ましくは２．５ｖの使用電圧（２．５ＶのＶＣＣおよび０ＶのＶＳＳ）に対して１．８ｖ付近であるのが好ましい。名目電圧スイングは、１ボルト未満、好ましくは供給電圧の４０％未満に設定するのが好ましく、５００ｍｖに設定するのが最も好ましい。したがって、図３Ａに示されているように、出力高電圧（ＶＯＨ）は１．８ｖで、出力低電圧（ＶＯＬ）は１．３ｖである。
【００１８】
図３Ａは、信号感知時間と相対的な相補基準信号ＳＳＶＴＲおよび／ＳＳＶＴＲを示すタイミング図である。ＳＳＶＴＲはＶＯＬで起動し、／ＳＳＶＴＲはＶＯＨで起動する。最初のサイクルにおいて、マスタ２０５は／ＳＳＶＴＲを含む全ての低下信号をＶＯＬに至らせ、終端抵抗２２０はＳＳＶＴＲをＶＯＨに引き上げる。高い単一端信号は終端抵抗によってＶＯＨに保たれる。適切な感知時間、すなわち入力信号の論理レベルを感知する時間は、ＳＳＶＴＲおよび／ＳＳＶＴＲの変化接合の後、かつ安定時間の前、すなわちＳＳＶＴＲまたは／ＳＳＶＴＲがＶＩＨまたはＶＩＬにおいて安定状態に達する前である。ＳＳＶＴＲおよび／ＳＳＶＴＲは上昇時間と下降時間が等しく、上昇時間と下降時間の各々がいずれかの基準のサイクル時間のおよそ半分であることが好ましい。
【００１９】
図３Ｂは、単一端信号と相対的なＳＳＶＴＲおよび／ＳＳＶＴＲを示すタイミング図である。単一端信号は／ＳＳＶＴＲと等しい高電圧から始まり、次いで／ＳＳＶＴＲともに変化して低電圧に至る。次に、その単一端信号は低電圧にとどまることによってＳＳＶＴＲと等しくなり、次いでＳＳＶＴＲとともに変化して高電圧に至る。次いで、その単一端信号は高電圧にとどまることによって／ＳＳＶＴＲと等しくなる。
【００２０】
図４は、各信号線２１５について受信器４０５を有する単一端信号スレーブ２１０を示す高度な概略図である。各信号受信器４０５は２つのコンパレータ、すなわち着信単一端信号「ＳＮｘ」をＳＳＶＴＲと比較するコンパレータ４１０ａ、およびＳＮｘを／ＳＳＶＴＲと比較する他のコンパレータ４１０ｂを有する。両コンパレータ４１０は、スイッチ４１５を介して出力ターミナル４２０に結合された出力ターミナルを有している。出力ターミナル４２０に向かう出力信号（ＳＮ）はフル・レール信号（０Ｖから２．５Ｖ）であるのが好ましいことが理解されるであろう。
【００２１】
上述したように、ＳＳＶＴＲはＶＯＬに初期設定され、／ＳＳＶＴＲおよびＳＮｘはＶＯＨに初期設定される。ＳＮはフル・レール高出力電圧に初期設定される。したがって、コンパレータ４１０ａは高電圧のＳＮｘから低電圧のＳＳＶＴＲを差し引いた分だけ増幅することによって、高出力信号を提供する。コンパレータ４１０ｂは、高電圧のＳＮｘから高電圧の／ＳＳＶＴＲを差し引いた分だけ増幅し、未知のノイズ増幅出力信号を提供する。スイッチ４１５の選択は、排他的ＯＲ（ＸＯＲ）論理ゲート４２５によって制御される。より具体的には、ＸＯＲゲート４２５ａが出力信号ＳＮに対してフル・レールＳＳＶＴＲ増幅信号（ＶＴ）を比較し、スイッチ４１５Ａを制御するための制御信号を生成する。ＸＯＲゲート４２５ｂは、出力信号ＳＮに対してフル・レール／ＳＳＶＴＲ（／ＶＴ）を比較し、スイッチ４１５ｂを制御するための制御信号を生成する。この初期の状況において、ＳＳＶＴＲおよびそれに応じてＶＴのみが低くなることによって、ＸＯＲ４２５ａがスイッチ４１５ａを閉にする。それに応じて、コンパレータ４１０ａの出力（高）が出力ターミナル４２０に達する。ＸＯＲ４２５はスイッチ４１５ｂを開にすることによって、コンパレータ４１０ｂから不必要な出力信号が進入するのを防ぐ。受信器４０５は安定状態にある。
【００２２】
図３Ｂに示された例によれば、単一端信号ＳＮｘは低電圧へと変化する。常に、ＳＳＶＴＲと／ＳＳＶＴＲは互いに反対のほうに変化する。したがって、ＳＳＶＴＲと／ＳＳＶＴＲが両者の間に所定の差（好ましくは２５０ｍＶ）を達成すると同時に、ＶＴと／ＶＴが変化する。同様に、ＳＳＶＴＲとＳＮｘが変化して両者の間に所定の差（好ましくは２５０ｍＶ）と同時に、コンパレータ４１０ａの出力も（低出力電圧へと）変化する。外部信号ＳＮｘから出力信号ＳＮｘの生成に至るまでの経路、フル・レール信号ＶＴのための経路、および／ＶＴの生成経路は、それぞれ１つのコンパレータ４１０または４３５と２つのインバータ４３０および４４０を含むことが理解されるであろう。したがって、各々のＶＯＲ４２５は、コンパレータ４１０および４３５による比較の速度に基づいて新しい入力信号を受信する。本例では、図３Ｂの例示的なタイミング図から明らかなように、ＳＳＶＴＲとＳＮｘが所定の差を達成すると同時に、ＳＳＶＴＲと／ＳＳＶＴＲもそれと同じ所定の差を達成することになる。したがって、ＸＯＲ４２５ａは差動入力受信を続けることによって、同じスイッチ４１５ａを閉の状態に保ち、コンパレータ４１０ａの低出力信号を出力ターミナル４２０に送ることを可能にする。受信器４０５はまだ安定状態にある。
【００２３】
さらに図３Ｂの例によれば、単一端信号ＳＮｘは変化しない。常に、ＳＳＶＴＲと／ＳＳＶＴＲは互いに相対的に変化する。したがって、現在使用可能なコンパレータ４１０ａは継続的に低出力電圧を導く。ＳＳＶＴＲと／ＳＳＶＴＲが互いに相対的な所定の差を達成しているが、ＳＳＶＴＲがＳＮｘと同じ電圧に達する前の段階（それにより出力信号が無指定状態になる可能性を避ける）では、ＸＯＲ４２５ａがオフになり、ＸＯＲ４２５ｂがオンになる。／ＳＳＶＴＲが上昇を開始するときから、コンパレータ４１０ｂは低出力電圧を導きうることが理解されるであろう。
【００２４】
各受信器４０５は１００〜２５０ｍＶの微小信号を容易に検出し増幅することができる。単一端信号ＳＮｘに変化が生じた場合は、出力信号ＳＮは前の信号レベルと逆の新しいレベルを有する。ＳＳＶＴＲ（または／ＳＳＶＴＲ）と単一端信号の両方が変化したため、信号出力ターミナルにはまだ同じコンパレータ４１０が結合されている。単一端信号ＳＮｘが変化していない場合は、信号出力ＳＮも変化せず、変化が始まったときに結合されていたコンパレータ４１０は、ＳＳＶＴＲおよび／ＳＳＶＴＲ受信器がそれらの新しい２進状態（ＶＴ＆ＶＴ）を増幅した後に出力から結合を断たれ、反対の／ＳＳＶＴＲ（またはＳＳＶＴＲ）を有する他のコンパレータ４１０が結合されて信号出力を提供する。それにより前の出力レベルが復活する。
【００２５】
ＸＯＲを使用せずに受信器４０５を実施できることが理解されるであろう。この受信器は、初期サイクルにおけるＳＳＶＴＲおよび／ＳＳＶＴＲの既知の極性、および高レベルで起動する全ての単一端信号を使用することによって実施することができる。ＳＳＶＴＲおよび／ＳＳＶＴＲはあらゆるサイクルにおいて変化する。したがって、各サイクルにおけるそれらの極性は、同期システム内のシステム・クロックを調査し、偶数のクロック・サイクルにおける開始点（すなわち、偶数のクロック・サイクルではＳＳＶＴＲは低くなり、／ＳＳＶＴＲは高くなる）を定めることによって決定することができる。次いで、出力信号ＳＮがサイクル毎に変化しているか否かに基づいてコンパレータ４１０を結合したり、その結合を断つために、出力信号「ＳＮ」のみを監視する。出力信号が状態を変えた場合は、結合されたコンパレータはそのままである。出力信号ＳＮが変化しない場合は、結合されたコンパレータは結合を断たれ、他のコンパレータが結合されるなどである。
【００２６】
本発明を具体化するシステムは、全ての信号を低インピーダンス発信源に接続でき、全ての信号が雑音余裕度に異なった信号に実質的に類似の電圧および雑音状態となり、ＲＡＭＢＵＳ、ＨＳＴＬまたはＧＴＬのような他の単一端信号技術に比べて電圧スイングを削減することができることがさらに理解されるであろう。この例示的な実施形態において実施された０．５ｖの小スイングは、他の既存の単一端信号技術に比べると消費電力がはるかに小さい超高信号速度を見越したものである。さらに、各受信器４０５は、従来的なクロック、またはＳＳＶＴＲおよび／ＳＳＶＴＲならびにその増幅バージョンであるＶＴおよび／ＶＴ以外のタイミング信号を必要とせずに、信号が変化している間に単一端信号ＳＮｘを増幅することが理解されるであろう。
【００２７】
図５は、マスタ２０５から伝送路２１５を介して受信器４０５に信号を伝送する方法５００を示すフローチャートである。方法５００は、マスタ２０５がステップ５０５においてＳＳＶＴＲをＶＯＬに、そして全ての単一端信号（／ＳＳＶＴＲおよびＳＮｘ）をＶＯＨにセットし、かつステップ５１０において全ての単一端受信器出力（ＳＮ）をフル・レール・ハイにセットすることによって開始する。ステップ５１５において受信器４０５は、各単一端信号ＳＮｘに対してＳＳＶＴＲを比較するコンパレータ４１０ａを受信器４０５の出力ターミナル４２０に結合する。ステップ５１７において受信器４０５は、伝送路上の全ての信号を沈静化させる。ステップ５０５から５１７をシステム初期化と呼ぶ。
【００２８】
ステップ５２０においてマスタ２０５は、ＳＳＶＴＲおよび／ＳＳＶＴＲをそれらの反対の状態にし、全ての単一端信号ＳＮｘを所望のレベルにする。ステップ５３０において受信器４０５は、ＳＳＶＴＲおよび／ＳＳＶＴＲに対して単一端信号をそれぞれのコンパレータ４１０で比較する。ステップ５４０において受信器４０５は、単一端信号が変化したか否かを判断する。変化した場合は、受信器４０５は、ステップ５４５において、その結果を出力ターミナル４２０に送り、同じコンパレータ４１０のターミナル４２０への結合を維持する。変化しなかった場合は、受信器４０５は、ステップ５５０において、前のコンパレータ４１０の結合を断って他のコンパレータ４１０を出力ターミナル４２０に結合し、同じ出力信号（ＳＮ）を維持する。ステップ５５５においてトランスミッタ４０５は、信号バーストが続いているか否かを判断する。そうである場合は、方法５００はステップ５２０に戻る。そうでない場合は、方法５００は終了する。
【００２９】
図６Ａは、トランスミッタ６００と呼ばれる第１の実施形態における単一端信号についての低速ターンオンおよび低速ターンオフ・マスタ２０５を示す概略図である。トランスミッタ６００は、出力スイングをＶＴＴより５００ｍｖ低い電圧に合わせて正確に調整するために伝送路６１０に結合されたＮＭＯＳプル・ダウン・デバイス６０５を含む。ＮＭＯＳプル・ダウン・デバイス６０５は、その発信源を伝送路６１０に結合し、ドレーンを地面に結合し、かつゲートをスキュー制御回路６２０に結合したプル・ダウンＮＭＯＳトランジスタＴ１を含む。スキュー制御回路６２０は、２つの抵抗Ｒ１とＲ２の間に結合された２つのトランジスタＴ２、Ｔ３を具備するＣＭＯＳインバータを含む。ＣＭＯＳインバータへの入力は信号制御デバイス６２５に結合される。例えば、ＳＳＶＴＲまたは／ＳＳＶＴＲを生成するために、信号制御デバイス６２５はオシレータでありうる。初期化時にレジスタ（図示せず）およびシリアル・ピンを使用してあらゆるプロセスまたはデバイス変動に対して正しい電圧スイングをセットし、プル・ダウンの量を調節できることが理解されるであろう。Ｈａｎｓ  Ｓｃｈｕｍａｃｈｅｒ等の「ＣＭＯＳサブナノセカンド真ＥＣＬ出力バッファ（ＣＭＯ  Ｓｕｂｎａｎｏｓｃｏｎｄ  Ｔｒｕｅ−ＥＣＬ  ｏｕｔｐｕｔ  ｂｕｆｆｅｒ）」、固体回路ジャーナル（Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ、２５（１）、ｐｐ．１５０−１５４（１９９０年２月）に示された、フィードバック技術を使用して制御を行うといった方法も利用できる。電流を２０ｍａに維持し、伝送路６１０の両端に（Ｒ１およびＲ２によって制御される）５０オームの並列端末を設けることによって、全ての条件下において５００ｍｖのスイングが生成される。出力についての上昇および下降時間を遅くし、反射、信号カップリングおよび端末ネットワーク切換ノイズを最小限に抑えるために、スキュー制御回路６６５は、緩やかにターン・オフおよびターン・オンがなされるようにプル・ダウン・トランジスタＴ１を制御する。好ましいスルー・レートは、５００ｍｖあたり０．８ｎｓの変化時間を伴う１．６ｎｓ／ボルトである。
【００３０】
一様に変化するランプ状信号については、信号の好ましいスルー・レートは、特定の技術では、２つのインバータ遅延と排他的ＯＲ遅延の合計の４倍である。使用電圧が２．５Ｖの０．２５μＣＭＯＳ技術では、インバータ遅延は５０ピコ秒で、排他的ＯＲ遅延は約１２０ピコ秒である。したがって、好ましいスルー・レートは約８８０ピコ秒になる。６００ＭＨｚを上回るレートで伝送される信号については、信号スルー・レートは信号レートの１１０％未満であるのが好ましい。指数信号のスルー・レートは、信号が変化時間の３／４以前に最終値の７５％に達している場合にわずかに速くなる。差動信号は、電圧変化過程の半分を越えるのが好ましい。電圧変化過程の３／４付近では、信号は、大スイング信号に迅速に変換されうる約２５０ｍｖの差を有する。ノイズ増幅を避け、無変化単一端信号の受信に際して信号が受信器出力にカップリングするのを防ぐためには、７５％と最終信号値の間の変化時間は、２つのインバータ遅延と排他的ＯＲ遅延の合計よりも大きいことが好ましい。スルー・レートは、増幅ノイズが、出力が出力ターミナル４２０に結合されるコンパレータ４１０の出力に達するのと同じ速さになりうることが理解されるであろう。すなわち、無変化信号を受信するのに際して、スイッチ４１５は、コンパレータ出力がノイズ増幅に基づいて状態を変える前にスイッチ４１５の状態を切り換える。コンパレータ４１０に現在結合されている出力は無指定（ノイズ増幅）状態に近づく。スイッチ４１５は、無指定出力が利用可能になる前に状態を切り換えなければならない。デバイスの不整合、製造公差および信号反射は、コンパレータ４１０の出力が無指定状態に到達する速度に影響することがさらに理解されるであろう。技術が進歩するにつれて、ゲート遅延、スルー・レートの高速化および信号レートの高速化が実現されることになるであろう。
【００３１】
図６Ｂは、他の例示的な実施形態ではトランスミッタ６５０と呼ばれる、信号スルー・レートおよび信号間のスキューが調節可能なマスタ２０５を示す概略図である。トランスミッタ６５０は、出力スイングをＶＴＴより５００ｍｖ低い電圧に合わせて正確に調整するために伝送路６１０に結合されたＮＭＯＳプル・ダウン・デバイス６５５を含む。ＮＭＯＳプル・ダウン・デバイス６５５は、各々がその発信源を伝送路６１０に結合し、そのドレーンを地面に結合し、かつそのゲートをスキュー制御回路６６５に結合した、並列接続されたプル・ダウンＮＭＯＳトランジスタ６６０を含む。スキュー制御回路６６５は、並列接続された２つの抵抗セット６７０と６７５の間に結合された２つのトランジスタＴ２およびＴ３を具備するＣＭＯＳインバータを含む。ＣＭＯＳへの入力は信号制御デバイス６２５に結合される。抵抗セット６７０および６７５は上昇時間と下降時間を調和させる。前の信号の中間点のクロスオーバおよび差動受信器による前の信号の感知が同時に行われるように、上昇時間と下降時間は可能な限り対称的であることが好ましいということが理解されるであろう。対象性の達成ならびにスルー・レートおよび出力スイングの設定は、試験段階においてヒューズ（図示せず）をとばすことにより、またはボードの初期化中に抵抗（図示せず）をセットすることによって実現することができる。
【００３２】
信号変化時間は信号レートよりわずかに大きくなりうることが理解されるであろう。大量の負荷がかかったバスでは、変化ロスに対処するためにスイングを増加させて、受信器２１０が容易に感知できるように５００ｍｖを維持することができる。技術、ローディング、ならびに受信器の取得および分解遅延に基づいて様々なスルー・レート、指数的変化時間および電圧スイングが可能であることがさらに理解されるであろう。変化する信号がバーストしながらそれらの最終値の９０から９５％に達すると、信号レートよりわずかに高い変化時間も可能になる。また、試験時に、ＮＭＯＳプル・ダウン・サイズおよびその前のゲート内の抵抗を使用したり、レーザ・ヒューズ・ブローのようなよく知られた技術を使用したり、またはレジスタ・コードをセットして、単一端信号間ならびにＳＳＶＴＲと／ＳＳＶＴＲとの間のスキューを調節し、図１０に示された信号波形を達成する。図１０に示されているように、ＳＳＶＴＲおよび／ＳＳＶＴＲの変化に先立って、全ての単一端信号ＳＮｘが同等であるか、または５０ｐｓｅｃ未満でなければならない。試験後にこのスキューを調節してこの範囲内におさめることができる。
【００３３】
図７Ａから７Ｄは、図４の各信号受信器４０５の代替的な実施形態を示す図である。受信器４０５のコンパレータ４１０は、全てのサイクルで動作する必要があり、小さな取得及び分解遅延を必要とし、入力電流を獲得せず、電流を信号線に送り戻すこともない。共通の差動増幅器はこれらすべての要件を満たす。図７Ａによれば、受信器２１０は、一方が信号ＳＮｘをＳＳＶＴＲと比較する差動増幅器７０２ａで、他方が信号ＳＮｘを／ＳＳＶＴＲと比較する差動増幅器７０２ｂである二重の差動増幅器７０２を使用する。補足として、差動増幅器７０２の概要を示す。差動増幅器７０２はつねに使用可能状態にある。チャネル・サイズに基づいて、ＳＳＶＴＲ電圧がＳＮｘ電圧より高いときは、ＰＭＯＳトランジスタＴ１０により多くの電流を導くことによってノード７０７における出力電圧を高める（ＶＣＣまたは２．５Ｖ付近まで）。ＳＳＶＴＲ電圧がＳＮｘ電圧より低いときは、ＮＭＯＳトランジスタＴ１１により多くの電流を導くことによってノード７０７における出力電圧を下げる（ＶＣＣまたは０Ｖふきんまで）。差動増幅器は０．５Ｖ（小スイング）入力を大スイング（０Ｖから２．５Ｖ）に切り換える。
【００３４】
差動増幅器の出力は増幅されてインバータ７０４により転換され、ＣＭＯＳ伝送ゲート７０６を通過し、ノード７０８において結束する。伝送ゲート７０６は、それぞれＳＳＶＴＲまたは／ＳＳＶＴＲ、すなわちＶＴまたは／ＶＴの増幅状態を伴う排他的ＯＲを受けた前の信号（ＳＮ）の増幅状態に応じて選択的に処理される。排他的ＯＲは、それぞれの論理レベルに到達するＳＮとＶＴと／ＶＴの間の小さなタイミング変動に対するエラーを伴わない安定したものとして設計されている。
【００３５】
様々な実施形態を示す。図７Ａは、代替実施形態７００として、小さなデバイス・カウントおよびより大きな速度に対して伝送ゲートのみを選択的に使用可能状態にする、常に使用可能状態にある作動増幅器を示す図である。図７Ｂは、代替実施形態７２０として、同時に使用可能または不能状態になる差動増幅器および伝送ゲートを示す図である。図７Ｃは、代替実施形態７４０として、排他的ＯＲ出力の変化が変化している間は伝送ゲートを急速に不能状態にし、排他的ＯＲが安定した後に伝送ゲートを徐々に使用可能状態にするにする、より低い電圧に対する同一の排他的ＯＲによって使用可能状態になる作動増幅器を示す図である。図７Ｄは、代替実施形態７６０として、低電圧分野に適した１．２Ｖの端末電圧を有するＰ−チャネル差動増幅器を示す図である。どの差動増幅器も、受信器またはデバイスが選択されないとき、またはデバイスが著しい電力低下モードにあるときに、電力低下に合わせて不能状態にすることが可能である。トランジスタＴ１１をオフにすることによって差動増幅器を不能状態にすることができる。
【００３６】
図７Ｄに示されているような１．２ｖの端末電圧および受信器４０５を使用することによって、電力消費量をさらに３３％削減することが可能になる。すなわち、電圧スイングが１．２Ｖから０．７Ｖに低下し、グラウンド・バウンスに対する適度な余裕、およびポータブル・システムに見合った電力消費量の削減が可能になる。使用周波数を、より小さな形状ファクタに応じたポータブル・デバイスに共通するバス上のデバイス数の削減に合わせることができる。トランスミッタ２０５は依然としてＮＭＯＳプル・ダウンＴ１、または並列に接続されたＮＭＯＳプル・ダウン６６０であってもよい。受信器の動作は、差動増幅器７０２が鏡像になることにより、Ｐ−チャネル・ゲートに進入して同等の性能を示す信号に対するゲート・キャパシタンスをＰ−チャネルのデバイス・サイズを大きくすることによって約２倍に増加させる点を除いては、同様に動作する。小スイング差動信号を大スイング差動信号に迅速に変換する他の構成の差動増幅器を、示された差動増幅器の代わりに代替的に使用することができる。他の実施形態としては、２つの異なるＶＴＴ、すなわち５００ｍｖのスイングを伴う１．８ｖに相当する信号のためのＶＴＴと３００ｍｖのスイングを伴う１．７Ｖに相当する発振基準信号のためのＶＴＴを使用できることを当業者なら認識するであろう。全ての信号が同時に変化し、類似した立ち上がりと立ち下がり時間を有する。同じトランスミッタと受信器の組合せによって多重ＶＴＴシステムを管理することができる。
【００３７】
受信器４０５内の各差動増幅器のＤＣバイアス点は、受信器４０５の出力電圧が、両方の小スイング電圧（端末端信号ＳＮｘおよび使用可能差動増幅器のＳＳＶＴＲまたは／ＳＳＶＴＲ）がＶＩＨに近いときにＶＣＣの半分を上回り、両方の小スイング電圧がＶＩＬに近いときにＶＣＣの半分を下回るように構成されることが理解されるであろう。このＤＣバイアスには十分な余裕、および単一端信号ＳＮｘが状態を変えなかったり、使用可能差動増幅器のＳＳＶＴＲまたは／ＳＳＶＴＲが結合を断つ前に差動信号を閉にした際の出力信号の保護が考慮されている。
【００３８】
受信器４０５は小規模スイング端末端信号の信号変化を通じて動作するため、以前の信号技術における信号レベルがＶＩＨ／ＶＩＬまたはＶＲＥＦに達した後の指定時間からのセットアップおよび保持時間のコンセプトはもはや適用されない。また、信号電圧と比較するためのＶＲＥＦ（基準電圧）も存在しない。セットアップおよび保持に必要なタイミング、およびＶＲＥＦ付近を感知するための電圧余裕を可能にするのに必要とされるタイミングを除去することによって、より少ない電力消費量で使用周波数が著しく高められる。さらに、全ての受信器４０５は自己時間を有し、グローバル・クロックを必要とせず、受信器４０５を個別的に調節して基板またはパッケージのレベルの伝送スキューを除去することができる。
【００３９】
図８Ａおよび８Ｂは、図４のコンパレータ４３５の回路の詳細を示す概略図である。各コンパレータ４３５は、図７Ａの差動増幅器７０２に類似した差動増幅器８０２（図８Ａ）または８５２（図８Ｂ）、および縦列した多重インバータ８０４（図８Ａ）または８５４（図８Ｂ）を含む。コンパレータ８０２および８５２のフル・レール出力信号（ＶＴ１、ＶＴ２、ＶＴ３、／ＶＴ１、／ＶＴ２＆／ＶＴ３）は、単一端受信器のＸＯＲ４２５（図４）に伝送される。ＶＴ１、ＶＴ２またはＶＴ３の選択は、受信器４０５の出力信号ＳＮ生成経路の信号速度と実質的に等しい信号速度に基づいて決定される。
【００４０】
図９は、伝送時のスキューを除去し、コンパレータ４１０によって小スイングを大スイングに切り換える、個々に調節可能な遅延を有する受信器４０５を示す概略図である。使用周波数または電圧スイングを調和させて最適な性能を確保するために、各受信器４０５は、３つのＶＴ１＆／ＶＴ１、ＶＴ２＆／ＶＴ２またはＶＴ３＆／ＶＴ３の１つをＸＯＲ４２５（図４）に届けることができるようにデータを記憶するレジスタ９０５を有する。
【００４１】
図１１は、双方向信号通信のための複合型マスタ１１００のハードワイヤ・レイアウトを示す斜視図である。マスタ１１００は、受信器４０５および共に結合されたリターン・トランスミッタ１１０５を含む。より具体的には、信号Ｓ０の如き受信された各単一端信号は受信器Ｓ０の如き対応する受信器４０５に、かつトランスミッタＴ０の如き対応するトランスミッタ１１０５に結合される。好ましくは、全ての信号ＳＮｘが一組のＳＳＶＴＲおよび／ＳＳＶＴＲとともにグループ化されうる。しかし、特定の使用周波数については、ＳＳＶＴＲおよび／ＳＳＶＴＲのローディングならびに信号不均衡によって、ともにグループ化することが可能な信号ＳＮｘの数が削減されることを当業者なら認識するであろう。図１１に示されているように、ＳＳＶＴＲ、／ＳＳＶＴＲおよび全ての単一端信号ＳＮｘに対するキャパシタンス、抵抗およびインダクタンスを均衡させるようにレイアウトが実施される。また、ＳＳＶＴＲおよび／ＳＳＶＴＲは全ての受信器４０５に向かうため、ＳＳＶＴＲおよび／ＳＳＶＴＲに対する双ローディングを最小にする必要がある。
【００４２】
電力消散が非常に小さく物理的充填が緻密なデバイスを使用することによって、バスを可能な限り短くすることができ、それにより伝播時間を短くし、データ率を高めることが可能になる。図２Ｂに示されているように、抵抗端末制御インピーダンス伝送路は、１Ｇｈｚ（１ｎｓサイクル）の単一レートで動作することが可能である。伝送路の特性は、バス上に取りつけられたＤＲＡＭのような集積回路がもたらすローディングに強く影響される。これらの集積回路は伝送路に集中キャパシタンスを加え、伝送路のインピーダンスを低下させるとともに伝送速度を減じる。負荷環境では、バス・インピーダンスは２５オームのオーダになる可能性が高く、伝播速度は７．５ｃｍ／ｎｓになる。２つのデバイスから同時にバスを駆動させないよう注意すべきである。そこで、約１２ｃｍ未満のバスについては、バスを安定させて１つのドライバから他のドライバに切り換えるために１つのデッド・サイクル（例えば２ｎｓ）が必要とされる。より長いバスについては、新しいトランスミッタが信号を駆動させる前に信号を安定させるために複数のサイクルが必要になる。ＲＡＭＢＵＳとは異なり、バスの長さが、同一デバイスからのバースト・モードにおける使用周波数を削減する。
【００４３】
図１２Ａは、伝送路１２１５を介して双方向スレーブ１２１０に結合された双方向マスタ１２０５を含む二点間システム１２００を示す斜視ブロック図である。伝送路１２１５は、上部信号ＳＮｘ線１２２０、下部信号ＳＮｘ線１２２５、ならびにＳＳＶＴＲおよび／ＳＳＶＴＲ信号線１２３０を含む。図に示されているように、図１２Ｂは、接地ゲートＰ−チャネル・デバイスを使用して内部に端末抵抗を取り入れた二点間システム１２００を示す斜視ブロック図である。これは、外部抵抗を接続するためのスペースの必要性を取り除き、コストを削減する。接地ゲートＰ−チャネルの代わりに内部抵抗を使用して端末抵抗１２３５を実施できることが理解されるであろう。両端を適切な特性インピーダンスで区切ることはバス上の双方向信号のために好ましい。チップ内ブロックは物理的に近接しているため、インピーダンス整合抵抗が必要である。小さなプルアップ・デバイスで十分である。同様に、チップ間接続が物理的に近接しているときは、インピーダンス整合抵抗を小さなプルアップ・デバイスに代えて、コストおよび電力を削減するとともに同じスルー・レートを維持することができる。
【００４４】
信号が同時に伝送および受信されるＳＬＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭまたはＤＤＲ  ＳＲＡＭのようなデバイスには、多重バスが必要とされることが理解されるであろう。図１３Ａは単一集積回路上のＳＬＤＲＡＮのための複合型一方向および双方向システム１３００を示す斜視ブロック図である。システム１３００は伝送路１３１５を介してスレーブ１３１０（例えばＳＬＤＲＡＭ）に結合されたマスタ１３０５（例えばメモリ制御装置）を含む。マスタ１３０５は、アドレスおよび制御線１３２０および１３２５を介してアドレスおよび制御信号を伝送し、データ回線１３３０および１３３５を介してデータ信号を伝送／受信し、ＳＳＶＴＲおよび／ＳＳＶＴＲ信号線１３４０上でアドレスおよび制御信号を調査するためのＳＳＶＴＲおよび／ＳＳＶＴＲ基準の第１の集合体（すなわちＳＳＶＴＲ０および／ＳＳＶＴＲ０）を伝送し、ＳＳＶＴＲおよび／ＳＳＶＴＲ基準の第２の集合体（すなわちＳＳＶＴＲ１および／ＳＳＶＴＲ１）をスレーブ１３１０に伝送する。システム１３００のアドレスおよび制御部は、スレーブ１３１０のみが必要とする一方向信号を管理する。システム１３００のデータ部は、制御信号がＲＥＡＤ（読込み）操作とＷＲＩＴＥ（書込み）操作のどちらを指定したかに基づいて双方的となる。
【００４５】
ＳＬＤＲＡＭについては、４つの１０ビット・ワードのパケットで４０ビットのコマンドおよびアドレスを送る。システム差動クロックと呼ぶことができるＳＳＶＴＲ０および／ＳＳＶＴＲ０は５００Ｍｈｚで動作する。フェーズ・ロックされたループ（図示せず）を使用してクロック周波数をロックし、様々な内部目的に向けて時間調節し、両端上のＳＳＶＴＲ１および／ＳＳＶＴＲを１Ｇｈｚのデータ率に合わせてデータ出力をドライブする。全ての高周波数信号を、それらの特性インピーダンスを有するバスの両端で終了させる。このメモリ制御装置は通常マスタで、かつ固定されているため、メモリ制御装置の端末は外部抵抗、内部抵抗または接地ゲートＰ−チャネル・デバイスを含むことができる。（スレーブのように動作する）コンポーネント（ＳＬＤＲＡＭ）の数は不定であるため、伝送路の末端の外部抵抗によってコンポーネント１３１０を終了させるのが好ましい。１８ビット双方向データ・バス１３３０および１３３５は同期用システム・クロックと同じ周波数で動作し、１８ビット・ワードのデータを４クロック・サイクル（８ｎｓ）または２．２５ギガバイト／秒で単一のＳＬＤＲＡＭから送り出す。擬似ゲートおよび回線を加えてＳＳＶＴＲ１および／ＳＳＶＴＲ１と同等に見せかけることよってＳＳＶＴＲ０および／ＳＳＶＴＲ０に対するロードを均衡させることに注意すべきである。このロード均衡は、ローディングによるスルー・レートをほぼ等しくし、全ての信号に対して同様の余裕を与える。
【００４６】
より大きな帯域幅が必要とされるときは、図１４Ｂに示されているように、システム１３５０は４つのバスを使用することができる。単一のメモリ制御装置１３０５にＳＬＤＲＡＭ１３１０の２つの個別チャネルを使用する。この構成は、４．５ギガバイト／秒のピーク・データ帯域幅を与える。システム１３５０はトランスミッタ１３０５または受信器１３１０のための同期クロックを必要としないが、システム１３５０は、同期ＤＲＡＭおよびＳＲＡＭの試験を容易にしたり既存のプロトコルによるその実用性を確保するために、同期クロックを使用して特定の時間および周波数でデータを伝送することができる。低速クロックのオンチップ多重化装置または内部リング・オシレータを使用して、同期用高速クロックを用いることなく高周波数でデータを伝送して雑音およびシステム電力を削減することが望ましい。本発明の教示に基づいて様々なサイズの同期または非同期の高帯域システムを当業者なら達成できることが理解されるであろう。
【００４７】
図４の入力および出力回路２１０をさらに説明する５つのコンセプトを以下に示す。
【００４８】
第１のコンセプトは相補基準を有することに関する。図１４Ａに示されているように、従来技術のシステムは、論理高電圧レベル（ＶＯＨ）と論理低レベル（ＶＯＬ）の中間点付近にその値を有する固定された電圧基準「ＶＲＥＦ」を使用する。ＶＲＥＦ発生器（図示せず）は、生成に使用する電源の変動によりある種のＤＣオフセットを有しており、この変動は「ＶＲＥＦＨ」および「ＶＲＥＦＬ」として示されている。また、それは電源電圧の瞬間変動、グラウンド・バウンス、近隣信号との容量結合および誘導結合によるある種のＡＣノイズを有する。従来技術の受信器に使用されるコンパレータに対する差動スイングが矢印で示されている。従来技術における最悪の場合の差動信号は信号の全電圧スイングの１／３から１／４のオーダであることに留意されたい。
【００４９】
図１４Ｂに示されているように、本発明のシステムおよび方法は、あらゆる信号（例えばデータまたは制御信号）と同じ電圧スイングを有する相補基準ＳＳＶＴＲおよび／ＳＳＶＴＲを使用する。好ましい実施形態では、この電圧スイングは５００ｍｖで、論理高電圧（ＶＯＨ）は１．８ｖ、論理低レベル（ＶＯＬ）は１．３ｖである。相補基準電圧の平均は、この信号システムの操作時のあらゆる瞬間においてＶＯＨとＶＯＬの中間点付近であることが理解されるであろう。信号および相補基準は同一の変化時間および電圧スイングを有し、同じ発信源（チップ間については同じデバイス、またはチップ内については同じ汎用位置）から同時に起動して受信器に送られる。つまり、相補基準は他のあらゆる信号と全く同じようにみえる。しかし、相補基準は、他の信号を伝送する必要が生じる度に切り換わる。相補基準は電源および接地を同時に使用するため、雑音は全て共通モードである。したがって、従来技術では必要とされる信号のＶＲＥＦ変動（ＶＲＥＦＨおよびＶＲＥＦＬ）は、本発明のシステムおよび方法では不必要である。デジタル信号の２進性により、１つの相補基準は、基準の変化の出発点及び基準の変化の終点における信号と常に反対の極性を有する。したがって、存在する一つの基準はある時点で約５００ｍｖの全信号スイングを有することにより、コンパレータが、全信号スイングがわずか１／３から１／４である従来技術のシステムよりもはるかに容易に信号電圧を感知することができる。信号及び基準の変化時間が先行技術に必要とされる変化時間の半分であっても、信号変化を通じて同じ差動信号を達成することができる。最適な性能を得るためには、電源を数百ミリボルト下回る電圧と地面を数百ミリボルト上回る電圧の間でそれらの差が５００ミリボルトになる電圧にＶＯＨおよびＶＯＬをセットする必要があることを当業者なら認識するであろう。特にチップ内通信においてデバイスの不整合が削減され、信号がほとんどまたは全く反射性をもたなければ、その差をさらに２００ｍｖから３００ｍｖにまで縮小することが可能である。
【００５０】
第２のコンセプトは、各着信信号に対して二重のコンパレータを有することに関する。再び図４を参照すると、信号を両方の相補基準と比較するため、各受信器２１０は２つのコンパレータを有する。一方は信号ＳＮｘをＳＳＶＴＲと比較し、他方は信号ＳＮｘを／ＳＳＶＴＲと比較する。バースト変化の開始点において、その入力に全差動信号を伴うコンパレータが受信器２１０の出力に結合され、差動信号を有さない他のコンパレータは受信器２１０の出力からの結合を断たれる。これは初期設定によってなされる。信号ＳＮｘおよび結合された基準が変化する場合は、コンパレータは差動増幅器として迅速に信号を感知し、その信号を迅速に増幅して出力を反対の状態にドライブする。信号ＳＮｘが変化しない場合は（すなわち基準だけが変化する場合は）、基準の変化が開始するときに結合されたコンパレータの差動入力は、究極的に差動入力が提供されなくなるまで変化時間を通じて徐々に減少することになる。基準の変化が開始するときに結合を断たれたコンパレータに対する差動入力は、究極的に全差動信号が提供されるまで変化時間を通じて徐々に増加することになる。変化の終点において差動信号を伴わない、最初に結合されたコンパレータは結合を断たれ、変化の終点において全差動信号を伴う、最初に結合を断たれたコンパレータが結合される。本発明は１つの信号を感知するのに２つのコンパレータを使用する。さらに、デジタル信号の２進性は、可能なあらゆる有効変化の開始点においてコンパレータの１つに対して全信号スイングを保証する。
【００５１】
第３のコンセプトは初期設定に関する。一時にただ一つのコンパレータが受信器出力に結合されるため、正しく動作するためには、バーストの開始点において全差動入力信号を伴うコンパレータが受信器２１０の出力に結合されていることが重要である。したがって、Ｓ０ｘからＳＮｘまでの全ての信号が論理的高レベルＶＯＨに初期設定される。全てのドライバをオフにし、ＳＳＶＴＲをＶＯＬに初期設定し、／ＳＳＶＴＲをＶＯＨに初期設定し、かつ信号を端末抵抗またはゲートがオンになったｐ−チャネル・プルアップおよびＶＴＴ（ＶＴＴは１．８ｖ）に接続された発信源に接続することによって、電力消費量を削減する。図１６のｐ−チャネル・デバイス１６１５を使用してＳ０からＳＮに対する受信器２１０の出力を事前充電してＶＣＣまで高め、（以下に説明する）ステアリング論理を確保して、全差動信号を伴うコンパレータを受信器２１０の出力に結合する。
【００５２】
第４のコンセプトは、信号変化差別に関する。当業者に知られているように、差動増幅器の特性は小さな電圧差を大きな電圧差に増幅することである。電圧利得は、デバイス・サイズおよびトランジスタのマッチングに基づいて典型的に３から５倍になる。差動増幅器の後に配置されたインバータはデバイス・サイズに基づいて追加的な利得を提供してほぼ全スイングを達成する。差動増幅器およびインバータが全スイングを達成する速度は、その入力に利用可能な作動信号に依存する。図１５Ａに示されているように、差動増幅器（およびインバータ）１５０１はＳＮｘとＳＳＶＴＲ１５００の両方における変化を非常に迅速に増幅することができる。しかし、ＳＮｘが変化しないときは、差動増幅器に対する信号は単なる雑音まで低下し、速度がはるかに遅くなる（不整合および雑音に基づく）。変化する信号ＳＮ’（差動増幅器およびインバータ）は点線１５０３で示されている。ＸＯＲゲートがギャップをスライスする位置を決めるライン１５０５の左側の領域１５０２には「変化」と表示されている。ライン１５０５の右側の領域には「無変化」と表示されている。上述のように、信号が変化しないときは、増幅器１５０１は単なる雑音まで低下し、それは不確定領域１５０６として示される。増幅器が不確定領域１５０６に達する前の時間は一時的ギャップ領域１５０４として示される。本発明は、以下に説明するステアリング論理が変化する信号を受信器出力に送り、不確定信号が送られるのを防ぐことができるようにすることによってそのタイム・ギャップを利用する。適切なデバイス・サイズおよび変化時間を選択することによって、「信号変化」が送られ、「非信号変化」およびその結果生じる不確定電圧信号が送られないようにステアリング論理を処理するのに十分なタイム・ギャップをとることができる。ある種の電圧レベルは、それがそれに続くＸＯＲゲートの論理的しきい値よりも小さく、他のコンパレータが電圧レベルを迅速に回復できる限り通過しうることが理解されるであろう。タイム・ギャップは信号スイング、基準信号変化時間、工程不整合および信号反射などに左右されることがさらに理解されるであろう。
【００５３】
第５のコンセプトはステアリング論理に関する。図１５Ｂを参照すると、ステアリング論理回路１５５０は適切なコンパレータ１５５５を受信器出力１５６０に結合し、ＳＳＶＴＲ、／ＳＳＶＴＲおよび受信器１５５３の現在の出力を使用して差動増幅器が生成するタイミングに基づいている。ステアリング論理１５５０はＳＳＶＴＲ、／ＳＳＶＴＲおよび受信器１５５３の現在の出力信号を使用する。図４を参照すると、入力信号Ｓ０ｘからＳＮｘをＶＯＨに、基準／ＳＳＶＴＲをＶＯＨに、基準ＳＳＶＴＲをＶＯＬに、かつ受信器出力Ｓ０からＳＮをＶＣＣに初期設定することによって、バーストの開始前に適切なコンパレータ４１０が受信器出力４２０に結合される。変化する信号については、ステアリング論理ＸＯＲ１５６７が増幅された適切な基準および信号受信器出力を選択するため、ステアリング論理１５５０は変化しない。増幅されたＳＳＶＴＲ基準およびＳＮｘの変化と増幅されたＳＳＶＴＲ基準およびＳＮｘのＸＯＲ１５６５に対する経路の両方が同一であるため、ＸＯＲ１５６５は切り換わらない。あるいは、着信信号が変化しない場合は、結合された前のコンパレータ１５５５が結合を断たれ、結合されていなかった他のコンパレータ１５５５が結合される。結合されたコンパレータ１５５５によってアクティブにドライブされ必要な場合は出力レベルを回復する。ステアリング論理１５５０は、上述したよう信号変化１５０２と非信号変化１５０６の間のタイム・ギャップ１５０４を通じて起こるように設計されている。
【００５４】
ステアリング論理は、スライシング・タイムをより速く正確に調節するために、かつ余裕を改善したり、またはスキューおよび不整合を調節するためにコンパレータごとに局部的に個々の排他ＯＲを使用して実行される。ＳＳＶＴＲおよび／ＳＳＶＴＲタイミングならびに１つのバス・チャネルの全ての受信器に対する１つの制御信号を使用して全てのコンパレータをそれらの受信器出力から断って、タイム・ギャップの間のスライシング・タイムで起こるようにして受信器内のデバイスの数を削減することも可能である。次の変化が開始する前に適切なコンパレータが受信器出力に接続されなければならないため、これは動作帯域幅を減じることになる。
【００５５】
これら全ての要素を組み合わせると、全信号システムは、ＶＯＨで始動するＳ０ｘからＳＮｘの全ての信号および／ＳＳＶＴＲ、ＶＣＣまで予備充電された全ての信号受信器出力、ならびにＶＯＬで始動するＳＳＶＴＲとともに動作する。相補基準信号の変化によって信号バーストが開始される前に、差動信号（ＳＮｘ＆ＳＳＶＴＲ）を伴う全てのコンパレータを受信器出力に結合する。変化する信号については、ステアリング論理は、信号が出力を反対の電圧レールにドライブすることができる。変化しない信号については、ステアリング論理は現行のコンパレータから信号を断って他のコンパレータに結合して、受信器出力を保持したり、かつ／または回復させる。ステアリング論理遅延が帯域幅または時間間隔を制限して次の変化を可能にするまで、次の変化をパイプライン化してステアリング論理への変化の重複を続行する。
【００５６】
図１６に示されているように、単一端信号受信器は、不使用時に受信器への電力を断つために、パワー・ダウンまたは受信器イネーブル信号によって差動増幅器をゲート制御する。図７Ａと相対的に、インバータが、パワー・ダウンまたは受信器イネーブル信号に結合されたＮＡＮＤゲート１６１０に置き換えられている。さらに、プルアップ・トランジスタ１６１５がそのドレインにおいてノード７０８に結合され、その発信源においてＶＣＣに結合され、そのゲートにおいてパワー・ダウンまたは受信器イネーブル信号に結合され、ＳＮがＶＣＣまで事前充電されている。差動増幅器の後のＮＡＮＤゲート１６１５も、ＳＮに対する適切な極性を達成してバースト・サイクルを開始する。望ましい初期条件は、信号線上の端末抵抗またはプルアップ・デバイスによってＳＮｘを高に引き上げてＳＮＸを高にプレセットし、ＳＳＶＴＲを低に、かつ／ＳＳＶＴＲを高にプレセットすることである。残りの受信器動作については既に説明した。伝送ゲート出力の共通ノード上のＰ−チャネル・デバイスは、パワー・アップ時に必要な場合、または排他的ＯＲ出力が安定レベルに達していないときに、ノード７０８を迅速に事前充填して高にする。
【００５７】
電力消散が非常に小さく物理的充填が緻密なデバイスを使用することによって、バスを可能な限り短くすることができ、それにより伝播時間を短くし、データ率を高めることが可能になる。図１２に示されている端末制御インピーダンス伝送路は、１ＧＨｚ（１ｎｓ）またはそれ以上の信号レートで動作することが可能である。その伝送路の特性は、バス上に取りつけられたＲＡＭのような集積回路によってもたらされるローディングに強く影響される。これらの集積回路は伝送路に集中キャパシタンスを加え、伝送路のインピーダンスを低下させて伝送速度を減じる。負荷環境では、バス・インピーダンスは２５オームのオーダになる可能性が高く、伝播速度は７．５ｃｍ／ｎｓになる。図１７に示されているように、読込みから書込みへ、または書込みから読込みへの高速バス転換を必要とする応用分野では、信号レートの約２５から３０％（サイクル時間の半分）になるような信号変化時間を選択する。信号レートの次の２５から３０％において増幅が開始される。信号レートのおよそ次の２５から３０％においてドライバをオフにして信号を沈静化させる。信号またはデータ方向が逆になる次のサイクルは、デバイスが互いに接近しておりバスの沈静化時間が信号レートの半分未満であるバス効率を損じることなく実行できることが理解されるであろう。
【００５８】
図１８は二点間の斜視図である。Ｐ−チャネル・デバイスを使用して内部に端末抵抗を導入することによって、図１３Ｂに示されているような高性能二点間システムを構築することが可能である。内部に端末抵抗を導入することによって、外部抵抗を接続するためのスペースの必要性が取り除かれ、コストが削減される。また、トランスミッタ側のＰ−チャネル・デバイスのゲートを切り換えて、信号線を放電して所望の電圧にするのに必要とされる電流を減じることも可能である。ＣＰＵおよびメモリ制御装置は、そのゲートがグラウンド・ポテンシャルにあるときにラインの特性インピーダンスに等しくなるようにサイズを選択することができるＰ−チャネル端末デバイスを有する。Ｐ−チャネル・デバイスのゲートは、受信器イネーブルの補数である信号を使用して受信器末端および伝送末端を不能にする。この切り換えは、受信器が高にプレセットされている間、および信号線上でバーストが開始される前に実行することができる。接地Ｐ−チャネル・デバイスの代わりに内部抵抗を使用することもできる。次のセクションに記載する多重バスを使用することによって、ＣＰＵからメモリ制御装置までのバス幅を６４（７２）から３２（３６）に縮めたり、または帯域幅を著しく増加させることが可能である。ＣＰＵの背面キャッシュ接続をも高速化し、ＣＰＵ上のピンの数を減らし、かつＰＢＳＲＡＭをＸ３６からＸ１８に変えることによってダイ・サイズを縮小してコストを削減することが可能である。
【００５９】
図１９は、信号が同時に受信されるＳＬＤＲＡＭ、ＤＤＲ  ＳＤＲＡＭまたはＤＤＲ  ＳＲＡＭのようなデバイスのための多重バスを有するシステム１９００を示す図である。システム・クロック・バス１９２０は、メモリ制御装置１９０５の反対側の末端におけるクロック・ソース１９１５から始まり、そのデータ出力がバス１９２０に接続される全てのデバイス１９１０に接続され、メモリ制御装置９０５において終了する。クロック信号に対するローディングをデータ出力ならびにＳＳＶＴＲおよび／ＳＳＶＴＲ基準に対するローディングにマッチさせる。クロックは、クロック周波数およびシステム要件に応じて（好ましくは）差動型、または単一端型でありうることが理解されるであろう。同類の受信器を有するために、クロック電圧スイングがＳＳＶＴＲおよび／ＳＳＶＴＲと類似していてもよい。同じ遅延を有するために、クロック・バス１９２０のトレース長をＳＳＶＴＲ１および／ＳＳＶＴＲ１のトレース長にマッチさせる。クロック・ソース１９１５は、どのＤＤＲＤＲＡＭがデータをドライブするかに関わらずそのデータ、ＳＳＶＴＲ１および／ＳＳＶＴＲ１がほぼ同時に制御装置１９０５に到着するように、ＳＳＶＴＲ１、／ＳＳＶＴＲ１およびＤＤＲＤＲＡＭからのデータをバス上のそれらの位置に応じて異なる時間に導入する。各ＤＤＲＤＲＡＭは、制御装置１９０５における同期に必要とされる場合に、ＤＬＬ（遅延クロック・ループ）を使用してクロック１９１５をデータ遅延に縮小する。データ伝送が予測可能なクロック化システムにおける追加的なピンを縮小するために、ＤＬＬを使用して／ＳＳＶＴＲ１を生成することができ、受信器末端において、極性は反対であるが同一のタイミングおよび電圧特性を有することができる。ＤＬＬは全てのコンポーネント（制御装置１９０５およびＤＤＲＤＲＡＭ１９１０を含む）の中にクロックを復元することになる。制御装置は、データおよびＳＳＶＴＲ１基準の到着が予測されるサイクルを認識することになる。アドレスおよびコマンド信号によって書込みサイクルが開始された後に、ＤＤＲＤＲＡＭは入力データが到着するサイクルを把握することになる。ＤＬＬは、特定のコンポーネントが信号を必要とするときにのみ／ＳＳＶＴＲ１をゲート制御する。ＳＳＶＴＲ０および／ＳＳＶＴＲ０ＮＩよってアドレスおよび制御線をグループ化することができる。アドレスおよび制御バスは、メモリ制御装置１９０５からＤＤＲＤＲＡＭ１９１０へと入力信号を一方向的に伝送する。２ビットのコマンドおよび８ビットのアドレスとして、１０ビットのコマンドおよびアドレスが送られる。２ビットコマンドは、ＳＳＶＴＲ０および／ＳＳＶＴＲ０の２つのエッジ上の一方の信号に／ＣＥおよび／ＲＡＳを使用し、／ＣＡＳおよび／ＷＥに対して他方の信号を使用することによって実行される。読込みサイクルについては、２つのエッジ上の８ビットアドレスは、／ＣＥおよび／ＲＡＳによって生じる１６ビットまでの行アドレスを与え、または／ＣＥおよび／ＣＡＳによって生じる１６ビットまでの列およびブロック・アドレスを与える。書込みサイクルは、／ＣＥ、／ＣＡＳおよび／ＷＥを伴う列およびブロック・アドレスによって実行される。��ＳＶＴＲ０および／ＳＳＶＴＲ０はシステム・クロック（差動型）から誘導され、システム・クロックの同一または複数の周波数で動作することができる。先に説明したように、ＤＬＬを使用して、様々な内部目的に向けてメモリ制御装置１９０５における周波数をロックし、読込み要求時にコマンドおよびアドレス信号をドライブし、かつ書込み要求のためのデータ・イン、ＳＳＶＴＲ１および／ＳＳＶＴＲ１をドライブする。
【００６０】
データ・イン（ＳＳＶＴＲ１および／ＳＳＶＴＲ１）とアドレスおよび制御（ＳＳＶＴＲ０および／ＳＳＶＴＲ０）に異なる基準を使用することが、本発明をＲＡＭＢＵＳ信号から区別する。ＲＡＭＢＵＳでは、ＲＤＲＡＭに入る全ての信号が単一のクロックによって感知されるのに対して、本発明では制御信号およびアドレス信号はデータ信号と異なるチャネル上に存在する。これは、制御およびアドレス・チャネルをデータ・チャネルと異なる周波数で実行することを可能にする。全ての一方向高周波信号（アドレスおよび制御信号）は、制御装置１９０５から離れたバスの末端でそれらの特性インピーダンスとともに終了する。制御装置１９０５は通常マスタであり、通常固定されているため、全ての双方向信号（データ信号）は、外部または内部抵抗を有する、あるいは内部接地ゲートＰ−チャネルを有する制御装置末端で終了する。電力を削減するために、データ書込みサイクル中は終端Ｐ−チャネル・デバイスのスイッチを切ることができることが理解されるであろう。制御装置側の端末は任意であり、特性インピーダンスの約１０倍の高抵抗であってもよい。メモリ・コンポーネント、すなわちスレーブの数は不定であるため、メモリ・コンポーネントは伝送路の末端の外部抵抗によって終了させるのが好ましい。１８ビットの双方向データ・バスは、同期のためのシステム・クロックと同じ周波数で動作するのが好ましく、２クロック・サイクル（４ｎｓ）に４つの１８ビットワード、または２．２５ギガバイト／秒で単一のＤＤＲＤＲＡＭからデータを送出するのが好ましい。擬似ゲートおよび回線を加えてＳＳＶＴＲ１および／ＳＳＶＴＲ１と同等に見せかけることよってＳＳＶＴＲ０および／ＳＳＶＴＲ０に対するロードを均衡させることに注意すべきである。このロード均衡は、スルー・レートをほぼ等くし、全ての信号に対して同様の余裕を与える。より大きな帯域幅が必要とされるときは、図２０に示されているように３つのバスを使用することができる。ＤＤＲＤＲＡＭ’の２つの個別チャネルが単一のメモリ制御装置に使用される。この構成は４．５ギガバイト／秒のピーク・データ帯域幅を与える。アドレスおよびコマンド信号はＳＳＶＴＲ０および／ＳＳＶＴＲ０に対する２つのチャネル間で共有されうる。クロックおよびデータを分割して、ＳＳＶＴＲ１、／ＳＳＶＴＲ１、ＳＳＶＴＲ２および／ＳＳＶＴＲ２を使用する３６ビット・データ・バスを備える。これは、二重チャネルＲＤＲＡＭの従来技術に比べてピンを節約するものである。
【００６１】
本発明はトランスミッタまたは受信器に同期クロックを必要としないが、同期ＤＲＡＭおよびＳＲＡＭの試験を容易にしたり既存のプロトコルによるその実用性を確保するために、同期クロックを使用して特定の時間および周波数でデータを伝送することができる。低速クロックのオンチップ多重化装置または内部リング・オシレータを使用して、同期用高速クロックを用いることなく高周波数でデータを伝送して雑音およびシステム電力を削減することが望ましい。当業者は、本明細書に記載の教示に従って、様々なサイズの同期または非同期の高帯域システムを構築することができる。
【００６２】
本発明の好ましい実施形態についての前述の説明は例示のみによるものであり、前述の教示に照らし合わせて、上記実施形態および方法の他の変更および修正が可能である。例えば、そのシステムおよび方法を、ＳＳＶＴＲおよび／ＳＳＶＴＲをマスタ２０５から受信器４０５に伝送することとして説明したが、受信器４０５側で１つの基準を送出し、補数を生成できることを当業者なら認識するであろう。同類のスイッチ素子およびゲートを備えた、双極性またはガリウム砒素の如き他の技術を用いたテクニックを代替的に使用することが可能である。プログラムによる汎用デジタルコンピュータ、アプリケーションに特有の集積回路、または相互接続された従来のコンポーネントおよび回路のネットワークを使用して、本発明のコンポーネントを実施することができる。本明細書に記載の実施形態は、網羅的または限定的なものではない。本発明は請求項によってのみ制限されるものである。
【図面の簡単な説明】
【図１Ａ】従来技術のＲＡＭＢＵＳベースの受信器を示すブロック図である。
【図１Ｂ】図１Ａの従来技術の受信器の信号レベルを示すタイミング図である。
【図１Ｃ】他の従来技術のＲＡＭＢＵＳベースの受信器を示す概略図である。
【図１Ｄ】図１Ｃの従来技術の動作を示すタイミング図である。
【図２Ａ】本発明によるマスタおよびスレーブ・デバイスを有するシステムを示す斜視ブロック図である。
【図２Ｂ】末端にインピーダンス整合抵抗を備えた伝送路を有する図２Ａのシステムを示すブロック図である。
【図３Ａ】信号感知時間と相関的な差動基準信号ＳＳＶＴＲおよび／ＳＳＶＴＲを示すタイミング図である。
【図３Ｂ】単一端信号と相関的なＳＳＶＴＲおよび／ＳＳＶＴＲを示すタイミング図である。
【図４】単一端信号受信器を示す高レベル概略図である。
【図５】信号をトランスミッタから伝送路を介して受信器に伝送する方法を示すフローチャートである。
【図６Ａ】全ての信号に対する低速ターンオンおよび低速ターンオフ・ドライバを示す概略図である。
【図６Ｂ】調節可能な信号スルー・レートおよび信号間スキューを有するドライバを示す概略図である。
【図７Ａ】第１の実施形態における図４の単一端信号受信器を示す概略図である。
【図７Ｂ】第２の実施形態における図４の単一端信号受信器を示す概略図である。
【図７Ｃ】第３の実施形態における図４の単一端信号受信器を示す概略図である。
【図８Ａ】図４のＳＳＶＴＲから／ＳＳＶＴＲコンパレータの回路の詳細を示す概略図である。
【図８Ｂ】図４のＳＳＶＴＲから／ＳＳＶＴＲコンパレータの回路の詳細を示す概略図である。
【図９】伝送時のスキューを除去するために個々に調節可能な遅延を有する受信器を示す概略図である。
【図１０】信号波形およびそれらの間のスキューを示す図である。
【図１１】図２のシステムのハードワイヤ・レイアウトを示す斜視図である。
【図１２Ａ】本発明による二点間システムを示すブロック図である。
【図１２Ｂ】集積回路の内部にインピーダンス整合接地ゲートＰ−チャネル・デバイスを有する図１２Ａの２点間接続を示すブロック図である。
【図１３Ａ】単一集積回路上の一方向信号システムおよび双方向信号システムを示すブロック図である。
【図１３Ｂ】単一集積回路上の４つの信号システムを示す斜視ブロック図である。
【図１４Ａ】その値が論理高電圧レベルと論理低電圧レベルの中間点付近である固定電圧基準を示す図である。
【図１４Ｂ】あらゆる信号と同じ電圧スイングを有する相補基準を示す図である。
【図１５Ａ】データ信号と基準の間の差を増幅する差動増幅器を示す図である。
【図１５Ｂ】ステアリング論理を示すブロック図である。
【図１６】不使用時に受信器への電力を断つパワー・ダウンおよび受信器イネーブル信号によってゲート制御される増幅器を有する単一端信号受信器を示す回路図である。
【図１７】読込みから書込みへ、または書込みから読込みへの高速バス転換を必要とする応用分野における信号変化時間を示すタイミング図である。
【図１８】二点間システムを示すブロック図である。
【図１９】信号が同時に受信される多重バスを有するシステムを示す図である。
【図２０】より大きな帯域幅を達成するために３つのバスを有するシステムを示すブロック図である。
【図２１】２つのセグメントを有するクロック線を使用する先行技術のＤＲＳＲＡＭ用システムを示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
0003960752.tif 000004
【図１Ｄ】
0003960752.tif 000005
【図２Ａ】
0003960752.tif 000006
【図２Ｂ】
0003960752.tif 000007
【図３Ａ】
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【図３Ｂ】
0003960752.tif 000009
【図４】
0003960752.tif 000010
【図５】
0003960752.tif 000011
【図６Ａ】
0003960752.tif 000012
【図６Ｂ】
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【図７Ａ】
0003960752.tif 000014
【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
0003960752.tif 000023
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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