(57)【特許請求の範囲】
【請求項１】
移相すべき入力信号を受信する第１入力端子と、ディジタル制御信号を受信する第２入力端子と、入力信号に対し制御信号により決定される値Ｘの移相を有する出力信号を出力する出力端子とを有するプログラマブル移相器であって、
当該プログラマブル移相器の第１入力端子に接続された入力端子と、入力信号に対し直角位相を有する信号を出力する出力端子とを有する直角移相モジュールと、
各々第１及び第２入力端子と１つの出力端子を有する２つの乗算器であって、第１乗算器の第１入力端子がプログラマブル移相器の第１入力端子に接続され、第２乗算器の第１入力端子が直角移相モジュールの出力端子に接続され、第１及び第２乗算器の第２入力端子が制御信号に基づいて決定された値V.cos(X)及びV.sin(X)をそれぞれ受信し（ここで、ＶはＤＣ電圧である）、第１乗算器の出力端子がその第１入力端子に受信された信号にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第２乗算器の出力端子がその第１入力端子に受信された信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力する２つの乗算器と、
第１乗算器の出力端子に接続された第１入力端子、第２乗算器の出力端子に接続された第２入力端子及び当該プログラマブル移相器の出力端子に接続された出力端子を有し、その第１及び第２入力端子に受信された信号の和から得られる信号を出力端子に出力する加算器と、
を具えるプログラマブル移相器において、
前記制御信号がV.cos(X)にほぼ等しい値を規定するＮビットの第１制御ワードと、V.sin(X)にほぼ等しい値を規定するＮビットの第２制御ワードとにより構成され、前記第１及び第２乗算器の第２入力端子がディジタル形であって、前記第１及び第２制御ワードをそれぞれ受信し、
各乗算器が、Ｎ−１個のスイッチを具え、各スイッチが第１及び第２端子とスイッチ動作を制御する制御入力端子とを有し、各スイッチの第１端子が該乗算器の第１入力端子に接続され、Ｎ−１個の制御入力端子が該乗算器の第２入力端子からＮ−１個のビットを受信するスイッチング段と、
１つの出力端子とＮ−１個の入力端子を有し、各入力端子が前記スイッチング段のＮ−１個のスイッチの１つの第２端子に接続された加算器と、
前記加算器の出力端子に接続された第１入力端子と、該乗算器の第２入力端子から、前記スイッチング段のどのスイッチも制御しない符号ビットというビットを受信する制御入力端子と、該乗算器の出力端子を構成する出力端子とを有し、符号ビットがアクティブ状態の場合にその第１入力端子に受信された信号の符号の反転動作を行い、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュールとを具えることを特徴とするプログラマブル移相器。
【請求項２】
Ｎ−１個の増幅器からなる増幅器段を各乗算器内に挿入し、各増幅器が該乗算器の第１入力端子に接続された入力端子と、加算器の入力端子の１つに接続されたスイッチング段のＮ−１個のスイッチの１つによりアクティブ又はデアクティブ状態に制御される出力端子とを有し、第ｉ番増幅器の利得Ｇi （ｉ＝１〜Ｎ−１）が、該第ｉ番増幅器の出力端子をアクティブ又はデアクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのＫ倍であることを特徴とする請求項１記載のプログラマブル移相器。
【請求項３】
アナログ入力電圧を受信しディジタル出力信号に変換するＡ／Ｄ変換器であって、
２つの電源端子間に直列に配置された抵抗を含み、それらの接続点に複数の基準電圧を出力する梯子形抵抗回路と、
複数の比較器を含み、各比較器が２つの入力端子と１つの出力端子を有し、一方の入力端子にアナログ入力電圧を受信し、他方の入力端子に基準電圧の１つを受信する比較段と、
複数のフリップフロップを含み、各フリップフロップが前記比較器の１つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号を受信するメモリ段と、
前記メモリ段に接続され、記憶データを受信し、変換器のディジタル出力信号を出力するバイナリエンコーダと、
を具えるＡ／Ｄ変換器において、
当該変換器は、更に、請求項１又は２に記載されたプログラマブル移相器を具え、該移相器がその第１入力端子に固定周波数のクロック信号を受信し、その第２入力端子にディジタル制御信号を受信し、その出力端子に、クロック信号に対し制御信号により決まる移相値を有するサンプリング信号を出力することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移相すべき入力信号を受信する第１入力端子と、ディジタル制御信号を受信する第２入力端子と、入力信号に対し制御信号により決定される値Ｘの移相を有する出力信号を出力する出力端子とを有するプログラマブル移相器であって、
当該プログラマブル移相器の第１入力端子に接続された入力端子と、入力信号に対し直角位相を有する信号を出力する出力端子とを有する直角移相モジュールと、
各々第１及び第２入力端子と１つの出力端子を有する２つの乗算器であって、第１乗算器の第１入力端子がプログラマブル移相器の第１入力端子に接続され、第２乗算器の第１入力端子が直角移相モジュールの出力端子に接続され、第１及び第２乗算器の第２入力端子が制御信号に基づいてエラボレートされた信号により規定された値V.cos(X)及びV.sin(X)をそれぞれ受信し（ここで、ＶはＤＣ電圧である）、第１乗算器の出力端子がその第１入力端子に受信された信号にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第２乗算器の出力端子がその第１入力端子に受信された信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力する２つの乗算器と、
第１乗算器の出力端子に接続された第１入力端子、第２乗算器の出力端子に接続された第２入力端子及び当該プログラマブル移相器の出力端子に接続された出力端子を有し、その第１及び第２入力端子に受信された信号の和から得られる信号を出力端子に出力する加算器と、
を具えるプログラマブル移相器に関するものである。
【０００２】
【従来の技術】
このようなプログラマブル移相器は英国特許第１５２７６０３号明細書から既知である。これに記載された移相器は、アナログ制御信号に基づいて、V.sin(X)にほぼ等しい値を有する第１アナログ電圧及びV.cos(X)にほぼ等しい値を有する第２アナログ電圧を発生するポテンシオメータを具えている。第１乗算器において、例えば A.cosωt の形の入力信号に、その第２入力端子に受信される信号、即ちV.cos(X)が乗算され、第２乗算器において、入力信号に対し直角位相を有し A.sinωt の形で表される信号に、その第２入力端子に受信される信号、即ちV.sin(X)が乗算される。従って、加算器の出力信号は A'.(cosωt.cos(X)+sinωt.sin(X)) の形になり、これは A'.cos(ωt-X)に対応する。従って、制御信号により間接的に決定されるＸの値により出力信号の入力信号に対する移相値が決まる。ポテンシオメータのアナログ特性のために、ポテンシオメータが制御信号に基づいて発生する電圧の値は精度に欠ける。これらの電圧に発生する、抑制困難な誤差が、同じくアナログ特性のために追加の誤差を発生する乗算器内で増大される。これらの累積誤差が所望の移相値とプログラマブル移相器により実際に得られる移相値と間にかなり大きな差を導入しうる。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、誤差を導入し易い演算をディジタル形式で実行するプログラマブル移相器を提供することによりこの欠点をほぼ解消することにある。
【０００４】
【課題を解決するための手段】
この目的のために、本発明は頭書に記載したタイプのプログラマブル移相器において、制御信号がV.cos(X)にほぼ等しい値を規定する第１制御ワードと、V.sin(X)にほぼ等しい値を規定する第２制御ワードとにより構成され、第１及び第２乗算器の第２入力端子がディジタル形であって、前記第１及び第２制御ワードをそれぞれ受信し、且つ各乗算器が、その第１入力端子に受信された信号にその第２入力端子に受信された信号を乗算する手段を具えていることを特徴とする。
【０００５】
このようなプログラマブル移相器においては、制御ワードの内容が離散ディジタル値を示し、不可避の近似誤差を導入するが、これらの誤差は完全に既知であり、制御可能である。これらの誤差は、制御ワードのフォーマットの適切な選択により最少にすることができ、制御ワードのフォーマットを大きくすればするほど、離散ディジタル値の分解能が良くなり、近似誤差が小さくなる。
【０００６】
本発明の一実施例では、乗算器をディジタル乗算器とする。アナログ乗算器と異なり、このような乗算器は追加の誤差を導入しない。
乗算器の実施例は、制御ワード内のV.cos(X)及びV.sin(X)の値を規定するのに使用する符号及び所要精度の関数として種々に実現することができる。
【０００７】
本発明の特定の実施例は、上述したプログラマブル移相器において、制御ワードのフォーマットがＮビットであり、各乗算器が、
Ｎ−１個のスイッチを具え、各スイッチが第１及び第２端子とスイッチ動作を制御する制御入力端子とを有し、各スイッチの第１端子が該乗算器の第１入力端子に接続され、Ｎ−１個の制御入力端子が該乗算器の第２入力端子からＮ−１個のビットを受信するスイッチング段と、
１つの出力端子とＮ−１個の入力端子を有し、各入力端子が前記スイッチング段のＮ−１個のスイッチの１つの第２端子に接続された加算器と、
前記加算器の出力端子に接続された第１入力端子と、該乗算器の第２入力端子から、前記スイッチング段のどのスイッチも制御しない符号ビットというビットを受信する制御入力端子と、該乗算器の出力端子を構成する出力端子とを有し、符号ビットがアクティブ状態の場合にその第１入力端子に受信された信号の符号の反転動作を行い、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュールと、
を具えることを特徴とする。
【０００８】
このようなプログラマブル移相器においては、各制御ワードの内容のディジタル値が、アクティブレベルにあるビット、即ちスイッチを導通せしめるビットの総数（符号ビットは除く）に対応する。この符号化は、符号ビットを除いて第１及び第２制御ワードの値が互いに相補関係になるため、有利である。即ち、制御信号のエラボレーションが簡単になる。
【０００９】
本発明の好適実施例は移相器の精度に影響を及ぼすことなく制御ワードの大きさの低減、従って乗算器内の加算器の大きさの低減を可能にする。
このようなプログラマブル移相器の実施例においては、Ｎ−１個の増幅器からなる増幅器段を各乗算器内に挿入し、各増幅器が該乗算器の第１入力端子に接続された入力端子と、加算器の入力端子の１つに接続されたスイッチング段のＮ−１個のスイッチの１つによりアクティブ又はデアクティブ状態に制御される出力端子とを有し、第ｉ番増幅器の利得Ｇi （ｉ＝１〜Ｎ−１）が、該第ｉ番増幅器の出力端子をアクティブ又はデアクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのＫ倍であることを特徴とする。
【００１０】
制御ワードを構成する各ビットに特定の重みを割り当てることにより、このような符号化システムは前記ビットの組合せにより発生される値の範囲を拡張することができる。この利点はＮビットで２N の整数値を表すことができる２進符号の例から明らかである。
【００１１】
本発明のプログラマブル移相器は信号の時間的制御を必要とする任意の用途に使用しうる。高周波数ビデオ信号のＡ／Ｄ変換においては、例えば信号を、該信号が基準しきい値を有する時間インターバル中にサンプルする必要がある。高周波数では、この時間インターバルは極めて短く、信号の時間制御によって基準しきい値をサンプルすべき瞬時を決定し、このサンプリングが所要の状態で行われるようにする必要がある。
【００１２】
従って、本発明はアナログ入力電圧を受信しディジタル出力信号に変換するＡ／Ｄ変換器にも関するものであり、本発明のＡ／Ｄ変換器は、
２つの電源端子間に直列に配置された抵抗を含み、それらの接続点に複数の基準電圧を出力する梯子形抵抗回路と、
複数の比較器を含み、各比較器が２つの入力端子と１つの出力端子を有し、一方の入力端子にアナログ入力電圧を受信し、他方の入力端子に基準電圧の１つを受信する比較段と、
複数のフリップフロップを含み、各フリップフロップが前記比較器の１つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号を受信するメモリ段と、
メモリ段に接続され、記憶データを受信し、変換器のディジタル出力信号を出力するバイナリエンコーダと、
を具えるものにおいて、
更に、上述の如きプログラマブル移相器を具え、該移相器がその第１入力端子に固定周波数のクロック信号を受信し、その第２入力端子にディジタル制御信号を受信し、その出力端子に、クロック信号に対し制御信号により決まる移相値を有するサンプリング信号を出力することを特徴とする。
【００１３】
本発明のこれらの特徴及び他の特徴は以下に記載する本発明の実施例の説明から明らかになる。
【００１４】
【発明の実施の形態】
図１は本発明によるプログラマブル移相器ＰＳを図式的に示す。このようなプログラマブル移相器は移相すべき、例えば A.cosωt の形の、入力信号Vin を受信する第１入力端子と、ディジタル制御信号ＣＭ［0 :2N-1 ］を受信する第２入力端子と、本例では A'.cos(ωt-X)の形を有し、従って入力信号に対し制御信号ＣＭ［0 :2N-1 ］により決まる値Ｘを有する移相を有する出力信号Voutを出力する出力端子とを有する。
【００１５】
このプログラマブル移相器ＰＳは、
このプログラマブル移相器ＰＳの第１入力端子に接続された入力端子と、入力信号Vin と直角位相をなす信号、即ち本例では A.sinωt を出力する出力端子とを有する直角移相モジュール１０と、
各々第１及び第２入力端子と１つの出力端子を有する第１乗算器２０及び第２乗算器３０とを具え、第１乗算器２０の第１入力端子がプログラマブル移相器の第１入力端子に接続され、第２乗算器３０の第１入力端子が直角移相モジュール１０の出力端子に接続され、乗算器２０及び３０の第２入力端子が制御信号ＣＭ［0 :2N-1 ］に基づいてエラボレートされた信号により規定される値V.cos(X)及びV.sin(X)をそれぞれ受信し（ここで、ＶはＤＣ電圧である）、第１乗算器２０の出力端子がその第１入力端子に受信される A.cosωt の形の信号Vin にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第２乗算器３０の出力端子がその第１入力端子に受信される A.sinωt の形の信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力し、更に、
第１乗算器２０の出力端子に接続された第１入力端子、第２乗算器３０の出力端子に接続された第２入力端子及び当該プログラマブル移相器ＰＳの出力端子に接続された出力端子を有し、その第１及び第２入力端子に受信された信号の和から得られる A'.cos(ωt-X)の形の信号を出力端子に出力する加算器４０を具える。
【００１６】
制御信号ＣＭ［0 :2N-1 ］は、V.cos(X)にほぼ等しい値を規定する第１制御ワードＣ［0 :N-1］と、V.sin(X)にほぼ等しい値を規定する第２制御ワードＳ［0 :N-1］とにより構成される。各乗算器２０及び３０は、その第２入力端子がディジタル形であり、制御ワードＣ［0 :N-1］及びＳ［0 :N-1］をそれぞれ受信するとともに、その第１入力端子に受信される信号にその第２入力端子に受信される信号をディジタル乗算する手段を具えている。
【００１７】
図２は、第１及び第２制御ワードＣ［0 :N-1］及びＳ［0 :N-1］のディジタル値Ｓi 及びＣi を所望の移相値Ｘの関数として導出することができるフレネル図及び制御ワードの内容の符号化を示す。プログラマブル移相器の出力端子に得られる移相値Ｘは角度で表される。Ｘは１１．２５°のステップで発生され、このステップで全部で３２の異なる値のＸを得ることができるものとする。Ｘが０°〜９０°の範囲の場合しか示してないが、Ｘが９０°〜３６０°の範囲の場合はこの図から余弦関数のパリティ及び正弦関数のインパリティを考慮して容易に推定することができる。白丸はディジタル値Ｃi 及びＳi が０から８まで展開する場合における値（Ｃi,Ｓi ）の対を表す。黒丸はディジタル値Ｃi 及びＳi が０から５まで展開する場合における値（Ｃi,Ｓi ）の対を表す。最初に述べた場合には、約２２．５°の値Ｘの移相を得るのに最も良く適合する対（Ｃi,Ｓi ) は例えば（６，２）である。第２の場合には、同程度の移相を得るのに最も良く適合する対は（５，２）である。これらの近似において導入される誤差はディジタル近似の結果であるから、これらの誤差は小さく、余り大きな変動を受けない。これらの誤差は一方の場合と他方の場合とでほぼ等価である。
【００１８】
図３は、各制御ワードのフォーマットが９ビット（Ｎ＝９）である本発明の一実施例のプログラマブル移相器ＰＳ内に存在する乗算器３０の構成図を示す。このような乗算器は、
８個のスイッチからなり、各スイッチが第１及び第２端子とスイッチング制御用の制御入力端子とを有し、各スイッチの第１端子が乗算器３０の第１入力端子ＩＮに接続され、それらの８個の制御入力端子が乗算器３０の第２入力端子から８ビットＳ１，Ｓ２，．．．Ｓ８を受信するスイッチング段３１と、
１つの出力端子と８つの入力端子を有し、各入力端子がスイッチング段３１の８個のスイッチの１つの第２端子に接続された加算器３２と、
加算器３２の出力端子に接続された第１入力端子と、乗算器３０の第２入力端子から、スイッチング段３１のどのスイッチも制御しない符号ビットと称すビットＳ０を受信する制御入力端子と、乗算器３０の出力端子ＯＵＴを構成する出力端子とを有し、符号ビットＳ０がアクティブ状態の場合にその第１入力端子に受信された信号の符号を反転するよう動作し、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュール３３とを具える。
【００１９】
乗算器２０の構成も乗算器３０の構成と同一である。各制御ワードの内容のディジタル値は、ビットＳ１，Ｓ２，．．．Ｓ８のうちアクティブレベルにあり、スイッチを導通させるビットの総数に対応する。２２．５°の移相Ｘを得たい場合には、図２において（Ｃi,Ｓi ）＝（６，２）である。符号ビットは０のときイナクティブレベルであることを考慮すると、この状態は、例えばＣi に対し値００００００１１０を選択するとともにＳi に対し値１１１１１１０００を選択することにより有効になる。この符号化は、制御ワードの値が符号ビットを除いて互いに相補関係になるために有利である。従って、制御信号のエラボレーションが簡単になる。
【００２０】
図４は、得られる移相の精度に影響を与えることなく各制御ワードのフォーマットを４ビット（Ｎ＝４）に低減した本発明の好適実施例のプログラマブル移相器ＰＳ内に存在する乗算器３０の構成図を示す。図４に示す乗算器３０は、信号Ｓ［0 :3］を受信する乗算器３０の第２入力端子から到来する３ビットＳ１，Ｓ２，Ｓ３により制御される３つのスイッチからなるスイッチング段３１を具える。乗算器３０は、更に、１つの出力端子と３つの入力端子を有する加算器３２と、符号ビットＳ０により制御され、入力端子が加算器３２の出力端子に接続され、出力端子が乗算器３０の出力端子を構成する反転モジュール３３とを具える。３つの増幅器からなる増幅器段３４が乗算器３０内に挿入され、各増幅器は乗算器３０の第１入力端子ＩＮに接続された入力端子及び出力端子を有し、各増幅器の出力端子が加算器３２の３つの入力端子にそれぞれ接続されたスイッチング段３１の３つのスイッチの１つによりアクティブ又はイナクティブ状態に制御される。ｉ番増幅器（ｉ＝１〜３）の利得Ｇi は該ｉ番増幅器の出力端子をアクティブ又はイナクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのＫ倍に等しい。
【００２１】
乗算器２０の構成は乗算器３０の構成と同一である。図２は、２２．５°の移相Ｘを得るためには、Ｃi 及びＳi の値が５以下であるという前提の下では、対( Ｃi,Ｓi)＝（５、２）が好適であることを示している。例えば、重み１を制御ワードＣ［0 :N-1］及びＳ［0 :N-1］のビットＣ1 及びＳ1 に、重み２をビットＣ2 及びＳ2 に、同様に重み２をビットＣ3 及びＳ3 に割り当て、これを増幅器段の増幅器をＧ１＝Ｋ，Ｇ２＝２・Ｋ及びＧ３＝２・Ｋとなるように構成することにより実現すると、例えばＣi に対し値１１１０を、Ｓi に対し値０１００を選択することにより、状態（Ｃi ，Ｓi ）＝（５，２）が実現される。従って、本例では乗算器の複雑度が減少するとともに、制御信号のフォーマットが減少するため、プログラマブル移相器の総合構造が簡単になる。
【００２２】
図５は本発明プログラマブル移相器ＰＳを使用するＡ／Ｄ変換器を部分的に示す。アナログ入力電圧Ｖa を受信し、本例では８ビットに符号化されたディジタル出力信号Ｖout ［0:7 ］に変換するこのＡ／Ｄ変換器は、
２つの電源端子Ｖbot 及びＶtop 間に直列に配置され、それらの接続点に複数の基準電圧Ｖ０，Ｖ１，．．．Ｖ６３を出力する梯子形抵抗回路１００と、
比較器Ａ０，Ａ１，．．．Ａ６３を具え、各比較器が２つの入力端子と１つの出力端子を有し、一方の入力端子にアナログ入力電圧Ｖa を受信し、他方の入力端子に基準電圧Ｖ０，Ｖ１，．．．Ｖ６３の１つを受信する比較段２００と、
フリップフロップＭ０，Ｍ１，．．．Ｍ６３を具え、各フリップフロップが比較器Ａ０，Ａ１，．．．Ａ６３の１つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号Ｓs を受信するメモリ段３００と、
メモリ段３００に接続され、記憶データを受信し、変換器のディジタル出力信号Ｖout ［0:7 ］を出力するバイナリエンコーダ４００とを具える。
【００２３】
この変換器は、更に、上述の如きプログラマブル移相器ＰＳを具え、この移相器はその第１入力端子に固定周波数のクロック信号Ｃｋを受信するとともに、その第２入力端子にディジタル制御信号ＣＭ［0 :2N-1 ］を受信し、クロック信号Ｃｋに対し制御信号ＣＭ［0 :2N-1 ］により決まる移相値Ｘを有するサンプリング信号Ｓｓを出力端子に出力する。
【００２４】
この変換器を高周波数ビデオ信号のＡ／Ｄ変換に使用すると、Ｘの値の適切な選択によりプログラマブル移相器によってサンプリング信号Ｓs のアクティブエッジを入力信号Ｖa の基準しきい値上にシフトさせて前記基準しきい値のサンプリングが最適状態の下で行われるようにすることができる。
【図面の簡単な説明】
【図１】本発明によるプログラマブル移相器を部分的に示すブロック図である。
【図２】制御ワードの種々の値により得られる位相の範囲を示すフレネル図である。
【図３】本発明の一実施例によるプログラマブル移相器内の乗算器を部分的に示す構成図である。
【図４】本発明の好適実施例によるプログラマブル移相器内の乗算器を部分的に示す構成図である。
【図５】本発明によるプログラマブル移相器を用いるＡ／Ｄ変換器の部分構成図である。
【符号の説明】
ＰＳ  プログラマブル移相器
１０  直角移相モジュール
２０  第１乗算器
３０  第２乗算器
４０  加算器
３１  スイッチング段
３２  加算器
３３  反転モジュール
３４  増幅器段
１００  梯子形抵抗回路
２００  比較段
３００  メモリ段
４００  バイナリエンコーダ
【図１】
0003918046.tif 000002
【図２】
0003918046.tif 000003
【図３】
0003918046.tif 000004
【図４】
0003918046.tif 000005
【図５】
0003918046.tif 000006