(57)【特許請求の範囲】
【請求項１】
絶縁性基材の両面に、それぞれキャパシタ部の一方の電極層として供される所要形状にパターニングした第１の配線層を形成する工程と、
各第１の配線層の表面に、電着法により、それぞれ当該キャパシタ部の誘電体層として供される樹脂層を形成する工程と、
各樹脂層上を含めて前記絶縁性基材の両面に、それぞれ当該キャパシタ部の他方の電極層として供される所要形状にパターニングした第２の配線層を形成する工程と、
前記各工程を経て形成された構造体をプリント配線板として、該プリント配線板を所要層数用意し、各プリント配線板をプリプレグを介在させて、真空中で熱プレス接着により積層して積層コア部を形成する工程と、
該積層コア部の、前記絶縁性基材上に前記第１の配線層を介して前記樹脂層が形成されている領域であって前記第２の配線層で覆われていない領域と、前記絶縁性基材上に前記第２の配線層が直接形成されている領域とにおいてそれぞれスルーホールを形成する工程と、
該スルーホールの内部を導電体で充填する工程と、
前記スルーホールの内部が導電体で充填された積層コア部の両面に、所要形状にパターニングされた第３の配線層を形成する工程と、
該第３の配線層を含めて積層コア部の両面に絶縁層を形成する工程と、
該絶縁層の所要箇所に、前記第３の配線層のパッドに達するビアホールを形成する工程と、
必要な層数となるまで順次、パターニングされた配線層、絶縁層及びビアホールの形成を繰り返し、最終的に当該ビアホールの内部を導電体で充填して多層配線基板を形成する工程と、
該多層配線基板の両面に保護膜を形成し、各保護膜の、それぞれ前記ビアホール内の導電体の位置に対応する部分に開口部を形成する工程と、
一方の保護膜に形成された開口部から露出している前記導電体に外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法。
【請求項２】
前記保護膜に開口部を形成する工程と前記外部接続端子を接合する工程との間に、各保護膜の開口部から露出している前記導電体にめっき膜を形成する工程を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記電着法を用いて行う樹脂層の形成は、電解槽において溶剤中に有機樹脂をコロイド状に分散させたものを用意し、該電解槽中に前記第１の配線層が形成された絶縁性基材を浸漬し、該第１の配線層と該電解槽の間に電界をかけ、該電界によるコロイドの電気泳動を利用して行うことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
前記有機樹脂に、高誘電率材料からなる無機フィラーを配合したものを用いることを特徴とする請求項３に記載の半導体パッケージの製造方法。
【請求項５】
前記有機樹脂としてポリイミド樹脂を用いることを特徴とする請求項４に記載の半導体パッケージの製造方法。
【請求項６】
前記無機フィラーとしてペロブスカイト構造のセラミック粉末を用いることを特徴とする請求項４に記載の半導体パッケージの製造方法。
【請求項７】
請求項１又は２に記載の半導体パッケージの製造方法により製造されたことを特徴とする半導体パッケージ。
【請求項８】
請求項７に記載の半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記保護膜に形成された開口部から露出している前記導電体に電気的に接続されるように搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を搭載するパッケージ（以下、「半導体パッケージ」という。）として供される多層配線基板の製造技術に係り、より詳細には、配線層上に形成した誘電性の樹脂層を利用してキャパシタ部を内装した半導体パッケージ及びその製造方法並びに半導体装置に関する。
【０００２】
【従来の技術】
高密度化が要求されている昨今の半導体パッケージでは、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。
【０００３】
そのため、これに対処するための手段として、従来より、半導体素子を搭載したパッケージにチップキャパシタ等の容量素子を付設して信号ラインや電源ラインを「デカップリング」することが行われている。
【０００４】
しかしこの場合、チップキャパシタを設けた分だけ配線パターンの設計自由度が制限されたり、或いはチップキャパシタと半導体素子の電源／グランド端子との間を接続する配線パターンの引き回し距離が長くなってインダクタンスの増大を招くことがある。インダクタンスが大きいと、チップキャパシタによるデカップリング効果が薄れてしまうので、インダクタンスは出来るだけ小さい方が望ましい。つまり、チップキャパシタ等の容量素子は半導体素子に出来るだけ近くに配置することが望ましい。
【０００５】
また、チップキャパシタ等の容量素子をパッケージに付設するため、パッケージが全体として大型化し、また重くなるおそれもある。これは、昨今の半導体パッケージの小型化及び軽量化の傾向に逆行するものである。
【０００６】
そこで、かかる不都合に対処するために、チップキャパシタ等の容量素子をパッケージに付設する代わりに、同等の容量素子（キャパシタ部）をパッケージに内装することが考えられる。
【０００７】
従来、パッケージにキャパシタ部を内装する技術としては、誘電率を高めるための無機フィラーを混入したシート状の部材をキャパシタ部の誘電体層として配線層間に積層する等の方法が採られている程度であった。
【０００８】
【発明が解決しようとする課題】
上述したように従来の半導体パッケージにおいては、デカップリング効果を奏するための容量素子（キャパシタ部）をパッケージに内装する場合、高誘電率の材料からなるシート状の部材をキャパシタ部の誘電体層として配線層間に積層していたため、配線層間の絶縁層の膜厚を当該誘電体層の厚みよりも厚くする必要があり、このために層間絶縁層の膜厚を十分に薄くすることができないといった不利があった。
【０００９】
このことは、半導体パッケージの薄型化を阻害するものであり、ひいてはパッケージ全体の厚みを薄くして高密度実装の半導体装置を提供したいという時代の要求に反するものである。加えて、膜厚の厚い分だけ層間絶縁層のコストが高くなり、ひいてはパッケージの製造コストが高くなるといった課題があった。
【００１０】
本発明は、かかる従来技術における課題に鑑み創作されたもので、パッケージの薄型化を阻害することなく、また製造コストを増大させることなく、デカップリング効果を奏するためのキャパシタ部を内装することができる半導体パッケージ及びその製造方法並びに半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明の一形態によれば、絶縁性基材の両面に、それぞれキャパシタ部の一方の電極層として供される所要形状にパターニングした第１の配線層を形成する工程と、各第１の配線層の表面に、電着法により、それぞれ当該キャパシタ部の誘電体層として供される樹脂層を形成する工程と、各樹脂層上を含めて前記絶縁性基材の両面に、それぞれ当該キャパシタ部の他方の電極層として供される所要形状にパターニングした第２の配線層を形成する工程と、前記各工程を経て形成された構造体をプリント配線板として、該プリント配線板を所要層数用意し、各プリント配線板をプリプレグを介在させて、真空中で熱プレス接着により積層して積層コア部を形成する工程と、該積層コア部の、前記絶縁性基材上に前記第１の配線層を介して前記樹脂層が形成されている領域であって前記第２の配線層で覆われていない領域と、前記絶縁性基材上に前記第２の配線層が直接形成されている領域とにおいてそれぞれスルーホールを形成する工程と、該スルーホールの内部を導電体で充填する工程と、前記スルーホールの内部が導電体で充填された積層コア部の両面に、所要形状にパターニングされた第３の配線層を形成する工程と、該第３の配線層を含めて積層コア部の両面に絶縁層を形成する工程と、該絶縁層の所要箇所に、前記第３の配線層のパッドに達するビアホールを形成する工程と、必要な層数となるまで順次、パターニングされた配線層、絶縁層及びビアホールの形成を繰り返し、最終的に当該ビアホールの内部を導電体で充填して多層配線基板を形成する工程と、該多層配線基板の両面に保護膜を形成し、各保護膜の、それぞれ前記ビアホール内の導電体の位置に対応する部分に開口部を形成する工程と、一方の保護膜に形成された開口部から露出している前記導電体に外部接続端子を接合する工程とを含むことを特徴とする半導体パッケージの製造方法が提供される。
【００１２】
本発明に係る半導体パッケージの製造方法によれば、絶縁性基材の両面にそれぞれ形成された第１の配線層上に電着法により形成した樹脂層を誘電体層として利用し、且つ、各第１の配線層と、各樹脂層上を含めて絶縁性基材の両面に形成した各第２の配線層とをそれぞれ各電極層として利用することにより、絶縁性基材を挟んで両側にそれぞれキャパシタ部を構成することができる。
【００１３】
これによって、所要のデカップリング効果（配線間のクロストークノイズの発生や電源ラインの電位の変動等の抑制）を奏することができる。特に、絶縁性基材に対してキャパシタ部を「ダブル」に形成しているので、デカップリング効果の向上に大いに寄与することができる。別の観点から見ると、半導体パッケージに要求されるデカップリング効果が一定であるとするならば、絶縁性基材の片面にのみキャパシタ部を設けた場合と比べて、パッケージのサイズを小さくできるというメリットがある。
さらに、パッケージを構成する部材の一部（第１，第２の配線層及び樹脂層）を当該キャパシタ部の各電極層及び誘電体層として兼用しているので、従来技術に見られたように容量素子としてシート状の部材をパッケージ内に組み込む必要はない。これは、半導体パッケージの薄型化及び製造コストの低減化に寄与するものである。
【００１４】
また、本発明の他の形態によれば、上述した半導体パッケージの製造方法により製造されたことを特徴とする半導体パッケージが提供される。
【００１５】
また、本発明のさらに他の形態によれば、上述した半導体パッケージにおいて前記外部接続端子が接合されている側と反対側の面に、半導体素子が、該半導体素子の電極端子が前記保護膜に形成された開口部から露出している前記導電体に電気的に接続されるように搭載されていることを特徴とする半導体装置が提供される。
【００１６】
【発明の実施の形態】
図１は本発明の一実施形態に係る半導体パッケージの構成を断面図の形態で模式的に示したものである。
【００１７】
図中、１０は本実施形態に係る半導体パッケージを示し、後述するように所要層数のプリント配線板を積層して形成される積層コア部１０ａと、この積層コア部１０ａの両面にビルドアップ法により所要層数積層して形成されるビルドアップ配線部１０ｂとを有している。この半導体パッケージ１０には、破線で示すように半導体素子（チップ）１がその電極端子２（はんだバンプや金（Ａｕ）バンプ等）を介して搭載される。
【００１８】
半導体パッケージ１０において、１１ａ，１１ｂ，１１ｃは後述する各プリント配線板のコア材としての絶縁性基材、１２ａ，１２ｂ，１２ｃはそれぞれ絶縁性基材１１ａ，１１ｂ，１１ｃの両面にパターニングにより形成された配線層、１３ａ，１３ｂ，１３ｃはそれぞれ配線層１２ａ，１２ｂ，１２ｃの表面に電着法（後述）により形成された樹脂層、１４ａ，１４ｂ，１４ｃはそれぞれ樹脂層１３ａ，１３ｂ，１３ｃ上を含めて絶縁性基材１１ａ，１１ｂ，１１ｃの両面にパターニングにより形成された配線層、１５は各プリント配線板を積層する際に接着層として機能するプリプレグ層（絶縁層）、１６は積層コア部１０ａの所要箇所に形成されたスルーホールに充填された導電体、１７は導電体１６に電気的に接続されて絶縁層１５上にパターニングにより形成された配線層（パッドを含む）、１８は配線層１７及び絶縁層１５上に形成された樹脂層（絶縁層）、１９は配線層１７のパッドに達するように樹脂層１８に形成されたビアホール、２０はビアホール１９の内部を充填して樹脂層１８上にパターニングにより形成された配線層（パッドを含む）、２１は配線層２０及び樹脂層１８上に形成された樹脂層（絶縁層）、２２は配線層２０のパッドに達するように樹脂層１８に形成されたビアホール、２３はビアホール２２に充填された導電体、２４は導電体２３の部分を除いて多層配線基板の両面を覆うように形成された保護膜（絶縁層）としてのソルダレジスト層、２５はソルダレジスト層２４の開口部から露出している導電体２３上に形成されたニッケル（Ｎｉ）／金（Ａｕ）のめっき膜、２６は本パッケージ１０をマザーボード等に実装する際に外部接続端子として供されるピン、２７は下側のソルダレジスト層２４の開口部から露出している導電体２３上のめっき膜２５にピン２６を接合するためのはんだを示す。
【００１９】
なお、上側のソルダレジスト層２４の開口部から露出している導電体２３上のめっき膜２５には、本パッケージ１０に半導体チップ１を搭載する際にその電極端子２（はんだバンプ等）が接合される。
【００２０】
本実施形態に係る半導体パッケージ１０は、基本的には、キャパシタ部を内装したことを特徴とし、特定的には、プリント配線板のコア材として用いた絶縁性基材１１ａ，１１ｂ，１１ｃの両面に形成した配線層１２ａ，１２ｂ，１２ｃ上に、後述する電着法により樹脂層１３ａ，１３ｂ，１３ｃを形成し、これら樹脂層をそれぞれキャパシタ部の誘電体層として利用したことを特徴とする。
【００２１】
また、キャパシタ部を設けたプリント配線板を所要層数重ね、各プリント配線板を積層して積層コア部１０ａを形成し、さらに、積層コア部１０ａの両面にビルドアップ法により所要層数（図示の例では２層）積層してビルドアップ配線部１０ｂを形成し、多層配線構造としたことを特徴とする。
【００２２】
各樹脂層１３ａ，１３ｂ，１３ｃはそれぞれキャパシタ部の誘電体層を構成するため、キャパシタの特性上、高誘電率の材料からなっていることが望ましい。本実施形態では、樹脂層１３ａ，１３ｂ，１３ｃを、高誘電率（例えば誘電率が２０以上）の無機フィラーが配合されたポリイミド樹脂によって形成している。また、各配線層１２ａ，１２ｂ，１２ｃに導電体１６、各配線層１７，２０、導電体２３及びめっき膜２５を介して電気的に接続されたピン２６はキャパシタ部の一方の電極を構成し、各樹脂層１３ａ，１３ｂ，１３ｃ上に形成された各配線層１４ａ，１４ｂ，１４ｃに導電体１６、各配線層１７，２０、導電体２３及びめっき膜２５を介して電気的に接続されたピン２６はキャパシタ部の他方の電極を構成する。
【００２３】
誘電率が２０以上の無機フィラー（誘電材）としては、例えば粒径が５μｍ以下のセラミック粉末が用いられ、好適にはペロブスカイト型構造のセラミック粉末（ＢａＴｉＯ3 、ＰＺＴ、ＳｒＴｉＯ3 等）が用いられる。これら誘電材粉末は、市販品のものを用いることができるが、加熱処理を施してから使用するのが望ましい。例えば、誘電材粉末としてＳｒＴｉＯ3 を用いる場合、大気中において６００℃以上の加熱温度で１時間以上の処理を行うことが望ましい。
【００２４】
なお、絶縁性基材１１ａ，１１ｂ，１１ｃには、例えば、ガラス布に絶縁性樹脂（エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂等）を含浸させたものや、両面にポリイミド系の熱可塑性接着剤を塗布したポリイミドフィルム等が用いられる。また、プリプレグ層１５には、ガラス布に熱硬化性のエポキシ樹脂等を含浸させ、半硬化のＢステージ状態にしたシート状のものが用いられる。また、配線層１２ａ，１２ｂ，１２ｃ，１４ａ，１４ｂ，１４ｃ，１７，２０及び導電体１６，２３の材料としては銅（Ｃｕ）が用いられ、ピン２６の材料としては、例えば、コバール〔登録商標名〕にＮｉ／Ａｕめっきを施したものが用いられる。
【００２５】
以下、本実施形態に係る半導体パッケージ１０を製造する方法について、その製造工程を順に示す図２〜図８を参照しながら説明する。
【００２６】
先ず最初の工程では（図２（ａ）参照）、プリント配線板のコア材として供される絶縁性基材１１ａを用意し、その両面にそれぞれフォトリソグラフィにより所要形状の配線パターン（配線層１２ａ）を形成する。
【００２７】
具体的には、絶縁性基材１１ａとして、例えばガラス布に絶縁性樹脂（エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂等）を含浸させたシート状部材を用い、このシート状部材の両面に銅箔を熱プレス接着したもの（いわゆる「銅張積層板」）を用意し、この銅張積層板の両面に感光性のレジストとして例えばドライフィルムを熱圧着により貼り付け、所要形状に従うようにマスクを用いて露光及び現像（ドライフィルムのパターニング）を行い、ドライフィルムの、所要形状に対応する部分以外の部分に開口部を形成した後、例えば酸性の溶液を用いたウェットエッチングにより開口部の領域に対応する部分の銅箔を除去し、最後にドライフィルムを剥離することにより、所要形状の配線パターン（配線層１２ａ）が形成され得る。このようにして形成された配線層１２ａは、キャパシタ部の一方の電極層を構成する。
【００２８】
次の工程では（図２（ｂ）参照）、配線層１２ａの表面に、電着法により、ポリイミド樹脂を被覆して樹脂層１３ａを形成する。
【００２９】
すなわち、図中右側に例示するように、電解槽４０において溶剤（例えば、エタノール）中にポリイミド樹脂（無機フィラー配合）をコロイド状に分散させたものを用意し、前工程で作製された構造体（絶縁性基材１１ａの両面に配線層１２ａが形成されたもの）を電解槽４０中に浸漬し、電解槽４０と配線層１２ａをそれぞれ電極として両者間に所定の大きさの電界（電源４１）をかけ、この電界によりコロイドが電気泳動して配線層１２ａの表面にポリイミド樹脂が被覆される（樹脂層１３ａの形成）。このようにして形成された樹脂層１３ａは、キャパシタ部の誘電体層を構成する。
【００３０】
次の工程では（図２（ｃ）参照）、樹脂層１３ａ上を含めて絶縁性基材１１ａの両面にそれぞれフォトリソグラフィにより所要形状の配線パターン（配線層１４ａ）を形成する。
【００３１】
具体的には、先ず、絶縁性基材１１ａ及び樹脂層１３ａの全面に、Ｃｕのスパッタリング又は無電解めっきにより薄膜状のＣｕ層を形成し、この薄膜状Ｃｕ層を給電層としてＣｕの電解めっきにより薄膜状Ｃｕ層上に導体層を形成した後、この導体層を所要形状にパターニングして配線層１４ａを形成する。
【００３２】
この配線層１４ａの形成は、図２（ａ）の工程で行った処理と同様にして行うことができる。すなわち、絶縁性基材１１ａ及び樹脂層１３ａ上に形成された導体層（Ｃｕ層）上に感光性のドライフィルムを貼り付け、所要形状に従うようにマスクを用いて露光及び現像（ドライフィルムのパターニング）を行い、ドライフィルムの、所要形状に対応する部分以外の部分に開口部を形成した後、例えばウェットエッチングにより、開口部の領域に対応する部分のＣｕ層を除去し、最後にドライフィルムを剥離することにより、所要形状の配線パターン（配線層１４ａ）が形成され得る。このようにして形成された配線層１４ａは、キャパシタ部の他方の電極層を構成する。
【００３３】
以上の工程により、キャパシタ部（配線層１２ａ，１４ａ及び樹脂層１３ａ）を設けたプリント配線板３０ａが作製されたことになる。
【００３４】
次の工程では（図３（ａ）参照）、図２（ａ）〜図２（ｃ）の工程で行った処理と同様にして所要層数（図示の例では３層）のプリント配線板３０ａ，３０ｂ及び３０ｃを用意し、各プリント配線板３０ａ，３０ｂ及び３０ｃを位置合わせして、それぞれプリプレグ１５で挟み込むように交互に積み重ねる。
【００３５】
次の工程では（図３（ｂ）参照）、プリプレグ１５を介在して積み重ねられた各プリント配線板３０ａ，３０ｂ及び３０ｃを、真空中で熱プレス接着により積層して積層コア部１０ａとする。
【００３６】
次の工程では（図４（ａ）参照）、前工程で形成された積層コア部１０ａの所要箇所に、例えば機械的ドリルやレーザによる穴明け処理により、スルーホール３１を形成する。レーザとしては、ＹＡＧレーザ、ＣＯ2 レーザ、エキシマレーザ等が用いられる。
【００３７】
スルーホール３１は、後述するように、その内部に充填される導電体１６を介して各プリント配線板（図３（ａ）の３０ａ，３０ｂ，３０ｃ）の対応する配線層同士（キャパシタ部の一方の電極層を構成する配線層１２ａ，１２ｂ，１２ｃ同士、キャパシタ部の他方の電極層を構成する配線層１４ａ，１４ｂ，１４ｃ同士）を電気的に接続するために設けられる。従って、スルーホール３１を形成する位置は、絶縁性基材１１ａ（図２（ｃ）参照）上に配線層１２ａを介して樹脂層１３ａが形成されている領域であって配線層１４ａで覆われていない領域と、絶縁性基材１１ａ上に配線層１４ａが直接形成されている領域とにおいて選定される。さらに、図示の例では、絶縁性基材１１ａ上に配線層１２ａ，１４ａが形成されていない領域にもスルーホール３１が形成される。
【００３８】
次の工程では（図４（ｂ）参照）、スルーホール３１の内壁を含めて積層コア部１０ａの全面に、Ｃｕのスパッタリング又は無電解めっきにより薄膜状のＣｕ層３２を形成する。
【００３９】
次の工程では（図４（ｃ）参照）、スルーホール３１の内部を導電体１６（この場合、Ｃｕ）で充填する。これは、電解めっき法又は印刷法を用いて行う。
【００４０】
例えば電解めっき法の場合、前工程で形成された薄膜状Ｃｕ層３２を給電層としてＣｕの電解めっきにより、スルーホール３１の内部を充填して薄膜状Ｃｕ層３２上にＣｕ層１６を形成する。一方、印刷法の場合には、スクリーン印刷によりＣｕペーストを塗布してスルーホール３１の内部を充填する。
【００４１】
なお、この工程においてスルーホール３１の内部を充填したとき、図示のようにスルーホール３１の位置に対応する部分のＣｕ層１６の表面に僅かな窪みができる。つまり、Ｃｕ層１６の表面に凹凸部分が残る。
【００４２】
次の工程では（図５（ａ）参照）、Ｃｕ層１６の表面の凹凸部分を例えば機械研磨等により研磨し、プリプレグ層（絶縁層）１５の表面が露出するまで積層コア部１０ａの両面を平坦化する。
【００４３】
次の工程では（図５（ｂ）参照）、スルーホールの内部が導電体１６で充填された積層コア部１０ａの両面に、所要形状の配線パターン（配線層１７）を形成する。
【００４４】
具体的には、積層コア部１０ａの両面に、Ｃｕの無電解めっきにより薄膜状のＣｕ層を形成した後、この薄膜状Ｃｕ層を給電層としてＣｕの電解めっきにより全面にＣｕ層を形成し、このＣｕ層をフォトリソグラフィにより所要形状にパターニングして配線層１７（パッドを含む）を形成する。この配線層１７は、積層コア部１０ａを挟んで上下のビルドアップ配線部１０ｂの各１層目の配線層を構成する。
【００４５】
次の工程では（図６（ａ）参照）、絶縁層１５及び配線層１７の全面に熱硬化性のポリイミド樹脂等を塗布し、加熱により硬化させて樹脂層（絶縁層）１８を形成する。
【００４６】
次の工程では（図６（ｂ）参照）、図４（ａ）の工程で行ったレーザによる穴明け処理と同様にして、樹脂層１８の所要箇所に、その下層のパッド（配線層１７）に達するビアホール１９を円錐台状に形成する。
【００４７】
次の工程では（図７（ａ）参照）、図５（ｂ）〜図６（ｂ）の工程で行った処理と同様にして、順次、配線層２０、樹脂層（絶縁層）２１及びビアホール２２を形成し、最終的にビアホール２２の内部を導電体２３で充填して多層配線基板１０ｃを形成する。
【００４８】
すなわち、ビアホール１９の内部を含めて樹脂層１８上にパターニングされた配線層２０（パッドを含む）を形成し、樹脂層１８及び配線層２０上に樹脂層２１を形成し、樹脂層２１の所要箇所にその下層のパッド（配線層２０）に達するビアホール２２を円錐台状に形成し、最終的にビアホール２２の内部を導電体２３（この場合、Ｃｕ）で充填する。この充填は、電解めっき法又は印刷法を用いて行うことができる。
【００４９】
ここに、配線層２０は、積層コア部１０ａを挟んで上下のビルドアップ配線部１０ｂの各２層目の配線層を構成すると共に、ビアホール１９に充填された導電体（Ｃｕ）を介して１層目の配線層１７に電気的に接続されている。
【００５０】
次の工程では（図７（ｂ）参照）、多層配線基板１０ｃの両面に保護膜としてのソルダレジスト層２４を形成し、各ソルダレジスト層２４の、その下層の導電体２３の位置に対応する部分に開口部２４ａを形成する。
【００５１】
具体的には、多層配線基板１０ｃの両面に、例えばスクリーン印刷により感光性のソルダレジストを塗布し（ソルダレジスト層２４の形成）、各ソルダレジスト層２４に対し、それぞれ所要形状にパターニングされたマスク（図示せず）を用いて露光及び現像（ソルダレジスト層２４のパターニング）を行い、各ソルダレジスト層２４の、その下層の導電体２３の位置に対応する部分を開口する（開口部２４ａの形成）。これによって、当該開口部２４ａから導電体２３のみが露出し、他の部分はソルダレジスト層２４によって覆われたことになる。
【００５２】
次の工程では（図８（ａ）参照）、ソルダレジスト層２４の開口部２４ａから露出している導電体２３上に、導電体２３を給電層としてＮｉとＡｕの電解めっきを順次施し、Ｎｉ／Ａｕめっき膜２５を形成する。
【００５３】
かかるＮｉ／Ａｕめっき膜２５の形成は、導電体（Ｃｕ）２３との密着性を向上させると共に、次の工程でピン２６を接合したときの導電性と、後の段階で半導体チップ１の電極端子２を接合したときの導電性とを高めるのに寄与する。
【００５４】
最後の工程では（図８（ｂ）参照）、下側のソルダレジスト層２４の開口部から露出している各導電体２３上のＮｉ／Ａｕめっき膜２５に外部接続端子としてのピン２６を接合する。
【００５５】
すなわち、各導電体２３上のＮｉ／Ａｕめっき膜２５上に、適量のペースト状のはんだ２７を載せ、その上に径大の頭部を有するＴ字状のピン２６をその頭部を下にして（図示の例では「上」にして）配置し、さらにリフローによりはんだ２７を固め、ピン２６を固定する。
【００５６】
以上の工程により、本実施形態に係る半導体パッケージ１０（図１参照）が作製されたことになる。
【００５７】
なお、上述した半導体パッケージ１０の製造方法では、本発明の特徴事項であるキャパシタ部の内装を例示するためにスルーホール３１の内部を導電体１６で充填しているが（図４（ｃ）参照）、キャパシタ部以外の領域に設けられたスルーホールについては、必ずしも導電体で充填する必要はなく、当該スルーホールの内部を絶縁体（例えば、熱硬化性のポリイミド樹脂、エポキシ樹脂等の樹脂）で充填してもよい。
【００５８】
本実施形態に係る半導体パッケージ１０に半導体チップ１を搭載して半導体装置を得る場合、パッケージ１０の上側のソルダレジスト層２４の開口部から露出している各導電体２３上のめっき膜２５に半導体チップ１の電極端子２（はんだバンプ等）が電気的に接続されるように当該チップ１を実装する。この実装はフリップチップ実装により行うことができ、例えば、異方性導電膜（ＡＣＦ）を用いたＡＣＦ実装により行うことができる。
【００５９】
また、本パッケージ１０をマザーボード等の実装用基板に実装する場合には、当該基板の対応する導電部（パッド）上に適量のペースト状のはんだを載せ、その上にピン２６の脚部を当ててリフローによりはんだを固めることで、両者間の電気的接続を行う。
【００６０】
以上説明したように、本実施形態に係る半導体パッケージ１０及びその製造方法によれば、絶縁性基材１１ａ，１１ｂ，１１ｃ上の配線層１２ａ，１２ｂ，１２ｃの表面に電着法により形成した樹脂層１３ａ，１３ｂ，１３ｃを誘電体層とし、各配線層１２ａ，１２ｂ，１２ｃに導電体１６、配線層１７，２０、導電体２３及びめっき膜２５を介して電気的に接続されたピン２６を一方の電極とし、且つ、樹脂層１３ａ，１３ｂ，１３ｃ上を含めて絶縁性基材１１ａ，１１ｂ，１１ｃ上に形成した各配線層１４ａ，１４ｂ，１４ｃに導電体１６、配線層１７，２０、導電体２３及びめっき膜２５を介して電気的に接続されたピン２６を他方の電極としてキャパシタ部が構成されているので、配線間のクロストークノイズの発生や電源ラインの電位の変動等の抑制を図ることができる（デカップリング効果）。特に本実施形態では、各絶縁性基材１１ａ，１１ｂ，１１ｃを挟んでその両側にそれぞれキャパシタ部を「ダブル」に形成しているので、デカップリング効果のより一層の向上に寄与することができる。別の観点から見ると、本パッケージ１０に要求されるデカップリング効果が一定であるとするならば、絶縁性基材の片面にのみキャパシタ部を設けた場合と比べて、パッケージのサイズを小型化できるというメリットがある。
【００６１】
また、半導体パッケージ１０を構成する部材の一部（配線層１２ａ，１２ｂ，１２ｃ及び配線層１４ａ，１４ｂ，１４ｃと樹脂層１３ａ，１３ｂ，１３ｃ）をキャパシタ部の各電極層及び誘電体層として兼用しているので、従来技術に見られたように容量素子としてシート状の部材をパッケージ内にわざわざ組み込む必要はない。このことは、半導体パッケージ１０の薄型化と共に製造コストの低減化に寄与するものである。
【００６２】
上述した実施形態では、半導体パッケージ１０をマザーボード等に実装するための外部接続端子としてピン２６を用いた場合について説明したが、外部接続端子の形態はこれに限定されないことはもちろんである。例えば、ＢＧＡ等において見られるようなボール状の形態とすることも可能である。その一例を図９に示す。
【００６３】
図９は外部接続端子としてはんだボール２８を用いた場合の半導体パッケージ５０の構成を断面図の形態で模式的に示したものである。他の構成については、図１の実施形態の場合と同じであるので、その説明は省略する。
【００６４】
また、上述した各実施形態に係る半導体パッケージ１０，５０では、キャパシタ部を設けた各プリント配線板を積層して積層コア部１０ａを形成し、更にその両面にビルドアップ法によりビルドアップ配線部１０ｂを形成して多層配線構造とした場合について説明したが、パッケージの形態はこれに限定されないことはもちろんである。本発明の要旨（絶縁性基材上に形成した配線層上に電着法により樹脂層を形成し、この樹脂層をキャパシタ部の誘電体層として利用すること）からも明らかなように、パッケージの形態が複数のプリント配線板の熱プレスによる積層に基づいたものであるか否かにかかわらず、またビルドアップ法により多層配線構造とするか否かにかかわらず、本発明は同様に適用することが可能である。
【００６５】
【発明の効果】
以上説明したように本発明によれば、パッケージを構成する部材の一部を利用してキャパシタ部を構成することにより、パッケージの薄型化を阻害することなく、また製造コストを増大させることなく、デカップリング効果を奏するキャパシタ部を内装することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体パッケージの構成を示す断面図である。
【図２】図１の半導体パッケージの製造工程（その１）を示す断面図である。
【図３】図１の半導体パッケージの製造工程（その２）を示す断面図である。
【図４】図１の半導体パッケージの製造工程（その３）を示す断面図である。
【図５】図１の半導体パッケージの製造工程（その４）を示す断面図である。
【図６】図１の半導体パッケージの製造工程（その５）を示す断面図である。
【図７】図１の半導体パッケージの製造工程（その６）を示す断面図である。
【図８】図１の半導体パッケージの製造工程（その７）を示す断面図である。
【図９】本発明の他の実施形態に係る半導体パッケージの構成を示す断面図である。
【符号の説明】
１…半導体素子（チップ）、
２…電極端子、
１０，５０…半導体パッケージ、
１０ａ…積層コア部、
１０ｂ…ビルドアップ配線部、
１０ｃ…多層配線基板、
１１ａ，１１ｂ，１１ｃ…絶縁性基材（プリント配線板のコア材）、
１２ａ，１２ｂ，１２ｃ…配線層（キャパシタ部の一方の電極層）、
１３ａ，１３ｂ，１３ｃ…樹脂層（キャパシタ部の誘電体層）、
１４ａ，１４ｂ，１４ｃ…配線層（キャパシタ部の他方の電極層）、
１５…プリプレグ層（絶縁層）、
１６，２３…導電体（Ｃｕ層）、
１７，２０…配線層、
１８，２１…樹脂層（絶縁層）、
１９，２２…ビアホール、
２４…ソルダレジスト層（保護膜／絶縁層）、
２５…Ｎｉ／Ａｕめっき膜、
２６…ピン（外部接続端子）、
２７…はんだ、
２８…はんだボール（外部接続端子）、
３０ａ，３０ｂ，３０ｃ…プリント配線板、
３１…スルーホール、
３２…薄膜状のＣｕ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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