(57)【特許請求の範囲】
【請求項１】
デジタル入力信号をＲ‐２Ｒラダー抵抗網によってアナログ電圧に変換する複数のユニットＤ/Ａコンバータと、
上記複数のユニットＤ/Ａコンバータの出力を加算して出力する出力バッファ
を備えて、
上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向が少なくとも２方向である
ことを特徴とするＤ/Ａコンバータ回路。
【請求項２】
請求項１に記載のＤ/Ａコンバータ回路において、
上記ユニットＤ/Ａコンバータの個数は偶数であり、
上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向は互いに逆向きの２方向であり、
上記最下位ビットから最上位ビットへの配列方向が一方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数と、上記最下位ビットから最上位ビットへの配列方向が上記一方向とは逆の他方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数とは、同数である
ことを特徴とするＤ/Ａコンバータ回路。
【請求項３】
請求項１に記載のＤ/Ａコンバータ回路において、
上記デジタル入力信号にオフセットを重畳して上記各ユニットＤ/Ａコンバータに入力する加減算器を備えたことを特徴とするＤ/Ａコンバータ回路。
【請求項４】
請求項３に記載のＤ/Ａコンバータ回路において、
総てのユニットＤ/Ａコンバータに入力されるデジタル入力信号に重畳されているオフセットの和は零であることを特徴とするＤ/Ａコンバータ回路。
【請求項５】
請求項４に記載のＤ/Ａコンバータ回路において、
上記ユニットＤ/Ａコンバータの個数は偶数であって、２個ずつペアを成しており、
上記加減算器は、上記ペアを成す２個のユニットＤ/Ａコンバータには、同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようになっており、
上記ペアを成す２個のユニットＤ/Ａコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向は互いに逆向きである
ことを特徴とするＤ/Ａコンバータ回路。
【請求項６】
請求項１に記載のＤ/Ａコンバータ回路において、
上記複数のユニットＤ/Ａコンバータの配列領域の外側に配置された複数のダミーＤ/Ａコンバータを備えたことを特徴とするＤ/Ａコンバータ回路。
【請求項７】
請求項１乃至請求項６の何れか一つに記載のＤ/Ａコンバータ回路を搭載したことを特徴とする携帯端末装置。
【請求項８】
請求項１乃至請求項６の何れか一つに記載のＤ/Ａコンバータ回路を搭載したことを特徴とするオーディオ装置。
【請求項９】
請求項１乃至請求項６の何れか一つに記載のＤ/Ａコンバータ回路を搭載したことを特徴とするディスプレイ表示制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力されるデジタル信号をアナログ信号に変換するＤ/Ａ(デジタル‐アナログ)コンバータ回路、このＤ/Ａコンバータ回路を用いた携帯端末装置,オーディオ装置およびディスプレイ表示制御装置に関する。
【０００２】
【従来の技術】
Ｒ‐２Ｒラダー抵抗網を有するＤ/Ａコンバータ回路は、デジタル入力信号をアナログ信号に変換して出力する回路である。このＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６は、図９に示すように、抵抗値がＲの抵抗と抵抗値が２Ｒ(ＲとＲとの直列抵抗値)の抵抗とから成るＲ‐２Ｒラダー抵抗網１と、切替手段２と、出力バッファ３と、駆動手段４と、ラッチ手段５とを含んで構成されている(例えば、特許文献１参照)。
【０００３】
図９において、上記ラッチ手段５は、クロックＣＫに従ってデジタル入力信号Ｄ0〜Ｄ2をラッチするフリップフロップＬ0〜Ｌ2を有している。また、駆動手段４は、切替手段２を駆動するドライバＢ0〜Ｂ2を有している。また、切替手段２は、第１基準電圧ＶＲ1と第２基準電圧ＶＲ2との何れかを選択してＲ‐２Ｒラダー抵抗網１に接続するスイッチＳ0〜Ｓ2を有している。ここで、デジタル入力信号Ｄ0がＬＳＢ(最下位ビット)であり、デジタル入力信号Ｄ2がＭＳＢ(最上位ビット)である。
【０００４】
すなわち、本Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６では、図１０に示すように、ラッチ手段５への３ビットデジタル入力信号は、ＬＳＢからＭＳＢへと一方向の方向性を持って入力されるようになっている。
【０００５】
上記Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６の動作原理を、図９に従って具体的に説明する。切替手段２のスイッチＳ0〜Ｓ2における入力端子Ｑ0〜Ｑ2は第１基準電圧ＶＲ1に接続される一方、入力端子Ｒ0〜Ｒ2は第２基準電圧ＶＲ2に接続されている。そして、各スイッチＳ0〜Ｓ2は、何れかのデジタル入力信号Ｄn(ｎ＝０,１,２)のレベルが「Ｈ」である場合には、対応する出力端子Ｐn(ｎ＝０,１,２)に第１基準電圧ＶＲ1が入力される一方、「Ｌ」である場合には、第２基準電圧ＶＲ2が入力されるように切り換えられる。そして、出力端子Ｐn(ｎ＝０,１,２)からは、入力された第１基準電圧ＶＲ1あるいは第２基準電圧ＶＲ2が、Ｒ‐２Ｒラダー抵抗網１に入力されるのである。
【０００６】
そうすると、上記デジタル入力信号Ｄ0〜Ｄ2の入力によるＲ‐２Ｒラダー抵抗網１の出力端の電圧Ａinは、例えば第１基準電圧ＶＲ1が電源電圧Ｖddであり、第２基準電圧ＶＲ2がＧndであるとすると、
Ａin＝｛(Ｄ0×２0＋Ｄ1×２1＋Ｄ2×２2)/２3｝Ｖdd
と表現できる。ここで、Ｄn(ｎ＝０,１,２)の「Ｈ」および「Ｌ」は、デジタル入力コードの「１」または「０」に対応している。この出力電圧Ａinは、出力バッファ３を通ってＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６のアナログ出力電圧Ａoutとして出力されるのである。
【０００７】
しかしながら、上記Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６におけるＲ‐２Ｒラダー抵抗網１に用いられる抵抗間の比精度は、トリミング無しで０.０５％程度までしか得られない。そのために、１０ビット以上のＤ/Ａコンバータを１つのＲ‐２Ｒラダー抵抗網１のみで構成するのは一般に困難である。また、抵抗の製造バラツキから、デジタル入力信号を１ビットずつ切り換えた場合のアナログ変化量がばらつく非線形性が生じたり、ひどい場合にはデジタル入力値を増加させているにも関わらずアナログ出力値が減少し、単調性が維持できないことも起こり得る。
【０００８】
そこで、コストが掛るトリミングを行わずに分解能を上げたり単調性を維持したりするＤ/Ａコンバータとして、Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６等のＤ/Ａコンバータ回路を２段に接続して２段階処理を行う方法(例えば、特許文献２参照)や、Ｄ/Ａコンバータ回路を複数個併置して製造バラツキを補償する方法(例えば、特許文献３参照)等がある。
【０００９】
【特許文献１】
特開昭６０‐０６５６２９号公報,特開平０３‐０７７４３０号公報
【特許文献２】
特開平０５‐２０６８５８号公報,特開平０６‐１３２８２８号公報,
特開平０８‐１０７３５７号公報
【特許文献３】
特開平０８‐３０７２６５号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＤ/Ａコンバータには以下のような問題がある。すなわち、上記特許文献２におけるＤ/Ａコンバータ回路を２段に接続して２段階処理を行う方法の場合には、各Ｄ/Ａコンバータ回路の接続点においての単調性維持が困難であるという問題がある。また、上記特許文献３におけるＤ/Ａコンバータ回路を複数個併置して製造バラツキを吸収する方法の場合には、例えば、Ｒ‐２Ｒラダー抵抗網を構成する抵抗値がウエハ面上において傾きを有して形成された場合等のように各々のＤ/Ａコンバータ回路が非線形性に相関を有している場合には、それらのＤ/Ａコンバータ回路を単純に複数個併置しただけではその線形性は改良されないという問題がある。
【００１１】
そこで、この発明の目的は、製造バラツキを補償して線形性および単調性を維持して更なる精度向上を図ることができるＤ/Ａコンバータ回路、このＤ/Ａコンバータ回路を用いた携帯端末装置,オーディオ装置およびディスプレイ表示制御装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明のＤ/Ａコンバータ回路は、デジタル入力信号をＲ‐２Ｒラダー抵抗網によってアナログ電圧に変換する複数のユニットＤ/Ａコンバータと、上記複数のユニットＤ/Ａコンバータの出力を加算して出力する出力バッファを備えて、上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向を少なくとも２方向にしている。
【００１３】
上記構成によれば、上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向は一方向に揃ってはいない。したがって、例えば、各ユニットＤ/ＡコンバータのＲ‐２Ｒラダー抵抗網を構成する抵抗がウエハ面上で傾きを持つ抵抗特性を有している場合、その傾きを持った抵抗特性に起因するＤ/Ａ変換の非線形性が、複数のユニットＤ/Ａコンバータによって平均分散化される。したがって、Ｄ/Ａ変換の非線形性が改善されるのである。
【００１４】
また、１実施例のＤ/Ａコンバータ回路では、上記ユニットＤ/Ａコンバータの個数を偶数とし、上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向を互いに逆向きの２方向とし、上記ＬＳＢからＭＳＢへの配列方向が一方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数と,上記ＬＳＢからＭＳＢへの配列方向が上記一方向とは逆の他方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数とを,同数にしている。
【００１５】
この実施例によれば、上記ＬＳＢからＭＳＢへの配列方向が一方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数と、上記配列方向が逆方向であるデジタル入力信号が入力されるユニットＤ/Ａコンバータの数とが、同数になっている。したがって、ウエハ面上で傾きを持った抵抗特性によるＤ/Ａ変換の非線形性が、複数のユニットＤ/Ａコンバータによって更に効果的に平均分散化される。
【００１６】
また、１実施例のＤ/Ａコンバータ回路では、上記デジタル入力信号にオフセットを重畳して上記各ユニットＤ/Ａコンバータに入力する加減算器を備えている。
【００１７】
この実施例によれば、上記各ユニットＤ/Ａコンバータには、加減算器によってオフセットが重畳されたデジタル入力信号が入力される。したがって、実質的に元々各ユニットＤ/Ａコンバータが有する非直線性とは異なる種々の非直線性によってＤ/Ａ変換が行われることになる。そのため、上記デジタル入力信号におけるＬＳＢからＭＳＢへの配列方向を一方向に揃えないことによるＤ/Ａ変換の非線形性の平均分散化が更に促進されて、Ｄ/Ａ変換の直線性が更に改善されるのである。
【００１８】
また、１実施例のＤ/Ａコンバータ回路では、総てのユニットＤ/Ａコンバータに入力されるデジタル入力信号に重畳されているオフセットの和を「零」にしている。
【００１９】
この実施例によれば、上記デジタル入力信号に重畳された各オフセットが各ユニットＤ/Ａコンバータからの出力が加算されることによって相殺されて、上記出力バッファからのアナログ出力には表れることはない。したがって、アナログ出力の範囲が最も有効に利用される。
【００２０】
また、１実施例のＤ/Ａコンバータ回路では、上記ユニットＤ/Ａコンバータの個数を偶数にして２個ずつペアを成し、上記加減算器を、上記ペアを成す２個のユニットＤ/Ａコンバータには同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようにし、上記ペアを成す２個のユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向を互いに逆向きにしている。
【００２１】
この実施例によれば、ペアを成す２個のユニットＤ/Ａコンバータに入力されるデジタル入力信号には、上記加減算器によって同じ値で極性が逆であるオフセットが重畳される。したがって、上記加減算器を構成する加算器の個数を重畳するオフセットの数の半分に減らすことが可能になる。さらに、上記ペアを成す２個のユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向が互いに逆向きになっている。したがって、ウエハ面上で傾きを持った抵抗特性によるＤ/Ａ変換の非線形性が上記ペア毎に補償されて、Ｄ/Ａ変換の非線形性が更に効果的に改善される。
【００２２】
また、１実施例のＤ/Ａコンバータ回路では、上記複数のユニットＤ/Ａコンバータの配列領域の外側に、複数のダミーＤ/Ａコンバータを配置している。
【００２３】
この実施例によれば、上記複数のユニットＤ/Ａコンバータの配列領域の両端に、機能しない同じユニットＤ/Ａコンバータで成るダミーＤ/Ａコンバータが配置されることによって、アレイ配置された有効な複数のユニットＤ/Ａコンバータにおける面内特性を同じにすることが可能になる。
【００２４】
また、この発明の携帯端末装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載している。
【００２５】
上記構成によれば、アナログフロントエンドの制御電圧発生回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度が得られる。
【００２６】
また、この発明のオーディオ装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載している。
【００２７】
上記構成によれば、ボリューム制御回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度が得られる。
【００２８】
また、この発明のディスプレイ表示制御装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載している。
【００２９】
上記構成によれば、輝度値制御回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度が得られる。
【００３０】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態のＤ/Ａコンバータ回路における構成を示すブロック図である。Ｄ/Ａコンバータ回路１７は、４個のユニットＤ/Ａコンバータ１１〜１４を有して構成されている。
【００３１】
上記各ユニットＤ/Ａコンバータ１１〜１４は、図９に示すＮビットＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６から出力バッファ３を除いた内部構成を有している。そして、各ユニットＤ/Ａコンバータ１１〜１４には、加減算器１６によってデジタル入力信号Ｄinに対して加減算を行った結果が入力される。例えば、上記ユニットＤ/Ａコンバータ１１には、デジタル入力信号Ｄinに「１」を加算したデジタル値が入力される。また、ユニットＤ/Ａコンバータ１２には、デジタル入力信号Ｄinから「１」を減算したデジタル値が入力される。そして、このユニットＤ/Ａコンバータ１１,１２がペアとして用いられるのである。同様に、ユニットＤ/Ａコンバータ１３には、デジタル入力信号Ｄinに「２」を加算したデジタル値が入力される。また、ユニットＤ/Ａコンバータ１４には、デジタル入力信号Ｄinから「２」を減算したデジタル値が入力される。そして、このユニットＤ/Ａコンバータ１３,１４がペアとして用いられるのである。
【００３２】
第１基準電圧ＶＲ1と第２基準電圧ＶＲ2とは、ユニットＤ/Ａコンバータ１１〜１４に共通に入力される。そして、各ユニットＤ/Ａコンバータ１１〜１４からの出力は共通に出力バッファ１５に入力され、この出力バッファ１５からは、本Ｄ/Ａコンバータ回路１７の出力としてアナログ値Ａoutが出力される。
【００３３】
図２は、本実施の形態のＤ/Ａコンバータ回路１７における各ユニットＤ/Ａコンバータ１１〜１４のレイアウトの一例を模式的に示す。従来のＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６においては、図１０に示すように、３ビットのデジタル入力信号は、ＬＳＢからＭＳＢへと一方向の方向性を持ってラッチ手段５へ入力される。したがって、Ｒ‐２Ｒラダー抵抗網１を構成する抵抗の値がウエハ面上において傾きを有して形成された場合には、Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路６の線形性が劣化する要因となっている。
【００３４】
これに対して、本実施の形態においては、図２に示すように、デジタル入力信号Ｄin＝｛Ｄ1,Ｄ2,Ｄ3,…,Ｄn｝(ｎ：ビット数)は、加減算器１６によって、和が零になるようなオフセットを重畳したデジタル値Ｄ1n,Ｄ2n,Ｄ3n,Ｄ4n(ｎ＝０,１,２の３ビット)に変換される。そして、デジタル値Ｄ1nはユニットＤ/Ａコンバータ(以下、単にユニットと言う)１１に、デジタル値Ｄ2nはユニット１２に、デジタル値Ｄ3nはユニット１３に、デジタル値Ｄ4nはユニット１４に、夫々入力される。すなわち、ユニット１１とユニット１２とに入力されるデジタル入力値Ｄ1nとデジタル入力値Ｄ2nとには、同じ値で逆極性を有するオフセットが重畳されている。同様に、ユニット１３とユニット１４とに入力されるデジタル入力値Ｄ3nとデジタル入力値Ｄ4nとにも、同じ値で逆極性を有するオフセットが重畳されている。
【００３５】
例えば、本実施例においては、
Ｄ1n＝Ｄn＋１
Ｄ2n＝Ｄn−１
Ｄ3n＝Ｄn＋２
Ｄ4n＝Ｄn−２  (ｎ＝０,１,２)
であり、各オフセット「＋１」,「−１」,「＋２」,「−２」の和は零になる。
【００３６】
このように、ペアとなる２つのユニットに同じ値で極性が逆のオフセットが重畳されたデジタル入力値を入力することによって、実質的に各ユニットが元々有する非直線性とは異なる種々の非直線性によってＤ/Ａ変換することになる。したがって、平均化によって直線性が改善されるのである。また、オフセット電圧は夫々のユニットからの出力電圧に重畳されているが、ペアとなる２つのユニットで同じ電圧で極性が逆であるため加算されることによって相殺されて、出力バッファ１５からのアナログ出力Ａoutには表れない。
【００３７】
さらに、上記ユニット１１においては、デジタル入力信号は、そのビットの桁番号が図２中右から左に向って大きくなるように配列されて、内蔵するラッチ手段(図示せず)に入力される。一方、ユニット１１とペアを構成するユニット１２においては、デジタル入力信号は、ユニット１１とは逆に上記桁番号が左から右に向って大きくなるように配列されて、ラッチ手段(図示せず)に入力される。同様に、ユニット１３では、デジタル入力信号が左から右に向って上記桁番号が大きくなるように配列されている。一方、ユニット１３とペアを構成するユニット１４では、デジタル入力信号が右から左に向って上記桁番号が大きくなるように配列されている。
【００３８】
このように、互いにペアを構成するユニット間で、ビットの桁番号の配列が逆になるようにデジタル入力信号を入力することによって、Ｒ‐２Ｒラダー抵抗網を構成する抵抗の値における製造上の面内傾きによる非線型性を補償するのである。
【００３９】
尚、図２に示す上記各ユニット１１〜１４の配置は、図３に示すＤ/Ａコンバータ回路１７'のように、ユニット１１とユニット１２とのペアにおけるデジタル入力信号のビット桁番号の配列の向きと、ユニット１３'とユニット１４'とのペアにおける配列の向きとを、揃えるようにしても差し支えない。
【００４０】
図４は、図９に示すような従来の上記ＮビットＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路を単体で用いた場合(以下、単体使用時と言う)と、本実施の形態における４個のユニット１１〜１４に第１,第２基準電圧ＶＲ1,ＶＲ2を共通に入力して併用するＤ/Ａコンバータ回路１７の場合(以下、並列接続時と言う)とに関して、第１基準電圧ＶＲ1の端子と第２基準電圧ＶＲ2の端子との間の実質抵抗値におけるデジタル入力コードＤinによる変動を示している。図４(a)は１２ビットの全コードに対する変動を示し、図４(b)はＭＳＢ切り換り(２０４７→２０４８)付近を拡大して示している。また、図中、「Ａ」はＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路の単体使用時であり、「Ｂ」は複数ユニットの並列接続時(本実施の形態)である。
【００４１】
上記Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路を単体で用いた場合には、上記基準電圧端子間の抵抗変動がかなり大きく、上記基準電圧端子間を流れる電流の変動も大きいことが解かる。これに対して、第１基準電圧ＶＲ1の配線と第２基準電圧ＶＲ2の配線とを各ユニット１１〜１４に並列接続するＤ/Ａコンバータ回路１７の場合には、図１に示すように、各ユニット１１〜１４を複数個並列接続するため、内蔵される各Ｒ‐２Ｒラダー抵抗網も並列接続されて全体的に抵抗値が下がる。したがって、デジタル入力コードＤinによる基準電圧端子間の抵抗変動も小さく抑えられている。例えば、１２ビットでコードを１ずつ上げて行った場合においてＭＳＢが切り換るコード２０４７→コード２０４８の変化では、Ｒ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路を単体使用した際の抵抗変動は１.７２Ｒunit→４.００Ｒunit(Ｒunit：ユニット抵抗値)であるのに対して、本実施の形態における抵抗変動は０.４６Ｒunit→０.４３Ｒunitと小さな変動になる。
【００４２】
したがって、本実施の形態によれば、上記ＭＳＢ切り換り時における電流変動による非線形性を抑えることができるのである。
【００４３】
また、図５は、上記並列接続時(本実施の形態)と上記単体使用時とに関して、デジタル入力コードＤinによるアナログ出力値の変動を示す。尚、図５(a)は上記並列接続時であり、図５(b)は上記単体使用時である。
【００４４】
例えば、抵抗値の製造バラツキによって、各Ｒ‐２Ｒラダー抵抗網を構成する抵抗の抵抗値Ｒと抵抗値２Ｒとの比が１:２ではなくなった場合、上記単体使用時には、図５(b)に示すように、上述したＭＳＢの切り換り等によって非単調性が生じる可能性がある。しかしながら、上記並列接続時には、図５(a)に示すように、複数個のユニットＤ/Ａコンバータと第１,第２基準電圧ＲＶ1,ＲＶ2夫々の配線との並列接続によって上記抵抗値の製造バラツキの影響が平均分散化されるために、非単調性が軽減されるのである。
【００４５】
また、図６は、上記並列接続時(本実施の形態)と上記単体使用時とに関して、デジタル入力コードＤinによるアナログ出力に現れるグリッチを示す。尚、図６(a)は上記並列接続時であり、図６(b)は上記単体使用時である。
【００４６】
上記デジタル入力信号が上記Ｒ‐２Ｒラダー抵抗網の入力端に入力されるまでの遅延時間のバラツキによって、上記単体使用時には、図６(b)に示すように、ＭＳＢ等の上位ビットの切り換り時に大きなグリッチが生じる可能性がある。これに対して、上記並列接続時には、図６(a)に示すように、複数個のユニットＤ/Ａコンバータと第１,第２基準電圧ＲＶ1,ＲＶ2夫々の配線との並列接続によって上記グリッチの影響も平均分散化されて軽減されるのである。
【００４７】
さらに、上記単体使用時において、製造バラツキを抑えるために抵抗値はそのままで抵抗の面積を増加させた場合には、寄生容量の増加によって時定数ＣＲが増加してＤ/Ａ変換速度が低下してしまう。ところが、上記並列接続時(本実施の形態)においては、各Ｒ‐２Ｒラダー抵抗網が第１,第２基準電圧ＲＶ1,ＲＶ2夫々の配線と並列接続されているために、ユニットＤ/Ａコンバータ数を増やして実質の抵抗面積を増加し、寄生容量を増加した場合であっても、並列接続されている分だけ抵抗値が下がるために時定数ＣＲは略変化しない。したがって、Ｄ/Ａ変換速度は低下しないという効果も得られるのである。
【００４８】
図７は、図１とは異なるＤ/Ａコンバータ回路における各ユニットのレイアウトの一例を模式的に示す。但し、各ユニットからの出力を共通に本Ｄ/Ａコンバータ回路のアナログ値Ａoutとして出力する出力バッファは省略している。本Ｄ/Ａコンバータ回路３０は、ユニット２１〜２８の８個のユニットを有している。そして、図２に示すＤ/Ａコンバータ回路１７の場合と同様に、デジタル入力値Ｄin＝｛Ｄ1,Ｄ2,…,Ｄn｝(ｎ：ビット数)は、加減算器２９によって、和が零になるようなオフセットを重畳したデジタル値Ｄ1n,Ｄ2n,Ｄ3n,Ｄ4n,Ｄ5n,Ｄ6n,Ｄ7n,Ｄ8n(ｎ＝０,１,２の３ビット)に変換される。そして、デジタル値Ｄ1n〜Ｄ8nの夫々はユニット２２〜２８に入力される。ここで、ユニット２１とユニット２２、ユニット２３とユニット２４、ユニット２５とユニット２６、ユニット２７とユニット２８、に入力される、デジタル入力値Ｄ1nとデジタル入力値Ｄ2n、デジタル入力値Ｄ3nとデジタル入力値Ｄ4n、デジタル入力値Ｄ5nとデジタル入力値Ｄ6n、デジタル入力値Ｄ7nとデジタル入力値Ｄ8nには、同じ値で逆極性を有するオフセットが重畳されている。
【００４９】
例えば、本実施例においては、
Ｄ1n＝Ｄn＋１
Ｄ2n＝Ｄn−１
Ｄ3n＝Ｄn＋２
Ｄ4n＝Ｄn−２
Ｄ5n＝Ｄn−２
Ｄ6n＝Ｄn＋２
Ｄ7n＝Ｄn−１
Ｄ8n＝Ｄn＋１  (ｎ＝０,１,２)
であり、各オフセット「＋１」,「−１」,「＋２」,「−２」,「−２」,「＋２」,「−１」,「＋１」の和は零になる。
【００５０】
そして、上記ユニット２１においては、デジタル入力信号は、そのビットの桁番号が図７中右から左に向って大きくなるように配列されて、内蔵するラッチ手段(図示せず)に入力される。一方、ユニット２１とペアを構成するユニット２２においては、デジタル入力信号は、上記桁番号が左から右に向って大きくなるように配列される。同様に、ユニット２３とユニット２４、ユニット２５とユニット２６、ユニット２７とユニット２８では、デジタル入力信号の桁番号の配列方向が逆になるように配列されている。
【００５１】
このように、互いにペアを構成するユニット間で、ビットの桁番号の配列が逆になるようにデジタル入力信号を入力することによって、Ｒ‐２Ｒラダー抵抗網を構成する抵抗における製造上の面内傾きによる非線型性を補償するのである。
【００５２】
尚、図２,図３および図７においては、上記ユニットの数が「４」および「８」の場合を例に上げて説明している。しかしながら、上記ユニット数は偶数であれば任意であり、各ユニットにおけるデジタル入力信号の上記桁番号の配列方向が逆であるユニットの数が同数であれば良いのである。
【００５３】
また、上記ユニット数が奇数であっても、各ユニットにおけるデジタル入力信号の上記桁番号の配列方向が１つでも異なる方向であれば、上記製造上の面内傾きによる非線型性をある程度補償することは可能である。
【００５４】
さらに、例えば、図２における各ユニットの配置において、各ユニット１１,１２,１３,１４と各ユニット１１,１２,１３,１４に入力されるデジタル値Ｄ1n,Ｄ2n,Ｄ3n,Ｄ４n(ｎ＝０,１,２の３ビット)とは必ずしもペアになっている必要はない。つまり、併置される２つのユニットに入力されるデジタル入力値には、必ずしも同じ値で逆極性を有するオフセットが重畳されている必要はない。さらに、各ユニットに入力されるデジタル入力値に重畳されるオフセットは任意の値であっても差し支えない。要は、全オフセットの合計値が所定値であれば良いのである。
【００５５】
但し、上記全オフセットの合計値を「零」とすることによって、最終的にはデジタル入力信号にオフセットが付加されない場合と同じアナログ信号が出力されるので、アナログ出力値の範囲を最も有効に利用できるのである。また、ペアを構成する２つのユニットに同じ値で逆極性を有するオフセットが重畳されたデジタル入力値を入力することによって、加減算器１６は逆極性であるだけで同じ値のオフセットを重畳すればよいので加減算器１６を構成する加算器の個数を半分に減らすことができるのである。
【００５６】
図８は、図１および図７とは異なるＤ/Ａコンバータ回路における各ユニットのレイアウトを模式的に示す。本Ｄ/Ａコンバータ回路４０においては、図２に示すＤ/Ａコンバータ回路１７におけるユニット１１〜１４の配列の両端に、ダミーのユニットを配置した構成を有している。図中、ユニット３１〜３４,加減算器３５,第１基準電圧ＶＲ1および第２基準電圧ＶＲ2は、図２に示すＤ/Ａコンバータ回路１７におけるユニット１１〜１４,加減算器１６,第１基準電圧ＶＲ1および第２基準電圧ＶＲ2と同じである。但し、本Ｄ/Ａコンバータ回路４０においては、ユニット３１とユニット３２、ユニット３３とユニット３４は、デジタル入力信号におけるビットの桁番号の配列が逆になるようになってはいない。但し、上記桁番号の配列方向が図中左から右であるユニット数と右から左であるユニット数とを同じ「２」にして、Ｒ‐２Ｒラダー抵抗網を構成する抵抗における製造上の面内傾きによる非線型性を補償するようにしている。また、各ユニットからの出力を共通に本Ｄ/Ａコンバータ回路４０のアナログ値Ａoutとして出力する出力バッファは省略している。
【００５７】
有効なユニット３１の外側にはダミーユニット３６が配置され、有効なユニット３２の外側にはダミーユニット３７が配置されている。また、有効なユニット３３の外側にはダミーユニット３８が配置され、有効なユニット３４の外側にはダミーユニット３９が配置されている。
【００５８】
一般にアナログ回路の場合、レイアウトの密度、特にゲート層やメタル層の密度によって特性が若干変化する。ダミーユニットが配置されていない、例えば図２に示すレイアウトの場合には、ユニット１２のＬＳＢ側はレイアウト密度が高い一方、ＭＳＢ側はレイアウト密度が低い。そのために、ＬＳＢ側とＭＳＢ側との抵抗特性に変化が現れ、この影響によって線形性が劣化する可能性がある。これに対して、図８に示すレイアウトの場合には、有効なユニット３１〜３４の外側に入出力に接続されずに機能しないダミーユニット３６〜３９を配置することによって、レイアウトによる密度のバラツキを抑制して、線形性を維持することができるのである。尚、上記ダミーユニット３６〜３９は、有効なユニット３１〜３４と同じ構成を有することが望ましい。
【００５９】
ところで、上述のように構成されたＤ/Ａコンバータ回路１７,１７',３０,４０は、例えば、Ｗ‐ＣＤＭＡ(Wideband‐Code Division Multiple Access)仕様の携帯端末装置におけるアナログフロントエンド(ＡＦＥ：Analog Front end)における制御電圧発生回路として用いることができる。そうすることによって、制御電圧発生回路のＤ/Ａ変換を行う部分において、出力アナログ電圧の単調性および連続性を容易に確保することができるような高いＤ/Ａ変換精度を得ることができる。したがって、高性能な携帯端末装置を実現できるのである。
【００６０】
また、上述のように構成された各Ｄ/Ａコンバータ回路１７,１７',３０,４０は、オーディオ装置のボリューム制御回路等にも用いることができる。そうすることによって、ボリューム制御回路のＤ/Ａ変換を行う部分において、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度を得ることができる。したがって、高性能なオーディオ装置を実現することができる。
【００６１】
さらに、上述のように構成されたＤ/Ａコンバータ回路１７,１７',３０,４０は、ディスプレイ表示制御装置等にも用いることができる。そうすることによって、ディスプレイ表示の輝度値制御回路のＤ/Ａ変換を行う部分において、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度を得ることができる。したがって、高精度な画像表示を行うことができるディスプレイ表示制御装置を実現できるのである。
【００６２】
【発明の効果】
以上より明らかなように、この発明のＤ/Ａコンバータ回路は、デジタル入力信号をＲ‐２Ｒラダー抵抗網によってアナログ電圧に変換する複数のユニットＤ/Ａコンバータと、上記複数のユニットＤ/Ａコンバータの出力を加算して出力する出力バッファを備えて、上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向を少なくとも２方向にしたので、上記各ユニットＤ/Ａコンバータに入力されるデジタル入力信号におけるＬＳＢからＭＳＢへの配列方向は一方向に揃ってはいない。したがって、例えば、各ユニットＤ/ＡコンバータのＲ‐２Ｒラダー抵抗網を構成する抵抗がウエハ面上で傾きを持つ抵抗特性を有している場合には、その傾きを持った抵抗特性に起因するＤ/Ａ変換の非線形性を、複数のユニットＤ/Ａコンバータによって平均分散化することができる。すなわち、この発明によれば、Ｄ/Ａ変換の非線形性を改善することができる。
【００６３】
また、この発明の携帯端末装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載しているので、例えば、アナログフロントエンドの制御電圧発生回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度を得ることができる。
【００６４】
また、この発明のオーディオ装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載しているので、ボリューム制御回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度を得ることができる。
【００６５】
また、この発明のディスプレイ表示制御装置は、上記各Ｄ/Ａコンバータ回路の何れか一つを搭載しているので、輝度値制御回路等のＤ/Ａ変換を行う部分に上記Ｄ/Ａコンバータ回路を適用することによって、上記出力アナログ電圧の単調性および連続性の確保が容易になるような高いＤ/Ａ変換精度を得ることができる。
【図面の簡単な説明】
【図１】  この発明のＤ/Ａコンバータ回路における構成を示すブロック図である。
【図２】  図１における各ユニットのレイアウトの一例を示す図である。
【図３】  図１における各ユニットの図２とは異なるレイアウトを示す図である。
【図４】  図１および図２における第１,第２基準電圧の端子間の実質抵抗値とデジタル入力コードＤinとの関係を示す図である。
【図５】  図２に示すＤ/Ａコンバータ回路における抵抗値の製造バラツキにおけるアナログ出力値の単調性への影響を示す図である。
【図６】  図２に示すＤ/Ａコンバータ回路における入力信号がＲ‐２Ｒラダー抵抗網に入力されるまでの遅延時間のバラツキにおけるアナログ出力値のグリッチへの影響を示す図である。
【図７】  図１とは異なるＤ/Ａコンバータ回路における各ユニットのレイアウトの一例を模式的に示すである。
【図８】  図１および図７とは異なるダミーユニットを有するＤ/Ａコンバータ回路の各ユニットおよびダミーユニットのレイアウトを示す図である。
【図９】  従来のＲ‐２Ｒラダー抵抗型Ｄ/Ａコンバータ回路の構成図である。
【図１０】  図９における各ユニットのレイアウトの一例を示す図である。
【符号の説明】
１１〜１４,１３',１４',２１〜２８,３１〜３４…ユニット、
１５…出力バッファ、
１６,２９,３５…加減算器、
１７,１７',３０,４０…Ｄ/Ａコンバータ回路、
３６,３７,３８,３９…ダミーユニット、
Ｄin…デジタル入力信号、
ＶＲ1…第１基準電圧、
ＶＲ2…第２基準電圧、
Ａout…アナログ出力。
【図１】
0003950405.tif 000002
【図２】
0003950405.tif 000003
【図３】
0003950405.tif 000004
【図４】
0003950405.tif 000005
【図５】
0003950405.tif 000006
【図６】
0003950405.tif 000007
【図７】
0003950405.tif 000008
【図８】
0003950405.tif 000009
【図９】
0003950405.tif 000010
【図１０】
0003950405.tif 000011