(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する第１工程と、
前記ゲート絶縁膜の上に第１の多結晶シリコン膜と、高融点金属膜と、ゲートキャップ絶縁膜とから成るポリメタルゲート電極を形成する第２工程と、
前記ポリメタルゲート電極の側面に側壁絶縁膜を形成する第３工程と、
前記半導体基板全面に第２の多結晶シリコン膜を堆積する第４工程と、
平坦化処理により、前記ゲートキャップ絶縁膜及び前記側壁絶縁膜が表出するまで前記第２の多結晶シリコン膜を除去する第５工程と、
前記第５工程の後に前記ゲートキャップ絶縁膜及び前記側壁絶縁膜を除去して、溝を形成する第６工程と、
前記溝の内部にシリコン窒化膜を埋め込み、当該シリコン窒化膜から成るダマシンゲートキャップを形成する第７工程と、
前記ダマシンゲートキャップをマスクとして、前記第２の多結晶シリコン膜を除去する第８工程と
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程と前記第３工程の間に、前記半導体基板全面にシリコン窒化物から成るライナーを堆積する工程を更に有し、
前記第３工程は、前記ポリメタルゲート電極の側面に堆積された前記ライナーの上に前記側壁絶縁膜を形成する工程であり、
前記第３工程と前記第４工程の間に、前記側壁絶縁膜をマスクとして前記ライナーを選択的に除去する工程を更に有し、
前記第６工程と前記第７工程の間に、前記ライナーをエッチバックする工程を更に有する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２工程において、前記第１の多結晶シリコン膜と前記高融点金属膜の間に、高融点金属の窒化膜を更に堆積することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２工程において、前記高融点金属膜と前記ゲートキャップ絶縁膜の間に、シリコン窒化膜を更に堆積することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記第２工程と前記第３工程の間に、水素／水蒸気雰囲気でのシリコンの選択後酸化を行う工程を更に有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する第１工程と、
前記ゲート絶縁膜の上に第１の多結晶シリコン膜、高融点金属膜、ゲートキャップ絶縁膜を順に堆積する第２工程と、
同一マスクを用いて、前記ゲートキャップ絶縁膜、前記高融点金属膜、及び前記多結晶シリコン膜の一部分を選択的に除去して、凸部を形成する第３工程と、
前記凸部の側面に側壁絶縁膜を形成する第４工程と、
前記半導体基板全面に第２の多結晶シリコン膜を堆積する第５工程と、
平坦化処理により、前記ゲートキャップ絶縁膜及び前記側壁絶縁膜が表出するまで前記第２の多結晶シリコン膜を除去する第６工程と、
前記第６工程の後に前記ゲートキャップ絶縁膜及び前記側壁絶縁膜を除去して、溝を形成する第７工程と、
前記溝の内部にシリコン窒化膜を埋め込み、当該シリコン窒化膜から成るダマシンゲートキャップを形成する第８工程と、
前記ダマシンゲートキャップをマスクとして、前記第２の多結晶シリコン膜及び前記第１の多結晶シリコン膜を除去する第９工程と
を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第３工程と前記第４工程の間に、前記半導体基板全面にシリコン窒化物から成るライナーを堆積する工程を更に有し、
前記第４工程は、前記凸部の側面に堆積された前記ライナーの上に前記側壁絶縁膜を形成する工程であり、
前記第４工程と前記第５工程の間に、前記側壁絶縁膜をマスクとして前記ライナーを選択的に除去する工程を更に有し、
前記第７工程と前記第８工程の間に、前記ライナーをエッチバックする工程を更に有する
ことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２工程において、前記第１の多結晶シリコン膜と前記高融点金属膜の間に、高融点金属の窒化膜を更に堆積することを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記第２工程において、前記高融点金属膜と前記ゲートキャップ絶縁膜の間に、シリコン窒化膜を更に堆積することを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項１０】
前記第１工程と前記第２工程の間に、
前記ゲート絶縁膜の上に浮遊ゲート電極膜を堆積する工程と、
前記浮遊ゲート電極膜の上に高誘電率膜を形成する工程と
を更に有し、
前記第２工程は、前記高誘電率膜の上に第１の多結晶シリコン膜、高融点金属膜、ゲートキャップ絶縁膜を順に堆積する工程であり、
前記第９工程は、前記ダマシンゲートキャップをマスクとして、前記第２の多結晶シリコン膜、前記第１の多結晶シリコン膜、前記高誘電率膜、及び浮遊ゲート電極膜を除去する工程である
ことを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関わり、特に、高融点金属膜／多結晶シリコン膜の積層構造からなるポリメタルゲート電極を有するＭＯＳ型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の動作速度を向上させるため、配線、電極などの低抵抗化の研究開発が盛んに行われている。特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、フラッシュ・メモリなどの揮発性或いは不揮発性の半導体メモリ、若しくはこれらを混載するシステムＬＳＩに使用されるワード線及びゲート電極の抵抗値を下げることは、重要な研究課題となっている。これは、周辺回路の面積を削減してチップ面積の増大を防止し、同時にワード線遅延を抑えることを目的としている。具体的には、ワード線、ゲート電極のシート抵抗値を数Ω程度まで低減する必要がある。
【０００３】
従来、半導体メモリのワード線、ゲート電極には、タングステンシリサイド膜（Ｗシリサイド膜）と多結晶シリコン膜（ポリシリコン膜）の積層構造、いわゆるＷポリサイド構造が用いられてきた。しかし、このＷポリサイド構造では、シート抵抗値を数Ω程度まで低減することは難しい。そこで、Ｗ膜／ＷＮｘ膜（タングステン窒化膜）／ポリシリコン膜の積層構造を使用したＷポリメタル構造が検討されている。
【０００４】
ここで、第１の従来例として、Ｗポリメタル構造を有するＭＯＳＦＥＴゲート電極（Ｗポリメタルゲート電極）の製造方法を図１１（ａ）乃至図１１（ｃ）を参照して示す。まず、半導体基板５１上に、ゲート酸化膜５２、ポリシリコン膜５３、ＷＮｘ膜５４、Ｗ膜５５、及びシリコン窒化膜５６を順に堆積する（図１１（ａ））。これらの堆積膜（５２〜５６）をパターニングしてＷポリメタルゲート電極を形成する。水蒸気／水素の酸化／還元雰囲気において熱を加えることで、Ｗ膜５５を酸化させずにポリシリコン膜５３のみを酸化する選択後酸化を行う。Ｗポリメタルゲート電極をマスクとして、基板５１中に浅い拡散領域６４を形成する（図１１（ｂ））。シリコン窒化膜の堆積及びエッチバックにより、Ｗポリメタルゲート電極の側面に側壁窒化膜５８を形成し、深い拡散領域６８を形成する（図１１（ｃ））。
【０００５】
次に、第２の従来例として、フラッシュ・メモリにおけるＷポリメタルゲート電極の製造方法を図１２（ａ）乃至図１２（ｃ）を参照して示す。まず、半導体基板５１上に、ゲート酸化膜５２、浮遊ゲート電極膜９４、酸化膜／窒化膜／酸化膜の積層膜（ＯＮＯ膜）９５、ポリシリコン膜８３、ＷＮｘ膜８４、Ｗ膜８５、及びシリコン窒化膜８６を順に堆積する。これらの堆積膜のうちシリコン窒化膜８６からポリシリコン膜８３の一部分までをパターニングする。シリコン窒化膜８８を基板５１全面に堆積する（図１２（ａ））。シリコン窒化膜８８をエッチバックして側壁窒化膜８８を形成する（図１２（ｂ））。シリコン窒化膜８６及び側壁窒化膜８８マスクとして、ポリシリコン膜８３の残り部分からゲート絶縁膜５２までをエッチングする。酸素酸素雰囲気での通常の後酸化処理により、浮遊ゲート電極膜９４を後酸化する（図１２（ｃ））。
【０００６】
【発明が解決しようとする課題】
しかし、上述のＷポリメタルゲート電極の製造方法には、以下に示すような問題点がある。
【０００７】
まず、第１の従来例において、Ｗ膜５５の耐酸化性の低さから、ゲート電極のパターニング後に行うポリシリコン膜５３の後酸化処理を、通常の酸素雰囲気で行う熱酸化ではなく、特殊な処理条件が求められる選択後酸化で行う必要がある。従って、熱処理工程の複雑化、処理コストの増大などを招いてしまう。
【０００８】
また、ソース／ドレイン拡散領域（６４、６８）のシリサイデーション工程において、通常、チタン、コバルトなどの金属膜をスパッタした後にＲＴＡ（ラビット・サーマル・アニール）を行い、シリコン上にのみＴｉやＣｏのシリサイド膜を形成する。未反応のＴｉやＣｏを硫酸過酸化水素処理により除去する。この硫酸過酸化水素処理により、継ぎ目７０から処理剤が侵入し、Ｗ膜５５が溶解してしまう惧れがある。従って、Ｗ膜５５の健全性が保てず、低抵抗なＷポリメタルゲート電極を歩留り良く製造することが困難になり、ひいてはデバイスの信頼性の低下につながる。
【０００９】
また、Ｗ膜５５がシリコン窒化膜５６及び側壁窒化膜５８により囲まれた後に、深い拡散領域６４の活性化工程を行う場合、窒化膜の継ぎ目７０（図１１（ｃ）参照）から酸化剤が侵入し、Ｗ膜５５が体積膨張を伴って酸化してしまう惧れもある。
【００１０】
またさらに、基板５１に接続されるコンタクトプラグ５７を、ゲート電極パターンに対して自己整合的に形成すること（ゲートＳＡＣ）が一般的に行われている。しかし、図１３に示すように、側壁窒化膜５８はエッチバック法により形成されているため、シリコン窒化膜５６と側壁窒化膜５８とから成るゲートキャップの肩６１は落ちている。すると、層間絶縁膜５９のコンタクトホールＲＩＥにおける窒化膜（５６、５８）の選択比が低いため、コンタクトプラグ５７とＷ膜５５がショート６０しやすい。従って、ショート不良の発生率が高くなり、歩留り、信頼性に影響を与えてしまう。
【００１１】
一方、第２の従来例においても同様に、窒化膜（８６、８８）の継ぎ目から酸化剤、或いは硫酸過酸化水素処理における処理剤が侵入し、Ｗ膜８５を酸化、溶解させてしまう惧れがある。また、ゲートキャップの肩落ちにより、ゲートＳＡＣにおけるショート不良の発生率が高くなってしまう。
【００１２】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、ポリメタルゲート電極を構成する高融点金属膜の酸化及び溶解を防止する半導体装置の製造方法を提供することである。
【００１３】
本発明の他の目的は、ゲートＳＡＣのプロセスマージンを拡大する半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、
（１）半導体基板上にゲート絶縁膜を形成する第１工程と、
（２）ゲート絶縁膜の上に第１の多結晶シリコン膜と、高融点金属膜と、ゲートキャップ絶縁膜とから成るポリメタルゲート電極を形成する第２工程と、
（３）ポリメタルゲート電極の側面に側壁絶縁膜を形成する第３工程と、
（４）半導体基板全面に第２の多結晶シリコン膜を堆積する第４工程と、
（５）平坦化処理により、ゲートキャップ絶縁膜及び側壁絶縁膜が表出するまで第２の多結晶シリコン膜を除去する第５工程と、
（６）ゲートキャップ絶縁膜及び側壁絶縁膜を除去して、溝を形成する第６工程と、
（７）溝の内部にシリコン窒化膜を埋め込み、シリコン窒化膜から成るダマシンゲートキャップを形成する第７工程と、
（８）ダマシンゲートキャップをマスクとして、第２の多結晶シリコン膜を除去する第８工程と
を少なくとも有する半導体装置の製造方法であることである。
【００１６】
本発明の第２の特徴は、
（１）半導体基板上にゲート絶縁膜を形成する第１工程と、
（２）ゲート絶縁膜の上に第１の多結晶シリコン膜、高融点金属膜、ゲートキャップ絶縁膜を順に堆積する第２工程と、
（３）同一マスクを用いて、ゲートキャップ絶縁膜、高融点金属膜、及び多結晶シリコン膜の一部分を選択的に除去して、凸部を形成する第３工程と、
（４）凸部の側面に側壁絶縁膜を形成する第４工程と、
（５）半導体基板全面に第２の多結晶シリコン膜を堆積する第５工程と、
（６）平坦化処理により、ゲートキャップ絶縁膜及び側壁絶縁膜が表出するまで第２の多結晶シリコン膜を除去する第６工程と、
（７）ゲートキャップ絶縁膜及び側壁絶縁膜を除去して、溝を形成する第７工程と、
（８）溝の内部にシリコン窒化膜を埋め込み、シリコン窒化膜から成るダマシンゲートキャップを形成する第８工程と、
（９）ダマシンゲートキャップをマスクとして、第２の多結晶シリコン膜及び第１の多結晶シリコン膜を除去する第９工程と
を少なくとも有することを特徴とする半導体装置の製造方法。
【００１７】
ここで、本発明の第１の特徴では、ポリメタルゲート電極を第２工程において一度に形成しているが、本発明の第２の特徴では、第３工程において、第１の多結晶シリコン膜の一部分までを選択的に除去し、第９工程において、第１の多結晶シリコン膜の残り部分を除去することで、ポリメタルゲート電極を形成している。従って、この間の工程で形成されるダマシンゲートキャップは、高融点金属膜から第１の多結晶シリコン膜の一部分までの凸部を覆うことができる。
【００１８】
本発明の第２の特徴によれば、ダマシンゲートキャップを凸部の上面及び側面に一体形成することができるため、第１の多結晶シリコン膜の後酸化工程において、ゲートキャップの継ぎ目から酸化剤などが侵入することがなくなる。よって、通常の後酸化工程を行っても、酸化剤により高融点金属膜が酸化されることを回避することができる。
【００１９】
本発明の第３の特徴は、半導体基板と、半導体基板の上にゲート絶縁膜を介して配置された、高融点金属膜と多結晶シリコン膜の積層構造を有するポリメタルゲート電極と、高融点金属膜の上面及び側面に配置されたダマシンゲートキャップとを少なくとも有し、このダマシンゲートキャップは、継ぎ目の無い一体物である半導体装置であることである。
【００２０】
本発明の第３の特徴によれば、多結晶シリコン膜の後酸化処理を行う場合、ダマシンゲートキャップの継ぎ目から酸化剤などが侵入することがなくなる。よって、通常の後酸化処理であっても、酸化剤により高融点金属膜が酸化されることを回避することができる。また同様に、ソース／ドレインのシリサイド化工程において必要となる硫酸過酸化水素処理により高融点金属膜が溶解されることを回避することができる。
【００２１】
また、フラッシュメモリでは、ポリメタルゲートとゲート絶縁膜の間に浮遊ゲートと高誘電体膜を有する積層構造ゲート電極が用いられる。このような場合にも本発明を適用することができ、通常の後酸化工程を用いて浮遊ゲート電極膜の十分な後酸化処理を行うことができる。つまり、半導体装置は、ゲート絶縁膜とポリメタルゲート電極の間において、ゲート絶縁膜の上に配置された浮遊ゲート電極膜と、浮遊ゲート電極膜の上に配置された高誘電率膜とを更に有していても構わない。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
以下図面を参照して、本発明の実施の形態について説明する。図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２３】
図１は、本発明の第１の実施の形態に係る半導体装置の特徴部分の構成を示す断面図である。第１の実施の形態に係る半導体装置は、高融点金属膜と多結晶シリコン膜（ポリシリコン膜）の積層構造であるポリメタル構造を有するポリメタルゲート電極、或いはポリメタル構造を有するワード線を有するメモリデバイスである。図１は、ＭＯＳトランジスタが有するＭＯＳＦＥＴの断面構成を示している。図１に示すように、ＭＯＳＦＥＴは、半導体基板（シリコン基板）１と、シリコン基板１の上に配置されたゲート絶縁膜（ゲート酸化膜）２と、ゲート酸化膜２の上に配置されたポリメタルゲート電極（３〜５）と、ポリメタルゲート電極（３〜５）の上面１９及び側面２０に配置されたダマシンゲートキャップ１１とを少なくとも有している。ポリメタルゲート電極（３〜５）は、第１のポリシリコン膜３と、バリア膜４と、高融点金属膜５とから構成されている。バリア膜４は、ポリシリコン膜３と高融点金属膜５の間で生じる反応を防止するための膜である。ここでは、高融点金属膜として、タングステン膜（Ｗ膜）５を使用し、バリア膜として、タングステン窒化膜とシリコンの合金膜（ＷＳｉＮ膜）４を使用した場合について説明する。勿論、高融点金属膜５及びバリア膜４として、他の高融点金属及びその窒化膜とシリコンの合金膜をそれぞれ使用することは可能である。また、ゲート絶縁膜２としてシリコン酸化膜を使用するが、シリコンに酸素と窒素が添加されたシリコン酸窒化膜、或いはシリコン酸化膜とシリコン窒化膜の積層膜を用いても構わない。
【００２４】
ダマシンゲートキャップ１１は、シリコン窒化物で構成され、方形状のポリメタルゲート電極（３〜５）を覆い隠すようなコの字型の形状を有する。また、ダマシンゲートキャップ１１は、ポリメタルゲート電極（３〜５）の上面１９に配置された部分とその側面２０に配置された部分との間に、継ぎ目が無い一体物である。つまり、従来のように、上面部分に配置された窒化膜と側面部分に配置された側壁窒化膜とが別の製造方法、製造工程により形成されたものではなく、上面部分と側面部分とを同時に一体形成された膜である。さらに、ダマシンゲートキャップ１１自体の上面２１および側面２２は、実質的に垂直に交わっている。
【００２５】
ポリメタルゲート電極（３〜５）とダマシンゲートキャップ１１との間には、シリコン窒化膜６及びライナー８が配置されている。シリコン窒化膜６は、ポリメタルゲート電極（３〜５）の上面１９、つまりＷ膜５の上に配置されている。また、ライナー８は、シリコン窒化物で構成され、ポリメタルゲート電極（３〜５）の側面２０及びシリコン窒化膜６の側面に配置されている。図１において、シリコン窒化物から成るダマシンゲートキャップ１１、シリコン窒化膜６、及びライナー８には、同一のハッチングを示した。
【００２６】
図１において、２つのポリメタルゲート電極を示した。隣接するポリメタルゲート電極の間の半導体基板１の上部には、ＭＯＳＦＥＴを構成するソース／ドレイン領域などの拡散領域（１４、１８）が形成されている。拡散領域（１４、１８）は、ポリメタルゲート電極（３〜５）の間に形成された浅い拡散領域１４と、ダマシンゲートキャップ１１までを含む領域の間に形成された深い拡散領域１８とから構成されている。浅い拡散領域１４は、ソース／ドレイン領域のエクステンションとなる領域である。拡散領域（１４、１８）には、トランジスタのタイプ別に、ｎ型／ｐ型の不純物が所定濃度で添加されている。ポリメタルゲート電極（３〜５）と基板１との間に所定の電位差が加わると、ゲート電極（３〜５）下の基板１の上部に、拡散領域（１４，１８）間を接続するチャネル領域が形成／消滅して、ＭＯＳＦＥＴのオン／オフがスイッチングされる。
【００２７】
次に、図１に示したＭＯＳＦＥＴのポリメタルゲート電極の製造方法を図２乃至図３を参照して説明する。
【００２８】
（イ）まず、熱酸化処理により半導体基板１の上にゲート酸化膜２を形成する。ＣＶＤ法（化学的気相成長法：Chemical Vapor Deposition）により第１のポリシリコン膜３を堆積する。スパッタ法によりＷＮｘ膜４を堆積する。スパッタ法によりＷ膜５を堆積する。ＣＶＤ法によりシリコン窒化膜６を堆積する。最後に、ＣＶＤ法によりゲートキャップ絶縁膜（シリコン酸化膜）７を堆積する。以上の成膜・堆積工程が終了した状態を図２（ａ）に示す。なお、ＷＮｘ膜４は、以後の製造工程における各種加熱処理により第１のポリシリコン膜３と反応し、シリコンとの合金膜（ＷＳｉＮ膜）に変化する。
【００２９】
（ロ）次に、フォトリソグラフィ法によりゲート電極を形成したい領域に選択的にレジストパターンを形成する。このレジストパターンをマスクとして、シリコン酸化膜７及びシリコン窒化膜６をＲＩＥ法（反応性イオンエッチング法：Reactive Ion Etching 法）によりエッチングする。レジストパターンを除去する。シリコン酸化膜７をマスクとして、Ｗ膜５、ＷＮｘ膜４、第１のポリシリコン膜３をＲＩＥ法によりエッチングする。Ｗ膜５とＷＮｘ膜４と第１のポリシリコン膜３とから成るポリメタルゲート電極が形成される。必要に応じて、水蒸気／水素の酸化／還元雰囲気において８００〜９００℃程度まで加熱して、Ｗ膜５を酸化させずに第１のポリシリコン膜を選択的に後酸化する、いわゆる選択後酸化を行う。また、ポリメタルゲート電極パターンをマスクとして、イオン注入法よりポリメタルゲート電極（３〜５）が形成されていない領域の半導体基板１の上部に選択的に不純物イオンを注入して浅い拡散領域１４を形成する。以上の工程が終了した状態を図２（ｂ）に示す。
【００３０】
（ハ）次に、ＣＶＤ法により基板１全面にシリコン窒化膜（ライナー）８、ゲートキャップ絶縁膜（シリコン酸化膜）９を順に堆積する。ＲＩＥ法によりシリコン酸化膜をエッチバックする。エッチバックは、ポリメタルゲート電極の上方及び基板１の上にシリコン窒化膜８が表出し、ポリメタルゲート電極の側面に側壁絶縁膜（側壁酸化膜）９が形成された時点で終了する。以上の工程が終了した状態を図２（ｃ）に示す。
【００３１】
（ニ）次に、図２（ｄ）に示すように、側壁酸化膜９をマスクとして、ＲＩＥ法によりポリメタルゲート電極の上方及び基板１の上に表出したシリコン窒化膜８を選択的にエッチングする。このエッチングは、ポリメタルゲート電極の上部にシリコン酸化膜７が表出した時点で終了する。
【００３２】
（ホ）次に、ＣＶＤ法により半導体基板１全面に第２の多結晶シリコン膜（第２のポリシリコン膜）１０を堆積する。そして、ＣＭＰ（化学的機械的研磨：Chemical Mechanical polishing）などの平坦化処理により、シリコン酸化膜７及び側壁酸化膜９が表出するまで、第２のポリシリコン膜１０を除去する。以上の工程が終了した状態を図３（ａ）に示す。
【００３３】
（へ）次に、シリコン酸化物の等方的なエッチングにより、シリコン酸化膜７及び側壁酸化膜９を除去して、図３（ｂ）に示すような溝１２を形成する。ＲＩＥ法によりシリコン窒化膜６及びライナー８をエッチバックする。
【００３４】
（ト）次に、ＣＶＤ法によりシリコン窒化膜１１を基板１全面に堆積する。このとき、溝１２の内部にシリコン窒化膜１１が埋め込まれる。ＣＭＰなどの平坦化処理により、第２のポリシリコン膜１０が表出するまでシリコン窒化膜１１を除去して、溝１２に埋め込まれたダマシンゲートキャップ１１を形成する。以上の工程が終了した状態を図３（ｃ）に示す。
【００３５】
（チ）最後に、ダマシンゲートキャップ１１をマスクとして、第２のポリシリコン膜１０を除去する。ダマシンゲートキャップ１１をマスクとして、イオン注入法よりポリメタルゲート電極及びダマシンゲートキャップ１１が形成されていない領域の半導体基板１の上部に選択的に不純物イオンを注入して深い拡散領域１８を形成する。以上の工程が終了した状態を図３（ｄ）に示す。そして、ＣＶＤ法により半導体基板１全面にシリコン酸化膜などの層間絶縁膜１３を堆積する。以上の工程を経て、図１に示すようにＭＯＳＦＥＴのポリメタルゲート電極を製造することができる。
【００３６】
なお、このようにして形成されたポリメタルゲート電極に対して、以下に示す工程を経て、図４に示すようなシリサイド膜１７及びコンタクトプラグ１５を形成することができる。まず、層間絶縁膜１３を堆積する前に、硫酸過酸化水素処理を伴う通常のシリサイデーション工程により、表出したソース／ドレイン拡散領域（１４、１８）の表面にシリサイド膜１７を形成する。その後、層間絶縁膜１３を堆積する。ＲＩＥ法を用いてソース／ドレイン拡散領域（１４、１８）上の層間絶縁膜１３にコンタクトホールを形成する（ゲートＳＡＣ工程）。このとき、コンタクトホールは、ゲート電極パターンに対して自己整合的に形成される。次に、ＣＶＤ法により多結晶シリコンからなるコンタクトプラグ１５をコンタクトホール内に埋め込む。
【００３７】
以上説明したように、本発明の第１の実施の形態によれば、溝１２の内部にシリコン窒化物を埋め込むことでダマシンゲートキャップ１１を形成する。従って、一体物であるダマシンゲートキャップ１１がポリメタルゲート電極（３〜５）の上面及び側面に形成される。即ち、ダマシン法により、ダマシンゲートキャップ１１をポリメタルゲート電極（３〜５）の上面及び側面に一体形成することができる。よって、ソース／ドレイン拡散領域（１４、１８）のシリサイデーション工程において必要となる硫酸過酸化水素処理において、継ぎ目７０から処理剤が侵入し、高融点金属膜が溶解されることを回避することができる。従って、ポリメタルゲート電極の製造歩留りを向上させ、ひいては半導体装置の製造歩留りを向上させることができる。
【００３８】
また、ゲートＳＡＣ工程において、層間絶縁膜１３に対するダマシンゲートキャップ（シリコン窒化膜）１１のエッチング選択比は十分高いものではない。しかし、ダマシンゲートキャップ１１の側面と上面は実質的に垂直に交わり、その肩１６の部分に従来のような肩落ちがない。従って、従来のようなコンタクトプラグ１５とＷ膜５の間のショート不良を抑制し、ゲートＳＡＣ工程のプロセスマージンを増加させることができる。
【００３９】
なお、第１の実施の形態においては、ポリメタルゲート電極（３〜５）とダマシンゲートキャップ１１の間に、シリコン窒化膜６及びライナー８を形成した場合について説明したが、本発明はこれに限定されるわけではない。シリコン窒化膜６及びライナー８を形成せずに、ポリメタルゲート電極（３〜５）の上面及び側面に直接、ダマシンゲートキャップ１１を形成しても構わない。この場合、まず、図２（ａ）に示した工程において、Ｗ膜５を堆積した後にシリコン窒化膜６を堆積せずに、シリコン酸化膜７を堆積すればよい。そして、図２（ｃ）に示した工程において、シリコン窒化膜（ライナー）８を形成せずに、ポリメタルゲート電極の側面に直接、側壁酸化膜９を形成すればよい。なお、シリコン窒化膜６及びライナー８を形成しない場合については、第３の実施の形態において詳細に説明する。
【００４０】
またここでは、ゲートキャップ絶縁膜としてシリコン酸化膜７を使用した場合について説明したが、本発明はこれに限定されるわけではない。シリコン酸化膜の代わりにシリコン酸窒化膜、或いはこれらの積層膜であっても構わない。つまり、図３（ｂ）に示した溝１２の形成工程において、シリコン窒化膜６及びライナー８、及び第２のポリシリコン膜１０に対して十分なエッチング選択比を有し、溝を形成することができる膜であればよい。同様に、側壁絶縁膜として側壁酸化膜９を使用した場合について説明したが、本発明はこれに限定されることなく、その他の構成を有していても構わない。
【００４１】
（第２の実施の形態）
本発明の第２の実施の形態では、２重ゲート電極構造を有するフラッシュ・メモリにおけるポリメタルゲート電極について説明する。図５は、第２の実施の形態に係るフラッシュ・メモリのゲート電極部分の構造を示す断面図である。フラッシュ・メモリは、半導体基板（シリコン基板）１と、シリコン基板１の上に配置されたゲート絶縁膜（ゲート酸化膜）２と、ゲート酸化膜２の上に配置された浮遊ゲート電極膜４４と、浮遊ゲート電極膜４４の上に配置された高誘電率膜４５と、高誘電率膜４５の上に配置された制御ゲート電極（３３〜３５）と、制御ゲート電極（３３〜３５）の上面２３及び側面２４に配置されたダマシンゲートキャップ４１とを少なくとも有している。浮遊ゲート電極膜４４は、周囲から電気的に絶縁された多結晶シリコン膜からなる電極膜である。蓄積されている電荷量によりセルのビット情報が決まり、制御ゲート電極（３３〜３５）に印加する電圧を制御することで、電荷を注入し或いは取り出すことができる。ここでは、高誘電率膜として、酸化膜／窒化膜／酸化膜の積層膜（ＯＮＯ膜）４５を使用する。制御ゲート電極（３３〜３５）は、第１のポリシリコン膜３３と、バリア膜（ＷＳｉＮ膜）３４と、高融点金属膜（Ｗ膜）３５とから成るポリメタルゲート電極である。
【００４２】
ダマシンゲートキャップ４１は、第１のポリシリコン膜３３の下部を除く、Ｗ膜３５とＷＳｉＮ膜３４と第１のポリシリコン膜の上部の側面２４、及びＷ膜３５の上面２３に配置されている。また、ダマシンゲートキャップ４１は、シリコン窒化物で構成され、方形状のＷ膜３５、ＷＳｉＮ膜３４及び第１のポリシリコン膜３３の上部を覆い隠すようなコの字型の形状を有する。また、ダマシンゲートキャップ４１は、Ｗ膜３５の上面２３に配置された部分と、Ｗ膜３５、ＷＳｉＮ膜３４及び第１のポリシリコン膜３３の上部の側面２４に配置された部分との間に、窒化膜の継ぎ目が無い一体物である。つまり、従来のように、上面部分に配置された窒化膜と側面部分に配置された側壁窒化膜とが別の製造方法、製造工程により形成されたものではなく、上面部分と側面部分とを同時に一体形成された膜である。さらに、ダマシンゲートキャップ４１自体の上面２５および側面２６は、実質的に垂直に交わっている。
【００４３】
ポリメタルゲート電極（３３〜３５）とダマシンゲートキャップ４１との間には、シリコン窒化膜３６及びライナー３８が配置されている。シリコン窒化膜３６は、Ｗ膜３５の上に配置されている。また、ライナー８は、シリコン窒化物で構成され、Ｗ膜３５、ＷＳｉＮ膜３４及び第１のポリシリコン膜３３の上部の側面２４及びシリコン窒化膜３６の側面に配置されている。図５において、シリコン窒化物から成るダマシンゲートキャップ４１、シリコン窒化膜３６、及びライナー３８には、同一のハッチングを示した。
【００４４】
次に、図５に示したフラッシュ・メモリのゲート電極の製造方法を図６乃至図７を参照して説明する。
【００４５】
（イ）まず、熱酸化処理によりシリコン基板１の上にゲート酸化膜２を形成する。ＣＶＤ法によりポリシリコン膜（浮遊ゲート電極膜）４４を堆積する。ＣＶＤ法によりＯＮＯ膜４５を堆積する。ＣＶＤ法により第１のポリシリコン膜３３を堆積する。スパッタ法によりＷＮｘ膜３４を堆積する。スパッタ法によりＷ膜３５を堆積する。ＣＶＤ法によりシリコン窒化膜３６を堆積する。最後に、ＣＶＤ法によりゲートキャップ絶縁膜（シリコン酸化膜）３７を堆積する。以上の成膜・堆積工程が終了した状態を図６（ａ）に示す。なお、ＷＮｘ膜３４は、以後の工程における各種加熱処理により第１のポリシリコン膜３３と反応し、シリコンとの合金膜（ＷＳｉＮ膜）３４に変化する。
【００４６】
（ロ）次に、フォトリソグラフィ法によりゲート電極を形成したい領域に選択的にレジストパターンを形成する。このレジストパターンをマスクとして、シリコン酸化膜３７及びシリコン窒化膜３６をＲＩＥ法によりエッチングする。レジストパターンを除去する。シリコン酸化膜３７をマスクとして、Ｗ膜３５、ＷＳｉＮ膜３４、及び第１のポリシリコン膜３３の上部をＲＩＥ法によりエッチングする。Ｗ膜５とＷＳｉＮ膜３４と第１のポリシリコン膜３３の上部とから成る凸部が形成される。次に、ＣＶＤ法により基板１全面にシリコン窒化膜（ライナー）３８、シリコン酸化膜３９を順に堆積する。ＲＩＥ法によりシリコン酸化膜３９をエッチバックする。エッチバックは、凸部の上面及び下面にシリコン窒化膜３８が表出し、凸部の側面に側壁酸化膜３９が形成された時点で終了する。以上の工程が終了した状態を図６（ｂ）に示す。
【００４７】
（ハ）次に、図６（ｃ）に示すように、側壁酸化膜３９をマスクとして、ＲＩＥ法により凸部の上面及び下面に表出したシリコン窒化膜３８を選択的にエッチングする。このエッチングは、凸部の上面にシリコン酸化膜３７が表出した時点で終了する。
【００４８】
（ニ）次に、ＣＶＤ法によりシリコン基板１全面に第２の多結晶シリコン膜（第２のポリシリコン膜）４０を堆積する。そして、ＣＭＰなどの平坦化処理により、シリコン酸化膜３７及び側壁酸化膜３９が表出するまで、第２のポリシリコン膜４０を除去する。以上の工程が終了した状態を図６（ｄ）に示す。
【００４９】
（ホ）次に、シリコン酸化物の等方的なエッチングによりシリコン酸化膜３７及び側壁酸化膜３９を除去して、図７（ａ）に示すような溝４２を形成する。ＲＩＥ法によりシリコン窒化膜３６及びライナー３８をエッチバックする。
【００５０】
（へ）次に、ＣＶＤ法によりシリコン窒化膜４１を基板１全面に堆積する。このとき、溝４２の内部にシリコン窒化膜４１が埋め込まれる。ＣＭＰなどの平坦化処理により、第２のポリシリコン膜４０が表出するまでシリコン窒化膜４１を除去して、溝４２に埋め込まれたダマシンゲートキャップ４１を形成する。以上の工程が終了した状態を図７（ｂ）に示す。
【００５１】
（ト）最後に、ダマシンゲートキャップ４１をマスクとして、ＲＩＥ法により第２のポリシリコン膜４０、第１のポリシリコン膜３３、ＯＮＯ膜４５、及び浮遊ゲート電極膜４４を除去する。通常の熱処理により浮遊ゲート電極膜４４及び第１のポリシリコン膜３３の後酸化を行う。以上の工程が終了した状態を図７（ｃ）に示す。そして、ＣＶＤ法によりシリコン基板１全面にシリコン酸化膜などの層間絶縁膜４３を堆積する。以上の工程を経て、図５に示すようにフラッシュ・メモリのゲート電極を製造することができる。
【００５２】
一般的に、フラッシュ・メモリにおいて、浮遊ゲート電極膜４４への電子の注入及び引き抜きを行うために、ゲート絶縁膜２及びＯＮＯ膜４５には、通常のＭＯＳＦＥＴに比べて強い電界が加えられる。浮遊ゲート電極膜４４のゲートエッジ部分の形状が尖っていると、その部分に電界が集中し、書き込み／消去のしきい電圧にばらつきが生じてしまう。従って、このエッジ部分を十分丸めるために、ある程度の高温の雰囲気において、ポリシリコン膜の後酸化処理を行う。第１の実施の形態で示した水蒸気／水素雰囲気での選択後酸化では、８００〜９００℃程度の温度しか得られないため、この場合、十分な後酸化を行うことができない。第２の実施の形態によれば、耐酸化性の弱いＷ膜３５をダマシンゲートキャップ４１により覆い、浮遊ゲート電極膜４４及び第１のポリシリコン膜３３の下部を露出させることができる。従って、Ｗ膜３５を酸化させることなく、通常の後酸化工程において十分な後酸化処理を行うことができる。従来のような選択後酸化などの特殊な処理が不要となるため、特殊な処理に要するコストを削減し、ひいては半導体装置の製造コストを削減することができる。
【００５３】
また、第２の実施の形態で示したフラッシュ・メモリのゲート電極に対して、第１の実施の形態と同様にして、シリサイド膜及びコンタクトプラグを形成することができる。つまり、シリサイデーション工程において必要となる硫酸過酸化水素処理において、ダマシンゲートキャップの継ぎ目から処理剤が侵入し、高融点金属膜が溶解されることを回避することができる。また、ダマシンゲートキャップ４１の側面と上面は実質的に垂直に交わり、その肩の部分に従来のような肩落ちがない。従って、ゲートＳＡＣ工程において、従来のようなコンタクトプラグとＷ膜３５の間のショート不良を抑制し、ゲートＳＡＣ工程のプロセスマージンを増加させることができる。
【００５４】
なお、第２の実施の形態では、Ｗ膜／ＷＳｉＮ膜／ポリシリコン膜のポリメタル構造のうち、Ｗ膜とＷＳｉＮ膜とポリシリコン膜の一部分にのみ、ダマシンゲートキャップを形成する場合について示した。第１の実施の形態で示したＭＯＳＦＥＴのゲート電極のような浮遊ゲート電極を持たないシングルゲート構造に対しても、第２の実施の形態で示したようなダマシンゲートキャップを適用することができる。この場合、十分なポリシリコン膜の後酸化処理を行えるなどの効果がある。
【００５５】
（第３の実施の形態）
第１及び第２の実施の形態においては、ポリメタルゲート電極とダマシンゲートキャップの間に、シリコン窒化膜及びライナーを形成した場合について説明したが、本発明は、これに限定されるわけではない。本発明の第３の実施の形態においては、第１の実施の形態で示したＭＯＳＦＥＴにおいて、シリコン窒化膜及びライナーを形成せずに、ポリメタルゲート電極の上面及び側面に直接、ダマシンゲートキャップを形成する場合について説明する。
【００５６】
図８は、本発明の第３の実施の形態に係るＭＯＳＦＥＴの構成を示す断面図である。ＭＯＳＦＥＴは、高融点金属膜（Ｗ膜）５とバリア膜（ＷＳｉＮ膜）４と第１の多結晶シリコン膜（第１のポリシリコン膜）３のポリメタル構造を有するポリメタルゲート電極、或いはポリメタル構造を有するワード線を有する。図１は、ＭＯＳトランジスタが有するＭＯＳＦＥＴの断面構成を示している。図８に示すように、ＭＯＳＦＥＴは、半導体基板（シリコン基板）１と、シリコン基板１の上に配置されたゲート絶縁膜（ゲート酸化膜）２と、ゲート酸化膜２の上に配置されたポリメタルゲート電極（３〜５）と、ポリメタルゲート電極（３〜５）の上面１９及び側面２０に配置されたダマシンゲートキャップ１１とを有している。
【００５７】
ダマシンゲートキャップ１１は、シリコン窒化物で構成され、方形状のポリメタルゲート電極（３〜５）を覆い隠すようなコの字型の形状を有する。また、ダマシンゲートキャップ１１は、ポリメタルゲート電極（３〜５）の上面１９に配置された部分とその側面２０に配置された部分との間に、継ぎ目が無い一体物である。つまり、従来のように、上面部分に配置された窒化膜と側面部分に配置された側壁窒化膜とが別の製造方法、製造工程により形成されたものではなく、上面部分と側面部分とを同時に一体形成された膜である。さらに、ダマシンゲートキャップ１１自体の上面２１および側面２２は、実質的に垂直に交わっている。ダマシンゲートキャップ１１は、ポリメタルゲート電極（３〜５）の上に直接配置され、図１及び図５に示したＭＯＳＦＥＴのように、シリコン窒化膜６及びライナー８は配置されていない。
【００５８】
次に、図８に示したＭＯＳＦＥＴのポリメタルゲート電極の製造方法を図９及び図１０を参照して説明する。
【００５９】
（イ）まず、シリコン基板１の上にゲート酸化膜２を形成する。第１のポリシリコン膜３を堆積する。ＷＮｘ膜４を堆積する。Ｗ膜５を堆積する。最後に、ゲートキャップ絶縁膜（シリコン酸化膜）７を堆積する。以上の成膜・堆積工程が終了した状態を図９（ａ）に示す。なお、ＷＮｘ膜４は、第１のポリシリコン膜３と反応し、シリコンとの合金膜（ＷＳｉＮ膜）に変化する。
【００６０】
（ロ）次に、シリコン酸化膜７を選択的にエッチングする。シリコン酸化膜７をマスクとして、Ｗ膜５、ＷＮｘ膜４、第１のポリシリコン膜３をエッチングする。Ｗ膜５とＷＮｘ膜４と第１のポリシリコン膜３とから成るポリメタルゲート電極が形成される。必要に応じて、水蒸気／水素の酸化／還元雰囲気において８００〜９００℃程度まで加熱して、Ｗ膜５を酸化させずに第１のポリシリコン膜を選択的に後酸化する、いわゆる選択後酸化を行う。また、図には示さないが、ポリメタルゲート電極パターンをマスクとして、イオン注入法よりポリメタルゲート電極（３〜５）が形成されていない領域のシリコン基板１の上部に選択的に不純物イオンを注入して浅い拡散領域を形成する。
【００６１】
次に、シリコン基板１全面にシリコン酸化膜９を堆積する。ＲＩＥ法によりシリコン酸化膜をエッチバックする。エッチバックは、ポリメタルゲート電極の上方のシリコン酸化膜７が表出し、ポリメタルゲート電極の側面に側壁絶縁膜（側壁酸化膜）９が形成された時点で終了する。以上の工程が終了した状態を図９（ｂ）に示す。エッチバックにより形成された側壁酸化膜９及びシリコン酸化膜９が交わる肩２７の部分は、従来技術に係るＭＯＳＦＥＴ（図１１（ｃ）参照）と同様に、肩落ちが見られる。
【００６２】
（ハ）次に、ＣＶＤ法によりシリコン基板１全面に第２の多結晶シリコン膜（第２のポリシリコン膜）１０を堆積する。そして、平坦化処理により、シリコン酸化膜７及び側壁酸化膜９が表出するまで、第２のポリシリコン膜１０を除去する。以上の工程が終了した状態を図９（ｃ）に示す。なお、第２のポリシリコン膜１０のエッチバックが終了した時点において、平坦化された表面と側壁酸化膜９の側面の接続部分２８は、実質的に垂直に交わっていることが望ましい。
【００６３】
（ニ）次に、ウェットエッチングなどのシリコン酸化物の等方的なエッチングにより、シリコン酸化膜７及び側壁酸化膜９を除去して、図１０（ａ）に示すような溝１２を形成する。
【００６４】
（ホ）次に、図１０（ｂ）に示すように、ＣＶＤ法によりシリコン窒化膜１１を基板１全面に堆積する。このとき、溝１２の内部にシリコン窒化膜１１が埋め込まれる。
【００６５】
（へ）次に、図１０（ｃ）に示すように、ＣＭＰなどの平坦化処理により、第２のポリシリコン膜１０が表出するまでシリコン窒化膜１１を除去して、溝１２に埋め込まれたダマシンゲートキャップ１１を形成する。
【００６６】
（ト）最後に、ダマシンゲートキャップ１１をマスクとして、第２のポリシリコン膜１０を除去する。イオン注入法よりポリメタルゲート電極（３〜５）及びダマシンゲートキャップ１１が形成されていない領域のシリコン基板１の上部に選択的に不純物イオンを注入して深い拡散領域１８を形成する。そして、ＣＶＤ法によりシリコン基板１全面にシリコン酸化膜などの層間絶縁膜１３を堆積する。以上の工程を経て、図８に示すようにＭＯＳＦＥＴのポリメタルゲート電極を製造することができる。
【００６７】
このようにして形成されたポリメタルゲート電極に対して、第１の実施の形態で図４を参照して示した方法により、シリサイド膜及びコンタクトプラグを形成することができる。
【００６８】
以上説明したように、本発明の第３の実施の形態によれば、ポリメタルゲート電極（３〜５）とダマシンゲートキャップ１１の間に、シリコン窒化膜及びライナーを形成しない場合においても、第１の実施の形態と同様な作用効果を相することができる。つまり、溝１２の内部にシリコン窒化物を埋め込むことでダマシンゲートキャップ１１を形成する。即ち、ダマシン法により、ダマシンゲートキャップ１１をポリメタルゲート電極（３〜５）の上面及び側面に一体形成することができる。よって、ソース／ドレイン拡散領域のシリサイド膜の形成工程で必要となる硫酸過酸化水素処理において、窒化膜の継ぎ目から処理剤が侵入し、高融点金属膜が溶解されることを回避することができる。従って、ポリメタルゲート電極の製造歩留りを向上させ、ひいては半導体装置の製造歩留りを向上させることができる。
【００６９】
また、ダマシンゲートキャップ１１の側面と上面は実質的に垂直に交わり、その肩１６の部分に従来のような肩落ちがないため、ゲートＳＡＣ工程において、従来のようなコンタクトプラグとＷ膜５の間のショート不良を抑制し、ゲートＳＡＣ工程のプロセスマージンを増加させることができる。
【００７０】
またここでは、ゲートキャップ絶縁膜としてシリコン酸化膜７を使用した場合について説明したが、本発明はこれに限定されるわけではない。シリコン酸化膜の代わりにシリコン酸窒化膜、シリコン窒化膜、或いはこれらの積層膜であっても構わない。つまり、図１０（ａ）に示した溝１２の形成工程において、Ｗ膜５、ＷＳｉＮ膜４、第１のポリシリコン膜３、及び第２のポリシリコン膜１０に対して十分なエッチング選択比を有し、溝を形成することができる膜であればよい。同様に、側壁絶縁膜として側壁酸化膜９を使用した場合について説明したが、本発明はこれに限定されることなく、その他の構成を有していても構わない。
【００７１】
【発明の効果】
以上説明したように本発明によれば、ポリメタルゲート電極を構成する高融点金属膜の酸化及び溶解を防止する半導体装置の製造方法を提供することができる。
【００７２】
また本発明によれば、ゲートＳＡＣのプロセスマージンを拡大する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＯＳＦＥＴのゲート電極部分の構成を示す断面図である。
【図２】図２（ａ）乃至図２（ｄ）は、図１に示したＭＯＳＦＥＴのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その１）。
【図３】図３（ａ）乃至図３（ｄ）は、図１に示したＭＯＳＦＥＴのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その２）。
【図４】図１に示したＭＯＳＦＥＴのゲート電極部分に対して、ソース／ドレイン拡散領域上のシリサイド膜、及びゲート電極に対して自己整合的に形成されたコンタクトプラグを付加した断面図である。
【図５】本発明の第２の実施の形態に係るフラッシュ・メモリのゲート電極部分の構成を示す断面図である。
【図６】図６（ａ）乃至図６（ｄ）は、図５に示したフラッシュ・メモリのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その１）。
【図７】図７（ａ）乃至図７（ｃ）は、図５に示したフラッシュ・メモリのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その２）。
【図８】本発明の第３の実施の形態に係るＭＯＳＦＥＴのゲート電極部分の構成を示す断面図である。
【図９】図９（ａ）乃至図９（ｃ）は、図８に示したＭＯＳＦＥＴのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その１）。
【図１０】図１０（ａ）乃至図１０（ｃ）は、図８に示したＭＯＳＦＥＴのゲート電極部分の製造方法における主要な製造工程を示す断面図である（その２）。
【図１１】図１１（ａ）乃至図１１（ｃ）は、従来技術に係るＷポリメタルゲート電極部分の製造方法における主要な製造工程を示す断面図である。
【図１２】図１２（ａ）乃至図１２（ｃ）は、従来技術に係るフラッシュ・メモリのゲート電極部分の製造方法における主要な製造工程を示す断面図である。
【図１３】図１１（ｃ）に示した従来のＷポリメタルゲート電極部分に対して、ソース／ドレイン拡散領域上のシリサイド膜、及びゲート電極に対して自己整合的に形成されたコンタクトプラグを付加した断面図である。
【符号の説明】
１    シリコン基板
２    ゲート酸化膜
３、３３    第１のポリシリコン膜
４、３４    バリア膜（ＷＳｉＮ膜）
５、３５    高融点金属膜（Ｗ膜）
６、３６    シリコン窒化膜
７、３７    シリコン酸化膜
８、３８    ライナー
９、３９    側壁酸化膜
１０、４０    第２のポリシリコン膜
１１、４１    ダマシンゲートキャップ
１２、４２    溝
１３、４３    層間絶縁膜
１４    浅い拡散領域
１５    コンタクトプラグ
１６、２７、２８    肩
１７    シリサイド膜
１８    深い拡散領域
１９、２１、２３、２５    上面
２０、２２、２４、２６    側面
４４    浮遊ゲート電極膜
４５    高誘電率膜（ＯＮＯ膜）
【図１】
0003961211.tif 000002
【図２】
0003961211.tif 000003
【図３】
0003961211.tif 000004
【図４】
0003961211.tif 000005
【図５】
0003961211.tif 000006
【図６】
0003961211.tif 000007
【図７】
0003961211.tif 000008
【図８】
0003961211.tif 000009
【図９】
0003961211.tif 000010
【図１０】
0003961211.tif 000011
【図１１】
0003961211.tif 000012
【図１２】
0003961211.tif 000013
【図１３】
0003961211.tif 000014