(57)【特許請求の範囲】
【請求項１】
複数の画素が配列され、垂直走査回路ないしは水平走査回路、または読み出し・転送駆動回路における３値の電圧レベルを出力する出力段の回路を備えた固体撮像装置であって、
前記出力段の回路が、
制御電極に第１のパルス電圧が供給され、第１の主電極が低レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、
制御電極に第２のパルス電圧が供給され、第１の主電極が中間レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、
制御電極に第３のパルス電圧が供給され、第１の主電極が高レベルの電源に接続されたｐチャネルＭＯＳトランジスタとを有し、
前記３つのＭＯＳトランジスタのそれぞれの第２の主電極が共通の出力端子に接続されて構成され、
前記３値の各電圧レベルの出力によって、前記画素が少なくとも３つの動作状態に制御されるようにして成る
ことを特徴とする固体撮像装置。
【請求項２】
前記出力端子から出力する前記中間レベルの電圧として、前記高レベルと前記低レベルの中間を境に低レベル寄りの電圧を出力する
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
複数の画素が配列され、垂直走査回路ないしは水平走査回路、または読み出し・転送駆動回路における３値の電圧レベルを出力する出力段の回路を備えた固体撮像装置であって、
前記出力段の回路が、
制御電極に第１のパルス電圧が供給され、第１の主電極が低レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、
制御電極に第２のパルス電圧が供給され、第１の主電極が中間レベルの電源に接続されたｐチャネルＭＯＳトランジスタと、
制御電極に第３のパルス電圧が供給され、第１の主電極が高レベルの電源に接続されたｐチャネルＭＯＳトランジスタとを有し、
前記３つのＭＯＳトランジスタのそれぞれの第２の主電極が共通の出力端子に接続されて構成され、
前記３値の各電圧レベルの出力によって、前記画素が少なくとも３つの動作状態に制御されるようにして成る
ことを特徴とする固体撮像装置。
【請求項４】
前記出力端子から出力する中間レベルの電圧として、前記高レベルと前記低レベルの中間を境に高レベル寄りの電圧を出力する
ことを特徴とする請求項３記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３つの電圧レベル（３値）を出力する回路を有する固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置として、例えば入射光により光電変換を行い、光電変換により得られた信号電荷を蓄積し、蓄積した電荷量に応じてチャネル電流を変調する機能を持つ画素例えば画素ＭＯＳトランジスタで構成された増幅型固体撮像装置が提案されている。
【０００３】
【発明が解決しようとする課題】
この増幅型固体撮像素子においては、暗電流をできるだけ低減させることが望まれている。暗電流には２つの原因があり、１つは画素ＭＯＳトランジスタでのホットキャリアの生成、もう１つは画素ＭＯＳトランジスタのゲート部界面、即ちゲート絶縁膜と半導体表面との界面での電子・ホールペアの生成である。
【０００４】
増幅型固体撮像素子において、画素ＭＯＳトランジスタがオフしているときは画素ＭＯＳトランジスタに微小電流が流れず、ホットキャリアの生成はない。従ってホットキャリアの生成による暗電流は生じない。しかし、電荷蓄積期間（いわゆる受光期間）においては、画素ＭＯＳトランジスタはオフ状態になっており、このオフ状態では画素ＭＯＳトランジスタのゲート部表面に電荷（電子）が注入できず、このため電子・ホールペアが生成し、このうちのホールがセンサ領域に蓄積されることによって暗電流が増すことになる。
【０００５】
この電子・ホールペアの生成による暗電流を低減するために、電荷蓄積期間において、ソース及びドレインを同電位としてゲート部に高電圧レベルを印加してゲート部界面に電荷、この例では電子を注入し、ゲート部界面での電子・ホールペアの発生を抑えることが考えられている。
しかし、ソース及びドレインを同じ低い電圧にしてゲート部に高電圧レベルを印加して、ゲート部界面に電子を注入する時、ソース〜ゲート境界とドレイン〜ゲート境界における電界の高い部分において、注入される電子が加速されホットキャリアを生成してしまい暗電流の発生を招いてしまう。つまり、ゲート部界面から発生する暗電流を抑圧するために電子を注入しようとすると、逆にホットキャリアによる暗電流が発生してしまう事になる。
この２つの暗電流の原因を同時に回避するために、ゲート部界面に電子を注入する際に、ソース〜ゲート境界とドレイン〜ゲート境界における電界をなるべく小さくするべく、画素の制御電極に与える電圧を３値にする必要がある。
【０００６】
ところで、通常、垂直走査回路から３値の電圧レベルを出力するためには、例えば図８に示すように、その各出力段のスイッチ素子（即ちＭＯＳトランジスタ）を４つ必要としていた。
【０００７】
図８は垂直走査回路の出力段を示し、各出力段は夫々スイッチ素子として２つのｐチャネルＭＯＳトランジスタ（ＰＭＯＳ１及びＰＭＯＳ２）と、２つのｎチャネルＭＯＳトランジスタ（ＮＭＯＳ１及びＮＭＯＳ２）の計４つのＭＯＳトランジスタで構成される。
各ｐチャネルＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ２、ｎチャネルＭＯＳトランジスタＮＭＯＳ１及びＮＭＯＳ２のソース電極は３値の電圧を供給する電源ＶH ，ＶM ，ＶL に接続され、ドレイン電極は出力に接続され、ゲート電極は各パルス電圧が印加される。
【０００８】
即ち、第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１のソース電極に低電圧レベルの電源ＶL が接続され、ゲート電極にパルス電圧φＬN 〔φＬN m-1 ，φＬN m ，φＬN m+1 ，‥‥〕が印加され、第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２のソース電極及び第１のｐチャネルＭＯＳトランジスタＰＭＯＳ１のソース電極に共に中間電圧レベルの電源ＶM が接続され、夫々のゲート電極にパルス電圧φＭN 〔φＭN m-1 ，φＭN m ，φＭN m+1 ，‥‥〕及びφＭP 〔φＭP m-1 ，φＭP m ，φＭP m+1 ，‥‥〕が印加され、第２のｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース電極に高電圧レベルの電源ＶH が接続され、ゲート電極にパルス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP m+1 ，‥‥〕が印加され、各ｎチャネル及びｐチャネルのＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ１及びＰＭＯＳ２のドレイン電極が出力端ｔ〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕に接続される。この出力端ｔ1 〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕から夫々垂直走査パルスφＶ〔φＶm-1 ，φＶm ，φＶm+1 ，‥‥〕が出力される。
【０００９】
この垂直走査回路の動作で３値を出力する一例として、ｍ行目の出力段について説明する。
図９に示すようなタイミングで、スイッチ素子の各ＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２，ＮＭＯＳ１及びＮＭＯＳ２のゲート電極にパルス電圧φＨP m ，φＭP m ，φＭN m ，φＬN m が供給されると、出力端ｔm から３値の垂直走査パルスφＶm が得られる。
【００１０】
垂直走査パルスφＶm に低電圧レベルの値ＶL が出力される場合は、パルス電圧φＬN m に接続されたＭＯＳトランジスタＮＭＯＳ１のみが導通状態となる。
中間電圧レベルの値ＶM が出力される場合は、パルス電圧φＭP m とφＭN m に夫々接続されたＭＯＳトランジスタＰＭＯＳ１とＮＭＯＳ２が導通状態になる。
高電圧レベルの値ＶH が出力される場合は、パルス電圧φＨP m に接続されたＭＯＳトランジスタＰＭＯＳ２が導通状態になる。
【００１１】
このように、３値を出力する垂直走査回路の場合は、１つの出力段につきスイッチ素子であるＭＯＳトランジスタを４つ使った構成になっており、素子数が多いという欠点があり、更にこの出力段を制御するのに、１つの出力段につきφＨP ，φＭP ，φＭN ，φＬN の４つのパルスが必要で、出力段を制御する回路規模も大きくなってしまう欠点があった。
【００１２】
尚、３値の駆動パルスは、ＣＣＤ固体撮像素子の垂直転送レジスタを駆動する場合にも必要となる。即ち、垂直転送レジスタ中を電荷転送する場合には、転送電極に低電圧レベルと中間電圧レベルの繰返しパルスが印加され、受光部から垂直転送レジスタに信号電荷を読み出すときには転送電極に高電圧レベルが印加される。
従って、この場合の３値を出力する回路構成は、上述と同様に４つのスイッチ素子が使用される。
【００１３】
本発明は、上述に点に鑑み、固体撮像装置の例えば走査回路あるいは読出し・転送駆動回路等において、３値を出力する出力段を構成するスイッチ素子数を低減できるようにした固体撮像装置を提供するものである。
【００１４】
【課題を解決するための手段】
本発明に係る固体撮像装置は、複数の画素が配列され、垂直走査回路ないしは水平走査回路、または読み出し・転送駆動回路における３値の電圧レベルを出力する出力段の回路を備えた固体撮像装置であって、出力段の回路が、制御電極に第１のパルス電圧が供給され、第１の主電極が低レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、制御電極に第２のパルス電圧が供給され、第１の主電極が中間レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、制御電極に第３のパルス電圧が供給され、第１の主電極が高レベルの電源に接続されたｐチャネルＭＯＳトランジスタとを有し、３つのＭＯＳトランジスタのそれぞれの第２の主電極が共通の出力端子に接続されて構成され、３値の各電圧レベルの出力によって、画素が少なくとも３つの動作状態に制御されるようにして成ることを特徴とする。
また、本発明に係る固体撮像装置は、複数の画素が配列され、垂直走査回路ないしは水平走査回路、または読み出し・転送駆動回路における３値の電圧レベルを出力する出力段の回路を備えた固体撮像装置であって、出力段の回路が、制御電極に第１のパルス電圧が供給され、第１の主電極が低レベルの電源に接続されたｎチャネルＭＯＳトランジスタと、制御電極に第２のパルス電圧が供給され、第１の主電極が中間レベルの電源に接続されたｐチャネルＭＯＳトランジスタと、制御電極に第３のパルス電圧が供給され、第１の主電極が高レベルの電源に接続されたｐチャネルＭＯＳトランジスタとを有し、３つのＭＯＳトランジスタのそれぞれの第２の主電極が共通の出力端子に接続されて構成され、３値の各電圧レベルの出力によって、画素が少なくとも３つの動作状態に制御されるようにして成ることを特徴とする。
【００１５】
【発明の実施の形態】
本発明に係る固体撮像装置は、相互に電圧レベルが異なる３つ以上の信号を出力する回路を電圧レベルの数と同じ数のスイッチ素子で構成する。
【００１６】
本発明に係る固体撮像装置は、上記回路を相互に電圧レベルが異なる３つの信号を出力し、３つのスイッチ素子で構成する。
【００１７】
本発明に係る固体撮像装置は、スイッチ素子を第１の主電極が相互に電圧レベルの異なる信号を与える３つ以上の電源に接続され、第２の主電極が出力ノードに接続されるように構成する。
【００１８】
本発明に係る固体撮像装置は、スイッチ素子を２つのｎチャネルＭＯＳトランジスタと１つのｐチャネルＭＯＳトランジスタで構成するか、又は１つのｎチャネルＭＯＳトランジスタと２つのｐチャネルＭＯＳトランジスタで構成する。
【００１９】
本発明に係る固体撮像装置の製造方法は、相互に電圧レベルが異なる３つ以上の信号を出力すると共に、電圧レベルの数と同数のスイッチ素子で構成された回路を含む固体撮像装置の製造方法であって、スイッチ素子を構成するｎチャネルＭＯＳトランジスタの相互コンダクタンスとスイッチ素子を構成するｐチャネルＭＯＳトランジスタの相互コンダクタンスとの比で計算される境界電位を境に、境界電位より低い電位を出力させるときはスイッチ素子をｎチャネルＭＯＳトランジスタで構成し、境界電位より高い電位を出力させるときはスイッチ素子をｐチャネルＭＯＳトランジスタで構成することを特徴とする。
【００２０】
以下、図面を参照して本発明の実施例について説明する。
【００２１】
図１は、Ｘ−Ｙアドレス型固体撮像装置の１つである増幅型固体撮像装置に適用した実施例である。
この増幅型固体撮像装置１は、単位画素（セル）を構成する画素トランジスタ、例えば画素ＭＯＳトランジスタ２が複数個行列状に配列され、各画素ＭＯＳトランジスタ２の第１の主電極、即ちドレイン電極が電源ＶD に共通に接続され、各行毎の画素ＭＯＳトランジスタ２の制御電極、即ちゲート電極が垂直走査回路３から走査パルスφＶ〔‥‥，φＶm+1 ，φＶm ，‥‥〕が出力される垂直選択線４に接続され、各列毎の画素ＭＯＳトランジスタ２の第２の主電極、即ちソース電極が画素信号を水平走査回路６に出力する垂直信号線５に接続されてなる。
【００２２】
水平走査回路６は、動作スイッチ（例えばＭＯＳスイッチ）７、負荷容量素子８、水平スイッチ（例えばＭＯＳスイッチ）９、水平信号線１０及び水平シフトレジスタ１１により構成される。即ち、垂直信号線５には、動作パルスφOPによって制御される動作スイッチ７を介して画素信号を保持する負荷容量素子８が接続され、負荷容量素子８と水平信号線１０との間に水平シフトレジスタ１１の水平走査パルスφＨ〔‥‥，φＨn ，φＨn+1 ，‥‥〕により制御される水平スイッチ９が接続される。
【００２３】
画素信号は、水平ブランキング期間に動作スイッチ７を介して負荷容量素子８に保持され、この負荷容量素子８に保持された画素信号は水平映像期間中に、水平シフトレジスタからの水平走査パルスφＨ〔‥‥，φＨn ，φＨn+1 ，‥‥〕により制御された水平スイッチ９が順次導通し、水平信号線１０に出力される。
【００２４】
水平信号線１０の端には、演算増幅器、例えば差動増幅器１２と、検出容量素子１３及びリセットスイッチ（例えばリセットＭＯＳスイッチ）１４により構成された水平出力回路１５が接続され、水平信号線１０に順次出力された画素信号を電圧に変換して撮像装置１の出力端子ｔout から信号を出力する。
【００２５】
水平出力回路１５では、差動増幅器１２の反転入力端子に水平信号線１０が接続され、その非反転入力端子に所定のバイアス電圧ＶB が与えられ、差動増幅器１２に並列に、即ち差動増幅器１２の反転入力端子と出力端子間に検出容量素子１３及びリセットパルスφR が印加されるリセットスイッチ１４が接続される。
【００２６】
図３Ａは行列状に配列された画素ＭＯＳトランジスタの平面図、図３Ｂは、単位画素（即ち画素ＭＯＳトランジスタ２）の半導体構造の一例を示す。
この画素ＭＯＳトランジスタ２は、第１導電型、例えばｐ型のシリコン半導体基板２１上にオーバーフローバリア領域となる第２導電型例えばｎ型半導体領域２２及びｐ型半導体領域２３が順次形成され、このｐ型半導体領域２３の表面にこれより濃度の高いｐ型半導体領域からなる、いわゆるセンサ領域２４が形成される。さらに、センサ領域２４上に例えばＳｉＯ2 等によるゲート絶縁膜２５を介して光を透過しうるリング状のゲート電極２６が形成され、そのリング状のゲート電極２６の内側及び外側に対応する領域に夫々ｎ型のソース領域２７及びドレイン領域２８が形成され、また、ドレイン領域２８の直下のｐ型半導体領域２３に、ゲート下に蓄積された信号電荷が隣接画素へ漏れ出さないようにするためのｎ型のチャネルストップ領域２９が形成されて成る。
【００２７】
この画素ＭＯＳトランジスタ２では、図３Ｂに示すように、リング状のゲート電極２６を透過した光Ｌがシリコン半導体中で光電変換して、電子・ホールのペアを発生し、このうちの一方の電荷、この例ではホールｈが信号電荷としてゲート電極２６下のｐ型センサ領域２４に形成されたポテンシャルウエルに蓄積される。この電荷（ホール）ｈにより、読み出し動作時におけるチャネル電流（即ちセンサ領域２４の表面のチャネルに流れるチャネル電流〔いわゆるソース・ドレイン間電流〕）が制御され、そのチャネル電流の変化量が信号出力となる。
【００２８】
上述の増幅型固体撮像装置１は、一例として、画素ＭＯＳトランジスタ２の制御電極に、選択状態において高レベルの電圧を印加し、非選択状態において読み出し期間に中間レベルの電圧を印加し、画素リセット期間に低レベルの電圧を印加することが要求される。そして、暗電流の低減のために、電荷蓄積期間では画素ＭＯＳトランジスタ２のソース及びドレインを同電位にした状態で制御電極に高レベルの電圧を印加することが要求される。
【００２９】
図２の駆動タイミングチャートに示すように、同図中、例えば左の水平ブランキング期間ＨBLK についてみると、この水平ブランキング期間ＨBLK の前半にｍ−１行目の画素ＭＯＳトランジスタ２から画素信号を出力し負荷容量素子８に画素信号を保持する動作、即ち読み出し動作を行うために、ｍ−１行目の垂直走査パルスφＶm-1 を高レベルにし、動作スイッチ７の制御電極に加えられる動作パルスφOPを立ち上げれば、負荷容量８に画素信号が読み出される（選択読み出し）。次に、水平ブランキング期間ＨBLK の後半では、読み出した画素ＭＯＳトランジスタ２の信号電荷をリセットするためにｍ−１行目の垂直走査パルスφＶm-1 を高レベルにしたまま、基板パルスφSUB を立ち上げ画素ＭＯＳトランジスタ２に蓄積されている信号電荷を基板に排出する（いわゆる選択リセット）。
【００３０】
一方、同じ水平ブランキング期間ＨBLK の前半に、ｍ−１行目以外の読み出しを行わない画素ＭＯＳトランジスタ（いわゆる非選択画素）２の制御電極は、図２中の垂直走査パルスφＶm とφＶm+1 で示されるように、中間レベルにして信号が読み出されないようにする（非選択読み出し）。
また、同じ水平ブランキング期間の後半に、リセットを行わないｍ−１行目以外の画素ＭＯＳトランジスタ２の制御電極は、図中の垂直走査パルスφＶm とφＶm+1 で示されるように、低レベルにして画素ＭＯＳトランジスタ２に蓄積された信号電荷がリセットされないようにする（非選択リセット）。
水平映像期間中は、水平走査パルスφＨ〔‥‥，φＨn ，φＨn+1 ，‥‥〕により制御された水平スイッチ９で負荷容量素子８に保持された画素信号が水平信号線１０に出力され、水平出力回路１５から信号ＯＵＴを出力する。
【００３１】
次に、上述のＸ−Ｙアドレス型の増幅型固体撮像装置において、垂直走査回路ないしは水平走査回路の出力が３値であるような場合の走査回路の出力段の回路構成の実施例を説明する。
【００３２】
図４は例えば垂直走査回路３の各出力段の回路構成の第１の実施例を示す。
この垂直走査回路３の各出力段は、制御電極（即ちゲート電極）にパルス電圧φＬN 〔φＬN m-1 ，φＬN m ，φＬN m+1 〕が供給され、第１の主電極（即ちソース電極）が低レベルの電源ＶL に接続された第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１と、制御電極（即ちゲート電極）にパルス電圧φＭN 〔φＭN m-1 ，φＭN m ，φＭN m+1 〕が供給され、第１の主電極（即ちソース電極）が中間レベルの電源ＶM に接続された第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２と、制御電極（即ちゲート電極）にパルス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP m+1 〕が供給され、第１の主電極（即ちソース電極）が高レベルの電源ＶH に接続されたｐチャネルＭＯＳトランジスタＰＭＯＳ１との３つのスイッチ素子で構成される。各ＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２及びＰＭＯＳ１の夫々の第２の主電極（即ちドレイン電極）は共通の出力端子ｔ〔ｔm-1 ，ｔm ，ｔm+1 〕に接続される。
【００３３】
次に、この図４の実施例の動作を図５のタイミングチャートを用いて説明する。
垂直走査パルスφＶm を例にとる。この垂直走査パルスφＶm に低レベルの値ＶL が出力される場合は、パルス電圧φＬN が高レベルで電源ＶL に接続された第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１が導通状態となり、他のパルス電圧φＭN が低レベルで電源ＶM に接続された第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２とパルス電圧φＭH が高レベルで電源ＶH に接続されたｐチャネルＭＯＳトランジスタＰＭＯＳ１とが非導通状態となる。
【００３４】
垂直走査パルスφＶm に中間レベルの値ＶM が出力される場合は、パルス電圧φＬN が低レベルで電源ＶL に接続された第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１が非導通状態となり、パルス電圧φＭN が高レベルで電源ＶM に接続された第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２が導通状態となり、パルス電圧φＨP が高レベルで電源ＶH に接続されたＰＭＯＳ１が非導通状態となる。
【００３５】
垂直走査パルスφＶm に高レベルの値ＶH が出力される場合は、パルス電圧φＬN が低レベルで電源ＶL に接続された第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１と、パルス電圧φＭN が低レベルで電源ＶL に接続された第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２とが非導通状態となり、パルス電圧φＨN が低レベルで電源ＶH に接続されたｐチャネルＭＯＳトランジスタＰＭＯＳ１が導通状態となる。
【００３６】
この第１の実施例によれば、垂直走査回路の出力が３値である場合の出力段のスイッチ素子が３個で済む上、出力段に入るパルス電圧も３種類だけでよい。このため、垂直走査回路で最も面積をとる出力段が小さくなり、また出力段の動作に必要なパルスを作る走査回路中の論理回路の規模も小さくなり、増幅型固体撮像装置の小型化に寄与する。
【００３７】
図６は第２の実施例を示す。
この第２の実施例において、前述の図４の第１の実施例と違うところは、中間レベルの電源ＶM に第１の主電極（即ちソース電極）が接続されたスイッチ素子をｎチャネルＭＯＳトランジスタＮＭＯＳ２に代えてｐチャネルＭＯＳトランジスタＰＭＯＳ２とした点である。その他の構成は図４と同様なので重複説明を省略する。
【００３８】
この第２の実施例のタイミングチャートを図７に示す。ここでは、中間レベルの電源ＶM にソース電極が接続されたｐチャネルＭＯＳトランジスタＰＭＯＳ２を制御するパルス電圧φＭP m が、第１の実施例のｎチャネルＭＯＳトランジスタＮＭＯＳ２を制御するパルス電圧φＭN m に対して反転している。他のパルス電圧φＨP m ，φＬN m は第１の実施例と同じである。
【００３９】
基本的な動作は、第１の実施例と同様である。垂直走査パルスφＶm に低レベルの値ＶL を出力するときは、電源ＶL に接続されたｎチャネルＭＯＳトランジスタＮＭＯＳ１を導通し、中間レベルの値ＶM を出力するときは、電源ＶM に接続された第２のｐチャネルＭＯＳトランジスタＰＭＯＳ２を導通し、高レベルの値ＶH を出力するとは、電源ＶH に接続された第１のｐチャネルＭＯＳトランジスタＰＭＯＳ１を導通するように、夫々のスイッチ素子、即ちｎチャネルＭＯＳトランジスタＮＭＯＳ１、第１及び第２のｐチャネルＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ２の制御電極にパルス電圧φＬN ，φＭP ，φＨP を与える。
【００４０】
この第２の実施例においても、第１の実施例と同様に、走査回路の出力が３値である場合の出力段のスイッチ素子が３個で済み、また出力段に入るパルス電圧も３種類でよい。従って、走査回路での出力段の占有面積が小さくなり、また、出力段の動作に必要なパルス電圧を作る走査回路中の論理回路の規模も小さくなり、固体撮像装置の小型化が図れる。
【００４１】
図４の第１の実施例は、中間レベルの出力電圧ＶM が高レベルと低レベルのほぼ中間より低レベル寄りである場合に有利であり、図６の第２の実施例は、逆に中間レベルの出力電圧ＶM が高レベル寄りである場合に有利である。
【００４２】
その理由は、中間レベルを出力する時に導通するスイッチ素子のオン抵抗に起因し、中間レベルの出力電圧が高レベルと低レベルのほぼ中間を境に、低レベル寄りならｎチャネルＭＯＳトランジスタの方がオン抵抗が低くなり、高レベル寄りならｐチャネルＭＯＳトランジスタの方がオン抵抗が低くなり、上記の条件下で、中間レベルを出力するスイッチ素子のサイズ（チャネル幅）を最小にできる。
【００４３】
換言すれば、例えば３値以上とした場合には、高レベルと低レベル以外の出力レベルに対応したスイッチ素子に対して、スイッチ素子を構成するｎチャネルＭＯＳトランジスタの相互コンダクタンスとｐチャネルＭＯＳトランジスタの相互コンダクタンスの比で計算される境界電位を境に、低い電位を出力するときはその中間のレベルを出力するスイッチ素子をｎチャネルＭＯＳトランジスタで構成し、前記境界電位を境に高い電位を出力するときはその中間のレベルを出力するスイッチ素子をｐチャネルＭＯＳトランジスタで構成するのがよい。
【００４４】
尚、上例では３値の電圧レベルを出力する走査回路の出力段について説明したが、３値以上の電圧レベルを出力する場合にも、そのレベルの数と同数のスイッチ素子で構成することができる。
【００４５】
また、本発明は、ＣＣＤ固体撮像装置において、垂直転送レジスタに与える３値、即ち垂直転送レジスタ内の電荷転送時の低レベル及び中間レベルと、受光部からの信号電荷を垂直転送レジスタに読み出すときの高レベルとの３値の駆動パルスを出力する出力段の回路構成にも、上述の本発明を適用できる。
【００４６】
【発明の効果】
本発明に係る固体撮像装置によれば、３つの電圧レベルを出力する回路がそのレベルの数と同じ数のＭＯＳトランジスタで構成されることにより、固体撮像装置の例えば走査回路、或いは読み出し・転送駆動回路の出力段のＭＯＳトランジスタを減らすことができる。従って、出力段の占有面積を小さくでき、同時にこのＭＯＳトランジスタを制御するパルスを作る論理回路の規模も縮小することができる。これによって固体撮像装置の小型化を図ることができる。
【００４７】
３値の電圧レベルを出力するときは、２つのｎチャネルＭＯＳトランジスタと１つのｐチャネルＭＯＳトランジスタの計３つのＭＯＳトランジスタ、又は１つのｎチャネルＭＯＳトランジスタと２つのｐチャネルＭＯＳトランジスタの計３つのＭＯＳトランジスタで回路を構成することができる。
【００４８】
中間レベルに対応したＭＯＳトランジスタを、ｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタとすることにより、その中間出力レベルを高電圧レベル寄り、又は低電圧レベル寄りにすることができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の一例を示す構成図である。
【図２】本発明に係る固体撮像装置の駆動タイミングチャートと出力波形図である。
【図３】Ａ  本発明に係る固体撮像素子の画素の概略的平面図である。Ｂ  図３ＡのＸ−Ｘ′線上の断面図である。
【図４】本発明に係る３値の電圧レベルを出力する出力段の一例を示す回路構成図である。
【図５】図４のタイミングチャートである。
【図６】本発明に係る３値の電圧レベルを出力する出力段の他の例を示す回路構成図である。
【図７】図６のタイミングチャートである。
【図８】従来例に係る３値の電圧レベルを出力する出力段の回路構成図である。
【図９】図８のタイミングチャートである。
【符号の説明】
１  増幅型固体撮像装置、２  画素ＭＯＳトランジスタ、３  垂直走査回路、４  垂直選択線、５  垂直信号線、６  水平走査回路、７  動作スイッチ、８  負荷容量素子、９  水平スイッチ、１０  水平信号線、１１  水平シフトレジスタ、１５  水平出力回路、ＰＭＯＳ１，ＰＭＯＳ２  ｐチャネルＭＯＳトランジスタ（スイッチ素子）、ＮＭＯＳ１，ＮＭＯＳ２  ｎチャネルＭＯＳトランジスタ（スイッチ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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