(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
前記メモリ装置のデータおよび他の情報を出力パッドに伝送するための内部バスと、
タイマと、
前記バスへのアクセスをイネーブルおよびディスエーブルするための手段とを含み、
前記タイマは前記内部バスを制御して、前記内部バスがメモリ装置のデータ読出の通常サイクルにおいて不活性期間にあるときに、局部補助ラインから来るメモリ装置の前記他の情報を示す情報信号を前記内部バスへと経路付け変更し、前記タイマはメモリ装置のデータ読出のサイクルに応じて、前記イネーブルおよびディスエーブル手段を第１の動作モードまたは第２の動作モードに制御して、
前記第１の動作モードにおいて、前記イネーブルおよびディスエーブル手段は前記情報信号による前記内部バスへのアクセスを許可しかつデータによる内部バスへのアクセスを否定し、
第２の動作モードにおいて、前記イネーブルおよびディスエーブル手段は前記データによる前記内部バスへのアクセスを許可しかつ情報信号による内部バスへのアクセスを否定する、不揮発性メモリ装置。
【請求項２】
第１の動作モードにおいて前記情報信号を記憶するための記憶手段をさらに含む、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記タイマは前記メモリ装置のアドレス変化検出信号を受取る第１の入力、および前記メモリ装置の読出を要求するための信号を受取る第２の入力を有する、請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記イネーブルおよびディスエーブル手段は、前記情報信号による前記内部バスへのアクセスを制御するための第１の制御手段、およびデータによる前記内部バスへのアクセスを制御するための第２の制御手段を含む、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記タイマは、前記メモリのデータを正しく読出かつ捕らえるために、前記情報信号によるバスへのアクセスを許可するよう前記第１の制御手段に信号を送るためのタイミング信号、およびデータによる内部バスへのアクセスを許可するよう前記第２の制御手段に信号を送るための読出モード信号を含む信号を生成するように適合される
、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記第１の制御手段は、情報信号を受取る第１の入力および前記タイマによって生成されたタイミング信号を受取る第２の入力を有する、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第２の制御手段は、メモリデータを受取る第１の入力および前記タイマによって生成された読出モード信号を受取る第２の入力を有する、請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記記憶手段は、前記内部バスと局部出力補助ラインとの間に結合される、請求項２に記載の不揮発性メモリ装置。
【請求項９】
バスへのアクセスをイネーブルおよびディスエーブルする前記手段は３状態回路を含む、請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記記憶手段において情報信号の記憶をイネーブルおよびディスエーブルするための手段をさらに含む、請求項２に記載の不揮発性メモリ装置。
【請求項１１】
前記記憶手段はラッチ回路を含む、請求項２に記載の不揮発性メモリ装置。
【請求項１２】
前記記憶手段は少なくとも１つのフリップフロップ回路を含む、請求項２に記載の不揮発性メモリ装置。
【請求項１３】
前記内部バスは多数のバスラインを有し、前記記憶手段は多数の記憶エレメントを含み、その記憶エレメントの数は前記内部バスのバスラインの数に等しい、請求項２に記載の不揮発性メモリ装置。
【請求項１４】
前記内部バスは多数のバスラインを有し、第２の制御手段は多数の制御回路を含み、その制御回路の数は前記内部バスのバスラインの数に等しい、請求項９に記載の不揮発性メモリ装置。
【請求項１５】
前記局部補助ラインおよび前記局部補助出力ラインは前記メモリ装置の対向する両側に配置され、前記局部補助ラインと前記局部補助出力ラインとの間のデータの伝送は前記内部バスを通して排他的に行なわれる、請求項８に記載の不揮発性メモリ装置。
【請求項１６】
前記局部補助ラインは局部補助バスを形成する、請求項１に記載の不揮発性メモリ装置。
【請求項１７】
前記内部バスは前記情報信号を前記出力パッドへと伝送するよう適合される、請求項１に記載の不揮発性メモリ装置。
【請求項１８】
不揮発性メモリ装置のためのデータ伝送方法であって、
前記不揮発性メモリ装置は、局部補助ラインから与えられ、タイマ、時分割内部バス、ならびにメモリデータおよび前記装置の内部を伝搬して前記不揮発性メモリ装置の外部へ出力される情報信号による内部バスへのアクセスを制御するイネーブル／ディスエーブル回路を有し、
前記方法は、前記タイマへの入力でアドレス変化信号を検出するステップ、
前記タイマを利用して、メモリデータを正しく読出かつ捕らえるために信号をプリセットするステップ、
前記メモリの読出サイクルの、メモリデータが正しい読出のための準備ができていない第１のステップの間、前記メモリデータの内部バスへのアクセスを阻止するステップ、
読出サイクルの第１のステップの間、前記情報信号を内部バス上で伝送するステップ、
前記情報信号の伝送後、読出サイクルの第２のステップの間、前記情報信号の内部バスへのアクセスを阻止するステップ、ならびに、
読出サイクルの第２のステップの間、前記メモリデータを内部バス上で伝送するステップを含む、方法。
【請求項１９】
前記内部バス上で伝送された前記情報信号を記憶装置内に記憶するステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
メモリ装置の読出サイクルの間、前記内部バス上の情報信号の伝送およびメモリデータの伝送が、異なった時間に、互いに排他的な態様で行なわれる、請求
項１８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、メモリから来るデータ、経路の配線に関するコード、構成データ、内部点の情報等を含むデータストリームを転送する、特に不揮発性メモリのための、時分割内部バスに関する。より特定的にはこの発明は、メモリ装置の情報の流れをよりよく管理することを可能とする、メモリの特定的なアーキテクチャに関する。
【０００２】
【先行技術の考察】
たとえばＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュメモリのような不揮発性メモリでは、装置の一方の側に配置されたＩ／Ｏパッドへと向かうデータの読出／書込のための経路を有するメモリマトリックスを含み、一方、入力（アドレス）パッドは装置の面積を最適化するために異なった位置に、たとえば反対側に配置されている、アーキテクチャが通常公知である。
【０００３】
これらの入力（アドレス）パッドはメモリのさまざまなプロセスを刺激し、これに対しＩ／Ｏパッドは出力にデータを集め、またはメモリに書込まれるべきデータを与える。
【０００４】
おそらくはＩ／Ｏ端子から非常に離れた場所にある回路部分に関し、（たとえばテストまたはトラブルシューティングのために）メモリの内部状況を、メモリ装置の外へと伝送する必要がしばしばある。
【０００５】
読出／書込経路を再構成し、特定的な動作モードを提供することもまた必要である。
【０００６】
典型的に互いに反対側に配置される構成要素間の距離が相当あるため、「専用」伝送はどのような形であれ占有面積を増大させ、メモリ装置の管理をより複雑にする。
【０００７】
したがって、所望の信号を得るために、メモリの一方の側から他方へと延びる長い接続線が必要である。各接続線は回路の機能性に不可欠な機能を果たしてはいるものの、やはり面積の消費を伴い、信頼性の問題を生み出し兼ねない。
【０００８】
実際、メモリ装置が大きくなるほど、前記接続線は長くなくてはならず、面積の占有、管理の複雑さ、および誤動作の可能性の問題を伴う。
【０００９】
したがってこの発明の目標は、装置の面積を減ずるために、メモリ装置の一方の側のパッドと他方の側のパッドとの間に結合される接続線の数を減ずることである。
【００１０】
この目標の範囲内で、この発明の１つの目的は、本来的に存在しかつ不可欠である内部伝送資源を最適に利用することである。
【００１１】
この発明の別の目的は、小型かつ柔軟なデータ伝送システムを提供することである。
【００１２】
この発明の別の目的は、メモリ装置の機能モードを標準化しかつその潜在能力を高めることである。
【００１３】
この発明の別の目的は、非常に信頼性の高い、かつ競合可能なコストで比較的容易に提供できる、メモリ装置のアーキテクチャを提供することである。
【００１４】
この目標、これらの目的、およびこの後明らかとなるであろうその他のものは、以下の特徴を有する不揮発性メモリ装置によって達成される。すなわち、前記メモリのデータおよび他の情報を出力パッドへと伝送するための内部バス、タイマ手段、および前記バスへのアクセスをイネーブル／ディスエーブルするための手段を含むメモリ装置であって、前記タイマ手段は、メモリのデータ読出の通常サイクルにおいて前記バスが不活性期間にあるときに、局部補助ラインから来るメモリ装置の情報信号を前記内部バスへと経路付け変更するために前記内部バスのタイミングを定め、前記タイマ手段は、前記イネーブル／ディスエーブル手段を駆動して、前記情報信号による、またはメモリからのもしくはメモリへのデータによる、前記内部バスへのアクセスを許可／否定する、不揮発性メモリ装置である。
【００１５】
この発明の一実施例は、不揮発性メモリ装置へと向けられる。この不揮発性メモリ装置は、前記メモリ装置のデータおよび他の情報を出力パッドへと伝送するための内部バス、タイマ、ならびにバスへのアクセスをイネーブルおよびディスエーブルするための手段を含む。タイマは内部バスを制御して、メモリ装置のデータの読出の通常サイクルにおいて前記内部バスが不活性期間にあるときに、局部補助ラインから来るメモリ装置の情報信号を前記内部バスへと経路付け変更する。タイマはイネーブルおよびディスエーブル手段を制御して、第１の動作モードにおいては情報信号による内部バスへのアクセスを許可しかつデータによる内部バスへのアクセスを否定し、前記タイマはイネーブルおよびディスエーブル手段を制御して、第２の動作モードにおいてはデータによる内部バスへのアクセスを許可しかつ情報信号による内部バスへのアクセスを否定する。
【００１６】
この発明の別の実施例は、タイマ、時分割内部バス、ならびに、装置の情報信号およびメモリデータによる内部バスへのアクセスを制御するイネーブル／ディスエーブル回路を有する、不揮発性メモリ装置のためのデータ伝送方法に向けられる。この方法は、タイマへの入力においてアドレス変化信号を検出するステップ、メモリデータを正しく読出かつ捕らえるための信号をタイマを利用してプリセットするステップ、メモリの読出サイクル中、メモリデータが適正な読出のための準備ができていない第１のステップにおいては、メモリデータの内部バスへのアクセスを阻止するステップ、読出サイクルの第１のステップ中に情報信号を内部バス上で伝送するステップ、前記情報信号の伝送後、読出サイクルの第２のステップ中には情報信号の内部バスへのアクセスを阻止するステップ、ならびに読出サイクルのそのステップ中に前記メモリデータを内部バス上で伝送するステップを含む。
【００１７】
この発明の別の実施例は、以下のものを有するメモリに向けられる。すなわち、メモリデータを記憶するメモリモジュール、メモリに書込まれるべきメモリデータを受取りかつメモリから読出されるメモリデータを与える入出力ポート、入出力ポートに結合された内部バス、少なくとも１つの情報信号を含む少なくとも１つの補助入力ライン、ならびに、第１の動作モードにおいては入力バスが補助入力ラインへと結合されて情報信号を受取り、第２の動作モードにおいては入力バスがメモリモジュールに結合されて入力バスおよびメモリモジュール間でメモリデータを伝送するように、メモリが少なくとも第１の動作モードおよび第２の動作モードのうち１つで動作するように制御する制御回路を有する、メモリである。
【００１８】
この発明の別の実施例は、以下のものを含むメモリへと向けられる。すなわち、メモリデータを記憶するメモリモジュール、メモリへと書込まれるべきメモリデータを受取りかつメモリから読出されるメモリデータを与える入出力ポート、入出力ポートに結合された内部バス、少なくとも１つの情報信号を含む少なくとも１つの補助入力ライン、ならびに、第１の動作モードにおいては入力バスが補助入力ラインに結合されて情報信号を受取り、かつ第２の動作モードにおいては入力バスがメモリモジュールに結合されて入力バスとメモリモジュールとの間でメモリデータを伝送するように、メモリを少なくとも第１の動作モードおよび第２の動作モードのうちの１つで動作するように制御するための手段を含む、メモリである。
【００１９】
この発明の別の実施例は、入力バス、記憶モジュール、および補助入力ラインを有するメモリ内でデータを転送する方法へと向けられる。この方法は、補助入力ラインを入力バスへと結合するステップ、データを補助入力ラインから入力バスへと転送するステップ、入力バスをメモリモジュールへと結合するステップ、およびデータを入力バスとメモリモジュールとの間で転送するステップを含む。
【００２０】
【詳細な説明】
図を参照して、この発明に従ったデータバスのアーキテクチャは以下のとおりである。
【００２１】
図１は、この発明の一実施例に従ったメモリのアーキテクチャを示したものである。ここで参照番号１および２は不揮発性メモリを構成するハーフ・マトリックスを表わす。参照番号３は内部バスであって、これは、メモリのハーフ・マトリックスから、内部バス３に接続された出力バッファ４へとデータを伝送する。今後内部バスは、その基本的かつ置換不可能な機能を指摘するためにデータバスと呼ぶ。
【００２２】
出力バッファ４の数は、メモリのハーフ・マトリックス１および２のビットの数に等しく、この場合各ハーフ・マトリックスにつき８である。
【００２３】
参照番号５は、イネーブル／ディスエーブル構造を表わし、これは、３状態形回路によって有利に提供され、かつ、メモリのハーフ・マトリックス内に存在するセンスアンプ（図示せず）とデータバス３との間に接続される。
【００２４】
前記３状態構造５の数は、データバス３内に存在するラインの数に等しい。
参照番号５′は同様の３状態構造を表わすが、これはしかし外部ソースのデータバス３との通信のイネーブル／ディスエーブル専用である。
【００２５】
異なったソースから来る、システムの情報を搬送するデータラインが、図１に参照番号７で示される。これらのデータラインは局部的（ローカル）である。すなわち、それらは局部回路またはメモリマトリックスの入力（アドレス）パッドに配置され、メモリハーフ・マトリックス１および２に沿って延びてはいない。前記データラインは必ずしもバスとは限らない。
【００２６】
データ記憶手段は、たとえばラッチ型回路６により便宜的に設けられているが、これは、データバス３に接続され、ライン７から来る情報データを得るために、ライン７と類似のデータライン７′とデータバス３との間のインタフェースとして作用する。これらのラインはこの場合やはりローカルである。すなわち、それらはメモリマトリックスの出力側に限られる。
【００２７】
メモリ手段６はたとえばフリップフロップによっても実現可能である。
図１に示されるラッチ６の数は、データバス３のラインの数に等しいが、ラッチの数はスペースの占有を最適化するためにより少なくてもよい。
【００２８】
タイマ８は、２進構造によって有利に構成されるが、これは、３状態構造５、ラッチ６の充電、および出力バッファ４のイネーブルの管理のために備えられる。
【００２９】
タイマ８は信号ＰＣ（プリチャージ）および信号ＥＱ（等化）を生成する。
図１はまた、データライン９、１０および１１を示すが、これらはそれぞれメモリ内に通常存在する信号の伝送専用である。ライン９は信号ＲＭ（読出モード）専用、ライン１０は信号ＰＣ（プリチャージ）専用、ライン１１は信号ＥＱ（等化）専用である。
【００３０】
信号ＥＱはデータバス３上に送られるべきデータを捕らえる。
信号ＲＭは、メモリマトリックスからデータバス３上に届くデータのダウンロードのためのステップの開始を示し、信号ＰＣは、読出回路のプリチャージに加えて、読出動作に関連する、ラッチ６に記憶されるべきデータをサンプリングする。信号ＲＭは３状態構造５への入力を構成する。
【００３１】
再びタイマ手段８を参照して、メモリの読出サイクルを制御するための付加的な信号が示される。すなわち、信号ＡＴＤ（アドレス変化検出、これは通常メモリ内に存在する）、信号ＲＥＡＤ、および信号ＳＥＮＤである。
【００３２】
信号ＳＥＮＤは、バースト信号ＡＴＤと相関関係にあるタイミング信号である。
【００３３】
タイマ８は、信号ＲＥＡＤ（メモリの読出要求）および信号ＡＴＤｎを受取り、信号ＲＭおよび信号ＳＥＮＤが信号ＰＣおよび信号ＥＱとともに生成される。
【００３４】
より詳細には、信号ＲＥＡＤおよび信号ＡＴＤｎは、信号ＥＱとともに、インバータ３７によって反転され、ＮＡＮＤゲート３５の入力に送られ、その出力は、インバータ３６を通過して信号ＲＭを生成する。
【００３５】
信号ＲＥＡＤおよび信号ＰＣは、インバータ３８によって反転され、ＮＡＮＤゲート３９を通過して、そこから信号ＳＥＮＤが生成される。
【００３６】
特定的には、信号ＲＭ、ＥＱ、およびＰＣは、それら自身の専用ラインを有してメモリの出力側へと伝搬するのに対し、信号ＳＥＮＤはデータライン７上に存在するデータとともに３状態構造５′（この場合、各ハーフ・マトリックスにつき１つ）に送られ、データバス３上で伝搬する。
【００３７】
図２を参照して、ここではＤＡＴＡ−ＩＮと称される、システム情報に関するデータおよび信号ＳＥＮＤを受取り、データバス３上にデータを生成する、３状態構造５′の一例が示される。
【００３８】
前記従来的構造は、Ｐ型トランジスタ１２および１３、それぞれがＰ型トランジスタおよびＮ型トランジスタによって形成された２パストランジスタ１５および１６、Ｎ型トランジスタ１４および１８、ならびにインバータ１７を含み、これらは図に示されるように接続される。
【００３９】
図４（Ａ）および（Ｂ）は、３状態回路５および５′の別の例を示す。
図３は、データバス３によって送られる、システムデータに関する信号ＤＡＴＡを受取る、ラッチ回路６を示す。３状態回路６′はラッチ回路６の入力に接続される。ラッチ回路６′は、データバス３から届く信号ＤＡＴＡ、およびプリチャージ信号ＰＣを受取り、かつ、信号ＤＡＴＡを適宜ラッチ回路６へと提供する。
【００４０】
３状態回路６′は、＋５Ｖの電源電圧ＶDDに接続されたドレイン端子と、インバータ２０を介して適切に反転された信号ＰＣを受取るゲート端子と、Ｐ型トランジスタ２１のドレイン端子に接続されたソース端子とを有するＰ型トランジスタを含む。Ｐ型トランジスタ２１のソース端子は、Ｎ型トランジスタ２２のドレイン端子へと接続される。
【００４１】
トランジスタ２１および２２のゲート端子には、信号ＤＡＴＡが供給される。トランジスタ２２のソース端子は、トランジスタ２３のドレイン端子に接続され、トランジスタ２３のゲート端子には、信号ＰＣが供給され、そのソース端子は、接地される。
【００４２】
上述の３状態構造６′によって与えられる信号（ＤＡＴＡ）は、ラッチ回路６へと送られるが、これは、２つのＰ型トランジスタ２４および２５、ならびに２つのＮ型トランジスタ２６および２７からなる。回路６からの出力信号はライン７′へと送られる。
【００４３】
図５は、従来型のアーキテクチャを有する不揮発性メモリのための通常読出サイクルにおけるさまざまな信号のタイミングチャートであり、一方図６は、この発明に従ったアーキテクチャを有し、データバス３の時分割管理を伴う、不揮発性メモリのための読出サイクルにおけるさまざまな信号のタイミングチャートである。これら２つの図は、この発明に従った不揮発性メモリの動作を記載する際に、詳細に説明される。
【００４４】
上の図を参照して、この発明に従った、時分割データバスを有する不揮発性メモリ装置の動作は以下のとおりである。
【００４５】
この発明に従ったメモリ装置の動作をよりよく理解するには、従来のメモリ装置の通常の読出サイクルを説明する必要がある。この点に関して最良の説明を提供する図が、図５および図６である。
【００４６】
メモリの通常の読出サイクルには、以下の３つの基本的なインタバルがある。すなわち、
−アドレスの変化を認識することにより読出を活性化するための第１のインタバル、これは制御パルスＡＴＤ（反転された信号ＡＴＤ、すなわちＡＴＤｎが図５に示される）によって行なわれる。
【００４７】
−伝搬および、その作業点において読出動作により影響を受けるノードをプリセットするための第２のインタバル、これは、データの正しい読出のために必須の２つの信号、すなわちＰＣおよびＥＱをセットすることによりなされる。
【００４８】
−更新データを評価、キャプチャリング、および出力パッドへ送るための第３のインタバル。
【００４９】
これらの３つのインタバルのうち、実際のデータ伝送のためにデータバス３を唯一必要とするのが第３のインタバルである。メモリの読出サイクルを実行するには、３つの信号ＡＴＤ、ＰＣ、およびＥＱが必須である。
【００５０】
図５は、従来のメモリ装置の信号のタイミングチャートであり、これは、前記３つの信号のタイミングを、アドレスＡＤＤの変化の結果として示す。したがって、パルス化信号ＡＴＤｎによって示されるＡＤＤの変動により、信号ＰＣおよび信号ＥＱがセットされる。
【００５１】
図に示されるように、信号ＤＡＴＡを伝送するデータバス３は、参照番号３０を付されたあるタイムスライスでのみ使用され、一方３１で示された他のタイムスライスでは、それは使用されないままである。
【００５２】
バス３に対して外部的であるデータライン上の信号の伝送は、データバスの動作と並行して行なわれる。これらのラインは、システムの状態に関する情報を提供する信号を、メモリの一方の側から他方の側へと伝送する。伝送される信号はたとえば、
−冗長メッセージ（ＲＥＤ）
−冗長とされた出力のためのリスクランブリングコード（ＲＯＣ、冗長排除コード）
−バイト識別子
−製造者コード（ＭＣ）
−特殊な動作モード（ベリファイ）
−たとえばＤＭＡ（ダイレクトメモリアクセス）のようなテスト手順、である。図５の参照符号ＩＳＴＲおよびＣＯＮＦはそれぞれ、メモリデータのための指示信号および構成信号を包括的に示す。
【００５３】
これより、上の補助ラインによって伝送される信号に関して、信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲについて述べる。これらは、前記信号をメモリ装置の一方の側から他方の側へと搬送する。
【００５４】
図１で示された、メモリ装置の一方の側にある補助ライン７および他方の側にある７′を定義するために使われた「ローカル」という用語とは対照的に、前記補助（すなわちデータバス３に付加的な）ラインは、従来のメモリ装置においてはグローバルと定義付けることができる。
【００５５】
図６は、図５に示された信号の、この発明に従ったメモリ装置の場合のタイミングのチャートである。
【００５６】
この発明に従ったメモリ装置において、データバス３は、それが通常不活性である期間３１中に信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲを伝送するのにそのバスを使えるように、通常の読出サイクル中適切にタイミングを定められるので、メモリ装置の入力側を出力側に接続する補助ラインを有する必要がなくなる。
【００５７】
データバス３は、タイマ８によって、メモリ装置内に通常存在するタイミング信号ＡＴＤ、ＰＣ、およびＥＱを利用することにより、信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲを伝送するのに使用される。
【００５８】
信号ＡＴＤは、メモリの読出サイクルの開始時点において、以下の効果を有する。すなわち：
−信号ＰＣおよびＥＱをプリセットする（このステップは上述のインタバルの第２に対応する）；
−データバス３の不活性期間中、すなわち、メモリマトリックスのデータを確実に読出して前記バスによって伝送することが可能になる前に、そのデータバスを利用することができるように、メモリマトリックス（特定的にはセンスアンプ、図示せず）をデータバス３に接続する構造５を３状態モードにセットし、バスコントロールを不活性化する；
−ライン７から来る信号ＣＯＮＦ、ＩＳＴＲ、およびＲＯＣを入力に受取るイネーブル構造５′を３状態モードに保持する、という効果である。前記構造５′は、前記信号をメモリ装置の他方の側に配置された対応するライン７′に伝送する、データバス３をほぼ制御する。
【００５９】
タイムインタバル３１はしたがって、データバス３上で信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲを伝送するのに使用される。
【００６０】
信号ＰＣは読出動作によって影響を受けるノードをプリチャージするという通常の機能に加えて、データバス３上に存在するデータをサンプリングして、ラッチ６における充電時間を決定する。信号ＰＣはまた、３状態構造５′を高インピーダンスにプリセットして、参照番号３０を付されたインタバル中にメモリマトリックス１および２から来るデータを伝送するためにデータバス３を開放する。
【００６１】
タイマ８の動作の詳細は以下のとおりである。
信号ＡＴＤｎにバースト変化が生じて前記信号がハイからローになると、信号ＰＣおよび信号ＥＱがローからハイへと切換わる。同様に、前記信号のスイッチングに遅れて、信号ＳＥＮＤがローからハイへと切換わり、信号ＲＥＡＤもまたさらに遅れてローからハイへと切換わる。
【００６２】
信号ＳＥＮＤのスイッチングによって、信号ＲＯＣ＋ＣＯＮＦ＋ＩＳＴＲを搬送する局部ラインとデータバス３との間の接続がイネーブルされ、メモリの読出サイクルの第１のステップ中に前記信号がデータバス３上で伝送される。
【００６３】
このため３状態形のイネーブル構造５′は、この場合例示のためにＲＯＣ、ＩＳＴＲ、およびＣＯＮＦで示される情報信号、ならびに信号ＡＴＤ（この場合ＡＴＤｎ）に関連するタイミング信号ＳＥＮＤを、入力に受取る。
【００６４】
信号ＳＥＮＤがローであるとき、したがってＡＴＤｎがハイでＰＣおよびＥＱがローであるとき、トランジスタ１２はオン、トランジスタ１８はオン、パストランジスタ１５および１６はオフ、ならびにトランジスタ１３および１４はオフとなる。したがって、構造５′は高インピーダンスになり、局部バス７と内部バス３との間の接続は中断される。
【００６５】
図２で、３状態構造に入るデータはＤＡＴＡ−ＩＮの符号を付されているが、これは、前記構造が３状態構造５′および３状態構造５と類似しているためである。したがって、前者では、ＤＡＴＡ−ＩＮは、情報信号ＲＯＣ、ＩＳＴＲ、およびＣＯＮＦを表わし、一方後者では、メモリマトリックスから来るデータを表わし、図５および図６中ではＤＡＴＡと示される。３状態構造５では、信号ＳＥＮＤを受取るのではなく、信号ＲＭ（読出モード）を受取る。信号ＲＭはマトリックスのデータをデータバス３上にダウンロードするためのステップを指定する。
【００６６】
したがって、ＳＥＮＤがローである場合、データバス３へのアクセスは、情報信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲには否定され、許可されるのは明らかにメモリマトリックス１および２のデータＤＡＴＡであって、これはインタバル３０中に伝送される。したがってこの場合信号ＲＭはハイであり、そのためメモリマトリックスから来るデータがデータバス３上を伝搬する（図６のインタバル３０）。
【００６７】
反対に、ＡＴＤｎがハイからローへのバースト変化を有するたびに、信号ＳＥＮＤがローからハイへと切換わると、信号ＰＣおよびＥＱがハイになり、以下の動作が３状態構造５′で行なわれる。すなわち、トランジスタ１２および１８がオフになり、トランジスタ１５および１６がオンになり、２つのトランジスタの１つ１３または１４がそれぞれ「１」または「０」のデータアイテムに従ってオンになる。そこで、前記データバスが不活性（図６のインタバル３１）であるときに、構造５′によって、入力にあるデータ、すなわち、信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲのデータバス３への移行がイネーブルされる。
【００６８】
データバス３でメモリマトリックス１および２とインタフェースする、類似した３状態構造５は、実際、高インピーダンスである。これは、入力の信号ＲＭがロー（すなわち、マトリックスデータ読出モードがまだ規定されていない）だからである。
【００６９】
上述の３状態構造５および５′においては、入力信号の反転が行なわれる。すなわち、もしハイのＤＡＴＡ−ＩＮ（これは、記載されたように、ある場合にはＤＡＴＡに対応し、また他の場合にはＲＯＣ＋ＣＯＮＦ＋ＩＳＴＲに対応する）が入力に発生すると、ローのＤＡＴＡが出力に、データバス３上に現れる。逆もまた同様である。
【００７０】
この反転はもちろん、この発明に従ったメモリ装置の実現に不可欠なものではないが、ここでは便宜上実施のために使用されている。もし反転が不要であれば、３状態構造５および５′は、当業者に理解されるように、反転を防ぐよう修正されてもよい。
【００７１】
信号ＰＣは、データバス３上に存在するデータをサンプリングして、ラッチ６内におけるその充電時間を決定する。したがって、もしＰＣがハイである場合、ラッチに入力される信号ＤＡＴＡが前記ラッチを構成し、さもなければ、もしＰＣがローである場合は、信号ＤＡＴＡはラッチにとっては「透明」である。第１の場合には、データはライン７′に送るためにラッチ６内で充電され、一方第２の場合にはそれらは無視される。
【００７２】
実際に、この発明に従った時分割バスを有するメモリ装置が、意図される目標を完全に達成することがわかっている。なぜならこれは、読出サイクル中の適切なタイミングによって、多数の内部機能のために同じデータバス３を使用するからである。
【００７３】
このようにして、メモリマトリックスから来るデータと情報データとの両方を同じバス上で転送することが実際に可能となる。タイミングを使用して、データバス３が不活性であるタイムインタバルを利用して前記データを伝送し、その後メモリデータの伝送のためにバスを開放するのである。
【００７４】
これにより、情報データを転送するのにメモリの一方の側から他方の側へと延びる長い接続線を使用することが避けられ、結果として信頼性、面積の占有、および検査作業に関して利点がもたらされる。
【００７５】
データバスを時間決めするのに使用される信号は、信号ＡＴＤ、ＰＣ、およびＥＱであり、これらはメモリの通常の読出サイクルにおいて必須のものであって、したがって装置内に常に存在する。
【００７６】
結果としてもたらされるのが、非常にコンパクトかつ柔軟であってデータバス３を最大限に利用する、伝送システムである。
【００７７】
このように着想された装置は、多数の修正および変形がなされ得るが、それらすべてはこの発明の概念の範囲内である。
【００７８】
したがって、たとえばデータライン７および７′は、上述の構成のいかなる詳細も修正することなく、補助データバスとして構成されてもよい。
【００７９】
情報信号は、ラッチ６内に記憶されるのに加えて、ラッチ６がデータバス３に接続されているため、出力バッファ４へと送られてもよい。
【００８０】
データバス３を構成するラインもまた、ラインを複数のグループにグループ分けして、データバスに多数の意味レベルを割当てるように使用されてもよい。換言すれば、複数のグループを１つの製品として組合せることにより、バスのラインの一部分を使用して同じ組合せの意味を修正することが可能となり、これにより、デコーディング方法を用いて、第１のグループの誘導によって第２のグループの各々の特定的な構成に、異なった選択または活性化を割当てることが可能となる。
【００８１】
データバスからいくつかのラインを取り去ることによって生じる不利は、他のラインに割当てることのできる意味レベルをかなり拡張することができるという可能性によって大いに埋め合わせられる。
【００８２】
最後に、すべての詳細はさらに、他の技術的に等価のエレメントと置換が可能である。
【００８３】
実際に、用いられる材料は、それらが特定的な使用と両立できる限り、同様に寸法もまた、当該技術要件および技術水準に従っていかなるものでもよい。
【００８４】
この発明の少なくとも１つの具体的な実施例を説明したので、さまざまな代替、修正および改善が、当業者には容易に思い浮かぶであろう。そのような代替、修正および改善は、この発明の精神および範囲内とする。したがって、上記の説明は例示でしかなく、限定を意図するものでない。この発明は、前掲の請求の範囲に定義されるように、およびその等価物のみに限定される。
【図面の簡単な説明】
【図１】この発明に従ったメモリ装置のアーキテクチャの模式図である。
【図２】図１に示されたアーキテクチャに使用される３状態バッファの回路の実施例を示す図である。
【図３】図１に示されたアーキテクチャに使用される３状態バッファを有するラッチ回路の回路実施例を示す図である。
【図４】多重装置および３状態バッファの実施例を示す図であって、（Ａ）は図２に示された回路と同じ機能を有する多重装置の実施例を示す図であって、（Ｂ）は図２に示されたものと等価の、３状態バッファの別の実施例を示す図である。
【図５】従来のアーキテクチャを有するメモリ装置の、信号のタイミングのチャート図である。
【図６】この発明に従ったメモリ装置の、信号のタイミングのチャート図である。
【符号の説明】
１  ハーフ・マトリックス
２  ハーフ・マトリックス
３  内部バス
４  出力バッファ
５  イネーブル／ディスエーブル構造
８  タイマ
【図１】
0003930937.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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