(57)【特許請求の範囲】
【請求項１】
入力された８×８画素の画像信号に対する１次元目の離散コサイン変換処理結果を転置して８画素単位で出力する転置手段と、
前記入力された８×８画素の画像信号と前記転置手段の出力とを８画素単位で切り替えて、８画素分の１次元の離散コサイン変換処理を行う一つの離散コサイン変換処理手段と、
前記離散コサイン変換処理手段による１次元目の変換結果を前記転置手段に出力する出力手段と、
を備える離散コサイン変換処理装置。
【請求項２】
入力された８×８画素の画像信号の２次元離散コサイン変換係数に対する１次元目の逆離散コサイン変換処理結果を転置して８画素単位で出力する転置手段と、
入力された前記２次元離散コサイン変換係数と前記転置手段の出力とを８画素単位で切り替えて、８画素分の１次元の逆離散コサイン変換処理を行う一つの逆離散コサイン変換処理手段と、
前記逆離散コサイン変換処理手段による１次元目の変換結果を前記転置手段に出力する出力手段と、
を備える逆離散コサイン変換処理装置。
【請求項３】
１次元目と２次元目の処理を８画素単位で交互に切り換えながら８画素単位で１次元の離散コサイン変換または１次元の逆離散コサイン変換を行う単一の８点変換処理回路により、８×８画素の２次元離散コサイン変換または逆離散コサイン変換の処理を行なう事を特徴とする離散コサイン変換処理装置・逆離散コサイン変換処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データの圧縮や伸張でよく使われる離散コサイン変換（ＤＣＴ）装置及び逆離散コサイン変換（ＩＤＣＴ）装置に関し、特に１次元分の変換処理回路で２次元の変換処理を行なう離散コサイン変換処理装置や逆離散コサイン変換装置に関する。
【０００２】
【従来の技術】
デジタルＴＶ放送等の画像圧縮では離散コサイン変換（ＤＣＴ）が使用される。従来は、高い動作クロック周波数の使用が困難であったが、ＬＳＩの動作クロックの高周波数化が進み、ハイビジョンの画像圧縮伸張においても、１次元分のＤＣＴやＩＤＣＴ演算の単一回路を２回使用して２次元変換処理が可能になってきた。この様な回路構成で回路規模を削減する事で、ＬＳＩの小型化による低価格化が可能になる。
【０００３】
しかし、１点（画素または係数）単位や２点単位等の様に８点未満のデータ入力毎に、１次元目の処理と２次元目の処理を切り換えると、１次元目と２次元目の両方の途中演算結果を保持するレジスタが１次元分の変換処理回路の中に必要となり、必要なレジスタの規模は２次元分の変換回路を持つ場合と大差無く、回路規模の削減効果が小さい。
【０００４】
また、図１８は、１クロック毎に２データずつ入力され、８点変換処理したデータを１クロック毎に２データずつ出力する８点変換処理回路を用いて、１ブロック単位で１次元目の処理と２次元目の処理を切り換える例であるが、演算による出力遅延として７クロック程度必要であり、転置出力が可能になるのは１次元目のデータ入力が完了して４クロック程度後になる。即ち、１ブロックの変換処理を行なう度に４クロックの無効動作期間が生じる。また、転置用メモリの書き込み（１次元変換出力）と読み出し動作（２次元変換入力）が４クロック程度同時に発生する為に、転置用メモリとして２ポートのＲＡＭ（ランダムアクセスメモリ）を使用する必要があり、転置メモリの面積が小さくならない。また、この場合の入出力は１ブロック単位で間欠的になるが、入出力が１クロック毎に１データとなる様に平滑化する為には、入出力にそれぞれ３２係数分のメモリが必要である。
【０００５】
図１９は、１ブロック単位で１次元目の処理と２次元目の処理を切り換えて、転置メモリとして１ポートのＲＡＭの使用を可能にしてＲＡＭ面積を半減する例である。ここでは転置メモリの書き込みと読み出しが同時に発生しない様に、転置メモリの読み出し開始を図１８の例に比べてさらに４クロック遅らせており、１ブロック毎に必要な無効動作期間が８クロックになり、動作効率の低下を生じる。また、図１８の例と同様に、入出力が１ブロック単位で間欠的になるが、入出力が１クロック毎に１データとなる様に平滑化する為には、入出力にそれぞれ３２係数分のメモリが必要である。
【０００６】
図２０は、２ブロック単位で１次元目の処理と２次元目の処理を切り換えて、１ブロックの処理毎に生じる無効動作期間を無くす例である。しかしこの場合は、２ブロック毎に１次元目と２次元目の処理を切り換える為に転置メモリとして２ブロック分のデータ容量が必要であると共に、図１８の例と同様に読み出し動作と書き込み動作が同時に発生する為に転置メモリとして２ポートのＲＡＭを使用する必要があり、転置メモリ面積が図１９の例の４倍程度になる。この場合、入出力が２ブロック単位で間欠的になるが、入出力が１クロック毎に１データとなる様に平滑化する為には、入出力にそれぞれ６４係数分のメモリが必要である。
【０００７】
この様に１ブロック単位や２ブロック単位で１次元目の処理と２次元目の処理を切り換える場合には、書き込みと読み出しを同時に行なう為に転置ＲＡＭの面積が削減できなかったり、動作効率が低下したり、入出力が定常的に間欠的にならない様にする為に入出力に多くのデータメモリが必要であった。即ち、１次元分の変換処理回路は大きくならないが、転置用ＲＡＭ等の規模が増大したり、動作効率が低下すると言う問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は、離散コサイン変換処理装置または逆離散コサイン変換処理装置等の直交変換処理装置において、ブロックデータを所定間隔で入力できない場合においても動作効率の低下が少なく、２次元の直交変換処理を小規模な回路で実現可能にする事を目的とする。
【０００９】
【課題を解決するための手段】
本発明は、１次元目と２次元目の処理を８点単位で交互に切り換えて、８×８点の離散コサイン変換処理または逆離散コサイン変換処理を行なう事により、単一の変換処理回路の規模増大を抑え、転置用ＲＡＭ等の回路規模の半減も可能にする。
【００１０】
【発明の実施の形態】
以下に本発明を詳細に説明する。
【００１１】
図１は、本発明の一実施形態を示すブロック図で、８×８点ＤＣＴ処理と８×８点ＩＤＣＴ処理を同一の８点変換処理回路で実現する２次元直交変換処理装置である。また、図２は、この制御方法による動作の概要を示すものである。
【表１】
0003934290.tif 000002
【表２】
0003934290.tif 000003
表１は、  ＤＣＴ処理時にこの装置に入力される８×８点の画素配列の入力順序を示す表であり、｛ｘ０，  ｘ１，・・・，  ｘ６，  ｘ７｝は水平方向の画素位置を示し、｛ｙ０，  ｙ１，・・・，  ｙ６，  ｙ７｝は垂直方向の画素位置を示し、表２は、この装置によりＤＣＴ処理して出力される変換結果（８×８点のＤＣＴ係数）の出力順序を示す表であり、｛ｆ０，  ｆ１，・・・，  ｆ６，ｆ７｝は水平方向の周波数成分を示し、｛ｇ０，  ｇ１，・・・，  ｇ６，  ｇ７｝は垂直方向の周波数成分を示す。尚、ｆ０成分及びｇ０成分は水平及び垂直方向のＤＣ成分を意味し、ｆ７成分及びｇ７成分は水平及び垂直方向の８点ＤＣＴの最高周波数成分を意味する。また、表３は、  ＩＤＣＴ処理時にこの装置に入力される８×８点のＤＣＴ係数の入力順序を示す表であり、表４は、この装置によりＩＤＣＴ処理して出力される変換結果（８×８点の画素配列）の出力順序を示す表である。
【表３】
0003934290.tif 000004
【表４】
0003934290.tif 000005
この２次元直交変換処理装置の入力端子１００には、ＤＣＴ処理の場合には画素配列が表１に示す様な順序で１クロック毎に１データずつ入力され、ＩＤＣＴ処理の場合にはＤＣＴ係数が表３に示す順序で１クロック毎に１データずつ入力される。入力処理部１は、図２に示す様に入力端子１００から１データずつ入力されるデータｄｔｉ［１１：０］を１クロック毎に２データずつ（ｉｄｏ［３１：０］として）４クロック期間連続して出力し、次の４クロック期間は転置処理部４から１クロック毎に２データずつ（ｒｄｏ［３１：０］として）出力されるデータを選択してｉｄｏ［３１：０］として出力する。
【００１２】
この例の８点変換処理回路２は、１クロック毎に２データずつ入力されると、８点変換処理したデータを１クロック毎に２データずつ出力するもので、図２の例ではこの部分での入出力遅延（ｉｄｏとｏｄｉの入出力遅延差）を７クロックとしている。
【００１３】
出力処理部３は、８点変換処理回路２から１クロック毎に２データずつ連続して入力される１次元変換処理後のデータ（ｏｄｉ［３１：０］）を、転置処理部４に対して１クロック毎に２データずつ（ｒｄｉ［３１：０］として）４クロック期間毎に連続出力すると共に、次の４クロック期間に連続して２データずつ８点変換処理回路２から入力される２次元処理後の８データに対して四捨五入処理し、出力端子３０５から１クロック毎に１データずつ（ｄｔｏ［１１：０］として）８クロック期間で出力する。
【００１４】
転置処理部４は、１クロック毎に２データずつ（ｒｄｉ［３１：０］として）４クロック期間毎に連続して書き込まれた６４個のデータを転置処理して、１クロック毎に２データずつ４クロック期間毎に連続して読み出す。図２の例では、ここで使用される転置用メモリの読み出しデータは読み出し制御信号に対して１クロック遅延するものであり、メモリ制御としてｒｄｉ［３１：０］の書き込み動作とｒｄｏ［３１：０］の読み出し動作は同時に発生していない。
【００１５】
制御処理部５は、入力処理部１，８点直交変換処理部２，出力処理部３，転置処理部４の制御を行うと共に、この２次元直交変換処理装置の入出力インタフェース制御信号を生成する。この入出力インタフェース制御信号には、８点直交変換処理部に１次元変換処理された全てのデータが入力完了した時に入力端子１００に入力されるデータの取り込み開始タイミングに制限をつけず、８点直交変換処理部に１次元変換処理された全てのデータが入力完了していない時に入力端子１００に入力されるデータの取り込み開始タイミングを８クロック単位で制限する為の信号ｄｔａｃｋ（出力端子５０１）と、出力ブロックデータの先頭を示す信号ｄｔｏｓｙｎｃ（出力端子５０２）が含まれる。
【００１６】
上述の様にこの実施形態では、転置処理部４における転置メモリの書き込みと読み出しは同時に発生しない為に、転置処理用メモリとして、６４データの記憶容量の１ポートＲＡＭ（ランダムアクセスメモリ）を使用して構成でき、メモリ回路規模が半減する。また、ブロックデータを連続的に入力できる場合は８点直交変換処理部２において無効動作期間を生じない。ブロックデータを連続的に入力できず、ブロックデータ間に６４クロック未満の空きを生じる場合は、入力開始タイミングが８クロック単位に制限を生じるが、その場合に生じる無効動作期間の増加は８クロック未満である事と、通常の画像圧縮伸張においては６ブロック程度の単位で連続処理が普通である事から、実質的な性能低下は無い。
【００１７】
次に各処理部の構成例について説明する。
【００１８】
図３は入力処理部１の構成例を示すブロック図であり、図４は入力処理部１のＤＣＴ処理時の動作タイミング例を示す図で、図５は入力処理部１のＩＤＣＴ処理時の動作タイミング例を示す図である。図３において、入力レジスタ１１（ｄｆａ）は、入力端子１００から入力されるデータｄｔｉ［１１：０］を１クロック毎に取り込むレジスタで、シフタ１２（ｓｆｔ）は、入力端子１０１から入力される制御信号（ｄｃｔ）により、ＤＣＴ処理の場合は入力データの下位９ｂｉｔのみ有効である為に、レジスタ１１の出力を３ビット左シフト（下位３ビットは零）して出力し、ＩＤＣＴ処理の場合にはレジスタ１１の出力をビットシフトせずにそのまま出力するセレクタである。レジスタ群１３ａ，  １３ｂ，  １３ｃ，  １３ｄは、入力端子１０２から入力される制御信号（ｉｄｆｅｎａ）により、１クロック毎にそれぞれのレジスタ出力を更新したり、５クロック期間データを保持したりするレジスタ（図４及び図５のｄｆｂ，ｄｆｃ，ｄｆｄ，ｄｆｅ）であり、セレクタ１４（ｓｅｌａ）は、入力端子１０３から入力される制御信号（ｉｓｅｌａ）により、レジスタ群１３ａ，  １３ｂ，  １３ｃ，  １３ｄに保持されたデータを入力順序と逆順で出力するセレクタ（図４及び図５のｓｅｌａ）である。
【００１９】
セレクタ１５ａ及び１５ｂは、入力端子１０２から入力される制御信号（ｉｄｆｅｎａ）により、前述のシフタ１２の出力とセレクタ１４の出力を４クロック毎に選択する事で、入力端子１００から１クロック毎に１データずつ入力された８データを４クロック期間で連続して１クロック毎に２データずつ出力し、次の４クロック期間は、入力端子１０４ａ及び１０４ｂから入力される転置処理部出力データ（ｒｄｏ［３１：０］）を１クロック毎に２データずつ出力する（図４及び図５のｓｅｌｂ［３１：１６］とｓｅｌｂ［１５：０］）。尚、これらのセレクタ１５  ａ及び１５ｂは、前述のシフタ１２の出力とセレクタ１４の出力を選択する場合に、それらの出力をそれぞれ３ビット左シフト（下位３ビットは零）し、１ビット符号拡張して、それぞれ１６ビットのデータとして出力する。セレクタ１６ａ及び１６ｂは、入力端子１０５から入力される制御信号（ｉｓｅｌｃ）により、８点直交変換処理回路の演算処理に適した入力順序となる様に、セレクタ１６ａ及び１６ｂの出力を入れ替えてｉｄｏ［３１：０］として出力する為のもので、図４及び図５や表５及び表６に示す様に、転置処理部からの入力を選択出力する時の制御は、ＤＣＴ処理とＩＤＣＴ処理で同じであるが、入力端子１００からの入力を選択出力する時の制御は、ＤＣＴ処理とＩＤＣＴ処理で異なる。
【表５】
0003934290.tif 000006
【表６】
0003934290.tif 000007
図６は、８点直交変換処理部２の構成例を示すブロック図であり、ＤＣＴ用加減算処理部２１と固定乗算（１６ビット入力，  ２１ビット出力）結果の積和処理部２２とＩＤＣＴ用加減算処理部２３により構成される。ここで使用される固定乗算器は、表７に示すような６種類であるが、ＤＣＴ処理とＩＤＣＴ処理の機能を持たせる為に、ｃ２及びｃ６の乗算器を２個ずつ使用し、合計８個となっている。また、図７〜図１３は８×８点のＤＣＴ処理及びＩＤＣＴ処理をブロック単位で切り換えて処理させる場合の動作の概要を示す図である。
【表７】
0003934290.tif 000008
【表８】
0003934290.tif 000009
【表９】
0003934290.tif 000010
【表１０】
0003934290.tif 000011
ＤＣＴ用加減算部２１は、ＤＣＴ処理の場合には入力端子２００ａ及び２００ｂから入力される画素データｘ（０），ｘ（１），…ｘ（７）に対して表８に示す演算式に従ったＤＣＴ中間信号ｚ（０），ｚ（１），…，ｚ（７）を生成し、表９に示す様な順序で出力するが、ＩＤＣＴ処理の場合には加算器の一方の入力を零に制御して、入力端子２００  ａ及び２００ｂから入力されるＤＣＴ係数ｆ（０），ｆ（１），…ｆ（７）をそのまま表１０に示す様な順序で出力する。図７は、このＤＣＴ用加減算部２１の動作タイミング例を示す図である。
【表１１】
0003934290.tif 000012
【表１２】
0003934290.tif 000013
【表１３】
0003934290.tif 000014
【表１４】
0003934290.tif 000015
ＤＣＴ処理時の積和処理部２２は、入力されるＤＣＴ中間信号ｚ（０），ｚ（１），…，ｚ（７）に対して表１１に示す積和処理を行なう事で変換処理結果ｆ（０），ｆ（１），…ｆ（７）を出力するのであるが、この構成例では各乗算器における乗算係数が固定されている為に、入力されるＤＣＴ中間結果を表１２に示す様に対応する乗算器に入力する事で変換結果を出力する。表１３は、この時のレジスタ選択制御例である。ＩＤＣＴ処理時の積和処理部２２は、入力されるＤＣＴ係数ｆ（０），ｆ（１），…ｆ（７）に対して表１４  に示す積和処理を行なう事で変換処理中間信号ｚ（０），ｚ（１），…，ｚ（７）を出力するのであるが、この構成例では各乗算器における乗算係数が固定されている為に、入力されるＤＣＴ係数ｆ（０），ｆ（１），…ｆ（７）を表１５に示す様に対応する乗算器に入力する事で変換処理中間信号を出力する。
【表１５】
0003934290.tif 000016
【表１６】
0003934290.tif 000017
表１６は、この時のレジスタ選択制御例である。尚、ここでの固定乗算器として１６ビット入力で２１ビット出力のものを使用しており、固定乗算器の入力と出力を選択出力するセレクタ２２２ａ，２２２ｂ，２２２ｃ，２２２ｄは、固定乗算器入力を選択出力する場合は４ビット左シフト（下位４ビットは零）し、１ビット符号拡張して出力する。
【表１７】
0003934290.tif 000018
【表１８】
0003934290.tif 000019
【表１９】
0003934290.tif 000020
【表２０】
0003934290.tif 000021
【表２１】
0003934290.tif 000022
表１７は、各レジスタの選択制御信号の定義例であり、表１８と表１９にこの定義に従ったＤＣＴ及びＩＤＣＴ処理におけるレジスタ選択制御例を示し、表２０にＤＣＴ及びＩＤＣＴ処理における４クロック期間のレジスタ選択制御信号パターンを示す。また、表２１はＤＣＴ及びＩＤＣＴ処理における４クロック期間の加減算及びビットシフト制御信号パターンを示し、ビットシフタ２２６ａ及び２２６ｂは、ＤＣＴ処理の時には加算器出力の下位６ビットを切り捨てた１６ビットのデータを１ビット符号拡張して出力し、ＩＤＣＴ処理のときには加算器出力の上位２ビットと下位３ビットを切り捨てた１７ビットを出力する。また、加算器２２６ｃ及び２２６ｄは、ビットシフタ２２６ａ及び２２６ｂから入力される１７ビットデータを正方向の四捨五入をして下位１ビットを切り捨てた１６ビットデータとして出力する四捨五入回路である。図８から図１２は、この積和処理部２２の動作タイミング例を示す図である。
【表２２】
0003934290.tif 000023
【表２３】
0003934290.tif 000024
【表２４】
0003934290.tif 000025
ＩＤＣＴ用加減算処理部２３は、ＩＤＣＴ処理の場合に表２２に示す演算式に従ってＩＤＣＴ中間信号ｚ（０），ｚ（１），…，ｚ（７）から変換処理結果となる実信号（画素データ）  ｘ（０），ｘ（１），…ｘ（７）を生成し、表２４に示す様な順序で出力するが、ＤＣＴ処理の場合には加算器の一方の入力を零に制御して、この場合の入力データｆ（０），ｆ（１），…ｆ（７）をそのまま表２３に示す様な順序で出力する。図１３は、この  ＩＤＣＴ用加減算処理部２３の動作タイミング例を示す図である。
【００２０】
図１４は、出力処理部３の構成例を示すブロック図であり、図１６はこの出力処理部３の動作タイミング例を示す図である。
【００２１】
図１４において、セレクタ３１ａ及び３１ｂは、入力端子３００ａ及び３００ｂから１クロック毎に２データずつ入力されるデータの１次元目の処理結果になる４クロック期間に対しては転置処理前処理の為のデータ入れ替えを行って出力端子３０６ａ及び３０６ｂにｒｄｉ［１５：０］及びｒｄｉ［３１：１６］として出力し、２次元目の処理結果になる４クロック期間については出力順序の調整の為のデータ入れ替えを行なってレジスタ３２ａ及び３２ｂに出力する。
【００２２】
四捨五入・最大値制限処理部３３ａ及び３３ｂは、レジスタ３２ａ及び３２ｂを介して１クロック毎に入力される２次元目の処理結果に対して、正負対称の四捨五入と最大値制限を行い、ｏｄｏ［１１：０］及びｏｄｏ［２３：１２］として出力する。
【００２３】
図１５は、四捨五入・最大値制限処理部３３ａ及び３３ｂの回路例であり、四捨五入処理部３３１は、入力端子３０２から入力される制御信号（ｄｃｔ８１ｄ）により、ＤＣＴ処理の場合は、入力端子３３ｉから２の補数形式で入力される入力データの下位３ビット以下を四捨五入して、ＩＤＣＴ処理の場合は下位６ビットを四捨五入して、上位１３ｂｉｔをｂ［１２：０］として出力する。即ち、ここでの四捨五入用の加算器は、ＤＣＴ処理時とＩＤＣＴ処理時で上位ビット詰めで共用して加算器の演算ビット数を有効利用しており、ＤＣＴ処理の場合は１３ビットの整数で出力され、ＩＤＣＴ処理の場合は下位３ビット（ｂ［２：０］）が小数点以下の無効データとして出力される。最大値制限処理部３３２は、四捨五入処理部３３１から入力されるデータｂ［１２：０］が、１６進数表現で１８００ｈより小さな負の値の場合は８００ｈとして、０７ｆｆｈより大きな正の値の場合は７ｆｆｈとして１２ビットのデータとして出力する。尚、四捨五入処理部で、上位ビット詰めで出力されている為に、この最大値制限処理部は、ＤＣＴ処理時とＩＤＣＴ処理時で同一の処理となっている。ビットシフト処理部３３３は、入力端子３０２から入力される制御信号（ｄｃｔ８１ｄ）により、ＤＣＴ処理の場合は、最大値制限処理出力のデータをそのままの状態で、ＩＤＣＴ処理の場合は、最大値制限処理出力のデータを３ｂｉｔ右シフト（上位３ビットは符号拡張）して、出力端子３３ｏから出力する。
【００２４】
レジスタ群３４ａ，  ３４ｂ，  ３４ｃ，  ３４ｄは、四捨五入・最大値制限処理部３３ｂの出力を受け、入力端子３０３から入力される制御信号（ｏｄｆｅｎａ）により、１クロック毎にそれぞれのレジスタ出力を更新したり、５クロック期間データを保持したりするレジスタ（図１６のｄｆｂ，ｄｆｃ，ｄｆｄ，ｄｆｅ）であり、セレクタ３５（ｓｅｌｂ）は、入力端子３０４から入力される制御信号（ｏｓｅｌｂ）により、レジスタ群３４ａ，  ３４ｂ，  ３４ｃ，  ３４ｄに保持されたデータを入力順序と逆順で出力するセレクタ（図１６のｓｅｌｂ）である。
【表２５】
0003934290.tif 000026
【表２６】
0003934290.tif 000027
セレクタ３６は、入力端子３０３から入力される制御信号（ｏｄｆｅｎａ）により、前述の四捨五入・最大値制限処理部３３ａの出力とセレクタ３５の出力を４クロック毎に切換え選択する事で、表２５や表２６に示す様に、レジスタ３２ａ及び３２ｂを介して４クロック期間連続して１クロック毎に２データずつ入力された８データを、出力レジスタ３７を介して出力端子３０５から１クロック毎に１データずつ８クロック期間で出力する（図１６のｓｅｌｃ［１１：０］）。
【００２５】
ここでは、四捨五入・最大値制限処理を出力の平滑化（データ出力が１クロック毎に１データずつの出力）前に実行している為、出力の平滑化後に四捨五入・最大値制限処理をする場合に比べ、必要なレジスタのビット数を小さくし、回路規模が小さくなる。
【００２６】
図１７は、転置処理部４の構成例を示すブロック図である。ここでは、１クロック毎に２データずつ入力されるデータを転置処理して２データずつ読み出す為に、１６ビット×３２ワードのＲＡＭを２個使用して、２つのＲＡＭのアドレス制御（ａｄｒａ［４：０］，  ａｄｒｂ［４：０］）を異ならせているが、書込み動作と読み出し動作が同時に発生せず、４クロック毎に書込み動作と読み出し動作が切換えられる為に、それぞれのＲＡＭは１ポートのＲＡＭが使用され、２つのＲＡＭの書込み制御信号ｗｅｎａｎ及び読み出し制御信号ｒｅｎａｎは共通である。
【表２７】
0003934290.tif 000028
【表２８】
0003934290.tif 000029
【表２９】
0003934290.tif 000030
【表３０】
0003934290.tif 000031
【表３１】
0003934290.tif 000032
出力処理部３から入力されるデータ（ｒｄｉ［３１：０］）の転置ＲＡＭへの書き込みアドレス順序は、ＤＣＴ処理時とＩＤＣＴ処理時で同じで、表２７と表２８に示すアドレス順序を１ブロック毎に交互に使用する。また、この転置ＲＡＭからのデータ読み出しアドレス順序も同様で、表２９と表３０に示すアドレス順序を１ブロック毎に交互に使用する。即ち、アドレス制御パターンは表３１の様になる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、演算回路が半減するだけで無く、１ブロック分の転置ＲＡＭ容量で、転置ＲＡＭの書込みタイミングと読み出しタイミングが排他的になり、転置ＲＡＭ面積も半減する。入出力の平滑化を行なう場合も、入出力に４ｗｏｒｄのレジスタを使用する事で実現でき、回路規模の増加も小さい。単一の８点変換処理回路が２画素／ｃｌｏｃｋで演算処理する場合、ブロックデータの入力間隔を空ける時は、その間隔が１ブロック期間内の場合は８ｃｌｏｃｋ単位で、１ブロック期間以上の場合は１ｃｌｏｃｋ単位で空ける事ができ、動作効率の低下も非常に小さい。
【００２８】
なお、ここでは、８点直交変換処理部２の１クロック毎の入出力が２データである場合について説明したが、８点直交変換処理部２の１クロック毎の入出力が４データである場合は、２クロック単位で１次元目の処理と２次元目の処理を切り換える事で同様な効果を得られる。
【図面の簡単な説明】
【図１】本発明の実施形態の回路構成を示す図。
【図２】本発明の実施形態の制御の概要を示す図。
【図３】本発明の実施形態の入力処理部１の回路構成を示す図。
【図４】本発明の実施形態の入力処理部１のＤＣＴ処理時の動作の概要を示す図。
【図５】本発明の実施形態の入力処理部１のＩＤＣＴ処理時の動作の概要を示す図。
【図６】本発明の実施形態の８点直交変換処理部２の回路構成を示す図。
【図７】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図８】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図９】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図１０】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図１１】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図１２】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図１３】本発明の実施形態の８点直交変換処理部２の動作の概要を示す図。
【図１４】本発明の実施形態の出力処理部３の回路構成を示す図。
【図１５】本発明の実施形態の四捨五入・最大値制限処理部３３ａ及び３３ｂの回路構成を示す図。
【図１６】本発明の実施形態の四捨五入・最大値制限処理部３３ａ及び３３ｂの動作の概要を示す図。
【図１７】本発明の実施形態の転置処理部４の回路構成を示す図。
【図１８】従来の第１の処理タイミングを示す図。
【図１９】従来の第２の処理タイミングを示す図。
【図２０】従来の第３の処理タイミングを示す図。
【符号の説明】
１  ・・・  入力処理部，
２  ・・・  ８点直交変換処理部，
３  ・・・  出力処理部，
４  ・・・  転置処理部，
５  ・・・  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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