(57)【特許請求の範囲】
【請求項１】
半導体基体主面に複数の半導体素子領域が形成され、その基体主面上において層間絶縁膜を介した多層の配線が形成されて成る半導体集積回路装置であって、前記基体主面の第１主面部及び第２主面部にはそれぞれ第１配線部及び第２配線部が形成されて、前記第１配線部が前記第２配線部よりも高い標高差を有し、前記第２配線部に感光処理された層間絶縁膜が選択的に形成され、前記第１配線部上部及び前記感光処理された層間絶縁膜が選択的に設けられた第２配線部上部に連続し、その表面が平坦面を持つ他の絶縁膜が形成され、前記他の絶縁膜上において複数の上部配線が形成されて成り、前記感光処理された層間絶縁膜はＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜であることを特徴とする半導体集積回路装置。
【請求項２】
前記Ｓｉ−Ｈ結合を有するシリコン組成物は、ヒドロシロキサンまたはヒドロシラザンであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１主面部はキャパシタを構成するメモリアレイが形成され、前記第２主面部はメモリアレイの周辺回路が形成されて成ることを特徴とする請求項１叉は２に記載の半導体集積回路装置。
【請求項４】
前記キャパシタはクラウン型を成していることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
半導体基体主面に複数の半導体素子領域を形成し、その基体主面上において層間絶縁膜を介して多層の配線を形成して成る半導体集積回路装置の製造方法であって、半導体基体主面の第１主面部及び第２主面部にそれぞれ複数のＭＩＳＦＥＴを形成する段階、前記基体主面の第１主面部及び第２主面部上にそれぞれ相対的に標高差を持つ第１配線及び第２配線を形成する段階、前記第１配線及び前記第２配線にＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜を塗布形成する段階、前記感光性シリコン含有膜に対して露光処理を施し、相対的に標高の低い第２配線上に対して選択的に感光処理されたシリコン酸化膜の層間絶縁膜を形成する段階、前記第１配線上部及び前記感光処理されたシリコン酸化膜の層間絶縁膜が選択的に設けられた第２配線上部に連続し、その表面が平坦面を持つ他の絶縁膜を形成する段階、前記他の絶縁膜上に上層配線をパターン形成する段階、とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
前記感光性シリコン含有膜は、２５０℃以上で水蒸気または酸素を含むガス雰囲気中で膜改質処理が行われることを特徴とする請求項５記載の半導体集積回路装置の製造方法。
【請求項７】
前記Ｓｉ−Ｈ結合を有するシリコン組成物は、ヒドロシロキサンまたはヒドロシラザンであることを特徴とする請求項５叉は６に記載の半導体集積回路装置の製造方法。
【請求項８】
前記シリコン酸化膜の層間絶縁膜を形成する段階において、前記第２配線上部の前記感光性シリコン含有膜に波長が２５０ナノメ−タ以下である紫外線を照射することを特徴とする請求項５乃至７の何れか一に記載の半導体集積回路装置の製造方法。
【請求項９】
前記シリコン酸化膜の層間絶縁膜を形成する段階において、前記紫外線が照射されていない前記第１配線上部の前記感光性シリコン含有膜を、除去液としてアルコ−ル、エ−テル、液化炭化水素またはアルカリ溶液のうち少なくとも一つを用いてエッチング除去することを特徴とする請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
半導体素子が形成され、相対的に標高差を有するメモリアレイ部と周辺回路部とを備えた基体主面上に層間絶縁膜を形成して前記基体主面上の相対的な標高差を低減するための半導体装置の製造方法であって、前記メモリアレイ部と周辺回路部とを備えた前記基体主面上にＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜を形成して、前記周辺回路部に紫外線を照射し、未照射部の前記感光性シリコン含有膜をエッチング除去し、相対的に標高の低い前記周辺回路部が配置された基体主面部における前記感光性シリコン含有膜の膜改質処理を施してシリコン酸化膜から成る層間絶縁膜を選択的に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
前記膜改質処理は、２５０℃以上で水蒸気または酸素を含むガス雰囲気中で行われることを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
【請求項１２】
前記Ｓｉ−Ｈ結合を有するシリコン組成物は、ヒドロシロキサンまたはヒドロシラザンであることを特徴とする請求項１０叉は１１に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体技術分野、特にメモリデバイスとして代表されるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Dynamic Random Access Memory)ＩＣに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ・ＩＣは一つの半導体基体にメモリアレイ部（複数のメモリセルが規則的に集積化されている部分）とそのメモリアレイ部の周辺に位置した入出力回路（Ｉ／Ｏ）等が構成された周辺回路部から成る。
【０００３】
最近では、このＤＲＡＭ・ＩＣの高集積化及び大容量化に伴い、スタック（積層）型キャパシタを有するＤＲＡＭで代表されるように、メモリセル構造の三次元化が成されている。このようなＤＲＡＭは、その製造工程においてメモリアレイ部とその周辺回路部とでは基体表面に標高差が必然的に生じてくる。この標高差すなわち段差を有する半導体基体上に、さらに順次微細配線パタ−ンを形成するには、光リソグラフィ−工程での焦点余裕度とドライエッチング工程における加工マ−ジンを確保するため、その段差を有する半導体基体の平坦化が必要である。
【０００４】
これまでの平坦化技術としては、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polyshing)技術が代表的な技術としてあるが、量産性、再現性(半導体ウエハ全体の膜平坦化)の面で課題が残る。
【０００５】
他の方法としては、特開平６−９７１５９号公報に開示されているように、フォトリゾ技術を用いて、相対的に低い周辺回路部の層間絶縁膜を厚く形成し、平坦化を図る技術が考えられている。
【０００６】
【発明が解決しようとする課題】
上記公報に開示されている技術を発明者等の考察を含め図面を参照し、以下に述べる。
【０００７】
上記公報に開示の平坦化技術は、図２４に示すプロセスフロ−で行われる。すなわち、そのプロセスフローは、相対的に高い主面を有したメモリアレイ部と相対的に低い主面を有した周辺回路部とから構成された半導体基板主面に、ＣＶＤ−ＳｉＯ２の下敷き層を形成する工程１０１、平坦化膜の主体となるＢＰＳＧ（ボロンリンシリケ−トガラス）膜をその半導体基板主面に堆積する工程１０２、周辺回路部のみレジスト膜を残すための有機ホトレジストパタ−ン形成工程１０３、メモリアレイ部のＢＰＳＧ膜のドライエッチング工程１０４と、周辺回路部上のレジスト除去工程１０５、表面洗浄工程１０６、そしてＢＰＳＧリフロ−によりメモリアレイ部と周辺回路部との標高差がなくなりほぼ平坦化した層間絶縁膜を形成する工程１０７から成る。このような一連の工程は、有機ホトレジストを用いたエッチング加工を行っているため、レジスト塗布、露光、現像等の工程を必要としており、前述のＣＭＰ技術に比べると工程が複雑である。
【０００８】
また、メモリアレイ部のＢＰＳＧ膜のドライエッチング工程１０４で、メモリアレイ部のＢＰＳＧ膜を途中でエッチングストップする制御を高精度に行なう必要がある。
【０００９】
さらに、ＢＰＳＧリフロ−を行う処理温度が８００度を越える高温を用いている。このプロセス温度はアルミニウムの融点６６０度よりはるかに高く、このようなＢＰＳＧ膜の下層にアルミニウムを用いた低抵抗配線を適用することができない。そしてまた、シリコン（半導体領域）と金属が直接接触した構造をもつ場合においてその接触部分がリフロー処理温度によりシリサイド化され高抵抗となるため適用できない。
【００１０】
本発明が解決しようとする課題は、半導体基体の相対的に標高の低い主面部に有機ホトレジスト形成工程やドライエッチング工程を用いない簡略化したエッチングプロセスで、低温で緻密な高信頼性平坦化絶縁膜を設けることにある。
【００１１】
本発明の一つの目的は、標高差の有する半導体基体主面上への微細配線を可能にした新規な半導体集積回路装置を提供するものである。
【００１２】
本発明の他の目的は、メモリアレイを有する新規な半導体集積回路装置を提供するものである。
【００１３】
本発明の他の目的は、積層構造のキャパシタを具備したメモリアレイを有する新規な半導体集積回路装置を提供するものである。
【００１４】
本発明の他の目的は、標高差の有する半導体基体主面上への微細配線を可能にする新規な半導体集積回路装置の製造方法を提供するものである。
【００１５】
本発明の他の目的は、微細配線可能な新規なダイナミック・ランダム・アクセス・メモリの製造方法を提供するものである。
【００１６】
本発明のさらに他の目的は、工程を簡略化した新規な半導体装置を提供するものである。
【００１７】
【課題を解決するための手段】
本発明の一つは、半導体基体主面に複数の半導体素子領域が形成され、その基体主面上において層間絶縁膜を介した多層の配線が形成されて成る半導体集積回路装置であって、前記基体主面の第１主面部及び第２主面部にはそれぞれ第１配線部及び第２配線部が形成されて、前記第１配線部が前記第２配線部よりも高い標高差を有し、前記第２配線部ほぼ全体に感光処理された層間絶縁膜が選択的に形成され、前記第１配線部上部及び前記層間絶縁膜が選択的に設けられた第２配線部上部に連続し、その表面が平坦面を持つ他の絶縁膜が形成され、前記他の絶縁膜上において複数の上部配線が形成されて成り、前記感光処理された層間絶縁膜はＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜であることを特徴とする。
【００１８】
また、本発明は、半導体基体主面に複数の半導体素子領域を形成し、その基体主面上において層間絶縁膜を介して多層の配線を形成して成る半導体集積回路装置の製造方法であって、半導体基体主面の第１主面部及び第２主面部にそれぞれ複数のＭＩＳＦＥＴを形成する段階、前記基体主面の第１主面部及び第２主面部上にそれぞれ相対的に標高差を持つ第１配線及び第２配線を形成する段階、前記第１配線及び前記第２配線にＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜を塗布形成する段階、前記感光性シリコン含有膜に対して露光処理を施し、相対的に標高の低い第２配線上に対して選択的に感光処理されたシリコン酸化膜の層間絶縁膜を形成する段階、前記第１配線上部及び前記感光処理されたシリコン酸化膜の層間絶縁膜が選択的に設けられた第２配線上部に連続し、その表面が平坦面を持つ他の絶縁膜を形成する段階、前記他の絶縁膜上に上層配線をパターン形成する段階、とを有することを特徴とする。
【００１９】
また、本発明の一つは、半導体素子が形成され、相対的に標高差を有するメモリアレイ部と周辺回路部とを備えた基体主面上に層間絶縁膜を形成して前記基体主面上の相対的な標高差を低減するための半導体装置の製造方法であって、前記メモリアレイ部と周辺回路部とを備えた前記基体主面上にＳｉ−Ｈ結合を有するシリコン組成物を構成要素とする感光性シリコン含有膜を形成して、前記周辺回路部に紫外線を照射し、未照射部の前記感光性シリコン含有膜をエッチング除去し、相対的に標高の低い前記周辺回路部が配置された基体主面部における前記感光性シリコン含有膜の膜改質処理を施してシリコン酸化膜から成る層間絶縁膜を選択的に形成することを特徴とする。
【００２３】
本発明の基本的な考え方は、半導体基体主面の相対的に低い主面部分に、簡単でかつ、高温プロセスを用いることなく層間絶縁膜を選択的に設けて、半導体基体主面の相対的に高い主面部分とほぼ同一の高さにしたものである。上記層間絶縁膜の具体的形成は、感光性シリコン組成物の膜を形成した後、短波長紫外光を標高の低い部分に照射し、未照射部分の膜を除去液を用いて取り除き、残った膜を加熱して酸素を含む雰囲気中で膜の改質処理を行う。そして、この改質処理された膜をそのまま層間絶縁膜として用いる。
【００２４】
【発明の実施の形態】
本発明をダイナミックランダムアクセスメモリ（ＤＲＡＭ）に適用した平坦化プロセスフロ−の例を図１を用いて具体的に説明する。
【００２５】
まず、トランジタ(トランスファＭＩＳＦＥＴ）及びスタック型キャパシタ（情報蓄積容量素子）を形成した基板に対して、ＣＶＤ−ＳｉＯ2膜形成工程３０１を行う。しかる後、ポリシラザン系無機ＳＯＧ膜形成工程３０２を行う。この工程では、キシレン溶媒にシラザンポリマ−が含まれている薬液を回転塗布し、８０℃にて３分間大気中でホットプレ−トを用いたベ−キングを行う。このべ−キングは有機溶媒を除去するものであるが、１００℃より高い温度を用いるとパタ−ニングがうまくゆかないという不都合を生じるので注意を要する。
【００２６】
つづいて、クロム遮光体をもつレチクルを用いて短波長紫外光（１９３ｎｍ）を照射する（工程３０３）。そして、アルカリ水溶液（レジスト現像液）を用いたウエットエッチング工程３０４において、標高の低い部分に膜を残すようにＳＯＧ膜をパタ−ニングする。そしてさらに、残されたＳＯＧ膜のベ−ク工程３０５を経て、４００℃にて水蒸気添加の酸素雰囲気中で膜改質処理３０６を行い、緻密なシリコン酸化膜を形成する。
【００２７】
なお、この膜改質処理３０６において、窒素を含むガスを用いてプラズマを形成して処理するか、６００℃以上に加熱して窒素やアンモニアガス雰囲気中で処理するとシリコン窒化膜が得られる。この窒化膜はドライエッチングや化学的機械研磨（ＣＭＰ）加工時の加工ストッパ−層として、また、水分の侵入を防止するパッシベ−ション膜として利用できる。
【００２８】
つぎに、本発明の一実施形態を工程断面図を用いて更に詳しく述べる。図２乃至図１０は、ＤＲＡＭの製造工程における半導体基体の断面図である。
【００２９】
まず、図２に示すように、シリコン半導体基板４０１にｎ型ウエル４０２、ｐ型ウエル４０３、Ｐ＋不純物層４０４を順次形成した。素子分離は周知のＬＯＣＯＳ分離技術が適用されている。すなわち、その素子分離はシリコン半導体基板４０１を選択酸化して形成されたＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４０５より成る。そして、ＬＯＣＯＳ酸化膜形成後、ゲート酸化膜（図示せず）を介してポリシリコンゲート電極４０６が形成される。そして、このポリシリコンゲート電極４０６を覆うように、シリコン酸化膜４０７、４０８がＣＶＤ技術を用いて形成される。そしてさらに、メモリセルを構成するスタック型キャパシタ４０９がｐウエル４０３主面上部に形成される。このスタック型キャパシタ４０９は電極がフィン構造を成しており、ｐウエル４０３内に選択的に形成されたｎ＋半導体領域（図示を省略）に接続した例えばポリシリコンから成るフィン構造の下部電極４０９ａと、その下部電極４０９ａ表面に形成された誘電体膜たとえばシリコン窒化膜（ＳｉＮ）と、その誘電体膜表面に形成されたポリシリコンから成る上部電極４０９ｂとで構成されている。
【００３０】
つづいて、シリコン酸化膜４１０を堆積してからＢＰＳＧ膜４１１を化学気層堆積法（ＣＶＤ）で形成してから窒素中８８０℃で１０分間熱処理した。この状態の半導体基体の断面図を図２に示した。
【００３１】
スタック型キャパシタ４０９を形成したメモリアレイ部（メモリマット部とも言う）は、図中の右側の標高の低い部分（周辺回路部）に対し０．５μｍほど標高が高くなっている。すなわち、上記の工程を経た半導体基体主面においては、メモリアレイを構成するような第１配線部（第１主面部）と周辺回路を構成するような第２配線部（第２主面部）とで標高差ができる。
【００３２】
つづいて、図３に示すように例えばタングステンのような高融点金属材料から成る金属配線４１２を形成する。この金属配線４１２は周辺回路部において、ＢＰＳＧ膜４１１に設けられたスルーホールを介してｐウエル４０３内に設けられた例えばｎ＋半導体領域（ソース領域及びドレイン領域）に接続される。また、図では省略したが、この金属配線４１２は、ｎウエル４０２内のｐ＋半導体領域（ソース領域及びドレイン領域）に接続される。
【００３３】
金属配線４１２を形成した後、プラズマシリコン酸化膜４１３を形成してから、ポリシラザン系無機ＳＯＧ(Spin on Glass)４１４を形成した。膜厚は段差を考慮して平坦部の仕上がり膜厚が０．５μｍとなるよう回転数を調節して膜形成を行った。塗布したままでは有機溶媒（キシレン）を多く膜中に含むので８０℃で３分間、ホットプレ−ト上でベ−クした。このベ−ク温度が１００℃を越えるとパタ−ン形成特性が劣化する。
【００３４】
つづいて、図４に示すごとく遮光体４１５を用いて短波長紫外光４１６を照射した。この工程はＡｒＦレ−ザ−光源を用いてクロム遮光体をもつレチクルを使用した。露光量は１００ｍＪ／ｃｍ2とした。充分な露光量が得られると図５に示すように紫外線の照射されたＳＯＧ膜全体がほぼ均一に架橋反応を起し、感光ＳＯＧ膜４１７が得られる。
【００３５】
ＳＯＧ膜の一部（相対的に低い標高を有する半導体基体主面に被覆されているＳＯＧ膜部分）を感光することにより、感光ＳＯＧ膜４１７を形成した後、通常レジストの現像に用いるアルカリ溶液で未露光部を除去した。未露光ＳＯＧ膜を除去した状態の半導体基体を図６に示す。
【００３６】
つづいて、水分を取り除くために、ホットプレ−トを用いて１５０℃で３分間ベ−クした。そして、乾燥窒素中でこの基板を４００℃まで昇温して、ガスを酸素に切り替えた。このガス中には同時に０．１ｇ／ｍｉｎの純水を気化させて添加した。１５分間処理した後、再び乾燥窒素に切り替えて同じく１５分間処理し、室温に戻して取り出した。この試料の断面を図７に示した。この図中に示すようにベ−ク及び窒素中での昇温の過程でリフロ−現象が認められた。この状態の試料に対し、図８に示すように、更にＳＯＧ膜４１８を形成する。そして、ＳＯＧ膜４１８に体して所望の部分にビアホ−ル（すなわちスルーホール）を形成してから金属配線４１９を形成して、図９に示す多層配線構造を得た。この金属配線４１９（Ｍ１配線）は、例えばＴｉＮ−Ａｌ−ＴｉＮ積層構造であって、Ａｌを主体とした金属材料によって構成されている。このＭ１配線のパターン形成は、通常の投影露光を用いたフォトリゾ技術によって実行される。この時、ＳＯＧ膜４１８が形成された半導体基体主面はメモリアレイ部および周辺回路部においてほぼ平坦化されているために、Ｍ１配線のパターン形成が可能であり、配線間隔、１ｕｍピッチも容易にパターン形成できる。
【００３７】
更に、ＢＰＳＧから成る層間絶縁膜４２０を形成した後、ビアホ−ルを形成してからエッチバック法でタングステンプラグ４２１を形成し、金属配線４２２（Ｍ２配線）を形成した。この金属配線４２２は、金属配線４１９と同様に例えばＴｉＮ−Ａｌ−ＴｉＮ積層構造の金属材料から成る。
【００３８】
更に、保護膜４２３を形成して図１０に示す構造の集積回路を得た。この保護膜４２３は例えばプラズマＴＥＯＳ膜及び有機ＳＯＧ膜の積層膜が考えられる。
【００３９】
以上の如く、本発明によれば、紫外光照射とウエット処理による簡略なプロセスで広域平坦化が実現できる。
【００４０】
次に、本発明のＳＯＧ膜の改質処理について、更に詳しく述べる。図１１はＳｉ基板上にポリヒドロシラザンＳＯＧをスピン塗布して１２０℃で３分間、１７０℃で３分間ベ−クした膜の赤外吸収スペクトル（５０１）である。３３７１ｃｍ-1にＮ−Ｈ結合が、２１６４ｃｍ-1にＳｉ−Ｈ結合が認められる。この他、２９３５、２８３６ｃｍ-1に有機溶媒の−Ｃ−Ｈの吸収が認められる。この試料を石英製のアニ−ル炉に入れて、窒素中で昇温し、２５分間かけて４００℃とした。５分間経過して雰囲気を水蒸気添加の酸素に切り替えた。水蒸気添加量は液体流量制御で０．１／ｍｉｎとし、気化器により水蒸気として加えた。この水蒸気添加の酸素中で１５分間処理した後、再び窒素に切り替え１０分間処理し、室温まで冷却して取り出した。膜厚を測定した結果、５００ｎｍのシリコン酸化膜が形成されていることを確認した。また、図１２に示す赤外吸収スペクトル（６０１）が得られた。３６４９ｃｍ-1にＳｉ−ＯＨの吸収が、また３３８６ｃｍ-1にＮ−Ｈ結合がわずかに認められるが、表１に示すように０．５％ＨＦ（１／９９ＨＦ）水溶液に対するエッチング速度からも緻密な膜となっていることが確認された。
【００４１】
【表１】
0003961041.tif 000002
【００４２】
この膜は、スピン塗布時の回転数により膜厚が決まる。この特性を図１３に示した。図１３は、キシレン溶媒のＳＯＧ薬液及びノナン溶媒のＳＯＧ薬液の特性曲線をそれぞれ示しており、両者はほぼ同一の回転数依存特性が得らた。
【００４３】
さらに、図１４にＳＯＧ膜改質後の膜のウエットエッチング特性を示す。４００℃で改質した膜及びと４５０℃で改質した膜のものについて示してある。ステップエッチングを行った結果、４００℃で改質した膜の場合には２１．２ｎｍ／ｍｉｎと４５０℃で改質した膜の場合には１４．８ｎｍ／ｍｉｎと緻密な膜が形成されていることがわかった。なお、上記改質した膜との比較のためにシリコン熱酸化膜（Ｔｈ−ＳｉＯ）のエッチング特性を図１４に示した。
【００４４】
これまでポリヒドロシラザンについて述べてきたが、その基本分子構造は図１５に示したとおりである。ｎは自然数で、分子量は約２０００のものについて述べてきた。この他に図１６に示す基本分子構造をもつラダー型ポリヒドロシロキサンＳＯＧ、あるいは図１７に示す基本分子構造をもつポリヒドロシロキサン系ＳＯＧであっても良い。ただし、水蒸気添加の膜改質処理を効果的に行うには図１７に示すポリシラザンが最も好都合である。
【００４５】
次に、ポリシラザンＳＯＧ膜の感光及びパタ−ン形成特性について更に詳しく述べる。図１８にスピン塗布して８０℃ベ−クしたヒドロシラザンＳＯＧ膜の透過率の紫外光波長依存性を示す。図１８において、１２０１はヒドロシラザンＳＯＧの紫外光透過率特性曲線である。光源には波長が３６５ｎｍのｉ線、３００ｎｍの水銀ランプ、２４８ｎｍのＫｒＦレ−ザ−、１９３ｎｍのＡｒＦレ−ザ−を用いた。２２０ｎｍ付近に吸収端があり、それよりも短波長側で吸収されることがわかる。
【００４６】
次に、１９３ｎｍのＡｒＦレ−ザ−を用いた場合のＳＯＧ膜厚及びエッチング速度の露光量依存性を図１９に示す。図１９において、１３０１はヒドロシラザンＳＯＧの残膜特性曲線であり、１３０２はヒドロシラザンＳＯＧのエッチング特性曲線である。なお、初期のＳＯＧ膜厚は３５０ｎｍとした。エッチング液はテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）の水溶液とした。１０乃至３０ｍＪ／ｃｍ２で変化が認められ、露光量がスレショ−ルド(threshold)を越えると、３００ｎｍ／ｍｉｎ程度のエッチング速度が得られている。
【００４７】
次に、露光量とアルカリ溶液濃度の条件によって、パタ−ン形成領域がどのように分布するかを図２０に示した。露光量が多く、かつアルカリ溶液濃度が適当な濃度以上である条件が満たされると、露光部分にパタ−ンが形成（ネガパタ−ン）され、逆に、露光量あるいはアルカリ溶液濃度のどちらか一方が満たされないと、パタ−ンは形成されない。この中間的領域には、ポジ型パタ−ンが形成できる領域が存在する。Ｄ0は、アルカリ溶液濃度のスレショ−ルド(threshold)を示す。
【００４８】
つぎに、１００ｍＪ／ｃｍ2の露光量を与えた場合のエッチング速度のアルカリ現像液濃度依存性を図２１に示す。図２１において、１５０１はヒドロシラザンＳＯＧのエッチング速度特性曲線である。ＴＭＡＨの液中の濃度が５％以上ではほぼ３００／ｍｉｎのエッチング速度が得られた。
【００４９】
次に、図１に示したプロセスフロ−で形成した膜の特性評価結果について説明する。ここでは本発明のＳＯＧをＮＥＢ(None Etch Back)−ＳＯＧと表示してある。参考のためにプラズマシリコン酸化膜、有機ＳＯＧ膜、及びＴｈ−ＳｉＯ（熱酸化によるシリコン酸化膜）の値も一部に含んでいる。膜厚は図１３に示したように回転数で制御可能である。膜厚の均一性は３．５％で良好である。応力は１×１０9ｄｙｎ/ｃｍ2オ−ダ−で、有機膜に比べてやや高いが、クラック限界は１マイクロメ−タを確保している。ウエットエッチング速度は１４乃至２２ｎｍ／ｍｉｎ程度でプラズマシリコン酸化膜のおよそ２倍程度であり、製造プロセスの許容範囲内であり問題はない。
【００５０】
図２２に本発明の平坦化絶縁膜を適用したＤＲＡＭのチップ１６０１を示す平面図である。標高の高いメモリアレイ（メモリマット）部１６０３、１６０４、１６０５、及び１６０６を除く周辺回路部１６０２に上述した方法により平坦化絶縁膜（層間絶縁膜）を形成した。すなわち、周辺回路部１６０２表面には、露光されたＳＯＧ膜が選択的に形成されている。このＳＯＧ膜の形成によって、そのメモリアレイ部と周辺回路部との標高差が無くなつた半導体基体主面上には、平坦な層間絶縁膜を形成することができる。したがって、その層間絶縁膜上に形成される金属配線は何等障害もなく、メモリアレイ部上と周辺回路部上との配線パターンルール（配線間隔等）は同一にすることができ、高密度配線及び高信頼度のＤＲＡＭが得られる。
【００５１】
つぎに、クラウン型キャパシタをもつＤＲＡＭに適用した本発明の実施形態を説明する。
【００５２】
図２３は蓄積容量を大きく確保できるクラウン型キャパシタをもつＤＲＡＭの製造工程の断面図である。ここで、基板１７０１にｎ型ウエル１７０２、ｐ型ウエル１７０３を形成し、つづいてＰ＋不純物層１７０４、ＬＯＣＯＳ１７０５、ポリシリコン電極１７０６、シリコン酸化膜１７０７、シリコン酸化膜１７０８、王冠構造（クラウン）キャパシタ下部電極１７０９を順次形成する。この下部電極１７０９は、ポリシリコン膜あるいはＴｉＮ−Ｗの積層金属から成る。この下部電極１７０９に沿ってキャパシタ絶縁膜１７１０を形成する。キャパシタ絶縁膜１７１０はタンタル酸化膜としたが、ＢＳＴやＳＴＯ、またはＰＺＴ等の強誘電体薄膜を適用すれば、更に容量が大きく、雑音やソフトエラ−に強いキャパシタを得ることができる。つづいて、クラウンキャパシタ上部電極１７１１、シリコン酸化膜１７１２を形成する。この段階ではクラウン型キャパシタをもつメモリセルのアレイ部とその周辺回路部との標高差が大きい。したがって、前述の実施例と同様にして半導体基体主面の平坦化を図った。すなわち、半導体基体主面に感光性ＳＯＧ膜を塗布して形成し、遮光体１７１３、１７１４、及び１７１５をもつ透明基体を介して、１９３ｎｍの短波長紫外光１７１７を照射した。ウエット処理を行い、この時０．２ｕｍのパタ−ンを含む微細と広域の両者を同時に形成した。このように、本発明は、微細な領域を含む広域平坦化に対応している。なお、図２３に示すようにクラウンキャパシタ上部電極１７１１の凹部にも感光したＳＯＧ膜で埋め込み、メモリアレイ部全体の平坦化も図れる。
【００５３】
本発明の平坦化のために相対的に低い主面に形成した層間絶縁膜は、上述したように、緻密な膜であり紫外光の照射という簡素な方法で選択的にパタ−ンが形成できる。したがって、その層間絶縁膜に溝やホ−ルを形成して金属を埋め込むいわゆるダマシン配線や、シフタ−に本発明の層間絶縁膜を適用した位相シフトレチクル、金属のダミ−配線の代わりに本発明の層間絶縁膜を適用し平坦化を行う多層配線、本発明の層間絶縁膜と化学的機械研磨（ＣＭＰ）による平坦化、溝型素子分離の絶縁体埋込にも本発明の技術を適用することが可能である。
【００５４】
【発明の効果】
従来の方法では基板主面全面にＢＰＳＧ膜を堆積後ホトレジストパタ−ンをマスクとして部分的にＢＰＳＧ膜をドライエッチングし、不要になったホトレジストを除去してから、８００℃を越える高温でＢＰＳＧ膜をリフローして平坦化処理を行っていた。
【００５５】
これに対し、本発明の具体的な方法によれば、ドライエッチングやホトレジストを除去という工程を省略でき、しかもプロセス温度を４５０℃以下に押さえることができるので、生産コストを低減して高信頼性の半導体装置を製造することが可能となった。したがって、以下の効果を奏する。
【００５６】
（１）本発明によれば、半導体基体の標高の低い主面部に有機ホトレジスト形成工程やドライエッチング工程を用いない簡略化した標高差を低減する絶縁膜形成プロセスで、低温で緻密な高信頼性平坦化絶縁膜を設けることができる。
【００５７】
（２）本発明によれば、標高差を有する半導体基体主面上へ平坦化絶縁膜を形成することによりその上面に  微細配線を形成した高信頼度の半導体集積回路装置が得られる。
【００５８】
（３）本発明によれば、メモリアレイを有する半導体集積回路装置を高密度に得ることが可能である。
【００５９】
（４）本発明によれば、高信頼度の積層構造のキャパシタを具備したメモリアレイを有する半導体集積回路装置を容易に提供できる。
【００６０】
（５）本発明によれば、標高差の有する半導体基体主面上への微細配線を可能にした半導体集積回路装置が得られる。
【００６１】
本発明によれば、微細配線構造、特にフィン型あるいはクラウン型のスタックドキャパシタを有するメモリセルを備えたダイナミック・ランダム・アクセス・メモリが容易に得られる。
【図面の簡単な説明】
【図１】本発明の平坦化層間絶縁膜形成フロ−図である。
【図２】本発明の一実施形態を示す半導体集積回路装置の製造過程における要部断面図である。
【図３】図２に続く半導体集積回路装置の製造過程における要部断面図である。
【図４】図３に続く半導体集積回路装置の製造過程における要部断面図である。
【図５】図４に続く半導体集積回路装置の製造過程における要部断面図である。
【図６】図５に続く半導体集積回路装置の製造過程における要部断面図である。
【図７】図６に続く半導体集積回路装置の製造過程における要部断面図である。
【図８】図７に続く半導体集積回路装置の製造過程における要部断面図である。
【図９】図８に続く半導体集積回路装置の製造過程における要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造過程における要部断面図である。
【図１１】本発明におけるＳＯＧ膜のベ−ク後の形成膜の赤外吸収スペクトルを示す図である。
【図１２】本発明におけるＳＯＧ膜のキュア後の形成膜の赤外吸収スペクトルを示す図である。
【図１３】本発明におけるＳＯＧ膜の膜厚の塗布回転数依存性を示す図である。
【図１４】本発明におけるＳＯＧ膜のエッチング依存性を示す図である。
【図１５】本発明の一実施形態であるポリヒドロシラザンＳＯＧの分子構造を示す図である。
【図１６】本発明の他の実施形態であるラダ−型ポリヒドロシロキサンＳＯＧの分子構造を示す図である。
【図１７】本発明の他の実施形態であるポリヒドロシロキサンＳＯＧの分子構造を示す図である。
【図１８】本発明におけるＳＯＧ塗布膜の紫外光透過特性を示す図である。
【図１９】本発明におけるＳＯＧ塗布膜厚及びエッチング速度の露光量依存性を示す図である。
【図２０】ＳＯＧ膜パターン形成特性を示す図である。
【図２１】エッチング速度のアルカリ現像液濃度依存性を示す図である。
【図２２】本発明の一実施形態であるＤＲＡＭのパターン形成領域を示す平面図である。
【図２３】本発明の一実施形態であるクラウン型キャパシタをもつＤＲＡＭの製造工程の断面図である。
【図２４】従来の平坦化層間絶縁膜形成フロー図である。
【符号の説明】
１０１…ＣＶＤ−ＳｉＯ2膜形成工程、１０２…ＢＰＳＧ膜堆積工程、１０３…ホトレジストパタ−ン形成工程、１０４…ドライエッチング工程、１０５…レジスト除去工程、１０６…表面洗浄工程、１０７…ＢＰＳＧリフロ−工程、  ２０１…基板、２０２…段差をもつデバイス形成部分、２０３…ＢＰＳＧ膜、２０４…ホトレジスト、３０１…ＣＶＤ−ＳｉＯ２膜形成工程、３０２…ＳＯＧ膜形成工程、３０３…短波長紫外光照射工程、３０４…ウエットエッチング工程、３０５…ベ−ク工程、３０６…膜改質処理工程、４０１…基板、４０２…ｎ型ウエル、４０３…ｐ型ウエル、４０４…Ｐ＋不純物層、４０５…ＬＯＣＯＳ、４０６…ポリシリコン電極、４０７…シリコン酸化膜、４０８…シリコン酸化膜、４０９…キャパシタ、４１０…シリコン酸化膜、４１１…ＢＰＳＧ膜、４１２…金属配線、４１３…プラズマシリコン酸化膜、４１４…ＳＯＧ膜、４１５…遮光体、４１６…短波長紫外光遮、４１７…感光したＳＯＧ膜、４１８…ＳＯＧ膜、４１９…金属配線、４２０…シリコン酸化膜、４２１…金属プラグ、４２２…金属配線、４２３…絶縁膜。１２０１…ヒドロシラザンＳＯＧの紫外光透過率特性曲線、１３０１…ヒドロシラザンＳＯＧの残膜特性曲線、１３０２…ヒドロシラザンＳＯＧのエッチング特性曲線、１４０１…ネガ型パタ−ン形成領域、１４０２…膜が残存してパタ−ンが形成されない領域、１４０３…膜が残存せずパタ−ンが形成されない領域、１４０４…ポジ型パタ−ン形成領域、１５０１…エッチング速度特性曲線、１６０１…チップ、１６０２…感光性絶縁膜形成領域、１６０３…メモリマット領域、１６０４…メモリマット領域、１６０５…メモリマット領域、１７０１…基板、１７０２…ｎ型ウエル、１７０３…ｐ型ウエル、１７０４…Ｐ＋不純物層、１７０５…ＬＯＣＯＳ、１７０６…ポリシリコン電極、１７０７…シリコン酸化膜、１７０８…シリコン酸化膜、１７０９…キャパシタ下部電極、１７１０…キャパシタ絶縁膜、１７１１…キャパシタ上部電極、１７１２…シリコン酸化膜、１７１３…遮光体、１７１４…遮光体、１７１５…遮光体、１７１６…透明基体、１７１７…短波長紫外光、１７１８…感光したＳＯＧ膜。
【図１】
0003961041.tif 000003
【図２】
0003961041.tif 000004
【図３】
0003961041.tif 000005
【図４】
0003961041.tif 000006
【図５】
0003961041.tif 000007
【図６】
0003961041.tif 000008
【図７】
0003961041.tif 000009
【図８】
0003961041.tif 000010
【図９】
0003961041.tif 000011
【図１０】
0003961041.tif 000012
【図１１】
0003961041.tif 000013
【図１２】
0003961041.tif 000014
【図１３】
0003961041.tif 000015
【図１４】
0003961041.tif 000016
【図１５】
0003961041.tif 000017
【図１６】
0003961041.tif 000018
【図１７】
0003961041.tif 000019
【図１８】
0003961041.tif 000020
【図１９】
0003961041.tif 000021
【図２０】
0003961041.tif 000022
【図２１】
0003961041.tif 000023
【図２２】
0003961041.tif 000024
【図２３】
0003961041.tif 000025
【図２４】
0003961041.tif 000026