(57)【特許請求の範囲】
【請求項１】
少なくとも主面の領域において単結晶シリコンを有しかつ該主面の領域において少なくとも１つの表面構造（６）を有しているサブストレート（１）を備え、前記表面構造は、交点において交差する少なくとも３つの面を有しており、該面は対毎に直線状の交線において交差し、ここで表面構造として単結晶シリコンから成るピラミッド（６）が形成され、該ピラミッドは前記主面から突出しておりかつ導電性の領域（２）が拡散領域として該サブストレート（１）中に実現されており、
前記表面構造（６）を少なくとも前記交差する面の領域において被覆するゲート誘電体（８）を備え、
前記ゲート誘電体（８）の表面に配置されているゲート電極（１０）を備え、
前記主面の領域においてそれぞれ、前記直線状の交線の少なくとも１つに配置されている前記導電性の領域（２）を少なくとも２つ備え、ここで該少なくとも２つの導電性の領域は前記サブストレート（１）に対して電気的にアイソレーションされておりかつ該２つの導電性の領域の間で、前記ゲート電極（１０）に制御電圧を加えることによって、反転層を介する電流を制御可能であり、該反転層は、前記ゲート電極（１０）に制御電圧が加えられた際に、前記交差する面の交わる領域に沿ってかつ交点の領域において形成される
ことを特徴とするマイクロ電子素子。
【請求項２】
前記表面構造（６）および前記サブストレート（１）は第１の導電形によってドーピングされておりかつ前記導電性の領域（２）は第１の導電形とは反対の第２の導電形によってドーピングされている
請求項１記載の素子。
【請求項３】
少なくとも主面の領域において単結晶のシリコンを有するサブストレート（１）が、主面の領域において、交わる領域において交差する少なくとも２つの面を有する表面構造（６）を備えるようにし、
表面構造（６）を製造するために、前記主面を表面構造（６）の外側において被覆するマスク（３，４）を形成し、
前記サブストレート（１）の露出している主面にシリコンをエピタキシャル成長させることによって、単結晶のシリコンから成るピラミッド（６）を形成し、
少なくとも前記表面構造（６）の交差する面を被覆するゲート誘電体（８）を形成し、
前記ゲート誘電体（８）の表面に、ゲート電極（１０）を形成し、
前記サブストレート（１）の主面の領域に２つの導電性の領域（２）を形成し、該２つの導電性の領域は前記サブストレート（１）に対して電気的にアイソレーションされておりかつ該２つの導電性の領域の間で、前記ゲート電極（１０）に制御電圧を加えることによって、反転層を介する電流を制御可能であり、該反転層は、前記ゲート電極（１０）に制御電圧が加えられた際に、前記交差する面の交わる領域に沿って形成される
ことを特徴とするマイクロ電子素子の製造方法。
【請求項４】
前記マスクを、酸化シリコン層（３）および窒化シリコン層（４）を含んでいる２重層から、前記酸化シリコン層（３）が、前記窒化シリコン層（４）の下にアンダカットエッチング（５ａ）を有するように形成し、
前記ピラミッド（６）を、局所的な分子ビームエピタキシーによって形成する
請求項３記載の方法。
【請求項５】
前記サブストレート（１）は、第１の導電形によってドーピングされたシリコンを有し、
前記ピラミッド（６）を形成する前に、導電性の領域（２）を、第１の導電形とは反対の第２の導電形によってドーピングされている拡散領域として、前記サブストレート（１）に形成し、
前記ピラミッド（６）を本来の位置において第１の導電形によってドーピングし、
該ピラミッド（６）の形成後、マスク（３，４）を除去する
請求項３または４記載の方法。
【発明の詳細な説明】
一層高い集積密度および／または一層高いスイッチング速度の方向における従来のＣＭＯＳ技術に対する成功が約束された代替物と見なされる個別電子素子は、高抵抗の電位バリヤを介してしか充電／放電することができない１つまたは複数のノードを有している。この充電／放電は、量子力学的なトンネル効果によって説明される。電荷素量づつのノードの充電／放電は、電位バリヤを介する１つの電子の電荷転送に相応する。このために、ノードの容量に依存しているエネルギーコストが必要である。系の熱エネルギーがこのエネルギーコストより著しく小さい場合には、この電荷移送は禁止されている。その場合外部の電圧を加えることによってしか、電荷移送は可能でない。
電位バリヤは、個別電子素子の作動温度が、系の熱エネルギーが電荷移送のために必要であるエネルギーコストより著しく小さい程度に小さい場合にしか、作用しない。
技術的に御し得る温度において個別電子素子を出来るだけ室温で作動することができるようにするために、エネルギー平衡のために、ノードの容量、ひいては拡がりは出来るだけ僅かに抑えなければならない。
個別電子素子を半導体材料において実現するために、ノードとして、量子ドットと称される、非常に小さな寸法の導電領域が使用される。個別電子素子の作動温度を考慮すると、１０ｎｍ以下の寸法の量子ドットが必要である。２つのディメンジョンにおいてのみ僅かな寸法を有する導電領域は、量子ワイヤと称される。
小さな寸法の導電領域を、ゲートを使用して反転層として実現することが提案されている（例えばM. A. Reed, Spektrum der Wissenschaft 3（1993）第５２頁およびJ. Caro, Mictroelectronic Engineering 22（1993）第１５３頁）。この形式の導電領域の実現可能な寸法は、使用のゲートの形状に依存している。その際構造化されたゲートを用いて、局所的に形成された反転層も生成することができる。ナノメータ領域における寸法を有する反転層はナノメータ領域におけるゲート構造を必要とするが、それは相応の分解能を有するコストの高いリソグラフィー方法によってしか製造することができない。
Noetzel et al, aDv. Mter. 5（1993）第２２頁およびK. Eberl et al, Appl. Phys. Lett. 63（1993）第１０５９頁において、プレーナには成長されないＧａＡｓ／ＡｌＧａＡｓ層を使用することが提案されている。これにより、エピタキシャル成長の期間に導電性のヘテロ層のラテラルな構造化が得られる。
本発明の課題は、個別電子素子として適しておりかつその拡がりが使用のリソグラフィー分解能によって制限されていない導電領域を含んでいる素子を提供することにある。更に、本発明の課題は、この種の素子に対する製造方法を提供することである。
この課題は、請求項１に記載の素子並びに請求項４に記載の方法によって解決される。本発明のその他の構成はその他の請求項に記載されている。
本発明の素子は、少なくとも主面の領域において単結晶シリコンを有するサブストレートを含んでいる。サブストレートは、シリコンウェファであってもよいし、ＳＯＩサブストレートであってもよい。
主面の領域においてサブストレートは表面構造を有している。表面構造は交点において交差する少なくとも３つの面を有しており、該面は対毎に直線状の交線において交差している。
表面構造として単結晶シリコンから成るピラミッドが形成される。ピラミッドは主面から突出している。また、導電性の領域が拡散領域として該サブストレート中に実現されている。
表面構造は少なくとも、交差する面の領域においてゲート誘電体によって被覆されており、その上にゲート電極が配置されている。
主表面の領域における導電性の領域は少なくとも２つ配置されており、これらはサブストレートに対して電気的にアイソレーションされている。ゲート電極に制御電圧を印加することによって、交差する面の交わる領域に沿って、反転層が形成される。２つの導電性の領域の間の、この反転層を通る電流は、制御電圧の印加によって制御可能である。
本発明は、シリコンＭＯＳ素子においてシリコン誘電体境界面の尖端または縁において、高められた電界が発生し、従ってこの領域において僅かな制御電圧を加えるだけで反転層に対する条件が満たされるとう認識に基づいている。即ち、プレーナ境界面においてまだ反転層の形成に至っていない制御電圧の印加の際に、尖端または縁には既に反転層が形成される。その際尖端における反転層に対しては、縁における反転層に対してよりも僅かな制御電圧しか必要でない。
本発明の素子における表面構造は単結晶シリコンから成るピラミッドとして、主面から突出している。
このように突出した表面構造の場合、主面における製造のためにまず、表面構造に対する領域を被覆する補助構造を形成することは、本発明の枠内にある。それからサブストレートの主面が、補助構造がラテラルなアンダーカットエッチングの一体化によって除去されるまで、補助構造に対して等方性選択的にエッチングされる。補助構造は例えば、ＳｉＯ2，Ｓｉ3Ｎ4または金属から形成することができる。それから等方性エッチングが、フッ酸または燐酸によって行われる。表面構造の更なる先鋭化のために、本発明の枠内において、引き続いて、熱酸化およびこれに続く、その際形成されるＳｉＯ2のエッチバックが実施される。
有利には、本発明の素子における突出した表面構造は、マスクを用いたシリコンのエピタキシャル成長によって形成される。このために主面は、表面構造の外側がマスクによって被覆される。シリコンのエピタキシャル成長の際有利には、（１１１）面が成長し、その結果ピラミッドが形成される。ピラミッドを局所的な分子ビームエピタキシーによって成長させると有利である。というのは、このような方法で、１０ｎｍより小さい、尖端における曲率半径を実現することができるからである。
本発明の素子における反転層の拡がりは、リソグラフィーのステップに無関係である縁または尖端の曲率半径に依存している。エピタキシャル成長された表面構造では、曲率半径は、成長された結晶面の配向にのみ依存するが、リソグラフィーのステップには依存しない。
更に、表面構造を、主面の領域において自然成長された結晶階段によってまたは結晶配向に関して傾いた主面を有するシリコンサブストレートの使用によって実現することは本発明の枠内にある。傾いた主面を有するこの種のシリコンサブストレートは、主面の領域において結晶階段を有している。例えばそれは、研磨によって製造される。
次に本発明を実施例および図面に基づいて詳細に説明する。
第１図は、導電性の領域、酸化シリコン層および構造化された窒化シリコン層を有するシリコンサブストレートの断面図であり、
第２図は、マスクを形成するための酸化シリコン層の構造化の後のシリコンサブストレートの概略図であり、
第３図は、ピラミッドのエピタキシャル成長後のシリコンサブストレートの概略図であり、
第４図は、マスクの除去およびゲート誘電体の成長後のシリコンサブストレートの概略図であり、
第５図は、ゲート電極、ソース電極およびドレイン電極の形成後のシリコンサブストレートの概略図であり、
第６図は、２つ導電性の領域およびピラミッド形状の表面構造を有する本発明の素子の平面図であり、
第７図は、４つの導電性の領域およびピラミッド形状の表面構造を有する本発明の素子の平面図であり、
第８図は、サブストレートの主面における凹所として実現されている表面構造を有する本発明の素子の平面図であり、
第９図は、第８図のＩＸ−ＩＸに沿って切断して見た第８図の断面図である。
例えば、［１００］表面を有する単結晶のシリコンから成るサブストレート１の主面に、例えばマスキングされたイオンプランテーションによって２つのドーピングされた領域２が形成される（第１図参照）。サブストレート１は例えば、１０16ないし１０18ｃｍ-3のドープ材濃度によってｐ−ドーピングされている。ドーピングされた領域２は例えば、１０19ないし１０20ｃｍ-3のドープ材濃度によってｎ+ドーピングされている。
サブストレート１の主面に、全面的に、例えば１０５０℃における熱酸化によって１μｍ厚のシリコン酸化層３が被着される。酸化シリコン層３に、７００℃におけるＬＰＣＶＤプロセスにおいて５０ないし１００ｎｍ厚の窒化シリコン層４が被着される。従来のフォトリソグラフィーを用いてまたは別のフォトリソグラフィー法によって製造されるマスク（図示されていない）が使用されて、異方性エッチングによってＣＦ４プラズマ中に構造化されて、その結果シリコン酸化層３が露出している開口部５が生じる。
マスクとしての構造化された窒化シリコン層４を使用して、酸化シリコン層３が例えば緩衝フッ酸によってエッチングされる。その際サブストレート１の主面が露出される。同時に、窒化シリコン層４の下に、酸化シリコン層３のアンダカットエッチング層５ａが生じる（第２図参照）。酸化シリコン層３および窒化シリコン層４は、開口部５の領域において、ドーピングされた領域２の表面も部分的に露出されているように構造化される。
開口部５は、サブストレート１の表面に平行に、矩形の横断面を有している。矩形の横断面は、（１００）シリコンから成るサブストレート１の［１１０］方向において配向されている。開口部５は、窒化シリコン層４の表面において、約３５０ｎｍの辺長を有している。
構造化された酸化シリコン層３およびマスクとしての窒化シリコン層４を使用して、ドーピングされたシリコンの分子ビームエピタキシーによってサブストレート１の露出している表面ないしドーピングされた領域２にピラミッド６が成長される。同時に、窒化シリコン層４の表面に、ドーピングされたシリコン層７が析出される（第３図参照）。分子ビームエピタキシャルは、４００℃と７００℃との間の、エピタキシャルプロセスの間のサブストレート温度においてかつ０．０１ｎｍ／ｓｅｃと０．５ｎｍ／ｓｅｃとの間の蒸着レートによって実施される。ピラミッド６は、物理的に生じる自己組織化成長プロセスに基づいて成長し、その際ピラミッド６の側面は（１１１）面である。ピラミッド６は、例えば約２５０ｎｍの高さにおいて成長する。同時に、ドーピングされたシリコン層７は非晶質または多結晶に例えば３００ｎｍの厚さにおいて成長する。ピラミッド６は、例えば３×１０17ｃｍ-3のドーピングの濃度によってｐドーピングされる。
酸化シリコン層３が選択的に例えばフッ酸によってエッチングされるリフト・オフ・プロセスにおいて、酸化シリコン層３，窒化シリコン層４およびその上に沈澱されたドーピングされたシリコン層７が除去される。
ピラミッド６は、２つの相対向する側面がそれぞれ、ドーピングされた領域２の表面まで達する。ドーピングされた領域２のそれぞれにおいて、ピラミッド６の２つの縁が終端する。
例えば熱酸化によってまたはＣＶＤ析出によって酸化ゲート８が例えば５ないし１０ｎｍの厚さにおいて被着される（第４図参照）。酸化ゲート８は少なくとも部分的に、ドーピングされた２の表面において除去される（第５図参照）。例えばドーピングされた多結晶シリコン，珪化金属または金属から成る導電性の層の析出および構造化によって、電極９がドーピングされた領域２に形成されかつピラミッド６を被覆するゲート電極１０が形成される。
ゲート電極１０に例えば１．５Ｖの電圧が印加されると、ピラミッド６の尖端の領域において反転層が形成される。ピラミッド６は１０ｎｍ以下の曲率半径を有する尖端を有しているので、反転層は約１０ｎｍの拡がりを有している。反転層は、ドーピングされた領域２に対して電位バリヤによって隔離されている。ゲート電極１０における電圧が高められると、反転層は拡大しかつピラミッド６の縁に沿っても形成される。これにより反転層は、ピラミッド６の尖端において、ソース／ドレイン領域を形成するドーピングされた領域に接続される。従って第６図に図示の素子は、ゲート電圧の変化によって制御することができる個別電子トランジスタ（single electoron transistor）を表している。
第６図には、ドーピングされた領域２およびピラミッド６を有するサブストレート１の平面図が示されている。第１の電圧レベルが、第６図には含まれていないゲート電極１０に加えられると、それ量子ドットを形成する反転層６１を形成するためにピラミッド６の尖端にまで来る。反転層６１は、ゲート電極に制御電圧の第１の電圧が加えられている限りは、サブストレート１およびドーピングされた領域２に対して電位バリヤによって隔離されている。ゲート電極に、第１のレベルより高い、制御電圧の第２の電圧が加えられると、ピラミッド６の縁に沿って、別の反転層６２が形成される。ピラミッドの縁に沿ったこの反転層６２を介してピラミッド６の尖端における反転層６１は、その表面において反転層６２が終端している２つのドーピングされた領域２に接続される。
第７図には、第１図ないし第５図に相応して製造される本発明の素子の平面図が示されている。この素子は、４つのｎ+ドーピングされた領域２′を有するｐ-ドーピングされた、単結晶のシリコンから成るサブストレート１′を有している。サブストレート１′の主面に、ｐ-ドーピングされたシリコンの分子ビームエピタキシャルによってピラミッド６′が成長され、その縁はそれぞれ、ドーピングされた領域２′において終端している。ピラミッド６′は、ゲート誘電体およびゲート電極１０′によって完全に被覆されている。
ゲート電極１０′に第１の制御レベルを加えることによって、ピラミッド６の尖端に反転層６１′を形成することになる。反転層６１′は、ナノメータ領域における寸法を有しかつサブストレート１′並びにドーピングされた領域２′に対して電位バリヤを介して隔離されている量子ドットを表している。ゲート電極１０′に、第１のレベルより高い第２の制御レベルを加えることによって、ピラミッド６′の縁に沿って付加的に、反転層６２′が形成され、それを介して反転層６１′はドーピングされた領域２′と電気的に接続される。第７図には、４つの接続領域２′を介した複数の量子ドットの結合が示されている。
次に第８図および第９図に基づいて、表面構造としてＶ字形の横断面を有する凹所を有している素子について説明する。第８図に図示の、素子の断面は、第９図にＶＩＩＩ−ＶＩＩＩによって表されている。第９図に図示の、素子の断面は、第８図にＩＸ−ＩＸによって表されている。
例えば単結晶の、ｐドーピングされたシリコンから成るサブストレート１１に、例えばマスキングされたイオンプランテーションによって２つのドーピングされた領域１２が形成される。ドーピングされた領域１２は例えば、ｐ+ドーピングされる。矩形の横断面を有するマスクを使用して、結晶配向に依存しているエッチング方法、例えばＫＯＨによって２つのドーピングされた領域１２の間に、Ｖ字形状の横断面を有する溝１３がエッチングされる。その際Ｖ字形状の横断面の縁１７は、一方のドーピングされた領域１２から他方のドーピングされた領域まで延在している。
溝１３の表面は、例えば熱酸化またはＳｉＯ2のＣＶＤ析出による酸化ゲート１４を備えている。酸化ゲート１４の表面に、例えばドーピングされた多結晶シリコンまたは珪化金属または金属から成るゲート電極１５が製造される。例えば１．５Ｖの制御電圧をゲート電極１５に加えることによって、溝１３の縁１７に、反転層が形成され、それを介して２つのドーピングされた領域１２が相互に接続される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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