(57)【特許請求の範囲】
【請求項１】
マルチプロセッサ構成の集積回路であって、
第１の内部クロック信号に同期して動作する第１のプロセッサと、
第２の内部クロック信号に同期して動作する第２のプロセッサと、
第３の内部クロック信号に同期して動作するメモリと、
外部クロック信号から生成した３つのクロック信号を前記第１、第２及び第３の内部クロック信号として供給するクロック供給部と、
前記メモリの制御回路をリセットするための第１の内部リセット信号と、前記第１のプロセッサをリセットするための第２の内部リセット信号と、前記第２のプロセッサをリセットするための第３の内部リセット信号とを供給するためのリセット制御部とを１チップ上に備え、
前記リセット制御部は、
第１、第２及び第３の外部リセット信号を受け取り、
前記第１の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号の全てを活性化し、
前記第２の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号のうち第２の内部リセット信号のみを活性化し、
前記第３の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号のうち第３の内部リセット信号のみを活性化することを特徴とする集積回路。
【請求項２】
マルチプロセッサ構成の集積回路であって、
第１の内部クロック信号に同期して動作する第１のプロセッサと、
第２の内部クロック信号に同期して動作する第２のプロセッサと、
第３の内部クロック信号に同期して動作するメモリと、
外部クロック信号から生成した３つのクロック信号を前記第１、第２及び第３の内部クロック信号として供給するクロック供給部とを１チップ上に備え、
前記クロック供給部は、
外部より供給される第１及び第２の停止信号を受け取り、
前記第１及び第２の停止信号が同時に活性化されたときには前記第１、第２及び第３の内部クロック信号の全ての供給を停止し、
前記第１及び第２の停止信号のうち第１の停止信号のみが活性化されたときには前記第１、第２及び第３の内部クロック信号のうち第１の内部クロック信号のみの供給を停止し、
前記第１及び第２の停止信号のうち第２の停止信号のみが活性化されたときには前記第１、第２及び第３の内部クロック信号のうち第２の内部クロック信号のみの供給を停止する機能を備えたことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチプロセッサ構成の集積回路に関するものである。
【０００２】
【従来の技術】
マイクロプロセッサやＤＳＰ（ディジタル信号処理プロセッサ）が各種応用分野に広く用いられている。特に、近年の移動体通信の分野では従来の単一プロセッサの数倍の情報処理能力が要求されるため、複数のプロセッサがメモリを共有する構成、いわゆるマルチプロセッサ構成の採用が多くなっている。一方、プロセス微細化の進展に伴い、複数のプロセッサとメモリとを１チップ上に集積したＬＳＩ（大規模集積回路）の実現が可能となっている。
【０００３】
図１０は、従来のマルチプロセッサ構成の一例を示している。これは、第１及び第２のプロセッサ５００，５１０が共にメモリ制御回路５３０を介してメモリ５２０にアクセスすることで処理を実行するものである。第１のプロセッサ５００は、演算部５０１、アドレス出力部５０２、クロック供給部５０３、リセット制御部５０４を持つ。同様に、第２のプロセッサ５１０は、演算部５１１、アドレス出力部５１２、クロック供給部５１３、リセット制御部５１４を持つ。これら第１及び第２のプロセッサ５００，５１０は、データバス５４０を介してメモリ５２０に接続されている。
【０００４】
まず、第１、第２及び第３のリセット信号ＲＳＴ１，ＲＳＴ２，ＲＳＴ３をアクティブにすることで、第１及び第２のプロセッサ５００，５１０、メモリ制御回路５３０をそれぞれリセットする。第１のプロセッサ５００では、ＲＳＴ１がアクティブになると、リセット制御部５０４が図示の各部５０１、５０２，５０３や、不図示の命令実行制御に関わるユニット等をリセットする。第２のプロセッサ５１０でも、ＲＳＴ２がアクティブになると、同様のリセット動作が実行される。メモリ制御回路５３０は、ＲＳＴ３によりリセットされる。そして、第１のプロセッサ５００に第１のクロック信号ＣＬＫ１を、第２のプロセッサ５１０に第２のクロック信号ＣＬＫ２を、メモリ５２０及びメモリ制御回路５３０に第３のクロック信号ＣＬＫ３をそれぞれ供給する。
【０００５】
次に、ＲＳＴ１、ＲＳＴ２及びＲＳＴ３を非アクティブにすることで、第１及び第２のプロセッサ５００，５１０、メモリ５２０、メモリ制御回路５３０は所定の動作を開始する。このとき、第１のプロセッサ５００はＣＬＫ１に、第２のプロセッサ５１０はＣＬＫ２に、メモリ５２０及びメモリ制御回路５３０はＣＬＫ３にそれぞれ同期して動作する。ただし、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３は位相が合っていないので、互いに非同期の動作となる。
【０００６】
上記リセット動作の後、第１のプロセッサ５００がメモリ５２０をアクセスする場合の動作について、以下説明する。
【０００７】
図１１は、プロセッサ５００がメモリ５２０からデータをリードする場合のタイミングチャートである。プロセッサ５００は、ＣＬＫ１に同期して時刻ｔ５１に、メモリアクセス信号ＭＲＷ１をアクティブかつリードを指示する状態にし、かつアドレスＡＤＲＳ１を出力する。メモリ制御回路５３０は、ＭＲＷ１がアクティブであるので、メモリ５２０へ供給するアドレスＡＤＲＳとしてＡＤＲＳ１を選択する。ただし、ＭＲＷ１及びＡＤＲＳ１はＣＬＫ３に同期していない。そこで、メモリ制御回路５３０は、時刻ｔ５２にＣＬＫ３に同期したメモリアクセス信号ＭＲＷ及びアドレスＡＤＲＳをメモリ５２０へ供給する。メモリ５２０は、メモリアクセスタイムΔｔ５の後にデータバス５４０にデータを出力する。プロセッサ５００の演算部５０１は、ＣＬＫ１に同期して時刻ｔ５３に、データバス５４０からデータを取り込む。
【０００８】
図１２は、プロセッサ５００がメモリ５２０にデータをライトする場合のタイミングチャートである。プロセッサ５００は、ＣＬＫ１に同期して時刻ｔ５４に、ＭＲＷ１をアクティブかつライトを指示する状態にし、ＡＤＲＳ１を出力し、かつデータバス５４０にデータを出力する。メモリ制御回路５３０は、ＭＲＷ１がアクティブであるので、メモリ５２０へ供給するアドレスＡＤＲＳとしてＡＤＲＳ１を選択する。ただし、ＭＲＷ１及びＡＤＲＳ１はＣＬＫ３に同期していない。そこで、メモリ制御回路５３０は、時刻ｔ５５にＣＬＫ３に同期したＭＲＷ及びＡＤＲＳをメモリ５２０へ供給する。メモリ５２０は、時刻ｔ５６にデータバス５４０からデータを取り込む。
【０００９】
第２のプロセッサ５１０がメモリ５２０からデータをリードする場合あるいは第２のプロセッサ５１０がメモリ５２０へデータをライトする場合、第２のプロセッサ５１０からのメモリアクセス信号ＭＲＷ２がアクティブとなり、メモリ５２０へ供給するアドレスＡＤＲＳとして第２のプロセッサ５１０から供給されたアドレスＡＤＲＳ２をメモリ制御回路５３０が選択する点以外は、上記に同じである。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、第１及び第２のプロセッサ５００，５１０とメモリ５２０との間のデータ転送は、ＣＬＫ１、ＣＬＫ２及びＣＬＫ３の位相差のため、高速になされない。例えば第１のプロセッサ５００がメモリ５２０をアクセスする場合、図１１のメモリリードではＣＬＫ１の２サイクル（時刻ｔ５１から時刻ｔ５３まで）を、また図１２のメモリライトではＣＬＫ１の約３サイクル（時刻ｔ５４から時刻ｔ５６まで）をそれぞれ必要とする。
【００１１】
また、第１及び第２のプロセッサ５００，５１０が各々クロック供給部５０３，５１３及びリセット制御部５０４，５１４を持つため、これらを１チップ上に集積する場合にチップ面積が大きくなる。
【００１２】
更に、ＲＳＴ１、ＲＳＴ２及びＲＳＴ３のアクティブ、非アクティブの変化はそれぞれＣＬＫ１、ＣＬＫ２及びＣＬＫ３に同期してなされる必要があり、リセット信号の入力タイミング設計が困難であった。
【００１３】
本発明の主な目的は、メモリを内蔵したマルチプロセッサ構成の集積回路において、チップ面積を縮小し、また各プロセッサのメモリアクセスを高速化することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る第１の集積回路は、第１の内部クロック信号に同期して動作する第１のプロセッサと、第２の内部クロック信号に同期して動作する第２のプロセッサと、第３の内部クロック信号に同期して動作するメモリと、外部クロック信号から生成した３つのクロック信号を前記第１、第２及び第３の内部クロック信号として供給するクロック供給部と、前記メモリの制御回路をリセットするための第１の内部リセット信号と、前記第１のプロセッサをリセットするための第２の内部リセット信号と、前記第２のプロセッサをリセットするための第３の内部リセット信号とを供給するためのリセット制御部とを１チップ上に備えた構成を採用し、前記リセット制御部は、第１、第２及び第３の外部リセット信号を受け取り、前記第１の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号の全てを活性化し、前記第２の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号のうち第２の内部リセット信号のみを活性化し、前記第３の外部リセット信号が活性化されたときには前記第１、第２及び第３の内部リセット信号のうち第３の内部リセット信号のみを活性化することとしたものである。これにより、クロック供給部及びリセット制御部をプロセッサ毎に持つ場合と比べてチップ面積が大幅に縮小されるとともに、例えば前記第２のプロセッサのみをリセットし、前記メモリを用いた前記第１のプロセッサの動作をそのまま継続させることが可能となる。
【００１６】
本発明に係る第２の集積回路は、第１の内部クロック信号に同期して動作する第１のプロセッサと、第２の内部クロック信号に同期して動作する第２のプロセッサと、第３の内部クロック信号に同期して動作するメモリと、外部クロック信号から生成した３つのクロック信号を前記第１、第２及び第３の内部クロック信号として供給するクロック供給部とを１チップ上に備えた構成を採用し、前記クロック供給部は、外部より供給される第１及び第２の停止信号を受け取り、前記第１及び第２の停止信号が同時に活性化されたときには前記第１、第２及び第３の内部クロック信号の全ての供給を停止し、前記第１及び第２の停止信号のうち第１の停止信号のみが活性化されたときには前記第１、第２及び第３の内部クロック信号のうち第１の内部クロック信号のみの供給を停止し、前記第１及び第２の停止信号のうち第２の停止信号のみが活性化されたときには前記第１、第２及び第３の内部クロック信号のうち第２の内部クロック信号のみの供給を停止する機能を備えることとしたものである。これにより、クロック供給部をプロセッサ毎に持つ場合と比べてチップ面積が大幅に縮小されるとともに、例えば前記第２のプロセッサのみの動作を停止させ、前記メモリを用いた前記第１のプロセッサの動作をそのまま継続させることが可能となる。また、前記第１及び第２のプロセッサの双方の動作が停止する際は、前記メモリの動作も停止させることで低消費電力を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＬＳＩの構成を示している。図１のＬＳＩ１００は、第１及び第２のプロセッサ１１０，１２０、メモリ１３０、クロック供給部１４０、リセット制御部１５０を１チップ上に集積したものである。第１のプロセッサ１１０は、演算部１１１、アドレス出力部１１２を持ち、第１の内部クロック信号ＩＣＬＫ１に同期して動作する。同様に、第２のプロセッサ１２０は、演算部１２１、アドレス出力部１２２を持ち、第２の内部クロック信号ＩＣＬＫ２に同期して動作する。これら第１及び第２のプロセッサ１１０，１２０は、データバス１６０を介してメモリ１３０に接続されている。メモリ１３０は、メモリアレイ１３１、メモリ制御部１３２を持ち、第３の内部クロック信号ＩＣＬＫ３に同期して動作する。
【００２０】
図２は、クロック供給部１４０の構成例を示している。図２のクロック供給部１４０は、外部クロック信号ＥＣＬＫから互いに位相の一致した３つのクロック信号を生成し、これらのクロック信号を上記ＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３として供給するものであって、ＰＬＬ（位相同期ループ）１４１と、３つの遅延調整セル１４２，１４３，１４４とを持つ。ＰＬＬ１４１は、外部クロック信号ＥＣＬＫを入力し、原始クロック信号ＩＣＬＫ０を出力する。遅延調整セル１４２，１４３，１４４は、ＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３の位相が互いに一致するように、それぞれ遅延を調整するものである。
【００２１】
図３は、リセット制御部１５０の構成例を示している。図３のリセット制御部１５０は、第１、第２及び第３の外部リセット信号ＥＲＥＳ１，ＥＲＥＳ２，ＥＲＥＳ３を受け取り、メモリ１３０及びクロック供給部１４０をリセットするための第１の内部リセット信号ＩＲＥＳ１と、第１のプロセッサ１１０をリセットするための第２の内部リセット信号ＩＲＥＳ２と、第２のプロセッサ１２０をリセットするための第３の内部リセット信号ＩＲＥＳ３とを供給するものであって、１つのインバータ１５１と、２つのＮＯＲゲート１５２，１５３とを持つ。このリセット制御部１５０によれば、ＥＲＥＳ１がアクティブ（正論理）になると、ＩＲＥＳ１、ＩＲＥＳ２及びＩＲＥＳ３の全てがアクティブ（負論理）になる。この場合、ＥＲＥＳ２及びＥＲＥＳ３はどのような論理値でもよい。ＥＲＥＳ１が非アクティブである場合、ＥＲＥＳ２がアクティブになるとＩＲＥＳ２のみがアクティブになり、ＥＲＥＳ３がアクティブになるとＩＲＥＳ３のみがアクティブになる。
【００２２】
図４は、メモリ制御部１３２の構成例を示している。図４のメモリ制御部１３２は、ＯＲゲート１３３、マルチプレクサ１３４を持ち、第１のプロセッサ１１０のアドレス出力部１１２が出力する第１のメモリアクセス信号ＭＲＷ１及び第１のアドレスＡＤＲＳ１と、第２のプロセッサ１２０のアドレス出力部１２２が出力する第２のメモリアクセス信号ＭＲＷ２及び第２のアドレスＡＤＲＳ２とを受け取る。そして、ＭＲＷ１がアクティブになるとＡＤＲＳ１を選択してメモリアレイ１３１に供給し、ＭＲＷ２がアクティブになるとＡＤＲＳ２を選択してメモリアレイ１３１に供給する。ＭＲＷ及びＡＤＲＳは、メモリアレイ１３１に供給されるメモリアクセス信号及びアドレスである。
【００２３】
図１のＬＳＩ１００の全体をリセットするには、ＥＲＥＳ１をアクティブにする。これにより、ＩＲＥＳ１、ＩＲＥＳ２及びＩＲＥＳ３の全てがアクティブになり、第１及び第２のプロセッサ１１０，１２０、メモリ１３０、クロック供給部１４０の全てが同じタイミングでリセットされる。そして、外部クロック信号ＥＣＬＫがＬＳＩ１００に与えられる。
【００２４】
次に、ＥＲＥＳ１を非アクティブにすることで、第１及び第２のプロセッサ１１０，１２０、メモリ１３０、クロック供給部１４０は所定の動作を開始する。このとき、クロック供給部１４０が互いに位相の一致したＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３を供給するので、第１及び第２のプロセッサ１１０，１２０、メモリ１３０は相互に同期して動作する。
【００２５】
上記リセット動作の後、第１のプロセッサ１１０がメモリ１３０をアクセスする場合の動作について、以下説明する。
【００２６】
図５は、プロセッサ１１０がメモリ１３０からデータをリードする場合のタイミングチャートである。プロセッサ１１０は、時刻ｔ１１に、ＭＲＷ１をアクティブかつリードを指示する状態にし、かつＡＤＲＳ１を出力する。メモリ制御部１３２は、ＭＲＷ１がアクティブであるので、マルチプレクサ１３４でＡＤＲＳ１を選択し、時刻ｔ１１にＭＲＷ及びＡＤＲＳをメモリアレイ１３１へ供給する。メモリアレイ１３１は、メモリアクセスタイムΔｔ１の後にデータバス１６０にデータを出力する。プロセッサ１１０の演算部１１１は、時刻ｔ１２にデータバス１６０からデータを取り込み、時刻ｔ１３までに演算処理を終える。つまり、プロセッサ１１０はＩＣＬＫ１の１サイクル（時刻ｔ１１から時刻ｔ１２まで）でメモリリードを達成できる。
【００２７】
図６は、プロセッサ１１０がメモリ１３０にデータをライトする場合のタイミングチャートである。プロセッサ１１０は、時刻ｔ１４に、ＭＲＷ１をアクティブかつライトを指示する状態にし、ＡＤＲＳ１を出力し、かつデータバス１６０にデータを出力する。メモリ制御部１３２は、ＭＲＷ１がアクティブであるので、マルチプレクサ１３４でＡＤＲＳ１を選択し、時刻ｔ１４にＭＲＷ及びＡＤＲＳをメモリアレイ１３１へ供給する。メモリアレイ１３１は、時刻ｔ１５にデータバス１６０からデータを取り込む。つまり、プロセッサ１１０はＩＣＬＫ１の１サイクル（時刻ｔ１４から時刻ｔ１５まで）でメモリライトを達成できる。
【００２８】
第２のプロセッサ１２０がメモリ１３０からデータをリードする場合あるいは第２のプロセッサ１２０がメモリ１３０へデータをライトする場合、ＭＲＷ２がアクティブとなり、メモリ制御部１３２がＡＤＲＳ２を選択する点以外は、上記に同じである。
【００２９】
さて、一方のプロセッサの処理が終了した場合、あるいは一方のプロセッサの処理を途中で再スタートさせたい場合には、ＥＲＥＳ２又はＥＲＥＳ３をアクティブにすればよい。例えば、第２のプロセッサ１２０の処理が終了した場合には、ＥＲＥＳ３をアクティブにする。このとき、リセット制御部１５０がＩＲＥＳ３のみをアクティブにするので、第２のプロセッサ１２０のみがリセットされる。すなわち、第１のプロセッサ１１０、メモリ１３０、クロック供給部１４０はそのまま動作を継続する。
【００３０】
以上のように、本実施の形態によれば、クロック供給部１４０が供給する位相の一致したＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３に同期して、第１及び第２のプロセッサ１１０，１２０、メモリ１３０が動作するため、メモリ制御部１３２において同期化のための特別の回路は不要であり、かつメモリアクセスを高速に行うことができる。また、クロック供給部１４０及びリセット制御部１５０はＬＳＩ１００内に各々１個だけ内蔵されるため、これらをプロセッサ毎に持つ図１０の場合と比べ、チップ面積が大幅に縮小される。更に、単一の外部クロック信号ＥＣＬＫの位相を考慮してＥＲＥＳ１、ＥＲＥＳ２及びＥＲＥＳ３をＬＳＩ１００に与えればよいので、これら外部リセット信号の入力タイミング設計が容易になる。
【００３１】
図７は、リセット制御部１５０の変形例を示している。図７のリセット制御部１５０は、２つのＯＲゲート２０１，２０２と、第１、第２及び第３のフリップフロップ（ＦＦ）２０３，２０４，２０５とを持つ。ＩＲＥＳ１を供給するための第１のＦＦ２０３にはＩＣＬＫ１を、ＩＲＥＳ２を供給するための第２のＦＦ２０４にはＩＣＬＫ２を、ＩＲＥＳ３を供給するための第３のＦＦ２０５にはＩＣＬＫ３をそれぞれ接続する。このリセット制御部１５０によれば、ＥＲＥＳ１がアクティブ（正論理）になると、ＩＲＥＳ１、ＩＲＥＳ２及びＩＲＥＳ３の全てがアクティブ（負論理）になる。しかも、位相の合ったＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３により、ＩＲＥＳ１、ＩＲＥＳ２及びＩＲＥＳ３を同時に解除することができる。ＥＲＥＳ１が非アクティブである場合、ＥＲＥＳ２がアクティブになるとＩＲＥＳ２のみがアクティブになり、ＥＲＥＳ３がアクティブになるとＩＲＥＳ３のみがアクティブになる。
【００３２】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係るＬＳＩの構成を示している。図８のＬＳＩ３００は、外部より供給される第１及び第２の停止信号ＴＥＲＭ１，ＴＥＲＭ２をクロック供給部３４０が受け取る点で、上記第１の実施の形態に係るＬＳＩ１００と異なる。
【００３３】
図９は、クロック供給部３４０の構成例を示している。図９のクロック供給部３４０は、基本的には図２のクロック供給部１４０と同じく、外部クロック信号ＥＣＬＫから互いに位相の一致した３つのクロック信号を生成し、これらのクロック信号をＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３として供給するものであって、ＡＮＤゲート３４１と、ＰＬＬ３４２と、２つのＯＲゲート３４３，３４４と、３つの遅延調整セル３４５，３４６，３４７とを持つ。ＰＬＬ３４２は、外部クロック信号ＥＣＬＫを入力し、原始クロック信号ＩＣＬＫ０を出力する。遅延調整セル３４５，３４６，３４７は、ＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３の位相が互いに一致するように、それぞれ遅延を調整するものである。しかも、ＴＥＲＭ１のみがアクティブ（正論理）になると、ＯＲゲート３４３がＩＣＬＫ０をマスクする結果、ＩＣＬＫ１のみの供給が停止する。また、ＴＥＲＭ２（正論理）のみがアクティブになると、ＯＲゲート３４４がＩＣＬＫ０をマスクする結果、ＩＣＬＫ２のみの供給が停止する。更に、ＴＥＲＭ１及びＴＥＲＭ２が同時にアクティブになると、ＡＮＤゲート３４１の出力ＴＥＲＭがアクティブになり、ＰＬＬ３４２がＩＣＬＫ０の供給を停止する結果、ＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３の全ての供給が停止するようになっている。
【００３４】
本実施の形態によれば、少なくとも一方のプロセッサの処理が終了した場合、ＩＣＬＫ１、ＩＣＬＫ２及びＩＣＬＫ３のうちの不要の内部クロック信号を停止することで、ＬＳＩ３００の消費電力を低減することができる。例えば、第２のプロセッサ１２０の処理が終了した場合には、ＴＥＲＭ２をアクティブにする。クロック供給部３４０は、これに応答してＩＣＬＫ２の供給を停止する。このとき、ＩＣＬＫ１及びＩＣＬＫ３の供給は停止しないため、第１のプロセッサ１１０はメモリ１３０をアクセスしつつ、そのまま処理を継続することができる。
【００３５】
なお、上記各実施の形態では、ＬＳＩ１００，３００に内蔵するプロセッサが２つ、メモリが１つの場合について説明したが、プロセッサ数が３以上の場合にも適用できる。このとき、メモリ制御部１３２は３組以上のメモリアクセス信号、アドレスを入力、選択すればよい。また、メモリアレイ数が２以上の場合には、メモリ制御部１３２相当の構成をそれぞれのメモリアレイに接続すればよい。
【００３６】
【発明の効果】
以上説明してきたとおり、本発明によれば、メモリを内蔵したマルチプロセッサ構成の集積回路において、クロック供給部及びリセット制御部をプロセッサ毎に持つ場合と比べてチップ面積が大幅に縮小される。また、複数のプロセッサとメモリとが互いに同期して動作するように、各部へ供給する内部クロック信号の位相を互いに一致させることとしたので、各プロセッサのメモリアクセスが高速化する。その結果、集積回路の情報処理能力が飛躍的に高まる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係るＬＳＩの構成を示すブロック図である。
【図２】  図１中のクロック供給部の構成例を示す図である。
【図３】  図１中のリセット制御部の構成例を示す図である。
【図４】  図１中のメモリ制御部の構成例を示す図である。
【図５】  図１のＬＳＩにおけるメモリリードのタイミングチャートである。
【図６】  図１のＬＳＩにおけるメモリライトのタイミングチャートである。
【図７】  図１中のリセット制御部の変形例を示す図である。
【図８】  本発明の第２の実施の形態に係るＬＳＩの構成を示すブロック図である。
【図９】  図８中のクロック供給部の構成例を示す図である。
【図１０】  従来のマルチプロセッサ構成の一例を示すブロック図である。
【図１１】  図１０の構成におけるメモリリードのタイミングチャートである。
【図１２】  図１０の構成におけるメモリライトのタイミングチャートである。
【符号の説明】
１００，３００  ＬＳＩ
１１０，１２０  プロセッサ
１１１，１２１  演算部
１１２，１２２  アドレス出力部
１３０  メモリ
１３１  メモリアレイ
１３２  メモリ制御部
１３３  ＯＲゲート
１３４  マルチプレクサ
１４０  クロック供給部
１４１  ＰＬＬ
１４２，１４３，１４４  遅延調整セル
１５０  リセット制御部
１５１  インバータ
１５２，１５３  ＮＯＲゲート
１６０  データバス
２０１，２０２  ＯＲゲート
２０３，２０４，２０５  フリップフロップ（ＦＦ）
３４０  クロック供給部
３４１  ＡＮＤゲート
３４２  ＰＬＬ
３４３，３４４  ＯＲゲート
３４５，３４６，３４７  遅延調整セル
ＡＤＲＳ  アドレス
ＡＤＲＳ１，ＡＤＲＳ２  アドレス
ＥＣＬＫ  外部クロック信号
ＥＲＥＳ１，ＥＲＥＳ２，ＥＲＥＳ３  外部リセット信号
ＩＣＬＫ０  原始クロック信号
ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３  内部クロック信号
ＩＲＥＳ１，ＩＲＥＳ２，ＩＲＥＳ３  内部リセット信号
ＭＲＷ  メモリアクセス信号
ＭＲＷ１，ＭＲＷ２  メモリアクセス信号
ＴＥＲＭ１，ＴＥＲＭ２  停止信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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