(57)【特許請求の範囲】
【請求項１】
ゲート・ターンオフ・サイリスタであって、
（ａ）第１の主面（１）と第２の主面（２）との間にある、幾つかの異なってドープされた半導体層（６）−（９）と、
（ｂ）第２の主面（２）上のアノード電極（３）、および第１の主面上のカソード電極（４）とゲート電極（５）と、
（ｃ）前記半導体層（６）−（９）は、第２の主面（２）からみて、ｐ+ ドープされたアノードエミッター（６）、ｎドープされたｎベース（７）、ｐドープされたｐベース（８）、及びｎ+ ドープされたカソード−エミッター領域（９）を有しており、前記アノードエミッター（６）はアノード電極（３）と電気的に接触しており、前記ｐベース（８）はゲート電極（５）と電気的に接触しており、前記ｎ+ ドープされたカソード−エミッター領域（９）はカソード電極（４）と電気的に接触しており、且つ、前記ｐベース（８）と共通の表面を有し、
（ｄ）前記アノードエミッター（６）を貫通するｎ+ ドープされたアノード短絡回路領域（１０）と、且つ
（ｅ）前記ｎベース（７）と前記アノードエミッター（６）間に設けられたｎドープされた障壁層（１１）であって、前記ｎベース（７）より高ドープされた前記障壁層（１１）と、
を有し、
（ｆ）前記アノードエミッター（６）は、低ドープされ、薄く設けられることで透過エミッターとして形成され、前記カソード電極から生じる電子流が高い割合で再結合することなく抽出されることを特徴とするゲート・ターンオフ・サイリスタ。
【請求項２】
前記障壁層（１１）は、拡散層として形成されていることを特徴とする請求項１に記載のゲート・ターンオフ・サイリスタ。
【請求項３】
前記障壁層（１１）は、２０μｍから４０μｍの深さと７×１０14cm-3のエッジ濃度を有していることを特徴とする請求項２に記載のゲート・ターンオフ・サイリスタ。
【請求項４】
前記障壁層（１１）は、エピタキシャル成長でつくられていることを特徴とする請求項１に記載のゲート・ターンオフ・サイリスタ。
【請求項５】
前記障壁層（１１）は、２０μｍから４０μｍの深さを有していることを特徴とする請求項４記載のゲート・ターンオフ・サイリスタ。
【請求項６】
前記障壁層（１１）は、一様なドーピングプロフィールを有していることを特徴とする請求項４または請求項５記載のゲート・ターンオフ・サイリスタ。
【請求項７】
前記障壁層（１１）は３×１０14cm-3のドーピングレベルを有することを特徴とする請求項６記載のゲート・ターンオフ・サイリスタ。
【請求項８】
前記障壁層（１１）は、少なくとも２つのステージのドーピングプロフィールを有し、第１のステージ（１２）は、前記第２の主面（２）から離れていて、高ドープされ、且つ第２のステージ（１３）は前記第２の主面（２）に直接隣接していて、低ドープされていることを特徴とする請求項４に記載のゲート・ターンオフ・サイリスタ。
【請求項９】
前記第１のステージ（１２）は、前記第２の主面（２）から離れていて、１０15cm-3のドーピングレベルと１０μｍの深さを有していることを特徴とする請求項８に記載のゲート・ターンオフ・サイリスタ。
【請求項１０】
前記第２のステージ（１３）は、前記第２の主面（２）に直接隣接していて、１０14cm-3より少ないドーピングレベルと１０μｍの深さを有していることを特徴とする請求項８または請求項９記載のゲート・ターンオフ・サイリスタ。
【請求項１１】
前記透過エミッター（６）は、１．２μｍの深さと１０18cm-3のドーピングレベルを有していることを特徴とする請求項１乃至１０の何れかに記載のゲート・ターンオフ・サイリスタ。
【請求項１２】
前記アノード短絡回路領域（１０）は、５μｍから１０μｍの直径を有していること特徴とする請求項１乃至１１の何れかに記載のゲート・ターンオフ・サイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属す技術分野】
本発明は、パワー半導体の分野に関し、特に、特許請求の範囲の請求項１のプリアンブルによるゲート・ターンオフ・サイリスタ（Gate Turn-Off thyristor:ＧＴＯ）に関する。
【０００２】
【従来の技術】
このようなＧＴＯは多くの文献により公知である。これらは、例えば、欧州特許EP-B1-0,159,797 に記載されている古典的なＧＴＯに関する。このＧＴＯは、アノード側主面とカソード側主面の間に、アノードから出発して、ｐ+ ドープされたアノードエミッター、ｎベース、ｐベースおよびｎ+ ドープされたカソード領域を有している。このカソード領域はカソードに接続され、ｐベースはゲート電極に接続されており、この素子は、ゲード電極によってターンオン、オフするこができる。
ＧＴＯの電気的特性を改善するために、アノード短絡回路をアノードエミッターに設けることができる。この方法は、例えば、欧州特許出願EP-A1-0,327,901 に記載されている。
【０００３】
これらのＧＴＯは、今日、高電力の分野における最新のコンバータ駆動の中心的構成である。回路および回路の駆動ばかりでなく、多くの従来技術の素子が製造されている。この場合、種々の供給業者はすべて同じ基本的なコンセプトのＧＴＯを引き受けている。最大許容ブロッキング電圧で、ディプレッション帯がｎ−ベースの準ニュートラルの、空でない領域におけるアノード前で、ほぼ１００μｍから２００μｍに広がっている。この構造は、“非パンチスルー”コンセプト（ＮＰＴコンセプト、ＮＰＴＧＴＯ）という技術用語で一般に呼ばれている。実際には、４．５ｋｖのブロッキング電圧を有する素子に対して、ほぼ８００μｍの厚さの基板が必要である。この厚さは、種々の供給業者によってほとんど小さな差異で、３００Ｈｚから５００Ｈｚの最大のスイッチング周波数を可能にする。この周波数の絶対的な大きさは、発生するスイッチング損失および冷却による熱放射の物理的限界によって決まる。
【０００４】
しかしながら、いろいろな理由のために、ユーザーは高いスイッチング周波数を求める傾向にある。一つの理由は、電源回路網において高調波を減少したいという要求にある。しかし、ＮＰＴコンセプトはすでに殆ど十分開発されているので、得ることができるスイッチング周波数に関する更なる改善は、最早ほとんど期待できない。
しかしながら、もし、アノード側の障壁層（バッファ層）が導入されるなら、一次の低ドーピングレベルを有する基板を用いることが可能である。この様な構造の場合、電界をタンオフすると、素子から電荷が追い出される。非パンチスルーコンセプト（ＮＰＴ）と対照的に、これはパンチスルーコンセプト（ＰＴ）と呼ばれる。これは、米国特許第 5,001,535号にＳｉＴｈ（Static Induction Thyristor: 静電誘導サイリスタ）として記載されている。しかし、もし他の有利なアノード短絡回路が、このようなＰＴコンセプトの場合に取り入れられるならば、それらは障壁層の増加したドーピングレベルのために、極めて効果的になる。短絡されたアノード領域の割合が１％から３％の範囲にあれば、低導電率および信頼できるトリガ化が可能である。しかし、ターンオフ損失が最早受け入れることができないレベルまで増加することが実験で示されている。したがって、これはスイッチング周波数を増加することを妨げてもいる。また、これは、ＧＴＯの連続的な製造にたいして、供給業者によってパンチスルーコンセプトが開発されない理由でもある。
【０００５】
【発明が解決しようとする課題】
本発明の一つの目的は、スイッチング損失をおこすことなくスイッチング周波数を増加することができ、またＧＴＯの基板の厚さを減少することができる新規のＧＴＯを提供することある。
【０００６】
【課題を解決するための手段】
この目的は、最初に述べた形式のＧＴＯの場合に、特許請求の範囲の請求項１に記載された特徴によって、達成される。
本発明の本質は、アノード短絡回路領域が貫通している透過アノードエミッターと障壁層の組み合わせが与えられていることである。
透過エッミターはすでに、太陽電池、ダイオードあるいはトランジスタのような低電力素子として使用されている（例えば、IEEE Transactions on Electron Device, Vol. ED-26, No. 6, June 1979, pages 959-965 参照）。簡単にいえば、透過アノードエミッターは比較的弱い注入をともなうアノード側エミッターを意味するものである。しかし、その代わりに、カソード側の電子流が、再結合されることなく、即ち注入孔を満たすことなく、高い割合で抽出される。
【０００７】
一般に受け入れられた意見、その意見によれば、透過エミッターを有するＰＴ  ＧＴＯは、その透過性のために、トリガー感度が弱いと考えらえているが、本発明において、シミュレーションと実験をして、ある透過エミッターにおけるアノード短絡回路と障壁層の組み合わせが驚くほど良好な結果を導くことを証明することができる。最初の仮定に反して、透過エミッターでも、トリガーするとき、低い電流密度範囲において、従来のエミッターのように比較的高い注入効率を提供することが明らかになった。
この理由は、ＧＴＯのトリガー条件にある。再生素子のトリガー条件は部分的なトランジスタのサブユニットの電流利得の総和により本質的に与えられるというサイリスター理論から知られている。電流利得はアノード電流密度に依存するため、電流利得は一定ではない。従来の、商業的に得られるＮＰＴ  ＧＴＯに対しては、電流利得の総和は、総和が急激に増加する明白なトリガースレッショルドを有していて、アノード電流密度の関数として、ほぼ一定の値を示す。このトリガースレッショルドは、例えば、ほぼ０．０７Ａ／cm2 で生じる。反対に、透過アノードエミッターを有するＧＴＯは他の振る舞いを示す。電流利得の総和は増加するアノード電流密度を伴ってほぼ直線的に増加する。認識できるようなトリガースレッショルドはない。したがって、明白なトリガースレッショルドのみが全断面にわたって一様なターンオンを保証するので、ターンオンするときに問題が生じる。
【０００８】
明白なトリガースレッショルドは、エミター短絡回路を取り入れることによってのみ再び形成される。シミュレーションおよび実験によってこれを証明することができる。
したがって、所望の振る舞いは、本発明による、アノード短絡回路が貫通する透過エミッターと障壁層の組み合わせによってのみ得られる。
従来技術によるアノード短絡回路、それによりエミッターの効率が決められると対比して、本発明によるアノード短絡回路は明白なトリガースレッショルドを規定するように働き、一方エミッターの効率はその透過性により制御される。
好適な実施例は、障壁層がほぼ２０μｍから４０μｍの深さ、およびほぼ７×１０14 cm -3のエッジドーピング濃度を有している点で、明らかである。更に、障壁層は拡散か、あるいはエピタキシー（epitaxy:エビタキシャル成長）かの何れかにより製造することができる。
【０００９】
２つのステージのドービングプロフールを有するエビタキシャル成長障壁層は、特に有利である。低いドーピング濃度を有する領域がアノードエミッターに直接隣接して設けられる。これは、アノード短絡回路が障壁層において非常に低いトランスバースコンダクタンス（transverse conductance) に支配されることを保証している。
アノード短絡回路は、ほぼ５から１０μｍの比較的小さな断面を有して設計されるのが好ましい。これにより、ほぼ３００ｍＡの最適なトリガー電流が得られる。
【００１０】
【発明の実施の形態】
図面を参照して、ここで同じ参照番号は、同一あるいは対応する部分を示している。図１は、本発明によるＧＴＯの断面の詳細を示す。一般に、ｐドープされた領域は、上方右から下方左へ走る二重線で描かれており、ｎドープされた領域は、上方左から下方右へ走る単一線で描かれている。この描かれた部分の密度はドープ濃度に依存しており、より高ドープされた領域は高密に描かれている。メタライゼーション（金属化部分）は上方右から下方左へ密に走る線で描かれている。
本発明によるＧＴＯは第１の主面１と第２の主面２の間に、幾つかの異なってドープされた半導体層６−９を有する。第２の主面２からみて、これらはｐ+ ドープされたアノードエミッター６、ｎドープされたｎベース７、ｐドープされたｐベース８、およびｎ+ ドープされたカソードエミッター９である。アノードエミッター６はアノード電極３を形成するアノードメタライゼーションに接続されている。カソードエミッター９は対応するカソード電極４に接続されている。カソードエミッター９はｐベース８に組み込まれているので、ｐベース８は部分的に第１の主面１に現れている。ｐベース８は、そこで対応するメタライゼーションによって形成されたゲート電極５に接続されている。制御電圧をゲート電極に印加することにより、ＧＴＯを流れる電流はターンオン、およびターンオフすることができる。このメカニズムは良く知られており、さらに説明を要しないであろう。
【００１１】
本発明によれば、アノードエミッター６は透過性であり、それは比較的弱い注入を有していることを意味しているので、カソードから生じる電子流は高い割合で再結合することなく、したがって注入孔を満たすことなく抽出される。これは、アノードエミッター６が比較的低濃度にドープされ（低ドープされ）、また薄いと言う事実によって達成される。本発明においては、例えば、ほぼ１．２μｍの深さと１０18cm-3のドーピングレベルが好適である。
障壁層１１がこの透過アノードエミッター６の前に取付けられる。障壁層１１はｎベース７より高ドープされているので、障壁層１１におけるアノード側電界が制限される。障壁層１１はほぼ２０μｍから４０μｍの深さと７×１０14cm-3のエッジドーピング濃度を有しているのが好ましい。
【００１２】
更に、アノード短絡回路１０は透過エミッターを貫通している。これらは障壁層１１より高くドープされる。アノード短絡回路１０は、素子内に明白なトリガースレショルドを形成するように働く。
透過エミッター、アノード短絡回路、および障壁層の組み合わせは、高いスイッチング周波数、薄い基板およびスイッチング損失における増加のないことなどの所望の特性を作ることを可能にする。
トリガー電流を極端に高くしないために、本発明によるアノード短絡回路１０は比較的小さな直径、５μｍから１０μｍの間の値を有するのが好ましい。障壁層１１は拡散あるいはエピタキシャル成長の何れかの二つの方法で作ることができる。エピタキシャル成長で作った障壁層は更に利点を提供する。拡散された障壁層の場合には、ドービングプロフィールはほぼガウス分布（図２（ａ）参照）を有する。エピタキシャル成長の障壁層の場合は、ドーピングは全層厚にわたって一様である。したがって、拡散されたプロフィールより正確に決められる（図２（ｂ）および図２（ｃ）参照）。この結果、障壁層の深さは減少され、基板の厚さを減らすことができる。したがって、一様なドーピングのために、アノード側の電界を制限するために、チャージングは効果的にセットすることができる。
【００１３】
しかしながら、障壁層を多ステージのドーピングプロフィールでつくることも可能である。特に、アノードエミッターに隣接しているステージ１３が、このアノードエミッターからさらに離れているステージ１２より軽くドープされるならば、アノード短絡回路１０は比較的大きな直径で与えることができる。しかし、直接隣接しているより軽くドープされたステージ１３にあるアノード短絡回路は障壁層１１の十分低いトランスバースコンダクタンスに支配される。障壁層１１内の電界の減少はより高ドープされたステージ１２によって保証される。
より高ドープされたステージ１２はほぼ１０15cm-3のドービングレベルとほぼ１０μｍの深さを有していることが好ましい。１０14cm-3以下のドーピングレベルと１０μｍの深さがステージ１３に対して選択された。
【００１４】
この多ステージ障壁層１１は、さらに利点を提供する。より高くドープされたステージ１２は、アノード短絡回路１０の存在に関連する小さなポテンシャル変動を減衰し、短絡回路の領域のプラズマの重要なモジュレーションを引き起こす。この多ステージ構造の更なる利点は、ほぼ１０μｍの深さと共に、１０15cm-3のドービングレベルは、平坦な非常に高い電界が減少することができることを保証することにある。従来技術によるＧＴＯの場合、これは障壁層の電荷を増加することによってのみ可能であり、トリガー特性あるいは導電率に対して付随的な欠点がある。障壁層の整合がなければ、最大のブロッキング電圧を印加したときに、あるいは直ぐにも、“パンチスルー”の恐れがある。
本発明による、障壁層、アノード短絡回路および透明エミターの組み合わせが、高いスイッチング周波数で動作することができ、薄い基板を有し、ＧＴＯ導通時の損失を増加させないＧＴＯを作ることを可能にする。説明されたように、更なる利点が障壁層お深さとそのドーピングレベルを変えることによって達成される。
【００１５】
明らかに、本発明の多くの変更や変形が上記の教示によって可能である。したがって、特許請求の範囲内で本発明はここで特に述べられた以外のものの実施が可能である。
【図面の簡単な説明】
【図１】本発明によるサイリスターの断面の詳細を示す。
【図２】（ａ）−（ｃ）は障壁層のドービングプロフィールの３つの例を示す。
【符号の説明】
１  第１の主面
２  第１の主面
３  アノード電極
４  カソード電極
５  ゲート電極
６  アノードエミッター
７  ｎ−ベース
８  ｐ−ベース
９  カソードエミッター
１０  アノード短絡回路
１１  障壁層
１２  第１ステージ
１３  第２ステージ
Ｉ  ドービング密度
ｄ  第２の主面からの距離
【図１】
0004001249.tif 000002
【図２】
0004001249.tif 000003