(57)【特許請求の範囲】
【請求項１】
基板上に形成されたテストピン回路を含む集積回路であって、
前記テストピン回路は、
テスト信号が外部から供給されるパッドと、
前記基板上に互いに平行に配置され、電気的に直列接続されて当該直列接続の一方側が前記パッドに接続されているｍ個のポリ配線抵抗と、
平面パターン上で、前記ｍ個のポリ配線抵抗からｎ個を組みとして引き出されたメタル配線、即ち、第一の短絡配線を含むｎ個のメタル配線、第二の短絡配線を含むｎ個のメタル配線、及び、複数ｋ組、即ち（ｎ*ｋ）個のダミーメタル配線と、
を有し、
前記短絡配線を含むメタル配線と前記ダミーメタル配線を構成する、合計ｎ*（２＋ｋ）個のメタル配線の各々が、同一パターンの２層配線層から構成され、
前記２層配線層の層間が、当該ｎ*（２＋ｋ）個のメタル配線ごとに均等に割り当てられた上層コンタクトで接続され、
前記２層配線層の下層配線層と前記ｍ個のポリ配線抵抗との接続が、前記第一及び第二の短絡配線を経由して短絡すべき所定の２つのポリ配線抵抗上に設けられた下層コンタクトを介して行われており、
前記ｎ*（２＋ｋ）個のメタル配線は、その反ポリ配線抵抗側の各先端部が、前記基板の一方の辺に集約して配置され、当該先端部同士でｎ*（２＋ｋ）個の全てのメタル配線を短絡するように設けられていたポリ配線の途中で基板分離とともに分断されることにより、電気的に非接続になっている
集積回路。
【請求項２】
前記ｎ*（２＋ｋ）個のメタル配線の積層構造が、
第一配線層として設けられている前記ｍ個のポリ配線抵抗上に形成され、前記短絡配線を含むメタル配線を構成する２ｎ個の配線箇所のうち、短絡すべき前記２つのポリ配線抵抗の上に接続する第一コンタクトを含む第一絶縁層と、
前記第一絶縁層の上に積層され、前記複数のダミーメタル配線に対応する（ｎ*ｋ）個の配線箇所と、前記短絡配線を含むメタル配線に対応する２ｎ個の配線箇所のうち前記第一コンタクトが設けられている２箇所以外の（２ｎ−２）個の配線箇所とに形成され、前記第一コンタクトに接続されていないダミー配線と、前記第一コンタクトに接続され前記ダミー配線と同じ幅を有する接続配線とを含む複数の第二配線層と、
前記第二配線層の上に積層され、前記ダミー配線及び前記接続配線の全ての上に均等に接続された複数の第二コンタクトを含む第二絶縁層と、
前記第二絶縁層の上に積層され、前記第二コンタクトが均等に割り当てられ、割り当てられた第二コンタクトにそれぞれが接続され、それぞれ対応する前記第二配線層と同一パターンの複数の第三配線層と、
を備える請求項１に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に関するものである。
【０００２】
【従来の技術】
近年においては、ＩＣカードなどの個人情報が書き込まれる製品が市場に出ているが、該個人情報の漏出や第三者による改ざん、解析のし易さなどについて配慮される必要がある。
【０００３】
ここで、一般的対策としては、該ＩＣカード等の内部にロジック回路を設けて該個人情報を暗号化する方法や、所定のパスワードが外部から入力されたときだけ該個人情報の読み出しが実行されるといった制御方法が用いられている。また、Ｉ／Ｏバッファを物理的に破壊することによって、その後の第三者による該個人情報の読み出しを抑制する方法も利用されている。
【０００４】
しかしながら、上記のように個人情報を暗号化するためのロジック回路を設ける方法では、回路規模が大きくなってしまうと共に、特に非接触型ＩＣカード等の製品においては消費電力が大きくなることも問題となる。
【０００５】
また、上記のように読み出しの制御方法に工夫を凝らした場合でも、製品出荷前のテスト用として読み出しコントロール専用のテストピン等を有している回路では、該テストピンがセキュリティーホールとなって、該テストピンを通じて第三者により容易にデータを読み出される可能性があるという問題がある。
【０００６】
さらに、回路の一部を物理的に破壊する方法でも、回路配線が第三者に解析されれば、該破壊された部分を修復して個人情報が読み出されてしまう可能性がある。
【０００７】
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、第三者による構造解析及び不正な情報読み出しを抑制し得る集積回路と回路集積方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の集積回路は、基板上に形成されたテストピン回路を含む集積回路であって、前記テストピン回路は、テスト信号が外部から供給されるパッドと、前記基板上に互いに平行に配置され、電気的に直列接続されて当該直列接続の一方側が前記パッドに接続されているｍ個のポリ配線抵抗と、平面パターン上で、前記ｍ個のポリ配線抵抗からｎ個を組みとして引き出されたメタル配線、即ち、第一の短絡配線を含むｎ個のメタル配線、第二の短絡配線を含むｎ個のメタル配線、及び、複数ｋ組、即ち（ｎ*ｋ）個のダミーメタル配線と、を有する。前記短絡配線を含むメタル配線と前記ダミーメタル配線を構成する、合計ｎ*（２＋ｋ）個のメタル配線の各々が、同一パターンの２層配線層から構成され、前記２層配線層の層間が、当該ｎ*（２＋ｋ）個のメタル配線ごとに均等に割り当てられた上層コンタクトで接続され、前記２層配線層の下層配線層と前記ｍ個のポリ配線抵抗との接続が、前記第一及び第二の短絡配線を経由して短絡すべき所定の２つのポリ配線抵抗上に設けられた下層コンタクトを介して行われている。そして、前記ｎ*（２＋ｋ）個のメタル配線は、その反ポリ配線抵抗側の各先端部が、前記基板の一方の辺に集約して配置され、当該先端部同士でｎ*（２＋ｋ）個の全てのメタル配線を短絡するように設けられていたポリ配線の途中で基板分離とともに分断されることにより、電気的に非接続になっている。
【０００９】
より具体的に、本発明では好適に、前記ｎ*（２＋ｋ）個のメタル配線の積層構造が、複数ｍ個の第一配線層、第一絶縁層、複数の第二配線層、第二絶縁層、及び、複数の第三配線層を備える。第一絶縁層は、第一配線層として設けられている前記ｍ個のポリ配線抵抗上に形成され、前記短絡配線を含むメタル配線を構成する２ｎ個の配線箇所のうち、短絡すべき前記２つのポリ配線抵抗の上に接続する第一コンタクトを含んで構成されている。前記複数の第二配線層は、前記第一絶縁層の上に積層され、前記複数のダミーメタル配線に対応する（ｎ*ｋ）個の配線箇所と、前記短絡配線を含むメタル配線に対応する２ｎ個の配線箇所のうち前記第一コンタクトが設けられている２箇所以外の（２ｎ−２）個の配線箇所とに形成され、前記第一コンタクトに接続されていないダミー配線と、前記第一コンタクトに接続され前記ダミー配線と同じ幅を有する接続配線とを含んで構成されている。第二絶縁層は、前記第二配線層の上に積層され、前記ダミー配線及び前記接続配線の全ての上に均等に接続された複数の第二コンタクトを含んで構成されている。そして、複数の第三配線層は、前記第二絶縁層の上に積層され、前記第二コンタクトが均等に割り当てられ、割り当てられた第二コンタクトにそれぞれが接続され、それぞれ対応する前記第二配線層と同一パターンを有して構成されている。
【００１０】
このような手段によれば、上方からは、複数の第二コンタクトを介して第二配線層に接続された第三配線層が認識されるが、第二配線層に含まれるダミー配線も接続配線も同じに見えるため、下層に形成された第二配線層と第一配線層との第一コンタクトを介した接続関係が隠蔽される。
【００１３】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
一般に、集積回路（ＩＣ）内部に組み込まれた不揮発性メモリなどにおいては、通常製品出荷前に必ず読み出し及び書き込みテストを行う必要があるため、該ＩＣには外部からテスト信号を取り込むためのテストピンが設けられる。
【００１５】
しかしながら、このようなテストピンが設けられた状態で該ＩＣが組み立てられ製品出荷された場合には、該製品が第三者により該テストピンを介して解析され、該メモリに格納された情報が容易に読み出されてしまう可能性がある。このため、上記メモリに個人情報が記録されるＩＣカード等では、セキュリティーの観点からテストピンを備えることは望ましくないこととされる。
【００１６】
図１は、一般的なテストピン回路の構成を示す回路図である。図１に示されるように、一般的なテストピン回路はテスト信号が外部から供給されるパッド１と、パッド１に接続された信号線２と、保護ダイオード３，５、保護抵抗７、プルダウン抵抗９、及びバッファ１１を備える。
【００１７】
ここで、保護ダイオード３のアノードは信号線２に接続され、カソードは電源電圧ノードに接続される。また同様に、保護ダイオード５のアノードは接地ノードに接続され、カソードは信号線２に接続される。また、保護抵抗７は信号線２に接続され、バッファ１１は保護抵抗７に接続される。そして、保護抵抗７とバッファ１１との間の中間ノードと接地ノードとの間にプルダウン抵抗９が接続される。
【００１８】
上記のような構成を有するテストピン回路では、保護ダイオード３，５は信号線２の電位を安定させると共に、外部からパッド１を介して供給されたノイズを逃がす。また、保護抵抗７はバッファ１１に供給される過電流を回避し、プルダウン抵抗９はパッド１にテスト信号が供給されないときにおけるバッファ１１への入力信号を接地電位に固定する。
【００１９】
上記のようなテストピン回路に対して、ＩＣ組み立て後にテスト機能が働かないようレイアウト的に構造を変更することにより、セキュリティー機能を持たせることができる。図２は、このようなセキュリティー機能を有する本実施の形態に係るテストピン回路の構成を示す回路図である。
【００２０】
図２に示されるように、本実施の形態に係るテストピン回路は、図１に示された一般的なテストピン回路に対し、ｍ個のポリ配線抵抗ＤＲ１〜ＤＲｍと、各ポリ配線抵抗ＤＲ１〜ＤＲｍからｎ本ずつ引き出されたメタル配線１２〜１４と、メタル配線１２〜１４の一端を一体的に接続するポリ配線１５とをさらに備える。
【００２１】
ここで、メタル配線１２〜１４はそれぞれスクライブライン１７まで引き出され、組み立て時にスクライブライン１７で切断される。なお、該切断後はプルダウン抵抗９によりバッファ１１に入力される信号のレベルが安定化される。
【００２２】
また、メタル配線１２とメタル配線１４が接続される正常な状態を、上記切断後に第三者により容易に再現されないようにするため、複数のメタル配線１３ａ，１３ｂがダミーとして設けられる。さらに、第三者により配線経路が容易に解析されないよう、類似の配線パターンとして複数のポリ配線抵抗ＤＲ１〜ＤＲｍが形成される。なお、ポリ配線抵抗ＤＲ１〜ＤＲｍは、後に詳しく説明するように多結晶シリコン層により形成される。
【００２３】
また、ポリ配線１５も多結晶シリコン層からなり、スクライブライン１７において切断されたメタル配線１２〜１４の断面の腐食を回避する。
【００２４】
図３は、図２に示されたポリ配線抵抗ＤＲ１とメタル配線１２との接続部、及びポリ配線抵抗ＤＲｍとメタル配線１４との接続部のレイアウトを示す平面図である。図３に示されたように、メタル配線１２はメタル配線Ｗ１〜Ｗ３を含むｎ本の配線からなり、メタル配線１４はメタル配線Ｗ４〜Ｗ６を含むｎ本の配線からなる。そして、それぞれｎ本からなるメタル配線１２，１４は共に、複数のポリ配線抵抗ＤＲ１，ＤＲｍの上部に略並行に架設される。
【００２５】
また、各メタル配線Ｗ１〜Ｗ６とポリ配線抵抗ＤＲ１，ＤＲｍとの交点においては、該メタル配線Ｗ１〜Ｗ６の下層にそれぞれ二箇所づつコンタクトＶ１ａ〜Ｖ１６ａ，Ｖ１ｂ〜Ｖ１６ｂが設けられる。すなわち例えば、メタル配線Ｗ１とポリ配線抵抗ＤＲ１との交点においては、メタル配線Ｗ１の下層に二つのコンタクトＶ１ａ，Ｖ１ｂが所定の間隔で形成される。
【００２６】
しかしながら、図２に示されるようにメタル配線１２はポリ配線抵抗ＤＲ１のみに接続されるため、メタル配線Ｗ１〜Ｗ３を含むｎ本の配線のうち少なくともいずれか一つはコンタクトの少なくともいずれか一つを介してポリ配線抵抗ＤＲ１に接続される。同様に、メタル配線１４はポリ配線抵抗ＤＲｍのみに接続されるため、メタル配線Ｗ４〜Ｗ６を含むｎ本の配線のうち少なくともいずれか一つはコンタクトの少なくともいずれか一つを介してポリ配線抵抗ＤＲｍに接続される。これにより、図３に示されるように、ポリ配線抵抗ＤＲ１の左側から流入した電流ｉはメタル配線１２及びメタル配線１４を介してポリ配線抵抗ＤＲｍの右側へ流出する。
【００２７】
図４は、図３に示された配線パターンの断面構造を示す断面図であり、図４（ａ）は図３のＡ１−Ａ２における断面構造を示し、図４（ｂ）は図３のＢ１−Ｂ２における断面構造をそれぞれ示す。
【００２８】
以下において、図３に示されたＡ１−Ａ２における断面構造を、図４（ａ）を参照しつつ説明する。まず、ポリ配線抵抗ＤＲ１が多結晶シリコン層からなる層Ｌ１として形成され、その上にシリコン酸化膜からなる絶縁層が層Ｌ２として積層される。その後、該絶縁層をマスクし、ドライエッチングによってコンタクトＶＣ１を形成する部分に孔があけられ、ＣＶＤによりタングステンが積層される。これにより、層Ｌ２においてコンタクトＶＣ１が形成される。
【００２９】
次に、層Ｌ２の上面が化学的機械研磨（ＣＭＰ）により平坦化され、ＣＶＤによりアルミニウムが層Ｌ３として積層される。そして、該アルミニウム層は所定のメタル配線Ｗ１１〜Ｗ１６にパターニングされ、その後ドライエッチングされる。そして、メタル配線Ｗ１１〜Ｗ１６間がシリコン酸化膜によるＣＶＤで埋められ層Ｌ３が形成される。なお、層Ｌ４及び層Ｌ５は上記の層Ｌ２及び層Ｌ３と同様な方法により形成される。
【００３０】
ここで、層Ｌ２においては一つのコンタクトＶＣ１のみが形成されるため、層Ｌ３に形成されたメタル配線Ｗ１１〜Ｗ１６のうちコンタクトＶＣ１に接続されたメタル配線Ｗ１２のみ層Ｌ１として形成されたポリ配線抵抗ＤＲ１に接続される。これにより、層Ｌ３に形成されたメタル配線Ｗ１１〜Ｗ１６にそれぞれ対応して層Ｌ５に形成されたメタル配線Ｗ１〜Ｗ６のうち、コンタクトＶ２ａを介してメタル配線Ｗ１２に接続されたメタル配線Ｗ２のみがポリ配線抵抗ＤＲ１に接続されることになる。
【００３１】
しかしながら、層Ｌ３においてはダミーとしてメタル配線Ｗ１１，Ｗ１３〜Ｗ１６が形成され、これらダミーのメタル配線上にそれぞれダミーのコンタクトＶ１ａ，Ｖ３ａ〜Ｖ６ａが層Ｌ４に形成され、さらにその上にメタル配線Ｗ１〜Ｗ６が形成されるため、メタル配線Ｗ１〜Ｗ６とポリ配線抵抗ＤＲ１，ＤＲｍの接続部を上部から観察したときに得られるパターン像は同じものとなる。すなわち、換言すれば、メタル配線Ｗ２とポリ配線抵抗ＤＲ１の接続関係を示す層Ｌ２の上に形成された層Ｌ３〜Ｌ５が、層Ｌ２をマスクしていることになる。
【００３２】
従って、上記のような構造によれば、第三者が本回路を上部より観察した場合であっても、メタル配線１２がポリ配線抵抗ＤＲ１のみに接続されていること、及びメタル配線Ｗ２のみがポリ配線抵抗ＤＲ１に接続されていることを知ることができない。
【００３３】
また、上記のようにメタル配線Ｗ２とポリ配線抵抗ＤＲ１の接続関係を決定する層Ｌ２の上にダミーとしての層Ｌ３〜Ｌ５が形成されるため、第三者が該配線関係に手を加えることを困難にすることができる。
【００３４】
次に、図３に示されたＢ１−Ｂ２における断面構造を、図４（ｂ）を参照しつつ説明する。Ｂ１−Ｂ２における断面構造は、図４（ａ）に示されたＡ１−Ａ２における断面構造と同様なものであるが、層Ｌ２においては一つのコンタクトＶＣ２のみが形成されるため、層Ｌ３に形成されたメタル配線Ｗ１１〜Ｗ１６のうちコンタクトＶＣ２に接続されたメタル配線Ｗ１６のみ層Ｌ１として形成されたポリ配線抵抗ＤＲｍに接続される。これにより、層Ｌ３に形成されたメタル配線Ｗ１１〜Ｗ１６にそれぞれ対応して層Ｌ５に形成されたメタル配線Ｗ１〜Ｗ６のうち、コンタクトＶ１６ａを介してメタル配線Ｗ１６に接続されたメタル配線Ｗ６のみがポリ配線抵抗ＤＲｍに接続されることになる。
【００３５】
しかしながら、層Ｌ３においてはダミーとしてメタル配線Ｗ１１〜Ｗ１５が形成され、これらダミーのメタル配線上にそれぞれダミーのコンタクトＶ１１ａ〜Ｖ１５ａが層Ｌ４に形成され、さらにその上にメタル配線Ｗ１〜Ｗ６が形成されるため、メタル配線Ｗ１〜Ｗ６とポリ配線抵抗ＤＲ１，ＤＲｍの接続部を上部から観察したときに得られるパターン像は同じものとなる。
【００３６】
従って、上記のような構造によれば、第三者が本回路を上部より観察した場合であっても、メタル配線１４がポリ配線抵抗ＤＲｍのみに接続されていること、及びメタル配線Ｗ６のみがポリ配線抵抗ＤＲｍに接続されていることを知ることができない。
【００３７】
また、上記のようにメタル配線Ｗ６とポリ配線抵抗ＤＲｍの接続関係を決定する層Ｌ２の上にダミーとしての層Ｌ３〜Ｌ５が形成されるため、第三者が該配線関係に手を加えることを困難にすることができる。
【００３８】
ここで、上記図４（ａ）及び図４（ｂ）に示された層Ｌ２に形成されるコンタクトＶＣ１，ＶＣ２の位置は、シリコン酸化膜形成後に使用するマスクのパターンを変更することにより容易に選択することができるため、ポリ配線抵抗ＤＲ１，ＤＲｍと接続するメタル配線Ｗ１〜Ｗ６を容易に変更することができる。これにより、接続関係の異なる回路を多種類生産することによって、万が一第三者により接続関係が解析された場合であっても、解析された接続関係を有する回路を限定的なものとしてセキュリティーを高めることができる。
【００３９】
以上より、本発明の実施の形態に係る集積回路と回路集積方法によれば、既存のプロセス技術を利用することにより、特別な回路を形成することなく第三者による構造解析及び不正な情報読み出しを抑制でき、回路規模及びコストを増大させることなく集積回路のセキュリティーを高めることができる。
【００４０】
なお、上記においてはメモリに格納された情報を読み出すためのテストピン回路を例にセキュリティーを考慮した回路集積方法を説明したが、テストピン回路に限られず集積回路の形成に広く適用できることはいうまでもない。
【００４１】
【発明の効果】
本発明に係る集積回路によれば、上方からはｍ個のポリ配線抵抗（第一配線層）と、二層配線層の下層配線層（第二配線層）の接続関係によらず一様な二層配線層（第二および第三配線層とその間の第二コンタクト）のパターンが認識されることにより、下層に形成され第一コンタクトにより接続された第一配線層と第二配線層の接続関係が隠蔽されるため、第三者による構造解析及び不正な情報読み出しを抑制することによってセキュリティーが高められる。
【図面の簡単な説明】
【図１】一般的なテストピン回路の構成を示す回路図である。
【図２】本発明の実施の形態に係るセキュリティー機能付きテストピン回路の構成を示す回路図である。
【図３】図２に示されたポリ配線抵抗と配線との接続部のレイアウトを示す平面図である。
【図４】図３に示されたＡ１−Ａ２及びＢ１−Ｂ２における断面構造を示す断面図である。
【符号の説明】
１  パッド、２  信号線、３，５  保護ダイオード、７  保護抵抗、９  プルダウン抵抗、１１  バッファ、１２〜１４，Ｗ１〜Ｗ６，Ｗ１１〜Ｗ１６  メタル配線、１５  ポリ配線、１７  スクライブライン、ＤＲ１，ＤＲ２，ＤＲｍ  ポリ配線抵抗、Ｖ１ａ〜Ｖ６ａ，Ｖ１ｂ〜Ｖ６ｂ，Ｖ１１ａ〜Ｖ１６ａ，Ｖ１１ｂ〜Ｖ１６ｂ，ＶＣ１，ＶＣ２  コンタクト、Ｌ１〜Ｌ５  層。
【図１】
0003937813.tif 000002
【図２】
0003937813.tif 000003
【図３】
0003937813.tif 000004
【図４】
0003937813.tif 000005