(57)【特許請求の範囲】
【請求項１】
第１および第２のグループのダイオードを含んだアドレスエレメントを有する組み合わせダイオード論理回路で構成されたデコーダを含む固体メモリデバイスであって、前記第１のグループのアドレスエレメントに第１の論理値が割り当てられ、前記第２のグループのアドレスエレメントに第２の論理値が割り当てられ、前記第１のグループのアドレスエレメントの通電能力が前記第２のグループのアドレスエレメントの通電能力よりも大きく、前記デコーダのプログラミング中に、全てのアドレスエレメントに含まれるダイオードに逆方向バイアスが与えられる、固体メモリデバイス。
【請求項２】
前記アドレスエレメントがヒューズを含む、請求項１の固体メモリデバイス。
【請求項３】
前記アドレスエレメントがアンチヒューズを含む、請求項１の固体メモリデバイス。
【請求項４】
プログラミング論理回路およびセンス論理回路を更に含み、前記プログラミング論理回路がプログラミング線およびプログラミングエレメントを含み、前記センス論理回路がセンス線を含む、請求項１の固体メモリデバイス。
【請求項５】
前記プログラミングエレメントが前記第１のグループのアドレスエレメントと同じ通電能力を有する、請求項４の固体メモリデバイス。
【請求項６】
請求項４に記載の固体メモリデバイスをプログラミングする方法であって、前記センス線および前記プログラミング線を用いて、選択された前記アドレスエレメントを逆方向にバイアスし、該選択されたアドレスエレメントに直列に接続された前記プログラミングエレメントを順方向にバイアスする方法。
【請求項７】
前記アドレスエレメントが光導電性材料から作成される、請求項１の固体メモリデバイス。
【請求項８】
請求項７に記載の固体メモリデバイスをプログラミングする方法であって、前記アドレスエレメントに電磁放射線を加えることを含む方法。
【請求項９】
前記第１のグループのアドレスエレメントが前記第２のグループのアドレスエレメントよりも物理的に大きい、請求項１の固体メモリデバイス。
【請求項１０】
アドレスプロトコルが行における隣接したエレメントが拡大されないことを保証し、前記第１のグループのアドレスエレメントが前記第２のグループのアドレスエレメントの約３倍の大きさである、請求項９の固体メモリデバイス。
【請求項１１】
前記デコーダの前記アドレスエレメントが空間的に離れた２つの組に分割され、各組が前記第１のグループおよび前記第２のグループからのアドレスエレメントを含む、請求項９の固体メモリデバイス。
【請求項１２】
前記各組が同じアドレス指定信号を受信するためのアドレス線を有する、請求項１１の固体メモリデバイス。
【請求項１３】
前記第１のグループのアドレスエレメントが前記第２のグループのアドレスエレメントの３倍の大きさである、請求項１１の固定メモリデバイス。
【請求項１４】
アドレスプロトコルが行における隣接したエレメントが拡大されないことを保証し、前記第１のグループのアドレスエレメントが前記第２のグループのアドレスエレメントの約３倍の大きさである、請求項１１の固体メモリデバイス。
【請求項１５】
メインメモリを更に含み、前記第２のグループのアドレスエレメントが前記メインメモリのメモリエレメントと同じ通電能力を有する、請求項１の固体メモリデバイス。
【請求項１６】
固体メモリデバイスのデコーダをプログラミングする方法であって、前記デコーダが組み合わせダイオード論理回路で構成されるものにおいて、
第１のグループのアドレスエレメントに第１の論理値が割り当てられ、第２のグループのアドレスエレメントに第２の論理値が割り当てられ、前記第１のグループのアドレスエレメントの通電能力が前記第２のグループのアドレスエレメントの通電能力よりも大きい、前記デコーダの第１および第２のグループのダイオードを含んだアドレスエレメントを作成することと、
前記デコーダのプログラミング中に、全てのアドレスエレメントに含まれるダイオードに逆方向バイアスを与えることと
を含む方法。
【請求項１７】
前記第１のグループのアドレスエレメントの抵抗状態が変化するまで前記第１のグループのアドレスエレメントに光を照射することを更に含む、請求項１６の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報記憶装置に関する。より具体的には、本発明はワンタイムプログラマブル（ＯＴＰ）固体メモリに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ＰＤＡ、ハンドヘルドコンピュータ、デジタルカメラおよびデジタル音楽プレーヤなどのポータブル装置は、データ、デジタル画像およびＭＰ３ファイルを格納するためのメモリを含む。これらのポータブル装置のために、種々のタイプのメモリが利用可能である。従来のメモリのタイプには、フラッシュメモリ、ミニハードドライブ、ミニコンパクトディスクおよび磁気テープが含まれる。しかしながら、これらのメモリタイプはそれぞれ、物理的なサイズが大きい、記憶容量が小さい、コストが比較的高い、堅牢性（robustness）が低い、アクセス速度が遅い、電力消費が大きいなどの１つ以上の制約を有する。
【０００３】
ダイオードベース(diode-based)の固体ＯＰＴメモリが、２００１年６月５日に出願された譲受人の米国特許出願第０９／８７５，３５６号に開示される。従来のメモリと比較すると、ダイオードベースのメモリは、高い耐衝撃性、少ない消費電力、速いアクセス時間、適度な転送速度および良好な記憶容量を有する。ダイオードベースのメモリは、ポータブル装置の標準的なポータブルインターフェース（たとえば、ＰＣＭＣＩＡ、ＣＦ）に適合することができる。
【０００４】
ダイオードベースのメモリデバイスのアドレス論理回路は、メインメモリと同じ段に形成される。ダイオードベースの多段メモリデバイスでは、各段がメインメモリおよびアドレス論理回路を有する（ＤＲＡＭのような従来の固体メモリとは異なる）。さらに、ダイオードベースのメモリデバイスのアドレス論理回路はプログラム可能である。アドレス論理回路は、各層が製作された後にプログラムされてもよい。マスキングが必要とされないため、物理的な処理が簡単になる。
【０００５】
【課題を解決するための手段】
本発明の一態様によれば、固体メモリデバイスは、第１および第２のグループのアドレスエレメントを有するデコーダを含み、第１のグループのアドレスエレメントは第１の論理値を割り当てられ、第２のグループのアドレスエレメントは第２の論理値を割り当てられる。第１のグループのアドレスエレメントの通電能力は、第２のグループのアドレスエレメントの通電能力よりも大きい。プログラミング中にアドレスエレメントを流れる電流によって、第２のグループのアドレスエレメントの抵抗状態だけが変化する。
【０００６】
本発明の他の態様および利点は、本発明の原理を一例として示す、添付図面に関連してなされる、以下の詳細な説明から明らかになるであろう。
【０００７】
【発明の実施の形態】
図１を参照すると、固体メモリデバイスの１つの段８が示される。その段８は、メインメモリ１０と、プログラマブルアドレス論理回路１２、１４とを含む。メモリメモリ１０は、ＯＴＰメモリエレメント１６の交点抵抗性アレイと、メモリエレメント１６の各行に沿って延びるワード線１８として機能するトレースと、メモリエレメント１６の各列に沿って延びるビット線２０として機能するトレースとを含む。メモリエレメント１６の各行には１つのワード線１８が存在し、メモリエレメント１６の各列には１つのビット線２０が存在することができる。各メモリエレメント１６は、ワード線１８とビット線２０との交点に配置される。その段８を簡単に図示するために比較的少数のメモリエレメント１６しか示されないが、実際には任意のサイズのアレイを使用できる。
【０００８】
アドレス論理回路１２、１４は、読出しおよび書込み動作中にメモリエレメント１６をアドレス指定するために、組み合わせダイオード論理回路を用いる。アドレス論理回路１２、１４は、ワード線１８を選択するためのＯＴＰ行デコーダ１２を含む。行デコーダ１２は、行アドレス線２２に供給されるアドレスを復号化することにより、ワード線１８を選択する（そのアドレスは、外部の行アドレスドライバ２４によって供給され得る）。行デコーダ１２は、複数のＯＴＰアドレスエレメント２６を含む。行デコーダ１２の各アドレスエレメント２６は、ワード線１８と行アドレス線２２との交点に存在する。
【０００９】
また、アドレス論理回路１２、１４は、ビット線２０を選択するためのＯＴＰ列デコーダ１４も含む。列デコーダ１４は、列アドレス線２８に供給されるアドレスを復号化することにより、ビット線２０を選択する（そのアドレスは、外部の列アドレスドライバ３０によって供給され得る）。また、列デコーダ１４は、複数のＯＴＰアドレスエレメント２６も含む。列デコーダ１４の各アドレスエレメント２６は、ビット線２０と列アドレス線２８との交点に存在する。
【００１０】
各ワード線１８の一端は行センス論理回路３４において終端する。行センス論理回路３４は多数のセンス抵抗３６を含み、各センス抵抗３６は、行電源線３８とワード線１８の一端との間に接続される。行センス線４０がワード線１８と交差する。また、行センス論理回路３４は多数のセンスエレメント４２も含み、各センスエレメント４２は、行センス線４０とワード線１８との間に接続される。
【００１１】
各ビット線２０の一端は列センス論理回路４４において終端する。列センス論理回路４４は多数のセンス抵抗３６を含み、各センス抵抗３６は、列電源線４６とビット線２０の一端との間に接続される。列センス線４８がビット線２０と交差する。また、列センス論理回路４４は多数のセンスエレメント４２も含み、各センスエレメント４２は、列センス線４８とビット線２０との間に接続される。
【００１２】
行プログラミング線５０が、メインメモリ１０と行デコーダ１２との間にあり、ワード線１８と交差する。プログラミングエレメント５２が、行プログラミング線５０とワード線１８との間に接続される。
【００１３】
列プログラミング線５４が、メインメモリ１０と列デコーダ１４との間にあり、ビット線２０と交差する。プログラミングエレメント５２が、列プログラミング線５４とビット線２０との間に接続される。
【００１４】
メモリエレメント１６、アドレスエレメント２６、センスエレメント４２およびプログラミングエレメント５２は全てダイオードを使用するものとすることができる。これは段８の製作を簡単にする。
【００１５】
異なるタイプのプログラマブルエレメント１６／２６／４２／５２が図２のａ〜ｃに示される。図２のａのプログラマブルエレメントは、ダイオード１１２と直列に結合されたヒューズ１１０を含む。プログラミング前に、そのエレメントの抵抗状態は低抵抗状態であり、ヒューズ１１０は無傷である。プログラミング中、そのエレメントの抵抗状態は、ヒューズ１１０を「溶断」することにより、低抵抗状態から高抵抗状態に変化させることができる。
【００１６】
図２のｂのプログラマブルエレメントは、ダイオード１２２と直列に結合された抵抗１２０を含む。プログラミング前に、そのエレメントの抵抗状態は低抵抗状態であり、抵抗１２０は無傷である。プログラミング中に、そのエレメントの抵抗状態は、抵抗１２０を「溶断」することにより、低抵抗状態から高抵抗状態に変化させることができる。
【００１７】
図２のｃのプログラマブルエレメントはダイオード１３２のみを含む。プログラミング前に、ダイオード１３２は無傷であり、その抵抗状態は低抵抗状態である。プログラミング中に、ダイオード１３２は開放され、その抵抗状態を低抵抗状態から高抵抗状態に変化させることができる。そのようなダイオード１３２はヒューズとして機能する。代替案において、ダイオード１３２は、プログラミング中に高抵抗状態から低抵抗状態に移行するアンチヒューズとして機能することができる。
【００１８】
プログラマブルエレメント１６／２６／４２／５２は、図２のａ〜ｃに示されるタイプに限定されない。たとえば、そのプログラマブルエレメント１６／２６／４２／５２は、ダイオードの代わりにトランジスタを含むことができる。
【００１９】
ここで図１を参照すると、段８は以下のように製作され得る。基板上に列線（ビット線）２０が形成され、列線２０上にシリコンの多層薄膜が形成され、その薄膜上にワード線１８が形成される。各プログラマブルエレメント１６／２６／４２／５２は、２つの交差するトレース（Ｔ）間にある薄膜（Ｆ）の部分として形成され得る（図３を参照）。プログラマブルエレメント１６／２６／４２／５２のサイズは、交差するトレース間の重なり合う面積と、薄膜の厚みとによって決定される。たとえば、メインメモリ１０内のダイオードは、交差するワード線１８とビット線２０との間にある薄膜の部分として形成される。
【００２０】
薄膜の種々の層は、適切にドーピングされ（および／または、結晶性およびアモルファスのシリコンの組み合わせを有し）、ダイオード１１２、１２２および１３２が形成される。適切にドーピングされた付加層が追加され、抵抗１２０、ヒューズ１１０またはアンチヒューズを形成することができる。センス抵抗３６は、ワード線１８およびビット線２０の端部を修正することにより形成され得る。行および列アドレスドライバ２４および３０が基板上に形成されてもよい。
【００２１】
段８が製作された後のデバイス製作中に、行および列デコーダ１２および１４がプログラミングされてもよい。デコーダ１２および１４は、選択されたアドレスエレメントの抵抗状態を低抵抗状態から高抵抗状態に（またはその逆に）変化させることによりプログラミングされる。メインメモリをアドレス指定するための組み合わせ論理回路の細部（すなわち、アドレスエレメントが選択されることに関する詳細）は、譲受人の米国特許出願第０９／８７５，３５６号に開示される。デコーダ１２および１４をプログラミングするための種々の態様が以下に説明される。
【００２２】
行デコーダ１２および列デコーダ１４に行アドレスおよび列アドレスを供給することにより、メインメモリ１０にデータを書き込むことができる。書込み電流は、選択されたワード線１８および選択されたビット線２０を流れ、それゆえ、選択されたワード線１８と、選択されたビット線２０との交点にあるメモリエレメント１６を流れる。書込み電流は、選択されたエレメントの抵抗状態を（たとえば、図２のａのヒューズ１１０を開放するか、図２のｂの抵抗１２０を開放するか、図２のｃのダイオード１３２を開放するか、またはアンチヒューズを短絡するかによって）変化させるだけの十分な大きさである。
【００２３】
メモリエレメント１６の抵抗状態は、行および列デコーダ１２および１４に行および列アドレスを供給することにより検出（センシング）され得る。ある電圧が第２の行センス線４０に印加され、逆の極性の電圧が第２の列センス線４８に印加される。センス電流は、選択されたワード線１８および選択されたビット線２０を流れ、それゆえ、選択されたワード線１８と選択されたビット線２０との交点にあるメモリエレメント１６を流れる。センス電流の大きさは、選択されたメモリエレメント１６の抵抗状態を示す。
【００２４】
各アドレスエレメント２６は、プログラミング中に破壊され得るリンクを有する。たとえば、ヒューズ１１０は、図２のａに示されるアドレスエレメントのリンクであり、抵抗１２０は図２のｂのアドレスエレメントのリンクであり、ダイオード１３２は図２のｃのアドレスエレメントのリンクである。各リンクは、一般に太陽電池およびディスプレイに使用される感光材料から作成される。たとえば、リンクは、リンドープト層を有するアモルファスシリコンから作成され得る。真性アモルファスシリコンの導電率は典型的には、ドープトアモルファスシリコンの１０６分の１である。しかしながら、光を照射される場合、真性領域の導電率は、ドープト領域の導電率と同じレベルまで上昇する。アドレスエレメント２６に光を照射することにより、アドレスエレメント２６を流れる電流の密度は、リンクが溶断される点まで上昇する。
【００２５】
ここで図４を参照すると、「選択された」アドレスエレメント２６の抵抗状態を変化させる方法が示される。選択されたアドレスエレメントは×で示される。これらの選択されたエレメントは、プログラミング中にそれらの抵抗状態が変化することになる。選択されないアドレスエレメントは○で示される。これらの選択されないアドレスエレメントは、プログラミング中にそれらの抵抗状態が変化しないであろう。
【００２６】
行デコーダ１２のプログラミング中に、電圧（−Ｖ）が行プログラミング線５０にわたって印加され、逆の極性の電圧（＋Ｖ）が行センス線４０に印加される（列デコーダ１４のプログラミング中には、電圧が列プログラミング線５４にわたって印加され、逆の極性の電圧が列センス線４８に印加される）。これにより、背中合わせに接続された２つのダイオード間に有効に電圧が印加されるであろう。その電圧は、プログラミングエレメント５２のダイオードに順方向バイアスがかけられ、アドレスエレメント２６のダイオードに逆方向バイアスがかけられるように印加される。その電圧は、行および列アドレスドライバ２４および３０によって印加され得る。
【００２７】
選択されたアドレスエレメント２６に電磁（ＥＭ）放射線が加えられる。その電磁放射線は、選択されたアドレスエレメントの導電率を著しく上昇させるのに十分な強度である。結果として、選択されたアドレスエレメントを流れる電流の密度が増加する。この電流密度の増加によって、選択されたアドレスエレメントのリンクが開放する。選択されないアドレスエレメントのリンクは破壊されないままである。
【００２８】
プログラミングエレメント５２は、選択されたアドレスエレメント２６よりも高い通電能力を有する。
【００２９】
アドレスダイオード（アドレスエレメント）２６のこの光学的なプログラミングは、アドレス指定可能なレーザダイオードを含む治具を用いることにより実行され得る。レーザダイオードは、選択されたアドレスエレメント２６にのみ光を照射する。レンズおよび他の光学要素を用いて、選択されたアドレスエレメント２６上にＥＭ放射線を集束させることができる。全ての選択されたエレメント２６は、同時に光を照射されることもでき、それにより、全ての選択されたアドレスエレメント２６の抵抗状態が同時に変化する。
【００３０】
代替案において、選択されないアドレスエレメントが光の照射からマスクされ、その層に対して全面的に光を照射することができる。マスクされたアドレスエレメントの抵抗状態は変化しないであろう。
【００３１】
選択されたアドレスエレメント２６にＥＭ放射線を加えるために、トレースは、ＥＭ放射線に対して透過性を有するようになされてもよい。これらの透過性のトレース用の材料は、液晶ディスプレイで使用されるタイプとすることができる。透過性のトレースを作成することに対する代案として、ＥＭ放射線が、選択されたアドレスエレメント２６に誘導されてもよい。
【００３２】
ここで、選択されたアドレスエレメント２６の抵抗状態を変化させることに対する別のアプローチを説明する。各デコーダ１２および１４内の選択されないアドレスエレメントは、選択されるアドレスエレメント２６よりも大きな通電能力を有するように形成される。デコーダ１２および１４のプログラミング中に、上述のように、全てのアドレスエレメントには逆方向バイアスがかけられ、センスエレメントには順方向バイアスがかけられる。結果として、選択されたアドレスエレメントおよび選択されないアドレスエレメントに電流が流れる。この電流によって、選択されたアドレスエレメント２６のリンクは破壊されるが、選択されないアドレスエレメントのリンクは破壊されない。
【００３３】
それらのリンクは、選択されたアドレスエレメント２６にＥＭ放射線を加えることなく破壊され得る。それゆえ、それらのリンクは、光導電性ではない材料から作成され得る。しかしながら、それらのリンクを光導電性材料から作成し、選択されたアドレスエレメント２６にプログラミング中に光を照射することにより、リンクを破壊する際の信頼性を高めることができる。
【００３４】
メモリエレメント１６および選択されたアドレスエレメント２６は、最小の分解能（resolution）で作成されることができ、このため最適な記憶容量を可能にする。選択されないアドレスエレメントは、最小分解能よりアドレス線のサイズを大きくし、アドレス線と交差するメモリ線（すなわち、ワード線およびビット線）の部分を大きくすることにより、より大きな寸法で作成され得る。
【００３５】
図５ａ〜図５ｃは、選択されたアドレスエレメント２６ａと、拡大された選択されないアドレスエレメント２６ｂに関する種々のレイアウトを示す。アドレスプロトコルが、隣接する拡大された（選択されない）アドレスエレメント２６ｂを有する列がないことを保証できる場合には、そのアドレス論理回路は、図５ａに示される構成を有することができる。図５ａは１つの行デコーダ１２を示しており、その行デコーダにおいては、列はいかなる隣接する拡大された（選択されない）アドレスエレメント２６ｂを全く含まない。そのようには示されていないが、アドレスエレメント２６ａおよび２６ｂは、完全に接触するピッチで形成され得る。
【００３６】
そのアドレスプロトコルがそのような保証を与えることができず、それによりそのアドレス論理回路が１つの列内に、隣接する拡大されたアドレスエレメントを含むことができる場合には、ワード線１８間の距離は長くされるかもしれない。しかしながら、これにより、メインメモリのデータ記憶密度が減少するであろう。
【００３７】
代わりに、図５ｂに示されるように、行デコーダ１２が、一定間隔の２つの組１２ａおよび１２ｂに分割されてもよい。奇数番目のワード線１８ａは、偶数番目のワード線１８ｂと互いに組み合わせられる。第１の組のアドレス線２２ａは奇数番目のワード線１８ａと交差し、第２の組のアドレス線２２ｂは偶数番目のワード線１８ｂと交差する。第１および第２の組のアドレス線２２ａおよび２２ｂは、同じアドレス信号を受信する。
【００３８】
このアプローチによって、隣接するメモリエレメント２６ｂのサイズを３倍まで大きくすることが可能になるが、依然として選択されたメモリエレメント２６ａが最小分解能で製作されることが可能になる。アドレスプロトコルが、隣接する拡大された（選択されない）アドレスエレメント２６ｂを有する列がないことを保証できる場合には、隣接しない拡大されたメモリエレメント２６ｂのサイズを５倍に大きくすることができる（図５ｃを参照）。
【００３９】
図５ａ〜図５ｃは行デコーダ１２に関してのみ説明された。しかしながら、同じ原理を、列デコーダ１４に適用することができる。
【００４０】
ここで図６ａを参照すると、欠陥管理を可能にするメモリデバイスの段２０８の一部が示される。その段２０８は、メインメモリ２１０と、行デコーダ２１２と、行センス論理回路２３４とを含む。行センス論理回路２３４はセンス抵抗２３６を含む。その段２０８はさらに、ワード線２１８と、ビット線２２０と、行アドレス線２２２と、電源線２３８と、行センス線２４０と、行プログラミング線２４２とを含む。アドレス指定し、センシングし、およびプログラミングするための列側にあるエレメントは示されない。選択されたアドレスエレメントは×で示され、選択されないアドレスエレメントは○で示される。
【００４１】
段８の欠陥領域は文字Ｄによって特定される。たとえば、欠陥領域Ｄは、２つの隣接するワード線２１８の短絡によって引き起こされる可能性がある。欠陥領域Ｄは、２つの関連する行を使用不可能にする。
【００４２】
行デコーダ２１２は、欠陥領域Ｄを回避するようにプログラミングすることができる。欠陥領域Ｄに対応するワード線２１８は、メインメモリ２１０から切断される。たとえば、これらのワード線２１８において破壊（断線）部が形成される場合がある。代替案において、これらのワード線２１８のセンス抵抗２３６が開放されてもよい。センス抵抗２３６が、アモルファスシリコンのような光導電性材料から作成される場合、電流を抵抗に流し（たとえば、アドレス線および書込み線を駆動電圧に対してバイアスし）、その後、ＥＭ放射線を加えることにより、センス抵抗を開放または「溶断」することができる。ＥＭ放射線を加えることにより導電率が上昇する。電流が増加することにより、光を照射されたセンス抵抗が溶断される。
【００４３】
切断されたワード線は予備のワード線によって置き換えられる。いくらかのワード線ならびにそれらの接続されるメモリ、アドレスおよびセンスエレメントは予備部品として確保される。図６ａは、段２０８の最後のいくつかのワード線が予備部品として確保されることを示す（ブロック２１１によって示される）。しかしながら、予備部品の場所はそのように限定されない。予備のワード線は、段２０８内の任意の場所に存在できる。最初のうち、予備部品に接続される全てのアドレスエレメントは選択されない。
【００４４】
予備のワード線は付加的な論理回路２５２を有する。各アドレス線２５４は、予備のアドレスエレメント２５６によって対応する予備のワード線に接続される。符号化（encoding）は、選択された予備のアドレスエレメント２５６を光学的にプログラミングすることにより実行され得る。
【００４５】
図６ｂは、欠陥領域Ｄを回避するために再マッピングされるデコーダ２１２を示す。欠陥領域Ｄに関連する２つのワード線２１８ａおよび２１８ｂは、それらのセンス抵抗２３６を開放することにより切断される。
【００４６】
２つの予備の線２１８ｃおよび２１８ｄが、切断された２つの線２１８ａおよび２１８ｂの代わりに用いられる。これら２つの代わりに用いられる予備の線２１８ｃおよび２１８ｄに接続されるアドレスエレメント２５６は、２つの切断された線２１８ａおよび２１８ｂのための選択されたアドレスエレメントおよび選択されないアドレスエレメントの抵抗状態と一致するようにプログラミングされている。従って、ここで、これら２つの代わりに用いられる予備の線２１８ｃおよび２１８ｄは、切断されたワード線２１８ａおよび２１８ｂと同じアドレスを有する。これらの代わりに用いられる２つの予備の線２１８ｃおよび２１８ｄに接続される予備のアドレスエレメントは高抵抗状態に変化し、ひいては行デコーダ２１２から有効に取り外される。
【００４７】
未使用の予備の線２１８ｅは、そのセンス抵抗２３６を開放することにより切断される。
【００４８】
ここで図７を参照すると、多段固体メモリデバイスを製作する方法が示される。そのデバイスの第１の段が形成（ブロック３０２）された後、第１の段内の欠陥が特定される（ブロック３０４）。そのような欠陥は、以下に限定はしないが、一方または両方の交点ワイヤの切断または欠陥、およびデータ線間の短絡を含む。それらの欠陥は、メインメモリ内の各交点のＩ−Ｖ特性を測定することにより特定され得る。
【００４９】
欠陥が特定された後に、デコーダが、著しい数の欠陥を回避するようにプログラミングされる（ブロック３０６）。そのプログラミングによって、欠陥レベルは、ゼロ、または誤り訂正に対して許容可能なレベル（すなわち、誤り訂正にストレスまたは過度の負担をかけないレベル）まで削減される。
【００５０】
後続の段が形成される（ブロック３０８）。１つの段が形成される（ブロック３０２）度に、その段内の欠陥が特定され（ブロック３０４）、その段上のデコーダが、欠陥を回避するようにプログラミングされる（ブロック３０６）。
【００５１】
全ての段が形成された後に、メモリデバイスが完成する（ブロック３１０）。メモリデバイスを完成させることの一部として、アドレス線が接続され、インターフェース回路が追加され、全ての段がパッケージングされる。
【００５２】
メインメモリの設計および製作の詳細、多段のアドレス指定、多層の１チップへのパッケージング、メインメモリに対する読出しおよび書込み等は、譲受人の米国特許出願第０９／８７５，３５６号に開示される。
【００５３】
この方法によって、個々の段において欠陥管理を実施することが可能になり、それゆえ、１つの段内の欠陥領域の問題が回避され、別の段の同じメモリ領域を利用することはなくなる。また、欠陥のアドレス位置を物理的に再配置する態様で欠陥管理が実施され、その結果、再マッピングするための欠陥リストは不要である。これは、メモリシステムの利用を簡単にする。
【００５４】
ここで図８を参照すると、多段固体メモリデバイス４１０が示される。多数の段４１２は互いの上に積み重ねられる。従来の半導体メモリとは異なり、それぞれの層（段）４１２にデコーダが形成される。各層４１２は、メモリシステムインターフェース４１６によって制御／インターフェース回路４１４に接続される。制御／インターフェース回路４１４は基板に形成される。制御／インターフェース回路４１４は誤り訂正符号（ＥＣＣ）機能および欠陥管理機能、ならびにデバイス４１０を動作させるための機能を実行する。これらの機能は、書込み電圧を設定することと、書込みイネーブル線を設定することと、電源センスストライピングを制御することと、論理アドレスを物理メモリ位置にアクセスするために必要なアドレス線パターンに変換することによりメモリをアドレス指定することと、センス線出力のデータ読出し処理とを含む。
【００５５】
デバイス４１０は、層によって共有される制御／インターフェース回路に限定されない。代わりに、各段４１２は自らの制御／インターフェース回路を有することができる。
【００５６】
メインメモリは、アドレス論理回路と同じ態様で、同時に、工場においてプログラミングされ得る。メインメモリは、マイクロコード、マップデータ等で予めプログラミングされてもよい。
【００５７】
本発明は、上述され、図示された特定の実施形態に限定されない。代わりに、本発明は特許請求の範囲にしたがって解釈される。
【００５８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．第１および第２のグループのアドレスエレメント（26b、26a）を有するデコーダ（12）を含む固体メモリデバイスであって、前記第１のグループのアドレスエレメント（26b）が第１の論理値を割り当てられており、前記第２のグループの前記アドレスエレメント（26a）が第２の論理値を割り当てられており、前記第１のグループのアドレスエレメント（26b）の通電能力が、前記第２のグループのアドレスエレメント（26a）の通電能力よりも大きい、固体メモリデバイス。
２．前記アドレスエレメント（26a、26b）がダイオードを含む、上記１に記載のデバイス。
３．プログラミング論理回路（50、52）およびセンス論理回路（34）をさらに含み、前記プログラミング論理回路（52）がプログラミング線（50）およびプログラミングエレメント（52）を含み、前記センス論理回路がセンス線（40）を含む、上記１に記載のデバイス。
４．前記プログラミングエレメント（52）が前記第１のグループのアドレスエレメント（26b）と同じ通電能力を有する、上記３に記載のデバイス。
５．前記アドレスエレメント（26a、26b）が光導電性材料から作成される、上記１に記載のデバイス。
６．前記第１のグループのエレメント（26b）が、前記第２のグループのエレメント（26a）より物理的に大きい、上記１に記載のデバイス。
７．前記デコーダ（12）の前記アドレスエレメント（26a、26b）が、一定間隔の２つの組（12a、12b）に分離され、それぞれの組（12a、12b）が、前記第１のグループおよび前記第２のグループからのアドレスエレメント（26a、26b）を含む、上記６に記載のデバイス。
８．前記第１のグループのアドレスエレメント（26b）が、前記第２のグループのアドレスエレメント（26a）よりも約３倍大きい、上記７に記載のデバイス。
９．メインメモリ（10）をさらに含み、前記第２のグループのアドレスエレメント（26a）が、前記メインメモリ（10）のメモリエレメント（16）と同じ通電能力を有する、上記１に記載のデバイス。
【００５９】
【発明の効果】
本発明により、ダイオードベースの固体メモリ用のプログラム可能なアドレス論理回路が提供される。
【図面の簡単な説明】
【図１】固体メモリデバイスの１つの段のブロック図である。
【図２】ａ〜ｃは、その段内の異なるタイプのプログラマブルエレメントを示す図である。
【図３】プログラマブルエレメントを示す別の図である。
【図４】アドレスエレメントの抵抗状態を変化させる方法を示す図である。
【図５ａ】デコーダの選択されたアドレスエレメントおよび選択されないアドレスエレメントのための異なるレイアウトを示す図である。
【図５ｂ】デコーダの選択されたアドレスエレメントおよび選択されないアドレスエレメントのための異なるレイアウトを示す図である。
【図５ｃ】デコーダの選択されたアドレスエレメントおよび選択されないアドレスエレメントのための異なるレイアウトを示す図である。
【図６ａ】欠陥管理を可能にする固体メモリデバイスの１つの段の図である。
【図６ｂ】欠陥管理を可能にする固体メモリデバイスの１つの段の図である。
【図７】多段固体メモリデバイスにおいて欠陥を回避する方法を示す図である。
【図８】多段固体メモリデバイスの図である。
【符号の説明】
10、210  メインメモリ
12、212  行デコーダ
14  列デコーダ
16  メモリエレメント
20、220  ビット線
26、26a、26b  アドレスエレメント
34  行センス論理回路
50  行プログラミング線
52  プログラミングエレメント
54  列プログラミング線
【図１】
0003989781.tif 000002
【図２】
0003989781.tif 000003
【図３】
0003989781.tif 000004
【図４】
0003989781.tif 000005
【図５ａ】
0003989781.tif 000006
【図５ｂ】
0003989781.tif 000007
【図５ｃ】
0003989781.tif 000008
【図６ａ】
0003989781.tif 000009
【図６ｂ】
0003989781.tif 000010
【図７】
0003989781.tif 000011
【図８】
0003989781.tif 000012