(57)【特許請求の範囲】
【請求項１】
直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項２】
直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧を光信号に変換し、該光信号と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【請求項３】
請求項１又は請求項２に記載の直列接続された電圧駆動型半導体素子の制御装置において、
前記ゲート信号のタイミングのばらつきが検出されたときに、このばらつきに応じて前記入力信号のタイミングを調整し、この調整された信号を新たな入力信号とすることを特徴とする直列接続された電圧駆動型半導体素子の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合におけるスイッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図７に示すように半導体スイッチング素子が２個直列接続されている回路を例にとって説明する。
【０００３】
図７において、Ｑ１およびＱ２は電圧駆動型半導体素子で、各段のコレクタ−エミッタ間電圧はそれぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれぞれＶＧＥ１、ＶＧＥ２で示されている。
【０００４】
直列接続されている素子Ｑ１、Ｑ２がスイッチングした時、ゲート駆動回路や該駆動回路への入力信号や前記素子の遅延時間が同じであり、スイッチングタイミングが同じであれば、２つの素子の分担電圧は等しくなる。しかし、実際にはこれらの遅延時間のばらつきがあり、また温度によっても遅延時間が変化するため、前記素子のスイッチングタイミングは異なる。
【０００５】
そのため、図８（ａ）に示すように、素子Ｑ１の方が素子Ｑ２よりも速くオフした場合には素子Ｑ１に高い電圧が印加され、また、図８（ｂ）に示すように素子Ｑ１の方が素子Ｑ２よりも速くオンした場合には素子Ｑ２に高い電圧が印加されることになって、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する恐れがある。
【０００６】
この電圧分担の不平衡を抑制する従来の一手段として、素子と並列にスナバ回路を接続する方法がある。このスナバ回路を適用した回路例を図９に示す。この回路は２レベルインバータの１相分であり、素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであり、それぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。この回路において、上アーム、すなわちＱ１，Ｑ２がターンオフ動作をする際に、Ｑ１がＱ２より早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図１０（ａ）、スナバ回路が有る場合の動作波形を図１０（ｂ）に示す。この波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続していないときと比較して、素子電圧の上昇率ｄｖ／ｄｔを低減することができる。このｄｖ／ｄｔは、スナバ回路のＣの容量に依存しており、これを増加させるほど電圧アンバランス低減効果を増加させることができる。
【０００７】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減させることでスイッチングタイミング差による素子電圧のアンバランスを低減することが可能となるが、回路の大型化、損失増加という問題が生ずる。
【０００８】
この発明の課題は、より小型，低損失の回路構成で、直列接続された素子のスイッチングタイミングのばらつきを抑制することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、この発明によれば、直列に接続された素子のゲート線を磁気結合させて、素子が入力信号に基づいてオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させて素子のスイッチングタイミングのばらつきを抑制させると共に、この検出したばらつきに基づいて前記入力信号のタイミングを調整するようにしている。
【００１０】
より具体的にいえば、この第１の発明は、直列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするために当該電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする。
【００１１】
また、第２の発明は前記半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させると共に、この磁気結合に基づいて発生する電圧を光信号に変換し、該光信号と前記ゲート駆動回路への入力信号とにより前記ゲート信号のタイミングのばらつきを検出することを特徴とする。
【００１２】
さらに、第３の発明は前記第１又は第２の発明において、前記ゲート信号のタイミングのばらつきが検出されたときに、このばらつきに応じて前記入力信号のタイミングを調整し、この調整された信号を新たな入力信号とすることを特徴とする。
【００１３】
【発明の実施の形態】
この発明の実施の形態について、ＩＧＢＴを複数個直列接続して構成された回路を例に説明する。
【００１４】
図１は第１の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路は図９と同様に２レベルインバータの１相分である。
【００１５】
すなわち、図１に示した回路構成が図９に示した回路構成に対してスナバ回路が省略され、また、ゲート駆動回路ＧＤＵ１〜ＧＤＵ４に代えてＧＤＵ１ａ〜ＧＤＵ４ａを備え、さらに、磁気回路ＭＣ１、ＭＣ２が追加されている。
【００１６】
図２は図１に示したゲート駆動回路ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれの詳細回路構成例であり、図示の如く、従来のＧＤＵ１〜ＧＤＵ４それぞれに対して、後述のタイミング検出回路とタイミング調整回路が追加されている。
【００１７】
図１の回路構成における第１の特徴は、上アームのゲート線は磁気回路ＭＣ１により磁気結合しており、同様に、下アームのゲート線は磁気回路ＭＣ２により磁気結合している点である。磁気結合させるときには、例として図３のようにそれぞれそれぞれのゲート線を同じ磁性体に巻き付ける。これにより、例えばゲート電流Ｉｇ１が流れると磁気回路にΦ１の磁束が発生し、これがＧＤＵ２ａのゲート線を横切る。同様に、Ｉｇ２が流れるとΦ２の磁束が発生し、これがＧＤＵ１ａのゲート線を横切る。これによって各ゲート線が磁気結合される。このとき、前記磁性体への巻数Ｎ１、Ｎ２を同じとして、Ｉｇ１＝Ｉｇ２のときに｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１とΦ２が逆極性となるようにする。このときの回路動作を、ターンオフを例にとって、以下に説明する。
【００１８】
先ず、Ｑ１とＱ２のターンオフのタイミングが同時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しくなる。ＩＧＢＴのＧ−Ｅ間は図４のように等価的にコンデンサＣｉｅｓと見做すことができるため、Ｉｇ１、Ｉｇ２には同波形で過渡的にＣｉｅｓの放電電流が流れる。この時、磁気回路のＩｇ１とＩｇ２は極性が逆となり、Φ１とΦ２は同レベルで逆極性となるため磁気回路に発生する磁束Φ１とΦ２が互いに打ち消しあい、「０」となる。そのため、磁気結合はせず、Ｉｇ１とＩｇ２はそれぞれのＣｉｅｓから放電電流として流れる。
【００１９】
次に、Ｑ１とＱ２のターンオフタイミングがアンバランスとなった時、例えばＱ１が先にターンオフした時、すなわち、Ｉｇ１がＩｇ２よりも先に流れ出した時、Φ１≠Φ２となるため、磁気回路には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分Ｌ１とＬ２が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ１とＩｇ２のアンバランス分が大きい程、Ｌ１とＬ２も大きくなる。また、Ｌ１，Ｌ２が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ１とＩｇ２が流れにくくなる。この動作により、図５のようにＩｇ１とＩｇ２のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ１は減少する方向、Ｉｇ２と増加する方向に作用して、Ｉｇ１とＩｇ２が一致するように動作する。
【００２０】
上述の如く、磁気回路ＭＣ１によりＱ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００２１】
図１の回路構成における第２の特徴として、ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備えるタイミング検出回路とタイミング調整回路の動作について、図６に示すＱ１とＱ２のターンオフ時の動作波形を参照しつつ、以下に説明する。
【００２２】
例えば、図６のようにＱ１をターンオフさせる入力信号とＱ２をターンオフさせる入力信号との間に常時Ｔｄなる時間差があるときには、磁気回路ＭＣ１の巻線それぞれの両端に互いに逆極性で同レベルの電圧が発生する。このときの電圧として、ＧＤＵ１ａ側の端子Ｔ−Ｇ間の電圧Ｖｍ（Ｑ１）は負極性となり、また、ＧＤＵ２ａ側の端子Ｔ−Ｇ間の電圧Ｖｍ（Ｑ２）は正極性となる。
【００２３】
図２に示したタイミング検出回路とタイミング調整回路を有しない通常のオン・オフ駆動回路の場合には、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２）は図６に示す破線の波形となり、同様に、Ｑ１のゲート−エミッタ間電圧Ｖｇ（Ｑ１），Ｑ２のゲート−エミッタ間電圧Ｖｇ（Ｑ２）も図６に示す破線の波形となり、従って、Ｑ１とＱ２のターオフタイミングのばらつきを、先述の如く抑制しているが、このときには磁気回路ＭＣ１を形成するコアは前記Ｔｄなる期間、図示の如く繰り返して励磁され、その結果、通常のオン・オフ駆動回路のみの場合には前記コアが磁気的な飽和を起こさないようにするために、より大型のものを選定する必要がある。
【００２４】
すなわち、図２に示したタイミング検出回路とタイミング調整回路は磁気回路ＭＣ１を形成するコアをより小型化するために設けられ、例えばＧＤＵ２ａ側のタイミング検出回路では、図６に示すようにＱ２の入力信号がオン指令を継続しているにも関わらずＶｍ（Ｑ２）に正極性の電圧が発生したことを図示の僅かな時間遅れσで検知し、時間幅Ｔａなるオフ指令をタイミング調整回路へ出力するが、この時間幅Ｔａは前記時間差Ｔｄの最大値より若干大きい値に設定する。
【００２５】
従って、前記時間幅Ｔａなるオフ指令を受信したＧＤＵ２ａ側のタイミング調整回路ではＱ２の入力信号のオン指令を、ほぼ前記Ｔｄの期間短縮した新たな入力信号を生成し、この新たな入力信号をインターフェース回路へ出力することにより、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２），Ｖｇ（Ｑ１），Ｖｇ（Ｑ２）は図６に示す実線の波形となり、このときには磁気回路ＭＣ１を形成するコアは、図示の如く前記σ（σ＜＜Ｔｄ）なる期間の繰返し励磁となり、その結果、前記コアをより小型化でき、Ｑ１とＱ２のターオフタイミングのばらつきを抑制することができる。なお、図６の動作波形図では図示していないが、Ｑ１とＱ２のターンオフ時におけるタイミング検出回路の上述の論理動作として、Ｑ１，Ｑ２それぞれの入力信号がオフ指令からオン指令に変化したときの誤検出を防止するために、このオン指令になったときから僅かな期間、前記論理動作をマスクする必要がある。
【００２６】
上述の如く、Ｑ１〜Ｑ４のターンオフ時にＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備えるタイミング検出回路とタイミング調整回路とにより、磁気回路ＭＣ１，ＭＣ２それぞれを形成するコアをより小型にしつつ、ターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはＱ１〜Ｑ４のターンオン時に対しても、ＧＤＵ１ａ〜ＧＤＵ４ａそれぞれに備えるタイミング検出回路とタイミング調整回路に上述と同様の機能を別個に持たせることにより、磁気回路ＭＣ１，ＭＣ２それぞれを形成するコアをより小型にしつつ、ターンオンタイミングのばらつきを遅れなく抑制することが可能となる。
【００２７】
図１１は第２の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路は図９と同様に２レベルインバータの１相分である。
【００２８】
すなわち、図１１に示した回路構成が図９に示した回路構成に対してスナバ回路が省略され、また、図１の実施例回路と同様に磁気回路ＭＣ１、ＭＣ２が追加され、さらに、磁気回路ＭＣ１，ＭＣ２のそれぞれの巻線に発生する電圧を光信号に変換する電気−光変換器Ｅ／ＯがＱ１〜Ｑ４そそれぞれに対して１組ずつ追加され、これらの電気−光変換器Ｅ／Ｏからの光信号は光ケーブルを介して制御回路へ伝達されている。
【００２９】
図１２は図１１に示したゲート駆動回路（ＧＤＵ１〜ＧＤＵ４）及び制御回路の１素子分の詳細回路構成例であり、図示の如く、従来のＧＤＵ１〜ＧＤＵ４それぞれに対して、光−電気変換器Ｏ／Ｅと後述のタイミング検出回路とタイミング調整回路が追加されている。
【００３０】
図１１の回路構成における第１の特徴は、上アームのゲート線は磁気回路ＭＣ１により磁気結合しており、同様に、下アームのゲート線は磁気回路ＭＣ２により磁気結合している点であり、この磁気回路ＭＣ１，ＭＣ２の動作は、上述の図１の回路構成における磁気回路ＭＣ１，ＭＣ２と同様なので、ここではその説明を省略する。
【００３１】
図１１の回路構成における第２の特徴として、ＭＣ１，ＭＣ２のそれぞれの巻線からの電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路の動作について、図１３に示すＱ１とＱ２のターンオフ時の動作波形を参照しつつ、以下に説明する。
【００３２】
例えば、図１３のようにＱ１をターンオフさせる入力信号とＱ２をターンオフさせる入力信号との間に常時Ｔｄなる時間差があるときには、磁気回路ＭＣ１の巻線それぞれの両端に互いに逆極性で同レベルの電圧が発生する。このときの電圧として、ＧＤＵ１側の巻線間の電圧Ｖｍ（Ｑ１）は負極性となり、また、ＧＤＵ２側の巻線間の電圧Ｖｍ（Ｑ２）は正極性となる。
【００３３】
図１１，図１２に示した電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路を介しない通常のオン・オフ駆動回路の場合には、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２）は図１３に示す破線の波形となり、同様に、Ｑ１のゲート−エミッタ間電圧Ｖｇ（Ｑ１），Ｑ２のゲート−エミッタ間電圧Ｖｇ（Ｑ２）も図１３に示す破線の波形となり、従って、Ｑ１とＱ２のターオフタイミングのばらつきを、先述の如く抑制しているが、このときには磁気回路ＭＣ１を形成するコアは前記Ｔｄなる期間、図示の如く繰り返して励磁され、その結果、通常のオン・オフ駆動回路のみの場合には前記コアが磁気的な飽和を起こさないようにするために、より大型のものを選定する必要がある。
【００３４】
すなわち、図１１，図１２に示した電気−光変換器および光−電気変換器とタイミング検出回路とタイミング調整回路は磁気回路ＭＣ１を形成するコアをより小型化するために設けられ、例えばＧＤＵ２側のタイミング検出回路では、図１３に示すようにＱ２の入力信号がオン指令を継続しているにも関わらずＶｍ（Ｑ２）に正極性の電圧が発生したことを電気−光変換器と光ケーブルと光−電気変換器とを介して図示の僅かな時間遅れσで検知し、時間幅Ｔａなるオフ指令をタイミング調整回路へ出力するが、この時間幅Ｔａは前記時間差Ｔｄの最大値より若干大きい値に設定する。
【００３５】
従って、前記時間幅Ｔａなるオフ指令を受信したＧＤＵ２側のタイミング調整回路ではＱ２の入力信号のオン指令を、ほぼ前記Ｔｄの期間短縮した新たな入力信号を生成し、この新たな入力信号をインターフェース回路へ出力することにより、Ｖｍ（Ｑ１），Ｖｍ（Ｑ２），Ｖｇ（Ｑ１），Ｖｇ（Ｑ２）は図１３に示す実線の波形となり、このときには磁気回路ＭＣ１を形成するコアは、図示の如く前記σ（σ＜＜Ｔｄ）なる期間の繰返し励磁となり、その結果、前記コアをより小型化でき、Ｑ１とＱ２のターオフタイミングのばらつきを抑制することができる。なお、図１３の動作波形図では図示していないが、Ｑ１とＱ２のターンオフ時におけるタイミング検出回路の上述の論理動作として、Ｑ１，Ｑ２それぞれの入力信号がオフ指令からオン指令に変化したときの誤検出を防止するために、このオン指令になったときから僅かな期間、前記論理動作をマスクする必要がある。
【００３６】
上述の如く、Ｑ１〜Ｑ４のターンオフ時に磁気回路ＭＣ１，ＭＣ２それぞれの巻線に付加される電気−光変換器と光ケーブルと光−電気変換器とタイミング検出回路とタイミング調整回路とにより、磁気回路ＭＣ１，ＭＣ２それぞれを形成するコアをより小型にしつつ、ターンオフタイミングのばらつきを遅れなく抑制することが可能となり、さらに、光信号を採用することにより電気的ノイズによる誤動作も回避できる。これはＱ１〜Ｑ４のターンオン時に対しても、磁気回路ＭＣ１，ＭＣ２それぞれを形成するコアをより小型にしつつ、ターンオンタイミングのばらつきを遅れなく抑制することが可能となる。
【００３７】
図１４は第３の実施例を示し、この発明の半導体スイッチ回路を用いた回路構成図であり、この回路はＩＧＢＴをｎ個直列接続したときの構成を示している。図から明らかなように、Ｑ１とＱ２のゲート線を磁気結合してゲート電流を一致させ、これらの電流を基準としてＱ３のゲート電流を一致させるためにＱ２とＱ３の磁気結合する、というようにゲート線を従属的に磁気結合することで、瞬時に全てのＩＧＢＴのスイッチングタイミングのアンバランスを抑制することが可能であり、さらに、磁気回路それぞれの巻線と前記タイミング検出回路との間の信号伝達および制御回路とそれぞれのゲート駆動回路との間の信号伝達には光ケーブルを採用したことにより、低圧側（制御回路側）と高圧側（ＧＤＵ，ＩＧＢＴ側）とが電気的に絶縁されると共に、電気的ノイズに対する誤動作を抑制することが可能である。
【００３８】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を多数直列接続するとき、各アーム毎にゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、遅れ時間無くスイッチングタイミングのばらつきを抑制し、また、スイッチングタイミングのアンバランスの低減策として、タイミング検出回路とタイミング調整回路を設けることで、より小型，低損失の回路構成で、前記素子それぞれの過電圧印加に伴う素子破壊を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図
【図２】図１の部分詳細回路
【図３】図１の動作を説明する模式的構成図
【図４】図１の動作を説明する部分回路図
【図５】図１の動作を説明する部分等価回路図
【図６】図１の動作を説明する波形図
【図７】素子の２個直列接続の回路構成図
【図８】図７の動作を説明する波形図
【図９】従来例を示す回路構成図
【図１０】図９の動作を説明する波形図
【図１１】この発明の第２の実施例を示す回路構成図
【図１２】図１１の部分詳細回路
【図１３】図１１の動作を説明する波形図
【図１４】この発明の第３の実施例を示す回路構成図
【符号の説明】
Ｑ１〜Ｑ４…ＩＧＢＴ、ＧＤＵ１〜ＧＤＵ４，ＧＤＵ１ａ〜ＧＤＵ４ａ，ＧＤＵ１ｂ〜ＧＤＵｎｂ…ゲート駆動回路、ＭＣ１，ＭＣ２…磁気回路、Ｅ／Ｏ…電気−光変換器、Ｏ／Ｅ…光−電気変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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