(57)【特許請求の範囲】
【請求項１】
四角形状の基板上に設けられる第１導電形の半導体層からなるコレクタ領域と、該コレクタ領域内に表面から形成される第２導電形のベース領域と、該ベース領域内にマトリクス状に複数個形成される第１導電形のエミッタ領域とを有するマルチエミッタ構造の半導体装置であって、前記ベース領域の表面に堆積して前記ベース領域のほぼ全面に第１の導電体層が設けられ、該第１の導電体層の表面に絶縁膜を介して第２の導電体層が設けられ、該第２の導電体層に接続してベース電極が形成され、前記第１および第２の導電体層の間に介在する絶縁膜の一部が前記四角形状の一辺に沿って除去されて前記第１および第２の導電体層が接続されると共に、前記第２の導電体層または第１の導電体層の一部が前記一辺に沿って該一辺の一部を残して除去されることにより前記第１または第２の導電体層に幅狭部が形成され、前記ベース電極から第１の導電体層への電流経路で前記幅狭部により抵抗部が形成され、かつ、前記第１および第２の導電体層とその間に挟まれる前記誘電体層とによりキャパシタが形成されることにより、前記ベース電極に前記抵抗部とキャパシタとの並列回路が接続されてなる半導体装置。
【請求項２】
前記第１および第２の導電体層とその間に介在する絶縁膜とにより形成されるキャパシタと、前記幅狭部により形成される抵抗部とが、前記コレクタ領域、ベース領域、およびエミッタ領域からなるトランジスタのターンオン時間を短くするように設定されてなる請求項１記載の半導体装置。
【請求項３】
前記第１および第２の導電体層がポリシリコン膜からなる請求項１または２記載の半導体装置。
【請求項４】
前記複数個のエミッタ領域のそれぞれに電気的に接続されるように前記第２の導電体層上に絶縁膜を介してエミッタ電極用金属膜が形成されてなる請求項１、２または３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタのオフからオンさせるときのターンオン時間を短くした半導体装置に関する。さらに詳しくは、トランジスタのベース側にコンデンサと抵抗の並列回路が内蔵されて、ターンオン時間が短くされた半導体装置に関する。
【０００２】
【従来の技術】
従来、トランジスタを実質的にオフからオンさせる時間、すなわち遅延時間ｔｄ（ｏｎ）と上昇時間ｔｒとの和で表されるターンオン時間は、トランジスタの構造上避けることができず、高速のスイッチング速度を必要とする場合には、図５に示されるように、トランジスタが組み込まれる回路に外付けでベース側に抵抗Ｒ１とキャパシタＣ１を並列に接続することにより、ベース電流の立上り（オン時）に充電電流を流してターンオン時間の短縮化が図られている。すなわち、図５でトランジスタＱ１のベースＢに抵抗Ｒ１とキャパシタＣ１とが並列接続になるように接続される。スイッチング時間はトランジスタと回路構成により異なり、この抵抗Ｒ１とキャパシタＣ１はトランジスタが組み込まれる回路に応じて、適正な組み合わせになるようにそれぞれ設定される。なお、Ｃはコレクタ、Ｅはエミッタをそれぞれ示す。
【０００３】
【発明が解決しようとする課題】
トランジスタのターンオン時間を短くするため、トランジスタが組み込まれる外部回路で抵抗とキャパシタを組み込むと、その抵抗やキャパシタを組み込むスペースやその配線が回路基板などに確保される必要があり、電子機器の小形化の妨げになると共に、部品増および組立工数増などによるコストアップの原因になっている。
【０００４】
一方、トランジスタのターンオン時間が問題となるのは、とくにスイッチング時間が高速を必要とする特殊な使用の場合であり、しかもそのトランジスタが組み込まれる回路にも依存するため、またトランジスタに抵抗およびキャパシタを内蔵するとその抵抗やキャパシタを製造するプロセスが新たに必要となり、トランジスタの製造プロセスも複雑になりコストアップになるため、などの理由により前述の抵抗とキャパシタが内蔵されたトランジスタは作られていない。
【０００５】
しかし、同じ製造工程で製造されるトランジスタはその特性も均一になり、そのトランジスタが組み込まれる回路も一定であれば、その回路に適用するように一度抵抗値およびキャパシタを設定することにより、その回路でほぼ一定のスイッチング速度のトランジスタが得られる。
【０００６】
本発明はこのような知見に基づきなされたもので、一定の回路に適したターンオン時間の短い特性を有しながら、かつ、従来の製造工程を利用して製造工程を複雑にすることなく、抵抗およびキャパシタを内蔵する具体的な構造の半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によるターンオン時間の短縮化が図られた具体的な構造の半導体装置は、四角形状の基板上に設けられる第１導電形の半導体層からなるコレクタ領域と、該コレクタ領域内に表面から形成される第２導電形のベース領域と、該ベース領域内にマトリクス状に複数個形成される第１導電形のエミッタ領域とを有するマルチエミッタ構造の半導体装置であって、前記ベース領域の表面に堆積して前記ベース領域のほぼ全面に第１の導電体層が設けられ、該第１の導電体層の表面に絶縁膜を介して第２の導電体層が設けられ、該第２の導電体層に接続してベース電極が形成され、前記第１および第２の導電体層の間に介在する絶縁膜の一部が前記四角形状の一辺に沿って除去されて前記第１および第２の導電体層が接続されると共に、前記第２の導電体層または第１の導電体層の一部が前記一辺に沿って該一辺の一部を残して除去されることにより前記第１または第２の導電体層に幅狭部が形成され、前記ベース電極から第１の導電体層への電流経路で前記幅狭部により抵抗部が形成され、かつ、前記第１および第２の導電体層とその間に挟まれる前記誘電体層とによりキャパシタが形成されることにより、前記ベース電極に前記抵抗部とキャパシタとの並列回路が接続されている。
【０００８】
この構造にすることにより、従来のベース用の導電体層上に絶縁膜とさらに別のベース用の導電体層を積層するだけで、他は従来と同様の製造工程で、ターンオン時間を短くすることができる抵抗とキャパシタの並列接続を内蔵した半導体装置が得られる。
【０００９】
前記第１および第２の導電体層とその間に介在する絶縁膜とにより形成されるキャパシタと、前記幅狭部により形成される抵抗部とが、前記コレクタ領域、ベース領域、およびエミッタ領域からなるトランジスタのターンオン時間を短くするように設定される。
【００１０】
前記第１および第２の導電体層がポリシリコン膜で形成されることにより、その抵抗値制御が容易になされるため好ましい。
【００１１】
前記複数個のエミッタ領域のそれぞれに電気的に接続されるように前記第２の導電体層上に絶縁膜を介してエミッタ電極用金属膜が形成される。
【００１２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のターンオン時間の改良が図られた半導体装置について説明をする。
【００１３】
本発明の半導体装置は、図１にマルチエミッタタイプのトランジスタの断面説明図および平面説明図が示されるように、第１導電形、たとえばｎ形の半導体基板からなるコレクタ領域１と、コレクタ領域１内に表面から形成される第２導電形、たとえばｐ形のベース領域２と、ベース領域２内に表面から形成される第１導電形、たとえばｎ形のエミッタ領域３とからトランジスタの各半導体領域が形成されている。そして、ベース領域２の表面にたとえばポリシリコン膜からなる第１の導電体層４が堆積して設けられ、その表面にチッ化ケイ素や酸化ケイ素などからなる絶縁膜５が設けられ、絶縁膜５の一部を除去してポリシリコン膜などからなる第２の導電体層６がさらに積層されている。その結果、絶縁膜５が除去された部分で第１の導電体層４と第２の導電体層６とが電気的に接続されて、図１（ｂ）に示されるように、接続部Ｓが設けられている。なお、Ｉは２つの導電体層４、６の間に絶縁膜５が設けられている領域を示している。
【００１４】
この第２の導電体層６には、図１（ｂ）に斜線で第２の導電体層６の存在する部分が示されている（図１（ｂ）で左側の一部のみに記載されており、他は省略してある）ように、エミッタ電極の形成のためとは別に一部が除去された分離部Ｆが存在し、第２の導電体層６から接続部Ｓを経て第１の導電体層４への通路が細くなる幅狭部６ａが形成されて、抵抗部Ｒが設けられている。そして、第２の導電体層６に電気的に接続してベース電極７が設けられている。第２の導電体層６の表面には第２の絶縁膜８を介してほぼ全面にＡｌなどからなるエミッタ電極９が形成され、コレクタ領域１となる半導体基板の裏面にコレクタ電極１０が形成されている。
【００１５】
具体的な構造について図２〜３の製造工程図を参照しながらその製法例に沿って詳細に説明をする。
【００１６】
まず、図２（ａ）に示されるように、たとえばｎ形半導体基板からなるコレクタ領域１の表面からｐ形不純物を拡散してｐ形拡散領域からなるベース領域２を形成する。つぎに、図２（ｂ）に示されるように、半導体基板の表面に図示しないレジストマスクを形成してｎ形不純物を拡散してｎ形領域からなるエミッタ領域３を形成する。その後、全面にポリシリコン膜をＣＶＤ法などにより成膜してエミッタ領域３上を除去するパターニングをして図２（ｃ）に示されるように、第１の導電体層４を形成する。ポリシリコン膜は、０.１〜１μｍ程度の厚さで、比抵抗がたとえば１０〜５０Ω・ｃｍになるように成膜する。このポリシリコン膜は、その導入される不純物濃度および堆積される厚さによりその抵抗値を任意に設定することができる。さらにその表面にＣＶＤ法などによりＳｉＯ2 、Ｓｉ3 Ｎ4 などの絶縁膜５を全面に形成する。そしてその上にレジスト膜を形成し、第１の導電体層４上にのみ残るようにパターニングをして、レジストマスク１１を形成する。この際、端部側の導電体層の接続部Ｓは第１の導電体層４の表面もレジスト膜が除去されるようにパターニングする。
【００１７】
そして、レジストマスク１１により覆われずに露出している絶縁膜５ａをエッチングすることにより、図２（ｄ）に示されるように、第１の導電体層４の上にのみ絶縁膜５を残存させ、端部側の接続部Ｓでは第１の導電体層４を露出させる。そして、さらにポリシリコン膜を前述と同様に成膜し、その上にレジスト膜を成膜して第１の導電体層４の上のみに残るようにパターニングをし、レジスト膜１２を形成する。この際、接続部Ｓの隣の分離部Ｆではポリシリコン膜を除去するため、レジスト膜を残存させないようにパターニングする（図１（ｂ）に示される幅狭部６ａでは残存させる）。
【００１８】
その後、図３（ｅ）に示されるように、その表面にＣＶＤ法などによりＳｉＯ2 、Ｓｉ3 Ｎ4 などの絶縁膜８を全面に形成する。そしてその上にレジスト膜を形成し、エミッタ領域３および第２の導電体層６の一部とのオーミックコンタクト孔を形成するためのパターニングをしたレジストマスク１３を形成する。
【００１９】
そしてレジストマスク１３をマスクとして絶縁膜８をエッチングしてエミッタ領域３や第２の導電体層６のコンタクト部を露出させ、図３（ｆ）に示されるように、全面にＡｌなどを蒸着してベース電極７の周囲をエッチングにより分離することにより、エミッタ電極９およびベース電極７を形成する。さらに半導体基板（コレクタ領域１）の裏面にもＡｌなどの金属膜を形成し、コレクタ電極１０とすることにより、本発明のトランジスタのスイッチング時間が改良された半導体装置が得られる。
【００２０】
本発明の半導体装置によれば、第１の導電体層４と第２の導電体層６とが絶縁膜５を介して対向しているため、その間にキャパシタが形成される。このキャパシタは、その面積が大きいほど容量（キャパシタンス）が大きくなり、また介在する絶縁膜が薄かったり、誘電率が大きいほど容量が大きくなる。そのため、全体の面積はトランジスタの全体の面積により余り大きくすることができないが、絶縁膜の調整によりある程度所望の値になるように調整をすることができる。また、面積を大きくする必要があるときは、図４に示されるように、ベース領域２に凹部を形成し、その凹部内に第１の導電体層４、絶縁膜５、および第２の導電体層６を順次積層するトレンチ構造にすることにより面積が大きくなり、容量値を大きくすることができる。したがって所望の容量値を得ることができる。なお、図４で図２〜３と同じ部分には同じ符号を付してある。
【００２１】
また、分離部Ｆでは、図１（ｂ）に平面図が示されるように、大部分は分離されて一部のみが連結される幅狭部６ａが第２の導電体層６に形成されている。したがって、ベース電極７から導入される電流は第２の導電体層６から幅狭部６ａ、接続部Ｓを経て第１の導電体層４に流れ、幅狭部６ａでは抵抗成分Ｒが発生する。この抵抗成分は、幅狭部６ａの幅をエッチング時に狭くすれば抵抗が大きくなり、ポリシリコン膜の厚さを薄くすれば抵抗が大きくなり、また導入する不純物濃度を小さくすれば抵抗が大きくなり、これらによりその値を調整することができる。この抵抗成分Ｒと前述のキャパシタンスＣとはベース電極７とベース領域２との間に並列に接続されたことになり、この抵抗成分ＲおよびキャパシタンスＣを調整することにより、特定の回路に組み込まれたときのターンオン時間を短くすることができる。この調整は、予め第１および第２の導電体層による抵抗成分とキャパシタンスとを作り込んだ半導体装置のスイッチング時間を測定することにより、絶縁膜および導電体層の調整することができ、その調整した設計値で量産することにより、特定の回路に最適なターンオン時間を有する半導体装置となる。
【００２２】
なお、前述の例では、分離部Ｆ（幅狭部６ａによる抵抗部）を第２の導電体層６に設けたが、ベース電極７から第１の導電体層４への電流通路に設けられればよく、第１の導電体層４に設けられてもよい。この場合、接続部Ｓを含めたその近傍に設けられることが必ず電流の通路となるため確実に抵抗部を形成しやすく好ましい。また、前述の例では、マルチエミッタタイプのトランジスタであったが、エミッタ領域が１つの通常のトランジスタでもベース領域上に導電体層を絶縁膜を介して設けることにより、同様に抵抗とキャパシタを内蔵することができる。
【００２３】
【発明の効果】
本発明によれば、トランジスタにターンオン時間を短くする抵抗とキャパシタを内蔵した半導体装置を、外形を大きくしたり、製造プロセスを極端に増やすことなく得ることができる。その結果、使用段階では抵抗やキャパシタを外部接続する必要がなく、回路基板を小形化することができると共に、組立工数を削減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態の断面および平面の説明図である。
【図２】図１の半導体装置の製造工程を示す図である。
【図３】図１の半導体装置の製造工程を示す図である。
【図４】本発明の半導体装置のキャパシタを大きくする例の構造の説明図である。
【図５】トランジスタのターンオン時間を短くするため抵抗とキャパシタをトランジスタに外付けする回路図である。
【符号の説明】
１    コレクタ領域
２    ベース領域
３    エミッタ領域
４    第１の導電体層
５    絶縁膜
６    第２の導電体層
６ａ  幅狭部
７    ベース電極
【図１】
0003934752.tif 000002
【図２】
0003934752.tif 000003
【図３】
0003934752.tif 000004
【図４】
0003934752.tif 000005
【図５】
0003934752.tif 000006