(57)【特許請求の範囲】
【請求項１】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
前記単位ブロックを構成するストリングのそれぞれは、
第１導電型の半導体基板と、
活性領域を限定するために前記第１導電型の半導体基板に形成された第１トレンチに埋没するフィールド絶縁膜と、
前記活性領域に形成された前記トンネル絶縁膜と、
前記トンネル絶縁膜上に形成された、前記フローティングゲートとして用いられる第１導電層と、
前記トンネル絶縁膜上に形成され、前記第１導電層の側壁に形成されたスペーサと、
前記スペーサと隣接した半導体基板をエッチングすることによって備えられた第２トレンチに埋没形成された埋没絶縁膜と、
前記埋没絶縁膜の下部及び側壁に接触するように形成され、前記第１導電型と反対の第２導電型の不純物を含んで前記ソース及びドレイン領域として作用する埋没接合層と、
前記第１導電層上に形成され、前記第１導電層と連結されて前記フローティングゲートとして用いられる第２導電層と、
前記第２導電層上に形成される絶縁膜と、
前記絶縁膜上に形成される前記コントロールゲートとして用いられる第３導電層とを含むことを特徴とするフラッシュメモリ装置。
【請求項２】
前記第１導電層と前記第２導電層は、ポリシリコン膜より構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記第１トレンチの深さは、前記第２トレンチより深いことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
前記単位ブロックの端部に、前記第１導電層からなる選択ラインが形成され、
前記複数個のメモリセルが形成された領域の第１導電層間の前記半導体基板に、第１導電型の不純物で形成されたセルチャネルストップ用の第１不純物層と、
前記選択ラインの第１導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第１導電型と反対の第２導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第２不純物層とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項５】
前記単位ブロックの端部に、前記第１導電層からなる選択ラインが形成され、
前記複数個のメモリセルが形成された領域の第１導電層間の前記半導体基板をエッチングして形成される第３トレンチの下部に、第１導電型の不純物で形成されたセルチャネルストップ用の第１不純物層と、
前記選択ラインの第１導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第１導電型と反対の第２導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第２不純物層とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項６】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するそれぞれのストリングの製造工程は、
第１導電型の半導体基板に第１絶縁膜を形成する工程と、
前記第１絶縁膜及び半導体基板の所定領域をエッチングして第１トレンチを形成する工程と、
前記第１トレンチを埋めるフィールド絶縁膜を形成して活性領域を限定する工程と、
前記第１絶縁膜を除去する工程と、
前記フィールド絶縁膜及び半導体基板の全面に第２絶縁膜を形成する工程と、
前記第２絶縁膜をエッチングしてゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された基板の全面にトンネル絶縁膜、第１導電層及び第３絶縁膜を形成する工程と、
前記第３絶縁膜及び第１導電層の所定領域をエッチングする工程と、
前記エッチングされた第３絶縁膜及び第１導電層の両側壁にスペーサを形成する工程と、
前記スペーサをマスクとして前記半導体基板をエッチングして第２トレンチを形成する工程と、
前記第２トレンチを有する基板の全面に第２導電型の不純物をイオン注入する工程と、
前記第２トレンチに埋没する埋没絶縁膜と前記埋没絶縁膜の下部と接触する前記メモリセルのソースラインまたはドレインラインとして用いられる埋没接合層とを形成する工程と、
前記第１導電層が形成された基板の全面に第２導電層を形成する工程と、
前記第２導電層をエッチングして第２導電層及び第１導電層からなる前記フローティングゲートを形成する工程と、
前記第２絶縁膜が形成された基板の全面に第４絶縁膜と前記コントロールゲートとして用いられる第３導電層とを形成する工程とを含むことを特徴とするフラッシュメモリ装置の製造方法。
【請求項７】
前記第１トレンチを形成する工程の後に、前記第１トレンチの形成された半導体基板の全面にチャネルストップ用のイオン注入を施す工程をさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置の製造方法。
【請求項８】
前記第３導電層を形成する工程の後に、
前記第３導電層，第４絶縁膜，第２導電層及び第１導電層をエッチングして、複数のワードライン，ストリング選択ライン及びグラウンド選択ラインを形成する工程と、
前記ワードライン間の前記半導体基板に、イオン注入によりセルチャネルストップ用の不純物層を形成する工程と、
前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソースラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程とをさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置の製造方法。
【請求項９】
前記第３導電層を形成する工程の後に、
前記第３導電層，第４絶縁膜，第２導電層及び第１導電層をエッチングして、複数のワードライン，ストリング選択ライン及びグラウンド選択ラインを形成する工程と、
前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソースラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程と、
前記ワードライン間の前記半導体基板をエッチングして第３トレンチを形成する工程と、
前記第３トレンチの下部にイオン注入でセルチャネルストップ用の不純物層を形成する工程とをさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置の製造方法。
【請求項１０】
前記第１導電層及び第２導電層は、ポリシリコン膜より形成することを特徴とする請求項６に記載のフラッシュメモリ装置の製造方法。
【請求項１１】
前記第１トレンチの深さは、前記第２トレンチより深く形成することを特徴とする請求項６に記載のフラッシュメモリ装置の製造方法。
【請求項１２】
トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
半導体基板に埋没形成された埋没絶縁膜の下部及び側壁に接触するように形成された埋没接合層を、前記ソースラインの共通ソースとし、
前記ソースラインとなる埋没接合層の両側の半導体基板にそれぞれ埋没形成された埋没絶縁膜の下部及び側壁に接触するように形成された２つの埋没接合層を、前記ドレインラインの共通ドレインとし、
前記ドレインラインとなる２つの埋没接合層は、半導体基板に埋没形成されたフィールド絶縁膜によりそれぞれ隣接する単位ブロックのドレインラインとなる埋没接合層と分離されており、
前記ソースラインとなる埋没接合層及び前記ドレインラインとなる埋没接合層間にあって、半導体基板に形成された前記トンネル絶縁膜上に形成された２層構造からなる導電層を前記フローティングゲートとし、
前記導電層の下層の側壁に形成されたスペーサの下部で前記埋没接合層と接触する前記トンネル絶縁膜を、トンネル領域とすることを特徴とするフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法に係り、特に安定した動作を保つ上に高集積に好適なセルを有するフラッシュメモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置には多くの種類がある。そのうちＲＡＭ（Random Access Memory) 類は電源が切れると記憶された情報が消滅し、ＲＯＭ(Read Only Memory)類は外部からの電源が切れても記憶された情報がそのまま保たれる。それで、該ＲＯＭ類のメモリ装置を不揮発性記憶装置とも言う。該不揮発性記憶装置のうち電気的に情報を消去させたり書込（プログラム）し得るフラッシュメモリ装置は、コンピュータ及びメモリカードなどに広く用いられている。
【０００３】
前記フラッシュメモリ装置には多種のセル構造が用いられるが、そのうち、単純スタックゲート型セル（参考文献：IEDM p616-619 、1985及びVLSI Technology IV-4、p31-32、1988) では、一般にソース／ドレイン及びフローティングゲートとコントロールゲートとからなるゲート電極で構成された１つのトランジスタにより、１つのメモリセルが構成される。前記フローティングゲートはデータを貯蔵し、コントロールゲートはフローティングゲートを調節する。このような単純スタック型セルの動作としては、フローティングゲートからソース／ドレイン及びバルクに電子を抜き出してセルのスレッショルド電圧を低下させる消去動作と、ソース電位より高いゲート電位とドレイン電位とを用いてチャネル領域で発生するホット電子をフローティングゲートに注入させ、セルのスレッショルド電圧を増加させるプログラム動作と、セルの消去状態及びプログラム状態を読み取る読取動作とが行われる。
【０００４】
このような単純スタック型セルは、その構造及び動作において次のような問題を抱えている。
第一に、ホット電子の注入によりプログラム動作を行うため、消去／プログラム動作を繰り返した時にセルの特性が急激に劣化し、プログラム動作又は読取動作時に選択されないセルとの間に混同が生じるようになる。そして、過度に消去されたセル（セルのスレッショルド電圧が０Ｖ以下のセル）の発生に対する解決策を講じ難いという動作上の問題がある。
【０００５】
第二に、１つのトランジスタで１つのセルが構成されるにも係わらず、セルのドレインビットラインに連結されるビットラインコンタクトを２つのセル当たり１個必要とするため、集積化がしにくい。さらに、セルのソースを活性領域で共通に連結するので、フィールド酸化膜の形成のための酸化時にバーズビークによるコナーラウンディング現象が発生して消去／プログラム動作の後にセルのスレッショルド電圧のバラツキが大きくなるなど、特性が不均一となって高集積化しにくいという構造上の問題がある。
【０００６】
前述した単純スタックゲート型セルの問題点を解決するために、第一に、ＤＩＮＯＲ(DIvided bit-line NOR)セルが提案された( 参考文献：1)IDEM、P599-602、1992. 2)VLSI CIRCUITS 、P97-98、1993. 3)IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL29 、NO.4 、1994、 P454-457)。ここで、前記ＤＩＮＯＲセル及びその動作条件を図１及び図２を参照して説明する。
【０００７】
図１及び図２は、従来の技術によりＤＩＮＯＲセルを有するフラッシュメモリ装置の概略図及び断面図である。
具体的には、前記ＤＩＮＯＲセルは、望むセルトランジスタを選択するためのワードラインＷ／Ｌ１乃至Ｗ／Ｌｉと、選択トランジスタ３ａを有する選択トランジスタライン３と、前記選択トランジスタライン３の選択トランジスタ３ａのドレインに連結されるメインビットライン１と、前記選択トランジスタ３ａのソースに連結されポリシリコン膜よりなるサブビットライン５とにより構成される。
【０００８】
全体的にみれば、それぞれのメモリセルのドレインがサブビットライン５を通じて並列に連結されてセルトランジスタが直列に配置されてなる単位の１つのストリングが、隣接するストリングとソースライン７を通じて連結されている。図１で参照符号“Ａ”は単位ブロックを示し、前記ＤＩＮＯＲセルの単位ブロックは、１つの選択トランジスタ３ａと、８個のメモリセルと、前記選択トランジスタ３ａを通じてメインビットライン１に連結される一本のサブビットライン５とにより構成される。
【０００９】
次に、前記ＤＩＮＯＲセルの動作方法を説明すれば、消去動作は、メモリセルのコントロールゲートに約１０Ｖの電圧を印加し、ソースとｐウェル（バルク）に約−８Ｖの電圧を印加して電子をバルクからフローティングゲートにＦ−Ｎトンネリングさせて、スレッショルド電圧を６〜７Ｖに増加させることによって行われる。プログラム動作は、コントロールゲートに約−８Ｖの負電圧を印加しビットラインに５Ｖの電圧を印加してフローティングゲートから電子をセルのドレインにＦ−Ｎトンネリングさせて、セルのスレッショルド電圧を減少させることによって行われる。
【００１０】
このような構造と動作を有するＤＩＮＯＲセルは次のような問題がある。
第一に、ＤＩＮＯＲセルを有するフラッシュメモリ装置は、製造工程が複雑で且つマスクステップが増える。言い換えれば、前記単純ゲート型セルの製造工程に、セルフアラインソース、セルフアラインビットラインコンタクト及びタングステンプラグ技術をさらに用いて製作するので、マスクを用いる工程数が増える。さらに、前記セルフアラインビットラインコンタクトの形成とポリシリコン膜よりなるサーブビットラインの形成時に、ストリンガーが発生して収率が劣化する。さらに、セルフアラインソース技術の使用において厚い酸化膜をエッチングする際に、シリコン基板の表面が損傷してセルの動作時に漏れ電流が発生し、セルの特性が劣化する。
【００１１】
第二に、セルのソースが隣接したワードライン方向に共通に連結されているので、ソースラインの抵抗が増加するだけでなくソースをデコーディングするための別途の回路を必要とする。即ち、ローデコーダが複雑となり面積が増える。
一方、前述した単純スタックゲート型セルの問題点を解決するために、第二に、ＡＮＤセルが提案された（参考文献：IEDM、P991-993、1992及びIEDM P921-923 、1994) 。前記ＡＮＤセル及びその動作条件を図３及び図４を参照して説明する。
【００１２】
図３は従来の技術によりＡＮＤセルを有するフラッシュメモリ装置の概略図であり、図４Ａ及び図４Ｂは前記図３のＡＮＤセルのワードライン及びビットライン方向による断面図である。
具体的には、前記ＡＮＤセルの単位ブロックＢは、互いに並列に連結された多数のメモリセルと、前記メモリセルのドレインを連結するローカルデータライン１１と、該メモリセルのソースを連結するローカルソースライン１３と、前記ローカルソースライン１３とローカルデータライン１１とを選択するための２本の選択トランジスタラインＳＴ１，ＳＴ２と、前記選択トランジスタラインＳＴ１に連結されるグローバルデータライン１５と、前記選択トランジスタラインＳＴ２に連結される共通ソースライン１６とを有する。
【００１３】
特に、ＡＮＤセルでは、前記ローカルソースライン１３とローカルデータライン１１は埋没されたＮ+ 拡散層より形成される。即ち、コンタクトのない構造であって、前述したＤＩＮＯＲ構造におけるビットラインの形成のための面積と工程が省かれるので、工程が単純になる。そして、フローティングゲート１７は２層のポリシリコン層よりなり、セルのチャネル間の分離は図４Ｂのようにイオン注入により自己整列された接合層２５による。図４Ａ及び図４Ｂにおいて、参照番号１９及び２１はそれぞれワードライン及び絶縁層を示す。
【００１４】
次に、前記ＡＮＤセルの動作を説明すれば、消去動作は、バルクとソース／ドレインに０Ｖを印加し、コントロールゲートに１３Ｖの電圧を印加して、電子をバルクからフローティングゲートにＦ−Ｎトンネリングさせて、セルの臨界電圧を６〜７Ｖに増加させることによって行われる。プログラム動作は、コントロールゲートに約−９Ｖの電圧を印加し、セルのドレインに３Ｖの電圧を印加して、電子をフローティングゲートからドレインにＦ−Ｎトンネリングさせて、セルのスレッショルド電圧を１〜２Ｖに減少させることによって行われる。
【００１５】
このような構造及び動作条件のＡＮＤセルは次のような問題点がある。
前記ビットライン（グローバルデータライン）方向に複数のセルが並列に連結されているので、高集積化には役立つが、図４Ａ及び図４Ｂに示したように、ワードライン方向において、一本のビットラインを必要とする面積内に、ソース及びドレインとして用いられる２つの埋没Ｎ+ 拡散層２３ａ，２３ｂと、チャネル及びソース／ドレインに隣接したフィールド絶縁層２７とが必要とされる。即ち、それぞれのビットライン１５に連結されているローカルデータライン１１及びローカルソースライン１３と、隣接したローカルデータライン１１及びローカルソースライン１３とを分離するためのフィールド絶縁層２７が、一本のビットライン１５の面積内で形成される必要があるので、高集積化に大きな障害となる。さらに、高集積化に伴って埋没Ｎ+ 拡散層２３ａ、２３ｂの抵抗成分が増加することにより、セルの特性が劣化する。
【００１６】
一方、前述した単純スタックゲート型セルの問題点を解決するために、第三に、ＨｉＣＲ(High capacitance-Coupling Ratio) セルが提案された（参考文献：IEDM、P19-22、1993) 。前記ＨｉＣＲセル及びその動作条件を図５及び図６を参照して説明する。
図５は従来の技術により前記ＨｉＣＲセルを有するフラッシュメモリ装置の概略図である。
【００１７】
図５において、ＨｉＣＲセルは、複数のワードラインＷ１〜ｗ３２と、メインビットライン３１に連結される第１選択トランジスタを制御する第１選択トランジスタライン３３と、第１選択トランジスタのソースと並列に連結されたメモリセルのドレインとを連結するサブビットライン４１と、メモリセルのソースを共通に連結するサーブソースライン３５とを有し、前記サブソースライン３５は第２選択トランジスタライン３７に制御される第２選択トランジスタのドレインに連結され、前記第２選択トランジスタのソースはメインソースライン３９に連結される。ここで、メインソースライン３９とメインビットライン３１とは、金属ラインより形成される。
【００１８】
図６は従来の技術により前記ＨｉＣＲセルを有するフラッシュメモリ装置の断面図である。
図６において、ＨｉＣＲセルは、厚いゲート酸化膜上に形成されるフローティングゲート用の第１ポリシリコン５９と、前記第１ポリシリコン層の側壁の下の一部に位置するトンネル酸化膜５５と、メモリセルのソース及びドレインの役割をする埋没接合層５７と、前記第１ポリシリコン層上に位置する絶縁層６１及びコントロールゲート用の第２ポリシリコン層６３とによりなる。ＨｉＣＲセル構造のフラッシュメモリ装置のプログラム及び消去動作は、トンネル酸化膜によるＦ−Ｎトンネリング方法よりなる。
【００１９】
前述したようなＨｉＣＲセルを有するフラッシュメモリ装置は次のような問題点がある。
第一に、ワードライン方向にセルの集積度を上げるのに限界がある。即ち、２ビットのメモリセルの面積内に３本の金属ライン（２本のビットラインと１本のメインソースライン）が必要なので、高集積化の限界となる。
【００２０】
第二に、高濃度の埋没接合層５７上にトンネル酸化膜５５を形成する必要があるので、トンネル酸化膜の質が不良となって素子の信頼性が劣化する。
【００２１】
【発明が解決しようとする課題】
従って、本発明の目的は、前記従来のＤＩＮＯＲセル、ＡＮＤセル及びＨｉＣＲセルの問題点を改善することによって、安定した動作を保つ上に高集積に好適な新規なセルを有するフラッシュメモリ装置を提供するにある。
さらに、本発明の他の目的は、前記フラッシュメモリ装置を製造するに適した製造方法を提供するにある。
【００２２】
【課題を解決するための手段】
前記の目的を達成するために、本発明のフラッシュメモリ装置は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、前記単位ブロックを構成するストリングのそれぞれは、第１導電型の半導体基板と、活性領域を限定するために前記第１導電型の半導体基板に形成された第１トレンチに埋没するフィールド絶縁膜と、前記活性領域に形成された前記トンネル絶縁膜と、前記トンネル絶縁膜上に形成された、前記フローティングゲートとして用いられる第１導電層と、前記トンネル絶縁膜上に形成され、前記第１導電層の側壁に形成されたスペーサと、前記スペーサと隣接した半導体基板をエッチングすることによって備えられた第２トレンチに埋没形成された埋没絶縁膜と、前記埋没絶縁膜の下部及び側壁に接触するように形成され、前記第１導電型と反対の第２導電型の不純物を含んで前記ソース及びドレイン領域として作用する埋没接合層と、前記第１導電層上に形成され、前記第１導電層と連結されて前記フローティングゲートとして用いられる第２導電層と、前記第２導電層上に形成される絶縁膜と、前記絶縁膜上に形成される前記コントロールゲートとして用いられる第３導電層とを含むことを特徴とする。
【００２３】
前記第１導電層と前記第２導電層は、ポリシリコン膜より構成される。前記第１トレンチの深さは、前記第２トレンチより深い。
【００２４】
又、前記単位ブロックの端部に、前記第１導電層からなる選択ラインが形成され、前記複数個のメモリセルが形成された領域の第１導電層間の前記半導体基板に、第１導電型の不純物で形成されたセルチャネルストップ用の第１不純物層と、前記選択ラインの第１導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第１導電型と反対の第２導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第２不純物層とをさらに含むことを特徴とする。
【００２５】
又、前記単位ブロックの端部に、前記第１導電層からなる選択ラインが形成され、前記複数個のメモリセルが形成された領域の第１導電層間の前記半導体基板をエッチングして形成される第３トレンチの下部に、第１導電型の不純物で形成されたセルチャネルストップ用の第１不純物層と、前記選択ラインの第１導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第１導電型と反対の第２導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第２不純物層とをさらに含むことを特徴とする。
【００２６】
前記の他の目的を達成するために、本発明のフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するそれぞれのストリングの製造工程は、第１導電型の半導体基板に第１絶縁膜を形成する工程と、前記第１絶縁膜及び半導体基板の所定領域をエッチングして第１トレンチを形成する工程と、前記第１トレンチを埋めるフィールド絶縁膜を形成して活性領域を限定する工程と、前記第１絶縁膜を除去する工程と、前記フィールド絶縁膜及び半導体基板の全面に第２絶縁膜を形成する工程と、前記第２絶縁膜をエッチングしてゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された基板の全面にトンネル絶縁膜、第１導電層及び第３絶縁膜を形成する工程と、前記第３絶縁膜及び第１導電層の所定領域をエッチングする工程と、前記エッチングされた第３絶縁膜及び第１導電層の両側壁にスペーサを形成する工程と、前記スペーサをマスクとして前記半導体基板をエッチングして第２トレンチを形成する工程と、前記第２トレンチを有する基板の全面に第２導電型の不純物をイオン注入する工程と、前記第２トレンチに埋没する埋没絶縁膜と前記埋没絶縁膜の下部と接触する前記メモリセルのソースラインまたはドレインラインとして用いられる埋没接合層とを形成する工程と、前記第１導電層が形成された基板の全面に第２導電層を形成する工程と、前記第２導電層をエッチングして第２導電層及び第１導電層からなる前記フローティングゲートを形成する工程と、前記第２絶縁膜が形成された基板の全面に第４絶縁膜と前記コントロールゲートとして用いられる第３導電層とを形成する工程とを含むことを特徴とする。
【００２７】
前記第１トレンチを形成する工程の後に、前記第１トレンチの形成された半導体基板の全面にチャネルストップ用のイオン注入を施す工程をさらに含む。前記第３導電層を形成する工程の後に、前記第３導電層，第４絶縁膜，第２導電層及び第１導電層をエッチングして、複数のワードライン，ストリング選択ライン及びグラウンド選択ラインを形成する工程と、前記ワードライン間の前記半導体基板に、イオン注入によりセルチャネルストップ用の不純物層を形成する工程と、前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソーズラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程とをさらに含む。前記第３導電層を形成する工程の後に、前記第３導電層，第４絶縁膜，第２導電層及び第１導電層をエッチングして、複数のワードライン，ストリング選択ライン及びグラウンド選択ラインを形成する工程と、前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソーズラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程と、前記ワードライン間の前記半導体基板をエッチングして第３トレンチを形成する工程と、前記第３トレンチの下部にイオン注入でセルチャネルストップ用の不純物層を形成する工程とをさらに含む。前記第１導電層及び第２導電層は、ポリシリコン膜より形成する。前記第１トレンチの深さは、前記第２トレンチより深く形成する。
【００２８】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
本実施の形態のセルはＤｕＳＮＯＲ（Dual string NOR)と通称する。
図７は本発明の一実施の形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置の概略図である。
【００２９】
図７を参照すれば、望むメモリセルを選択するためのワ−ドラインＷ／Ｌ１乃至Ｗ／Ｌｉ、複数のメモリセルが並列に連結されたストリングＣ、前記ストリングＣを選択するストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１、前記ストリング選択トランジスタを連結するストリング選択ライン（string select line:SSL) 、前記メモリセルを並列に連結するドレインライン３１、２つのストリングが互いにメモリセルのソ−スを通じて連結されるソースライン３３、前記ソースライン３３を選択するためのグラウンド選択トランジスタＴ１２，Ｔ３２、前記グラウンド選択トランジスタを連結するグラウンド選択ラインＧＳＬ、前記ストリング選択トランジスタＴ１１，Ｔ２１，Ｔ３１，Ｔ４１のドレインに連結されるビットラインＢＬ１〜ＢＬ４により構成されている。ここで、参照符号Ｄは単位ブロックを示す。
【００３０】
特に、単位ブロックＤにおける本実施の形態のＤｕＳＮＯＲセルにおいて、前記ストリング選択トランジスタＴ３１，Ｔ４１のソースは、ドレインライン３１を通じて各メモリセルのドレインに連結され、ルモリセルのソースはソースライン３３を通じてグラウンド選択トランジスタＴ３２のドレインと連結され、グラウンド選択トランジスタのソースは共通ソースに連結されて、隣接したグラウンド選択トランジスタＴ１２のソースと共通連結される。
【００３１】
図８は前記図７に示したＤｕＳＮＯＲセルを有するフラッシュメモリ装置のレイアウト図である。
具体的には、本実施の形態のＤｕＳＮＯＲセルは、横方向にワードライン６１，ストリング選択ラインＳＳＬ及びグラウンド選択ラインＧＬＳが形成されており、縦方向にはビットライン４９，フローティングゲート用の第１ポリシリコン膜４５、フローティングゲート用の第２ポリシリコン膜４７が形成されている。
図８において、参照番号４１及び４３はそれぞれ活性領域及びトンネル領域を示し、参照番号５５はＮ+ ソース／ドレイン用としてイオン注入される領域を示す。
【００３２】
以下、下記の製造手順例を参照して、前記図７に示した本実施の形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置及びその製造方法を説明する。
＜第１製造手順例＞
図９Ａ〜図１８Ａ、図９Ｂ〜図１８Ｂ、図９Ｃ〜図１８Ｃ及び図９Ｄ〜図１８Ｄは、本実施の形態のフラッシュメモリ装置の製造方法の第１製造手順例を示す断面図である。具体的には、図９Ａ〜図１８Ａは前記図８のａーａ′、図９Ｂ〜図１８Ｂは前記図８のｂーｂ′、図９Ｃ〜図１８Ｃは前記図８のｃーｃ′、図９Ｄ〜図１８Ｄは前記図８のｄーｄ′による断面図である。
【００３３】
図９Ａ〜図９Ｄは、半導体基板１００に活性領域を限定するために、パッド酸化膜１１０，第１ポリシリコン層１２０及び第１シリコン窒化膜１３０を形成する工程を示す。
先ず、第１導電型の半導体基板１００、例えばＰ型シリコン基板にＮウェル（図示せず）を形成した後、前記Ｎウェル内にポケットＰウェル（図示せず）を形成して三重のウェル工程を施す。前記三重のウェル工程は、セルの動作のうち消去又はプログラム時にバルクに０Ｖでない正又は負の電圧が印加される際に必要となる。しかしながら、消去又はプログラムの動作時にバルクが０Ｖであれば、ポケットＰウエル無しにＰ型の基板でも動作可能である。
【００３４】
次いで、前記Ｐ型基板１００又はポケットＰウェル上に約２４０Åのパッド酸化膜１１０を成長させる。次に、前記パッド酸化膜１１０上に約１０００Åの第１ポリシリコン層１２０を蒸着した後、その上に約１５００Åの第１シリコン窒化膜１３０を蒸着する。次いで、前記第１シリコン窒化膜１３０上に第１フォトレジストパターン１４０を形成した後、前記第１フォトレジストパターン１４０をマスクとして、前記第１シリコン窒化膜１３０，第１ポリシリコン層１２０及びパッド酸化膜１１０を乾式エッチングする。
【００３５】
続いて、前記第１フォトレジストパターン１４０をマスクとして前記基板１００を一定の深さにエッチングして、第１トレンチ１４２を形成する。次に、前記第１フォトレジストパターン１４０を取り除いた後、基板１００の全面に基板１００と同一型のＰ型不純物のボロン（Ｂ）を、５．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ量と約５０ＫｅＶのエネルギの条件で、チャネルストップ用としてイオン注入する。図９Ａ〜図９Ｄにおいて、参照番号１５０は基板１００にチャネルストップ用としてイオン注入された不純物層を示す。
【００３６】
図１０Ａ〜図１０Ｄは、基板１００にフィールド絶縁膜１６０を形成して活性領域を限定する工程を示す。
まず、エッチングされたシリコン基板の表面をより良好な状態にするために、約８００〜１０００℃でエッチングされたシリコン基板１００を熱処理したり酸化させる。次いで、トレンチ１４２の形成された基板１００の全面に約３０００〜１００００Åの厚さに酸化膜を形成した後、これをエッチパックしてトレンチ１４２を埋めるフィールド絶縁膜１６０を形成する。前記酸化膜は化学気相蒸着法（ＣＶＤ）やプラズマインハンスメント（ＰＥＣＶＤ）を用いて形成し、厚さは最大幅を有する第１トレンチ１４２の幅の半分以上であるべきである。次に、第１シリコン窒化膜１３０，第１ポリシリコン層１２０及びパッド酸化膜１１０を取り除く。ここで、後続工程で形成されるゲート酸化膜の質を向上させるために、約２００〜５００Åの犠牲酸化膜（図示せず）を成長させて再び取り除く一連の工程をさらに施しても良い。次いで、基板１００の活性領域に約３００Åのゲート酸化膜１７０を成長させた後、前記ゲート酸化膜１７０上に第２フォトレジストパターン１８０を形成する。
【００３７】
次に、前記第２フォトレジストパターン１８０を用いて選択的にゲート酸化膜１７０を湿式エッチングする。この際、後続工程でストリング選択トランジスタ及びグラウンド選択トランジスタの形成される部分のゲート酸化膜１７０は、エッチングされないまま保たれる。
次に、後続工程により形成されるビットラインとビットライン間、又はドレインラインとドレインライン間の分離特性を強化するために、第１導電型の不純物、例えばボロンを用いてセルフィールドイオン注入を基板１００の全面に施しても良い。前記セルフィールドイオン注入は約１００ＫｅＶ〜３００ＫｅＶのエネルギと１．０Ｅ１３〜１．０Ｅ１４／cm2 のドーズ量で行える。
【００３８】
前記セルフィールドイオン注入は、前述したようにビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を向上させると共に、メモリセルのチャネルで発生し得るバルクパンチスルー特性を改善させ、且つセルの初期スレッショルド電圧調整用として用いられ得る。前記セルフィールドイオン注入を施した後、セルの初期スレッショルド電圧が調整できるスレッショルド電圧調節用のイオン注入を選択的に施しても良い。
【００３９】
図１１Ａ〜図１１Ｄは、トンネル酸化膜１７５，フローティングゲート用の第２ポリシリコン層２００及び第２シリコン窒化膜２１０を形成する工程を示す。
まず、前記湿式エッチングマスクとして用いられた第２フォトレジストパターン１８０を取り除く。次いで、メモリセルの形成される部位に約１００Åのトンネル酸化膜１７５を成長させた後、約１５００Åのフローティングゲート用の第２ポリシリコン層２００（第１導電層）と約１０００Åの第２シリコン窒化膜２１０とを蒸着する。続いて、前記第２シリコン窒化膜２１０上に第３フォトレジストパターン２２０を形成した後、これをマスクとして前記第２シリコン窒化膜２１０と第２ポリシリコン層２００とを乾式エッチングする。この際、フローティングゲート用の第２ポリシリコン層２００のエッチングプロファイルが若干ネガティブであることが好ましい。これは後続工程のセルフアラインエッチング時に、ポリシリコン膜よりなるストリンガーの発生を抑制するに役立つ。
【００４０】
図１２Ａ〜図１２Ｄは、スペーサ２５０を形成した後、メモリセルのソース及びドレインの形成される部分のシリコン基板１００をエッチングする工程を示す。
まず、前記第２ポリシリコン層２００及び第２シリコン窒化膜２１０のエッチングマスクとして用いられた第３フォトレジストパターン２２０を取り除く。次いで、基板１００の全面に酸化膜を約１０００〜２０００Åの厚さで蒸着した後、これをエッチングして前記第２シリコン窒化膜２１０及び第２ポリシリコン層２００の側壁に０．１〜０．２μｍのスペーサを形成する。次いで、第２シリコン窒化膜２１０とスペーサ２５０とをマスクとしてメモリセルのソース及びドレインの形成される部分の基板を、前記第１トレンチ１４２の深さより浅くトレンチエッチングして、第２トレンチ１４４を形成する。続いて、前記トレンチエッチングされた基板１００の全面に、メモリセルのソース及びドレインを形成するために、砒素（Ａｓ）用いて１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入する。この際、トレンチエッチングされた基板の表面プロファイルにより、イオン注入の角度を０乃至４５°に調節できる。従って、エッチングされた基板１００の表面辺りにセルのソース及びドレイン用としてイオン注入された不純物層２６０が形成される。
【００４１】
図１３Ａ〜図１３Ｄは、埋没酸化層２７０，埋没接合層２８０及びフローティングゲート用の第３ポリシリコン層２９０を形成する工程を示す。
具体的には、基板１００の全面に蒸着方法又は熱酸化方法で１０００Å未満の厚さの酸化膜（図示せず）を形成する。次いで、前記酸化膜の形成された基板の全面に約３０００〜６０００Åの厚さのＢＰＳＧ(boro-phospo-silicate glass)膜を蒸着した後、９００〜９５Ｏ℃の高温で熱処理してＢＰＳＧ膜を平坦化する。次いで、第２ポリシリコン層２００が露出されるまで前記ＢＰＳＧ膜を乾式エッチングして、前記基板のトレンチエッチングされた領域に約２０００Åの埋没酸化膜２７０（埋没絶縁膜）を形成する。この際、前記ソース及びドレイン用としてイオン注入された不純物層２６０の活性化により、埋没酸化膜２７０の下部に埋没接合層２８０が形成される。
【００４２】
次いで、前記基板１００の全面にフローティングゲート用の第３ポリシリコン層２９０（第２導電層）を約１０００Åの厚さに蒸着した後、フローティングゲートを形成するために第４フォトレジストパターン３００を形成する。次いで、前記第３ポリシリコン層２９０を前記第４フォトレジストパターン３００をエッチングマスクとして乾式エッチングする。この際、第２ポリシリコン層２００と第３ポリシリコン層２９０とが連結されてフローティングゲートとなる。
【００４３】
図１４Ａ〜図１４Ｄは、絶縁膜３１０，コントロールゲード用の第４ポリシリコン層３２０及び酸化膜３３０を形成する工程を示す。
まず、第３ポリシリコン層２９０のエッチングに用いられた第４フォトレジストパターン３００を取り除く。次いで、基板の全面に約１００Åの厚さの酸化膜、約１００〜２００Åのシリコン窒化膜及び約３０〜６０Åの酸化膜を順次形成させて、第３ポリシリコン層２９０上にＯＮＯ（酸化膜／窒化膜／酸化膜）構造の絶縁膜３１０を形成する。次いで、約３０００Åのコントロールゲート用の第４ポリシリコン層３２０を蒸着させ、その上に約３０００Åの酸化膜３３０を蒸着する。続いて、前記酸化膜３３０上に第５フォトレジストパターン（図示せず）を形成した後、これをマスクとして前記酸化膜３３０を乾式エッチングする。そして、前記酸化膜３３０のエッチングマスクとして用いられた第５フォトレジストパターン（図示せず）を取り除く。
【００４４】
図１５Ａ〜図１５Ｄは、ストリング選択ライン，グラウンド選択ライン，ワードライン及びコントロールゲートを形成する工程を示す。
具体的には、前記エッチングされた酸化膜３３０をエッチングマスクとして、コントロールゲート用の第４ポリシリコン層３２０、絶縁膜３１０、第３ポリシリコン層２９０及び第２ポリシリコン層２００を連続エッチングする。これにより、第４ポリシリコン層３２０よりなるコントロールゲートとワードライン、ＯＮＯよりなる絶縁膜３１０、及び第２ポリシリコン層２００と第３ポリシリコン層２９０とより構成されたフローティングゲートにより構成されたメモリセルが完成される。セルアレイを全体的に見れば、ストリング選択ライン、グラウンド選択ライン、ワードラインが完成される。
【００４５】
図１６Ａ〜図１６Ｄは、セルチャネルストップ用のイオン注入を施す工程を示す。
具体的には、基板１００の全面にフォトレジスト膜を形成した後にパタニングして第６フォトレジストパターン３４０を形成した後、これをマスクとしてセルチャネルストップ用の不純物でボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ量でイオン注入する。これはソースラインとドレインラインとの間のチャネルとチャネル間の分離特性を向上させるためである。図１６Ａ〜図１６Ｄにおいて、参照番号３５０は基板１００にセルチャネルストップ用としてイオン注入された不純物層を示す。
【００４６】
図１７Ａ〜図１７Ｄは、選択トランジスタソース／ドレイン用イオン注入を施す工程を示す。
まず、基板１００上にソース／ドレイン用の第７フォトレジストパターン３６０を形成した後、砒素を１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施して不純物層３７０を形成する。これにより、後工程で形成されるビットラインのコンタクトされる領域と共通ソースが形成される。
【００４７】
図１８Ａ〜図１８Ｄは、ビットライン３９０を形成する工程を示す。
まず、前記イオン注入マスクとして用いられた第７フォトレジストパターン３６０を取り除いた後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁膜３８０を形成する。この際、セルチャネルストップ用としてイオン注入された不純物層３７６と選択トランジスタソース／ドレイン用としてイオン注入された不純物層３７４とが形成される。次いで、前記層間絶縁膜３８０をエッチングしてコンタクトホールを形成した後、基板１００の全面にビットライン３９０を形成して基板に接続させることによって、本実施の形態のフラッシュメモリ装置を完成する。
【００４８】
＜第２製造手順例＞
図１９Ａ〜図２１Ａ、図１９Ｂ〜図２１Ｂ、図１９Ｃ〜図２１Ｃ、図１９Ｄ〜図２１Ｄは、本実施の形態のフラッシュメモリ装置の製造方法の第２製造手順例を示す断面図である。具体的に、図１９Ａ〜図２１Ａは図８のａーａ′による断面図、図１９Ｂ〜図２１Ｂは図８のｂーｂ′による断面図、図１９Ｃ〜図２１Ｃは図８のｃーｃ′による断面図、図１９Ｄ〜図２１Ｄは図８のｄーｄ′による断面図である。そして、前記第１製造手順例と同一の参照番号は同一の部材を示す。
【００４９】
本第２製造手順例は、前記第１製造手順例でセル領域の基板をトレンチエッチングする工程を除いては同様である。まず、本第２製造手順例においても、前記第１製造手順例の図９Ａ〜図１５Ａ、図９Ｂ〜図１５Ｂ、図９Ｃ〜図１５Ｃ及び図９Ｄ〜図１５Ｄの工程までは、同様に行う。
図１９Ａ〜図１９Ｄは、選択トランジスタソース／ドレイン用のイオン注入を施す工程を示す。
【００５０】
まず、基板１００上に選択トランジスタソース／ドレイン用の第８フォトレジストパターン３６５を形成した後、これをマスクとして砒素を１．０Ｅ１５〜６．０Ｅ１５／cm2 のドーズ量でイオン注入を施して不純物層３７０を形成する。
これにより、後工程で形成されるビットラインがコンタクトされる領域と共通ソースが形成される。図１９Ａ〜図１９Ｄにおいて、図１９Ｂ〜図１９Ｄは前記第１製造手順例の図１７Ｂ〜図１７Ｄと同様である。
【００５１】
図２０Ａ〜図２０Ｄは、セルチャネルストップ用イオン注入を施す工程を示す。
具体的には、前記第８フォトレジストパターン３６５を取り除く。次いで、基板の全面にフォトレジスト膜を形成してからパタニングして第９フォトレジストパターン３４５を形成する。次いで、前記第９フォトレジストパターン３４５及び酸化膜３３０をエッチングマスクとして基板をトレンチエッチングして、チャネル分離する第３トレンチ１４６を形成する。次に、前記第９フォトレジストパターン３４５をマスクとして、セルチャネルストップ用不純物のボロンを１．０Ｅ１２〜１．０Ｅ１４／cm2 のドーズ量でイオン注入を施す。これはソースラインとドレインラインとの間のチャネルとチャネル間の分離特性を向上させるためである。図２０Ａにおいて、参照番号３５０は基板１００にセルチャネルストップ用としてイオン注入された不純物層を示し、参照番号４１０は選択トランジスタソース／ドレイン用としてイオン注入されて活性化した不純物層を示す。
【００５２】
図２１Ａ〜図２１Ｄは、ビットライン３９０を形成する工程を示す。
まず、前記イオン注入マスク用の第９フォトレジストパターン３４５を取り除いた後、酸化膜とＢＰＳＧ膜を蒸着して層間絶縁膜３８０を形成する。次いで、前記層間絶縁膜３８０をエッチングして、ソース及びドレイン用としてイオン注入された不純物層４１０の一部を露出するコンタクトホールを形成した後、不純物層４１０と接続するビットライン３９０を形成することによって、本実施の形態のフラッシュメモリ装置を完成する。図２１Ａ〜図２１Ｄにおいて、参照番号４２０はセルチャネルストップ用としてイオン注入されて活性化した不純物層を示し、図２１Ｂ〜図２１Ｄは前記第１製造手順例の図１８Ｂ〜図１８Ｄと同様である。
【００５３】
以下、本実施の形態によるＤｕＳＮＯＲセルを有するフラッシュメモリ装置のセル動作を、図７を参照して説明する。
まず、消去動作を調べてみれば、まずＷＬ４に連結されるメモリセルＭ１４，Ｍ２４，Ｍ３４，Ｍ４４を消去しようとするなら、選択ワードラインＷＬ４に約１８Ｖの高電圧を印加し、選択されないワードラインには０Ｖを印加する。そして、ビットラインＢＬ１〜ＢＬ４に０Ｖを印加し、ストリング選択ラインＳＳＬに５Ｖを印加して、ビットライン電圧０Ｖがドレインラインに伝達されて０Ｖとし、ＧＬＳには０Ｖを印加してグラウンド選択トランジスタＴ２１、Ｔ３４をオフさせて、ソースラインをフローティングさせる。これにより、０Ｖのバルクと１５Ｖのワードライン電圧とにより電子がバルクからフローティングゲートにＦ−Ｎトンネリングされて、セルのスレッショルド電圧を６〜７Ｖに上げることによって消去動作が終わる。
【００５４】
次に、メモリセルＭ２４をプログラムしようとするなら、選択ワードラインＷＬ４に−８Ｖの負電圧を印加し、選択されないワードラインに０Ｖを印加する。
そして、選択ビットラインＢＬ２には５Ｖを印加し、選択されないビットラインＢＬ１，ＢＬ３，ＢＬ４には０Ｖを印加する。ＳＳＬには、ビットラインの電圧がストリング選択トランジスタのスレッショルド電圧によるドロップ無しにドレインラインに印加されるように、７Ｖ以上を印加し、ソースラインをフローティングさせるためにはＧＬＳに０Ｖを印加する。結果的に、メモリセルのドレインラインの５Ｖとワードラインの−８Ｖの負電圧とにより電子がフローティングゲートからメモリセルのドレインにＦ−Ｎトンネリングされて、フローティングゲートをディスチャージさせることによってメモリセルのスレッショルド電圧を１〜２Ｖに保つことによってプログラム動作が完了する。
【００５５】
次に、消去及びプログラムされたセルの読取動作は、ビットラインに約１Ｖ、ワードラインに５Ｖ、共通ソース及びバルクに０Ｖを印加する。そして、ストリング選択ラインＳＳＬ及びグラウンド選択ラインＧＬＳに５Ｖを印加してストリング選択トランジスタとグラウンド選択トランジスタとをターンオンさせることによって、ビットラインと共通ソースに流れる電流を感知することによって行われる。
【００５６】
本発明は前記実施の形態に限定されることなく、多様な変形が本発明の技術的な思想内で当分野の通常の知識を持つ者により可能なことは明白である。
【００５７】
【発明の効果】
前述したように、本発明によるトンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第１ストリングと、前記第１ストリングと隣接して配置され、前記第１ストリングと同じ構成を備えた第２ストリングとを有する単位ブロックが２次元的に配列されており、前記第１ストリング及び第２ストリングのドレインは各々ドレインラインに連結され、前記第１ストリング及び第２ストリング間のソースは共通にソースラインに連結されるＤｕＳＮＯＲセルを有するフラッシュメモリ装置は、トレンチに埋没された酸化膜とセルフィールドイオン注入を通じてビットラインとビットライン間を分離した。さらに、トンネル酸化膜の形成工程において高エネルギーのフィールドイオン注入を通じてセルのバルクパンチスルーのマージンを増やし、フローティングゲートを２層のポリシリコン層より構成した。さらに、セルフアラインエッチングを通じてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成し、セルチャネルストップ分離を不純物イオン注入で実現した。
【００５８】
したがって、本発明のフラッシュメモリ装置及びその製造方法によれば、安定な動作を保つ上に高集積化がなし得る。
【図面の簡単な説明】
【図１】従来の技術によりＤＩＮＯＲセルを有するフラッシュメモリ装置の概略図である。
【図２】従来の技術によりＤＩＮＯＲセルを有するフラッシュメモリ装置の断面図である。
【図３】従来の技術によりＡＮＤセルを有するフラッシュメモリ装置の概略図である。
【図４Ａ】前記図３のＡＮＤセルのワードライン方向の断面図である。
【図４Ｂ】前記図３のＡＮＤセルのビットライン方向の断面図である。
【図５】従来の技術によりＨｉＣＲセルを有するフラッシュメモリ装置の概略図である。
【図６】従来の技術によりＨｉＣＲセルを有するフラッシュメモリ装置の断面図である。
【図７】本実施の形態のＤｕＳＮＯＲセルを有するフラッシュメモリ装置の概略図である。
【図８】前記図７に示したＤｕＳＮＯＲセルを有するフラッシュメモリ装置のレイアウトを示す図である。
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１６Ａ】
【図１６Ｂ】
【図１６Ｃ】
【図１６Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１８Ｄ】本実施の形態の第１製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】本実施の形態の第２製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】本実施の形態の第２製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】本実施の形態の第２製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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