(57)【特許請求の範囲】
【請求項１】
上位ビットのリードアドレスを発生する上位ビットリードアドレス発生手段と、
所定サイクルだけ遅延された上位ビットのライトアドレスを発生する上位ビットライトアドレス発生手段と、
下位ビットの正常／バーストモード時のリードアドレスを発生する下位ビットリードアドレス発生手段と、
所定サイクルだけ遅延された下位ビットの正常／バーストモード時のライトアドレスを発生する下位ビットライトアドレス発生手段と、
前記アドレス発生手段によるアドレスの発生を制御する制御手段とを備え、
前記制御手段は、
外部から入力されるチップ制御信号、リード／ライト制御信号、正常／バーストモード制御信号、及びクロック信号に応じて、ライト命令サイクルではライト制御信号を発生し、リード命令サイクルではリード制御信号を発生し、
正常モード時においては、外部入力制御信号をサイクル毎に発生し、正常モード時のリード命令実行時は、前記外部入力制御信号を遅延させたリード入力選択信号を発生し、
バーストモード時においては、バースト開始アドレス発生時は、前記外部入力制御信号を発生し、バースト継続アドレス発生時は、バースト継続制御信号を発生し、バーストモード時のリード命令実行時は、前記外部入力制御信号及び前記バースト継続制御信号を遅延させたリード入力選択信号及びバーストリード入力選択信号を発生し、
前記上位ビットリードアドレス発生手段は、
前記クロック信号に応じて上位ビットアドレスを出力する第１マルチプレクサと、
前記リード制御信号に応じて前記第１マルチプレクサの出力信号を出力する第２マルチプレクサとを有し、
前記上位ビットライトアドレス発生手段は、
前記第１マルチプレクサの出力信号を前記ライト制御信号に応じて所定サイクルだけシフトさせて出力する第１シフトレジスタと、
前記ライト制御信号に応じて前記第１シフトレジスタの出力信号を出力する第３マルチプレクサとを有し、
前記第２又は第３マルチプレクサの出力信号は第１ラッチによってラッチされ、
前記下位ビットリードアドレス発生手段は、
前記クロック信号に応じて下位ビットアドレスを出力する第４マルチプレクサと、
正常モード時は、前記外部入力制御信号に応じて前記第４マルチプレクサの出力信号を出力し、バーストモード時は、前記外部入力制御信号に応じて前記第４マルチプレクサの出力信号をバースト開始アドレスとして出力し、前記バースト継続制御信号に応じてバースト継続アドレスを発生するカウンタと、
前記リード入力選択信号に応じて前記第４マルチプレクサの出力信号を出力する第５マルチプレクサと、
前記バースト入力選択信号に応じて前記カウンタの出力信号を出力する第６マルチプレクサとを有し、
前記下位ビットライトアドレス発生手段は、
前記ライト制御信号に応じて前記カウンタの出力信号を所定サイクルだけシフトさせて出力する第２シフトレジスタと、
前記ライト制御信号に応じて前記第２シフトレジスタの出力信号を出力する第７マルチプレクサとを有し、
前記第５、第６又は第７マルチプレクサの出力信号は第２ラッチによってラッチされることを特徴とする半導体メモリ装置のアドレス発生回路。
【請求項２】
前記制御手段は、
前記バーストモード時の前記バースト継続アドレス発生時に前記バースト継続制御信号を発生するバースト継続制御信号発生手段と、
前記正常モード時は、サイクル毎に前記外部入力制御信号を発生し、前記バーストモード時は、前記バースト開始アドレス発生時に前記外部入力制御信号を発生する外部入力制御信号発生手段と、
前記正常モード時は、リード命令実行時に前記外部入力制御信号を遅延させたリード入力選択信号を発生し、前記バーストモード時は、リード命令実行時にバースト継続アドレスを発生するためのリード入力選択信号を発生するリード入力選択信号発生手段と、
前記バーストモード時にバースト継続アドレス発生のためのバーストリード入力選択信号を発生するバーストリード入力選択信号発生手段と、
前記正常モード及びバーストモード時に前記ライト制御信号を発生するライト制御信号発生手段と、
前記正常モード時及びバーストモード時に前記リード制御信号を発生するリード制御信号発生手段と、
を有することを特徴とする請求項１に記載の半導体メモリ装置のアドレス発生回路。
【請求項３】
前記バースト継制御信号発生手段は、
前記クロック信号の反転信号に応じて前記正常／バーストモード制御信号を反転させて出力する反転回路と、
前記反転回路の出力信号をラッチする第３ラッチと、
前記第３ラッチの出力信号を反転させる第１インバーターと、
前記クロック信号に応じて前記第１インバーターの出力信号を前記バースト継続制御信号として出力する第１論理積ゲートと、
を有することを特徴とする請求項２に記載の半導体メモリ装置のアドレス発生回路。
【請求項４】
前記外部入力制御信号発生手段は、
前記チップ制御信号の反転信号と前記第１インバーターの出力信号との論理和の反転を演算する第１非論理和ゲートと、
前記クロック信号に応じて前記第１非論理和ゲートの出力信号を前記外部入力制御信号として発生する第２論理積ゲートと、
を有することを特徴とする請求項３に記載の半導体メモリ装置のアドレス発生回路。
【請求項５】
前記リード入力選択信号発生手段は、
前記チップ制御信号と前記反転回路の出力信号との論理積の反転を演算する第１非論理積ゲートと、
前記第１非論理積ゲートの出力信号を反転させる第２インバーターと、
前記第１非論理積ゲートの出力信号と前記リード／ライト制御信号に基づくライト命令信号との論理和の反転を演算する第２非論理和ゲートと、
前記クロック信号に応じて前記第２非論理和ゲートの出力信号を前記リード入力選択信号として出力する第３論理積ゲートと、
を有することを特徴とする請求項３に記載の半導体メモリ装置のアドレス発生回路。
【請求項６】
前記バーストリード入力選択信号発生手段は、
前記チップ選択信号及び前記第１インバーターの出力信号に応じて生成される選択信号と前記リード／ライト制御信号のリード命令との論理積の反転を演算する第２非論理積ゲートと、
前記第３ラッチの出力信号と前記第２論理積ゲートの出力信号との論理和の反転を演算する第３非論理和ゲートと、
前記クロック信号に応じて前記第３非論理和ゲートの出力信号を前記バーストリード入力選択信号として出力する第４論理積ゲートと、
を有することを特徴とする請求項３に記載の半導体メモリ装置のアドレス発生回路。
【請求項７】
前記ライト制御信号発生手段は、
前記リード／ライト制御信号に基づくライト命令信号と前記第２インバーターの出力信号との論理積の反転を演算する第３非論理積ゲートと、
前記チップ制御信号と前記第１インバーターの出力信号とに応じて生成される選択信号と前記リード／ライト制御信号に基づくリード命令信号との論理和の反転を演算する第４非論理和ゲートと、
前記第１インバーターの出力信号と前記第４非論理和ゲートの出力信号との論理積の反転を演算する第４非論理積ゲートと、
前記第３及び第４非論理積ゲートの両出力信号の論理積の反転を演算する第５非論理積ゲートと、
前記クロック信号に応じて前記第５非論理積ゲートの出力信号を前記ライト制御信号として出力する第５論理積ゲートと、
を有することを特徴とする請求項５に記載の半導体メモリ装置のアドレス発生回路。
【請求項８】
前記リード制御信号発生手段は、
前記リード／ライト制御信号に基づくライト命令信号と前記第１非論理積ゲートの出力信号との論理和の反転を演算する第５非論理和ゲートと、
前記クロック信号に応じて前記第５非論理和ゲートの出力信号を前記リード制御信号として出力する第６論理積ゲートと、
を有することを特徴とする請求項５に記載の半導体メモリ装置のアドレス発生回路。
【請求項９】
前記第１、第２シフトレジスタは、前記ライト制御信号の第１状態に応じて入力される信号をラッチし、前記ライト制御信号の第２状態に応じて、ラッチされた信号を前記所定サイクルだけシフトさせて出力することを特徴とする請求項１に記載の半導体メモリ装置のアドレス発生回路。
【請求項１０】
所定サイクルだけ遅延された上位ビットのリードアドレスを発生する上位ビットリードアドレス発生手段と、
上位ビットのライトアドレスを発生する上位ビットライトアドレス発生手段と、
所定サイクルだけ遅延された下位ビットの正常／バーストモード時のリードアドレスを発生する下位ビットリードアドレス発生手段と、
下位ビットの正常／バーストモード時のライトアドレスを発生する下位ビットライトアドレス発生手段と、
前記アドレス発生手段によるアドレスの発生を制御する制御手段とを備え、
前記制御手段は、
外部から入力されるチップ制御信号、リード／ライト制御信号、正常／バーストモード制御信号、及びクロック信号に応じて、ライト命令サイクルではライト制御信号を発生し、リード命令サイクルではリード制御信号を発生し、
正常モード時においては、外部入力制御信号をサイクル毎に発生し、正常モード時のリード命令実行時は、前記外部入力制御信号を遅延させたリード入力選択信号を発生し、
バーストモード時のバースト開始アドレス発生時は、前記外部入力制御信号を発生し、バースト継続アドレス発生時は、バースト継続制御信号を発生し、バーストモード時のリード命令実行時は、前記外部入力制御信号及び前記バースト継続制御信号を遅延させたリード入力選択信号及びバーストリード入力選択信号を発生し、
前記上位ビットリードアドレス発生手段は、
前記クロック信号に応じて前記上位ビットアドレスを出力する第１マルチプレクサと、
前記リード制御信号に応じて前記第１マルチプレクサの出力信号を所定サイクルだけシフトさせる第１シフトレジスタと、
前記リード制御信号に応じて前記第１シフトレジスタの出力信号を出力する第２マルチプレクサとを有し、
前記上位ビットライトアドレス発生手段は、前記ライト制御信号に応じて前記第１マルチプレクサの出力信号を出力する第３マルチプレクサを有し、
前記上位ビットリード及びライトアドレス発生手段は、前記第２又は第３マルチプレクサの出力信号をラッチして出力する第１ラッチを更に有し、
前記下位ビットリードアドレス発生手段は、
前記クロック信号に応じて前記下位ビットアドレスを発生する第４マルチプレクサと、
前記外部入力制御信号に応じて前記第４マルチプレクサの出力信号を出力し、前記バースト継続制御信号に応じて計数動作を実行してバースト継続アドレスを発生するカウンタと、
前記リード制御信号に応じて前記カウンタの出力信号を所定サイクルだけシフトさせて出力する第２シフトレジスタと、
前記リード入力選択信号に応じて前記第２シフトレジスタの出力信号を出力する第５マルチプレクサと、
前記バーストリード入力選択信号に応じて前記第２シフトレジスタの出力信号を出力する第６マルチプレクサとを有し、
前記下位ビットライトアドレス発生手段は、前記ライト制御信号に応じて前記カウンタの出力信号を出力する第７マルチプレクサを有し、
前記下位ビットリード及びライトアドレス発生手段は、前記第５、第６又は第７マルチプレクサの出力信号をラッチする第２ラッチを更に有することを特徴とする半導体メモリ装置のアドレス発生回路。
【請求項１１】
前記制御手段は、
前記バーストモード時の前記バースト継続アドレス発生時に前記バースト継続制御信号を発生するバースト継続制御信号発生手段と、
前記正常モード時は、サイクル毎に前記外部入力制御信号を発生し、前記バーストモード時は、前記バースト開始アドレス発生時に前記外部入力制御信号を発生する外部入力制御信号発生手段と、
前記正常モードにおけるリード命令実行時は、前記外部入力制御信号を遅延させたリード入力選択信号を発生し、前記バーストモードにおけるリード命令実行時は、バースト継続アドレスを発生するためのリード入力選択信号を発生するリード入力選択信号発生手段と、
前記バーストモード時にバースト継続アドレス発生のためのバーストリード入力選択信号を発生するバーストリード入力選択信号発生手段と、
前記正常モード及びバーストモード時に前記ライト制御信号を発生するライト制御信号発生手段と、
前記正常モード時及びバーストモード時に前記リード制御信号を発生するリード制御信号発生手段と、
を有することを特徴とする請求項１０に記載の半導体メモリ装置のアドレス発生回路。
【請求項１２】
前記バースト継続制御信号発生手段は、
前記クロック信号の反転信号に応じて前記正常／バーストモード制御信号を反転させて出力する反転回路と、
前記反転回路の出力信号をラッチする第３ラッチと、
前記第３ラッチの出力信号を反転させる第１インバーターと、
前記クロック信号に応じて前記第１インバーターの出力信号を前記バースト継続制御信号として発生する第１論理積ゲートと、
を有することを特徴とする請求項１１に記載の半導体メモリ装置のアドレス発生回路。
【請求項１３】
前記外部入力制御信号発生手段は、
前記チップ制御信号の反転信号と前記第１インバーターの出力信号との論理和の反転を演算する第１非論理和ゲートと、
前記クロック信号に応じて前記第１非論理和ゲートの出力信号を前記外部入力制御信号として出力する第２論理積ゲートと、
を有することを特徴とする請求項１２に記載の半導体メモリ装置のアドレス発生回路。
【請求項１４】
前記リード入力選択信号発生手段は、
前記チップ制御信号と前記反転回路の出力信号との論理積の反転を演算する第１非論理積ゲートと、
前記第１非論理積ゲートの出力信号を反転する第２インバーターと、
前記第１非論理積ゲートの出力信号と前記リード／ライト制御信号に基づくライト命令信号との論理和の反転を演算する第２非論理和ゲートと、
前記クロック信号に応じて前記第２非論理和ゲートの出力信号を前記リード入力選択信号として出力する第３論理積ゲートと、
を有することを特徴とする請求項１２に記載の半導体メモリ装置のアドレス発生回路。
【請求項１５】
前記バーストリード入力選択信号発生手段は、
前記チップ選択信号と前記第１インバーターの出力信号に応じて生成される選択信号と前記リード／ライト制御信号のリード命令との論理積の反転を演算する第２非論理積ゲートと、
前記第３ラッチの出力信号と前記第２論理積ゲートの出力信号との論理和の反転を演算する第３非論理和ゲートと、
前記クロック信号に応じて前記第３非論理和ゲートの出力信号を前記バーストリード入力選択信号として出力する第４論理積ゲートと、
を有することを特徴とする請求項１２に記載の半導体メモリ装置のアドレス発生回路。
【請求項１６】
前記ライト制御信号発生手段は、
前記リード／ライト制御信号に基づくライト命令信号と前記第２インバーターの出力信号との論理積の反転を演算する第３非論理積ゲートと、
前記チップ選択信号と前記第１インバーターの出力信号に応じて生成される選択信号と前記リード／ライト制御信号に基づくリード命令信号との論理和の反転を演算する第４非論理和ゲートと、
前記第１インバーターの出力信号と前記第４非論理和ゲートの出力信号との論理積の反転を演算する第４非論理積ゲートと、
前記第３及び第４非論理積ゲートの両出力信号の論理積の反転を演算する第５非論理積ゲートと、
前記クロック信号に応じて前記第５非論理積ゲートの出力信号を前記ライト制御信号として出力する第５論理積ゲートと、
を有することを特徴とする請求項１４に記載の半導体メモリ装置のアドレス発生回路。
【請求項１７】
前記リード制御信号発生手段は、
前記リード／ライト制御信号のライト命令と前記第１非論理積ゲートの出力信号との論理和の反転を演算する第５非論理和ゲートと、
前記クロック信号に応じて前記第５非論理和ゲートの出力信号を前記リード制御信号として出力する第６論理積ゲートと、
を有することを特徴とする請求項１４に記載の半導体メモリ装置のアドレス発生回路。
【請求項１８】
前記第１、第２シフトレジスタは、前記リード制御信号の第１状態に応じて、入力される信号をラッチし、前記リード制御信号の第２状態に応じて、ラッチされた信号を前記所定サイクルだけシフトさせて出力することを特徴とする請求項１０に記載の半導体メモリ装置のアドレス発生回路。
【請求項１９】
所定サイクルだけ遅延された上位ビットリードアドレスを発生する上位ビットリードアドレス発生手段と、
所定サイクルだけ遅延された上位ビットライトアドレスを発生する上位ビットライトアドレス発生手段と、
所定サイクルだけ遅延された下位ビット正常／バーストリードアドレスを発生する下位ビットリードアドレス発生手段と、
所定サイクルだけ遅延された下位ビット正常／バーストライトアドレスを発生する下位ビットライトアドレス発生手段と、
前記アドレス発生手段のアドレス発生を制御する制御手段とを備え、
前記制御手段は、
外部から入力されるチップ制御信号、リード／ライト制御信号、正常／バーストモード制御信号、及びクロック信号に応じて、ライト命令サイクルではライト制御信号を発生し、リード命令サイクルではリード制御信号を発生し、
正常モード時においては、外部入力制御信号をサイクル毎に発生し、正常モード時のリード命令実行時は、前記外部入力制御信号を遅延させたリード入力選択信号を更に発生し、
バーストモード時のバースト開始アドレス発生時は、前記外部入力制御信号を発生し、バースト継続アドレス発生時は、バースト継続制御信号を発生し、バーストモード時のリード命令実行時は、前記外部入力制御信号及び前記バースト継続制御信号を遅延させたリード入力選択信号及びバーストリード入力選択信号を発生し、
前記上位ビットリードアドレス発生手段は、
前記クロック信号に応じて上位ビットアドレスを出力する第１マルチプレクサと、
前記リード制御信号に応じて前記第１マルチプレクサの出力信号を所定サイクルだけシフトさせて出力する第１シフトレジスタと、
前記リード制御信号に応じて前記第１シフトレジスタの出力信号を出力する第２マルチプレクサとを有し、
前記上位ビットライトアドレス発生手段は、
前記ライト制御信号に応じて前記第１マルチプレクサの出力信号を所定サイクルだけシフトさせて出力する第２シフトレジスタと、
前記ライト制御信号に応じて前記第２シフトレジスタの出力信号を出力する第３マルチプレクサとを有し、
前記第２又は第３マルチプレクサの出力信号は第１ラッチによってラッチされ、
前記下位ビットリードアドレス発生手段は、
前記クロック信号に応じて下位ビットリードアドレスを発生する第４マルチプレクサと、
前記外部入力制御信号に応じて前記第４マルチプレクサの出力信号を発生し、前記バースト継続制御信号に応じて前記バースト継続アドレスを発生するカウンタと、
前記リード制御信号に応じて前記カウンタの出力信号を所定サイクルだけシフトさせる第３シフトレジスタと、
前記リード入力選択信号に応じて前記第３シフトレジスタの出力信号を出力する第５マルチプレクサと、
前記バーストリード入力選択信号に応じて前記カウンタの出力信号を出力する第６マルチプレクサとを有し、
前記下位ビットライトアドレス発生手段は、
前記ライト制御信号に応じて前記カウンタの出力信号を所定サイクルだけシフトさせる第４シフトレジスタと、
前記ライト制御信号に応じて前記第４シフトレジスタの出力信号を出力する第７マルチプレクサとを有し、
前記第５、第６又は第７マルチプレクサの出力信号は第２ラッチによってラッチされることを特徴とする半導体メモリ装置のアドレス発生回路。
【請求項２０】
前記制御手段は、
前記バーストモードにおける前記バースト継続アドレス発生時に前記バースト継続制御信号を発生するバースト継続制御信号発生手段と、
前記正常モード時は、サイクル毎に前記外部入力制御信号を発生し、前記バーストモード時は、前記バースト開始アドレス発生時に前記外部入力制御信号を発生する外部入力制御信号発生手段と、
前記正常モードにおけるリード命令実行時は、前記外部入力制御信号を遅延させたリード入力選択信号を発生し、前記バーストモードにおけるリード命令実行時は、バースト継続アドレスを発生するためのリード入力選択信号を発生するリード入力選択信号発生手段と、
前記バーストモード時にバースト継続アドレス発生のためのバーストリード入力選択信号を発生するバーストリード入力選択信号発生手段と、
前記正常モード及びバーストモード時に前記ライト制御信号を発生するライト制御信号発生手段と、
前記正常モード時及びバーストモード時に前記リード制御信号を発生するリード制御信号発生手段と、
を有することを特徴とする請求項１９に記載の半導体メモリ装置のアドレス発生回路。
【請求項２１】
前記バースト継続制御信号発生手段は、
前記クロック信号の反転された信号に応じて前記正常／バーストモード制御信号を反転して出力する反転回路と、
前記反転回路の出力信号をラッチする第３ラッチと、
前記第３ラッチの出力信号を反転させる第１インバーターと、
前記クロック信号に応じて前記第１インバーターの出力信号を前記バースト継続制御信号として出力する第１論理積ゲートと、
を有することを特徴とする請求項２０に記載の半導体メモリ装置のアドレス発生回路。
【請求項２２】
前記外部入力制御信号発生手段は、
前記チップ制御信号の反転信号と前記第１インバーターの出力信号との論理和の反転を演算する第１非論理和ゲートと、
前記クロック信号に応じて前記第１非論理和ゲートの出力信号を前記外部入力制御信号として出力する第２論理積ゲートと、
を有することを特徴とする請求項２０に記載の半導体メモリ装置のアドレス発生回路。
【請求項２３】
前記リード入力選択信号発生手段は、
前記チップ制御信号と前記反転回路の出力との論理積の反転を演算する第１非論理積ゲートと、
前記第１非論理積ゲートの出力信号を反転させる第２インバーターと、
前記第１非論理積ゲートの出力信号と前記リード／ライト制御信号に基づくライト命令信号との論理和の反転を演算する第２非論理和ゲートと、
前記クロック信号に応じて前記第２非論理和ゲートの出力信号を前記リード入力選択信号として出力する第３論理積ゲートと、
を有することを特徴とする請求項２１に記載の半導体メモリ装置のアドレス発生回路。
【請求項２４】
前記バーストリード入力選択信号発生手段は、
前記チップ選択信号と前記第１インバーターの出力信号に応じて発生される選択信号と前記リード／ライト制御信号に基づくリード命令信号を非論理積する第２非論理積ゲートと、
前記第３ラッチの出力信号と前記第２論理積ゲートの出力信号との論理和の反転を演算する第３非論理和ゲートと、
前記クロック信号に応じて前記第３非論理和ゲートの出力信号を前記バーストリード入力選択信号として出力する第４論理積ゲートと、
を有することを特徴とする請求項２１に記載の半導体メモリ装置のアドレス発生回路。
【請求項２５】
前記ライト制御信号発生手段は、
前記リード／ライト制御信号に基づくライト命令信号と前記第２インバーターの出力信号との論理積の反転を演算する第３非論理積ゲートと、
前記チップ選択信号と第１インバーターの出力信号に応じて生成される選択信号と前記リード／ライト制御信号に基づくリード命令との論理和の反転を演算する第４非論理和ゲートと、
前記第１インバーターの出力信号と前記第４非論理和ゲートの出力信号との論理積の反転を演算する第４非論理積ゲートと、
前記第３及び第４非論理積ゲートの両出力信号の論理積の反転を演算する第５非論理積ゲートと、
前記クロック信号に応じて前記第５論理積ゲートの出力信号を前記ライト制御信号として出力する第５論理積ゲートと、
を有することを特徴とする請求項２３に記載の半導体メモリ装置のアドレス発生回路。
【請求項２６】
前記リード制御信号発生手段は、
前記リード／ライト制御信号に基づくライト命令信号と前記第１非論理積ゲートの出力信号との論理和の反転を演算する第５非論理和ゲートと、
前記クロック信号に応じて前記第５非論理和ゲートの出力信号を前記リード制御信号として出力する第６論理積ゲートと、
を有することを特徴とする請求項２３に記載の半導体メモリ装置のアドレス発生回路。
【請求項２７】
前記第１及び第３シフトレジスタは、前記リード制御信号の第１状態に応じて入力される信号をラッチし、前記リード制御信号の第２状態に応じて、ラッチされた信号を前記所定サイクルだけシフトさせて出力することを特徴とする請求項１９に記載の半導体メモリ装置のアドレス発生回路。
【請求項２８】
前記第２及び第４シフトレジスタは、前記ライト制御信号の第１状態に応じて入力される信号をラッチし、前記ライト制御信号の第２状態に応じてラッチされた信号を前記所定サイクルだけシフトして出力することを特徴とする請求項１９に記載の半導体メモリ装置のアドレス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に、互いに異なるサイクル後にリード及びライト動作を実行する機能を具備した半導体メモリ装置を構成するための半導体メモリ装置のアドレス発生回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、アドレス発生方法によって、正常モードとバーストモードに分類され、バーストモードは線形(linear)バーストモードとインターリーブ(inter leave)バーストモードに分類される。
【０００３】
正常モードは、リード又はライト命令の実行時に外部から入力されるアドレスを内部アドレスとして発生し、線形バーストモードは、外部から入力されるバースト開始アドレスを取り込み、そのバースト開始アドレスから増加するバースト継続アドレスを発生し、インターリーブバーストモードは、外部から入力されるバースト開始アドレスを取り込み、バースト開始アドレスが偶数であれば、バースト開始アドレスから増加するアドレスを内部で発生し、奇数であればバースト開始アドレスから減少するアドレスを内部で発生する。
【０００４】
上述のような正常モード及びバーストモードを実行する機能を有する半導体メモリ装置やこれらのモードを実行するためのバーストカウンタは既に公開されている。
【０００５】
図８は、従来の半導体メモリ装置のアドレス発生回路の構成例を示すブロック図である。このアドレス発生回路は、アドレスバッファ10,18、クロックバッファ26、マルチプレクサ12,14,20,22,30、カウンタ28、ラッチ16,24、及び制御回路32で構成されている。
【０００６】
以下、このように構成された各ブロックの機能を説明する。
【０００７】
アドレスバッファ10は、ｎビットアドレスXAB(n,...,1)のうちで下位２ビットを除いた残りビットXA(n,...,3)をバッファリングしてアドレスAB(n,...,3)として出力する。アドレスバッファ18は、ｎビットアドレスのうちで下位２ビットXA(2,1)をバッファリングしてアドレスAB(2,1)として出力する。クロックバッファ26は、外部から入力されるクロック信号XCLKをバッファリングしてクロック信号KINとして出力する。マルチプレクサ12,20は、バッファリングされたクロック信号KINに応じて、バッファされたアドレスAB(n,...,3)及びAB(2,1)をそれぞれ出力信号AAB(n,...,3)及びAAB(2,1)として出力する。
【０００８】
制御回路32は、反転チップ選択信号CSB、リード/ライト制御信号GWB、正常/バーストモード制御信号ADVB及びバッファされたクロック信号KINに従って、外部入力制御信号KEXT、外部入力選択信号PEXT、バースト継続制御信号KBURST、バースト入力選択信号PBURSTを発生する。
【０００９】
反転チップ選択信号CSBが"ロー"レベルであるときにチップがイネーブルされ、リード/ライト制御信号GWBが"ロー"レベルであるときにライト命令が実行され、リード/ライト制御信号GWBが"ハイ"レベルであるときにリード命令が実行され、正常/バーストモード制御信号ADVBが"ハイ"レベルであるときにバーストモードのバーストアドレスを発生するための動作が実行される。
【００１０】
外部入力制御信号KEXTは、外部入力選択信号PEXTよりも先に発生される信号であって、バースト開始アドレスを発生するための信号である。バースト継続制御信号KBURSTは、バースト入力選択信号PBURSTよりも所定時間だけ先に発生される信号であって、バースト継続アドレスを発生するための信号である。
【００１１】
カウンタ28は、正常モードのときは、制御信号KEXTに応じてマルチプレクサ20の出力信号AAB(2,1)をそのまま出力し、バーストモードのときは、まず、外部入力制御信号KEXTに応じてマルチプレクサ20から出力されるバースト開始アドレスをそのまま出力し、その後、バースト継続制御信号KBURSTに応じてバースト開始アドレスの値を増加又は減少させたバースト継続アドレスを出力信号CAB(2,1)として発生する。
【００１２】
マルチプレクサ14,22は、外部入力選択信号PEXTに応じてマルチプレクサ12,20の出力信号AAB(n,...,3)及びAAB(2,1)をそれぞれ発生する。マルチプレクサ30はバースト入力選択信号PBURSTに応じてカウンタ28の出力信号CAB(2,1)を選択して出力する。
【００１３】
ラッチ16は、マルチプレクサ14の出力信号をラッチして出力する。ラッチ24は、マルチプレクサ22又は30の出力信号をラッチして出力する。このようにしてラッチされたアドレスは、アドレスデコーダーに出力されてデコーディングされる。
【００１４】
図８に示すカウンタ28は、線形バーストモードのときとインターリーブバーストモードのときに、上述のような方法によりバースト継続アドレスを発生する。
【００１５】
図８に示す構成において、アドレスバッファ10、マルチプレクサ12,14、及びラッチ16で構成された経路と、アドレスバッファ18、マルチプレクサ20,22及びラッチ24で構成された経路は、正常モードときのリード及びライトアドレス発生経路である。一方、アドレスバッファ18、マルチプレクサ20、カウンター28、マルチプレクサ30、及びラッチ24で構成された経路は、バーストモードときのリード及びライトアドレス発生経路である。
【００１６】
図９は、従来の半導体メモリ装置のアドレス発生回路のバーストモード時の動作を説明する動作タイミング図であって、その動作をサイクル別に示している。即ち、同図は、０サイクル後のリード及びライト時の動作を示している。
【００１７】
１番目のサイクルIから４番目のサイクルIVまでは、バーストライトアドレスの発生動作が示されている。
【００１８】
１番目のサイクルIにおいて、制御信号32は、"ロー"レベルの反転チップ選択信号CSB、リード/ライト制御信号GWB、及び"ハイ"レベルの正常/バーストモード制御信号ADVBに応じて、"ハイ"レベルの外部入力制御信号KEXT、"ロー"レベルのバースト継続制御信号KBURST、外部入力選択信号PEXT、及びバースト入力選択信号PBURSTをそれぞれ出力する。外部入力選択信号PEXT、バースト入力選択信号PBURSTは、それぞれ外部入力制御信号KEXT、バースト継続制御信号KBURSTを所定時間だけ遅延させたパルス信号である。
【００１９】
マルチプレクサ12,20は、バッファリングされたクロック信号KINに応じて、アドレスバッファ10,18を通じてそれぞれ出力されるバッファリングされたアドレス(AB(n,...,3))、(AB(2,1))を選択して出力する。カウンタ28は、外部入力制御信号KEXTに応じて、マルチプレクサ20から出力されるバースト開始ライトアドレスを入力して出力アドレスCAB(2,1)として出力する。
【００２０】
マルチプレクサ14は、外部入力選択信号PEXTに応じて、マルチプレクサ12から出力されるアドレスAAB(n,...3)を選択して出力する。そして、マルチプレクサ30は、バースト入力選択信号PBURSTに応じてカウンタ28から出力されるアドレスCAB(2,1)を選択して出力する。ラッチ16,24は、マルチプレクサ14,30から出力されるアドレスをラッチしてバースト開始ライトアドレスを発生する。
【００２１】
２番目のサイクルIIから４番目のサイクルIVまでは、同一の動作を反復して実行する。制御回路32は、反転チップ選択信号CSB、リード/ライト制御信号GWBの状態に拘らず、"ハイ"レベルの正常/バーストモード制御信号ADVBに従って、"ロー"レベルの外部入力制御信号KEXTと"ハイ"レベルのバースト継続制御信号KBURSTを発生する。
【００２２】
カウンター28は、バースト継続制御信号KBURSTに応じて、マルチプレクサ20の出力信号の値を増加させて出力信号CAB(2,1)を発生する。マルチプレクサ30は、バースト入力選択信号PBURSTに応じて、出力信号CAB(2,1)を選択して発生する。
【００２３】
ラッチ24は、マルチプレクサ30の出力信号をラッチして出力する。ラッチ16は、前のサイクルでラッチされたアドレスを出力する。即ち、２番目のサイクルから４番目のサイクルまでは、バースト開始アドレスの値を増加させたバースト継続ライトアドレスを発生する。
【００２４】
５番目のサイクルVから８番目のサイクルVIIIまでは、バーストリードアドレスの発生動作を示している。
【００２５】
５番目のサイクルVにおいて、制御回路32は、"ロー"レベルの反転チップ選択信号CSB及びリード/ライト制御信号GWB、"ハイ"レベルの正常/バーストモード制御信号に従って、"ハイ"レベルの外部入力制御信号KEXT及び選択信号PEXT、並びに"ロー"レベルのバースト継続制御信号KBURST及びバースト入力選択信号PBURSTを発生する。
【００２６】
アドレスバッファ10,18は、外部からのバースト開始アドレス(XA(n,...,3))、(XA(2,1))をバッファリングしてそれぞれアドレス(AB(n,...,3))、(AB(2,1))として出力する。マルチプレクサ12,20は、バッファリングされたクロック信号KINに応じて、バッファリングされたアドレス(AB(n,...,3)),(AB(2,1))をそれぞれ出力する。
【００２７】
カウンタ28は、外部入力制御信号KEXTに応じて、外部から入力されたバースト開始リードアドレスを出力する。マルチプレクサ30は、バースト入力選択信号PBURSTに応じて、カウンタ28から出力されるバースト開始リードアドレスを選択して出力する。ラッチ24は、マルチプレクサ30から出力されるバースト開始リードアドレスをラッチしてアドレスIA(2,1)として出力する。
【００２８】
６番目のサイクルVIから８番目のサイクルVIIIまでは同一な動作を反復して実行する。制御回路32は、反転チップ選択信号CSB、リード/ライト制御信号GWBの状態に拘らず、"ハイ"レベルの正常/バーストモード制御信号ADVBに応じて、"ロー"レベルの外部入力制御信号KEXT及び選択信号PEXT、並びに"ハイ"レベルのバースト継続制御信号KBURST及びバースト入力選択信号PBURSTを発生する。
【００２９】
カウンタ28は、外部入力制御信号KEXTに応じて、バースト開始アドレスの値を増加させたバースト継続リードアドレスを発生する。マルチプレクサ30は、バースト入力選択信号PBURSTに応じて、出力信号CAB(2,1)を発生する。ラッチ24は、マルチプレクサ30の出力信号をラッチして出力する。そして、マルチプレクサ14は外部入力選択信号PEXTに応じて、マルチプレクサ12の出力信号AAB(n,...,1)を選択して出力する。ラッチ16はマルチプレクサ14の出力信号をラッチして出力する。即ち、６番目のサイクルから８番目のサイクルまでは、バースト開始リードアドレスを増加させてバースト継続リードアドレスを発生する。
【００３０】
図１０は、従来の正常モード時のアドレス発生方法を説明するための動作タイミング図であって、図９に示す制御信号と同一の制御信号が外部から印加される場合の動作を示している。
【００３１】
正常モード時は、リード/ライト制御信号GWBが１番目のサイクルから４番目のサイクルまでは"ロー"レベルで、５番目のサイクルから8番目のサイクルまでは"ハイ"レベルとなる。そして、正常/バーストモード制御信号ADVBは"ロー"レベルに固定される。この場合、外部入力制御信号PEXT及び選択信号KEXTが、外部アドレスが入力されるに発生され、バースト継続制御信号KBURST及びバースト入力選択信号PBURSTは"ロー"レベルに固定される。
【００３２】
従って、正常モードのときは、マルチプレクサ14は、外部入力選択信号PEXTに応じて、アドレスバッファ10及びマルチプレクサ12を通じて入力される上位n-2ビットのリード及びライトアドレスを選択して出力し、ラッチ16は、マルチプレクサ14から出力されるアドレスをラッチして出力する。また、マルチプレクサ22は、アドレスバッファ18及びマルチプレクサ20を通じて入力されるリード及びライトアドレスを選択して出力し、ラッチ24は、マルチプレクサ22から出力されるアドレスをラッチして出力する。
【００３３】
正常モードのときは、制御回路32は、外部入力制御信号KEXT及び選択信号PEXTをサイクル毎に発生する。カウンタ28は、外部入力制御信号KEXTに応じてマルチプレクサ20の出力信号AAB(2,1)をそのまま出力する。この場合、バースト継続制御信号KBURSTが発生しないので、カウンタ28の出力信号CAB(2,1)が出力されることはない。そして、マルチプレクサ22は、選択信号PEXTによりイネーブルされてマルチプレクサ20の出力信号AAB(2,1)を出力する。ラッチ24は、マルチプレクサ22の出力信号をラッチして出力する。
【００３４】
従って、リード及びライトアドレスXA(n,...,3)は、アドレスバッファ10、マルチプレクサ12,14及びラッチ16を通じて出力され、リード及びライトアドレスXA(2,1)は、アドレスバッファ18、マルチプレクサ20,22及びラッチ24を通じて出力される。
【００３５】
【発明が解決しようとする課題】
しかし、上述のような構成を有する従来のアドレス発生回路は、０サイクル後の正常モードとバーストモード時にアドレス発生回路を示すものであって、ｎサイクル後の正常モードとバーストモードを行う半導体メモリ装置のアドレス発生回路としては適用することができなかった。
【００３６】
即ち、従来のアドレス発生回路は、正常モードとバーストモードのときのリード及びライトアドレスの発生経路が同一であるため、リード及びライトアドレスの発生サイクルが異なる場合は、従来のアドレス発生回路を半導体メモリ装置に適用することが困難であるという問題点があった。
【００３７】
本発明の目的は、例えば、異なるサイクル後の正常及びバーストモードの実行時にアドレスを発生し得る半導体メモリ装置のアドレス発生回路を提供することにある。
【００３８】
【課題を解決するための手段】
本発明に係る半導体メモリ装置のアドレス発生回路は、例えば、０サイクル後のリードアドレス及び所定サイクル後のライトアドレスを発生するために、上位ビットのリードアドレスを発生する上位ビットリードアドレス発生手段と、所定サイクルだけ遅延された上位ビットのライトアドレスを発生する上位ビットライトアドレス発生手段と、下位ビットの正常/バーストモード時のリードアドレスを発生する下位ビットリードアドレス発生手段と、所定サイクルだけ遅延された下位ビットの正常/バーストモード時のライトアドレスを発生する下位ビットライトアドレス発生手段と、前記アドレス発生手段のアドレス発生を制御する制御手段とを具備することを特徴とする。
【００３９】
本発明に係る半導体メモリ装置のアドレス発生回路は、例えば、０サイクル後のライトアドレスと所定サイクル後のリードアドレスを発生するために、所定サイクルだけ遅延された上位ビットのリードアドレスを発生する上位ビットリードアドレス発生手段と、上位ビットのライトアドレスを発生する上位ビットライトアドレス発生手段と、所定サイクルだけ遅延された下位ビットの正常/バーストモード時のリードアドレスを発生する下位ビットリードアドレス発生手段と、下位ビットの正常/バーストモード時のライトアドレスを発生する下位ビットライトアドレス発生手段と、前記アドレス発生手段のアドレス発生を制御する制御手段とを具備することを特徴とする。
【００４０】
本発明に係る半導体メモリ装置のアドレス発生回路は、例えば、所定サイクル後のライトアドレスと所定サイクル後のリードアドレスを発生するために、所定サイクルだけ遅延された上位ビットリードアドレスを発生する上位ビットリードアドレス発生手段と、所定サイクルだけ遅延された上位ビットライトアドレスを発生する上位ビットライトアドレス発生手段と、所定サイクルだけ遅延された下位ビット正常/バーストリードアドレスを発生する下位ビットリードアドレス発生手段と、所定サイクルだけ遅延された下位ビット正常/バーストライトアドレスを発生する下位ビットライトアドレス発生手段と、前記アドレス発生手段のアドレス発生を制御する制御手段とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について説明する。
【００４２】
図１は、本発明の好適な実施の形態に係る半導体メモリ装置のアドレス発生回路の構成を示すブロック図である。このアドレス発生回路は、アドレスバッファ40,52、マルチプレクサ42,44,48,56,62,68、シフトレジスタ46,64、クロックバッファ58、ラッチ50,68及び制御回路70で構成されている。図１に示す構成は、０サイクル後のリード及びｎサイクル後のライトアドレス発生回路を示す。
【００４３】
以下、このアドレス発生回路の各部の機能を説明する。
【００４４】
アドレスバッファ40,52は、外部から入力されるアドレス(XA(n,...,3))、(XA(2,1))をバッファリングしてそれぞれアドレス(AB(n,...3))、(AB(2,1))として出力する。マルチプレクサ42,54は、クロック信号KINに応じて、バッファリングされたアドレス(AB(n,..,3))、(AB(2,1))をそれぞれ選択して出力する。
【００４５】
制御回路70は、反転チップ選択信号CSB、リード/ライト制御信号GWB、正常/バーストモード制御信号ADVBを入力して、外部入力制御信号KEXT、リード入力選択信号PEXTrd、バーストリード入力選択信号PBURSTrd、バースト継続制御信号KBURST、及びリード/ライト制御信号PRD,PWEを発生する。
シフトレジスタ46は、制御信号PWEに応じて、マルチプレクサ42の出力信号AAB(n,...,3)をｎサイクルだけシフトさせて出力する。カウンタ60は、外部入力制御信号KEXTに応じて、マルチプレクサ54の出力信号AAB(2,1)を信号CAB(2,1)として出力し、バースト継続制御信号KBURSTに応じて、バースト開始アドレスの値を増加させた信号を信号CAB(2,1)として出力する。
【００４６】
マルチプレクサ44は、リード制御信号PRDに応じて、マルチプレクサ42の出力信号AAB(n,...,3)を出力する。マルチプレクサ48は、ライト制御信号PWEに応じて、シフトレジスタ46の出力信号を出力する。ラッチ50は、マルチプレクサ44又は48から出力される信号をラッチする。マルチプレクサ56は、リード入力選択信号PEXTrdに応じて、マルチプレクサ54から出力される信号AAB(2,1)を出力する。マルチプレクサ62は、外部バーストリード入力選択信号PBRUSTrdに応じて。カウンタ60から出力されるバーストアドレスを出力する。
【００４７】
シフトレジスタ64は、ライト制御信号PWEに応じてカウンタ60の出力信号をシフトさせて出力する。マルチプレクサ66は、ライト制御信号PWEに応じて、シフトレジスタ64の出力信号を出力する。ラッチ68は、マルチプレクサ56,62,66から出力される信号をラッチして出力する。マルチプレクサ44,48の出力信号は、出力結合(wired OR)されてラッチ50に伝送される。マルチプレクサ56,62,66の出力信号も同様に出力結合されてラッチ68に伝送される。
【００４８】
図２は、図１に示す制御回路70の構成例を示す回路図である。この制御回路70は、PMOSトランジスタP1,P2、NMOSトランジスタN1,N2、インバーターI1〜I13、NORゲートNOR1〜NOR5、及びNANDゲートNAND1〜NAND11で構成されている。  正常モード時のリード及びライトアドレスの発生を説明する。この場合、正常モードの上位ビットアドレスを発生させるために正常／バーストモード制御信号ADVBが"ロー"レベルに、反転チップ選択信号CSBが"ロー"レベルに遷移する。そして、PMOSトランジスタP2は"ロー"レベルの正常/バーストモード制御信号ADVBに応じてオンされ、"ロー"レベルのクロック信号KINに応じてPMOSトランジスタP1がオンされて"ハイ"レベルの信号LOADを発生する。インバーターI2,I3は、信号LOADをラッチして出力する。
【００４９】
インバーターI4は、信号LOADを反転させて"ロー"レベルの信号ADVを出力する。NANDゲートNAND1とインバーターI5は、"ロー"レベルの信号ADVに応じて"ロー"レベルのバースト継続制御信号KBURSTを出力する。即ち、正常モード時は、バースト継続制御信号KBURSTは"ロー"レベルに固定される。
【００５０】
インバーターI6は、チップ選択信号CSを反転して"ロー"レベルの信号を出力する。NORゲートNOR1は、"ロー"レベルのインバーターI6の出力信号及び"ロー"レベルの信号ADVに応じて"ハイ"レベルの信号を出力する。NANDゲートNAND2とインバーターI7は、クロック信号KINを外部入力制御信号KEXTとして発生する。
【００５１】
NANDゲートNAND3は、"ハイ"レベルのチップ選択信号CSと"ハイ"レベルの信号LOADとの論理積の反転を演算して"ロー"レベルの信号EXTBを出力する。インバーターI8は、"ロー"レベルの信号を反転させて"ハイ"レベルの信号EXTを出力する。NORゲートNOR2は、ライト時は"ハイ"レベルのライトイネーブル信号WEに応じて"ロー"レベルの信号を出力し、リード時は"ロー"レベルのライトイネーブル信号WEと"ロー"レベルの信号EXTBとの論理和の反転を演算して"ハイ"レベルの信号を出力する。NANDゲートNAND4とインバーターI9は、ライト時は"ロー"レベルのNORゲートNOR2の出力信号に応じて"ロー"レベルの信号PEXTrdを発生し、リード時はクロック信号KINに応じて遷移するリード入力選択信号PEXTrdを出力する。
【００５２】
選択信号SELの発生回路に関しては図示していないが、選択信号SELは"ハイ"レベルのチップ選択信号CSと"ハイ"レベルの信号EXTの発生時に"ハイ"レベルにイネーブルされる。NANDゲートNAND5は、ライト時は、"ロー"レベルのリードイネーブル信号REと、"ハイ"レベルの選択信号SELを反転させた"ロー"レベルのインバーターI10の出力信号に応じて、"ハイ"レベルの信号を出力し、リード時は、"ハイ"レベルのリードイネーブル信号REに応じて"ロー"レベルの信号を出力する。NORゲートNOR3は、ライト時は、"ハイ"レベルのNANDゲートNAND5の出力信号に応じて"ロー"レベルの信号を出力し、リード時は、"ハイ"レベルの信号LOADに応じて"ロー"レベルの信号を出力する。NANDゲートNAND6とインバーターI11は、リード及びライト時に"ロー"レベルの信号を入力して"ロー"レベルのバーストリード入力選択信号PBURSTrdを発生する。
【００５３】
NANDゲートNAND7は、ライト時は"ハイ"レベルのライトイネーブル信号WEと"ハイ"レベルの信号EXTとの論理積の反転を演算して"ロー"レベルの信号を出力し、リード時は、"ロー"レベルのライトイネーブル信号WEと"ハイ"レベルの信号EXTとの論理積の反転を演算して"ハイ"レベルの信号を出力する。NORゲートNOR4は、ライト時は、"ハイ"レベルの選択信号SELと"ロー"レベルのリードイネーブル信号REとの論理和の反転を演算して"ロー"レベルの信号を出力し、リード時は、"ハイ"レベルの選択信号SELと"ハイ"レベルのリードイネーブル信号REとの論理和の反転を演算して"ロー"レベルの信号を出力する。NANDゲートNAND8は、ライト時とリード時は、"ロー"レベルのNORゲートNOR4の出力信号と"ハイ"レベルの信号ADVとの論理積の反転を演算して"ハイ"レベルの信号を出力する。NANDゲートNAND9は、ライト時は、"ロー"レベルのNANDゲートNAND7の出力信号と"ハイ"レベルのNANDゲートNAND8の出力信号との論理積の反転を演算して"ハイ"レベルの信号を出力し、リード時は、共に"ハイ"レベルのNANDゲートNAND7及び8の出力信号の論理積の反転を演算して"ロー"レベルの信号を発生する。NANDゲートNAND10とインバーターI12は、ライト時は、クロック信号KINに応じてライト制御信号PWEを出力し、リード時は、"ロー"レベルのライト制御信号PWEを出力する。
【００５４】
NORゲートNOR5は、ライト時は、"ハイ"レベルのライトイネーブル信号WEと"ロー"レベルの信号EXTBとの論理和の反転を演算して"ロー"レベルの信号を出力し、リード時は、"ロー"レベルのライトイネーブル信号WEと"ロー"レベルの信号EXTBとの論理和を演算して"ハイ"レベルの信号を出力する。NANDゲートNAND11とインバーターI13は、ライト時は、"ロー"レベルの信号を出力し、リード時は、クロック信号KINに応じてリード制御信号PRDを出力する。
【００５５】
次いで、バーストモード時のリード及びライトアドレスの発生を説明する。
【００５６】
バーストモードは、バースト開始アドレスの入力時とバースト継続アドレスの発生時に分けて説明することができる。
【００５７】
まず、バースト開始アドレスの入力時の動作を説明する。
【００５８】
バースト開始アドレスの入力時は、正常/バーストモード制御信号ADVBが"ロー"レベルに、反転チップ選択信号CSBが"ロー"レベルに遷移する。従って、バースト開始リードアドレス及びライトアドレスの発生時の制御信号は、正常モード時のリードアドレス及びライトアドレスの発生時の制御信号の発生と同一である。
【００５９】
バースト継続アドレス発生時は、反転チップ選択信号CSB及びリード/ライト制御信号GWBの状態に拘らず、正常/バーストモード制御信号ADVBが"ハイ"レベルに遷移すると、NMOSトランジスタN1がオンされ、"ロー"レベルのクロック信号KINに応じてNMOSトランジスタN2がオンされて"ロー"レベルの信号LOADが出力される。インバーターI4は、信号LOADを反転して"ハイ"レベルの信号を発生する。NANDゲートNAND1とインバーターI5は、クロック信号KINに応じて遷移するバースト継続制御信号KBURSTを発生する。
【００６０】
即ち、バースト継続アドレス発生時は、信号LOADが"ロー"レベルに遷移し、信号ADVBが"ハイ"レベルに遷移する。
【００６１】
NORゲートNOR1の出力信号は"ロー"レベルとなる。NANDゲートNAND2とインバーターI7は、クロック信号KINに拘らず"ロー"レベルの信号を出力する。NANDゲートNAND3は、"ロー"レベルの信号LOADに応じて"ハイ"レベルの信号EXTBを出力する。インバーターI8、は"ロー"レベルの信号EXTを出力する。NORゲートNOR2は、"ハイ"レベルの信号EXTBに応じて"ロー"レベルの信号を出力する。NANDゲートNAND4とインバーターI9は、クロック信号KINに拘らず"ロー"レベルの信号PEXTrdを発生する。
【００６２】
選択信号SELは、バースト開始アドレスの発生時は"ハイ"レベルとなり、バースト継続アドレスの発生時は"ロー"レベルとなる。従って、インバーターI10は、バースト継続アドレスの発生時は"ロー"レベルの選択信号SELを反転して"ハイ"レベルの信号を出力する。NANDゲートNAND5は、ライト時は、"ロー"レベルのリードイネーブル信号REと"ハイ"レベルのインバーターI10の出力信号との論理積の反転を演算して"ハイ"レベルの信号を出力し、リード時は、"ハイ"レベルのリードイネーブル信号REと"ハイ"レベルのインバーターI10の出力信号との論理積の反転を演算して"ロー"レベルの信号を発生する。
【００６３】
NORゲートNOR3は、ライト時は、"ロー"レベルの信号LOADと"ハイ"レベルのNANDゲートNAND5の出力信号との論理和の反転を演算して"ロー"レベルの信号を出力し、リード時は、"ロー"レベルの信号LOADと"ロー"レベルのNANDゲートNAND5の出力信号との論理和の反転を演算して"ハイ"レベルの信号を出力する。NANDゲートNAND6とインバーターI11は、ライト時は、"ロー"レベルの信号を出力し、リード時は、クロック信号KINに応じて遷移するバーストリード入力選択信号PBURSTrdを出力する。
【００６４】
NANDゲートNAND7は、ライト時は、"ハイ"レベルのライトイネーブル信号WEと"ロー"レベルの信号EXTとの論理積の反転を演算して"ハイ"レベルの信号を出力し、リード時は、"ロー"レベルのライトイネーブル信号WEと"ロー"レベルの信号EXTとの論理積の反転を演算して"ハイ"レベルの信号を出力する。
【００６５】
NORゲートNOR4は、ライト時は、"ロー"レベルのリードイネーブル信号REと"ロー"レベルの選択信号SELとの論理和の反転を演算して"ハイ"レベルの信号を出力し、リード時は、"ハイ"レベルのリードイネーブル信号REと"ロー"レベルの選択信号SELとの論理和の反転を演算して"ロー"レベルの信号を出力する。NANDゲートNAND8は、ライト時は、"ハイ"レベルのNORゲートNOR4の出力信号と"ハイ"レベルの信号ADVとの論理積の反転を演算して"ロー"レベルの信号を出力し、リード時は、"ロー"レベルのNORゲートNOR4の出力信号と"ハイ"レベルの信号ADVとの論理積の反転を演算して"ハイ"レベルの信号を出力する。
【００６６】
NANDゲートNAND9は、ライト時は、"ハイ"レベルのNANDゲートNAND7の出力信号と"ロー"レベルのNANDゲートNAND8の出力信号との論理積の反転を演算して"ハイ"レベルの信号を出力し、リード時は、"ハイ"レベルのNANDゲートNAND7の出力信号と"ハイ"レベルのNANDゲートNAND8の出力信号との論理積の反転を演算して"ロー"レベルの信号を出力する。NANDゲートNAND10とインバーターI12は、ライト時は、クロック信号KINに応じて遷移するライト制御信号PWEを出力し、リード時は、"ロー"レベルの信号を出力する。
【００６７】
NORゲートNOR5は、ライト時は、"ロー"レベルの信号を出力し、リード時は、"ハイ"レベルの信号を出力する。NANDゲートNAND11とインバーターI13は、ライト時は、"ロー"レベルの信号を出力し、リード時は、クロック信号KINに応じてリード制御信号PRDを出力する。
【００６８】
即ち、この制御回路70は、正常モードにおいては、リード動作時は、クロック信号KINに応じて外部入力制御信号KEXT、リード制御信号PRD、及びリード入力選択信号PEXTrdを出力し、ライト動作時は、クロック信号KINに応じて外部入力制御信号KEXT、ライト制御信号PWEを出力する。また、この制御回路70は、バーストモードにおいては、バス開始アドレスの入力時は、正常モード時と同様にリード及びライト制御信号を出力し、バースト継続ライトアドレスの発生時は、バースト継続制御信号KBURST及びライト制御信号PWEを出力し、バースト継続リードアドレスの発生時は、バースト継続制御信号KBURST、リード制御信号RPD、及びバーストリード入力選択信号PBURSTrdを出力する。
【００６９】
図３は、図１に示すシフトレジスタの構成例を示す回路図である。このシフトレジスタは、インバーターI14〜I35、PMOSトランジスタP3〜P12、NMOSトランジスタN3〜N12、及びCMOS伝送ゲートC1〜C6で構成されている。
【００７０】
インバーターI14〜I28,I35、CMOS伝送ゲートC1〜C6、PMOSトランジスタP9〜P12、及びNMOSトランジスタN9〜N12からなる回路は、図２に示すシフトレジスタ64の構成例であり、インバーターI29、PMOSトランジスタP3,P4、及びNMOSトランジスタN3,N4からなる回路は、図２に示すマルチプレクサ56の構成例であり、インバーターI30、PMOSトランジスタP5,P6及びNMOSトランジスタN5,N6からなる回路は、マルチプレクサ62の構成例であり、インバーターI31、PMOSトランジスタP7,P8、及びNMOSトランジスタN7,N8からなる回路は、マルチプレクサ66の構成例である。
【００７１】
以下、図３に示した各ブロックの動作を説明する。
【００７２】
制御回路70から"ロー"レベルのライト制御信号PWEが入力されると、PMOSトランジスタP9,P10がオンされ、これによりNMOSトランジスタN12がオンされて"ロー"レベルの信号がインバーターI35に供給される。インバーターI35は、"ロー"レベルの信号を反転させて"ハイ"レベルの信号PWRITEBを出力する。
【００７３】
一方、制御回路70から"ハイ"レベルのライト制御信号PWEが入力されると、NMOSトランジスタN10がオンされ、これによりPMOSトランジスタP11,P12がオンされて"ハイ"レベルの信号がインバーターI35に供給される。インバーターI35は、"ハイ"レベルの信号を反転させて"ロー"レベルの信号PWRITEBを出力する。このような方法により、シフトレジスタ64を制御するための制御信号を発生する。
【００７４】
CMOS伝送ゲートC1は、"ロー"レベルの信号PWRITEBに応じてカウンタ60の出力信号CAB(2,1)を伝送する。インバーターI15,I16で構成されたラッチは、CMOS伝送ゲートC1の出力信号をラッチする。CMOS伝送ゲートC2は、"ハイ"レベルの信号PWRITEBに応じてインバーターI15,I16で構成されたラッチにラッチされた信号を伝送する。インバーターI18,I19で構成されたラッチは、CMOS伝送ゲートC2の出力信号をラッチする。CMOS伝送ゲートC3は、"ロー"レベルの信号PWRITEBに応じてインバーターI18,I19で構成されたラッチにラッチされた信号を伝送する。インバーターI22,I23で構成されたラッチは、CMOS伝送ゲートC3の出力信号をラッチする。CMOS伝送ゲートC4は、"ハイ"レベルの信号に応じてインバーターI22,I23で構成されたラッチにラッチされた信号を伝送する。インバーターI24,I25で構成されたラッチは、CMOS伝送ゲートC4の出力信号をラッチする。そして、CMOS伝送ゲートC6は、１サイクル後及び２サイクル後のライト制御信号FTに応じて、インバーターI18,I19にラッチされたデータをCMOS伝送ゲートC5の出力端に伝送する。インバーターI27,I28は、CMOS伝送ゲートC5の出力信号をバッファリングする。
【００７５】
マルチプレクサ56は、"ハイ"レベルのリード入力選択信号PEXTrdに応じてPMOSトランジスタP3及びNMOSトランジスタN4がオンされてマルチプレクサ54の出力信号AAB(2,1)を反転させて出力する。  マルチプレクサ62は、"ハイ"レベルのバーストリード入力選択信号PBURSTrdに応じてPMOSトランジスタP5及びNMOSトランジスタN6がオンされてカウンタ60の出力信号CAB(2,1)を反転させて出力する。
【００７６】
マルチプレクサ66は、"ハイ"レベルのライト制御信号PWEに応じてPMOSトランジスタP7及びNMOSトランジスタN8がオンされてシフトレジスタ64の出力信号を反転させて出力する。
【００７７】
インバーターI32,33で構成されたラッチとインバーターI34は、マルチプレクサ56,62,66の出力信号をラッチして出力信号IA(2,1)として出力する。
【００７８】
図４は、図１に示すアドレス発生回路のバーストモード時の動作を説明するための動作タイミング図である。このタイミング図では、１番目のサイクルから４番目のサイクルまでがバーストライトアドレス発生動作であり、5番目のサイクルから８番目のサイクルまでがバーストリードアドレス発生動作であり、０サイクル後にリードアドレスを発生し及び２サイクル後にライトアドレスを発生する例を示している。
【００７９】
以下、図４を用いてバーストアドレス発生動作を説明する。なお、図４に示すタイミング図に示されている制御信号関しては、制御回路70について説明した通りである。以下、サイクル毎に本発明の好適な実施の形態に係るアドレス発生回路の動作を説明する。
【００８０】
１番目のサイクルIにおいて、正常/バーストモード制御信号ADVBが"ロー"レベル、反転チップ選択信号CSBが"ロー"レベル、リード/ライト制御信号GWBが"ロー"レベルであると、外部入力制御信号KEXTが"ハイ"レベルとなり、ライト制御信号PWEが"ハイ"レベルとなる。
【００８１】
マルチプレクサ42,54は、バッファリングされたクロック信号KINに応じて、バッファリングされたアドレス(AB(n,...,3)、(AB(2,1))をそれぞれ出力する。カウンタ60は、制御信号KEXTに応じて、マルチプレクサ54の出力アドレスAAB(2,1)をアドレスCAB(2,1)として出力する。アドレスCAB(2,1)として出力されるアドレスは、図４において、WCAB0と記されている。
【００８２】
２番目のサイクルIIから４番目のサイクルIVまででは、バースト継続ライトアドレスの発生動作が実行される。このとき、制御回路70から出力されるバースト継続制御信号KBURSTとライト制御信号PWEは、クロック信号KINに応じて遷移し、リード制御信号PRD、リード入力選択信号PEXTrd、及びバーストリード入力選択信号PBURSTrdは、"ロー"レベルに固定される。
【００８３】
２番目のサイクルIIにおいて、カウンタ60は、バースト継続制御信号KBURSTに応じて計数動作を実行して、バースト継続アドレス”WCAB0+1”を発生する。シフトレジスタ46は、ライト制御信号PWEに応じて、AAB(n,・・・,3)を２サイクルだけシフト（遅延）させたアドレス”SAAB0”を出力する。そして、シフトレジスタ64は、ライト制御信号PWEに応じて、アドレス”WCAB0”を２サイクルだけシフト（遅延）させたアドレスSCAB0を出力する。
【００８４】
３番目のサイクルIIIでは、シフトレジスタ46は、アドレス”SAAB0”をそのまま維持し、マルチプレクサ48は、ライト制御信号PWEに応じてアドレス”WBAB0”を出力する。ラッチ50は、マルチプレクサ48の出力信号”WBAB0”をアドレス”WIA0”として出力する。また、カウンタ60は、バースト継続制御信号KBURSTに応じて計数動作を実行してバースト継続アドレス”WCAB0+2”を発生する。また、シフトレジスタ64は、ライト制御信号PWEに応じてアドレス”WCAB0+1”を２サイクルだけシフトさせたアドレス”SCAB0+1”を出力する。マルチプレクサ66は、ライト制御信号PWEに応じてアドレスWBAB0を出力する。ラッチ68は、マルチプレクサ66の出力信号をアドレスWIA0を出力する。
【００８５】
４番目のサイクルIVでは、ラッチ50は、前のサイクルでラッチされたアドレスWIA0をそのまま維持する。カウンタ60は、バースト継続制御信号KBURSTに応じて計数動作を実行してバースト継続アドレス”WCAB0+3”を発生する。シフトレジスタ64は、ライト制御信号PWEに応じて、カウンタ60の出力アドレス”WCAB0+2”を２サイクルだけシフトさせたアドレス”SCAB0+2”を出力する。マルチプレクサ66は、ライト制御信号PWEに応じて、アドレス”WBAB0+1”を出力する。ラッチ68は、マルチプレクサ66の出力信号をアドレス”WIA0+1”として出力する。
【００８６】
即ち、バースト継続モードの間は、上位n-2ビットのアドレスは固定され、下位２ビットのアドレスのみが変化させながら出力される。
【００８７】
５番目のサイクルVから８番目のサイクルVIIIまでは、バーストリード時の動作を説明するためのものである。
【００８８】
５番目のサイクルVでは、制御回路70は、"ハイ"レベルの外部入力制御信号KEXT、リード制御信号PRD、外部リード入力選択信号PEXTrd、並びに"ロー"レベルのバースト継続制御信号KBURST及びライト制御信号PWEを出力する。
【００８９】
アドレスバッファ40,52は、外部からのバースト開始リードアドレスXA(n,...,2)、(XA(2,1)をバッファリングしてアドレスAB(n,...,3)、AB(2,1)をそれぞれ発生する。マルチプレクサ42,54は、バッファリングされたクロック信号KINに応じて、バッファされたアドレスAB(n,...,3)、AB(2,1)をそれぞれ出力する。
【００９０】
マルチプレクサ44は、リード制御信号PRDに応じて、マルチプレクサ42の出力アドレス”AAB1”をアドレス”RBAB1”として出力し、マルチプレクサ56は、リード入力選択信号PEXTrdに応じて、マルチプレクサ54の出力アドレス”AAB1”をアドレス”RBAB1”として出力する。ラッチ50,68は、マルチプレクサ44,56の出力アドレス”RBAB1”をそれぞれラッチしてバーストリード開始アドレスRIA1を発生する。カウンタ60は、外部入力制御信号KEXTに応じて、マルチプレクサ54の出力アドレス”AAB1”をアドレス”RCAB1”として発生する。
【００９１】
６番目のサイクルVIから８番目のサイクルVIIIまでは、バースト継続リードアドレスの発生動作を実行する。このとき、制御回路70は、クロック信号KINに応じて遷移するバースト継続制御信号KBURST、リード制御信号PRD及びバーストリード入力選択信号PBURSTrdを発生し、"ロー"レベルの外部入力制御信号KEXT、外部リード入力選択信号PEXTrd及びライト制御信号PWEを発生する。
【００９２】
６番目のサイクルVIでは、ラッチ50は、前のサイクルでラッチされたアドレス”RIA1”をそのまま出力する。カウンタ60は、バースト継続制御信号KBURSTに応じて計数してバースト継続アドレス”RCAB1+1”を発生する。マルチプレクサ62は、バーストリード入力選択信号PBURSTrdによりイネーブルされてカウンタ60の出力信号”RCAB1+1”をアドレス”RBAB1+1”として出力する。ラッチ68は、マルチプレクサ62の出力信号をラッチしてアドレス”RIA1+1”を出力する。
【００９３】
７番目のサイクルVIIは、ラッチ50は、ラッチされたアドレス”RIA1”をそのまま出力する。カウンタ60は、バースト継続制御信号KBURSTに応じて計数動作を実行してバースト継続アドレス”RCAB1+2”を発生する。マルチプレクサ62は、バーストリード入力選択信号PBURSTrdによりイネーブルされてカウンタ60の出力信号”RCAB1+2”をアドレス”RBAB1+2”として出力する。ラッチ68は、マルチプレクサ62の出力信号をラッチしてアドレス”RIA1+2”として出力する。
【００９４】
８番目のサイクルVIIIでは、ラッチ50は、ラッチされたアドレス”RIA1”をそのまま出力する。カウンタ60は、バースト継続制御信号KBURSTに応じて計数動作を実行してバースト継続アドレス”RCAB1+3”を発生する。マルチプレクサ62は、バーストリード入力選択信号PBURSTrdによりイネーブルされてカウンタ60の出力信号”RCAB1+3”をアドレス”RCAB1+3”として出力する。ラッチ68は、マルチプレクサ62の出力信号をラッチしてアドレス”RIA1+3”として出力する。
【００９５】
ここで、４番目のサイクルまでにシフトレジスタ64に貯蔵されたアドレス”SCAB0+2”,”SCAB0+3”は、次のライト命令が印加されると、ライト制御信号PWEに応じてマルチプレクサ66及びラッチ68を通じて、順に”WIA0+2”、”WIA0+3”として出力される。なお、図４には、この動作は示されていない。
【００９６】
図４のタイミング図に示す例では、ライトアドレスは2サイクルだけ遅延されて出力され、リードアドレスは0サイクル後に出力される。
【００９７】
図５は、図１に示すアドレス発生回路の正常モード時の動作を説明するための動作タイミング図であって、正常モード時は、チップ選択信号CSBと正常/バーストモード制御信号ADVBは、"ロー"レベルに固定される。
【００９８】
以下、図５を用いて正常モード時のアドレスの発生動作を説明する。
【００９９】
１番目のサイクルIから４番目のサイクルIVまででは、ライトアドレスの発生動作が示されている。
【０１００】
１番目のサイクルIから４番目のサイクルIVまでの動作は同一である。制御回路70は、クロック信号KINに応じて遷移する外部入力制御信号KEXTとライト制御信号PWEを発生する。
【０１０１】
１番目のサイクルIでは、マルチプレクサ42は、バッファリングされたクロック信号KINに応じて、アドレスバッファ40によりバッファリングされたアドレスをアドレス”AAB0”として出力する。シフトレジスタ46は、ライト制御信号PWEに応じてマルチプレクサ42の出力信号をラッチする。マルチプレクサ54は、バッファリングされたクロック信号KINに応じて、アドレスバッファ52によりバッファリングされたアドレスをアドレス”AAB0”として出力する。カウンタ60は、外部入力制御信号KEXTに応じてアドレス”AAB0”をアドレス”CAB0”として出力する。
【０１０２】
２番目のサイクルIIでは、マルチプレクサ42は、バッファリングされたクロック信号KINに応じて、アドレスバッファ40によりバッファリングされたアドレスをアドレス”AAB1”として出力する。シフトレジスタ46は、ライト制御信号PWEに応じて、アドレス”AAB1”をラッチすると共にアドレス”AAB0”をアドレス”SAAB0”として出力する。マルチプレクサ54は、バッファリングされたクロック信号KINに応じて、アドレスバッファ52によりバッファリングされたアドレスをアドレス”AAB1”として出力する。カウンタ60は、外部入力制御信号KEXTに応じて、マルチプレクサ54の出力信号をアドレス”CAB1”として出力する。シフトレジスタ64は、ライト制御信号PWEに応じて、アドレス”CAB1”をラッチすると共に前のサイクルでラッチしたアドレス”CAB0”をアドレス”SAAB0”として出力する。
【０１０３】
３番目のサイクルIIIでは、マルチプレクサ42は、アドレスバッファ40によりバッファリングされたアドレスをアドレス”AAB2”として出力する。マルチプレクサ54は、アドレスバッファ52によりバッファリングされたアドレスをアドレス”AAB2”として出力する。シフトレジスタ46は、マルチプレクサ42から出力されるアドレス”AAB2”をラッチすると共に前のサイクルでラッチしたアドレス”SAAB1”を出力する。マルチプレクサ48は、ライト制御信号PWEに応じて、シフトレジスタ46の出力信号”SAAB0”をアドレス”WBAB0”として出力する。カウンタ60は、外部入力制御信号KEXTに応じて、マルチプレクサ54の出力信号”AAB2”をアドレス”CAB2”として出力する。シフトレジスタ64は、アドレス”CAB2”をラッチすると共に前のサイクルでラッチしたアドレス”CAB1”をアドレス”SAAB1”として出力する。マルチプレクサ66は、ライト制御信号PWEに応じて、シフトレジスタ64の出力信号”SAAB0”をアドレス”WBAB0”として発生する。ラッチ50,68は、マルチプレクサ48,66の出力信号をアドレス”WIA0”として出力する。
【０１０４】
４番目のサイクルIVでは、マルチプレクサ42は、アドレスバッファ40によりバッファリングされたアドレスをアドレス”AAB3”として出力する。マルチプレクサ54は、アドレスバッファ52によりバッファリングされたアドレスをアドレス”AAB3”として出力する。シフトレジスタ46は、マルチプレクサ42から出力されるアドレス”AAB3”をラッチすると共に前のサイクルでラッチしたアドレス”SAAB1”をそのまま出力する。マルチプレクサ48は、ライト制御信号PWEに応じて、シフトレジスタ46の出力信号”SAAB1”をアドレス”WBAB1”として出力する。カウンタ60は、外部入力制御信号KEXTに応じて、マルチプレクサ54の出力信号”AAB3”をアドレス”CAB3”として出力する。シフトレジスタ64は、アドレス”CAB3”をラッチすると共に前のサイクルでラッチしたアドレス”CAB2”をアドレス”SCAB2”として出力する。マルチプレクサ66は、ライト制御信号PWEに応じて、シフトレジスタ64の出力信号”SCAB1”をアドレス”WBAB1”として出力する。ラッチ50,68は、マルチプレクサ48,66の出力信号をアドレス”WIA1”として出力する。
【０１０５】
そして、シフトレジスタ46,64にラッチされたアドレスCAB2,CAB3は、次のライトサイクルでライト制御信号PWEに応じて出力される。
【０１０６】
５番目のサイクルVから８番目のサイクルVIIIまでの動作は同一である。制御回路70は、クロック信号KINに応じて遷移する外部入力制御信号KEXT及びリード制御信号PRD、並びに外部リード入力制御信号PEXTrdを出力する。
【０１０７】
５番目のサイクルVでは、マルチプレクサ44は、マルチプレクサ42を通じて出力されるアドレス”AAB4”をリード制御信号PRDに応じてアドレス”RBAB4”として出力する。ラッチ50は、アドレス”RBAB4”をラッチしてアドレス”RIA4”として出力する。そして、マルチプレクサ56は、マルチプレクサ54を通じて出力されるアドレス”AAB4”をリード入力選択信号PEXTrdに応じてアドレス”RBAB4”として出力する。ラッチ68は、アドレス”RBAB4”をラッチしてアドレス”RIA4”として出力する。
【０１０８】
６番目のサイクルVIから８番目のサイクルVIIIまでは５番目のサイクルVと同一の動作を行ってリードアドレスRIA5,RIA6,RIA7を発生する。
【０１０９】
上述のように、バーストライト動作時は、２サイクル後にライトアドレスを発生し、バーストリード動作時は、０サイクル後にリードアドレスを発生する。
【０１１０】
図６は、本発明の他の好適な実施の形態に係るアドレス発生回路の構成を示すブロックである。このアドレス発生回路は、図１に示すアドレス発生回路からシフトレジスタ46とカウンタ60を除去し、マルチプレクサ42とマルチプレクサ44との間にシフトレジスタ80を追加し、マルチプレクサ54とマルチプレクサ56との間にカウンタ82とシフトレジスタ84を追加した構成を有する。なお、図６において、図１に示す回路の構成要素と同一の構成要素には同一の符号を付し、追加されたシフトレジスタ80,84及びカウンタ82は、図１に示すシフトレジスタ46及びカウンタ60と同一の構成を有するが、配置位置が異なるため、異なる符号を付している。
【０１１１】
図６に示すアドレス発生回路の構成は、０サイクル後にライトアドレスを発生し、ｎサイクル後にリードアドレスを発生する構成例である。
【０１１２】
図６に示すアドレス発生回路における正常モード及びバーストモード時のリード及びライトアドレスの発生経路を説明する。
【０１１３】
正常モード時のリードアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ80、マルチプレクサ44及びラッチ50を通じて上位n-2ビットのアドレスが出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ84、マルチプレクサ56、及びラッチ68を通じて下位２ビットのアドレスが出力される。
【０１１４】
正常モード時のライトアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、マルチプレクサ48及びラッチ50を通じて上位n-2ビットのアドレスが出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、マルチプレクサ62及びラッチ68を通じて下位２ビットのアドレスが出力される。
【０１１５】
バーストモード時のリードアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ80、マルチプレクサ44及びラッチ50を通じて上位n-2ビットのアドレスがラッチされて出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ84、マルチプレクサ56、及びラッチ68を通じて下位２ビットのバースト開始アドレスが出力され、カウンタ82、シフトレジスタ84、マルチプレクサ62及びラッチ68を通じて下位２ビットのバースト継続アドレスが出力される。
【０１１６】
バーストモード時のライトアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、マルチプレクサ48及びラッチ50を通じてバースト開始アドレスがラッチされて出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、マルチプレクサ66及びラッチ68を通じてバースト開始アドレスが出力され、カウンタ82、マルチプレクサ66及びラッチ68を通じてバースト継続アドレスが出力される。
【０１１７】
図７は、本発明更に他の実施の形態に係るアドレス発生回路の構成を示すブロック図である。このアドレス発生回路は、図１の構成に示すマルチプレクサ42とマルチプレクサ44の間にシフトレジスタ80を追加し、マルチプレクサ54とマルチプレクサ56との間にカウンタ82とシフトレジスタ84を追加し、カウンタ60を除去した構成を有する。図７において、図１及び図６に示す回路の構成要素と同一の構成要素には同一の符号を付している。
【０１１８】
図７に示すアドレス発生回路の構成は、ｎサイクル後にライトアドレスを発生し、ｎサイクル後にリードアドレスを発生する構成例である。
【０１１９】
以下、図７に示すアドレス発生回路における正常モード及びバーストモード時のリード及びライトアドレスの発生経路を説明する。
【０１２０】
正常モード時のリードアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ80、マルチプレクサ44及びラッチ50を通じて上位n-2ビットのアドレスが出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ84、マルチプレクサ56及びラッチ68を通じて下位２ビットのアドレスが出力される。
【０１２１】
正常モード時のライトアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ46、マルチプレクサ48及びラッチ50を通じて上位n-2ビットのアドレスが出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ64、マルチプレクサ66及びラッチ68を通じて下位２ビットのアドレスが出力される。
【０１２２】
バーストモード時のリードアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ80、マルチプレクサ44及びラッチ50を通じて上位n-2ビットのアドレスがラッチされて出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ84、マルチプレクサ56、及びラッチ68を通じて下位２ビットのバースト開始アドレスが出力され、カウンタ82、シフトレジスタ84、マルチプレクサ62及びラッチ68を通じて下位２ビットのバースト継続アドレスが出力される。
【０１２３】
バーストモード時のライトアドレスの発生経路を説明すると、アドレスバッファ40、マルチプレクサ42、シフトレジスタ46、マルチプレクサ48及びラッチを通じてバースト開始アドレスがラッチされて出力され、アドレスバッファ52、マルチプレクサ54、カウンタ82、シフトレジスタ64、マルチプレクサ66、及びラッチ68を通じてバースト開始アドレスが出力され、カウンタ82、シフトレジスタ64、マルチプレクサ66及びラッチ68を通じてバースト継続アドレスが出力される。
この実施の形態に係るアドレス発生回路によれば、ライトアドレスの発生経路とリードアドレスの発生経路とを別個に設けることにより互いに異なるサイクル後にリード及びライト動作を行う半導体メモリ装置を構成することができる。
【０１２４】
【発明の効果】
本発明に係るアドレス発生回路によれば、例えば、リード及びライトアドレスの発生経路を別個に設けることにより、互いに異なるサイクル後のリード及びライト動作を行う半導体メモリ装置を構成することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るアドレス発生回路の構成を示すブロック図である。
【図２】図１に示す制御回路の具体的な構成例に係る回路図である。
【図３】図１に示すシフトレジスタ及びマルチプレクサ具体的な構成例に係る回路図である。
【図４】図１に示すアドレス発生回路のバーストモード時の動作タイミング図である。
【図５】図１に示すアドレス発生回路の正常モード時の動作タイミング図である。
【図６】本発明の他の好適な実施の形態に係る半導体メモリ装置のアドレス発生回路の構成を示すブロック図である。
【図７】本発明の更に他の好適な実施の形態に係る半導体メモリ装置のアドレス発生回路の構成を示すブロック図である。
【図８】従来の半導体メモリ装置のアドレス発生回路の構成を示すブロック図である。
【図９】図８に示すアドレス発生回路のバーストモード時の動作タイミング図である。
【図１０】図８に示すアドレス発生回路の正常モード時の動作タイミング図である。
【図１】
0003964585.tif 000002
【図２】
0003964585.tif 000003
【図３】
0003964585.tif 000004
【図４】
0003964585.tif 000005
【図５】
0003964585.tif 000006
【図６】
0003964585.tif 000007
【図７】
0003964585.tif 000008
【図８】
0003964585.tif 000009
【図９】
0003964585.tif 000010
【図１０】
0003964585.tif 000011