(57)【特許請求の範囲】
【請求項１】
ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器であって、前記メモリ・セルがそこに接続された「ビット」線と「ビットＢ」線とを有するセンス増幅器において、
差動増幅器の形態に接続され、メモリ・セルの状態を検知するため前記「ビット」線および「ビットＢ」線にそれぞれ接続された制御電極を有する第１および第２のトランジスタと、
オフセット誤差を持ち、読出し位相の間メモリ・セルの状態を表示する差動出力を与える差動増幅器の形態に接続された各々が制御電極を有する第３および第４のトランジスタと、
前記第３および第４のトランジスタの制御電極と基準電位間にそれぞれ接続された第１および第２のコンデンサと、
前記「ビット」線および「ビットＢ」線が読出されていない無効化位相において、前記オフセット誤差を表わす電圧を前記第１および第２のコンデンサへ接続するフィードバック回路と、
前記読出し位相と無効化位相中の動作に対して前記第１、第２、第３および第４のトランジスタにバイアスを課すバイアス回路と
を備え、
前記第３のトランジスタが前記第１のトランジスタと並列に接続され、前記第４のトランジスタが前記第２のトランジスタと並列に接続される
センス増幅器。
【請求項２】
前記フィードバック回路が、前記差動出力の１つと前記第１のコンデンサとの間に接続された第５のトランジスタと、
前記差動出力の他方と前記第２のコンデンサとの間に接続された第６のトランジスタと、前記無効化位相において前記第５と第６のトランジスタをオンに切換え、かつ前記読出し位相において前記第５と第６のトランジスタをオフに切換える制御回路と
を含む請求項１記載のセンス増幅器。
【請求項３】
事前充電位相において前記「ビット」線および「ビットＢ」線を等しい電圧に事前充電するため該「ビット」線および「ビットＢ」線に接続されたビット線等化回路を更に備える請求項１記載のセンス増幅器。
【請求項４】
前記無効化位相と前記事前充電位相とが同時である請求項３記載のセンス増幅器。
【請求項５】
ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器であって、該メモリ・セルがそこに接続された「ビット」線および「ビットＢ」線を有する該センス増幅器において、
差動増幅器の形態で接続され、それぞれがドレーンとゲートとを有し、前記メモリ・セルの状態を検知するため、該ゲートが前記「ビット」線および「ビットＢ」線にそれぞれ接続された第１および第２のトランジスタと、
前記第１および第２のトランジスタとそれぞれ並列に接続され、それぞれがドレーンとゲートを有し、前記第１と第３のトランジスタのドレーンが第１の差動出力を構成し、前記第２と第４のトランジスタのドレーンが第２の差動出力を構成し、前記第１および第２の差動出力が読出し位相におけるメモリ・セルの状態を表示する第３および第４のトランジスタと、
前記第３および第４のトランジスタのゲートと基準電位との間に接続された第１および第２のコンデンサと、
前記「ビット」線および「ビットＢ」線が読出し中でない無効化位相において、前記第１および第２の差動出力を前記第３および第４のトランジスタのゲートにそれぞれ接続するフィードバック回路と、
前記読出し位相と前記無効化位相中の動作に対して、前記第１、第２、第３および第４のトランジスタにバイアスを課すバイアス回路と
を備えるセンス増幅器。
【請求項６】
前記フィードバック回路が、前記第１の差動出力と前記第３のトランジスタのゲートとの間に接続された第５のトランジスタと、前記第２の差動出力と前記第４のトランジスタのゲートとの間に接続された第６のトランジスタと、前記無効化位相において前記第５と第６のトランジスタをオンに切換え、かつ前記読出し位相において前記第５と第６のトランジスタをオフに切換える制御回路とを含む請求項５記載のセンス増幅器。
【発明の詳細な説明】
発明の分野
本発明は、ランダム・アクセス・メモリに対するセンス増幅器（ｓｅｎｓｅａｍｐｌｉｆｉｅｒ）に関し、特に、フィードバック手法を用いるオフセット誤差の無効化を行うセンス増幅器に関する。
発明の背景
典型的なランダム・アクセス・メモリ（ＲＡＭ）は、メモリ・セルの行および列のアレイを含んでいる。メモリ・セルの行は、ワード線を付勢することによりアクセスされる。各列におけるメモリ・セルは、「ビット」線および反転ビット（「ビットＢ」）線によりセンス増幅器に接続される。メモリの読出しアクセス中、センス増幅器がアクティブなワード線を持つメモリ・セルの状態を決定する。このメモリは、ワード線に沿って各メモリ・セルごとにセンス増幅器を含む。別の形態では、２組以上の「ビット」線および「ビットＢ」線がセンス増幅器に対してマルチプレックスされる。
ＲＡＭの主パラメータの１つは、そのアクセス時間である。メモリ・セルに対するアクセス時間は、ワード線を付勢する時間、メモリ・セルから「ビット」線および「ビットＢ」線への信号を転送する時間、およびセンス増幅器による「ビット」線および「ビットＢ」線を検知する時間を含む幾つかの成分の和である。典型的な４メガビットの１００ＭＨｚＲＡＭにおいて、アクティブな「ビット」線における電圧変化は典型的に約１００ミリボルトであり、約３０ミリボルト／ナノ秒の速度で「ビット」線および「ビットＢ」線に電位が生じる。このため、「ビット」線および「ビットＢ」線に１００ミリボルトを生じるには、アクセス時間の３０％を表わす約３ナノ秒が要求される。センス増幅器は、典型的に、１０〜２０ミリボルト程度のオフセット誤差を持つ差動増幅器として構成される。「ビット」線の電位はセンス増幅器を切換えるためにはこのオフセット誤差を克服しなければならないから、アクセス時間は、メモリ・セルの状態の１つに対して増加される。アクセス時間の残りは、行デコーダおよびワード線の付勢により占められ、この両者は典型的に、低い抵抗値の相互接続金属のストラッピング（ｓｔｒａｐｐｉｎｇ）の使用により、そして（または）チップのセグメンテーションにより低減される。
ビット線がより高速な検知のため供給電圧の半分に予め荷電される高速ＤＲＡＭが、Ｐ．Ｇｉｌｌｉｎｇｈａｍ等により「ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ」、１９９１年８月、第２６巻、第８部、１１７１〜１１７５ページに開示されている。センス増幅器のオフセットがビット線に記憶されるＤＲＡＭの形態は、Ｔ．Ｓｕｇｉｂａｙａｓｈｉ等により「ＩＳＳＣＣ９５  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ」１９９５年２月１７日、２５４および２５５ページに記載されている。
発明の概要
本発明によれば、ランダム・アクセス・メモリのメモリ・セルの状態を決定するためのセンス増幅器が提供される。メモリ・セルは、これに接続された「ビット」線および「ビットＢ」線を有する。このセンス増幅器は、差動増幅器の形態に接続された第１および第２のトランジスタを含んでいる。第１および第２のトランジスタは、メモリ・セルの状態を検知するため「ビット」線および「ビットＢ」線にそれぞれ接続された制御電極を有する。センス増幅器は更に、差動増幅器形態で接続された第３および第４のトランジスタを含んでいる。差動増幅器の形態は、オフセット誤差を有し、かつ読出し位相でメモリ・セルの状態を表示するための第１および第２の差動出力を提供する。このセンス増幅器は更に、第３および第４のトランジスタの制御電極間にそれぞれ接続された第１および第２のコンデンサと、「ビット」線および「ビットＢ」線が読出されていない無効化位相における第１および第２のコンデンサに対してオフセット誤差を表わす電圧を接続するフィードバック回路と、読出し位相と無効化位相において動作するよう第１、第２、第３および第４のトランジスタをバイアスするバイアス回路とを含んでいる。
第１および第２の実施の形態において、第３のトランジスタがカスコード形態で第１のトランジスタと直列に接続され、第４のトランジスタがカスコード形態で第２のトランジスタと直列に接続されている。第１および第３のトランジスタの位置は交換でき、第２および第４のトランジスタの位置はカスコード形態で交換できる。第３の実施の形態において、第３のトランジスタが第１のトランジスタと並列に接続され、第４のトランジスタは第２のトランジスタと並列に接続されている。
このフィードバック回路は、第１の差動出力と第３のトランジスタのゲートとの間に接続された第５のトランジスタと、第２の差動出力と第４のトランジスタのゲートとの間に接続された第６のトランジスタと、無効化位相において第５および第６のトランジスタをオンに切換え、かつ読出し位相において第５および第６のトランジスタをオフに切換える制御回路とを含む。
このセンス増幅器は更に、事前充電位相において「ビット」線および「ビットＢ」線を等しい電圧に予め充電するため「ビット」線および「ビットＢ」線に接続されるビット線等化回路を含むことが望ましい。前記無効化位相と事前充電位相とは同時であることが望ましい。ピーク電流は、必要に応じて、ＲＡＭにおける各センス増幅器またはセンス増幅器のグループを異なる時点で分散されるように無効化することによって低減される。
【図面の簡単な説明】
本発明を更によく理解するために、参考のため本文に援用される添付図面を参照する。
図１は、本発明のセンス増幅器の組込みに適するランダム・アクセス・メモリの概略図、
図２は、本発明によるセンス増幅器の第１の実施の形態の概略図、
図３は、図２のセンス増幅器と関連する制御信号のタイミング図、
図４は、本発明のセンス増幅器の第２の実施の形態の概略図、および
図５は、本発明のセンス増幅器の第３の実施の形態の概略図である。
詳細な説明
本発明の組込みに適するランダム・アクセス・メモリ（ＲＡＭ）１０の一例の部分ブロック図が略図的に図１に示される。メモリ・セル１４、１６、１８、２０などが、行および列のアレイに配列されている。典型的なＲＡＭは、多数のメモリ・セルを含んでいる。各行におけるメモリ・セルは、ワード線に接続される。このため、例えば、メモリ・セル１４、１６はワード線２４に接続され、メモリ・セル１８、２０はワード線２６に接続される。行のデコーダ３０が、読出しあるいは書込み中に、ワード線の１つを付勢する。各列におけるメモリ・セルは、「ビット」線および反転ビット（ビットＢ）線に接続される。このため、例えば、メモリ・セル１４、１８は、「ビット」線３２と「ビットＢ」線３４とに接続される。ビット線３２と「ビットＢ」線３４とは、センス増幅器４０に接続される。このセンス増幅器は、「ビット」線および「ビットＢ」線における電位を検知し、アクティブなワード線を持つメモリ・セルの状態を表わす出力を提供する。このため、例えば、ワード線２４がアクティブである時、センス増幅器４０がメモリ・セル１４の状態を表わす出力を与える。別の形態においては、２組以上のビット線が、列デコーダの制御下でセンス増幅器にマルチプレックスされる。ランダム・アクセス・メモリが種々の異なる形態を持つことが理解される。本発明は、メモリ・セルの状態を検知するためメモリ・セルに接続された「ビット」線および「ビットＢ」線を有するＲＡＭに適用することができる。本発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に特に適用可能である。
本発明によるセンス増幅器の第１の実施の形態の概略図が図２に示される。
「ビット」線５０と「ビットＢ」線５２とが、メモリ・セルアレイ中のメモリ・セル５４に選択的に接続される。「ビット」線５０は、トランジスタ５６のゲートに接続され、「ビットＢ」線５２はトランジスタ５８のゲートに接続される。トランジスタ５６および５８のソースは、差動増幅器の形態でノード６０に接続される。このノード６０は、バイアス・トランジスタ６２を介して接地される。トランジスタ５６のドレーンは、カスコード形態でトランジスタ６６のソースに接続される。トランジスタ５８のドレーンは、カスコード形態でトランジスタ６８のソースに接続される。トランジスタ６６のドレーンは、バイアス・トランジスタ７０を介して電源電圧ＶＤＤに接続される。トランジスタ６８のドレーンは、バイアス・トランジスタ７２を介して電源電圧ＶＤＤに接続される。トランジスタ５６、５８、６２、６６、６８、７０および７２は、差動増幅器を構成している。この増幅器の差動出力ＯＵＴＢおよびＯＵＴは、トランジスタ６６および６８のドレーンにそれぞれ現れる。差動出力ＯＵＴおよびＯＵＴＢは、典型的に、要求される負荷駆動能力を提供するセンス増幅器の第２段７４に接続される。トランジスタ６２、７０および７２は、動作中に差動増幅器のトランジスタ５６、５８、６６および６８にバイアスを課すバイアス回路を構成する。図２の形態においては、トランジスタ５６、５８、６２、６６および６８はＮタイプのＭＯＳトランジスタであり、トランジスタ７０、７２はＰタイプのＭＯＳトランジスタである。
当技術において周知のように、差動増幅器は、プロセスの変動、エージング、温度変動、などによるオフセット誤差を有する。エージングを補償することにより、実地信頼性は改善される。典型的なオフセット誤差は、１０〜２０ミリボルト程度である。ＲＡＭに対するセンス増幅器の関連では、オフセット誤差は、閾値の逸脱として現れる。即ち、メモリ・セルの状態「１」を検知するための閾値電圧は、メモリ・セルの状態「０」を検知するための閾値電圧とは異なる。このオフセット誤差はメモリ・セルの１および０の状態に対して異なるアクセス時間を生じるが、これはメモリ・セルの状態に従って差動増幅器の閾値レベルに異なる時点で達するためである。
本発明によれば、センス増幅器は、オフセット誤差を自動的に無効化する回路を含んでいる。コンデンサ８０は、トランジスタ６６のゲートと接地の如き基準電位との間に接続される。コンデンサ８２は、トランジスタ６８のゲートと接地の如き基準電位との間に接続される。トランジスタ８４は、トランジスタ６６のドレーンに接続されたソースと、トランジスタ６６のゲートとコンデンサ８０とに接続されたドレーンとを有する。トランジスタ８６は、トランジスタ６８のドレーンに接続されたソースと、トランジスタ６８のゲートとコンデンサ８２とに接続されたドレーンとを有する。トランジスタ８４、８６は、メモリ・セル５４が読出されていない時動作のナル位相（ｎｕｌｌｉｈｇ  ｐｈａｓｅ  ｏｆ  ｏｐｅｒａｔｉｏｎ）において、センス増幅器の各差動出力をコンデンサ８０、８２に接続する電子的に制御されるスイッチとして機能する。トランジスタ８４、８６は、ＰタイプのＭＯＳトランジスタである。以下に述べるように、トランジスタ８４、８６およびコンデンサ８０、８２は、カスコード・トランジスタ６６、６８と関連して、センス増幅器におけるオフセット誤差の無効化を行う。
センス増幅器は、「ビット」線５０と「ビットＢ」線５２とに接続されるビット線等化回路９０を含むことが望ましい。トランジスタ９２は、事前充電電圧ＶＰと「ビット」線５０との間に接続されている。トランジスタ９４は、事前充電電圧ＶＰと「ビットＢ」線５２との間に接続されている。トランジスタ９６は、「ビット」線５０と「ビットＢ」線５２との間に接続されている。トランジスタ９２、９４および９６はＰタイプのＭＯＳトランジスタでよく、その各々は事前充電動作相においてアクティブである反転された可能化（ＥＮ  Ｂ）制御信号を受取る。制御信号がアクティブである時、トランジスタ９２、９４および９６がターンオンされる。事前充電相においては、「ビット」線５０および「ビットＢ」線５２は事前充電電圧ＶＰに接続され、かつ相互に接続される。望ましい実施形態においては、事前充電電圧ＶＰは、電源電圧ＶＤＤの半分である。このため、例えば、電源電圧ＶDDが５．０ボルトである時、事前充電電圧ＶＰは２．５ボルトである。
図２のセンス増幅器の動作のための典型的なタイミング信号が、図３に示される。オフセット誤差無効化回路におけるトランジスタ８４、８６のゲートと、ビット線等化回路９０におけるトランジスタ９２、９４のゲートとに、ＥＮ  Ｂ制御信号が印加される。このＥＮ  Ｂ制御信号は、ＲＡＭの動作を制御する制御回路９８により生成される。ＥＮ  Ｂ信号がローである時、メモリ・セル５４に接続されたワード線は不動作状態にされてメモリ・セルの読出しを禁止する。ＥＮ  Ｂ信号がローである時、ビット線等化回路のトランジスタ９２、９４、９６はオンに切換えられ、「ビット」線５０および「ビットＢ」線５２を事前充電電圧ＶＰに予め充電させる。
更に、トランジスタ８４および８６は、ＥＮ  Ｂ信号がローである時は、オンに切換えられる。トランジスタ８４は、トランジスタ６６のドレーンにおける電圧をコンデンサ８０へ印加し、トランジスタ８６は、トランジスタ６８のドレーンにおける電圧をコンデンサ８２へ印加する。「ビット」線５０および「ビットＢ」線５２におけるセンス増幅器に対する入力がビット線等化回路９０の付勢により等価であるので、トランジスタ６８、６６のドレーンにおける差動出力ＯＵＴおよびＯＵＴ  Ｂがセンス増幅器のオフセット誤差を表わす。この差動出力は、トランジスタ８４、８６によって、それぞれコンデンサ８０、８２と、トランジスタ６６、６８のゲートとに接続される。
フィードバック装置が、前記オフセット誤差を無効化させる。特に、オフセット誤差が出力電圧をその公称値より高くするならば、この高い電圧はトランジスタ６８のゲートへ印加されて、別の電流をトランジスタ６８へ流れさせ、出力電圧のその公称値への低下を生じる。反対に、出力電圧がその公称値より低ければ、この低い電圧はトランジスタ６８のゲートへ印加されて、トランジスタ６８に流れる電流の低下と、当該出力電圧のその公称値への上昇とを生じる。トランジスタ６６、８４およびコンデンサ８０を含む無効化回路（ｎｕｌｌｉｎｇ  ｃｉｒｃｕｉｔ）は、同じように動作する。ＥＮ  Ｂ制御信号がメモリ・セルの読出し中にハイの状態に不活化されると、トランジスタ８４、８６がオフに切換えられ、要求されるフィードバック電圧がコンデンサ８０、８２に蓄えられる。コンデンサ８０、８２に蓄えられた電圧は、メモリ・セル５４の読出し中にトランジスタ６６、６８のゲートへ印加され、これによりオフセット誤差を実質的に無効化する。
図３に示されるように、メモリ・セル５４に接続されたワード線は、ＥＮ  Ｂ制御信号にオーバーラップしない時間中は、アクティブなハイ状態にある。ワード線がアクティブである読出し動作相においては、コンデンサ８０、８２はオフセット誤差を無効化するために適当な電圧に止まり、トランジスタ８４、８６はオフのままである。「ビット」線５０および「ビットＢ」線５２の事前充電と、オフセット誤差の無効化とは、図２および図３の実施の形態におけるＥＮ  Ｂ制御信号のアクティブ状態の間は、同時に行われる。一例として、事前充電および無効化の動作は、４ミリ秒の間隔で反復することができる。コンデンサ８０、８２の値および所望のオフセット誤差無効化の精度に応じて、異なる間隔を用いることができることが理解されよう。ピーク電流は、必要に応じて、ＲＡＭにおける各センス増幅器またはセンス増幅器グループを異なる時点で分散状態に無効化することにより低減される。
コンデンサ８０、８２のキャパシタンス値は、リーク後に、閾値調整値を所望の精度以内に保持するように選択される。コンデンサ８０と８２間の１ミリボルトの差は、両方における垂下が２００ミリボルトの場合、妥当と見なされる。この精度は、トランジスタ５６、５８に対するトランジスタ６６、６８の比を変更することによって変化させることができる。キャパシタンスの最小値は、少なくとも、トランジスタ８４、８６のゲート対ドレーンの重複キャパシタンスより大きい程度であるべきである。センス増幅器の共通モード阻止特性によって、コンデンサの電圧減衰に対する不感性が与えられる。キャパシタンスの最大値は、面積の制約によって制限され、コンデンサがメモリのビット線対のピッチ以内に適合するように選定されるべきである。キャパシタンス値に対する実際範囲は、約０．１ないし１．０ピコファラッドである。しかし、他のキャパシタンス値も本発明の範囲内で使用できる。より大きなコンデンサは、より少ない頻度のリフレッシング（ｒｅｆｒｅｓｈｉｎｇ）を必要とし、このため電力を低減する。しかし、より大きなコンデンサは、より大きなチップ面積を必要として、充電により多くの時間を必要とする。
図２に示されたセンス増幅器の事例においては、電源電圧ＶＤＤが５．０ボルトであり、トランジスタ７０、７２のゲートに印加されるバイアス電圧は０ボルトである。センス増幅器は、トランジスタ６２のゲートに対する５ボルトの反転パワーダウン（ＰＤ  Ｂ）信号の印加によって動作可能状態にされる。異なるバイアス回路構成を本発明の範囲内で使用することができる。例えば、トランジスタ７０、７２は、カレント・ミラー回路で置換することができる。また、トランジスタ７０、７２は、ＰＤ  Ｂ信号により制御することができる。「ビット」線５０および「ビットＢ」線５２は、２．５ボルトの等しい電圧に予め充電されることが望ましい。センス増幅器の共通モード範囲内で、異なる事前充電電圧を用いることができる。無効化および事前充電の動作相においては、ノード６０における電圧は、典型的に１．０ボルト程度であり、出力ＯＵＴおよびＯＵＴ  Ｂにおける電圧は３．０ないし３．５ボルト程度である。読出し動作相においては、メモリ・セル５４が「ビット」線５０および「ビットＢ」線５２を約１００ミリボルトだけ差を生じさせる。トランジスタ５６、５８に印加される差電圧は、差動増幅器の利得に比例して差動出力ＯＵＴ、ＯＵＴ  Ｂを変化させる。先に述べたように、コンデンサ８０、８２に蓄えられるオフセット誤差電圧は、センス増幅器にメモリ・セル５４のいずれかの状態に対して実質的に等しい閾値を持たせる。
本発明のセンス増幅器の第２の実施の形態が、図４に示される。図２および図４における類似の要素は、同じ参照番号を持つ。メモリ・セル５４、ビット線等化回路９０、制御回路９８および第２段７４は、図示の簡素化のため図４から省かれた。図４の回路は、トランジスタ５６、６６の位置が入れ替わり、トランジスタ５８、６８の位置が入れ替わっているという点で図２の回路と異なる。このため、センス増幅器の差動出力ＯＵＴおよびＯＵＴ  Ｂが、それぞれトランジスタ５８、５６のドレーンに現れる。トランジスタ６６のドレーンはトランジスタ５６のソースに接続され、トランジスタ６８のドレーンはトランジスタ５８のソースに接続される。トランジスタ６６、６８のソースは、ノード６０に接続されている。トランジスタ８４のソースは、トランジスタ５６のドレーンに接続され、この構成が差動出力ＯＵＴ  Ｂを構成する。トランジスタ８６のソースはトランジスタ５８のドレーンに接続され、これが差動出力ＯＵＴを構成する。
図４のセンス増幅器の動作は、図２に示され先に述べたセンス増幅器の動作と実質的に同じである。差動増幅器のオフセット誤差は、トランジスタ６６、６８、８４、８６およびコンデンサ８０、８２の組合わせによって無効化される。図４の実施の形態は、やや高い事前充電電圧ＶＰ（図２参照）を「ビット」線５０と「ビットＢ」線５２とに印加させる。
本発明のセンス増幅器の第３の実施の形態が、図５に示される。図２および図５における類似の要素は同じ参照番号を有する。メモリ・セル５４、ビット線等化回路９０、制御回路９８および第２段７４は、図示の簡素化のため図５からは省かれている。図５のセンス増幅器は、トランジスタ５６、６６が並列に接続され、トランジスタ５８、６８が並列に接続される点において図２のセンス増幅器とは異なる。更に、トランジスタ５６、６６のドレーンは共に接続され、差動出力ＯＵＴ  Ｂを構成する。トランジスタ５７、６６のソースは、ノード６０に接続されている。トランジスタ５８、５８のドレーンは共に接続され、差動出力ＯＵＴを構成する。トランジスタ５８、６８のソースは、ノード６０に接続されている。トランジスタ８４は、差動出力ＯＵＴ  Ｂとトランジスタ６６のゲートとの間に接続され、トランジスタ８６は、差動出力ＯＵＴとトランジスタ６８のゲートとの間に接続されている。第３の実施の形態は、異なるレイアウトの制約の犠牲においてより高い利得を持ち、このことはセンス増幅器が、有効な面積利用のため１ビット線の対（あるいはマルチプレックスされるならば、グループ）間の間隔と整合することが必要であるならば、有利である。
図５のセンス増幅器の動作は、図２に示され先に述べたセンス増幅器の動作と実質的に同じである。図５のセンス増幅器においては、差動増幅器の各脚部における総電流が並列接続されるトランジスタ間で分割される。
先に示し述べたセンス増幅器の各々において、センス増幅器の差動出力が一部はビット線電圧により制御され、一部は差動増幅器のオフセット誤差によって制御される。オフセット誤差が無効化されるので、メモリ・セルのアクセス時間が短縮される。本発明によるオフセットの無効化は、より長いビット線を許容し、これにより所与のメモリ・サイズに対するワード線の分布度を低減する。このことは、ワード線の付勢時間を短縮し、これにより更にアクセス時間を短縮する。更に、シリコン面積を有効に利用するため他の回路ブロックに対してピッチ整合されねばならない埋設用途に対しては、行数で除した列数として定義される異なるメモリのアスペクト比を用いることができる。
本発明のセンス増幅器については、ＣＭＯＳ構成に関して記述した。本文に示したオフセット誤差無効化の技法が、例えばＢＩＣＭＯＳおよびバイポーラ技術の如き他の技法に適用できることが理解されよう。
現在本発明の望ましい実施形態と見なされるものについて示し記述したが、当業者には、請求の範囲により定義される如き本発明の範囲から逸脱することなく種々の変更および修正が可能であることが明らかであろう。
【図１】
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【図３】
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【図２】
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【図４】
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【図５】
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