(57)【特許請求の範囲】
【請求項１】
イネーブル信号に基づいて電源電圧より高いポンプ電圧を生成するためのポンプ回路と、
前記ポンプ回路のポンプ電圧による電位を充電するためのキャパシタと、
アドレス信号をデコードしてそれによるフラッシュメモリセルアレイの所定のセルのワードライン及びビットラインを選択するためのワードラインデコーダ及びビットラインデコーダと、
前記フラッシュメモリセルアレイの選択されたセルのワードライン及びビットラインに、前記キャパシタに充電された電荷による所定の電圧を印加して読み出し動作を行うようにするためのワードラインドライバ及びビットラインドライバとを含んでなり、
前記ポンプ回路は、前記イネーブル信号に基づいて駆動され、ポンプ電圧に基づいて変化する周期の信号を出力するためのオシレータと、
前記イネーブル信号及び前記オシレータの出力信号に基づいてポンピング動作を行って電源電圧より高電圧の前記ポンプ電圧を出力するためのポジティブチャージポンプ回路と、
前記ポジティブチャージポンプ回路の前記ポンプ電圧を分配するための分配手段と、
前記オシレータの出力信号の立ち上りエッジを感知して一定の時間遅延させた信号を出力するためのエッジトリガと、
前記エッジトリガの出力信号に基づいて基準電圧を発生させるための基準電圧発生器と、
前記エッジトリガの出力信号に基づいて前記基準電圧と前記分配手段により分配された分配電圧とを比較するための差動増幅器と、
前記差動増幅器の出力信号に基づいて前記ポンプ電圧による電荷を前記キャパシタに充電させるためのスイッチング手段とを含んでなることを特徴とするフラッシュメモリ装置。
【請求項２】
前記イネーブル信号はステンバイモード、読み出しモード及び電源電圧がセットアップされるときに発生する信号であることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
前記差動増幅器は、前記基準電圧が前記分配電圧より大きい場合にはロー状態の信号を出力し、前記基準電圧が前記分配電圧より小さい場合にはハイ状態の信号を出力することを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項４】
前記スイッチング手段はＰＭＯＳトランジスタであることを特徴とする請求項１記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ装置に関し、特に、ステンバイモード、読み出しモード及び電源電圧がセットアップされる際に発生するイネーブル信号によってポンプ回路が駆動されるようにし、その出力電圧を用いて大容量のキャパシタを充電させ、読み出しモードでキャパシタに充電された電荷による電圧をワードラインドライバ及びビットラインドライバに印加することにより、ワードラインローディングによる読み出し速度の低下を改善することが可能なフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ装置の所定のセルを読み出すためには、セルのワードラインに一定の電圧以上が印加されなければならない。現在開発中の１.８Ｖの電源電圧で動作するフラッシュメモリ装置のセルを読み出すためには、４Ｖの電圧が印加されなければならない。
【０００３】
図１は従来のフラッシュメモリセルアレイの所定のセルを読み出すためのブースト回路を用いたフラッシュメモリ装置のブロック図であり、その構成を説明すると、次の通りである。アドレス遷移検出信号ＡＴＤによって駆動されるブースト回路１１は、電源電圧より高いブースト電圧を出力する。ワードラインデコーダ１２はアドレス信号をデコードしてフラッシュメモリセルアレイ１６の所定のセルのワードラインを選択する。ワードラインドライバ１３はワードラインデコーダ１２のデコード信号に基づいて選択されたセルのワードラインにブースト回路１１からのブースト電圧を印加する。一方、ビットラインドライバ１４は外部の電圧に基づいてフラッシュメモリセルアレイ１６の所定のビットラインを駆動させる。ビットラインデコーダ１５はアドレス信号をデコードしてフラッシュメモリセルアレイ１６の所定のビットラインを選択する。
【０００４】
このように構成される従来のフラッシュメモリ装置は、図２の動作波形図に示すように、アドレス信号ａｄｄが遷移すると、アドレス遷移検出回路がこれを検出してアドレス遷移検出信号ＡＴＤを出力する。このようなアドレス遷移検出信号ＡＴＤによってブースト回路１１が駆動され、電源電圧より高いブースト電圧を出力する。そして、このブースト電圧がワードラインドライバ１３を介して選択されたセルのワードラインに供給される。これにより、ワードラインが活性化される。ところで、ブースト回路１１からワードラインまでのローディング(loading)が相当大きいため、ブースト回路１１のポンピングキャパシタの大きさが相当大きくなければならないので、所望の電圧にブーストするのに相当の時間がかかる。従って、アドレス遷移検出信号ＡＴＤが出力されてから相当の遅延時間後にワードラインが活性化されるため、読み出し速度が遅くなる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、時間遅延なくワードラインを活性化させることができて、読み出し速度を向上させることが可能なフラッシュメモリ装置を提供することにある。
【０００６】
本発明の他の目的は、読み出しモードでワードラインをブーストせず、ステンバイモードと読み出しモードでブースト電圧を発生させて読み出し速度を向上させることが可能なフラッシュメモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係るフラッシュメモリ装置は、イネーブル信号に基づいて電源電圧より高いポンプ電圧を生成するためのポンプ回路と、
前記ポンプ回路のポンプ電圧による電位を充電するためのキャパシタと、
アドレス信号をデコードしてそれによるフラッシュメモリセルアレイの所定のセルのワードライン及びビットラインを選択するためのワードラインデコーダ及びビットラインデコーダと、
前記フラッシュメモリセルアレイの選択されたセルのワードライン及びビットラインに、前記キャパシタに充電された電荷による所定の電圧を印加して読み出し動作を行うようにするためのワードラインドライバ及びビットラインドライバとを含んでなり、
前記ポンプ回路は、前記イネーブル信号に基づいて駆動され、ポンプ電圧に基づいて変化する周期の信号を出力するためのオシレータと、
前記イネーブル信号及び前記オシレータの出力信号に基づいてポンピング動作を行って電源電圧より高電圧の前記ポンプ電圧を出力するためのポジティブチャージポンプ回路と、
前記ポジティブチャージポンプ回路の前記ポンプ電圧を分配するための分配手段と、
前記オシレータの出力信号の立ち上りエッジを感知して一定の時間遅延させた信号を出力するためのエッジトリガと、
前記エッジトリガの出力信号に基づいて基準電圧を発生させるための基準電圧発生器と、
前記エッジトリガの出力信号に基づいて前記基準電圧と前記分配手段により分配された分配電圧とを比較するための差動増幅器と、
前記差動増幅器の出力信号に基づいて前記ポンプ電圧による電荷を前記キャパシタに充電させるためのスイッチング手段とを含んでなることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１０】
図３は本発明に係るフラッシュメモリセルを読み出すためのフラッシュメモリ装置のブロック図で、その構成を説明すると、次のとおりである。
【００１１】
ステンバイモード、読み出しモード及び電源電圧Ｖccがセットアップされるときに発生するイネーブル信号ＥＮＡＢＬＥに基づいて、ポンプ回路１２は所定の電圧を出力する。キャパシタＣrevは読み出しモードとステンバイモードでポンプ回路２１のポンプ電圧となる出力電圧ＣＶＯＵＴによる電圧（電位）を充電してポンプ回路２１の出力電圧の電位を保持するもので、約５００ｐＦ以上の十分大きい記憶能力を持たせる。従って、ポンプ回路２１はキャパシタＣrevの漏洩程度による電荷のみ周期的に充電すれば済むので、サイズが大きくなくてもよい。ワードラインデコーダ２２はアドレス信号をデコードしてフラッシュメモリセルアレイ２６の所定のセルのワードラインを選択する。ワードラインドライバ２３はワードラインデコーダ２２のデコード信号に基づいて、キャパシタＣrevに充電された電荷によって維持される所定の電圧ＣＶＯＵＴを選択されたセルのワードラインに印加する。一方、ビットラインドライバ２４もキャパシタＣrevに充電された電荷によって維持される所定の電圧ＣＶＯＵＴに基づいてフラッシュメモリセルアレイ２６の所定のビットラインを駆動させる。ビットラインデコーダ２５はアドレス信号をデコードしてフラッシュメモリセルアレイ２６の所定のビットラインを選択する。
【００１２】
このように構成される本発明に係るフラッシュメモリ装置は、図４の動作波形図に示すように、ステンバイモード及び読み出しモードでポンプ回路２１が駆動され、キャパシタＣrevに電荷を充電して所定の電圧ＣＶＯＵＴを維持した状態でアドレス信号ａｄｄが遷移すると、アドレス遷移検出回路がこれを検出してアドレス遷移検出信号ＡＴＤを出力する。アドレス遷移信号に基づいてワードラインデコーダ２２が当該アドレスをデコードして読み出すセルを選択すると、ワードラインドライバ２３はこれを用いてキャパシタＣrevによる所定の電圧ＣＶＯＵＴを選択されたセルのワードラインに供給する。この際、ビットラインデコーダ２５によって選択されたビットラインに所定の電圧を印加する。このような動作によってアドレス遷移検出信号ＡＴＤが遷移した後、ワードラインが活性化されるのにかかる時間を減少させることができて、読み出し速度を向上させることができる。
【００１３】
図５は本発明に係る読み出しのためのフラッシュメモリ装置のポンプ回路図であり、次のように構成される。
【００１４】
ステンバイモード、読み出しモード及び電源電圧Ｖccがセットアップされるときに発生するイネーブル信号ＥＮＡＢＬＥによってオシレータ３１及びポジティブチャージポンプ回路３２が駆動される。オシレータ３１はイネーブル信号ＥＮＡＢＬＥに基づいて駆動され、ポジティブチャージポンプ回路３２からの電源電圧Ｖccよりも高電圧のポンプ電圧ＰＯＵＴによって出力信号ＯＳＣＯＵＴの周期が変化する電流制御オシレータである。ポジティブチャージポンプ回路３２はイネーブル信号ＥＮＡＢＬＥとオシレータ３１の出力信号ＯＳＣＯＵＴに基づいてポンピング動作を行ってポンプ電圧ＰＯＵＴを出力する。ポジティブチャージポンプ回路３２からのポンプ電圧ＰＯＵＴは多数のダイオードが直列接続されて構成された分配手段３５によって分配される。エッジトリガ３３はオシレータ３１の出力信号ＯＳＣＯＵＴの立ち上りエッジ(rising edge)を感知して一定の時間遅延させた出力信号ＡＭＰＥＮを出力する。基準電圧発生器３４はエッジトリガ３３の出力信号ＡＭＰＥＮに基づいて基準電圧Ｖrefを発生させる。差動増幅器３６はエッジトリガ３３の出力信号ＡＭＰＥＮに基づいて基準電圧発生器３４から発生した基準電圧Ｖrefと分配手段３５による分配電圧ＤＩＶとを比較してその結果を出力する。スイッチング手段となるＰＭＯＳトランジスタＰＭは、差動増幅器３６の出力信号に基づいて駆動されてポジティブチャージポンプ回路３２から生成されたポンプ電圧ＰＯＵＴによる電荷をキャパシタＣrevに充電させ、そのノードＮの電圧ＣＶＯＵＴを正電圧にする。
【００１５】
このように構成される本発明に係るポンプ回路の駆動方法を図６の動作タイミング図を用いて説明する。図６はイネーブル信号ＥＮＡＢＬＥがハイ状態に遷移した後、オシレータ３１の出力信号ＯＳＣＯＵＴとエッジトリガ３３の出力信号ＡＭＰＥＮの変化を示す。
【００１６】
ステンバイモード、読み出しモード及び電源電圧Ｖccがセットアップされるときに発生するイネーブル信号ＥＮＡＢＬＥがハイ状態でオシレータ３１及びポジティブチャージポンプ回路３２に印加される。オシレータ３１はイネーブル信号ＥＮＡＢＬＥに基づいて所定の幅の出力信号ＯＳＣＯＵＴを出力するが、この出力信号ＯＳＣＯＵＴはポジティブチャージポンプ回路３２から出力されたポンプ電圧ＰＯＵＴによって周期が変わる。ポジティブチャージポンプ回路３２はイネーブル信号ＥＮＡＢＬＥとオシレータ３１の出力信号ＯＳＣＯＵＴに基づいてポンピング動作を行ってポンプ電圧ＰＯＵＴを出力する。ポジティブチャージポンプ回路３２のポンプ電圧ＰＯＵＴは多数のダイオードが直列接続されて構成された分配手段３５によって分配される。一方、オシレータ３１の出力信号ＯＳＣＯＵＴを入力するエッジトリガ３３は、オシレータ３１の出力信号ＯＳＣＯＵＴの立ち上りエッジを感知して一定の時間遅延させた出力信号ＡＭＰＥＮを出力する。エッジトリガ３３の出力信号ＡＭＰＥＮに基づいて、基準電圧発生器３４は約１Ｖ程度の基準電圧Ｖrefを発生させ、差動増幅器３６は基準電圧発生器３４からの基準電圧Ｖrefと分配手段３５による分配電圧ＤＩＶとを比較する。比較結果、基準電圧Ｖrefが分配電圧ＤＩＶより大きい場合、例えば分配電圧ＤＩＶが１Ｖ以下の場合、差動増幅器３６はロー状態の信号を出力してＰＭＯＳトランジスタＰＭをターンオンさせる。これにより、ポジティブチャージポンプ回路３２から生成されたポンプ電圧ＰＯＵＴによってキャパシタＣrevを充電し、そのノードＮの電圧ＣＶＯＵＴを正電圧にする。ところが、分配電圧ＤＩＶが基準電圧Ｖrefより大きい場合、差動増幅器３６はハイ状態の信号を出力してＰＭＯＳトランジスタＰＭをターンオフさせる。これにより、キャパシタＣrevに充電された電位の電圧を維持する。
【００１７】
図７は本発明に係る読み出しのためのフラッシュメモリ装置のシミュレーション結果を示すグラフであり、ポンプ電圧ＰＯＵＴが約４.５Ｖ程度を維持し、キャパシタＣrevに充電された電荷によってそのノードＣＶＯＵＴが４Ｖの電位を維持することが分かる。この電圧は読み出しモード時にワードラインドライバとビットラインドライバに直接印加される。
【００１８】
【発明の効果】
上述したように本発明によれば、ステンバイモード、読み出しモード及び電源電圧がセットアップされるときに発生するイネーブル信号によってポンプ回路が駆動されるようにし、その出力電圧を用いて大容量のキャパシタを充電させて読み出しモードでキャパシタに充電された電荷による電圧をワードラインドライバ及びビットラインドライバに印加することにより、ワードラインローディングによる読み出し速度の低下を相当改善することができる。そして、大面積を占めるブーストポンプ回路が不要なので面積を相当減らすことができるとともに、チャージポンプ回路に含まれたエッジトリガによって電力消耗を減らすことができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルを読み出すためのブースト回路を用いたフラッシュメモリ装置のブロック図である。
【図２】従来のフラッシュメモリ装置の読み出し動作による出力波形図である。
【図３】本発明に係るフラッシュメモリセルを読み出すためのフラッシュメモリ装置のブロック図である。
【図４】本発明に係るフラッシュメモリ装置の読み出し動作による出力波形図である。
【図５】本発明に係るフラッシュメモリ装置を構成するポンプ回路図である。
【図６】本発明に係るポンプ回路の動作波形図である。
【図７】本発明に係るポンプ回路の出力及びそれによるキャパシタの充電電圧のシミュレーション結果を示すグラフである。
【符号の説明】
２１  ポンプ回路
２２  ワードラインデコーダ
３４  ワードラインドライバ
２４  ビットラインドライバ
２５  ビットラインデコーダ
２６  フラッシュメモリセルアレイ
３１  オシレータ
３２  ポジティブチャージポンプ回路
３３  エッジトリガ
３４  基準電圧発生器
３５  電圧分配手段
３６  差動増幅器
ＰＭ  ＰＭＯＳトランジスタ
Ｃrev  キャパシタ
【図１】
0003954482.tif 000002
【図２】
0003954482.tif 000003
【図３】
0003954482.tif 000004
【図４】
0003954482.tif 000005
【図５】
0003954482.tif 000006
【図６】
0003954482.tif 000007
【図７】
0003954482.tif 000008