(57)【特許請求の範囲】
【請求項１】
半導体領域と、
シャロートレンチ角部と、
前記半導体領域中に存在するチャネル領域と、
前記半導体領域中に存在するソースおよびドレイン領域と、
前記半導体領域中に前記ソースおよびドレイン領域を形成するｐｎ接合面と、
前記シャロートレンチ角部と前記ｐｎ接合面との間の前記ソース或いはドレイン領域に存在し、前記チャネル領域よりも高濃度の酸素或いは窒素を含有する転位伝播阻止領域とを具備することを特徴とする半導体装置。
【請求項２】
前記転位伝播阻止領域は、酸素濃度が１×１０１７ｃｍ−３−１×１０１８ｃｍ−３の範囲、あるいは窒素濃度が１×１０１５ｃｍ−３−１×１０１６ｃｍ−３の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を製造する方法において、前記シャロートレンチ形成後、素子領域のチャネル幅方向と垂直で基板に対して特定の俯角を持つように、酸素或いは窒素原子の注入を行うことにより、ソース或いはドレイン領域の前記シャロートレンチ角部のみに選択的に酸素原子或いは窒素原子を導入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模集積化半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高速高機能半導体装置の実現のため、これに用いられる個々の半導体素子の微細化、及びその大規模集積化に対する要求は時を追って増大している。しかしながら、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、これには様々な困難が伴う。
【０００３】
例えば、微細な半導体素子間を電気的に絶縁するための素子分離の形成は、素子の高密度集積化のために、より短い距離によって達成されなければならない。しかしながら、素子分離予定半導体基板表面を熱酸化して素子分離酸化膜を形成するＬＯＣＯＳ法では、素子分離酸化膜の周囲が素子領域に張り出す  Birds  beak 現象が起こり、実効的な素子領域を縮小し、微細な素子間分離が行えないという問題がある。
【０００４】
このため、素子分離予定領域に、素子分離に必要とされる深さの溝  Shallow  trench を形成し、しかる後に、この溝に化学気相成長法  Chemical  Vapor  Deposition （ＣＶＤ）  などをもちいてシリコン酸化膜などの絶縁物質を形成しこの溝を埋め、さらに半導体基板主平面を平坦化し素子分離を行う技術  Shallow  Trench  Isolation（ＳＴＩ）  が開発されている。
【０００５】
一方、ＭＯＳＦＥＴのチャネル長（ゲート電極の長さ）の縮小に伴いしきい値電圧が下降する短チャネル効果が知られている。この短チャネル効果では、ゲート電極の加工寸法に、しきい値電圧が大きく依存するため、加工寸法が小さくなると、わずかな加工ずれでも、目途の特性の素子を得る事が不可能となる。このため特に多数の均一な素子を必要とする半導体回路、例えばDynamic Random Access Memory（ＤＲＡＭ）の製造には、極めて不都合となる。
【０００６】
このような短チャネル効果は、ＭＯＳＦＥＴのソース及びドレイン電極部分での電界の歪みが、チャネル長の縮小に伴い、チャネル部分にまで影響を与えることに起因している。この効果を抑制するためには、チャネル部分の不純物濃度を高くすればよいことが知られているが、チャネル部分の不純物濃度を高くすると基板とソース、ドレイン電極間の電気容量が増大し素子の高速動作を阻害する。このような問題を解決するために、絶縁膜上に形成された薄いシリコン層に半導体素子を形成する技術  (Silicon  On  Insulator,  SOI)  が開発されている。
【０００７】
また短チャネル効果は、ソース及びドレインを形成するPn-junction の接合位置を半導体表面に近づける、（即ちPn-junction を”浅くする”）ことで回避することも出来る。しかし、単に、Pn- 接合を浅くすると、これにより構成されているソース、ドレイン電極の抵抗が増大し、素子を伝わる信号の高速伝達を阻害する。さらに、接合が浅いと、この部分に電気的接触を得るためのコンタクトを設けた場合、このコンタクトを構成する金属製物質が下方に拡散し接合を突き抜け、接合リークを誘起する恐れが出てくる。
この様な問題に対処するため、ソース、ドレイン電極を形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面（チャネルの形成される面）より上方に移動させ、この追加形成された表面を通じてソース、ドレインのPn-junction を形成することで、接合の位置は本来の半導体表面（チャネルの形成される面）に対しては浅く、しかし、このように新たに形成された表面に対しては深く、従って、ソース、ドレインを形成する電極部分の厚み（拡散層の厚み）は確保するという手法（Elevated source drain method) が用いられて来た。
【０００８】
【発明が解決しようとする課題】
上述した、ＳＴＩによる素子分離及びElevated  Source  Drain 構造には、以下の問題がある。
先ず、ＳＴＩ構造の素子では、Shallow  trench の埋め込みにはＣＶＤ法などによるシリコン酸化膜が用いられる。しかしながら、ＬＯＣＯＳで用いられる熱酸化膜に比べその密度が小さいため、このＣＶＤ絶縁膜はその後の熱工程で体積変化を起こしやすく、この結果Shallow  trench の一部、特に底面角部に大きな応力が集中する。この底面角部に残留する大きな応力によって、転位が頻繁に発生し、これがこの近傍に形成されている、ｐｎ接合を横切ると激しい接合リークを起こすという問題が生じる。ｐｎ接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失するという問題がある。
【０００９】
次に、Elevated  Source  Drain 構造の素子では、エピタキシャル成長技法が用いられるが、この方法は、選択成長を行う表面状態に非常に敏感である。例えば、成長直前の基板表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、ソース、ドレイン領域内に結晶構造の乱れた結晶欠陥が残留する。このような結晶構造の乱れは、転位発生の核となり、発生した転位がソース、ドレインを構成するｐｎ接合を横切ると激しい接合リークをおこすという問題が生じる。接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する問題がある。
【００１０】
本発明は、上記のような、従来技術の欠点を除去し、Shallow  trench コーナー部や追加形成されたシリコン層と基板の界面などからの転位発生を抑制し、半導体装置製造工程の歩留まりを向上させ製造コストの削減された半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＳＴＩコーナー部や加形成されたシリコン層と基板の界面などの転位の発生しやすい部位近傍のみに選択的に酸素原子や窒素原子を導入し転位の発生及びその伝播を抑制する半導体装置及びこの製造方法を提供する。
【００１２】
即ち本発明は、半導体領域と、シャロートレンチ角部と、前記半導体領域中に存在するチャネル領域と、前記半導体領域中に存在するソースおよびドレイン領域と、前記半導体領域中に前記ソースおよびドレイン領域を形成するｐｎ接合面と、前記シャロートレンチ角部と前記ｐｎ接合面との間の前記ソース或いはドレイン領域に存在し、前記チャネル領域よりも高濃度の酸素或いは窒素を含有する転位伝播阻止領域とを具備することを特徴とする半導体装置を提供する。
【００１４】
また本発明は、前記シャロートレンチ形成直後、素子領域のチャネル幅方向と垂直で基板に対して特定の俯角を持つように、酸素或いは窒素原子の注入を行うことにより、ソース或いはドレイン領域の前記シャロートレンチ角部のみに選択的に酸素原子或いは窒素原子を導入することを特徴とする半導体装置の製造方法を提供する。
【００１６】
【発明の実施の形態】
以下に本発明を詳細に説明する。
本発明によると、酸素原子或いは窒素原子が転位発生領域の近くに存在するので、酸素或いは窒素原子は転位核に積極的に取り込まれ転位核の構造を変化させ転位の移動を阻害する。よって、ＳＴＩコーナー部や形成されたシリコン層と基板の界面などの転位の発生しやすい部位近傍のみに選択的に酸素或いは窒素原子を導入することにより、発生した転位は長距離を移動することなく発生した近傍にとどまる。したがって転位が発生してもこれがｐｎ接合部分を横切らないので、素子の電気的特性に影響を及ぼさない。特に、酸素はシリコン中をすばやく拡散するので、低温の熱工程でも転位の不動化は効果的に達成される。
【００１７】
また、本発明によると、酸素原子はｐｎ接合部分などを避け選択的に導入されるので、酸素原子に由来した析出物なども接合面には形成されない。このため、酸素原子の接合にたいする電気的影響もない。よって、転位の発生しやすい部位が存在しても、高温熱処理無しに、転移による素子の電気的特性に対する影響を回避することが可能となり、半導体装置製造工程の歩留まりを向上させ製造コストの削減された半導体装置の製造方法が達成される。
【００１８】
次に、本発明によるＳＯＩウエハ上に形成された、ＳＴＩ分離されたトレンチ型ＤＲＡＭを高歩留まりに製造する工程を示す。
先ず、図１に示すように、ｎ型シリコン半導体下部基板１１００、このｎ型シリコン半導体下部基板上に形成されたシリコン酸化膜層１１０２、このシリコン酸化膜層１１０２上に形成された上部シリコン層１１０１が形成された基板を用意する。この基板上には、パッドシリコン窒化膜層１１０３が形成され、このパッドシリコン窒化膜層１１０３と上部シリコン層１１０１よりシリコン酸化膜層１１０２を貫き下部シリコン基板１１００に至るトレンチ１２０１が形成されている。
【００１９】
このトレンチ１２０１は、ＲＩＥ工程により形成され、ＣＶＤ工程、ＣＭＰ工程により、ｎ型シリコン半導体下部基板１１００内壁に形成されたキャパシタ絶縁膜１２０２、トレンチ１２０１内側を上部シリコン層１１０１表面まで埋めるノードを構成するｎ型ポリシリコン１２０３が形成され電荷蓄積用の深いトレンチ、Deep  Trench (DT) が構成されている。
【００２０】
また、ウエハ製造工程中の熱処理で上部シリコン層１１０１の酸素濃度は１０16ｃｍ-3程度にまで落ちている。ｎ型ポリシリコン層１２０３、，絶縁膜１２０２，ｎ型シリコン半導下部基板１１００はＤＲＡＭの電荷蓄積用のキャパシタを構成する。
【００２１】
次に、図２に示すように、ＳＴＩを達成するために、上記半導体主表面にLithography 工程、ＲＩＥ工程などの公知の技法のうち効果的な手法をもって、アクセス用ＭＯＳＦＥＴを形成すべき素子領域１３０１、これを囲むshallow  trench,１３１１，１３１２を形成する。
【００２２】
次に、図３に示すように、素子領域１３０１のチャネル幅方向（紙面垂直方向）と垂直で基板に対して特定の俯角を持つように調整した酸素原子のイオン注入を行う。この時アクセス用ＭＯＳＦＥＴのソース１３０２、ドレイン１３０３領域に同様に酸素原子が注入されるように、イオン注入はａ，ｂ二方向から行うことが望ましい。場合によってはドレイン１３０３領域（ノードポリシリコン１２０３に接続される側、ｂ方向）にのみ酸素原子を注入してもよい。
このとき酸素原子濃度はshallow  trench 角部１３２１，１３２２で、１×１０17ｃｍ-3−１×１０18ｃｍ-3  の範囲に調節されていることが望ましい。一般に、ＤＲＡＭの各cellのチャネル方向はお互いに平行であるのでこのような斜めイオン注入で効果的にソース１３０２、ドレイン１３０３領域のshallow  trench 角部１３２１，１３２２のみに酸素原子を導入することができる。
【００２３】
また、素子領域１３０１の上面はパッドシリコン窒化膜層１１０３で保護されているために、酸素原子はチャネル領域１３０４には導入されることはない。よって高温の熱処理を避ける事により、酸素原子の影響がチャネル部分に及ぶことなく、ソース１３０２、ドレイン１３０３領域のshallow  trench 角部１３２１，１３２２のみに限定される。このような工程はイオン注入以外、Lithography 工程のような新たな工程を何ら追加することなく実施できる。
【００２４】
次に、図４に示すように、ＣＶＤ法、ＣＭＰ法などの公知の技法のうち効果的な手法をもってshallow  trench １３１１、１３１２を例えばシリコン酸化膜のような絶縁物質１３１１．１３３２で埋めその表面をパッドシリコン窒化膜層１１０３などを利用して平坦化し、熱酸化、或いは、ＣＶＤ法などの公知の技法のうち効果的な手法をもってゲート絶縁膜１３０５、を形成する。この後、さらにＣＶＤ法、ＲＩＥ法などの公知の技法のうち効果的な手法をもってゲート電極１３０６，さらに、イオン注入、ＲＴＡ法などの公知の技法のうち効果的な手法をもってソース電極１３０７、ドレイン電極１３０８を構成する。ドレイン電極とｎ型ポリシリコン層１２０３は電気的に接続しており、Buried  Strap 構造を達成する。
【００２５】
これに引き続き、例えば、ＣＶＤ法により、低誘電率絶縁膜を層間膜として堆積した後、ソース電極へのコンタクトホールを例えば、ＲＩＥ技術により形成し、さらに、Ａｌなどの配線材料物質を推積し、必要な形状にＲＩＥ法などをもちいて配線を形成し、さらに公知の技術を用いて、配線工程、実装工程などを経て、ＳＴＩ分離されたトレンチ型ＳＯＩ−ＤＲＡＭ半導体装置を完成させる。
【００２６】
上記実施例は、ＳＯＩ基板を例に取って説明したが、これ以外に、ＨＡＩ基板、Ｅｐｉ基板に応用できる事はいうまでもない。酸素原子に変わって、窒素原子を導入してもよい。また素子分離がＬＯＣＯＳの場合にも同様な手法が適応できる。
【００２７】
次に、本発明のソース、ドレイン電極間に局所的配線を備えた  サリサイドＣＯＭＳ  型  Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程を示す。
【００２８】
先ず、図５に示すように、シリコン半導体基板１００、このシリコン半導体基板１００中に形成された、ｐ型不純物を導入された領域（p-well）１０１、ｎ型不純物を導入された領域（n-well）１０２、及びその表面に形成された浅い溝（shallow  trench ）１１１，１１２，１１３とそれを基板表面まで埋める絶縁物質、例えばシリコン酸化膜１２００、及びその表面に形成されたゲート絶縁膜２１１，２１２を有する基板を準備する。
【００２９】
この素子分離領域を備える半導体基板は、Lithography 工程、ＲＩＥ工程、ＣＶＤ（chemical  vapor  deposition ）方による絶縁膜推積、さらに、ＣＭＰ（chemical  mechanical  polishing ）方による平坦化、イオン注入技術等の、公知の技術の効果的な方法により達成できる。また、これらのゲート絶縁膜は、シリコン基板１００の表面に、５０オングストロームの薄いシリコン窒化膜１２０１を、熱窒化、あるいは、ＪＶＤ（Jet Vapor Deposition）法等の公知の技術の効果的な方法をもちいて形成後、２１１，２１２，１１１，１１２，１１３に該当する部分以外を，Lithography 法をもちいてマスク材、例えば、１００オングストロームの薄いシリコン酸化膜で覆い、露出部分を例えば、加熱されたりん酸（Ｈ3 ＰＯ4 ）溶液にさらし、選択的に除去し、さらにマスク材となる薄い酸化膜をＨＦ溶液にさらして除去することによって達成できる。この時、ゲート絶縁膜の端は、ゲート電極とこの後追加形成するべきソース、ドレイン電極との間隙に対応する領域にはいっていればよい。ゲート電極からはみ出した絶縁膜は、ゲート電極及び、ソース、ドレイン追加電極形成後に容易に除去できるからである。よって、ゲート絶縁膜をあらかじめ形成するにあたって必要なリソグラフィ工程のあわせ精度は、Source-Drain,Extension部の幅程度となり、容易に実現できる。シリコン基板１００の表面は無欠陥層（ＤＺ層）を形成するために酸素濃度は極めて小さくなっている（１０16ｃｍ-3程度）。
【００３０】
次に、図６に示すように、基板上に、一面に形成されたゲート電極構成物質３００、及び、このうち、ｎ型不純物を導入された領域３０１、ｐ型不純物を導入された領域３０２を形成する。これらのゲート電極構成物質、３００は、シリコン基板１００の表面に、基板上に、例えば、ＣＶＤ法などの、公知の技術の効果的な方法をもちいて、例えば、ポリシリコン層３００、を、例えば、２０００オングストローム堆積し、この後、Lithography 法によりマスク材、例えばPhoto-resistを形成し、領域３０１，３０２に選択的に、それぞれｎ型不純物、ｐ型不純物を選択的にイオン注入することで達成できる。イオン注入のエネルギーを調節してほぼ均一にポリシリコン層に不純物が導入される用にする。ＣＶＤ法を用いているため、エピタキシャル成長技法に求められる選択性が必要なくなる。また、この時ポリシリコン層に混入する酸素の量を極小化（１０16ｃｍ-3  以下）しておく。このため、均一で、等膜厚のシリコン層を形成することが容易となり、エピタキシャル成長技法に見られるソース、ドレイン追加形成部の膜厚のばらつきがなくなる。これにより、ソース、ドレインを形成するべき不純物を、追加形成されたシリコン表面より導入し接合を形成する場合に、目途の位置に精度よく接合を形成できる。
【００３１】
次に、図７に示すように、この後さらに、ポリシリコン上層部１０００に酸素原子を例えばイオン注入法をもちいて導入する。或いは、酸素混入量の大きいポリシリコン層をさらに堆積形成してもよい。酸素原子の導入深さは、その後熱処理で追加シリコン層−基板シリコン界面に達するが、酸素原子の析出がp/n 不純物が基板に形成するｐｎ接合面で起こらないように調節する。酸素原子は拡散は、Ｂ，Ｐに比べ速いのでこのように上部のみに酸素を導入することが望ましい。これにより、転移の核となりうる界面に酸素原子が導入され、転移の発生及びその伝播を抑制し、しかも酸素析出などによりｐｎ接合に影響を与えることはない。また、このような工程はイオン注入、或いは、ＣＶＤ工程以外、Lithography 工程のような新たな工程を何ら追加することなく実施できる。
【００３２】
次に、図８に示すように、ＲＩＥ工程を経て、それぞれ、p-well，１０１，n-well，１０２上に形成されたゲート電極３１１，３１２及び、ソース、ドレイン領域上に追加形成されたシリコン層４１１，４１２，４１３を形成する。ゲート電極３１１，３１２及び、ソース、ドレイン領域上に追加形成されたシリコン層４１１，４１２，４１３を一度に形成できるため、エピタキシャル成長技法による選択成長のような新たな工程を経ずに、Elevated Source/Drain 構造が達成できる。このため、製造コストを削減できる事に注目すべきである。また、この時、ゲート絶縁膜の端は、ゲート電極３１１，３１２と追加形成されたシリコン層４１１，４１２，４１３との間隙５１１，５１２，５１３，５１４に対応する領域に入っていればよい。追加形成されたシリコン層４１１，４１２，４１３は、素子分離領域１１１，１１２，１１３、に伸びており、ソース、ドレイン電極と半導体基板の容量を低減している。さらに、追加形成されたシリコン層４１２は、p-well，１０１，n-well，１０２領域を連結している。これによって、単なる、ソース、ドレイン電極の追加形成にとどまらず、局所的素子間配線工程が、このシリコン層により同時に形成できる。よって、新たな局所的素子配線工程が必要なくなり、製造コストを削減できる。
【００３３】
この後、この基板を熱処理して、シリコン層４１１，４１２，４１３と半導体基板、１００とが接している部分から、シリコン層４１１，４１２，４１３に導入された不純物を基板に拡散させ、拡散層６１１，６１２，６１３，６１４を形成すると同時に、ゲート電極３１１，３１２，シリコン層４１１，４１２，４１３中の導電性不純物を活性化する。この時、拡散工程を、酸素原子が追加シリコン層−基板シリコン界面には達するが、ｐｎ接合面に達しない様に調整する。転移の核となりうる界面に酸素原子が導入され、転移の発生及びその伝播を抑制し、しかもｐｎ接合には影響を与えない。このときの酸素濃度は、追加シリコン層−基板シリコン界面で、１×１０17ｃｍ−１×１０18ｃｍ-3の範囲に入っていれば好ましい。
【００３４】
次に、図９に示すように、間隙５１１，５１２，５１３，５１４に残存するゲート絶縁膜を例えば、加熱されたりん酸（Ｈ3 ＰＯ4 ）溶液により除去し、さらに、ゲート電極３１１．３１２と追加形成されたシリコン層４１１，４１２，４１３、及び、lithography 工程により形成したphoto-resistをマスクとして、間隙５１１，５１２，及び５１３，５１４にそれぞれ、ｎ型、ｐ型不純物をイオン注入する。さらに例えば、これに急速昇降御熱処理を施す事で、不純物を活性化し、Source-Drain  Extention 部、７１１，７１２，７１３，７１４を形成する。浅いSource-Drain  Extention 部の形成には、イオン注入技術の他、plasma  immersion  doping, Gas  imsersion  laser  dopong, など、公知の技術の効果的な方法により達成できることは言うまでもない。
【００３５】
次に、図１０に示すように、ＣＶＤ法により、例えばシリコン酸化膜を２０００Ａ推積し、しかる後に、ＣＭＰ法により、平坦化を施して間隙５１１，５１２，５１３，５１４を低誘電率絶縁膜８１１，８１２，８１３，８１４で充填する。この時、ゲート電極３１１，３１２及び、追加形成されたシリコン層４１１，４１２，４１３の電極の高さは一様である。よって、表面の平坦化が非常に容易になる。引き続きこの平坦化された表面に、シリコンと選択的に反応する金属、例えばＣｏを全面にスパッタ法により堆積された後、これに熱処理、例えば窒素雰囲気中、５００℃の急速熱処理（ＲＴＡ）、を施すことにより、シリコンとの接触面、即ち、ゲート電極３１１，３１２及び、追加形成されたシリコン層４１１，４１２，４１３上でシリサイド化を選択的に進行させ、未反応の金属をＨＮＯ3 などの溶液で処理し除去することにより、シリサイド層９０１，９０２，９０３，９０４，９０５，をゲート、ソース、ドレイン上に自己整合的に形成する。このようにして、サリサイド構造を実現出来る。
【００３６】
追加形成されたソース、ドレイン電極上をシリサイド化されているので、金属原子がソース、ドレイン中を拡散し、接合部分に到達しにくい。このため、接合のリークが防止できる。また、追加形成されたシリコン層４１２及び、シリサイド層９０３は局所的素子間配線形成している。
【００３７】
次に、ＣＶＤ法などにより、低誘電率絶縁膜を層間膜として堆積した後、ソース、ドレイン電極へのコンタクトホールを例えば、ＲＩＥ技術により形成し、さらに、Ａｌなどの配線材料物質を堆積、加工し、さらに公知の技術を用いて、配線工程、実装工程などを経て、ＳＴＩ分離され、局所的配線を備えた、サリサイドＣＭＯＳ型  Elevated source drain MOSFET構造を完成させる。
【００３８】
以上酸素原子の導入を例として用いたが、同様の効果は窒素原子に於いても同様に得られる。また素子分離がＬＯＣＯＳの場合にも同様な手法が適用できる。この時の窒素濃度は１×１０15ｃｍ-3−１×１０16ｃｍ-3の範囲に入っていれば好ましい。
【００３９】
【発明の効果】
本発明によれば、半導体素子構造中の転移の発生しやすい部位が存在しても、この部分とｐｎ接合面との間にあって、しかもこの間を遮断する高濃度酸素領域或いは窒素領域を形成することにより、転移の発生伝播を抑制し、転移がｐｎ接合を横切る事を阻止する。この時の酸素濃度、窒素濃度は、それぞれ１×１０17ｃｍ-3−１×１０18ｃｍ-3及び１×１０15ｃｍ-3−１×１０16ｃｍ-3の範囲に入っていれば好ましい。これにより、半導体装置製造工程の歩留まりを向上させ製造コストの削減された半導体装置の製造方法が達成される。
【００４０】
特に、shallow  trench 角部に選択的に酸素原子或いは窒素原子を導入することにより、この部分に応力が残留しても、酸素或いは窒素原子が転移核に積極的に取り込まれ転移核の構造を変化させ転移の移動を阻害する。よって発生した転移は長距離を移動することなく発生した近傍にとどまる。転移が発生してもこれがｐｎ接合部分を横切らないので電気的特性に影響を及ぼさない。
【００４１】
また、酸素或いは窒素原子はｐｎ接合部分などを避け選択的に導入されるので、酸素原子に由来した析出物なども接合面には形成されない。このため、酸素或いは窒素原子の接合にたいする電気的影響もない。
【００４２】
さらに、shallow  trench 形成直後、素子領域のチャネル幅方向と垂直で基板に対して特定の俯角を持つように調整した酸素或いは窒素原子のイオン注入により酸素或いは窒素原子の注入を行う事により、効果的にソース、ドレイン領域のshallow  trench 角部のみに酸素原子を導入することができる。また、素子領域の上面はパッド層で保護されているために、酸素或いは窒素原子はチャネル領域には導入されることはない。よってイオン注入以外、Lithography 工程のような新たな工程を何ら追加することなく実施できる。
【００４３】
あらかじめ、ゲート電極を形成すべき領域に、ゲート絶縁膜となる絶縁性の膜を形成しておき、しかる後に、シリコン層を全面に追加形成し、このシリコン層の上部に酸素或いは窒素原子を導入し、その導入深さを、その後の熱工程で、追加シリコン層−基板シリコン界面に達するが、酸素原子或いは窒素原子の析出がp/n 不純物が基板に形成するｐｎ接合面で起こらない様に調節する。
【００４４】
これにより、転移の核となりうる界面に酸素或いは窒素原子が導入され、転移の発生及びその伝播を抑制し、しかもｐｎ接合には影響を与えない。よって半導体装置製造工程の歩留まりを向上させ製造コストが削減する。
【００４５】
このような工程はイオン注入、或いは、ＣＶＤ工程以外、Lithography 工程のような新たな工程を何ら追加することなく実施できる。
加えて、ＲＩＥ（Reactive  Ion  Etching）により、ゲート電極及び、ソース、ドレイン領域上に追加形成すべきシリコン層を一度に形成できるため、エピタキシャル成長技法による選択成長のような新たな工程を経ずに、Elevated Source/Drain 構造が達成できる。このため、製造コストを削減できる。
【００４６】
また、本発明によれば、均一で、等膜厚のシリコン層を形成することが容易となり、エピタキシャル成長技法に見られるソース、ドレイン追加形成部の膜厚のばらつきがなくなる。これにより、ソース、ドレインを形成するべき不純物を、追加形成されたシリコン表面より導入し接合を形成する場合に、目途の位置に精度よく接合を形成できる。
【００４７】
追加形成されたソース、ドレイン電極は素子分離絶縁膜上に任意に設置できる。このため、半導体基板上の可形成されたソース、ドレイン電極は最小限の面積にとどめ、大部分を素子分離絶縁幕上に乗り上げさせる事により、ソース、ドレイン電極と半導体基板の容量を低減することが可能になる。このため、素子の高速動作が可能となる。この追加形成するシリコン層は、一つの素子に必ずしも対応している必要はなく、複数の素子のソース、ドレイン領域を連結するものであってもよい。これによって、単なる、ソース、ドレイン電極の追加形成にとどまらず、局所的素子間配線が、このシリコン層により同時に形成できる。よって、新たな局所的素子間配線工程が必要なくなり、製造コストを削減できる。
【図面の簡単な説明】
【図１】  ＳＯＩウエハ上に形成された、ＳＴＩ分離されたトレンチ型ＤＲＡＭを高歩留まりに製造する工程の断面図。
【図２】  ＳＯＩウエハ上に形成された、ＳＴＩ分離されたトレンチ型ＤＲＡＭを高歩留まりに製造する工程の断面図。
【図３】  ＳＯＩウエハ上に形成された、ＳＴＩ分離されたトレンチ型ＤＲＡＭを高歩留まりに製造する工程の断面図。
【図４】  ＳＯＩウエハ上に形成された、ＳＴＩ分離されたトレンチ型ＤＲＡＭを高歩留まりに製造する工程の断面図。
【図５】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【図６】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【図７】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【図８】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【図９】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【図１０】  ソース、ドレイン電極間に局所的配線を備えたサリサイドＣＭＯＳ型Elevated source drain ＭＯＳＦＥＴ構造を高歩留まりに製造する工程の断面図。
【符号の説明】
１００  半導体基板
１０１  p-well領域
１０２  n-well領域
１１１、１１２、１１３  shallow  trench  isolation
２００  素子分離絶縁酸化膜
２０１、２１１、２１２  ゲート絶縁窒化膜
３００  ポリシリコン
３０１  ｎ型ポリシリコン領域
３０２  ｐ型ポリシリコン領域
３１１  ｎ型ポリシリコンゲート電極
３１２  ｐ型ポリシリコンゲート電極
４１１、４１２、４１３、  ポリシリコン追加形成ソースドレイン電極
５１１、５１２、５１３、５１４  ゲート電極、追加形成ソースドレイン電極間に形成された間隔
６１１、６１２、６１３、６１４  ソース、ドレイン拡散層
７１１、７１２、７１３、７１４  拡張ソース、ドレイン領域
８１１、８１２、８１３、８１４  層間絶縁膜
９０１、９０２、９０３、９０４、９０５  シリサイド領域
１０００  高濃度酸素含有領域
１１００  ＳＯＩウエハｎ型シリコン下部半導体基板
１１０１  ＳＯＩウエハ上部シリコン層
１１０２  ＳＯＩウエハ絶縁シリコン酸化膜層
１１０３  パッドシリコン窒化膜
１２０１  ＤＲＡＭ電荷蓄積用Deep  Trench
１２０２  ノード絶縁膜
１２０３  ノードｎ型ポリシリコン電極
１３０１  アクセストランジスタ用素子領域
１３０２  アクセストランジスタ用ソース領域
１３０３  アクセストランジスタ用ドレイン領域
１３０４  アクセストランジスタ用チャネル領域
１３０５  アクセストランジスタ用ゲート絶縁膜
１３０６  アクセストランジスタ用ゲート電極
１３０７  アクセストランジスタ用ソース電極
１３０８  アクセストランジスタ用ドレイン電極
１３１１、１３１２  素子分離用shallow  trench
１３２１  酸素原子が導入されるソース領域shallow  trench 角部
１３２２  酸素原子が導入されるドレイン領域shallow  trench 角部
１３３１、１３３２  ＣＶＤシリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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