(57)【特許請求の範囲】
【請求項１】
複数の第１正規ワード線と複数の第１正規データ線の夫々の交点に設けられた複数の正規メモリセルを有する第１正規メモリマットと、
前記第１正規メモリマットが第1欠陥及び第2欠陥を含む場合に前記第1及び第2欠陥を救済可能とするための第１冗長線を含む冗長ブロックと、
前記第1欠陥を第１置換単位で救済するために第１不良情報を記憶可能とされる第１ロウアドレス記憶回路と、
前記第2欠陥を前記第１置換単位より小さい第２置換単位で救済するために第２不良情報を記憶可能とされる第２ロウアドレス記憶回路と、
前記第１ロウアドレス記憶回路に接続される第１入力ノードとロウアドレス情報が入力される第２入力ノードと前記第１不良情報と前記ロウアドレス情報が一致した際に第１信号を出力するための第１出力ノードとを有する第１ロウアドレス比較回路と、
前記第２ロウアドレス記憶回路に接続される第３入力ノードと前記ロウアドレス情報が入力される第４入力ノードと前記第２不良情報と前記ロウアドレス情報が一致した際に第２信号を出力するための第２出力ノードとを有する第２ロウアドレス比較回路と、
前記第１及び第２出力ノードに接続され救済信号を出力するための選択回路とを含む救済判定回路とを具備し、
前記選択回路は、
前記第１信号が入力される際に前記第1欠陥を前記第１置換単位で救済するための前記救済信号を出力し、
前記第2信号が入力される際に前記第2欠陥を前記第2置換単位で救済するため
の前記救済信号を出力し、
前記第１及び第２信号が入力される際に前記第2欠陥を前記第２置換単位で救済するための前記救済信号を出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記救済判定回路は、前記第1欠陥の第３不良情報及び第2欠陥の第4不良情報を記憶可能とされるカラムアドレス選択回路と、前記カラムアドレス記憶回路に接続される第５入力ノードとカラムアドレス情報が入力される第６入力ノードとを有するカラムアドレス比較回路を更に含み、
前記カラムアドレス比較回路は、前記救済信号を受けて前記第３又は第4不良情報と前記カラムアドレス情報を比較し一致する場合に、前記第１又は第２欠陥を救済するための信号を出力することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数の第１正規データ線に接続される入出力線と、前記複数の第１正規データ線と前記入出力線の接続状態を制御するための複数の入出力ゲートとを含む回路ブロックと、
前記複数の入出力ゲートを制御するための信号を伝達するカラム選択線とを更に具備し、
前記第１置換単位は、前記第1正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線の範囲であり、
前記第２置換単位は、前記第1正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線のうち所定数のワード線と交差する範囲であること特徴とする半導体装置。
【請求項４】
請求項２において、
複数の第２正規ワード線と複数の第２正規データ線の夫々の交点に設けられた複数の第２正規メモリセルを含む第２正規メモリマットと、
前記複数の第１正規データ線に接続される入出力線と、
前記複数の第１正規データ線と前記入出力線の接続状態を制御するための複数の第１入出力ゲートとを含む第１回路ブロックと
前記複数の第１入出力ゲートを制御するための信号を伝達するカラム選択線とを更に具備し、
前記第１回路ブロックは、前記第１正規メモリマットと前記第２正規メモリマットの間に設けられ、
前記第１置換単位は、前記複数の第１及び第２正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線の範囲であり、
前記第２置換単位は、前記複数の第１正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線のうち所定数のワード線と交差する範囲であること特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１ロウアドレス比較回路は、前記第１置換単位を前記第１又は第２正規メモリマットにおける前記カラムアドレス情報により選択されるデータ線の範囲に変更するための回路を更に含むことを特徴とする半導体装置。
【請求項６】
請求項２において、
複数の第２正規ワード線と複数の第２正規データ線の夫々の交点に設けられた複数の第２正規メモリセルを含む第２正規メモリマットと、
複数の第３正規ワード線と複数の第３正規データ線の夫々の交点に設けられた複数の第３正規メモリセルを含む第３正規メモリマットとを更に具備し、
前記複数の第１正規データ線に接続される第１入出力線と、前記複数の第１正規データ線と前記第１入出力線の接続状態を制御するための複数の第１入出力ゲートとを含む第１回路ブロックと、
前記複数の第３正規データ線に接続される第２入出力線と、前記複数の第３正規データ線と前記第２入出力線の接続状態を制御するための複数の第２入出力ゲートとを含む第２回路ブロックと、
前記複数の第１及び第２入出力ゲートを制御するための信号を伝達する複数のカラム選択線とを更に具備し、
前記第１回路ブロックは、前記第１正規メモリマットと前記第２正規メモリマットの間に設けられ、
前記第２回路ブロックは、前記第１正規メモリマットと前記第３正規メモリマットの間に設けられ、
前記第１冗長救済回路は、前記第１置換単位と同じ大きさである第３置換単位の第５不良情報を記憶するための第３ロウアドレス記憶回路を更に含み、
前記第１置換単位は、前記第１及び第２正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線の範囲であり、
前記第２置換単位は、前記第１正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線のうち所定数のワード線と交差する範囲であり、
前記第３置換単位は、前記第１及び第３正規メモリマットにおいて、前記カラムアドレス情報により選択されるデータ線の範囲であること特徴とする半導体装置。
【請求項７】
請求項２において、
前記冗長メモリブロックは、第２冗長線を更に含み、
前記第２冗長比較回路は、前記第１又は第２冗長線を選択して前記第１又は第２欠陥を救済するための回路を更に有することを特徴とする半導体装置。
【請求項８】
第１不良情報をプログラム可能な第１所定数の記憶素子と前記第１不良情報を出力するための第１出力ノードとを有する第１ロウアドレス記憶回路と、
前記第１出力ノードに接続される第１入力ノードとロウアドレス情報が入力される第２入力ノードと前記第１不良情報と前記ロウアドレス情報とを比較し一致した場合に第１信号を出力するための第２出力ノードを有する第１ロウアドレス比較回路と、
第２不良情報をプログラム可能な前記第１所定数より多い第２所定数の前記記憶素子と前記第２不良情報を出力するための第３出力ノードとを有する第２ロウアドレス記憶回路と、
前記第３出力ノードに接続される第３入力ノードと前記ロウアドレス情報が入力される第４入力ノードと前記第２不良情報と前記ロウアドレス情報とを比較し一致した場合に第２信号を出力するための第４出力ノードを有する第２ロウアドレス比較回路と、
前記第２及び第４出力ノードに接続される選択回路とを具備し、
前記選択回路は、前記第1信号が入力される際に前記第1信号を出力し、前記第2信号が入力される際に前記第2信号を出力し、前記第1及び第2信号が並列して入力される際に前記第2信号を出力することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記選択回路に接続される第５入力ノードと第３不良情報をプログラム可能な第３所定数の前記記憶素子と前記第３不良情報を出力するための第５出力ノードとを有する救済カラムアドレス選択回路と、カラムアドレス情報が入力される第６入力ノードと前記第５出力ノードに接続される第７入力ノードと前記カラムアドレス情報と前記第３不良情報が比較し第３信号を出力するための第６出力ノードを有するカラムアドレス比較回路とを更に具備することを特徴とする半導体装置。
【請求項１０】
請求項９において、
複数のワード線に交差する複数のデータ線、第１冗長データ線及び第２冗長データ線の交点に設けられた複数のメモリセルを有するメモリマットを更に具備し、
前記救済カラムアドレス選択回路は、前記第３不良情報を出力するための第７出力ノードを更に含み、前記第５又は第７出力ノードから選択して前記第３不良情報を出力し、
前記カラムアドレス比較回路は、前記第７出力ノードに接続される第８入力ノードと、前記カラムアドレス情報と前記第３不良情報を比較し第４信号を出力するための第８出力ノードとを更に含み、前記第3不良情報と前記カラムアドレス情報とが一致した場合に前記第3又は第4信号を選択して出力し、
前記第１冗長データ線は、前記カラムアドレス比較回路において前記第3不良情報と前記カラムアドレス情報が一致した際に、前記第３信号を受けて選択状態とされ、
前記第２冗長データ線は、前記カラムアドレス比較回路において前記第3不良情報と前記カラムアドレス情報が一致した際に、前記第４信号を受けて選択状態とされることを特徴とする半導体装置。
【請求項１１】
請求項１０において
前記第２信号は、相補信号として出力されることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
複数の前記メモリマットに渡って設けられ、前記複数のメモリマットごとの前記複数のデータ線に対応して設けられる複数のカラム選択線を更に具備し、
前記第１入力ノードは、前記第１所定数より一つ少ないビット数のロウアドレス信号が入力され、
前記第４入力ノードは、前記第２所定数より一つ少ないビット数のロウアドレス信号が入力され、
前記第１ロウアドレス比較回路は、前記第１所定数の記憶素子の論理状態により前記カラム選択線を一単位として比較することを特徴とする半導体装置。
【請求項１３】
請求項９において、
複数のワード線に交差する複数のデータ線、第１冗長データ線及び第２冗長データ線の交点に設けられた複数のメモリセルを夫々に有する複数のメモリマットを更に具備し、
前記第１ロウアドレス記憶回路は、前記複数のメモリマットの夫々に対応して欠陥アドレスの有無がプログラムされる複数の第１欠陥記憶回路を含み、
前記第２入力ノードは、前記複数のメモリマットの夫々に対応する複数のマット選択信号が入力されるために複数設けられ、
前記第１ロウアドレス比較回路は、前記複数の第１入力ノードの夫々と接続される複数の第１ノードと前記複数の第１ノードと同数とされる複数の第２ノードとの間に複数の第１論理的結合路を設定する第１スイッチ回路とを含む第１シフタ回路と、前記複数の第２ノードの夫々と結合される複数の第３ノードと前記複数の第３ノードより大きな数の第４ノードとの間に複数の第２論理的結合路を設定する第２スイッチ回路とを含む第２シフタ回路とを更に含み、
前記複数の第１論理的結合路は、前記複数の第１欠陥記憶回路の一つにより決定され、
前記複数の第２論理的結合路は、前記複数の第２欠陥記憶回路の一つにより決定されることを特徴とする半導体装置。
【請求項１４】
請求項９において、
複数のワード線に交差する複数のデータ線、第１冗長データ線及び第２冗長データ線の交点に設けられた複数のメモリセルを夫々に有する複数のメモリマットを更に具備し、
前記複数のメモリマットは、第１メモリマットと、第２メモリマットとを含み、
前記第２入力ノードは、前記第１メモリマットに対応する第１マット選択信号と前記第２メモリマットに対応する第２マット選択信号が入力され、
前記第１ロウアドレス記憶回路は、前記第１又は第２正規メモリマットの夫々に対応して欠陥アドレスの有無を記憶し、
前記第１ロウアドレス比較回路は、前記第１及び第２メモリマットを一つの単位として前記第1又は第２マット選択信号と比較することを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記第１ロウアドレス比較回路は、前記第１マット選択信号と前記第２マット選択信号が入力される第１論理回路と、前記第１論理回路と前記第１出力ノードに接続される第２論理回路とを含むことを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記第２所定数は、前記第４入力ノードに入力される前記ロウアドレス情報より一つ多い数であり、
前記第２ロウアドレス比較回路は、前記第２ロウアドレス記憶回路に含まれる前記第２所定数の記憶素子の論理状態により、前記複数のメモリマットの一つを一単位として比較することを特徴とする半導体装置。
【請求項１７】
請求項９において、
複数のワード線に交差する複数のデータ線、第１冗長データ線及び第２冗長データ線の交点に設けられた複数のメモリセルを夫々に有する複数のメモリマットと、
第３不良情報がプログラムされる前記第１所定数の記憶素子と前記第３不良情報を出力するための第７出力ノードとを有する第３ロウアドレス記憶回路と、
前記第７出力ノードに接続される第８入力ノードと前記ロウアドレス情報が入力される第９入力ノードと前記第３不良情報と前記ロウアドレス情報とを比較し一致した際に第３信号を出力するための第８出力ノードを有する第３ロウアドレス比較回路とを更に具備し、
前記複数のメモリマットは、第１メモリマットと、第２メモリマットと、第３メモリマットと、を含み、
前記第２入力ノード及び第９入力ノードは、前記第１から第３メモリマットのうち一つを選択するためのマット選択信号が入力され、
前記第１ロウアドレス比較回路は、前記第１及び第２メモリマットを一つの単位として前記マット選択信号と比較し、
前記第３ロウアドレス比較回路は、前記第２及び第３メモリマットを一つの単位として前記マット選択信号と比較することを特徴とする半導体装置。
【請求項１８】
請求項８において、
前記選択回路は、前記第１信号及び前記第２信号が並列して入力される際に、前記第１信号の出力を止める回路を有することを特徴とする半導体装置。
【請求項１９】
請求項８において、
前記記憶素子は、第１論理状態を初期値として記憶し、プログラムされることにより第２論理状態を記憶するフューズ回路であることを特徴とする半導体装置。
【請求項２０】
請求項９において、
前記半導体装置は、ロウアドレス信号が入力されてから所定の時間後にカラムアドレス信号が入力されることを特徴とする半導体装置。
【請求項２１】
第１及び第２ワード線と第１、第２正規データ線及び冗長データ線との交点に設けられる複数のメモリセルを含むメモリマットと、
前記第１正規データ線に関する第１欠陥がある場合に前記第１欠陥を第1置換単位で置換し、前記第２正規データ線に関する第２欠陥がある場合に前記第２欠陥を前記第1置換単位より小さい第2置換単位で置換するための救済判定回路とを具備し、
前記第1置換単位は、前記第1及び第2ワード線と前記第1正規データ線とが交差する領域を有し、
前記第2置換単位は、前記第1ワード線及び前記第2正規データ線とが交差する領域を有し、
前記救済判定回路は、
前記第２ワード線及び前記第１正規データ線が選択される際に、前記冗長データ線を選択し、
前記第1ワード線及び前記第１正規データ線が選択される際に、前記第1正規データ線を選択することを特徴とする半導体装置。
【請求項２２】
請求項２１において、
前記救済判定回路は、前記第１置換単位で救済するために第１不良情報を記憶可能とされる第１不良アドレス記憶回路と、前記第２置換単位で救済するために第２不良情報を記憶可能とされる第２不良アドレス記憶回路とを具備し、
前記第１アドレス記憶回路は、第１所定数の記憶素子を含み、
前記第２アドレス記憶回路は、前記第１所定数より多い第２所定数の記憶素子を含むことを特徴とする半導体装置。
【請求項２３】
請求項２２において、
前記救済判定回路は、前記第１アドレス記憶回路に接続される第１入力ノードとロウアドレス情報が入力される第２入力ノードと第１出力ノードとを有する第１ロウアドレス比較回路と、前記第２アドレス記憶回路に接続される第３入力ノードと前記ロウアドレス情報が入力される第４入力ノードと第２出力ノードとを有する第２ロウアドレス比較回路と、前記第１及び第２出力ノードに接続される選択回路とを更に具備し、
前記第１ロウアドレス比較回路は、前記第１不良情報と前記ロウアドレス情報が一致した際に前記第１出力ノードから第１信号を出力し、
前記第２ロウアドレス比較回路は、前記第２不良情報と前記ロウアドレス情報が一致した際に前記第２出力ノードから第２信号を出力し、
前記選択回路は、前記第１及び第２信号が並列して入力される際に、前記第２信号を出力することを特徴とする半導体装置。
【請求項２４】
請求項２３において、
前記半導体装置は、ダイナミック型ランダムアクセスメモリであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置（ここでは、主に半導体メモリ装置に関する。以下、半導体メモリ装置で記述する。）に関し、不良メモリセルを予備メモリセルで置換することにより欠陥を救済する技術に関する。
【０００２】
【従来の技術】
半導体メモリの高集積化は進んでおり、２５６メガビットのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が量産されるに至っている。このような高集積化に伴う素子の微細化や素子数の増加により、欠陥によって歩留りが低下することが問題となる。この対策として、不良メモリセルを、あらかじめメモリチップ上に設けておいた予備のメモリセルである冗長メモリセルで置換することにより修復する、いわゆる欠陥救済技術がある。この欠陥救済の効率を高める努力が、当技術分野で行われてきた。例えば、ＤＲＡＭの欠陥救済技術として、カラム系救済の判定をロウアドレスに応じて行い、カラム選択線を冗長カラム選択線と置換するブロック救済が、特開平2-192100に開示されている。この方式は、少ない冗長カラム選択線で多くの不良メモリセルを置換できる有力な手法である。
【０００３】
図２は、従来のブロック救済の論理的な構成の模式図である。ここでは、欠陥を含む二つの領域のメモリセル群が、それぞれ冗長メモリセル群に置換される例を示している。メモリセルアレーNMCAに対し、冗長セルアレーRMCAが設けられ、救済判定回路YRCにより制御される。メモリセルアレーNMCAは、N本のワード線WLsとM本のデータ線DLsの交点にメモリセルが設けられ、ロウデコーダXDECとカラムデコーダYDECにより選択される。冗長セルアレーRMCAは、N本のワード線WLsとP本のデータ線RDLsの交点に冗長メモリセルが設けられ、ロウデコーダXDECと冗長カラムデコーダRYDにより選択される。ロウデコーダXDECは、nビットのロウアドレスAXをデコードし、2のn乗であるN本のワード線WLsから1本を選択的に駆動する。カラムデコーダYDECは、mビットのカラムアドレスAYをデコードし、2のm乗であるM本のデータ線DLsから1本を選択する。冗長カラムデコーダRYDは、カラムアドレスAY中の pビットをデコードし、2のp乗であるP本の冗長データ線RDLsから1本を選択する。救済判定回路YRCの出力である救済判定結果RYHにより、カラムデコーダYDECと冗長カラムデコーダRYDが制御される。救済判定結果RYHが'0'ならば、カラムデコーダYDECが活性化してメモリセルアレーNMCA内のメモリセルが選択され、救済判定結果RYHが'1'ならば、冗長カラムデコーダRYDが活性化して冗長セルアレーRMCA内の冗長メモリセルが選択される。これにより、欠陥部DF1、DF2のメモリセル群が冗長メモリセル群に置換される。ここで、置換の単位は、Q本のワード線とP本のデータ線により選択される領域である。
【０００４】
救済判定回路YRCは、2個のロウアドレス比較回路AXC、2個のカラムアドレス比較回路AYC、2個の2入力ＡＮＤ回路AND2、2入力ＯＲ回路OR2で構成される。1個ずつのロウアドレス比較回路AXCとカラムアドレス比較回路AYCとの一組で、1個の置換元の救済アドレスを記憶している。ロウアドレス比較回路AXCは、(n-q)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q)ビットと比較する。カラムアドレス比較回路AYCは、(m-p)ビットの救済アドレスを記憶するアドレス記憶手段を含み、カラムアドレスAY中の(m-p)ビットと比較する。2入力ＡＮＤ回路AND2により、ロウアドレス比較回路AXCの一致判定結果XHC1, XHC2とカラムアドレス比較回路AYC の一致判定結果YH1, YH2との論理積をとることにより、第１と第２の二つの置換について各々の判定結果HC1, HC2が得られ、2入力ＯＲ回路OR2で論理和をとり救済判定結果RYHとする。このように救済判定回路YRCを構成することにより、同じ冗長データ線上の冗長メモリセルで、ロウアドレスに応じて別々なカラムアドレスの欠陥を救済できる。
【０００５】
【発明が解決しようとする課題】
図２に示したカラム系ブロック救済では、第１の置換と第２の置換とで、ロウアドレスが同じであってはならない。すなわち、2個のロウアドレス比較回路AXCが記憶している救済ロウアドレスが異なっていなければならない。ロウアドレスが同じであると、置換元RPOのカラムアドレスが異なっていても、置換先RPDが同じ領域となり競合してしまうためである。そのため、2個の救済アドレスを記憶できるにも関わらず、Q本のワード線で選択される領域内で、P本のデータ線を単位として別なカラムアドレスの領域に、2個の欠陥がある場合に救済することができない。このように置換先RPDが競合して救済できない確率を小さくするためには、一つの置換単位となるワード線数Qを小さくすることが考えられる。しかし、Qを小さくすると、ロウアドレス比較回路AXCが比較するロウアドレスのビット数(n-q)が大きくなり、ロウアドレス比較回路の回路規模が大きくなる。
【０００６】
したがって、このような複数の欠陥を効率的に救済できる手法が望まれる。すなわち、本発明の目的は、比較するビット数が少なく小さな回路規模のアドレス比較回路で、なおかつ置換先の競合を避けるように置換を制御し、効率的に欠陥を救済できる欠陥救済回路を有する半導体メモリ装置を実現することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するための代表的な本発明の特徴は、複数のワード線と、上記複数のワード線と交わるように配置された複数のビット線と、上記複数のワード線と上記複数のビット線との所望の交点に配置された多数のメモリセルと、上記複数のワード線と交わるように配置された複数の予備ビット線と、上記複数のワード線と上記複数の予備ビット線との所望の交点に配置された複数の予備メモリセルと、上記多数のメモリセル中の欠陥部を含むメモリセル群を上記予備メモリセル群に置換する欠陥救済回路を有する半導体メモリ装置において、上記欠陥救済回路は、第１の置換単位での第１の置換と、上記第１の置換単位よりも小さい第２の置換単位での第２の置換を制御し、上記第１の置換と上記第２の置換とで置換先となる予備メモリセル群が競合する場合、第２の置換を優先させる機能を有することにある。
【０００８】
別な表現をすれば、上記欠陥救済回路は、第１の置換単位での第１の置換と、上記第１の置換単位よりも小さい第２の置換単位での第２の置換を制御し、上記多数のメモリセルを選択するアドレスに対し、上記アドレスの少なくとも一部である第１の部分について判定する第１のアドレス判定回路と、上記アドレスの一部である第２の部分について判定する第２のアドレス判定回路と、上記アドレスから上記第２の部分を除いた内の少なくとも一部である第３の部分について判定する第３のアドレス判定回路とを有し、上記第２のアドレス判定回路がミスを出力した場合、上記第２の置換は行われず、上記第１のアドレス判定回路の出力に応じて上記第１の置換が行い、上記第２のアドレス判定回路がヒットを出力した場合、上記第１の置換は行われず、上記第３のアドレス判定回路の出力に応じて上記第２の置換が行うことにある。
【０００９】
【発明の実施の形態】
＜実施例１＞
本発明をカラム系救済に適用した冗長方式の例を、模式的に図１に示す。図２に示した従来のブロック救済の例と同様に、欠陥を含む二つの領域のメモリセル群が、それぞれ冗長メモリセル群に置換される例を示している。第１の置換に比べ、第２の置換の置換領域を小さくし、第２の置換を優先させるように置換判定を行うことが特徴である。
【００１０】
救済判定回路YRN以外は、図２に示した従来例と同様な構成である。すなわち、メモリセルアレーNMCAに対し、冗長セルアレーRMCAが設けられ、救済判定回路YRNにより制御される。メモリセルアレーNMCAは、N本のワード線WLsとM本のデータ線DLsの交点にメモリセルが設けられ、ロウデコーダXDECとカラムデコーダYDECにより選択される。冗長セルアレーRMCAは、N本のワード線WLsとP本のデータ線RDLsの交点に冗長メモリセルが設けられ、ロウデコーダXDECと冗長カラムデコーダRYDにより選択される。ロウデコーダXDECは、nビットのロウアドレスAXをデコードし、2のn乗であるN本のワード線WLsから1本を選択的に駆動する。カラムデコーダYDECは、mビットのカラムアドレスAYをデコードし、2のm乗であるM本のデータ線DLsから1本を選択する。冗長カラムデコーダRYDは、カラムアドレスAY中の pビットをデコードし、2のp乗であるP本の冗長データ線RDLsから1本を選択する。救済判定回路YRNの出力である救済判定結果RYHにより、カラムデコーダYDECと冗長カラムデコーダRYDが制御され、欠陥部DF1、DF2のメモリセル群が冗長メモリセル群に置換される。
【００１１】
救済判定回路YRNは、2個のロウアドレス比較回路AXC1, AXC2、2個のカラムアドレス比較回路AYC、インバータINV、3入力ＡＮＤ回路AND3、2入力ＡＮＤ回路AND2、2入力ＯＲ回路OR2で構成される。ロウアドレス比較回路AXC1とカラムアドレス比較回路AYCとで第１の置換の救済アドレスを、ロウアドレス比較回路AXC2とカラムアドレス比較回路AYCとで第２の置換の救済アドレスを記憶している。ロウアドレス比較回路AXC1は、(n-q1)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q1)ビットと比較する。一方、ロウアドレス比較回路AXC2は、(n-q2)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q2)ビットと比較する。カラムアドレス比較回路AYCはそれぞれ、(m-p)ビットの救済アドレスを記憶するアドレス記憶手段を含み、カラムアドレスAY中の(m-p)ビットと比較する。インバータINVによりロウアドレス比較回路AXC2の一致判定結果XHN2を反転し、3入力ＡＮＤ回路AND3によりロウアドレス比較回路AXC1の一致判定結果XHN1及びカラムアドレス比較回路AYCの一致判定結果YH1との論理積をとることにより、第１の置換についての第１の判定結果HN1を得る。一方、2入力ＡＮＤ回路AND2によりロウアドレス比較回路AXC2の一致判定結果XHN2とカラムアドレス比較回路AYCの一致判定結果YH2との論理積をとることにより、第２の置換についての第２の判定結果HN2を得る。2入力ＯＲ回路OR2で、判定結果HN1, HN2の論理和をとり救済判定結果RYHとする。このように救済判定回路YRNを構成することにより、ロウアドレス比較回路AXC1がヒット、すなわち一致との一致判定結果を出力し、ロウアドレス比較回路AXC2がミス、すなわち不一致との一致判定結果を出力した場合、第１の判定結果HN1はカラムアドレス比較回路AYCの一致判定結果YH2に応じて出力される。2個のロウアドレス比較回路AXC1, AXC2の両方がヒット、すなわち一致との一致判定結果を出力した場合、第１の判定結果HN1は'0'となる。一方、第２の判定結果HN2は、ロウアドレス比較回路AXC1の一致判定結果XHN1によらず、ロウアドレス比較回路AXC2がヒット、すなわち一致との一致判定結果を出力すれば、カラムアドレス比較回路AYCの一致判定結果YH2に応じて出力される。すなわち、第１の置換よりも第２の置換が優先される。ここで、ヒット又はミスは、所定の電位で出力されることは言うまでもない。
【００１２】
置換の単位は、第１の置換では2のq1乗であるQ1本のワード線WLsとP本のデータ線DLsにより選択される領域であり、第２の置換では2のq2乗であるQ2本のワード線WLsとP本のデータ線DLsにより選択される領域である。ただし、第１の置換のQ1本のワード線が、第２の置換のQ2本のワード線を包含する場合には、第１の置換が第２の置換のQ2本のワード線を除いた（Q1-Q2)本のワード線とP本のデータ線により選択される中抜きの領域となる。この際、第１の置換のQ1本のワード線とP本のデータ線により選択される領域中で、第２の置換のQ2本のワード線で選択されるメモリセルは、冗長メモリセルへ置換されずにアクセスされる。
【００１３】
例えば、第1の欠陥DF1が第１のワード線WLiと第１のデータ線DLiの交点のメモリセルであり、第２の欠陥が第２のワード線WLjと第２のデータ線DLjの交点のメモリセルである場合において、第2のワード線WLjは、第1の置換の領域にも含まれており、置換先RPDが競合する。本発明では、第2のワード線WLjと第１のデータ線DLiが選択された際は、置換が行われず、第1のデータ線DLiにアクセスされる。
【００１４】
この救済方式では、第２の置換の単位となるQ2本のワード線で選択される領域が異なれば、2個の欠陥がある場合に救済することができる。このワード線数Q2を小さくすることにより、ワード線数Q1が大きくても、置換先が競合して救済できない確率を小さくできる。その際、ロウアドレス比較回路AXC2が比較するロウアドレスのビット数(n-q2)は大きくなり、ロウアドレス比較回路AXC2の回路規模が大きくなるが、ロウアドレス比較回路AXC1が比較するロウアドレスのビット数 (n-q1)は小さく、ロウアドレス比較回路AXC1の回路規模は小さい。したがって、従来に比べ比較するビット数が少なく小さな回路規模のアドレス比較回路で、置換先の競合を避けるように置換を制御でき、効率的に欠陥を救済できる。
＜実施例２＞
図１に示した冗長方式と同様なカラム系救済を実現する別な冗長方式の例を、模式的に図３に示す。救済判定回路YRS以外は、図１に示した実施例と同様な構成である。すなわち、メモリセルアレーNMCAと、冗長セルアレーRMCAと、ロウデコーダXDECと、カラムデコーダYDECと、冗長カラムデコーダRYDが設けられる。
【００１５】
救済判定回路YRSは、2個のロウアドレス比較回路AXC1, AXC2、救済カラムアドレス選択回路RAYS、カラムアドレス比較回路AYCS、インバータINV、2入力ＡＮＤ回路AND2で構成される。ロウアドレス比較回路AXC1とAXC2がそれぞれ、第１と第２の置換の救済ロウアドレスを記憶し、救済カラムアドレス選択回路RAYSが、第１と第２の置換の救済カラムアドレスを記憶している。図１と同様に、ロウアドレス比較回路AXC1は、(n-q1)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q1)ビットと比較する。一方、ロウアドレス比較回路AXC2は、(n-q2)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q2)ビットと比較する。インバータINVによりロウアドレス比較回路AXC2の一致判定結果XHN2を反転し、2入力ＡＮＤ回路AND2によりロウアドレス比較回路AXC1の一致判定結果XHN1との論理積をとることにより、第１の置換についての第１のロウ判定結果XHS1を得る。救済カラムアドレス選択回路RAYSは、それぞれ(m-p)ビットの救済アドレスを記憶する2組のアドレス記憶手段を含み、第１のロウ判定結果XHS1とロウアドレス比較回路AXC2の一致判定結果XHN2に応じて、第１と第２の置換の救済カラムアドレスを選択し、(m-p)ビットの救済カラムアドレスRAYを出力する。カラムアドレス比較回路AYCSは、この救済カラムアドレスRAYを、カラムアドレスAY中の(m-p)ビットと比較すし、救済判定結果RYHを出力する。このように救済判定回路YRSを構成することにより、2個のロウアドレス比較回路AXC1, AXC2の両方がヒット、すなわち一致との一致判定結果を出力した場合、第１のロウ判定結果XHS1は'0'となり、救済カラムアドレス選択回路RAYSは第２の置換の救済カラムアドレスを救済カラムアドレスRAYとして出力する。すなわち、第１の置換よりも第２の置換が優先される。
【００１６】
この救済判定回路YRSを用いても、図１と同様な効率的な置換が実現できる。しかも、救済カラムアドレスを選択してからカラムアドレス比較を行うことにより、カラムアドレス比較回路AYCSが1個で済む。その結果、図１の救済判定回路YRNよりも回路規模を小さくできる。そのため、図１の構成よりもさらに小さな回路規模の救済判定回路YRSで、置換先の競合を避けるように置換を制御でき、効率的に欠陥を救済できる。
＜実施例３＞
図３に示したカラム系冗長方式を実現する具体的な例を、図４から図１７を用いて以下で説明する。本発明を、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のカラム系ブロック救済に適用する例である。まず、図４に要部ブロック図を示すＳＤＲＡＭ全体の構成について述べる。ＳＤＲＡＭの間接周辺回路は、クロックバッファCKB、制御信号バッファCB、コマンドデコーダCD、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBを含む。さらに、メモリアレーMARに対応してロウ系欠陥救済回路XR、ロウプリデコーダXPD、カラム系救済判定回路YR、カラムプリデコーダYPD、ライトバッファWB、メインアンプMAなどが設けられ、メモリコアのセクタSCT0, SCT1, …を構成している。メモリコアのセクタは、メモリ容量やバンク数などの仕様に応じたメモリアレーの個数に対応するが、ここでは簡単のため2個だけ示している。
【００１７】
各回路ブロックは、以下のような役割を果たす。クロックバッファCKBは、外部クロックCLKを内部クロックCLKIとして、コマンドデコーダCDなどに分配する。コマンドデコーダCDは、外部からの制御信号CMDに応じて、アドレスバッファAB、カラムアドレスカウンタYCT、入力バッファDIB、出力バッファDOBなどを制御する制御信号を発生する。アドレスバッファABは、外部クロックCLKに応じた所望のタイミングで、外部からのアドレスADRを取り込み、ロウアドレスBXをセクタSCT0, SCT1に分配する。アドレスバッファABはまた、カラムアドレスを取り込んでカラムアドレスカウンタYCTへ送り、カラムアドレスカウンタYCTが、入力されたカラムアドレスを初期値として、バースト動作を行うカラムアドレスBYを発生し、セクタSCT0, SCT1に分配する。入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込んで、ライトデータGIを出力する。一方、出力バッファDOBは、入出力データDQへ所望のタイミングで、リードデータGOを出力する。
【００１８】
セクタSCT0あるいはSCT1内で、ロウ系欠陥救済回路XRは、ロウアドレスBXに対して、置換の有無を判定し、ロウ系救済判定結果RXHをロウプリデコーダXPDへ出力する。ロウプリデコーダXPDは、ロウアドレスBX及びロウ系救済判定結果RXHを受けて、所望のマット選択信号MS及びロウプリデコードアドレスCXをメモリアレーMARへ出力する。一方、カラム系救済判定回路YRは、ロウアドレスBX及びカラムアドレスBYに対して、置換の有無を判定し、カラム系救済判定結果RYHをカラムプリデコーダYPDへ出力する。カラムプリデコーダYPDは、カラムアドレスBY及びカラム系救済判定結果RYHを受けて、カラムアドレスBYをプリデコードし、カラムプリデコードアドレスCYをメモリアレーMARへ出力する。ライトバッファWBは、ライトデータGIをメイン入出力線MIOへ出力する。一方、メインアンプMAは、メイン入出力線MIOの信号を増幅し、リードデータGOを出力する。
【００１９】
図５は、図４に示したＳＤＲＡＭ構成例について、リード動作のタイミングの例を示している。このタイミングチャートに従い、図４のＳＤＲＡＭの動作を説明する。外部クロックCLKの立ち上がり毎に、コマンドデコーダCDが制御信号CMDを判断し、アクティベイトコマンドAが与えられることにより、アドレスADRからロウアドレスXをアドレスバッファABに取り込み、ロウアドレスBXを出力する。これを受けてセクタSCT0あるいはSCT1内で、所望のマット選択信号MS及びロウプリデコードアドレスCXが出力される。それにより、メモリアレーMAR内で、後で示すワード線WLが選択される。また、制御信号CMDにリードコマンドRが与えられることにより、アドレスADRからカラムアドレスYをアドレスバッファABに取り込み、カラムアドレスカウンタYCTがクロックサイクル毎に動作し、カラムアドレスBYを出力する。セクタSCT0あるいはSCT1内で、ロウアドレスBXとカラムアドレスBYを受けて、カラム系救済判定回路YRが動作し、その結果に応じてカラムプリデコードアドレスCYあるいは冗長カラムアドレス信号RCYが出力される。それにより、メモリアレーMAR内で、後で示すカラム選択線YSあるいは冗長カラム選択線RYSが選択される。その結果、メイン入出力線MIOへ信号が読み出され、メインアンプMAがリードデータGOを出力し、さらに出力バッファDOBが外部クロックCLKに応じたタイミングでデータを入出力データDQへ出力する。
【００２０】
以上のように、ＳＤＲＡＭでは、ロウアドレスXを取り込んでから所望のクロックサイクル数後に、カラムアドレスYを取り込む。これは、アドレスのピン数を削減するためであり、メモリコアでロウ系動作が終了してからカラム系動作が行われるので、カラムアドレスをロウアドレスより後に取り込んでもアクセス時間に影響しないことを活かしている。後述するように、本実施例ではこの時間的余裕を利用して、救済判定による遅延をアクセス時間に影響しない様にしている。
【００２１】
図６は、図３中のカラム系欠陥救済判定回路YRの構成例を示している。これは、各々最大8個の置換を制御可能な、2個の比較判定結果RCY0, RCY1を出力する構成例である。4個のロウアドレス比較回路群BXCG0〜BXCG3、2個のロウアドレス比較結果の制御回路RMC0, RMC1、2個の救済カラムアドレス選択回路群RBYSG0, RBYSG1、2個のカラムアドレス比較回路BYC1、2入力ＯＲ回路OR2により構成されている。
【００２２】
ロウアドレス比較回路群BXCG0は4個の上位ロウアドレス比較回路BXUC1からなり、ロウアドレス比較回路BXUC1は各々4ビットの救済ロウアドレスを記憶し、入力されたロウアドレスBXの内の上位4ビットBX9〜BX12と比較し、ロウアドレス比較結果RMU0〜RMU3を出力する。このロウアドレス比較回路BXUC1は、後述するマット単位のブロック救済に対応する。ロウアドレス比較回路群BXCG2は4個のロウアドレス比較回路BXC1からなり、ロウアドレス比較回路BXC1は各々11ビットの救済ロウアドレスを記憶し、入力されたロウアドレスBXの11ビットBX2〜BX12と比較し、ロウアドレス比較結果RM4〜RM7を出力する。このロウアドレス比較回路BXC1は、上位ロウアドレス比較回路BXUC1よりも7ビット多い11ビットの比較を行うため、その分だけ小さい単位、すなわちサブアレーの128分の1の単位でブロック救済を行う。これは、後述するいわゆるビット救済に対応する。制御回路RMC0は、2個の4入力ＮＯＲ回路NOR4と2入力ＮＡＮＤ回路NAND2と4個の2入力ＡＮＤ回路AND2で構成されている。ロウアドレス比較結果RMU0〜RMU3及びRM4〜RM7の論理和が出力RMA0に得られる。この出力信号RMA0は、入力されたロウアドレスBXに対して、置換する救済カラムアドレスの有無を示している。また、ロウアドレス比較結果RM4〜RM7がすべて'0'の場合には、ノードRMA2bが'1'となり、ロウアドレス判定結果RM0〜RM3にロウアドレス比較結果RMU0〜RMU3を出力し、ロウアドレス比較結果RM4〜RM7のいずれかが'1'の場合には、ノードRMA2bが'0'となり、ロウアドレス判定結果RM0〜RM3を'0'とする。これにより、ロウアドレス比較結果RM4〜RM7がロウアドレス比較結果RMU0〜RMU3よりも優先され、上述の実施例と同様に置換先の競合が避けられる。救済カラムアドレス選択回路群RBYSG0は8個のアドレス選択回路RBYS1からなり、入力されるロウアドレス判定結果RM0〜RM3及びロウアドレス比較結果RM4〜RM7に応じて、アドレス選択回路RBYS1が各々救済カラムアドレスRBY10〜RBY80の1ビットずつを選択する。救済カラムアドレスは、アドレス選択回路RBYS1に1ビットずつ分散されて記憶される。すなわち、一つの置換のアドレス空間を記憶するフューズセットは、1個のロウアドレス比較回路BXUC1あるいはBXC1中のフューズと、8個のアドレス選択回路RBYS1中のフューズ1個ずつからなる。カラムアドレス比較回路BYC1は、制御回路RMC0が出力する制御信号RMA0が'1'の場合、救済カラムアドレスRBY10〜RBY80とカラムアドレスBY（BY1〜BY8）とを比較し、比較判定結果RCY0を出力する。
【００２３】
ロウアドレス比較回路群BXCG1, BXCG3、制御回路RMC1、救済カラムアドレス選択回路群RBYSG1、カラムアドレス比較回路BYC1が同様に動作して、比較判定結果RCY1を出力する。2入力ＯＲ回路OR2により、2個の比較判定結果RCY0, RCY1の論理和をとり、カラム系救済判定結果RYHを出力する。これらの回路のさらに具体的構成と動作を、以下に示す。
【００２４】
図７は、図６中の上位ロウアドレス比較回路BXUC1の構成例を示している。5個のフューズ判定回路FDYk, FDX9k〜FDX12kを含み、制御回路RMCUと、4個の1ビット比較部AC1と、ＮＭＯＳトランジスタMNUEと、ラッチ回路LCBとエネーブル回路RMUEで構成されている。制御回路RMCU は、2入力ＮＡＮＤゲートとインバータと2入力ＮＯＲゲートからなる。1ビット比較部AC1は、4個のＮＭＯＳトランジスタとインバータからなる。ラッチ回路LCBは、2個のＰＭＯＳトランジスタとインバータからなる。エネーブル回路RMUEは、インバータと2入力ＮＯＲゲートからなる。フューズ判定回路は、フューズをブロウしない場合、トゥルー出力、例えばRBX9kがロウレベルでバー出力RBX9kbがハイレベルとなり、フューズがブロウされている場合は逆に、トゥルー出力RBX9kがハイレベルでバー出力RBX9kbがロウレベルとなる。この上位ロウアドレス比較回路BXUC1の動作は、フューズ判定回路FDYk及びFDX12kでフューズがブロウされているか否かにより、以下のように三種類に大別される。
【００２５】
フューズ判定回路FDYk中でフューズがブロウされその出力RYRkがハイレベルの場合、ロウアドレス中の上位4ビットBX9〜BX12を4個のフューズ判定回路FDX9k〜FDX12k内に記録された救済アドレスと比較する。この時、制御回路RMCUにより、エネーブル信号RUEkbはロウレベルとなり、ノードXUEkはリセット制御信号RST0bにより制御される。各1ビット比較部AC1内で、フューズ判定回路の出力、例えばRBX9kと入力されたロウアドレス、例えばBX9が一致していなければ、2個ずつ直列接続されているＮＭＯＳトランジスタで2個ともオンになる組み合わせができ、電流経路が形成される。リセット制御信号RST0bがハイレベルになると、ノードXUEkがハイレベルとなりＮＭＯＳトランジスタMNUEがオンになる。フューズ判定回路FDX9k〜FDX12kの出力RBX9k〜RBX12kと上位ロウアドレスBX9〜BX12とのいずれかで一致していないものがあれば、対応する1ビット比較部AC1を通じて、ノードXUHkが放電される。その結果、比較結果RMUkがロウレベル、すなわち'0'になる。フューズ判定回路FDX9k〜FDX12kの出力RBX9k〜RBX12kと上位ロウアドレスBX9〜BX12とが全て一致していれば、1ビット比較部AC1を通じた電流経路は形成されず、ラッチ回路LCBによりノードXUHkがハイレベルに保たれる。その結果、比較結果RMUkがハイレベル、すなわち'1'になる。
【００２６】
フューズ判定回路FDYk中でフューズがブロウされておらず、その出力RYRkがロウレベルで、フューズ判定回路FDX12k中でフューズがブロウされその出力RBX12kがハイレベルの場合、ロウアドレスによらず比較結果RMUkが'1'になる。これは、後述するようにカラム選択線全体を置換するいわゆるＹＳ救済に対応している。この場合、制御回路RMCUにより、エネーブル信号RUEkbはロウレベルとなり、ノードXUEkはリセット制御信号RST0bによらずロウレベルとなる。ＮＭＯＳトランジスタMNUEがオンにならないため、ラッチ回路LCBによりノードXUHkがハイレベルに保たれ、比較結果RMUkが'1'になる。
【００２７】
フューズ判定回路FDYk及びFDX12k中でフューズがブロウされておらず、出力RYRk 及びRBX12kがロウレベルの場合、ロウアドレスによらず比較結果RMUkが'0'になる。これは、この上位ロウアドレス比較回路BXUC1に対応するフューズセットを使用しない場合に対応している。この場合、制御回路RMCUにより、エネーブル信号RUEkbはハイレベルとなり、ノードXUEkはリセット制御信号RST0bによらずロウレベルとなる。ＮＭＯＳトランジスタMNUEがオンにならないため、ラッチ回路LCBによりノードXUHkがハイレベルに保たれるが、エネーブル信号RUEkbがハイレベルのため、比較結果RMUkがロウレベル、すなわち'0'になる。
【００２８】
この上位ロウアドレス比較回路では、ダイナミック型ＣＭＯＳ論理回路を用いて回路規模を小さくしている。また、ブロック救済で救済ロウアドレスRBX12ｋを記憶しているフューズ判定回路FDX12kを、ＹＳ救済の使用有無の判定に用いて、フューズ数を節約している。
【００２９】
図８は、図６中のロウアドレス比較回路BXC1の構成例を示している。12個のフューズ判定回路FDBk, FDX2k〜FDX12kを含み、制御回路RMCと、11個の1ビット比較部AC1と、3個のＮＭＯＳトランジスタMNLE, MNME, MNUEと、3個のラッチ回路LCBとエネーブル回路RMEで構成されている。1ビット比較部AC1及びラッチ回路LCBは、図７と同じ構成である。制御回路RMCは、3個の2入力ＮＡＮＤゲートと2個のインバータと2入力ＮＯＲゲートからなる。エネーブル回路RMEは、3入力ＮＡＮＤゲートと2入力ＮＯＲゲートからなる。このロウアドレス比較回路BXC1の動作は、フューズ判定回路FDBk及びFDX2kでフューズがブロウされているか否かにより、以下のように三種類に大別される。
【００３０】
フューズ判定回路FDBk中でフューズがブロウされその出力RBRkがハイレベルの場合、ロウアドレスBX2〜BX12を11個のフューズ判定回路FDX2k〜FDX12k内に記録された救済アドレスと比較する。この時、制御回路RMCにより、エネーブル信号RYEkbはロウレベルとなり、ノードXMLEk, XUEkはリセット制御信号RST0bにより制御される。リセット制御信号RST0bがハイレベルになると、ノードXMLEk, XUEkがハイレベルとなりＮＭＯＳトランジスタMNLE, MNME, MNUEがオンになる。フューズ判定回路FDX2k〜FDX4kの出力RBX2k〜RBX4kとロウアドレスBX2〜BX4とのいずれかで一致していないものがあれば、対応する1ビット比較部AC1を通じて、ノードXLHkが放電されロウレベルとなる。フューズ判定回路FDX2k〜FDX4kの出力RBX2k〜RBX4kとロウアドレスBX2〜BX4とが全て一致していれば、1ビット比較部AC1を通じた電流経路は形成されず、ラッチ回路LCBによりノードXLHkがハイレベルに保たれる。同様に、フューズ判定回路FDX5k〜FDX8kの出力RBX5k〜RBX8kとロウアドレスBX5〜BX8とのいずれかで一致していないものがあれば、ノードXMHkがロウレベルとなり、全て一致していればノードXMHkがハイレベルに保たれる。また、フューズ判定回路FDX9k〜FDX12kの出力RBX9k〜RBX12kとロウアドレスBX5〜BX8とのいずれかで一致していないものがあれば、ノードXUHkがロウレベルとなり、全て一致していればノードXUHkがハイレベルに保たれる。エネーブル信号RYEkbがロウレベルであるので、エネーブル回路RMEで論理積をとり、ノードXLHk, XMHk, XUHkが全てハイレベルであれば比較結果RMkがハイレベルとなり、いずれかでもロウレベルであれば比較結果RMkがロウレベルとなる。すなわち、ロウアドレスBX2〜BX12を11個のフューズ判定回路FDX2k〜FDX12k内に記録された救済アドレスと比較した結果が、比較結果RMkに得られる。
【００３１】
フューズ判定回路FDBk中でフューズがブロウされておらず、その出力RBRkがロウレベルで、フューズ判定回路FDX2k中でフューズがブロウされその出力RBX2kがハイレベルの場合、ロウアドレス中の上位4ビットBX9〜BX12を4個のフューズ判定回路FDX9k〜FDX12k内に記録された救済アドレスと比較する。この場合、図７の上位ロウアドレスと同じ機能となり、マット毎のブロック救済に対応する。この場合、制御回路RMCにより、エネーブル信号RUEkbはロウレベルとなり、ノードXMLEkもロウレベルとなるが、ノードXUEkはリセット制御信号RST0bにより制御される。ＮＭＯＳトランジスタMNLE, MNMEがオンにならないため、ノードXLHk, XMHkは、ロウアドレスによらず、ハイレベルに保たれる。一方、フューズ判定回路FDX9k〜FDX12kの出力RBX9k〜RBX12kとロウアドレスBX5〜BX8とのいずれかで一致していないものがあれば、ノードXUHkがロウレベルとなり、全て一致していればノードXUHkがハイレベルに保たれる。比較結果RMUkが'1'になる。エネーブル信号RYEkbがロウレベルであるので、エネーブル回路RMEにより、ノードXUHkの値が比較結果RMkとして出力される。すなわち、ロウアドレスBX9〜BX12を4個のフューズ判定回路FDX9k〜FDX12k内に記録された救済アドレスと比較した結果が、比較結果RMkに得られる。
【００３２】
フューズ判定回路FDBk及びFDX2k中でフューズがブロウされておらず、出力RBRk 及びRBX2kがロウレベルの場合、ロウアドレスによらず比較結果RMUkが'0'になる。これは、このロウアドレス比較回路BXC1に対応するフューズセットを使用しない場合に対応している。この場合、制御回路RMCUにより、エネーブル信号RYEkbはハイレベルとなり、ノードXNLEk, XUEkはリセット制御信号RST0bによらずロウレベルとなる。ＮＭＯＳトランジスタMNLE, MNME, MNUEがオンにならないため、ラッチ回路LCBによりノードXLHk, XMHk, XUHkがハイレベルに保たれるが、エネーブル信号RYEkbがハイレベルのため、比較結果RMkがロウレベル、すなわち'0'になる。
【００３３】
このロウアドレス比較回路も、図７に示した上位ロウアドレス比較回路BXUC1と同様に、ダイナミック型ＣＭＯＳ論理回路を用いて回路規模を小さくしている。ただし、比較するビット数が多いため、ダイナミック回路を三つに分けて、安定動作を可能にしている。また、ビット救済で救済ロウアドレスRBX2kを記憶しているフューズ判定回路FDX2kを、ブロック救済の使用有無の判定に用いて、フューズ数を節約している。
【００３４】
図９は、図７及び図８中のフューズ判定回路の構成例を示している。このフューズ判定回路は、フューズFUSE、ＮＭＯＳトランジスタMN4, MN5、ＣＭＯＳインバータINV2で構成されている。フューズFUSEは、配線層などで実現でき、レーザーなどにより選択的に切断される。
【００３５】
このフューズ判定回路は、以下のように動作する。エネーブル信号FEbがハイレベルの間、ＮＭＯＳトランジスタMN4がオンしており、フューズFUSEが切断されている場合に、バー出力FObをロウレベル、トゥルー出力FOをハイレベルにリセットする。エネーブル信号FEがハイレベルになると、ＮＭＯＳトランジスタMN4がオフになる。フューズFUSEが切断されていない場合、バー出力FObがハイレベル、トゥルー出力FOがロウレベルになる。一方、フューズFUSEが切断されている場合、ＮＭＯＳトランジスタMN5によりバー出力FObをロウレベルに保ち、インバータINV2によりトゥルー出力FOをハイレベルに保つ。
【００３６】
フューズFUSEが切断されていない場合、エネーブル信号FEbがハイレベルの間、貫通電流が流れる。ＮＭＯＳトランジスタのゲート幅を小さくしゲート長を大きくすれば、貫通電流が小さくなるが、レイアウト面積が大きくなる。本発明は少ないフューズ数で効率的な救済が可能なため、フューズ判定回路の数を小さくでき、この貫通電流の問題も軽減できる。
【００３７】
このフューズ判定回路では、出力をフル振幅にするために必要なＣＭＯＳインバータINV0を用いて、相補な出力を得ている。そのため、図７及び図８に示したような、相補なフューズ判定結果を用いる構成に適している。なお、図７中のFDYkのようにトゥルー出力の判定結果だけでよい場合には、出力FOだけを用いればよい。
【００３８】
フューズの代りに、キャパシタで構成されたアンチフューズを用いることもできる。その場合、電気的にブロウできるので、レーザーでブロウするために開口部を設ける必要が無く、製造プロセスを簡略化できる。また、場合によっては、パッケージに組み立てた後でもブロウすることができるという効果もある。しかし、アンチフューズ判定回路は、通常のフューズ判定回路に比べ素子数が多く、しかもブロウ時の電流経路となるトランジスタは十分低抵抗に、判定時の負荷抵抗を定めるトランジスは十分高抵抗になるように、トランジスタ寸法を定めなければならないので、面積が大きくなる。本発明の救済方式は、少ないフューズ数で効率的な欠陥救済が実現でき、アンチフューズ判定回路の面積の問題を軽減できるため、アンチフューズを用いた救済判定回路に好適である。
【００３９】
図１０は、アドレス選択回路RBYS1の構成例を示している。8個のフューズFYj0〜FYj7と、9個のＮＭＯＳトランジスタMNE, MYj0〜MYj7と、ラッチ機能付きインバータLCIで構成されている。ラッチ機能付きインバータLCIは、2個のＰＭＯＳトランジスタとインバータからなる。ロウアドレス判定結果RM0〜RM3及びロウアドレス比較結果RM4〜RM7に応じて、フューズにより記憶されている救済カラムアドレスを選択する。ロウアドレス判定結果RM0〜RM3及びロウアドレス比較結果RM4〜RM7は、いずれか1個だけハイレベルで他がロウレベルか、すべてロウレベルになるように、ロウアドレス比較回路BXUC1, BXC1のフューズを設定する。
【００４０】
待機時には、リセット信号RSTbをロウレベルにして、ノードRBYjbをハイレベルに、出力ノードRBYjをロウレベルにリセットしておく。例えば、ロウアドレス判定結果RM0がハイレベルで他がロウレベルの場合、リセット信号RSTbがハイレベルになると、ＮＭＯＳトランジスタMNEがオンになり、フューズFYj0がブロウされていなければ、ノードRBYjbがロウレベルに放電され、ラッチ機能付きインバータLCIにより出力ノードRBYjがハイレベルになる。フューズFYj0がブロウされていれば、ラッチ機能付きインバータLCIによりノードRBYjbはハイレベル、出力ノードRBYjがロウレベルに保たれる。
【００４１】
このようにフューズを含んだダイナミック複合ゲートを用いることにより、救済カラムアドレス選択の複雑な論理を小さな回路規模で実現できる。しかも、リセット信号RSTbがハイレベルになるまで、ＮＭＯＳトランジスタMNEがオフなので、図９に示したフューズ判定回路と異なり、貫通電流の問題が無い。
【００４２】
なお、図１０のフューズをアンチフューズに置き換えて、ブロウ制御用のトランジスタなどを追加することにより、フューズではなくアンチフューズを用いることもできる。また、図１０中のフューズの代わりにＮＭＯＳトランジスタを設け、そのゲートをアンチフューズ判定回路の出力で制御することもできる。その場合、アンチフューズをブロウする回路の構成が容易である。
【００４３】
図１１は、図６中のカラムアドレス比較回路BYC1の構成例を示している。8個の排他的ＮＯＲ回路XNORと、3個の3入力ＮＡＮＤゲートと3入力ＮＯＲゲートからなる9入力ＡＮＤ回路AND9で構成されている。8個の排他的ＮＯＲ回路XNORで、救済カラムアドレスRBY1i〜RBY8iとカラムアドレスBY1i〜BY8iとを、1ビットずつ比較する。それらの結果と入力信号RMAiとを、9入力ＡＮＤ回路AND9で論理積を取って、比較判定結果RCYiを出力する。ここで、救済カラムアドレスの有無を示す入力信号RMAiと論理積をとることにより、ロウアドレス判定結果RM0〜RM3及びロウアドレス比較結果RM4〜RM7がすべてロウレベルの場合に、比較判定結果RCYiをロウレベルとしている。
【００４４】
このカラムアドレス比較回路は、カラムプリデコードアドレスBYが入力されてから動作し、図５に示したリードコマンドRからのアクセス時間を定めるクリティカルパスとなる。そこで、スタティックなＣＭＯＳ回路により構成し、タイミングマージンを不要にして、遅延時間が小さくなるようにしている。一方、リードコマンドRの前に動作するロウアドレス比較回路BXUC1, BXC1やアドレス選択回路RBYS1を、ダイナミック回路にして回路規模を小さくしており、これらはクリティカルパスに含まれずタイミングマージンを十分確保し安定動作させることができる。
【００４５】
以上で具体的に示したカラム系欠陥救済判定回路YRの役割を説明するため、図４中の回路ブロックでカラム系動作に関連するものの構成を、以下で具体的に示す。
【００４６】
図１２は、図４中のカラムプリデコーダYPDの構成例を示している。前述のように、カラムアドレスBY1〜BY8をプリデコードして、図４のメモリアレーMAR中のカラムデコーダにカラムプリデコードアドレスCY20〜CY23, CY50〜CY57, CY80〜CY87を供給する。カラムアドレスBY1, BY2をプリデコードしてカラムプリデコードアドレスCY20〜CY23を出力する2ビットプリデコーダYPD2と、カラムアドレスBY3〜BY5あるいはBY6〜BY8をプリデコードしてカラムプリデコードアドレスCY50〜CY57あるいは CY80〜CY87を出力する2個の3ビットプリデコーダYPD3からなる。2ビットプリデコーダYPD2は、3個のインバータと、それぞれ3入力ＮＡＮＤゲートとインバータからなる4個の3入力ＡＮＤ回路AND3Pで構成される。カラム系欠陥救済判定回路YRによるカラム系欠陥救済判定結果RYHをインバータで反転し、カラムアドレスBY1あるいはその反転信号及びBY2あるいはその反転信号との論理積を、3入力ＡＮＤ回路AND3Pでとって、カラムプリデコードアドレスCY20〜CY23として出力する。すなわち、カラム系欠陥救済判定結果RYHがハイレベルならばカラムプリデコードアドレスCY20〜CY23をすべてロウレベルにし、RYHがロウレベルならばカラムアドレスBY1, BY2に応じてカラムプリデコードアドレスCY20〜CY23のいずれか一つをハイレベルにする。3ビットプリデコーダYPD3は、3個のインバータと8個の3入力ＡＮＤ回路AND3Pで構成され、入力されるカラムアドレス3ビットをプリデコードして出力する。
【００４７】
2ビットプリデコーダYPD2により、カラム系欠陥救済判定結果RYHがハイレベルの時に、カラムプリデコードアドレスCY20〜CY23をすべてロウレベルにし、後述するように、ノーマルなカラム選択線を冗長カラム選択線に置換する際に、ノーマルなカラム選択線の動作を止めている。ここで、カラムプリデコードアドレスCY50〜CY57及び CY80〜CY87は、カラム系欠陥救済判定結果RYHによらず出力されるようにしていることにより、2個の3ビットプリデコーダYPD3にはカラム系欠陥救済判定結果RYHを供給せず、カラム系欠陥救済判定結果RYHに接続される負荷を小さくし、クリティカルパスの遅延時間を小さくできる。
【００４８】
図１３は、図４中のメモリアレーMARの構成例を示している。ここでは、メモリセルがマトリクス状に配置されたメモリセルアレーが16個のマットMCA0〜MCA15に分割されている。各マットの両側には、センスアンプ部SAB0〜SAB16が設けられている。また、マットMCA0〜MCA15に対応してロウデコーダXDEC0〜XDEC15が、センスアンプ部SAB0〜SAB16に対応してセンスアンプ制御回路SAC0〜SAC16が設けられている。ここで、カラムデコーダYDEC及び冗長カラムドライバRYD2は、分割されたマットMCA0〜MCA7に共通であり、256本のカラム選択線YS0〜YS255及び2本の冗長カラム選択線RYS0, RYS1を選択的に駆動する。図６から図１１に示したカラム系救済判定回路YR及び図１２のカラムプリデコーダYPDは、カラム選択線及び冗長カラム選択線のこのような本数に対応している。例えば、図４で比較判定結果が2個なのは、RCY0, RDY1が各々冗長カラム選択線RYS0, RYS1に1対1に対応しているためである。
【００４９】
図１４は、図９中のカラムデコーダYDEC及び冗長カラムドライバRYD2の構成例を示している。カラムデコーダYDECは、カラム選択線YS0〜YS255を選択するデコードのために、ＮＡＮＤゲートとインバータからなる2入力ＡＮＤ回路AND21, AND22がそれぞれ多数設けられて構成されている。カラムアドレス2ビットをプリデコードしたカラムアドレス信号CY20〜CY23と、3ビットずつプリデコードしたカラムアドレス信号CY50〜CY57, CY80〜CY87が入力される。まずＡＮＤ回路AND21により、CY50〜CY57のいずれかとCY80〜CY87のいずれかとの論理積をとり、さらにＡＮＤ回路AND22により、ＡＮＤ回路AND21の出力とCY20〜CY23のいずれかとの論理積をとることにより、7ビット分のデコードが行われ、255本のカラム選択線YS0〜YS511の所望の1本を選択できる。冗長カラムドライバRYD2には、冗長カラム選択線RYS0, RYS1の駆動のために、インバータを2段接続したバッファ回路BUF2が2個設けられている。
【００５０】
図１５は、図１３中のセンスアンプ部SAB1及びマットMCA1の構成例を示している。マットMCA1は、ビット線対BL0tとBL0b, BL0tとBL0b, …の各々いずれか一方と、ワード線WL0, WL1, …との交点に、メモリセルMCが配置された周知の折り返し型ビット線構成をなしている。メモリセルMCは、1個のＮＭＯＳトランジスタと1個の蓄積容量からなる1トランジスタ1キャパシタ型メモリセルである。センスアンプ部SAB1は、2個のマットMCA0及びMCA1で共有されており、シェアードゲートSHL0, SHL1, …及びSHR0, SHR1, …、プリチャージ回路PC0, PC1, …、センスアンプSA0, SA1, …、入出力ゲートIOG0, IOG1, …で構成されている。プリチャージ回路PC0, PC1, …は、両側のマットMCA0, MCA1内のビット線対をプリチャージ電圧HVCにプリチャージする。シェアードゲートSHL0, SHL1, …及びSHR0, SHR1, …は、マットMCA0, MCA1のいずれか一方内のビット線対とセンスアンプを接続し、他方内のビット線対を分離する。センスアンプ部に接続されたマット内で、いずれかのワード線が選択的に駆動されることにより、メモリセルMCから各ビット線対BL0tとBL0b, BL0tとBL0b, …に信号が読み出され、センスアンプSA0, SA1, …により増幅される。入出力ゲートIOG0, IOG1, …は、カラム選択線YS0, YS1, …により選択され、所望のセンスアンプを入出力線対IO0tとIO0b, IO1tとIO1bに接続する。ここでは、カラム選択線がセンスアンプ部内のセンスアンプ2個毎、すなわちマット内のビット線4対毎に配置されている例を示している。このカラム選択線を冗長カラム選択線と置換することにより、入出力線IO0tとIO0b, IO1tとIO1bからデータの授受を行うセンスアンプを置換でき、不良メモリセルを冗長メモリセルと置換して救済できる。
【００５１】
図１６は、以上説明してきた構成におけるカラム選択線の置換例を示している。カラム選択線を冗長カラム選択線に置換することにより、各マットのビット線を冗長ビット線に置換し、欠陥部のメモリセル群を冗長メモリセル群へ置換している。右上がり斜線模様のハッチングの領域RPOAを、右下がり斜線模様のハッチングの領域RPDAに置換している。冗長カラム選択線RYS0, RYS1は、それぞれ8箇所で各々カラム選択線を置換している。ただし、一つのマットを単位とするブロック救済と、より小さい単位のビット救済とが混在している。言い換えるならば、一つのマットにおいて、カラムアドレス信号により選択されるデータ線を一単位として置換するブロック救済と一つのマットにおいてカラムアドレス信号により選択されるデータ線と所定数のワード線とが交差する領域を一単位として置換するビット救済が混在している。例えば、マットMCA0ではサブアレーの128分の1の単位でカラム選択線を置換している。これは、図４中のロウアドレス比較回路BXC1を用いて制御して、いわゆるビット救済を実現しており、メモリセルの欠陥の救済に好適である。また、マットMCA2では、マット単位でカラム選択線を置換している。このような置換は、図４中の上位ロウアドレス比較回路BXUC1を用いて制御でき、ビット線の欠陥の救済に好適である。ここで示しているように、連続した2本のカラム選択線を、冗長カラム選択線がRYS0, RYS1で置換することにより、ビット線間の短絡にも対応できる。また、マットMCA4, MCA5で示しているように、連続した2マットで同じカラム選択線を置換することにより、センスアンプの欠陥にも対応できる。
【００５２】
マットMCA4で示しているように、ビット救済を優先してブロック救済を中抜きで行うことにより、ビット救済2個分と同等の置換を、ビット救済用のロウアドレス比較回路BXC1とブロック救済用の上位ロウアドレス比較回路BXUC1を用いて実現できる。なお、マットMCA8で示しているように、ビット救済2個を一つのマット内で行うこともできる。これは冗長カラム選択線で選択される冗長メモリセルに不良がある場合などで有効である。また、マットMCA12で示しているように、2本の冗長カラム選択線RYS0, RYS1の両方でビット救済と中抜きブロック救済を行うこともできる。そのようにすることにより、図６に示したカラム系欠陥救済判定回路YRでは、ビット救済用のロウアドレス比較回路BXC1を8個全部と、上位ロウアドレス比較回路BXUC1を冗長カラム選択に1個ずつ同じマットに用いて、一つのマット内で10個の欠陥まで救済することができる。
【００５３】
ビット線の欠陥が多い場合には、冗長カラム選択線RYS1がブロック救済と中抜きブロック救済を5個のマットで行っているように、マット単位のブロック救済を最大8個のマットで行うこともできる。この図の例では、例えばマットMCA10でのブロック救済を、ビット救済用のロウアドレス比較回路BXC1を用いて行う。
【００５４】
図１７は、カラム選択線の別な置換例を示している。ここでは、ロウアドレスに依らずカラム選択線1本を冗長カラム選択線RYS1へ置換している。このようないわゆるＹＳ置換により、カラム選択線あるいはカラムデコーダの欠陥に対応できる。この時、冗長カラム選択線RYS0で、8箇所の欠陥を救済できる。その際、マットMCA4, MCA12で示しているように、一つのマットで複数の欠陥を救済することも可能である。
【００５５】
以上のように本実施例のカラム系救済方式では、柔軟な救済が可能である。以上のように、少ないフューズ数によりチップ面積増加が少なく、高い救済効率により歩留りが高く、ＳＤＲＡＭの製造コストを低減できる。ここでは、カラム選択線が256本に対して冗長カラム選択線が2本など具体的な数値を示しながら説明してきたが、他の数の場合にも有効なのは言うまでもない。マット1個分ずつをブロック救済の基本単位としてマット2個分に拡張できる構成を示したが、これをマット2個分など複数個を基本単位にしてその複数倍に拡張する場合にも、同様な議論が成り立つ。また、ＳＤＲＡＭを例として示したが、本実施例はメモリアレーの欠陥救済に関するものであり、高速ページモードなどの他のＤＲＡＭでも同様な効果が得られる。さらに、ＤＲＡＭ以外のメモリにも適用できる。以下に示す実施例も同様である。
＜実施例４＞
図１８から図２１を用いて、カラム系ブロック救済の別な実施例を説明する。この実施例では、ビット救済可能なフューズセットを、2本の冗長カラム選択線のいずれに用いるかをフューズでプログラムできることが特徴である。図４に示したＳＤＲＡＭ全体の構成や、図１２のカラムプリデコーダYPD、図１３から図１５に示したメモリアレーMARの構成は、図４から図１７を用いて説明した方式と同じとする。
【００５６】
図１８は、カラム系救済回路の別な構成例で、図６に示したカラム系救済回路と同様に、図４中のYRとして用いる。これは、各々最大8個ずつ合計12個以内の置換を制御可能な、2個の比較判定結果RCY0, RCY1を出力する構成例である。3個のロウアドレス比較回路群BXCG0, BXCG1, BXCG22、ロウアドレス比較結果の制御回路RMC2、救済カラムアドレス選択回路群RBYSG2、2個のカラムアドレス比較回路BYC1、2入力ＯＲ回路OR2により構成されている。
【００５７】
図６と同様に、ロウアドレス比較回路群BXCG0, BXCG1は、各々4個の上位ロウアドレス比較回路BXUC1からなる。ロウアドレス比較回路BXUC1は、図７に示したように構成され、各々4ビットの救済ロウアドレスを記憶し、入力されたロウアドレスBXの内の上位4ビットBX9〜BX12と比較し、ロウアドレス比較結果RMU0〜RMU3, RMU8〜RMU11を出力する。ロウアドレス比較回路群BXCG22は4個のロウアドレス比較回路BXC2からなり、ロウアドレス比較回路BXC2は各々11ビットの救済ロウアドレスを記憶し、入力されたロウアドレスBXの11ビットBX2〜BX12と比較し、ロウアドレス比較結果RM40〜RM70, RM41〜RM71を出力する。ここで、ロウアドレス比較結果RM40〜RM70は比較判定結果RCY0に関与し、ロウアドレス比較結果RM41〜RM71は比較判定結果RCY0に関与する。制御回路RMC2は、4個の4入力ＮＯＲ回路NOR4と、2個の2入力ＮＡＮＤ回路NAND2と、8個の2入力ＡＮＤ回路AND2で構成されている。ロウアドレス比較結果RMU0〜RMU3及びRM40〜RM70の論理和が出力RMA0に得られ、RMU8〜RMU11及びRM41〜RM71の論理和が出力RMA1に得られる。この出力信号RMA0, RMA1は、2個のカラムアドレス比較回路BYC1毎に、入力されたロウアドレスBXに対して、比較する救済カラムアドレスの有無を示している。また、ロウアドレス比較結果RM40〜RM70がすべて'0'の場合には、ノードRMA20bが'1'となり、ロウアドレス判定結果RM0〜RM3にロウアドレス比較結果RMU0〜RMU3を出力し、ロウアドレス比較結果RM40〜RM70のいずれかが'1'の場合には、ノードRMA20bが'0'となり、ロウアドレス判定結果RM0〜RM3を'0'とする。同様に、ノードRMA21bにより、ロウアドレス判定結果RM8〜RM11を制御する。救済カラムアドレス選択回路群RBYSG2は8個のアドレス選択回路RBYS2からなり、入力されるロウアドレス判定結果RM0〜RM3, RM8〜RM11及びロウアドレス比較結果RM40〜RM70, RM41〜RM71に応じて、アドレス選択回路RBYS2が各々救済カラムアドレスRBY10〜RBY80及びRBY11〜RBY81の1ビットずつを選択する。一つの置換のアドレス空間を記憶するフューズセットは、1個のロウアドレス比較回路BXUC1あるいはBXC2中のフューズと、8個のアドレス選択回路RBYS2中のフューズ1個ずつからなる。カラムアドレス比較回路BYC1は、図１１に示したように構成され、制御信号RMA0, RMA1が'1'の場合、救済カラムアドレスRBY10〜RBY80, RBY11〜RBY81とカラムアドレスBY（BY1〜BY8）とを比較し、比較判定結果RCY0, RCY1を出力する。2入力ＯＲ回路OR2により、2個の比較判定結果RCY0, RCY1の論理和をとり、カラム系救済判定結果RYHを出力する。
【００５８】
図１９は、図１８中のロウアドレス比較回路BXC2の構成例を示している。図８に示したロウアドレス比較回路BXC1に加え、フューズ判定回路FDR1kと、セレクタRMSLで構成されている。ロウアドレス比較回路BXC1中の12個のフューズ判定回路FDBk, FDX2k〜FDX12kと併せ、13個のフューズ判定回路を有する。セレクタRMSLは、2個の2入力ＮＡＮＤゲートと2個のインバータからなり、ロウアドレス比較回路BXC1の出力RMkを、フューズ判定回路FDR1kの出力RY1kb, RY1kに応じて、2個のロウアドレス比較結果RMk0, RMk1の一方に出力し、他方を'0'とする。このように、ロウアドレス比較回路での二つの出力の選択は、回路規模を大きく増加させることなく実現できる。
【００５９】
図２０は、図１８中のアドレス選択回路RBYS2の構成例を示している。12個のフューズFYj0〜FYj11と、15個のＮＭＯＳトランジスタMNE0, MNE2, MNE1, MYj0〜MYj3, MYj40〜MYj70, MYj41〜MYj71, MYj8〜MYj11と、2個のラッチ機能付きインバータLCIで構成されている。ラッチ機能付きインバータLCIは、図１０と同様に、2個のＰＭＯＳトランジスタとインバータからなる。この構成で、ロウアドレス判定結果RM0〜RM3, RM8〜RM11及びロウアドレス比較結果RM40〜RM70, RM41〜RM71に応じて、フューズにより記憶されている救済カラムアドレスを選択する。ロウアドレス判定結果RM0〜RM3及びロウアドレス比較結果RM40〜RM70で、またロウアドレス判定結果RM8〜RM11及びロウアドレス比較結果RM41〜RM71で、いずれか1個だけハイレベルで他がロウレベルか、すべてロウレベルになるように、ロウアドレス比較回路BXUC1, BXC2のフューズを設定する。また、図１９に示したロウアドレス比較回路BXC2により出力されるロウアドレス比較結果RM40〜RM70, RM41〜RM71は、それぞれ2個ずつ、例えばRM40, RM41で、一方がハイレベルで他方がロウレベルか、両方ロウレベルになる。
【００６０】
待機時には、リセット信号RSTbをロウレベルにして、ノードRBYj0b, RBYj1bをハイレベルに、出力ノードRBYj0, RBYj1をロウレベルにリセットしておく。リセット信号RSTbがハイレベルになると、ＮＭＯＳトランジスタMNE0〜MNE2がオンになり、ＮＭＯＳトランジスタとフューズを介して、ノードRBYj0b, RBYj1bが放電されるか否かで、出力RBYj0, RBYj1が判定される。例えば、ロウアドレス判定結果RM0とロウアドレス比較結果RM41がハイレベルで他がロウレベルの場合、フューズFYj0がブロウされていなければ、ノードRBYj0bがロウレベルに放電されて、ラッチ機能付きインバータLCIにより出力ノードRBYj0がハイレベルになり、フューズFYj0がブロウされていれば、ラッチ機能付きインバータLCIによりノードRBYj0bはハイレベル、出力ノードRBYj0がロウレベルに保たれる。また、フューズFYj4がブロウされていなければ、出力ノードRBYj1がハイレベルになり、フューズFYj4がブロウされていれば、出力ノードRBYj1がロウレベルに保たれる。
【００６１】
図１０に示した救済カラムアドレス選択回路RBYS1よりもさらに複雑な論理を、このようにフューズを含んだダイナミック複合ゲートを用いることにより、小さな回路規模で実現できる。このアドレス選択回路RBYS2は、図１０に示した救済カラムアドレス選択回路RBYS1の2個分よりも、小さなレイアウト面積にできる。
【００６２】
図２１は、図１８に示したカラム救済判定回路を用いた場合の、カラム選択線の置換例を示している。図１６及び図１７と同様に、右上がり斜線模様のハッチングの領域RPODを、右下がり斜線模様のハッチングの領域RPDAに置換している。冗長カラム選択線RYS0, RYS1は、併せて12箇所でカラム選択線を置換しており、一つのマットを単位とするブロック救済と、より小さい単位のビット救済とが混在している。マットMCA4で示しているように、ビット救済を優先してブロック救済を中抜きで行うことにより、ビット救済2個分と同等の置換を、ビット救済用のロウアドレス比較回路BXC2とブロック救済用の上位ロウアドレス比較回路BXUC1を用いて実現できる。ここでは、冗長カラム選択線RYS0でこのような置換を行っており、冗長カラム選択線RYS1では通常のブロック救済を行っている。図１８に示したカラム救済判定回路では、ビット救済用の4個のフューズセットを、2本の冗長カラム線のどちらにでも割り当てることができるため、ビット線の欠陥などによりブロック救済を行うマットで、最大5個のビット救済が可能である。なお、マットMCA12で示しているように、2本の冗長カラム選択線RYS0, RYS1の両方でビット救済と中抜きブロック救済を行うこともできる。
【００６３】
本実施例でも、図１７に示した置換例を実現できる。図１７では、カラム選択線1本を冗長カラム選択線RYS1へ置換している。この時、ロウアドレス比較回路BYC2を4個とも冗長カラム選択線RYS0の選択に割り当てることで、冗長カラム選択線RYS0で8箇所の欠陥を救済できる。
【００６４】
以上のように本実施例のカラム系救済方式では、自由度が高いビット救済用フューズセットを、冗長カラム線のどちらにでも割り当てることができるようにしているため、非常に柔軟な救済が可能である。特に本実施例の構成は、ビット救済が適しているメモリセルの欠陥数が少ない場合に、フューズセットを無駄にする可能性が低く有効である。
＜実施例５＞
図２２から図２４を用いて、カラム系救済回路のさらに別な例を説明する。この実施例では、ブロック救済を行う救済ロウアドレスを特定の順番にソートして記憶し、救済ロウアドレスを記憶するフューズ数を低減することが特徴である。図４に示したＳＤＲＡＭ全体の構成や、図１２のカラムプリデコーダYPD、図１３から図１５に示したメモリアレーMARの構成は、図４から図１７を用いて説明した方式と同じとする。
【００６５】
図２２は、カラム系救済回路の別な構成例で、図６に示したカラム系救済回路と同様に、図４中のYRとして用いる。ただし、このカラム系救済回路には、ロウプリデコーダXPDの出力であるマット選択信号MSも入力する。ここでは、各々最大12個の置換を制御可能な、2個の比較判定結果RCY0, RCY1を出力する構成例を示している。図６に示したカラム系救済回路YR中のロウアドレス比較回路群BXCG0, BXCG1の代わりに2個のアドレスシフタMSSF0, MSSF1が設けられている。その他は図６と同様に、2個のロウアドレス比較回路群BXCG2, BXCG3、2個のロウアドレス比較結果の制御回路RSC0, RSC1、2個の救済カラムアドレス選択回路群RBYSS0, RBYSS1、2個のカラムアドレス比較回路BYC1、2入力ＯＲ回路OR2により構成されている。
【００６６】
アドレスシフタMSSF0, MSSF1は、後述するように、ブロック救済行うロウアドレス救済ロウアドレスを特定の順番にソートしてフューズにより記憶し、それらに応じて入力されるマット選択信号MS（MS0〜MS15）をシフトして、ロウアドレス比較結果RMS0〜RMS7, RMS12〜RMS19として出力する。図６と同様に、ロウアドレス比較回路群BXCG2, BXCG3は、4個のロウアドレス比較回路BXC1からなる。ロウアドレス比較回路BXC1は、図８に示したように構成され、各々11ビットの救済ロウアドレスを記憶し、入力されたロウアドレスBXの11ビットBX2〜BX12と比較し、ロウアドレス比較結果RS8〜RS11, RS20〜RS23を出力する。制御回路RSC0, RSC1はそれぞれ、8入力ＮＯＲ回路NOR8と4入力ＮＯＲ回路NOR4と2入力ＮＡＮＤ回路NAND2と8個の2入力ＡＮＤ回路AND2で構成されている。図６中の制御回路RMC0, RMC1とは、入力されるロウアドレス比較結果の個数が異なるが、同様に動作する。すなわち、ロウアドレス比較結果RMS0〜RMS7及びRS8〜RS11の論理和が出力RSA0に、ロウアドレス比較結果RMS12〜RMS19及びRS20〜RS23の論理和が出力RSA1に得られる。また、ロウアドレス比較結果RS8〜RS11がすべて'0'の場合には、ノードRSA2bが'1'となり、ロウアドレス判定結果RS0〜RS7にロウアドレス比較結果RMS0〜RMS7を出力し、ロウアドレス比較結果RS8〜RS11のいずれかが'1'の場合には、ノードRSA2bが'0'となり、ロウアドレス判定結果RS0〜RS7を'0'とする。同様に、ノードRSA3bにより、ロウアドレス判定結果RS12〜RS19を制御する。救済カラムアドレス選択回路群RBYSS0, RBYSS1は8個のアドレス選択回路RBYS3からなる。アドレス選択回路RBYS3は、入力されるロウアドレス判定結果の個数が異なるが、図１０に示したアドレス選択回路RBYS1と同様に構成でき、各々救済カラムアドレスRBY10〜RBY80及びRBY11〜RBY81の1ビットずつを選択する。場合によっては、12個の入力を二つに分け、半分ずつダイナミック複合ゲートで論理をとった後に論理和をとっても良い。その場合、回路規模が若干大きくなるが、動作速度やノイズマージンを改善できる。カラムアドレス比較回路BYC1は、図１１に示したように構成され、制御信号RMA0, RMA1が'1'の場合、救済カラムアドレスRBY10〜RBY80, RBY11〜RBY81とカラムアドレスBY（BY1〜BY8）とを比較し、比較判定結果RCY0, RCY1を出力する。2入力ＯＲ回路OR2により、2個の比較判定結果RCY0, RCY1の論理和をとり、カラム系救済判定結果RYHを出力する。
【００６７】
図２３は、ＮＭＯＳパストランジスタを用いたアドレスシフタMSSF0の構成例を示している。アドレスシフタMSSF1も、同様に構成される。入力されるマット選択信号MS（MS0〜MS15）を、MS0〜MS7, MS8〜MS15の二つのグループに分け、それぞれにパストランジスタ部を設けている。マット選択信号MS0〜MS7が入力される入力部ASI8L、MS8〜MS15が入力される入力部ASI8U、救済マットアドレスの比較結果RMS0〜RMS7を出力する出力部ASO8、入力部ASI4Lと出力部ASO8との間の8入力8出力のパストランジスタ部ASNL、入力部ASI8Uと出力部ASO8との間の8入力8出力のパストランジスタ部ASNU、ＹＳ置換を実現するパストランジスタ部ASA1、17個のフューズ判定回路FMS0〜FMS15, FMSAで構成されている。
【００６８】
入力部ASI8L, ASI8Uはそれぞれ、ソースが接地電圧VSSに接続された8個のＮＭＯＳトランジスタからなる。パストランジスタ部ASNL, ASNUはそれぞれ、64個のＮＭＯＳパストランジスタからなる。パストランジスタ部ASNLはフューズ判定回路FMS7〜FMS0のフューズ判定結果RFS7〜RFS0, RFS6b〜RFS0bにより制御され、パストランジスタ部ASNUはフューズ判定回路FMS8〜FMS15のフューズ判定結果RFS8〜RFS15, RFS9b〜RFS15bにより制御される。パストランジスタ部ASA1は2個のＮＭＯＳトランジスタからなり、フューズ判定回路FMSAのフューズ判定結果RFSAとリセット信号RST0bで制御される。パストランジスタ部ASNLとASNU及びASA1の出力は、出力部ASO8の入力端子でワイヤードＯＲもより論理和が取られている。出力部ASO8は、8個のレベル保持インバータLCIからなる。
【００６９】
動作は以下のように行う。ロウ系の動作を行う際に、リセット信号RST0bをハイレベルにして、出力部のASO8内のレベル保持インバータLCIを活性化する。マット選択信号MS0〜MS7のいずれかがハイレベルになると、入力部ASI8L内で対応するＮＭＯＳトランジスタが導通し、パストランジスタ部ASNLで出力部ASO8へ電流経路が形成されていれば、その出力がハイレベルとなる。この時、マット選択信号MS8〜MS15はすべてロウレベルなので、入力部ASI8U及びパストランジスタ部ASNUを通じて電流経路は形成されない。一方、マット選択信号MS8〜MS15のいずれかがハイレベルになると、バッファ部のASI8U内でいずれかのＮＭＯＳトランジスタが導通し、パストランジスタ部ASNUで出力部ASO8へ電流経路が形成されていれば、その出力がハイレベルとなる。この時、マット選択信号MS0〜MS7はすべてロウレベルなので、入力部ASI8L及びパストランジスタ部ASNLを通じて電流経路は形成されない。パストランジスタ部ASNLは、RMS0, RMS1, …, RMS7の順にマット選択信号MS0, MS1, …, MS7の内フューズ判定結果により選択されるものを割り当てて行き、ASNUは逆に、RMS7, RMS6, …, RMS0の順にマット選択信号MS15, MS14, …, MS8の内フューズ判定結果により選択されるものを割り当てて行くように結線されている。そのため、合計8個以下のマット選択信号を記憶するようにフューズ判定回路が正しい状態に設定されていれば、二つの以上のマット選択信号が同じアドレスシフタ出力に割り当てられることはない。なお、フューズ判定回路FMSAのフューズ判定結果RFSAがハイレベルの場合には、マット選択信号MS0〜MS15によらず比較結果RMS7がハイレベルとなる。
【００７０】
このようにＮＭＯＳパストランジスタロジックを用いることにより、少ない素子数でアドレスシフタを構成できる。図２中の３端子スイッチを、互いに相補なフューズ判定結果が入力される２個のＮＭＯＳトランジスタで実現している。また、レベル保持インバータLCIは、入力がオープンであればロウレベルを出力することを活かし、論理的0を伝達するパストランジスタを省き、素子数を低減している。さらに、16個のマット選択信号MS0〜MS15を8個ずつ二つのグループに分け、それぞれにパストランジスタ部を設けることにより、8入力8出力のパストランジスタ部2個で構成でき、16入力8出力のパストランジスタ部を用いた構成よりも素子数を低減し、占有面積を小さくできる。なお、アドレスシフタでは、多数のＮＭＯＳパストランジスタが信号経路となるが、この回路はアクセス時間のクリティカルパスとならないようにできるので遅延時間は問題とならない。また、パストランジスタ部ASNL, ASNU内のパストランジスタのゲートは、すべてフューズ判定結果であり、あらかじめ所定の値となっているため、パストランジスタ部ASNL, ASNUの内部の寄生容量による誤動作の恐れはない。しかも、ここでは、パストランジスタ部を二つに分けることで、レベル保持インバータから接地電圧VSSまでの直列接続のＮＭＯＳトランジスタ数を低減しているため、安定で遅延時間が小さい動作が可能である。
【００７１】
図２４は、本実施例におけるカラム選択線の置換例を示している。図１６などと同様に、右上がり斜線模様のハッチングの領域RPOAを、右下がり斜線模様のハッチングの領域RPDAに置換している。冗長カラム選択線RYS0, RYS1は、それぞれ12箇所でカラム選択線を置換しており、一つのマットを単位とするブロック救済と、より小さい単位のビット救済とが混在している。マットMCA4で示しているように、ビット救済を優先してブロック救済を中抜きで行うことにより、ビット救済2個分と同等の置換を実現している。ここでは、中抜きブロック救済を含めたブロック救済を、冗長カラム選択線毎に8マットで行っている。この8個所の置換のロウアドレス比較を、図２３に示したアドレスシフタで実現している。
【００７２】
図２３に示したアドレスシフタのフューズ判定回路数は17個である。それに対し、図7に示したアドレス比較回路BXUC1では5個のフューズ判定回路を用いているので、8個のアドレス比較回路BXUC1を用いると、合計のフューズ判定回路は40個となる。それと同等の機能のロウアドレス比較を、本実施例ではアドレスシフタを用いて、半分未満のフューズ判定回路で実現している。また、トランジスタ数も、アドレス比較回路BXUC1の8個分に比べると、アドレスシフタの方が少ない。本実施例では、このような特徴を活かして、ブロック救済のフューズセット数を大きくしている。
【００７３】
この実施例で用いている救済アドレスを特定の順番にソートして記憶する方式は、置換ごとに異なる救済となる場合に好適であるが、複数の置換で同じ救済アドレスとすることを許すと、実現する構成が複雑になる。そのため、マット単位のカラム系ブロック救済では救済ロウアドレスの記憶に適しているが、ビット救済では実現構成が複雑になる。本発明では、ビット救済をブロック救済よりも優先させた中抜きブロック救済を導入することで、ビット救済とブロック救済を混在させ、救済マット選択信号特定の順番にソートして記憶し、救済ロウアドレスを記憶するフューズ数を低減している。
＜実施例６＞
図２５から図２７を用いて、カラム系救済回路のさらに別な例を説明する。この実施例では、ブロック救済を行う救済ロウアドレスを特定の順番にソートして記憶し、救済ロウアドレスを記憶するフューズ数を低減することが特徴である。図４に示したＳＤＲＡＭ全体の構成や、図１２のカラムプリデコーダYPD、図１３から図１５に示したメモリアレーMARの構成は、図４から図１７を用いて説明した方式と同じとする。
【００７４】
図２５は、カラム系救済回路の別な構成例で、図２２に示したカラム系救済回路と同様に、ロウプリデコーダXPDの出力であるマット選択信号MSも入力して、図４中のYRとして用いる。ここでも、ブロック救済とビット救済を混在させて、各々最大12個の置換を制御可能な、2個の比較判定結果RCY0, RCY1を出力する構成例を示している。ただし、ブロック救済の置換単位が、2マットごとになっている。図２２に示したカラム系救済回路中のアドレスシフタの代わりに、2個のＯＲ回路群MSPE0, MSPE1が設けられている。ＯＲ回路群MSPE0, MSPE1は、それぞれ8個のマット選択信号ＯＲ回路MSPからなる。その他は図２２と同様に、2個のロウアドレス比較回路群BXCG2, BXCG3、2個のロウアドレス比較結果の制御回路RPC0, RPC1、2個の救済カラムアドレス選択回路群RBYSP0, RBYSP1、2個のカラムアドレス比較回路BYC1、2入力ＯＲ回路OR2により構成されている。制御回路RPC0, RPC1、救済カラムアドレス選択回路群RBYSP0, RBYSP1は、図２２中の制御回路RSC0, RSC1、救済カラムアドレス選択回路群RBYSS0, RBYSS1と同様に構成され、同様に動作する。また、カラムアドレス比較回路BYC1と2入力ＯＲ回路OR2も前述の様に動作する。
【００７５】
図２６は、マット選択信号ＯＲ回路MSPの構成例を示している。ここでは、マット選択信号MS0, MS1が入力され、救済判定用マット選択信号RME0を出力する場合を、例として示している。フューズ判定回路FDE0と、2個の2入力ＮＯＲゲートからなる論理回路MSORで構成されている。フューズ判定回路FDE0でフューズがブロウされて、フューズ判定結果RY1kbが'0'である時、マット選択信号MS0, MS1の論理和を救済判定用マット選択信号RME0として出力する。フューズ判定結果RY1kbが'1'ならば、マット選択信号MS0, MS1によらず、マット選択信号RME0を'0'とする。
【００７６】
図２７は、本実施例におけるカラム選択線の置換例を示している。図１６などと同様に、右上がり斜線模様のハッチングの領域RPOAを、右下がり斜線模様のハッチングの領域RPODに置換している。冗長カラム選択線RYS0, RYS1は、それぞれ12箇所でカラム選択線を置換しており、連続した二つのマットを単位とするブロック救済と、より小さい単位のビット救済とが混在している。別の表現をするならば、隣り合う２つのマットにおいて、カラムアドレス信号により選択されるデータ線を一単位として置換するブロック救済と一つのマットにおいてカラムアドレス信号により選択されるデータ線と所定数のワード線との交差領域を一単位として置換するビット救済が混在している。さらに、一つのマットを一単位として置換するブロック救済も可能である。例えば、冗長カラム選択線RYS0がマットMCA4では、ビット救済と一つのマットを単位とする中抜きブロック救済で用いられている。これは、マット選択信号ＯＲ回路MSPを用いたマットMCA4, MCA5のブロック救済に対し、ロウアドレス比較回路BXC1を用いたマットMCA5でのブロック救済とマットMCA4内のビット救済を優先して行うことにより実現される。
【００７７】
なお、この実施例では、あるカラム選択線をロウアドレスによらず置換するＹＳ救済を制御するためのフューズ判定回路を設けていないが、冗長カラム選択線1本全てで、同じカラムアドレスに対してブロック救済を行えば実現できる。
【００７８】
図２６に示したマット選択信号ＯＲ回路MSPのフューズ判定回路数は1個であり、8個のブロック救済のロウアドレス判定を8個のフューズ判定回路で実現できる。それに対し、図7に示したアドレス比較回路BXUC1を8個用いると、前述のように合計のフューズ判定回路は40個となる。それと同等の機能のロウアドレス比較を、本実施例では図２２に示したカラム系救済回路と同様に、半分未満のフューズ判定回路で実現している。図２３のアドレスシフタを用いる図２２のカラム系救済回路に比べ、図２６に示したマット選択信号ＯＲ回路MSPは単純な構成であるので、トランジスタ数が少ない。
【００７９】
マット毎にフューズセットを設けると、フューズセット数が多く救済カラムアドレスを記憶するフューズ数が多くなるが、本実施例ではマット選択信号の論理和をとることにより適当な個数にしている。また、ビット救済用のフューズセット数を調整することにより、合計のフューズセット数の最適化が可能である。
＜実施例７＞
図２８は、図２５に示したカラム系救済回路の変形例を示している。ブロック救済で2マット毎にカラム選択線を置換することを活かして、センスアンプの欠陥に対応した置換を可能にしたことが特徴である。ここでも、ブロック救済とビット救済を混在させて、各々最大12個の置換を制御可能な、2個の比較判定結果RCY0, RCY1を出力する構成例を示している図２２に示したカラム系救済回路中のＯＲ回路群MSPE1の代わりに、ＯＲ回路群MSPO1が設けられている。このＯＲ回路群MSPO1は、図２５中のＯＲ回路群MSPE1と同じく、8個のマット選択信号ＯＲ回路MSPからなるが、入力されるマット選択信号の組み合わせが異なっている。その他は図２５と同じく、2個のロウアドレス比較回路群BXCG2, BXCG3、2個のロウアドレス比較結果の制御回路RPC0, RPC1、2個の救済カラムアドレス選択回路群RBYSP0, RBYSP1、2個のカラムアドレス比較回路BYC1、2入力ＯＲ回路OR2により構成されている。これらは、図２５のカラム系救済回路と同じ動作を行う。
【００８０】
図２９は、図２８のカラム系救済回路によるカラム選択線の置換例を示している。図１６などと同様に、右上がり斜線模様のハッチングの領域RPOAを、右下がり斜線模様のハッチングの領域RPDAに置換している。冗長カラム選択線RYS0, RYS1は、それぞれ12箇所でカラム選択線を置換しており、連続した二つのマットを単位とするブロック救済と、より小さい単位のビット救済とが混在している。別の表現をするならば、隣り合う２つのマットにおいてカラムアドレス信号により選択されるデータ線を一単位として置換するブロック救済と、一つのマットにおいてカラムアドレス信号により選択されるデータ線と所定数のワード線が交差する領域を一単位として置換するビット救済が混在している。さらに、図２７に示した置換例と同様に、一つのマットを単位とするブロック救済も行っている。ここで、冗長カラム選択線RYS0とRYS1とで、二つのマットを単位とするブロック救済が、1マット分ずれている。例えば、冗長カラム選択線RYS0ではマットMCA0とMCA1で置換しているのに対し、冗長カラム選択線RYS0ではマットMCA1とMCA2で置換している。図１３に示した様に、マット同士の間にそれぞれセンスアンプ部が配置されているので、このようにブロック救済を行うことにより、マットMCA0とMCA1との間に配置されているセンスアンプ部SAB1内のセンスアンプの欠陥を、冗長カラム選択線RYS0への一つのブロック救済で救済でき、マットMCA1とMCA2との間に配置されているセンスアンプ部SAB2内のセンスアンプの欠陥を、冗長カラム選択線RYS0への一つのブロック救済で救済できる。このブロック救済は1個のフューズセットで実現でき、フューズセットを有効活用できる。
＜実施例８＞
以上では、本発明をカラム系救済に適用した種々の冗長方式の例を説明してきた。本発明はカラム系救済のみならず、ロウ系救済などにも適用できる。図３０は、本発明をロウ系救済に適用した冗長方式の例を模式的に示している。ワード線を冗長ワード線に置換することで、欠陥を含む二つの領域のメモリセル群が、それぞれ冗長メモリセル群に置換される例を示している。図１に示したカラム系救済と同様に、第１の置換に比べ、第２の置換の置換領域を小さくし、第２の置換を優先させるように置換判定を行うことが特徴である。
【００８１】
メモリセルアレーNMCAに対し、冗長セルアレーRMCXが設けられ、救済判定回路XRNにより制御される。メモリセルアレーNMCAは、N本のワード線WLsとM本のデータ線DLsの交点にメモリセルが設けられ、ロウデコーダXDECとカラムデコーダYDECにより選択される。冗長セルアレーRMCXは、Q1本の冗長ワード線RWLsとP本のデータ線DLsの交点に冗長メモリセルが設けられ、冗長ロウデコーダRXDとカラムデコーダYDECにより選択される。ロウデコーダXDECは、nビットのロウアドレスAXをデコードし、2のn乗であるN本のワード線から1本を選択的に駆動する。カラムデコーダYDECは、mビットのカラムアドレスAYをデコードし、2のm乗であるM本のデータ線から1本を選択する。冗長ロウデコーダRXDは、ロウアドレスAX中の q1ビットをデコードし、2のq1乗であるQ1本の冗長データ線から1本を選択する。救済判定回路XRNの出力である救済判定結果RXHにより、ロウデコーダYDECと冗長ロウデコーダRXDが制御され、欠陥部DF1、DF2のメモリセル群が冗長メモリセル群に置換される。
【００８２】
救済判定回路XRCは、2個の上位ロウアドレス比較回路XC1、下位ロウアドレス比較回路XC2、インバータINV、2個の2入力ＡＮＤ回路AND2、2入力ＯＲ回路OR2で構成される。上位ロウアドレス比較回路XC1のみで第１の置換の救済アドレスを、上位ロウアドレス比較回路XC1と下位ロウアドレス比較回路XC2とで第２の置換の救済アドレスを記憶している。上位ロウアドレス比較回路XC1は、(n-q1)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q1)ビットと比較する。一方、下位ロウアドレス比較回路XC2は、(q1-q2)ビットの救済アドレスを記憶するアドレス記憶手段を含み、ロウアドレスAX中の(n-q2)ビットと比較する。インバータINVにより下位ロウアドレス比較回路XC2の一致判定結果XLH2を反転し、2入力ＡＮＤ回路AND2によりロウアドレス比較回路XC1の一致判定結果XUH1との論理積をとることにより、第１の置換についての第１の判定結果HX1を得る。一方、2入力ＡＮＤ回路AND2により下位ロウアドレス比較回路XC2の一致判定結果XLH2と上位ロウアドレス比較回路XC1の一致判定結果XUH2との論理積をとることにより、第２の置換についての第２の判定結果HX2を得る。2入力ＯＲ回路OR2で、判定結果HX1, HX2の論理和をとり救済判定結果RXHとする。このように救済判定回路XRNを構成することにより、下位ロウアドレス比較回路XC2が一致との一致判定結果を出力した場合、第１の判定結果HX1は'0'となり、第２の判定結果HX2は上位ロウアドレス比較回路XC1の一致判定結果XUH2に応じて出力される。すなわち、第１の置換よりも第２の置換が優先される。
【００８３】
置換の単位は、第１の置換では2のq1乗であるQ1本のワード線より選択される領域であり、第２の置換では2のq2乗であるQ2本のワード線により選択される領域である。ただし、第１の置換のQ1本のワード線が、第２の置換のQ2本のワード線を包含する場合には、第１の置換が第２の置換のQ2本のワード線を除いた（Q1-Q2)本のワード線により選択される中抜きの領域となる。この際、第１の置換のQ1本のワード線により選択される領域中で、第２の置換のQ2本のワード線で選択されるメモリセルは、冗長メモリセルへ置換されずにアクセスされる。
【００８４】
この救済方式では、第２の置換の単位となるQ2本のワード線で選択される領域が異なれば、2個の欠陥がある場合に救済することができる。このワード線数Q2を小さくすることにより、ワード線数Q1が大きくても、置換先が競合して救済できない確率を小さくできる。その際、下位ロウアドレス比較回路XC2が比較するロウアドレスのビット数(q1-q2)は大きくなり、下位ロウアドレス比較回路XC2の回路規模が大きくなるが、上位ロウアドレス比較回路XC1が比較するロウアドレスのビット数(n-q1)は大きくなり、上位ロウアドレス比較回路XC1の回路規模は増加しない。したがって、ロウ系救済においても本発明を適用することにより、比較するビット数が少なく小さな回路規模のアドレス比較回路で、置換先の競合を避けるように置換を制御でき、効率的に欠陥を救済できる。
＜実施例９＞
図３１に、本実施の形態のＤＲＡＭの製造方法における製造フローの一例を示す。図３１（a）は、DRAMの製造方法の製造フローを示している。図３１（ｂ）は、製造フローの中のプローブ検査工程１を説明したものであり、図３１（ｃ）は、プローブ検査工程１の中の救済判定に関するものである。
【００８５】
まず、半導体ウェハに対して、薄膜形成、酸化、ドーピング、アニール、レジスト処理、露光、エッチング、洗浄、ＣＭＰなどの処理を繰り返し、チップ毎にメモリセルアレイおよび図１又は３の救済回路など所定の集積回路を含むＤＲＡＭを形成するためのウェハ処理工程を実施する（STEP１）。そして、このウェハ処理後の半導体ウェハに対して、ウェハプローバによってチップのパッドにプローブ針を接触させて、ＤＣテスト、ＡＣテストや冗長エリアテストなどの電気的特性を試験するためのプローブ検査工程１を実施する（STEP２）。さらに、プローブ検査工程１が終了後、その検査結果に基づいて救済回路に含まれるフューズをレーザー等で切断するプログラム工程を行う（STEP3）。その後、欠陥が救済されているか確認することを含め、電気的特性を試験するためのプローブ検査工程２を行う（STEP４）。次に、プローブ検査工程２が終了した半導体ウェハをダイシングソーを用いてチップ毎に切断するためのウェハ切断工程を実施する（STEP５）。そして、この切断されたチップを組み込み、たとえばチップをリードフレームのダイパッドに搭載し、チップのパッドとリードフレームのインナーリードとをワイヤにより接続し、さらにレジンなどにより封止するためのチップ組み込み工程を実施する（STEP６）。これにより、パッケージ構造のＤＲＡＭを製造することができる。
【００８６】
次に、図３１（ｂ）により、前記プローブ検査工程１における処理フローの一例を詳細に説明する。このプローブ検査工程１においては、まずオープン、ショート、電源電流およびリーク電流測定などのＤＣテスト（STEP２１）、冗長メモリセルアレイ内の欠陥ビットをチェックするための冗長エリアテスト（STEP２２）、ファンクションチェックなどを行うＡＣテストを行い（STEP２３）、メモリセルアレイの領域内のメモリセル、又はこのメモリセルを選択するワード線及びデータ線に欠陥があるか否かを調べる。そして、救済すべき欠陥がある場合にはどのように救済するのかを決定するための救済判定を行う（STEP２４）。
【００８７】
次に、図３１（ｃ）により、救済判定において欠陥を救済するための救済アルゴリズムの一実施例を説明する。まず、各テストによりフェイルビットマップを作成する（STEP241）。フェイルビットマップとは、テストによって検出された欠陥を２次元の分布として表示したものである。次に、そのフェイルビットマップに基づいて▲１▼YSライン不良、▲２▼データ線ライン不良、▲３▼ビット不良とに分類する（STEP242）。ここで▲１▼YSライン不良とは、主に図１３に示されるカラム選択線に起因する欠陥、例えばカラム選択線の断線不良等のことである。また、▲２▼データ線ライン不良とは、主にデータ線に起因する欠陥又はセンスアンプに起因する欠陥、例えばデータ線の断線不良等のことである。更に、▲３▼ビット不良とは、主にメモリセルに起因する欠陥、例えばリフレッシュ特性不良等のことである。分類後は、まずYSライン不良を救済し（STEP243）、次にデータ線ライン不良を救済する（STEP244）。更に、ビット不良をブロック救済に割り当てることにより救済し（STEP245）、ブロック救済に割り当てることができなかったビット不良はビット救済で救済する（STEP246）。
【００８８】
そこで、図３２により、夫々の欠陥を冗長YS線に割り当てる方法（STEP243〜246）を詳しく説明する。図３２において、DF１〜５はビット不良、DFDLはデータ線ライン不良、DFYSはYSライン不良を示す。まず、あらかじめ行われた冗長エリアテストにおいて冗長YS線RYS0、RYS1に欠陥DFRYSが発見された場合、その部分は救済に用いることができないので、置換できないという意味のフラグFGRYSを立てる。次に、YSライン欠陥DFYSを救済するが、ライン不良は置換先の領域すべてを用いて救済する必要がある。そのため、フラグFGRYSが立てられている冗長YS線RYS0には置換することができない。そこで、YSライン不良DFYSを冗長YS線RYS１に割り当てるとともに、YSライン不良DFYSが置換される領域（この場合冗長YS線RYS1のすべて）にフラグFGYSを立てる。次に、データ線ライン不良DFDLの救済を考える。冗長YS線RYS1には既にフラグFGYSが立てられているので、フラグが立てられていない冗長YS線RYS0に置換するようブロック救済に割り当てる。その際、データ線ライン不良DFDLに対応する冗長YS線RYS0の領域にフラグFGDLを立てる。
【００８９】
続いて、ビット不良DF1〜DF5を救済する。特に制限されないが救済の割当法としては、メモリセルアレーMCA0からMCA3へと順に救済を行った例を示す。最初にメモリセルアレーMCA0において、ビット不良DF1、DF２を救済する場合、冗長YS線RYS0,RYS1の両方にフラグFGYS又はFGRYSが立てられているためブロック救済に割り当てることができない。そこで、ビット不良DF1、DF2はビット救済に割り当てる。そして冗長YS線RYS0にフラグFG1,FG2を立てる。次にメモリセルアレーMCA1において、ビット不良DF３については、冗長YS線RYS0に立てられているフラグがないので、ブロック救済を割り当てる。その際にフラグFG3は、ビット不良DF3に対応する領域のみに立てる。このように置換先の領域すべてにフラグを立てるのではなく、ビット不良DF3に対応する領域のみにフラグを立てることにより、フラグFG3以外の部分は、救済可能という状態になる。前述したがビット不良をブロック救済により救済する場合であっても置換先の冗長YS線に必要な領域はビット不良を置換する部分のみである。そのため他の欠陥がフラグFG3以外の領域に置換されても構わない。  次に、メモリセルアレーMCA2において、ビット不良DF4をビット不良DF3と同様にブロック救済に割り当てるとともに冗長YS線RYS0にフラグFG4を立てる。続いてビット不良DF5は、冗長YS線RYS0,RYS1の両方にフラグFGYS又はFG４が立てられているためブロック救済に割り当てることができない。そこでビット不良DF5をビット救済に割り当てるとともに冗長YS線RYS0にフラグFG5を立てる。もしビット不良DF4を救済したときに置換先の冗長YS線の置換された領域全体について使用済みというフラグを立てしまうと、後にビット不良DF5のような救済ができなくなる。このように、ビット不良をブロック救済に割り当てても、そのビット不良に必要な冗長YS線の領域のみにフラグを立てることにより中抜きブロック救済が可能になる。上述の救済アルゴリズムを用いることにより、フューズ数の少ないブロック救済用のフューズセットに優先的に割り当てることができ、フューズの切断数を少なくすることができ、製造工程の短縮化を図ることができる。
【００９０】
以上、製造フローの一例を挙げて説明してきたが、本願の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、プログラム素子にアンチフューズやその他の電気フューズを用いた場合は、プローブ検査工程において使用するテスタでプログラムすることが可能である。その場合でも、プログラム素子にプログラムする数が減少するので時間が短縮することができる。また、救済アルゴリズムも他のアルゴリズムにより救済を行うことももちろん可能である。その場合でも、ビット不良をブロック救済に割り当てることによりフューズの切断数は減少し、製造工程の短縮化を図ることができる。また、欠陥の分類も上述の３種類は最小限定のものであって、他の不良分類を追加しても良い。例えばワード線の断線不良等のロウ系不良を追加しても構わない。更にフラグは冗長YS線に含まれるメモリセルに対して指定しても良いし、冗長YS線の領域に対して指定してもよい。
【００９１】
【発明の効果】
従来に比べ比較するビット数が少なく小さな回路規模のアドレス比較回路で、置換先の競合を避けるように置換を制御でき、効率的に欠陥を救済できる。その結果、面積が小さく、救済効率が高い欠陥救済回路を有する半導体メモリ装置が実現され、半導体メモリ装置の製造コストを下げられる。
【図面の簡単な説明】
【図１】本発明によるカラム冗長方式の模式図。
【図２】従来のカラム冗長方式の模式図。
【図３】別なカラム冗長方式の模式図。
【図４】ＳＤＲＡＭの構成例のブロック図。
【図５】ＳＤＲＡＭの動作タイミングを示す図。
【図６】カラム系救済判定回路の構成例を示す図。
【図７】ブロック救済用ロウアドレス比較回路の構成例を示す図。
【図８】ロウアドレス比較回路の構成例を示す図。
【図９】フューズ判定回路の構成例を示す図。
【図１０】救済カラムアドレス選択回路の構成例を示す図。
【図１１】カラムアドレス比較回路の構成例を示す図。
【図１２】カラムプリデコーダの構成例を示す図。
【図１３】メモリアレーの構成例を示す図。
【図１４】カラムデコーダの構成例を示す図。
【図１５】サブアレーとセンスアンプ部の構成例を示す図。
【図１６】カラム選択線の置換例を示す図。
【図１７】カラム選択線の別な置換例を示す図。
【図１８】カラム系救済判定回路の構成例を示す図。
【図１９】ロウアドレス比較回路の構成例を示す図。
【図２０】救済カラムアドレス選択回路の構成例を示す図。
【図２１】カラム選択線の置換例を示す図。
【図２２】カラム系救済判定回路の構成例を示す図。
【図２３】アドレスシフタの構成例を示す図。
【図２４】カラム選択線の置換例を示す図。
【図２５】カラム系救済判定回路の構成例を示す図。
【図２６】マット選択信号ＯＲ回路の構成例を示す図。
【図２７】カラム選択線の置換例を示す図。
【図２８】カラム系救済判定回路の構成例を示す図。
【図２９】カラム選択線の置換例を示す図。
【図３０】本発明によるカラム冗長方式の模式図。
【図３１】本発明を使用したＤＲＡＭの製造方法のフロー。
【図３２】欠陥救済例を示す図。
【符号の説明】
A…アクティベイトコマンド、  AB…アドレスバッファ、  ADR…外部からのアドレス、  AND2…2入力ＡＮＤ回路、  AND3…3入力ＡＮＤ回路、  ASI8L, ASI8U…アドレスシフタの入力部、  ASNL, ASNU…アドレスシフタのパストランジスタ部、  ASO8…アドレスシフタの出力部、  AX…ロウアドレス、  AXC, AXC1, AXC2…ロウアドレス比較回路、  AY…カラムアドレス、  AYC, AYCS…カラムアドレス比較回路、  BX…ロウアドレス、  BXC1, BXC2…ロウアドレス比較回路、  BXCG0〜BXCG3, BXCG22…ロウアドレス比較回路群、  BXUC1…上位ロウアドレス比較回路、  BY…カラムアドレス、  BYC1…カラムアドレス比較回路、  CB…制御信号バッファ、  CD…コマンドデコーダ、  CKB…クロックバッファ、  CLK…外部クロック、  CLKI…内部クロック、  CX…ロウプリデコードアドレス、  CY…カラムプリデコードアドレス、  DIB…入力バッファ、  DOB…出力バッファ、  DQ…外部との入出力データ、  FDBk, FDYk, FDX2k〜FDX12k, FDR1k, FDE0…フューズ判定回路、  FUSE…フューズ、  GI…ライトデータ、  GO…リードデータ、  INV…インバータ、LCB…レベル保持バッファ、  LCI…レベル保持インバータ、  MA…メインアンプ、  MCA0〜MCA15…メモリセルアレーのマット、  MAR…メモリアレー、  MIO…メイン入出力線、  MS, MS0〜MS15…マット選択信号、  MSP…マット選択信号ＯＲ回路、  MSPE0, MSPE1, MSPO1…マット選択信号ＯＲ回路群、  MSSF0, MSSF1…アドレスシフタ、  NMCA…メモリセルアレー、  NAND2…2入力ＮＡＮＤゲート、  NOR4…4入力ＮＯＲ回路、  OR2…2入力ＯＲ回路、  RAYS…救済カラムアドレス選択回路、  RBYS1, RBYS3…救済カラムアドレス選択回路、  RBYSG0, RBYSG1, RBYSG2, RBYSS0, RBYSS1, RBYSP0, RBYSP1…救済カラムアドレス選択回路群、  RMC0, RMC1, RMC2, RSC0, RSC1, RPC0, RPC1…制御回路、  RMCA, RMCX…冗長セルアレー、  RYD…冗長カラムデコーダ、  RYD2…冗長カラムドライバ、  RYS0, RYS1…冗長カラム選択線、  SAB0〜SAB15…センスアンプ部、  SAC0〜SAC15…センスアンプ制御回路、  SCT0, SCT1…メモリコアのセクタ、  WB…ライトバッファ、  XC1…上位ロウアドレス比較回路、  XC2…下位ロウアドレス比較回路、  XDEC, XDEC0〜XDEC15…ロウデコーダ、  XPD…ロウアドレスプリデコーダ、  XR, XRN…ロウ系欠陥救済回路、  YCT…カラムアドレスカウンタ、  YDEC…カラムデコーダ、  YPD…カラムアドレスプリデコーダ、  YR, YRC, YRN…カラム系欠陥救済回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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