(57)【特許請求の範囲】
【請求項１】
エコーデータとしての入力ビット列を所定位置で分割して複数の部分ビット列を生成し、当該複数の部分ビット列のうち、その表現値が０でなく、かつ前記入力ビット列中にて最も上位側に位置する優位部分ビット列を特定する前処理手段と、
前記優位部分ビット列に対して、その前記表現値の対数を表す対数ビット列を求める対数変換手段と、
前記入力ビット列中での前記優位部分ビット列の位置に応じたオフセットビット列を出力するオフセット生成手段と、
前記対数ビット列と前記オフセットビット列とを加算して、前記入力ビット列を対数変換したものに相当する出力ビット列を出力する加算手段と、
を含み、
前記出力ビット列が超音波画像を構成する画素データとして利用されることを特徴とする超音波診断装置。
【請求項２】
エコーデータとしての入力ビット列のそれぞれ所定位置を占め、集合的に前記入力ビット列を包含するｎ個（ｎは２以上の自然数）の部分ビット列であり、第ｋ部分ビット列（ｋは１≦ｋ≦ｎ−１なる自然数）とその下位側に連なる第（ｋ＋１）部分ビット列とが互いにδkビットの重複ビット列を有する前記部分ビット列を生成し、その表現値が２δk以上である前記第ｋ部分ビット列及び、第ｎ部分ビット列のうち、前記入力ビット列中にて最も上位側に位置する優位部分ビット列を特定する前処理手段と、
前記優位部分ビット列に対して、その前記表現値の対数を表す対数ビット列を求める対数変換手段と、
前記入力ビット列中での前記優位部分ビット列の位置に応じたオフセットビット列を出力するオフセット生成手段と、
前記対数ビット列と前記オフセットビット列とを加算して、前記入力ビット列を対数変換したものに相当する出力ビット列を出力する加算手段と、
を含み、
前記出力ビット列が超音波画像を構成する画素データとして利用されることを特徴とする超音波診断装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は超音波診断装置に関し、特にエコーデータを対数変換する回路に関する。
【０００２】
【従来の技術】
超音波診断装置においては対数変換器（対数圧縮器）が設けられている。その対数変換器は、Ｂモード画像やＭモード画像などの輝度画像を表示する場合に、エコーデータを人間の視覚特性に合わせて対数変換し、その対数変換後のエコーデータを画素の輝度値とするためのものである。
【０００３】
従来、対数変換器は、プログラムによって近似計算したり、あらかじめＲＯＭやＲＡＭなどのメモリに格納した対数テーブルを参照して、入力データに対応する対数のデータを出力する。例えば、対数変換器には、エコーデータとして２０ビットのビット列が入力され、対数変換器はそれを対数変換して８ビット（２５６階調）のデータ（画素値）を出力する。
【０００４】
図１０は、従来の超音波診断装置における対数変換を示す模式図である。エコーデータ５００の全ビット長Ｌ（例えば２０ビット）が対数変換器５０２に入力され、対数変換器５０２はこれを対数変換して、例えば８ビットの対数データを出力する。
【０００５】
【発明が解決しようとする課題】
エコーデータの取り得る範囲が広い場合、すなわち対数変換器への入力語長（入力ビット数）が大きい場合には、近似計算では多くのクロック数が必要となる。そのため、演算時間が長くなるという問題や、高速なプロセッサを用いることにより装置コストが増加するという問題があった。また、テーブル参照による構成では、入力語長が大きくなるほど、テーブルを格納するメモリの所要容量が増大するという問題があった。
【０００６】
本発明は上記問題点を解決するためになされたもので、ビット数の多いエコーデータに対して、少ないクロック数で高速に対数演算でき、または容量の小さな対数テーブルで対数変換が実現される超音波診断装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る超音波診断装置は、エコーデータとしての入力ビット列を所定位置で分割して複数の部分ビット列を生成し、当該複数の部分ビット列のうち、その表現値が０でなく、かつ前記入力ビット列中にて最も上位側に位置する優位部分ビット列を特定する前処理手段と、前記優位部分ビット列に対して、その前記表現値の対数を表す対数ビット列を求める対数変換手段と、前記入力ビット列中での前記優位部分ビット列の位置に応じたオフセットビット列を出力するオフセット生成手段と、前記対数ビット列と前記オフセットビット列とを加算して、前記入力ビット列を対数変換したものに相当する出力ビット列を出力する加算手段とを含み、前記出力ビット列が超音波画像を構成する画素データとして利用される。
【０００８】
本発明によれば、エコーデータを表す所定長の入力ビット列を所定位置で区切る。これにより生成されるビット列の複数の切片がそれぞれ部分ビット列である。ここで、部分ビット列は互いに重なりを有さない。各部分ビット列の表現値は、当該部分ビット列を一つの二進数と見たときの、その二進数の値である。入力ビット列は、その下位側の部分が実質的なエコーデータを表し、残りの上位側の部分は空白を表す（すなわちその表現値が０である）ビット列で埋められる。入力ビット列のうちエコーデータを実質的に表す下位側のビット列（以下、エコーデータ実効ビット列と呼ぶ）の桁数（以下、エコーデータの実効桁数）はエコーデータの大きさに応じて変動する。優位部分ビット列は、そのエコーデータ実効ビット列の最も上位の桁を含んだ部分ビット列である。
【０００９】
エコーデータ（値Ｘt）の対数Ｙを、比例係数αを含んだ次式で定義する。なお、以下、“Log”は常用対数を意味する。
【００１０】
【数１】
Ｙ ≡ α・LogＸt                                      ………（１）
エコーデータの実効桁数（上位を連続して埋める０の桁を除いた桁数）をＬtとし、そのうち優位部分ビット列（表現値Ｘs）に含まれる桁数をＬsとすると、対数Ｙは次の近似式で表される。
【００１１】
【数２】
Ｙ ＝ α・Log(Ｘs・２Lt-Ls)
＝ α・LogＸs ＋ α・Δ                              ………（２）
なお、ここで、
【数３】
Δ≡Log２・(Ｌt−Ｌs)                                  ………（３）
である。
【００１２】
対数変換手段は、優位部分ビット列の表現値を対数変換する。すなわち、対数変換手段は、優位部分ビット列を入力され、その表現値Ｘsの対数を表す対数ビット列を出力する。この対数ビット列は（２）式右辺第１項に対応する。対数変換手段は、例えばＣＰＵを用いた演算により対数ビット列を求めてもよいし、メモリに格納した対数テーブルを検索して対数ビット列を求めてもよい。
【００１３】
オフセット生成手段は、入力ビット列中での優位部分ビット列の位置に応じたオフセットビット列を出力する。このオフセットビット列は（２）式右辺第２項に対応し、（３）式を用いて表される。
【００１４】
（２）式が示すように、入力ビット列を対数変換したものに相当する出力ビット列は、対数変換手段により得られる対数ビット列と、オフセット生成手段により得られるオフセットビット列との和で表される。加算手段は、これら対数ビット列とオフセットビット列とを加算し、その加算結果に応じた出力ビット列を生成し出力する。
【００１５】
他の本発明に係る超音波診断装置は、エコーデータとしての入力ビット列のそれぞれ所定位置を占め、集合的に前記入力ビット列を包含するｎ個（ｎは２以上の自然数）の部分ビット列であり、第ｋ部分ビット列（ｋは１≦ｋ≦ｎ−１なる自然数）とその下位側に連なる第（ｋ＋１）部分ビット列とが互いにδkビットの重複ビット列を有する前記部分ビット列を生成し、その表現値が２δk以上である前記第ｋ部分ビット列及び、第ｎ部分ビット列のうち、前記入力ビット列中にて最も上位側に位置する優位部分ビット列を特定する前処理手段と、前記優位部分ビット列に対して、その前記表現値の対数を表す対数ビット列を求める対数変換手段と、前記入力ビット列中での前記優位部分ビット列の位置に応じたオフセットビット列を出力するオフセット生成手段と、前記対数ビット列と前記オフセットビット列とを加算して、前記入力ビット列を対数変換したものに相当する出力ビット列を出力する加算手段とを含み、前記出力ビット列が超音波画像を構成する画素データとして利用される。
【００１６】
本発明によれば、第１〜第ｎの部分ビット列はそれぞれ、エコーデータを表す所定長の入力ビット列の所定範囲に位置するビット列である。入力ビット列中における第（ｋ＋１）部分ビット列の存在範囲は、第ｋ部分ビット列の存在範囲より下位側にずれて位置するが、これら２つの存在範囲は互いに部分的にオーバーラップするように設定される。つまり、第ｋ部分ビット列の下位のδkビットと、第（ｋ＋１）部分ビット列の上位のδkビットとは共通のビット列である。このように、隣接する２つの部分ビット列は重複部分を有するので、エコーデータ実効ビット列の最も上位の桁は２つの部分ビット列に含まれる場合がある。本発明では、エコーデータ実効ビット列の最上位桁を含んだ第ｋ部分ビット列であって、かつその表現値が２δk以上であるものを優位部分ビット列とする。この条件を満たす部分ビット列は１個または０個である。０個の場合とは、エコーデータ実効ビット列の最上位桁が第（ｋ＋１）部分ビット列に含まれている場合であり、この場合には第（ｋ＋１）部分ビット列が優位部分ビット列となる。このように特定された優位部分ビット列に対して、上述のように対数ビット列及びオフセットビット列を求め、それらを加算して出力ビット列が生成され、出力される。本発明では（１）式を近似した（２）式において、優位部分ビット列の表現値Ｘsに対応する桁数Ｌsをある程度以上とすることにより、良好な近似精度を確保することができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００１８】
［実施形態１］
図１は、本実施形態に係る超音波診断装置の全体構成を示す概略のブロック図である。図１において、プローブ２は超音波の送受波を行うものであり、複数の振動素子からなるアレイ振動子を含む。そのアレイ振動子によって超音波ビームが形成され、それが電子走査される。その電子走査方式としては電子リニア走査や電子セクタ走査などを挙げることができる。
【００１９】
送受信部４は、送信ビームフォーマー及び受信ビームフォーマーとして機能するものであり、送受信部４からプローブ２へ送信信号が供給され、プローブ２からの受信信号に対しては送受信部４において整相加算等の処理がなされる。
【００２０】
送受信部４から出力された受信信号は対数変換部６に入力され、その受信信号すなわちエコーデータが対数圧縮される。その対数変換後の受信信号が表示処理部としてのＤＳＣ（デジタルスキャンコンバータ）８に送られ、そこで受信信号に対する座標変換、補間処理などがなされ、これにより超音波画像が形成される。その超音波画像は表示部１０に表示される。
【００２１】
本装置は対数変換部６に特徴を有する。まず、対数変換部６にて行われる対数変換処理の原理を説明する。送受信部４から出力されたエコーデータが対数変換部６の入力ビット列（値Ｘt，ビット長Ｌ）となる。対数変換部６はこの入力ビット列に対して、（１）式で定義される対数Ｙを近似的に表す対数ビット列を生成して出力する。
【００２２】
入力ビット列は所定位置で分割され、ｎ個（ｎは２以上）の部分ビット列Ｄi（ｉ＝１，２，…，ｎ）が生成される。ここでｉは、入力ビット列の上位側に位置する部分ビット列から昇順に付与するものとする。また各部分ビット列Ｄiのビット長をＬi、表現値をＸiで表す。ここで、Ｌ1〜Ｌnの総和はＬである。
【００２３】
部分ビット列のうち、表現値Ｘiが０でなく、かつ最も上位側に位置するもの（すなわちｉが最も小さいもの）を選択し、これを優位部分ビット列とする。例えば、ｉ＝ｓの部分ビット列Ｄsが優位部分ビット列とする。対数変換部６は、優位部分ビット列より下位の部分ビット列、すなわちｉ＞ｓである全ての部分ビット列Ｄiを０とする近似を行う。そして、対数Ｙの近似値として、次式で表されるＹ'を求め、対数ビット列として出力する。
【００２４】
【数４】
Ｙ' ＝ α・Log(Ｘs・２F)
＝ α・(LogＸs ＋ Δs)                               ………（４）
なお、ここで、Ｆは入力ビット列のうち優位部分ビット列より下位に位置するビット数であり次式で表される。
【００２５】
【数５】
Ｆ ＝ Ｌ(s+1)＋Ｌ(s+2)＋…＋Ｌn   （ｓ＜ｎの場合）     ………（５）
Ｆ ＝ ０                          （ｓ＝ｎの場合）     ………（５'）
またオフセットビット列Δsは次式で定義される。
【００２６】
【数６】
Δs ≡ Ｆ・Log２                                        ………（６）
図２は、以上の原理に基づく対数変換部６の構成例を示す概略のブロック図であり、この例はエコーデータを２つの部分ビット列に分割する場合、すなわちｎ＝２の場合を示している。送受信部４からのエコーデータである入力ビット列は、レジスタ２０に格納される。入力ビット列のビット長Ｌに対応して、レジスタ２０のビット数もＬを有する。レジスタ２０に格納されたエコーデータは、上位側のＬ1ビットの部分ビット列Ｄ1と残りの下位側のＬ2ビット（Ｌ1＋Ｌ2＝Ｌ）の部分ビット列Ｄ2に分割して、それぞれ別個に読み出すことができる。これら部分ビット列Ｄ1，Ｄ2のうち、スイッチ２２により選択されたものが対数変換器２４に入力される。
【００２７】
対数変換器２４は、入力された部分ビット列の表現値を対数変換し、その対数変換後の対数ビット列を出力する。例えば、対数変換器２４はＲＯＭやＲＡＭなどを用いた対数変換テーブルを備え、入力される部分ビット列に基づいてテーブルを検索して、検索されたアドレスにあらかじめ格納された対数ビット列を読み出して出力する。基本的に、対数変換テーブルは、部分ビット列のビットパターンの種類に応じたアドレス数を有する。具体的には、部分ビット列Ｄ1，Ｄ2のビット長Ｌ1，Ｌ2のうち大きい方をＬmとすれば、対数変換テーブルに必要なアドレス数は２Lmである。すなわち、本装置の対数変換テーブルは、エコーデータの２L個のビットパターンごとに対数ビット列を格納する対数変換テーブルに比べてはるかに少ない容量しか必要としない。二進数値Ｘiを表すビットパターンに対応するアドレスには、LogＸiが対数ビット列として格納される。
【００２８】
また、対数変換器２４は、ＣＰＵを用いて演算処理を行い、入力された部分ビット列の表現値に対応する対数ビット列を生成するように構成することもできる。この場合、ＣＰＵでの対数変換の演算は、部分ビット列Ｄ1，Ｄ2のいずれかを対象として行われる。すなわち、エコーデータ全体よりも短いビット長のデータを対象とした対数変換演算であるので、ＣＰＵの処理負荷が軽減される。
【００２９】
対数変換器２４の対数変換テーブルの容量を低減し、またはＣＰＵの処理負荷を軽減する上で、各部分ビット列Ｄ1，Ｄ2のビット長Ｌ1，Ｌ2はほぼ同じとすることが好ましい。
【００３０】
対数変換器２４の出力端には加算器２６を経由する第１の経路と、対数変換器２４の出力を素通りさせる第２の経路とが設けられる。加算器２６は、対数変換器２４に入力された部分ビット列がＤ1であった場合に、その出力の対数ビット列に、所定のオフセットビット列を加算するために設けられている。オフセットビット列Δ1が、部分ビット列Ｄ1の最下位ビットの位置に応じて、あらかじめ求められ、例えば加算器２６に接続されたレジスタに格納される。Δ1は（５），（６）式に基づいて次式で与えられる。
【００３１】
【数７】
Δ1 ≡ Ｌ2・Log２                                      ………（７）
第２経路は、対数変換器２４に入力された部分ビット列がＤ2であった場合に対応したものであり、この場合には、（５'）（６）式よりオフセットビット列Δ2は０であるので、加算器は設けられていない。
【００３２】
スイッチ２８は、対数変換器２４の出力に設けられた第１経路及び第２経路のいずれかを選択して乗算器３０に接続する。
【００３３】
乗算器３０は、スイッチ２８から出力される値に定数αを乗ずる。
【００３４】
制御回路３２は、入力ビット列に応じてスイッチ２２，２８の切り替えを制御する。
【００３５】
図３は、対数変換部６で行われる処理を説明するフロー図である。制御回路３２は、レジスタ２０から入力ビット列の上位側の部分ビット列Ｄ1を読み出し（Ｓ５０）、そのビット列により表現される表現値Ｘ1が０であるか否かを判定し（Ｓ５５）、その判定結果に基づいて、スイッチ２２及びスイッチ２８を連動させて切り替える。
【００３６】
具体的には、制御回路３２は、表現値Ｘ1≠０の場合には、対数変換器２４に部分ビット列Ｄ1が入力されるようにスイッチ２２を切り替え、加算器２６経由の第１経路を選択するようにスイッチ２８を切り替える。一方、制御回路３２は表現値Ｘ1＝０の場合には、対数変換器２４に部分ビット列Ｄ2が入力されるようにスイッチ２２を切り替え、対数変換器２４の出力を素通りさせる第２経路を選択するようにスイッチ２８を切り替える。
【００３７】
この切り替え動作により、Ｘ1≠０の場合には（Ｓ５５）、対数変換器２４は部分ビット列Ｄ1を入力され、その値Ｘ1に対する対数LogＸ1を求めて出力する（Ｓ６０）。加算器２６は対数変換器２４の出力にオフセットビット列Δ1を加算して出力する（Ｓ６５）。スイッチ２８は加算器２６の出力（LogＸ1＋Δ1）を乗算器３０へ伝達する。
【００３８】
一方、Ｘ1＝０の場合には（Ｓ５５）、対数変換器２４は部分ビット列Ｄ2を入力され、その値Ｘ2に対する対数LogＸ2を求めて出力する（Ｓ７０）。スイッチ２８は対数変換器２４の出力を直接、乗算器３０へ伝達する。
【００３９】
このように、スイッチ２８は、Ｘ1が０か否かに応じて（LogＸ1＋Δ1）及びLogＸ2のうちいずれかを選択して乗算器３０へ出力し、乗算器３０はその値に定数αを乗じる（Ｓ７５）。その結果、対数変換部６は、Ｘ1≠０の場合には、（４）式においてｓ＝１とした値、Ｘ1＝０の場合には、ｓ＝２とした値を出力する。
【００４０】
図４は、ｎ＝３の場合の対数変換部６の構成例を示す概略のブロック図であり、図４において、図２と同様の機能を有する構成要素には同一の符号を付す。この場合には、エコーデータは３つの部分ビット列に分割され、それらを上位側から順にＤ1，Ｄ2，Ｄ3とする。
【００４１】
スイッチ２２は、レジスタ２０から部分ビット列Ｄ1〜Ｄ3のいずれかを選択して、対数変換器２４へ出力する。
【００４２】
対数変換器２４は、入力された部分ビット列の表現値の対数ビット列を出力する。対数変換器２４は、ビット長Ｌ1〜Ｌ3のうち最大のビット長のビット列を対数変換できるものであればよく、対数変換テーブルの容量の低減やＣＰＵ負荷の軽減が図られる。
【００４３】
対数変換器２４の出力端には加算器２６-1を経由する第１経路、加算器２６-2を経由する第２経路、及び対数変換器２４の出力を素通りさせる第３経路が設けられる。加算器２６-1は、対数変換器２４に入力された部分ビット列がＤ1であった場合に、その出力の対数ビット列に、オフセットビット列Δ1を加算する。加算器２６-2は、対数変換器２４に入力された部分ビット列がＤ2であった場合に、その出力の対数ビット列に、オフセットビット列Δ2を加算する。第３経路は入力された部分ビット列がＤ3であった場合に対応したものであり、この場合にはオフセットビット列Δ3は０であるので、加算器は不要である。Δ1，Δ2はそれぞれ（５），（６）式に基づいて次式で与えられる。
【００４４】
【数８】
Δ1 ≡ (Ｌ2＋Ｌ3）・Log２                              ………（８）
Δ2 ≡ Ｌ3・Log２                                      ………（９）
スイッチ２８は、対数変換器２４の出力に設けられた第１〜第３の経路のいずれかを選択して乗算器３０に接続する。乗算器３０は、スイッチ２８から出力される値に定数αを乗ずる。
【００４５】
図５は、図４に示す構成の対数変換部６で行われる処理を説明するフロー図である。制御回路３２は、レジスタ２０から上位の部分ビット列Ｄ1を読み出し（Ｓ１００）、そのビット列により表現される表現値Ｘ1が０であるか否かを判定する（Ｓ１０５）。Ｘ1＝０の場合には、制御回路３２はさらにレジスタ２０から中位の部分ビット列Ｄ2を読み出し（Ｓ１１０）、そのビット列により表現される表現値Ｘ2が０であるか否かを判定する（Ｓ１１５）。制御回路３２は、ステップＳ１０５及びＳ１１５での判定結果に基づいて、スイッチ２２及びスイッチ２８を連動させて切り替える。
【００４６】
具体的には、制御回路３２は、Ｘ1≠０の場合には、対数変換器２４に部分ビット列Ｄ1が入力されるようにスイッチ２２を切り替え、加算器２６-1を経由する第１経路を選択するようにスイッチ２８を切り替える。また、制御回路３２はＸ1＝０かつＸ2≠０の場合には、対数変換器２４に部分ビット列Ｄ2が入力されるようにスイッチ２２を切り替え、加算器２６-2を経由する第２経路を選択するようにスイッチ２８を切り替える。さらに、制御回路３２は、Ｘ1＝０かつＸ２＝０の場合には、対数変換器２４に部分ビット列Ｄ3が入力されるようにスイッチ２２を切り替え、対数変換器２４の出力を素通りさせる第３経路を選択するようにスイッチ２８を切り替える。
【００４７】
この切り替え動作により、Ｘ1≠０の場合には（Ｓ１０５）、対数変換器２４は部分ビット列Ｄ1を入力され、対数LogＸ1を出力する（Ｓ１２０）。加算器２６-1は対数変換器２４の出力にオフセットビット列Δ1を加算して出力する（１２５）。スイッチ２８は加算器２６-1の出力（LogＸ1＋Δ1）を乗算器３０へ伝達する。
【００４８】
Ｘ1＝０かつＸ2≠０の場合には（Ｓ１１５）、対数変換器２４は部分ビット列Ｄ2を入力され、対数LogＸ2を出力する（Ｓ１３０）。加算器２６-2は対数変換器２４の出力にオフセットビット列Δ2を加算して出力する（Ｓ１３５）。スイッチ２８は加算器２６-2の出力（LogＸ2＋Δ2）を乗算器３０へ伝達する。
【００４９】
Ｘ1＝０かつＸ2＝０の場合には（Ｓ１１５）、対数変換器２４は部分ビット列Ｄ3を入力され、対数LogＸ3を出力する（Ｓ１４０）。スイッチ２８は対数変換器２４の出力LogＸ3を乗算器３０へ伝達する。
【００５０】
以上のように、スイッチ２８は、（LogＸ1＋Δ1）、（LogＸ2＋Δ2）及びLogＸ3のうちいずれかを選択して乗算器３０へ出力し、乗算器３０はその値に定数αを乗じて対数変換部６から出力する（Ｓ１４５）。
【００５１】
［実施形態２］
本実施形態に係る超音波診断装置は、図１に示す上記第１の実施形態の装置と同様の全体構成を有する。本装置と上記第１の実施形態とは対数変換部６の構成、処理において相違し、その他の点については基本的に同様である。よって以下、相違点のみを説明する。以下の説明において、第１の実施形態と同じ符号、記号は特に説明しない限り、同様のものを表す。
【００５２】
本装置の対数変換部６にて行われる対数変換処理の原理を説明する。送受信部４から出力されたエコーデータが対数変換部６の入力ビット列（値Ｘt，ビット長Ｌ）となる。対数変換部６はこの入力ビット列に対して、（１）式で定義される対数Ｙを近似的に表す対数ビット列を生成して出力する。
【００５３】
入力ビット列中にｎ個（ｎは２以上）の部分ビット列Ｄi（ｉ＝１，２，…，ｎ）が定義される。ここでｉは、入力ビット列の上位側に位置する部分ビット列から昇順に付与するものとする。第１〜第ｎの部分ビット列Ｄ1〜Ｄnはそれぞれ、入力ビット列の所定範囲に位置するビット列である。入力ビット列中における部分ビット列Ｄ(k+1)の存在範囲は、部分ビット列Ｄkの存在範囲より下位側にずれて位置するが、これら２つの存在範囲は互いに部分的にオーバーラップするように設定される。つまり、部分ビット列Ｄkの下位のδkビットと、部分ビット列Ｄ(k+1)の上位のδkビットとは共通のビット列である。またｎ個の部分ビット列全体で入力ビット列全体をカバーする。
【００５４】
部分ビット列のうち、表現値Ｘiが２δi以上であり、かつ最も上位側に位置するもの（すなわちｉが最も小さいもの）を選択し、これを優位部分ビット列とする。もし、いずれの部分ビット列も表現値Ｘiが２δi未満である場合には、最も下位の部分ビット列Ｄnを優位部分ビット列として選択する。例えば、ｉ＝ｓの部分ビット列Ｄsが優位部分ビット列とする。対数変換部６は、優位部分ビット列より下位の部分ビット列、すなわちｉ＞ｓである全ての部分ビット列Ｄiを０とする近似を行う。そして、対数Ｙの近似値として、（４）式で表されるＹ'を求め、対数ビット列として出力する。ここで、優位部分ビット列Ｄsより下位に位置するビット数Ｆは（５）（５'）式に代えて次式で表される。なお、（１０）式右辺の記号Σは、ｊ＝ｓ〜（ｎ−１）についての総和を意味する。このＦを用い、オフセットビット列Δsは（６）式で定義される。
【００５５】
【数９】
Ｆ ＝ Σ〔Ｌ(j+1)−δj〕        （ｓ＜ｎの場合）    ………（１０）
Ｆ ＝ ０                        （ｓ＝ｎの場合）    ………（１０'）
図６は、以上の原理に基づく対数変換部６の構成例を示す概略のブロック図であり、この例は入力ビット列に２つの部分ビット列を設定する場合、すなわちｎ＝２の場合を示している。この対数変換部６が、図２に示すものと基本的に相違するのは、レジスタ２０から抽出される２つの部分ビット列が互いにδ1ビットのオーバーラップを有する点、及び制御回路３２での処理内容である。
【００５６】
図７は、図６に示す対数変換部６で行われる処理を説明するフロー図である。制御回路３２は、レジスタ２０から入力ビット列の上位側の部分ビット列Ｄ1を読み出し（Ｓ２００）、そのビット列により表現される表現値Ｘ1が２δ1以上であるか否かを判定し（Ｓ２０５）、その判定結果に基づいて、スイッチ２２及びスイッチ２８を連動させて切り替える。
【００５７】
具体的には、制御回路３２は、表現値Ｘ1≧２δ1の場合には、対数変換器２４に部分ビット列Ｄ1が入力されるようにスイッチ２２を切り替え、加算器２６経由の第１経路を選択するようにスイッチ２８を切り替える。一方、制御回路３２は表現値Ｘ1＜２δ1の場合には、対数変換器２４に部分ビット列Ｄ2が入力されるようにスイッチ２２を切り替え、対数変換器２４の出力を素通りさせる第２経路を選択するようにスイッチ２８を切り替える。
【００５８】
この切り替え動作により、Ｘ1≧２δ1の場合には（Ｓ２０５）、対数変換器２４は部分ビット列Ｄ1を入力され、その値Ｘ1に対する対数LogＸ1を求めて出力する（Ｓ２１０）。加算器２６は対数変換器２４の出力にオフセットビット列Δ1を加算して出力する（Ｓ２１５）。スイッチ２８は加算器２６の出力（LogＸ1＋Δ1）を乗算器３０へ伝達する。オフセットビット列Δ1は（１０），（６）式に基づいて次式で与えられる。
【００５９】
【数１０】
Δ1 ≡ (Ｌ2−δ1）・Log２                          ………（１１）
一方、Ｘ1＜２δ1の場合には（Ｓ２０５）、対数変換器２４は部分ビット列Ｄ2を入力され、その値Ｘ2に対する対数LogＸ2を求めて出力する（Ｓ２２０）。スイッチ２８は対数変換器２４の出力を直接、乗算器３０へ伝達する。
【００６０】
このように、スイッチ２８は、Ｘ1が２δ1以上か否かに応じて（LogＸ1＋Δ1）及びLogＸ2のうちいずれかを選択して乗算器３０へ出力し、乗算器３０はその値に定数αを乗じる（Ｓ２２５）。その結果、対数変換部６は、Ｘ1≧２δ1の場合には、（４）式においてｓ＝１とした値、Ｘ1＝０の場合には、ｓ＝２とした値を出力する。
【００６１】
一例として、２６ビットの入力ビット列に対し、Ｌ1＝１３ビット、Ｌ2＝１６ビット、δ1＝３ビットとされる。
【００６２】
図８は、ｎ＝３の場合の対数変換部６の構成例を示す概略のブロック図である。この対数変換部６が、図４に示すものと基本的に相違するのは、レジスタ２０から抽出される３つの部分ビット列のうち互いに隣合うもの同士がオーバーラップを有する点、及び制御回路３２での処理内容である。
【００６３】
図９は、図８に示す対数変換部６で行われる処理を説明するフロー図である。制御回路３２は、レジスタ２０から上位の部分ビット列Ｄ1を読み出し（Ｓ３００）、そのビット列により表現される表現値Ｘ1≧２δ1であるか否かを判定する（Ｓ３０５）。Ｘ1＜２δ1の場合には、制御回路３２はさらにレジスタ２０から中位の部分ビット列Ｄ2を読み出し（Ｓ３１０）、そのビット列により表現される表現値Ｘ2≧２δ2であるか否かを判定する（Ｓ３１５）。制御回路３２は、ステップＳ３０５及びＳ３１５での判定結果に基づいて、スイッチ２２及びスイッチ２８を連動させて切り替える。
【００６４】
具体的には、制御回路３２は、Ｘ1≧２δ1の場合には、対数変換器２４に部分ビット列Ｄ1が入力されるようにスイッチ２２を切り替え、加算器２６-1を経由する第１経路を選択するようにスイッチ２８を切り替える。また、制御回路３２はＸ1＜２δ1かつＸ2≧２δ2の場合には、対数変換器２４に部分ビット列Ｄ2が入力されるようにスイッチ２２を切り替え、加算器２６-2を経由する第２経路を選択するようにスイッチ２８を切り替える。さらに、制御回路３２は、Ｘ1＜２δ1かつＸ2＜２δ2の場合には、対数変換器２４に部分ビット列Ｄ3が入力されるようにスイッチ２２を切り替え、対数変換器２４の出力を素通りさせる第３経路を選択するようにスイッチ２８を切り替える。
【００６５】
この切り替え動作により、Ｘ1≧２δ1の場合には（Ｓ３０５）、対数変換器２４は部分ビット列Ｄ1を入力され、対数LogＸ1を出力する（Ｓ３２０）。加算器２６-1は対数変換器２４の出力にオフセットビット列Δ1を加算して出力する（Ｓ３２５）。スイッチ２８は加算器２６-1の出力（LogＸ1＋Δ1）を乗算器３０へ伝達する。
【００６６】
Ｘ1＜２δ1かつＸ2≧２δ2の場合には（Ｓ３１５）、対数変換器２４は部分ビット列Ｄ2を入力され、対数LogＸ2を出力する（Ｓ３３０）。加算器２６-2は対数変換器２４の出力にオフセットビット列Δ2を加算して出力する（Ｓ３３５）。スイッチ２８は加算器２６-2の出力（LogＸ2＋Δ2）を乗算器３０へ伝達する。
【００６７】
Ｘ1＜２δ1かつＸ2＜２δ2の場合には（Ｓ３１５）、対数変換器２４は部分ビット列Ｄ3を入力され、対数LogＸ3を出力する（Ｓ３４０）。スイッチ２８は対数変換器２４の出力LogＸ3を乗算器３０へ伝達する。
【００６８】
以上のように、スイッチ２８は、（LogＸ1＋Δ1）、（LogＸ2＋Δ2）及びLogＸ3のうちいずれかを選択して乗算器３０へ出力し、乗算器３０はその値に定数αを乗じて対数変換部６から出力する（Ｓ３４５）。
【００６９】
Δ1，Δ2はそれぞれ（１０），（６）式に基づいて次式で与えられる。
【００７０】
【数１１】
Δ1 ≡ (Ｌ2＋Ｌ3−δ1−δ2）・Log２                ………（１２）
Δ2 ≡ (Ｌ3−δ2)・Log２                           ………（１３）
【発明の効果】
本発明の超音波診断装置によれば、ビット数の多いエコーデータに対して、少ないクロック数で高速に対数演算でき、または容量の小さな対数テーブルで対数変換が実現できる。
【００７１】
また、優位部分ビット列の値が小さい場合は対数結果に誤差を生じるが、本発明のように誤差の大きい値の領域と優位部分ビット列の下位側の部分ビット列とをオーバーラップさせることにより、その誤差を低減させることができる。
【図面の簡単な説明】
【図１】  本実施形態に係る超音波診断装置の全体構成を示す概略のブロック図である。
【図２】  第１の実施形態においてｎ＝２の場合の対数変換部６の構成例を示す概略のブロック図である。
【図３】  図２の対数変換部６で行われる処理を説明するフロー図である。
【図４】  第１の実施形態においてｎ＝３の場合の対数変換部６の構成例を示す概略のブロック図である。
【図５】  図４の対数変換部６で行われる処理を説明するフロー図である。
【図６】  第２の実施形態においてｎ＝２の場合の対数変換部６の構成例を示す概略のブロック図である。
【図７】  図６の対数変換部６で行われる処理を説明するフロー図である。
【図８】  第２の実施形態においてｎ＝３の場合の対数変換部６の構成例を示す概略のブロック図である。
【図９】  図８の対数変換部６で行われる処理を説明するフロー図である。
【図１０】  従来の超音波診断装置における対数変換を示す模式図である。
【符号の説明】
２  プローブ、４  送受信部、６  対数変換部、８  ＤＳＣ、１０  表示部、２０  レジスタ、２２，２８  スイッチ、２４  対数変換器、２６  加算器、３０  乗算器、３２  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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