(57)【特許請求の範囲】
【請求項１】
入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させるクロック発生回路と、
サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で複数の位相値のいずれかに制御する位相制御回路と、
入力映像信号がしきい値レベルより大きいときに第１信号を出力する第１信号出力回路と、
第１信号出力回路から入力される第１信号を所定時間内でカウントする第１カウンタ回路と、
位相制御回路により制御されたサンプリングクロック信号によるタイミングで、入力映像信号がしきい値レベルより大きいときに第２信号を出力する第２信号
出力回路と、
第２信号出力回路から入力される第２信号を所定時間内でカウントする第２カウンタ回路と、
前記の位相制御回路によりサンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替え、この位相設定を１周期以上で繰り返し、位相が切り替えられるごとに得られる第１と第２のカウンタ回路の出力信号の差の絶対値が所定範囲以下となる場合を最適としてサンプリングクロック信号の位相を設定する制御回路と
を備える映像信号処理装置。
【請求項２】
前記の第１信号出力回路が、入力映像信号を２値化する２値化回路であり、前記の第２信号出力回路が、入力映像信号をディジタル化するＡ／Ｄ変換回路であることを特徴とする請求項１に記載された映像信号処理装置。
【請求項３】
前記の制御回路は、前記の第１信号と第２信号のカウント値の差の絶対値が所定値以下となるサンプリングクロック信号の位相を、最適なサンプリングクロック信号の位相に設定することを特徴とする請求項１に記載された映像信号処理装置。
【請求項４】
前記の制御回路は、第１信号と第２信号のカウント値の差の絶対値が所定値以下であって、かつ、最小となるサンプリングクロック信号の位相を、最適なサンプリングクロック信号の位相に設定することを特徴とする請求項１に記載された映像信号処理装置。
【請求項５】
前記の制御回路は、前記の位相制御回路によりサンプリングクロック信号の位相を連続的に切り替え、前記の第１信号と第２信号のカウント値の差の絶対値が所定値以下になる位相を連続して検出すると、絶対値が所定値以下になる連続する位相の中心の位相を最適サンプリングクロック信号の位相とすることを特徴とする請求項１に記載された映像信号処理装置。
【請求項６】
前記の制御回路は、前記の位相制御回路によりサンプリングクロック信号の位相を連続的に切り替え、前記の第１信号と第２信号のカウント値の差の絶対値が最大値になる位相の値を２つ以上検出すると、それらの中心を最適サンプリングクロック信号の位相とすることを特徴とする請求項１に記載された映像信号処理装置。
【請求項７】
前記の制御回路は、前記の第１カウンタ回路の出力値が所定値以下であると判別すると、位相制御回路に対する制御を停止することを特徴とする請求項１に記載された映像信号処理装置。
【請求項８】
さらに、前記第１信号出力回路のしきい値レベルを制御するしきい値レベル制御回路と、
前記第２信号出力回路の出力信号をしきい値レベルと比較する比較回路とを備え、
前記の制御回路は、前記第１カウンタ回路の出力が所定値以下か否かを判別し、所定値以下であるとき、２値化レベル制御回路と比較回路のそれぞれのしきい値レベルを小さくすることを特徴とする請求項１に記載された映像信号処理装置。
【請求項９】
入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させ、
サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替え、この位相設定を１周期以上で繰り返し、位相が切り替えられるごとに、
入力映像信号がしきい値レベルより大きいときに第１信号を出力し、第１信号を所定時間内でカウントし、
サンプリングクロック信号によるタイミングで入力映像信号がしきい値レベルより大きいときに第２信号を出力し、第２信号を所定時間内でカウントし、
前記の位相切り替えを繰り返して得られた第１信号と第２信号のカウント値の差の絶対値が所定範囲以下となる場合を最適としてサンプリングクロック信号の位相を設定する映像信号処理方法。
【請求項１０】
前記の第１信号のカウント値が所定値以下であると判別すると、位相制御を停止することを特徴とする請求項９に記載された映像信号処理方法。
【請求項１１】
前記の第１信号のカウント値が所定値以下であると判別すると、第１信号のしきい値レベルと第２信号のしきい値レベルを小さくすることを特徴とする請求項９に記載された映像信号処理方法。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、アナログ映像信号をディジタル信号に変換する映像信号処理装置に関する。
【０００２】
【背景技術】
近年、ブラウン管に代わる映像機器として、液晶表示装置を中心に開発が進められている。パソコンなどから液晶表示装置などの映像機器に入力される映像信号は、ドット周期で信号レベルが変化するアナログ映像信号であり、マトリクス表示装置に表示する場合やメモリに書き込んで信号処理を行う場合などには、ドット周期に一致したサンプリングクロック信号で映像信号のサンプリングをする必要がある。ところがパソコンなどでこのサンプリングクロック信号の出力端子を持つものはほとんどない。このため、パソコンなどから入力される水平同期信号などを基にサンプリングクロック信号を再生する必要がある。さらに、アナログ映像信号は、１ドット周期の中での、安定した信号が出力されているときにサンプリングをしないと、正しい信号が得られない。したがって、サンプリングのタイミングが適切でなければならない。このため、サンプリングクロック信号のタイミングはマニュアルで適当に設定される。
【０００３】
映像機器において、ＰＬＬ回路を用いて、パソコンから入力する水平同期信号を逓倍して、周波数、位相とも入力信号に一致させてサンプリングクロック信号を再生できる。しかし、ＰＬＬ回路の出力信号は、後段の論理処理回路を通して表示制御に必要なタイミング信号を生成するため、位相遅れが生じる。この位相遅れは入力信号の周波数に依存するため、多種多様な入力信号に対応する映像機器では、位相の遅れが一意的に決まらないことになる。したがって、タイミング信号の位相遅れによるバラツキは特にサンプリング時に問題となる。
【０００４】
サンプリングポイントの最適化を図るため、特開平９−１４９２９１号公報に記載された映像情報装置では、フレーム間の映像信号の自己相関を用いる。すなわち、サンプリングクロック信号の遅延量を変化させ、各遅延量ごとにフレーム間でのＡ／Ｄ変換された映像信号の自己相関を求め、相関が低くなるポイントを信号変化点とし、信号変化点の中間点付近を最適サンプリングポイントとする。しかしこの最適化回路は相関値を求めるためにフレームメモリを必要としている。従って複雑なメモリの制御回路が必要となり、また、高速なクロックが必要となる。またメモリを使わない方法として複数のＡ／Ｄ変換回路を用いる方法がある。しかし、複数のサンプリングクロック信号の遅延回路が必要となるという問題がある。
【０００５】
本発明の目的は、アナログ映像信号をディジタル信号に変換する際にサンプリングポイントを最適化する映像信号処理装置を提供することである。
【０００６】
【発明の開示】
本発明の第１の映像信号処理装置は、入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させるクロック発生回路と、サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で複数の位相値のいずれかに制御する位相制御回路と、入力映像信号がしきい値レベルより大きいときに第１信号を出力する第１信号出力回路と、第１信号出力回路から入力される第１信号を所定時間内でカウントする第１カウンタ回路と、位相制御回路により制御されたサンプリングクロック信号によるタイミングで、入力映像信号がしきい値レベルより大きいときに第２信号を出力する第２信号出力回路と、第２信号出力回路から入力される第２信号を所定時間内でカウントする第２カウンタ回路と、前記の位相制御回路によりサンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替え、この位相設定を１周期以上で繰り返し、位相が切り替えられるごとに得られる第１と第２のカウンタ回路の出力信号の相違を基に最適なサンプリングクロック信号の位相を設定する制御回路とを備える。たとえば、制御回路は、第１と第２のカウンタ回路の出力信号を減算する減算回路により得られる複数の減算結果に応じて最適なサンプリングクロック信号の位相を設定する。このように、映像信号がしきい値レベルを超える回数を２個のカウンタで数えるという簡素な回路構成でサンプリングクロック信号の位相を制御できる。また、２値化回路の出力信号とＡ／Ｄ変換回路の出力信号のタイミング調整が不要となる。さらに、サンプリングクロックの位相の制御において高速なサンプリングクロック信号が不要であり、低消費電力化が図れる。さらに２値化回路とＡ／Ｄ変換回路の出力の後の回路で、サンプリングクロック信号を必要としないため、高速な信号に対してもカウンタ回路の処理が可能となる。従って低消費電力化ができＬＳＩに対し有利となる。
【０００７】
この映像信号処理装置において、最適なサンプリングクロックタイミングは、具体的には種々の手法で設定できる。たとえば、前記の制御回路は、第１と第２のカウンタ回路の出力信号の差の絶対値が所定値以下となるサンプリングクロック信号の位相を、最適なサンプリングクロック信号の位相に設定する。または、前記の制御回路は、第１信号と第２信号のカウント値の差の絶対値が所定値以下であって、かつ、最小となるサンプリングクロック信号の位相を、最適なサンプリングクロック信号の位相に設定する。または、前記の制御回路は、位相制御回路によりサンプリングクロック信号の位相を連続的に切り替え、第１信号と第２信号のカウント値の差の絶対値が所定値以下になる位相を連続して検出すると、差の絶対値が所定値以下になる連続する位相の中心の位相を最適サンプリングクロック信号の位相とする。または、前記の制御回路は、位相制御回路によりサンプリングクロック信号の位相を連続的に切り替え、第１信号と第２信号のカウント値の差の絶対値が最大値になる位相の値を２つ以上検出すると、それらの中心を最適サンプリングクロック信号の位相とする。
【０００８】
また、この映像信号処理装置において、好ましくは、前記の制御回路は、前記第１カウンタ回路の出力値が所定値以下であると判別すると、位相制御回路に対する制御を停止する。したがって、変化の少ない映像情報では位相の制御を停止して、最適なサンプリングポイントの検出における誤動作を防ぐ。
【０００９】
また、この映像信号処理装置において、好ましくは、さらに、前記第１信号出力回路のしきい値レベルを制御する２値化レベル制御回路と、前記第２信号出力回路の出力信号をしきい値レベルと比較する比較回路とを備える。そして、前記の制御回路は、前記第１カウンタ回路の出力が所定値以下か否かを判別し、所定値以下であるとき、２値化レベル制御回路と比較回路のそれぞれのしきい値レベルを小さくする。第１カウント回路の出力が所定値以下であるのは、映像情報が小さいレベルであるときである。そこで、そのような場合に信号検出のレベルを低くして、映像情報が小さいレベルでも最適なサンプリングポイントを検出する。
【００１０】
本発明の第１の映像信号処理方法では、入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させ、サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替える。この位相設定を１周期以上で繰り返し、位相が切り替えられるごとに、入力映像信号がしきい値レベルより大きいときに第１信号を出力し、第１信号を所定時間内でカウントし、サンプリングクロック信号によるタイミングで入力映像信号がしきい値レベルより大きいときに第２信号を出力し、第２信号を所定時間内でカウントする。こうして位相切り替えを繰り返して得られた第１信号と第２信号のカウント値の相違を基に最適なサンプリングクロック信号の位相を設定する。
【００１１】
この映像信号処理方法において、好ましくは、前記の第１信号のカウント値が所定値以下であると判別すると、位相制御すなわちサンプリングタイミングの制御を停止する。
【００１２】
また、この映像信号処理方法において、好ましくは、前記の第１信号のカウント値が所定値以下であると判別すると、第１信号のしきい値レベルと第２信号のしきい値レベルを小さくする。
【００１３】
また、本発明の第２の映像信号処理装置は、入力される映像信号を２値化する信号出力回路（たとえばＡ／Ｄ変換回路）と、入力される同期信号からサンプリングクロック信号を発生させるクロック発生回路と、サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で複数の位相値のいずれかに制御する位相制御回路と、前記信号出力回路の出力信号を１サンプリング周期で遅延する遅延回路と、所定時間内で前記信号出力回路と遅延回路の出力信号を入力して両者の減算を行ないその絶対値が最大となる値を検出する最大値検出回路と、前記位相制御回路のサンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替え、この位相切り替えを１周期以上で繰り返し、最大値検出回路で検出された複数の最大値の分布における最も大きい値を判別し、最も大きい値の位相を最適サンプリングポイントに設定する制御回路とを備える。この発明によれば、１サンプリング前後の映像信号についての減算結果を求めその絶対値の最大値の分布を検出するという簡素な構成でサンプリングタイミングが制御できる。また最大値の分布を検出することにより信号レベルの変化を検出することができ、正確なサンプリング位相の設定が可能となる。
【００１４】
また、本発明の第２の映像信号処理方法では、入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させ、サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替える。この位相切り替えを１周期以上で繰り返し、位相が変化されるごとに、入力される映像信号を２値化し、２値化された信号を１サンプリング周期で遅延し、所定時間内で前記の２値化された信号と遅延された信号とを入力して両者の減算を行ない、その絶対値が最大となる値を検出する。そして、前記の位相切り替えを繰り返して検出された複数の最大値の分布において最も大きい値を判別し、最も大きい値の位相を最適サンプリングポイントに設定する。
【００１５】
また、本発明の第３の映像信号処理装置は、入力される同期信号からサンプリングクロック信号を発生させるクロック発生回路と、クロック発生回路により発生されたサンプリングクロック信号の位相を制御する位相制御回路と、サンプリングクロック信号の周波数の周期で交互に変化する映像信号を入力し、サンプリングクロック信号のタイミングで２値化する信号出力回路と、前記信号出力回路の出力信号を２相処理する２相処理回路と、前記２相処理回路の複数の出力信号についてそれぞれレベル変化の有無を判別する複数のレベル変化検出回路と、前記位相制御回路に順次にサンプリングクロック信号の位相を変化させ、前記の複数のレベル変化検出回路がいずれもレベル変化ありを所定時間内に出力しなかったときの位相を最適サンプリングポイントに設定する制御回路とを備える。したがって、低速処理でサンプリングタイミングの最適化が可能となる。
【００１６】
また、本発明の第３の映像信号処理方法では、入力される同期信号から映像信号をディジタル化するサンプリングクロック信号を発生させ、サンプリングクロック信号の位相をサンプリングクロック信号の１周期内で順次切り替える。この位相切り替えを１周期以上で繰り返し、位相が切り替えられるごとに、サンプリングクロック信号の周波数の周期で交互に変化する映像信号を入力し、サンプリングクロック信号をサンプリングタイミングとして映像信号を２値化し、２値化された信号を２相処理し、２相処理により得られる複数の出力信号についてそれぞれレベル変化の有無を判別する。こうして位相切り替えを繰り返して、前記２相処理により得られる複数の出力信号のレベル変化が所定時間内に起こらなかったときの位相を最適サンプリングポイントに設定する。
【００１７】
なお、この発明の開示は、必要なすべての特徴を列挙しているものではなく、よって、これらの特徴のサブコンビネーションも発明となり得る。
【００１８】
【発明を実施するための最良の形態】
以下、本発明に係る映像信号処理装置の実施の形態について、添付の図面を参照して詳細に説明する。なお、図において同じ参照記号は同じ又は同等のものを示す。
【００１９】
図１は、本発明の第１の実施の形態における映像信号処理装置を示す。映像信号処理装置はたとえば液晶表示装置である。この実施の形態の映像信号処理装置において、入力されるアナログ映像信号は、２値化回路６とＡ／Ｄ変換回路２においてしきい値レベルと比較され、２つのカウンタ７、８が、しきい値レベルを越えて映像信号が変化する回数を所定時間内でそれぞれカウントする。ここで、Ａ／Ｄ変換回路２は、サンプリングクロック信号の制御された位相で変換を行う。これにより、２値化回路６とＡ／Ｄ変換回路２はしきい値レベルとの比較を異なるタイミングで行う。サンプリングクロック信号の位相が適切であれば２つのカウント値の差はないが、不適当であればカウント値の差が大きくなる。そこで、サンプリングクロック信号について、サンプリングクロック信号の１周期の中で、複数の位相（たとえば４位相）すなわち複数のサンプリングタイミングが順次選択可能とする。そして、位相制御回路５により１周期内で位相を順次選択して、選択可能な複数の位相(サンプリングタイミング）の各々で、所定時間（１周期以上）において２つのカウント値を求める。こうして選択可能な複数の位相についてそれぞれ得られたカウント値の差を比較して、カウント値の差が所定値より小さくなったときの位相を映像処理のための最適な位相として設定する。
【００２０】
図１により具体的に説明すると、入力映像信号１をＡ／Ｄ変換回路２に供給する。一方、同期信号（たとえば水平同期信号）３によりＰＬＬ回路４と位相制御回路５でサンプリングクロック信号７０を作成する。ＰＬＬ回路４は、同期信号を基にサンプリングクロック信号を発生する。位相制御回路５は、図２に示すように、３個の直列接続の遅延素子５１、５２、５３とセレクタ５４とからなり、位相制御信号９０によりセレクタ５４を制御することにより、サンプリングクロックの１周期内で４つの異なる位相の信号を出力できる。すなわち、位相制御回路５は、位相制御信号９０に対応する位相のクロック信号をＡ／Ｄ変換回路２に出力する。Ａ／Ｄ変換回路２は、このクロック信号によるサンプリングタイミングで入力映像信号１をサンプリングし、８ビットのディジタル信号を映像処理回路１１に出力する。映像処理回路１１は拡大縮小などの処理を行い、得られた映像データを液晶表示パネル１２に表示する。
【００２１】
また、入力映像信号１は、コンパレータで構成された２値化回路６にも供給する。２値化回路６は所定レベルと比較して入力映像信号１を２値化し、２値化出力信号６０を第１カウンタ回路７に供給する。（例えば図４に示すように、映像信号が１Ｖの場合に所定レベルを０.５Ｖとする。）また、Ａ／Ｄ変換回路２の最上位ビットの信号８０を第２カウンタ回路８に供給する。第１と第２のカウンタ回路７、８は所定時間内（例えば１垂直期間または複数の水平期間）で入力信号を計数し減算回路９に供給する。Ａ／Ｄ変換回路２の最上位ビットは、２値化回路６のしきい値と同じレベルを用いた２値化により出力される。したがって、第１と第２のカウンタ回路７、８は、同じしきい値レベルで２値化をし、映像信号１の変化を数えていることになる。（なお、必ずしも同じしきい値レベルでなくてもよい。）減算回路９は第１と第２のカウンタ回路７、８から供給されたカウンタ値の減算を行い、２つのカウンタ値の差の絶対値を第１判別回路１０に供給する。第１判別回路１０は、位相制御回路５の位相を１周期内で順次変化させ、変化させるごとに減算回路９からの差の絶対値が所定の範囲かどうかを判別し、所定範囲以下となる場合の設定位相を最適サンプリング位相とする。
【００２２】
第１判別回路はＣＰＵを備え、上に説明したように、位相制御信号９０を位相制御回路５に送ってサンプリングクロックの位相を制御し、第２カウンタ回路８のための最適のサンプリングタイミングを設定する。図３は、ＣＰＵによるサンプリング最適化のフローを示す。まず、位相制御信号９０を位相制御回路５に送り、セレクタ５４を１つ進め（ステップＳ１０）、これによりサンプリングクロック信号の１周期の中のサンプリング位相を設定する。次に、第１と第２のカウンタ回路７、８のカウント値をリセットする（ステップＳ１２）。これにより、２つのカウンタ回路７、８によるカウント処理が続けられる（ステップＳ１４）。所定期間が終了するまで（ステップＳ１６）、ステップＳ１４のカウント処理を繰り返す。所定期間が終了すると、減算回路９からのカウント値の差の絶対値が所定値より小さいかが判断される（ステップＳ１８）。カウント値の差の絶対値が所定値以上であれば、異常なサンプリング位相であるので、ステップＳ１０に戻り、位相を次の値に設定しなおして、上述の処理を繰り返す。得られたカウント値の差の絶対値が所定値以下であれば、その位相を最適サンプリング位相と判断する（ステップＳ２０）。これにより、サンプリングクロック信号の最適な位相が設定される。
【００２３】
図４は、この映像信号処理装置における信号の波形を示す。この波形図を用いて、サンプリング位相が適当な場合と不適当な場合の動作を説明する。図４における映像信号において、縦の実線が基本位相であり、破線が遅延により得られる３つの位相を示す。サンプリングの位相は、位相制御回路５で１サンプリングクロックの１周期内で４つの値に制御する。位相制御回路５の位相をサンプリングクロックの１周期内で順次変化し、かつ、サンプリングクロックの１周期以上でこれを繰り返す。この４つの位相に対応して、図４にＡ、Ｂ、Ｃ、Ｄで示すように、映像信号をディジタル化するＡ／Ｄ変換回路２の出力する最上位ビットが変化する。Ａの場合、サンプリングポイント５１、５５などでサンプリングが行われる。同様に、Ｂの場合、サンプリングポイント５２、５６などでサンプリングが行われ、Ｃの場合、サンプリングポイント５３、５７などでサンプリングが行われ、Ｄの場合、サンプリングポイント５４、５８などでサンプリングが行われる。Ｃの場合、Ａ／Ｄ変換回路２の出力信号８０は、入力信号の変化部分でサンプリングをするため最も不安定となる。従って、２値化信号６０と最上位ビット８０を比較するとわかるように、第１カウンタ回路７と第２カウンタ回路８の出力データは大きく異なり、減算結果がある大きな値を持って第１判別回路１０に供給される。第１判別回路１０は、減算回路９の出力値の絶対値が所定値以上となるサンプリングポイントを、悪いサンプリングポイントと判別する。Ｃの場合は、サンプリング位相が不適当である。位相制御回路５は複数のサンプリングポイントに位相を制御し、得られた複数の減算結果から最適サンプリングポイントを第１判別回路１０で判別する。図４の例では、減算結果の値はＣの場合では大きく、Ａ、Ｂ、Ｄの場合では小さい。適当な所定値を設定し、最適なサンプリング位相として、少なくとも減算結果の絶対値が所定値以下である位相を選択する。
【００２４】
最適なサンプリング位相は、種々の方法で選択できる。たとえば、減算結果の絶対値が所定値以下となる場合が複数検出されるときは、その中の最小値に対応する位相を選択してもよい。
【００２５】
また、所定値以下の場合が複数検出されるときに、それらの中心を最適サンプリング位相として設定してもよい。これにより、より安定なサンプリングポイントを設定できる。
【００２６】
また、位相制御回路５の位相をサンプリングクロックの１周期内で順次変化し、かつ、サンプリングクロックの１周期以上でこれを繰り返すことにより、第１判別回路１０が、減算結果の差が最大値になるサンプリングクロック信号の位相の値(たとえば図４の５３の位相)を少なくとも２つ以上検出すると、その中心をサンプリングクロック信号の最適位相として設定してもよい。
【００２７】
また、第１判別回路１０の所定値は、サンプリングクロック信号の位相を順次制御して１サンプリングクロック信号の１周期で最大値と最小値を検出してその差から割合をかけて求めてもよい。
【００２８】
また、一般に、減算回路を用いずに、他の計算技法で２つのカウント値の相違を検出してもよい。
【００２９】
以上に説明した映像信号処理装置において、２値化された信号で処理されるため、最適な位相が安価な回路構成で設定できる。また２値化回路６の出力信号とＡ／Ｄ変換後のディジタル回路とのタイミング調整が不要となる。さらに変化の回数を検出するため、ＰＬＬ回路より高速なサンプリングクロック信号を出力する必要がなく、低消費電力化が図れる。サンプリングタイミングの調整は映像信号の周波数が高くなるほど重要になるが、この映像信号処理装置は、周波数が高くなってもサンプリングポイントを最適化できる。
【００３０】
図５は、本発明の第２の実施の形態における映像信号処理装置の構成を示す。図１に示した第１の実施の形態の映像信号処理装置の場合、あまり変化しない映像情報については、最適サンプリングポイントの検出の誤動作がおこる。そこで、この実施の形態の映像信号処理装置では、変化の少ない映像情報である場合に、サンプリングクロック信号の最適位相設定制御を行わないようにする。
【００３１】
具体的には、図５に示すように、さらに、第１判別回路１３と位相制御停止回路１４が設けられる。第２判別回路１３は、コンパレータを備え、第１カウンタ回路８から出力されるカウント値を所定値と比較し、所定値以下であると判別すると、位相制御停止回路１４に位相制御停止信号１００を送り、位相制御信号９０を停止する。位相制御停止回路１４は、位相制御信号９０を通すスイッチを備え、このスイッチを位相制御停止信号１００で制御する。
【００３２】
さらに説明すると、通常の映像信号の場合、位相制御停止回路１４は、第１カウンタ回路８から出力されるカウント値が所定値以上であるので、位相制御停止信号１００を受け取らない。この場合、位相制御停止回路１４は、第１判別回路１０からの位相制御信号９０をそのまま位相制御回路５へ送る。これに応じて、位相制御回路５は、位相制御信号９０により順次位相を制御して最適サンプリング位相を設定する。
【００３３】
逆に、第１カウンタ回路８から出力されるカウント値が所定値以下であると判別すると、位相制御停止回路１４は第２判別回路１３から位相制御停止信号１００を受け取る。これにより、位相制御停止回路１４は、第１判別回路１０から入力される位相制御信号９０の出力を停止する。第１カウンタ回路８から出力される値が所定値以下である場合とは、映像信号があまり変化しない場合である。そこで、そのような場合、最適サンプリングポイント検出の誤動作を避けるために、サンプリングタイミングの最適化を行わない。このように第１カウント回路８の出力信号の値が所定値以下であると判別したときに位相制御停止回路１４により位相制御を停止することにより、変化の少ない映像情報における最適なサンプリングポイントの検出誤動作を防ぐことができる。
【００３４】
図６は、本発明の第３の実施の形態における映像信号処理装置のブロック図である。この映像信号処理装置では、映像情報が小さいレベルである場合にも最適なサンプリングポイントを検出する。このため、第３判別回路１７は、映像情報が小さいレベルである場合に、２値化回路のしきい値や、Ａ／Ｄ変換回路の出力するディジタル値に対するしきい値レベルを小さくして、最適なサンプリングポイントの検出を可能にする。
【００３５】
具体的には、この映像信号処理装置は、さらに２値化レベル制御回路１５、比較回路１６および第３判別回路１７を備える。２値化レベル制御回路１５は、第３判別回路１７からのしきい値レベルをアナログ化し、２値化回路６のしきい値レベルとして出力する。また、比較回路１６は、Ａ／Ｄ変換回路２の出力信号を、第３判別回路１７からのしきい値レベルと比較する。第３判別回路１７は、ＣＰＵを備え、映像情報が小さいレベルであっても、２値化回路６と比較回路１６の２値化のしきい値レベルを小さく設定して、最適なサンプリングポイントを検出する。また、第３判別回路１７は、映像情報が小さいレベルであるとき（所定値以上を検出できない場合）、位相制御停止回路１４に位相制御停止信号１１０を出力して位相制御停止回路を１４を動作させ、最適サンプリングポイントの調整を停止する。この場合、調整者に表示画面、音声、または発光ダイオードなどで知らせるようにする。位相制御停止回路１４は、位相制御信号９０を通すスイッチを備え、このスイッチを位相制御停止信号１１０で制御する。これにより、第１の実施の形態の映像信号処理装置と同様に最適なサンプリングポイントが設定できる。
【００３６】
図７は、第３判別回路１７のＣＰＵの制御のフローを示す。まず、第１カウンタ回路８から出力されるカウント値を所定値と比較する（ステップＳ２０）。第１カウンタ回路８から出力される値が所定値以上である場合、位相制御停止信号１１０を出力しない（ステップＳ３０）。これにより、位相制御停止回路１４は、第１判別回路１０からの位相制御信号９０をそのまま位相制御回路５へ送り、これに応じて、位相制御回路５は、位相制御信号９０により順次位相を制御して最適サンプリング位相を設定する。これは通常の映像信号についての制御である。
【００３７】
逆に、第１カウンタ回路８から出力されるカウント値が所定値以下であると判別すると、位相制御停止回路１４に位相制御停止信号１１０を供給する（ステップＳ２２）。これにより、位相制御停止回路１４は、第１判別回路１０から入力される位相制御信号９０の位相制御回路５への出力を停止させる。さらに、第３判別回路１７は、２値化レベル制御回路１５に２値化のしきい値レベル（アナログ値）の設定を低く変化させ（ステップＳ２４）、再度第１カウンタ回路８から出力される値が所定値以上か否かの判別を行なう（ステップＳ２６）。しきい値レベルの設定を変化させた後で所定値以上でないと判別するときは、ステップＳ２４に戻り、再びしきい値を変化させる。しきい値レベルの設定を変化させて所定値以上であると判別すると、そのしきい値レベルを比較回路１６に供給する（ステップＳ２８）。これにより、Ａ／Ｄ変換回路２から出力されるディジタル出力信号が、２値化回路６と同じしきい値レベルで比較され、２値化される。次に、位相制御停止回路１４への位相制御停止信号１１０を解除し（ステップＳ３０）、最適サンプリングポイント制御を行う。すなわち、位相制御停止回路１４は、位相制御信号９０を位相制御回路５に送り、これにより最適サンプリングポイントの調整を行なう。このように、第１カウント回路８のカウント値が所定値以下である場合に第３判別回路１７が２値化回路６による２値化のしきい値レベルと比較回路１６による２値化のしきい値レベルとを変化させるので、映像情報が小さい場合でも最適なサンプリングポイントを検出できる。
【００３８】
次に、本発明の第４の実施の形態における映像信号処理装置を示す。この映像信号処理装置では、位相を切り換えつつ、１サンプリングタイミング前後の映像信号の減算結果を求める。減算結果の絶対値の最大値は信号レベルの変化が最も大きい位相に対応する。そこで、減算結果の絶対値の最大値の分布から最大値となる位相を最適サンプリングポイントとする。
【００３９】
図８は、第４の実施の形態の映像信号処理装置のブロック図である。位相制御回路５は、ＰＬＬ回路４からのサンプリングクロック信号の位相を制御して、Ａ／Ｄ変換回路２と遅延回路２０に供給する。Ａ／Ｄ変換回路２は、入力映像信号１をディジタル化する。遅延回路２０は、サンプリングクロック信号で動作する遅延フリップフロップ（Ｄ−ＦＦ）からなり、Ａ／Ｄ変換回路２の最上位ビットの出力信号を１サンプリング周期で遅延する。減算回路２１は、Ａ／Ｄ変換回路２と遅延回路２０のそれぞれの出力信号を入力して両者の減算を行ない、最大値検出回路２２に送る。最大値検出回路２２は、１サンプリング前後の減算値の絶対値が最大となる値を検出して第４判別回路２３に送る。第４判別回路２３は、位相制御回路５に位相制御信号を送り、順次にサンプリングクロック信号の位相を制御し、最大値検出回路２２で検出された複数の最大値の中でさらに最大となる位相を判別する。そして、さらに最大となる位相制御回路１５の位相を最適サンプリングポイントとして設定する。このように、１サンプリング前後の映像信号の減算値の最大値を検出するという簡単な回路構成で最適サンプリングポイントが検出できる。最大値の分布を検出することにより信号レベルの変化を検出することができ正確なサンプリング位相の設定できる。全白のような一定レベルの映像信号であるかも同時に判別でき誤動作が防止できる。
【００４０】
図９は、第４判別回路２２のＣＰＵの制御のフローを示す。まず、サンプリングクロック信号の１周期の中の最初のサンプリング位相を設定するための位相制御信号９０を位相制御回路５に送る（ステップＳ５０）。次に、１サンプリング前後の映像信号の差の絶対値の最大値を求める（ステップＳ５２）。次に、１周期内で設定可能な所定の全サンプリング位相について測定が終了したか否かが判断される（ステップＳ５４）。終了していなければステップＳ５０に戻り、次のサンプリング位相のための位相制御信号を設定して差の絶対値を入力する。１周期内の所定の全サンプリング位相での測定が終了すれば、位相制御信号を、１周期の位相の中で差の絶対値の最大値を与える位相制御信号に決定する（ステップＳ５６）。
【００４１】
次に、本発明の第５の実施の形態における映像信号処理装置を説明する。図１０に示すように、この映像信号処理装置では、サンプリング周波数の周期で交互に変化する所定の映像信号３０を用いて最適サンプリングタイミングを調整する。位相制御回路５は、ＰＬＬ回路４で発生されたサンプリングクロック信号の位相を制御する。Ａ／Ｄ変換回路２は、サンプリング周波数の周期で交互に変化する所定の映像信号３０をディジタル化する。次に、２相処理回路により、Ａ／Ｄ変換回路２の出力信号をうちの１ビットまたは複数ビットを２系統で処理する。２相処理回路において、Ａ／Ｄ変換回路２からの信号が、２系統の遅延フリップフロップ（Ｄ−ＦＦ）３４、３５に入力される。また、インバータ３１、３３、１／２分周回路３２は、サンプリングクロック信号を１／２分周したクロック信号とその反転信号を発生し、このクロック信号とその反転信号がそれぞれ遅延フリップフロップ（Ｄ−ＦＦ）３４、３５にクロック信号として供給される。図１１のタイミングチャートに各回路の出力信号が示されるが、たとえば入力信号（Ａ／Ｄ変換回路の出力信号）がサンプリング周期で交互に白と黒となる場合、２相処理を施した２系統の出力（遅延フリップフロップ３５、３４の出力）は、サンプリングタイミングが適当であるならば、必ずどちらも一定レベル（白、白、白、．．．または黒、黒、黒、．．．）であり、レベルの変化はない。複数のレベル変化検出回路３６、３７は、それぞれ、遅延フリップフロップ３４、３５の出力信号の変化を検出し、レベル変化の検出結果を第５判別回路３８に供給する。例えばレベルの変化があれば“１”の状態信号を第５判別回路３８に供給する。この場合、第５判別回路３８はサンプリングポイントが悪いと判断し、位相制御回路５に位相制御の設定を行なう。逆に、レベル変化がない時は最適サンプリングポイントと判断し、レベル変化がない時の位相を最適サンプリングポイントに設定する。このように、所定の映像信号を入力することにより簡素な２相処理で最適サンプリングポイントが検出できる。また低速処理でレベル変化を検出でき、ＩＣ化に有効である。なお、２相処理回路としては図１０に示した例の他に、種々の回路構成がある。
【００４２】
図１２は、第５判別回路３８のＣＰＵの制御のフローを示す。まず、サンプリング周波数の周期で白と黒となる所定の映像信号３０の入力を開始する（ステップＳ７０）。次に、サンプリングクロック信号の位相についての位相制御信号９０を変更し、位相制御回路５に送る（ステップＳ７２）。次に、レベル変化検出回路３６、３７により２相処理がされた信号についてのレベル変化を監視し（ステップＳ７４）、レベル変化があったか否かを判断する（ステップＳ７６）。レベル変化が検出されると、悪いサンプリングポイントであるので、ステップＳ７２に戻り、位相制御信号を変更して、次のサンプリング位相を設定して同様の監視を続ける。レベル変化がなければ、次に所定期間が終了したかを判断する（ステップＳ７８）。終了していなければ、ステップＳ７４に戻り、レベル変化の監視を続ける。所定期間が終了すれば、最適サンプリングポイントと判断し、その位相を最適サンプリング位相として設定する（ステップＳ８０）。
【００４３】
なお、本発明は実施の形態により具体的に説明されたが、本発明の範囲は請求の範囲に記載され、それに含まれる種々の変形はすべて本発明に含まれる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態における映像信号処理装置のブロック図
【図２】  位相制御回路の回路図
【図３】  第１判別回路の制御のフローチャート
【図４】  本発明の第１の実施の形態における映像信号処理装置の動作を説明するための波形図
【図５】  本発明の第２の実施の形態における映像信号処理装置のブロック図
【図６】  本発明の第３の実施の形態における映像信号処理装置のブロック図
【図７】  第１判別回路の制御のフローチャート
【図８】  本発明の第４の実施の形態における映像信号処理装置のブロック図
【図９】  第４判別回路の制御のフローチャート
【図１０】  本発明の第５の実施の形態における映像信号処理装置のブロック図
【図１１】  ２相処理のタイミングチャート
【図１２】  第５判別回路の制御のフローチャート
【符号の説明】
２  Ａ／Ｄ変換回路、    ４  ＰＬＬ回路、    ５  位相制御回路、    ６  ２値化回路、    １０  第１判別回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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