(57)【特許請求の範囲】
【請求項１】
部分的に再構成が可能なプログラマブル論理回路と、
前記プログラマブル論理回路の外部に設けられているメモリと、
前記プログラマブル論理回路と前記メモリとの間でデータの授受を行なうためのデータバスと、
を備え、
前記プログラマブル論理回路に構成された第１の回路モジュールにおける処理結果の出力データを、前記データバスを介して前記メモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して前記プログラマブル論理回路に構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に、前記メモリを介した接続経路を形成するようにした
ことを特徴とするプログラマブル論理回路装置。
【請求項２】
複数個のプログラマブル論理回路と、
前記プログラマブル論理回路の外部に設けられているメモリと、
前記複数個のプログラマブル論理回路と前記メモリとの間でデータの授受を行なうためのデータバスと
を備え、
前記複数個のプログラマブル論理回路の一つに構成された第１の回路モジュールにおける処理結果の出力データを、前記データバスを介して前記メモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して前記複数個のプログラマブル論理回路の他のものに構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に、前記メモリを介した接続経路を形成するようにした
ことを特徴とするプログラマブル論理回路装置。
【請求項３】
請求項１または請求項２のプログラマブル論理回路装置において、
データを入力または出力するプログラマブル論理回路に構成された前記第１の回路モジュールまたは第２の回路モジュールの論理セルが、
スイッチを介して論理セルの入力または出力に接続された配線とデータバスとで構成されるマトリクス配線の接続状態を指定する信号と、
前記スイッチの開閉を制御する信号とで、
指定されることを特徴とするプログラマブル論理回路装置。
【請求項４】
部分的に再構成が可能なプログラマブル論理回路に構成された第１の回路モジュールにおける処理結果の出力データを、データバスを介して前記プログラマブル論理回路の外部に設けられているメモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して前記プログラマブル論理回路に構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に前記メモリを介した接続経路を形成することを特徴とするプログラマブル論理回路の回路モジュール間の接続経路形成方法。
【請求項５】
第１のプログラマブル論理回路に構成された第１の回路モジュールにおける処理結果の出力データを、データバスを介して前記プログラマブル論理回路の外部に設けられているメモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して第２のプログラマブル論理回路に構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に前記メモリを介した接続経路を形成することを特徴とするプログラマブル論理回路の回路モジュール間の接続経路形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プログラマブル論理回路装置およびプログラマブル論理回路に構成される回路モジュール間の接続経路形成方法に関するものである。
【０００２】
【従来の技術】
デジタル回路装置、特に特定用途向け集積回路（ＡＳＩＣ）の分野において、製品の開発期間を短縮するために、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）やプログラマブルロジックデバイス（ＰＬＤ）などのプログラマブル論理回路が広く使われている。
【０００３】
これらのプログラマブル論理回路は、論理回路を記述する回路情報をこれらに読み込ませることで、内部の論理回路と論理回路間の接続を自由に構成することができる。このためプログラマブル論理回路を用いることで、従来は回路設計の終了後に数週間から数か月を必要とした集積回路の作製時間が不要になる。
【０００４】
ところで、最近の論理回路は複雑さが増し、ひとつのプログラマブル論理回路では実現できない規模にまで回路規模が大きくなっている。この問題を解決するためのひとつの方法として、異なる時間に異なる論理回路を実現するように、プログラマブル論理回路を処理の途中で再構成することが提案されている。この方法を用いることにより、携帯情報端末のように、装置が小型であるため内蔵できる回路規模に制約がある場合でも、様々な処理が比較的高速に行えるという利点がある。
【０００５】
しかし、この方法の場合、プログラマブル論理回路を再構成する時には、回路全体の回路情報を再度読み込ませるため、再構成に時間がかかるという欠点がある。さらに、処理の途中で再構成することは、処理を一時中断し、その時のデータをプログラマブル論理回路の外部の記憶装置に待避させ、新たな回路情報を読み込んで再構成し、再構成前のデータと再構成に伴う新しいデータを入力するという余分な処理が必要になる。
【０００６】
この問題を解決するために、米国アトメル社の「ＣＯＮＦＩＧＵＲＡＢＬＥ  ＬＯＧＩＣ」という名のデータブックに記載されているプログラマブル論理回路、および米国ザイリンクス社の「ＴＨＥ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＬＯＧＩＣ」という名のデータブックに記載されているプログラマブル論理回路では、データを記憶するためのデータ記憶装置を有し、回路の動作中でも外部の記憶装置から回路情報の一部を読み込んで部分的に再構成を行うことで、再構成するための時間を最小に留めるようにしている。
【０００７】
【発明が解決しようとする課題】
ところで、上述のような部分的な再構成を行えない従来のプログラマブル論理回路の場合には、ひとつの回路情報によってプログラマブル論理回路全体の回路構成が決定される。回路情報には、▲１▼外部と信号を入出力する回路モジュールと入出力端子との間の接続経路や、▲２▼回路モジュール間の接続経路が記述されるが、一つの回路情報によって、プログラマブル論理回路全体の回路構成が決定されるので、接続経路の記述は容易である。
【０００８】
一方、部分的に再構成可能なプログラマブル論理回路装置においては、複数の回路情報によって、プログラマブル論理回路全体の回路構成が決定される。そのため、外部と信号を入出力する回路モジュールと入出力端子との間の接続経路や、回路モジュール間の接続経路は、部分的な構成を行うそれぞれの回路情報が、互いに同じ接続経路を用いないように記述する必要がある。
【０００９】
ところが、回路情報は、必ずしも、同時に同じプログラマブル論理回路に構成される他の回路情報を考慮して作成されるとは限らない。ときには、異なる回路情報が、同じ接続経路を利用しようとすることにより、入出力経路や、回路モジュール間の接続経路を形成することができないという問題が発生する。
【００１０】
上記の▲１▼の回路モジュールと入出力端子との間の接続経路に関する、この問題を解決するためには、従来、次のような解決手段が提供されている。すなわち、例えば特開平７−１４２９９６号公報や特開平９−２６８６９号公報には、プログラマブル論理回路の入出力端子と回路領域の間に、様々な結線状態に対応できる柔軟な結線領域を設けることにより、この問題を解決している。
【００１１】
また、別の方法として、米国ザイリンクス社の「ＴＨＥ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＬＯＧＩＣ」という名のデータブックには、ＦａｓｔＭＡＰという名前で記載されている入出力方法がある。この方法は、行位置と列位置で指定されるプログラマブル論理回路内の論理セルへの入出力がデータバスを介して実現される。データバスは、特定の結線状態に固定されおらず、必要に応じて指定される論理セルへの入出力を行うことができるので、複数の回路情報が入出力手段として共用することができる。
【００１２】
以上のように、部分的に再構成可能なプログラマブル論理回路装置において、プログラマブル論理回路に構成された回路モジュールと、外部との接続経路に関する問題に関しては、上述のような解決手段が提供されているが、上記の▲２▼のプログラマブル論理回路に構成された回路モジュール間の接続経路に関する問題を解決するための有効な手段は、いまだに提案されていない。
【００１３】
この発明は、以上の点にかんがみ、部分的に再構成可能なプログラマブル論理回路を用いるときの、回路モジュール間の接続経路に関する問題点を解決することを目的とする。さらに発展して、この発明は、複数個のプログラマブル論理回路に構成される回路モジュール間の接続経路を形成することを可能にすることを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明によるプログラマブル論理回路装置は、
部分的に再構成が可能なプログラマブル論理回路と、
前記プログラマブル論理回路の外部に設けられているメモリと、
前記プログラマブル論理回路と前記メモリとの間でデータの授受を行なうためのデータバスと、
を備え、
前記プログラマブル論理回路に構成された第１の回路モジュールにおける処理結果の出力データを、前記データバスを介して前記メモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して前記プログラマブル論理回路に構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に、前記メモリを介した接続経路を形成するようにした
ことを特徴とする。
【００１５】
また、請求項２の発明によるプログラマブル論理回路装置は、
複数個のプログラマブル論理回路と、
前記プログラマブル論理回路の外部に設けられているメモリと、
前記複数個のプログラマブル論理回路と前記メモリとの間でデータの授受を行なうためのデータバスと
を備え、
前記複数個のプログラマブル論理回路の一つに構成された第１の回路モジュールにおける処理結果の出力データを、前記データバスを介して前記メモリに格納し、
前記メモリに格納された前記出力データを前記データバスを介して前記複数個のプログラマブル論理回路の他のものに構成された第２の回路モジュールに入力することにより、前記第１の回路モジュールと前記第２の回路モジュールとの間に、前記メモリを介した接続経路を形成するようにした
ことを特徴とする。
【００１６】
【作用】
上述の構成の請求項１の発明のプログラマブル論理回路装置によれば、プログラマブル論理回路上に構成された一つの回路モジュールから、他の回路モジュールへの接続経路は、データバスおよびメモリを介して形成される。したがって、部分的な再構成が可能なプログラマブル論理回路を用いる場合において、一つの回路モジュールから他の回路モジュールへの接続経路を形成する場合に、従来のようにプログラマブル論理回路上に回路モジュール間の直接的な接続配線を行う必要がないため、複数の回路モジュール間の接続経路が形成できないという問題を解決することができる。
【００１７】
また、請求項２の発明のプログラマブル論理回路装置によれば、一つのプログラマブル論理回路の回路モジュールから、他のプログラマブル論理回路の回路モジュールへの接続経路が、データバスおよびメモリが用いられて形成される。
【００１８】
【発明の実施の形態】
以下、この発明によるプログラマブル論理回路装置およびプログラマブル論理回路の回路モジュール間の接続経路形成方法の実施の形態を、図を参照しながら説明する。
【００１９】
［プログラマブル論理回路の説明］
この実施の形態に用いるプログラマブル論理回路の平面構造を図２に、内部構造のブロック図を図３に示す。この例のプログラマブル論理回路１０は、マトリクス状に２次元配列された複数個の論理セル１１と、配線領域１２と、入出力端子１３とを備えている。配線領域１２は、各論理セル１１間および各論理セル１１と入出力端子１３間を接続するためのものである。
【００２０】
また、図３に示すように、プログラマブル論理回路１０は、回路情報を格納するためのコンフィギュレーションメモリ１４を備える。コンフィギュレーションメモリ１４は、論理セル１１内および配線領域１２内のＥＥＰＲＯＭ、ＳＲＡＭなどの書き換え可能なメモリ素子で構成されている。図３の回路素子１５は、論理セル１１や配線領域１２からなる。
【００２１】
回路情報はアドレスＡＤＲとデータＤＴの対で構成される。コンフィギュレーションメモリ１４に、アドレスＡＤＲが与えられて、新しい回路情報のデータが格納されると、この回路情報に従って、論理セル１１内の回路構成と、論理セル１１および入出力端子１３を相互に接続する配線領域１２の接続状態が再構成される。この一連の動作をコンフィギュレーションと呼ぶ。コンフィギュレーションメモリ１４の一部分を書き換えることで、プログラマブル論理回路１０が動作中であっても、回路を部分的に再構成することができる。
【００２２】
プログラマブル論理回路１０に再構成された回路素子１５に、入出力端子１３を介して、処理すべきデータが入力され、また、その処理結果のデータが出力される。データ入力先の論理セル１１と、データ出力元の論理セル１１を、論理セルの位置に対応するセル座標を示した制御コードによってアプリケーションプログラムが指定する。
【００２３】
［回路モジュール間の接続経路形成方法の第１の実施の形態］
図１にこの第１の実施の形態のプログラマブル論理回路装置の構成を示す。すなわち、この第１の実施の形態においては、上述のようなプログラマブル論理回路１０の外部に、このプログラマブル論理回路１０とデータバス３０によって接続されるメモリ２０を設け、プログラマブル論理回路１０とメモリ２０間でデータバス３０を介してデータ通信することができるように構成する。
【００２４】
各論理セル１１には、論理セル読み出し／書き込み信号Ｒ／Ｗｃが供給され、これにより、各論理セル１１からのデータの読み出し／書き込みが制御される。セル座標Ｃｄにより指定された論理セル１１の論理セル読み出し／書き込み信号Ｒ／Ｗｃが読み出し状態であるときに、その指定された論理セル１１からデータバス３０へデータが読み出される。また、セル座標Ｃｄにより指定された論理セル１１の論理セル読み出し／書き込み信号Ｒ／Ｗｃが書き込み状態であるときに、その指定された論理セル１１にデータバス３０からのデータが書き込まれる。
【００２５】
そして、プログラマブル論理回路１０からメモリ２０へデータを送るときは、データを送り出す論理セル１１をセル座標Ｃｄによって指定する。このプログラマブル論理回路のセル座標Ｃｄは、そのセルが存在する行と列で指定される。このとき、同じ列に存在する論理セルであれば、複数の論理セルを指定することができる。
【００２６】
そして、セル座標Ｃｄにより指定された論理セル１１の論理セル読み出し／書き込み信号Ｒ／Ｗｃを読み出し状態とする。これにより、その指定された論理セル１１からデータバス３０へデータが読み出される。
【００２７】
読み出されたデータは、データバス３０を介してメモリ２０へ送られる。メモリ２０では、メモリ読み出し／書き込み信号Ｒ／Ｗｍにより書き込み状態となっており、かつ、メモリアドレスＭａｄｒで指定される記憶領域に、そのデータが格納される。
【００２８】
一方、メモリ２０からプログラマブル論理回路１０へデータを送るときは、データを送り出すメモリ２０の記憶領域がメモリアドレスＭａｄｒで指定され、かつ、メモリ読み出し／書き込み信号Ｒ／Ｗｍが読み出し状態にされる。すると、メモリ２０のメモリアドレスＭａｄｒで指定された記憶領域からデータバス３０へデータが読み出される。読み出されたデータは、データバス３０を介してプログラマブル論理回路１０へ送られる。
【００２９】
プログラマブル論理回路１０では、論理セル読み出し／書き込み信号Ｒ／Ｗｃが書き込み状態である、セル座標Ｃｄで指定される論理セル１１に、そのデータが格納される。
【００３０】
図４は、この実施の形態のプログラマブル論理回路装置で用いるプログラマブル論理回路１０の具体的な回路構成例を示すものである。この実施の形態のプログラマブル論理回路１０では、プログラマブル論理回路１０の配線領域１３には、図４に示すように、論理セル１１のマトリクス配列に対して、各行毎、各列毎に配置された配線１３ａ，１３ｂを含むものである。
【００３１】
そして、図４に示すように、行方向の配線１３ａは、ゲート入力がローレベルの状態（以下、Ｌ状態という）で導通するＦＥＴスイッチＳＷ１を介して論理セル１１の入力端に接続されるとともに、ゲート入力がハイレベルの状態（以下、Ｈ状態という）で導通するＦＥＴスイッチＳＷ２を介して論理セル１１の出力端に接続される。
【００３２】
行方向の配線１３ａは、プログラマブル論理回路１０の一端で、メモリ２０と接続するデータバス３０とマトリクス配線を形成する。このマトリクス配線の交点にはスイッチＳＷ３が形成されており、セル座標Ｃｄの行指定に従ったスイッチＳＷ３の接続状態により、データバス３０と行方向の配線１３ａとが接続される。なお、図４において、スイッチＳＷ３のうち、黒い四角形で表したものはデータバス３０と接続されたスイッチを示し、白い四角形で表したものはデータバス３０と接続されていないスイッチを示している。
【００３３】
また、列方向の配線１３ｂは、論理セル１１に接続された入力側のＦＥＴスイッチＳＷ１と出力側のＦＥＴスイッチＳＷ２のゲートに接続される。列方向の配線は、また、プログラマブル論理回路１０の一端で、マルチプレクサ１６を介して論理セル読み出し／書き込み信号Ｒ／Ｗｃの供給端に接続される。マルチプレクサ１６は、セル座標Ｃｄの列指定に従って、ひとつの列方向の配線に、論理セル読み出し／書き込み信号Ｒ／Ｗｃを供給する。
【００３４】
以上の回路構成により、データバス３０が、セル座標Ｃｄの行指定で指定される行の論理セル１１に接続された行配線１３ａに接続され、また、セル座標Ｃｄの列指定により指定される列の論理セル１１のＦＥＴスイッチＳＷ１，ＳＷ２が論理セル読み出し／書き込み信号Ｒ／Ｗｃで駆動される。
【００３５】
そして、論理セル読み出し／書き込み信号Ｒ／ＷｃがＨ状態のときは、論理セル１１の出力側のＦＥＴスイッチＳＷ２が導通状態になり、論理セル１１の出力データがデータバス３０に読み出される。論理セル読み出し／書き込み信号Ｒ／ＷｃがＬ状態のときは、論理セル１１の入力側のＦＥＴスイッチＳＷ１が導通状態になり、データバス３０のデータが論理セル１１に入力される。
【００３６】
この場合、論理セル１１のスイッチＳＷ１，ＳＷ２は列毎に駆動されるので、前述したように、同じ列にある複数の論理セル１１にデータを入出力することができる。
【００３７】
図５および図６のタイムチャートを参照して、論理セル１１への書き込みおよび読み出し時の動作をさらに説明する。なお、図５および図６において、ＣＳはチップセレクト信号であり、この信号ＣＳがＬ状態のときに、それが供給されているプログラマブル論理回路１０がアクティブ（動作状態）となる。
【００３８】
図５は、データバス３０からプログラマブル論理回路１０の論理セル１１への書き込みを示す。
【００３９】
クロックＣＬＫの立ち上がりに先立って、チップセレクト信号ＣＳおよび論理セル読み出し／書き込み信号Ｒ／ＷｃがＬ状態に設定され、行指定と列指定が与えられるセル座標Ｃｄと、論理セル１１に入力されるデータが準備される。このとき論理セル１１に入力されるデータは、メモリアドレスＭａｄｒで指定されたメモリ２０の記憶領域から読み出されたデータである。クロックＣＬＫの立ち上がりで、データバスと行配線１３ａとのマトリクス配線と、マルチプレクサ１６が設定され、データバス３０のデータが論理セル１１に入力される。
【００４０】
図６は、プログラマブル論理回路１０の論理セル１１からデータバス３０への読み出しを示す。
【００４１】
クロックＣＬＫの立ち上がりに先立って、チップセレクト信号ＣＳがＬ状態に設定されるとともに、論理セル読み出し／書き込み信号Ｒ／ＷｃがＨ状態に設定され、セル座標Ｃｄを指定する行指定と列指定が与えられる。そして、続くクロックＣＬＫの立ち上がりで、データバスと行配線１３ａとのマトリクス配線と、マルチプレクサ１６が設定され、つぎに、論理セル１１のデータがデータバス３０に出力される。データバス３０に出力されたデータは、メモリアドレスＭａｄｒで指定されるメモリ２０の記憶領域に格納される。
【００４２】
次に、以上のように構成されるこの実施の形態のプログラマブル論理回路装置を用いて、プログラマブル論理回路１０の部分書き換えにより複数の回路モジュールを構成して、回路モジュール間の接続を行う実施例を、図７と図８を用いて説明する。
【００４３】
図７の例においては、４つの回路モジュールｍｏｄＡ、ｍｏｄＢ、ｍｏｄＣ、ｍｏｄＤを、おなじ一つのプログラマブル論理回路に順次構成する。そして、この例の場合、回路モジュールｍｏｄＡの出力は、回路モジュールｍｏｄＤの入力に接続され、回路モジュールｍｏｄＣの出力は、回路モジュールｍｏｄＢの入力に接続されるものとする。
【００４４】
今、回路モジュールｍｏｄＡ、ｍｏｄＢ、ｍｏｄＣと順に構成された時点で、回路モジュールｍｏｄＣの出力を、回路モジュールｍｏｄＢの入力に接続する経路が形成される。次に、回路モジュールｍｏｄＤを構成し、回路モジュールｍｏｄＡの出力を回路モジュールｍｏｄＤの入力に接続するのであるが、回路モジュールｍｏｄＡの出力を回路モジュールｍｏｄＤの入力に接続するために必要な論理セルが、すでに回路モジュールｍｏｄＣの出力を回路モジュールｍｏｄＢの入力に接続する経路で使用されているため、従来の方法では接続経路を形成することができない。
【００４５】
この実施の形態では、この例において、回路モジュールｍｏｄＡの出力を回路モジュールｍｏｄＤの入力に接続するに当たっては、図８に示すように、先に示した回路動作に従って、回路モジュールｍｏｄＡの出力を読み出して、一旦、メモリ２０に格納する。次に、メモリ２０に格納された回路モジュールｍｏｄＡの出力データを、先に示した回路動作に従って、回路モジュールｍｏｄＤの入力に書き込む。これにより、回路モジュールｍｏｄＡの出力を回路モジュールｍｏｄＤの入力に接続するようにする。
【００４６】
こうして、形成しようとする回路モジュールから回路モジュールへの接続経路が、他の回路モジュール間の接続経路として既に使用されていても、この実施の形態によれば、回路モジュール間の接続経路を形成することが可能になる。
【００４７】
［回路モジュール間の接続経路形成方法の第２の実施の形態］
この第２の実施の形態においては、複数のプログラマブル論理回路に形成されている回路モジュール間の接続経路を、メモリ２０およびデータバス３０を用いて形成する。
【００４８】
図９に、この第２の実施の形態の場合のプログラマブル論理回路装置の構成例を示す。すなわち、この第２の実施の形態では、複数のプログラマブル論理回路、図の例では、プログラマブル論理回路１０ａとプログラマブル論理回路１０ｂとが、データバス３０により共通のメモリ２０に接続される。そして、プログラマブル論理回路１０ａ，１０ｂと、メモリ２０間で、データバス３０を介してデータ通信することができる。
【００４９】
基本的な回路動作は、先に説明した第１の実施の形態の場合の回路動作と同様であるが、データを入出力するプログラマブル論理回路を指定するために、前述したチップセレクト信号ＣＳを用いる。すなわち、メモリ２０からプログラマブル論理回路１０への書き込み、または、プログラマブル論理回路１０からメモリ２０への読み出しは、チップセレクト信号ＣＳがＬ状態に設定されたプログラマブル論理回路１０に対して行われる。
【００５０】
図９の例において、プログラマブル論理回路１０ｂの回路モジュールから、プログラマブル論理回路１０ａの回路モジュールへの接続経路を、データバス３０およびメモリ２０を用いて形成する場合について説明する。
【００５１】
例えば、プログラマブル論理回路１０ｂからメモリ２０へデータを送るときは、データを送り出そうとするそのプログラマブル論理回路１０ｂのチップセレクト信号ＣＳをＬ状態として、そのプログラマブル論理回路１０ｂを選択し、当該選択したプログラマブル論理回路１０ｂの回路モジュールのデータを送り出す論理セル１１をセル座標Ｃｄで指定する。その後の動作は、第１の実施の形態で説明したものと同じ手順であり、その動作により、プログラマブル論理回路１０ｂからメモリ２０へデータバス３０を介してデータが送られる。
【００５２】
そして、メモリ２０からプログラマブル論理回路１０ａへデータを送るときは、プログラマブル論理回路１０ａへのチップセレクト信号ＣＳがＬ状態とされて当該送り先のプログラマブル論理回路１０ａが選択される。そして、データを送り出すメモリ２０の記憶領域がメモリアドレスＭａｄｒで指定される。これ以降は、第１の実施の形態の場合と同じ手順で、メモリ２０からプログラマブル論理回路１０ａへデータバス３０を通じてデータが送られる。
【００５３】
こうして、プログラマブル論理回路１０ｂの回路モジュールから、プログラマブル論理回路１０ａの回路モジュールへの接続経路が形成される。
【００５４】
【発明の効果】
以上説明したように、この発明によれば、部分的に再構成可能なプログラマブル論理回路に回路を構成する回路情報が、同時に同じプログラマブル論理回路に構成される他の回路情報を考慮して作成されず、同じ接続経路を利用しようとした場合にも、入出力経路や、回路モジュール間の接続経路を形成することができる。
【００５５】
また、この発明によれば、異なるプログラマブル論理回路に構成される回路モジュール間に接続経路を形成することができる。
【図面の簡単な説明】
【図１】この発明によるプログラマブル論理回路装置の第１の実施の形態の構成例を示すブロック図である。
【図２】この発明の実施の形態に用いるプログラマブル論理回路を説明するための図である。
【図３】この発明の実施の形態に用いるプログラマブル論理回路を説明するための図である。
【図４】この発明の実施の形態に用いるプログラマブル論理回路の構成例を示す図である。
【図５】この発明の実施の形態の回路動作を説明するためのタイミングチャートである。
【図６】この発明の実施の形態の回路動作を説明するためのタイミングチャートである。
【図７】複数の回路モジュール間に形成される接続経路を説明するための図である。
【図８】この発明の第１の実施の形態により形成される回路モジュール間の接続経路を説明するための図である。
【図９】この発明のプログラマブル論理回路装置の第２の実施の形態の構成例を示すブロック図である。
【符号の説明】
１０  プログラマブル論理回路
１１  論理セル
１２  配線領域
１３  入出力端子
１４  コンフィギュレーションメモリ
１５  回路素子
２０  メモリ
３０  データバス
【図１】
0003867750.tif 000002
【図２】
0003867750.tif 000003
【図３】
0003867750.tif 000004
【図４】
0003867750.tif 000005
【図５】
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【図６】
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【図７】
0003867750.tif 000008
【図８】
0003867750.tif 000009
【図９】
0003867750.tif 000010