(57)【特許請求の範囲】
【請求項１】
２系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるＩＩＣバス制御システムにおいて、
各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えるとともに、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えたことを特徴するＩＩＣバス制御システム。
【請求項２】
前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＯＲゲートの入力に接続され、前記ＥＸ−ＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴とする請求項１に記載のＩＩＣバス制御システム。
【請求項３】
前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＮＯＲゲートの入力に接続され、前記ＥＸ−ＮＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴とする請求項１に記載のＩＩＣバス制御システム。
【請求項４】
前記制御信号生成回路にて生成される前記制御信号をモニターすることを特徴とする請求項１に記載のＩＩＣバス制御システム。
【請求項５】
前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＡＮＤゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＡＮＤゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴とする請求項１または４に記載のＩＩＣバス制御システム。
【請求項６】
前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＯＲゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＯＲゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴とする請求項１または４に記載のＩＩＣバス制御システム。
【請求項７】
上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＯＲゲートにより上記制御信号が生成されることを特徴とする請求項１から６の何れか１項に記載のＩＩＣバス制御システム。
【請求項８】
上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＮＯＲゲートにより上記制御信号が生成されることを特徴とする請求項１から６の何れか１項に記載のＩＩＣバス制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＩＩＣ（Inter Integrated Circuit）バス制御システムに係り、特に、１つのシリアルバスライン上にスレーブアドレスが同一である２系統に分離されたデバイスが接続されたシリアルバスシステムに関するものである。
【０００２】
【従来の技術】
従来、オーディオ装置やコンピュータ装置等のシステム内で、１つのシリアルバスライン上に複数のデバイスを接続して制御する際、ＩＩＣバスシステムがよく用いられている。このＩＩＣバスシステムは、シリアルクロックライン（以後、クロックラインと記す）とシリアルデータライン（以後、データラインと記す）の２ラインからなるものである。
【０００３】
最近のオーディオ装置やコンピュータ装置等は、高機能化に伴い、各種のＩＣおよびこれらを制御するマイクロコントローラ等のデバイスにより構成されている。これらのデバイスがＩＩＣバスライン上に接続され、各々クロックラインとデータラインの２ラインから送信されるデジタル信号を認識して制御されている。
【０００４】
これらの送信されるデジタル信号は、図８に示すようなフォーマットを有している。
【０００５】
クロックＳＣＬを伝送するクロックラインがハイレベルである期間に、データＳＤＡを伝送するデータラインがハイレベルからローレベルに変化したときが、スタートコンディションであり、スタートコンディション発生後に、データラインはデータ転送先のデバイスを特定するアドレスまたはデータを、データＳＤＡとして送信する。データＳＤＡにおけるスタートコンディション後の最初の１バイトのうちの７ビット（クロックＳＣＬの１〜７番目のクロックパルスに対応）はスレーブアドレスを指定しており、残りの１ビット（クロックＳＣＬの８番目のクロックパルスに対応）がライトまたはリード（Ｗ／Ｒ）を指定している。
【０００６】
その後、データがバイト数に関係なく送信されるが、クロックＳＣＬの９番目のクロックパルスが発生する間にデータラインをプルダウンし、それぞれのデータを転送先のデバイスが受信したことを確認応答するためのアクノリッジ（ＡＣＫ）期間としている。
【０００７】
そして、クロックラインがハイレベルである期間に、データラインがローレベルからハイレベルに変化したときが、ストップコンディションであり、情報送信が終了され、バスを解放する。
【０００８】
一方、上記各デバイスには、スレーブアドレスがそれぞれ割り当てられており、マスターとなるデジタル信号送受信装置（以後、マスタースレーブと記す）から送信されるデータを読み取り、各デバイスがそれぞれデバイス自身に割り当てられたスレーブアドレスと照合し、デバイス自身へのアクセスかどうかを判断し、そうである場合にはその後のデータを取り込んでいる。
【０００９】
しかしながら、各デバイスに割り当てられたスレーブアドレスは数量に制限があり、同一のスレーブアドレスを持つデバイスがＩＩＣバスライン上に接続されている場合が考えられる。このような場合、接続されたデバイスのうちの１つを制御しようとしても、スレーブアドレスが同一であるデバイス全てが応答してしまい、正常動作しない。このために、同一のスレーブアドレスを持ったデバイスをＩＩＣバスライン上に配置することができない。
【００１０】
これに対する対策として、例えば、特開平８−８４１５４号には、スレーブアドレスが同一のデバイスの重複動作を回避するために、スレーブアドレスが同一のデバイスがそれぞれ接続された複数本のＩＩＣバスラインとＩＩＣマスターインタフェース（マスタースレーブ）との間に、スイッチおよびスイッチ制御装置を設け、このスイッチの切り換えを制御して有効なＩＩＣバスラインを切り換えることによって、同一のスレーブアドレスをもつデバイスを制御する方法が示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記公報の構成では、各デバイスにデータを送受信する機能以外に、複数本のＩＩＣバスラインにどのデバイスが接続されているのかを記憶するメモリー機能およびスイッチ制御回路の制御機能が必要となる。また、スイッチを使用しているので、動作の遅延およびコストアップの問題が生じる。
【００１２】
本発明は、上記の問題点を解決するためになされたもので、その目的は、１つのＩＩＣバスライン上にスレーブアドレスが同一であるデバイスが接続された場合においても、アクセス不具合が発生することなく、各デバイスを正常に制御できるＩＩＣバス制御システムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、２系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるＩＩＣバス制御システムにおいて、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えたことを特徴としている。
【００１４】
上記の構成により、クロック出力切換回路は、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを、制御信号入力に応じて切り換えて出力している。
【００１５】
よって、ＩＩＣバスライン上にスレーブアドレスが同一であるデバイスが、異なる２系統に分離されて接続されている場合、一方の系統には、クロック信号とは異なる非クロック信号が出力されるので、クロック信号と非クロック信号では、データ信号に含まれるスレーブアドレスに対する信号波形の対応関係が異なる。クロック信号を入力した一方の系統のデバイスがスレーブアドレスを正しく認識できるのだから、非クロック信号を入力した他方の系統のデバイスは、スレーブアドレスを認識することができず、動作しない。これにより、アクセス不具合が発生することなく、各デバイスを正常に制御できる。
【００１６】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えたことを特徴としている。
【００１７】
上記の構成により、さらに、各系統のデバイスの出力ポートのレベルに基づき制御信号を生成している。
【００１８】
よって、外部から制御信号を入力せずに、デバイスの出力により制御信号を生成しているので、外部からの制御が必要ない。
【００１９】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＯＲゲートの入力に接続され、前記ＥＸ−ＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴としている。
【００２０】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるＥＸ−ＯＲゲート（排他的論理和ゲート）を用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【００２１】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＮＯＲゲートの入力に接続され、前記ＥＸ−ＮＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されていることを特徴としている。
【００２２】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるＥＸ−ＮＯＲゲート（排他的否定論理和ゲート）を用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【００２３】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号生成回路にて生成される前記制御信号をモニターすることを特徴としている。
【００２４】
上記の構成により、さらに、制御信号をモニターしているので、その情報をあらかじめ読み取ることにより、どのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【００２５】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＡＮＤゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＡＮＤゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴としている。
【００２６】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるＡＮＤゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ＡＮＤゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ＡＮＤゲートの出力は制御信号入力がローレベルのときには０になるから、制御されない系統のデバイスには、信号が全く入力されないので、バスノイズを軽減できる。
【００２７】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＯＲゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＯＲゲートとの間にインバータを介して、前記クロック出力切換回路が構成されていることを特徴としている。
【００２８】
上記の構成により、さらに、クロック出力切換回路を簡単な論理ゲートであるＯＲゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ＯＲゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ＯＲゲートの出力は制御信号入力がローレベルのときには１になるから、制御されない系統のデバイスには、クロック信号が入力されないので、バスノイズを軽減できる。
【００２９】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＯＲゲートにより上記制御信号が生成されることを特徴としている。
【００３０】
上記の構成により、さらに、制御信号生成回路を簡単な論理ゲートであるＥＸ−ＯＲゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【００３１】
本発明に係るＩＩＣバス制御システムは、上記の課題を解決するために、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＮＯＲゲートにより上記制御信号が生成されることを特徴としている。
【００３２】
上記の構成により、さらに、制御信号生成回路を簡単な論理ゲートであるＥＸ−ＮＯＲゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【００３３】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について、図１に基づいて説明すれば、以下のとおりである。
【００３４】
なお、本明細書に付随する図面には、本発明の特徴であるデジタル入力ポート、シリアルクロックライン、シリアルデータラインおよび各種ゲート等との構成を明確に示すために、各バスラインのプルアップ抵抗等、周知の回路構成は省略されている。
【００３５】
また、説明をわかりやすくするために、２系統に分離され、同じスレーブアドレスを有するデバイスＡ、Ｂがそれぞれの系統に一つずつ、すなわち計２つのデバイスＡ、Ｂが、ＩＩＣバスラインに接続されている場合を例に挙げて説明する。
【００３６】
上記ＩＩＣバス制御システムは、図１に示すように、マスターとなるデジタル信号送受信装置（以後、マスタースレーブと記す）２０により、マスタースレーブ２０のデジタル入出力ポート（以後、入出力ポートと記す）１、シリアルクロックライン（以後、クロックラインと記す）２およびシリアルデータライン（以後データラインと記す）３を制御することにより、デバイスＡ、Ｂにデータの送受信を行っている。
【００３７】
上記ＩＩＣバス制御システムのクロック出力切換回路２１は、以下のように構成されている。
【００３８】
入出力ポート１は、クロックライン２とともに、ＥＸ−ＯＲゲート４の入力に接続されている。ＥＸ−ＯＲゲート４の出力は、２系統に分離されて、デバイスＡのクロック入力部ＳＣＬ  Ａにはそのまま、デバイスＢのクロック入力部ＳＣＬ  Ｂにはインバータ５を介して接続されている。また、データライン３は、２系統に分離されて、そのままデバイスＡのデータ入力部ＳＤＡ  Ａ、およびデバイスＢのデータ入力部ＳＤＡ  Ｂに接続されている。
【００３９】
また、入出力ポート１の出力は、ハイレベルおよびローレベルの制御信号として、“０”および“１”の値を取り、その電圧レベルはクロックライン２およびデータライン３と同様に設定されている。
【００４０】
次に、このＩＩＣバス制御システムの制御動作について説明する。
【００４１】
例えば、入出力ポート１の出力を“０”に設定した場合、クロックライン２のデジタル信号（クロック信号）はＥＸ−ＯＲゲート４よりそのまま出力される。ＥＸ−ＯＲゲート４の出力はデバイスＡにはそのまま接続されているため、マスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスをデバイスＡが認識し、デバイスＡがその後に送信されるデータを取り込むように動作する。このとき、ＥＸ−ＯＲゲート４の出力は、デバイスＢにはインバータ５を介して接続されているために、クロックライン２を介して送信されたデジタル信号が反転し、データライン３を介して送信されたスレーブアドレスと信号波形の対応関係が全く異なるため、デバイスＢはスレーブアドレスを認識できず動作しない。
【００４２】
逆に、入出力ポート１の出力を“１”に設定した場合、ＥＸ−ＯＲゲート４の出力はクロックライン２のデジタル信号が反転したものとなり、デバイスＡはスレーブアドレスを認識できず動作しない。このとき、ＥＸ−ＯＲゲート４の出力は、デバイスＢにインバータ５を介して接続しているので、マスタースレーブから送信されたクロックライン２のデジタル信号に復元されるため、デバイスＢはマスタースレーブを認識し、データを取り込むように動作する。
【００４３】
また、データライン３は各デバイスＡ、Ｂにそのまま接続されているため、各デバイスＡ、Ｂがデータを正しく受信したことを示すＡＣＫ信号がＡＣＫ期間（図８参照）に、各デバイスＡ、Ｂからマスタースレーブ２０に送信される。これにより、マスタースレーブ２０は、ＩＩＣバスラインの制御が完了したことを確認することができる。
【００４４】
このように、クロックライン２と各系統のデバイスＡ、Ｂのクロック入力部ＳＣＬ  Ａ、ＳＣＬ  Ｂとの間に、クロック出力切換回路２１を設け、入出力ポート１の出力を制御することにより、クロック出力切換回路２１にハイレベルまたはローレベルの制御信号を入力すると共に、その制御信号の入力に応じて、クロック信号と、クロック信号とは異なる非クロック信号とを、クロック出力切換回路２１が出力する状態を切り換えるようになっている。これによって、スレーブアドレスが同一であるデバイスＡ、Ｂにアクセス不具合が発生することなく、正常に制御することが可能となる。
【００４５】
〔実施の形態２〕
本発明の他の実施の一形態について、図２および図３に基づいて説明すれば、以下のとおりである。
【００４６】
上記ＩＩＣバス制御システムは、図２に示すように、図１の入出力ポート１の出力の代わりに、デバイスＡの出力ポート６ＡおよびデバイスＢの出力ポート６Ｂの出力レベルを用いて、制御信号を生成している。
【００４７】
すなわち、入力がデバイスＡの出力ポート６ＡとデバイスＢの出力ポート６Ｂとに接続され、出力がＥＸ−ＯＲゲート４の入力に接続されたＥＸ−ＯＲゲート７によって、制御信号生成回路を構成している。本実施形態では、ＥＸ−ＯＲゲート７の出力が、図１で示した入出力ポート１の出力の役割を担うものである。なお、ＥＸ−ＯＲゲート７の出力は、マスタースレーブ２０に設けたデジタル入力ポート８によってモニターされている。
【００４８】
各デバイスＡ、Ｂの出力ポート６Ａ、６Ｂは、各デバイスＡ、Ｂに電源が投入された後、“０”もしくは“１”のどちらかの値となっている。なお、この値は同じデバイスである場合、その回路構成上、同じ値となっていることが多い。
【００４９】
まず、各デバイスＡ、Ｂの出力ポート６Ａ、６Ｂが同じ値である場合、ＥＸ−ＯＲゲート７の出力は“０”となる。この場合、実施の形態１（図１参照）にて説明したように、入出力ポート１の出力が“０”の状態と同様であるため、マスタースレーブ２０からデータライン３を介して送信されたスレーブアドレスをデバイスＡが認識し、データを取り込むように動作する。
【００５０】
次に、各デバイスＡ、Ｂの出力ポート６Ａ、６Ｂが異なる値である場合、ＥＸ−ＯＲゲート７の出力は“１”となる。よって、実施の形態１（図１参照）にて説明したように、入出力ポート１の出力が“１”の状態と同様であり、デバイスＢがスレーブアドレスを認識し、データを取り込むように動作する。
【００５１】
また、マスタースレーブ２０は、出力ポート６Ａ、６Ｂがどの値をとっているかは、初期状態では認識できないが、実際に動作完了したデバイスからマスタースレーブ２０へＡＣＫ期間（図８参照）に送信されるＡＣＫ信号を読み取ることにより認識できる。
【００５２】
従って、まず、デバイスＡ、Ｂのどちらか一方を制御した後、出力ポート変更の内容が含まれるデータのみを再送信することにより、そのデバイスの出力ポートの設定を変更し、もう一方のデバイスを制御することが可能となる。
【００５３】
また、ＥＸ−ＯＲゲート７の出力をモニターするデジタル入力ポート８を、マスタースレーブ２０に追加したので、その情報をマスタースレーブ２０があらかじめ読み取ることにより、どちらのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【００５４】
また、図２において、ＥＸ−ＯＲ７の代わりに、図３に示すように、ＥＸ−ＮＯＲ９を接続してもよい。
【００５５】
この場合、ＥＸ−ＮＯＲ９の出力は各デバイスＡ、Ｂの出力ポート６Ａ、６Ｂが同じ値である場合には“１”となり、異なる値である場合には“０”となる。この場合の動作に関しては、ＥＸ−ＯＲ７の出力がそれぞれ“１”、“０”の場合と同じであるので説明は省略する。
【００５６】
〔実施の形態３〕
本発明の他の実施の一形態について、図４および図５に基づいて説明すれば、以下のとおりである。
【００５７】
上記ＩＩＣバス制御システムのクロック出力切換回路２２は、図４に示すように、以下のように構成されている。
【００５８】
入出力ポート１からの出力、およびクロックライン２とデータライン３とは最初に２系統に分離されている。そして、入出力ポート１とクロックライン２とが、ＡＮＤゲート１０の入力に接続されている。ＡＮＤゲート１０の出力は、デバイスＡのクロック入力部ＳＣＬ  Ａに接続されている。さらに、クロックライン２とインバータ１２を介しての入出力ポート１とが、ＡＮＤゲート１１の入力に接続されている。ＡＮＤゲート１１の出力は、デバイスＢのクロック入力部ＳＣＬ  Ｂに接続されている。また、データライン３は、デバイスＡのデータ入力部ＳＤＡ  Ａ、およびデバイスＢのデータ入力部ＳＤＡ  Ｂにそのまま接続されている。
【００５９】
次に、このＩＩＣバス制御システムの制御動作について説明する。
【００６０】
まず、入出力ポート１の出力を“１”に設定した場合、クロックライン２のデジタル信号（クロック信号）は、ＡＮＤゲート１０の出力よりそのままデバイスＡに出力されるので、マスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスをデバイスＡが認識し、データを取り込むように動作する。一方、ＡＮＤゲート１１の出力は、デバイスＢに対して、インバータ１２を介して接続されているので、入出力ポート１のデジタル情報が反転され、ＡＮＤゲート１１には入出力ポート１の出力が“０”として入力される。従って、ＡＮＤゲート１１の出力は“０”となり、クロックライン２を介して送信されたデジタル信号はデバイスＢに送信されないため、デバイスＢはスレーブアドレスを認識できず動作しない。
【００６１】
入出力ポート１の出力を“０”に設定した場合、ＡＮＤゲート１０の出力は“０”となり、デバイスＡにはクロックライン２を介して送信されたデジタル信号が送信されなくなり、デバイスＡはスレーブアドレスを認識できず動作しない。逆に、入出力ポート１の出力はインバータ１２にて反転され、ＡＮＤゲート１１には入出力ポート１の出力が“１”として入力される。その結果、ＡＮＤゲート１１の出力からはクロックライン２を介して送信されたデジタル信号がそのままデバイスＢに出力され、マスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスをデバイスＢが認識し、データを取り込むように動作する。
【００６２】
また、データライン３は、分離して各デバイスＡ、Ｂにそれぞれそのまま接続されているため、各デバイスＡ、Ｂがデータを正しく受信したことを示すＡＣＫ信号がＡＣＫ期間（図８参照）に、各デバイスＡ、Ｂからマスタースレーブ２０に送信される。これにより、マスタースレーブ２０は、ＩＩＣバスラインの制御が完了したことを確認することができる。
【００６３】
このように、スレーブアドレスが同一であるデバイスにアクセス不具合が発生することなく、正常に制御することが可能となると共に、制御しない側のデバイスにはデジタル信号が全く入力されないため、バスノイズ等が軽減される。
【００６４】
また、図４におけるＡＮＤゲート１０、１１の代わりに、ＯＲゲート１３、１４を用いて、同様にクロック出力切換回路２３を構成することも可能である。このＩＩＣバス制御システムは、図５に示すように、以下のように構成されている。
【００６５】
図４と同様に、入出力ポート１からの出力、およびクロックライン２とデータライン３とは最初に２系統に分離されている。そして、クロックライン２とインバータ１５を介しての入出力ポート１とが、ＯＲゲート１３の入力に接続されている。ＯＲゲート１３の出力は、デバイスＡのクロック入力部ＳＣＬ  Ａに接続されている。さらに、入出力ポート１とクロックライン２とが、ＯＲゲート１４の入力に接続されている。ＯＲゲート１４の出力は、デバイスＢのクロック入力部ＳＣＬ  Ｂに接続されている。また、データライン３は、デバイスＡのデータ入力部ＳＤＡ  Ａ、およびデバイスＢのデータ入力部ＳＤＡ  Ｂにそのまま接続されている。
【００６６】
次に、このＩＩＣバス制御システムの制御動作について説明する。
【００６７】
まず、入出力ポート１の出力を“１”に設定した場合、入出力ポート１のデジタル情報はインバータ１５により反転され、ＯＲゲート１３に“０”として入力される。よって、ＯＲゲート１３の出力からは、クロックライン２のデジタル信号（クロック信号）がそのままデバイスＡに出力されるため、マスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスをデバイスＡが認識し、データを取り込むように動作する。一方、入出力ポート１の出力はそのまま“１”としてＯＲゲート１４に入力される。従って、ＯＲゲート１４のデバイスＢに対する出力は“１”のままとなり、クロックライン２のデジタル信号はデバイスＢに送信されなくなり、デバイスＢは動作しない。
【００６８】
入出力ポート１の出力を“０”に設定した場合、入出力ポート１のデジタル情報はインバータ１５により反転され、ＯＲゲート１３に“１”として入力される。よって、ＯＲゲート１３のデバイスＡに対する出力は“１”のままとなり、クロックライン２のデジタル信号はデバイスＡに送信されなくなり、デバイスＡは動作しない。一方、入出力ポート１の出力はＯＲゲート１４にはそのまま“０”として入力されるので、ＯＲゲート１４の出力からは、デバイスＢに対してクロックライン２のデジタル信号がそのまま出力されるので、マスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスをデバイスＢが認識し、データを取り込むように動作する。
【００６９】
〔実施の形態４〕
本発明の他の実施の一形態について、図６および図７に基づいて説明すれば、以下のとおりである。
【００７０】
上記ＩＩＣバス制御システムは、図６に示すように、図４にて示した入出力ポート１の出力の代わりにデバイスＡの出力ポート６ＡおよびデバイスＢの出力ポート６Ｂの出力レベルを用いて、制御信号を生成している。
【００７１】
すなわち、入力がデバイスＡの出力ポート６ＡとデバイスＢの出力ポート６Ｂとに接続され、出力がＡＮＤゲート１０、１１の入力に接続されたＥＸ−ＯＲゲート１６によって制御信号生成回路を構成している。本実施の形態では、ＥＸ−ＯＲゲート１６の出力が、図４にて示した入出力ポート１の出力の役割を担うものである。なお、ＥＸ−ＯＲゲート１６の出力は、マスタースレーブ２０に設けられたデジタル入力ポート８によってモニターされている。
【００７２】
ＥＸ−ＯＲゲート１６の出力状態については、実施の形態２にて図２を用いて既に説明したので省略する。
【００７３】
ＥＸ−ＯＲゲート１６の出力が“１”である場合、図４にて上述したように、デバイスＡはマスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスを認識し、データを取り込むように動作するが、デバイスＢは動作しない。また、ＥＸ−ＯＲゲート１６の出力が“０”である場合、デバイスＡは動作せず、逆に、デバイスＢがマスタースレーブ２０よりデータライン３を介して送信されたスレーブアドレスを認識し、データを取り込むように動作する。
【００７４】
また、マスタースレーブ２０は、出力ポート６Ａ、６Ｂがどの値をとっているかは初期状態では認識できないが、実際に動作完了したデバイスからマスタースレーブ２０へＡＣＫ期間（図８参照）に送信されるＡＣＫ信号を読み取ることにより認識できる。
【００７５】
従って、まず、デバイスＡ、Ｂのどちらか一方を制御した後、出力ポート変更の内容が含まれるデータのみを再送信することにより、そのデバイスの出力ポートの設定を変更し、もう一方のデバイスを制御することが可能となる。
【００７６】
また、ＥＸ−ＯＲゲート１６の出力をモニターするデジタル入力ポート８を、マスタースレーブ２０に追加したので、その情報をマスタースレーブ２０があらかじめ読み取ることことにより、どちらのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、効率良く制御することが可能となる。
【００７７】
また、図６におけるＡＮＤゲート１０、１１の代わりに図７のようにＯＲゲート１３、１４を用いても同様に制御が可能である。
【００７８】
なお、本構成の動作は、上述した図５にての制御方法と、入出力ポート１の出力を使用するか、ＥＸ−ＯＲゲート１６の出力を使用するかの違いだけであるため、説明を省略する。
【００７９】
また、図１から図３においてはインバータ５を、図４および図６においてはインバータ１２を、それぞれデバイスＢ側に付けているが、説明上、デバイスＢ側に付けただけであり、デバイスＡ側に付けてもよい。その際、制御方法は上述した内容と逆になる。
【００８０】
また、さらに、図５および図７においてはインバータ１５をデバイスＡ側に付けているが、説明上、デバイスＡ側に付けただけであり、デバイスＢ側に付けてもよい。その際、制御方法は上述した内容と逆になる。
【００８１】
以上のように、本発明は、クロックを伝送するシリアルクロックラインとデータを伝送するシリアルデータラインの二つの信号線で構成されるバスインターフェイスにおいて、スレーブアドレスが全く同じ二つのデバイスを有し、前記デバイスを別々に制御するためのデジタル入力ポートを備えたことを特徴するＩＩＣバス制御システムである。
【００８２】
【発明の効果】
本発明に係るＩＩＣバス制御システムは、以上のように、２系統に分離されたデバイスのそれぞれに、同一のデータライン及び同一のクロックラインを介して、データ信号及びクロック信号を選択的に与えるＩＩＣバス制御システムにおいて、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを出力する状態を、ハイレベルまたはローレベルの制御信号入力に応じて切り換えるクロック出力切換回路を、クロックラインと各デバイスのクロック信号入力部との間に備えた構成である。
【００８３】
それゆえ、クロック出力切換回路は、各系統のデバイスに、クロック信号と、クロック信号とは異なる非クロック信号とを、制御信号入力に応じて切り換えて出力している。
【００８４】
よって、ＩＩＣバスライン上にスレーブアドレスが同一であるデバイスが、異なる２系統に分離されて接続されている場合、一方の系統には、クロック信号とは異なる非クロック信号とが出力されるので、クロック信号上のスレーブアドレスを表すデジタル情報が異なり、その系統に接続されているデバイスがスレーブアドレスを認識せず、動作しない。これにより、アクセス不具合が発生することなく、各デバイスを正常に制御できる。
【００８５】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、上記制御信号を、各系統のデバイスの出力ポートのレベルに基づいて生成する制御信号生成回路を備えた構成である。
【００８６】
それゆえ、さらに、各系統のデバイスの出力ポートのレベルに基づき制御信号を生成している。
【００８７】
よって、外部から制御信号を入力せずに、デバイスの出力により制御信号を生成しているので、外部からの制御が必要ない。
【００８８】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＯＲゲートの入力に接続され、前記ＥＸ−ＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されている構成である。
【００８９】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるＥＸ−ＯＲゲートを用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【００９０】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとが、ＥＸ−ＮＯＲゲートの入力に接続され、前記ＥＸ−ＮＯＲゲートの出力を２系統に分離した後、どちらか一方の出力にインバータを介し、前記クロック信号入力部に接続されて、前記クロック出力切換回路が構成されている構成である。
【００９１】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるＥＸ−ＮＯＲゲートを用いて構成しているので、簡易にクロック出力切換回路を構成することができる。
【００９２】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、前記制御信号生成回路にて生成される前記制御信号をモニターする構成である。
【００９３】
それゆえ、さらに、制御信号をモニターしているので、その情報をあらかじめ読み取ることにより、どのデバイスが制御可能か判別できる。このため、デバイスの出力ポートの設定を変更するためのデータ送信が不要となるので、さらに効率良く制御することが可能となる。
【００９４】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＡＮＤゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＡＮＤゲートとの間にインバータを介して、前記クロック出力切換回路が構成されている構成である。
【００９５】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるＡＮＤゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ＡＮＤゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ＡＮＤゲートの出力は制御信号入力がローレベルのときには０になるから、制御されない系統のデバイスには、信号が全く入力されないので、バスノイズを軽減できる。
【００９６】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、前記制御信号を伝送するラインと前記クロックラインとをそれぞれ２系統に分離した後、それぞれ１本ずつのラインをＯＲゲートに入力し、どちらか一方の前記制御信号を伝送するラインと前記ＯＲゲートとの間にインバータを介して、前記クロック出力切換回路が構成されている構成である。
【００９７】
それゆえ、さらに、クロック出力切換回路を簡単な論理ゲートであるＯＲゲートを用いて構成している。これによって、簡易にクロック出力切換回路を構成することができる。また、ＯＲゲートの出力がクロック出力切換回路の出力となって、各デバイスのクロック信号入力部に入力され、ＯＲゲートの出力は制御信号入力がローレベルのときには１になるから、制御されない系統のデバイスには、クロック信号が入力されないので、バスノイズを軽減できる。
【００９８】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＯＲゲートにより上記制御信号が生成される構成である。
【００９９】
それゆえ、さらに、制御信号生成回路を簡単な論理ゲートであるＥＸ−ＯＲゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【０１００】
本発明に係るＩＩＣバス制御システムは、以上のように、上記の構成に加えて、上記制御信号生成回路において、前記各系統のデバイスの出力ポートからの出力が入力するＥＸ−ＮＯＲゲートにより上記制御信号が生成される構成である。
【０１０１】
それゆえ、さらに、制御信号生成回路をＥＸ−ＮＯＲゲートを用いて構成しているので、簡易に制御信号生成回路を構成することができる。
【図面の簡単な説明】
【図１】本発明に係るＩＩＣバス制御システムの本実施の形態の構成を示す模式図である。
【図２】ＩＩＣバス制御システムの本実施の別の形態の構成を示す模式図である。
【図３】図２におけるＩＩＣバス制御システムの構成の変形を示す模式図である。
【図４】ＩＩＣバス制御システムの本実施の別の形態の構成を示す模式図である。
【図５】図４におけるＩＩＣバス制御システムの構成の変形を示す模式図である。
【図６】ＩＩＣバス制御システムの本実施の別の形態の構成を示す模式図である。
【図７】図６におけるＩＩＣバス制御システムの構成の変形を示す模式図である。
【図８】デジタル信号のフォーマットを示す説明図である。
【符号の説明】
１      デジタル入出力ポート
２      シリアルクロックライン（クロックライン）
３      シリアルデータライン（データライン）
４      ＥＸ−ＯＲゲート
５      インバータ
６Ａ    出力ポート
６Ｂ    出力ポート
７      ＥＸ−ＯＲゲート
８      デジタル入力ポート
９      ＥＸ−ＮＯＲゲート（制御信号生成回路）
１０      ＡＮＤゲート
１１      ＡＮＤゲート
１２      インバータ
１３      ＯＲゲート
１４      ＯＲゲート
１５      インバータ
１６      ＥＸ−ＯＲゲート（制御信号生成回路）
２０      マスタースレーブ
２１      クロック出力切換回路
２２      クロック出力切換回路
２３      クロック出力切換回路
Ａ      デバイス
Ｂ      デバイス
ＳＣＬ  Ａ  クロック入力部（クロック信号入力部）
ＳＣＬ  Ｂ  クロック入力部（クロック信号入力部）
ＳＤＡ  Ａ  データ入力部
ＳＤＡ  Ｂ  データ入力部
【図１】
0003949429.tif 000002
【図２】
0003949429.tif 000003
【図３】
0003949429.tif 000004
【図４】
0003949429.tif 000005
【図５】
0003949429.tif 000006
【図６】
0003949429.tif 000007
【図７】
0003949429.tif 000008
【図８】
0003949429.tif 000009