(57)【特許請求の範囲】
【請求項１】
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックの１つを計数する第１カウンタと、
該第１〜ｎクロックの１つを計数する第２カウンタと、
該第１カウンタの計数値が第１値になってから該第２カウンタの計数値が第２値になる迄の間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有することを特徴とする半導体装置。
【請求項２】
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックと上記基準クロックのうちの１つを共通クロックとして計数する共通カウンタと、
該共通カウンタの計数値が第１値の間のみ該第１〜ｎクロックの１つを有効にして出力する第１論理ゲートと、
該共通カウンタの計数値が第２値の間のみ該第１〜ｎクロックの１つを有効にして出力する第２論理ゲートと、
該第１論理ゲートの出力が活性になってから該第２論理ゲートの出力が活性になる迄の間、上記制御コマンドをアクティブにすることにより上記ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有することを特徴とする半導体装置。
【請求項３】
上記タイミング調整回路は、上記制御コマンドが発せられている期間のみ、生成された上記ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記制御コマンドが発せられている間のみ上記共通クロックを上記第１カウンタへ供給する論理ゲートを有することを特徴とする請求項２記載の半導体装置。
【請求項５】
上記コマンドデコーダは、上記制御コマンドが発せられている間のみ、上記第１カウンタの計数値が第１値になっていることを有効にして上記タイミングバッファ回路へ供給する論理ゲートを有することを特徴とする請求項２記載の半導体装置。
【請求項６】
上記カウンタはいずれもループカウンタであることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
上記カウンタの少なくとも１つについて、該カウンタの複数ビットの出力が供給されそのうちの１ビットの出力を選択制御入力値に応じ選択して出力する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部と、
を有することを特徴とする請求項６記載の半導体装置。
【請求項８】
上記第１〜ｎクロックの１つを選択制御入力値に応じ選択して上記第１論理ゲート又は上記第２論理ゲートへのクロックとして供給する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部と、
を有することを特徴とする請求項２記載の半導体装置。
【請求項９】
上記タイミング設定部はレジスタであることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
上記ＤＲＡＭをアクセスするＭＰＵを備えていることを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【請求項１１】
製造プロセスの条件に応じて請求項７又は８のタイミング設定部の出力を出荷前に定めることを特徴とする半導体装置のタイミング調整方法。
【請求項１２】
要求される動作速度に応じて請求項７又は８のタイミング設定部の出力を出荷前に定めることを特徴とする半導体装置のタイミング調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種ＤＲＡＭ又はこれを一部として含む半導体装置及びそのタイミング調整方法に関する。
【０００２】
【従来の技術】
図９は、従来のＤＲＡＭの概略構成を示す。以下一般に、低レベル‘Ｌ’がアクティブ状態である信号には＊を付して表す。
コマンドデコーダ１に供給されるチップセレクト信号＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及びライトイネーブル信号＊ＷＥ、並びに、必要な場合には更に他の信号の論理値の組み合わせに応じて、コマンドデコーダ１から１つ以上のコマンドがタイミング調整回路２へ供給され、所定のタイミングでこのコマンドが活性化され非活性化され、ＤＲＡＭ制御信号としてＤＲＡＭコア３へ供給される。このタイミングは、コマンド発生時点又はクロックＣＬＫｉのエッジの時点を遅延回路で遅延させて生成される。クロックＣＬＫｉは、外部ＣＬＫをクロックバッファ回路４に供給して得られる。
【０００３】
ロウアドレスストローブ信号＊ＲＡＳが高レベル‘Ｈ’の期間においてタイミング調整回路２から制御信号ＰＲがプリチャージ回路５へ供給され、メモリセルアレイ６内のビット線ＢＬ及び＊ＢＬが例えば電位ＶＤＤ／２にプリチャージされる。ＣＡＳ系のデータバスＤＢ及びデータＩ／Ｏバッファ回路１３のプリチャージは、コラムアドレスストローブ信号＊ＣＡＳが‘Ｈ’の期間において行われる。
【０００４】
ロウアドレスストローブ信号＊ＲＡＳが低レベル‘Ｌ’に遷移すると、次のようなＲＡＳ系の一連の動作がクロックＣＬＫｉと非同期で行われる。すなわち、タイミング調整回路２からの信号により上位アドレスＡ２３〜Ａ１２がロウアドレスバッファレジスタ７に保持され、ロウデコーダ８でデコードされる。タイミング調整回路２からの信号ＲＸにより、選択されたワード線ＷＬが高電圧にされ、セル６ａの電荷がビット線ＢＬに読み出される。タイミング調整回路２からの制御信号ＳＡＰ（センスアンプ列９のｐＭＯＳトランジスタのオン／オフ用）及びＳＡＮ（センスアンプ列９のｎＭＯＳトランジスタのオン／オフ用）によりセンスアンプ列９が活性化さてビット線ＢＬと＊ＢＬとの微小電位差が増幅される。この活性化開始時点が早過ぎると、ビット線ＢＬと＊ＢＬとの微小電位差が小さ過ぎてノイズにより増幅方向が逆になる虞がある。
【０００５】
コラムアドレスストローブ信号＊ＣＡＳが‘Ｌ’に遷移すると、ＣＡＳ系の一連の動作が開始される。コラムアドレスストローブ信号＊ＣＡＳの立ち下がり時にライトイネーブル信号＊ＷＥが‘Ｈ’であれば読み出し動作が開始され、‘Ｌ’であれば書き込み動作が開始される。タイミング調整回路２からの信号により下位アドレスＡ１１〜Ａ０がコラムアドレスバッファレジスタ１０に保持され、コラムデコーダ１１でデコードされて、コラムゲート列１２内の１つのコラムゲートが選択され、ビット線ＢＬ及び＊ＢＬがデータバスＤＢに接続される。読み出し動作のときには、ビット線ＢＬ及び＊ＢＬ上のデータがデータＩ／Ｏバッファ回路１３を介して読み出され、書き込みのときにはデータバスＤＢ上のデータがビット線ＢＬ及び＊ＢＬを通ってセル６ａに書き込まれる。次に、ワード線ＷＬが低レベルにされ、制御信号ＳＡＰ及びＳＡＮが非活性化されてセンスアンプ列９が非活性になる。
【０００６】
シンクロナスＤＲＡＭやランバスＤＲＡＭなどの同期式ＤＲＡＭでは、ＣＡＳ系の動作をクロックに同期してパイプライン処理することにより高速化を図っている。しかし、ＲＡＳ系については、同期式ＤＲＡＭであっても非同期式ＤＲＡＭと同様に、タイミング調整回路２において、トランジスタ、キャパシタ及び配線等の負荷を用いた信号遅延により、信号の活性化及び非活性化のタイミング調整を行っている。このタイミング調整の設計は、シミュレーションを用いて行われ、タイミング調整が高精度で行われるが、製造プロセスのばらつきや電源電圧の変動等を考慮する必要があり、設計期間が長くなってコスト増加の原因となる。
【０００７】
汎用ＤＲＡＭのように１品種で大量生産されるものについては、設計期間を長くとれるので、あまり問題にならないが、ＡＳＩＣのような短納期かつ小量生産のＤＲＡＭ／ロジック混載チップについては問題となる。この問題は、動作クロック周波数が高くなるほど著しくなる。このようなチップの設計期間短縮方法として、ＲＡＳ系についても、論理回路の動作クロックと同じクロックで同期動作させる方法が提案されている。
【０００８】
【発明が解決しようとする課題】
しかし、クロック周波数が例えば１００ＭＨｚでは、１０ｎｓ単位のタイミング設計となり、クロックの立ち上がりと立ち下がりを利用しても５ｎｓ単位でしかタイミング調整ができず、ＤＲＡＭの動作の高速化の要求を満たすことができない。
【０００９】
本発明の目的は、このような問題点に鑑み、調整精度が比較的高いタイミング設計を短期間で行うことが可能な半導体装置及びそのタイミング調整方法を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、
供給されるＤＲＡＭ制御信号に応じて制御コマンドを発するコマンドデコーダと、
ＤＲＡＭコアと、
該制御コマンドを所定期間アクティブにしたものをＤＲＡＭ制御信号として該ＤＲＡＭコアに供給するタイミング調整回路と、
を備えた半導体装置において、該タイミング調整回路は、供給される基準クロックに対し位相がシフトした互いに異なる第１〜ｎクロックを生成し、所定動作のサイクルにおいて、該第１〜ｎクロックの１つの所定番目から該第１〜ｎクロックの１つの所定番目までの間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成し、更に、該タイミング調整回路は、
該第１〜ｎクロックの１つを計数する第１カウンタと、
該第１〜ｎクロックの１つを計数する第２カウンタと、
該第１カウンタの計数値が第１値になってから該第２カウンタの計数値が第２値になる迄の間、該制御コマンドをアクティブにすることにより該ＤＲＡＭ制御信号を生成するタイミングバッファ回路と、
を有する。
【００１１】
この半導体装置によれば、タイミング調整が第１〜ｎクロック生成回路内の遅延段の整数倍で（デジタル的に）行われるので、タイミング設計において製造プロセスのばらつきや電源電圧の変動を敏感に考慮する必要がなく、タイミング設計期間を短縮して製造コストを低減することができ、特に短納期かつ小量生産のＡＳＩＣに適用して効果的である。また、例えば基準クロックが１００ＭＨｚかつｎ＝６の場合、１０／６＝１．７ｎｓｅｃ単位でタイミング調整の設計を行うことができ、比較的高い精度で制御コマンドの活性化及び非活性化のタイミング調整を行うことができるという効果を奏する。
【００１３】
本発明の第２態様の半導体装置は、上記第１態様と次の点で異なる。すなわち、この第２態様の上記タイミング調整回路は、
上記第１〜ｎクロックと上記基準クロックのうちの１つを共通クロックとして計数する共通カウンタと、
該共通カウンタの計数値が第１値の間のみ該第１〜ｎクロックの１つを有効にして出力する第１論理ゲートと、
該共通カウンタの計数値が第２値の間のみ該第１〜ｎクロックの１つを有効にして出力する第２論理ゲートと、
該第１論理ゲートの出力が活性になってから該第２論理ゲートの出力が活性になる迄の間、上記制御コマンドをアクティブにすることにより上記ＤＲＡＭ制御信号を生成するタイミングバッファ回路とを有する。
【００１４】
この半導体装置によれば、共通カウンタの出力を複数又は全てのコマンド調整用に共通に用いることができるので、構成が簡単になるという効果を奏する。
本発明の第３態様では、上記第１又は２態様において、上記タイミング調整回路は、上記制御コマンドが発せられている期間のみ、生成された上記ＤＲＡＭ制御信号を有効にして出力する論理ゲートを有する。
【００１５】
本発明の第４態様では、上記第２態様において、上記制御コマンドが発せられている間のみ上記共通クロックを上記第１カウンタへ供給する論理ゲートを有する。
この半導体装置によれば、制御コマンド出力部の論理ゲート段数を上記第３態様の場合よりも少なくすることができ、また、制御コマンドが発せられている期間のみクロックがカウンタで計数されるので、消費電力を低減することができるという効果を奏する。
【００１６】
本発明の第５態様では、上記第２態様において、上記コマンドデコーダは、上記制御コマンドが発せられている間のみ、上記第１カウンタの計数値が第１値になっていることを有効にして上記タイミングバッファ回路へ供給する論理ゲートを有する。
本発明の第６態様では上記第１〜５のいずれかの態様において、上記カウンタはいずれもループカウンタである。
【００１７】
この半導体装置によれば、構成が簡単になるという効果を奏する。
本発明の第７態様では、上記第６態様において、上記カウンタの少なくとも１つについて、該カウンタの複数ビットの出力が供給されそのうちの１ビットの出力を選択制御入力値に応じ選択して出力する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部とを有する。
【００１８】
本発明の第８態様では、上記第２態様において、上記第１〜ｎクロックの１つを選択制御入力値に応じ選択して上記第１論理ゲート又は上記第２論理ゲートへのクロックとして供給する選択回路と、
該選択制御入力値を記憶して出力するタイミング設定部とを有する。
【００１９】
本発明の第９態様では、上記第７又は８態様において、上記タイミング設定部はレジスタである。
この半導体装置によれば、タイミング設定部に対する設定及びその変更を容易に行うことができるという効果を奏する。
【００２０】
本発明の第１０態様では、上記第１〜９のいずれかの態様において、上記ＤＲＡＭをアクセスするＭＰＵを備えている。
本発明の第１１態様の半導体装置のタイミング調整方法では、製造プロセスの条件に応じて上記第７又は８態様のタイミング設定部の出力を出荷前に定める。
この半導体装置のタイミング調整方法によれば、回路の設計変更をすることなく半導体装置の製造の歩留りを向上させることが可能となるという効果を奏する。
【００２１】
本発明の第１２態様の半導体装置のタイミング調整方法では、要求される動作速度に応じて上記第７又は８態様のタイミング設定部の出力を出荷前に定める。
この半導体装置のタイミング調整方法によっても、回路の設計変更をすることなく半導体装置の製造の歩留りを向上させることが可能となるという効果を奏する。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置２０の概略構成を示す。図９と同一部分には、同一符号を付している。
【００２３】
この半導体装置２０は、コマンドデコーダ１、ＤＲＡＭコア３、クロックバッファ回路４及びタイミング調整回路２２からなるＤＲＡＭと、ＣＰＵ又はメモリコントローラ等の論理回路２４と、その他の論理回路２５とが混載されたＡＳＩＣである。
論理回路２４及び２５は、クロックＣＬＫｉに同期して動作する。論理回路２４からコマンドデコーダ１へチップセレクト信号＊ＣＳ、ロウアドレスストローブ信号＊ＲＡＳ、コラムアドレスストローブ信号＊ＣＡＳ及びライトイネーブル信号＊ＷＥが供給され、例えばクロックＣＬＫｉの立ち上がり時点でのこれらの論理値の組み合わせに応じたコマンドがコマンドデコーダ１から発行される。このコマンドは、上述の制御信号ＳＡＮ、ＳＡＰ、ＰＲ又はＰＸに対応したコマンドＳＡＮＣ、ＳＡＰＣ、ＰＲＣ又はＰＸＣ等であり、以下これらの任意の１つをＣＮＴＣと表記し、コマンドＣＮＴＣに対応したＤＲＡＭ制御信号をＣＮＴと表記する。
【００２４】
多位相クロック生成回路２６は、例えばクロックＣＬＫｉを２ｍ、４ｍ、６ｍ、・・・、２（ｎ−１）ｍ及び２ｎｍ個のインバータに通して遅延させることにより、クロックＣＬＫｉの位相をθ〜ｎθシフトさせたクロックφ１〜φｎを生成する。ここにｍは自然数である。多位相クロック生成回路２６は、クロックφｎの位相をクロックＣＬＫｉの位相に一致させるＤＬＬ回路であってもよい。この場合、ｎθ＝２πとなるように自動調整される。ｎ＝６、ｎθ＝２πの場合のクロックφ１〜φ６をクロックＣＬＫｉと共に図３に示す。クロックＣＬＫｉ及びφ１〜φ６の周期Ｔは互いに等しい。
【００２５】
図１において、タイミング調整回路２２は、多位相クロック生成回路２６で生成されたクロックφ１〜φｎをカウンタ回路２８で計数して、制御信号ＣＮＴの活性化時点及び非活性化時点のタイミングを決定し、その信号をタイミングバッファ回路２７に供給してこのタイミングの制御信号ＣＮＴを生成し、ＤＲＡＭコア３に供給する。タイミングバッファ回路２７の一部であるタイミングバッファ回路２７１は、カウンタ回路２８の一部であるカウンタ２８１及び２８２により制御される。
【００２６】
図２は、図１中のタイミング調整回路２２の一部の構成例を示す。
タイミングバッファ回路２７１は、インバータ３１の入力端及び出力端にそれぞれインバータ３２の出力端及び入力端が接続されたフリップフロップ３０を備えている。フリップフロップ３０の入力端はｐＭＯＳトランジスタ３３Ａ、３３Ｂ及びｎＭＯＳトランジスタ３５のドレインに接続され、ｐＭＯＳトランジスタ３３Ａ及び３３Ｂのソースは電源供給線ＶＤＤに接続され、ｎＭＯＳトランジスタ３５のソースはグランド線に接続されている。フリップフロップ３０の出力はアンドゲート３６の一方の入力端に供給され、アンドゲート３６の他方の入力端には制御コマンドＣＮＴＣが供給される。
【００２７】
ループカウンタ２８１及び２８２はいずれも、その内容が１ビットのみ残りのビットと異なる値になっており、リセットパルスＲＳＴで例えば図示のように、‘００・・・１’と初期化される。ループカウンタ２８１及び２８２のクロック入力端ＣＫにはそれぞれ、クロックφ３及びφ４が供給されている。
ｐＭＯＳトランジスタ３３Ａのゲートには、負のリセットパルス＊ＲＳＴが供給され、これによりフリップフロップ３０の出力が‘Ｌ’に初期化される。ｎＭＯＳトランジスタ３５のゲートにはループカウンタ２８１の第１ビットの出力が活性化タイミング信号ＣＮＴ１として供給されている。ループカウンタ２８１は、リセットパルスＲＳＴで初期化された後、最初のクロックφ３のパルスで‘１０・・・０’となり、これによりｎＭＯＳトランジスタ３５がオンになって、フリップフロップ３０の出力が‘Ｈ’になる。ｐＭＯＳトランジスタ３３Ｂのゲートにはループカウンタ２８２の第２ビットの出力が非活性化タイミング信号ＣＮＴ２として供給されている。ループカウンタ２８２は、リセットパルスＲＳＴで初期化された後、クロックφ４の２個のパルスで‘０１・・・０’となり、これによりｐＭＯＳトランジスタ３３Ｂがオンになって、フリップフロップ３０の出力が‘Ｌ’となる。
【００２８】
制御コマンドＣＮＴＣは例えば、図３に示す如く、メモリ動作サイクルの開始時点であるロウアドレスストローブ信号＊ＲＡＳの立ち下がりに同期して立ち上がり、これによりアンドゲート３６が開かれ、フリップフロップ３０の出力がアンドゲート３６を通り制御信号ＣＮＴとして取り出される。制御コマンドＣＮＴＣは、次のロウアドレスストローブ信号＊ＲＡＳの立ち下がり時まで、例えばコマンドデコーダ１から制御コマンドＰＲＣが発行される時点で‘Ｌ’になる。
【００２９】
他のコマンドのタイミング調整も図２と同様の回路で行われる。
本第１実施形態によれば、多位相クロック生成回路２６から出力される所定位相のクロックをカウンタで計数して制御コマンドＣＮＴＣの活性化及び非活性化の時点を調整しているので、すなわちタイミング調整を多位相クロック生成回路２６内の遅延段の整数倍で（デジタル的に）行っているので、タイミング設計において製造プロセスのばらつきや電源電圧の変動を敏感に考慮する必要がない。また、例えばクロックＣＬＫｉが１００ＭＨｚかつｎ＝６の場合、１０／６＝１．７ｎｓｅｃ単位でタイミング調整の設計を行うことができ、比較的高い精度でコマンドの活性化及び非活性化のタイミング調整を行うことができる。
【００３０】
［第２実施形態］
上記第１実施形態では、ロウアドレスストローブ信号＊ＲＡＳの立ち下がりから次の立ち下がりまでのＲＡＳサイクルでループカウンタ２８１及び２８２の内容がいずれも１巡以上しないようにビット長を長くしなければならない。
そこで、第２実施形態のカウンタ回路２８Ａでは、図４に示す如く、ループカウンタ２８１でクロックＣＬＫｉを計数し、ループカウンタ２８１の所定ビット出力とクロックφ３とをアンドゲート３７に供給して活性化タイミング信号ＣＮＴ１を生成し、ループカウンタ２８１の所定ビット出力とクロックφ４とをアンドゲート３７に供給して非活性化タイミング信号ＣＮＴ２を生成している。
【００３１】
このようにすれば、ループカウンタ２８１の出力を他の全てのコマンド調整用にも共通に用いることができるので、カウンタ回路２８Ａの構成が簡単になる。
他の点は、図２の場合と同一である。
［第３実施形態］
図５は、本発明の第３実施形態に係るタイミング調整回路２２の概略構成を示す。
【００３２】
この回路では、図４のアンドゲート３６の替わりに、カウンタ回路２８Ｂにアンドゲート２８３を用い、これにクロックＣＬＫｉと制御コマンドＣＮＴＣとを供給し、アンドゲート２８３の出力をループカウンタ２８１で計数している。
この構成によれば、フリップフロップ３０の出力を直接、制御信号ＣＮＴとして用いることができ、図４のアンドゲート３６による遅延を考慮する必要がない。また、制御コマンドＣＮＴＣが‘Ｈ’の期間のみクロックＣＬＫｉがアンドゲート２８３を通ってループカウンタ２８１で計数されるので、カウンタ回路２８Ｂの消費電力を低減することができる。
【００３３】
また、図４のｐＭＯＳトランジスタ３３Ａ、３３Ｂ及びｎＭＯＳトランジスタ３５をそれぞれｎＭＯＳトランジスタ３５Ａ、３５Ｂ及びｐＭＯＳトランジスタ３３で置き換え、電源配線を逆にして、フリップフロップ３０から、負論理の制御信号＊ＣＮＴを出力している。
他の点は、図４の場合と同一である。
【００３４】
［第４実施形態］
図６は、本発明の第４実施形態に係るＤＲＡＭ制御回路の概略構成を示す。
この回路では、図４のアンドゲート３６の替わりに、コマンドデコーダ１Ａにアンドゲート１ａを用い、ループカウンタ２８１の出力と制御コマンドＣＮＴＣとをアンドゲート１ａに供給している。この場合、アンドゲート１ａと図１のコマンドデコーダ１とでコマンドデコーダ１Ａが構成されている。
【００３５】
制御信号ＣＮＴの活性化期間がクロックＣＬＫｉの１サイクル以下の場合には、図示のようにアンドゲート１ａの出力をアンドゲート３７とアンドゲート３８とで共通に用いることができる。
また、ループカウンタ２８１はクロックＣＬＫｉ及びφ１〜φ６のうちの１つを計数すればよく、図６ではクロックφ２を計数し、その所定の１周期のうちのクロックφ３の立ち上がりから、次のクロックＣＬＫｉの周期のクロックφ１の立ち上がりまでの期間、制御信号ＣＮＴを活性化している。
【００３６】
この第４実施形態によっても、フリップフロップ３０の出力を直接、制御信号ＣＮＴとして用いることができ、図４のアンドゲート３６による遅延を考慮する必要がない。
［第５実施形態］
ＤＲＡＭの動作速度が低くても充分な用途に対しては、タイミング調整回路２２のタイミングマージンが広くなるように設計することにより、半導体装置製造の歩留りを向上させることができる。しかし、用途に応じて設計変更するのは煩雑である。
【００３７】
そこで、この第５実施形態では図７に示す如く、カウンタ回路２８Ｄに選択回路２８４Ａ、２８４Ｂ、２８５Ａ、２８５Ｂ及びタイミング設定部２８６を備えている。そして、ループカウンタ２８１の出力の各ビットを選択回路２８４Ａ及び２８５Ａに供給し、クロックφ１〜φ６を選択回路２８４Ｂ及び２８５Ｂに供給し、タイミング設定部２８６の出力で選択回路２８４Ａ、２８４Ｂ、２８５Ａ及び２８５Ｂの各々について任意の１入力を選択できるようにしている。
【００３８】
タイミング設定部２８６は、例えばヒューズを選択的にレーザ光線で融断することにより出力が設定可変となっている。半導体チップのパッケージ前に、用途に応じ又は製造プロセスの条件に応じてこの設定を行うことにより、回路の設計変更をすることなく半導体装置の製造の歩留りを向上させることが可能となる。
他の点は図４と同一構成である。
【００３９】
［第６実施形態］
図８は、本発明の第６実施形態に係るＤＲＡＭ制御回路の一部を示す。
この回路は、図７の回路に図６の考え方を適用し、かつ、図７のタイミング設定部２８６の１種としてタイミング設定レジスタ２８６Ａを用いている。
この第６実施形態によれば、タイミング設定レジスタ２８６Ａに対する設定及びその変更を容易に行うことができる。
【００４０】
図８中、コマンドデコーダ１Ｂのアンドゲート２６１Ａ及び２６１Ｂからそれぞれ出力されるＣＮＴ１及びＣＮＴ２Ａは活性化粗タイミング信号である。
なお、本発明には外にも種々の変形例が含まれる。
例えば、＊ＲＡＳ系のみについてタイミング調整回路２２を用いる構成であってもよい。この場合、請求項１又は２中の「所定動作のサイクル」は、＊ＲＡＳサイクルではなく＊ＲＡＳが低レベルの期間となり、＊ＲＡＳが‘Ｈ’の期間、リセット信号ＲＳＴをアクティブにすることにより、ループカウンタのビット長を短くすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の概略構成図である。
【図２】図１中のタイミング調整回路２２の一部の構成例を示す図である。
【図３】図１及び図２の回路の動作を示すタイミングチャートである。
【図４】本発明の第２実施形態に係るタイミング調整回路の一部を示す図である。
【図５】本発明の第３実施形態に係るタイミング調整回路の一部を示す図である。
【図６】本発明の第４実施形態に係るＤＲＡＭ制御回路の一部を示す図である。
【図７】本発明の第５実施形態に係るタイミング調整回路の一部を示す図である。
【図８】本発明の第６実施形態に係るＤＲＡＭ制御回路の一部を示す図である。
【図９】従来のＤＲＡＭの概略構成を示すブロック図である。
【符号の説明】
１  コマンドデコーダ
２、２２  タイミング調整回路
３  ＤＲＡＭコア
２０  半導体装置
２４、２５  論理回路
２６  多位相クロック生成回路
２７、２７１、２７１Ａ、２７１Ｂ  タイミングバッファ回路
２８、２８Ａ〜２８Ｄ  カウンタ回路
２８１、２８２  ループカウンタ
２８４Ａ、２８４Ｂ、２８５Ａ、２８５Ｂ  選択回路
２８６  タイミング設定部
２８６Ａ  タイミング設定レジスタ
３０  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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