(57)【特許請求の範囲】
【請求項１】
複数の映像信号をサンプルホールドするサンプルホールド回路と、第１信号を順次シフトし、シフト動作毎に駆動信号を発生するシフト回路と、液晶画面上の画素にサンプルホールドされた映像信号を液晶に表示させる液晶駆動回路において、
前記シフト回路の遅延特性によって前記第１信号に生じる位相ずれを検出する位相検出回路と、前記位相検出回路の検出信号に応じて、前記遅延特性を除去するようにサンプルホールド回路のサンプルホールドタイミングを制御する制御回路とを備え、
前記制御回路は、複数のサンプルホールド信号の中から、前記位相検出回路の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする液晶駆動回路。
【請求項２】
前記位相検出回路は、複数の検出期間を設定し、前記シフト回路の出力信号の変化が、どの検出期間に入るか否かによって位相ずれを検出することを特徴とする請求項１記載の液晶駆動回路。
【請求項３】
前記制御回路は、前記位相検出回路の検出信号を複数回検出し、その複数回検出した複数の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする請求項２記載の液晶駆動回路。
【請求項４】
前記位相検出回路は水平周期毎に前記第１信号に生じる位相ずれを検出し、前記制御回路は、液晶駆動回路の電源投入後、映像表示領域以外の領域で複数の連続した水平周期の複数の検出信号に基づいて、前記複数のサンプルホールド信号の中から、前記位相ずれを除去するのに適したサンプルホールド信号を選択し、サンプルホールド回路に出力することを特徴とする請求項３記載の液晶駆動回路。
【請求項５】
前記複数の検出期間は、前記シフト回路のシフト動作に用いるシフトクロック信号を生成する基準クロック信号の立ち上がり及び立ち下がりにそれぞれ同期した基準クロック信号の１クロック幅のパルスの複数の位相から成ることを特徴とする請求項２又は３又は４記載の液晶駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶駆動回路に関し、特に、ＬＣＤパネル上に形成されたポリシリコンＴＦＴによって構成される集積回路の内部遅延量を検出し、最適な映像信号のサンプルホールド信号のタイミングを判定する位相検出回路を備える液晶駆動回路に関する。
【０００２】
【従来の技術】
ポリシリコンＴＦＴ−ＬＣＤモジュールにおいて、ＬＣＤパネル上に集積回路を形成できるという利点を生かし、Ｘ方向ドライバー、Ｙ方向ドライバー等の集積回路がパネル上に形成され、外付け部品の削減と液晶表示モジュールの小型化が実現されている。
【０００３】
図５は、従来のポリシリコンＴＦＴ−ＬＣＤパネル及び、その駆動回路の構成を示す図である。１はカウンタ回路であって、基準クロック信号ＣＬＫを計数し、映像信号の１水平表示期間（１Ｈ）に対応して表示開始タイミングを指示する水平スタート信号ＳＴＨ、水平シフトクロック信号ＣＫＨ、映像信号Ｒ、Ｇ、Ｂをサンプルホールドするためのサンプルホールド信号ＳＨＲ、ＳＨＧ、ＳＨＢが出力される。２はサンプルホールド回路であって、ラッチ２１〜２５で構成され、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢに応じて、映像信号Ｒ、Ｇ、Ｂが順次サンプリングされるとともに、そのサンプリングされた映像信号が同時に信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴとして出力される。３はＬＣＤパネルモジュールであって、水平スタート信号ＳＴＨを水平シフトクロック信号ＣＫＨに応じてシフトするシフトレジスタ回路３１がポリシリコンＴＦＴによって構成される。そして、シフトレジスタ回路３１では、水平シフトクロック信号ＣＫＨに応じて水平スタート信号ＳＴＨをシフトし、表示部の画素に映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴを書き込ませる書き込み信号が信号ａ、ｂ・・・順次出力される。そして、表示部３２では、例えば、信号ａに対応する画素Ｒａ、Ｇａ及びＢａに映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが同時に書き込まれる。次に、シフトレジスタ回路３１から書き込み信号ｂが出力されると、表示部３２では、画素Ｒａ、Ｇａ及びＢａの次の画素位置の画素Ｒｂ、Ｇｂ及びＢｂに映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込まれる。このようにして、順次水平方向の画素に対して映像信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込まれることにより映像の表示が行なわれる。
【０００４】
図６は、サンプルホールド回路２の動作を説明するための図である。サンプルホールド回路２では、図６ア、イ、ウに示すように映像信号Ｒ、信号Ｇ、信号Ｂが順次入力される。そして、サンプルホールド信号ＳＨＲのＨレベルパスルが図６カに示すように入力されると、例えば、信号Ｒ１がラッチ２１でサンプリングされる。次に、サンプルホールド信号ＳＨＧのＨレベルパスルが図６キに示すように入力されると、信号Ｇ１がラッチ２２でサンプリングされる。そして、サンプルホールド信号ＳＨＢのＨレベルパルスが図６クに示すように入力されると、信号Ｂ１がラッチ３５でサンプリングされると供に、ラッチ２１及び２２でサンプリングされた信号Ｒ１及びＧ１がラッチ３３及び３４にサンプリングされる。これにより、ラッチ３３〜３５では、サンプリングされた信号Ｒ１、Ｇ１、及びＢ１が図６ケ、コ、サに示すように同時に出力信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴとして出力される。また、シフトレジスタ回路３１では、水平スタート信号ＳＴＨが信号ＣＫＨに応じてシフトされ、例えば、図６のｄ点において、書き込み信号ａが出力されると、表示部３２の水平方向のＲＧＢ各ドット１組で構成される１画素に対して、例えば、画素Ｒａ、Ｇａ及びＢａにｄ点の映像データＲ１、Ｇ１及びＢ１である信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込まれる。なお、シフトレジスタ回路３１では、図６に示すように信号ＣＫＨの立ち上がり及び立ち下がりに応じて水平スタート信号ＳＴＨが順次シフトされ、シフト量に対応した水平方向の画素に順次信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが書き込まれる。
【０００５】
ところで、低温で形成されたポリシリコンＴＦＴの動作周波数は、一般的に、３ＭＨｚ程度である。そして、液晶パネルの水平方向の画素数は、高解像度化に伴い、５２０画素以上が要求されている。ここで、ＴＶ放送の水平周波数は、周知のようにＮＴＳＣ方式においては、約１５．７ＫＨｚであり、その１水平期間の水平同期期間を除いた映像表示領域期間は、５０μｓｅｃ程度より短い期間となる。その映像データの表示を水平画素の５２０画素以上の液晶パネルに対応するには、映像信号Ｒ、Ｇ、Ｂを順次書き込むための画素クロックは、例えば、１１ＭＨｚ以上の周波数となる。なお、画素クロックの周波数は、図３の基準クロック信号ＣＬＫの周波数に相当する。そして、Ｘ方向の５２０画素以上の画素数に対する表示を実現するためには、上述のように液晶パネル上で映像信号ＲＧＢの３画素を同時に書き込むことで、液晶パネル上に形成されたＸ方向ドライバーなどの動作速度を１／３の速度に遅くして対応している。この１／３の速度に遅くした周波数は、水平シフトクロック信号ＣＫＨの周波数である。これにより、Ｘ方向の画素数の解像度を低下させることなく、液晶パネルに入力されるＲＧＢ信号を液晶パネルの画素数に合わせて、予めサンプルホールド回路２に映像信号Ｒ、Ｇ、Ｂがサンプルホールドされている。
【０００６】
【発明が解決しようとする課題】
しかし、ポリシリコンＴＦＴ特性において、ポリシリコン内部に存在するグレイン（結晶粒界）が小さく結晶性が悪いことや、絶縁膜界面またはグレイン境界に多くの準位が存在しキャリア障壁が高いことに起因して、ＴＦＴの移動度は低く、つまり、動作遅延が大きい。これにより、ポリシリコンＴＦＴによって構成されるシフトレジスタ回路３１の動作遅延が大きいと、上述したサンプルホールド回路２から出力される信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴが表示部３２の画素に伝達されるタイミングに対して、シフトレジスタ回路３１から出力されるＬＣＤパネルの画素に書き込むための書き込み信号ａ、ｂ、・・・の遅延したタイミングが、例えば、図６ｄ点の書き込み信号がｄ’点まで遅れ、本来書き込むべき画素位置に、その次の画素位置に書き込む映像信号が書き込まれてしまうという問題が発生する。そして、この問題によって、液晶パネルの表示品位が劣化、または、解像度の低下となる。
【０００７】
このため、本発明の課題は、ポリシリコンＴＦＴによって構成される映像信号の書き込み信号を発生するシフトレジスタ回路の遅延量を検出し、その検出結果に対応した最適なタイミングでサンプルホールド回路から映像信号が表示部の画素へ出力されるサンプルホールド信号の位相タイミングを判定する位相検出回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、上記課題に鑑みてなされたものであり、その特徴とするところは、複数の映像信号をサンプルホールドするサンプルホールド回路と、第１信号を順次シフトし、シフト動作毎に駆動信号を発生するシフト回路と、液晶画面上の画素にサンプルホールドされた映像信号を液晶に表示させる液晶駆動回路において、前記シフト回路の遅延特性によって前記第１信号に生じる位相ずれを検出する位相検出回路と、前記位相検出回路の検出信号に応じて、前記遅延特性を除去するようにサンプルホールド回路のサンプルホールドタイミングを制御する制御回路とを備えることを特徴とする。
【０００９】
また、前記制御回路は、複数のサンプルホールド信号の中から、前記位相検出回路の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする。
【００１０】
更に、前記位相検出回路は、複数の検出期間を設定し、前記シフト回路の出力信号の変化が、どの検出期間に入るか否かによって位相ずれを検出することを特徴とする。
【００１１】
また、前記制御回路は、前記位相検出回路の検出信号を複数回検出し、その複数回検出した複数の検出信号に基づいて、前記位相ずれを除去するのに適したサンプルホールド選択し、サンプルホールド回路に出力することを特徴とする。
【００１２】
更に、前記位相検出回路は水平周期毎に前記第１信号に生じる位相ずれを検出し、前記制御回路は、液晶駆動回路の電源投入後、映像表示領域以外の領域で複数の連続した水平周期の複数の検出信号に基づいて、前記複数のサンプルホールド信号の中から、前記位相ずれを除去するのに適したサンプルホールド信号を選択し、サンプルホールド回路に出力することを特徴とする。
【００１３】
また、前記複数の検出期間は、前記シフト回路のシフト動作に用いるシフトクロック信号を生成する基準クロック信号の立ち上がり及び立ち下がりにそれぞれ同期した基準クロック信号の１クロック幅のパルスの複数の位相から成ることを特徴とする。
【００１４】
このように、本発明によれば、ＬＣＤパネル上に形成されたポリシリコンＴＦＴによって構成されるシフトレジスタ回路に入力される水平シフトクロック信号ＣＫＨとシフトレジスタ回路から出力される信号ＳＨＯＵＴとの位相差を検出することにより、シフトレジスタ回路の動作遅延量を検出し、検出結果に応じてサンプルホールド回路の映像データをサンプルホールドするタイミングを判定出力する位相検出回路を設けたので、サンプルホールド回路では最適なタイミングで映像信号をサンプリングするので、表示部の画素に画素データを書き込むための書き込み信号と画素信号との位相タイミングを確実に最適化できる。
【００１５】
【発明の実施の形態】
本発明の実施の形態を図面に従って具体的に説明する。図１は、本発明の位相検出回路の構成を示す図である。図１において、１０はカウンタ回路であって、基準クロック信号ＣＬＫを計数し、水平スタート信号ＳＴＨ、水平シフトクロック信号ＣＫＨ信号を発生すると供に、映像信号をサンプルホールドするためのタイミング信号ＳＨ１〜ＳＨ６を出力する。また、カウンタ回路１０では、基準クロック信号ＣＬＫの立ち上がり及び立ち下がりに同期した検出タイミング信号ＴＡ〜ＴＦ信号が、基準クロック信号ＣＬＫの３クロック分の周期で基準クロック信号ＣＬＫの１クロック幅のパルスが順次出力される。２０は制御回路であって、カウンタ回路１０から出力されるタイミング信号ＳＨ１〜ＳＨ６の何れかが後述する判定回路５４から出力される判定出力信号に応じて映像信号Ｒ、Ｇ、Ｂのサンプルホールド信号ＳＨＲ、ＳＨＧ、ＳＨＢ信号として選択出力される。３０はサンプルホールド回路であって、ラッチ３１〜３５で構成され、制御回路２０から出力されるサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢに応じて、映像信号Ｒ、Ｇ、Ｂが順次サンプリングされるとともに、そのサンプリングされた映像信号が同時に信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴとして出力される。４０はポリシリコンＴＦＴ−ＬＣＤモジュールであって、シフトレジスタ回路４１と表示画素で構成される表示部４２とを備える。シフトレジスタ回路４１では、カウンタ回路１０から出力される水平スタート信号ＳＴＨが水平シフトクロック信号ＣＫＨに応じて順次シフトされ、表示部４２の画素に対する書き込み信号ａ、ｂ・・・を順次出力する。また、シフトレジスタ回路４１では、水平スタート信号ＳＴＨが水平シフトクロック信号ＣＫＨに応じて順次シフトされ、シフトレジスタ回路４１の最終段から信号ＳＨＯＵＴとして出力される。信号ＳＨＯＵＴは、水平シフトクロック信号ＣＫＨによりシフトされた水平スタート信号ＳＴＨがシフトレジスタ回路４１の動作遅延を含んだタイミングで出力される。なお、シフトレジスタ回路４１のシフト量は、例えば、（１８８×３＋２）ＣＬＫに設定されているものとする。また、表示部４２では、シフトレジスタ回路４１から順次出力される書き込み信号ａ、ｂ・・・に対して、例えば、信号ａが出力されると画素Ｒａ、Ｇａ、Ｂａにサンプルホールド回路３０から出力された信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴが書き込まれ、映像の表示が実行される。
【００１６】
５０は位相検出回路であって、ラッチ回路５１、第１検出回路、第２検出回路及び判定回路５４で構成される。ラッチ回路５１では、信号ＳＨＯＵＴを基準クロック信号ＣＬＫの立ち上がりに同期してラッチするとともに、ラッチした信号が信号ＳＨＯＵＴ２として出力される。また、ラッチ回路５１では、信号ＳＨＯＵＴが基準クロック信号ＣＬＫの立ち下がりに同期してラッチされるとともに、ラッチされた信号が信号ＳＨＯＵＴ３として出力される。第１検出回路５２では、信号ＳＨＯＵＴ２が検出タイミング信号ＴＡ、ＴＢ、ＴＣの何れかのパルス期間でラッチされたかを検出する。第２検出回路５３では、信号ＳＨＯＵＴ３が検出タイミング信号ＴＤ、ＴＥ、ＴＦの何れかのパルス期間でラッチされたかを検出する。判定回路５４では、第１及び第２検出回路の検出結果に応じてサンプルホールド信号のタイミング位相条件を示すパターン信号ＰＴ１〜ＰＴ６の何れかを出力する。
【００１７】
次に、図１の動作を図２及び図３のタイムチャートを用いて具体的に説明する。まず、シフトレジスタ回路４１の内部遅延が理想的にゼロであると、シフトレジスタ回路５１のシフト量は、（１８８×３＋２）ＣＬＫであるので、信号ＳＨＯＵＴは図３エに示すａ点で立ち上がる。そして、このときのサンプルホールド信号のタイミング位相条件をパターン信号ＰＴ１としている。このパターン信号ＰＴ１に対応するサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢは、従来の駆動回路で用いているサンプルホールド信号と同一タイミングの、図３オ、キ、ケに示すタイミング信号ＳＨ１、ＳＨ３及びＳＨ５のタイミングである。
【００１８】
次に、シフトレジスタ回路４１の動作遅延により、例えば、図３エに示すｂ点において、基準クロック信号ＣＬＫの立ち上がり近傍で出力信号ＳＨＯＵＴが立ち上がる場合の動作を説明するとともに、さらに図２も参照し、その立ち上がりとクロック信号ＣＬＫとの関係を参照して、動作を説明する。図２イに示すように基準クロック信号ＣＬＫの立ち上がり近傍で信号ＳＨＯＵＴが立ち上がると、ラッチ回路５１では、基準クロック信号ＣＬＫの立ち上がりに応じて信号ＳＨＯＵＴがラッチされる。そして、図２イのＸに示すようにクロック信号ＣＬＫの立ち上がりより信号ＳＨＯＵＴの立ち上がりの方が早い場合、図２ウに示すように信号ＳＨＯＵＴ２として出力される。すると、第１検出回路５２では、信号ＳＨＯＵＴ２がタイミング信号ＴＡのパルス期間でラッチ回路５１にラッチされたことを示す信号Ａが出力される。
【００１９】
また、ラッチ回路５１では、基準クロック信号ＣＬＫの立ち下がりに応じて信号ＳＨＯＵＴがラッチされる。そして、図２イのＸに示すようにクロック信号ＣＬＫの立ち上がり近傍で信号ＳＨＯＵＴが立ち上がっているので、安定して図２クに示すように信号ＳＨＯＵＴ３として出力される。すると、第２検出回路５３では、信号ＳＨＯＵＴ３がタイミング信号ＴＤのパルス期間でラッチ回路５１にラッチされたことを示す信号Ｄが出力される。
【００２０】
そして、判別回路５４では、検出タイミング信号ＴＡ及びＴＤのパルス期間において、信号ＳＨＯＵＴがラッチ回路５１でラッチされたことを示す信号Ａ及びＤにより、信号ＳＨＯＵＴ２よりｒ点〜ｔ点の間、また、信号ＳＨＯＵＴ３よりｓ点〜ｕ点の間であるから、信号ＳＨＯＵＴの立ち上がりが図２のｓ点〜ｔ点間の期間内で発生したことを判定するとともに、サンプルホールド信号の位相タイミング条件を示す信号ＰＴ６が図２シに示すように出力される。
【００２１】
信号ＰＴ６が出力されると、制御回路２０では、図４の表に示すように信号ＳＨ６、ＳＨ２及びＳＨ４がそれぞれサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢとして選択され、図３ス、セ、ソの実線に示すようにサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢが出力される。
【００２２】
このように、ポリシリコンＴＦＴによって構成されるシフトレジスタ回路４１の動作遅延量が水平クロック信号ＣＫＨと信号ＳＨＯＵＴとの位相差を検出することにより位相検出回路５０によって判定され、シフトレジスタ回路４１から出力される画素信号書き込み信号ａ、ｂ・・・が発生するタイミングがサンプルホールド回路３０から出力される画素信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴが安定した状態となるようにしたので、確実に書き込み信号ａ、ｂ・・・に対応する表示部４２の画素位置の画素に画素信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴが書き込むことができる。
【００２３】
一方、図２イのＹに示すようにクロック信号ＣＬＫの立ち上がりより信号ＳＨＯＵＴの立ち上がりの方が遅い場合、図２エに示すように信号ＳＨＯＵＴ２’として出力される。すると、第１検出回路５２では、信号ＳＨＯＵＴ２’がタイミング信号ＴＢのパルス期間でラッチ回路５１にラッチされたことを示す信号Ｂが出力される。
【００２４】
また、ラッチ回路５１では、基準クロック信号ＣＬＫの立ち下がりに応じて信号ＳＨＯＵＴがラッチされる。そして、図２イのＹに示すようにクロック信号ＣＬＫの立ち上がり近傍で信号ＳＨＯＵＴが立ち上がっているので、信号ＳＨＯＵＴは安定してラッチされ図２クに示すように信号ＳＨＯＵＴ３として出力される。そして、第２検出回路５３では、信号ＳＨＯＵＴ３が検出タイミング信号ＴＤのパルス期間でラッチ回路５１にラッチされたことを示す信号Ｄが出力される。
【００２５】
そして、判別回路５４では、検出タイミング信号ＴＢ及びＴＤのパルス期間において、信号ＳＨＯＵＴがラッチ回路５１でラッチされたことを示す信号Ｂ及びＤにより、信号ＳＨＯＵＴ２’よりｔ点〜ｖ点の間、また、信号ＳＨＯＵＴ３よりｓ点〜ｕ点の間であるから、信号ＳＨＯＵＴの立ち上がりが図２のｔ点〜ｕ点間の期間で発生したことを判定するとともに、サンプルホールド信号の位相タイミング条件を示す信号ＰＴ１が図２スの破線に示すように出力される。
【００２６】
信号ＰＴ１が出力されると、制御回路２０では、図４の表に示すように信号ＳＨ１、ＳＨ３及びＳＨ５がそれぞれサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢとして選択され、図３ス、セ、ソの破線に示すタイミングでサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢが出力される。
【００２７】
そして、サンプルホールド回路３０では、映像信号Ｒ、Ｇ、Ｂがサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢに応じて順次サンプリングされ、そのサンプリングされた映像信号が画素信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴとして同期化されて同時出力される。
【００２８】
また、信号ＳＨＯＵＴの立ち上がりタイミングと、水平シフトクロック信号ＣＫＨの立ち上がりのタイミングとが概ね同一タイミングの場合、上述した位相検出動作を、例えば、連続した５水平期間というように複数回実行することにより、シフトレジスタ回路４１の動作遅延をより正確に検出することができる。例えば、信号ＳＨＯＵＴの立ち上がりタイミングが図２イに示すｔ点であると、ラッチ回路５１では、クロック信号ＣＬＫの立ち上がりで信号ＳＨＯＵＴも立ち上がっているので、信号ＣＬＫの立ち上がりで信号ＳＨＯＵＴをラッチするラッチ動作は、データセットアップ時間及びデータホールド時間がゼロであり、ラッチ動作を行う毎に、信号ＳＨＯＵＴ２または信号ＳＨＯＵＴ２’と、ラッチエラーを起す。よって、第１検出回路５２では、検出動作を行う毎に、検出タイミング信号ＴＡまたはＴＢのパルス期間で信号ＳＨＯＵＴがラッチされたことを示す信号ＡまたはＢが出力される。
【００２９】
そして、判別回路５４では、検出タイミング信号ＴＡまたはＴＢ、且つ信号ＴＤのパルス期間において、信号ＳＨＯＵＴがラッチ回路５１でラッチされたことを示す信号ＡまたはＢ、且つ信号Ｄにより、信号ＳＨＯＵＴ２よりｒ点〜ｔ点の間または、信号ＳＨＯＵＴ２’よりｔ点〜ｖ点の間、また、信号ＳＨＯＵＴ３よりｓ点〜ｕ点の間であるから、信号ＳＨＯＵＴの立ち上がりが図２の概ねｔ点で発生したことを判定することができる。このように、信号ＳＨＯＵＴの立ち上がりと水平シフトクロック信号ＣＫＨの立ち上がりとのタイミングが概ね同時の場合は、サンプルホールド信号の位相タイミング条件は、パターンＰＴ６とすれば良い。これにより、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢのタイミングと、シフトレジスタ回路４１から出力される書き込み信号ａ、ｂ・・・のタイミングとは、図６に示すような映像信号が確実にサンプルホールドされた状態で画素に書き込まれる位相関係となり、パネル部４２の画素に確実に映像信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを書き込むことができる。
【００３０】
なお、図４に第１及び第２検出回路５２および５３において検出された条件に対応する、判定結果とサンプルホールド信号のタイミング位相の判定条件を示す。表において、例えば、位相検出結果が安定して、検出タイミング信号ＴＢ及びＴＤのパルス期間で信号ＳＨＯＵＴ２及びＳＨＯＵＴ３の立ち上がりが検出されると、図２のｓ点〜ｔ点間で信号ＳＨＯＵＴが立ち上がるので、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢの最適なタイミングは図４に示すようにパターンＰＴ１であると判定する。また、位相検出結果において、タイミング信号ＴＢのパルス期間で安定して信号ＳＨＯＵＴ２の立ち上がりが検出され、且つ、ラッチエラーにより検出タイミング信号ＴＤまたはＴＥのパルス期間で信号ＳＨＯＵＴ３の立ち上がりが検出されると、信号ＳＨＯＵＴの立ち上がりは概ねｕ点であるので、サンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢの最適なタイミングは図４に示すパターンＰＴ２であると判定する。
【００３１】
このように、カウンタ回路１０から水平シフトクロック信号ＣＫＨの１クロックに対して、基準クロック信号ＣＬＫの立ち上がりに同期した３相の検出タイミング信号ＴＡ〜ＴＣと基準クロック信号ＣＬＫの立ち下がりに同期した３相の検出タイミング信号ＴＤ〜ＴＦとの計６相の検出タイミング信号ＴＡ〜ＴＦを用いて、第１及び第２検出回路５２及び５３によって、信号ＳＨＯＵＴと信号ＣＫＨとの位相差を検出するようにしたことにより、信号ＳＨＯＵＴの遅延量を確実に検出することができる。これにより、最適なタイミングのサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢが制御回路２０から出力され、また、サンプルホールド回路３０では、表示部４２の画素に画素信号ＲＯＵＴ、ＧＯＵＴ及びＢＯＵＴがシフトレジスタ回路４１から出力される書き込み信号ａ、ｂ・・・によって書き込まれるタイミングに好適なタイミングでサンプルホールド出力される。
【００３２】
なお、本発明の位相検出回路５０の検出信号ＰＴ１〜ＰＴ６を制御回路で検出する動作は、液晶駆動回路の電源投入後の映像表示領域外の期間において行なわれることで、表示中にサンプルホールド信号のタイミングを切り換えることによる表示部４２で表示される映像が乱れることがなく、最適なサンプルホールドタイミングのサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢのタイミングが制御回路２０から選択出力される。
【００３３】
また、水平シフトクロック信号ＣＫＨの１クロック内に基準クロック信号ＣＬＫが６クロック含まれる場合で説明したが、特に、６クロックに限定されるものではなく、基準クロック信号ＣＬＫの周波数が高く、信号ＣＫＨの１クロック内に含まれる基準クロック信号ＣＬＫの立ち上がり及び立ち下がりにそれぞれ同期した６位相以上の検出タイミング信号を作成することにより、より精度の高い水平シフトクロック信号ＣＫＨと信号ＳＨＯＵＴとの位相差を検出できることは言うまでもない。
【００３４】
【発明の効果】
上述の如く、本発明によれば、位相検出回路５０を備え、ポリシリコンＴＦＴによって形成されたシフトレジスタ回路４１の出力信号ＳＨＯＵＴとシフトクロック信号ＣＫＨとの位相差を検出し、サンプルホールド回路３０の最適なサンプルホールド動作を行うタイミングを判定し、制御回路２０では、その判定結果に応じてサンプルホールド信号ＳＨＲ、ＳＨＧ及びＳＨＢが出力されるので、ＬＣＤパネルの水平方向の表示画素位置に対応した画素信号が書き込め、画素信号の誤書き込みによる解像度の低下を確実に防止できるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の位相検出回路の構成を示す図である。
【図２】図１の位相検出回路の動作を説明するためのタイミング例を示すタイムチャートである。
【図３】図１の位相検出回路の判定結果とサンプルホールドタイミングを説明するためのタイムチャートである。
【図４】本発明のサンプルホールドの最適タイミング判定を説明するテーブルを示す図である。
【図５】従来のサンプルホールド信号発生回路の構成を示す図である。
【図６】画像データ信号Ｒ、Ｇ、Ｂのサンプルホールドさせるタイミングを説明するためのタイムチャートである。
【符号の説明】
１０  カウンタ回路
２０  制御回路
３０  サンプルホールド回路
４０  ポリシリコンＴＦＴ−ＬＣＤモジュール
４１  シフトレジスタ回路
５０  位相検出回路
５１  ラッチ回路
５２  第１検出回路
５３  第２検出回路
５４  判定回路
【図１】
0003995492.tif 000002
【図２】
0003995492.tif 000003
【図３】
0003995492.tif 000004
【図４】
0003995492.tif 000005
【図５】
0003995492.tif 000006
【図６】
0003995492.tif 000007