(57)【特許請求の範囲】
【請求項１】
セル領域及び周辺回路領域の定義された半導体基板に、素子分離膜を形成する段階と、前記半導体基板の全体面にトンネル酸化膜及び第１ポリシリコン層を順次形成する段階と、前記セル領域の前記素子分離膜が露出するように、前記第１ポリシリコン層及び前記トンネル酸化膜を除去する段階と、前記第１ポリシリコン層を含んだ全体構造上に誘電体膜を形成する段階と、前記誘電体膜を含んだ全体構造上にアンドープトシリコンを用いてアモルフォスシリコン層を形成する段階と、前記アモルフォスシリコン層を前記誘電体膜が露出しない時までエッチングする段階と、前記周辺回路領域の前記アモルフォスシリコン層、前記誘電体膜及び前記第１ポリシリコン層を除去する段階と、前記周辺回路領域にゲート酸化膜を形成する段階と、前記ゲート酸化膜を含んだ全体構造上に第２ポリシリコン層を形成する段階と、前記セル領域の第２ポリシリコン層を除去し、前記セル領域には前記アモルフォスシリコン層が、前記周辺回路領域には前記第２ポリシリコン層を露出させる段階と、前記露出したアモルフォスシリコン層及び前記露出した第２ポリシリコン層を含んだ全体構造上にトップポリシリコン層を形成する段階と、前記トップポリシリコン層上に金属-シリサイド層を形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１ポリシリコン層は６００Å±６０Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記誘電体膜は、下部酸化膜を４０Å±４Åの厚さに蒸着し、窒化膜は６０Å±６Åの厚さに蒸着し、上部酸化膜を４０Å±４Åの厚さに蒸着してＯＮＯ構造を取ることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記アモルフォスシリコン層は２０００Å±１０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記アモルフォスシリコン層は、エッチバック工程で、７００Åの厚さが残るようにエッチングすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第２ポリシリコン層は７００Å±７０Åの厚さに形成するが、まず、ドープトポリシリコンを６００Åの厚さに蒸着し、その上にアンドープトポリシリコンを１００Åの厚さに蒸着して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記トップポリシリコン層は５００Å±５０Åの厚さに形成するが、まず、ドープトポリシリコンを４００Åの厚さに蒸着し、その上にアンドープトポリシリコンを１００Åの厚さに蒸着して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記金属-シリサイド層は、タングステンシリサイドのような物質を１５００Å±１５０Åの厚さに蒸着して形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ素子の製造方法に係り、特にワードライン抵抗を改善させるだけでなく、誘電体膜及び周辺回路領域のゲート酸化膜の膜質を改善させることが可能なフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子は、セル領域と周辺回路領域とに大きく分けられる。また、周辺回路領域は高電圧トランジスタ領域と低電圧トランジスタ領域に分けられる。
【０００３】
半導体素子の高集積化に伴って単位素子の占有面積が狭くなり、素子の縮小が不可避である。これにより、ワードラインの如く配線の抵抗増加が素子の高集積化に問題となっており、素子の縮小にも拘わらずその性能を向上させるためには、ＯＮＯ(Oxide-Nitride-Oxide)構造の誘電体膜またはその他の素子に適用される絶縁膜などの膜質も良好に形成しなければならない。特に、スタックゲートフラッシュＥＥＰＲＯＭ(stack gate flash EEPROM)のセルゲートにおいて、ワードラインの抵抗を減らすためにタングステン-シリサイド（ＷＳｉｘ）のような金属-シリサイドを採用している。
【０００４】
図１の（ａ）〜図１の（ｄ）は従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【０００５】
図１の（ａ）を参照すると、セル領域及び周辺回路領域（高電圧トランジスタ領域及び低電圧トランジスタ領域）が定義された半導体基板１１に素子分離膜１２を形成する。素子分離膜１２が形成された半導体基板１１の全体面に、トンネル酸化膜１３及び第１ポリシリコン層１４を順次形成する。セル領域の素子分離膜１２が開放された第１フォトレジストパターン（図示せず）を用いたエッチング工程で第１ポリシリコン層１４及びトンネル酸化膜１３を除去し、第１フォトレジストパターンを除去する。
【０００６】
前記トンネル酸化膜１３は８０Å±４Åの厚さに形成し、第１ポリシリコン層１４は６００Å±６０Åの厚さに形成する。
【０００７】
図１の（ｂ）を参照すると、パターニングされた第１ポリシリコン層１４を含んだ全体構造上に誘電体膜１５を形成し、セル領域の覆われた(close)第２フォトレジストパターン（図示せず）を用いたエッチング工程で周辺回路領域の誘電体膜１５及び第１ポリシリコン層１４を除去し、第２フォトレジストパターンを除去する。
【０００８】
前記誘電体膜１５は下部酸化膜を４０Å±４Åの厚さに蒸着し、窒化膜を６０Å±６Åの厚さに蒸着し、上部酸化膜を４０Å±４Åの厚さに蒸着してＯＮＯ構造で形成する。
【０００９】
図１の（ｃ）を参照すると、高電圧トランジスタのゲート酸化工程、低電圧トランジスタ領域の開放された第３フォトレジストパターン（図示せず）形成工程、酸化物除去ウェットエッチング工程、第３フォトレジストパターン除去工程及び低電圧トランジスタのゲート酸化工程を順次実施し、高電圧トランジスタ領域及び低電圧トランジスタ領域のそれぞれにゲート酸化膜（１６ａ及び１６ｂ）を形成する。ゲート酸化膜（１６ａ及び１６ｂ）の形成された全体構造上に第２ポリシリコン層１７を形成する。
【００１０】
前記高電圧ゲート酸化膜１６ａは１２５Å±６Åの厚さに形成し、低電圧ゲート酸化膜１６ｂは５５Å±３Åの厚さに形成する。第２ポリシリコン層１７は７００Å±７０Åの厚さに形成するが、まず、ドープトポリシリコンを約６００Åの厚さに蒸着し、その上にアンドープトポリシリコンを約１００Åの厚さに蒸着して形成する。
【００１１】
図１の（ｄ）を参照すると、第２ポリシリコン層１７上に金属-シリサイド層１８を形成し、金属-シリサイド層１８上にハードマスク層１９を形成する。以後の工程は一般的な工程によって行われる。
【００１２】
前記金属-シリサイド層１８は、タングステンシリサイドのような物質を１５００Å±１５０Åの厚さに蒸着して形成する。ハードマスク層１９は以後に実施されるエッチング工程などのような工程からゲートを保護するための役割をし、ＰＥ-ＴＥＯＳ膜、ＰＥ窒化膜及びＡＲＣ窒酸化膜を順次蒸着して形成する。この際、ＰＥ-ＴＥＯＳ膜は３００Å±３０Åの厚さに、ＰＥ-窒化膜は２０００Å±２００Åの厚さに、ＡＲＣ窒酸化膜は１２００Å±１２０Åの厚さに蒸着する。
【００１３】
添付図を基づいて説明した従来のフラッシュメモリ素子は、０.１８μｍテクノロジのスタックゲートフラッシュＥＥＰＲＯＭを例として説明した。従って、数値限定は０.１８μｍテクノロジに準じて設定したものである。
【００１４】
上述した従来の製造方法でフラッシュメモリ素子を製造する場合、次のような問題が生ずる。
【００１５】
第１に、第１フォトレジストパターンをエッチングマスクとしてエッチングされる第１ポリシリコン層１４は、セル領域の素子分離膜１２の部分のみ開放されるため、この部分でトポロジー(topology)差異が発生し、図１ｄに示すように、第２ポリシリコン層１７と共に、ワードラインの金属-シリサイド層１８にシーム(seam)１００が発生する。後続の熱工程によってシーム１００はさらに大きく広げられ、これによりワードラインの抵抗は大幅増加する。このようなワードライン抵抗の増加は素子の速度を低下させる主要原因になる。通常、ＥＤＲターゲット(Electrical Design Rule Target)は、ワードラインの面抵抗が７.６Ωであるのに比べ、前記のようにシーム１００の発生したワードラインにおける面抵抗は４５Ω以上である。
【００１６】
第２に、ＯＮＯ構造のような誘電体膜１５を形成した後、第２フォトレジストパターンを用いたエッチング工程で周辺回路領域の誘電体膜１５及び第１ポリシリコン層１４を除去し、第２フォトレジストパターンを除去するが、第２フォトレジストパターン除去工程の際、誘電体膜１５の表面に約５Å程度損失(loss)が発生するだけでなく、第２フォトレジストパターンの除去時に適用されるプラズマによって誘電体膜１５の膜質が変形され、これにより絶縁物質としての質を低下させ、結果としてフラッシュメモリ素子で最も重要な情報を記憶する能力を低下させる。
【００１７】
第３に、周辺回路領域にゲート酸化膜（１６ａ及び１６ｂ）形成工程の際にゲート酸化膜（１６ａ及び１６ｂ）の膜質を向上させるためには、前洗浄(pre-cleaning)工程を行っているが、この場合、ＯＮＯ構造のような誘電体膜１５の損失をもたらして誘電体膜１５の膜質低下を招き、一方、誘電体膜１５の膜質低下を防止するために前洗浄工程を実施しない場合には、ゲート酸化膜１６ａ及び１６ｂの膜質が低下するという問題がある。
【００１８】
【発明が解決しようとする課題】
従って、本発明の目的は、ワードライン抵抗を改善させるだけでなく、誘電体膜及び周辺回路領域のゲート酸化膜の膜質を改善させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の実施例に係るフラッシュメモリ素子の製造方法は、セル領域及び周辺回路領域の定義された半導体基板に、素子分離膜を形成する段階と、前記半導体基板の全体面にトンネル酸化膜及び第１ポリシリコン層を順次形成する段階と、前記セル領域の前記素子分離膜が露出するように、前記第１ポリシリコン層及び前記トンネル酸化膜を除去する段階と、前記第１ポリシリコン層を含んだ全体構造上に誘電体膜を形成する段階と、前記誘電体膜を含んだ全体構造上にアンドープトシリコンを用いてアモルフォスシリコン層を形成する段階と、前記アモルフォスシリコン層を前記誘電体膜が露出しない時までエッチングする段階と、前記周辺回路領域の前記アモルフォスシリコン層、前記誘電体膜及び前記第１ポリシリコン層を除去する段階と、前記周辺回路領域にゲート酸化膜を形成する段階と、前記ゲート酸化膜を含んだ全体構造上に第２ポリシリコン層を形成する段階と、前記セル領域の第２ポリシリコン層を除去し、前記セル領域には前記アモルフォスシリコン層が、前記周辺回路領域には前記第２ポリシリコン層を露出させる段階と、前記露出したアモルフォスシリコン層及び前記露出した第２ポリシリコン層を含んだ全体構造上にトップポリシリコン層を形成する段階と、前記トップポリシリコン層上に金属-シリサイド層を形成する段階とを含んでなることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明を添付図に基づいて詳細に説明する。
【００２１】
図２ａ〜図２ｃ及び図３ａ〜図３ｃは本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００２２】
図２ａを参照すると、セル領域及び周辺回路領域（高電圧トランジスタ領域及び低電圧トランジスタ領域）の定義された半導体基板２１に素子分離膜２２を形成する。素子分離膜２２が形成された半導体基板２１の全体面に、トンネル酸化膜２３及び第１ポリシリコン層２４を順次形成する。セル領域の素子分離膜２２が開放された第１フォトレジストパターン（図示せず）を用いたエッチング工程で第１ポリシリコン層２４及びトンネル酸化膜２３を除去し、第１フォトレジストパターンを除去する。
【００２３】
前記トンネル酸化膜２３は８０Å±４Åの厚さに形成し、第１ポリシリコン層１４は６００Å±６０Åの厚さに形成する。
【００２４】
図２ｂを参照すると、パターニングされた第１ポリシリコン層２４を含んだ全体構造上に誘電体膜２５を形成する。誘電体膜２５を含んだ全体構造上にアモルフォスシリコン層３１を形成する。
【００２５】
前記誘電体膜２５は、下部酸化膜を４０Å±４Åの厚さに蒸着し、窒化膜を６０Å±６Åの厚さに蒸着し、上部酸化膜を４０Å±４Åの厚さに蒸着してＯＮＯ構造を取る。アモルフォスシリコン層３１はアンドープトシリコンを用いて２０００Å±１０００Åの厚さに厚く蒸着して、セル領域の素子分離膜２２に対応する第１ポリシリコン層２４の開放された部分を完全に埋め込む。
【００２６】
図２ｃを参照すると、アモルフォスシリコン層３１を、エッチバック工程で誘電体膜２５が露出されない状態まで除去する。セル領域の覆われた(close)第２フォトレジストパターン（図示せず）を用いたエッチング工程で周辺回路領域のアモルフォスシリコン層３１、誘電体膜２５及び第１ポリシリコン層２４を除去し、第２フォトレジストパターンを除去する。前記エッチバック工程はアモルフォスシリコン層３１が厚さ約７００Å程度残るように行う。
【００２７】
続けて図３ａを参照すると、高電圧トランジスタのゲート酸化工程、低電圧トランジスタ領域の開放された第３フォトレジストパターン（図示せず）形成の工程、酸化物除去ウェットエッチング工程、第３フォトレジストパターンの除去工程及び低電圧トランジスタのゲート酸化工程を順次実施し、高電圧トランジスタ領域及び低電圧トランジスタ領域のそれぞれにゲート酸化膜（２６ａ及び２６ｂ）を形成するが、この際、セル領域のアモルフォスシリコン層３１の表面にも酸化膜３２が形成される。酸化膜３２及びゲート酸化膜（２６ａ及び２６ｂ）が形成された全体構造上に第２ポリシリコン層２７を形成する。
【００２８】
前記高電圧ゲート酸化膜２６ａは１２５Å±６Åの厚さに形成し、前記低電圧ゲート酸化膜２６ｂは５５Å±３Åの厚さに形成する。第２ポリシリコン層２７は７００Å±７０Åの厚さに形成するが、まず、ドープトポリシリコンを約６００Åの厚さに蒸着し、その上にアンドープトポリシリコンを約１００Åの厚さに蒸着して形成する。
【００２９】
図３ｂを参照すると、セル領域の開放された第４フォトレジストパターン（図示せず）を用いたエッチング工程でセル領域の第２ポリシリコン層２７及び酸化膜３２を除去し、第４フォトレジストパターンを除去する。酸化膜３２の除去された全体構造上にトップポリシリコン層３３を形成する。
【００３０】
前記トップポリシリコン層３３は５００Å±５０Åの厚さに形成するが、まず、ドープトポリシリコンを約４００Åの厚さに蒸着し、その上にアンドープトポリシリコンを約１００Åの厚さに蒸着して形成する。
【００３１】
図３ｃを参照すると、トップポリシリコン層３３上に金属-シリサイド層２８を形成し、金属-シリサイド層２８上にハードマスク層２９を形成する。以後の工程は一般的な工程によって行われる。
【００３２】
前記金属-シリサイド層２８は、タングステンシリサイドのような物質を１５００Å±１５０Åの厚さに蒸着して形成する。ハードマスク層２９は以後に実施されるエッチング工程などのような工程からゲートを保護するための役割をし、ＰＥ-ＴＥＯＳ膜、ＰＥ-窒化膜及びＡＲＣ窒酸化膜を順次蒸着して形成する。この際、ＰＥ-ＴＥＯＳ膜は３００Å±３０Åの厚さに、ＰＥ-窒化膜は２０００Å±２００Åの厚さに、ＡＲＣ窒酸化膜は１２００Å±１２０Åの厚さに蒸着する。
【００３３】
添付図を参照して説明した従来のフラッシュメモリ素子は、０.１８μｍテクノロジのスタックゲートフラッシュＥＥＰＲＯＭを例として説明した。従って、数値限定は０.１８μｍテクノロジに準じて設定したものである。
【００３４】
上述した本発明の実施例に係る製造方法でフラッシュメモリ素子を製造する場合、従来の問題点を解決することが出来る。
【００３５】
第１に、誘電体膜２５を形成した後、アモルフォスシリコン層３１を形成する。ドープトシリコンを使用する場合、後続の洗浄(cleaning)でウォータマーク(watermark)という欠陥が発生し、後続のゲートエッチング工程でポリが完全除去されないという欠陥を発生させる虞があるので、アモルフォスシリコン層３１はアンドープトシリコンを用いて形成する。また、アモルフォスシリコン層３１をアンドープトシリコンを用いて形成するので、ポリグレインサイズ(poly grain size)を小さくし、ポリエッチバック工程以後にピンホール(pin hole)の発生確率を減少させることができる。このようなアモルフォスシリコン層３１を用いることにより、第１ポリシリコン層２４のトポロジー差異をなくして従来のようなシームの発生を防止することができる。従って、ＥＤＲターゲットは、面抵抗が７.６Ωのワード抵抗を得ることができる。
【００３６】
第２に、アモルフォスシリコン層３１のエッチバック工程を行うが、これはセル領域の第１ポリシリコン層２４が除去された領域との段差を減らし、緩やかなトポロジーを形成して後続の金属-シリサイド層２８の蒸着以後にシームをなくす役割をする。この際、エッチバックは誘電体膜２５が露出されない時点まで実施する。もしそれ以上エッチバック工程を行うと、ゲートにストレスを与えて誘電体膜２５から電荷損失(charge loss)が発生する。
【００３７】
第３に、周辺回路にゲート酸化膜（２６ａ及び２６ｂ）を形成する工程の際、セル領域はアモルフォスシリコン層３１で覆われているため、ゲート酸化膜２６ａ及び２６ｂの膜質を向上させるための前洗浄(Pre-cleaning)工程を行っても、ＯＮＯ構造のような誘電体膜２５の損失を防止することができ、誘電体膜１５の膜質だけでなく、ゲート酸化膜２６ａ及び２６ｂの膜質を同時に向上させることができる。
【００３８】
第４に、トップポリシリコン層３３はセル領域のゲートと周辺回路領域のゲートとを連結するための相互接続層(interconnection layer)として使用することができる。
【００３９】
第５に、第２ポリシリコン層２７及びトップポリシリコン層３３をドープトポリシリコン蒸着及びアンドープトポリシリコン蒸着で形成するので、これはウォータマーク欠陥の発生を抑えることができる。
【００４０】
【発明の効果】
上述したように、本発明は、ワードライン抵抗を改善させるだけでなく、誘電体膜及び周辺回路領域のゲート酸化膜の膜質を改善させるので、製品の速度を向上させることができ、素子の性能を向上させることができる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｄ）は従来のフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】図３（ａ）〜（ｃ）は図２（ａ）〜（ｃ）に連続し、本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
１１、２１  半導体基板
１２、２２  素子分離膜
１３、２３  トンネル酸化膜
１４、２４  第１ポリシリコン層
１５、２５  誘電体膜
１６ａ、２６ａ  高電圧ゲート酸化膜
１６ｂ、２６ｂ  低電圧ゲート酸化膜
１７、２７  第２ポリシリコン層
１８、２８  メタル-シリサイド層
１９、２９  ハードマスク層
３１  アモルフォスシリコン層
３２  酸化膜
３３  トップポリシリコン層
１００  シーム(seam)
【図１】
0003930733.tif 000002
【図２】
0003930733.tif 000003
【図３】
0003930733.tif 000004