(57)【特許請求の範囲】
【請求項１】
回路化されたコア構造体の第１の面及び第２の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体の上記第１の面に、キャリア層と第１の誘電体層を含む複合物を積層形成することで、上記コア構造体の上記第１の面に第１の誘電体層を堆積する工程と、
上記コア構造体の上記第２の面に第２の誘電体層を堆積する工程と、
上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程と、
を有し、上記誘電体層材料を除去する前に、上記第１の誘電体層に第１の保護層が及び上記第２の誘電体層に第２の保護層がそれぞれ堆積され、
上記第１の複数の導電性ポストの上記遠端部の上記誘電体層材料は、上記第１の保護層及び上記第２の保護層を通して除去される多層回路構造体を製作する方法。
【請求項２】
上記第２の複数の導電性ポストを形成する前に、
上記第１の誘電体層及び上記第２の誘電体層の上に、それぞれ、複数の導電性パッドを含む第１の回路パターン及び第２の回路パターンを形成する工程を更に有し、
上記導電性パッドは、上記第１の複数の導電性ポストと上記第２の複数の導電性ポストの間に設けられる請求項１記載の方法。
【請求項３】
回路化されたコア構造体の一方の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体に、キャリア層と誘電体層を含む複合物を積層形成することで、上記コア構造体に誘電体層を積層する工程と、
上記誘電体層に保護層を堆積する工程と、
上記保護層を通して、上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程とを有する多層回路構造体を製作する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層回路構造体を製作する方法に関する。
【０００２】
【従来の技術】
多層回路構造体は、２個以上のコンピュータチップのような二つ以上の電気デバイスを電気的に連結するため使用され得る。多層回路構造体は、典型的に、１層以上の誘電体層によって分離された多数の導電性層を含む。誘電体層のアパーチャに堆積されたビア構造体は、電気信号が一方の導電性層から別の導電性層に伝達され得るように導電性路をなす。連続した誘電体層における多数のビア構造体は、多層回路構造体の内部領域から外部領域への導電性路を形成するため使用され得る。
【０００３】
連続した誘電体層におけるビア構造体は、多層回路構造体内でジグザグ状に配置することができる。たとえば、図１に示されるように、複数のジグザグ状に配置されたスタガービア構造体１１は、相互に電気的に連結する。ビア構造体１１によって形成されたジグザグ状のスタガー導電性路は、コア構造体１２と、多層回路構造体１０の外面を導通させる。図１に示された各ビア構造体１１は、誘電体層内のアパーチャ壁上に導電性被覆物の形をなす。
【０００４】
【発明が解決しようとする課題】
しかしながら、ビア構造体をジグザグに配列することは、多層回路構造体内の貴重な面積を使い、信号の走行長を増加させる。そのため、多層回路構造体における回路密度は減少する。さらに、図１に示されるタイプのビア構造体の金属被覆物は薄い。被覆物が十分に厚くない場合、或いは、均一ではない場合、開回路が形成される。
【０００５】
本発明は、費用効果の優れた態様で、高信頼性かつ高密度の多層回路構造体を製造する方法の提供を目的とする。
【０００６】
【課題を解決するための手段】
本発明は、スタックビア構造体を有する多層回路構造体、特に、高密度多層回路構造体を製作する方法である。ビア構造体は、好ましくは、スタック導電性ポストである。
【０００７】
請求項１に係る発明は多層回路構造体を製作する方法である。本発明の方法は、
回路化されたコア構造体の第１の面及び第２の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体の上記第１の面に第１の誘電体層を堆積する工程と、
上記コア構造体の上記第２の面に第２の誘電体層を堆積する工程と、
上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程とを有する。
【０００８】
請求項５に係る発明は、
回路化されたコア構造体の一方の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体に誘電体層を積層する工程と、
上記誘電体層に保護層を堆積する工程と、
上記保護層を通して、上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程とを有する。
【０００９】
【発明の実施の形態】
以下、添付図面を参照して、本発明の種々の実施例を詳細に説明する。添付図面は、例示のために使用され、本発明を制限するために使用されるものではない。
【００１０】
本発明の実施例は、多層回路構造体を製作する方法についての実施例である。好ましい実施例では、多層回路構造体を製作する方法は、回路化されたコア構造体の第１の面及び第２の面に、第１の複数の導電性ポストを形成する工程を有する。各導電性ポストは、コア構造体の近くにある近端部及びコア構造体から離れている遠端部を有する。導電性ポストが形成された後、第１の誘電体層がコア構造体の第１の面に堆積され、第２の誘電体層がコア構造体の第２の面に堆積される。第１の複数の導電性ポストの遠端部に堆積した誘電体層材料は、次に、除去される。導電性ポストの遠端部から誘電体層材料が除去された後、回路パターンが誘電体層に形成される。形成された回路パターンは、洗浄されたポストの遠端部上に堆積された導電性パッドを含む。続いて、第２の複数の導電性ポストが遠端部上の導電性パッドに形成される。引き続き形成される導電性ポスト（たとえば、第３の複数の導電性ポスト、第４の複数の導電性ポスト）と導電性パッドは、誘電体層を通る複数の略縦型（たとえば、コア構造体の向きに略垂直方向）の導電性通路を形成するため、第２の複数の導電性ポスト上に積層され得る。略縦型の導電性通路によって、スタガービア構造体を有する類似した多層回路構造体よりも占有空間が小さい多層回路構造体が得られる。
【００１１】
本発明の実施例において、多層回路構造体は、迅速かつ効率的に製作される。たとえば、好ましい実施例では、誘電体層と、導電性ポストと、導電性パッドを含む導電性パターンは、多層回路基板原料（たとえば、コア構造体）の（反対側の）両面に同時に形成若しくは堆積される。たとえば、本発明の実施例において、導電性パッドは、コア構造体の両面上の導電性領域に同時に電解めっきされえる。さらに、好ましい実施例において、導電性ポストが積み重ねられた多層回路構造体は、フォトリソグラフや電解めっきのような比較的低価格のプロセスを用いて製作される。レーザドリリングのような非常にコストの高い技術は、本発明の好ましい実施例では必要とされない。したがって、高い回路密度を有する高密度多層回路構造体は、効率的かつ優れた費用効果率で製作され得る。
【００１２】
多層回路構造内の導電性ポスト及び導電性パターンは、好ましくは、加法的プロセスによって行われる。加法的プロセスは減法的プロセスよりも有利である。たとえば、減法的プロセスは、導電性パターンを形成するため、連続した金属層から金属を除去するため腐食液を使用する。腐食液は線を切り取るので、食刻されたパターン内の線の不均一性を制御することは難しい。したがって、減法的プロセスを用いて配線パターンを形成することは困難である。これに対して、加法的プロセスの場合、導電性パターンの解像度は、導電性パターンを形成するため使用されるフォトレジストの解像度だけによって制限される。そのため、加法的プロセスを用いて、精細な線と高稠密回路パターンを製造することが可能である。たとえば、回路配線の幅は、２５ミクロン以下に、ピッチは約５０ミクロン以下に抑えられえる。さらに、減法的プロセスの場合、金属層は食刻された後、水洗される。エッチングプロセス及び水洗プロセスは、多量の湿式化学薬品と水を消費し、多量の廃棄物（たとえば、金属廃棄物）を生ずる。しかし、典型的な加法的プロセスで使用されるエッチング工程の数は削減されるので、典型的な加法的プロセスによって生ずる廃棄物は典型的な減法的プロセスの場合よりも減少する。
【００１３】
以下、添付図面を参照して本発明の実施例を説明する。図２には、回路化されたコア構造体２２が示されている。コア構造体２２の上には、複数の導電性ポストが形成されている。コア構造体２２は、第１の面２２（ａ）及び第２の面２２（ｂ）を有し、フレキシブルでも剛性でも構わない。第１の面２２（ａ）及び第２の面２２（ｂ）には、それぞれ、第１の複数の導電性領域２４（ａ）及び第２の複数の導電性領域２４（ｂ）がある。第１の導電性領域２４（ａ）及び第２の導電性領域２４（ｂ）は、たとえば、線、パッド、或いは、ビア構造体の端部を含む。また、第１の導電性領域２４（ａ）及び第２の導電性領域２４（ｂ）は、たとえば、銅のような任意の導電性材料から作られ、たとえば、約５０ミクロン未満、好ましくは、約１８ミクロン乃至約３６ミクロンのような任意の厚さを有する。コア構造体２２は、導電性領域２４（ａ）及び２４（ｂ）が外面に設けられる他に、２層以上の誘電体層と、１層以上の導電性層（図示しない）が構造体の内部に埋め込まれる。
【００１４】
コア構造体２２は、一つ以上のビア構造体２３を含みうる。ビア構造体は、コア構造体２２の第１の面２２（ａ）上の導電性領域２４（ａ）と、第２の面２２（ｂ）上の導電性領域２４（ｂ）をつなぐ。ビア構造体は、固体導電性ポストでもよいが、導電性材料若しくは非導電性材料が充填されためっきスルーホール(PTH)でもよい。たとえば、PTHは、エポキシベースポリマーのような重合性材料で充填され、導電性材料は埋め込まれても、埋め込まれなくてもよい。別の例において、PTHは、銀充填導電性ペーストのような導電性ペーストで充填される。PTHを材料で充填することにより、PTHに残存する可能性のある空気が除かれる。閉じ込められた空気は一部の場合に信頼性の問題を生じるので、最終的な多層回路構造体に残留する可能性のあるエアーポケットを取り除くことが望ましい。
【００１５】
典型的なPTH充填プロセスの場合、アパーチャが剛性絶縁基板に形成される。PTHを形成するため、金属がアパーチャ壁に電気めっきされる。PTHの形成後、導電性若しくは非導電性フィラー材が、たとえば、ステンシル処理を用いてPTH内に堆積される。フィラー材が硬化性である場合、フィラー材はPTH内で硬化させられる。硬化の前若しくは後に、コア構造体の第１の面及び第２の面上の余分なフィラー材は取り除かれる。
【００１６】
好ましい実施例の場合、コア構造体の製作後、第１の複数のポストが回路化されたコア構造体の第１の面及び第２の面の両面に形成される。各導電性ポストは，コア構造体に近い方の近端部と、コア構造体から遠い方にある遠端部とを有する。導電性ポストは、好ましくは、固体であり、及び／又は、実質的に組成が一様である（たとえば、全てが金属）。ポストは、適当な導電性材料を含み得る。適当な導電性材料には、銅、銀、金、ニッケル、パラジウム及びアルミニウムのような金属又は金属合金が含まれる。好ましい導電性材料は銅である。
【００１７】
導電性ポストは、たとえば、約１０ミクロン乃至約１５０ミクロン、好ましくは、約２５ミクロン乃至約７５ミクロンの範囲の径を含む適当な径を有する。さらに、各ポストは略円形の半径方向断面を有する。
【００１８】
導電性ポスト（たとえば、第１の複数の導電性ポスト）は、適当なプロセスを用いて形成される。たとえば、無電解めっき又は電気めっきプロセスのようなめっきプロセスは、導電性パッドを製作するため使用される。
【００１９】
導電性パッドは、好ましくは、電気めっきによって形成される。図３を参照するに、シード層２５（ａ）及び２５（ｂ）は、引き続き形成される導電性ポストのめっきの開始を助けるため使用される。好ましくは、シード層２５（ａ）及び２５（ｂ）は、同時に成膜されるが、一部の例では、順番に成膜される。スパッタリング及び無電解めっきを含む適当なプロセスがこのシード層を成膜するため使用される。無電解めっきは、一般的にスパッタリングよりも低コストであるため好ましいプロセスである。成膜される方法とは無関係に、シード層２５（ａ）及び２５（ｂ）は、約３ミクロン未満の厚さを有する。好ましくは、シード層の厚さは、約０．１乃至１．０ミクロンであり、より好ましくは、約０．３乃至約０．６ミクロンである。
【００２０】
シード層を成膜する前に、コア構造体の第１の面及び第２の面は調整される。たとえば、コアの面に対するシード層の粘着性を高めるため、コア構造体の表面は粗くされる。粗面化は、過マンガン酸エッチプロセスのようなエッチプロセスを含む適当なプロセスを用いて行われる。シード層を成膜する前にコア構造体の表面を粗くすることにより、シード層はコア構造体の表面に非常に粘着しやすくなる。
【００２１】
シード層の成膜後、フォトレジスト層をシード層上に堆積させてもよい。フォトレジスト層は、コア構造体の第１の面及び第２の面に堆積される前には、膜若しくは液体の形をなす。適当な乾燥膜フォトレジストの一例は、E.I. du Pont de Nemours社から入手可能なRistonTM  9000である。適当な液体フォトレジストの一例は、Clariant社から入手可能なAZ4620である。フォトレジスト層は、ポジ又はネガのどちらでもよく、コア構造体の第１の面と第２の面に同時若しくは順番に堆積される。
【００２２】
フォトレジスト層は、ローラーコーティング、スピンコーティング、カーテンコーティング、スクリーン印刷、スロットコーティング、スプレーコーティング、及び、ドクターブレードコーティングを含む適当なプロセスによって堆積される。予め形成されたフォトレジスト層は積層形成により堆積される。好ましくは、フォトレジスト層は、積層形成によって堆積される。たとえば、一部の実施例では、両面高温ロールラミネータが、コア構造体の両面に予め形成された層を同時に積層形成するため使用される。
【００２３】
フォトレジスト層の成膜後、フォトレジストパターンが通常のフォトリソグラフ技術を用いて形成される。たとえば、堆積されたフォトレジスト層は放射線のパターンで照射される。照射されたフォトレジスト層は、パターン形成フォトレジスト層を製作するため現像される。たとえば、図４を参照するに、コア構造体２２の両面上のフォトレジスト層が現像された後、現像後のフォトレジスト層３１（ａ）及び３１（ｂ）は、複数のアパーチャ３２（ａ）及び３２（ｂ）が、コア構造体２２の反対側の面上の一つ以上の導電性領域２４（ａ）及び２４（ｂ）の上に配設される。パターン形成フォトレジスト層は、導電性材料を所定のエリアに選択的に堆積するためマスクとして使用される。電気めっき又は無電解めっきのような堆積プロセスは、パターン形成されたフォトレジスト層で覆われていない領域に導電性材料を堆積させるため使用される。
【００２４】
図４及び５を参照するに、第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）は、フォトレジスト層３１（ａ）及び３１（ｂ）のアパーチャ３２（ａ）及び３２（ｂ）内部と、フォトレジスト層３１（ａ）及び３１（ｂ）を通過して露出された導電性領域２４（ａ）及び２４（ｂ）上に形成される。本例において、第１の複数の導電性ポストは、コア構造体２２の第１の面上の導電性ポスト３４（ａ）と、コア構造体２２の第２の面上の導電性ポスト３４（ｂ）とを含む。第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）は、好ましくは、コア構造体の両面に同時に形成される。たとえば、図４に示された構造体は、電気めっき槽に置かれる。電気めっき槽中で、導電性材料は、第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）を形成するため、導電性領域２４（ａ）及び２４（ｂ）からアパーチャ３２（ａ）及び３２（ｂ）の開放端部をめっきする。
【００２５】
シード層の用法は本実施例に関して詳細に説明されているが、他の実施例ではシード層を使用する必要が無い。たとえば、フォトレジスト層３１（ａ）及び３１（ｂ）を通して露出した導電性領域２４（ａ）及び２４（ｂ）は、シード層の堆積を要することなく、フォトレジスト層３１（ａ）及び３１（ｂ）のアパーチャ３２（ａ）及び３２（ｂ）内でポストを直接めっきするため好適である。
【００２６】
第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）が形成された後、導電性ポスト３４（ａ）及び３４（ｂ）を形成するため使用されたフォトレジスト層３１（ａ）及び３１（ｂ）は、コア構造体２２から取り除かれる（たとえば、剥離される）。図６に示されるように、フォトレジスト層３１（ａ）及び３１（ｂ）が取り除かれた後、第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）は、コア構造体２２上に堆積され、コア構造体２２の表面から突出する。
【００２７】
フォトレジスト層３１（ａ）及び３１（ｂ）が除去された後、シード層２５（ａ）及び２５（ｂ）は、存在しているならば，取り除かれる。好ましくは、シード層は、フラッシュエッチングプロセスで食刻される。典型的なフラッシュエッチングプロセスの場合、シード層は、短時間で食刻され得る。フラッシュエッチング後、シード層は誘電体層の表面から完全に除去され、形成された導電性ポスト３４（ａ）及び３４（ｂ）の僅かな部分だけが取り除かれる。
【００２８】
第１の複数の導電性ポストがコア構造体に形成された後、誘電体層は、ポリマー材料を含有する適当な材料を含む。誘電体層材料の一例には、ポリイミド、エポキシ機能性材料、及び、ＢＴ樹脂が含まれる。さらに、誘電体層は、選択的に、フィラーを含有する。好ましいフィラーは、シリカ若しくはアルミナ粒子のような粒子を含むが、切り刻まれた繊維、編みこまれた繊維、或いは、編みこまれていない繊維を含む場合もある。好ましくは、誘電体層は、誘電体層は、前もって形成された層の形をなす。前もって形成された誘電体層の例には、Ajinomoto社から入手可能なABF-SH9フィルム、Mitsubishi Gas and Chemical社から入手可能なBT346が含まれる。さらに、誘電体層は、好ましくは、光で像形成されない。光像形成できない誘電体材料は、典型的に、光−像形成可能な誘電体層よりも高いガラス遷移温度（Tｇ）と、低い水分吸収率を有する。したがって、光−像形成できない誘電体層を有する多層回路構造は、光−像形成可能な誘電体層よりも一般的に高い信頼性がある。
【００２９】
堆積した誘電体層は、約７５ミクロン以下、好ましくは，約２５ミクロン乃至約５０ミクロンの厚さを含む適当な厚さを有する。コア構造体上の個々の誘電体層は、同一若しくは異なる厚さを有する。好ましくは、個々の誘電体層は、ポストの高さと、上にポストが設けられたパッドの高さとを組み合わせた厚さ以下の暑さを有する。たとえば、誘電体層の厚さは、導電性ポストと、上に導電性ポストが設けられた導電性パッドを組み合わせた高さよりも約２％乃至８％だけ薄い（たとえば、５％未満）。
【００３０】
誘電体層は、コア構造体の反対側の両面に順次、若しくは、同時に堆積される。たとえば、第１の誘電体層は、液体誘電体材料を第１の面に堆積させることによってコア構造体の第１の面に堆積される。堆積された液体は、堆積層を固めるためにソフトベーク処理され、選択的に硬化される。第１の誘電体が堆積された後、第２の誘電体層が、第１の誘電体層と同じ若しくは異なる方法でコア構造体の第２の面に堆積される。
【００３１】
誘電体層は、スピンコーティング、スクリーン印刷、スロットコーティング、ドクターブレードコーティング、カーテンコーティングなどの適当なプロセスを用いて堆積される。これらのプロセスは、液体誘電体層を堆積させるため使用される。積層形成は、予め形成された誘電体層を堆積させるため使用される。これらの誘電体層は、化学気相堆積法(CVD)のような気相堆積プロセスを用いて堆積される。
【００３２】
好ましくは，第１及び第２の誘電体層は、それぞれ、コア構造体の第１及び第2の面に積層形成される。このような実施例の場合、誘電体層は、コア構造体に堆積される前に予め形成される。予め形成された誘電体層をコア構造体に堆積させることによって、誘電体層の厚さは、コア構造体上に存在する場合に、実質的に均一である。また、予め形成された誘電体層をコア構造体に積層形成することにより、コア構造体の両側の誘電体層は同時に堆積させることができ、その結果として，非常に効率的な処理が実現される。
【００３３】
好ましくは、予め形成された誘電体層は、コア構造体に積層形成される前に、キャリア層に堆積される。キャリア層は、ポリエチレン  テレフタレートのような適当なポリマー材料を含有する。予め形成された誘電体層及びキャリア層は、複合物を形成する。好適な複合物は、Ajinomoto社から入手可能である（たとえば、ABF-SH9）。図７を参照するに、キャリア層４２（ａ）及び４２（ｂ）と、誘電体層４１（ａ）及び４１（ｂ）とを含む複合物４０（ａ）及び４０（ｂ）がコア構造体２２の第１の面及び第２の面に積層形成される。複合物４０（ａ）及び４０（ｂ）は、キャリア層４２（ａ）及び４２（ｂ）が誘電体層４１（ａ）及び４１（ｂ）の外面に堆積されるようにコア構造体２２に積層形成される。複合物４０（ａ）、４０（ｂ）は、好ましくは、フレキシブルであり、コア構造体２２に同時若しくは準じに積層形成される。
【００３４】
複合物は、適当な装置を用いてコア構造体に積層形成される。熱及び圧力は、積層形成される表面に倣うように誘電体層を軟化させるため誘電体層に加えられる。加熱温度及び／又は圧力は、誘電体層に使用される材料に応じて選択される。たとえば、熱ロールラミネータは、この種の複合物をコア構造体の両面に同時若しくは順次に積層形成するため使用される。一部の実施例において、熱ロールラミネータのロールは、約６０℃乃至約１２０℃（好ましくは、約８０℃乃至約９０℃）になり、ローラーは、毎分約１ｍ乃至２ｍの速度で動く。誘電体層若しくは複合物をコア構造体に積層形成するため真空ラミネータを使用してもよい。たとえば、熱を使用することによって、真空ラミネータは、数分間（たとえば、５分間以上）に亘って、真空付近（たとえば，１ａｔｍ未満）で動作し得る。或いは、複合物は、コア構造体の両面に載せられ、ラミネーションプレス（たとえば、液圧プレス）に入れられ、一体的に積層形成される。ラミネーションプレスは、約８０℃乃至約９０℃の温度と、約１乃至３ｋｇ／ｃｍ２の圧力で数分間（たとえば，約５分間以下）動作する。使用されるラミネーション装置の特殊性とは無関係に、積層形成後、誘電体層はコア構造体の反対側の両面に堆積され、キャリア層の間に挟み込まれる。
【００３５】
誘電体層４１（ａ）及び４１（ｂ）を堆積させた後、誘電体層４１（ａ）は選択的に硬化される。誘電体層は、適当な方法で硬化される。たとえば、電子ビーム、熱、及び／又は、U-V放射線が誘電体層を硬化させるため使用される。誘電体層は、ラミネーションプレスで硬化され、或いは、熱を使用してオーブンで硬化される。
【００３６】
リリース層は、硬化前及び／又は硬化中に（たとえば、ラミネーションプレス内で）硬化されない誘電体層上に選択的に堆積させられる。リリース層は、好ましくは、耐熱材料を含む。例示的なリリース層には、TeddlerTM紙（du Pontから購入可能）、ポリテトラフルオロエチレン（TeflonTM）のようなフルオロポリマー材料、又は、金属（たとえば、アルミニウム、銅）が含まれる。リリース層が銅箔である場合、銅箔の光沢面は、好ましくは、誘電体層と接触する。本実施例の場合に、上述のキャリア層（もし、使用されているならば）は、選択的に、キャリア層よりも高い融点を有するリリース層で置換してもよい。たとえば、キャリア層は、１５０℃未満の融点を有し、リリース層は約１５０℃以上の融点を有する。
【００３７】
図７乃至９を参照するに、キャリア層４２（ａ）及び４２（ｂ）は、第１及び第２の誘電体層４１（ａ）及び４２（ｂ）がコア構造体２２に積層形成された後、誘電体層から分離（剥離）される。次に、リリース層５１（ａ）及び５１（ｂ）は、第１及び第２の誘電体層４１（ａ）及び４１（ｂ）に積層形成される。熱、並びに、選択的に圧力は、誘電体層４１（ａ）及び４１（ｂ）を硬化させるため構造体に加えられる。たとえば、第１及び第２の誘電体層４１（ａ）及び４１（ｂ）は、約６０分以上に亘って、約１７０℃以上の温度で加熱され、約３．５乃至約２０ｋｇ／ｃｍ２で加圧される。加熱及び加圧はラミネーションプレス内で行ってもよい。硬化後、リリース層５１（ａ）及び５１（ｂ）は、硬化した誘電体層４１（ａ）及び４１（ｂ）から（たとえば、剥離によって）分離される。
【００３８】
好ましい実施例において、図７及び８を参照するに、コア構造体上の硬化されていない誘電体層は、リリース層を用いることなく硬化される。たとえば、キャリア層／誘電体層の複合物をコア構造体に積層形成した後、キャリア層は、誘電体層から取り除かれる。次に、コア構造体上の誘電体層は硬化される。
【００３９】
他の実施例において、誘電体層は、部分的に硬化され、硬化が終了する前に（たとえば、粗面化によって）調整される。たとえば、コア構造体及び誘電体層を含む原料構造体は、誘電体層を部分的に硬化させるため、オーブンに入れられ、約３０分以下に亘り約１５０℃でベーク処理される。次に、誘電体層の外面は粗面化される。たとえば、過マンガン酸エッチプロセスのようなエッチプロセスは、誘電体層の表面を粗面化するため使用される。粗面化後、回路パターンは誘電体層上に形成される。回路パターンは、第１の複数の導電性ポストの遠端部に設けられた導電性パッドを含む。誘電体層は、完全に硬化するまでベーク処理される。たとえば、誘電体層を完全に硬化させるため、誘電体層は、約６０乃至９０分以上に亘って、約１７０℃以上で付加的に加熱される。次に、第２の複数の導電性ポストが導電性パッド上に形成される。誘電体層の外面を粗面化することによって、次に堆積されるシード層又は導電性層は、誘電体層の表面に堅く粘着する。
【００４０】
誘電体層４１（ａ）及び４１（ｂ）がコア構造体２２上に成膜された後、導電性ポスト３４（ａ）及び３４（ｂ）の遠端部側にある誘電体層の材料は、ポスト端部を洗浄するため除去される。一部の実施例では、１層以上の誘電体層がコア構造体に堆積された後、残りの誘電体材料は、導電性ポストの遠端部に存在する。たとえば、コア構造体の導電性ポスト上にある誘電体層を積層形成し、硬化させた後、残りの誘電体材料はポスト端部に留まる。残りの誘電体材料は、典型的に１０ミクロン未満であり、屡々、約２乃至５ミクロンの厚さである。ポスト端部が洗浄された後、付加的な導電性ポストが、続いて、第１の導電性パッド及びポスト３４（ａ）及び３４（ｂ）に形成される。形成された導電性ポストは、１層以上の誘電体層を通る略縦型の電気通路を形成するため、積層され、電気的に連結される。
【００４１】
適当なプロセスが導電性ポストの遠端部から誘電体材料を取り除くため使用される。例示的な除去プロセスには、過マンガン酸エッチプロセス、プラズマエッチプロセスのようなエッチングプロセス、或いは、機械研磨のような研磨プロセスが含まれる。好ましい実施例において、機械研磨は誘電体層材料を取り除くため使用される。機械研磨は、振動バリ取り器のような研磨装置を用いて行われる。振動バリ取り器は、Ishii Hyokiから入手可能である。研磨装置には、SiC及びAl２O３バフ車のようなバフ素子が含まれる。典型的な動作中に、車の回転速度は毎分約２０００回転（ｒｐｍ）以上に達し、車の振動サイクルは毎分約４７０サイクル以上であり、車の振動ストロークは約５ｍｍ以上である。車の圧力は、約０．２５乃至２０ｋｇ／ｃｍ２の範囲でプリセットされた圧力によって自動的に制御される。他の実施例では、導電性ポストの遠端部上の誘電体材料が除去される。たとえば、レーザーが導電性ポストの遠端部から誘電体層材料を融除するため使用される。
【００４２】
オプション的に、保護層は、導電性ポスト上に堆積されない誘電体層領域を保護するため、誘電体材料除去プロセス中に使用される。図１０を参照するに、保護層６１（ａ）及び６１（ｂ）は、誘電体層４１（ａ）及び４１（ｂ）に堆積される。保護層６１（ａ）及び６１（ｂ）のアパーチャ６２（ａ）及び６２（ｂ）は、導電性ポスト３４（ａ）及び３４（ｂ）の遠端部に設けられる。導電性ポストの遠端部側の誘電体層材料は、保護層アパーチャを通して露出される。誘電体材料除去プロセス中に保護層を用いることによって、堆積した誘電体層は、ポストの端部に設けられていない領域で保護される。したがって、これらの実施例の場合に、望ましくない誘電体層材料は選択的に除去される。たとえば、ワイド・エリア・レーザーは、誘電体層上に設けられた保護層の外面を走査することができる。レーザーは、保護層のアパーチャを通して露出した誘電体層材料を融除する。使用される具体的な除去プロセスとは無関係に、導電性ポストの端部から誘電体材料を除去した後、保護層は誘電体層から除去される。たとえば、保護層はエッチング若しくは剥離によって除かれる。
【００４３】
保護層は、適当な方法で先に堆積された誘電体層の上に成膜若しくは形成される。たとえば、一実施例において、フォトレジストの層は、保護層を形成するため、堆積誘電体層上で堆積、照射、現像される。他の実施例の場合、アパーチャを含む保護層が予め形成され、次に、誘電体層まで積層形成されるので、ポストの遠端部（並びに、その上の誘電体層材料）は、アパーチャを通して到達できる。アパーチャが設けられた保護層は、上記のリリース層又はキャリア層と同じでもよく、上記のリリース層又はキャリア層から派生したものでもよく、或いは、別のものでもよい。
【００４４】
他の実施例において、保護層６１（ａ）及び６１（ｂ）のアパーチャは、誘電体層材料が導電性ポストの遠端部が導電性ポストの遠端部から除去されたときに形成される。たとえば、連続的な保護層は、コア構造体上で誘電体層に積層形成される。導電性ポストの遠端部側の誘電体層材料は、遠端部に設けられた保護層の部分と共に除去される。この場合、除去後に、ポストの遠端部の付加的な洗浄は不要であり、形成されたアパーチャ付きの保護層は、誘電体層から除去される。除去プロセスからの残留材料は、形成された保護層の外面に残り、保護層と共に除去され得る。たとえば、融除プロセスによって生じた粉塵は、保護層が誘電体層から剥離されるときに、保護層と共に除去される。
【００４５】
誘電体層が堆積された後、導電性パターンが誘電体層上に形成される。これは、第２の複数の導電性ポストが形成される前に行われる。導電性パターンは、好ましくは、電気めっきのような加法的プロセスによって形成される。たとえば、図１１及び１２を参照するに、キャリア層、リリース層、或いは、保護層が（使用された場合に）除去された後、シード層５５（ａ）及び５５（ｂ）が第１及び第２の誘電体層３１（ａ）及び３１（ｂ）の外面と、第１の複数の導電性ポスト３４（ａ）及び３４（ｂ）の遠端部の上に堆積させられる。シード層を堆積する前に、誘電体層の表面は、コア構造体２２に関して説明した方法と同じ方法、又は、異なる方法で調整（粗面化）される。次に、フォトレジスト層がシード層５５（ａ）及び５５（ｂ）の上に堆積され、照射され、パターン形成されたフォトレジスト層６１（ａ）及び６１（ｂ）を形成するため現像される。フォトレジスト層６１（ａ）及び６１（ｂ）は、上述のフォトレジスト層３１（ａ）及び３１（ｂ）と同じ特性若しくは異なる特性を有する。図１３に示されるように、パターン形成されたフォトレジスト層６１（ａ）及び６１（ｂ）は、シード層５５（ａ）及び５５（ｂ）に堆積される。
【００４６】
図１４を参照するに、導電性パターン５６（ａ）及び５６（ｂ）は、現像されたフォトレジスト層６１（ａ）及び６１（ｂ）によって覆われていないシード層の部分に（たとえば、電気めっきによって）形成される。導電性パターンは、好ましくは、導電性ポストと同じ材料により製作される。形成された導電性パターン５６（ａ）及び５６（ｂ）の厚さは、約５ミクロン乃至約３５ミクロンであり、好ましくは、約１０ミクロン乃至約２０ミクロンである。導電性パターン５６（ａ）及び５６（ｂ）が形成された後、フォトレジスト層６１（ａ）及び６１（ｂ）は、（たとえば、ストリッピングによって）誘電体層３１（ａ）及び３１（ｂ）の表面から除去される。
【００４７】
導電性パターンは、第１の導電性ポストの遠端部に設けられた多数のパッド３９（ａ）及び３９（ｂ）を含む。パッドは、一般的に、導電性ポストの径よりも大きい表面積を有する。典型的に、パッドは、個々に積層された導電性ポストの間に設けられ、積層された導電性ポストと接触する。
【００４８】
第２の複数の導電性ポスト、引き続く複数の導電性ポスト、誘電体層、及び、導電性パターンは、上述の工程を１回以上繰り返すことによって、図１５に示された構造体、或いは、引き続く多層回路構造体原料上に形成される。たとえば、第２の複数の導電性ポストを形成するため使用されるプロセスは、第１の複数の導電性ポストを形成するため使用されたプロセスと同一でもよく、或いは、別でもよい。好ましくは、第１、第２及び後続の複数のポストは、電気めっきを用いて形成される。導電性パターン５６（ａ）及び５６（ｂ）が形成された後、シード層５５（ａ）及び５５（ｂ）が（たとえば、フラッシュエッチングにより）食刻される。
【００４９】
任意の個数の導電性パターン、導電性ポスト、及び、誘電体層が製作された多層回路構造体に組み込まれ得る。たとえば、図１６に示された多層回路構造体７０は、回路化されたコア構造体２２と、コア構造体２２の両側に形成された３層の誘電体層と３層の導電性層とを含む。多層回路構造体７０は、略縦型の導電性通路を有し、各通路は積層された導電性ポストを含み、パッドは積層されたポストの隣接したペアの間にある。略縦型の導電性通路によって、形成された多層回路構造体のサイズは、ジグザグ状ビア構造体を備えた多層回路構造体よりも低減される。したがって、本発明の実施例は、高信頼性、高密度の多層回路構造体を効率的、かつ、コスト硬化率の優れた態様で製造するため使用される。
【００５０】
多層回路構造体が形成された後、表面仕上げ又ははんだマスクが多層回路構造体の外面に施される。たとえば、Ni/Auパッド仕上げ及び／又ははんだマスクが製作された多層回路構造体の外面に形成される。したがって、この多層回路構造体は、たとえば、シングルチップモジュール、マルチチップモジュール、及び／又は、電気的組立体のマザーボード又は子ボードに使用することができる。
【００５１】
上記本発明の実施例は、特に、具体的に例示された実施例に関して説明されているが、本発明の精神及び範囲を逸脱することなく、本発明の開示内容に基づいて上記実施例に多数の代替、変更、及び、適合をなし得ることが認められよう。また、本発明の実施例若しくは例の一つ以上の特徴は、本発明の範囲を逸脱することなく、本発明の別の実施例若しくは例の一つ以上の特徴と組み合わせることができる。
【００５２】
以上の説明に関して更に以下のような態様が考えられる。
【００５３】
（付記１）  回路化されたコア構造体の第１の面及び第２の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体の上記第１の面に第１の誘電体層を堆積する工程と、
上記コア構造体の上記第２の面に第２の誘電体層を堆積する工程と、
上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程とを有する多層回路構造体を製作する方法。
【００５４】
（付記２）  上記第１の面に第１の誘電体層を堆積する工程は、
上記コア構造体の上記第１の面に、キャリア層と上記第１の誘電体層を含む複合物を積層形成する工程を有する、付記１記載の方法。
【００５５】
（付記３）  上記キャリア層を除去する工程を更に有する付記２記載の方法。
【００５６】
（付記４）  上記第１の誘電体層を硬化する工程を更に有する付記３記載の工程。
【００５７】
（付記５）  上記第１の誘電体層の上にリリース層を積層形成する工程と、
上記第１の誘電体層を硬化する工程とを更に有する付記３記載の方法。
【００５８】
（付記６）  上記誘電体層材料を除去する工程は、
上記第１の複数の導電性ポストの上記遠端部で上記誘電体層材料を食刻、融除、又は、剥離する工程を含む、付記１記載の方法。
【００５９】
（付記７）  上記第１の複数の導電性ポストを形成する工程は、電気めっきをする工程を含む、付記１記載の方法。
【００６０】
（付記８）  上記第１の複数の導電性ポストは、上記コア構造体の上記第１の面と上記第２の面に同時に形成される、付記１記載の方法。
【００６１】
（付記９）  上記第１の誘電体層及び上記第２の誘電体層は同時に堆積される付記１記載の方法。
【００６２】
（付記１０）  上記第１の複数の導電性ポスト及び上記第２の複数の導電性ポストは銅を含む、付記１記載の方法。
【００６３】
（付記１１）  上記コア構造体はめっきスルーホールを含む、付記１記載の方法。
【００６４】
（付記１２）  上記めっきスルーホールは誘電体材料で充填される、付記１１記載の方法。
【００６５】
（付記１３）  上記第１の複数の導電性ポストを形成する工程は、
上記コア構造体の上記第１の面及び上記第２の面に、それぞれ、第１のフォトレジスト層及び第２のフォトレジスト層を堆積する工程と、
上記第１のフォトレジスト層及び上記第２のフォトレジスト層に複数のアパーチャを形成する工程と、
上記第１のフォトレジスト層及び上記第２のフォトレジスト層の上記アパーチャに、上記第１の複数の導電性ポストを形成する工程とを含み、
上記第１の複数の導電性ポストを形成した後、上記第１のフォトレジスト層及び上記第２のフォトレジスト層を除去する工程を更に有する付記１記載の方法。
【００６６】
（付記１４）  上記第１の誘電体層及び上記第２の誘電体層はポリマー材料を含む、付記１記載の方法。
【００６７】
（付記１５）  上記第１の誘電体層及び上記第２の誘電体層を堆積する工程は、それぞれ、上記第１の誘電体層及び上記第２の誘電体層を積層形成する工程を含む、付記１記載の方法。
【００６８】
（付記１６）  上記第１の誘電体層及び上記第２の誘電体層の積層形成は同時に行われる、付記１５記載の方法。
【００６９】
（付記１７）  上記第１の誘電体層及び上記第２の誘電体層を部分的に硬化する工程と、
上記第１の誘電体層及び上記第２の誘電体層の外面を調整する工程と、
上記第１の誘電体層及び上記第２の誘電体層に導電性パターンを形成する工程と、
上記第１の誘電体層及び上記第２の誘電体層を完全に硬化する工程とを更に有する付記１記載の方法。
【００７０】
（付記１８）  上記第２の複数の導電性ポストは同時に形成される付記１記載の方法。
【００７１】
（付記１９）  上記第２の複数の導電性ポストを形成する前に、
上記第１の誘電体層及び上記第２の誘電体層の上に、それぞれ、複数の導電性パッドを含む第１の回路パターン及び第２の回路パターンを形成する工程を更に有し、
上記導電性パッドは、上記第１の複数の導電性パッドと上記第２の複数の導電性パッドの間に設けられる、付記１記載の方法。
【００７２】
（付記２０）  上記第１の回路パターン及び上記第２の回路パターンは電気めっきにより形成される付記１９記載の方法。
【００７３】
（付記２１）  上記誘電体層材料を除去する前に、
上記第１の誘電体層及び上記第２の誘電体層に、それぞれ、第１の保護層及び第２の保護層を堆積する工程を更に有し、
上記第１の複数の導電性ポストの上記遠端部の上記誘電体層材料は、上記第１の保護層及び上記第２の保護層を通して除去される、付記１記載の方法。
【００７４】
（付記２２）  上記誘電体層材料は、上記第１の保護層及び上記第２の保護層に予め形成されたアパーチャを通して除去される、付記２１記載の方法。
【００７５】
（付記２３）  上記第２の複数の導電性ポストは、個々に、上記コア構造体に近い方の近端部と、上記コア構造体から離れた方の遠端部とを含み、
上記第１の誘電体層及び上記第２の誘電体層を堆積した後に、上記第１の誘電体層及び上記第２の誘電体層を硬化する工程と、
上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去した後、第２の複数の導電性ポストを形成する前に、上記第１の複数の導電性ポストと上記第２の複数の導電性ポストの間に設けられた複数の導電性パッドを含む第１の導電性パターン及び第２の導電性パターンを、それぞれ、上記第１の誘電体層及び上記第２の誘電体層に形成する工程と、
上記第１の導電性パターン及び上記第２の導電性パターンに、それぞれ、第３の誘電体層及び第４の誘電体層を堆積する工程と、
上記第２の複数の導電性ポストの上記遠端部から上記誘電体層材料を除去する工程と、
上記第３の誘電体層及び上記第４の誘電体層に、それぞれ、第３の回路パターン及び第４の回路パターンを形成する工程とを更に有する付記１記載の方法。
【００７６】
（付記２４）  回路化されたコア構造体の一方の面に、上記コア構造体の近くにある近端部及び上記コア構造体から離れている遠端部を有する第１の複数の導電性ポストを形成する工程と、
上記コア構造体に誘電体層を積層する工程と、
上記誘電体層に保護層を堆積する工程と、
上記保護層を通して、上記第１の複数の導電性ポストの上記遠端部から誘電体層材料を除去する工程と、
上記第１の複数の導電性ポストの上記遠端部に第２の複数の導電性ポストを形成する工程とを有する多層回路構造体を製作する方法。
【００７７】
（付記２５）  上記誘電体層材料を除去した後に、上記保護層を除去する工程を更に有する付記２４記載の方法。
【００７８】
（付記２６）  上記保護層は予め形成されたアパーチャを有し、
上記誘電体層材料は上記予め形成されたアパーチャを通して除去される、付記２４記載の方法。
【００７９】
（付記２７）  上記堆積された保護層は連続的であり、
上記誘電体層を除去する工程は、上記第１の複数の導電性ポストの上記遠端部から誘電体層材料をレーザー融除する工程を含む、付記２４記載の方法。
【００８０】
（付記２８）  上記第２の複数の導電性ポストを上記第１の複数の導電性ポストの上に形成する前に、上記第１の複数の導電性ポストと上記第２の複数の導電性ポストの間に設けられた導電性パッドを含む導電性パターンを上記誘電体層に形成する工程を更に有する付記２４記載の工程。
【００８１】
【発明の効果】
本発明の方法によれば、導電性層、誘電体層、及び，導電性ポストが回路化されたコア構造体の両面に形成される。導電性ポストは誘電体層に設けられ、多層回路構造体を少なくとも部分的に通る略縦型の導電通路を形成するため積層される。形成された多層回路構造体は、対応する積層されたビア構造体を有する多層回路構造体よりも占有空間が小さい。
【００８２】
本発明によれば、費用効果の優れた態様で、高信頼性かつ高密度の多層回路構造体を製作することができる。
【図面の簡単な説明】
【図１】スタガービア構造体を具備した多層回路構造体の断面図である。
【図２】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図３】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図４】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図５】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図６】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図７】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図８】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図９】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１０】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１１】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１２】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１３】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１４】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１５】スタック導電性ポストを具備した多層回路構造体を形成するため使用される多層回路原料の断面図である。
【図１６】スタック導電性ポストを具備した多層回路構造体の断面図である。
【符号の説明】
２２    コア構造体
２２（ａ）    コア構造体の第１の面
２２（ｂ）    コア構造体の第２の面
２３    ビア構造体
２４（ａ）    第１の導電性領域
２４（ｂ）    第２の導電性領域
２５（ａ），２５（ｂ）    シード層
３１（ａ），３１（ｂ）    現像後のフォトレジスト層
３１（ａ），３２（ｂ）    アパーチャ
３４（ａ），３４（ｂ）    導電性ポスト
３９（ａ），３９（ｂ）    パッド
４０（ａ），４０（ｂ）    複合物
４１（ａ），４１（ｂ）    誘電体層
４２（ａ），４２（ｂ）    キャリア層
５１（ａ），５１（ｂ）    リリース層
５５（ａ），５５（ｂ）    シード層
５６（ａ），５６（ｂ）    導電性パターン
６１（ａ），６１（ｂ）    保護層
６２（ａ），６２（ｂ）    保護層のアパーチャ
７０    多層回路構造体
【図１】
0003954294.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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