(57)【特許請求の範囲】
【請求項１】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、
前記ビット線は２本で対を成して同一のセンスアンプ回路に接続され、前記対を成す２本のビット線の各々に接続され同一のワード線群に接続される２個のメモリセルブロックは、各々異なる信号の第１のプレート線，第２のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項２】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、
第１のプレート線と第２のプレート線が１個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする半導体記憶装置。
【請求項３】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、
第１のプレート線と第２のプレート線が２個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３の何れかに記載の半導体記憶装置において、前記第１，第２のプレート線は各々、ビット線方向に隣接する２個の前記メモリセルブロックで共有していることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記第１，第２のプレート線は０Ｖ電位になっていることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記第１，第２のプレート線は０Ｖより高い第１の電位になっていることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記ビット線は０Ｖ電位になっていることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記ビット線は０Ｖより高い第１の電位になっていることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位から０Ｖ電位より高い第１の電位の範囲で振幅動作し、他方は０Ｖ電位のままであることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、待機時と異なる電位が印加され、他方は待機時と同じ電位が印加されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位から０Ｖより高い第１の電位に駆動された後、前記第１の電位から０Ｖに駆動され、他方は０Ｖ電位のままであることを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位より高い第１の電位から０Ｖ電位に駆動された後、０Ｖ電位から前記第１の電位に駆動され、他方は前記第１の電位のままであることを特徴とする半導体記憶装置。
【請求項１３】
セルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置したセルアレイと、前記メモリセルに外部からデータの書き込みを行う書き込みバッファを備えた半導体記憶装置であって、
前記書き込みバッファは、第１の書き込みトランジスタと、第１の書き込みトランジスタより駆動力の大きい第２の書き込みトランジスタを備え、書き込み時は、第１の書き込みトランジスタを駆動し始める時間に比べ第２の書き込みトランジスタの駆動し始める時間が遅れることを特徴とする半導体記憶装置。
【請求項１４】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタを接続する金属配線層と同一の金属配線層で、前記プレート線を形成することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、前記金属配線層は、前記強誘電体キャパシタ形成後に上層に形成され、前記強誘電体キャパシタの上部電極或いは下部電極とはコンタクトを介して接続されることを特徴とする半導体記憶装置。
【請求項１６】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、
前記ワード線のゲート配線層よりも上層に形成され、第１の間隔おきに前記ゲート配線層とコンタクトを取るワード線スナップ用の第１の金属配線層と同一の金属配線層で、前記プレート線の配線層と第２の間隔おきにコンタクトを取ることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、前記第１の金属配線層と前記プレート線の配線層とのコンタクト間隔は、１ビット線毎，２ビット線毎，４ビット線毎，或いはワード線スナップ間隔毎であることを特徴とする半導体記憶装置。
【請求項１８】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロック複数配置しセルアレイを構成する半導体記憶装置であって、
前記ビット線方向に、前記プレート線を駆動する駆動回路が、前記メモリセルブロックの１個毎或いは２個毎に配置されていることを特徴とする半導体記憶装置。
【請求項１９】
ｎＭＯＳトランジスタとｐＭＯＳトランジスタと強誘電体キャパシタとからメモリセルを構成し、前記ｎＭＯＳトランジスタのソースと前記ｐＭＯＳトランジスタのソースと前記強誘電体キャパシタの一端は接続され、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインと前記強誘電体キャパシタの他端は接続されていることを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、前記メモリセルを複数個直列接続してメモリセルブロックを構成することを特徴とする半導体記憶装置。
【請求項２１】
請求項２０記載の半導体記憶装置において、前記メモリセルブロックの一端は、少なくとも１個のメモリセルブロック選択トランジスタを介してビット線に接続され、他端はプレート線に接続されることを特徴とする半導体記憶装置。
【請求項２２】
請求項２１記載の半導体記憶装置において、前記メモリセルの前記ｎＭＯＳトランジスタとｐＭＯＳトランジスタは、異なる信号のワード線に接続されることを特徴とする半導体記憶装置。
【請求項２３】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置してセルアレイを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、更に前記ワード線に接続されるサブローデコーダと、前記サブローデコーダに接続されるメインワード線を備える半導体記憶装置であって、
前記プレート線の金属配線層と同一の配線層で、前記メインワード線を形成することを特徴とする半導体記憶装置。
【請求項２４】
請求項２３記載の半導体記憶装置において、前記メインワード線は、前記メモリセルブロック毎に１本配設されることを特徴とする半導体記憶装置。
【請求項２５】
請求項１〜３の何れかに記載の半導体記憶装置において、強誘電体キャパシタ膜は、前記セルトランジスタが形成されるウエハの表面と垂直方向に形成されていることを特徴とする半導体記憶装置。
【請求項２６】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、少なくとも前記第１のコンタクトと前記第３のコンタクトの一部は同一のプロセスで形成されることを特徴とする半導体記憶装置。
【請求項２７】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは異なる材料で構成されることを特徴とする半導体記憶装置。
【請求項２８】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは少なくとも２種類以上の材料の異なる物質が積層されて形成されることを特徴とする半導体記憶装置。
【請求項２９】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体キャパシタの下部電極と前記ソース或いはドレイン端子とを接続するコンタクト層は、少なくとも２種類以上の異なる材料層が積層されて形成されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体メモリの一つとして強誘電体キャパシタ（Ferroelectric Capacitor ）を用いた不揮発性メモリ（ＦＲＡＭ：Ferroelectric RAM ）が注目されている。このＦＲＡＭは、不揮発性で、しかも書き換え回数が１０の１２乗、読み出し，書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖの低電圧動作等の長所があるため、全メモリ市場を置き換える可能性がある。現状の学会レベルでは、１ＭビットＦＲＡＭの発表が行われている（H.Koike et al.,1996IEEE International Solid-State Circuit Conference Digest of Technical Paper,pp.368-369,Feb,1996）。
【０００３】
ＦＲＡＭのセルは、開発当初のＳＲＡＭ＋Shadow Memory 構成から、２トランジスタ＋２キャパシタ構成と、ＤＲＡＭの開発と同じく時代と共にセル構成の簡略化，微細化により、セルサイズが縮小されてきた。図７４（ａ）に従来のＤＲＡＭの１トランジスタ＋１キャパシタ構成のメモリセルを、（ｂ）に従来ＦＲＡＭの１トランジスタ＋１キャパシタ構成のメモリセルを示す。明らかに、従来ＦＲＡＭの１トランジスタ＋１キャパシタ構成のメモリセルにおいては、もはやＤＲＡＭのトランジスタとキャパシタを直列接続する１トランジスタ＋１キャパシタ構成と同様である。
【０００４】
異なる点は、ＤＲＡＭでは、図７５（ａ）の電圧−蓄積電荷の関係に示すように、キャパシタとして通常のものを用いるが、ＦＲＡＭでは、図７５（ｂ）の電圧−分極量の関係に示すように、ヒステリス特性を持つ強誘電体性のものを用いる点である。よって、セルアレイ構成もＤＲＡＭと同等で、図７４（ｃ）に示すような、フォールデッドＢＬ構成を取り、最小セルサイズは、２Ｆ×４Ｆ＝８Ｆ2 となり、これ以上小さくしにくい。ここで、Ｆは最小加工寸法を示す。
【０００５】
無理に４Ｆ2 サイズを実現した例として、縦型トランジスタや縦型ＴＦＴ（Thin Film Transistor) を用いた例（K.Sunouchi et al,1998 IEEE IEDM Digest of Technical Paper,pp.23-26,Dec, 1989）等が存在するが、製造が極めて困難である。また、セルトランジスタを直列接続し、その間とＰＬ間にキャパシタを接続して、ほぼ４Ｆ2 サイズを実現する（ＮＡＮＤ型セル）も提案されている（T.Hasegawa et al,1993 IEEE International Solid-State Circuit Conference Digest of Technical Paper,pp.46-47,Feb,1993 ）が、ランダムアクセスができず汎用性に乏しい。
【０００６】
このように、従来ＦＲＡＭセルにおいては、（１）小さい４Ｆ2 サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点を両立できないという第１の問題点が存在した。
【０００７】
また、動作方法で言えば、ＤＲＡＭでは、キャパシタの一端のプレート電極を (1/2)Ｖｄｄに固定するが、ＦＲＡＭでは、０Ｖ〜Ｖｄｄ間で、変動させる点のみ異なる。この点に関しても、図７６（ａ）に示すような、プレート電極を変動する方式（T.Sumi et al,1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper,pp.268-269,Feb,1994 等）から、図７６（ｂ）（ｃ）に示すような、プレート電極を (1/2)Ｖｄｄに固定する方式（H.Koike et al.,1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper,pp.368-369,Feb,1996 、又はK.Takeuchi et al.,IEICE Trans,Electron.,Vol.E79-C,No.2,Feb,1996 ）に切り替わりつつある。
【０００８】
プレート電極を０Ｖ〜Ｖｄｄ間を駆動する方式は、プレート電極には多くのメモリセルが接続され、負荷容量が大きく、駆動時間が非常に長いため、従来ＤＲＡＭと比べて、アクセスタイムとサイクルタイムの両方共動作が遅くなるのが現状である。プレートを (1/2)Ｖｄｄに固定する方式は、負荷容量の重いプレートを駆動する必要が無いため、ＤＲＡＭと同等のアクセスタイムとサイクルタイムが実現できる。
【０００９】
しかしながら、従来ＦＲＡＭのメモリセルは、図７４（ｂ）に示すように、ＤＲＡＭと同じくトランジスタと強誘電体キャパシタを直列接続した構成を取っており、ストレージノード（ＳＮ）は電源投入後のスタンドバイ時にフローティングになる。よって、ＳＮに“１”データ保持時、ＳＮがセルトランジスタのｐｎ接合部のジャンクションリークによりＶｓｓに降下するため、プレレート電極が (1/2)Ｖｄｄ固定の場合、セル情報が破壊される。よって、 (1/2)Ｖｄｄセルプレート方式においては、ＤＲＡＭと同様なリフレッシュ動作が必要になり、パワーの増加の問題や、セルリークスペックが厳しく製造が困難になる。
【００１０】
このように、従来ＦＲＡＭにおいては、高速動作（ＰＬ電位固定）とリフレッシュ不要の両立は困難であるという第２の問題点が存在した。
【００１１】
また、従来のＦＲＡＭにおいては、次のような問題点も存在していた。図７７（ａ）は従来ＦＲＡＭのスタンドバイ状態を示し、図７７（ｂ）はＰＬ駆動方式の動作を示し、図７７（ｄ）は読み出し時のヒステリス曲線上の軌跡を示す。従来の読み出し方式においては、飽和分極量をＰｓ、残留分極量をＰｒとすると、図７７（ｄ）に示すように、“１”データはＰｓ＋Ｐｒ、“０”データはＰｓ−Ｐｒとなり、その差が信号量となる（１Ｔ／１Ｃではその半分）。しかしながら強誘電体キャパシタは、製造ばらつき等により常誘電体成分に大きなばらつきを持ち、これが読み出しマージンを大きく劣化させる。例えば、“１”データでは、Ｐｓ＋Ｐｒの内のＰｓ−Ｐｒ分が常誘電体成分で、“０”データでは、信号全体が常誘電体成分となる。特にＰＺＴ等の強誘電体材料では、誘電率自身の値が大きいため、ばらつきの絶対値も大きき問題となる。
【００１２】
図７７（ｃ）はこの問題を解決する従来方式を示す。読み出し時、ＰＬをＶｓｓからＶｄｄに上げ、さらにＶｄｄからＶｓｓに下げた後、センスアンプを動作させ信号を増幅する方式である。これの読み出し時のヒステリス曲線上の軌跡を図７７（ｅ）に示す。“１”データ（（２）の点）は、一度分極反転して（１）の点の位置に来るがＰＬを下げることにより（３）の位置に来る。よって“１”データは、行き帰りで常誘電体成分がカットされ、残留分極成分：２Ｐｒだけビット線に信号として読み出される。“０”データは、（３）の点から（１）の点に行き、（３）の点に単に戻るだけであるため、信号は読み出されない。結局信号としては、ばらつきの多い常誘電体成分の無い分極成分２Ｐｒだけとなり、ノイズがなくなる。
【００１３】
しかしながらこの方法は、図７７（ｃ）に示すように、データの再書き込みを行うために、再度ＰＬを上げ、ＰＬを下げるため、結局２度ＰＬを上げ下げする必要が生じるため、図７７（ｂ）に比べ非常にアクセスタイム及びサイクルタイムが長くなる問題があった。
【００１４】
【発明が解決しようとする課題】
このように従来のＦＲＡＭにおいては、小さい４Ｆ2 サイズのメモリセル、製造が容易な平面トランジスタ、汎用性のあるランダムアクセス機能、の３点を両立できないという第１の問題点があり、さらに高速動作（ＰＬ電位固定）とリフレッシュ不要の両立は困難であるという第２の問題があった。また、強誘電体キャパシタの常誘電体成分のばらつきを抑制しようとすると、動作が遅くなる問題があった。
【００１５】
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、縦型トランジスタ等を用いることなく４Ｆ2 サイズのメモリセルを実現することができ、かつランダムアクセス機能も保つことのできる不揮発性の半導体記憶装置を提供することにある。
【００１６】
また、本発明の他の目的は、プレート電位の固定による高速動作とリフレッシュ不要の両立をはかり得る半導体記憶装置を提供することにある。
【００１７】
また、本発明の他の目的は、動作速度の低下を招くことなく、強誘電体キャパシタの常誘電体成分のばらつきを抑制することのできる半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１９】
(1) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、前記ビット線は２本で対を成して同一のセンスアンプ回路に接続され、前記対を成す２本のビット線の各々に接続され同一のワード線群に接続される２個のメモリセルブロックは、各々異なる信号の第１のプレート線，第２のプレート線に接続されることを特徴とする。
【００２０】
(2) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、第１のプレート線と第２のプレート線が１個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする。
【００２１】
(3) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、第１のプレート線と第２のプレート線が２個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする。
【００２２】
(4) セルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置したセルアレイと、前記メモリセルに外部からデータの書き込みを行う書き込みバッファを備えた半導体記憶装置であって、前記書き込みバッファは、第１の書き込みトランジスタと、第１の書き込みトランジスタより駆動力の大きい第２の書き込みトランジスタを備え、書き込み時は、第１の書き込みトランジスタを駆動し始める時間に比べ第２の書き込みトランジスタの駆動し始める時間が遅れることを特徴とする。
【００２３】
(5) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、前記セルトランジスタと前記強誘電体キャパシタを接続する金属配線層と同一の金属配線層で、前記プレート線を形成することを特徴とする。
【００２４】
(6) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、前記ワード線のゲート配線層よりも上層に形成され、第１の間隔おきに前記ゲート配線層とコンタクトを取るワード線スナップ用の第１の金属配線層と同一の金属配線層で、前記プレート線の配線層と第２の間隔おきにコンタクトを取ることを特徴とする。
【００２５】
(7) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロック複数配置しセルアレイを構成する半導体記憶装置であって、前記ビット線方向に、前記プレート線を駆動する駆動回路が、前記メモリセルブロックの１個毎或いは２個毎に配置されていることを特徴とする。
【００２６】
(8) ｎＭＯＳトランジスタとｐＭＯＳトランジスタと強誘電体キャパシタとからメモリセルを構成した半導体記憶装置であって、前記ｎＭＯＳトランジスタのソースと前記ｐＭＯＳトランジスタのソースと前記強誘電体キャパシタの一端は接続され、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインと前記強誘電体キャパシタの他端は接続されていることを特徴とする。
【００２７】
(9) ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置してセルアレイを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、更に前記ワード線に接続されるサブローデコーダと、前記サブローデコーダに接続されるメインワード線を備える半導体記憶装置であって、前記プレート線の金属配線層と同一の配線層で、前記メインワード線を形成することを特徴とする。
【００２８】
(10)セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、少なくとも前記第１のコンタクトと前記第３のコンタクトの一部は同一のプロセスで形成されることを特徴とする。
【００２９】
(11)セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは異なる材料で構成されることを特徴とする。
【００３０】
(12)セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体キャパシタの下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは少なくとも２種類以上の材料の異なる物質が積層されて形成されることを特徴とする。
【００３１】
(13)セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体キャパシタの下部電極と前記ソース或いはドレイン端子とを接続するコンタクト層は、少なくとも２種類以上の異なる材料層が積層されて形成されることを特徴とする。
【００３６】
（作用）
前記 (1)〜(3) によれば、ＰＬ線を分けることにより、１Ｔ／１Ｃ構成で、ＰＬ駆動方式を採用しても、選択したワード線に接続されながら、ブロック選択トランジスタがＯＮされずに、セルデータが読み出されないセルブロックに接続されるＰＬ線は駆動されないため、セルデータが読み出されないセルブロック内のフローティングノードの電位は変化せず分極データの低減は起こらない。
【００３８】
前記(4) によれば、書き込みスピードが遅いため、強誘電体メモリ特有のデータの書き込み時のノイズを低減できる。
【００３９】
前記(5) によれば、セルトランジスタと強誘電体キャパシタを接続する金属配線を用いて、ＰＬ配線を構成できるため、ＰＬ配線の抵抗を低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。
【００４０】
前記(6) によれば、ワード線スナップ用の金属配線を用いて、ＰＬ配線を構成できるため、ＰＬ配線の抵抗を低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。
【００４１】
前記(7) によれば、プレート線駆動回路のプレート線駆動トランジスタのサイズを大きくでき、このトランジスタのＯＮ抵抗が低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。
【００４２】
前記(8) によれば、メモリセルトランジスタ及び、ブロック選択トランジスタをフルＣＭＯＳ化でき、しきい値電圧落ちがなくなり、ワード線、ブロック選択線をＶｄｄ以上に昇圧しなくても、データの読み出し書き込みができ、昇圧回路が不要になり、信頼性の向上及び混載等の容易化が可能となる。
【００４３】
【発明の実施の形態】
まず、本発明者らが既に提案している先願の内容について説明する。
【００４４】
前述した第１，第２の大きな問題点に対して本発明者は、不揮発性の強誘電体メモリで、（１）小さい４Ｆ2 サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点が両立でき、しかもＰＬ電位固定で、高速化を保ちつつ、スタンドバイ中でも、データ保持が可能でリフレッシュ動作を不要とする半導体記憶装置を提案した（特願平９−１５３１３７号）。
【００４５】
先願の概要を簡単に述べる。図７８、図７９、図８０に、先願発明のメモリセルの構成回路と動作例を示す。先願においては、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、平面トランジスタを用いながら、４Ｆ2 サイズのメモリセルが実現している。
【００４６】
図７８（ａ）に示すように、スタンドバイ時には、全てのセルトランジスタをＯＮにしておき、ブロック選択トランジスタをＯＦＦにしておく。こうすることにより、強誘電体キャパシタの両端は、ＯＮしているセルトランジスタにより電気的に短絡されるため、両端の電位差は発生しない。よって、“１”の分極データは、図７８（ａ）のヒステリス曲線の“１”の点、“０”の分極データは、ヒステリス曲線の“０”の点に安定に保持される。これにより、スタンドバイ時、ｐｎ接合リーク等の各種リーク電流があろうと、プレートの駆動方式が、０Ｖ〜Ｖｄｄ駆動方式であろうと、 (1/2)Ｖｄｄ固定方式であろうと、セルデータは安全に保持される。
【００４７】
図７８（ｂ）に示すように、アクティブ時は、読み出したい強誘電体キャパシタに並列に接続されるセルトランジスタのみＯＦＦにして、ブロック選択トランジスタをＯＮにする。この時、ＰＬとＢＬ間の電位差が、ＯＦＦしたセルトランジスタに並列接続した強誘電体キャパシタの両端にのみ印加され、強誘電体キャパシタの分極情報がビット線に読み出される。よって、メモリセルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できるわけである。これにより、図７８に示すセルブロックにより、先願で述べてあるように、オープンＢＬ方式が実現できる。
【００４８】
さらに、図７８に示すセルブロックを２個対にして、各々をビット線対（／ＢＬ，ＢＬ）のどちらかに接続して、２個のセルブロックで同じワード線に接続される２個のメモルセルを組みにして、２トランジスタ／２強誘電体キャパシタ（＝２Ｔ／２Ｃ）で１ビットを記憶すれば、先願で述べてあるように、フォールデッドＢＬ方式が実現できる。
【００４９】
また、図７９（ａ）に示すように、ブロック選択トランジスタを２個直列接続して、一方をＤ（Depletion ）タイプのトランジスタにし、ブロック選択トランジスタ（ＢＳ０，ＢＳ１）のどちらか一方を“Ｈ”にすると、２つのセルブロックの一方のデータしかビット線に読み出されず、ビット線対の他方を参照ビット線にすれば、これもフォールデッドＢＬ方式が実現できる。
【００５０】
図７９（ｂ）（ｃ）はフォールデッドＢＬ方式の動作例に示す。先願で述べてあるように、 (1/2)Ｖｄｄ固定プレート電極方式（図７９（ｂ））、駆動プレート電極方式（図７９（ｃ））が適用できる。
【００５１】
しかしながら先願においても、図８０に示すように、一部の動作モードで不都合が存在していた。図８０は従来ＦＲＡＭと先願の比較表を示している。従来ＦＲＡＭでは、２Ｔ／２Ｃセル，１Ｔ／１Ｃセルの両方において、動作の遅いＰＬ駆動方式しか適用できず、 (1/2)Ｖｄｄ固定ＰＬ方式ではリフレッシュ動作を必要としていた。これに対して先願のセル方式では、２Ｔ／２Ｃセル，１Ｔ／１Ｃセルの両方において、高速の (1/2)Ｖｄｄ固定ＰＬ方式も、ＰＬ駆動方式も適用できる。しかしながら、１Ｔ／１Ｃセルで、ＰＬ駆動方式においては、動作上大きなノイズが発生する問題が生じる。
【００５２】
この問題を図７９を用いて説明する。例えば、ＷＬ２を選択して、ＭＣ１を読み書きしたい場合、ＷＬ２をＨｉｇｈからＬｏｗにして、セルトランジスタをＯＮし、ＢＳ０をＬｏｗからＨｉｇｈにして、ブロック選択トランジスタＱ１をＯＮする。その後、ＰＬをＬｏｗからＨｉｇｈする。
【００５３】
ＰＬ電位は、ＭＣ１の強誘電体キャパシタの一端に印加され、ビット線（／ＢＬ）電位は、ＭＣ１の強誘電体キャパシタの他端に印加されるため、／ＢＬをＶｓｓにプリチャージしてあった場合、ＰＬをＶｓｓからＶｄｄにすることにより、強誘電体キャパシタの両端にＶｄｄ−Ｖｓｓの電位差が印加され、分極データが読み出されるわけである。この時、ＢＳ１はＬｏｗレベルであり、ブロック選択トランジスタＱ２はＯＦＦされたままのため、ビット線ＢＬにはＭＣ２のセル情報が読み出されない。よって、ＢＬ側を参照ビット線として、フォールデッドＢＬ方式が取れるわけである。
【００５４】
しかし、ＭＣ２の強誘電体キャパシタの一端がＰＬに接続されているために、ＭＣ２の強誘電体キャパシタの一端もＶｓｓからＶｄｄに上がる。この時、ＭＣ２の他端（ｎ１）及びＯＮしている非選択のセルトランジスタに接続されるｎ２〜ｎ３のノードは、ＷＬ２に接続されるセルトランジスタがＯＦＦしているためフローティングになる。よって、ｎ１〜ｎ３には必ず寄生容量（総計をＣtot とすると）が存在するため、これらのノードは、ＰＬがＶｓｓからＶｄｄに変化すると、強誘電体キャパシタの両端には、０Ｖではなく、Ｃtot ／（ＣＭＣ２＋Ｃtot ）×Ｖｄｄの電位差が発生する。即ち寄生容量により、ｎ１〜ｎ３の電位がＶｓｓからＶｄｄに変化せず、僅かに電位が下がり、ノイズとなり一部分極データが破壊される問題点があった。
【００５５】
先願で述べたように、 (1/2)Ｖｄｄ固定方式でも同様にｎ１〜ｎ３はフローティングになるが、ＰＬ電位が不動のため、アクティブ時間だけ、リーク等によりｎ１〜ｎ３が電位が変動しなければ問題ない。アクティブ時間は通常ｔＲＣmax ＝１０μｓであるため、この時間は短く問題がない。
【００５６】
このように、先願の強誘電体メモリにおいては、製造の容易化、ランダムアクセル機能を保ちつつ、高集積化を実現し、さらにビット線容量の低減、低ノイズ化をも可能にし、また高速化を保ちつつリフレッシュ動作を不要とすることができるが、１トランジスタ＋１キャパシタ構成で、プレート駆動方式を適用する場合、フローティング起因のノイズが存在していた。本発明では、このような問題をも解決している。
【００５７】
以下、本発明の実施形態を図面を参照として説明する。
【００５８】
（第１の実施形態）
図１は本発明の第１の実施形態に係わるＦＲＡＭを示す回路構成図、図２は同実施形態の具体的な動作例を示す信号波形図である。本実施形態は、先願と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して構成され、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、平面トランジスタを用いて、４Ｆ2 サイズのメモリセルが実現できる。
【００５９】
図１に示すように、ブロック選択トランジスタを２個直列接続して、一方をＤタイプのトランジスタにし、ブロック選択トランジスタ（ＢＳ０，ＢＳ１）のどちらか一方をＨｉｇｈにすると、２つのセルブロックの一方のデータしか、ビット線に読み出されず、ビット線対の他方を参照ビット線とするフォールデッドＢＬ方式が実現でき、１個のセルトランジスタと１個の強誘電体キャパシタで１ビットのデータを記憶する１Ｔ／１Ｃセルが構成できる。
【００６０】
本実施形態が先願と異なる点は、従来１種類であったプレート線が、本実施形態においては、２種類のプレート線（ＰＬＢＢＬ、ＰＬＢＬ）に分離されている点である。ビット線対のＢＢＬｉ（ＢＢＬ０、ＢＢＬ１）側に接続されるセルブロックには、プレート線ＰＬＢＢＬが接続され、ビット線対のＢＬｉ（ＢＬ０，ＢＬ１）側に接続されるセルブロックには、プレート線ＰＬＢＬが接続される構成となる。
【００６１】
このようにプレート線を分離することにより、図２（ｂ）に示すように、動作時、ＢＢＬｉ側のセルブロック内のセルを選択する場合、ＰＬＢＢＬのみ０Ｖ→Ｖｄｄ→０Ｖと駆動してセルデータを読み書きし、参照ビット線となるＢＬｉ側に接続されるセルブロックに接続されるプレート線ＰＬＢＬは０Ｖのままであるため、フローティングになるセルノードは、０Ｖのままで、従来分極データが一部破壊される問題を、本実施形態では回避できる。
【００６２】
セルノードがフローティングであっても、プレート線が０Ｖであれば、セルノードは、セルノードと０Ｖにバイアスされた基板（又はウエル）とのｐｎ接合のリークにより常に０Ｖになるため、強誘電体キャパシタ両端の電位差は０Ｖのままで、分極データは保存される。本実施形態により、高密度の１Ｔ／１Ｃ構成で、低電圧動作が可能となるＰＬ駆動方式で、しかもフローティングによる分極データ破壊の問題を回避しつつ実現可能となる。
【００６３】
本発明の構成においても、１Ｔ／１Ｃ構成ばかりでなく、２Ｔ／２Ｃ構成が実現できる。この場合、図２（ａ）に示すように、ブロック選択信号ＢＳ０とＢＳ１を動作時両方Ｈｉｇｈレベルにし、ビット線対ＢＢＬｉ，ＢＬｉにつながるセルブロック両方とも選択して、プレート線もＰＬＢＢＬ，ＰＬＢＬ両方動作させれば実現できる。
【００６４】
また、図２（ａ）（ｂ）の方式を同じチップ内で実現するようにしておくこともできる。こうすることにより、例えば２Ｔ／２Ｃ構成の製品を販売する場合でも、試験では１Ｔ／１Ｃ構成で動作させ、強誘電体キャパシタ１個毎に評価試験ができるメリットがある。１個のセルブロック毎に、２つのプレート線を接続するとその分だけチップ面積が増加するが、図に示すように、ビット線方向に隣接した２個のセルブロックでプレート線を共有すれば、実質的に１個のセルブロック毎に１本のプレート線接続となり、面積増を抑えられる。
【００６５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わるＦＲＡＭを示す回路構成図である。図１に示した第１の実施形態と異なる点は、セルブロックにつながるセル数を４個から８個に増やしたことにある。この場合でも、第１の実施形態と同様の効果がある。このように、セル数は４個，８個，１６個，３２個，６４個と任意に設計できる。セルブロック内のセル数を増やせば増やすほどプレート分離によるチップ面積増の影響は低減できる。
【００６６】
図４は、図３の変形例であり、Ｄタイプのトランジスタを用いるのではなく、このトランジスタを無くし、ソース側とドレイン側を直接接続した場合を示している。この場合でも動作は図２と同じで、図１、図３と同じ効果がある。さらに、非選択セルブロックのＤタイプのトランジスタ部分の容量がビット線容量として見えないメリットがある分、ビット線容量が低減できる。
【００６７】
（第３の実施形態）
図５〜図１３は本発明の第３〜第７の実施形態を示し、図１の構成にダーミセル部分を加えた場合の実施形態である。これらの実施形態も当然図１と同様に、フローティングによる分極データ破壊の問題は回避できる。勿論、図３、図４のの形態も適用できるし、セルブロック内のセル数も任意に設計できる。
【００６８】
図５は、本発明の第３の実施形態に係わるＦＲＡＭを示す回路構成図であり、強誘電体メモリセルブロック及びタミーセル構成を示している。ダミーセルにおいてもメモリセルと同様に、強誘電体キャパシタとセルトランジスタの並列接続で構成され、これをメモリセルと同様に複数個並列接続してダミーセルブロックを構成する。本実施形態では、ビット線対（ＢＢＬｉ，ＢＬｉ）で１個のダミーセルブロックを共有している。例えば、ＢＢＬｉにセルデータを読み出す場合、ＤＢＳ０をｈｉｇｈレベルにすれば、ダミーセルが参照ビット線側のＢＬｉに接続され、ＢＬｉにセルデータを読み出す場合、ＤＢＳ１をｈｉｇｈレベルにすれば、ダミーセルが参照ビット線側のＢＢＬｉに接続される。
【００６９】
図６は、図５の構成の動作例を示す。図６（ａ）は１Ｔ／１Ｃ構成で、プレート駆動方式の場合を示す。ＷＬ２及びＤＷＬ２をＬｏｗレベル、ＢＳ０及びＤＢＳ０をＨｉｇｈレベルにして、メモリセル及びダミーセルをビット線に接続後、メモリセルブロック用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内の１本と、ダミーセルブロック用のプレート線（ＤＰＬ）を駆動することにより、セルデータとダミーセルデータがビット線に読み出される。データの読み書き後、ＢＳ０を下げ、ＷＬ２を上げ、ビット線をＶｓｓにプリチャージした後も、ＤＷＬをＬｏｗ、ＤＢＳ０をＨｉｇｈに保つことにより、ダミーセルに“０”データが再書き込みされる。その後、ＤＢＳ０を下げＤＷＬ２を上げることにより、アクティブ動作が終了する。
【００７０】
ダミーセルの強誘電体キャパシタの面積をメモリセルの強誘電体キャパシタ面積より大きき設計しておくと、ダミーセルの“０”データがメモリセルの“０”データと“１”データ間に来ることができ、基準となり得る。
【００７１】
図６（ｂ）は、 (1/2)Ｖｄｄ固定プレート方式動作の場合を示し、図６（ａ）に比べ、プレートを固定させた点を除き動作は同様である。
【００７２】
（第４の実施形態）
図７は、本発明の第４の実施形態に係わるＦＲＡＭを示す回路構成図であり、強誘電体メモリセルブロック及びダミーセル構成を示している。図５と異なる点は、ダミーセルブロック内にリセットトランジスタ（Ｑ３，Ｑ４）とリセット信号（ＲＳＴ）を追加した点である。本実施形態の効果としては、図５と比較してサイクルタイムが短くなるメリットがある。その動作例を図８に示す。
【００７３】
図８（ｂ）は１Ｔ／１Ｃ構成で、プレート駆動方式の場合を示す。ＷＬ２及びＤＷＬ２をＬｏｗレベル、ＢＳ０及びＤＢＳ０をＨｉｇｈレベルにして、メモリセル及びダミーセルをビット線に接続後、メモリセルブロック用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内１本と、ダミーセルブロック用のプレート線（ＤＰＬ）を駆動することによりセルデータとダミーセルデータがビット線に読み出される。
【００７４】
その後、センスアンプ動作前、或いは動作後、ＤＢＳ０を下げ、ダミーセルブロックとビット線を分離して、複数の直列接続されたダミーセルブロックの一端のプレート線をＨｉｇｈに保ったまま、ＲＳＴ線を上げ、他端をＶｓｓ１に落とし、選択されたダミーセルの強誘電体キャパシタの両端にＶｄｄの電位差を印加してダミーセルに“０”データを再書き込みする。なお、ダミーセルの強誘電体キャパシタの面積ばかりでなく、ダミープレート電位、リセット電位（Ｖｓｓ１）を自由に設計することでもリファレンス電位を設定できる。
【００７５】
その後、ＲＳＴ線を下げ、プレート線（ＤＰＬ）を下げ、ＤＷＬ２を上げることにより、アクティブ動作は終了する。メモリセルの（再）書き込み動作及び、ＷＬ２，ＢＳ０のリセット動作はダミーセル動作と並列で実行でき、図６のように、ＷＬ２，ＢＳ０のリセット後、ダミーセルの再書き込み動作をする必要がなく、サイクルタイムの短縮が図れる。
【００７６】
図８（ａ）は、 (1/2)Ｖｄｄ固定プレート方式動作の場合を示し、図８（ｂ）に比べ、プレートを固定させた点を除き動作は同様である。
【００７７】
（第５の実施形態）
図９は、本発明の第５の実施形態に係わるＦＲＡＭを示す回路構成図であり、強誘電体メモリセルブロック及びダミーセル構成を示している。本実施形態では、ダミーセルに常誘電体キャパシタを用いている。
【００７８】
本実施形態のように常誘電体キャパシタを用いた場合、ダミーセルキャパシタ面積が大ききなるデメリットがある反面、疲労、relaxation(depolarization)、Imprint 等の膜の劣化が小さく（無く）、リファレンス電位が安定化するメリットがある。図９のダミーセルは、常誘電体キャパシタと、これをショートさせるトランジスタ（Ｑ５，Ｑ６）とこれを制御する信号線（ＲＳＴ）と、ビット線対の内の一方に接続する選択トランジスタ（Ｑ７，Ｑ８）と、その制御線（ＤＷＬ０，ＤＷＬ１）と、プレート線（ＤＰＬ）から構成されている。
【００７９】
（第６の実施形態）
図１０は、本発明の第６の実施形態に係わるＦＲＡＭを示す回路構成図であり、強誘電体メモリセルブロック及びダミーセル構成を示している。本実施形態では、図９と同様に常誘電体キャパシタを用いたダミーセルを用いている。
【００８０】
本実施形態が図９のダミーセルと異なる点は、ＲＳＴ信号を用いて、常誘電体キャパシタをショートさせるのでは無く、常誘電体キャパシタの一端をプレートに接続して、他端をＲＳＴ信号をＨｉｇｈレベルにすることにより、任意の電位Ｖｓｓ１に接続して、常誘電体キャパシタをＤＰＬ−Ｖｓｓ１の電位差にリセットすることにある。ます、図９、図１０は次の図１１に示すように、同じ動作が可能である。
【００８１】
図１１（ａ）は、１Ｔ／１Ｃ構成で、プレート駆動方式の場合を示す。ＷＬ２をＬｏｗレベル、ＢＳ０をＨｉｇｈレベルにして、メモリセルをビット線に接続し、ＤＷＬ０をＨｉｇｈレベルにしてダミーセルをリファレンスビット線に接続する。その後、セルブロック用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内の１本を駆動して、セルデータをビット線に読み出し、ダミーセルは、ダミーセルプレート線（ＤＯＰＬ）を駆動することによりキャパシタカップリングにより、リファレンスビット線を所望の電位にする。その後、ＤＷＬ０を下げ、ＤＰＬ線をＶｓｓにし、ＲＳＴ線をＨｉｇｈレベルにすることにより、ダミーセルの常誘電体キャパシタの電位差を０Ｖにリセットできし、アクティブ動作が終了する。
【００８２】
図１１（ｂ）は、 (1/2)Ｖｄｄ固定プレート方式動作の場合を示し、図１１（ａ）に比べ、プレートを固定させた点を除き動作は同様である。但し、ダミーセルのプレートはキャパシタカップリングを用いるため、駆動する。なお、ダミーセルプレート線を (1/2)Ｖｄｄ（或いは任意の電位）に固定することも可能で、例えば、図９において、スタンドバイ時、ＤＰＬを (1/2)Ｖｄｄにしておいて、ＲＳＴを下げると、常誘電体キャパシタの両端は (1/2)Ｖｄｄになっているため、ＤＷＬ０を上げると自動的にキャパシタカップリングでリファレンスビット線電位が上がるため動作が可能となる。
【００８３】
なお、図１０の例では、スタンドバイ時、常誘電体キャパシタの両端を (1/2)Ｖｄｄにしておくためには、ＤＰＬばかりでなく、Ｖｓｓ１も (1/2)Ｖｄｄに設定しておく必要がある。
【００８４】
（第７の実施形態）
図１２は、本発明の第７の実施形態に係わるＦＲＡＭを示す回路構成図であり、強誘電体メモリセルブロック及びダミーセル構成を示している。本実施形態においては、図９、図１０と同様に、常誘電体キャパシタを用いたダミーセルを用いているが、プレート線（ＤＰＬ）と常誘電体キャパシタと選択トランジスタでダミーセルを構成し、リセットトランジスタを省略している。図１２のメリットは、リセットトランジスタ、リセット信号が要らず、最も素子数が少なくて済む点である。この動作例を図１３に示す。
【００８５】
図１３（ａ）は１Ｔ／１Ｃ構成で、プレート駆動方式の場合を示す。ＷＬ２をＬ０ｗレベル、ＢＳ０をＨｉｇｈレベルにして、メモリセルをビット線に接続する。同時に、スタンドバイ時に両方Ｈｉｇｈレベルであった、ダミーセル用選択線ＤＷＬ０，ＤＷＬ１の内、セルデータが読み出されるビット側の選択線のみをＨｉｇｈレベルからＬｏｗレベルに下げ、常誘電体キャパシタをリファレンスビット線にのみ接続する。
【００８６】
その後、セルブロック用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内の１本を駆動して、セルデータをビット線に読み出し、ダミーセルは、ダミーセルプレート線（ＤＰＬ）を駆動することによりキャパシタカップリングにより、リファレンスビット線を所望の電位にする。センス動作後、ＤＰＬを下げ、その後、ダミーセル用選択線ＤＷＬ０，ＤＷＬ１を両方Ｈｉｇｈに戻す。セルデータ書き込み後、ビット線がＶｓｓにプリチャージされると、ＤＷＬ１，ＤＷＬ０がＨｉｇｈのため、自動的に、常誘電体キャパシタの両端は０Ｖになりリセットされる。
【００８７】
図１３（ｂ）は、 (1/2)Ｖｄｄ固定プレート方式動作の場合を示し、図１３（ａ）に比べ、プレートを固定させた点を除き動作は同様である。但し、ダミーセルのプレート線は駆動する必要が生じる。
【００８８】
（第８の実施形態）
図１４は、本発明の第８の実施形態に係わるＦＲＡＭの動作方式を示す信号波形図である。
【００８９】
本実施形態は先願と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続されるメモリセルに適用でき、先願の方式と比べ、強誘電体キャパシタの常誘電体成分のばらつきを制御しつつ、高速動作が可能となる。
【００９０】
前記図７７で示したように、シングルプレート方式（図７７（ｂ））においては、プレート電極を動作時、Ｖｓｓ→Ｖｄｄ→Ｖｓｓと１回動作させればよかったが、図７７（ｄ）に示したように、飽和分極量をＰｓ、残留分極量をＰｒとすると、“１”データはＰｓ＋Ｐｒ、“０”データはＰｓ−Ｐｒとなり、その差が信号量となる（１Ｔ／１Ｃではその半分）。しかしながら強誘電体キャパシタは、製造ばらつき等により常誘電体成分に大きなばらつきを持ち、これが読み出しマージンを大きく劣化させる問題点が有った、
さらに、この問題を解決する従来方式のダブルプレート方式（図７７（ｃ））は、プレート電圧を動作時、Ｖｓｓ→Ｖｄｄ→Ｖｓｓ→Ｖｄｄ→Ｖｓｓと２度動作させ、図７７（ｅ）に示したように、行き帰りで常誘電体成分をキャンセルでき、ばらつきの問題点をキャンセルできるメリットがある反面、２度ＰＬを上げ下げする必要が生じるため、非常にアクセスタイム及びサイクルタイムが長くなる問題点があった。
【００９１】
これに対して図１４においては、１度のプレート駆動で、２度プレート駆動したのと同様に、常誘電体成分をキャンセルできる。２種類の動作が可能であり、図１４（ａ）は、プリチャージ時、プレート（ＰＬ) を０Ｖ、ビット線（ＢＬｓ）をＶｄｄに逆にプリチャージする。これにより、ＷＬ２を下げ、ＢＳ０を下げるだけで、プレートを駆動すること無く、選択した強誘電体キャパシタの両端にＶｄｄの電位が印加される。
【００９２】
従来方式のメモリセルにおいては、セルトランジスタと強誘電体キャパシタが直列接続されており、スタンドバイ時、セルノードがフローティングであるため、プレートを０Ｖにしておかなければ、ジャンクションリークによりセル分極データが破壊されるし、ビット線電位も０Ｖにしておかなければ、トランジスタリークによりセル分極データが破壊される問題点があったが、先願のメモリセル構成においては、スタンドバイ時、セルトランジスタがＯＮして、強誘電体キャパシタが常にショートされているため、プレート電位、ビット線電位に制限が無いメリットがあった。本実施形態のスタンドバイ時のプレート電位とビット線電位の逆プリチャージは、このメリットを生かしている。
【００９３】
このような読み出し方式により、“１”データは図７７（ｅ）の（２）の点から（１）の点に、“０”データは（３）の点から（１）の転移に遷移して、分極データがビット線に読み出される（図７７（ｅ）において、ｘ軸の極性は従来方式の説明と逆である）。その後、ＰＬを初めて、Ｖｄｄに上げると、“１”データは図７７（ｅ）の（１）の点から（３）の点に、“０”データも（１）の点から（３）の転移に遷移する。これにより、“１”データは、行き帰りで常誘電体成分がカットされ、残留分極成分：２Ｐｒだけビット線に信号として読み出される。“０”データは、（３）の点から、（１）の点に行き、（３）の点に単に戻るだけであるため、信号は読み出されない。結局、信号としては、ばらつきの多い常誘電体成分の無い、分極成分２Ｐｒだけとなり、ノイズがなくなる。
【００９４】
この後、ビット線対の電位差をセンスアンプ回路で増幅する。プレートがＶｄｄのままにしておくと、０Ｖに下げられた“０”データの再書き込みが行われ、その後、プレートをＶｓｓに下げると、Ｖｄｄに上げられた“１”データの再書き込みが行われ、再書き込みが終了する。その後、ＢＳ０を下げ、ＷＬ２を上げ、ビット線をＶｄｄにプリチャージしてアクティブ動作が終了する。つまり、本実施形態により、プレートは１回の上げ下げ動作だけで済み、高速化とばらつきキャンセルの両立が実現できる。
【００９５】
図１４（ｂ）は、図１４（ａ）に対しプレートとビット線の電位を完全に逆動作させた場合を示す。この方法においても、１度のプレート駆動で、２度プレート駆動したと同様に、常誘電体成分をキャンセルできる。プリチャージ時、プレート（ＰＬ）をＶｄｄ、ビット線（ＢＬｓ）をＶｓｓに逆にプリチャージする。これにより、ＷＬ２を下げ、ＢＳ０を下げるだけで、プレートを駆動すること無く、選択した強誘電体キャパシタの両端にＶｄｄの電位が印加される。
【００９６】
このような読み出し方式により、“１”データは図７７（ｅ）の（２）の点から（１）の点に、“０”データは（３）の点から（１）の転移に遷移して、分極データがビット線に読み出される。その後、ＰＬを初めて、Ｖｓｓに下げると、“１”データは図７７（ｅ）の（１）の点から（３）の点に、“０”データも（１）の点から（３）の転移に遷移する。
【００９７】
これにより、“１”データは、行き帰で常誘電体成分がカットされ、残留分極成分：２Ｐｒだけビット線に信号として読み出される。“０”データは、（３）の点から、（１）の点に行き、（３）の点に戻るだけであるため、信号は読み出されない。結局信号としては、ばらつきの多い常誘電体成分の無い、分極成分２Ｐｒだけとなり、ノイズがなくなる。
【００９８】
この後、ビット線対の電位差をセンスアンプ回路で増幅する。プレートがＶｓｓのままにしておくと、Ｖｄｄに上げられた“１”データの再書き込みが行われ、その後、プレートをＶｄｄに上げると、Ｖｓｓに下げられた“０”データの再書き込みが行われ、再書き込みが終了する。その後、ＢＳ０を下げ、ＷＬ２を上げ、ビット線をＶｓｓにプリチャージしてアクティブ動作が終了する。結局本発明により、プレートは一回の下げ上げ動作だけで済み、高速化とばらつきキャンセルの両立が実現できる。
【００９９】
図１４（ａ）（ｂ）の方式は、先願の２Ｔ／２Ｃ方式（図１５（ａ））にも適用できるし、プレート電極を分離した、本発明の方式（図１５（ｂ））にも適用できる。この場合、１Ｔ／１Ｃ，２Ｔ／２Ｃの両方が実現できる。
【０１００】
（第８の実施形態）
図１６は、本発明の第９の実施形態に係わるＦＲＡＭの動作を示す信号波形図である。図１４、図１５のプレート、ビット線逆プリチャージ方式適用時の、電源ＯＮ、電源ＯＦＦ時の動作シーンケンスを示す。図１６（ａ）は、図１４（ａ）の場合を示し、図１６（ｂ）は図１４（ｂ）の場合を示す。
【０１０１】
図１６（ａ）において、電源ＯＮ時は、電源が完全に立ち上がって、プレート電位をＶｓｓに保ちつつ、内部ノードが安定してから、ビット線電位（ビット線プリチャージ電源：ＶＢＬ）をＶｄｄにすれば、セルデータが破壊されなく、電源ＯＦＦ時は、ＶｄｄがＶccmin に下がる前にビット線電位（ビット線プリチャージ電源：ＶＢＬ）をＶｓｓに下げれば、セルデータが破壊されない。
【０１０２】
図１６（ｂ）において、電源ＯＮ時は、電源が完全に立ち上がって、ビット線電位（ビット線プリチャージ電源：ＶＢＬ）をＶｓｓに保ちつつ、内部ノードが安定してから、プレート電位をＶｄｄにすれば、セルデータが破壊されなく、電源ＯＦＦ時は、ＶｄｄがＶccmin に下がる前にプレート電位をＶｓｓに下げれば、セルデータが破壊されない。
【０１０３】
（第１０の実施形態）
図１７は、本発明の第１０の実施形態に係わるＦＲＡＭのセンスアンプ部構成を示す図である。図１４（ａ）のプリチャージ時、プレートをＶｓｓに、ビット線をＶｄｄにする方式に適用できるセンスアンプ回路を示す。
【０１０４】
センスアンプ回路とは別に、ビット線をプリチャージするためのトランジスタが設けられており、プリチャージ時にＥＱＬ信号をＬｏｗレベルにすることにより、ビット線対をＶｄｄにプリチャージできる。
【０１０５】
（第１１の実施形態）
図１８は、本発明の第１１の実施形態に係わるＦＲＡＭのセンスアンプ部構成を示す図である。図１４（ｂ）のプリチャージ時、プレートをＶｄｄに、ビット線をＶｓｓにする方式に適用できるセンスアンプ回路を示す。この例では、プリチャージ時ＥＱＬ信号をＨｉｇｈレベルにすることにより、ビット線対をＶｓｓにプリチャージできる。
【０１０６】
（第１２の実施形態）
ところで、プレート電位、ビット線電位プリチャージ方式は、先願に示したように、１個のメモリセルは、セルトランジスタと複数の抗電圧の異なる強誘電体キャパシタの並列接続で構成し、１つのメモリセルブロックは、このメモリセルを複数直接接続して、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続されるメモリセルの構成して１個のメモリセルに２ビット以上の多ビットの情報を記憶させる方式に適用した場合、大幅に読み出し信頼性の向上と高速動作の両立が可能となる。これは、先願の多ビットセル方式においては、先願の１ビット方式よりも増して、強誘電体キャパシタの常誘電体成分のばらつきが大きく見え、これを抑制することが重要であるためである。
【０１０７】
図１９は先願における多ビット／セル方式のセルブロック等価回路を示す。強誘電体キャパシタＣａとＣｂでは、Ｃａの抗電圧をＶｃａ、Ｃｂの抗電圧をＶｃｂとするとＶｃａ＜Ｖｃｂの関係が成り立つ。図２０は先願における図１９のセル構造の断面図の一例を示している。ＣａとＣｂでは、Ｃａの強誘電体キャパシタの膜厚をＣｂに比べ薄くすることにより実現できる。図２１は、図１９の多ビット／セル方式の動作を示す、理論上のヒステリシス曲線を示し、図２２は実際のヒステリシス曲線を示す。
【０１０８】
図２１を用いて簡単に動作を説明する。図２１（ａ）は強誘電体キャパシタＣａのヒステリシス曲線を示し、図２１（ｂ）は強誘電体キャパシタＣｂのヒステリシス曲線を示す。図２１（ｃ）は、ＣａとＣｂを並列接続した場合のヒステリシス曲線を示す。ＣａとＣｂ各々に１ビットの情報を記憶する。
【０１０９】
図２１（ｃ）において、Ｅ''点はＣａ，Ｃｂ各々１データと１データ（＝１１）を記憶している点を示し同様に、Ｆ''点は１０、Ｃ''点は０１、Ａ''点は００の結果として４つ状態を持ち、２ビットデータを記憶する。
【０１１０】
読み書き動作としては、Ｃｂの抗電圧以下の電圧を並列強誘電体キャパシタに印加して、Ｃａのデータを読み出し、その後、Ｃｂの抗電圧以上の電圧を並列強誘電体キャパシタに印加して、Ｃｂのデータを読み出し、再書き込みして、その後、Ｃｂの抗電圧以下の電圧を並列強誘電体キャパシタに印加して、Ｃａの再書き込みを行うわけである。
【０１１１】
しかしながら先願の多ビット／セル方式においては、Ｖｃａ＜Ｖｃｂを実現する場合、実際のＣａ，Ｃｂのヒステリシス曲線は、図２２（ａ）（ｂ）示すように、ＣａとＣｂでは、抗電界が等しい強誘電体キャパシタ材料の膜厚を変えて構成した場合、厚みが異なる分だけ誘電率が異なり、Ｃａの常誘電体キャパシタ成分が大きくなってしまう。結果として、ＣａとＣｂを並列接続したヒステリシス曲線（図２２（ｃ））は、２種類の常誘電体キャパシタ成分が交じり、読み出しマージンを劣化させてしまう。特に、Ｃｂの読み出し時、Ｃａの大きな常誘電体キャパシタ成分が混じり、常誘電体キャパシタ成分がばらつくと大きな問題点となる。
【０１１２】
上記したような多ビット／セル構成で、プレート駆動方式を採用する場合も、フォールデッドＢＬ構成で、ダミーセルを利用する場合は、前記図１で示したように、プレート線を２種類に分けることにより、フローティングになるセルノードによるノイズをなくすことができる。図２３は、本発明の第１２の実施形態に係わるＦＲＡＭの強誘電体メモリセルブロックの断面図であり、２ビット／セルでプレートを２種類（ＰＬＢＢＬ，ＰＬＢＬ）に分離した場合を示している。
【０１１３】
この実施形態では、膜厚が異なり、抗電圧が異なる強誘電体キャパシタを縦方向に形成した場合を示している。勿論、先願に示したように、膜厚が異なり抗電圧が異なる強誘電体キャパシタを横方向に積層した場合も、プレートを容易に分離できる。
【０１１４】
（第１３の実施形態）
図２４は、先願で説明したプレート駆動方式を適用した場合の多ビット／セルの動作の具体的な動作タイミングの例を示す。１回目のＷＬ０２がＬｏｗレベルになるとき、プレート（ＰＬ）及び、ビット線（／ＢＬ、ＢＬ）を小振幅動作させ、Ｃａのデータのみ読み出しアレイ外で一時記憶する。その後、Ｃａの“１”データと“０”データの両方場合での差をなくすため、強誘電体キャパシタに一定電圧を印加して、Ｃａに“０”データを書き込む。
【０１１５】
２回目のＷＬ０２がＬｏｗレベルになるとき、プレート（ＰＬ）及び、ビット線（／ＢＬ、ＢＬ）を大振幅動作させ、Ｃｂのデータの読み書きを行い、最後に、３回目のＷＬ０２がＬｏｗレベルになるとき、一時記憶しておいたＣａデータをＣａに再び書き込む。この場合、当然図２２で説明した、常誘電体キャパシタ成分のノイズは大きなままである。なお、図中、（１）に示す１回〜３回目間で一々ＷＬ０２とＢＳ０をリセットせずに、ＷＬ０２をＬｏｗのまま、ＢＳ０をＨｉｇｈのままでも動作可能である。
【０１１６】
図２５は、本発明の第１３の実施形態における駆動方式を示す動作タイミング図である。本実施形態では、１〜３回目でＷＬ０２をＬｏｗのまま、ＢＳ０をＨｉｇｈの間まで、しかも１回目のＣａのデータ読み出し後、ＥＱＬをＨｉｇｈにしてビット線対（／ＢＬ，ＢＬ）をＶｓｓに落し、Ｃａのデータをリセットした後もプレート（ＰＬ）を小振幅のＨｉｇｈのままにしておき、ＥＱＬをＬｏｗにして、ビット線のイコライズを解除した後、ＰＬを大振幅のＨｉｇｈ電位にしてＣｂのデータを読み出している。これにより、図２４に比べ余分なプレート動作をなくし、高速動作を実現できる。
【０１１７】
（第１４の実施形態）
図２６は、本発明の第１４の実施形態を説明するためのもので、図２５の動作及びその他の多ビット／セルの動作例の動作を実現するコア部回路構成を示している。
【０１１８】
図２６（ａ）に示すように、２つの電源Ｖａ，Ｖｂを用いて、φａ，φｂを切り換えることにより、図２５に示すような小振幅と大振幅のプレート動作を実現できる。同様に、図２６（ｂ）に示すように、ｐＭＯＳセンスアンプ回路の電源線（ＶＳＡＨ）をφｓａ，φｓｂを切り換えることにより、２つの電源Ｖａ，Ｖｂに接続でき、図２５に示すような、小振幅と大振幅のビット線動作を実現できる。信号ＲＯＮに接続されるトランジスタと強誘電体キャパシタを用いて、１回目のＣａのデータを蓄えるテンポラリイ・レジスタが容易に実現できる。
【０１１９】
図２５に示すように、１回目のＣａデータの読み出し動作時でビット線の増幅後、ＲＯＮをＨｉｇｈにして、レジスタ内のキャパシタにＣａのデータを書き込み、ＲＯＮをＬｏｗにして保持する。例えば、ＲＰＬ線をＶａにしておけば、“０”データ側のビット線に接続される強誘電体キャパシタは分極反転、“１”側は非分極反転となり、データが保持できるわけである。３回目のＣａデータ書き込み動作時としては、２回目のＣｂデータの読み書き終了後、ＥＱＬをＨｉｇｈにして、ビット線対をＶｓｓに落としてから、ＥＱＬをＬｏｗにして、ビット線対をＶｓｓにプリチャージした後、ＲＯＮをＨｉｇｈにしてレジスタデータをビット線に読み出す。このとき、例えばＲＰＬ線をＶａ電位に設定しておけば、２個の強誘電体キャパシタの１個が分極反転読み出し、他方が非分極反転読み出しとなる。
【０１２０】
この後、ビット線を増幅して、Ｃａデータをメモリセルに再書き込みする。データの再書き込みにおけるＰＬ動作としては、図２５の(2) に示すように、ビット線の増幅後、ＰＬを上げ下げしてもよいし、図２５の(1) に示すように、２回目の読み書き後のＥＱＬをＨｉｇｈにした状態で、ＰＬを前もって上げておいて、ビット線増幅後ＰＬを下げてもよい。また、１回目のＣａの読み出しときは、図２５の(3) のように、図２６（ｂ）のφｔｉを上げたまま増幅してもよいし、図２５の(4) のように、φｔｉを一旦下げて、センスアンプ内だけビット線を増幅してもよい。これは、セルアレイ内のビット線を増幅する必要をなくし、高速動作を可能にする。
【０１２１】
図２５にカラム選択線（ＣＳＬ）の動作例を示す。本多ビット／セル方式によりセンスアンプ部のビット線は小振幅、大振幅となるが、図２５に示すように、／ＤＱ，ＤＱ線が大振幅のままの場合、ＣＳＬをＨｉｇｈにした場合、１回目に外部データから書き込みがあった場合、小振幅より大きな電位がセンスアンプのビット線に書き込まれる。これは、図２６（ａ）の回路を用いて図２５の(5) に示すようにＣＳＬ電位も小振幅、大振幅の２種類用意すれば回避できる。また、図２５の(6) に示すようなＣＳＬを大振幅のままにして、図２６（ａ）のような回路で／ＢＤＱ，ＤＱ線の書き込み時の振幅を２種類用意しても回避できる。
【０１２２】
ダミーセルとしては、強誘電体キャパシタを用いてもよいし、図２７（ｃ）（ｄ）のような常誘電体キャパシタを用いてもよい。図２７（ｃ）の例では、ダミープレート線（ＤＰＬ）の振幅電位を１回目と２回目の読み出しで、Ｖａ' ，Ｖｂ' と変えることにより、Ｃａ，Ｃｂの各々のセルに合わせてダミーセル電位をチューニングできる。図２７（ｄ）の例では、ＤＰＬ電位は、１回目と２回目で変化させずとも、ダミーセル電位を変える例を示す。
【０１２３】
例えば、異なる容量の常誘電体キャパシタＤＣ０，ＤＣ１を用意して、１回目の読み出し時にＲＳＴ１をＨｉｇｈ、ＲＳＴ０をＬｏｗにして、ＤＰＬをＨｉｇｈにすると、常誘電体キャパシタＣＤ０がビット線に読み出され、３回目の読み出し時にＲＳＴ０をＨｉｇｈ、ＲＳＴ１をＬｏｗにして、ＤＰＬをＨｉｇｈにすると、常誘電体キャパシタＤＣ１がビット線に読み出され、ＲＥＦＲＥＮＣＥ側のビット線電位を変えることができる。変形例として、ＲＳＴ１とＲＳＴ０をＨｉｇｈにして、並列容量を用いることもできる。
【０１２４】
（第１５の実施形態）
図２８は、本発明の第１５の実施形態に係わるＦＲＡＭの動作を説明するための動作タイミング図である。図２４と異なる点は、プレート電極を１回目と２回目で、２度上げ下げしている点である。一度プレートを上げ下げしたあと読み出したデータをセンスアンプで増幅してやれば、常誘電体キャパシタ成分をキャンセルでき、特に多ビット／セル方式での２種類の常誘電体キャパシタ成分によるノイズをキャンセルでき、読み出しの信頼性が大幅に向上できる。なお、図２４と同様に図２８において、(1) に示す１回〜３回目間で一々ＷＬ０２とＢＳ０をリセットせずに、ＷＬ０２をＬｏｗのまま、ＢＳ０をＨｉｇｈのままでも動作可能である。３回目にＷＬ０２を下げる時は、Ｃａの再書き込みのみ行うため、プレートは一度だけ、上げ下げするだけで良い。
【０１２５】
このように、先願とダブルプレート方式を組み合わせると、先願１ビット当たり２Ｆ2 サイズ以下のメモリセルを実現しつつ、これの問題点である２種類の常誘電体キャパシタ成分によるノイズ、及び常誘電体キャパシタ成分のばらつき成分のノイズをキャンセルでき、高い信頼性を得ることが可能となる。
【０１２６】
（第１６の実施形態）
図２９及び図３０は、本発明の第１６の実施形態に係わるＦＲＡＭの動作を説明するための動作タイミング図であり、先願の多ビット／セル方式で、プレートの駆動回数を減らし高速動作を実現しつつ、２種類の常誘電体キャパシタ成分によるノイズ、及び常誘電体キャパシタ成分のばらつき成分のノイズをキャンセルでき、高い信頼性を得ることが可能とする動作を示す。原理的には、図１４のプレートとビット線を逆にプリチャージする方式でこれを実現している。
【０１２７】
図２９の例では、スタンドバイ時、ビット線を小振幅のＨｉｇｈレベルにプリチャージして、プレートをＶｓｓにプリチャージしておく。ＷＬ０２，ＢＳ０選択後は、プレート駆動せずに、強誘電体キャパシタＣａに電圧が印加され、Ｃａのデータが読み出される。その後、プレートを小振幅のＨｉｇｈレベルにすると、常誘電体キャパシタ成分がキャンセルできる。
【０１２８】
その後、ＰＬをＬｏｗ、ＢＬをＨｉｇｈにして、Ｃａに一定電圧を印加して“０”，“１”データの差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロックとビット線を分離する。この間に、ビット線を大振幅のＨｉｇｈレベルにプリチャージして２回目もＢＳ０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャパシタの分極データがビット線に読み出され、ＰＬをＨｉｇｈレベルにして、常誘電体キャパシタ成分を無くし、その後センス動作させ、データの再書き込みをするため、ＰＬをＬｏｗレベルにする。３回目は、Ｃａの再書き込みのみ行うため、当然ＰＬを１回上げ下げするだけで済む。なお、図中(1) 線に示すように１回目〜３回目でＷＬ０２を上げ直すのを省略できる。
【０１２９】
図３０は図２９と同様に、図１４のプレートとビット線を逆にプリチャージする方式でこれを実現している。図３０の例では、図２９とプレートとビット線の電位が逆なだけであとは同じである。スタンドバイ時、ビット線をＬｏｗレベルにプリチャージして、プレートを小振幅のＨｉｇｈレベルにプリチャージしておく。ＷＬ０２，ＢＳ０選択後は、プレート駆動せずに、強誘電体キャパシタＣａに電圧が印加され、Ｃａのデータが読み出される。その後、プレートをＶｓｓレベルにすると、常誘電体キャパシタ成分がキャンセルできる。
【０１３０】
その後、ＰＬをＨｉｇｈ、ＢＬをＬｏｗにして、Ｃａに一定電圧を印加して“０”，“１”データの差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロックとビット線を分離する。この間に、プレート線を大振幅のＨｉｇｈレベルにプリチャージして２回目もＢＳ０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャパシタの分極データがビット線に読み出され、ＰＬをＬｏｗレベルにして、常誘電体キャパシタ成分を無くし、その後センス動作させ、データの再書き込みをするため、ＰＬをＨｉｇｈレベルにする。３回目は、Ｃａの再書き込みのみ行うため、当然ＰＬを１回下げ上げするだけで済む。なお、図中(1) 線に示すように１回目〜３回目でＷＬ０２を上げ直すのを省略できる。
【０１３１】
（第１７の実施形態）
図３１及び図３２は、本発明の第１７の実施形態に係わるＦＲＡＭの動作を説明するためのもの動作タイミング図であり、図２９及び図３０の効果を実現しつつ、さらにＰＬ駆動回数を減らし高速化を実現している。
【０１３２】
図３１の例では、スタンドバイ時、ビット線を小振幅のＨｉｇｈレベルにプリチャージして、プレートをＶｓｓにプリチャージしておく。ＷＬ０２，ＢＳ０選択後は、プレート駆動せずに、強誘電体キャパシタＣａに電圧が印加され、Ｃａのデータが読み出される。その後、プレートを小振幅のＨｉｇｈレベルにすると、常誘電体キャパシタ成分がキャンセルできる。
【０１３３】
その後、ＰＬをＨｉｇｈのまま、ＢＬ対をＬｏｗにして、Ｃａに一定電圧を印加して“０”，“１”データの差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロックとビット線を分離する。この間に、プレート線を大振幅のＨｉｇｈレベルにして２回目もＢＳ０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャパシタの分極データがビット線に読み出され、ＰＬをＬｏｗレベルにして、常誘電体キャパシタ成分を無くし、その後センス動作させ、データの再書き込みをするため、ＰＬをＨｉｇｈレベルにする。そして、ＢＳ０をＬｏｗにして、ビット線をＶｓｓにプリチャージし、プレートを小振幅のＨｉｇｈレベルにする。ＢＳ０をＨｉｇｈにして３回目を行う。ＰＬを小振幅のＨｉｇｈからＶｓｓにするだけでＣａの再書き込みができる。なお、図中(1) 線に示すように１回目〜３回目でＷＬ０２を上げ直すのを省略できる。
【０１３４】
図３２の例では、スタンドバイ時、プレート線を小振幅のＨｉｇｈレベルにして、ビット線をＶｓｓにプリチャージしておく。ＷＬ０２，ＢＳ０選択後は、プレート駆動せずに、強誘電体キャパシタＣａに電圧が印加され、Ｃａのデータが読み出される。その後、プレートをＶｓｓレベルにすると、常誘電体キャパシタ成分がキャンセルできる。
【０１３５】
その後、ＰＬをＬｏｗのまま、ＢＬ対を小振幅のＨｉｇｈレベルにして、Ｃａに一定電圧を印加して“０”，“１”データの差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロックとビット線を分離する。この間に、ビット線対を大振幅のＨｉｇｈレベルにして２回目もＢＳ０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャパシタの分極データがビット線に読み出され、ＰＬを大振幅のＨｉｇｈレベルにして、常誘電体キャパシタ成分を無くし、その後センス動作させ、データの再書き込みをするため、ＰＬをＶｓｓレベルにする。そして、ＢＳ０をＬｏｗにして、ビット線を小振幅のＨｉｇｈレベルにプリチャージする。ＢＳ０をＨｉｇｈにして３回目を行う。ＰＬをＶｓｓレベルから小振幅のＨｉｇｈレベルするだけでＣａの再書き込みができる。なお、図中(1) 線に示すように１回目〜３回目でＷＬ０２を上げ直すのを省略できる。
【０１３６】
（第１８の実施形態）
図３３は、本発明の第１８の実施形態に係わるＦＲＡＭの動作を説明するための動作タイミング図である。これは、ビット線とプレート線の逆プリチャージ方式とダブルプレート方式の組み合わせた場合を示す。
【０１３７】
図３３では、Ｃａの読み出しは、ビット線を小振幅のＨｉｇｈレベルにプリチャージし、プレート線をＶｓｓに逆にプリチャージする方式を適用し、Ｃｂの読み書きでは、ビット線とプレート線をＶｓｓにプリチャージした後に行い、ダブルプレート方式を適用している。Ｃａの再書き込みでは、プレートの上げ下げで再書き込みを行う。本実施形態の特徴は、１回目〜３回目間で、ＢＳ０とＷＬ０２の上げ下げを省略できる点である。
【０１３８】
（第１９の実施形態）
図３４は、本発明の第１９の実施形態に係わるＦＲＡＭの動作を説明するための動作タイミング図である。これは、ビット線とプレート線の逆プリチャージ方式とダブルプレート方式の組み合わせた場合を示す。
【０１３９】
図３４では、Ｃａの読み出しは、プレート線を小振幅のＨｉｇｈレベルにプリチャージし、ビット線をＶｓｓに逆にプリチャージする方式を適用し、Ｃｂの読み書きでは、ビット線とプレート線をＶｓｓにプリチャージした後に行い、ダブルプレート方式を適用している。Ｃａの再書き込みでは、プレートの上げだけで再書き込みを行う。本実施形態の特徴は、１回目〜３回目間で、ＢＳ０とＷＬ０２の上げ下げを省略できる点である。
【０１４０】
（第２０の実施形態）
図３５は、先願におけるその他の問題点を示す図である。先願の１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続する構成において、読み出したデータと逆データを書き込む場合、選択したセルブロック内の非選択メモリセルにおいて、原理的には、非選択のＯＮしているセルトランジスタによって、非選択の強誘電体キャパシタはショートとされ、安定な状態を保つはずではある。しかし実際には、非選択のＯＮしているセルトランジスタのＯＮ抵抗の存在によって、僅かではあるが短時間の間、非選択の強誘電体キャパシタの両端に電圧が印加されてしまう。
【０１４１】
先願においては、セルブロック内のメモリセル数を増やすとこのノイズが低減されると述べているが、これだけでは、不十分である。図３５は、先願の逆データ書き込み時の、ビット線の立ち上がり立ち下がり遷移時間と、このノイズ関係を示している。このように、非選択のメモリセルデータを安全に保持するには、常にある程度書き込み時間を長くする必要がある。
【０１４２】
図３６は、上記の問題を解決した本発明の第２０の実施形態を説明するためのもので、書き込み時間緩和方式を示す。ここでは２つの方法が含まれている。
【０１４３】
第１の方法は、メモリセルアレイ内のビット線（ＢＢＬ，ＢＬ）とセンスアンプ部のビット線（ＢＢＬＳＡ，ＢＬＳＡ）の間にトランジスタ（Ｑ９，Ｑ10）を挿入する方法である。メインアンプ（Main Amp）のライトバッファ（Write Buffer）から逆データを書き込む場合、ＢＤＱ，ＤＱ線を通して、センスアンプ（Sense Amp ）部のフリップフロップを反転して、反転データがＢＢＬ，ＢＬに書き込まれる。この場合、トランジスタ（Ｑ９，Ｑ10）のＯＮ抵抗と、大きな容量のあるセルアレイ側のビット線（ＢＢＬ，ＢＬ）の容量とのＲＣ時定数により、ＢＢＬ，ＢＬの書き込みの遷移時間が緩和される。これにより、ノイズが低減できる。
【０１４４】
第２の方法は、メインアンプ（Main Amp）のライトバッファ（Write Buffer）から逆データを書き込む場合、ライトバッファに駆動能力の異なる、２種類以上のドライバを持たせ、さらに２種類以上のドライバ各々を駆動させる時間をずらす方法である。この実施形態の例では、駆動能力の小さいドライバでまず最初弱い力でＢＤＱ，ＤＱ線を駆動して、ある程度ビット線（ＢＢＬＳＡ，ＢＬＳＡ，ＢＢＬ，ＢＬ）のＨｉｇｈレベルを下げ、Ｌｏｗレベルを上げる。次に、時間をずらして、大きなドライバを駆動させて、ビット線を反転させ、緩やかにビット線を反転させてデータ書き込みを行い、前述の書き込みノイズを低減する。
【０１４５】
その他、３種類以上のバッファを用いたり、同じサイズのバッファを時間をずらして用いても効果がある。さらに、１種類のバッファを用いて、バッファの駆動トランジスタのゲート電圧を緩やかに、或いは段階的に上げてもよいし、さらに、逆データを書き込む前に、一度ＢＤＱ，ＤＱ或いはビット線をショートしてから、逆データを書き込んでも良いし、上記各手法を組み合わせてもよい。
【０１４６】
（第２１の実施形態）
図３７は、本発明の第２１の実施形態を説明するための図である。これは、図３６のライトバッファのより具体的な構成例を示す。図３７（ａ）はトランジスタサイズの異なる２種類のクロックドインバータを示し、図３７（ｂ）はこれを時間を遅らせて駆動する信号線の遅延回路例を示す。また、図３７（ｃ）はこれらのタイミングチャートを示す。
【０１４７】
（第２２の実施形態）
図３８は、本発明の第２２の実施形態に係わるＦＲＡＭを説明するためのもので、図３の実施形態の等価回路を実現するメモリセルブロックの具体的なレイアウト図を示す。図３８では、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（ＭＩ層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。
【０１４８】
図３９、図４０は、図３８におけるレイアウトを分りやすいように分けて表示してある。図４１は、図３８のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す。ＴＥ，ＢＥは、その上に形成したＭ１層からＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを介して接続されている。Ｍ１層はＡＡ−Ｍ１間コンタクトを介してＡＡ層と接続される。
【０１４９】
図３８に示すように、Ｍ２−Ｍ１間は、ＡＡ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１層を介して接続されている。図３８〜図４１において、セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ形成工程後に形成しているため、抵低抗の金属配線が適用でき、このＭ１配線はプレート配線にも適用できている。プレート駆動方式においては、負荷容量の大きいプレート線を駆動するため、プレート配線の金属化が必須であるが、このセル構造では、容易にプレート配線の低低抗化が可能でプレート駆動時間の短縮が図れる。
【０１５０】
特に、図３８〜図４１の構成では、Ｍ１のＡｌ配線或いはＣｕ配線が可能で、大幅なアクセスタイム，サイクルタイムの短縮がはかれる。その大きな理由は、従来のセルトランジスタと強誘電体キャパシタを直列接続するメモリセルにおいては、セル毎にプレート配線が必要で、セル内で、セル内部ノード接続用の配線層とプレート配線層を共有することは面積的に損であったし、共有せずにＢＥ層などでプレート線を構成すると抵抗が高いためにプレート駆動時間が非常に長くなっていた。プレート専用の金属配線を設けると、プロセスコストが増加する問題点があった。
【０１５１】
先願のメモリセルでは、プレート配線はセルブロック毎に０．５本（隣と共有）、１本或いは２本で済む。図３８〜図４１のプレート配線部のように、２本のプレート線ＰＬＢＢＬ，ＰＬＢＬのＭ１層は１ビット線毎に、下部電極（ＢＥ）とＢＥ−Ｍ１コンタクトを取れば、容易に図３の等価回路が実現できる。図４１の断面図に示すように、ＢＥ層をビット線方向に隣接したセルブロックと接続してやれば、プレート線の隣接セルブロック間での共有が容易に実現できる。
【０１５２】
（第２３の実施形態）
図４２は、本発明の第２３の実施形態に係わるＦＲＡＭを説明するためのもので、図３８のレイヤー構成、デバイス構造で、プレート分離を行わない場合、即ち先願の図７９の等価回路を実現するメモリセルブロックの具体的なレイアウト図を示している。プレート線及び、その接続部周辺を除いて、図３８と同じであり、効果も同様である。
【０１５３】
図４２は、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（Ｍ１層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。
【０１５４】
図４３、図４４は、図４２におけるレイアウトを分りやすいように分けて表示してある。図４５は、図４２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間の断面例を示す。ＴＥ、ＢＥは、その上に形成したＭ１層からＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを介して接続されている。Ｍ１層はＡＡ−Ｍ１間コンタクトを介してＡＡ層と接続される。
【０１５５】
図３８に示すように、Ｍ２−Ｍ１間は、ＡＡ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１層を介して接続されている。図４２〜図４５において、セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ形成工程後に形成しているため、低抵抗の金属配線が適用でき、このＭ１配線は、プレート配線にも適用できている。プレート駆動方式においては、負荷容量の大きなプレート線を駆動するため、プレート配線の金属化が必須であるがこのセル構造では、容易にプレート配線の低抵抗化が可能でプレート駆動時間の短縮が図れる。
【０１５６】
特に、図４３〜図４５の構成では、Ｍ１のＡｌ配線或いはＣｕ配線が可能で、大幅なアクセスタイム，サイクルタイムの短縮がはかれる。大きな理由は、従来のセルトランジスタと強誘電体キャパシタを直列接続するメモリセルにおいては、セル毎にプレート線が必要で、セル内で、セル内部ノード接続用の配線層とプレート配線層を共有することは面積的に損であったし、共有せずにＢＥ層などでプレート線を構成すると抵抗が高いためにプレート駆動時間が非常に長くなっていた。プレート専用の金属配線を設けると、プロセスコストが増加する問題点があった。
【０１５７】
先願のメモリセルでは、プレート配線はセルブロック毎に０．５本（隣と共有）或いは１本で済む。図４３〜図４５のプレート配線部のように、１本のプレート線ＰＬのＭ１層は下部電極（ＢＥ）とＢＥ−Ｍ１コンタクトを取れば、容易に図７９の等価回路が実現できる。図４５の断面図に示すように、ＢＥ層をビット線方向に隣接したセルブロックと接続してやれば、プレート線の隣接セルブロック間での共有が容易に実現できる。
【０１５８】
（第２４の実施形態）
図４６は、本発明の第２４の実施形態に係わるＦＲＡＭを説明するためのもので、図３８のレイヤー構成、デバイス構造で、図４２と同様にプレート分離を行わない場合、即ち先願の図７９の等価回路を実現するメモリセルブロックの具体的なレイアウト図を示している。効果も図４２と同様である。図４６は、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（Ｍ１層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。
【０１５９】
図４７、図４８は、図４６におけるレイアウトを分りやすいように分けて表示してある。図４２と異なる点は、図４６に示すように、ビット線ＢＢＬに接続されるセルブロックは図４２と同じで、ビット線ＢＬに接続されるセルブロックにおいては、上部電極（ＴＥ）と下部電極（ＢＥ）の位置が１セル分ビット線方向にずれている点である。図４２に比べ、隣接したセルブロック間で下部電極や、上部電極や、それらのコンタクト間の距離が図４６の方が遠くなるため、これらのルールでセルサイズが律則される場合、図４６の方がセルサイズが縮小できることになる。
【０１６０】
（第２５の実施形態）
図４９は、本発明の第２５の実施形態に係わるＦＲＡＭを説明するためのもので、図５の実施形態のダミーセルブロックの等価回路を実現する具体的なレイアウト図を示している。レイヤー構成、セル構造は、図３８と同一である。図４９は、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（Ｍ１層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示してしる。
【０１６１】
図５０、図５１は、図４９におけるレイアウトを分りやすいように分けて表示してある。図４９〜図５１において、セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ形成工程後形成しているため、低抵抗の金属配線が適用でき、このＭ１配線は、ダミーセルブロック用のプレート配線にも適用できているためダミーセルのプレートも高速に駆動できる。
【０１６２】
（第２６の実施形態）
図５２は、本発明の第２６の実施形態に係わるＦＲＡＭを説明するためのもので、図４の実施形態の等価回路を実現するメモリセルブロックの具体的なレイアウト図を示している。図５２は、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（Ｍ１層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。
【０１６３】
図５３、図５４は、図５２におけるレイアウトを分りやすいように分けて表示してある。
【０１６４】
図５５は、図５２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す。ＴＥ，ＢＥは、その上に形成したＭ１層からＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを介して接続されている。Ｍ１層はＡＡ−Ｍ１間コンタクトを介してＡＡ層と接続される。図５２に示すように、Ｍ２−Ｍ１間は、ＡＡ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１層を介して接続されている。
【０１６５】
図５２〜図５５において、セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ形成工程後形成しているため、低抵抗の金属配線が適用でき、プレート駆動を高速化できる。図５２〜図５５においては、Ｄタイプ用イオン注入マスクは不要となる。これは図５５に示すように、Ｍ１配線を用いて、通過のブロック選択トランジスタのソースとドレインを接続しているからである。Ｄタイプトランジスタの反転層容量が無い分、非選択セルブロック部のビット線容量が減る効果がある。更に図５５に示すように、通過のブロック選択トランジスタをフィールドトランジスタ化すればさらに容量が低減できる。
【０１６６】
（第２７の実施形態）
図５６は、本発明の第２７の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。等価回路的には、図３と同じである。ワード線上に、同じピッチで、Ａｌ，Ｃｕ等の金属配線（図中Ｍｅｔａｌ１）を配設し、ワード線と一定間隔おきにシャント（スナップとも言う）をとり、抵抗の高いワード線材料によるワード線遅延を減らすことができる。このワード線シャント用のメタル配線はそのまま、プレート配線として用いることできる。さらに、上部電極を隣接セルブロックでつなげることにより、ＰＬＢＢＬとＰＬＢＬを隣接セルブロックで共有化している。
【０１６７】
図５６では、プレートをＰＬＢＢＬ、ＰＬＢＬの２種類に分けた図３の方式の例である。図中上の図（ａ）と下の図（ｂ）は１ビット線毎に交代、或いは２ビット線毎に交代となる。これは、プロセスコストを増加させずに、プレート駆動遅延を低減できる。プレートを (1/2)Ｖｄｄに固定する方式に適用しても、プレート電極の電位の安定に寄与できる。
【０１６８】
（第２８の実施形態）
図５７は、本発明の第２８の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。等価回路的には、図３と同じである。図５６と異なる点は、ビット線用金属配線（Ｍｅｔａｌ２）と金属配線（Ｍｅｔａｌ１）の形成工程が逆になった点である。
【０１６９】
（第２９の実施形態）
図５８は、本発明の第２９の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。等価回路的には、図３と同じである。図５６と異なる点は、ビット線層を形成後に強誘電体キャパシタを形成した点、更にその後にワード線シャント用、プレート配線用兼用のメタル配線層を形成した点である。
【０１７０】
（第３０の実施形態）
図５９は、本発明の第３０の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。等価回路的には、図３と同じである。図５８と異なる点は、ワード線シャント方式を用いるのではなく、メイン・ロウ・デコーダとサブ・ロウ・デコーダを用いて、階層ワード線方式を採用した場合を示している。これにより、金属配線（Ｍｅｔａｌ１）はメインワード線として用い、Ｍｅｔａｌ１のピッチをワード線ピッチの２倍〜８倍と緩和できる。（図の例では４倍）。当然にこの例でも、メインワード線とプレート配線は同じＭｅｔａｌ１を兼用できている。
【０１７１】
（第３１の実施形態）
図６０は、本発明の第３１の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。これは、図７９の等価回路で、ワード線シャント用メタル配線（Ｍｅｔａｌ１）を採用した例である。この場合でもプレート配線もＭｅｔａｌ１を利用できている。
【０１７２】
図６０の下の２個の図は、上の図の２個所（ワード線部、プレート部）で切った場合のワード線方向の断面図（Ａ−Ａ′，Ｂ−Ｂ′）を示す。ワード線は、シャント部で、ワード線層とＭｅｔａｌ１層をコンタクトし、プレート部では、１ビット線毎にＭｅｔａｌ１とプレート電極とコンタクトを取っている。
【０１７３】
（第３２の実施形態）
図６１は、本発明の第３２の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。これは、図７９の等価回路で、ワード線シャント用メタル配線（Ｍｅｔａｌ１）を採用した例である。図６０との違いは、Ｍｅｔａｌ１と強誘電体キャパシタの間にビット線層を形成した点である。この場合でもプレート配線もＭｅｔａｌ１を利用できている。
【０１７４】
図６１の下の２個の図は、上の図の２個所（ワード線部、プレート部）で切った場合のワード線方向の断面図（Ａ−Ａ′，Ｂ−Ｂ′）を示す。ワード線は、シャント部で、ワード線層とＭｅｔａｌ１をコンタクトし、プレート部もシャント部でＭｅｔａｌ１とプレート電極とコンタクトを取っている。
【０１７５】
（第３３の実施形態）
図６２及び図６３は、本発明の第３３の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。
【０１７６】
図６２は、図７９の等価回路で、階層ワード線及び、更にカラム選択線用のメタル配線層（ＣＳＬ）を追加した場合を示す。勿論、図３のプレートの分離方式も実現できる。図６３は、図７９の等価回路で、ワード線シャント方式及び、更にカラム選択線用のメタル配線層（ＣＳＬ）を追加した場合を示す。勿論、図３のプレート分離方式も実現できる。
【０１７７】
（第３４の実施形態）
図６４は、本発明の第３４の実施形態に係わるＦＲＡＭのセル構成を示す断面図である。図５６から図６３の例では、強誘電体キャパシタ部の構造や配線接続の概念図示しか示していないが、本実施形態の図６４（ａ）〜（ｆ）は図５６から図６３の例や、先願例に適用できる、強誘電体キャパシタ部の詳細配線構成を示す。
【０１７８】
（ａ）は、強誘電体膜６１に上部電極６２を形成して、その後にセルトランジスタと上部電極を接続する配線６３を形成した例を示す。（ｂ）は、（ａ）に加えて、トランジスタ形成後、Ｓｉプラグ、Ｗプラグ等のプラグ６４を形成し、その上に下部電極６５を形成した例を示す。（ｃ）は、（ｂ）に加えて、プラグと下部電極６５の間に、強誘電体材料の拡散等を防ぐバリア層６６を形成した例を示す。
【０１７９】
（ａ）〜（ｃ）の例では、上部電極６２を形成後、絶縁膜を被せ、上部電極６２と配線６３との接続は、セルトランジスタとのコンタクト開口後、又は開口前、エッチバックやＣＭＰ等で、この絶縁膜を削り上部電極を露出させ、配線６３を形成し、配線６３と上部電極６２を接続して形成している。これに対し（ｄ）の例では、絶縁膜形成後、コンタクトホールを上部電極上と、セルトランジスタの拡散層上に開け、配線６３で接続している。
【０１８０】
（ｅ）の例では、（ｃ）のプラグ形成後、配線６３とセルトランジスタの拡散層との接続部でもプラグ６７を形成して、コンタクトホールのアスペクト比を小さくしている。（ｆ）の例では、（ｅ）の例に加え、強誘電体キャパシタ膜を隣接セルで接続した例を示す。強誘電体膜厚／上部電極間距離の比が小さい場合や、分極量の異方性が大きい場合に適用できる。（ａ）〜（ｆ）の例では、各種変形を順に加えた場合を示したが、これに限らず、自由に各種変形を組み合わせることができる。
【０１８１】
（第３５の実施形態）
図６５〜図６８は、本発明の第３５の実施形態に係わるＦＲＡＭのメモリセルブロックの構成を示す断面図である。
【０１８２】
図６５は、図４の等価回路で、隣接したセルノードを同時に形成し、その間に強誘電体キャパシタを形成した場合で、更にワード線シャント用とプレート配線兼用のメタル配線を形成した場合を示す。図６６は、図７９の等価回路で、隣接したセルノードを同時に形成し、その間に強誘電体キャパシタを形成した場合で、更にワード線シャント用とプレート配線兼用のメタル配線を形成した場合を示す。
【０１８３】
図６７は、図４の等価回路で、隣接したセルノードを同時に形成し、その間に強誘電体キャパシタを形成した場合で、更に階層ワード線のメインワード線とプレート配線兼用のメタル配線を形成した場合を示す。図６８は、図７９の等価回路で、隣接したセルノードを同時に形成し、その間に強誘電体キャパシタを形成した場合で、更に階層ワード線のメインワード線とプレート配線兼用のメタル配線を形成した場合を示す。
【０１８４】
（第３６の実施形態）
図６９は、本発明の第３６の実施形態に係わるＦＲＡＭを説明するためのもので、メモリセルアレイとプレート駆動回路ブロックを示している。これは、図３の方式に適用できる。プレート駆動回路は、１つのセルブロックに２個必要で、隣接セルブロックでプレート線を共有しているため、結局１個のセルブロックに対して１個のみ必要となる。従来の分割プレート方式の様に、１本のワード線に対して、１個のプレート駆動線が必要なものと比べて大幅にプレート駆動回路数を低減し、チップサイズの減少を可能にする。
【０１８５】
さらに、図３８〜図６８で示したプレート配線抵抗の大幅低減によるプレート遅延低減効果にも増して本実施形態においてはさらにプレート駆動遅延を低減できる。プレート遅延は、負荷容量と抵抗のＲＣ遅延で決まり、負荷容量は、セル内の寄生容量より、容量の大きい強誘電体キャパシタの容量で決まる。即ち、従来セルでも、セルを複数直列接続する先願、本発明のセルでも負荷容量はさして変わらない。これは、先願、本発明セルでは、非選択セルは、ショートされており容量が見えないためである。これに比べて、抵抗成分は、プレート線の配線抵抗とプレート駆動回路のプレート線駆動の最終段のドライバトランジスタのＯＮ抵抗で決まる。
【０１８６】
本実施形態においては、プレート線配線の低抵抗化の効果と、プレート駆動回路の大幅な低減による、プレート駆動回路のドライバトランジスタサイズの大型化を可能にし、ＯＮ抵抗の大幅な低減を可能にする。結局、ＲＣ遅延のＣはほぼ変わらず、Ｒの大幅な低減を可能にするわけである。
【０１８７】
（第３７の実施形態）
図７０は、本発明の第３７の実施形態に係わるＦＲＡＭを説明するためのもので、メモリアレイとロウ・デコーダとプレート駆動回路を示している。この実施形態は、プレートを分離しない２Ｔ／２Ｃ方式で、プレート駆動する場合に適用できる。この場合は、図６９と比べ更に、プレート駆動回路数を半減して、２セルブロックに１個の割合で配置でき、プレート駆動回路のドライバトランジスタサイズを大きくでき、更なる高速化が実現できる。
【０１８８】
（第３８の実施形態）
図７１は、本発明の第３８の実施形態に係わるＦＲＡＭの回路構成を示す図である。これは、メモリセルトランジスタとブロック選択トランジスタを従来のｎＭＯＳで構成するのではなく、ｎＭＯＳとｐＭＯＳを並列接続で構成する場合を示す。
【０１８９】
このような構成であれば、ワード線、ブロック選択線をＶｄｄ以上に昇圧することなく動作でき、低電圧動作や、ロジックやその他との混載メモリとして利用する場合に有効となる。この例では、２個の強誘電体キャパシタで１ビットのデータ記憶させる方式を示しており、ブロック選択線は１種類である。なお、／ＷＬｉとＷＬｉ、／ＢＳとＢＳは逆電圧の相補信号である。
【０１９０】
（第３９の実施形態）
図７２は、本発明の第３９の実施形態に係わるＦＲＡＭの回路構成を示す図である。これは、メモリセルトランジスタとブロック選択トランジスタを従来のｎＭＯＳで構成するのではなく、ｎＭＯＳとｐＭＯＳを並列接続で構成する場合を示す。
【０１９１】
このような構成であれば、ワード線、ブロック選択線をＶｄｄ以上に昇圧することなく動作でき、低電圧動作や、ロジックやその他との混載メモリとして利用する場合に有効となる。この例では、１個の強誘電体キャパシタで１ビットのデータ記憶させる方式をしめしており、ブロック選択線は２種類である。なお、／ＷＬｉとＷＬｉ、／ＢＳとＢＳは逆電圧の相補信号である。プレート線は、図７９のような１種類の場合（ (1/2)Ｖｄｄ固定プレート方式）と、図４のような分離した場合の２種類の場合（プレート駆動方式）が適用できる。
【０１９２】
（第４０の実施形態）
図７３は、本発明の第４０の実施形態に係わるＦＲＡＭの回路構成を示す図である。これは、セルブロックはワード線方向に１配列しか無い小さいメモリの場合を示している。この場合、ブロック選択トランジスタは省略できる。
【０１９３】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１９４】
【発明の効果】
以上詳述してきたように本発明によれば、不揮発性で、平面トランジスタで容易化に製造でき、しかも、ランダムアクセル機能を保ちつつ、４Ｆ2 サイズの高集積化を実現できつつ、（１）１Ｔ／１Ｃ型で、プレート駆動方式が適用でき、高密度で低電圧動作が可能となる。さらに、（２）強誘電体キャパシタの常誘電体成分のばらつきを抑制しつつ、高速動作が可能となる。さらに、（３）書き込み時のノイズを低減できる。さらに、（４）プレート駆動方式でも、プロセスコスト、チップサイズ小さく抑えつつ、高速動作が可能となる。（５）さらに、セルをＣＭＯＳ化することにより、ワード線、ブロック選択線の昇圧を不要にできる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＦＲＡＭを示す回路構成図。
【図２】第１の実施形態の具体的な動作例を示すタイミング図。
【図３】第２の実施形態に係わるＦＲＡＭを示す回路構成図。
【図４】図３の変形例を示す回路構成図。
【図５】第３の実施形態に係わるＦＲＡＭを示す回路構成図。
【図６】図５の構成の動作例を示すタイミング図。
【図７】第４の実施形態に係わるＦＲＡＭを示す回路構成図。
【図８】図７の構成の動作例を示すタイミング図。
【図９】第５の実施形態に係わるＦＲＡＭを示す回路構成図。
【図１０】第６の実施形態に係わるＦＲＡＭを示す回路構成図。
【図１１】図９、図１０の構成の動作例を示すタイミング図。
【図１２】第７の実施形態に係わるＦＲＡＭを示す回路構成図。
【図１３】図１２の構成の動作例を示すタイミング図。
【図１４】第８の実施形態に係わるＦＲＡＭの動作方式を示すタイミング図。
【図１５】先願の２Ｔ／２Ｃ方式の構成を示す回路構成図。
【図１６】第９の実施形態の動作を示すタイミング図。
【図１７】第１０の実施形態に係わるＦＲＡＭのセンスアンプ部構成を示す図。
【図１８】第１１の実施形態に係わるＦＲＡＭのセンスアンプ部構成を示す図。
【図１９】先願における多ビット／セル方式のセルブロック等価回路図。
【図２０】図１９のセル構造の断面の一例を示す図。
【図２１】図１９の多ビット／セル方式の動作におけるヒステリシス曲線を示す図。
【図２２】実際のヒステリシス曲線を示す図。
【図２３】第１２の実施形態に係わるＦＲＡＭのメモリセルブロック構成を示す断面図。
【図２４】先願で説明したプレート駆動方式を適用した場合の多ビット／セルの動作の具体的な動作例を示すタイミング図。
【図２５】第１３の実施形態の動作を示すタイミング図。
【図２６】第１４の実施形態を説明するためのコア部回路構成を示す図。
【図２７】第１４の実施形態を説明するためのコア部回路構成を示す図。
【図２８】第１５の実施形態の動作を示すタイミング図。
【図２９】第１６の実施形態の動作を示すタイミング図。
【図３０】第１６の実施形態の動作を示すタイミング図。
【図３１】第１７の実施形態の動作を示すタイミング図。
【図３２】第１７の実施形態の動作を示すタイミング図。
【図３３】第１８の実施形態の動作を示すタイミング図。
【図３４】第１９の実施形態の動作を示すタイミング図。
【図３５】先願におけるその他の問題点を示す図。
【図３６】第２０の実施形態における書き込み時間緩和方式を示す図。
【図３７】第２１の実施形態におけるライトバッファのより具体的な構成例を示す図。
【図３８】第２２の実施形態を説明するためのもので、図３の実施形態の等価回路を実現するメモリセルブロックの具体的なレイアウト図。
【図３９】図３８におけるレイアウトを分りやすいように分けて表示した図。
【図４０】図３８におけるレイアウトを分りやすいように分けて表示した図。
【図４１】図３８のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す図。
【図４２】第２３の実施形態に係わるＦＲＡＭのメモリセルブロックの具体的なレイアウト図。
【図４３】図４２におけるレイアウトを分りやすいように分けて表示した図。
【図４４】図４２におけるレイアウトを分りやすいように分けて表示した図。
【図４５】図４２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間の断面例を示す図。
【図４６】第２４の実施形態に係わるＦＲＡＭのメモリセルブロックの具体的なレイアウト図。
【図４７】図４６におけるレイアウトを分りやすいように分けて表示した図。
【図４８】図４６におけるレイアウトを分りやすいように分けて表示した図。
【図４９】第２５の実施形態に係わるＦＲＡＭを説明するためのもので、図５のダミーセルブロックの等価回路を実現する具体的なレイアウト図。
【図５０】図４９におけるレイアウトを分りやすいように分けて表示した図。
【図５１】図４９におけるレイアウトを分りやすいように分けて表示した図。
【図５２】第２６の実施形態に係わるＦＲＡＭを説明するためのもので、図４の等価回路を実現するメモリセルブロックの具体的なレイアウト図。
【図５３】図５２におけるレイアウトを分りやすいように分けて表示した図。
【図５４】図５２におけるレイアウトを分りやすいように分けて表示した図。
【図５５】図５２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す図。
【図５６】第２７の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。。
【図５７】第２８の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図５８】第２９の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図５９】第３０の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６０】第３１の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６１】第３２の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６２】第３３の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６３】第３３の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６４】第３４の実施形態に係わるＦＲＡＭのセル構成を示す断面図。
【図６５】第３５の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６６】第３５の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６７】第３５の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６８】第３５の実施形態に係わるＦＲＡＭのメモリセルブロックの構成例を示す断面図。
【図６９】第３６の実施形態に係わるＦＲＡＭのメモリセルアレイとプレート駆動回路の構成を示す図。
【図７０】第３７の実施形態に係わるＦＲＡＭのメモリアレイとロウ・デコーダ及びプレート駆動回路の構成を示す図。
【図７１】第３８の実施形態に係わるＦＲＡＭを示す回路構成図。
【図７２】第３９の実施形態に係わるＦＲＡＭを示す回路構成図。
【図７３】第４０の実施形態に係わるＦＲＡＭを示す回路構成図。
【図７４】従来のＤＲＡＭのメモリセル、従来ＦＲＡＭのメモリセル、フォールデッドＢＬ構成を示す図。
【図７５】電圧−蓄積電荷の関係と電圧−分極量の関係を示す図。
【図７６】従来のＦＲＡＭにおける動作例を示すタイミング図。
【図７７】従来ＦＲＡＭの動作を説明するための図。
【図７８】先願発明のメモリセルの構成回路と動作例を示す図。
【図７９】先願発明のメモリセルの構成回路と動作例を示す図。
【図８０】先願発明のメモリセルの構成回路と動作例を示す図。
【符号の説明】
ＢＳｉ，ＢＳｉｊ，／ＢＳｉ…ブロック選択線
Ｐｗｅｌｌ…ｐ型ウェル
ｎ+ …ｎ型拡散層
ＳＡ…センスアンプ
Φｔｉ…セルアレイ−センスアンプ分離信号
ＥＱＬ…ビット線イコライスズ信号
ＣＳＬ…カラム選択線
ＤＷＬｉ…ダミーワード線
ＳＥＮ…ｎＭＯＳセンスアンプ制御線
／ＳＥＰ…ｐＭＯＳセンスアンプ制御線
Ｃｉ…カップリング容量
ＶＢＬ…ビット線プリチャージ信号
ＤＢＳｉ…ダミーセル用ブロック選択線
Ｆ…最小加工寸法
Ｐｓ…飽和分極（Saturation Polarization ）
Ｐｒ…残留分極（Remnat Polarization ）
Ｖｃ…抗電圧（Coercive Voltage）
ＲＳＴ…リセット線
ＷＱｎｉ，ＷＱｍｉ…トランジスタのチャネル幅
ＢＤＱ，ＤＱ…データ線
ＷＥＮＢ，／ＷＥＮＢ，／ＷＥＮＢＤ，ＷＥＮＢＤ…データ書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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