(57)【特許請求の範囲】
【請求項１】
半導体ウエーハ上に形成された複数のアライメントマークを有する半導体装置であって、
前記アライメントマークのそれぞれがラインアンドスペースパターンである微細パターンにより分割され、
前記微細パターンは、前記アライメントマークの位置検出を行うＦＩＡ方式のアライメントセンサの解像限界よりも小さいサイズを有し、
前記ラインアンドスペースパターンのラインの幅及びスペースの幅は、前記半導体ウエーハ上に形成するデバイスパターンの幅より大きい
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ラインアンドスペースパターンのライン部分が所定の長さで分割されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ラインアンドスペースパターンの隣接するライン部分の分割位置が互いにずれている
ことを特徴とする半導体装置。
【請求項４】
デバイスパターンを有する半導体ウエーハ上に形成されたアライメントマークに照明光を照射し、前記アライメントマークによる前記照明光の反射光又は回折光を撮像し、撮像した画像を処理することにより得られた撮像信号に基づき前記デバイスパターンの位置を検出する半導体装置の位置検出方法において、
前記アライメントマークのそれぞれがラインアンドスペースパターンである微細パターンにより分割され、
前記ラインアンドスペースパターンのラインの幅及びスペースの幅は、前記半導体ウエーハ上に形成するデバイスパターンの幅より大きく、
前記アライメントマークによる前記照明光の反射光又は回折光を撮像する解像力を、前記アライメントマークを識別でき、前記微細パターンを識別できないような解像力とする
ことを特徴とする半導体装置の位置検出方法。
【請求項５】
請求項４記載の半導体装置の位置検出方法において、
前記ラインアンドスペースパターンのライン部分が所定の長さで分割されている
ことを特徴とする半導体装置の位置検出方法。
【請求項６】
請求項５記載の半導体装置の位置検出方法において、
前記ラインアンドスペースパターンの隣接するライン部分の分割位置が互いにずれている
ことを特徴とする半導体装置の位置検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、露光装置において半導体ウエーハのアライメントを行う際に用いられるアライメントマークを有する半導体装置及び半導体装置の位置検出方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスのひとつとして、シリコン等のウエーハ上にデバイスパターンを形成するリソグラフィー工程がある。
【０００３】
リソグラフィー工程では、まず、ウエーハ上に積層された導電層や絶縁層上に、回転塗布機等によりレジストを塗布する。続いて、ステッパやスキャナ等の露光装置により、デバイスの寸法やレイアウトが描かれたマスクをウエーハの所定の位置に合わせて露光を行う。これにより、レジスト膜にマスクのパターンが転写される。このデバイスパターンの露光による転写でのウエーハのアライメント精度は、製品の生産歩留まりを左右する重要な要素となっている。
【０００４】
露光装置におけるウエーハのアライメントの方法としては、例えばＦＩＡ（Field Image Alignment）方式が知られている。ＦＩＡ方式のアライメントセンサは、ウエーハ上に形成されているアライメントマークに照明光を照射する光源と、アライメントマークでの反射光や回折光を集光してＣＣＤ（ Charge Coupled Device ）カメラにアライメントマークの像を形成する結像光学系と、結像光学系により形成された像より撮像信号であるＦＩＡ信号を出力するＣＣＤカメラと、ＦＩＡ信号を処理してアライメントマークの位置情報を取得する信号処理部から構成されている。
【０００５】
ここで、ＦＩＡ方式によるウエーハのアライメントに用いられる従来の標準的なアライメントマークについて図９を用いて説明する。図９（ａ）は、アライメントマークの形状を示す上面図、図９（ｂ）は、図９（ａ）のＸ−Ｘ′線断面図である。
【０００６】
図９（ａ）及び図９（ｂ）に示すように、シリコンウエーハ１００上に形成された膜厚２５０ｎｍのシリコン酸化膜１０２中に、例えば幅６μｍ、長さ７０μｍの矩形状の溝からなるアライメントマーク１０４が１２μｍのピッチで並列に設けられている。アライメントマーク１０４には、アモルファスシリコン膜１０６が埋め込まれている。このようなアライメントマーク１０４は、一般に、ウエーハに形成される素子領域の外側のスクライブライン上に形成されている。
【０００７】
上記の構造の上面には、その後の半導体装置の製造工程により、例えば、図９（ｂ）に示すように、厚さ２００μｍのシリコン酸化膜１０８が形成されている。シリコン酸化膜１０８上には、更にリソグラフィー工程を行うべく、例えばＡＲ５（商品名、ＪＳＲ製）などのＢＡＲＣ（Bottom Anti-Reflection Coating）１１０が９５ｎｍの厚さで形成され、その上にレジスト膜１１２が４７０ｎｍの厚さで形成されている。
【０００８】
ＦＩＡ方式によるウエーハのアライメントでは、ウエーハ上に形成されたアライメントマークに対して、アライメントセンサの光源から広帯域波長の照明光を垂直に照射する。次いで、そのアライメントマークでの反射光及び回折光を、結像光学系を介して集光することにより、ＣＣＤカメラの撮影面にそのアライメントマークの像を形成する。そして、ＣＣＤカメラにより得られたＦＩＡ信号を処理することによってウエーハ上のアライメントマークの位置検出が行われる。こうして検出された位置情報に基づき、ウエーハの位置合わせが行われる。
【０００９】
【発明が解決しようとする課題】
しかしながら、例えば０．１３μｍルールのＤＲＡＭ（Dynamic Random Access Memory）のように、最近の高密度化が進んだ先端半導体デバイスの製造プロセスに図９（ａ）に示すアライメントマークを用いた場合、ＣＭＰ（Chemical Mechanical Polishing）工程において、アライメントマークでのディッシング（Dishing）が発生する可能性が高くなっていた。すなわち、セルパターンのサイズに比べてアライメントマークのサイズが大きすぎるため、アライメントマークが形成されている領域の上面が均等に研磨されず、不均一に皿のように凹んだ状態に研磨されることがあった。
【００１０】
また、スパッタリングによる金属膜の成膜工程では、アライメントマークのエッジの両側に金属膜が非対称に成膜されることがあった。
【００１１】
上述のようにＣＭＰ工程や金属膜の成膜工程などを経ることによりアライメントマークの形状が非対称に変形すると、アライメントマークの中心の位置を正確に検出することができず、実際の位置を誤認してしまうという計測誤差を生じることとなる。このような誤差は、ＷＩＳ（Wafer Induced Shift）と呼ばれ、ＦＩＡ方式によるアライメントの精度の低下を招く一つの要因となっている。
【００１２】
また、ウエーハ上に形成するデバイスの膜構造によっては、アライメントセンサの光源から照射された照明光の多重反射効果により、アライメントマークのコントラストが変化し、アライメントマークのＦＩＡ信号の波形が大きく変化することがある。特に、アライメントマークのエッジがシャープであっても、アライメントマークのエッジとその内側との間に大きなコントラストの差を生ずる場合がある。すると、ＦＩＡ信号の波形がアライメントマークのエッジのみが強調された形状に変化する。
【００１３】
図９（ｃ）は、図９（ａ）及び図９（ｂ）に示す従来のアライメントマーク１０４を用いたときのＦＩＡ信号の波形を示すグラフである。グラフ中に円で囲んで示した部分のように、アライメントマーク１０４のエッジのみが強調されたダブルエッジが生じている。その結果、ＦＩＡ信号の波形がアライメントマークの数の倍のピークを有する倍周波となる。
【００１４】
図９（ｃ）に示すようにＦＩＡ信号の波形が倍周波に変化すると、アライメントマークの両側のエッジでのＦＩＡ信号の強度に大小が生じたり、ＦＩＡ信号の波形に歪みがのりやすくなり、ＷＩＳが生じやすくなっていた。
【００１５】
さらに、アライメントセンサの結像光学系の収差等に起因して、アライメントマークの中心位置が正確に検出されないことがある。この誤差は、ＴＩＳ（Tool Induced Shift）として知られている。こうしたアライメントセンサ自身に起因するＴＩＳがＷＩＳとともに相乗的に作用して大きな測定誤差を生じ、さらにアライメント精度が低下することも想定されていた。
【００１６】
本発明の目的は、コントラストが高く歪みの少ない検出信号の波形を得ることができ、高精度のウエーハのアライメントを実現することができる半導体装置及び半導体装置の位置検出方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、半導体ウエーハ上に形成された複数のアライメントマークを有する半導体装置であって、前記アライメントマークのそれぞれがラインアンドスペースパターンである微細パターンにより分割され、前記微細パターンは、前記アライメントマークの位置検出を行うＦＩＡ方式のアライメントセンサの解像限界よりも小さいサイズを有し、前記ラインアンドスペースパターンのラインの幅及びスペースの幅は、前記半導体ウエーハ上に形成するデバイスパターンの幅より大きいことを特徴とする半導体装置によって達成される。
【００１８】
また、上記目的は、デバイスパターンを有する半導体ウエーハ上に形成されたアライメントマークに照明光を照射し、前記アライメントマークによる前記照明光の反射光又は回折光を撮像し、撮像した画像を処理することにより得られた撮像信号に基づき前記デバイスパターンの位置を検出する半導体装置の位置検出方法において、前記アライメントマークのそれぞれがラインアンドスペースパターンである微細パターンにより分割され、前記ラインアンドスペースパターンのラインの幅及びスペースの幅は、前記半導体ウエーハ上に形成するデバイスパターンの幅より大きく、前記アライメントマークによる前記照明光の反射光又は回折光を撮像する解像力を、前記アライメントマークを識別でき、前記微細パターンを識別できないような解像力とすることを特徴とする半導体装置の位置検出方法によって達成される。
【００１９】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及び位置検出方法について図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置が有するアライメントマークの構造を示す概略図、図２は、本実施形態による半導体装置の構造を示す断面図、図３は、アライメントセンサの構成を示す概略図、図４は、本実施形態による半導体装置が有するアライメントマークより得られたＦＩＡ信号の一例を示すグラフである。
【００２０】
まず、本実施形態による半導体装置が有するアライメントマークの構造について図１を用いて説明する。図１（ａ）は、本実施形態による半導体装置が有するアライメントマークの形状を示す上面図、図１（ｂ）は、図１（ａ）のＸ−Ｘ′線断面図、図１（ｃ）は、図１（ａ）の拡大部分のＹ−Ｙ′線断面図である。
【００２１】
図１（ａ）及び図１（ｂ）に示すように、シリコンウエーハ１０上に形成された厚さ２５０ｎｍのシリコン酸化膜１２中に、例えば幅６μｍ、長さ７０μｍの短冊状のアライメントマーク１４が１２μｍのピッチで並列に設けられている。各アライメントマーク１４は、幅０．２μｍ、長さ７０μｍの複数の溝部１６が０．４μｍのピッチで並列にシリコン酸化膜１２中に形成されたものであり、これらの溝部１６には、図１（ｃ）に示すように、アモルファスシリコン膜１８が埋め込まれている。こうしてアライメントマーク１４は、ラインアンドスペース（Ｌ／Ｓ）のパターンにより構成されている。
【００２２】
上述のように形成されているアライメントマーク１４は、通常、シリコンウエーハ１０に形成される素子領域の外側のスクライブライン上に形成されている。
【００２３】
図１（ｂ）では、上記の構造の上面に、その後の半導体装置の製造工程により、例えば厚さ２００ｎｍのシリコン酸化膜２０が形成されている。シリコン酸化膜２０上には、更にリソグラフィー工程を行うべく、例えばＡＲ５（商品名、ＪＳＲ製）等のＢＡＲＣ２２が９５ｎｍの厚さで形成され、その上にレジスト膜２４が４７０ｎｍの厚さで形成されている。
【００２４】
次に、上記のアライメントマーク１４を有する本実施形態の半導体装置の構造について図２を用いて説明する。図２の半導体装置はＤＲＡＭであり、素子領域のメモリセルとアライメントマーク１４とが同時に形成される。
【００２５】
シリコン基板６０上には、ＤＲＡＭのメモリセルを形成するためのメモリセル領域６２と、アライメントマーク１４を形成するためのマーク領域６４とが設けられている。
【００２６】
メモリセル領域６２には、厚さ２００ｎｍの酸化シリコンからなる素子分離領域６６が形成されている。素子分離領域６６により画定された素子領域には、転送トランジスタが形成されている。
【００２７】
転送トランジスタは、膜厚７０ｎｍのアモルファスシリコン膜７０と膜厚２００ｎｍのタングステン膜７２との積層膜からなるポリサイド構造のゲート電極６８と、ゲート電極６８に自己整合的に形成されたソース／ドレイン拡散層７８とを有する。ゲート電極６８の上面及び側面には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４で覆われたゲート電極６８間には、ソース／ドレイン拡散層７８に接続されたアモルファスシリコン膜からなるプラグ７９が埋め込まれている。
【００２８】
転送トランジスタが形成されたシリコン基板６０上には、膜厚３２０ｎｍのシリコン酸化膜からなる層間絶縁膜８０が形成されている。
【００２９】
メモリセル領域６２の層間絶縁膜８０には、プラグ７９に接続する窒化チタン膜８３とタングステン膜８４との積層膜からなるプラグ８２が埋め込まれている。
【００３０】
マーク領域６４の層間絶縁膜８０には、アライメントマークのＬ／Ｓのパターンを構成する溝部８５が形成されている。溝部８５には、ＤＲＡＭのプラグ８２の製造工程時に成膜される窒化チタン膜８３及びタングステン膜８４が埋め込まれている。溝部８５が有するパターン形成マージンは、メモリセル領域６２に形成されるメモリのセルパターンよりも大きなものとなっている。
【００３１】
上述した構造のメモリセル領域６２及びマーク領域６４の全面には、膜厚５０ｎｍのアモルファスシリコン膜８６が形成されている。アモルファスシリコン膜８６上には、膜厚６０ｎｍのＢＡＲＣ８７と膜厚４００ｎｍのレジスト膜８８とが順次形成されている。レジスト膜８８は、アモルファスシリコン膜８６をプラグ８２に接続する蓄積電極としてパターニングをするためのものである。このような状態で、ステッパやスキャナ等の露光装置において、アライメントが行われた後にレジスト膜８８の露光が行われる。
【００３２】
ここで、リソグラフィー工程で使用される露光装置において、本実施形態による半導体装置が有するアライメントマークの位置検出を行うＦＩＡ方式のアライメントセンサについて図３を用いて説明する。
【００３３】
アライメントセンサは、図３に示すように、露光装置のステージ２７に載置されたウエーハ２８上に形成されているアライメントマーク３０に照明光を照射する光源２６を有している。光源２６とウエーハ２８との間には、光源２６側から順に、光源２６からの照明光を平行光にする照射レンズ群３２と、アライメントマーク３０で反射されて戻ってきた光を分岐するビームスプリッタ３４と、対物レンズ群３６と、対物レンズ群３６を通過した照明光をウエーハ２８に対して垂直に照射するプリズム３８とがそれぞれ配置されている。さらに、ビームスプリッタ３４がウエーハ２８からの反射光を分岐する側には、反射鏡４０、インデックスマーク４１及び接眼レンズ群４２を介して、受光した光を電気信号であるＦＩＡ信号に変換するＣＣＤカメラ４４が配置されている。ＣＣＤカメラ４４には、ＣＣＤカメラ４４により得られた信号に対して信号処理を施しアライメントマーク３０の位置を検出する信号処理部４６が接続されている。信号処理部４６には、ＣＣＤカメラ４４により得られたＦＩＡ信号の波形を表示するモニタ４８が接続されている。
【００３４】
また、図３では、リソグラフィー工程の露光時にレチクルのパターンを縮小して投影するための露光装置の縮小投影レンズ５０が、ウエーハ２８のデバイスパターンを形成する領域の近傍に配置されている。
【００３５】
光源２６より出射された照明光は、照射レンズ群３２に導かれる。照射レンズ群３２は、１又は複数のレンズから構成されており、光源２６より出射した照明光を平行光にする。
【００３６】
照射レンズ群３２を通った照明光は、ビームスプリッタ３４を透過する。そして、ビームスプリッタ３４を透過した照明光は、１又は複数のレンズからなる対物レンズ群３６及びプリズム３８を介して、ステージ２７上に載置されたウエーハ２８を垂直方向から照射する。
【００３７】
ウエーハ２８のアライメントマーク３０により反射された光は、プリズム３８を介して対物レンズ群３６を通過し、ビームスプリッタ３４により反射され、反射鏡４０に導かれる。ビームスプリッタ３４により反射された光は、反射鏡４０を介してインデックスマーク４１及び接眼レンズ群４２を順次通過する。そして、ＣＣＤカメラ４４のＣＣＤ素子面で結像する。
【００３８】
ＣＣＤカメラ４４は、受光した光を電気信号であるＦＩＡ信号に変化して信号処理部４６に出力する。信号処理部４６は、ＣＣＤカメラ４４から伝達されたＦＩＡ信号に対して信号処理を施し、各アライメントマーク３０の位置を検出する。
こうして検出された位置情報に基づき、露光装置のステージ２７が駆動され、ウエーハ２８のアライメントが行われる。
【００３９】
本実施形態による半導体装置は、上述のアライメントセンサの解像限界よりも小さいサイズの複数の溝部１６から構成されたＬ／Ｓのパターンで分割したアライメントマーク１４を有することに特徴がある。これにより、ノイズ等のアライメントマーク１４内側領域の画像情報を無視することができる。更に、このアライメントマーク１４の分割により実質的にアライメントマーク１４内側の領域が周囲と比較して暗く見えるため、コントラストをより大きくすることができる。これにより、リソグラフィー工程におけるアライメント精度を向上することが可能となる。
【００４０】
図４は、図１に示すアライメントマーク１４を用いた場合のＦＩＡ信号の波形の一例を示すグラフである。図示するように、図９に示す従来のアライメントマーク１０４の場合と比較して、アライメントマーク１４のエッジが強調されておらず、アライメントマーク１４と他の領域とで非常に大きなコントラストを有するＦＩＡ信号の波形を得ることができている。グラフ中に円で囲んで示した部分のように、ダブルエッジも図９に示す従来のアライメントマークと比べて小さく抑えられている。
【００４１】
また、本実施形態の半導体装置が有するアライメントマーク１４のＬ／Ｓのパターンを構成する溝部１６の幅、ピッチ等を変更することにより、上記のＦＩＡ信号の波形を調整することができる。これにより、最適な波形のＦＩＡ信号に基づきリソグラフィー工程におけるアライメントを行うことができ、その精度を向上することができる。
【００４２】
本実施形態による半導体装置が有するアライメントマーク１４を用いた場合のアライメント精度の向上を確認すべく、ＥＧＡ（Enhanced Global Alignment）によるアライメントを行い、ＥＧＡ後の残存誤差成分（Residual）を算出した。ＥＧＡ残存誤差成分とは、ＥＧＡから線形分を引いた誤差３σを示している。ウエーハ９枚について、それぞれ残存誤差成分を算出した上で、ウエーハ９枚の残存誤差成分の平均値及び３σを算出した結果、露光装置のステージのＸ方向、Ｙ方向について、平均値は、それぞれ１５ｎｍ、１３ｎｍという結果が得られ、３σは、それぞれ１６ｎｍ、２２ｎｍという結果が得られた。
【００４３】
ここで、平均値は、ＥＧＡ残存誤差成分のウエーハ間の平均値を示すので、ＥＧＡの絶対精度を反映している。３σは、ＥＧＡ残存誤差成分のウエーハ間のばらつきを示すので、ＥＧＡ精度の再現精度を反映している。
【００４４】
上記の結果より、本実施形態による半導体装置が有するアライメントマーク１４を用いた場合、ＥＧＡの絶対精度が向上するとともに、ウエーハ間で安定的に高精度のアライメントを実現できることが確認された。
【００４５】
このように、本実施形態によれば、アライメントセンサの解像限界よりも小さいサイズを有し、かつ、ウエーハ上に形成するデバイスパターンに比べて大きなパターン形成マージンを有する複数の溝部からなるＬ／Ｓのパターンでアライメントマークを分割するので、ＷＩＳ、ＴＩＳの影響を抑えて歪みの小さなＦＩＡ信号波形を得ることができる。こうして得られたＦＩＡ信号に基づきウエーハのアライメントを行うことにより、アライメント精度を向上することができる。
【００４６】
なお、本実施形態では、半導体装置の構造として、図２に示すＤＲＡＭとアライメントマークの構造を説明していたが、このような構造に限定されるものではない。例えば、図５に示すようなＤＲＡＭとアライメントマークを有する構造であってもよい。
【００４７】
図５に示すように、シリコン基板６０上には、ＤＲＡＭのメモリセルを形成するためのメモリセル領域６２と、アライメントマークを形成するためのマーク領域６４とが設けられている。
【００４８】
メモリセル領域６２には、厚さ２００ｎｍの酸化シリコンからなる素子分離領域６６が形成されている。素子分離領域６６により画定された素子領域には、転送トランジスタが形成されている。
【００４９】
転送トランジスタは、膜厚７０ｎｍのアモルファスシリコン膜７０と膜厚２００ｎｍのタングステン膜７２との積層膜からなるポリサイド構造のゲート電極６８と、ゲート電極６８に自己整合的に形成されたソース／ドレイン拡散層７８とを有する。ゲート電極６８の上面及び側面には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４で覆われたゲート電極６８間には、ソース／ドレイン拡散層７８に接続されたアモルファスシリコン膜からなるプラグ７９が埋め込まれている。プラグ７９上には、酸化シリコン膜９０が形成されている。
【００５０】
マーク領域６４のシリコン基板６０上には、アライメントマークのＬ／Ｓのパターンを構成するアモルファスシリコン膜からなる突起部８９が形成されており、これらの全面にシリコン酸化膜９１が形成されている。
【００５１】
上述した構造のメモリセル領域６２及びマーク領域６４の全面には、さらにＤＲＡＭのメモリセル構造のパターニングを行うために、膜厚６０ｎｍのＢＡＲＣ８７と膜厚４００ｎｍのレジスト膜８８とが順次形成されている。
【００５２】
このように、図２では溝部８５より構成したアライメントマークのＬ／Ｓのパターンを突起部８９によって構成するようにしてもよい。
【００５３】
［第２実施形態］
本発明の第２実施形態による半導体装置及び位置検出方法について図６及び図７を用いて説明する。図６は、本実施形態による半導体装置が有するアライメントマークの構造を示す概略図、図７は、本実施形態による半導体装置が有するアライメントマークより得られたＦＩＡ信号の一例を示すグラフである。なお、第１実施形態による半導体装置の場合と同一の構成要素については同一の符号を付与し、説明を簡略化し或いは省略する。
【００５４】
従来のＣＭＰ工程におけるディッシング等によってアライメントマークが非対称に変形することは、ウエーハ上に形成するデバイスパターンのサイズに近づくようにアライメントマークを分割することにより抑制することができる。
【００５５】
しかしながら、一般に、アライメントマークは、半導体ウエーハに形成するチップの外周のスクライブラインに配置される。このため、露光装置のレンズ収差による影響を非常に受けやすい。したがって、アライメントマークを最適なサイズで分割するためには、適切な光近接場補正（Optical Proximity Correction ;ＯＰＣ）や補助パターン等のパターン補正・補助が必須となる。露光装置の露光条件は、通常デバイスパターンで最適化するため、アライメントマークとしてのスクライブライン上の微細パターンと、デバイスパターンとの共通マージンを確保することは非常に困難である。
【００５６】
このため、アライメントマークの分割サイズを小さくすることによりアライメントの精度を向上するには、本来パターン形成の精度を極力無視できるスクライブライン上においても、パターン形成マージン、パターン倒れ等を注意深く監視する必要がある。これは、製品の歩留まりの低下を招く一因となってしまう。
【００５７】
本実施形態による半導体装置は、上記の問題を伴うことなく、第１実施形態による半導体装置が有するアライメントマークのパターンを更に分割し、アライメント精度を向上するものである。
【００５８】
まず、本実施形態による半導体装置が有するアライメントマークの構造について図６を用いて説明する。図６（ａ）は、アライメントマークの形状を示す上面図、図６（ｂ）は、図６（ａ）のＸ−Ｘ′線断面図、図６（ｃ）は、図６（ａ）のＹ−Ｙ′線断面図である。
【００５９】
図６（ａ）及び図６（ｂ）に示すように、シリコンウエーハ１０上に形成された厚さ２５０ｎｍのシリコン酸化膜１２中に、例えば幅６μｍ、長さ７０μｍの短冊状のアライメントマーク５２が１２μｍのピッチで並列に設けられている。
【００６０】
各アライメントマーク５２では、シリコン酸化膜１２に設けられた幅０．２μｍ、長さ１．５μｍの凹部５４がアライメントマーク５２の長軸方向に間隔０．５μｍで一直線上に配列され、破線パターン部５６が設けられている。この破線パターン部５６が０．４μｍのピッチでアライメントマーク５２の長軸方向に沿って並列に設けられている。凹部５４には、図６（ｃ）に示すように、アモルファスシリコン膜１８が埋め込まれている。
【００６１】
破線パターン部５６中の凹部５４間の間隔部分５８は、図６（ａ）に示すように、隣接する破線パターン部５６間で互いにずれた位置となっている。このように、アライメントマーク５２は、第１実施形態による場合のＬ／Ｓのパターンが２次元的に分割されたようになっている。
【００６２】
上述のように形成されている本実施形態による半導体装置が有するアライメントマーク５２は、通常、シリコンウエーハ１０に形成されるチップの外周のスクライブライン上に形成されている。
【００６３】
図６（ｂ）では、第１実施形態の場合と同様に、上記の構造の上面に、その後の半導体装置の製造工程により、例えば厚さ２００ｎｍのシリコン酸化膜２０が形成されている。シリコン酸化膜２０上には、更にリソグラフィー工程を行うべく、ＢＡＲＣ２２が９５ｎｍの厚さで形成され、その上にレジスト膜２４が４７０ｎｍの厚さで形成されている。
【００６４】
本実施形態による半導体装置の構造は、第１実施形態による場合と同様に、例えば図２や図５に示すようなＤＲＡＭとともにアライメントマーク５２を有するものとすることができる。
【００６５】
上述のように、本実施形態による半導体装置は、第１実施形態によるアライメントマーク１４のＬ／Ｓのパターンが更に２次元的に分割されているようになっているアライメントマーク５２を有することに特徴がある。アライメントセンサの解像限界よりも小さなサイズを有し、かつ、ウエーハ上に形成するデバイスパターンに比べて大きなパターン形成マージンを有するＬ／Ｓのパターンを更に２次元的に分割することにより、必然的にアライメントセンサの解像力が不足し、よりコントラストの高く歪みの小さいＦＩＡ信号を得ることが可能となる。また、ウエーハ上に形成するデバイスパターンに比べて大きなパターン形成マージンを有するＬ／Ｓのパターンを分割してアライメントマーク５２のパターンを構成するので、アライメントマーク５２を形成したスクライブライン上でパターン倒れ等を注意深く監視する必要もない。
【００６６】
図７は、図６に示すアライメントマーク５２により得られたＦＩＡ信号の波形の一例を示すグラフである。図示するように、第１実施形態による場合に比べて非常に大きなコントラストを有し、歪みがほとんど存在しないＦＩＡ信号の波形を得ることができた。グラフ中に円で囲んで示した部分のように、ダブルエッジも全く発生していない。
【００６７】
また、第１実施形態と同様に、本実施形態による半導体装置が有するアライメントマーク５２を用いた場合のアライメント精度の向上を確認すべく、ＥＧＡによるアライメントを行い、ＥＧＡ後の残存誤差成分を算出した。ウエーハ９枚について、それぞれ残存誤差成分を算出した上で、ウエーハ９枚の残存誤差成分の平均値及び３σを算出した結果、露光装置のステージのＸ方向、Ｙ方向について、平均値は、共に１２ｎｍという結果が得られ、３σは、それぞれ１２ｎｍ、１０ｎｍという結果が得られた。
【００６８】
上記の結果より、本実施形態による半導体装置が有するアライメントマーク５２を用いた場合、第１実施形態による場合と比べて更にＥＧＡの絶対精度が向上するとともに、ウエーハ間で安定的に高精度のアライメントを実現できることが確認された。
【００６９】
更に、本実施形態による半導体装置は、アライメントマーク５２について、第１実施形態によるアライメントマーク１４のＬ／Ｓのパターンを分割する長さ、間隔、分割したパターンのデューティ比（ Duty ratio ）を適宜変更することにより、ＦＩＡ信号の波形を調整することが可能であることに特徴がある。以下に、パターンの分割の変更によるＦＩＡ信号の波形の調整について図８を用いて説明する。
【００７０】
図８（ａ）は、アライメントマーク５２のＬ／Ｓパターンの分割の間隔とＦＩＡ信号波形との関係のシミュレーション結果を示すグラフである。シミュレーションでは、図８（ｂ）に示すように、０．４μｍピッチのＬ／Ｓのパターンについて、ラインの分割のピッチを２．０μｍに固定し、分割の間隔Ｘを変化したときの光強度を計算した。
【００７１】
図８（ａ）から明らかなように、ラインを分割していない場合に比べて、ラインの分割の間隔Ｘを大きくしていくにしたがって、アライメントマーク５２のエッジが強調されていない滑らかな波形が得られている。
【００７２】
上述のように、アライメントマーク５２のパターンの分割の状態を変更することにより、ＦＩＡ信号波形からの歪みの除去等を行い、ＦＩＡ信号の波形を所望の形に調整することができる。このように波形を調整したＦＩＡ信号に基づき、より精度の高いウエーハのアライメントが可能となる。
【００７３】
このように、本実施形態によれば、アライメントセンサの解像限界よりも小さなサイズを有し、かつ、ウエーハ上に形成するデバイスパターンに比べて大きなパターン形成マージンを有するＬ／Ｓのパターンを更に２次元的に分割したので、必然的にアライメントセンサの解像力が不足し、ＷＩＳ、ＴＩＳの影響を抑えてコントラストが高く歪みの小さいＦＩＡ信号を得ることができる。また、アライメントマークのＬ／Ｓのパターンの分割の長さ及び分割の間隔を変化することにより、ＦＩＡ信号の波形を調整することができる。こうして得られたＦＩＡ信号に基づきウエーハのアライメントを行うことにより、アライメント精度を向上することができる。
【００７４】
［変型実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００７５】
例えば、上記実施形態では、アライメントマークをＬ／Ｓのパターンに分割し、また、Ｌ／Ｓのパターンの各ラインを所定の間隔、ピッチで分割していたが、このようなアライメントマークのパターンの分割の間隔、ピッチ、サイズ等は、アライメントマークが形成されたウエーハ上に形成する素子のサイズ、使用するアライメントセンサの光学系等の性能に応じて、適宜変更することが可能である。
【００７６】
また、アライメントマークを分割する微細パターンは上記実施形態におけるラインアンドスペースパターンに限らず、ドット状のパターンや、千鳥格子状のパターン等の微細なパターンであればいかなるパターンでもよい。
【００７７】
また、この微細パターンは、上記実施形態におけるように、アライメントマーク内部でほぼ均一に形成されていることが望ましいが、均一に形成されていなくてもよい。
【００７８】
また、上記実施形態では、半導体装置の構造としてＤＲＡＭについて説明したが、半導体装置の素子構造は、ＤＲＡＭに限定されるものではなく、他のあらゆる半導体素子にも本発明を適用することができる。
【００７９】
また、上記実施形態では、アライメントマークの分割の間隔等を変更することにより、ＦＩＡ信号の波形を調整していたが、アライメントセンサの照明光の照射条件及び／又は反射光の撮像条件を変化することによっても、ＦＩＡ信号の波形を調整することができる。例えば、図３に示すアライメントセンサの照射レンズ群３２や、対物レンズ群４２、接眼レンズ群３６等の光学系の開口数を変化することによりＦＩＡ信号の波形を調整することができる。また、光源２６より照射する照明光のコヒーレンシーを変化することにより、ＦＩＡ信号の波形を調整することができる。
【００８０】
【発明の効果】
以上の通り、本発明によれば、半導体ウエーハ上に形成された複数のアライメントマークのそれぞれを微細パターンにより分割したので、コントラストが高く歪みの少ない検出信号の波形を得ることができ、高精度のウエーハのアライメントを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置が有するアライメントマークの構造を示す概略図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図３】アライメントセンサの構成を示す概略図である。
【図４】本発明の第１実施形態による半導体装置が有するアライメントマークより得られたＦＩＡ信号の一例を示すグラフである。
【図５】本発明の第１実施形態による半導体装置の構造の変形例を示す断面図である。
【図６】本発明の第２実施形態による半導体装置が有するアライメントマークの構造を示す概略図である。
【図７】本発明の第２実施形態による半導体装置が有するアライメントマークより得られたＦＩＡ信号の一例を示すグラフである。
【図８】本発明の第２実施形態による半導体装置が有するアライメントマークのパターン分割とＦＩＡ信号との関係を示すシミュレーション結果のグラフである。
【図９】従来のアライメントマークの構造を示す概略図である。
【符号の説明】
１０…シリコンウエーハ
１２…シリコン酸化膜
１４…アライメントマーク
１６…溝部
１８…アモルファスシリコン膜
２０…シリコン酸化膜
２２…ＢＡＲＣ
２４…レジスト膜
２６…光源
２７…ステージ
２８…ウエーハ
３０…アライメントマーク
３２…照射レンズ群
３４…ビームスプリッタ
３６…対物レンズ群
３８…プリズム
４０…反射鏡
４１…インデックスマーク
４２…接眼レンズ群
４４…ＣＣＤカメラ
４６…信号処理部
４８…モニタ
５０…縮小投影レンズ
５２…アライメントマーク
５４…凹部
５６…破線パターン部
５８…間隔部分
６０…シリコン基板
６２…メモリセル領域
６４…マーク領域
６６…素子分離領域
６８…ゲート電極
７０…アモルファスシリコン膜
７２…タングステン膜
７４…シリコン窒化膜
７８…ソース／ドレイン拡散層
７９…プラグ
８０…シリコン酸化膜
８２…プラグ
８３…窒化チタン膜
８４…タングステン膜
８５…溝部
８６…アモルファスシリコン膜
８７…ＢＡＲＣ
８８…レジスト膜
８９…突起部
９０、９１…シリコン酸化膜
１００…シリコンウエーハ
１０２…シリコン酸化膜
１０４…アライメントマーク
１０６…アモルファスシリコン膜
１０８…シリコン酸化膜
１１０…ＢＡＲＣ
１１２…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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