(57)【特許請求の範囲】
【請求項１】
フローティングゲート，ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、前記半導体基板から前記フローティングゲートに電子が注入されることにより消去動作が行なわれ、前記フローティングゲートから前記半導体基板内に電子が引抜かれることによりプログラム動作が行なわれる不揮発性半導体記憶装置であって、
前記メモリセルアレイ領域内に間隔をあけて形成された第１と第２のウェル領域と、
前記第１のウェル領域上に形成された第１のメモリトランジスタ群により構成される第１の消去ブロックと、
前記第２のウェル領域上に形成された第２のメモリトランジスタ群により構成される第２の消去ブロックと、
前記第１と第２のウェル領域と接続され、かつ前記第１のメモリトランジスタ群のソースと前記第２のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、前記第１および第２のウェル領域と前記第１および第２のメモリトランジスタ群のソースとに所定の電圧を印加するための共通の電圧印加手段とを備え、
前記第１と第２のウェル領域を分離するとともに前記第１と第２のウェル領域をそれぞれ周囲からも分離するための分離領域が前記第１と第２のウェル領域の周囲に形成され、
前記電圧印加手段は、前記半導体基板から選択された前記第１の消去ブロックの前記第１のメモリトランジスタ群の前記フローティングゲートに電子が注入され非選択の前記第２の消去ブロックの前記第２のメモリトランジスタ群の前記フローティングゲートに電子が注入されない場合に前記第１と第２のウェルに対して異なる電圧を印加することを特徴とする、不揮発性半導体記憶装置。
【請求項２】
前記電圧印加手段は、前記第１および第２のウェル領域と前記第１および第２のメモリトランジスタ群のソースとに接続される共通のウェル／ソースドライバと、前記ウェル／ソースドライバに接続され前記第１または第２のウェル領域と前記第１または第２の消去ブロックとを選択する共通のウェル／ブロックデコーダと、前記ウェル／ソースドライバに接続される共通のウェル／ソース電源とを含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイ領域内には、さらに第３のウェル領域が形成され、
前記第３のウェル領域上には、前記第１および第２の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１と第２のウェル領域上には第１と第２のセレクトゲートトランジスタが形成され、
前記第１と第２のメモリトランジスタ群の上方には該第１と第２のメモリトランジスタ群内における複数の前記メモリトランジスタのドレインと接続される第１と第２の副ビット線が絶縁層を介在してそれぞれ形成され、
前記第１と第２の副ビット線の上方には絶縁層を介在して主ビット線が形成され、
前記主ビット線は、前記第１のセレクトゲートトランジスタを介して前記第１の副ビット線と接続され、前記第２のセレクトゲートトランジスタを介して前記第２の副ビット線と接続される、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１と第２のメモリトランジスタ群の上方には、前記第１と第２のメモリトランジスタ群のソースと電気的に接続される第１と第２のソース線が絶縁層を介在してそれぞれ形成され、
前記分離領域上には、前記第１あるいは第２のソース線と接続され該第１あるいは第２のソース線の抵抗を低減するための補助ソース線が形成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第１のワード線を共有し、
前記第１の消去ブロックは、前記第１のワード線を共有するすべての前記メモリトランジスタを含むように前記第１のワード線の全長に沿って配置され、
前記第２のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第２のワード線を共有し、
前記第２の消去ブロックは、前記第２のワード線を共有するすべての前記メモリトランジスタを含むように前記第２のワード線の全長に沿って配置される、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
フローティングゲート，ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、前記半導体基板から前記フローティングゲートに電子が注入されることにより消去動作が行なわれ、前記フローティングゲートから前記半導体基板内に電子が引抜かれることによりプログラム動作が行なわれる不揮発性半導体記憶装置であって、
前記メモリセルアレイ領域内に間隔をあけて形成された第１と第２のウェル領域と、
前記第１のウェル領域上に形成された第１のメモリトランジスタ群により構成される第１の消去ブロックと、
前記第２のウェル領域上に形成された第２のメモリトランジスタ群により構成される第２の消去ブロックと、
前記第１と第２のウェル領域と接続され、かつ前記第１のメモリトランジスタ群のソースと前記第２のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、前記半導体基板から選択された前記第１の消去ブロックの前記第１のメモリトランジスタ群の前記フローティングゲートに電子が注入され非選択の前記第２の消去ブロックの前記第２のメモリトランジスタ群の前記フローティングゲートに電子が注入されない場合に前記第１および第２のウェル領域に対して異なる電圧を印加可能であり、前記第１および第２のメモリトランジスタ群のソースに所定の電圧を印加可能な共通の電圧印加手段とを備え、
前記第１と第２のウェル領域を分離するとともに前記第１と第２のウェル領域をそれぞれ周囲からも分離するための分離領域が前記第１と第２のウェル領域の周囲に形成され、
前記第１と第２のメモリトランジスタ群の上方には、前記第１と第２のメモリトランジスタ群のソースと電気的に接続される第１と第２のソース線が絶縁層を介在してそれぞれ形成され、
前記分離領域上には、前記第１あるいは第２のソース線と接続され該第１あるいは第２のソース線の抵抗を低減するための補助ソース線が形成される、不揮発性半導体記憶装置。
【請求項８】
前記電圧印加手段は、前記第１および第２のウェル領域と前記第１および第２のメモリトランジスタ群のソースとに接続される共通のウェル／ソースドライバと、前記ウェル／ソースドライバに接続され前記第１または第２のウェル領域と前記第１または第２の消去ブロックとを選択する共通のウェル／ブロックデコーダと、前記ウェル／ソースドライバに接続される共通のウェル／ソース電源とを含む、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルアレイ領域内には、さらに第３のウェル領域が形成され、
前記第３のウェル領域上には、前記第１および第２の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成される、請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１と第２のウェル領域上には第１と第２のセレクトゲートトランジスタが形成され、
前記第１と第２のメモリトランジスタ群の上方には該第１と第２のメモリトランジスタ群内における複数の前記メモリトランジスタのドレインと接続される第１と第２の副ビット線が絶縁層を介在してそれぞれ形成され、
前記第１と第２の副ビット線の上方には絶縁層を介在して主ビット線が形成され、
前記主ビット線は、前記第１のセレクトゲートトランジスタを介して前記第１の副ビット線と接続され、前記第２のセレクトゲートトランジスタを介して前記第２の副ビット線と接続される、請求項７に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第１のワード線を共有し、
前記第１の消去ブロックは、前記第１のワード線を共有するすべての前記メモリトランジスタを含むように前記第１のワード線の全長に沿って配置され、
前記第２のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第２のワード線を共有し、
前記第２の消去ブロックは、前記第２のワード線を共有するすべての前記メモリトランジスタを含むように前記第２のワード線の全長に沿って配置される、請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、スタックゲート型メモリセル（メモリトランジスタ）を含む電気的にプログラムおよび消去可能な不揮発性半導体記憶装置（以下、「フラッシュメモリ」と称する）に関するものである。
【０００２】
【従来の技術】
従来から、電気的にプログラムおよび消去可能な上記のフラッシュメモリは知られている。このフラッシュメモリはデータを記憶するための多数のメモリトランジスタを有している。図５には、従来のフラッシュメモリ内に形成される一般的なスタックゲート型メモリトランジスタ１１の断面構造が示されている。
【０００３】
図５を参照して、ｐウェル領域３の表面には間隔をあけてドレイン領域４とソース領域５とが形成されている。このドレイン領域４およびソース領域５は、この場合であれば高濃度のｎ型の不純物を含む。ドレイン領域４とソース領域５との間のｐウェル領域３の表面上には、極めて薄い酸化膜などからなる絶縁膜（トンネル絶縁膜）７が約１００Å程度の厚みに形成されている。このトンネル絶縁膜７の上にフローティングゲート８が形成され、このフローティングゲート８上に層間絶縁層９を介在してコントロールゲート（ワード線）１０が形成されている。このように、メモリトランジスタ１１は二重ゲート構造を有する。なお、上記のｐウェル領域３は、ｐ型半導体基板により置換えられるものであってもよい。
【０００４】
上記のような構造を有するメモリトランジスタ１１は、消去状態と呼ばれる状態あるいはプログラム状態と呼ばれる状態に保持される。ここで、フラッシュメモリの消去およびプログラムの一般的な定義について説明する。消去とは、複数のメモリトランジスタ１１のしきい値電圧を一括して所定の状態に変えることをいい、プログラムとは、選択されたメモリトランジスタ１１のしきい値電圧をもう１つの所定の状態に変えることをいう。具体的には、図５に示されるフローティングゲート８に電子が蓄積されているかあるいはフローティングゲート８から電子が放出されているかにより、上記の消去あるいはプログラムが行なわれる。
【０００５】
上述のようなメモリトランジスタ１１を有するフラッシュメモリの中でも、ＤＩＮＯＲ（DIvided bit-line NOR）型のフラッシュメモリと呼ばれるものが、IEICE TRANS. ELECTRON, VOL.E77-C, NO.8 AUGUST 1994, P.1279〜P.1285に開示されている。
【０００６】
上記のＤＩＮＯＲ型のフラッシュメモリでは、フローティングゲート８に電子が蓄積された状態が消去状態となり、フローティングゲート８から電子が引抜かれた状態がプログラム状態となる。
【０００７】
図６には、ＤＩＮＯＲ型フラッシュメモリにおけるメモリトランジスタ１１の消去状態あるいはプログラム状態が示されている。図６を参照して、消去状態すなわちフローティングゲート８に電子が注入されている状態では、コントロールゲート１０から見たメモリトランジスタ１１のしきい値電圧は相対的に高くなる。そのため、コントロールゲート電圧が、図６に示されるように、Ｖｇ１以上にならなければ、ドレイン４およびソース５間に所定値以上の電流（センス電流）は流れない。これは、フローティングゲート８に蓄積されている電子の負電荷によって正の電圧が打ち消されるからである。このような消去状態が図６における“１”に対応する。フローティングゲート８に蓄積された電子はそのままでは半永久的に消えないため、記憶されたデータも半永久的に保持される。
【０００８】
一方、プログラム状態すなわちフローティングゲート８から電子が放出されている状態では、コントロールゲート１０から見たメモリトランジスタ１１のしきい値電圧は相対的に低くなる。この状態が図６における“０”に対応し、コントロールゲート電圧がＶｇ０以上になることによりドレイン４およびソース５間に所定値以上の電流（センス電流）が流れる。
【０００９】
上記のような２つの状態（消去状態あるいはプログラム状態）を検出することにより、メモリトランジスタ１１に記憶されているデータを読取ることが可能となる。
【００１０】
次に、図７（ａ），（ｂ）を用いて、上記のＤＩＮＯＲ型フラッシュメモリのプログラム動作および消去動作についてより詳しく説明する。
【００１１】
まず図７（ａ）を参照して、プログラム動作時には、ドレイン４に書込電圧（正の高電圧）Ｖｗ（通常６Ｖ程度）を印加し、コントロールゲート１０に負の高電圧−Ｖｐｐ（−１０Ｖ程度）を印加し、ソース５をオープン状態にする。それにより、ドレイン４とフローティングゲート８との重なった領域を介してＦＮトンネル現象によりフローティングゲート８からドレイン４へ電子が引抜かれる。その結果、メモリトランジスタ１１のしきい値電圧が低下する。
【００１２】
消去動作時には、図７（ｂ）に示されるように、ドレイン４をフローティング状態にし、ソース５とｐウェル領域３とに負の高電圧−Ｖｐｐを印加し、コントロールゲート１０に正の高電圧＋Ｖｐｐを印加する。それにより、トンネル絶縁膜７に高電界が印加され、トンネル現象によりｐウェル領域３（半導体基板）からフローティングゲート８内に電子が注入される。その結果、メモリトランジスタ１１のしきい値電圧が上昇する。
【００１３】
【発明が解決しようとする課題】
上記のような電圧をメモリトランジスタ１１に印加することによりメモリトランジスタ１１が消去状態あるいはプログラム状態に移行され、データのプログラムや消去が行なわれる。しかしながら、上記のＤＩＮＯＲ型フラッシュメモリの消去動作時には、次に説明するような問題点があった。その問題について図８および図９を用いて説明する。
【００１４】
図８は、従来のＤＩＮＯＲ型フラッシュメモリの消去動作に関与する回路を示すブロック図である。図８を参照して、半導体基板の主表面には複数のｐウェル領域３ａが形成され、このｐウェル領域３ａにはウェルドライバ６０，ウェルデコーダ７１およびウェル電源５０が接続される。ウェルドライバ６０はｐウェル領域３ａに所定の電圧を印加する機能を有し、ウェルデコーダ７１は所定のｐウェル領域３ａを選択する機能を有し、ウェル電源５０はｐウェル領域３ａに印加される所定の電圧を発生する機能を有する。
【００１５】
１つのｐウェル領域３ａ内には複数の消去ブロック２６が配置される。この消去ブロック２６は、複数個のメモリトランジスタ１１により構成されるものであり、この消去ブロック２６ごとに一括消去が行なわれる。そして、各消去ブロック２６内のメモリトランジスタ１１のソース５に接続されるソース線（図示せず）が形成され、このソース線はソース線ドライバ６１に接続される。ソース線ドライバ６１は、ソース線に所定の電位を印加する機能を有する。ソース線ドライバ６１は、ブロックデコーダ７０およびソース電源５１に接続される。ブロックデコーダ７０は、各ｐウェル領域３ａに対応して設けられ、各ｐウェル領域３ａ内における所定の消去ブロック２６を選択する機能を有する。ソース電源５１は、ソース線に印加される所定の電圧を発生する機能を有する。
【００１６】
上述のように、従来のフラッシュメモリにおいては、１つのｐウェル領域３ａ内に複数の消去ブロック２６が配置されていたため、消去動作時に、次に説明するような問題点が生じていた。その問題点について図９を用いて説明する。図９は、従来のフラッシュメモリの消去動作を説明するための概念図である。
【００１７】
消去動作は各消去ブロック２６ごとに行なわれるので、消去時には、図９に示されるように、同一のｐウェル領域３ａ上には選択された消去ブロック２６（選択消去ブロック）と、非選択の消去ブロック２６（非選択消去ブロック）とが存在することとなる。
【００１８】
そして、消去時には、ｐウェル領域３ａに−Ｖｐｐが印加される。また同時に、選択消去ブロック内のメモリトランジスタ１１ａのコントロールゲート１０ａには＋Ｖｐｐが印加され、メモリトランジスタ１１ａのドレイン４ａはオープン状態とされ、メモリトランジスタ１１ａのソース５ａには−Ｖｐｐが印加される。一方、非選択消去ブロック内のメモリトランジスタ１１ｂのコントロールゲートは接地され、メモリトランジスタ１１ｂのドレイン４ｂはオープン状態とされ、メモリトランジスタ１１ｂのソース５ｂには消去阻止電圧として−１／２Ｖｐｐが印加される。
【００１９】
ここで、非選択消去ブロック内のメモリトランジスタ１１ｂと選択消去ブロック内のメモリトランジスタ１１ａとが同一のｐウェル領域３ａ上に形成されているため、非選択消去ブロック内のメモリトランジスタ１１ｂのソース５ｂに消去阻止電圧である−１／２Ｖｐｐを印加したとしてもフローティングゲート８ｂから電子が引抜かれることを完全には阻止できない。言い換えれば、微量の電子がフローティングゲート８ｂから引抜かれる得る。
【００２０】
そのため、同一のｐウェル領域３ａ内に多数の消去ブロックが配置された場合あるいはデータの書換が多数回行なわれた場合には、誤消去される消去ブロック２６が発生し得るものと考えられる。このような現象を、本明細書ではウェルディスターブと称することとする。このウェルディスターブは、フラッシュメモリの大容量化によりさらに厳しいものになると考えられる。
【００２１】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、消去動作時に発生するウェルディスターブを回避することが可能となる不揮発性半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、フローティングゲート，ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、半導体基板からフローティングゲートに電子が注入されることにより消去動作が行なわれ、フローティングゲートから半導体基板内に電子が引抜かれることによりプログラム動作が行なわれるものであることを前提とする。そして、この発明に係る不揮発性半導体記憶装置は、第１と第２のウェル領域と、第１と第２の消去ブロックと、共通の電圧印加手段とを備える。第１と第２のウェル領域は、メモリセルアレイ領域内に間隔をあけて形成される。第１の消去ブロックは、第１のウェル領域上に形成された第１のメモリトランジスタ群により構成される。第２の消去ブロックは、第２のウェル領域上に形成された第２のメモリトランジスタ群により構成される。電圧印加手段は、第１と第２のウェル領域と接続され、かつ第１のメモリトランジスタ群のソースと第２のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、第１および第２のウェル領域と第１および第２のメモリトランジスタ群のソースとに所定の電圧を印加するためのものである。上記電圧印加手段は、半導体基板から選択された第１の消去ブロックの第１のメモリトランジスタ群のフローティングゲートに電子が注入され非選択の第２の消去ブロックの第２のメモリトランジスタ群のフローティングゲートに電子が注入されない場合に第１と第２のウェルに対して異なる電圧を印加する。
【００２３】
上述のように、この発明に係る不揮発性半導体記憶装置では、各消去ブロックごとに独立したウェルが形成され、各々のウェルには共通の電圧印加手段が接続されている。それにより、消去動作時に、選択された消去ブロックが配置されるウェルと非選択の消去ブロックが配置されるウェルとに対しそれぞれ異なる電圧を印加することが可能となる。それにより、消去動作時に非選択の消去ブロックにおけるメモリトランジスタに対し上述のウェルディスターブがかかることを効果的に阻止することが可能となる。
【００２４】
なお、上記の電圧印加手段は、第１および第２のウェル領域と第１および第２のメモリトランジスタ群のソースとに接続される共通のウェル／ソースドライバと、このウェル／ソースドライバに接続され第１または第２のウェル領域と第１または第２の消去ブロックとを選択するウェル／ブロックデコーダと、ウェル／ソースドライバに接続される共通のウェル／ソース電源とを含むものであることが好ましい。
【００２５】
電圧印加手段を上記のような構成とすることにより、従来例と比べて回路構成を簡略化することが可能となる。以下にその理由について説明する。前述のように、各消去ブロックごとに独立したウェルを形成することにより、非選択の消去ブロック内のメモリトランジスタのソースに消去阻止電圧（−１／２Ｖｐｐ）を印加する必要がなくなる。それにより、たとえば図８に示されるソース電源５１をウェル電源５０で代用することが可能となる。その結果、ソース電源５１を省略することができる。また、１つのウェル領域に対して１つの消去ブロックが配置されるので、たとえば図８に示されるウェルデコーダ７１をブロックデコーダ７０で代用できる。それにより、図８に示されるウェルデコーダ７１を省略することが可能となる。さらに、図８に示されるウェルドライバ７１でソース線ドライバ６１を代用できる。それにより、図８に示されるソース線ドライバ６１を省略することが可能となる。以上のことより、不揮発性半導体記憶装置の回路構成を従来例よりも簡略化することが可能となる。そればかりでなく、上記の消去阻止電圧を使用しなくて済むので、制御も容易となる。
【００２６】
また、メモリセルアレイ領域内には、さらに第３のウェル領域が形成され、この第３のウェル領域上には第１および第２の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成されることが好ましい。
【００２７】
上記のように、冗長ブロックが消去ブロックと同様の構成を有することにより、冗長ブロックに対しても、上記のウェルディスターブがかかるのを効果的に阻止できる。その結果、ウェルディスターブのかからない条件の下で消去ブロックと冗長ブロックとを置換えることが可能となる。
【００２８】
また、第１と第２のウェル領域上には第１と第２のセレクトゲートトランジスタがそれぞれ形成され、第１と第２のメモリトランジスタ群の上方には該第１と第２のメモリトランジスタ群内における複数のメモリトランジスタのドレインと接続される第１と第２の副ビット線が絶縁層を介在してそれぞれ形成され、第１と第２の副ビット線の上方には絶縁層を介在して主ビット線が形成されることが好ましい。そして、主ビット線は、第１のセレクトゲートトランジスタを介して第１の副ビット線と接続され、第２のセレクトゲートトランジスタを介して第２の副ビット線と接続される。
【００２９】
上記のように、第１と第２のセレクトゲートトランジスタがそれぞれ形成されることにより、この第１と第２のセレクトゲートトランジスタによって主ビット線と第１および第２の副ビット線との導通／遮断を制御することが可能となる。それにより、消去動作時における各消去ブロック内でのドレインディスターブを効果的に阻止することが可能となる。
【００３０】
また、第１と第２のウェル領域を分離するとともにこの第１と第２のウェル領域をそれぞれ周囲からも分離するための分離領域が第１と第２のウェル領域の周囲に形成される。そして、第１と第２のメモリトランジスタ群の上方には、好ましくは、第１と第２のメモリトランジスタ群のソースと電気的に接続される第１と第２のソース線が絶縁層を介在してそれぞれ形成される。また、上記の分離領域上には、好ましくは、第１あるいは第２のソース線と接続され、第１あるいは第２のソース線の抵抗を低減するための補助ソース線が形成される。
【００３１】
上記のように、第１と第２のウェル領域の周囲に分離領域を形成することにより、この分離領域の上に補助ソース線を形成することが可能となる。この補助ソース線は、第１あるいは第２のソース線のいずれかに接続される。このような補助ソース線を設けることにより、ソース線の抵抗を低減することが可能となる。
【００３２】
また、第１のメモリトランジスタ群内の複数のメモリトランジスタは、この複数のメモリトランジスタのフローティングゲート上に絶縁層を介在して形成された第１のワード線を共有し、第１の消去ブロックは第１のワード線を共有するすべてのメモリトランジスタを含むように第１のワード線の全長に沿って配置されることが好ましい。また、第２のメモリトランジスタ群内の複数のメモリトランジスタは、この複数のメモリトランジスタのフローティングゲート上に絶縁層を介在して形成された第２のワード線を共有し、第２の消去ブロックは第２のワード線を共有するすべてのメモリトランジスタを含むように第２のワード線の全長に沿って配置されることが好ましい。
【００３３】
上記のように、第１あるいは第２の消去ブロックが第１あるいは第２のワード線の全長に沿って配置されることにより、第１あるいは第２のワード線を共有するすべてのメモリトランジスタを第１の消去ブロックあるいは第２の消去ブロック内に含めることが可能となる。それにより、消去動作時に、第１あるいは第２のワード線により他の消去ブロックでディスターブが発生するのを効果的に阻止することが可能となる。
【００３４】
【発明の実施の形態】
以下、この発明の実施の形態について図１〜図４を用いて説明する。図１は、この発明の１つの実施の形態におけるＤＩＮＯＲ型フラッシュメモリの消去動作に関与する回路を示すブロック図である。
【００３５】
図１を参照して、フラッシュメモリのメモリセルアレイ領域内には、複数のｐウェル領域３が間隔をあけて形成されている。そして、各々のｐウェル領域３内に消去ブロック２６が１つずつ配置されている。各々のｐウェル領域３は、電気的に分離されている。このように互いに分離されたｐウェル領域３内に各消去ブロック２６を配置することにより、消去動作時のウェルディスターブを効果的に阻止することが可能となる。
【００３６】
各々のｐウェル領域３は、ウェル／ソース線ドライバ６０ａに接続される。また、各消去ブロック２６内に配置される複数のメモリトランジスタのソースに接続されるソース線が、スイッチ素子を介してウェル／ソース線ドライバ６０ａに接続される。したがって、このウェル／ソース線ドライバ６０ａは、図８に示されるソース線ドライバとしての機能をも併せ持つこととなる。それにより、図８に示されるソース線ドライバ６１あるいはウェルドライバ６０のいずれかを省略することが可能となる。
【００３７】
ウェル／ソース線ドライバ６０ａは、ウェル／ソース電源５０ａおよびウェル／ブロックデコーダ７０ａに接続される。ウェル／ソース電源５０ａは、ウェル電源とソース電源としての機能を併せ持ち、ｐウェル領域３あるいは上記のソース線に印加する所定の電圧を発生する。ウェル／ブロックデコーダ７０ａは、各消去ブロック２６あるいは各ｐウェル領域３を選択する機能を有するものである。
【００３８】
以上のように、本発明では、図８に示される従来例と比較して回路構成を簡略化することが可能となる。
【００３９】
また、図１に示される構成では、この図１に示される複数個の消去ブロック２６のうちの１つを、そのまま欠陥救済のための冗長ブロックとして用いることができる。つまり、各消去ブロック２６と冗長ブロックとを全く等価な構成とすることができる。それにより、ディスターブなどの諸特性が均一な条件の下で、各消去ブロック２６と冗長ブロックとの置換えを行なうことが可能となる。
【００４０】
次に、図２および図３を用いて、本発明に係るフラッシュメモリの具体的な構造について詳しく説明する。図２は、この発明の１つの実施の形態におけるフラッシュメモリの部分平面図である。図３は、図２におけるＩＩＩ−ＩＩＩ線に沿う断面図である。
【００４１】
図２および図３を参照して、ｐ型半導体基板１の主表面にはｎウェル領域２が形成される。このｎウェル領域２はフラッシュメモリのメモリセルアレイ領域内に形成される。ｎウェル領域２の表面には間隔をあけてｐウェル領域３が形成される。このｐウェル領域３の周囲には分離酸化膜６が形成されている。この分離酸化膜６により、各々のｐウェル領域３が分離される。なお、この分離酸化膜６の代わりに、分離用のトレンチを形成してもよい。それにより、分離幅を縮小することが可能となる。なお、上記のｐウェル領域３は、通常の熱拡散により形成してもよいが、２００ｋｅＶ以上の高エネルギで不純物を注入することにより形成してもよい。それにより、熱拡散によってｐウェル領域３を形成する場合に比べ、ｐウェル領域３間の微細な分離が可能となる。
【００４２】
ｐウェル領域３の表面にはセレクトゲートトランジスタが形成される。このセレクトゲートトランジスタは、セレクトゲート１２と、ｎ型不純物領域１５ａ，１５ｂを備える。そして、この場合であれば、ｐウェル領域３の両端に設けられる。この２つのセレクトゲートトランジスタ間には、１対の分離酸化膜６が形成され、この１対の分離酸化膜６間に複数のメモリトランジスタ１１が形成される。
【００４３】
メモリトランジスタ１１は、１つの消去ブロック内に複数個配置され、メモリトランジスタ群を形成する。そして、このメモリトランジスタ群により１つの消去ブロックが構成される。メモリトランジスタ１１の上方には、層間絶縁層１３ａを介在して副ビット線１９ａ，１９ｂが形成される。この副ビット線１９ａ，１９ｂは、コンタクトホール１８を介して各メモリトランジスタ１１のドレイン４と接続される。また、副ビット線１９ａ，１９ｂは、セレクトゲートトランジスタの一方のｎ型不純物領域１５ｂともコンタクトホール１７を介して接続される。
【００４４】
副ビット線１９ａ，１９ｂを覆うように層間絶縁層１３ｂが形成される。この層間絶縁層１３ｂ上には、たとえばＡｌを含む金属などからなる、配線層２１，２２，２７，ソース線２０および補助ソース線２０ａが形成される。配線層２１はセレクトゲート１２に接続され、ソース線２０はメモリトランジスタ１１のソース５に接続され、配線層２２はメモリトランジスタ１１のコントロールゲート（ワード線）１０に接続される。なお、補助ソース線２０ａは、分離酸化膜６の上方に形成され、所定のソース線２０に接続される。この補助ソース線２０ａを有することにより、ソース線２０の抵抗を低減することが可能となる。
【００４５】
上記の配線層２１，２２，２７，ソース線２０および補助ソース線２０ａを覆うように層間絶縁層１３ｃが形成される。この層間絶縁層１３ｃ上には主ビット線２４が形成される。この主ビット線２４は、たとえばＡｌを含む金属などにより構成される。主ビット線２４は、コンタクトホール２３，配線層２７およびコンタクトホール１６を介してセレクトゲートトランジスタの他方のｎ型不純物領域１５ａに接続される。コンタクトホール１６は層間絶縁層１３ａ，１３ｂを貫通して設けられ、その内部にはプラグ電極２５が形成される。コンタクトホール２３は、層間絶縁層１３ｃを貫通して配線層２７に到達するように設けられる。主ビット線２４を覆うように絶縁層１４が形成される。
【００４６】
次に、上記のような構造を有する本発明に係るフラッシュメモリの消去動作について図４を用いて説明する。図４は、この発明に係るフラッシュメモリの消去動作を説明するための概念図である。
【００４７】
図４を参照して、選択消去ブロック内のメモリトランジスタ１１ａの消去時に、非選択消去ブロック内のメモリトランジスタ１１ｂにおけるコントロールゲート１０ｂと，ソース５ｂと，ドレイン４ｂとメモリトランジスタ１１ｂが形成されるｐウェル領域３とにそれぞれ０Ｖが印加されている。このように、非選択消去ブロックが配置されるｐウェル領域３の電位が０Ｖに固定されることにより、フラッシュメモリの消去動作時に、非選択消去ブロックにおけるウェルディスターブを阻止することが可能となる。なお、非選択消去ブロック内におけるメモリトランジスタ１１ｂのコントロールゲート１０ｂ，ソース５ｂ，ドレイン４ｂおよびｐウェル領域３をオープン状態としてもよい。
【００４８】
次に、再び図３を用いて、本発明に係るフラッシュメモリのさらなる特徴部分について説明する。上記のようにウェルディスターブを阻止できることに加えて、本発明に係るフラッシュメモリでは、消去動作時に、非選択消去ブロックにおけるドレインディスターブおよびワード線によるディスターブをも阻止することが可能となる。
【００４９】
まずドレインディスターブについて説明する。図３に示されるように、主ビット線２４は、セレクトゲートトランジスタを介在して副ビット線１９ａおよび１９ｂと接続される。したがって、セレクトゲートトランジスタによって、主ビット線２４と副ビット線１９ａ，１９ｂとの間の導通／遮断が制御される。それにより、このセレクトゲートトランジスタによって、非選択消去ブロックを主ビット線２４に対して電気的に分離することが可能となる。それにより、消去動作時に、非選択消去ブロックにおけるドレインディスターブを阻止することが可能となる。
【００５０】
また、図２に示されるように、コントロールゲート（ワード線）１０は、主ビット線２４と交差する方向に延在する。つまり、図１における消去ブロック２６の長手方向と平行な方向にワード線が延在することとなる。このとき、ワード線の全長にわたって消去ブロック２６が配置されることが好ましい。すなわち、１本のワード線を共有する複数個のメモリトランジスタをすべて１つの消去ブロック２６内に含むように消去ブロック２６が規定されることが好ましい。それにより、消去動作時に、非選択消去ブロック内におけるワード線によるディスターブを効果的に阻止することが可能となる。
【００５１】
以上のように、この発明によれば、フラッシュメモリの消去動作時において、各消去ブロックをほぼ完全に電気的に分離することが可能となる。それにより、信頼性の高いフラッシュメモリが得られる。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、各消去ブロックごとに独立したウェルを形成するようにしたので、非選択消去ブロックにおける消去動作時のウェルディスターブを阻止することが可能となる。それにより、消去動作に起因する誤動作（誤消去）を効果的に阻止でき、信頼性の高い不揮発性半導体記憶装置が得られる。また、上記のように各消去ブロックごとにウェルを形成することにより、従来例よりも消去動作に関与する回路構成を簡略化することが可能となる。それにより、消去動作に関与する回路の占有面積を低減することが可能となる。さらに、セレクトゲートトランジスタを設け、かつワード線の全長にわたって消去ブロックを延在させることにより、消去動作時に、非選択消去ブロックにおけるドレインディスターブおよびワード線によるディスターブをも効果的に阻止することが可能となる。さらに、消去ブロックごとにウェルを形成することにより、消去ブロックと冗長ブロックとを全く等価な構成にすることが可能となる。それにより、ディスターブなどの諸特性がほぼ均一な条件の下で消去ブロックと冗長ブロックとの置換を行なうことが可能となる。さらに、各々の消去ブロックが形成されるウェル領域間を分離する分離領域を形成した場合には、この分離領域上の領域に補助ソース線を形成することが可能となる。それにより、ソース線の抵抗低減が可能となり、不揮発性半導体記憶装置の性能を向上させることも可能となる。
【図面の簡単な説明】
【図１】  この発明の１つの実施の形態におけるＤＩＮＯＲ型フラッシュメモリの消去動作に関与する回路を示すブロック図である。
【図２】  この発明の１つの実施の形態におけるＤＩＮＯＲ型フラッシュメモリの部分平面図である。
【図３】  図２におけるＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】  この発明に係るＤＩＮＯＲ型フラッシュメモリの消去動作を説明するための概念図である。
【図５】  従来のフラッシュメモリにおける１つのメモリトランジスタを示す断面図である。
【図６】  従来のＤＩＮＯＲ型フラッシュメモリの消去状態とプログラム状態とを示すグラフである。
【図７】  （ａ）は従来のＤＩＮＯＲ型フラッシュメモリのプログラム動作を示す概念図である。
（ｂ）は従来のＤＩＮＯＲ型フラッシュメモリの消去動作を説明するための概念図である。
【図８】  従来のＤＩＮＯＲ型フラッシュメモリの消去状態に関与する回路を示すブロック図である。
【図９】  従来のフラッシュメモリの消去動作を説明するための概念図である。
【符号の説明】
１  ｐ型半導体基板、２  ｎウェル領域、３，３ａ  ｐウェル領域、４ａ，４ｂ，４  ドレイン、５ａ，５ｂ，５  ソース、６  分離酸化膜、７ａ，７ｂ，７トンネル絶縁膜、８ａ，８ｂ，８  フローティングゲート、９ａ，９ｂ，９，１３ａ，１３ｂ，１３ｃ  層間絶縁層、１０ａ，１０ｂ，１０  コントロールゲート（ワード線）、１１ａ，１１ｂ，１１  メモリトランジスタ（メモリセル）、１２  セレクトゲート、１４  絶縁層、１５ａ，１５ｂ  ｎ型不純物領域、１６，１７，１８，２３  コンタクトホール、１９ａ，１９ｂ  副ビット線、２０ソース線、２０ａ  補助ソース線、２１，２２，２７  配線層、２４  主ビット線、２５  プラグ電極、２６  消去ブロック、５０  ウェル電源、５０ａ  ウェル／ソース電源、５１  ソース電源、６０  ウェルドライバ、６０ａ  ウェル／ソース線ドライバ、６１  ソース線ドライバ、７０  ブロックデコーダ、７０ａ  ウェル／ブロックデコーダ、７１  ウェルデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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