(57)【特許請求の範囲】
【請求項１】
ゲートアレイ上のバイポーラ回路内に配設され、所定のデータ同期クロックでロードデータが設定可能であるとともにカウンタクロックにより計数動作を行う第１のカウンタ手段と、
前記ゲートアレイ上のＭＯＳ型回路内に配設され、前記データ同期クロックでロードデータを設定可能であるとともにカウンタクロックにより計数動作を行う第２のカウンタ手段と、
を備え、
前記第１カウンタ手段が下位ビット側に前記第２のカウンタ手段が上位ビット側になるように前記第１のカウンタ手段と前記第２のカウンタ手段とが結合されてなるリップルカウンタにおいて、
前記第２のカウンタ手段に供給される前記データ同期クロックの補整を行う補整手段を備え、
前記補整手段は、前記第１のカウンタ手段の最後段のロードデータがハイレベルの場合に、データ同期クロックのパルス幅を拡大して前記第２のカウンタ手段に供給するとともに、前記第１のカウンタ手段の最終段のロードデータがローレベルの場合に、データ同期クロックのパルス幅を拡大せずに前記第２のカウンタ手段に供給することを特徴とするリップルカウンタ。
【請求項２】
前記補整手段は、
外部入力される補整データに基づいて前記データ同期クロックの遅延時間を可変制御することが可能であることを特徴とする請求項１記載のリップルカウンタ。
【請求項３】
ゲートアレイ上のバイポーラ回路内に配設され、所定のデータ同期クロックでロードデータが設定可能であるとともにカウンタクロックにより計数動作を行う第１のカウンタ手段と、前記ゲートアレイ上のＭＯＳ型回路内に配設され、前記データ同期クロックでロードデータを設定可能であるとともにカウンタクロックにより計数動作を行う第２のカウンタ手段とを備え、前記第１カウンタ手段が下位ビット側に前記第２のカウンタ手段が上位ビット側になるように前記第１カウンタ手段と前記第２カウンタ手段とが結合されてなるリップルカウンタにおけるカウンタ補整方法であって、
前記第２のカウンタ手段に供給される前記データ同期クロックの補整を行う補整工程を含み、
前記補整工程は、前記第１のカウンタ手段の最後段のロードデータがハイレベルの場合に、データ同期クロックのパルス幅を拡大して前記第２のカウンタ手段に供給するとともに、  前記第１のカウンタ手段の最終段のロードデータがローレベルの場合に、データ同期クロックのパルス幅を拡大せずに前記第２のカウンタ手段に供給することを特徴とするリップルカウンタにおけるカウンタ補整方法。
【請求項４】
前記補整工程は、
補整データを外部入力することで前記データ同期クロックの遅延時間を可変にすることが可能であることを特徴とする請求項３記載のリップルカウンタにおけるカウンタ補整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リップルカウンタ、及びリップルカウンタにおけるカウンタ補整方法に係り、詳細には、ゲートアレイ上に特性の異なる回路を搭載したリップルカウンタのカウンタ補整技術に関する。
【０００２】
【従来の技術】
従来より、ｎ型半導体とp型半導体を、ｎｐｎまたはｐｎｐの順で接合した構造の双極性トランジスタを使用したバイポーラ回路や、電子と正孔の何れか一方を使うＭＯＳ（Metal Oxide Semiconductor）型回路が、電気信号の増幅や回路のスイッチング用の素子として利用されている。一般的に、バイポーラ回路はＭＯＳ型回路に比べて、高速で動作し大容量の電流を流せる反面、消費電力が大きく高集積化が難しい。
【０００３】
以下、図４〜図５を参照して、上記バイポーラとＭＯＳ型の２種類の回路を併有する従来のリップルカウンタ２０の要部構成について説明する。図４は、リップルカウンタ２０の機能的構成を示すブロック図である。図４に示すように、リップルカウンタ２０は、基本的な論理回路が複数配線されたＡＳＩＣ（Application Specific Integrated Circuit）の一種であるゲートアレイとして構成され、表面上にバイポーラ回路内でリップルカウントするバイポーラ側カウンタ２１と、ＭＯＳ型回路内でリップルカウントするＭＯＳ側カウンタ２２を併有する。
【０００４】
バイポーラ側カウンタ２１は、所定のロードデータ２ａと、ロードデータ２ａのクロック信号であるロードクロック２ｂと、リップル計数の基準信号であるカウンタ基本クロック２ｄを入力信号とし、ロードクロック２ｂ、及びロードデータ２ａのリップルの計数信号であるカウンタクロック２ｅを出力信号とする。
ＭＯＳ側カウンタ２２は、バイポーラ側カウンタ２１から出力される上記ロードクロック２ｂと、カウンタクロック２ｅと、ロードデータ２ｃを入力信号とする。
【０００５】
次に、図５は、リップルカウンタ２０の回路構成図である。図５に示すように、バイポーラ側カウンタ２１は、ｍ個のフリップフロップ回路（以下、「ＦＦ」と称する。）であるＦＦ（１）〜ＦＦ（ｍ）が直列接続され、バイポーラ回路上で高速動作が可能な周波数で構成される。各ＦＦは、１ビットの情報を一時的に記憶する２値素子回路である。これに対して、ＭＯＳ側カウンタ２２は、ｎ−ｍ個のＦＦ（ｍ＋１）〜ＦＦ（ｎ）が直列接続され、ＭＯＳ回路上で低速動作が可能な周波数で構成される。
【０００６】
すなわち、リップルカウンタ２０は、バイポーラ側カウンタ２１用の高速動作部と、ＭＯＳ側カウンタ２２用の低速動作部と、に分割されて構成される。このため、異なる２種類の動作部間を転送するクロック信号のクロックレベルを変換するレベル変換回路２４ａ、２４ｂが必要となる。
【０００８】
しかし、レベル変換回路２４ａによるロードクロック２ｂの遅延時間と、レベル変換回路２４ｂによるカウンタクロック２ｅの遅延時間は、回路遅延や配線遅延等の影響で必ずしも一致するとは限らない。このため、各レベル変換回路２４ａ、２４ｂとＭＯＳ側カウンタ２２との間に遅延回路２５ａ、２５ｂを配設する。遅延回路２５ａはロードクロック２ｂの遅延時間を調整し、遅延回路２５ｂはカウンタクロック２ｅの遅延時間を調整することにより、各遅延時間を均一に整える。
【０００９】
【発明が解決しようとする課題】
上述のように、従来のリップルカウンタ２０は、レベル変換回路２４ａ、２４ｂ、及び遅延回路２５ａ、２５ｂの配設や配線が必要だった。このため、リップルカウンタ２０の高速化に伴い、上記２種類のカウンタ間の特性の相違に基づく各クロック信号の入力タイミングのずれが生じる。その調整は困難であると共に回路の設計、開発工数が増大する原因となっていた。
【００１０】
本発明の課題は、所定の補整データに基づいて動作速度の異なる回路間でカウンタを補整するリップルカウンタ、及びリップルカウンタにおけるカウンタ補整方法を提供することである。
【００１１】
【課題を解決するための手段】
以上の課題を解決するため、本発明は、ゲートアレイ上のバイポーラ回路内に配設されたフリップフロップ回路から出力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数する第１のカウンタ手段（例えば、バイポーラ側カウンタ１１）と、前記ゲートアレイ上のＭＯＳ型回路内に配設されたフリップフロップ回路に入力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数する第２のカウンタ手段（例えば、ＭＯＳ側カウンタ１２）と、を備えるリップルカウンタ（例えば、リップルカウンタ１０）において、前記第２のカウンタ手段の計数動作が可能なように、前記データ同期クロックの時間幅を補整する補整手段（例えば、タイミング補整回路１３）、を更に備えることを特徴とする。
【００１２】
この構成によれば、第１のカウンタ手段はゲートアレイ上のバイポーラ回路内に配設されたフリップフロップ回路から出力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数し、第２のカウンタ手段は前記ゲートアレイ上のＭＯＳ型回路内に配設されたフリップフロップ回路に入力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数し、補整手段は前記第２のカウンタ手段の計数動作が可能なように、前記データ同期クロックの時間幅を補整する。
【００１３】
望ましくは、前記補整手段は、例えば前記バイポーラ回路内の最終段のフリップフロップ回路に入力される前記ロードデータのクロックレベルに基づいて、前記バイポーラ回路から前記ＭＯＳ型回路に転送される前記カウンタクロックのパルス幅を補整するように構成すると良い。
【００１４】
さらに望ましくは、前記補整手段は、例えば外部から入力される補整データに基づいて、前記バイポーラ回路から前記ＭＯＳ回路に転送される前記データ同期クロックの遅延時間を補整するように構成すると良い。
【００１５】
また、本発明は、ゲートアレイ上のバイポーラ回路内に配設されたフリップフロップ回路から出力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数する第１のカウンタ工程と、前記ゲートアレイ上のＭＯＳ型回路内に配設されたフリップフロップ回路に入力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数する第２のカウンタ工程と、前記第２のカウンタ工程で計数動作が可能なように、前記データ同期クロックの時間幅を補整する補整工程と、を含むことを特徴とする。
【００１６】
このカウンタ補正方法によれば、第１のカウンタ工程にてゲートアレイ上のバイポーラ回路内に配設されたフリップフロップ回路から出力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数し、第２のカウンタ工程にて前記ゲートアレイ上のＭＯＳ型回路内に配設されたフリップフロップ回路に入力されるカウンタクロックにより、所定のデータ同期クロックで入力されるロードデータを計数し、補整工程にて前記第２のカウンタ工程で計数動作が可能なように、前記データ同期クロックの時間幅を補整する。
【００１７】
望ましくは、上記のカウンタ補整方法において、前記補整工程にて前記バイポーラ回路内の最終段のフリップフロップ回路に入力される前記ロードデータのクロックレベルに基づいて、前記バイポーラ回路から前記ＭＯＳ型回路に転送される前記カウンタクロックのパルス幅を補整するようにすると良い。
【００１８】
さらに望ましくは、前記補整工程にて外部から入力される補整データに基づいて、前記バイポーラ回路から前記ＭＯＳ回路に転送される前記データ同期クロックの遅延時間を補整するようにすると良い。
【００１９】
従って、リップルカウンタを構成するバイポーラ回路とＭＯＳ回路間における動作速度の相違や特性のばらつき等に起因するデータ同期クロックやカウンタクロックの入力タイミングのずれを容易かつ高精度に補整できる。また、信号速度の高速化に対応したリップルカウンタや配線を簡易に構成できるため、設計、開発工数を軽減できる。
【００２０】
【発明の実施の形態】
以下、図１〜図３を参照して本発明の実施の形態におけるリップルカウンタ１０について詳細に説明する。
【００２１】
まず、構成を説明する。
図１は、リップルカウンタ１０の機能的構成を示すブロック図である。リップルカウンタ１０は、基本的な論理回路が複数配設、配線されたＡＳＩＣの一種であるゲートアレイとして構成され、表面上にバイポーラ回路内でリップルカウントするバイポーラ側カウンタ１１と、ＭＯＳ型回路内でリップルカウントするＭＯＳ側カウンタ１２を併有する。また、上記２つのカウンタ間には後述するロードクロック１ｂとカウンタクロック１ｅの入力タイミングを補整するタイミング補整回路１３が配置される。
【００２２】
図１に示すように、バイポーラ側カウンタ１１は、所定のロードデータ１ａと、ロードデータ１ａのクロック信号であるロードクロック１ｂと、リップル計数の基準信号であるカウンタ基本クロック１ｄを入力信号とし、ロードクロック１ｂ、及びロードデータ１ａのリップルの計数信号であるカウンタクロック１ｅを出力信号とする。
【００２３】
ＭＯＳ側カウンタ１２は、タイミング補整回路１３から出力されるロードクロック１ｂ補整後のロードクロック１ｈと、カウンタクロック１ｅ補整後のカウンタクロック１ｉと、ロードデータ１ｃを入力信号とする。
【００２４】
タイミング補整回路１３は、バイポーラ側カウンタ１１から出力されるロードクロック１ｂと、カウンタクロック１ｅと、ロードデータ１ａと、タイミング補整データ１ｆを入力信号とし、補整後のロードクロック１ｈと、カウンタクロック１ｉを出力信号とする。
【００２５】
次に、図２は、リップルカウンタ１０の回路構成図である。図２に示すように、バイポーラ側カウンタ１１は、２個のＦＦ（１）〜ＦＦ（２）が直列接続され、バイポーラ回路上で高速動作が可能な周波数で構成される。各ＦＦは、１ビットの情報を一時的に記憶する２値素子回路である。これに対して、ＭＯＳ側カウンタ１２は、ｎ−ｍ個のＦＦ（ｍ＋１）〜ＦＦ（ｎ）が直列接続され、ＭＯＳ回路上で低速動作が可能な周波数で構成される。
【００２７】
タイミング補整回路１３は、タイミング補整データ１ｆに基づいて、２個のレベル変換回路１４ｂ、１４ｃから入力されるロードクロック１ｂ、カウンタクロック１ｅをそれぞれ補整後のロードクロック１ｈ、補整後のカウンタクロック１ｉとして出力する。
【００２８】
次に、動作を説明する。
図３は、リップルカウンタ１０のタイミングチャートである。
図３において、横軸は経過時間Ｔ１〜Ｔ１３、縦軸はＨｉｇｈ（以下、「Ｈ」と記す。）またはＬｏｗ（以下、「Ｌ」と記す。）の状態レベルを表す。なお、バイポーラ側カウンタ１１とＭＯＳ側カウンタ１２内部の配線遅延時間、及びＦＦ（１）〜ＦＦ（ｎ）、レベル変換回路１４ａ、１４ｂ、１４ｃのゲート基本遅延時間は一律一定であるとする。
【００２９】
同図（ａ）に示すように、カウンタ基本クロック１ｄは、Ｔ３−Ｔ１を基本周期として、ＨレベルとＬレベルへの遷移を交互に繰り返す。
また、（ｂ）に示すように、ロードクロック１ｂは経過時間Ｔ１の時点でＨレベルに遷移し、バイポーラ側カウンタ１１内の２ビットのＦＦ（１）とＦＦ（２）へロードデータ１ａ−１、１ａ−２の設定を開始し、経過時間Ｔ３の時点で再びＬレベルに遷移し、各ＦＦへのデータ設定を終了するものとする。
【００３０】
また、同図（ｃ）、（ｄ）に示すように、バイポーラ側カウンタ１１に入力されるロードデータ１ａ−１にＨレベル、ロードデータ１ａ−２にＨレベル、ＭＯＳ側カウンタ１２に入力されるロードデータ１ｃ−ｍ＋１以降のロードデータ１ｃ−ｎまでのデータにＬレベルを設定する場合をｘパターンとし、同図（ｆ）、（ｇ）に示すように、ロードデータ１ａ−２にＬレベルを設定する場合をｙパターンとして、カウンタ補整のために確保される補整時間（後述するリムーブ時間、リリース時間）について説明する。
【００３１】
この時、（ｃ）に示すように、カウンタクロック１ｇのｘパターンであるカウンタクロック１ｇ−ｘは、ＦＦ（１）の基本遅延時間Ｔ２−Ｔ１を伴って、経過時間Ｔ２の時点でＨレベルに遷移し、経過時間Ｔ４の時点でＬレベルに遷移する。その後、Ｔ６−Ｔ２を１周期として、ＨレベルとＬレベルへの遷移を継続的に繰り返す。
【００３２】
同様に、（ｄ）に示すように、カウンタクロック１ｅのｘパターンであるカウンタクロック１ｅ−ｘは、ＦＦ（２）の基本遅延時間Ｔ２−Ｔ１を伴って、経過時間Ｔ２の時点でＨレベルに遷移し、経過時間Ｔ６の時点でＬレベルに遷移する。その後、Ｔ１０−Ｔ２を１周期として、ＨレベルとＬレベルへの遷移を継続的に繰り返す。
【００３３】
次に、（ｅ）に示すように、ＭＯＳ側カウンタ１２内部のロードクロック１ｈのｘパターンであるロードパルス１ｈ−ｘは、レベル変換回路１４ｂのゲート基本遅延時間、及びタイミング補整回路１３の配線遅延時間の合計時間Ｔ３−Ｔ２を伴って、経過時間Ｔ３の時点でＨレベルに遷移する。同時に、ロードパルス１ｈ−ｘは、ロードデータ１ｃ−ｍ＋１〜ロードデータ１ｃ−ｎの各データをＦＦ（ｍ＋１）〜ＦＦ（ｎ）の各ＦＦへ設定すると共に、経過時間Ｔ７の時点で再びＬレベルに遷移し、上記データ設定を終了する。
【００３４】
すなわち、カウンタクロック１ｅ−ｘのライズエッジＥｘ（同図（ｄ）参照）は、上記ゲート基本遅延時間、及び配線遅延時間を介して、経過時間Ｔ４の時点でライズエッジＥｘ１となる。そして、ロードクロック１ｂの経過時間Ｔ１〜Ｔ３の時間幅を、ロードパルス１ｈ−ｘの経過時間Ｔ３〜Ｔ７の時間幅に補整することにより、ＦＦ（ｍ＋１）のリムーブ時間Ｔ７−Ｔ４を確保する。
【００３５】
同様に、（ｆ）に示すように、カウンタクロック１ｇのｙパターンであるカウンタクロック１ｇ−ｙは、ＦＦ（１）の基本遅延時間Ｔ２−Ｔ１を伴って、経過時間Ｔ２の時点でＨレベルに遷移し、経過時間Ｔ４の時点でＬレベルに遷移する。その後、Ｔ６−Ｔ２を１周期として、ＨレベルとＬレベルへの遷移を継続的に繰り返す。
【００３６】
同様に、（ｇ）に示すように、カウンタクロック１ｅのｙパターンであるカウンタクロック１ｅ−ｙは、ＦＦ（２）の基本遅延時間Ｔ６−Ｔ１を伴って、経過時間Ｔ６の時点でＨレベルに遷移し、経過時間Ｔ１０の時点でＬレベルに遷移する。その後、Ｔ１０−Ｔ２を１周期として、ＨレベルとＬレベルへの遷移を交互に繰り返す。
【００３７】
次に、（ｈ）に示すように、ＭＯＳ側カウンタ１２内部のロードクロック１ｈのｙパターンであるロードパルス１ｈ−ｙは、レベル変換回路１４ｃのゲート基本遅延時間、及びタイミング補整回路１３の配線遅延時間の合計時間Ｔ３−Ｔ２を伴って、経過時間Ｔ３の時点でＨレベルに遷移する。同時に、ロードパルス１ｈ−ｙは、ロードデータ１ｃ−ｍ＋１〜ロードデータ１ｃ−ｎの各データをＦＦ（ｍ＋１）〜ＦＦ（ｎ）の各ＦＦへ設定し、経過時間Ｔ５の時点で再びＬレベルに遷移し、上記データ設定を終了する。
【００３８】
すなわち、カウンタクロック１ｅ−ｙのライズエッジＥｙ（同図（ｇ）参照）は、上記ゲート基本遅延時間、及び配線遅延時間を介して、経過時間Ｔ８の時点でライズエッジＥｙ１となる。そして、ロードクロック１ｂの経過時間Ｔ１〜Ｔ３の時間幅を、ロードパルス１ｈ−ｙの経過時間Ｔ３〜Ｔ５の時間幅に補整することにより、ＦＦ（ｍ＋１）のリリース時間Ｔ８−Ｔ５を確保する。
【００３９】
更に、タイミング補整回路１３は、レベル変換回路１４ａを介して入力されるロードデータ１ａ−２のレベルに基づいて、ロードパルス１ｈ−ｘのパルス幅を補整すると共に、上記リムーブ時間とリリース時間を補整時間としてデータ化したタイミング補整データ１ｆにより、ロードパルス１ｈ−ｘとロードパルス１ｈ−ｙの発生タイミングと時間幅を可変的に制御する。
【００４０】
上述のように、本実施の形態におけるリップルカウンタ１０によれば、ゲートアレイ上のバイポーラ回路内に配設されたＦＦ（１）〜ＦＦ（２）から出力されるカウンタ基本クロック１ｄにより、ロードクロック１ｂで入力されるロードデータ１ａを計数するバイポーラ側カウンタ１１と、上記ゲートアレイ上のＭＯＳ型回路内に配設されたＦＦ（ｍ＋１）〜ＦＦ（ｎ）に入力される補整後のカウンタクロック１ｉにより、ロードクロック１ｈで入力されるロードデータ１ｃを計数するＭＯＳ型カウンタ１２と、上記バイポーラ回路内の最終段のフリップフロップ回路ＦＦ（２）に入力されるロードデータ１ａのレベルに基づいて、バイポーラ回路からＭＯＳ型回路に転送されるカウンタクロック１ｅのパルス幅を補整すると共に、外部から入力されるタイミング補整データ１ｆに基づいて、上記バイポーラ回路からＭＯＳ回路に転送されるカウンタクロック１ｅの時間幅を補整するタイミング補整回路１３と、を備えて構成される。
【００４１】
従って、動作速度の異なる２種類の回路間に生じるレベル変換回路１４ｂ、１４ｃの遅延時間、及び各回路の配線遅延を補整できる。このため、リップルカウンタ１０を構成するバイポーラ回路とＭＯＳ回路間における動作速度の相違や特性のばらつき等に起因するロードクロック１ｈやカウンタクロック１ｉの入力タイミングのずれを容易かつ高精度に補整できる。また、信号速度の高速化に対応したリップルカウンタ１０やその配置配線を簡易に構成できるため、設計、開発工数を軽減できる。
【００４２】
なお、カウンタ基本クロック、ロードクロック等の周期、各回路内のＦＦの個数は任意であり、その他、回路の細部構成、配置関係等についても本発明の主旨を逸脱しない範囲で適宜に変更可能である。
【００４３】
【発明の効果】
本発明によれば、リップルカウンタを構成するバイポーラ回路とＭＯＳ回路間における動作速度の相違や特性のばらつき等に起因するデータ同期クロックやカウンタクロックの入力タイミングのずれを容易かつ高精度に補整できる。また、信号速度の高速化に対応したリップルカウンタやその配置配線を簡易に構成できるため、設計、開発工数を軽減できる。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態のリップルカウンタ１０の機能的構成を示すブロック図である。
【図２】図１のリップルカウンタ１０の回路構成図である。
【図３】図１のリップルカウンタ１０のタイミングチャートである。
【図４】従来のリップルカウンタ２０の機能的構成を示すブロック図である。
【図５】図４のリップルカウンタ２０の回路構成図である。
【符号の説明】
１、２    リップルカウンタ
１ａ、２ａ    ロードデータ
１ｂ、２ｂ    ロードクロック
１ｃ、２ｃ    ロードデータ
１ｄ、２ｄ    カウンタ基本クロック
１ｅ、２ｅ    カウンタクロック
１ｅ−ｘ    カウンタクロック
１ｅ−ｙ    カウンタエッジ
１ｆ    タイミング補整データ
１ｇ    カウンタクロック
１ｇ−ｘ    カウンタクロック
１ｇ−ｙ    カウンタエッジ
１ｈ    ロードクロック
１ｈ−ｘ    ロードパルス
１ｈ−ｙ    ロードパルス
１ｉ    カウンタクロック
１１、２１    バイポーラ側カウンタ
１２、２２    ＭＯＳ側カウンタ
１３    タイミング補整回路
１４ａ、１４ｂ、１４ｃ、２４ａ、２４ｂ    レベル変換回路
２５ａ、２５ｂ    遅延回路
【図１】
0003937686.tif 000002
【図２】
0003937686.tif 000003
【図３】
0003937686.tif 000004
【図４】
0003937686.tif 000005
【図５】
0003937686.tif 000006