(57)【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとを有し、上記第１のノードから上記第２のノードへ電荷を供給することにより上記第２のノードの電位を上記第１のノードに対して上昇させる昇圧段が複数接続され、各昇圧段においてその段の昇圧段の第１のノードがその前の昇圧段の第２のノードと接続されるように構成された昇圧回路であって、
上記昇圧段は、
上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第１のチャージポンプ部と、
上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第２のチャージポンプ部とからなり、
上記第１のチャージポンプ部と上記第２のチャージポンプ部とは、一方が第２のノードへ電荷を供給する間、他方が第１のノードを介して入力した電荷を蓄積するように相補的に動作し、
（ａ）上記第１のチャージポンプ部は、
第１のクロックに一端が接続された第１のポンピング用キャパシタと、
ドレインが該第１のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第１のＮＭＯＳトランジスタと、
ドレインが上記第１のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第１のＰＭＯＳトランジスタとからなり、
（ｂ）上記第２のチャージポンプ部は、
上記第１のクロックと相補的な値をとる第２のクロックに一端が接続された第２のポンピング用キャパシタと、
ドレインが該第２のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第２のＮＭＯＳトランジスタと、
ドレインが上記第２のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第２のＰＭＯＳトランジスタとからなり、
（ｃ）上記第１のＮＭＯＳトランジスタと上記第１のＰＭＯＳトランジスタの各ゲートは上記第２のポンピング用キャパシタを介して上記第２のクロックに接続され、上記第２のＮＭＯＳトランジスタと上記第２のＰＭＯＳトランジスタの各ゲートは上記第１のポンピング用キャパシタを介して上記第１のクロックに接続され、
（ｄ）上記第１及び第２のＰＭＯＳトランジスタは、Ｐ基板表面に１つまたは複数の昇圧段毎に分離して形成されたＮウェルに形成され、
（ｅ）上記第１及び第２のＮＭＯＳトランジスタは、上記Ｎウェル表面に形成されたＰウェルに形成される、
ことを特徴とする昇圧回路。
【請求項２】
請求項１に記載の昇圧回路において、
最終の昇圧段の第２のノードの電圧と電源電圧とに基づき、上記第２のノードの電圧または上記電源電圧のいずれかを出力する出力選択回路をさらに備えたことを特徴とする昇圧回路。
【請求項３】
請求項１に記載の昇圧回路において、
最初の昇圧段の第１のノードが昇圧回路の入力ノードとして使用され、最後の昇圧段の第２のノードが昇圧回路の出力ノードとして使用され、出力ノードの電圧は入力ノードの電圧より高いことを特徴とする昇圧回路。
【請求項４】
請求項１に記載の昇圧回路において、
最初の昇圧段の第１のノードが昇圧回路の出力ノードとして使用され、最後の昇圧段の第２のノードが昇圧回路の入力ノードとして使用され、出力ノードの電圧は入力ノードの電圧より低いことを特徴とする昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置などに用いられる昇圧回路に関する。
【０００２】
【従来の技術】
一般に半導体記憶装置は、電源電圧を所定の高電圧に昇圧して所定の回路部に供給するための昇圧回路を備えている。図６に従来の昇圧回路の回路図を示す。昇圧回路は複数の昇圧段ＣＰi（i=1…n）からなり、１つの昇圧段ＣＰiは、ＮＭＯＳトランジスタＮＴiとポンピング用キャパシタＣiとからなる。ＮＭＯＳトランジスタＮＴiのゲートとドレインは接続され、その接続点にコンデンサＣiの一端が接続される。コンデンサＣiの他端は、奇数段の昇圧段ではクロックclkに、偶数段の昇圧段ではクロック/clkに接続される。クロックclkは電源電圧Ｖddレベル、または０Ｖレベルを所定の周期で交互に出力する。クロックclkとクロック/clkとは互いに相補的な値を出力する。
【０００３】
上記の昇圧回路では、このクロックclk、/clkの周期的な変化に伴い、奇数段と偶数段の昇圧段におけるＮＭＯＳトランジスタＮＴi（i=1…n）が交互にオン・オフし、ポンピング用キャパシタＣiに蓄積された電荷が順次、次の昇圧段に送られる。これにより各昇圧段において、ノードＮＤiが順次昇圧され、電源電圧Ｖddを昇圧した所定の高電圧が出力電圧Ｖoutとして得られる。
【０００４】
図７は上記の昇圧回路におけるn-2〜n段目の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図である。ここで、クロックclkが電源電圧Ｖddレベル、クロック/clkが０Ｖレベルとなる期間を期間Ａと、クロックclkが０Ｖレベル、クロック/clkが電源電圧Ｖddレベルとなる期間を期間Ｂとしている。
【０００５】
この図に示すように、期間Ｂにおいては、n-１段のノードＮＤn-1の電位は、その前段であるn-２段のノードＮＤn-2の電位よりＮＭＯＳトランジスタＮＴnのしきい値電圧Ｖth分だけ低い値となる。また、期間Ａにおいては、n段のノードＮＤnの電位は、n-１段のノードＮＤn-1の電位よりしきい値電圧Ｖth分だけ低い値となっている。
【０００６】
【発明が解決しようとする課題】
このように、図６に示す従来の昇圧回路では前段の昇圧段から次段の昇圧段への昇圧過程において、しきい値電圧Ｖth分だけ損失が生じる。
【０００７】
また、このような昇圧回路においては基板バイアス効果が動作に影響する。すなわち、ＮＭＯＳトランジスタのソース電圧が上昇すると基板バイアス効果によりＮＭＯＳトランジスタのしきい値Ｖthが増加する。このため、昇圧段の段数が増加するほど、ＮＭＯＳトランジスタＮＴnのしきい値Ｖthが高くなり、前述のしきい値Ｖthによる損失はより大きくなり、昇圧効率が大幅に悪化する。また、しきい値電圧Ｖthが大きくなると、スイッチング動作が正常に行われなくなるという問題があり、このため、昇圧段の段数が制限され、高い出力電圧が得られないという問題がある。
【０００８】
これらの問題を解決したものに特開平８−３２２２４１号公報に開示された昇圧回路がある。図８にその昇圧回路の主要部の回路図を示す。
【０００９】
この昇圧回路は、各昇圧段ＣＰi（i=1…n）において、ポンピング用キャパシタＣiと、ポンピング用キャパシタＣiに蓄積された電荷を伝達させるためのトランスファーゲートＰＴＧiとを有する。トランスファーゲートＰＴＧiはＰＭＯＳトランジスタで構成される。さらに、各昇圧段ＣＰi（i=1…n）において、トランスファーゲートＰＴＧiのオン・オフを制御するためのＰＭＯＳトランジスタＰＴiとＮＭＯＳトランジスタＮＴiの直列回路を有する。
【００１０】
この昇圧回路では、奇数段の昇圧段におけるポンピング用キャパシタＣiにクロックclkが印加され、偶数段の昇圧段におけるポンピング用キャパシタＣiにクロック/clkが印加される。これらのクロックclk、/clkの変化に伴い、各昇圧段のポンピング用キャパシタＣiに蓄積された電荷が、トランスファーゲートＰＴＧiを介して、次の昇圧段に送られることにより、各昇圧段のノードＮＤiが順次昇圧される。
【００１１】
この昇圧動作中、昇圧回路において、トランスファーゲートＰＴＧiのオン・オフは、ＰＭＯＳトランジスタＰＴiとＮＭＯＳトランジスタＮＴiの直列回路により制御され、これによって前述のしきい値電圧Ｖthによる昇圧時の損失の問題を解決している。
【００１２】
さらに、この昇圧回路ではトランスファーゲートＰＴＧi等を構成するＰＭＯＳトランジスタのＮウェルを、ＰＭＯＳトランジスタ毎に分割して形成している。これにより、ＰＭＯＳトランジスタにおける基板バイアス効果の影響を防止している。
【００１３】
しかし、この昇圧回路では、ＮＭＯＳトランジスタについて基板バイアス効果は防止できない。したがって、昇圧段の後段においては、基板バイアス効果によりＮＭＯＳトランジスタが正常に動作しない可能性がある。
【００１４】
図９は上記の昇圧回路におけるn-2〜n段目の昇圧段のノードＮＤi（i=n-2〜n）の電位を示した図である。この図に示すように、この昇圧回路では、期間Ａと期間Ｂとで昇圧段のノード電位が異なる。例えば、ノードＮＤn-1においては、期間Ａの電位は期間Ｂの電位よりも高くなる。したがって、ＰＭＯＳトランジスタのバックゲートが接続されるＮウェルの電位がクロックclkの電位に応じて変化し、このため、この電位変化に伴ないＮウェルにおいて消費電流が生じる。Ｎウェルの占める領域は比較的大きいため、この消費電流も大きくなり、これにより昇圧回路の効率が悪くなる。
【００１５】
以上のように、従来の昇圧回路では、昇圧回路を構成するＭＯＳトランジスタのしきい値電圧Ｖth分の損失、基板バイアス効果、クロックに応じたノード電位変化によりＮウェル中に生ずる消費電流等の問題により効率が低下し、また、昇圧能力に限界があった。
【００１６】
本発明は、上記問題を解決すべくなされたものであり、その目的とするところは、昇圧時の効率を向上させ、また、高い電圧が得られる昇圧回路を提供することにある。
【００１７】
【課題を解決するための手段】
第１の発明に係る昇圧回路は、第１のノードと第２のノードとを有し、上記第１のノードから上記第２のノードへ電荷を供給することにより上記第２のノードの電位を上記第１のノードに対して上昇させる昇圧段が複数接続されて構成される。このとき、各昇圧段において、その段の昇圧段の第１のノードは、その前の段の昇圧段の第２のノードと接続される。
【００１８】
上記昇圧段は、上記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第１のチャージポンプ部と、記第１のノードを介して入力した電荷を蓄積し、該蓄積した電荷を上記第２のノードへ供給することにより上記第２のノードの電位を上昇させる第２のチャージポンプ部とからなる。上記第１のチャージポンプ部と上記第２のチャージポンプ部とは、一方が第２のノードへ電荷を供給する間、他方が第１のノードを介して入力した電荷を蓄積するように相補的に動作する。
【００１９】
上記第１のチャージポンプ部は、第１のクロックに一端が接続された第１のポンピング用キャパシタと、ドレインが該第１のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第１のＮＭＯＳトランジスタと、ドレインが上記第１のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第１のＰＭＯＳトランジスタとからなる。
【００２０】
また、上記第２のチャージポンプ部は、上記第１のクロックと相補的な値をとる第２のクロックに一端が接続された第２のポンピング用キャパシタと、ドレインが該第２のポンピング用キャパシタの他端に接続され、ソースが上記第１のノードに接続された第２のＮＭＯＳトランジスタと、ドレインが上記第２のポンピング用キャパシタの他端に接続され、ソースが上記第２のノードに接続された第２のＰＭＯＳトランジスタとからなる。
【００２１】
このとき、上記第１のＮＭＯＳトランジスタと上記第１のＰＭＯＳトランジスタの各ゲートは上記第２のポンピング用キャパシタを介して上記第２のクロックに接続され、上記第２のＮＭＯＳトランジスタと上記第２のＰＭＯＳトランジスタの各ゲートは上記第１のポンピング用キャパシタを介して上記第１のクロックに接続されている。
【００２２】
また、第１及び第２のＰＭＯＳトランジスタは、Ｐ基板表面に１つまたは複数の昇圧段毎に分離して形成されたＮウェルに形成され、第１及び第２のＮＭＯＳトランジスタは、上記Ｎウェル表面に形成されたＰウェルに形成される。
【００２６】
【発明の実施の形態】
以下に本発明に係る昇圧回路の実施の形態を添付の図面を用いて説明する。
【００２７】
実施の形態１．
図１の（ａ）に実施の形態１の昇圧回路の回路図を示す。図に示すように昇圧回路は複数の昇圧段ＣＰ1〜ＣＰnが順次接続されて構成される。各昇圧段ＣＰ1〜ＣＰnには、電源電圧Ｖddまたは０Ｖを出力するクロックclkと、クロックclkと相補的な値を取るクロック/clkとが印加されている。各昇圧段の構成はそれぞれ同様であるため、以下では各昇圧段を代表してｎ段目の昇圧段ＣＰnについて構成を説明する。
【００２８】
昇圧段ＣＰnは、電荷を取り込む入力ノードとしてノードＮＤn-1と、電荷を送り込む出力ノードとしてノードＮＤnとを有する。ノードＮＤn-1はまた前段の昇圧段ＣＰn-1の出力ノードとなる。
【００２９】
さらに、昇圧段ＣＰnはノードＮＤn-1を介して取り込んだ電荷をノードＮＤnに送ることによりノードＮＤnの電位を上昇させる第１および第２のチャージポンプ部１１、１３からなる。これらの第１のチャージポンプ部１１と第２のチャージポンプ部１３とは後述するように相補的に動作する。
【００３０】
第１および第２のチャージポンプ部１１、１３はそれぞれ、ポンピング用キャパシタＣ１n、Ｃ２nと、からポンピング用キャパシタＣ１n、Ｃ２nに電荷を蓄積させるためのＮＭＯＳトランジスタＮT１n、ＮT２nと、ポンピング用キャパシタＣ１n、Ｃ２nに蓄積した電荷をノードＮＤnへ送るためのＰＭＯＳトランジスタＰT１n、ＰT２nとからなる。
【００３１】
第１のチャージポンプ部１１において、ＮＭＯＳトランジスタＮT１nのソースはノードＮＤn-1に、ドレインはポンピング用キャパシタＣ１nを介してクロックclkに接続される。ＰＭＯＳトランジスタＰT１nのドレインはポンピング用キャパシタＣ１nを介してクロックclkに、ソースはノードＮＤnに接続される。ＮＭＯＳトランジスタＮＴ１nのゲートとＰＭＯＳトランジスタＰＴ１nのゲートとは、ポンピング用キャパシタＣ２nを介してクロック/clkに接続される。ここで、ＮＭＯＳトランジスタＮＴ１n及びＰＭＯＳトランジスタＰＴ１nのそれぞれのゲートとポンピング用キャパシタＣ２nの接続点をノードＮＤ２nとする。
【００３２】
同様に、第２のチャージポンプ部１３において、ＮＭＯＳトランジスタＮT２nのソースはノードＮＤn-1に、そのドレインはポンピング用キャパシタＣ２nを介してクロック/clkに接続される。ＰＭＯＳトランジスタＰT２nのドレインはポンピング用キャパシタＣ２nを介してクロック/clkに、そのソースはノードＮＤnに接続される。ＮＭＯＳトランジスタＮＴ２n及びＰＭＯＳトランジスタＰＴ２nのそれぞれのゲートはキャパシタＣ１nを介してクロックclkに接続される。ここで、ＮＭＯＳトランジスタＮＴ２nおよびＰＭＯＳトランジスタＰＴ２nのそれぞれのゲートとポンピング用キャパシタＣ１nの接続点をノードＮＤ１nとする。
【００３３】
なお、本実施形態の昇圧回路では、各昇圧段において、ＰＭＯＳトランジスタＰＴ１i、ＰＴ２i（i=1…n）は、Ｐ型基板（以下、「Ｐ基板」という。）内に形成されたＮウェル上に形成されるが、このとき、このＮウェルは１つまたは複数の昇圧段毎に分離して形成される。これにより基板バイアス効果を防止できる。
【００３４】
以下に、昇圧回路の動作を説明する。なお、以下ではｎ段目の昇圧段ＣＰnの動作を中心に説明する。昇圧段ＣＰnにおいては、２つのチャージポンプ部１１、１３が相補的に動作することによりノードＮＤnの電位を上昇させる。昇圧回路全体では、各昇圧段ＣＰi（i=1…n）によりノードＮＤiの電位を順次上昇させ、最終的にノードＮＤnから出力電圧Ｖoutを得る。
【００３５】
ここで、図１の（ｂ）に示すように、クロックclkが電源電圧Ｖdd、クロック/clkが０Ｖとなる期間を期間Ａと、クロックclkが０Ｖ、クロック/clkが電源電圧Ｖddとなる期間を期間Ｂとし、それぞれの期間での昇圧段ＣＰnの動作を説明する。
【００３６】
期間Ａでは、クロックclkが電源電圧ＶddとなるためノードＮＤ１nの電位はキャパシタＣ１nの容量結合により電源電圧Ｖddだけ昇圧され、また、クロック/clkは０ＶとなるためノードＮＤ２nの電位は引き下げられる。これにより、ＮＭＯＳトランジスタＮＴ２nと、ＰＭＯＳトランジスタＰＴ１nとがオンする。このとき、ＰＭＯＳトランジスタＰＴ２nと、ＮＭＯＳトランジスタＮＴ１nとはオフする。
【００３７】
第２のチャージポンプ部１３において、ＮＭＯＳトランジスタＮＴ２nがオンすることにより、ノードＮＤn-1とキャパシタＣ２nの一端とが接続される。したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を介してキャパシタＣ２nに電荷が送られ、キャパシタＣ2nに電荷が蓄積される。
【００３８】
また、第１のチャージポンプ部１１において、ＰＭＯＳトランジスタＰＴ１nがオンすることにより、ノードＮＤnがキャパシタＣ１nの一端と接続される。したがって、キャパシタＣ１nに蓄積された電荷がノードＮＤnに送られるため、ノードＮＤnがの電位が上昇する。
【００３９】
期間Ｂでは、クロック/clkが電源電圧ＶddとなるためノードＮＤ２nの電位はポンピング用キャパシタＣ２nの容量結合により電源電圧Ｖddだけ昇圧される。また、クロックclkは０ＶとなるためノードＮＤ１nの電位は引き下げられる。これにより、ＮＭＯＳトランジスタＮＴ１nと、ＰＭＯＳトランジスタＰＴ２nとがオンする。このとき、ＰＭＯＳトランジスタＰＴ１nと、ＮＭＯＳトランジスタＮＴ２nとはオフする。
【００４０】
第１のチャージポンプ部１１において、ＮＭＯＳトランジスタＮＴ１nがオンすることにより、ノードＮＤn-1とキャパシタＣ１nの一端とが接続される。したがって、前段の昇圧段ＣＰn-1からノードＮＤn-1を介してキャパシタＣ１nに電荷が送られ、キャパシタＣ１nに電荷が蓄積される。
【００４１】
また、第２のチャージポンプ部１３において、ＰＭＯＳトランジスタＰＴ２nがオンすることにより、ノードＮＤnがポンピング用キャパシタＣ２nの一端と接続される。したがって、ポンピング用キャパシタＣ２nに蓄積された電荷がノードＮＤnに送られるため、ノードＮＤnの電位が上昇する。
【００４２】
また、期間Ａまたは期間Ｂのいずれにおいても、電源電圧Ｖddを出力するクロック側に接続されたポンピング用キャパシタＣ１n、Ｃ２nにノードＮＤnが接続されるため、期間Ａ、Ｂによらず、すなわち、クロックclk、/clkの変化によらずノードＮＤnが昇圧される。
【００４３】
図２は、増幅段ＣＰnにおける期間Ａ及び期間Ｂでの各ノードの電圧の変化を示した図である。図に示すように、増幅段ＣＰn-1の出力ノードであるノードＮＤn-1の電位、及び増幅段ＣＰnの出力ノードであるノードＮＤnの電位は、期間Ａ、Ｂによらず一定となる。
【００４４】
したがって、他の昇圧段ＣＰi（i＝1…n-1）においても、期間Ａでは第１のチャージポンプ部（キャパシタＣ１i）により、期間Ｂでは第２のチャージポンプ部（キャパシタＣ２i）によりノードＮＤiを昇圧する。このように２つのチャージポンプを用いて、常に全昇圧段の出力ノードＮＤiを高い電位にすることができる。すなわち、出力ノードＮＤiの電位をクロックの変位によらず一定とすることができる。これにより、各昇圧段の出力ノードに接続されるＰＭＯＳトランジスタのＮウェル電位がクロックに応じて変化しないため、クロックに応じてＮウェルに発生する消費電流を低減できる。また、１つの昇圧段において２つのチャージポンプ部により交互に昇圧動作を行うため昇圧能力が向上する。
【００４５】
また、第１および第２のチャージポンプ部においては、ポンピング用キャパシタに対して、前の昇圧段から電荷を充電するときはＮＭＯＳトランジスタを介して行い、次の昇圧段に蓄積した電荷を送るときはＰＭＯＳトランジスタを介して行っている。このとき、これらのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのスイッチング動作の制御、すなわち、ゲート電圧の制御は、それらのトランジスタのドレインに接続されたクロックと相補的な値をとるクロックに基づいて制御されている。これによって、昇圧動作におけるしきい値電圧Ｖth分の損失を発生させないようにしている。
【００４６】
なお、上記昇圧回路では、１段目の昇圧段ＣＰ1のノードＮＤ0に電源電圧Ｖddを接続し、ｎ段目の昇圧段ＣＰnのノードＮＤnから出力電圧Ｖoutを取り出すようにしていたが、ｎ段目の昇圧段ＣＰnのノードＮＤnを接地（基準電位線に接続）し、１段目の昇圧段ＣＰ1のノードＮＤ0から出力電圧Ｖoutを取り出すようにしてもよい。このように構成した場合は出力電圧Ｖoutとして負電圧が得られる。
【００４７】
実施の形態２．
図３は、実施の形態２の昇圧回路が形成された半導体基板の断面図である。実施の形態１ではＰＭＯＳトランジスタを形成するためのＮウェルをＰＭＯＳトランジスタ毎に分離して形成していたが、本実施形態の昇圧回路では、図３の（ａ）に示すように、Ｐ基板２１中にＮウェル２３を１つの昇圧段毎に分離して形成し、このＮウェル２３内にＰ型拡散層２９を形成してＰＭＯＳトランジスタＰＴ１1、ＰＴ２1…を形成する。さらに、Ｎウェル２３内にＰウェル２５を形成し、このＰウェル２５内にＮ型拡散層２７を形成してＮＭＯＳトランジスタＮＴ１1、ＮＴ２1…を形成する。
【００４８】
このように、Ｎウェル２３内に、ＮＭＯＳトランジスタのＰウェル２５を形成し、Ｐウェル２５をＰ基板２１から浮遊させることにより、その中に形成されるＮＭＯＳトランジスタのソースと、Ｐウェル２５とが等電位になるため、基板バイアス効果を防止できる。これにより、後方の昇圧段におけるしきい値電圧の上昇を防止できる。すなわち、後方の昇圧段においても、ＮＭＯＳトランジスタのスイッチングを確実に行うことができるようになり、昇圧回路において高い段数の昇圧段を備えることができるため、高い昇圧能力の昇圧回路を実現できる。
【００４９】
なお、図３の（ａ）では、１つの昇圧段毎にＮウェル２３を分離して形成したが、図３の（ｂ）に示すように２つの昇圧段毎にＮウェル２３を分離して形成してもよく、さらに複数の所定数の昇圧段毎に分離して形成してもよい。同様に、Ｐウェル２５についても１つまたは複数の昇圧段毎に分離して形成する。
【００５０】
実施の形態３．
一般にＰ基板の不純物濃度は低いほど基板バイアス効果が抑えられる。したがって、不純物濃度の低い基板上に昇圧回路を形成することが好ましい。しかし、最近の半導体技術における設計の微細化に伴い、不純物濃度は高い値が要求されている。
【００５１】
そこで、本実施形態では、半導体記憶装置等が形成される半導体基板上において、昇圧回路が形成される部分のＰ型不純物濃度を、昇圧回路以外の回路が形成される部分の不純物濃度よりも低くすることにより、他の回路部に影響を与えずに昇圧回路における基板バイアス効果を抑制する。
【００５２】
すなわち、図４に示すように、Ｐ基板２１ａ上に、Ｐ基板２１ａより高い不純物濃度でＰウェル３１を形成し、このＰウェル３１上に昇圧回路以外の回路部を構成するトランジスタを形成する。昇圧回路については、Ｐ基板２１ａ上にＮ型拡散層２７を拡散させてＮＭＯＳトランジスタＮＴ１i、ＮＴ２iを形成し、また、Ｐ基板２１ａ上にＮウェル２３を形成し、Ｎウェル内にＰ型拡散層を拡散させてＰＭＯＳトランジスタＰＴ１i、ＰＴ２iを形成するようにする。
【００５３】
このように昇圧回路部のみを低い不純物濃度のＰ基板２１ａ上に形成することにより、実施の形態２のようにＰウェル２５をＰ基板２１から分離して形成しなくても、基板バイアス効果の影響を抑制できる。
【００５４】
実施の形態４．
図５は、実施の形態４の昇圧回路の構成を示した図である。本実施形態の昇圧回路は昇圧回路４１と出力選択回路４３とを備える。ここで、昇圧回路４１は上記の実施の形態で示した昇圧回路である。
【００５５】
出力選択回路４３は、２つのＰＭＯＳトランジスタＰ1、Ｐ2とからなる。ＰＭＯＳトランジスタＰ1のドレインは昇圧回路４１の出力に接続され、そのゲートは電源電圧Ｖddに接続される。ＰＭＯＳトランジスタＰ2のドレインは電源電圧Ｖddに接続され、そのゲートは昇圧回路４１の出力に接続される。ＰＭＯＳトランジスタＰ1、Ｐ2のそれぞれのソースは出力選択回路４３の出力端に接続される。
【００５６】
このように構成される出力選択回路４３は、昇圧回路４１から十分に昇圧された電圧が出力されると、ＰＭＯＳトランジスタＰ1がオンし、ＰＭＯＳトランジスタＰ2がオフする。これにより、出力選択回路４３は昇圧回路４１からの高電圧を出力電圧Ｖoutとして出力する。
【００５７】
一方、昇圧回路４１からの出力電圧が電源電圧Ｖddに対して十分に低い場合は、ＰＭＯＳトランジスタＰ2がオンし、ＰＭＯＳトランジスタＰ1がオフする。これにより出力選択回路４３は電源電圧Ｖddを出力電圧Ｖoutとして出力する。
【００５８】
このように、出力選択回路４３は昇圧回路４１の出力に基づき、昇圧回路４１からの出力電圧または電源電圧Ｖddのいずれかを選択的に出力する。
【００５９】
したがって、以上のような出力選択回路４３を昇圧回路４１の終端に設けることにより、昇圧回路４１の出力または電源電圧Ｖddのいずれかの電圧の選択が可能となる。
【００６０】
なお、昇圧回路４１においてクロックclk、/clkの供給を停止し、昇圧回路４１の各昇圧段ＣＰi（i=1…n）の各ノードをグランド電位にすることにより昇圧回路４１の出力電圧を０Ｖにすなわち十分に低くすることができる。
【００６１】
【発明の効果】
本発明の昇圧回路は、複数の昇圧段が接続されて構成され、各昇圧段は、第１及び第２のチャージポンプ部を有する。第１のチャージポンプ部と第２のチャージポンプ部とが相補的に動作する。これにより、昇圧段の第２のノードの電位が常に一定の電位に保持されるため、このノード電位の変動に伴う消費電流が発生しないため昇圧効率が向上する。さらに、１つの昇圧段において、２つのチャージポンプ部を用いて相補的に第２のノードの電位を上昇させるため、高い昇圧効率が得られる。
【００６２】
また、上記第１及び第２のチャージポンプ部を、ポンピング用キャパシタと、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとで構成し、ポンピング用キャパシタに対する電荷の充電をＮＭＯＳトランジスタを介して行い、電荷の放電をＰＭＯＳトランジスタを介して行う。これにより、各昇圧段におけるしきい値電圧Ｖthの損失をなくすことができ、高い昇圧効率が得られる。
【００６３】
また、ＰＭＯＳトランジスタのＮウェルを所定の昇圧段数毎に分離して形成するため、ＰＭＯＳトランジスタに対する基板バイアス効果が抑えられ、高い昇圧能力の昇圧回路が実現できる。
【図面の簡単な説明】
【図１】  （ａ）実施の形態１の昇圧回路の回路図、および（ｂ）クロックの波形を示す図。
【図２】  実施の形態１の昇圧回路のｎ段目の昇圧段における各ノードの電位の変化を示した図。
【図３】  実施の形態２の昇圧回路が形成された半導体基板の断面図。（ａ）は１つの昇圧段毎にＮウェルを形成した図、（ｂ）は２つの昇圧段毎にＮウェルを形成した図。
【図４】  実施の形態３の昇圧回路が形成された半導体基板の断面図。
【図５】  実施の形態４の昇圧回路の構成を示す図。
【図６】  従来の昇圧回路の回路図。
【図７】  図６に示す従来の昇圧回路の各ノードの電位の変化を示した図。
【図８】  従来の別の昇圧回路の回路図。
【図９】  図８に示す従来の昇圧回路の各ノードの電位の変化を示した図。
【符号の説明】
１１  第１のチャージポンプ部、  １３  第２のチャージポンプ部、  ２１,２１ａ  Ｐ基板、  ２３  Ｎウェル、  ２５  Ｐウェル、  ４１  昇圧回路、  ４３  出力選択回路、clk，/clk  クロック、  Ｃ１i、Ｃ２i（i=1…n）  ポンピング用キャパシタ、  ＣＰi（i=1…n）  昇圧段、  ＮＤi，ＮＤ１i，ＮＤ２iノード、  ＮＴ１i、ＮＴ２i（i=1…n）  ＮＭＯＳトランジスタ、  ＰＴ１i、ＰＴ２i（i=1…n）  ＰＭＯＳトランジスタ、  Ｖdd  電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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