(57)【特許請求の範囲】
【請求項１】
第１の半導体チップと、
この第１の半導体チップに重ね合わせて接合された第２の半導体チップと、
この第２の半導体チップがダイボンディングされたアイランド部と、前記第１の半導体チップとボンディングワイヤを介して電気接続された端子部とを有するリードフレームとを含み、
前記第２の半導体チップと前記リードフレームとの間はボンディングワイヤによる接続がされておらず、前記第２の半導体チップで発生する熱は前記アイランド部を介して放出され、
前記第１の半導体チップから発生する熱は前記ボンディングワイヤおよび前記端子部を介して放出されるようになっていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、いわゆるチップ・オン・チップ構造の半導体装置に関する。
【０００２】
【従来の技術】
リードフレームのアイランド部にダイボンディングされた第１の半導体チップ（親チップ）上に、第２の半導体チップ（子チップ）をたとえばフェースダウンで接合することにより、チップ・オン・チップ構造の半導体装置を構成することが提案されている。この場合、第１および第２の半導体チップ相互間の電気接続は、各チップの表面に設けられたバンプ同士を接合することにより達成される。また、樹脂等のパッケージにチップ・オン・チップ構造を収容した後の外部接続は、リードフレームの端子部と前記第１の半導体チップの外部接続用パッドとの間をワイヤボンディングなどで接続することにより達成される。
【０００３】
【発明が解決しようとする課題】
ところが、上述のような構成では、第２の半導体チップが、バイポーラトランジスタを内蔵したドライバ回路の場合や、フラッシュメモリ回路の場合のように、電力消費量が大きく、その発熱量の大きいものである場合には、リードフレームを介する放熱が不十分になる。そのため、第２の半導体チップの動作特性が劣化したり、第２の半導体チップからの熱が第１の半導体チップに悪影響を及ぼしたりするおそれがあり、半導体装置全体として良好な動作特性を実現できない場合がある。
【０００４】
そこで、この発明の目的は、上述の技術的課題を解決し、放熱対策のされたチップ・オン・チップ構造の半導体装置を提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、第１の半導体チップと、この第１の半導体チップに重ね合わせて接合された第２の半導体チップと、この第２の半導体チップがダイボンディングされたアイランド部と、前記第１の半導体チップとボンディングワイヤを介して電気接続された端子部とを有するリードフレームとを含み、前記第２の半導体チップと前記リードフレームとの間はボンディングワイヤによる接続がされておらず、前記第２の半導体チップで発生する熱は前記アイランド部を介して放出され、前記第１の半導体チップから発生する熱は前記ボンディングワイヤおよび前記端子部を介して放出されるようになっていることを特徴とする半導体装置である。
【０００６】
上記の構成によれば、リードフレームの端子部に電気接続される第１の半導体チップ（親チップ）と第２の半導体チップ（子チップ）とが重ね合わされてチップ・オン・チップ構造が形成されている。そして、リードフレームとの間でボンディングワイヤによる接続がされていない第２の半導体チップがリードフレームのアイランド部にダイボンディングされているので、この第２の半導体チップからの放熱を良好に行うことができる。このようにして、放熱対策のされたチップ・オン・チップ構造の半導体装置が実現され、第２の半導体チップの発熱量が大きい場合（とくに、第１の半導体チップの発熱量よりも大きい場合）でも、装置全体として良好な動作特性を実現できる。
【０００７】
第１の半導体チップとリードフレームの端子部との電気接続は、第１の半導体チップの外部接続パッドと、リードフレームの端子部とをボンディングワイヤにより接続することによって達成されている。これにより、第１の半導体チップから発生した熱は、ボンディングワイヤを介してリードフレームへと放出させることができる。
この場合に、たとえば、アイランド部は端子部に対してリードフレームの一方表面側にオフセットされていて、このアイランド部においてリードフレームの他方表面側に第２の半導体チップがダイボンディングされているとともに、端子部においてリードフレームの前記一方表面側にボンディングワイヤが接合されていることが好ましい。そして、第１の半導体チップは、第２の半導体チップと対向する側に、外部接続パッドを有していて、この外部接続パッドにボンディングワイヤが接合されることが好ましい。
【０００８】
また、第１の半導体チップと第２の半導体チップとは、活性表面同士が対向させられた状態で重ね合わされて接合されていることが好ましい。
また、第１の半導体チップは、前記アイランド部を見込む平面視において、このアイランド部よりも面積の大きなものであることが好ましい。
【０００９】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の図解的な断面図であり、図２は、この半導体装置の図解的な平面図である。この半導体装置は、第１の半導体チップとしての親チップ１と、第２の半導体チップとしての子チップ２とを、互いの活性表面を対向させて接合したチップ・オン・チップ構造を有している。この場合、活性表面とは、トランジスタなどの能動素子や抵抗などの受動素子を含む機能素子が形成された活性表層領域側の表面を指す。親チップ１および子チップ２は、いずれもシリコンチップであってもよいが、ゲルマニウム半導体や化合物半導体（ガリウム砒素やガリウム燐など）などの他の種類の半導体チップであってもよいし、親チップ１と子チップ２との半導体の種類が一致している必要もない。
【００１０】
親チップ１および子チップ２の各活性表面には、相互接続のためのチップ間接続パッドＰＣ１，ＰＣ２が形成されており、親チップ１の活性表面には、さらに外部接続パッドＰＥが形成されている。親チップ１および子チップ２の活性表面の最表面には、窒化シリコン膜などからなる表面保護膜（図示せず）が形成されていて、パッドＰＣ１，ＰＣ２，ＰＥは表面保護膜に形成された開口から露出している。そして、親チップ１と子チップ２との電気的接続および機械的接合は、親チップ１および子チップ２のチップ間接続パッドＰＣ１，ＰＣ２の両方または一方に配置されたバンプＢを用いて達成されるようになっている。
【００１１】
親チップ１の外部接続パッドＰＥは、ボンディングワイヤＷを介して、リードフレームＦの端子部Ｆｔに接続される。リードフレームＦは、半導体チップをダイボンディングするためのアイランド部Ｆｉと、半導体装置のパッケージ内外の接続のための端子部Ｆｔとを有している。
この実施形態では、アイランド部Ｆｉは、端子部Ｆｔに対して、リードフレームＦの一方表面１１側にオフセットされており、その他方表面１２側に子チップ２の裏面（活性表面とは反対側の表面）がダイボンディングされている。そして、親チップ１の活性表面が、端子部Ｆｔの前記一方表面１１側とほぼ同一平面内に位置するようになっている。子チップ２とリードフレームＦとの間は、ボンディングワイヤによる接続はされていない。
【００１２】
親チップ１の外部接続パッドＰＥは、子チップ２を見込む平面視において、子チップ２よりも大きなアイランド部Ｆｉのさらに外方に位置している。この実施形態では、親チップ１の面積は、アイランド部Ｆｉの面積よりも大きくなっていて、アイランド部Ｆｉを親チップ１の内方の領域に配置することによって、外部接続パッドＰＥをアイランド部Ｆｉの外方に位置させている。
このような構成によって、外部接続パッドＰＥと端子部Ｆｔの前記一方表面１１側とのワイヤボンディングが可能とされている。
【００１３】
組立ての際には、親チップ１および子チップ２を互いに接合し、子チップ２をアイランド部Ｆｉにダイボンディングし、さらに、親チップ１と端子部Ｆｔとのワイヤボンディングの後に、親チップ１および子チップ２のチップ・オン・チップ構造を適当な樹脂を用いてパッケージ５内に封止する。このとき、同時に、アイランド部Ｆｉ、端子部Ｆｔの一部およびボンディングワイヤＷもパッケージ５内に封止されることになる。
【００１４】
上述のとおり、この実施形態では、子チップ２がリードフレームＦのアイランド部Ｆｉにダイボンディングされているため、この子チップ２が発生した熱は、リードフレームＦを介して外部に放出することができる。したがって、とくに、子チップ２がバイポーラトランジスタを内蔵したドライバ回路やフラッシュメモリ回路などのように発熱量が大きいものである場合に、その放熱を良好に行うことができるから、子チップ２の温度上昇およびこれに接合された親チップ１の温度上昇を抑制できる。その結果、親チップ１および子チップ２を良好に動作させることが可能になり、半導体装置の信頼性を向上することができる。
【００１５】
このような構成は、とくに、子チップ２の発熱量が親チップ１の発熱量よりも大きい場合に効果的である。すなわち、子チップ２から発生する大量の熱はリードフレームＦのアイランド部Ｆｉを介して放熱させることができ、親チップ１から発生する若干の熱は、ボンディングワイヤＷおよびリードフレームＦの端子部Ｆｔを介して放熱することができる。したがって、半導体装置全体の温度上昇を効果的に抑制することができる。
【００１６】
以上、この発明の一実施形態について説明したが、この発明は他の形態でも実施することができる。たとえば、上述の実施形態では、リードフレームＦのアイランド部Ｆｉを一方表面１１側にオフセットして、親チップ１の活性表面と端子部Ｆｔの一方表面１１とがほぼ共通の平面内に含まれるようにしているが、親チップ１の活性表面と端子部Ｆｔの一方表面１１とは、両者間のワイヤボンディングが良好に行える程度に近接していればよいから、アイランド部Ｆｉのオフセット量は、上述の実施形態の場合のオフセット量（親チップ１および子チップ２の接合構造物の厚みにほぼ等しい。）に限定されるものではない。また、ワイヤボンディングが可能である限りにおいて、アイランド部Ｆｉをオフセットさせる必要がない場合もあり得る。
【００１７】
また、上述のような半導体装置は、パッケージ５の親チップ１側の表面が配線基板表面に対向する状態で配線基板に実装されてもよいが、図３に示すように、リードフレームの端子部Ｆｔの露出端を子チップ２側に曲げておき、パッケージ５の子チップ２側（リードフレームＦのアイランドＦｉ側）の表面が配線基板２０の表面に対向（好ましくは密着）する状態で配線基板２０上に実装されるようになっていてもよい。この場合、子チップ２で発生した熱を配線基板２０をへと放出させることができるから、放熱効率を向上でき、半導体装置全体の動作特性をさらに改善できる。
【００１８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の図解的な断面図である。
【図２】前記半導体装置の図解的な平面図である。
【図３】前記半導体装置の好ましい実装例を示す図解的な断面図である。
【符号の説明】
１    親チップ（第１の半導体チップ）
２    子チップ（第２の半導体チップ）
Ｂ    バンプ
Ｆ    リードフレーム
Ｆｉ    アイランド部
Ｆｔ    端子部
ＰＣ１，ＰＣ２    チップ間接続パッド
ＰＥ    外部接続パッド
Ｗ    ボンディングワイヤ
【図１】
0003939056.tif 000002
【図２】
0003939056.tif 000003
【図３】
0003939056.tif 000004