(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板に活性領域及びフィールド領域を設定する段階と、
（ｂ）前記半導体基板の上にフィールド領域の露出されるマスク層を形成する段階と、
（ｃ）前記マスク層を食刻マスクとして用い、前記フィールド領域にトレンチを形成する段階と、
（ｄ）前記半導体基板の上に前記トレンチを埋め込む絶縁膜を形成する段階と、
（ｅ）前記絶縁膜の形成された基板を第１アニーリングする段階と、
（ｆ）前記絶縁膜の全面を前記絶縁膜の下部の膜質が露出されるまで平坦化する段階と、
（ｇ）前記平坦化した結果物を第２アニーリングする段階と、を含み、
前記第２アニーリングは、前記マスク層を取り除き、該結果物に導電性不純物をイオン注入した後に施すことを特徴とするトレンチ型素子分離膜形成方法。
【請求項２】
前記絶縁膜は複合膜であって、順次形成された第１及び第２酸化膜であることを特徴とする請求項１に記載のトレンチ型素子分離膜形成方法。
【請求項３】
前記絶縁膜は、ＣＭＰあるいはエッチバックにより平坦化することを特徴とする請求項１に記載のトレンチ型素子分離膜形成方法。
【請求項４】
前記マスク層は、パッド酸化膜の上に窒化膜が形成されたことを特徴とする請求項１に記載のトレンチ型素子分離膜形成方法。
【請求項５】
前記第２アニーリングは、１０５０℃の温度で、窒素雰囲気下に略１時間施すことを特徴とする請求項１に記載のトレンチ型素子分離膜形成方法。
【請求項６】
前記第１及び第２酸化膜は、各々ＵＳＧ膜及びＰＥ−ＴＥＯＳ膜であることを特徴とする請求項２に記載のトレンチ型素子分離膜形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、詳しくは、トレンチ型素子分離膜形成方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化するにつれて、半導体素子間の間隔が狭くなりつつある。従って、半導体素子を電気的に絶縁させることが非常に重要なものとなっている。
【０００３】
半導体装置の製造工程に各種の形態の素子分離膜が利用されているが、代表的な素子分離膜として、ＬＯＣＯＳ(LOCal oxidation of silicon)型素子分離膜とトレンチ型素子分離膜を挙げることができる。
【０００４】
ＬＯＣＯＳ型素子分離膜は、縁部に活性領域を冒すバーズビーク(bird's beak)が形成される等、半導体基板において広い領域を占めるにもかかわらず、形成し易いという利点から多用されてきているが、半導体装置の高集積化による半導体素子間の間隔が狭くなるにつれて、半導体基板において相対的に占有領域の狭いトレンチ型素子分離膜に置き換えられているのが現状である。
【０００５】
図１を参照すれば、従来技術によるトレンチ型素子分離膜１４は、半導体基板１０にトレンチ１２を形成した後に、前記トレンチ１２に絶縁膜を埋め込んでから、平坦化することにより形成される。
【０００６】
このように、従来技術によるトレンチ型素子分離膜形成方法は、トレンチの形成に際して、トレンチの幾何学的な条件、即ちトレンチの深さや幅などを調節することにより半導体装置の高集積化に対応できるという利点がある。なお、トレンチを埋め込むのに用いられる絶縁膜を選別的に使用することにより、素子分離の効果を高めることができる。
【０００７】
しかしながら、トレンチ型素子分離膜は、基板を蝕刻しなければならないために、ＬＯＣＯＳ型素子分離膜と比較して工程がやや複雑であるに加え、トレンチを埋め込む絶縁膜によって後続のゲート酸化膜形成工程が汚れてしまう場合がしばしばある。かかる汚れは、主にトレンチと接している半導体基板とパッド酸化膜との間の界面に現われる。ゲート酸化膜が形成されるまでこの汚れがそのまま残っていれば、図２に示すように、前記ゲート酸化膜１６の汚れた部分の膜厚は別の部分と比較して薄くなる。
【０００８】
その結果、前記ゲート酸化膜の降伏電圧が低くなる等、ゲート酸化膜の特性が低下する。これに加えて、前記汚れによりＰ＋／ＮまたはＮ＋／Ｐの接合漏れ電流が増大し、フィールド領域に浅いピット(shallow pit)が形成されたりもする。
【０００９】
【発明が解決しようとする課題】
したがって、本発明が果たそうとする技術的課題は、前工程の汚れ物によって後続工程の特性、特に、ゲート酸化膜の特性が低下することが防げるトレンチ型素子分離膜形成方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の目的は、（１）  （ａ）半導体基板に活性領域及びフィールド領域を設定する段階と、（ｂ）前記半導体基板の上にフィールド領域の露出されるマスク層を形成する段階と、（ｃ）前記マスク層を食刻マスクとして用い、前記フィールド領域にトレンチを形成する段階と、（ｄ）前記半導体基板の上に前記トレンチを埋め込む絶縁膜を形成する段階と、（ｅ）前記絶縁膜の形成された基板を第１アニーリングする段階と、（ｆ）前記絶縁膜の全面を前記絶縁膜の下部の膜質が露出されるまで平坦化する段階と、（ｇ）前記平坦化した結果物（すなわち、前記絶縁膜の下部の膜質が露出されるまで平坦化されてなる半導体基板）を第２アニーリングする段階とを含み、前記第２アニーリングは、前記マスク層を取り除き、該結果物（すなわち、前記マスク層が取り除かれてなる半導体基板）に導電性不純物をイオン注入した後に施すことを特徴とするトレンチ型素子分離膜形成方法により達成される。
【００１１】
また、本発明の他の目的は、（２）  前記絶縁膜は複合膜であって、順次形成された第１及び第２酸化膜であることを特徴とする上記（１）に記載のトレンチ型素子分離膜形成方法によっても達成される。
【００１２】
さらに、本発明の他の目的は、（３）  前記絶縁膜は、ＣＭＰあるいはエッチバックにより平坦化することを特徴とする上記（１）に記載のトレンチ型素子分離膜形成方法によっても達成される。
【００１３】
また、本発明の他の目的は、（４）  前記マスク層は、パッド酸化膜の上に窒化膜が形成されたことを特徴とする上記（１）に記載のトレンチ型素子分離膜形成方法によっても達成される。
【００１７】
また、本発明の他の目的は、（５）  前記第２アニーリングは、１０５０℃の温度で、窒素雰囲気下に略１時間施すことを特徴とする上記（１）に記載のトレンチ型素子分離膜形成方法によっても達成される。
【００１８】
さらに、本発明の他の目的は、（６）  前記第１及び第２酸化膜は、各々ＵＳＧ膜及びＰＥ−ＴＥＯＳ膜であることを特徴とする上記（２）に記載のトレンチ型素子分離膜形成方法によっても達成される。
【００１９】
すなわち、前記技術的課題を達成するために、本発明に係るトレンチ型素子分離膜形成方法は次のように進める。
【００２０】
（ａ）半導体基板に活性領域とフィールド領域とを設定する。（ｂ）前記半導体基板の上にフィールド領域の露出されるマスク層を形成する。（ｃ）前記マスク層を食刻マスクとして用い、前記フィールド領域にトレンチを形成する。（ｄ）前記半導体基板の上に前記トレンチを埋め込む絶縁膜を形成する。（ｅ）前記絶縁膜の形成された基板を第１アニーリングする。（ｆ）前記絶縁膜の全面を前記絶縁膜の下部の膜質が露出されるまで平坦化する。（ｇ）前記平坦化した結果物を第２アニーリングする。
【００２１】
この過程において、前記絶縁膜は複合膜であって、第１及び第２酸化膜である。前記第１酸化膜はＵＳＧ(Undoped Silicate Glass)膜であり、前記第２酸化膜はＴＥＯＳ(tetra-ethyl-orthosilicate)を基としてＰＥＣＶＤ(Plasma Enhanced CVD)方法により形成される酸化膜（本明細書中では、単に、ＰＥ-ＴＥＯＳ膜とも記す）である。また、前記第２酸化膜は、ＳｉＨ4を基としてＰＥＣＶＤ方法により形成される酸化膜（本明細書中では、単に、ＳｉＨ4を基とするＰＥＣＶＤ酸化膜とも記す）、あるいは高密度プラズマ(High Density Plasma)を用いた酸化膜（本明細書中では、単に、ＨＤＰ膜とも記す）である。
【００２２】
本発明の別の実施例によれば、前記第１酸化膜をＨＤＰ膜から形成することもあり、このとき、前記第２酸化膜はＴＥＯＳ-Ｏ3を基とするＣＶＤ膜から形成する。
【００２３】
前記第１酸化膜は、前記トレンチの深さと同様の厚みで形成することが好ましい。
【００２４】
前記トレンチに埋め込まれた絶縁膜は、化学機械的研磨(Chemical Mechanical Polishing、本明細書中では、単にＣＭＰとも記す）、あるいはエッチバック(etch back)により平坦化する。
【００２５】
前記トレンチは、前記半導体基板の上に前記フィールド領域を露出せしめるマスク層を形成した後に、前記マスク層を食刻マスクとして用い形成する。
【００２６】
前記マスク層は、順次形成されたパッド酸化膜及び窒化膜である。
【００２７】
前記第２アニーリングは、次の４つの方法により施す。
【００２８】
最初に、前記活性領域の上に前記マスク層が形成されている状態で施す。
【００２９】
第二、前記マスク層の窒化膜を取り除いた後に施す。
【００３０】
第三、前記マスク層を取り除いた後に施す。
【００３１】
最終に、前記マスク層を取り除いた後に、該結果物（前記マスク層が取り除かれてなる半導体基板）の必要とされる領域に導電性不純物をイオン注入し、ゲート酸化膜が形成される前に施す。
【００３２】
前記第２アニーリングは、できるだけ１０００℃以上の温度で施すことが好ましいが、略１０５０℃の温度に保たれる窒素雰囲気下に略１時間施すことが一層好適である。
【００３３】
本発明は、トレンチを複合膜で埋め込み、埋め込まれた物質膜を平坦化した後に、該埋め込まれた物質膜を平坦化した結果物をゲート酸化膜形成前にアニーリングすることを特徴とするトレンチ型素子分離膜を形成方法を提供する。
【００３４】
本発明に係るトレンチ型素子分離膜形成方法によれば、複合膜を利用しトレンチを埋め込む過程で生じる汚染元によってゲート酸化膜の特性、例えばゲート酸化膜の膜厚が部分的に薄くなることや、Ｐ＋／ＮあるいはＮ＋／Ｐ接合面の漏れ電流が増大すること、及び浅いピットが形成されることを防止できる。
【００３５】
【発明の実施の形態】
以下、本発明の実施例によるトレンチ型素子分離膜形成方法を添付された図面に基づき詳細に説明する。本発明の実施例は、当業界における通常の知識を有する者に本発明をより完全に説明するために提供されるものである。図面において、層若しくは領域の厚みは明細書の明確性から誇張されたものである。図面において同一の符号は同一の要素を示す。また、ある層が別の層あるいは基板の"上部"にあると記されている場合、前記ある層が前記他の層あるいは基板の上部に直接存在することもあり、その間に第３の層が挟まれることもある。
【００３６】
図３を参照すれば、半導体基板４０の上に、パッド酸化膜（図示せず）、絶縁膜（図示せず）を順次形成する。前記パッド酸化膜４２は、前記半導体基板４０の全面に成長されたシリコン酸化膜である。前記絶縁膜は、窒化膜（Ｓｉ3Ｎ4）から形成する。前記絶縁膜の全面に感光膜（図示せず）、例えばフォトレジスト膜を塗布する。前記感光膜をパタニングし、前記絶縁膜の定まった領域を覆う感光膜パターン４５を形成する。前記感光膜パターン４５の下方の半導体基板領域は活性領域として設定される。前記感光膜パターン４５を食刻マスクとして用い、前記絶縁膜の露出された全面を前記半導体基板４０が露出されるまで異方性蝕刻する。その結果、前記基板４０の上に、絶縁膜パターン４４とパッド酸化膜パターン４２とよりなるマスク層Ｍが形成される。前記マスク層Ｍ間の前記基板４０の露出された領域はフィールド領域である。
【００３７】
図４を参照すれば、前記感光膜パターン４５を取り除いた後、前記マスク層を食刻マスクとして用い前記半導体基板４０を食刻することにより、前記半導体基板４０の露出された部分に所定の深さを有するトレンチ４６が形成される。前記トレンチ４６の幾何学的な形態、即ち前記トレンチ４６の深さと幅は半導体装置の集積度に応じて異なりうる。本発明の実施例において、前記トレンチ４６は略０．６μｍの深さで形成する。
【００３８】
図５を参照すれば、前記絶縁膜４４の上に、前記トレンチ４６を埋め込む第１酸化膜４８を形成する。前記第１酸化膜４８はＵＳＧ膜から形成し、但し、略６，０００Åの厚みで形成する。続けて、前記第１酸化膜４８の上に第２酸化膜５０を形成する。前記第２酸化膜５０はＰＥ-ＴＥＯＳ膜から形成することが好適ではあるが、ＨＤＰ膜あるいはＳｉＨ4を基にするＰＥＣＶＤ膜から形成することもある。
【００３９】
前記第１及び第２酸化膜４８、５０の形成された結果物を１，０００℃以上の高温で第１アニーリングする。前記第１アニーリングによって、前記トレンチ４６に埋め込まれた前記第１及び第２酸化膜４８、５０が緻密化(densification)する。好ましくは、前記第１アニーリングは、１０５０℃程度の温度で窒素（Ｎ2）雰囲気下に略１時間施す。
【００４０】
一般に、前記トレンチ４６に酸化膜の埋め込まれた直後の初期ストレス及び前記第１アニーリング中に生じる熱的ストレスに対しては、あまり認識されていない。前記トレンチ４６を埋め込むための埋込物質として単一酸化膜を用い、該単一の酸化膜として引張応力の挙動を示すＴＥＯＳ-Ｏ3を基にするＣＶＤ膜を用いてストレスを測定した結果、前記酸化膜は蒸着された直後に１０9ｄｙｎｅ／ｃｍ2程度の引張応力を示しており、前記酸化膜を緻密化するための第１アニーリング過程で温度が約７００℃に達すると、１０10ｄｙｎｅ／ｃｍ2程度の引張応力を示していた。この結果により、基板にストレスが加えられることが明らかになった。ある様相のストレス特性を有する酸化膜、例えば引張応力の挙動を表すＴＥＯＳ-Ｏ3を基とするＣＶＤ膜のみよりなる単一膜でトレンチを埋め込む場合、蒸着直後の初期ストレス及び緻密化のための熱処理過程中にストレスが高まるので、このストレスによって半導体素子の欠陥発生確率が高くなる。
【００４１】
これにより、本発明の実施例は、トレンチ埋込物質層の初期ストレスと前記第１アニーリング過程で生じる過度なストレスを低くするために、上記のように、互いに反対のストレス特性を有する２枚の酸化膜、即ち引張応力特性を有する前記第１酸化膜４８及び圧縮応力特性を有する前記第２酸化膜５０よりなる複合膜で前記トレンチ４６を埋め込む。これと反対に、前記トレンチ４６は、圧縮応力特性を有する第１酸化膜及び引張応力特性を有する第２酸化膜から構成される複合膜で埋め込むこともある。
【００４２】
図６を参照すれば、前記第２酸化膜５０が平坦化する。前記平坦化は、前記絶縁膜４４が露出されるまで施す。前記平坦化は、ＣＭＰ方法あるいはエッチバック方法で施す。前記平坦化により、前記トレンチ４６を埋め込む素子分離膜５２が形成される。前記平坦化過程で前記第２酸化膜５０は完全に取り除かれる。
【００４３】
一方、前記素子分離膜５２を形成する過程で汚染物質、例えば水素イオン（Ｈ+）が発生する。前記汚染物質は、前記トレンチ４６に接した前記半導体基板４０と前記パッド酸化膜４２との界面に存在する。前記汚染物質の存在する状態でゲート酸化膜が形成される場合、前記汚染物質の存在する領域の上に形成されるゲート酸化膜の膜厚は他の部分と比較して薄くなる。従って、ゲート酸化膜の降伏電圧が低くなる。
【００４４】
かかる問題点を解消するために、本発明は、前記素子分離膜５２の形成してある結果物を所定の温度及び雰囲気下に第２アニーリングする。例えば、１０００℃以上の温度、好ましくは、略１０５０℃の温度及び窒素（Ｎ2）雰囲気下に略１時間前記素子分離膜５２の形成してある結果物を第２ニーリングする。このようにして、前記半導体基板４０と前記パッド酸化膜４２との界面に存在する前記汚染物質が外部拡散され取り除かれる。
【００４５】
本発明の他の実施例によれば、前記素子分離膜５２が形成してある結果物の前記第２アニーリングは、前記方法のほか、次の３つの方法により実施できる。
【００４６】
最初に、前記絶縁膜４４を取り除いた後に施す。
【００４７】
第二、前記パッド酸化膜４２を取り除いた後に施す。
【００４８】
第三、前記パッド酸化膜４２が取り除かれた状態の結果物に導電性不純物をイオン注入した後、ゲート酸化膜が形成される前に施す。
【００４９】
続けて、前記第２アニーリングを施した後に、前記絶縁膜４４を取り除く。次いで、前記パッド酸化膜４２を取り除く。この過程で、前記素子分離膜５２の表面も取り除かれ、前記パッド酸化膜４２が取り除かれた後に前記素子分離膜５２の表面は前記半導体基板４０の表面に等しい高さとなる。
【００５０】
以降、図７に示すように、前記半導体基板４０の活性領域の上にゲート酸化膜５４を形成する。前記第２アニーリングにより、前工程で生じた汚染物質が取り除かれるので、前記ゲート酸化膜５４は前記素子分離膜５２の近傍をはじめとして前記活性領域の全面に均一の厚みで形成される。
【００５１】
一方、汚染物質遮断膜として、前記第１酸化膜４８と第２酸化膜５０との間にシリコン窒化膜（ＳｉＮ）が形成されることもある。
【００５２】
以上述べたように、本発明は、トレンチを複合膜で埋め込み、該結果物（該トレンチを複合膜で埋め込んでなる半導体基板）を平坦化した後に、半導体基板の活性領域の上にゲート酸化膜を形成するに先立って、前記平坦化した結果物をアニーリングすることを特徴とするトレンチ型素子分離膜形成方法を提供する。この本発明によれば、半導体基板とパッド酸化膜との界面の内、トレンチに接した界面に存在する汚染物質が取り除かれる。従って、後続のゲート酸化膜形成工程で前記ゲート酸化膜の前記トレンチに隣接した部分の厚みが他の部分に比べ薄くなることを防止できる。これにより、ゲート酸化膜の特性が低下すること、特に、降伏電圧が低くなることを防止できる。これは図８及び図９から明らかである。
【００５３】
図８は、ＰＭＯＳ及びＮＭＯＳ領域に既存の工程によってトレンチ素子分離膜を形成した後、ゲート酸化膜を形成した時（以下、第１の場合）と、本発明の実施例によってトレンチ素子分離膜を形成した後、ゲート酸化膜を形成した時（第２の場合）のゲート酸化膜特性を示している。
【００５４】
前記第１の場合は、トレンチ素子分離膜がＣＭＰされてからアニールされなかった場合である。前記第１の場合に、ＮＭＯＳ領域に形成されるゲート酸化膜には欠陥が見られないのにひきかえ、ゲート酸化膜がＰＭＯＳ領域に形成される場合、ゲート酸化膜の欠陥発生率は第１グラフ（Ｓ１）で示すように、略２０％となった。
【００５５】
一方、前記第２の場合は、トレンチ素子分離膜がＣＭＰされた後、該結果物がアニールされた場合である。この場合に、図８の右側から明らかなように、ＮＭＯＳ及びＰＭＯＳのいずれの領域でもゲート酸化膜に欠陥が生じなかった。
【００５６】
図９は、ＳＲＡＭセル領域に既存の工程によってトレンチ素子分離膜を形成した後、ゲート酸化膜を形成した時（以下、第３の場合）と、本発明の実施例によってトレンチ素子分離膜を形成した後、ゲート酸化膜を形成した時（以下、第４の場合）のゲート酸化膜特性を示している。
【００５７】
前記第３の場合、ＳＲＡＭセルを構成するトランジスタの内、ロードトランジスタのゲート酸化膜には欠陥が見られなかったが、これを除いたパストランジスタ及びプールダウントランジスタのゲート酸化膜には欠陥が生じた。欠陥発生率は、それぞれ第２及び第３グラフＳ２、Ｓ３で示されたように、略２．５％及び２２．５％であった。
【００５８】
前記第４の場合、ＳＲＡＭセルを構成するトランジスタの内のいずれのトランジスタのゲート酸化膜にも欠陥が見られなかった。図９の右側はこの結果を示している。
【００５９】
【発明の効果】
以上述べたように、本発明によれば、トレンチ素子分離膜のＣＭＰ後に、該結果物をアニーリングすることによって、後続のゲート酸化膜形成工程でゲート酸化膜の特性が低下することを防止できる。
【００６０】
このように、本発明は前記実施例に限定されるものではなく、種々なる変形が本発明の技術的な思想内で当分野における通常の知識を有する者にとって実施可能であることはもちろんである。
【図面の簡単な説明】
【図１】  従来の技術によるトレンチ型素子分離膜形成方法において、素子分離膜を形成する段階を示す断面図である。
【図２】  従来の技術によるトレンチ型素子分離膜形成方法において、素子分離膜形成後にゲート酸化膜を形成する段階を示す断面図である。
【図３】  本発明の実施例に係るトレンチ型素子分離膜形成方法を段階別に示すものであり、マスク層形成段階を示す断面図である。
【図４】  本発明の実施例に係るトレンチ型素子分離膜形成方法を段階別に示すものであり、トレンチ形成段階を示す断面図である。
【図５】  本発明の実施例に係るトレンチ型素子分離膜形成方法を段階別に示すものであり、第２酸化膜形成段階を示す断面図である。
【図６】  本発明の実施例に係るトレンチ型素子分離膜形成方法を段階別に示すものであり、素子分離膜形成段階を示す断面図である。
【図７】  本発明の実施例に係るトレンチ型素子分離膜形成方法を段階別に示すものであり、ゲート酸化膜形成段階を示す断面図である。
【図８】  ＰＭＯＳ、ＮＭＯＳ領域及びＳＲＡＭセル領域に既存の工程によってトレンチ素子分離膜を形成した後にゲート酸化膜を形成した時と、本発明の実施例によってトレンチ素子分離膜を形成した後にゲート酸化膜を形成した時のゲート酸化膜特性を示すグラフである。
【図９】  ＰＭＯＳ、ＮＭＯＳ領域及びＳＲＡＭセル領域に既存の工程によってトレンチ素子分離膜を形成した後にゲート酸化膜を形成した時と、本発明の実施例によってトレンチ素子分離膜を形成した後にゲート酸化膜を形成した時のゲート酸化膜特性を示すグラフである。
【符号の説明】
１０…半導体基板、
１２…トレンチ、
１４…トレンチ型素子分離膜、
１６…ゲート酸化膜、
４０…半導体基板、
４２…パッド酸化膜、
４５…感光膜パターン、
４４…絶縁膜パターン、
４６…トレンチ、
４８…第１酸化膜、
５０…第２酸化膜、
５２…素子分離膜、
５４…ゲート酸化膜、
Ｍ…マスク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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