(57)【特許請求の範囲】
【請求項１】
基板の表面層に形成された溝の内壁を覆うゲート絶縁膜と、前記ゲート絶縁膜で覆われた溝内に前記基板の上面よりも低い高さで埋め込まれた埋込ゲート電極と、前記溝の両側における前記基板の表面層に設けられた前記溝よりも浅いソース／ドレイン拡散層とを備えた半導体装置において、
前記埋込ゲート電極上には、前記ゲート絶縁膜を介して前記ソース／ドレイン拡散層と対向させた状態で、窒化シリコンよりも誘電率の高い材料で構成された絶縁膜が設けられている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁膜は、前記溝の側壁を覆うサイドウォールとして設けられ、
前記サイドウォールから露出している埋込ゲート電極の表面層には、低抵抗化層が形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特には基板表面の溝内に埋込ゲート電極を設けてなる溝ゲート型の半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化および高機能化の要求にともない、素子構造の微細化が進んでいる。このようななか、半導体基板上にゲート絶縁膜を介して埋込ゲート電極を設けてなる半導体装置（いわゆるＭＯＳトランジスタンジスタ）においては、微細化によって顕著になる短チャネル効果（例えばパンチスルー現象）を、不純物濃度の増加やゲート絶縁膜の薄膜化によって抑制することが限界となってきている。
【０００３】
そこで、特開平７−３８０９５に開示されているように、基板の表面層に形成した溝内に埋込ゲート電極を埋め込んで溝ゲート型とする構成の半導体装置が提案されている。溝ゲート型の半導体装置は、図５に示すように、基板３の表面層に形成された溝３ａの内壁がゲート絶縁膜５で覆われ、この溝３ａ内にゲート絶縁膜５を介して埋込ゲート電極７が設けられている。埋込ゲート電極７は、基板３の表面よりも低い位置に埋め込まれており、溝３ａの両側における基板３の表面層には、ソース／ドレイン拡散層（Ｓ／Ｄ層）９ａ，９ｂが設けられている。
【０００４】
また、埋込ゲート電極７上の溝３ａの内壁には、酸化シリコンや窒化シリコンからなる絶縁性のサイドウォール１１が設けられ、このサイドウォール１１によって、Ｓ／Ｄ層９ａ，９ｂに対して十分に絶縁された状態で、埋込ゲート電極７の表面にシリサイド層１３が設けられている。
【０００５】
このような構成の半導体装置１においては、埋込ゲート電極７の線幅Ｌｇを微細化しつつも、Ｓ／Ｄ層９ａ，９ｂを溝３ａの深さＨよりも浅く形成することによってＳ／Ｄ層９ａ−Ｓ／Ｄ層９ｂ間の距離、すなわちチャネル長Ｌａを確保することができる。このため、Ｓ／Ｄ層９ａ，９ｂからの空乏層の伸びによる短チャネル効果を抑制しつつ、安定した閾値電圧を保って素子構造の微細化を図ることが可能になる。このため、ＤＲＡＭのセルトランジスタのような微細化が要求される回路素子として有効に用いられる。
【０００６】
【発明が解決しようとする課題】
ところが、上述した溝ゲート型の半導体装置を、ＤＲＡＭのセルトランジスタとして用いる場合には、次のような課題が生じる。すなわち、ＤＲＡＭのセルトランジスタには、電荷の保持特性が求められるため、Ｓ／Ｄ層とチャネル領域との間の電界を緩和するべく、Ｓ／Ｄ層の不純物（例えばＰ）の濃度を低濃度に抑える必要がある。しかし、Ｓ／Ｄ層の不純物濃度を低濃度に抑えた場合、Ｓ／Ｄ層の寄生抵抗が大きくなるため、電流駆動能力が得られないといった問題が生じるのである。したがって、上記構造の溝ゲート型の半導体装置をＤＲＡＭのセルトランジスタとして用いた場合、電荷の保持特性を確保しようとすると、書き込み不良による歩留まりの低下が引き起こされる。
【０００７】
そこで発明は、Ｓ／Ｄ層の不純物濃度を上昇させることなく電流駆動能力の向上を図ることで、ＤＲＡＭのセルトランジスタのような電荷の保持特性が求められる回路素子として好適に用いることが可能な溝ゲート型の半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、基板の表面層に形成された溝の内壁を覆うゲート絶縁膜を備えている。そして、ゲート絶縁膜で覆われた溝内には、基板の上面よりも低い高さで埋込ゲート電極が設けられている。また、溝の両側における基板の表面層には、溝よりも浅いソース／ドレイン拡散層が設けられている。そして特に、埋込ゲート電極上部には、ゲート絶縁膜を介してソース／ドレイン拡散層と対向させた状態で、窒化シリコンよりも誘電率の高い材料で構成された絶縁膜が設けられていることを特徴としている。
【０００９】
このような構成の半導体装置では、埋込ゲート電極に電圧を印加した場合に、当該埋込ゲート電極上に設けられた窒化シリコンよりも誘電率の高い材料で構成された絶縁膜の誘電分極により、当該絶縁膜に対向する位置のソース／ドレイン拡散層の界面部分のキャリア濃度が十分に高められ、ソース／ドレイン拡散層の溝側界面の低抵抗化が図られる。したがって、ソース／ドレイン拡散層の不純物濃度が同程度であれば、この絶縁膜に窒化シリコンや酸化シリコンを用いた場合よりも、電流駆動能力を向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明の半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００１１】
図１は、実施形態の半導体装置の構成を示す断面図である。この図に示す半導体装置１００と、図５を用いて説明した従来の半導体装置との異なるところは、埋込ゲート電極７上部における溝３ａの側壁を覆うサイドウォール１０１が、窒化シリコンよりも誘電率の高い絶縁性材料で構成されている点にある。
【００１２】
このような絶縁性材料としては、金属酸化膜を用いることができるが、具体的には、Ａｌ，Ｔｉ，Ｔａ，Ｚｒ，Ｈｆ，Ｉｎ，Ｓｒ，Ｐｂ，Ｂａ，Ｐａ等の酸化物やこれらの酸化物の混晶が用いられる。またこの中でも特に、ＨｆＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＺｒＯ2等、さらにはＰＺＴ［Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3］、ＢＳＴ［ＢａＴｉＯ3とＳｒＴｉＯ3との混晶］を用いることができる。
【００１３】
以下、半導体装置１００のさらに詳しい構成を、図２を用いてその製造手順と共に説明する。
【００１４】
先ず、図２（１）に示すように、例えばｐ型の単結晶シリコンからなる基板３上に、酸化シリコンのような絶縁性の保護膜４を成膜する。そして、この保護膜４上から基板３をパターンエッチングすることによって、基板３に溝３ａを形成する。この溝３ａは、基板３の表面に対して所定深さＨで形成されることとする。その後、溝３ａの内壁に、必要に応じて閾値電圧調整用の不純物をイオン注入によって導入する。
【００１５】
次に、溝３ａの内壁を含む基板３の表面に、例えば熱酸化によって酸化シリコンからなるゲート絶縁膜５を形成する。その後、ゲート絶縁膜５で覆われた溝３ａ内に、基板３の表面よりも低い高となるようにゲート材料を埋め込んでなる埋込ゲート電極７を形成する。この埋込ゲート電極７を形成する場合には、例えば、溝３ａ内を埋め込む状態で基板３上にポリシリコン膜を成膜し、このポリシリコン膜をエッチバックすることで溝３ａ内のみにポリシリコン膜を残すことによって得られる。
【００１６】
次に、図２（２）に示すように、イオン注入によって、基板３の表面層および埋込ゲート電極７に不純物を導入し、基板３の表面層にＳ／Ｄ層９ａ，９ｂを形成すると共に、埋込ゲート電極７の導電性を確保する。この際、例えば、Ｓ／Ｄ層９ａ，９ｂが、溝３ａの深さＨよりも浅く、かつ埋込ゲート電極７の高さに対して所定の深さとなり、例えば埋込ゲート電極７と高さ方向に所定の重なりＳを持つように、イオン注入の注入エネルギーを設定することが重要である。尚、ここでは、p型の基板３に対して、Ｐ（リン）のようなｎ型不純物を導入することとする。また、ここで形成する半導体装置１００が、ＤＲＡＭのセルトランジスタのような電荷の保持特性が要求される回路素子として用いられる場合、Ｓ／Ｄ層９ａ，９ｂの不純物濃度は、できるだけ低く抑えられることとする。
【００１７】
次いで、図２（３）に示すように、埋込ゲート電極７上部の溝３ａの側壁に、本発明の特徴である、窒化シリコンよりも誘電率の高い材料で構成された絶縁性材料からなるサイドウォール１０１を形成する。このサイドウォール１０１を形成する場合には、先ず、上述した絶縁性材料の材料膜（例えば金属酸化膜）を、ＭＯＣＶＤ（metal organic-chemical vapor deposition）法、プラズマＣＶＤ法、またはスパッタ法などの成膜方法によって、溝３ａ内が完全に埋め込まれる状態に成膜する。その後、この材料膜を全面エッチバックすることにより、溝３ａの内壁のみに材料膜を残してこれをサイドウォール１０１とする。尚、このサイドウォール１０１は、基板３ａに形成された溝３ａの側壁を覆う高さを有していれば良く、図示したように基板３上の保護膜４の側壁をも覆う高さで有っても良い。
【００１８】
以上の後、サイドウォール１０１から露出している埋込ゲート電極７の表面層をシリサイド化して低抵抗化層１３を形成する。この低抵抗化層１３を形成する場合には、先ず、サイドウォール１０１および溝３ａの内壁を覆う状態で、金属膜（例えばＣｏ、Ｎｉ、Ｔｉ、Ｐｔ等の高融点金属）を成膜する。次に、熱処理を行うことにより、埋込ゲート電極７と金属膜との界面でシリサイド化反応を進める。これにより、サイドウォール１０１によってＳ／Ｄ層９ａ，９ｂと絶縁された金属シリサイドからなる低抵抗化層１３を、埋込ゲート電極７の表面層に自己整合的に形成する。そして、このシリサイド化反応の後には、金属膜の未反応部分を除去する工程を行う。
【００１９】
以上の後、図１に示したように、低抵抗化層１３及びサイドウォール１０１上を覆う状態で、絶縁性のストッパ層１５を形成する。このストッパ層１５は、以降の工程で接続孔を形成する場合のエッチングにおいて、エッチングストッパとなる膜であり、例えば窒化シリコンで形成する。その後、このストッパ層１５上に、例えば酸化シリコンからなる平坦化絶縁膜１７を形成し、平坦化絶縁膜１７、ストッパ層１５、および保護膜４を順次パターンエッチングすることで、Ｓ／Ｄ層９ｂに達する接続孔１９を形成する。このパターンエッチングにおいては、ストッパ層１５で一端エッチングを停止させることで、Ｓ／Ｄ層９ｂが過剰にエッチングされることを防止する。その後、この接続孔１９内に、Ｓ／Ｄ層９ｂに達するプラグ２１を埋め込む。尚、この半導体装置１００が、ＤＲＡＭのセルトランジスタとして設けられる場合には、このプラグがビットコンタクトとなる。
【００２０】
以上のような、製造手順にしたがって得られた構成の半導体装置１００では、埋込ゲート電極７上部の溝３ａ側壁を覆うサイドウォール１０１が、窒化シリコンよりも誘電率の高い材料で構成されている。このため、埋込ゲート電極７にゲート電圧を印加した場合には、サイドウォール１０１の誘電分極により、サイドウォール１０１に対向する位置におけるＳ／Ｄ層９ａ，９ｂの界面部分のキャリア濃度を十分に高めることができる。すなわち、ゲート電圧を印加した際のフリンジ電界を有効的に利用して、Ｓ／Ｄ層９ａ，９ｂの溝側界面の低抵抗化が図られ、電流駆動能力の向上を図ることが可能になる。
【００２１】
さらに、ゲート長を短縮させることなく、すなわち閾値電圧を確保して短チャンチャネル効果を抑制した状態で電流駆動能力の向上が図られるため、半導体装置の動作マージンを確保することが可能になり、ゲート幅を縮小して素子構造のさらなる微細化を図ることも可能になる。
【００２２】
そして、Ｓ／Ｄ層９ａ，９ｂの不純物濃度を上昇させることなく、すなわち電荷の保持特性を確保した状態で電流駆動能力の向上が図られるため、例えばＤＲＡＭのセルトランジスタとしてこの半導体装置１００を用いた場合には、書き込み不良を抑えることが可能になる。しかも、電流駆動能力を一定とすれば、Ｓ／Ｄ層９ａ，９ｂの不純物濃度を低下させることができるので、電荷の保持特性の向上を図ることが可能になる。したがって、ＤＲＡＭのセルトランジスタのような回路素子として、溝ゲート型の半導体装置を好適に用いることが可能になる。
【００２３】
図３には、サイドウォールの誘電率に対する電流駆動能力のシミュレーション結果を示す。また、図４には、サイドウォールの誘電率に対する閾値電圧のシミュレーション結果を示す。尚、各シミュレーションにおいては、各構造部分の設計値を以下のように設定した。
ゲート長Ｌｇ                    ：０．１４μｍ
ゲート酸化膜の膜厚              ：５ｎｍ
基板のｐ型不純物濃度            ：５×１０16個／ｃｍ3
Ｓ／Ｄ層のｎ型不純物（Ｐ）濃度  ：１０18個／ｃｍ3
【００２４】
これらのシミュレーション結果から、サイドウォールに、酸化シリコン（ＳｉＯ2：誘電率３．９）や窒化シリコン（Ｓｉ3Ｎ4：誘電率７）を用いた場合と比較して、上述した実施形態のように酸化ハフニウム（ＨｆＯ2：誘電率２５）や酸化タンタル（Ｔａ2Ｏ5：誘電率３０）のような窒化シリコンよりも誘電率の高い材料を用いることで、閾値電圧を変化させることなく、電流駆動能力の向上が図られていることが分かる。具体的には、サイドウォールを、酸化シリコンから酸化ハフニウム（ＨｆＯ2）に変えることで、電流駆動能力を３％上昇させることが可能である。
【００２５】
尚、上述した実施形態においては、埋込ゲート電極７の上部における溝３ａの側壁にサイドウォール１０１を設け、このサイドウォール１０１が窒化シリコンよりも誘電率の高い材料からなる構成を説明した。しかし、本発明はこのような構成に限定されることはない。例えば、埋込ゲート電極７の上部の溝３ａ内に、サイドウォールを形成せずに絶縁膜が埋め込まれる場合、この溝３ａ内に埋め込まれる絶縁膜部分を、窒化シリコンよりも誘電率の高い材料とする構成としても良い。このような構成では、Ｓ／Ｄ層９ａ，９ｂが配置された溝３ａの側壁部分に、ゲート絶縁膜５を介して窒化シリコンよりも誘電率の高い絶縁膜部分が配置されることになるため、上述した実施形態と同様の効果を得ることができる。ただし、このような絶縁膜は、ゲート絶縁膜５を介してＳ／Ｄ層９ａ，９ｂに近い位置に配置されることが好ましく、より高い効果を得ることが可能になる。
【００２６】
また、本発明は、溝ゲート構造の半導体装置に広く適用可能である。例えば、溝の構造は、図示したような底部に角部を有する構成に限定されることはなく、角部のない曲面状の底部を有する構成であっても同様の効果を得ることができる。
【００２７】
【発明の効果】
以上説明したように本発明の溝ゲート型の半導体装置によれば、埋込ゲート電極上の溝側壁に、ゲート絶縁膜を介してＳ／Ｄに対向させた状態で、窒化シリコンよりも誘電率の高い材料からなる絶縁膜を設けたことで、埋込ゲート電極にゲート電圧を印加した場合に、絶縁膜の誘電分極によりＳ／Ｄ層の界面部分のキャリア濃度を十分に高めて低抵抗化を図ることが可能になる。したがって、ゲート長およびＳ／Ｄ層の不純物濃度を上昇させることなく、すなわち閾値電圧および電荷の保持特性を確保しつつ、電流駆動能力の向上を図ることができる。この結果、溝ゲート型の半導体装置を、ＤＲＡＭのような微細でかつ電荷の保持特性が要求される素子として用いることが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示す断面図である。
【図２】図１の半導体装置の製造方法を示す断面工程図である。
【図３】半導体装置におけるサイドウォールの誘電率に対する電流駆動能力のシミュレーション結果を示す図である。
【図４】半導体装置におけるサイドウォールの誘電率に対する閾値電圧のシミュレーション結果を示す図である。
【図５】従来の溝ゲート型の半導体装置の構成を示す断面図である。
【符号の説明】
１００…半導体装置、３…基板、３ａ…溝、５…ゲート絶縁膜、７…埋込ゲート電極、９ａ，９ｂ…Ｓ／Ｄ層（ソース／ドレイン拡散層）、１３…低抵抗化層、１０１…サイドウォール（絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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