(57)【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板上にシリコン酸化膜を形成するステップと、デュアルゲート酸化膜として前記シリコン酸化膜の膜厚を相対的に厚くする所定部分をデカップルプラズマ処理（ｄｅｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｔｒｅａｔｍｅｎｔ）して前記シリコン酸化膜中の酸素を前記シリコン酸化膜と前記シリコンを含む半導体基板との界面に拡散させ前記シリコンを含む半導体基板に酸化膜を形成することにより該所定部分のゲート酸化膜の厚さを増加させるステップとを含むことを特徴とするデュアルゲート酸化膜の形成方法。
【請求項２】
前記デカップルプラズマ処理は、前記シリコンを含む半導体基板を０℃〜５００℃に保持した状態で実施することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項３】
前記デカップルプラズマ処理は、１０ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で実施することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項４】
前記デカップルプラズマ処理は、１０ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）〜５００ｓｃｃｍのＮ２を注入して実施することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項５】
前記デカップルプラズマ処理は、１００Ｗ〜１０００ＷのＲＦソースパワーを印加して５秒〜３００秒間実施することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項６】
前記デカップルプラズマ処理は、窒素（Ｎ）を含む気体、酸素（Ｏ）を含む気体、及びハロゲン元素を含む気体から選択されたいずれか一つ又はこれら気体の二つ以上の混合物を注入しながら実施することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項７】
前記窒素を含む気体は、ＮＨ３、Ｎ２Ｏ及びＮＯから成るグループから選択されたいずれか一つであることを特徴とする請求項６に記載のデュアルゲート酸化膜の形成方法。
【請求項８】
前記酸素を含む気体は、Ｏ２、Ｏ３及びＨ２Ｏから成るグループから選択されたいずれか一つであることを特徴とする請求項６に記載のデュアルゲート酸化膜の形成方法。
【請求項９】
前記ハロゲン元素を含む気体は、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２及びＩ２から成るグループから選択されたいずれか一つであることを特徴とする請求項６に記載のデュアルゲート酸化膜の形成方法。
【請求項１０】
前記デカップルプラズマ処理するステップ後、１００℃〜９００℃温度で１分〜３０分間、後熱処理するステップをさらに含むことを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項１１】
前記デカップルプラズマ処理前に、前記シリコン酸化膜を５Å〜１００Åの厚さに形成することを特徴とする請求項１に記載のデュアルゲート酸化膜の形成方法。
【請求項１２】
セル領域と周辺回路領域が定義されたシリコンを含む半導体基板上にシリコン酸化膜を形成するステップと、前記シリコン酸化膜の前記セル領域内の部分のみをデカップルプラズマ処理して前記シリコン酸化膜中の酸素を前記シリコン酸化膜と前記シリコンを含む半導体基板との界面に拡散させ前記シリコンを含む半導体基板に酸化膜を形成することにより前記セル領域内の前記シリコン酸化膜の厚さを増加させるステップと、前記セル領域と前記周辺回路領域の前記シリコン酸化膜上に、各々ゲート電極を形成するステップと、前記ゲート電極の両側の前記シリコンを含む半導体基板にソース／ドレイン領域を形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項１３】
前記デカップルプラズマ処理するステップは、前記シリコン酸化膜上に感光膜を塗布するステップと、前記感光膜を選択的にパターンニングして前記セル領域の前記シリコン酸化膜を露出させるマスクパターンを形成するステップと、前記マスクパターンを酸化防止マスクにして前記セル領域の前記シリコン酸化膜をデカップルプラズマ処理するステップとを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記デカップルプラズマ処理は、１０ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で前記シリコンを含む半導体基板を０℃〜５００℃に保持させ、Ｎ２ガス雰囲気下で１００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら５秒〜３００秒間実施することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記デカップルプラズマ処理は、窒素（Ｎ）を含む気体、酸素（Ｏ）を含む気体、及びハロゲン元素を含む気体から選択されたいずれか一つ又はこれら気体の二つ以上の混合物を注入しながら実施することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記デカップルプラズマ処理するステップ後、１００℃〜９００℃温度で１分〜３０分間、後熱処理するステップをさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、デュアルゲート絶縁膜を備えた半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子のゲート絶縁膜は、熱（Ｔｈｅｒｍａｌ）または急速熱（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ）処理により成長されたＳｉＯ２膜を使用している。近年、半導体素子のデザインルールの傾向は、ゲート絶縁膜の厚さが、ＳｉＯ２膜の最大トンネリング限界となる２５〜３０Å以下に減る傾向にあり、０．１μｍ級素子におけるゲート絶縁膜には２５〜３０Å厚さが予想される。
【０００３】
しかし、リフレッシュ（ｒｅｆｒｅｓｈ）などの問題のため、セルトランジスタのしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ：Ｖｔ）が周辺回路領域のしきい電圧より高いことが要求されることによって、セルトランジスタに高いゲート電圧が加えられ、結果的に周辺回路領域のトランジスタよりは電気的特性が劣化する短所が現れる。
セルトランジスタの特性を向上させるためには、セルトランジスタのゲート絶縁膜の厚さを増加させる必要があるが、このために提案されたものがＣＭＯＳ工程によるデュアルゲート絶縁膜（Ｄｕａｌ  ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ）の製造方法である。
【０００４】
このようなデュアルゲート絶縁膜の従来の技術には、種々あるが、近年多く研究される方法は、一定部分のみゲート絶縁膜を除去し、再び酸化させてデュアルゲート絶縁膜を形成させる第１の方法と、一定部分のみ窒素のような元素をイオン注入（ｉｍｐｌａｎｔ）してゲート絶縁膜の成長を遅くしてデュアルゲート絶縁膜を形成させる第２の方法がある。
しかし、上述した従来の技術の中、第１の方法は、デュアルゲート絶縁膜を形成させるために、２回の高い熱工程を実施するために、半導体基板の表面が損傷を受ける問題点があり、第２の方法も窒素のイオン注入により半導体基板が損傷を受ける問題点がある。
特に、半導体基板が損傷を受ける場合、チャネル移動度（ｃｈａｎｎｅｌ  ｍｏｂｉｌｉｔｙ）などの劣化を招くこともあり得る。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は、上記従来のデュアルゲート酸化膜の形成方法の問題点に鑑みてなされたものであって、工程の複雑性及び半導体基板の損傷を引き起こす、２回の熱工程やイオン注入を行わないデュアルゲート酸化膜を形成する方法及びそれを利用した半導体素子の製造方法を提供することにその目的がある。
また、本発明は、高電圧用ゲート絶縁膜の形成方法を提供することにその目的がある。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるデュアルゲート酸化膜の形成方法は、シリコンを含む半導体基板上にシリコン酸化膜を形成するステップと、デュアルゲート酸化膜として前記シリコン酸化膜の膜厚を相対的に厚くする所定部分をデカップルプラズマ処理（ｄｅｃｏｕｐｌｅｄｐｌａｓｍａ  ｔｒｅａｔｍｅｎｔ）して前記シリコン酸化膜中の酸素を前記シリコン酸化膜と前記シリコンを含む半導体基板との界面に拡散させ前記シリコンを含む半導体基板に酸化膜を形成することにより該所定部分のゲート酸化膜の厚さを増加させるステップとを含むことを特徴とする。
【０００７】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、セル領域と周辺回路領域が定義されたシリコンを含む半導体基板上にシリコン酸化膜を形成するステップと、前記シリコン酸化膜の前記セル領域内の部分のみをデカップルプラズマ処理して前記シリコン酸化膜中の酸素を前記シリコン酸化膜と前記シリコンを含む半導体基板との界面に拡散させ前記シリコンを含む半導体基板に酸化膜を形成することにより前記セル領域内の前記シリコン酸化膜の厚さを増加させるステップと、前記セル領域と前記周辺回路領域の前記シリコン酸化膜上に、各々ゲート電極を形成するステップと、前記ゲート電極の両側の前記シリコンを含む半導体基板にソース／ドレイン領域を形成するステップとを含むことを特徴とする。
【０００８】
また、前記デカップルプラズマ処理は、１０ｍＴｏｒｒ〜３０ｍＴｏｒｒの圧力下で前記半導体基板を０℃〜５００℃に保持させ、Ｎ２ガス雰囲気下で１００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら５秒〜３００秒間実施することが好ましい。
また、前記デカップルプラズマ処理は、窒素（Ｎ）を含む気体、酸素（Ｏ）を含む気体、及びハロゲン元素を含む気体を注入しながら実施することが好ましい。
また、前記デカップルプラズマ処理するステップ後、１００℃〜９００℃温度で１分〜３０分間、後熱処理するステップをさらに含むことが好ましい。
【０００９】
【発明の実施の形態】
次に、本発明にかかるデュアルゲート酸化膜の形成方法及びそれを利用した半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図１及び図２は、本発明のデュアルゲート絶縁膜の形成方法を簡略に説明するための工程断面図である。
【００１０】
図１を参照すると、シリコン基板１１上にシリコン酸化膜１２を形成した後、シリコン酸化膜１２の中、一部分のみを窒素雰囲気下でデカップルプラズマ処理（Ｄｅｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  ｔｒｅａｔｍｅｎｔ  ｉｎ  Ｎｉｔｒｏｇｅｎ：ＤＰＮ）する。この場合、シリコン酸化膜１２の一部分のみを露出させるために、シリコン酸化膜１２上に感光膜によるマスクを形成する。
上記デカップルプラズマ処理は、１０ｍＴｏｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態において半導体基板１１は、０℃〜５００℃を保持し、Ｎ２（１０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入させ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら５秒〜３００秒間処理する。
【００１１】
一方、Ｎ２と置き換えられる他の雰囲気ガスとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２などのハロゲン元素を含む気体、Ｏ２、０３、Ｈ２ＯなどのＯを含まれた気体等があり、またはこれらの気体を混合して注入することもある。
ここで例えば、フッ素（Ｆ）系列のガス雰囲気下でデカップルプラズマ処理を行えば、フッ素によるゲート絶縁膜の完全性（Ｉｎｔｅｇｒｉｔｙ）向上及びホットキャリア特性の向上の効果も同時に得られる。
上述したデカップルプラズマ処理後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９００℃温度で１分〜３０分間、後熱処理する。
【００１２】
図２参照すると、デカップルプラズマ処理がなされたシリコン酸化膜１２の一部分は、その厚さが最初シリコン酸化膜１２よりｄだけ増加する。
ここで、シリコン酸化膜１２が厚くなる理由は、窒素雰囲気のデカップルプラズマ処理の際、窒素（Ｎ）は、シリコン酸化膜１２内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリコン酸化膜１２内の弱い結合（ｗｅａｋｅｎｄ  ｂｏｎｄ）及びダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）と結合する。
すなわち、窒素（Ｎ）が弱いＳｉ−Ｏ結合を切って、酸素と置換（ｄｉｓｐｌａｃｅ）し、したがって、結合が切断された自由な酸素（ｆｒｅｅ−ｏｘｙｇｅｎ）がシリコン基板１１とシリコン酸化膜１２の界面に拡散して、シリコン酸化膜の厚さが増加するような追加的な酸化が引き起こされる。
【００１３】
上述した方法によれば、高い電圧が印加されても、充分なゲート絶縁膜の厚さを確保することができ、熱工程及びイオン注入を用いることなしにゲート絶縁膜を形成できるので、半導体基板の表面の損傷を防止することができる。
【００１４】
図３乃至図６は、本発明の一実施例に係るデュアルゲート酸化膜の形成方法を利用した半導体素子の製造方法を説明するための工程断面図である。
図３に示すように、セル領域Ｉと周辺回路領域ＩＩが定義された半導体基板２１の所定部分に、素子の活性領域とフィールド領域を限定するフィールド酸化膜２２を形成する。このとき、フィールド酸化膜２２は、半導体基板２１を所定深さにエッチングしてトレンチを形成し、このトレンチに酸化膜（絶縁膜）を埋め込むことにより形成される。以上は、フィールド酸化膜２２をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方法により形成することを述べたが、しかしながら、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方法によっても形成できる。
【００１５】
次に、半導体基板２１の活性領域上にゲート絶縁膜として薄い第１シリコン酸化膜（ＳｉＯ２）２３を成長させる。このとき、ゲート絶縁膜には、第１シリコン酸化膜２３の代わりに、シリコン酸化窒化膜（ＳｉＯＮ）、高誘電金属酸化膜（Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２）、高誘電金属酸化膜のシリケート（Ｈｆ−ｓｉｌｉｃａｔｅ、Ｚｒ−ｓｉｌｉｃａｔｅ）及び高誘電金属酸化膜の混合膜、高誘電金属酸化膜のナノラミネート（Ｎａｎｏ−ｌａｍｉｎａｔｅ）構造を有する高誘電膜の中から選択される少なくとも一つ、またはこれらの積層膜を利用することができ、このようなゲート絶縁膜は、５Å〜１００Åの厚さに形成される。
【００１６】
次に図４に示すように、第１シリコン酸化膜２３を含む半導体基板２１上に感光膜を塗布し、露光及び現像によりパターンニングしてセル領域Ｉを露出させる第１感光膜パターン２４を形成する。
次いで、第１感光膜パターン２４をマスクにして露出されたセル領域Ｉの第１シリコン酸化膜２３を窒素雰囲気下でデカップルプラズマ（ＤＰＮ）処理する。セル領域Ｉの第１シリコン酸化膜２３のデカップルプラズマ処理方法は、１０ｍＴｏｒｒ〜３０ｍＴｏｒｒの真空度を維持した状態で半導体基板２１を、０℃〜５００℃を保持し、Ｎ２（１０ｓｃｃｍ〜５００ｓｃｃｍ）の雰囲気ガスを注入させ、１００Ｗ〜１０００ＷのＲＦソースパワーを印加しながら５秒〜３００秒間処理する。
【００１７】
一方、Ｎ２と置き換えられる他の雰囲気ガスとしては、ＮＨ３、Ｎ２Ｏ、ＮＯなどのＮを含む気体、Ｃｌ２、ＢＣｌ３、ＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＢＦ２、Ｆ２、ＮＦ３、ＳＦ６、ＨＢｒ、Ｂｒ２、Ｉ２などのＣｌ、Ｆ、Ｂｒ、Ｉなどのハロゲン元素を含む気体、Ｏ２、Ｏ３、Ｈ２ＯなどのＯが含まれた気体等があり、またはこれらの気体を混合して注入することもある。
ここで例えば、フッ素（Ｆ）系列のガス雰囲気下でデカップルプラズマ処理を行えば、フッ素によるシリコン酸化膜の完全性の向上及びホットキャリア特性の向上の効果も同時に得られる。
上述したデカップルプラズマ処理後、Ｎ２、Ａｒまたは真空雰囲気下で１００℃〜９００℃温度で１分〜３０分間後熱処理する。
【００１８】
図５に示すように、デカップルプラズマ処理が行なわれた後、セル領域Ｉの第１シリコン酸化膜２３は、その厚さが増加する。以下、厚い第１シリコン酸化膜を第２シリコン酸化膜２５という。
ここで、第１シリコン酸化膜２３が厚くなる理由は、デカップルプラズマ処理時、雰囲気ガス、例えば、窒素は第１シリコン酸化膜２３内に拡散して、Ｏ−Ｓｉ−Ｏ結合を有するシリコン酸化膜内の弱い結合及びダングリングボンドと結合する。すなわち、窒素が弱いＳｉ−Ｏ結合を切って、酸素と置換（ｄｉｓｐｌａｃｅ）し、したがって、結合が切断された自由な酸素が半導体基板２１と第１シリコン酸化膜２３の界面に拡散して、追加的な酸化を起こして、シリコン酸化膜の厚さが増加する。
【００１９】
上述した第２シリコン酸化膜２５を形成した後、半導体基板２１上の第１感光膜パターン２４を除去し、ゲート電極を形成するために、全面にドープされたポリシリコン２６と低抵抗金属膜２７をトータル厚さで５０Å〜２０００Åとなるように、順に積層させる。
このとき、低抵抗金属膜２７には、窒化金属、窒化金属／シリサイド（またはタングステン）の順に積層された金属膜を用いる。
そして、ドープされたポリシリコン２６は、４．１ｅＶ〜４．２ｅＶの仕事関数を有するｎ＋ポリシリコンを使用し、さらに、低抵抗金属膜２７の中の窒化金属は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＲｕＴｉＮ、ＲｕＴａＮ、ＩｒＴｉＮ、ＴａＳｉＮ、及びＴａＡｌＮからなるグループの中から選択されるいずれか一つの窒化金属を用いる。また、シリサイドは、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＴａＳｉ又はＮｂＳｉを利用する。
【００２０】
一方、ポリシリコン及び窒化金属の厚さは、１０Å〜２０００Åであり、シリサイド（またはタングステン）を積層した積層膜は、ゲート電極の抵抗を下げるためのものであって、シリサイドまたはタングステンの厚さは、５０Å〜２０００Åである。
次に、低抵抗金属膜２７上に感光膜を塗布し、露光及び現像によりパターンニングして第２感光膜パターン２８を形成する。
【００２１】
次に、図６に示すように、第２感光膜パターン２８をエッチングマスクにして低抵抗金属膜２７とドープされたポリシリコン２６をエッチングしてセル領域Ｉ及び周辺回路領域ＩＩに各々トランジスタのゲート電極を形成する。
次いで、第２感光膜パターン２８を除去した後、ソース／ドレインを形成するための不純物イオン注入及びスペーサ工程を経てＬＤＤ構造のソース／ドレイン（図示せず）を形成する。
図面に示さなかったが、後続工程で、各々のトランジスタを絶縁させるための層間絶縁膜を形成し、ソース、ドレイン及びゲート電極を外部端子と連結させるための金属化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）工程を実施する。
【００２２】
上述した方法でセル領域Ｉのみに窒素雰囲気でデカップルプラズマ処理してデュアルゲート絶縁膜を形成する場合、セル領域Ｉのゲート絶縁膜の厚さを周辺回路領域ＩＩのゲート絶縁膜より２Åから１０Å以上厚く形成できる。
したがって、セル領域Ｉのトランジスタに高い電圧を印加しても充分なゲート絶縁膜の厚さを確保することができ、また窒素雰囲気でデカップルプラズマ処理されたセル領域Ｉのトランジスタは、周辺回路領域ＩＩのトランジスタに比べてしきい電圧（Ｖｔ）が＋０．４〜＋０．５Ｖ程度高い値を示すために、セルへの僅かなイオン注入（Ｖｔ  ａｄｊｕｓｔｍｅｎｔ  ｉｍｐｌａｎｔ）のみでもしきい電圧（Ｖｔ）を調節することができる。
【００２３】
図７は、本実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタのＣ−Ｖ特性曲線であって、窒素雰囲気のデカップルプラズマ（ＤＰＮ）処理をした場合、デカップルプラズマ処理を実施しない場合より、しきい電圧（Ｖｔ）が＋０．４〜＋０．５Ｖ程度増加していることが分かる。
これにより、セル領域のトランジスタが高いしきい電圧を有するべきことのために、しきい電圧を高めるために行う過度なチャネルイオン注入を避けることができる効果がある。
【００２４】
図８は、本実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタの電気的厚さの統計分布図であって、シリコン酸化膜に窒素雰囲気下でデカップルプラズマ（ＤＰＮ）処理をした場合、処理時間及びソースプラズマパワー（ｓｏｕｒｃｅ  ｐｌａｓｍａ  ｐｏｗｅｒ）によってシリコン酸化膜の電気的厚さが増加することが分かる。
図８を参照すれば、５００Ｗ−１８秒試片の場合、電気的厚さ（ＣＥＴ）が、デカップルプラズマ処理を実施しない場合に比べて、２Å程度増加し、５００Ｗ−３５秒試片の場合は、５Å程度増加し、そして７００Ｗ−３５秒試片の場合は、１０Å程度増加することが分かる。
【００２５】
これを断面ＴＥＭ（ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ）で観察した結果、実際にシリコン酸化膜の厚さの増加を確認した（図９参照）。
【００２６】
図１０は、本実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタのゲート漏れ電流特性曲線であって、電気的厚さが増加しても、デカップルプラズマ処理を実施した場合と、しない場合とで、漏れ電流の劣化がないことが分かる。
【００２７】
本発明の他の実施例として、積層構造のデュアルゲート絶縁膜を適用するＣＭＯＳ素子のみでなく、デュアルダマシーン（Ｄｕａｌ  ｄａｍａｓｃｅｎｅ）構造のＣＭＯＳ素子にも適用可能であり、種々のゲート絶縁膜（窒化ゲート絶縁膜及び高誘電金属酸化膜等）に適用することができる。
また、デュアルゲート絶縁膜のみでなく、トリプル（ｔｒｉｐｌｅ）ゲート絶縁膜を備える半導体素子にも適用可能である。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２８】
【発明の効果】
上述したようになされた本発明によるデュアルゲート酸化膜の形成方法及びそれを利用した半導体素子の製造方法は、デカップルプラズマ処理によりデュアルゲート絶縁膜を形成するので、追加熱工程が不要であり、イオン注入方式が発生させるシリコン基板の損傷も発生しないので、半導体素子のチャネル特性を確保することができる効果がある。
【００２９】
また、追加チャネルイオン注入が必要なくセル領域のしきい電圧を高めるので、過度なしきい電圧調節のためのイオン注入を省略することができるため、半導体素子の電気的特性を増大させることができる効果がある。
【図面の簡単な説明】
【図１】本発明のデュアルゲート絶縁膜の形成方法を簡略に説明するための工程断面図である。
【図２】本発明のデュアルゲート絶縁膜の形成方法を簡略に説明するための工程断面図である。
【図３】本発明の一実施例に係るデュアルゲート酸化膜の形成方法を利用した半導体素子の製造方法を説明するための工程断面図である。
【図４】本発明の一実施例に係るデュアルゲート酸化膜の形成方法を利用した半導体素子の製造方法を説明するための工程断面図である。
【図５】本発明の一実施例に係るデュアルゲート酸化膜の形成方法を利用した半導体素子の製造方法を説明するための工程断面図である。
【図６】本発明の一実施例に係るデュアルゲート酸化膜の形成方法を利用した半導体素子の製造方法を説明するための工程断面図である。
【図７】本発明の一実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタのＣ−Ｖ特性曲線である。
【図８】本発明の一実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタの電気的厚さの統計分布図である。
【図９】デカップルプラズマ処理により厚さが増加されたゲート酸化膜のＴＥＭ断面図である。
【図１０】本発明の一実施例に従い、シリコン酸化膜にデカップルプラズマ処理がなされたＭＯＳキャパシタのゲート漏れ電流特性の曲線である。
【符号の説明】
１１        シリコン基板
１２        シリコン酸化膜
２１        半導体基板
２２        フィールド酸化膜
２３        第１シリコン酸化膜
２４        第１感光膜パターン
２５        第２シリコン酸化膜
２６        ドープされたポリシリコン
２７        低抵抗金属膜
２８        第２感光膜パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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