(57)【特許請求の範囲】
【請求項１】
多数のビットライン対を具備する第１及び第２メモリセルアレイと、
前記第１及び第２メモリセルアレイにより共有される感知増幅器と、
前記第１及び第２メモリセルアレイに各々連結され、第１及び第２等化信号に各々応答して前記ビットライン対を等化させる第１及び第２等化器と、
前記第１及び第２等化器と前記感知増幅器との間に各々連結され、第１及び第２隔離ゲート信号に各々応答して活性化される第１及び第２隔離ゲートと、
前記第１及び第２隔離ゲートをそれぞれ制御する第１及び第２隔離ゲート制御器とを具備し、
前記第１隔離ゲート制御器は、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタは、前記第１隔離ゲート信号にドレーンが連結され、前記第２等化信号がゲートに印加され、前記第２ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタのソースにドレーンが連結され、接地端にソースが連結され、制御信号がゲートに印加され、前記制御信号は、それが非活性化されることにより前記第１及び第２メモリセルアレイから同時にデータが読み出されるように制御するための信号であり、前記第２等化信号と前記制御信号とが活性化されると前記第１隔離ゲート信号を非活性化させ、
前記第２隔離ゲート制御器は、第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを含み、前記第３ＮＭＯＳトランジスタは、前記第２隔離ゲート信号にドレーンが連結され、前記第１等化信号がゲートに印加され、前記第４ＮＭＯＳトランジスタは、前記第３ＮＭＯＳトランジスタのソースにドレーンが連結され、接地端にソースが連結され、前記制御信号がゲートに印加され、前記第１等化信号と前記制御信号とが活性化されると前記第２隔離ゲート信号を非活性化させ、
前記制御信号が非活性化されて前記第１及び第２隔離ゲート信号が活性化されると、前記感知増幅器が前記第１及び第２等化器の双方に電気的に連結されて前記第１及び第２メモリセルアレイから同時にデータが読み出され、前記制御信号が活性化されると、前記感知増幅器が前記第１又は第２隔離ゲート信号に応答して前記第１等化器又は第２等化器に電気的に連結されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１等化器に連結され、前記第１等化信号が非活性化されると前記第１等化器を活性化し、前記第１等化信号が活性化されると前記第１等化器を非活性化する第１等化制御器をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１等化制御器は、前記第１等化器にドレーンが連結され、前記第１等化信号がゲートに印加され、ソースが接地されたＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２等化器に連結され、前記第２等化信号が非活性化されると前記第２等化器を活性化し、前記第２等化信号が活性化されると前記第２等化器を非活性化する第２等化制御器をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２等化制御器は、前記第２等化器にドレーンが連結され、前記第２等化信号がゲートに印加され、ソースが接地されたＮＭＯＳトランジスタを含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第１隔離ゲート制御器が結合領域に配置されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記第１隔離ゲート制御器がメモリバンク周辺に配置されていることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に隔離ゲートを制御する回路に関する。
【０００２】
【従来の技術】
図1は、従来の半導体メモリ装置の概略的なブロック図である。図1に示すように、従来の半導体メモリ装置は、第1及び第2メモリセルアレイ101及び102、感知増幅器111、第1及び第2等化器121及び122、第1及び第2隔離ゲート131及び132、第1及び第2隔離ゲート制御器151及び152、並びに第1及び第2等化制御器141及び142を具備する。第1及び第2隔離ゲート131及び132は、各々第1及び第2隔離ゲート信号PISOi及びPISOjによって制御され、第1及び第2等化器121及び122は、各々第1及び第2等化信号PEQi及びPEQjによって制御される。
【０００３】
第1及び第2メモリセルアレイ101及び102からデータを読出す過程を説明する。第1メモリセルアレイ101からデータを読出す際は、外部から第1メモリセルアレイ101にアドレス信号が入力される。第1メモリセルアレイ101内にアドレス信号が入力される前に、感知増幅器111と第2メモリセルアレイ102とが電気的に分離されるように、第1等化信号PEQiが活性化されて論理'1'になり、第2隔離ゲート信号PISOjが接地電圧レベルになる。すなわち、第2隔離ゲート制御器152が活性化されることにより、第2隔離ゲート132がオフ状態になる。
【０００４】
第1等化信号PEQiが活性化されると、第1等化制御器141が活性化され、これにより第1等化器121が非活性化される。この時、第1隔離ゲート信号PISOiが活性化されて第1隔離ゲート131がオン状態になる。これにより、第1隔離ゲート131がオンすると共に第1等化器121が非活性化されるので、感知増幅器111は第1メモリセルアレイ101からデータを読出すようになる。
【０００５】
同様に、第2メモリセルアレイ102からデータを読出す際は、外部から第2メモリセルアレイ102にアドレス信号が入力される。第2メモリセルアレイ102内にアドレス信号が入力される前に、感知増幅器111と第1メモリセルアレイ101とが電気的に分離されるように、第2等化信号PEQjが活性化されて論理'1'になり、第1隔離ゲート信号PISOiが接地電圧レベルになる。すなわち、第1隔離ゲート制御器151が活性化されることにより、第1隔離ゲート131がオフ状態になる。
【０００６】
第2等化信号PEQjが活性化されると、第2等化制御器142が活性化され、これにより第2等化器122が非活性化される。この時、第2隔離ゲート信号PISOjが活性化されて第2隔離ゲート132がオン状態になる。これにより、第2隔離ゲート131がオンすると共に第2等化器122が非活性化されるので、感知増幅器111は第2メモリセルアレイ102からデータを読出すようになる。
【０００７】
前述したように、従来の半導体メモリ装置によれば、感知増幅器111が第1メモリセルアレイ101からデータを読出す時は、第2メモリセルアレイ102と感知増幅器111とが電気的に分離される。反対に、感知増幅器111が第2メモリセルアレイ102からデータを読出す時は、第1メモリセルアレイ101と感知増幅器111とが電気的に分離される。
【０００８】
特別な場合、例えばバーンイン・ストレス・テストを遂行する場合には、感知増幅器111が第1及び第2メモリセルアレイ101及び102からデータを同時に読出すことができることが望ましい。しかし、従来の半導体メモリ装置では、感知増幅器111が第1及び第2メモリセルアレイ101及び102から同時にデータを読出すことができない。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、その技術的課題は、例えば、２つのメモリセルアレイに連結された感知増幅器により、該２つのメモリセルアレイからデータを同時に読出すことができ、該２つのメモリセルアレイにデータを同時に書込むことができる半導体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の技術的課題を解決するため、本発明に係る半導体メモリ装置は、多数のビットライン対を具備する第1及び第2メモリーセルアレイと、前記第1及び第2メモリセルアレイにより共有される感知増幅器と、第1及び第2等化器と、第1及び第2隔離ゲートと、第1及び第2隔離ゲート制御器とを具備する。
【００１１】
前記第1及び第2等化器は、前記第1及び第2メモリセルアレイに各々連結され、第1及び第2等化信号に各々応答して前記ビットライン対を等化させる。前記第1及び第2隔離ゲートは、前記第1及び第2等化器と前記感知増幅器との間に各々連結され、第1及び第2隔離ゲート信号に各々応答して活性化される。前記第1及び第2隔離ゲート制御器は、前記第1及び第2隔離ゲートに各々連結され、制御信号と対応する等化信号とに応答して、対応する隔離ゲートを制御する。前記制御信号を非活性化させると共に前記第1及び第2隔離ゲート信号を活性化させると、前記感知増幅器は、前記第1及び第2等化器の双方に電気的に連結され、前記制御信号を活性化させると、前記感知増幅器は、前記第1及び第2隔離ゲート信号に応答して前記第1等化器又は第2等化器に電気的に連結される。
【００１２】
本発明に係る半導体メモリ装置によれば、例えば、感知増幅器は、感知増幅器に連結された各メモリセルアレイから独立してデータを読出すことができる他、両メモリセルアレイから同時にデータを読出すことができる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を説明する。
【００１４】
図2は、本発明の好適な実施の形態に係る半導体メモリ装置の概略的な回路図である。図2に示すように、本発明の好適な実施の形態に係る半導体メモリ装置は、第1及び第2メモリセルアレイ201及び202、感知増幅器211、第1及び第2等化器221及び222、第1及び第2隔離ゲート231及び232、第1及び第2隔離ゲート制御器251及び252、並びに第1及び第2等化制御器241及び242を具備する。
【００１５】
第1メモリセルアレイ201は、ビットライン対BL1及び/BLB1を有し、第2メモリセルアレイ202は、ビットライン対BL2及び/BLB2を有する。
【００１６】
第1等化器221は、第1メモリセルアレイ201と第1隔離ゲート231との間に連結され、第1等化信号PEQiに応答してビットライン対BL1及びBLB1を等化させる。第1等化器221は、3個のNMOSトランジスタ271、272、273で構成される。NMOSトランジスタ271は、第1等化信号PEQiの反転信号である第1相補等化信号PEQiBがそのゲートに印加され、第1電極と第2電極は各々ビットラインBL1と相補ビットラインBLB1に連結されている。NMOSトランジスタ272は、第1相補等化信号PEQiBがそのゲートに印加され、第1電極はビットラインBL1に連結されている。NMOSトランジスタ273は、第1相補等化信号PEQiBがそのゲートに印加され、第1電極は相補ビットラインBLB1に連結され、第2電極はNMOSトランジスタ272の第2電極に連結されている。
【００１７】
第1等化信号PEQiが非活性化されて論理'0'になると、NMOSトランジスタ271、272、273が全てターンオンしてビットラインBL1と相補ビットラインBLB1とが等化される。すなわち、ビットラインBL1及び相補ビットラインBLB1がプリチャージされる。ビットラインBL1及び相補ビットラインBLB1がプリチャージされる期間は、第1メモリセルアレイ201にデータを書込むことができず、また、第1メモリセルアレイ201からデータを読出すこともできない。
【００１８】
第1メモリセルアレイ201にデータを書込むため、又は第1メモリセルアレイ201からデータを読出すためには、第1等化器221を非活性化する必要がある。第1等化信号PEQiが活性化されると、第1等化器221が非活性化される。
【００１９】
第1隔離ゲート231は、ビットラインBL1と感知増幅器211とに第1電極と第2電極が各々連結され、第1隔離ゲート信号PISOiがゲートに印加されるNMOSトランジスタ274と、相補ビットラインBLB1と感知増幅器211とに第1電極と第2電極が各々連結され、第1隔離ゲート信号PISOiがゲートに印加されるNMOSトランジスタ275とで構成される。第1隔離ゲート信号PISOiが活性化されて論理'1'になると、NMOSトランジスタ274及び275が共にターンオンして、第1隔離ゲート231が活性化される。
【００２０】
感知増幅器211は、第1及び第2隔離ゲート231及び232に連結されている。感知増幅器211は、第1及び第2メモリセルアレイ201及び202から伝達されるデータを感知してこれを増幅する。
【００２１】
第1隔離ゲート制御器251は、第1隔離ゲート231に連結されるインバータで構成される。第1隔離ゲート制御器251は、第2等化信号PEQjがゲートに印加され、第1隔離ゲート231にドレーンが連結されたNMOSトランジスタ276と、NMOSトランジスタ276のソースにドレーンが連結され、制御信号PWBEBがゲートに印加され、ソースが接地されたNMOSトランジスタ277とで構成される。
【００２２】
第2等化信号PEQjと制御信号PWBEBが活性化されて論理'1'になると、NMOSトランジスタ276及び277がターンオンする。NMOSトランジスタ276及び277がターンオンすると、第1隔離ゲート231のNMOSトランジスタ274及び275のゲート電圧が低下して接地電圧レベルになるので、NMOSトランジスタ274及び275が共にターンオフする。すなわち、第2等化信号PEQjと制御信号PWBEBが活性化されると、第1隔離ゲート231が非活性化されて、感知増幅器211と第1等化器221とが電気的に分離される。
【００２３】
第2等化信号PEQjと制御信号PWBEBのうち少なくとも一方が非活性化されて論理'0'になると、第1隔離ゲート制御器251が非活性化される。この時、第1隔離ゲート231は第1隔離ゲート信号PISOiにより制御される。すなわち、第1隔離ゲート信号PISOiが活性化されると第1隔離ゲート231が活性化されて、感知増幅器211と第1等化器221とが電気的に連結され、第1隔離ゲート信号PISOiが非活性化されると第1隔離ゲート221が非活性化されて、感知増幅器211と第1等化器221とが電気的に分離される。
【００２４】
第1等化制御器241は、第1等化信号PEQiがゲートに印加され、第1等化器221に第1電極が連結され、第2電極が接地されたNMOSトランジスタ278で構成される。第1等化信号PEQiが活性化されて論理'1'になると、NMOSトランジスタ278がターンオンして第1等化制御器241が活性化され、第1等化信号PEQiが非活性化されて論理'0'になると、NMOSトランジスタ278がターンオフして第1等化制御器241が非活性化される。
【００２５】
第1等化制御器241が活性化されると第1等化器221が非活性化されるので、感知増幅器211は第1メモリセルアレイ201からデータを読出すことができる。第1等化信号PEQiが非活性化されると第1等化制御器241が非活性化され、第1等化器221が活性化されるので、ビットライン対BL1及びBLB1は等化される。すなわち、ビットライン対BL1及びBLB1がプリチャージされる。ビットライン対BL1及びBLB1がプリチャージされる期間は、感知増幅器211は第1メモリセルアレイ201からデータを読出すことができない。
【００２６】
第2等化器222は、第2メモリセルアレイ202と第2隔離ゲート232との間に連結され、第2等化信号PEQjに応答してビットライン対BL2及びBLB2を等化させる。第2等化器222は、3個のNMOSトランジスタ281、282、283で構成される。NMOSトランジスタ281は、第2等化信号PEQjの反転信号である第2相補等化信号PEQjBがそのゲートに印加され、第1電極と第2電極は各々ビットラインBL2と相補ビットラインBLB2に連結されている。NMOSトランジスタ282は、第2相補等化信号PEQjBがそのゲートに印加され、第1電極は前記ビットラインBL2に連結されている。NMOSトランジスタ283は、第2相補等化信号PEQjBがそのゲートに印加され、第1電極は相補ビットラインBLB2に連結され、第2電極はNMOSトランジスタ282の第2電極に連結されている。
【００２７】
第2等化信号PEQjが非活性化されて論理'0'になると、NMOSトランジスタ281、282、283が全てターンオンしてビットラインBL2と相補ビットラインBLB2とが等化される。すなわち、ビットラインBL2及び相補ビットラインBLB2はプリチャージされる。ビットラインBL2及び相補ビットラインBLB2がプリチャージされる期間は、第2メモリセルアレイ202にデータを書込むことができず、また、第2メモリセルアレイ202からデータを読出すこともできない。
【００２８】
第2メモリセルアレイ202にデータを書込むため、又は第2メモリセルアレイ202からデータを読出すためには、第2等化器222を非活性化する必要がある。第2等化信号PEQjが活性化されると、第2等化器222は非活性化される。
【００２９】
第2隔離ゲート232は、ビットラインBL2と感知増幅器211とに第1電極と第2電極が各々連結され、第2隔離ゲート信号PISOjがゲートに印加されるNMOSトランジスタ284と、相補ビットラインBLB2と感知増幅器211とに第1電極と第2電極が各々連結され、第2隔離ゲート信号PISOjがゲートに印加されるNMOSトランジスタ285とで構成される。第2隔離ゲート信号PISOjが活性化されて論理'1'になると、NMOSトランジスタ284及び285が共にターンオンして、第2隔離ゲート232が活性化される。
【００３０】
第2隔離ゲート制御器252は、第2隔離ゲート232に連結されるインバータで構成される。第2隔離ゲート制御器252は、第1等化信号PEQiがゲートに印加され、第2隔離ゲート232にドレーンが連結されたNMOSトランジスタ286と、NMOSトランジスタ286のソースにドレーンが連結され、制御信号PWBEBがゲートへ印加され、ソースが接地されたNMOSトランジスタ287とで構成される。
【００３１】
第1等化信号PEQiと制御信号PWBEBが活性化されて論理'1'になると、NMOSトランジスタ286及び287がターンオンする。NMOSトランジスタ286及び287がターンオンすると、第2隔離ゲート232のNMOSトランジスタ284及び285のゲート電圧が低下して接地電圧レベルになるので、NMOSトランジスタ284及び285が共にターンオフする。すなわち、第1等化信号PEQiと制御信号PWBEBが活性化されると、第2等化器222が非活性化されて、感知増幅器211と第2等化器222とが電気的に分離される。
【００３２】
第1等化信号PEQiと制御信号PWBEBのうち少なくとも一方が非活性化されて論理'0'になると、第2隔離ゲート制御器252が非活性化される。この時、第2隔離ゲート232は第2隔離ゲート信号PISOjにより制御される。すなわち、第2隔離ゲート信号PISOjが活性化されると第2隔離ゲート232が活性化されて、感知増幅器211と第2等化器222とが電気的に連結され、第2隔離ゲート信号PISOjが非活性化されると第2隔離ゲート232が非活性化されて、感知増幅器211と第2等化器222とが電気的に分離される。
【００３３】
第2等化制御器242は、第1等化信号PEQiがゲートに印加され、第2等化器222に第1電極が連結され、第2電極が接地されたNMOSトランジスタ288で構成される。第2等化信号PEQjが活性化されて論理'1'になると、NMOSトランジスタ288がターンオンして第2等化制御器242が活性化され、第2等化信号PEQjが非活性化されて論理'0'になると、NMOSトランジスタ288がターンオフして第2等化制御器242が非活性化される。
【００３４】
第2等化制御器242が活性化されると第2等化器222が非活性化されるので、感知増幅器211は第2メモリセルアレイ202からデータを読出すことができる。第2等化信号PEQjが非活性化されると第2等化制御器242が非活性化され、第2等化器222が活性化されるので、ビットライン対BL2及びBLB2は等化される。すなわち、ビットライン対BL2及びBLB2がプリチャージされる。ビットライン対BL2及びBLB2がプリチャージされる期間は、感知増幅器211は第2メモリセルアレイ202からデータを読出すことができない。
【００３５】
図2に示す半導体メモリ装置において、第1及び第2メモリセルアレイ201及び202から同時にデータを読出そうとする場合は、制御信号PWBEBを非活性化して、第1及び第2隔離ゲート信号PISOi及びPISOjを活性化すればよい。この時、第1及び第2隔離ゲート制御器251及び252が非活性化され、第1及び第2隔離ゲート231及び232が活性化されるので、感知増幅器211は第1及び第2メモリセルアレイ201及び202の双方からデータを読出すことができる。
【００３６】
感知増幅器211が第1メモリセルアレイ201からはデータを読出し、第2メモリセルアレイ202からはデータを読出さない場合は、第1等化信号PEQi、第1隔離ゲート信号PISOi及び制御信号PWBEBを活性化し、第2等化信号PEQj及び第2隔離ゲート信号PISOjを非活性化する。この時、第1等化制御器241及び第1隔離ゲート231が活性化され、第1等化器221及び第1隔離ゲート制御器251が非活性化され、感知増幅器211と第1メモリセルアレイ201とが電気的に連結される。また、第2等化制御器242及び第2隔離ゲート232は非活性化され、第2等化器222及び第2隔離ゲート制御器252が活性化され、感知増幅器211と第1メモリセルアレイ201とが電気的に分離される。
【００３７】
本発明の好適な実施の形態に係る半導体メモリ装置は、図2に示す感知増幅器及びメモリセルアレイ等の構成を多数個含んで構成される。
【００３８】
図3は、図2に示す半導体メモリ装置の回路配置方法を説明するための図面である。図3に示す半導体メモリ装置301は、メモリバンク311及び312を具備する。メモリバンク311及び312は、メモリセルアレイが配置された領域321と、サブワードラインドライバが配置された領域341と、感知増幅器が配置された領域331と、多様なドライバが配置された結合領域351とを有する。
【００３９】
図2に示す第1及び第2隔離ゲート制御器251及び252は、例えば、結合領域351又はメモリバンク周辺361に配置され得る。メモリバンク311及び312のようなメモリバンクを3個以上設けてもよい。
【００４０】
本発明の好適な実施の形態に係る半導体メモリ装置によれば、第1メモリセルアレイ201又は第2メモリセルアレイ202から独立にデータを読出すことができる他、第1及び第2メモリセルアレイ201及び202から同時にデータを読出すこともできる。
【００４１】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形が可能である。
【００４２】
【発明の効果】
本発明によれば、例えば、感知増幅器に連結された２つのメモリセルアレイから同時にデータを読み出すことができる。
【００４３】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の概略的な回路図である。
【図２】本発明の好適な実施の形態に係る半導体メモリ装置の概略的な回路図である。
【図３】図2に示す半導体メモリ装置の回路配置方法を説明するための図である。
【符号の説明】
201  第1メモリセルアレイ
202  第2メモリセルアレイ
211  感知増幅器
221  第1等価器
222  第2等化器
231  第1隔離ゲート
232  第2隔離ゲート
241  第1等化制御器
242  第2等化制御器
251  第1隔離ゲート制御器
252  第2隔離ゲート制御器
271〜278,281〜288  NMOSトランジスタ
BL1,BL2  ビットライン
BLB1,BLB2  相補ビットライン
PEQi  第1等化信号
PEQj  第2等化信号
PEQiB  第1相補等化信号
PEQjB  第2相補等化信号
PISOi  第1隔離ゲート信号
PISOj  第2隔離ゲート信号
PWBEB  制御信号
【図１】
0003930145.tif 000002
【図２】
0003930145.tif 000003
【図３】
0003930145.tif 000004