(57)【特許請求の範囲】
【請求項１】
メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する保護回路であって、
ソースおよびドレイン端子を共通に結合した第１及び第２トランジスタで構成され、第１昇圧信号を受ける入力と、前記出力トランジスタに結合された出力とを有するトランスファ・ゲートであって、第２昇圧信号に応答して開閉し、前記トランスファ・ゲートが閉じている場合は、前記第１昇圧信号が前記出力トランジスタから分離され、前記トランスファ・ゲートが開いている場合は、前記第１昇圧信号が前記出力トランジスタに結合され、前記出力トランジスタに結合された出力が共通の前記ソース端子で形成され且つ前記出力トランジスタのゲート端子に結合されるところのトランスファ・ゲートと、
前記第２昇圧信号を受けるインバータ入力と、前記トランスファ・ゲートに結合されるインバータ出力とを有するインバータと、
前記出力トランジスタのゲート端子に結合されたソース端子と、前記第２昇圧信号を受けるゲート端子とを有し、供給電圧を受ける保護トランジスタであって、前記第２昇圧信号に応答して前記トランスファ・ゲートが閉じている場合に供給電圧を前記出力トランジスタに与える保護トランジスタと、
を有し、前記第２昇圧信号に応答して前記出力トランジスタの出力に高電圧が結合されることを特徴とする保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に低電力メモリ装置で使用するための昇圧回路に関し、特に、低電力メモリ装置用の昇圧回路において高速トランジスタの利用を可能にする保護回路に関する。
【０００２】
【従来の技術】
メモリ装置の低電圧動作に関し、例えば「フラッシュ」メモリ装置のワード・ライン電圧昇圧手法を利用して、メモリを動作させるために使用するワード・ライン信号の電圧レベルを昇圧する。しかしながら、一般的な昇圧回路は、高速メモリ要素（すなわち、トランジスタ）にダメージまたはストレスを与え、低速で動作するものよりもロバスト性のある(robust)メモリ要素を使用する必要がある。
【０００３】
図１は、フラッシュ・メモリ装置で使用する典型的な昇圧回路１００を示す。トランジスタ（Ｑ１）は、デプレッションＮチャネル・トランジスタであり、約−１．０ボルトに等しい負のしきい電圧を有する。そのため、昇圧起動入力信号（Ｋｉｃｋｂ）がハイ・レベルである場合に、ノードＮｂにおける電圧はＶｃｃに設定される。Ｋｉｃｋｂ信号は、信号昇圧が必要な場合に、バースト・モード中のメモリ装置を動作させるために使用する信号である。
【０００４】
ノードＮｂはＸデコーダ回路に結合され、これはアドレス入力に従って複数のワード・ラインの内の１つを選択する。Ｘデコーダ回路およびワード・ラインは、昇圧回路出力用の負荷容量としても機能する。Ｋｉｃｋｂ信号がハイからロー・レベルに遷移すると、ノードＮｂにおける電圧は昇圧され、次のようになる：
【数１】
0004017916.tif 000002
Ｘデコーダは、選択されたワード・ラインに、昇圧された電圧を印加する。上記の式によれば、昇圧された電圧は、２*Ｖｃｃより大きくなり得ないことがわかる。しかしながら、例えばＶｃｃが近似的に１．８ボルトに等しい場合に、昇圧電圧は、非常に低いＶｃｃ動作に対して、より高くする必要がある。この場合は、多段昇圧回路が使用される。
【０００５】
図２は、一般的な２段昇圧回路２００を示し、これは２＊Ｖｃｃより高い昇圧電圧を生成し得る。Ｋｉｃｋｂ信号がハイ・レベル「Ｈ」であるならば、ＮｂおよびＮｂ２電圧は、トランジスタＱ２およびＱ１を通じてＶｃｃに設定される。Ｋｉｃｋｂ信号がロー・レベル「Ｌ」に向かうと、ノードＮｂの電圧は、上記の式（１）で示されるのと同様に昇圧される。その後しばらくして、第２段昇圧回路がノードＮｂの電圧を、次式に従ってＶｃｃより高いレベルに昇圧する：
【数２】
0004017916.tif 000003
この場合において、
【数３】
0004017916.tif 000004
であり、
【数４】
0004017916.tif 000005
である。
【０００６】
したがって、上記の式によれば、Ｎｂ２における電圧は２＊Ｖｃｃと同程度であり、３＊Ｖｃｃより低いものをノードＮｂに生じさせることが可能になる。
【０００７】
しかしながら、このような高い電圧は回路要素にダメージを与えることが懸念される。例えば、昇圧回路は高速で動作する必要がある。高速の昇圧を行なうためには、トランジスタＱ３に高速のトランジスタを使用すべきである。しかしながら、高速のトランジスタＱ３は薄いゲート酸化物を有する。ノードＮｂ２がＶｃｃより高く昇圧されると、トランジスタＱ３は、そのゲート酸化物を介して過剰な電圧ストレスを受け（すなわち、ドレインからゲートへの電圧は所定の制限を超え得る。）、ゲート酸化物を破壊させ、Ｑ３を不良にしてしまう虞がある。単にＱ３を厚い酸化物を有するトランジスタで置き変えると、別の問題を招く。そのようなトランジスタは遅い速度で動作し、昇圧回路の速度に好ましくない影響を及ぼしてしまうであろう。
【０００８】
【発明が解決しようとする課題】
したがって、昇圧電圧レベルにより生じる酸化物破壊に起因してトランジスタが不具合になる危険を招くことなしに、高速動作を維持する昇圧回路を提供することが望まれている。
【０００９】
【課題を解決するための手段】
本発明は、装置の動作信号を昇圧するメモリ装置で使用される昇圧回路を保護する保護システムを包含する。この保護システムは、昇圧電圧の影響によるようその不具合を引き起こすことなしに、動作電圧を昇圧可能にする。
【００１０】
本発明の一実施例にあっては、保護システムは、昇圧回路で使用される高速トランジスタのゲート端子における電圧を調整する。調整されたゲート電圧は、ゲート酸化物におけるストレス（すなわち、ゲート端子に電圧を印加することによるストレス）を減少させ、高速トランジスタのゲート不良を回避する。本発明の他の実施例では、保護システムは、選択された容量を、昇圧回路で使用される高速トランジスタのゲート端子に容量結合する。その結果、ゲート電圧は、ゲート酸化物ストレスを減少させるよう調整され、高速トランジスタのゲート不良を回避する。
【００１１】
本発明の一実施例では、メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する保護回路が提供される。保護回路は、出力トランジスタに結合され、第１昇圧信号および第２昇圧信号を受信するよう結合されるトランスファ・ゲートを含む。トランスファ・ゲートは、第２昇圧信号に応答して開閉する。トランスファ・ゲートが閉じている場合は、第１昇圧信号が出力トランジスタから分離され、トランスファ・ゲートが開いている場合は、第１昇圧信号が出力トランジスタに結合される。
【００１２】
保護回路は、第２昇圧信号、供給電圧および出力トランジスタに結合される保護トランジスタを含む。第２昇圧信号に応答してトランスファ・ゲートが開くと、保護トランジスタが供給電圧を出力トランジスタに結合させるよう動作する。
【００１３】
本発明の一実施例によれば、メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する保護回路が提供される。出力トランジスタはそのゲートおよびソース端子間にチャネル容量を有する。保護回路は、第１昇圧信号および第２昇圧信号を受信するよう結合されたトランスファ・ゲートを有する。トランスファ・ゲートは第２昇圧信号に基づいて開閉するよう動作し、トランスファ・ゲートが開いている場合は、第１昇圧信号が出力トランジスタのゲート端子に結合され、トランスファ・ゲートが閉じている場合は、第１昇圧信号が前記ゲート端子から分離される。第１昇圧信号がゲート端子から分離される場合に、チャネル容量に起因して、ゲート端子における電圧レベルが増加する。保護回路は、更に、第２昇圧信号および前記トランスファ・ゲートに結合されたインバータを有する。
【００１４】
本発明の一実施例によれば、メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する方法が提供される。本方法は、第１および第２昇圧信号を受信するステップと、第１昇圧信号をゲート制御するステップであって、第１昇圧信号が第２昇圧信号に応答して出力トランジスタに選択的に結合および分離されるところのステップと、第１昇圧信号が出力トランジスタから分離される場合に、出力トランジスタのゲート端子に電圧を印加するステップより成る。
【００１５】
本発明に関する更なる形態および付随する利点は、添付の図面と共に以下の詳細な説明を参照することによって明らかになるであろう。
【００１６】
【発明の実施の形態】
本発明は、メモリ装置に使用される昇圧回路の要素を保護する保護システムを包含する。昇圧回路を利用して、メモリ動作信号の電圧を昇圧する。昇圧回路で使用される高速トランジスタのゲート酸化物にストレスを与える問題に対処するため、ストレスを減少させる保護回路により、トランジスタのゲート電圧が調整され、これによりトランジスタの不具合を回避することができる。
【００１７】
以下、本発明に包含される保護回路の実施例を説明する。この実施例は例示的であることを意図し、本発明の範囲を制限するものではない。したがって、本発明の範囲から逸脱することなしに、説明される実施例に対する変更または置換が可能である。
【００１８】
図３は、本発明に従って構成された昇圧保護回路の一実施例３００を示す。保護回路は、多段昇圧回路（図示せず）の一部として、例えば図２の２段昇圧回路の一部として適切なものである。保護回路３００は、インバータ３０２、トランスファ・ゲート３０４およびトランジスタ（Ｑ４）３０６を有する。トランスファ・ゲート３０４は、ソース（Ｓ）およびドレイン（Ｄ）端子が共に結合されたＰチャネルおよびＮチャネル・トランジスタを有する。また、昇圧回路出力トランジスタＱ３も図示され、これは、昇圧保護回路３００が使用されないならば、昇圧された電圧によってダメージを受け得るものである。例えば、出力トランジスタＱ３は、図２における出力トランジスタＱ３と同じものである。
【００１９】
昇圧回路のＫｉｃｋｂ信号はトランスファ・ゲート３０４に結合される。Ｋｉｃｋｂ信号は、昇圧機能を起動させるために使用する信号である。昇圧回路のＫｉｃｋ２ｂ信号は、トランジスタ３０６およびインバータ３０２に結合される。保護回路３００が動作する場合に、Ｋｉｃｋ２ｂ信号を利用して、トランスファ・ゲートを開閉し、トランジスタＱ４を操作する。
【００２０】
保護回路３００の動作中に、Ｋｉｃｋ２ｂ信号がロー・レベルに向かうとき、トランジスタ３０６はターン・オンし、トランスファ・ゲート３０４が閉じる。この時点で、Ｋｉｃｋｂ信号はトランジスタＱ３のゲート３０８から分離されており、そのゲートはトランジスタ３０６の動作によってＶｃｃにプル・アップされる。これは、ノードＮｂ２における電圧が昇圧されたレベルにある場合に起こり、ある正の電圧をトランジスタＱ３のゲートに印加することによって、トランジスタＱ３のゲートとＮｂ２における電圧との間の電位差が減少することに起因して、トランジスタＱ３のゲート酸化物へのストレスを緩和させるようにする。したがって、付加的なゲート電圧の結果としてトランジスタＱ３の不具合は回避されるので、Ｑ３に関して薄いゲート酸化物を有する高速トランジスタを利用することが可能になる。
【００２１】
図４は、本発明により構築された昇圧保護回路の他の実施例４００を示し、これは多段昇圧回路（図示せず）の一部として、例えば図２の２段昇圧回路の一部として使用するのに適切である。保護回路４００は、インバータ４０２およびトランスファ・ゲート４０４を含む。トランスファ・ゲート４０４は、図３のトランスファ・ゲート３０４と同様に動作する。昇圧回路出力トランジスタＱ３も図示され、これは昇圧保護回路４００が使用されなかったならば昇圧された電圧レベルによってダメージを受け得るものである。
【００２２】
Ｋｉｃｋ２ｂ信号は、インバータ４０２およびトランスファ・ゲート４０４に結合される。保護回路４００が動作する場合に、Ｋｉｃｋ２ｂ信号を利用して、トランスファ・ゲート４０４を開閉する。
【００２３】
保護回路４００の動作中に、Ｋｉｃｋ２ｂ信号がロー・レベルへ向かうと、トランスファ・ゲート４０４が閉じて、Ｋｉｃｋｂ信号をトランジスタＱ３のゲート４０６から分離する。ノードＮｂ２の電圧が高くなると、トランジスタＱ３のチャネル容量は、ゲート電圧４０６を上昇させる。トランジスタＱ３のゲート電圧が増加すると、ノードＮｂ２に関する電位差が減少し、これによりゲート酸化物のストレスも減少する。付加的なゲート電圧および減少したストレスの結果としてトランジスタＱ３の不具合が回避されるので、Ｑ３に対して薄いゲート酸化物を有する高速トランジスタを利用することが可能になる。
【００２４】
図５は、本発明により構築された昇圧保護回路の他の実施例５００を示し、これは多段昇圧回路（図示せず）の一部として、例えば図２の２段昇圧回路の一部として使用するのに適している。保護回路５００は、インバータ５０２と、トランスファ・ゲート５０４と、容量「Ｃａ」を有するキャパシタ５０６を含む。昇圧回路出力トランジスタＱ３も図示され、これは、昇圧保護回路５００が使用されなかったならば昇圧された電圧レベルによってダメージを受け得るものである。
【００２５】
Ｋｉｃｋ２ｂ信号はインバータ５０２およびトランスファ・ゲート５０４に結合される。
【００２６】
保護回路５００の動作中に、Ｋｉｃｋ２ｂ信号がロー・レベルに向かうと、トランスファ・ゲート５０４が閉じて、Ｋｉｃｋｂ信号をトランジスタＱ３のゲートから分離する。ノードＮｂ２の電圧が高くなると、キャパシタ５０６はゲート電圧を上昇させる。適切な容量を選択することによって、ゲート電圧は、トランジスタＱ３に対する最も効果的な動作状態を選択するように制御され得る。
【００２７】
例えば、２段昇圧に関し、Ｎｂ２におけるノード電圧はＶｃｃからＮｂ２における電圧に昇圧される。ノードＮｇにおける電圧は、次のようになる：
Ｖｎｇ＝（Ｃｇ／（Ｃａ＋Ｃｇ））*（Ｖｎｂ２−Ｖｃｃ）
（Ｖｎｂ２−Ｖｎｇ）＜Ｖｅｘ（Ｖｅｘはゲート酸化物にかかる最大許容電圧である。）ならば、比較的高いゲート・ソース電圧に起因して、トランジスタＱ３は非常に効率的に動作する。（Ｖｎｂ−Ｖｎｇ）＝Ｖｅｘならば、
Ｖｎｂ２−（Ｃｇ／（Ｃａ−Ｃｇ））*（Ｖｎｂ２−Ｖｃｃ）＝Ｖｅｘ
であり、Ｃａの値は次式で与えられる：
Ｃａ＝（（Ｖｅｘ−Ｖｃｃ）／（Ｖｎｂ２−Ｖｅｘ））*Ｃｇ
本願実施例は、高速昇圧回路を形成するために使用される薄い酸化物を有する高速トランジスタを保護する。その結果、昇圧回路は高速で動作し、従来の昇圧回路で生じていたような、高速トランジスタのゲート酸化物にストレスを与えることに関連する不具合を生じさせない。
【００２８】
本発明の実施例は２段昇圧回路を参照しながら説明された。しかしながら、説明された実施例は、２段以上の昇圧回路を保護するように容易に拡張され得る。例えば、本願による思想を利用すれば、３段または４段の昇圧回路を保護することも可能である。したがって、本願実施例は、任意の段数の多段昇圧回路における高速トランジスタを保護するのに適している。
【００２９】
本発明の範疇において、説明した実施例の１つ又はそれ以上を組み合わせることも可能である。例えば、図３の実施例と図５の実施例と結合し、トランジスタ３０６および容量的要素５０６の両者を包含させることも可能である。したがって、本発明は上記の実施例を組み合わせることにより形成されるものも包含する。
【００３０】
本発明は、メモリ装置に使用される昇圧回路の保護を提供するシステムを含む。上記の実施例は本発明の例示であり、説明したそのような特定の実施例に本発明を限定することを意図しない。したがって、本発明に関する１つ又はそれ以上の実施例が図示されているが、本発明の精神および本質的特徴から逸脱することなしに、様々な変形がなされ得る。ここにおける開示および説明は、特許請求の範囲に記載される本発明に関する、限定されない例示であることを意図する。
【００３１】
（付記１）  メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する保護回路であって、
前記出力トランジスタに結合され、第１昇圧信号および第２昇圧信号を受信するよう結合されるトランスファ・ゲートであって、前記第２昇圧信号に応答して開閉し、前記トランスファ・ゲートが閉じている場合は、前記第１昇圧信号が前記出力トランジスタから分離され、前記トランスファ・ゲートが開いている場合は、前記第１昇圧信号が前記出力トランジスタに結合されるところのトランスファ・ゲート、
前記第２昇圧信号、供給電圧および前記出力トランジスタに結合される保護トランジスタであって、前記第２昇圧信号に応答して前記トランスファ・ゲートが閉じている場合は、前記保護トランジスタが前記供給電圧を前記出力トランジスタに結合させるよう動作するところの保護トランジスタ
を有することを特徴とする保護回路。
【００３２】
（付記２）  更に、前記第２昇圧信号に結合されるインバータ入力と、前記トランスファ・ゲートに結合されるインバータ出力とを有するインバータを有することを特徴とする付記１記載の保護回路。
【００３３】
（付記３）  前記トランスファ・ゲートが、前記第１昇圧信号を受信するよう結合された入力と、前記出力トランジスタに結合された出力とを有することを特徴とする付記１記載の保護回路。
【００３４】
（付記４）  前記トランスファ・ゲートが、ソースおよびドレイン端子を共通にした第２トランジスタに結合された第１トランジスタより成ることを特徴とする付記３記載の保護回路。
【００３５】
（付記５）  前記トランスファ・ゲートの出力が、共通のソース端子により形成され、前記出力トランジスタのゲート端子に結合されることを特徴とする付記４記載の保護回路。
【００３６】
（付記６）  前記保護トランジスタが、前記出力トランジスタのゲート端子に結合されたソース端子を有することを特徴とする付記１記載の保護回路。
【００３７】
（付記７）  前記第２昇圧信号が、前記保護トランジスタのゲート端子に結合されることを特徴とする付記６記載の保護回路。
【００３８】
（付記８）  前記昇圧回路が多段昇圧回路であることを特徴とする付記１記載の保護回路。
【００３９】
（付記９）  メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する保護回路であって、前記出力トランジスタはそのゲートおよびソース端子間にチャネル容量を有し、当該保護回路は、
第１昇圧信号および第２昇圧信号を受信するよう結合されたトランスファ・ゲートであって、前記第２昇圧信号に基づいて開閉するよう動作し、前記トランスファ・ゲートが開いている場合は、前記第１昇圧信号が前記出力トランジスタの前記ゲート端子に結合され、前記トランスファ・ゲートが閉じている場合は、前記第１昇圧信号が前記ゲート端子から分離され、前記第１昇圧信号が前記ゲート端子から分離される場合は、前記チャネル容量に起因して、前記ゲート端子における電圧レベルが増加するところのトランスファ・ゲート、
前記第２昇圧信号および前記トランスファ・ゲートに結合されたインバータ
を有することを特徴とする保護回路。
【００４０】
（付記１０）  更に、前記出力トランジスタの前記ゲート端子に結合された容量素子より成ることを特徴とする付記９記載の保護回路。
【００４１】
（付記１１）  前記昇圧回路が多段昇圧回路であることを特徴とする付記９記載の保護回路。
【００４２】
（付記１２）  メモリ装置を動作させるために使用するメモリ信号の電圧レベルを昇圧する昇圧回路の出力トランジスタを保護する方法であって、
第１および第２昇圧信号を受信するステップ、
前記第１昇圧信号をゲート制御するステップであって、前記第１昇圧信号が、前記第２昇圧信号に応答して前記出力トランジスタに選択的に結合および分離されるところのステップ、
前記第１昇圧信号が前記出力トランジスタから分離される場合に、前記出力トランジスタのゲート端子に電圧を印加するステップ
より成ることを特徴とする方法。
【００４３】
（付記１３）  前記ゲート制御するステップが前記第１昇圧信号をゲート制御するステップより成り、前記第１昇圧信号が、前記第２昇圧信号に応答して前記出力トランジスタのゲート端子に選択的に結合および分離されることを特徴とする付記１２記載の方法。
【００４４】
（付記１４）  更に、前記出力トランジスタの前記ゲート端子に容量素子を結合するステップより成ることを特徴とする付記１３記載の方法。
【００４５】
（付記１５）  電圧を印加するステップが、前記第１昇圧信号が前記出力トランジスタから分離される場合に、前記出力トランジスタに供給電圧を印加するステップより成ることを特徴とする付記１２記載の方法。
【００４６】
（付記１６）  前記出力トランジスタに供給電圧を印加するステップが、前記第１昇圧信号が前記出力トランジスタの前記ゲートから分離される場合に、前記出力トランジスタの前記ゲート端子に前記供給電圧を結合するステップより成ることを特徴とする付記１５記載の方法。
【００４７】
（付記１７）  前記昇圧回路が多段昇圧回路であることを特徴とする付記１２記載の方法。
【００４８】
【図面の簡単な説明】
【図１】図１は、メモリ装置に利用するのに一般的な昇圧回路を示す。
【図２】図２は、メモリ装置に利用するのに一般的な２段昇圧回路の詳細図を示す。
【図３】図３は、本発明により構成された昇圧保護回路の一実施例を示す。
【図４】図４は、本発明により構成された昇圧保護回路の他の実施例を示す。
【図５】図５は、本発明により構成された昇圧保護回路の他の実施例を示す。
【符号の説明】
Ｑ１，Ｑ２，Ｑ３，Ｑ４  トランジスタ
Ｎｂ，Ｎｂ２  ノード
３００  保護回路
３０２  インバータ
３０４  トランスファ・ゲート
３０６  トランジスタ
３０８  ゲート
４００  保護回路
４０２  インバータ
４０４  トランスファ・ゲート
４０６  ゲート
５００  保護回路
５０２  インバータ
５０４  トランスファ・ゲート
５０６  キャパシタ
【図１】
0004017916.tif 000006
【図２】
0004017916.tif 000007
【図３】
0004017916.tif 000008
【図４】
0004017916.tif 000009
【図５】
0004017916.tif 000010