(57)【特許請求の範囲】
【請求項１】
Δ変調とΔΣ変調を混合した方式の混合型変調器であって、
前記ΔΣ変調を実行する部分を切り離すためのスイッチ手段と、
このスイッチ手段の切り替えを制御する制御手段とを有し、
前記制御手段は、入力信号の変化量が所定の許容範囲を超えると、前記スイッチ手段を制御して混合型変調器の前記ΔΣ変調を実行する部分を切り離し、Δ変調とへと切替えることを特徴とする混合型変調器。
【請求項２】
請求項１において、
前記制御手段は、入力信号の変化量が所定の許容範囲を超えると、前記スイッチ手段を制御して前記ΔΣ変調を実行する部分を切り離し、その後、前記切り離しを解除することを特徴とする混合型変調器。
【請求項３】
入力信号と予測信号との差分信号についてΔΣ変調を施す処理、あるいは、これと実質的に等価な処理を行う、Δ変調とΔΣ変調を混合した方式の変調器であって、
前記入力信号と予測信号との差分信号についてのΔΣ変調の結果を積分して前記予測信号を生成する予測信号生成器と、
１クロックにつき量子化ステップ幅だけ、正方向または負方向に出力値を変化させることができる量子化器と、
前記入力信号と予測信号との差分信号と、前記量子化器の出力信号との差分を求めるための、少なくとも一つの演算器と、
前記入力信号と予測信号との差分信号と、前記量子化器の出力信号との前記差分を積分する積分器と、
この積分器の機能を停止させるための第１のセレクタと、
前記量子化器の１クロック前の出力信号のフィードバックを禁止するための第２のセレクタと、
前記第１および第２のセレクタを制御するセレクタ制御手段と、を有し、
前記セレクタ制御手段は、
前記入力信号の１クロック当たりの変化量が所定の許容量を超えた場合には、前記第１のセレクタを切り替えて前記積分器の機能を停止させると共に、前記第２のセレクタを切り替えて前記量子化器の１クロック前の出力信号のフィードバックを停止させ、また、前記入力信号と前記予測信号の差分が前記量子化器のステップ幅以内に収まると、前記第１および第２のセレクタを元の状態に戻すことを特徴とする混合型変調器。
【請求項４】
請求項３において、
前記セレクタ制御手段は、前記入力信号の１クロック当たりの変化量が、前記量子化器のステップ幅を超えているか否か、または前記量子化器のステップ幅の整数倍を超えているか否か、を判定することを特徴とする混合型変調器。
【請求項５】
請求項１〜請求項４のいずれかに記載の混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ変換器。
【請求項６】
請求項１〜請求項４のいずれかに記載の混合型変調器と、この変調器の出力信号を積分して信号を再生する再生用積分器と、この積分器の後段に設けられたＤ／Ａ変換器と、このＤ／Ａ変換器の出力信号の帯域を制限するためのアナログフィルタと、を有することを特徴とするオーバーサンプリング型Ｄ／Ａ変換器。
【請求項７】
請求項１〜請求項４のいずれかに記載の混合型変調器にアナログ信号が入力されることを想定して、前記混合型変調器の入力インターフェースをアナログ回路で構成したことを特徴とする混合型変調器。
【請求項８】
請求項７記載の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器。
【請求項９】
請求項７記載の混合型変調器と、この変調器の出力信号を積分する積分器と、この積分器の後段に設けられた、信号帯域制限用ディジタルフィルタと、を有することを特徴とするオーバーサンプリング型Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Δ変調とΔΣ変調を混合した方式の変調器（混合型変調器）、オーバーサンプリング型Ｄ／Ａ変換器、およびＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
オーバーサンプリング型のＤ／Ａ変換器、Ａ／Ｄ変換器は、入力信号の周波数帯域の数１０〜数１００倍のサンプリングレートで変換し、信号処理によって量子化雑音を高周波側に追いやり、低ビットのアナログインターフェース回路を用いて高分解能な変換を行うことができるものであり、大規模化が進むアナログデジタル混載システムＬＳＩに最適な方式として注目されている。
【０００３】
オーバーサンプリング型のＤ／Ａ、Ａ／Ｄ変換器の信号処理部に用いられている変調手法としては、Δ変調（デルタ変調）、ΔΣ変調（デルタ−シグマ変調）、それらを混合した方式の変調が知られている。
【０００４】
Δ変調は、連続するサンプル信号の差分を１ビットの符号とする、差分パルス符号変調である。具体的には、入力信号に対する予測値を求め、入力信号と予測値との差信号を量子化（変調）するフィードバック型の変調方式であり、入力段が差動構成となっていることにより量子化ノイズを低減することができる。
【０００５】
また、ΔΣ変調は、入力信号と、出力信号（量子化後の信号）との差（量子化雑音）を量子化（変調）するフィードバック型の変調方式である。この方式では、オーバーサンプリングすることによって、量子化雑音を高い周波数帯域にまで分布させることで、必要とされる信号帯域における雑音成分を低減することができる。
【０００６】
本発明で採用する混合型変調は、前記Δ変調とΔΣ変調を組み合わせたものであり、補間型変調とも呼ばれ、入力信号と予測値との差分信号に対し、ΔΣ変調を行うものである。
【０００７】
従って混合型変調は両方の長所を合わせ持つ。つまり、ΔΣ変調により量子化雑音を高周波域に追いやるため、量子化雑音電力は小さく、かつ、Δ変調の長所である量子化雑音電力そのものが小さい。
【０００８】
従って、混合型変調を用いた場合には、Ａ／Ｄ変換器においては後段のデジタルフィルタ、また、Ｄ／Ａ変換器においては、アナログ信号出力段のポストフィルタに、高次で急峻なフィルタ特性を必要とせず、回路規模と消費電力の増大を押えることが可能である。
【０００９】
以下、混合型変調器および混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ、Ｄ／Ａ変換器の一例について述べる。
【００１０】
図２１（ａ），（ｂ）に、混合型変調器の基本的な構成を示す。（ａ）に記載の変調器と（ｂ）に記載の変調器との相違点は、ΔΣ変調用の加算器８ｂの位置のみであり、どちらの構成であっても、処理内容は実質的に同じである。
【００１１】
ここでは、（ａ）に記載の構成を例にとって説明する。
【００１２】
図２１（ａ）において、参照符号５、６、７は遅延器、参照符号８ａ、８ｂ、８ｃ、９は加算器、参照符号２は量子化器である。量子化器２の内部は、±のしきい値を持ち、＋のしきい値を超える信号が入力されると“＋Δ”を出力し、＋と−のしきい値の間は“０”を出力し、−のしきい値以下の信号が入力されると“−Δ”を出力する。この時の“Δ”は量子化ステップ（あるいは量子化ステップ幅）と呼ばれる。
【００１３】
図２１（ａ）で示すブロック構成におけるシステム関数は、以下の（１）式のように表わされる。
【００１４】
Ｙ＝（１−Ｚ-1）（（Ｘ＋（１−Ｚ-1）Ｑ））……（１）
ここで、Ｘは入力信号を表し、Ｙは出力信号を表す。Ｑは量子化器２の入力信号と出力信号の誤差、つまり量子化雑音を表す。
【００１５】
本説明では１次の混合型変調方式を例としており、図２１（ａ）では、１次のΔΣ変調と１次のΔ変調が混合されている。
【００１６】
図２１（ａ）における加算器９の出力がΔ変調するための予測値の出力であり、従って１１は予測積分器である。各遅延器は、遅延用クロックにより入力信号を一定時間遅らせる。
【００１７】
予測積分器１１は、“＋Δ”、“０”、“−Δ”のいずれかの値を足しこみ、一方、遅延器５及び加算器８ｃで構成される積分器１０は、「入力信号−予測値−量子化器出力の１遅延後の値」、すなわち図２１（ａ）で示す加算器８ｂの出力を足し込む。
【００１８】
混合型変調器は、量子化器２の出力を予測積分器１１で積分することで予測信号を生成し「入力信号−予測値−量子化器出力の１遅延後の値」、すなわち図２１（ａ）で示す加算器８ｂの出力が最小となるように、加算器８ａ、８ｂ、９にフィードバックする。これによる効果は、入力信号と予測値との差分信号に対しΔΣ変調を行うことに等しい。
【００１９】
上述の（１）式のシステム関数から明らかなように、混合型変調器の出力は、Δ変調同様、差分符号である。本差分符号とΔ変調の差分符号との違いは、Δ変調の差分符号が単に入力信号と予測値との差を表しているのに対し、混合型変調の差分符号はΔ変調により生成された差分符号を更にΔΣ変調した符号である点である。
【００２０】
前述したように、オーバーサンプリング型Ａ／Ｄ、Ｄ／Ａ変換器は入力信号周波数帯域の数１０〜数１００倍のサンプリングレートで変換する。このオーバーサンプリングの効果により量子化雑音は高周波域まで拡散され、従って、入力信号周波数帯域だけに着目すると量子化雑音電力が小さくなったことに等しい。
【００２１】
混合型変調器を用いた場合、このオーバーサンプリングの効果に、Δ変調とΔΣ変調の長所が加わり、より効果的に量子化雑音を極めて小さくすることが可能である。
【００２２】
なお、Ａ／Ｄ変換器においても、同様に量子化雑音電力を極めて低減することができ、これにより、構成要素の回路に要求されるアナログ特性等のレベルを落とすことも可能となる。
【００２３】
上述したように、混合型変調器は、オーバーサンプリング型Ａ／Ｄ、Ｄ／Ａ変換器で用いる変調器として容易に実現でき、低ビットのアナログインターフェース回路を用いて高分解能な変換を行うことが可能である。
【００２４】
【発明が解決しようとする課題】
しかしながら、前記従来の混合型変調器は、Δ変調とΔΣ変調の長所を合わせ持つと同時に、その構成要素であるΔ変調部の「傾斜過負荷」を起こさせない条件、すなわち「入力信号のステップ幅は、量子化器が出力する量子化ステップ（量子化ステップ幅）Δ以下である」という条件を満たさなくなると、Δ変調部の予測積分器とΔΣ変調部の積分器の間でお互いの積分結果を打ち消しあうべく繰り返し演算が行われ、この演算過程が再生用積分器を介して出力へ現れるため、ノイズや歪みを発生し、加えてこの演算期間中は出力が安定せずセトリング時間を増長させるという欠点を有している。
【００２５】
つまり、混合型変調器は、Δ変調の帰還ループとΔΣ変調の帰還ループの２つのループ（大部分の構成要素が共用されている）を有しており、入力の変化が大きすぎると、Δ変調における予測値が追従できず、入力信号と予測値との差分が量子化ステップ幅（帰還ループの追従能力を決定する）を大きく超えてしまう。このような事態が生じた場合、一方の帰還ループが強引に収束しようとし、すると、他方の帰還ループについては収束条件から外れてしまい、逆に他方が収束しようとすると、一方の収束条件から外れるといった現象を繰り返すため、セトリングが遅れることになる。
【００２６】
この現象を図２１（ａ）及び図２２を用いて説明する。
【００２７】
図２１（ａ）において、予測積分器１１の出力をＡ点とし、入力信号と予測値の差が現れる点、すなわち加算器８ａの出力をＢ点とする。また、量子化器２の出力の１遅延後の値をＢ点から差し引いた点、すなわち、加算器８ｂの出力をＣ点とし、積分器１０の出力をＤ点、量子化器の出力、すなわち混合型変調器の出力をＥ点とする。
【００２８】
すなわち、１つ前のＥ点を積分した結果がＡ点であり、入力信号からＡ点を引いた結果がＢ点であり、Ｂ点から、１つ前のＥ点を引いた結果がＣ点であり、Ｃ点を積分した結果がＤ点である。
【００２９】
量子化器２は、Ｄ点が“Δ／２”以上であれば“Δ”を出力し、“±Δ／２”の範囲内であれば０を出力し、“−Δ／２”以下であれば“−Δ”を出力する。仮に入力信号の量子化ステップ“Δ”の５倍の信号が入力された場合の各点の変化の様子を図２２のタイミング図に示す。初期状態において各点は全てゼロを示している。
【００３０】
図２２では、便宜上、Δを省略して数値を描いている。つまり、図２２において、例えば“５”という数値は“５Δ”を意味する。図２２において、時刻Ｔ１で“５Δ”の入力信号が入力されると、まず、１つ前のＥ点が“０”のため、Ａ点も“０”であり、従ってＢ点、Ｃ点、Ｄ点は“５Δ”を示す。
【００３１】
Ｄ点はしきい値Δ／２に比べ１０倍大きいため、Ｅ点は“Δ”を示す。次のクロックで、Ａ点はΔとなり、従ってＢ点は“４Δ”、Ｃ点は“３Δ”、Ｄ点は前のＤ点の値である“５Δ”を足しこみ“８Δ”となる。時刻Ｔ６において、最初にＡ点が“５Δ”となり、入力信号と等しくなりＢ点は“０”になるが、同時刻のＤ点は入力信号“５Δ”を大きく上回り“１０Δ”まで増加している。従ってＥ点は以前“Δ”を出力する。
【００３２】
この例における収束条件はＡ点が“５Δ”、Ｂ、Ｃ、Ｄ、Ｅ点が“０”である。時刻Ｔ９において、Ｄ点が１回目の最もこの収束点に近いΔを示すが、同時刻のＡ点は“８Δ”、Ｂ点は“−３Δ”、Ｃ点は“−４Δ”である。この例では、Ｔ２７でようやく収束する。
【００３３】
一般的に言われるΔ変調の「傾斜過負荷」現象は、本説明中のＡ点の動きのみであり、最初にＡ点が５Δに達した時点で収束であるが、混合型変調の場合、そのもう一方の構成要素であるΔΣ変調部の積分器１０があるために、Δ変調のみと比べても収束までの演算時間が非常に長い。
【００３４】
この演算過程の出力信号は、再生用積分器通過後、収束点を何度も通り過ぎリンギング波形となって現れる。図２２の下側に、Ａ点の信号レベルの変化を示している。大きなリンギングが発生していることがわかる。ここで、リンギングの発生の原因となるのは、図中、点線で囲んで示されるＰ部分（時刻Ｔ６までに積分器１０に蓄積された過大な信号を減らした部分）である。
【００３５】
本説明では入力信号としてΔの整数倍の５Δを用いたが、実際にはΔとは無関係な信号が入力され、そのため演算時間は更に長くなる。また、入力信号ステップが大きくなる程、収束に要する演算時間は長くなり、リンギング波形も大きく激しくなっていく。以上説明したリンギングが、セトリング時間増長の原因であり、従来の混合型変調器の問題点である。
【００３６】
すなわち、図２３（ａ）に示すようなステップ波形がＤ／Ａ変換器に入力されると、図２３（ｂ）に示すように、時刻ｔ０〜ｔ１（これがセトリング時間ＳＴとなる）においてリンギングが存在する。したがって、時刻ｔ１以降でないと、Ｄ／Ａ変換器の出力を実際に使用できない。セトリング時間（ＳＴ）が長いと、余分な待ち時間が増え、信号処理が遅れることになる。
【００３７】
本発明は、このような問題点を解消するためになされたものであり、混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ、Ｄ／Ａ変換器において、Δ変調部の傾斜過負荷を起こさせる大きなステップが入力信号として入力された場合にも、リンギングの発生を抑え、セトリング時間を短くすることを目的とする。
【００３８】
【課題を解決するための手段】
本発明の混合型変調器は、ΔΣ変調を実行する部分を切り離すためのスイッチ手段と、スイッチ手段の切り替えを制御する制御手段をもつ。これにより、混合型変調器を、瞬時的にΔ変調器に変化させることができる。
【００３９】
例えば、入力信号の変化量が所定の許容範囲を超えると、制御手段が、スイッチ手段を制御してΔΣ変調を実行する部分を切り離してリンギングの発生を抑制し、リンギングが生じない（少なくともリンギングが発生する可能性が低くなった）時点で、前述の切り離しを解除して混合型変調器の構成に戻す。
【００４０】
本発明の混合型変調器の一態様では、入力信号の１クロック当たりの変化量の大小を監視し、変化量が大きい場合には、入力信号が入力された直後の短い期間において、ΔΣ変調部の積分器の機能を停止し、さらに量子化器の１クロック前の出力信号のフィードバックを停止することで、Δ変調動作のみを行い、入力信号と予測値との差が量子化器のステップ幅に収まると、Δ変調とΔΣ変調を混合した混合型変調動作を行う。
【００４１】
つまり、初段Δ変調における、入力信号と予測値との差分が量子化ステップ幅Δを超えている場合には、Δ変調回路を構成し、予測値が入力信号に対し、量子化ステップ幅Δずつ近づいていく。入力信号と予測値との差が量子化ステップ幅Δを下回った時、元の回路（Δ変調とΔΣ変調の混合型変調回路）が形成される。よって、量子化ステップ幅Δを超える入力変化が与えられた場合でも、ΔΣ変調部の積分器と、予測積分器の間で足し引きが発生せず、リンギングが長期間継続するような事態が発生しない。
【００４２】
【発明の実施の形態】
図１（ａ）はΔ変調器の構成を示し、図１（ｂ）はΔΣ変調器の構成を示す。各変調器は共に、加算器９０と、量子化器１００と、１クロック分の遅延器２００と、をもつ。だたし、Δ変調器は、積分器としての予測フィルタ３００を持つのに対して、ΔΣ変調器は、ノイズシェイプフィルタ４００をもつ。
【００４３】
図１（ｃ）は、混合型変調器の構成を示している。図中、参照符号９１は加算器である。そして、図１（ｄ）が、本発明にかかる混合型変調器の基本的な構成である。
【００４４】
図１（ｄ）に示されるように、本発明の混合型変調器は、差分判定器（制御手段）５００と、２つのスイッチＳＷ１（ノイズシェイプフィルタ４００を、実質的に回路から切り離すためのスイッチ）およびＳＷ２（ΔΣ変調器の帰還パスを切断するためのスイッチ）をもつ。
【００４５】
差分判定器５００にて、差分がしきい値（所定の許容範囲）を超えたことが検出されると、スイッチＳＷ１はａ端子側に切り替えられ、また、スイッチＳＷ２は開状態となる。これにより、図１（ｄ）に示される混合型変調器が、図１（ａ）に示されるΔ変調器に変化する。
【００４６】
したがって、従来の混合型変調器の欠点であるΔ変調部の傾斜過負荷を起こさせる大きなステップが入力信号として入力された場合でも、例えば、オーバーサンプリングクロックの１クロック後にΔ変調回路に切り替わるため、リンギングが生じない。よって、セトリング時間を短くすることができる。
【００４７】
なお、混合型変調器の出力は差分出力であるため、実際の使用にあたっては、図１９に示すように、再生用積分器１３を後段に設ける必要がある。図２０は、Ｄ／Ａ変換器の構成例である。図示されるように、混合型変調器１２、再生用積分器１３，ＤＡ変換器２３，ポストフィルタ２４により構成される。
【００４８】
以下、本発明の実施の形態について、図面を参照して具体的に説明する。
【００４９】
（実施の形態１）
図２は、本発明の混合型変調器の構成を示すブロック図である。
【００５０】
同図において参照符号２は量子化器、参照符号３ａ、３ｂはセレクタ、参照符号１は入力信号と予測値の差を判定する差分判定器、参照符号４、５、６、７は遅延器、参照符号８ａ、８ｂ、８ｃ、９は加算器である。また、参照符号１０はΔΣ変調部の積分器であり、参照符号１１はΔ変調部の予測積分器である。
【００５１】
加算器８ａは入力信号と予測積分器１１の出力との差を出力する。加算器８ａの出力が差分判定器１に入力され、差分判定器１は、入力された差分量が量子化器２のしきい値Δを超えているか否かを判定し、セレクタ３ａおよびセレクタ３ｂを制御する機能を有する。
【００５２】
差分判定器１は、過大入力を検出する判定器であると同時に、セレクタを制御する制御器としても機能する。つまり、差分判定器１の判定出力は直接にセレクタ３ａ，３ｂに入力され、その信号によってセレクタ３ａ，３ｂの切り替えが制御される。
【００５３】
図３は図２の変調器に、傾斜過負荷をおこさせる大きなステップ（図の例では初期値ゼロ、５Δ入力の後、続けて−１４Δを入力）が入力信号として入力された場合の動作を表している。なお、図中、便宜上、Δを省略して数値を描いてある。例えば、“５”という数値は“５Δ”を意味する。このΔの省略は、図６，図９でも同様である。
【００５４】
図２２（従来例の動作）と比較して、極めて短期間に収束しているのは明らかである（５Δ入力時の挙動を参照）。すなわち、時刻Ｔ１に５Δの入力があると、その時刻（Ｔ１）に即座にΔ変調回路に切り替わり、以後Ａ点の値がΔずつ増分していく。そして、時刻（Ｔ７）には、早くも収束する。
【００５５】
５Δの入力の後、−１４Δが入力された場合、入力信号の変化量−１９Δを差分判定器が読み取り、Δ変調回路に切り替え、予測積分器の値をΔずつ減らしていく。
【００５６】
入力変化量が−１９Δと大きいにもかかわらず、図２２に示す従来の混合型変調器の動作（５Δ入力時）と比べると格段に収束時間が早く、リンギング防止の効果が発揮されている。
【００５７】
図３に示す例は、量子化器のステップ幅Δの整数倍を入力として与えている、いわば特殊なケースである。これに対して、実使用に近いタイミング図を図４に示す。
【００５８】
図４は、図２の回路に５Δ＋αを入力信号として与えた場合のタイミング図を示している。図４ではα＜Δ／２を想定しているが、量子化器の出力が異なるだけで、α＞＝Δ／２としても問題が無いことは容易に確認でき、したがって、本発明の混合型変調器に、ｎΔ＋α（ｎは整数。α＜Δ）の入力変化を与えた場合でも、正常に動作することが確認できる。
【００５９】
（実施の形態２）
図５に本発明の混合型変調器の別の構成例を示してある。図１と図５の違いは、差分判定器の出力を１クロック遅延させるか否かである。すなわち、本実施の形態では、前掲の実施の形態と異なり、差分判定器の出力を１クロック分遅延させない。
【００６０】
図５の混合型変調器の動作を示すタイミング図を図６に示す。図中、便宜上、Δを省略して数値を描いている。
【００６１】
図５に示す混合型変調器は、差分判定器の出力の１クロックの遅延を排除したものである。
【００６２】
但し、図６（図３）に示す例では量子化器のステップ幅Δの整数倍を入力として与えている特殊なケースであり、これに対して、実使用に近いタイミング図を図７に示す。以下、図４と図７を比較する。
【００６３】
前述のとおり、図４は、図２の回路に５Δ＋αを入力信号として与えた場合のタイミング図を示しており、図７は、図５の回路に５Δ＋αを入力信号として与えた場合のタイミング図を示している。
【００６４】
図４、図７では、α＜Δ／２を想定しているが、量子化器の出力が異なるだけで、α＞＝Δ／２としても問題が無いことは容易に確認でき、したがって図４、図７から本発明の変調器に、ｎΔ＋α（ｎは整数。α＜Δ）の入力変化を与えた場合でも、正常に動作することが確認できる。
【００６５】
図４、図７を見比べると、図２、図５の回路構成による違いが変調動作に与える影響を確認することができる。
【００６６】
時刻Ｔ５まではどちらもΔ変調動作を行っているが、時刻Ｔ６におけるＤ点の値に差があることがみてとれる。
【００６７】
具体的には、図２に示す回路では、時刻Ｔ６においてＤ点はαであり、一方の図５に示す回路では、時刻Ｔ６においてＤ点は２αとなっている。
【００６８】
時刻Ｔ６以降のＤ点の挙動は、どちらの回路においてもαずつ増分されていることに変わりはなく、図５に示す回路が１クロック分だけ早く、量子化器のしきい値に達する。つまり、図５に示す回路が、図２に示す回路に対して、１クロックだけ早く立ち上がることになる。
【００６９】
上述した回路構成による違いは、Δ変調動作をどの時点まで続けるかによる。図２の回路ではＴ６までΔ変調動作を続けており、一方の図５の回路においては、時刻Ｔ５でΔ変調動作が終了している。
【００７０】
本発明においては、リンギング防止が最大の目的であり、その手段としてΔ変調動作を採用している。その観点から考えると、図５の回路構成のほうが１クロック分早くΔ変調動作を終了するため、本来の目的に、より合致しているということができる。
【００７１】
図５の回路の図２の回路に対する利点は、上述した、１クロック分早くΔ変調動作を完了できる点、さらに遅延器を１つ減らすことができ、回路規模の縮小を図ることができる点である。
【００７２】
差分判定器１は非常に簡単な回路構成であり、ここで発生する遅延量はごくわずかであると考えられる。さらに差分判定器１の出力は、直接セレクタ３ａ、３ｂを制御しているため、差分判定器１からセレクタ３ａ、３ｂまでの遅延量も殆どない。
【００７３】
したがって、遅延器４はとくに必要でないと考え、その考えの元に構成された回路が図５である。これらの理由から、図５の回路構成は、非常に有用である。
【００７４】
但し、図２の回路構成が有利な場合もある。例えば、動作クロックが非常に早い場合には、図２に示す同期設計を採用しなければ、ミスラッチを起こす可能性がある。加えて１クロック分の収束時間の短縮も大した効果が得られないことからも、図２の回路を採用すべきである。
【００７５】
一方で、動作クロックが比較的遅い場合については、上述したとおり非同期回路設計による問題は生じない。加えて、１クロック分の収束時間の短縮による効果がおおきいため、図５の回路を採用する利点がある。
【００７６】
以上のように、使用条件により図２、図５の回路構成を使い分けることで、本発明の混合型変調器の利点を最大限に発揮することが可能となる。
【００７７】
（実施の形態３）
次に、本発明の混合型変調器に更なる変形を施した構成例を図８を用いて説明する。
【００７８】
図８は、前述した本発明の混合型変調器の構成例とは、大きく異なるものである。図２、図５に示す回路構成との相違点は、差分判定器１２の位置と動作、および加算器８ｃの位置である。
【００７９】
加算器８ｃは予測積分器１１の値に量子化器２の１クロック前の値を加算する。加算器８ａは入力信号と加算器８ｃの出力との差分を計算し、その結果が積分器１０に入力される。
【００８０】
差分判定器１２は、加算器８ａの出力を受け、量子化器２のステップ幅Δの２倍を超えているか否かを判定し、セレクタ３ａおよびセレクタ３ｂを制御する機能を有する。
【００８１】
図９は図８の変調器に、傾斜過負荷を起こさせる大きなステップ（図の例では初期値ゼロ、５Δ入力の後、続けて−１４Δを入力）が入力信号として入力された場合の動作を表している。図９において、便宜上、Δを省略して数値を描いている。
【００８２】
図９では、図３と同様に、時刻Ｔ７、Ｔ２８でそれぞれ収束しており、この回路構成においてもリンギング防止の効果が確認できる。
【００８３】
この回路構成において、差分判定器１２のしきい値が２Δに設定されている点が、図２、図５に示す回路との大きな違いである。
【００８４】
このしきい値をΔとすると、図８の回路構成では正常に動作しない。このことを説明する前に、まず、図５の回路に５Δ＋αの入力信号（初期値ゼロ）が与えられた場合のタイミングを図１０に示し、ｎΔ＋αの入力に対しても動作することを説明する。
【００８５】
図１０では、５Δ＋αの入力に対する立ち上がりの部分についてのみ示してある。Ｃ点での判定を２Δのしきい値で行っているため、時刻Ｔ６で混合型変調動作に切り替わっている。Δ変調から混合型変調への切り替わりのタイミングが、差分判定器１２の出力を１クロック遅らせているため、図２の回路構成と同じ１クロック分後ろにずれる。
【００８６】
すなわち、図２に示す回路構成と同じ効果が得られ、リンギングの防止を実現できていることが確認できる。
【００８７】
この立ち上がりの時点だけに着目すると、差分判定器１２のしきい値はΔでも正常に動作するように思える。しかし、しきい値をΔに設定すると、混合型変調動作が正常に行われない。このことを次に示す。
【００８８】
図１１は図１０に示したタイミング図の続きである。ここでαの値をΔ／８として説明を行う。
【００８９】
量子化器２のしきい値はΔ／２であり、時刻Ｔ８におけるＤ点はΔ／２であるため、量子化器２はΔを出力する。これによりＡ点、Ｂ点ともにΔずつ増分され、Ｃ点の時刻Ｔ９における値は、−２Δ＋αとなる。
【００９０】
差分判定器１２のしきい値は、２Δとしているので、Δ変調動作に切り替わることはなく混合型変調動作は継続される。
【００９１】
差分判定器１２のしきい値をΔとした場合のタイミング図を図１２に示す。図１０に相当する、時刻Ｔ０〜Ｔ９の部分は変化がないため省略し、時刻Ｔ６〜Ｔ１５までを図に示してある。
【００９２】
時刻Ｔ９のＣ点の値−２Δ＋αを受けて、差分判定器１２は１を出力し、時刻Ｔ１０においてΔ変調回路に切り替わる。これにより積分器１０の値がクリアされ、改めてαずつ加算されていき、時刻Ｔ１３において、Ｄ点がΔ／２に達し、時刻Ｔ１５においてΔ変調回路に切り替わる。
【００９３】
その後も、この一連の動作を継続していくため、出力信号には５クロック毎にパルスが生じる。入力信号はΔ／８を端数としてもっているため、本来なら８クロック毎にパルスが生じることから、差分判定器１２のしきい値をΔとする場合、正常に動作しないことがわかる。
【００９４】
以上のことから、図８の回路構成においては、差分判定器１２のしきい値の設定が重要であり、設定を適切に行えば、図２、図５に示す混合型変調器と同様の効果を得ることが可能である。
【００９５】
この回路構成による利点は次である。差分判定器１２のしきい値を２Δとしているため、差分判定器１２への入力信号のビット幅を減らすことが可能となる。
具体的には、しきい値をΔとしている図２、図５に示す差分判定器１に対し、１ビット入力信号を減らすことができ、回路規模の縮小を図れるという点で、非常に有用な回路構成である。
【００９６】
（実施の形態４）
次に、本発明の混合型変調器をオーバーサンプリング型Ｄ／Ａ変換器に適用した場合について説明する。
【００９７】
図１３は、本発明の混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ変換器の構成を示す一実施例である。
【００９８】
本発明の混合型変調器としては、例えば、図２の変調器が適用される。図１３における参照符号１８の回路が、図２に示す混合型変調器を示しており、１３は再生用積分器、１６は、Ｄ／Ａ変換器、１７は、帯域制限用のポストフィルタである。
【００９９】
混合型変調器の出力は、従来技術の欄の（１）式に示すとおり、差分符号であるため、信号を再生するための再生用積分器１３が必要である。
【０１００】
再生用積分器１３により再生された信号は、混合型変調により量子化ノイズレベルが低く、かつノイズシェーピング効果により高帯域側に量子化ノイズが分布している。
【０１０１】
したがってアナログポストフィルタ１７に急峻な特性を必要とせず、量子化ノイズを容易に取り除くことが可能であり、高精度なオーバーサンプリング型Ｄ／Ａ変換器を実現できる。
【０１０２】
図２に示す混合型変調器を用いることで、上述した高精度なオーバーサンプリング型Ｄ／Ａ変換器を小回路規模で実現でき、かつリンギング防止によりセトリング時間の問題が解決できる点から、実用上非常に有用な回路である。
【０１０３】
（実施の形態５）
次に、本発明の混合型変調器をオーバーサンプリング型Ａ／Ｄ変換器に適用した場合について説明する。
【０１０４】
図１４は、本発明の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器の構成を示す一実施例である。
【０１０５】
本発明の混合型変調器としては、例えば、図２の変調器が適用される。図２における差分判定器１に相当する回路は、図１４における比較器２３、比較信号をラッチするラッチ回路２４、およびデジタル論理回路で構成する判定回路２５である。
【０１０６】
図１４におけるアナログ加算器２１は、図２における加算器８ａと同じ機能を有す。
【０１０７】
図１４におけるアナログ加算器２２は、図２における加算器８ｃと同じ機能を有す。図１４における量子化器２９およびラッチ回路３０の構成は、図２における量子化器２と同じ機能を有す。
【０１０８】
図１４におけるアナログセレクタ２８は、図２におけるセレクタ３ａと同じ機能を有す。図１４におけるアナログ積分器２７は、図２における積分器１０と同じ機能を有す。
【０１０９】
また、図２および図１４において、同じ参照符号が付されている遅延器６、７、加算器９、およびセレクタ３ｂは、同じ機能を有し、かつ同じ動作を行う。
【０１１０】
図１４におけるＤ／Ａ変換器２０、２６、３１は、デジタルからアナログへ伸びる３つの経路において必要である。
【０１１１】
Ｄ／Ａ変換器２０は、図２における予測積分器１１から加算器８ａへの経路、Ｄ／Ａ変換器２６は、図２における差分判定器１からセレクタ３ａ、３ｂへの経路、Ｄ／Ａ変換器３１は、図２におけるセレクタ３ｂから加算器８ｃへの経路においてそれぞれ使われている。したがって、図１４の混合型変調器は、図２の変調器と等しい。
【０１１２】
従って、傾斜過負荷を起こさせる大きなステップが入力信号として入力された場合でも、リンギングの発生を抑え、セトリング時間が短縮される。
【０１１３】
図１４のＡ／Ｄ変換器は、以下のように動作する。
【０１１４】
図示されるように、ラッチ回路３０から加算器９の出力までの経路、遅延器７からセレクタ３ｂの出力までの経路、再生用積分器１３、およびデジタルフィルタ３３は全てデジタル回路で構成される。
【０１１５】
一方、入力段はすべてアナログ回路で構成される。
【０１１６】
アナログ加算器２１に入力されたアナログ信号は、アナログ加算器２２、セレクタ２８を通り、アナログ積分器２７で積分（混合型変調動作時）され、同時に量子化器２９によりデジタル信号に量子化され、ラッチ回路３０でデジタル信号をラッチする。
【０１１７】
加算器９の出力は、Ｄ／Ａ変換器２０によりアナログ信号に戻され、アナログ加算器２１へ入力され、ここでアナログ信号から減算される。また遅延器７からの出力はＤ／Ａ変換器３１でアナログ信号に変換され、アナログ加算器２２においてアナログ信号から減算される。
【０１１８】
混合型変調器３２の出力は前記したとおり差分符号であるため、再生用積分器１３で再生され、デジタルフィルタ３３により帯域制限され、ΔΣ変調により高周波域に追いやられた量子化雑音を取り除き、Ａ／Ｄ変換器の出力としてデジタル信号を得る。
【０１１９】
オーバーサンプリング及びΔ変調及びΔΣ変調の効果により量子化雑音電力を極めて小さくする事が可能である。よって、量子化雑音の発生源としてのアナログ加算器２１、２２、アナログ積分器２７、量子化器２９、及びＤ／Ａ変換器２０、２６、３１に要求される分解能及びアナログ特性を軽減することができる。そして、上述のとおり、本発明の混合型変調器を用いていることから、さらに、傾斜過負荷を起こさせる入力が入った場合でも、リンギングを抑制できる効果も有する。
【０１２０】
（実施の形態６）
次に、本発明の混合型変調器をオーバーサンプリング型Ａ／Ｄ変換器に適用する場合の図１４とは異なる構成例を説明する。
【０１２１】
図１５は、本発明の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器の構成を示す一実施例である。
【０１２２】
本発明の混合型変調器としては、図８の変調器が適用される。図８における差分判定器１２に相当する回路は、図１５における比較器２３、比較信号をラッチするラッチ回路２４、およびデジタル論理回路で構成する判定回路２５である。図８における遅延器４に相当する回路は、図１５におけるラッチ回路２４がその機能を持つ。
【０１２３】
図８と図１５において、同じ参照符号が付されている回路は同じ機能を有し、かつ同じ動作をする。
【０１２４】
図１４と図１５の大きな違いは、図１４におけるアナログ加算器２２の代わりに図１５では加算器８ｃが使用されている点、ならびに、図１４におけるＤ／Ａ変換器３１が図１５では不要である点である。
【０１２５】
ここに、図１５に示す混合型変調器の構成の利点がある。具体的には、デジタルからアナログへの経路が図１４と比較して１本少なくなるため、Ｄ／Ａ変換器の数を１つ減らすことができ、さらにアナログ加算器をデジタル加算器に替えることができる。
【０１２６】
よって、アナログ回路による誤差の低減が図１４に示す回路に比べ、実現しやすい。これにより、より高精度かつ面積の小さいＡ／Ｄ変換器を実現することが可能となる。
【０１２７】
（実施の形態７）
次に、本発明の混合型変調器をオーバーサンプリング型Ａ／Ｄ変換器に適用する場合の図１４とは異なる構成例を説明する。
【０１２８】
図１６は、本発明の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器の構成を示す一実施例である。
【０１２９】
本実施例では、混合型変調器として、例えば、図８に示される構成の変調器を使用する。図８における差分判定器１２に相当する回路は、図１６における比較器２３および遅延回路３９である。
【０１３０】
図８における量子化器２に相当する回路は、図１６における量子化器２９および遅延回路４０である。
【０１３１】
図８における加算器８ａ、８ｃ、９に相当する回路は、図１５においてそれぞれアナログ加算器２１、３４、３６である。図８における遅延器４に相当する回路は、図１６の遅延回路３９である。また、図８における遅延器６、７に相当する回路は、図１６におけるラッチ回路３５および遅延回路３７である。
【０１３２】
図８における積分器１０に相当する回路は、図１６におけるアナログ積分器２７である。図８におけるセレクタ３ａ、３ｂに相当する回路は、それぞれ図１６においてセレクタ２８、３８である。
【０１３３】
図８に示す混合型変調回路が、図１６におけるアナログ回路で構成した混合型変調器４２に相当する。
【０１３４】
図１６における混合型変調器４２の動作は、図８に示す混合型変調器と同じ動作をし、その出力をデジタル回路で構成されたラッチ回路４３でラッチし、再生用積分器１３を通して差分符号を再生し、デジタルフィルタ３３により量子化雑音、およびアナログ回路上で発生するノイズをカットし、精度のよいＡ／Ｄ変換器を構成することが可能である。
【０１３５】
この回路構成による利点は、回路素子が全てアナログで実現されているため、Ｃ−ＭＯＳプロセスを使う必要がなく、バイポーラ等でも実現できる点にあり、加えてリンギングを抑制する効果も併せ持つ、混合型変調器を実現できる。
【０１３６】
以上、本発明の混合型変調器並びに前記本発明の混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ、Ａ／Ｄ変換器が、前述の目的を達成すべく容易に実現可能であり、かつ、有効に作用することを示した。
【０１３７】
本発明の混合型変調器は、例えば、図１７に示すような、移動体通信用の携帯端末におけるＡＦＣ回路において使用することができる。
【０１３８】
先に説明したように、本発明が入力信号として想定しているのは、図２３（ａ）のような一定時間、変化しない信号である。つまり、リアルタイムで変化する信号ではない。
【０１３９】
例えば、ＣＤＭＡ方式のＡＦＣ回路（受信側の局部発振器の発振クロックを送信されてくる搬送波に同期させるための自動周波数制御回路）では、ＡＦＣの帰還制御は所定の周期で行われるものであり、一度、入力された信号は、所定時間ホールドされることになる。また、アンテナで受信された信号は、フェージングの影響を受けてその振幅が大きく変化するため、Ａ／Ｄ変換やＤ／Ａ変換に際し、入力が過大となる恐れは常に存在する。
【０１４０】
したがって、ＡＦＣ回路は、本発明の混合型変調器を用いたＡ／Ｄ変換器やＤ／Ａ変換器を適用するのにふさわしい回路である、といえる。
【０１４１】
図１７において、移動体端末６００において、アンテナ６０１で受信されたＣＤＭＡ方式の信号は、アンプ６０２で増幅され、バンドパスフィルタ６０３を経由してミキサ６０４に入力される。
【０１４２】
このミキサ６０４では、局部発振回路（ＶＣＯ）６１５から出力される局部発振信号（ＬＯ）が乗算され、受信信号の周波数変換がなされる。そして、周波数が変換された信号は、バンドパスフィルタ６０５を経由してベースバンド変換回路６０６に入力され、ベースバンド信号となる。
【０１４３】
同期クロック検出回路６０７は、ベースバンド信号に含まれる同期クロックを抽出する。抽出された同期クロックは分周器６０８で分周され、分周後のクロック信号がＡＦＣ（自動周波数制御回路）６０９に入力される。このＡＦＣ回路６０９に、本発明のＤ／Ａ変換器６１０やＡ／Ｄ変換器６１１が搭載されている。
【０１４４】
ＡＦＣ回路６０９では、分周器６０８で分周されたクロック信号と、温度補償型水晶発振器（ＴＣＸＯ）６１２の発振クロックを分周器６１３で分周したクロック信号とを比較し、分周器６１３の出力信号を、分周器６０８の出力信号に同期させる。分周器６１３の出力は、ＰＬＬ回路６１４に入力される。ＰＬＬ回路６１４は、局部発振器（ＶＣＯ）６１５の発振出力（局部発振信号ＬＯ）を分周器６１３の出力クロックに同期させる働きをする。
【０１４５】
ＣＤＭＡ受信機では、局部発振器の発振出力を、極めて高精度に送信されてきた搬送波に同期させる必要がある。本発明をＡＦＣ回路に適用すると、低ビット数の比較的安価なＡ／Ｄ変換器，Ｄ／Ａ変換器を用いて、きわめて高精度な変換出力を得ることができ、かつ、過大入力があった場合でも、セトリング時間が増大することはなく、使い勝手が良くなる。
【０１４６】
図１８に、本発明を変形した例を示す。この例では、混合型変調器において、スイッチＳＷ１，ＳＷ２の他に、スイッチＳＷ３を設け、これらのスイッチを制御部７００で制御するものである。
【０１４７】
図１で説明したように、スイッチＳＷ１，ＳＷ２が切り替えられるとΔ変調器に変化し、スイッチＳＷ３が切り替えられると、ΔΣ変調器に変化する。
【０１４８】
このように、内蔵スイッチを各々独立に制御することで、混合型変調器から、Δ変調器やΔΣ変調器を個別に切り離すことができる。したがって、用途や使用条件等に応じて、どの変調器を使用するかを決めることができる。
【０１４９】
【発明の効果】
以上説明したように本発明によれば、混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ、Ａ／Ｄ変換器において、Δ変調部の「傾斜過負荷」を起こさせる大きなステップが入力信号として入力された場合にも、リンギングの発生を抑え、セトリング時間を短くすることができる。
【０１５０】
また、本発明の混合型変調器を構成するにあたっては、非常に少ない回路素子の追加のみで実現可能であり、大規模化が進むアナログデジタル混載システムＬＳＩにおいて非常に有効であると言える。
【図面の簡単な説明】
【図１】（ａ）Δ変調器の構成を示す図
（ｂ）ΔΣ変調器の構成を示す図
（ｃ）混合型変調器の構成を示す図
（ｄ）本発明の混合型変調器の特徴を説明するための図
【図２】本発明の混合型変調器の一例の構成を示すブロック図
【図３】図２の混合型変調器に過大かつ、Δの整数倍の入力を与えた場合の動作を示すタイミング図
【図４】図２の混合型変調器に過大かつ、Δの整数倍でない入力を与えた場合の動作を示すタイミング図
【図５】本発明の混合型変調器の他の例の構成（差分判定器の出力を遅延器を介さずにセレクタに供給する構成）を示すブロック図
【図６】図５の混合型変調器に過大かつ、Δの整数倍の入力を与えた場合の動作を示すタイミング図
【図７】図５の混合型変調器に過大かつ、Δの整数倍でない入力を与えた場合の動作を示すタイミング図
【図８】本発明の混合型変調器の他の例の構成（差分判定器の規模を縮小した構成）を示すブロック図
【図９】図８の混合型変調器に過大かつ、Δの整数倍の入力を与えた場合の動作を示すタイミング図
【図１０】図８の混合型変調器に過大かつ、Δの整数倍でない入力を与えた場合の動作を示すタイミング図（時刻Ｔ０〜Ｔ９）
【図１１】図８の混合型変調器に過大かつ、Δの整数倍でない入力を与えた場合の動作を示すタイミング図（時刻Ｔ６〜Ｔ１５）
【図１２】図８の混合型変調器の差分判定器の出力をΔに設定し、過大かつ、Δの整数倍でない入力を与えた場合の動作を示すタイミング図（時刻Ｔ６〜Ｔ１５）
【図１３】本発明の混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ変換器の全体構成の一例を示すブロック図
【図１４】本発明の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器の全体構成の一例を示すブロック図
【図１５】本発明の混合型変調器を用いたオーバーサンプリング型Ａ／Ｄ変換器の他の例の構成を示すブロック図
【図１６】本発明の混合型変調器を全てアナログ回路を用いて実現した、オーバーサンプリング型Ａ／Ｄ変換器の構成を示すブロック図
【図１７】本発明の混合型変調器を用いたＡ／Ｄ変換器やＤ／Ａ変換器が搭載されているＣＤＭＡ受信機の構成を示すブロック図
【図１８】本発明の混合型変調器の変形例の構成を示すブロック図
【図１９】混合型変調器と再生用積分器とを組み合わせた回路を示すブロック図
【図２０】混合型変調器を用いたオーバーサンプリング型Ｄ／Ａ変換器の構成を示すブロック図
【図２１】（ａ）従来の混合型変調器の一例の構成を示すブロック図
（ｂ）従来の混合型変調器の他の例の構成を示すブロック図
【図２２】従来の混合型変調器に過大な入力があった場合に、出力信号が収束するまでの各部の状態の変化を示すタイミング図
【図２３】（ａ）混合型変調器の入力信号の例を示す図
（ｂ）過大な信号が入力された場合に、混合型変調器の出力にリンギングが発生する様子を示す図
【符号の説明】
１  差分判定器
２  量子化器
３ａ、３ｂ  ΔΣ変調部の積分器の機能を停止するためのセレクタ
４  差分判定器の出力を遅延させるための遅延器
５、６、７  遅延器
８ａ、８ｂ、８ｃ、９  加算器（減算器；演算器）
１０  ΔΣ変調部の積分器
１１  予測積分器
１３  再生用積分器
９０，９１  加算器
１００  量子化器
２００  遅延器
３００  予測フィルタ
４００  ノイズシェイプフィルタ
５００  差分判定器
ＳＷ１，ＳＷ２  ΔΣ変調を実行する部分を切り離すためのスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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