(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ回路から構成され、２値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、
高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
前記入力信号が第１のレベルになると、両トランジスタのソース電位を同期して上昇させて、ＰＭＯＳトランジスタのソース電位を高電位側電源レベルとするとともに、ＮＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第２のレベルになると、両トランジスタのソース電位を同期して下降させて、ＮＭＯＳトランジスタのソース電位を低電位側電源レベルとするとともに、ＰＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路と
を備え、
前記ソース電位制御回路は、
動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する第１の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記ＰＭＯＳトランジスタのソースに供給する第１のインバータ回路と、
動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第１の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する第２の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記ＮＭＯＳトランジスタのソースに供給する第２のインバータ回路と
から構成されたことを特徴とする出力回路。
【請求項２】
ＣＭＯＳインバータ回路から構成され、２値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、
高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
前記入力信号が第１のレベルになると、両トランジスタのソース電位を同期して上昇させて、ＰＭＯＳトランジスタのソース電位を高電位側電源レベルとするとともに、ＮＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第２のレベルになると、両トランジスタのソース電位を同期して下降させて、ＮＭＯＳトランジスタのソース電位を低電位側電源レベルとするとともに、ＰＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路と
を備え、
前記ソース電位制御回路は、前記出力信号の立ち上げ時においては、前記ＮＭＯＳトランジスタのソース電位を変化させるタイミングを、前記ＰＭＯＳトランジスタのソース電位を変化させるタイミングより早くし、前記出力信号の立ち下げ時においては、前記ＮＭＯＳトランジスタのソース電位を変化させるタイミングを、前記ＰＭＯＳトランジスタのソース電位を変化させるタイミングより遅くしたことを特徴とする出力回路。
【請求項３】
請求項１又は２に記載の出力回路を、その出力段に備えたことを特徴とする論理回路。
【請求項４】
請求項１又は２に記載の出力回路を、その出力段に備えたことを特徴とするオペアンプ回路。
【請求項５】
入力信号を第１の入力信号とその第１の入力信号と同期して同方向に変化する第２の入力信号に変換し、その変換した第１及び第２の入力信号を出力する入力信号変換回路と、
高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する前記第１の入力信号が入力されるとともに、その第１の入力信号に基づいた出力信号を前記ＰＭＯＳトランジスタのソースに供給する第１のインバータ回路と、
動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第１の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する前記第２の入力信号が入力されるとともに、その第２の入力信号に基づいた出力信号を前記ＮＭＯＳトランジスタのソースに供給する第２のインバータ回路と
を備えたことを特徴とするレベルコンバータ回路。
【請求項６】
請求項５に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第１のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路から構成し、第１のカレントミラー回路と抵抗との接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、
前記基準電圧レベルの電源と低電位側電源との間に第２のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路から構成し、第２のカレントミラー回路と抵抗との接続点から前記第１の入力信号と同期して同方向に変化する前記第２の入力信号を前記出力回路に出力する第２の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。
【請求項７】
請求項５に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第１及び第３のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、前記入力信号に基づいて第３のカレントミラー回路を前記第１のカレントミラー回路に対して相補動作させる第３のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、
前記基準電圧レベルの電源と低電位側電源との間に第２及び第４のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路と、前記入力信号に基づいて第４のカレントミラー回路を前記第２のカレントミラー回路に対して相補動作させる第４のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号と同期して同方向に変化する前記第２の入力信号を前記出力回路に出力する第２の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。
【請求項８】
請求項５に記載のレベルコンバータ回路において、
前記入力信号は、前記基準電圧レベルと低電位側電源レベルとの間で変化する信号であって、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第１及び第３のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、前記入力信号に基づいて第３のカレントミラー回路を前記第１のカレントミラー回路に対して相補動作させる第３のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、
前記入力信号を前記第１の入力信号と同期して同方向に変化する前記第２の入力信号として前記出力回路に出力する第２の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。
【請求項９】
請求項５に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
前記第１の入力信号レベルを高電位側電源レベルに切り替える第１のカレントミラー回路と、前記第１の入力信号レベルを前記基準電圧レベルに切り替える第３のカレントミラー回路と、前記第１の入力信号のレベルを前記入力信号が変化するまで維持する第１のラッチ回路と、第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、第１のカレントミラー回路に対して第３のカレントミラー回路を相補動作させる第３のスイッチ回路とから構成した第１の入力信号変換回路部と、
前記第２の入力信号レベルを前記基準電圧レベルに切り替える第２のカレントミラー回路と、前記第２の入力信号レベルを低電位側電源に切り替える第４のカレントミラー回路と、前記第２の入力信号のレベルを前記入力信号が変化するまで維持する第２のラッチ回路と、第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路と、第４のカレントミラー回路に対して第４のカレントミラー回路を相補動作させる第４のスイッチ回路とから構成した第２の入力信号変換回路部と、
前記入力信号をワンショットパルス信号に変換し、第１及び第２のスイッチ回路を介して第１及び第２のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第３及び第４のスイッチ回路を介して第３及び第４のカレントミラー回路を同期して所定時間だけ活性化させるワンショット回路と
からなることを特徴とするレベルコンバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトランジスタにて構成される出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路に係り、詳しくは、そのトランジスタの耐圧を超える振幅の出力信号を出力可能な出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路に関する。
【０００２】
近年の半導体集積回路装置では、ますます微細化が進んでいる。そのため、上記した出力回路では、該回路を構成するトランジスタの耐圧が外部電源レベルよりも低くなっている。一方で、近年の半導体集積回路装置では、多機能な回路を１チップ化することが主流となりつつある。そのため、上記した出力回路では、出力信号の振幅を外部電源レベルまで大きくする必要がある。そこで、このような出力回路では、トランジスタの破損を防止しながら、外部電源レベルで変化する出力信号を出力可能とすることが要求されている。
【０００３】
【従来の技術】
従来、ＣＭＯＳインバータ回路からなる出力回路では、外部から高電位側電源Ｖdd（５ボルト）及び低電位側電源Ｖss（０ボルト）が供給されて駆動されているものがある。このインバータ回路の入力端子には、電源Ｖdd，Ｖssレベルの範囲でフル振幅で動作する入力信号が入力される。そして、インバータ回路の出力端子からは、その入力信号の反転信号が出力信号として出力される。
【０００４】
一方、上記したように近年の半導体集積回路装置の微細化で、該装置を構成するＭＯＳトランジスタの耐圧が電源Ｖdd，Ｖssレベルより低下してきている。しかしながら、前記出力回路を構成するＭＯＳトランジスタは、電源Ｖdd，Ｖssレベルの範囲でフル振幅動作する出力信号を出力するにはその耐圧が電源Ｖdd，Ｖssの差電圧以上必要である。そのため、出力回路を構成するＭＯＳトランジスタには、特別に高耐圧のＭＯＳトランジスタが用意される。具体的には、出力回路を構成するＭＯＳトランジスタは、その製造プロセスにおいて、特別にゲート酸化膜生成工程を２回繰り返すことによりゲート絶縁膜が厚膜化され、高耐圧化されている。
【０００５】
【発明が解決しようとする課題】
ところが、ゲート酸化膜生成工程を２回繰り返してゲート絶縁膜を厚膜化する形態では、ＭＯＳトランジスタの特性のばらつきが大きくなるばかりか、特別なプロセスが必要であるため、半導体集積回路装置の製造コストが上昇するという問題が生じる。
【０００６】
又、ＭＯＳトランジスタのゲート絶縁膜を厚膜化すると、トランジスタのしきい値が高くなり、オン抵抗が大きくなる。そのため、トランジスタの駆動能力が低下してしまう。従って、トランジスタの駆動能力を高くするためには、トランジスタのサイズを大きくする必要があり、このことは半導体集積回路装置の高集積化の妨げとなる。
【０００７】
そこで、ＭＯＳトランジスタの耐圧を上げることなく、電源Ｖdd，Ｖssレベルで変化する出力信号を出力可能な出力回路が必要となってきた。
本発明は、上記問題点を解決するためになされたものであって、その目的は、ＣＭＯＳインバータ回路からなる出力回路において、ＭＯＳトランジスタの耐圧を超える振幅の出力信号を出力し得る出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、ＣＭＯＳインバータ回路から構成され、２値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、前記入力信号が第１のレベルになると、両トランジスタのソース電位を同期して上昇させて、ＰＭＯＳトランジスタのソース電位を高電位側電源レベルとするとともに、ＮＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第２のレベルになると、両トランジスタのソース電位を同期して下降させて、ＮＭＯＳトランジスタのソース電位を低電位側電源レベルとするとともに、ＰＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路とを備え、  前記ソース電位制御回路は、動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する第１の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記ＰＭＯＳトランジスタのソースに供給する第１のインバータ回路と、動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第１の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する第２の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記ＮＭＯＳトランジスタのソースに供給する第２のインバータ回路とから構成した。
【０００９】
請求項２に記載の発明は、ＣＭＯＳインバータ回路から構成され、２値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、前記入力信号が第１のレベルになると、両トランジスタのソース電位を同期して上昇させて、ＰＭＯＳトランジスタのソース電位を高電位側電源レベルとするとともに、ＮＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第２のレベルになると、両トランジスタのソース電位を同期して下降させて、ＮＭＯＳトランジスタのソース電位を低電位側電源レベルとするとともに、ＰＭＯＳトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路とを備え、前記ソース電位制御回路は、前記出力信号の立ち上げ時においては、前記ＮＭＯＳトランジスタのソース電位を変化させるタイミングを、前記ＰＭＯＳトランジスタのソース電位を変化させるタイミングより早くし、前記出力信号の立ち下げ時においては、前記ＮＭＯＳトランジスタのソース電位を変化させるタイミングを、前記ＰＭＯＳトランジスタのソース電位を変化させるタイミングより遅くした。
【００１０】
請求項３に記載の発明は、請求項１又は２に記載の出力回路を、その出力段に備えた論理回路である。
【００１１】
請求項４に記載の発明は、請求項１又は２に記載の出力回路を、その出力段に備えたオペアンプ回路である。
【００１３】
請求項５に記載の発明は、入力信号を前記第１の入力信号とその第１の入力信号と同期して同方向に変化する第２の入力信号に変換し、その変換した第１及び第２の入力信号を前記出力回路に出力する入力信号変換回路と、高電位側電源レベルからＰＭＯＳトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからＮＭＯＳトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する前記第１の入力信号が入力されるとともに、その第１の入力信号に基づいた出力信号を前記ＰＭＯＳトランジスタのソースに供給する第１のインバータ回路と、動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第１の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する前記第２の入力信号が入力されるとともに、その第２の入力信号に基づいた出力信号を前記ＮＭＯＳトランジスタのソースに供給する第２のインバータ回路とを備えた。
【００１４】
請求項６に記載の発明は、請求項５に記載のレベルコンバータ回路において、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第１のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路から構成し、第１のカレントミラー回路と抵抗との接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、前記基準電圧レベルの電源と低電位側電源との間に第２のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路から構成し、第２のカレントミラー回路と抵抗との接続点から前記第１の入力信号と同期して同方向に変化する前記第２の入力信号を前記出力回路に出力する第２の入力信号変換回路部とからなる。
【００１５】
請求項７に記載の発明は、請求項５に記載のレベルコンバータ回路において、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第１及び第３のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、前記入力信号に基づいて第３のカレントミラー回路を前記第１のカレントミラー回路に対して相補動作させる第３のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、前記基準電圧レベルの電源と低電位側電源との間に第２及び第４のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路と、前記入力信号に基づいて第４のカレントミラー回路を前記第２のカレントミラー回路に対して相補動作させる第４のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号と同期して同方向に変化する前記第２の入力信号を前記出力回路に出力する第２の入力信号変換回路部とからなる。
【００１６】
請求項８に記載の発明は、請求項５に記載のレベルコンバータ回路において、前記入力信号は、前記基準電圧レベルと低電位側電源レベルとの間で変化する信号であって、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第１及び第３のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、前記入力信号に基づいて第３のカレントミラー回路を前記第１のカレントミラー回路に対して相補動作させる第３のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第１の入力信号を前記出力回路に出力する第１の入力信号変換回路部と、前記入力信号を前記第１の入力信号と同期して同方向に変化する前記第２の入力信号として前記出力回路に出力する第２の入力信号変換回路部とからなる。
【００１７】
請求項９に記載の発明は、請求項５に記載のレベルコンバータ回路において、前記入力信号変換回路は、前記第１の入力信号レベルを高電位側電源レベルに切り替える第１のカレントミラー回路と、前記第１の入力信号レベルを前記基準電圧レベルに切り替える第３のカレントミラー回路と、前記第１の入力信号のレベルを前記入力信号が変化するまで維持する第１のラッチ回路と、第１のカレントミラー回路を活性状態又は非活性状態に切り替える第１のスイッチ回路と、第１のカレントミラー回路に対して第３のカレントミラー回路を相補動作させる第３のスイッチ回路とから構成した第１の入力信号変換回路部と、前記第２の入力信号レベルを前記基準電圧レベルに切り替える第２のカレントミラー回路と、前記第２の入力信号レベルを低電位側電源に切り替える第４のカレントミラー回路と、前記第２の入力信号のレベルを前記入力信号が変化するまで維持する第２のラッチ回路と、第２のカレントミラー回路を活性状態又は非活性状態に切り替える第２のスイッチ回路と、第４のカレントミラー回路に対して第４のカレントミラー回路を相補動作させる第４のスイッチ回路とから構成した第２の入力信号変換回路部と、前記入力信号をワンショットパルス信号に変換し、第１及び第２のスイッチ回路を介して第１及び第２のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第３及び第４のスイッチ回路を介して第３及び第４のカレントミラー回路を同期して所定時間だけ活性化させるワンショット回路とからなる。
【００１９】
（作用）
従って、請求項１に記載の発明によれば、第１の入力信号が高電位側電源レベル、第２の入力信号が基準電圧レベルになると、第１及び第２のインバータ回路によって、両トランジスタのソース電位が同期して下降されて、ＮＭＯＳトランジスタのソース電位が低電位側電源レベルとされ、ＰＭＯＳトランジスタのゲート・ソース間電圧がそのしきい値より低くされる（ゲート・ソース間電圧ゼロ）。一方、第１の入力信号が基準電圧レベル、第２の入力信号が低電位側電源レベルになると、第１及び第２のインバータ回路によって、両トランジスタのソース電位が同期して上昇されて、ＰＭＯＳトランジスタのソース電位が高電位側電源レベルとされ、ＮＭＯＳトランジスタのゲート・ソース間電圧がそのしきい値より低くされる（ゲート・ソース間電圧ゼロ）。つまり、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【００２０】
請求項２に記載の発明によれば、ソース電位制御回路によって、出力信号の立ち上げ時においては、ＮＭＯＳトランジスタのソース電位を変化させるタイミングが、ＰＭＯＳトランジスタのソース電位を変化させるタイミングより早くされ、出力信号の立ち下げ時においては、ＮＭＯＳトランジスタのソース電位を変化させるタイミングが、ＰＭＯＳトランジスタのソース電位を変化させるタイミングより遅くされる。すると、両トランジスタのソース間にその耐圧を超える大きな電位差が生じることはない。従って、両トランジスタの破損を未然に防止できる。
【００２１】
請求項３に記載の発明によれば、論理回路の出力段には請求項１〜５のいずれかに記載の出力回路が備えられているので、ＣＭＯＳインバータ回路の両トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の論理回路の出力信号を出力することができる。
【００２２】
請求項４に記載の発明によれば、オペアンプ回路の出力段には請求項１〜５のいずれかに記載の出力回路が備えられているので、ＣＭＯＳインバータ回路の両トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅のオペアンプ回路の出力信号を出力することができる。
【００２４】
請求項５に記載の発明によれば、入力信号変換回路は、入力信号を第１の入力信号とその第１の入力信号と同期して同方向に変化する第２の入力信号に変換し、その変換した入力信号をそれぞれ出力回路に出力する。すると、出力回路では、第１及び第２の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【００２５】
請求項６に記載の発明によれば、第１の入力信号変換回路部は、入力信号に基づいて第１のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第１の入力信号を生成し、その入力信号を出力回路に出力する。第２の入力信号変換回路部は、入力信号に基づいて第２のカレントミラー回路を活性状態又は非活性状態に切り替えて、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第１の入力信号と同期して同方向に変化する第２の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第１及び第２の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【００２６】
請求項７に記載の発明によれば、第１の入力信号変換回路部は、入力信号に基づいて第１及び第３のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第１の入力信号を生成し、その入力信号を出力回路に出力する。第２の入力信号変換回路部は、入力信号に基づいて第２及び第４のカレントミラー回路を活性状態又は非活性状態に切り替えて、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第１の入力信号と同期して同方向に変化する第２の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第１及び第２の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【００２７】
請求項８に記載の発明によれば、第１の入力信号変換回路部は、入力信号に基づいて第１及び第３のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第１の入力信号を生成し、その入力信号を出力回路に出力する。第２の入力信号変換回路部は、基準電圧レベルと低電位側電源レベルとの間で変化する入力信号を、第１の入力信号と同期して同方向に変化する第２の入力信号として出力回路に出力する。すると、出力回路では、第１及び第２の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【００２８】
請求項９に記載の発明によれば、ワンショット回路は、入力信号をワンショットパルス信号に変換し、第１及び第２のスイッチ回路を介して第１及び第２のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第３及び第４のスイッチ回路を介して第３及び第４のカレントミラー回路を同期して所定時間だけ活性化させる。すると、第１の入力信号変換回路部は、第１及び第３のカレントミラー回路が所定時間だけ活性化されるが第１のラッチ回路のラッチ動作によって、入力信号に基づく信号であって、高電位側電源レベルと基準電圧レベルとの間で変化する第１の入力信号を生成し、その入力信号を出力回路に出力する。第２の入力信号変換回路部は、第２及び第４のカレントミラー回路が所定時間だけ活性化されるが第２のラッチ回路のラッチ動作によって、入力信号に基づく信号であって、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第１の入力信号と同期して同方向に変化する第２の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第１及び第２の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【００３１】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図２及び図３に従って説明する。
【００３２】
図２は、本実施の形態における出力回路１０を示す。出力回路１０は、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1とからなるＣＭＯＳインバータ回路１１、電位制御回路を構成するソース電位制御回路としての第１及び第２のソースフォロワ回路１２，１３とから構成される。
【００３３】
ＰＭＯＳトランジスタＴP1のソース、即ちノードＮ１には、前記第１のソースフォロワ回路１２を構成するＮＭＯＳトランジスタＴN2を介して、外部から高電位側電源Ｖdd（５ボルト）が供給される。又、ＮＭＯＳトランジスタＴN1のソース、即ちノードＮ２には、前記第２のソースフォロワ回路１３を構成するＰＭＯＳトランジスタＴP2を介して、外部から低電位側電源Ｖss（０ボルト）が供給される。尚、本実施の形態では、各トランジスタＴP1，ＴN1の耐圧は、それぞれ２．５ボルトとなっている。そして、インバータ回路１１の入力端子には、電源Ｖdd，Ｖssの中間レベルで一定の基準電圧としての中間電圧Ｖb （２．５ボルト）が供給される。この中間電圧Ｖb は、出力回路１０と同一チップ上に搭載される電位制御回路を構成する基準電圧発生回路としての電圧発生回路１４にて生成される。
【００３４】
前記ＮＭＯＳトランジスタＴN2のゲートには、図３に示すように中間電圧Ｖb レベルと高電位側電源Ｖddレベルとの間で変化する第１の入力信号ｉｎ１が入力される。そして、この第１の入力信号ｉｎ１が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN2のソース、即ち前記ノードＮ１の電位がほぼ中間電圧Ｖb （Ｖb −Ｖth）レベルになる。一方、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになると、前記ノードＮ１の電位がほぼ高電位側電源Ｖdd（Ｖdd−Ｖth）レベルになる。
【００３５】
前記ＰＭＯＳトランジスタＴP2のゲートには、図３に示すように低電位側電源Ｖssレベルと中間電圧Ｖb レベルとの間で変化する第２の入力信号ｉｎ２が入力される。そして、この第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、ＰＭＯＳトランジスタＴP2のソース、即ち前記ノードＮ２の電位がほぼ低電位側電源Ｖss（Ｖss＋Ｖth）レベルになる。一方、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、前記ノードＮ２の電位がほぼ中間電圧Ｖb （Ｖb ＋Ｖth）レベルになる。
【００３６】
そして、出力回路１０は、第１及び第２の入力信号ｉｎ１，ｉｎ２に基づいて、インバータ回路１１の出力端子から電源Ｖdd，Ｖssレベルで変化する出力信号ｏｕｔが出力されるように構成されている。
【００３７】
このように構成された出力回路１０は、図３に示すように動作する。即ち、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、上記したようにノードＮ１の電位が中間電圧Ｖb レベルになり、ノードＮ２の電位が低電位側電源Ｖssレベルになる。
【００３８】
ノードＮ１の電位が中間電圧Ｖb レベルになると、前記ＰＭＯＳトランジスタＴP1のゲート・ソース間電圧が０ボルトとなるため、該トランジスタＴP1がオフされる。又、ノードＮ２の電位が低電位側電源Ｖssレベルになると、前記ＮＭＯＳトランジスタＴN1のゲート・ソース間電圧が２．５ボルトとなるため、該トランジスタＴN1がオンされる。従って、出力回路１０の出力信号ｏｕｔは、低電位側電源Ｖssレベルになる。
【００３９】
又、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、上記したようにノードＮ１の電位が高電位側電源Ｖddレベルになり、ノードＮ２の電位が中間電圧Ｖb レベルになる。
【００４０】
ノードＮ１の電位が高電位側電源Ｖddレベルになると、前記ＰＭＯＳトランジスタＴP1のゲート・ソース間電圧が２．５ボルトとなるため、該トランジスタＴP1がオンされる。又、ノードＮ２の電位が中間電圧Ｖb レベルになると、前記ＮＭＯＳトランジスタＴN1のゲート・ソース間電圧が０ボルトとなるため、該トランジスタＴN1がオフされる。従って、出力回路１０の出力信号ｏｕｔは、高電位側電源Ｖddレベルになる。
【００４１】
つまり、本実施の形態の出力回路１０では、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【００４２】
しかも、この出力回路１０では、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
尚、本実施の形態では、図３に示すように出力信号ｏｕｔの立ち上がり時において、第２の入力信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立ち上がりより早くし、ノードＮ２の電位を上昇させるタイミングをノードＮ１の電位を上昇させるタイミングより早くしている。又、出力信号ｏｕｔの立ち下がり時では、第２の入力信号ｉｎ２の立ち下がりを第１の入力信号ｉｎ１の立ち下がりより遅くし、ノードＮ２の電位を下降させるタイミングをノードＮ１の電位を下降させるタイミングより遅くしている。このようにすることで、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないようにすることができる。従って、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1の破損が未然に防止される。
【００４３】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０では、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０では、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【００４４】
（２）本実施の形態では、図３に示すように出力信号ｏｕｔの立ち上がり時において、第２の入力信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立ち上がりより早くし、ノードＮ２の電位を上昇させるタイミングをノードＮ１の電位を上昇させるタイミングより早くするようにした。又、出力信号ｏｕｔの立ち下がり時では、第２の入力信号ｉｎ２の立ち下がりを第１の入力信号ｉｎ１の立ち下がりより遅くし、ノードＮ２の電位を下降させるタイミングをノードＮ１の電位を下降させるタイミングより遅くするようにした。そのため、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないようにすることができる。従って、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1の破損を未然に防止することができる。
【００４５】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図４に従って説明する。尚、本実施の形態では、図２に示す第１の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【００４６】
図４は、本実施の形態における出力回路１０ａを示す。本実施の形態の出力回路１０ａは、前記第１及び第２のソースフォロワ回路１２，１３が同じく電位制御回路を構成するソース電位制御回路としての第１及び第２のインバータ回路１５，１６に置換されている。即ち、ノードＮ１には第１のインバータ回路１５の出力信号が出力され、ノードＮ２には第２のインバータ回路１６の出力信号が出力される。
【００４７】
第１のインバータ回路１５には、動作電源として高電位側電源Ｖdd及び中間電圧Ｖb レベルの電源が供給される。第１のインバータ回路１５の入力端子には、高電位側電源Ｖddレベルと中間電圧Ｖb レベルとの間で変化する第１の入力信号ｉｎ１が入力される。そして、この第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになると、第１のインバータ回路１５の出力端子、即ち前記ノードＮ１の電位が中間電圧Ｖb レベルになる。一方、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになると、前記ノードＮ１の電位が高電位側電源Ｖddレベルになる。
【００４８】
第２のインバータ回路１６には、動作電源として中間電圧Ｖb レベルの電源及び低電位側電源Ｖssが供給される。第２のインバータ回路１６の入力端子には、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する第２の入力信号ｉｎ２が入力される。そして、この第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、第２のインバータ回路１６の出力端子、即ち前記ノードＮ２の電位が低電位側電源Ｖssレベルになる。一方、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、前記ノードＮ２の電位が中間電圧Ｖb レベルになる。
【００４９】
そして、出力回路１０ａは、第１及び第２の入力信号ｉｎ１，ｉｎ２に基づいて、インバータ回路１１の出力端子から電源Ｖdd，Ｖssレベルの範囲でフル振幅動作する出力信号ｏｕｔが出力されるように構成されている。
【００５０】
このように構成された出力回路１０ａでは、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、上記したようにノードＮ１の電位が中間電圧Ｖb レベルになり、ノードＮ２の電位が低電位側電源Ｖssレベルになる。
【００５１】
ノードＮ１の電位が中間電圧Ｖb レベルになると、前記ＰＭＯＳトランジスタＴP1のゲート・ソース間電圧が０ボルトとなるため、該トランジスタＴP1がオフされる。又、ノードＮ２の電位が低電位側電源Ｖssレベルになると、前記ＮＭＯＳトランジスタＴN1のゲート・ソース間電圧が２．５ボルトとなるため、該トランジスタＴN1がオンされる。従って、出力回路１０ａの出力信号ｏｕｔは、低電位側電源Ｖssレベルになる。
【００５２】
又、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、上記したようにノードＮ１の電位が高電位側電源Ｖddレベルになり、ノードＮ２の電位が中間電圧Ｖb レベルになる。
【００５３】
ノードＮ１の電位が高電位側電源Ｖddレベルになると、前記ＰＭＯＳトランジスタＴP1のゲート・ソース間電圧が２．５ボルトとなるため、該トランジスタＴP1がオンされる。又、ノードＮ２の電位が中間電圧Ｖb レベルになると、前記ＮＭＯＳトランジスタＴN1のゲート・ソース間電圧が０ボルトとなるため、該トランジスタＴN1がオフされる。従って、出力回路１０ａの出力信号ｏｕｔは、高電位側電源Ｖddレベルになる。
【００５４】
つまり、本実施の形態の出力回路１０ａでは、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【００５５】
しかも、この出力回路１０ａでは、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【００５６】
尚、本実施の形態においても前記第１の実施の形態と同様に、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないようにするために、出力信号ｏｕｔの立ち上がり時において、ノードＮ２の電位を上昇させるタイミングをノードＮ１の電位を上昇させるタイミングより早くし、出力信号ｏｕｔの立ち下がり時において、ノードＮ２の電位を下降させるタイミングをノードＮ１の電位を下降させるタイミングより遅くしている。
【００５７】
即ち、本実施の形態では、出力信号ｏｕｔの立ち上がり時において、第２の入力信号ｉｎ２の立ち下がりを第１の入力信号ｉｎ１の立ち下がりより早くし、出力信号ｏｕｔの立ち下がり時において、第２の入力信号ｉｎ２の立ち上がりを第１の入力信号ｉｎ１の立ち上がりより遅くする。このようにすることで、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないため、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1の破損を未然に防止することができる。
【００５８】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第１の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【００５９】
（２）本実施の形態では、前記第１及び第２のソースフォロワ回路１２，１３に代えて第１及び第２のインバータ回路１５，１６を使用しているため、ノードＮ１，Ｎ２の電位が各トランジスタＴP1，ＴN1のしきい値Ｖth低下する、或いは上昇することがない。従って、確実に出力信号ｏｕｔを電源Ｖdd，Ｖssレベルの範囲でフル振幅動作させることができる。
【００６０】
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図５に従って説明する。尚、本実施の形態では、図４に示す第２の実施の形態の出力回路１０ａを本実施の形態におけるレベルコンバータ回路２０の出力段に備えている。従って、第２の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【００６１】
図５は、本実施の形態のレベルコンバータ回路２０を示す。レベルコンバータ回路２０は、入力回路２１及び前記出力回路１０ａとから構成される。入力回路２１は、ＰＭＯＳトランジスタＴP3〜ＴP6、ＮＭＯＳトランジスタＴN3〜ＴN5、及び抵抗Ｒ１，Ｒ２とからなる。
【００６２】
ＮＭＯＳトランジスタＴN3のドレインはＮＭＯＳトランジスタＴN4及びＰＭＯＳトランジスタＴP3を介して高電位側電源Ｖddに接続され、そのソースには低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN3のゲートには、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０が入力される。又、ＰＭＯＳトランジスタＴN4のゲートには中間電圧Ｖb が供給される。
【００６３】
ＰＭＯＳトランジスタＴP3，ＴP4はカレントミラー回路２２を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP3のドレインに接続される。ＰＭＯＳトランジスタＴP4のソースには高電位側電源Ｖddが供給され、そのドレインには抵抗Ｒ１を介して中間電圧Ｖb が供給される。そして、ＰＭＯＳトランジスタＴP4のドレインと抵抗Ｒ１との間のノードＮ３は、前記出力回路１０ａを構成する第１のインバータ回路１５の入力端子に接続される。つまり、ノードＮ３の電位が前記第１の入力信号ｉｎ１として第１のインバータ回路１５に入力される。
【００６４】
一方、ＮＭＯＳトランジスタＴN5のドレインにはＰＭＯＳトランジスタＴP5を介して中間電圧Ｖb が供給され、そのソースには低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN5のゲートには前記入力信号ｉｎ０が入力される。
【００６５】
ＰＭＯＳトランジスタＴP5，ＴP6はカレントミラー回路２３を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP5のドレインに接続される。ＰＭＯＳトランジスタＴP6のソースには中間電圧Ｖb が供給され、そのドレインには抵抗Ｒ２を介して低電位側電源Ｖssが供給される。そして、ＰＭＯＳトランジスタＴP6のドレインと抵抗Ｒ２との間のノードＮ４は、前記出力回路１０ａを構成する第２のインバータ回路１６の入力端子に接続される。つまり、ノードＮ４の電位が前記第２の入力信号ｉｎ２として第２のインバータ回路１６に入力される。
【００６６】
尚、本実施の形態では、抵抗Ｒ２の抵抗値が抵抗Ｒ１の抵抗値より小さくなるように設定され、ＰＭＯＳトランジスタＴP6のドレイン電流がＰＭＯＳトランジスタＴP4のドレイン電流より小さくなるように設定されている。
【００６７】
このように構成されたレベルコンバータ回路２０では、入力信号ｉｎ０が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN3，ＴN5がオンされる。すると、ＮＭＯＳトランジスタＴN4のソース電位が下降し、該トランジスタＴN4がオンされる。このＮＭＯＳトランジスタＴN4がオンされるとカレントミラー回路２２が動作し、ノードＮ３にはＰＭＯＳトランジスタＴP4を介して高電位側電源Ｖddが供給される。そして、ノードＮ３の電位、即ち第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになる。
【００６８】
又、ＮＭＯＳトランジスタＴN5のオンに基づいてカレントミラー回路２３が動作し、ノードＮ４にはＰＭＯＳトランジスタＴP6を介して中間電圧Ｖb が供給される。そして、ノードＮ４の電位、即ち第２の入力信号ｉｎ２が中間電圧Ｖb レベルになる。
【００６９】
こうして、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは低電位側電源Ｖssレベルになる。
【００７０】
一方、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN3，ＴN5がオフされる。すると、ＮＭＯＳトランジスタＴN4がオフされ、カレントミラー回路２２が非動作状態となって、ノードＮ３の電荷が抵抗Ｒ１を介して放出される。そして、ノードＮ３の電位、即ち第１の入力信号ｉｎ１が中間電圧Ｖb レベルになる。
【００７１】
又、ＮＭＯＳトランジスタＴN5のオフに基づいて、カレントミラー回路２３が非動作状態となり、ノードＮ４の電荷が抵抗Ｒ２を介して放出される。そして、ノードＮ４の電位、即ち第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになる。
【００７２】
こうして、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【００７３】
つまり、本実施の形態のレベルコンバータ回路２０では、入力信号ｉｎ０が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【００７４】
しかも、この出力回路１０ａでは、前記第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【００７５】
又、上記したように、抵抗Ｒ２の抵抗値が抵抗Ｒ１の抵抗値より小さくなるように設定されているため、出力信号ｏｕｔの立ち上がり時において、第２の入力信号ｉｎ２の立ち下がりが第１の入力信号ｉｎ１の立ち下がりより早くなる。つまり、ノードＮ２の電位の上昇するタイミングがノードＮ１の電位の上昇するタイミングより早くなる。又、ＰＭＯＳトランジスタＴP6のドレイン電流がＰＭＯＳトランジスタＴP4のドレイン電流より小さくなるように設定されているため、出力信号ｏｕｔの立ち下がり時において、第２の入力信号ｉｎ２の立ち上がりが第１の入力信号ｉｎ１の立ち上がりより遅くなる。つまり、ノードＮ２の電位の下降するタイミングがノードＮ１の電位の下降するタイミングより遅くなる。そのため、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないため、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1の破損を未然に防止することができる。
【００７６】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【００７７】
（２）しかも、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する１つの入力信号ｉｎ０のみで、前記出力信号ｏｕｔが出力される。従って、第２の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【００７８】
（第４の実施の形態）
以下、本発明を具体化した第４の実施の形態を図６に従って説明する。尚、本実施の形態では、図４に示す第２の実施の形態の出力回路１０ａを本実施の形態におけるレベルコンバータ回路２０ａの出力段に備えている。従って、第２の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【００７９】
図６は、本実施の形態のレベルコンバータ回路２０ａを示す。レベルコンバータ回路２０ａは、入力回路２１ａ及び前記出力回路１０ａとから構成される。入力回路２１ａは、ＰＭＯＳトランジスタＴP7〜ＴP16 及びＮＭＯＳトランジスタＴN6〜ＴN17 とからなる。
【００８０】
ＰＭＯＳトランジスタＴP7及びＮＭＯＳトランジスタＴN6は、ＣＭＯＳインバータ回路２４を構成している。インバータ回路２４には、動作電源として中間電圧Ｖb レベルの電源と、低電位側電源Ｖssが供給される。インバータ回路２４の入力端子には、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０が入力される。インバータ回路２４の出力端子は、次段のＣＭＯＳインバータ回路２５の入力端子に接続される。
【００８１】
前記インバータ回路２５は、ＰＭＯＳトランジスタＴP8及びＮＭＯＳトランジスタＴN7からなる。インバータ回路２５には、動作電源として中間電圧Ｖb レベルの電源と、低電位側電源Ｖssが供給される。インバータ回路２５の出力端子は、ＮＭＯＳトランジスタＴN8のゲートに接続される。
【００８２】
ＮＭＯＳトランジスタＴN8のドレインはＮＭＯＳトランジスタＴN9及びＰＭＯＳトランジスタＴP9を介して高電位側電源Ｖddに接続され、そのソースには低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN9のゲートには中間電圧Ｖb が供給される。
【００８３】
ＰＭＯＳトランジスタＴP9，ＴP10 はカレントミラー回路２６を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP9のドレインに接続される。ＰＭＯＳトランジスタＴP10 のソースには高電位側電源Ｖddが供給され、そのドレインにはＮＭＯＳトランジスタＴN10 を介して中間電圧Ｖb が供給される。
【００８４】
ＮＭＯＳトランジスタＴN10 ，ＴN11 はカレントミラー回路２７を構成すべく、互いのゲートが接続されるとともに、そのゲートがＮＭＯＳトランジスタＴN10 のドレインに接続される。ＮＭＯＳトランジスタＴN11 のソースには中間電圧Ｖb が供給され、そのドレインにはＰＭＯＳトランジスタＴP11 を介して高電位側電源Ｖddが供給される。
【００８５】
ＰＭＯＳトランジスタＴP11 ，ＴP12 はカレントミラー回路２８を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP12 のドレインに接続される。ＰＭＯＳトランジスタＴP12 のソースには高電位側電源Ｖddが供給され、そのドレインはＮＭＯＳトランジスタＴN12 ，ＴN13 を介して低電位側電源Ｖssに接続される。ＮＭＯＳトランジスタＴN12 のゲートには中間電圧Ｖb が供給される。又、ＮＭＯＳトランジスタＴN13 のゲートには前記インバータ回路２４の出力端子が接続される。
【００８６】
そして、前記ＰＭＯＳトランジスタＴP11 及びＮＭＯＳトランジスタＴN11 のドレイン、即ちノードＮ５は、前記出力回路１０ａを構成する第１のインバータ回路１５の入力端子に接続される。つまり、ノードＮ５の電位が前記第１の入力信号ｉｎ１として第１のインバータ回路１５に入力される。
【００８７】
一方、前記インバータ回路２５の出力端子は、ＮＭＯＳトランジスタＴN14 のゲートに接続される。ＮＭＯＳトランジスタＴN14 のソースには低電位側電源Ｖssが供給され、そのドレインにはＰＭＯＳトランジスタＴP13 を介して中間電圧Ｖb が供給される。
【００８８】
ＰＭＯＳトランジスタＴP13 ，ＴP14 はカレントミラー回路２９を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP13 のドレインに接続される。ＰＭＯＳトランジスタＴP14 のソースには中間電圧Ｖb が供給され、そのドレインにはＮＭＯＳトランジスタＴN15 を介して低電位側電源Ｖssが供給される。
【００８９】
ＮＭＯＳトランジスタＴN15 ，ＴN16 はカレントミラー回路３０を構成すべく、互いのゲートが接続されるとともに、そのゲートがＮＭＯＳトランジスタＴN15 のドレインに接続される。ＮＭＯＳトランジスタＴN16 のソースには低電位側電源Ｖssが供給され、そのドレインにはＰＭＯＳトランジスタＴP15 を介して中間電圧Ｖb が供給される。
【００９０】
ＰＭＯＳトランジスタＴP15 ，ＴP16 はカレントミラー回路３１を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP16 のドレインに接続される。ＰＭＯＳトランジスタＴP16 のソースには中間電圧Ｖb が供給され、そのドレインにはＮＭＯＳトランジスタＴN17 を介して低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN17 のゲートには前記インバータ回路２４の出力端子が接続される。
【００９１】
そして、前記ＰＭＯＳトランジスタＴP15 及びＮＭＯＳトランジスタＴN16 のドレイン、即ちノードＮ６は、前記出力回路１０ａを構成する第２のインバータ回路１６の入力端子に接続される。つまり、ノードＮ６の電位が前記第２の入力信号ｉｎ２として第２のインバータ回路１６に入力される。
【００９２】
尚、本実施の形態では、ＮＭＯＳトランジスタＴN16 のドレイン電流がＮＭＯＳトランジスタＴN11 のドレイン電流より大きくなるように設定され、ＰＭＯＳトランジスタＴP15 のドレイン電流がＰＭＯＳトランジスタＴP11 のドレイン電流より小さくなるように設定されている。
【００９３】
このように構成されたレベルコンバータ回路２０ａでは、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、１段目のインバータ回路２４の出力信号が中間電圧Ｖb レベルになり、２段のインバータ回路２５の出力信号が低電位側電源Ｖssレベルになる。
【００９４】
１段目のインバータ回路２４の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN13 がオンされる。すると、ＮＭＯＳトランジスタＴN12 のソース電位が下降し、該トランジスタＴN12 がオンされる。このＮＭＯＳトランジスタＴN12 がオンされると、カレントミラー回路２８が動作する。
【００９５】
２段目のインバータ回路２５の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN8がオフされる。すると、ＮＭＯＳトランジスタＴN9がオフされ、カレントミラー回路２６が非動作状態となる。そのため、カレントミラー回路２７も同様に非動作状態になる。
【００９６】
従って、ノードＮ５にはＰＭＯＳトランジスタＴP11 を介して高電位側電源Ｖddが供給され、そのノードＮ５の電位が高電位側電源Ｖddレベル近傍まで上昇する。つまり、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになる。
【００９７】
又、１段目のインバータ回路２４の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN17 がオンされる。このＮＭＯＳトランジスタＴN17 がオンされると、カレントミラー回路３１が動作する。
【００９８】
２段目のインバータ回路２５の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN14 がオフされる。このＮＭＯＳトランジスタＴN14 がオフされると、カレントミラー回路２９が非動作状態となる。そのため、カレントミラー回路３０も同様に非動作状態になる。
【００９９】
従って、ノードＮ６にはＰＭＯＳトランジスタＴP15 を介して中間電圧Ｖb が供給され、そのノードＮ６の電位が中間電圧Ｖb レベル近傍まで上昇する。つまり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになる。
【０１００】
こうして、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは低電位側電源Ｖssレベルになる。
【０１０１】
一方、入力信号ｉｎ０が中間電圧Ｖb レベルになると、１段目のインバータ回路２４の出力信号が低電位側電源Ｖssレベルになり、２段のインバータ回路２５の出力信号が中間電圧Ｖb レベルになる。
【０１０２】
１段目のインバータ回路２４の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN13 がオフされる。すると、ＮＭＯＳトランジスタＴN12 がオフされ、カレントミラー回路２８が非動作状態となる。
【０１０３】
２段目のインバータ回路２５の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN8がオンされる。すると、ＮＭＯＳトランジスタＴN9のソース電位が下降し、該トランジスタＴN9がオンされる。このＮＭＯＳトランジスタＴN9がオンされるとカレントミラー回路２６が動作し、該回路２６の動作に連動してカレントミラー回路２７が動作する。
【０１０４】
従って、ノードＮ５の電荷がＮＭＯＳトランジスタＴN11 を介して放出され、そのノードＮ５の電位が中間電圧Ｖb レベル近傍まで下降する。つまり、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになる。
【０１０５】
又、１段目のインバータ回路２４の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN17 がオフされる。このＮＭＯＳトランジスタＴN17 がオフされると、カレントミラー回路３１が非動作状態となる。
【０１０６】
２段目のインバータ回路２５の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN14 がオンされる。このＮＭＯＳトランジスタＴN14 がオンされるとカレントミラー回路２９が動作し、該回路２９の動作に連動してカレントミラー回路３０が動作する。
【０１０７】
従って、ノードＮ６の電荷がＮＭＯＳトランジスタＴN16 を介して放出され、そのノードＮ６の電位が低電位側電源Ｖssレベル近傍まで下降する。つまり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになる。
【０１０８】
こうして、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【０１０９】
つまり、本実施の形態のレベルコンバータ回路２０ａでは、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、入力信号ｉｎ０が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【０１１０】
しかも、この出力回路１０ａでは、前記第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【０１１１】
又、上記したように、ＮＭＯＳトランジスタＴN16 のドレイン電流がＮＭＯＳトランジスタＴN11 のドレイン電流より大きくなるように設定されているため、出力信号ｏｕｔの立ち上がり時において、第２の入力信号ｉｎ２の立ち下がりが第１の入力信号ｉｎ１の立ち下がりより早くなる。つまり、ノードＮ２の電位の上昇するタイミングがノードＮ１の電位の上昇するタイミングより早くなる。又、ＰＭＯＳトランジスタＴP15 のドレイン電流がＰＭＯＳトランジスタＴP11 のドレイン電流より小さくなるように設定されているため、出力信号ｏｕｔの立ち下がり時において、第２の入力信号ｉｎ２の立ち上がりが第１の入力信号ｉｎ１の立ち上がりより遅くなる。つまり、ノードＮ２の電位の下降するタイミングがノードＮ１の電位の下降するタイミングより遅くなる。そのため、ノードＮ１，Ｎ２間に各トランジスタＴP1，ＴN1の耐圧を超える大きな電位差が生じないため、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN1の破損を未然に防止することができる。
【０１１２】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【０１１３】
（２）しかも、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０のみで、前記出力信号ｏｕｔが出力される。従って、前記第２の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【０１１４】
（３）又、前記第３の実施の形態と比較して、ノードＮ５，Ｎ６の電荷の放電を各トランジスタＴN11 ，ＴN16 を介して行うため、その放電にかかる時間を短縮することができる。従って、本実施の形態では、前記第３の実施の形態と比較して、高速動作させることができる。
【０１１５】
（第５の実施の形態）
以下、本発明を具体化した第５の実施の形態を図７に従って説明する。尚、本実施の形態では、図６に示す第４の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【０１１６】
図７は、本実施の形態のレベルコンバータ回路２０ｂを示す。本実施の形態のレベルコンバータ回路２０ｂは、前記第４の実施の形態のレベルコンバータ回路２０ａからＰＭＯＳトランジスタＴP13 〜ＴP16 及びＮＭＯＳトランジスタＴN14 〜ＴN17 を省略したものである。そして、前記レベルコンバータ回路２０ａにおいて、１段目のインバータ回路２４の出力端子と、第２のインバータ回路１６の入力端子、即ちノードＮ６の電位の変化が同じであるため、本実施の形態では、そのノードＮ６にインバータ回路１６の出力端子が接続される。つまり、本実施の形態では、インバータ回路２４の出力信号を前記第２の入力信号ｉｎ２としている。
【０１１７】
このようにしても、本実施の形態のレベルコンバータ回路２０ｂでは、前記第４の実施の形態と同様に動作する。つまり、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、入力信号ｉｎ０が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【０１１８】
しかも、この出力回路１０ａでは、前記第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【０１１９】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【０１２０】
（２）しかも、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０のみで、前記出力信号ｏｕｔが出力される。従って、前記第２の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【０１２１】
（３）又、本実施の形態のレベルコンバータ回路２０ｂは、前記第４の実施の形態のレベルコンバータ回路２０ａからＰＭＯＳトランジスタＴP13 〜ＴP16 及びＮＭＯＳトランジスタＴN14 〜ＴN17 を省略したものである。従って、回路構成を簡略化することができる。
【０１２２】
（第６の実施の形態）
以下、本発明を具体化した第６の実施の形態を図８に従って説明する。尚、本実施の形態では、図４に示す第２の実施の形態の出力回路１０ａを本実施の形態におけるレベルコンバータ回路２０ｃの出力段に備えている。従って、第２の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【０１２３】
図８は、本実施の形態のレベルコンバータ回路２０ｃを示す。レベルコンバータ回路２０ｃは、入力回路２１ｃ及び前記出力回路１０ａとから構成される。入力回路２１ｃは、インバータ回路３２〜３６、ＡＮＤ回路３７、ＮＯＲ回路３８、抵抗及び容量よりなる積分回路３９、ＰＭＯＳトランジスタＴP17 〜ＴP24 及びＮＭＯＳトランジスタＴN18 〜ＴN23 とからなる。
【０１２４】
ＡＮＤ回路３７の一方の入力端子には中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０が入力され、他方の入力端子にはインバータ回路３２及び積分回路３９を介して入力信号ｉｎ０が入力される。このインバータ回路３２と積分回路３９によって、遅延回路４０が構成されている。又、ＡＮＤ回路３７の各入力端子、即ちノードＮ７，Ｎ８には、ＮＯＲ回路３８の入力端子がそれぞれ接続される。尚、インバータ回路３２、ＡＮＤ回路３７及びＮＯＲ回路３８には、動作電源として中間電圧Ｖb レベルの電源と、低電位側電源Ｖssがそれぞれ供給される。
【０１２５】
ＡＮＤ回路３７の出力端子は、ＮＭＯＳトランジスタＴN18 のゲートに接続される。ＮＭＯＳトランジスタＴN18 のドレインはＮＭＯＳトランジスタＴN19 及びＰＭＯＳトランジスタＴP17 を介して高電位側電源Ｖddに接続され、そのソースには低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN19 のゲートには中間電圧Ｖb が供給される。
【０１２６】
ＰＭＯＳトランジスタＴP17 ，ＴP18 はカレントミラー回路４１を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP17 のドレインに接続される。ＰＭＯＳトランジスタＴP18 のソースには高電位側電源Ｖddが供給され、そのドレインはインバータ回路３３の入力端子に接続される。
【０１２７】
インバータ回路３３，３４はラッチ回路４２を構成している。このインバータ回路３３，３４には、動作電源として高電位側電源Ｖddと、中間電圧Ｖb レベルの電源が供給される。インバータ回路３３の出力端子は、ＰＭＯＳトランジスタＴP19 のドレインに接続される。ＰＭＯＳトランジスタＴP19 のソースには高電位側電源Ｖddが供給される。
【０１２８】
ＰＭＯＳトランジスタＴP19 ，ＴP20 はカレントミラー回路４３を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP20 のドレインに接続される。ＰＭＯＳトランジスタＴP20 のソースには高電位側電源Ｖddが供給され、そのドレインはＮＭＯＳトランジスタＴN20 ，ＴN21 を介して低電位側電源Ｖssに接続される。ＮＭＯＳトランジスタＴN20 のゲートには中間電圧Ｖb が供給される。又、ＮＭＯＳトランジスタＴN21 のゲートには前記ＮＯＲ回路３８の出力端子が接続される。
【０１２９】
そして、前記ＰＭＯＳトランジスタＴP19 のドレインとインバータ回路３３の出力端子との間のノードＮ９は、前記出力回路１０ａを構成する第１のインバータ回路１５の入力端子に接続される。つまり、ノードＮ９の電位が前記第１の入力信号ｉｎ１として第１のインバータ回路１５に入力される。
【０１３０】
一方、前記ＡＮＤ回路３７の出力端子は、ＮＭＯＳトランジスタＴN22 のゲートに接続される。ＮＭＯＳトランジスタＴN22 のドレインにはＰＭＯＳトランジスタＴP21 を介して中間電圧Ｖb が供給され、そのソースには低電位側電源Ｖssが供給される。
【０１３１】
ＰＭＯＳトランジスタＴP21 ，ＴP22 はカレントミラー回路４４を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP21 のドレインに接続される。ＰＭＯＳトランジスタＴP22 のソースには中間電圧Ｖb が供給され、そのドレインはインバータ回路３５の入力端子に接続される。
インバータ回路３５，３６はラッチ回路４５を構成している。このインバータ回路３５，３６には、動作電源として中間電圧Ｖb レベルの電源と、低電位側電源Ｖssが供給される。インバータ回路３５の出力端子は、ＰＭＯＳトランジスタＴP23 のドレインに接続される。ＰＭＯＳトランジスタＴP23 のソースには高電位側電源Ｖddが供給される。
【０１３２】
ＰＭＯＳトランジスタＴP23 ，ＴP24 はカレントミラー回路４６を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP24 のドレインに接続される。ＰＭＯＳトランジスタＴP24 のソースには中間電圧Ｖb が供給され、そのドレインにはＮＭＯＳトランジスタＴN24 を介して低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN24 のゲートには中間電圧Ｖb が供給される。
【０１３３】
そして、前記ＰＭＯＳトランジスタＴP23 のドレインとインバータ回路３５の出力端子との間のノードＮ１０は、前記出力回路１０ａを構成する第２のインバータ回路１６の入力端子に接続される。つまり、ノードＮ１０の電位が前記第２の入力信号ｉｎ２として第２のインバータ回路１６に入力される。
【０１３４】
このように構成されたレベルコンバータ回路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、ノードＮ７の電位は直ちに低電位側電源Ｖssレベルになり、ノードＮ８の電位は遅延回路４０によって所定時間経過後に低電位側電源Ｖssレベルから中間電圧Ｖb レベルになる。つまり、ＡＮＤ回路３７の出力信号が低電位側電源Ｖssレベルになり、ＮＯＲ回路３８の出力信号が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになる。
【０１３５】
ＡＮＤ回路３７の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN18 がオフされる。すると、ＮＭＯＳトランジスタＴN19 がオフされ、カレントミラー回路４１が非動作状態になる。
【０１３６】
ＮＯＲ回路３８の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN21 がオンされる。すると、ＮＭＯＳトランジスタＴN20 のソース電位が下降し、該トランジスタＴN20 がオンされる。このＮＭＯＳトランジスタＴN20 がオンされると、カレントミラー回路４３が動作する。
【０１３７】
すると、ノードＮ９にはＰＭＯＳトランジスタＴP19 を介して高電位側電源Ｖddが供給され、そのノードＮ９の電位が高電位側電源Ｖddレベル近傍まで上昇する。つまり、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになる。このとき、ノードＮ９の電位が高電位側電源Ｖddレベルになると、ラッチ回路４２にてその電位が保持される。
【０１３８】
そして、所定時間経過後にＮＯＲ回路３８の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN21 がオフされる。すると、ＮＭＯＳトランジスタＴN20 がオフされ、カレントミラー回路４３が非動作状態となる。このとき、カレントミラー回路４３が非動作状態となるが、ノードＮ９の電位はラッチ回路４２にて高電位側電源Ｖddレベルに保持される。従って、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになる。
【０１３９】
又、ＡＮＤ回路３７の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN22 がオフされる。このＮＭＯＳトランジスタＴN22 がオフされると、カレントミラー回路４４が非動作状態となる。
【０１４０】
ＮＯＲ回路３８の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN23 がオンされる。このＮＭＯＳトランジスタＴN23 がオンされると、カレントミラー回路４６が動作する。
【０１４１】
すると、ノードＮ１０にはＰＭＯＳトランジスタＴP23 を介して中間電圧Ｖb が供給され、そのノードＮ１０の電位が中間電圧Ｖb レベル近傍まで上昇する。つまり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになる。このとき、ラッチ回路４５によって、ノードＮ１０の電位が中間電圧Ｖb レベルに保持される。
【０１４２】
そして、所定時間経過後にＮＯＲ回路３８の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN23 がオフされる。このＮＭＯＳトランジスタＴN23 がオフされると、カレントミラー回路４６が非動作状態となる。このとき、カレントミラー回路４６が非動作状態となるが、ノードＮ１０の電位はラッチ回路４５にて中間電圧Ｖb レベルに保持される。従って、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになる。
【０１４３】
又、このとき、本実施の形態では、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、ＮＯＲ回路３８と遅延回路４０によって、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになるワンショットパルス信号に変換される。そのため、ＮＭＯＳトランジスタＴN21 ，ＴN23 のオン時間が短くなるので、該トランジスタＴN21 ，ＴN23 を流れる貫通電流を小さく抑えることができる。
【０１４４】
こうして、第１の入力信号ｉｎ１が高電位側電源Ｖddレベルになり、第２の入力信号ｉｎ２が中間電圧Ｖb レベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは低電位側電源Ｖssレベルになる。
【０１４５】
一方、入力信号ｉｎ０が中間電圧Ｖb レベルになると、ノードＮ７の電位は直ちに中間電圧Ｖb レベルになり、ノードＮ８の電位は遅延回路４０によって所定時間経過後に中間電圧Ｖb レベルから低電位側電源Ｖssレベルになる。つまり、ＡＮＤ回路３７の出力信号が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになり、ＮＯＲ回路３８の出力信号が低電位側電源Ｖssレベルになる。
【０１４６】
ＮＯＲ回路３８の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN21 がオフされる。すると、ＮＭＯＳトランジスタＴN20 がオフされ、カレントミラー回路４３が非動作状態になる。
【０１４７】
ＡＮＤ回路３７の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN18 がオンされる。すると、ＮＭＯＳトランジスタＴN19 のソース電位が下降し、該トランジスタＴN19 がオンされる。このＮＭＯＳトランジスタＴN19 がオンされると、カレントミラー回路４１が動作する。
【０１４８】
すると、インバータ回路３３の入力端子にはＰＭＯＳトランジスタＴP18 を介して高電位側電源Ｖddが供給され、その入力端子の電位が高電位側電源Ｖddレベル近傍まで上昇する。つまり、ノードＮ９の電位、即ち第１の入力信号ｉｎ１が中間電圧Ｖb レベルになる。このとき、ラッチ回路４２によって、ノードＮ９の電位が中間電圧Ｖb レベルに保持される。
【０１４９】
そして、所定時間経過後にＡＮＤ回路３７の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN18 がオフされる。すると、ＮＭＯＳトランジスタＴN19 がオフされ、カレントミラー回路４１が非動作状態となる。このとき、カレントミラー回路４１が非動作状態となるが、ノードＮ９の電位はラッチ回路４２にて中間電圧Ｖb レベルに保持される。従って、入力信号ｉｎ０が中間電圧Ｖb になると、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになる。
【０１５０】
又、ＮＯＲ回路３８の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN23 がオフされる。このＮＭＯＳトランジスタＴN23 がオフされると、カレントミラー回路４６が非動作状態となる。
【０１５１】
ＡＮＤ回路３７の出力信号が中間電圧Ｖb レベルになると、ＮＭＯＳトランジスタＴN22 がオンされる。このＮＭＯＳトランジスタＴN22 がオンされると、カレントミラー回路４４が動作する。
【０１５２】
すると、インバータ回路３５の入力端子にはＰＭＯＳトランジスタＴP22 を介して中間電圧Ｖb が供給され、その入力端子の電位が中間電圧Ｖb レベル近傍まで上昇する。つまり、ノードＮ１０の電位、即ち第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになる。このとき、ラッチ回路４５によって、ノードＮ１０の電位が低電位側電源Ｖssレベルに保持される。
【０１５３】
そして、所定時間経過後にＡＮＤ回路３７の出力信号が低電位側電源Ｖssレベルになると、ＮＭＯＳトランジスタＴN22 がオフされる。このＮＭＯＳトランジスタＴN22 がオフされると、カレントミラー回路４４が非動作状態となる。このとき、カレントミラー回路４４が非動作状態となるが、ノードＮ１０の電位はラッチ回路４５にて低電位側電源Ｖssレベルに保持される。従って、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになる。
【０１５４】
又、このとき、本実施の形態では、入力信号ｉｎ０が中間電圧Ｖb レベルになると、ＡＮＤ回路３７と遅延回路４０によって、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになるワンショットパルス信号に変換される。そのため、ＮＭＯＳトランジスタＴN18 ，ＴN22 のオン時間が短くなるので、該トランジスタＴN18 ，ＴN22 を流れる貫通電流を小さく抑えることができる。
【０１５５】
こうして、第１の入力信号ｉｎ１が中間電圧Ｖb レベルになり、第２の入力信号ｉｎ２が低電位側電源Ｖssレベルになると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【０１５６】
つまり、本実施の形態のレベルコンバータ回路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、入力信号ｉｎ０が中間電圧Ｖb レベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【０１５７】
しかも、この出力回路１０ａでは、前記第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【０１５８】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【０１５９】
（２）しかも、中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ０のみで、前記出力信号ｏｕｔが出力される。従って、前記第２の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【０１６０】
（３）又、本実施の形態のレベルコンバータ回路２０ｃでは、入力信号ｉｎ０が低電位側電源Ｖssレベルになると、ＮＯＲ回路３８と遅延回路４０によって、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになるワンショットパルス信号に変換される。そのため、ＮＭＯＳトランジスタＴN21 ，ＴN23 のオン時間が短くなるので、該トランジスタＴN21 ，ＴN23 を流れる貫通電流を小さく抑えることができる。又、入力信号ｉｎ０が中間電圧Ｖb レベルになると、ＡＮＤ回路３７と遅延回路４０によって、その入力信号ｉｎ０が中間電圧Ｖb レベルから所定時間経過後に低電位側電源Ｖssレベルになるワンショットパルス信号に変換される。そのため、ＮＭＯＳトランジスタＴN18 ，ＴN22 のオン時間が短くなるので、該トランジスタＴN18 ，ＴN22 を流れる貫通電流を小さく抑えることができる。従って、各トランジスタＴN18 ，ＴN21 〜ＴN23 を流れる貫通電流を小さく抑えることができるため、消費電力を削減することができる。
【０１６１】
（第７の実施の形態）
以下、本発明を具体化した第７の実施の形態を図９に従って説明する。尚、本実施の形態では、図４に示す第２の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【０１６２】
図９は、本実施の形態におけるＮＡＮＤ回路５０を示す。ＮＡＮＤ回路５０の出力段に備えられる出力回路１０ｂは、第２の実施の形態の出力回路１０ａに対して、第１及び第２のインバータ回路１５，１６が第１及び第２のＮＡＮＤ回路５１，５２に置換されている。即ち、ノードＮ１には第１のＮＡＮＤ回路５１の出力信号が出力され、ノードＮ２には第２のＮＡＮＤ回路５２の出力信号が出力される。
【０１６３】
第１のＮＡＮＤ回路５１には、動作電源として高電位側電源Ｖdd及び中間電圧Ｖb レベルの電源が供給される。第１のＮＡＮＤ回路５１の一方の入力端子にはレベルシフト用の電源５３を介して入力信号ｉｎ１１が入力され、その他方の入力端子にはレベルシフト用の電源５４を介して入力信号ｉｎ１２が入力される。
【０１６４】
前記入力信号ｉｎ１１，ｉｎ１２は、低電位側電源Ｖssレベルと中間電圧Ｖb レベルとの間で変化する信号である。そして、レベルシフト用の電源５３，５４は、低電位側電源Ｖssレベルと中間電圧Ｖb レベルとの間で変化する入力信号ｉｎ１１，ｉｎ１２を中間電圧Ｖb レベルと高電位側電源Ｖddレベルとの間で変化する信号にシフトし、そのシフトした信号を第１のＮＡＮＤ回路５１に出力する。
【０１６５】
第２のＮＡＮＤ回路５２には、動作電源として中間電圧Ｖb レベルの電源及び低電位側電源Ｖssが供給される。第２のＮＡＮＤ回路５２の一方の入力端子には前記入力信号ｉｎ１１が入力され、その他方の入力端子には前記入力信号ｉｎ１２が入力される。
【０１６６】
このように構成された出力回路１０ｂでは、前記入力信号ｉｎ１１，ｉｎ１２がともに低電位側電源Ｖssレベルになると、該入力信号ｉｎ１１，ｉｎ１２がレベルシフト用の電源５３，５４によって中間電圧Ｖb レベルの信号にシフトされ、そのシフトされた信号が第１のＮＡＮＤ回路５１に入力される。又、第２のＮＡＮＤ回路５２には、低電位側電源Ｖssレベルの前記入力信号ｉｎ１１，ｉｎ１２が入力される。
【０１６７】
すると、第１のＮＡＮＤ回路５１の出力信号、即ちノードＮ１の電位が高電位側電源Ｖddレベルになり、第２のＮＡＮＤ回路５２の出力信号、即ちノードＮ２の電位が中間電圧Ｖb レベルになる。こうして、ノードＮ１の電位が高電位側電源Ｖddレベルになり、ノードＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳインバータ回路１１は第２の実施の形態と同様に動作し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【０１６８】
又、前記入力信号ｉｎ１１，ｉｎ１２がともに中間電圧Ｖb レベルになると、該入力信号ｉｎ１１，ｉｎ１２がレベルシフト用の電源５３，５４によって高電位側電源Ｖddレベルの信号にシフトされ、そのシフトされた信号が第１のＮＡＮＤ回路５１に入力される。又、第２のＮＡＮＤ回路５２には、中間電圧Ｖb レベルの前記入力信号ｉｎ１１，ｉｎ１２が入力される。
【０１６９】
すると、第１のＮＡＮＤ回路５１の出力信号、即ちノードＮ１の電位が中間電圧Ｖb レベルになり、第２のＮＡＮＤ回路５２の出力信号、即ちノードＮ２の電位が低電位側電源Ｖssレベルになる。こうして、ノードＮ１の電位が中間電圧Ｖb レベルになり、ノードＮ２の電位が低電位側電源Ｖssレベルになると、ＣＭＯＳインバータ回路１１は第２の実施の形態と同様に動作し、ＮＡＮＤ回路５０の出力信号ｏｕｔは低電位側電源Ｖssレベルになる。
【０１７０】
又、前記入力信号ｉｎ１１が中間電圧Ｖb レベルになり、前記入力信号ｉｎ１２が低電位側電源Ｖssレベルになると、レベルシフト用の電源５３，５４によって、入力信号ｉｎ１１が高電位側電源Ｖddレベルの信号にシフトされ、入力信号ｉｎ１２が中間電圧Ｖb レベルの信号にシフトされる。そして、そのシフトされた信号がそれぞれ第１のＮＡＮＤ回路５１に入力される。又、第２のＮＡＮＤ回路５２には、中間電圧Ｖb レベルの入力信号ｉｎ１１と、低電位側電源Ｖssレベルの入力信号ｉｎ１２が入力される。
【０１７１】
すると、第１のＮＡＮＤ回路５１の出力信号、即ちノードＮ１の電位が高電位側電源Ｖddレベルになり、第２のＮＡＮＤ回路５２の出力信号、即ちノードＮ２の電位が中間電圧Ｖb レベルになる。こうして、ノードＮ１の電位が高電位側電源Ｖddレベルになり、ノードＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳインバータ回路１１は第２の実施の形態と同様に動作し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【０１７２】
又、前記入力信号ｉｎ１１が低電位側電源Ｖssレベルになり、前記入力信号ｉｎ１２が中間電圧Ｖb レベルになると、レベルシフト用の電源５３，５４によって、入力信号ｉｎ１１が中間電圧Ｖb レベルの信号にシフトされ、入力信号ｉｎ１２が高電位側電源Ｖddレベルの信号にシフトされる。そして、そのシフトされた信号がそれぞれ第１のＮＡＮＤ回路５１に入力される。又、第２のＮＡＮＤ回路５２には、低電位側電源Ｖssレベルの入力信号ｉｎ１１と、中間電圧Ｖb レベルの入力信号ｉｎ１２が入力される。
【０１７３】
すると、第１のＮＡＮＤ回路５１の出力信号、即ちノードＮ１の電位が高電位側電源Ｖddレベルになり、第２のＮＡＮＤ回路５２の出力信号、即ちノードＮ２の電位が中間電圧Ｖb レベルになる。こうして、ノードＮ１の電位が高電位側電源Ｖddレベルになり、ノードＮ２の電位が中間電圧Ｖb レベルになると、ＣＭＯＳインバータ回路１１は第２の実施の形態と同様に動作し、ＮＡＮＤ回路５０の出力信号ｏｕｔは高電位側電源Ｖddレベルになる。
【０１７４】
つまり、本実施の形態のＮＡＮＤ回路５０では、前記入力信号ｉｎ１１，ｉｎ１２がともに中間電圧Ｖb レベルになると、その出力信号ｏｕｔが低電位側電源Ｖssレベルになり、前記入力信号ｉｎ１１，ｉｎ１２の内で少なくとも一方が低電位側電源Ｖssレベルになると、その出力信号ｏｕｔが高電位側電源Ｖddレベルになる。
【０１７５】
しかも、この出力回路１０ｂでは、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【０１７６】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ｂでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ｂでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【０１７７】
（第８の実施の形態）
以下、本発明を具体化した第８の実施の形態を図１０に従って説明する。尚、本実施の形態では、図４に示す第２の実施の形態の出力回路１０ａを本実施の形態におけるオペアンプ回路６０の出力段に備えている。従って、第２の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【０１７８】
図１０は、本実施の形態のオペアンプ回路６０を示す。オペアンプ回路６０は、入力回路６１及び前記出力回路１０ａとから構成される。入力回路６１は、ＰＭＯＳトランジスタＴP25 ，ＴP26 、ＮＭＯＳトランジスタＴN24 〜ＴN28 、及び抵抗Ｒ３〜Ｒ５とからなる。
【０１７９】
ＮＭＯＳトランジスタＴN24 ，ＴN25 は互いのソースが接続されるとともに、そのソースにはＮＭＯＳトランジスタＴN26 を介して低電位側電源Ｖssが供給される。ＮＭＯＳトランジスタＴN26 ，ＴN27 はカレントミラー回路６２を構成すべく、互いのゲートが接続されるとともに、そのゲートがＮＭＯＳトランジスタＴN27 のゲートに接続される。ＮＭＯＳトランジスタＴN27 のドレインには抵抗Ｒ３を介して高電位側電源Ｖddが供給され、そのソースには低電位側電源Ｖssが供給される。そして、ＮＭＯＳトランジスタＴN26 ，ＴN27 及び抵抗Ｒ３は定電流源を構成している。
【０１８０】
前記ＮＭＯＳトランジスタＴN24 のドレインには、ＮＭＯＳトランジスタＴN28 及びＰＭＯＳトランジスタＴP25 を介して高電位側電源Ｖddが供給される。ＮＭＯＳトランジスタＴN28 のゲートには中間電圧Ｖb が供給される。
【０１８１】
ＰＭＯＳトランジスタＴP25 ，ＴP26 はカレントミラー回路６３を構成すべく、互いのゲートが接続されるとともに、そのゲートがＰＭＯＳトランジスタＴP25 のドレインに接続される。ＰＭＯＳトランジスタＴP26 のソースには高電位側電源Ｖddが供給され、そのドレインには抵抗Ｒ４を介して中間電圧Ｖb が供給される。
【０１８２】
又、前記ＮＭＯＳトランジスタＴN25 のドレインには抵抗Ｒ５を介して中間電圧Ｖb が供給される。このＮＭＯＳトランジスタＴN25 のゲートはオペアンプ回路６０の非反転入力端子であって、該ゲートには中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ２１が入力される。又、前記ＮＭＯＳトランジスタＴN24 のゲートはオペアンプ回路６０の反転入力端子であって、該ゲートには中間電圧Ｖb レベルと低電位側電源Ｖssレベルとの間で変化する入力信号ｉｎ２２が入力される。
【０１８３】
そして、前記ＰＭＯＳトランジスタＴP26 と抵抗Ｒ４との間のノードＮ１１は、前記出力回路１０ａを構成する第１のインバータ回路１５の入力端子に接続される。つまり、ノードＮ１１の電位が前記第１の入力信号ｉｎ１として第１のインバータ回路１５に入力される。又、前記ＮＭＯＳトランジスタＴN25 と抵抗Ｒ５との間のノードＮ１２は、前記出力回路１０ａを構成する第２のインバータ回路１６の入力端子に接続される。つまり、ノードＮ１２の電位が前記第２の入力信号ｉｎ２として第２のインバータ回路１６に入力される。
【０１８４】
尚、前記抵抗Ｒ４，Ｒ５は、ノードＮ１１，Ｎ１２間の電位差を中間電圧Ｖb レベル（２．５ボルト）に維持するものである。つまり、ノードＮ１１の電位が高電位側電源Ｖddレベル近傍まで上昇すると、ノードＮ１２の電位が中間電圧Ｖb レベル近傍まで上昇する。一方、ノードＮ１２の電位が低電位側電源Ｖssレベル近傍まで下降すると、ノードＮ１１の電位が中間電圧Ｖb レベル近傍まで下降する。
【０１８５】
このように構成されたオペアンプ回路６０では、反転入力端子に入力される入力信号ｉｎ２２のレベルが、非反転入力端子に入力される入力信号ｉｎ２１のレベルより相対的に高くなると、ＮＭＯＳトランジスタＴN24 の電流駆動能力がＮＭＯＳトランジスタＴN25 の電流駆動能力より高くなる。すると、ＮＭＯＳトランジスタＴN28 のソース電位が下降し、該トランジスタＴN28 の電流駆動能力が高められる。このＮＭＯＳトランジスタＴN28 の電流駆動能力が高められると、ＰＭＯＳトランジスタＴP25 のドレイン電流、即ちＰＭＯＳトランジスタＴP26 のドレイン電流が増加する。
【０１８６】
又、言い換えれば、非反転入力端子に入力される入力信号ｉｎ２１のレベルが、反転入力端子に入力される入力信号ｉｎ２２のレベルより相対的に低くなるため、ＮＭＯＳトランジスタＴN25 の電流駆動能力が抑えられる。すると、ＮＭＯＳトランジスタＴN25 のドレイン電流が減少する。
【０１８７】
そして、このように動作することで、ノードＮ１１の電位、即ち前記第１の入力信号ｉｎ１が高電位側電源Ｖddレベル近傍まで上昇し、ノードＮ１２の電位、即ち前記第２の入力信号ｉｎ２が中間電圧Ｖb レベル近傍まで上昇する。こうして、第１の入力信号ｉｎ１が高電位側電源Ｖddレベル近傍まで上昇し、第２の入力信号ｉｎ２が中間電圧Ｖb レベル近傍まで上昇すると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは低電位側電源Ｖssレベル近傍まで下降する。
【０１８８】
一方、反転入力端子に入力される入力信号ｉｎ２２のレベルが、非反転入力端子に入力される入力信号ｉｎ２１のレベルより相対的に低くなると、ＮＭＯＳトランジスタＴN24 の電流駆動能力がＮＭＯＳトランジスタＴN25 の電流駆動能力より低くなる。すると、ＮＭＯＳトランジスタＴN24 の電流駆動能力の低下に伴って、ＮＭＯＳトランジスタＴN28 の電流駆動能力が抑えられる。このＮＭＯＳトランジスタＴN28 の電流駆動能力が抑えられると、ＰＭＯＳトランジスタＴP25 のドレイン電流、即ちＰＭＯＳトランジスタＴP26 のドレイン電流が減少する。
【０１８９】
又、言い換えれば、非反転入力端子に入力される入力信号ｉｎ２１のレベルが、反転入力端子に入力される入力信号ｉｎ２２のレベルより相対的に高くなるため、ＮＭＯＳトランジスタＴN25 の電流駆動能力が高められる。すると、ＮＭＯＳトランジスタＴN25 のドレイン電流が増加する。
【０１９０】
そして、このように動作することで、ノードＮ１１の電位、即ち前記第１の入力信号ｉｎ１が中間電圧Ｖb レベル近傍まで下降し、ノードＮ１２の電位、即ち前記第２の入力信号ｉｎ２が低電位側電源Ｖssレベル近傍まで下降する。こうして、第１の入力信号ｉｎ１が中間電圧Ｖb レベル近傍まで下降し、第２の入力信号ｉｎ２が低電位側電源Ｖssレベル近傍まで下降すると、前記出力回路１０ａは第２の実施の形態と同様に動作し、その出力信号ｏｕｔは高電位側電源Ｖddレベル近傍まで上昇する。
【０１９１】
しかも、この出力回路１０ａでは、前記第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔを出力することができる。
【０１９２】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）本実施の形態の出力回路１０ａでは、第２の実施の形態と同様に、各トランジスタＴP1，ＴN1のゲートと、ソース・ドレインとの間において、その耐圧（２．５ボルト）を超える電圧を印加することなく、電源Ｖdd，Ｖssレベル（０〜５ボルト）の範囲でフル振幅動作する出力信号ｏｕｔが出力される。つまり、この出力回路１０ａでは、各トランジスタＴP1，ＴN1の耐圧を上げることなく、各トランジスタＴP1，ＴN1の耐圧を超える振幅の出力信号ｏｕｔを出力することができる。
【０１９３】
尚、本発明の実施の形態は以下のように変更してもよい。
○上記各実施の形態では、ＣＭＯＳインバータ回路１１の入力端子、即ち両トランジスタＴP1，ＴN1のゲートに対して、電源Ｖdd，Ｖssの中間レベルで一定の中間電圧Ｖb を供給するようにしたが、その中間電圧Ｖb の電圧値が、高電位側電源ＶddレベルからＰＭＯＳトランジスタＴP1のしきい値だけ低い電圧と、低電位側電源ＶssレベルからＮＭＯＳトランジスタＴN1のしきい値だけ高い電圧との間であれば一定又は変動していてもよい。
【０１９４】
○上記第３〜第６及び第８の実施の形態では、図４に示す第２の実施の形態の出力回路１０ａを使用したが、図２に示す第１の実施の形態の出力回路１０を使用してもよい。
【０１９５】
○上記各実施の形態では、両トランジスタＴP1，ＴN1のソース間、即ちノードＮ１，Ｎ２間に大きな電位差が生じないようにするために、図３に示すように出力信号ｏｕｔの立ち上がり時において、ノードＮ２の電位を上昇させるタイミングをノードＮ１の電位を上昇させるタイミングより早くし、出力信号ｏｕｔの立ち下がり時において、ノードＮ２の電位を下降させるタイミングをノードＮ１の電位を下降させるタイミングより遅くしたが、ノードＮ１，Ｎ２の電位を同時に変化するようにしてもよい。
【０１９６】
○上記第６の実施の形態では、遅延回路４０をインバータ回路３２と、抵抗及び容量よりなる積分回路３９とから構成したが、この構成に限定されるものではない。例えば、インバータ回路を複数個直列に接続して遅延回路を構成してもよい。
【０１９７】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＯＳインバータ回路からなる出力回路において、ＭＯＳトランジスタの耐圧を超える振幅の出力信号を出力し得る出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第１の実施の形態における出力回路を示す回路図である。
【図３】  第１の実施の形態における出力回路の動作を示す波形図である。
【図４】  第２の実施の形態における出力回路を示す回路図である。
【図５】  第３の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図６】  第４の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図７】  第５の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図８】  第６の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図９】  第７の実施の形態におけるＮＡＮＤ回路を示す回路図である。
【図１０】  第８の実施の形態におけるオペアンプ回路を示す回路図である。
【符号の説明】
１          ＣＭＯＳインバータ回路
２          電位制御回路
ＴP         ＰＭＯＳトランジスタ
ＴN         ＮＭＯＳトランジスタ
Ｖ１        外部電源としての高電位側電源
Ｖ２        外部電源としての低電位側電源
Ｖ３        基準電圧
ｉｎ        入力信号
ｏｕｔ      出力信号
【図１】
0003954198.tif 000002
【図２】
0003954198.tif 000003
【図３】
0003954198.tif 000004
【図４】
0003954198.tif 000005
【図５】
0003954198.tif 000006
【図６】
0003954198.tif 000007
【図７】
0003954198.tif 000008
【図８】
0003954198.tif 000009
【図９】
0003954198.tif 000010
【図１０】
0003954198.tif 000011