(57)【特許請求の範囲】
【請求項１】
受信信号系列と逆拡散符号系列との相関値を求めるマッチトフィルタと、該マッチトフィルタからの相関値を基に遅延プロファイルを形成して保持する遅延プロファイル保持手段と、該遅延プロファイル保持手段からの遅延プロファイルを基にパスタイミングを検出するパスタイミング検出回路とを含むパスサーチ回路に於いて、
前記マッチトフィルタは、複数の異なる受信信号系列をそれぞれ入力する複数の受信信号レジスタと、複数の異なる逆拡散符号系列をそれぞれ入力する複数の符号レジスタと、前記受信信号系列と前記逆拡散符号系列との乗算を行う乗算回路と、該乗算回路の乗算出力を加算して相関値として出力する加算回路と、前記複数の受信信号レジスタを選択信号に従って順次選択し、選択した受信信号レジスタからの受信信号系列と、前記複数の符号レジスタを選択信号に従って順次選択し、選択した符号レジスタからの逆拡散符号系列とをそれぞれ前記乗算回路に入力する第１、第２のセレクタとを備えた
ことを特徴とするパスサーチ回路。
【請求項２】
前記マッチトフィルタは、複数の異なる受信信号系列をそれぞれ入力する複数の受信信号レジスタと、複数の異なる逆拡散符号系列をそれぞれ入力する複数の符号レジスタと、前記受信信号系列と前記逆拡散符号系列との乗算を並列的に行う複数の乗算器からなる乗算回路と、該乗算回路の各乗算器からの乗算出力を加算して相関値として出力する加算回路と、前記複数の受信信号レジスタを選択信号に従って順次選択し、選択した受信信号レジスタからの受信信号系列を前記乗算回路の前記複数の乗算器にそれぞれ入力する第１のセレクタと、前記複数の符号レジスタを選択信号に従って順次選択し、選択した符号レジスタからの逆拡散符号系列を前記乗算回路の前記複数の乗算器にそれぞれ入力する第２のセレクタとを備えたことを特徴とする請求項１記載のパスサーチ回路。
【請求項３】
拡散比ｍ且つオーバーサンプル比ｋの受信信号系列を保持する受信信号保持手段と、該受信信号保持手段に対する前記受信信号系列の書込み及び読出しを制御する書込制御回路及び読出制御回路と、前記受信信号保持手段から前記読出制御回路の制御により読出して逆拡散符号系列と共に入力するマッチトフィルタと、該マッチトフィルタからの相関値を電力変換し、順次加算処理して入力する遅延プロファイル保持手段と、該遅延プロファイル保持手段に対する書込み及び読出しを制御する書込制御回路及び読出制御回路と、パスタイミング検出回路とを有し、
前記マッチトフィルタは、前記受信信号系列の前記拡散比ｍに対応したｍ段の第１，第２の受信信号レジスタと、該第１，第２の受信信号レジスタを選択信号に従って選択して乗算回路に接続する第１のセレクタと、それぞれ異なる逆拡散符号系列を入力する第１，第２の符号レジスタと、該第１，第２の符号レジスタを選択信号に従って選択して前記乗算回路に接続する第２のセレクタとを含み、
前記受信信号保持手段の前記書込制御回路及び前記読出制御回路は、前記受信信号保持手段に入力されるオーバーサンプル比ｋの前記入力信号系列をｋ系列に変換して前記マッチトフィルタに入力する構成を有し、
前記遅延プロファイル保持手段の前記書込制御回路及び前記読出制御回路は、前記ｋ系列対応の遅延プロファイルを時系列順に変換して前記パスタイミング検出回路に入力する構成を有することを特徴とする請求項１記載のパスサーチ回路。
【請求項４】
パスサーチ対象のそれぞれオーバーサンプリングされた複数の異なる受信信号系列対応の複数の受信信号保持手段と、該複数の受信信号保持手段を選択信号に従って順次選択するセレクタと、該セレクタにより選択された受信信号保持手段からの受信信号系列を入力して逆拡散符号系列との相関を、前記パスサーチ対象の受信信号系列数とオーバーサンプル比ｋとの積に相当する速度で求めるマッチトフィルタと、該マッチトフィルタからの相関値を電力変換し、順次加算処理して入力する前記パスサーチ対象の複数の遅延プロファイル保持手段と、該複数の遅延プロファイル保持手段を順次選択するセレクタと、該セレクタにより選択された遅延プロファイル保持手段に保持した遅延プロファイルを入力するパスタイミング検出回路とを備えたことを特徴とする請求項１乃至３の何れか１項記載のパスサーチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（Ｃode Ｄivision Ｍultiple Ａccess ；符号分割多元接続）方式の通信システムに於ける受信装置に於いて、受信信号の遅延プロファイルのピーク（パスタイミング）を検出して同期捕捉を行い、且つ同期保持を行うパスサーチ回路に関する。
【０００２】
【従来の技術】
図１５はパスサーチ回路の説明図であり、符号拡散変調信号をアンテナにより受信し、バンドパスフィルタ（ＢＰＦ）１０１を介して直交復調部１０２に入力して直交復調し、同相成分と直交成分とをローパスフィルタ（ＬＰＦ）１０３，１０４を介してＡＤ変換器（Ａ／Ｄ）１０５，１０６に入力し、例えば、Ｘビット構成のディジタル信号に変換し、そのＸビットのうち上位ＸＸビットをパスサーチ回路１０７に入力する。なお、Ｘビット構成のディジタル信号をパスサーチ回路１０７に入力することも可能であるが、Ｘビットのうち上位ＸＸビットを用いることにより、パスサーチの精度に殆ど影響を与えることなく、回路規模の縮小を図るものである。
【０００３】
又パスサーチ回路１０７は、メモリ等による受信信号保持手段１１１，１１２と、書込制御回路１１３と、読出制御回路１１４と、符号生成回路１１５と、マッチトフィルタ（ＭＦ）１１６，１１７と、同相加算回路１１８，１１９と、電力変換回路１２０と、電力加算回路１２１と、書込制御回路１２２と、読出制御回路１２３と、メモリ等による遅延プロファイル保持手段１２４と、パスタイミング検出回路１２５とを含む構成を有するものである。
【０００４】
そして、受信信号保持手段１１１，１１２に保持された同相成分の受信信号系列と、直交成分の受信信号系列とをそれぞれマッチトフィルタ１１６，１１７にに入力し、符号生成回路１１５からの逆拡散符号系列との相関を求め、同相加算回路１１８，１１９に於いて位相差の小さい相関値を加算し、電力変換回路１２０に於いて自乗処理等により電力に変換し、電力加算回路１２１を介して遅延プロファイル保持手段１２４に保持し、所定周期にわたって加算を繰り返すことにより時系列上の平均値を求め、パスタイミング検出回路１２５に於いて遅延プロファイルのピーク点を検出して、パスタイミング信号を出力する。
【０００５】
図１６は従来例のマッチトフィルタの要部説明図であり、図１５のマッチトフィルタ（ＭＦ）１１６，１１７の構成の要部を示し、１３１は受信信号レジスタ、１３２は符号レジスタ、１３３は乗算器、１３４は加算回路（Σ）である。この構成は、拡散比ｍ＝２５６、チップレートに対するオーバーサンプル比ｋ＝４とした場合に相当する。
【０００６】
従って、受信信号レジスタ１３１は、前述のように、例えば、ＸＸビット構成の受信信号系列を入力する場合、４ビット並列シフトで、且つｍ×ｋ＝１０２４段構成のシフトレジスタとすることになる。又符号レジスタ１３２は、ｍ＝２５６段のシフトレジスタであり、又２５６個の乗算器１３３により乗算回路を構成し、受信信号レジスタ１３１の４段目毎の受信信号系列ｒ（ｔ）と、符号レジスタ１３２の各段毎の逆拡散符号系列ｃ（ｔ）との乗算を行い、２５６個の乗算器１３３のそれぞれの乗算出力を加算回路１３４により加算して、そのタイミングに於ける相関値とし、受信信号レジスタ１３１の受信信号系列ｒ（ｔ）を高速でシフトして、逆拡散符号系列と乗算し、その乗算出力を加算回路１３４により加算して出力することにより、相関値系列ｙ（ｔ）を得ることができる。この相関値系列ｙ（ｔ）の時間平均に相当する遅延プロファイルのピーク点をパスタイミングとすることになる。
【０００７】
図１７は同一符号で拡散された複数受信信号の相関値検出の説明図であり、複数のアンテナを設けたスペースダイバーシティ方式や、セクタ対応にアンテナを設けたシステム等に於いて、アンテナ対応にパスサーチ回路等を含む受信部を設けることが最も一般的である。しかし、回路規模がアンテナ対応に増大する問題がある。そこで、共通化を図る為に、時分割的に回路を利用することが考えられる。例えば、位相及び振幅が異なる第１のアンテナのＡＮＴ．１受信信号と、第２のアンテナのＡＮＴ．２受信信号とを、マッチトフィルタの同一の受信信号レジスタに時分割的に入力して相関値を求めることが考えられる。
【０００８】
例えば、図１７の（ａ）は、ＡＮＴ．１受信信号の１シンボル目Ｓ１１が受信信号レジスタに入力された状態を示し、順次シフトされて、（ｂ）の２シンボル目Ｓ１２が受信信号レジスタに入力された状態となる。この際、符号レジスタに設定されたＳ１１の逆拡散符号と乗算され、乗算出力は加算回路Σにより加算されて１シンボル長にわたる相関値系列が出力される。
【０００９】
又図１７の（ｃ）は、ＡＮＴ．２受信信号を受信信号レジスタに入力する場合を示し、その１シンボル目Ｓ２１を初期値として受信信号レジスタに入力して、それ以前のＡＮＴ．１受信信号が相関値演算に影響しないようにする必要がある。そして、図１７の（ｄ）は、ＡＮＴ．２受信信号の１シンボル目Ｓ２１が受信信号レジスタに入力された状態を示す。この状態から受信信号レジスタのＡＮＴ．２受信信号と符号レジスタの逆拡散符号との乗算が開始され、乗算出力は加算回路Σにより加算されて相関値として出力される。
【００１０】
図１８は異符号系列による２シンボル長相関値検出の説明図であり、同一系列の受信信号系列のＳ１〜Ｓ３シンボルと逆拡散符号Ｃ１とを乗算し、Ｓ２〜Ｓ４シンボルと逆拡散符号Ｃ２とを乗算する場合に、受信信号レジスタ及び符号レジスタを時分割に使用して相関値を求める時の動作を示し、（ａ）は受信信号の１シンボル目Ｓ１が受信信号レジスタに入力された状態を示し、順次シフトされて、（ｂ）の３シンボル目Ｓ３が入力された状態となる。この際、符号レジスタに設定されたＳ１の逆拡散符号Ｃ１と乗算され、乗算出力は加算回路Σにより加算されて２シンボル長にわたるＳ１の相関値が出力される。
【００１１】
又図１８の（ｃ）に示すように、Ｓ１の相関値検出処理で受信信号レジスタに残された信号が相関値演算に影響しないように、受信信号の２シンボル目Ｓ２を初期値として受信信号レジスタに入力し、それに対応する逆拡散符号Ｃ２を符号レジスタに入力することになる。そして、図１８の（ｄ）は、受信信号レジスタに受信信号の２シンボル目Ｓ２が、符号レジスタにＣ２が入力された状態を示す。この状態から、受信信号レジスタの受信信号と符号レジスタの逆拡散符号との乗算が開始され、乗算出力は加算回路Σにより加算されて相関値として出力される。
【００１２】
【発明が解決しようとする課題】
パスサーチ回路は、前述のように、マッチトフィルタを有するものであり、拡散比ｍとオーバーサンプル比ｋとに対応した段数の受信信号レジスタを必要とするものであり、比較的回路規模が大きくなるものである。従って、複数の受信信号系列対応にマッチトフィルタを設けると、回路規模がアンテナ数に対応して増加する問題がある。
【００１３】
又マッチトフィルタの受信信号レジスタを複数のアンテナの受信信号に対して時分割的に使用して、回路規模の縮小化を図ると、図１７について説明したように、受信信号レジスタの内容を全面的に入れ換える必要があり、その為の初期値設定等を行うことから、連続的に相関値を出力することができない問題がある。なお、複数の受信信号系列をそれぞれ一時的に保持し、受信信号レジスタには、受信信号系列対応に並列に設定する構成とすれば、相関値を連続的に出力することが可能となる。しかし、受信信号の保持手段や受信信号レジスタへの並列設定手段の構成が複雑化する問題がある。又図１８に示すように、異なる逆拡散符号系列について時分割的に使用する場合も、同様に、一旦初期値設定を行う必要があるから、相関値を連続的に出力することができない問題がある。
【００１４】
本発明は、異なる受信信号系列と異なる符号系列に対しても、複雑化することなく、連続的に相関値の出力を可能とすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明のパスサーチ回路は、（１）受信信号系列と逆拡散符号系列との相関値を求めるマッチトフィルタと、このマッチトフィルタからの相関値を基に遅延プロファイルを形成して保持する遅延プロファイル保持手段と、この遅延プロファイル保持手段からの遅延プロファイルを基にパスタイミングを検出するパスタイミング検出回路とを含むパスサーチ回路であって、マッチトフィルタは、複数の異なる受信信号系列ｒ１（ｔ），ｒ２（ｔ）をそれぞれ入力する複数の受信信号レジスタ１，２と、複数の異なる逆拡散符号系列ｃ１（ｔ），ｃ２（ｔ）をそれぞれ入力する複数の符号レジスタ４−１，４−２と、受信信号系列と前記逆拡散符号系列との乗算を行う乗算回路５と、この乗算回路５の乗算出力を加算して相関値として出力する加算回路６と、複数の受信信号レジスタ１，２を選択信号に従って順次選択し、選択した受信信号レジスタからの受信信号と、前記複数の符号レジスタ４−１，４−２を選択信号に従って順次選択し、選択した符号レジスタからの逆拡散符号系列とをそれぞれ前記乗算回路５に入力する第１、第２のセレクタ３−１，３−２とを備えている。
【００１６】
又（２）パスサーチ回路のマッチトフィルタは、受信信号系列をそれぞれ入力する複数の受信信号レジスタと、複数の逆拡散符号系列をそれぞれ入力する複数の符号レジスタと、受信信号系列と逆拡散符号系列との乗算を行う乗算回路と、この乗算回路の乗算出力を加算して相関値として出力する加算回路と、複数の受信信号レジスタを順次選択して乗算回路に接続する第１のセレクタと、複数の符号レジスタを順次選択して乗算回路に接続する第２のセレクタとを備えた構成とすることができる。
【００１７】
又（３）パスサーチ回路は、拡散比ｍ且つオーバーサンプル比ｋの受信信号系列を保持する受信信号保持手段と、この受信信号保持手段に対する受信信号系列の書込み及び読出しを制御する書込制御回路及び読出制御回路と、受信信号保持手段から読出して逆拡散符号系列と共に入力するマッチトフィルタと、このマッチトフィルタからの相関値を電力変換し、順次加算処理して入力する遅延プロファイル保持手段と、この遅延プロファイル保持手段に対する書込み及び読出しを制御する書込制御回路及び読出制御回路とを有し、又マッチトフィルタは、拡散比ｍの前記受信信号系列に対してｍ段の第１，第２の受信信号レジスタと、この第１，第２の受信信号レジスタを選択する第１のセレクタと、異なる符号系列の逆拡散符号系列を入力する第１，第２の符号レジスタと、該第１，第２の符号レジスタを選択する第２のセレクタとを含み、受信信号保持手段の書込制御回路及び読出制御回路は、受信信号保持手段に入力されるオーバーサンプル比ｋの入力信号系列をｋ系列に変換してマッチトフィルタに入力する構成を有し、又遅延プロファイル保持手段の書込制御回路及び読出制御回路は、ｋ系列対応の遅延プロファイルを時系列順に変換してパスタイミング検出回路に入力する構成を有するものである。
【００１８】
又（４）パスサーチ回路は、パスサーチ対象の受信信号系列対応の受信信号保持手段と、この受信信号保持手段を順次選択するセレクタと、このセレクタにより選択された受信信号系列を入力して逆拡散符号系列との相関を、パスサーチ対象の受信信号系列数とオーバーサンプル比ｋとの積に相当する速度で求めるマッチトフィルタと、このマッチトフィルタからの相関値を電力変換し、順次加算処理して入力するパスサーチ対象の遅延プロファイル保持手段と、この遅延プロファイル保持手段を順次選択するセレクタと、このセレクタにより選択された遅延プロファイルを入力するパスタイミング検出回路とを備えている。
【００１９】
【発明の実施の形態】
図１は本発明の原理説明図であり、第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）の２系列の受信信号の場合を示し、１，２は第１，第２の受信信号レジスタ、３はセレクタ、４は符号レジスタ、５は乗算回路、６は加算回路、７はパスタイミング出力部を示す。
【００２０】
第１の受信信号系列ｒ１（ｔ）を第１の受信信号レジスタ１に、第２の受信信号系列ｒ２（ｔ）を第２の受信信号レジスタ２に、逆拡散符号系列ｃ（ｔ）を符号レジスタ４にそれぞれ入力し、又選択信号をセレクタ３とパスタイミング出力部７とに入力する。又パスタイミング出力部７は、加算回路６からの相関値系列を電力値に変換し、時間平均によって遅延プロファイルを求め、この遅延プロファイルのピーク点を検出し、そのタイミングをパスタイミングとして出力する構成を含むものである。
【００２１】
例えば、セレクタ３により第１の受信信号レジスタ１を選択し、第１の受信信号系列ｒ１（ｔ）の１シンボル分と、符号レジスタ４の逆拡散符号系列ｃ（ｔ）とを乗算回路５に於いて乗算し、乗算出力を加算回路６に於いて加算して相関値をパスタイミング出力部７に入力し、このパスタイミング出力部７から第１の受信信号系列ｒ１（ｔ）対応のパスタイミング信号を出力する。
【００２２】
前述の第１の受信信号系列ｒ１（ｔ）に対する演算処理中に入力される第２の受信信号系列ｒ２（ｔ）を第２の受信信号レジスタ２に入力し、第１の受信信号系列ｒ１（ｔ）の１シンボル分についての演算が終了すると、選択信号によりセレクタ３を制御し、第２の受信信号レジスタ２を選択して、第２の受信信号系列ｒ２（ｔ）の１シンボル分を乗算回路５に入力し、逆拡散符号系列ｃ（ｔ）と乗算し、乗算出力を加算回路６に於いて加算して相関値を求め、パスタイミング出力部７に入力し、このパスタイミング出力部７から第２の受信信号系列ｒ２（ｔ）対応のパスタイミング信号を出力する。
【００２３】
即ち、第１，第２の受信信号レジスタ１，２をセレクタ３により１シンボル分の演算時間毎に切替えることにより、乗算回路５と符号レジスタ４と加算回路６とパスタイミング出力部７とを、第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）に対して共用化し、回路規模を拡大することなく、連続的に相関値を求めることができる。
【００２４】
図２は本発明の第１の実施の形態の説明図であり、１，２は第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）をそれぞれ入力する第１，第２の受信信号レジスタ、３はセレクタ、４は逆拡散符号系列ｃ（ｔ）を入力する符号レジスタ、５は乗算回路、６は加算回路（Σ）を示し、パスサーチ回路のマッチトフィルタの要部を示す。
【００２５】
又前述のように、拡散比ｍ＝２５６、チップレートに対するオーバーサンプル比ｋ＝４とした場合に相当し、第１，第２の受信信号レジスタ１，２は、ｍ×ｋ＝１０２４段構成のシフトレジスタ、符号レジスタ４は、ｍ＝２５６段のシフトレジスタにより構成した場合を示す。又セレクタ３は、２５６個のセレクタ部ＳＥＬを含み、選択信号により第１，第２の受信信号レジスタ１，２の４段目毎、例えば、０段目から１０２３段目の中の３段目，７段目，１１段目，・・・１０２３段目の出力信号を選択して乗算回路５に入力する場合を示す。
【００２６】
又乗算回路５は、セレクタ部ＳＥＬからの受信信号と、符号レジスタ４の各段からの逆拡散符号とを乗算する×印で示す２５６個の乗算器を含むものである。又加算回路６は、２５６個の各乗算器からの乗算出力信号を加算して相関値とする。この相関値は、受信信号レジスタのシフト動作毎に得られるから、相関値系列ｙ（ｔ）として後段の回路に送出する。
【００２７】
又第１の受信信号系列ｒ１（ｔ）の１シンボル分が第１の受信信号レジスタ１にシフトされて、前述の１シンボル長にわたる相関値系列ｙ（ｔ）が出力される過程に於いて、第２の受信信号系列ｒ２（ｔ）を第２の受信信号レジスタ２に順次シフトし、第１の受信信号系列ｒ１（ｔ）の１シンボル長にわたる相関値系列ｙ（ｔ）の算出が終了した時点で、選択信号によりセレクタ３を制御し、第２の受信信号レジスタ２の各段の出力信号を乗算回路５に入力し、符号レジスタ４の逆拡散符号系列ｃ（ｔ）と乗算し、乗算出力を加算回路６により加算し、１シンボル長にわたる相関値系列ｙ（ｔ）を出力する。
【００２８】
この第２の受信信号系列ｒ２（ｔ）の１シンボル分に対する相関値系列ｙ（ｔ）の算出が終了した時点では、第１の受信信号レジスタ１に、第１の受信信号系列ｒ１（ｔ）の次の１シンボル分がシフトされているから、選択信号によりセレクタ３を制御して、第２の受信信号レジスタ２から第１の受信信号レジスタ１に切替えて、前述の相関値算出を行うことになる。従って、２系列の受信信号系列に対して時分割的な処理により相関値算出を行っても、受信信号レジスタには初期値入力等の操作が必要でなくなり、第１の受信信号系列ｒ１（ｔ）に対する相関値系列と、第２の受信信号系列ｒ２（ｔ）に対する相関値系列とを連続的に出力することができる。
【００２９】
図３は本発明の第１の実施の形態の動作説明図であり、（ａ）は、第１の受信信号レジスタ１に、第１の受信信号系列としてのＡＮＴ．１受信信号の１シンボル目Ｓ１１が入力され、第２の受信信号レジスタ２に、第２の受信信号系列としてのＡＮＴ．２受信信号の１シンボル目Ｓ２１が未だ入力されない状態を示し、符号レジスタ４の逆拡散符号と第１の受信信号レジスタ１のＡＮＴ．１受信信号の１シンボル目Ｓ１１とが乗算され、加算回路Σにより加算される。
【００３０】
図３の（ｂ）は、第２の受信信号レジスタ２にＡＮＴ．２受信信号の１シンボル目Ｓ２１が入力され、第１の受信信号レジスタ１にＡＮＴ．１受信信号の２シンボル目Ｓ１２が入力された状態を示す。この時点では、（ａ）に示す状態に於いて算出された１シンボル長にわたる相関値が出力されている。
【００３１】
そこで、図３の（ｃ）に示すように、セレクタによって、第１の受信信号レジスタ１から第２の受信信号レジスタ２に切替えて、第２の受信信号レジスタ２のＡＮＴ．２受信信号の１シンボル目Ｓ２１と符号レジスタ４の逆拡散符号と乗算し、加算回路Σにより加算して相関値を求める。従って、第１，第２の受信信号レジスタ１，２をセレクタによって交互に切替えることにより、相関値を連続的に出力することができる。
【００３２】
図４は本発明の第２の実施の形態の説明図であり、第１，第２の受信信号レジスタ１，２と、第１，第２の符号レジスタ４−１，４−２と、第１，第２のセレクタ３−１，３−２と、乗算回路５と、加算回路（Σ）６とを備えた構成を示し、第１，第２の受信信号レジスタ１，２と乗算回路５と加算回路６と第１のセレクタ３−１とは、図２に示す構成と同様であるが、第１，第２の符号レジスタ４−１，４−２を選択する第２のセレクタ３−２を設けている。
【００３３】
そして、第１，第２の受信信号レジスタ１，２には、前述の実施の形態と同様に、２系統の第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）を入力する。又第１，第２の符号レジスタ４−１，４−２に、それぞれ第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）対応の第１，第２の逆拡散符号系列ｃ１（ｔ），ｃ２（ｔ）を入力する。
【００３４】
選択信号により第１，第２のセレクタ３−１，３−２を制御し、第１の受信信号レジスタ１と第１の符号レジスタ４−１とを選択して、乗算回路５に第１の受信信号系列ｒ１（ｔ）と第１の逆拡散符号系列ｃ１（ｔ）とを入力して乗算し、乗算出力を加算回路６により加算して、相関値系列ｙ（ｔ）を出力する。次に選択信号により第１，第２のセレクタ３−１，３−２を制御し、第２の受信信号レジスタ２と第２の符号レジスタ４−２とを選択して、乗算回路５に第２の受信信号系列ｒ２（ｔ）と第２の逆拡散符号系列ｃ２（ｔ）とを入力して乗算し、乗算出力を加算回路６により加算して、相関値系列ｙ（ｔ）を出力する。
【００３５】
図５は本発明の第２の実施の形態の動作説明図であり、２シンボル長の相関値を出力する場合を示し、Ｓ１１，Ｓ１２，・・・は第１の受信信号のシンボル、Ｓ２１，Ｓ２２，Ｓ２３，・・・は第２の受信信号のシンボル、Ｃ１，Ｃ２は第１，第２の逆拡散符号、１，２は第１，第２の受信信号レジスタ、４−１，４−２は第１，第２の符号レジスタ、Σは加算回路を示す。
【００３６】
図５の（ａ）は、第１の受信信号レジスタ１に入力された第１の受信信号の１シンボル目Ｓ１１と、第１の符号レジスタ４−１に入力された第１の逆拡散符号Ｃ１とを乗算し、乗算出力を加算回路Σに入力して相関値を出力する状態を示し、又点線矢印のように、第２の受信信号レジスタ２に第２の受信信号を入力し、第２の符号レジスタ４−２に第２の逆拡散符号Ｃ２を入力することになるが、その前の状態を示す。
【００３７】
同図の（ｂ）は、第１の受信信号レジスタ１に第１の受信信号の１シンボル目Ｓ１１と２シンボル目Ｓ１２とが順次シフトされて、３シンボル目Ｓ１３が入力され、又第２の受信信号レジスタ２に第２の受信信号の２シンボル目Ｓ２２が入力され、第２の符号レジスタ４−２に第２の逆拡散符号Ｃ２が入力されて、第１の受信信号の１シンボル目Ｓ１１と２シンボル目Ｓ１２とによる２シンボル長の相関値が出力された状態を示す。
【００３８】
この状態で、第１，第２の受信信号レジスタ１，２を切替え、又第１，第２の符号レジスタ４−１，４−２を切替えると、図５の（ｃ）に示す状態となり、第２の受信信号と第２の逆拡散符号Ｃ２との乗算と、加算とによる相関値の算出が行われる。この場合も、第２の受信信号の２シンボル目Ｓ２２と３シンボル目Ｓ２３とについての２シンボル長の相関値を出力することができる。
【００３９】
図６は本発明の第３の実施の形態の説明図であり、１１，１２は第１，第２の受信信号レジスタ、１３，１４は第１，第２のセレクタ、１５は乗算回路、１６は加算回路（Σ）、１７，１８は第１，第２の符号レジスタを示す。
【００４０】
この実施の形態に於いては、拡散比ｍ＝２５６、チップレートに対するオーバーサンプル比ｋ＝４とした場合について示し、前述の実施の形態と同様に、第１，第２の符号レジスタ１７，１８はｍ＝２５６段のシフトレジスタにより構成し、又第１，第２の受信信号レジスタ１１，１２は、ｍ＝２５６段のシフトレジスタにより構成する。
【００４１】
そして、第１の受信信号系列ｒ１（ｔ）と第２の受信信号系列ｒ２（ｔ）とを、図示を省略した前段に於いて順序を変更する。例えば、図２に於ける第１，第２の受信信号レジスタ１，２について、０〜１０２３段の中の例えば０段目，４段目，８段目，・・・・，１０２０段目に相当する信号を入力して、逆拡散符号と乗算し、次に、１段目，５段目，９段目，・・・，１０２１段目に相当する信号を入力し、次に、２段目，６段目，１０段目，・・・１０２２段目に相当する信号を入力し、次に、３段目，７段目，１１段目，・・・１０２３段目に相当する信号を入力する。即ち、ｋ＝４系列に変換すると、各系列に対しては２５６段の受信信号レジスタを用いて、相関値算出が可能となる。その場合、４系統に変換した受信信号を、時分割多重化を行って、２系列の第１，第２の受信信号系列とし、第１，第２の受信信号レジスタ１１，１２に入力する。従って、２５６段の第１，第２の受信信号レジスタ１１，１２により、それぞれ１０２４段の構成を用いた場合と同様に、連続的に相関値の算出が可能となる。
【００４２】
又第１，第２のセレクタ１３，１４と、第１，第２の逆拡散符号系列ｃ１（ｔ），ｃ２（ｔ）とを入力する第１，第２の符号レジスタ１７，１８と、乗算回路１５と、加算回路１６とについては、前述の各実施の形態と同様に動作し、第１，第２のセレクタ１３，１４を選択信号により制御して、第１，第２の受信信号系列ｒ１（ｔ），ｒ２（ｔ）対応の相関値系列ｙ（ｔ）を出力する。この場合、相関値系列ｙ（ｔ）は、時系列に従ったものではないので、後段の回路で順序の変更を行うものである。しかし、第１，第２の受信レジスタ１１，１２を大幅に小型化することが可能であり、パスサーチ回路の小型化並びに経済化を図ることができる。
【００４３】
図７は本発明の第３の実施の形態のパスサーチ回路の説明図であり、３１は同相成分の受信信号保持手段、３２は直交成分の受信信号保持手段、３３は時系列順書込制御回路、３４はチップ系列順読出制御回路、３５は符号生成回路、３６，３７は同相成分と直交成分とのマッチトフィルタ（ＭＦ）、３８，３９は同相加算回路、４０は電力変換回路、４１は電力加算回路、４２はチップ系列順書込制御回路、４３は時系列順読出制御回路、４４は遅延プロファイル保持手段、４５はパスタイミング検出回路を示す。
【００４４】
この実施の形態のパスサーチ回路は、直交復調した同相成分と直交成分を入力し、又マッチトフィルタ３６，３７として、図６に示す構成、即ち、拡散比ｍ＝２５６段の受信信号レジスタを設けた場合を示す。そして、ディジタル信号に変換された同相成分と直交成分との復調信号を受信信号保持手段３１，３２に入力し、時系列順書込制御回路３３の制御により、受信時系列に従って受信信号保持手段３１，３２に順次書込み、チップ系列順読出制御回路３４の制御により、時系列配列の中から、３個おきに読出すことを繰り返して、ｋ＝４系列の受信信号に変換する。
【００４５】
従って、マッチトフィルタ３６，３７は、２５６段の受信信号レジスタ及び逆拡散符号を入力する２５６段の符号レジスタを有する構成で、相関値を出力することができる。この場合の相関値は、時系列順ではないから電力変換回路４０と電力加算回路４１と介して遅延プロファイル保持手段４４に書込む時に、チップ系列順書込制御回路４２の制御によりチップ系列順に書込み、時系列順読出制御回路４３によって時系列順に読出し、遅延プロファイル保持手段４４には、時系列上の遅延プロファイルが保持される。そして、パスタイミング検出回路４５により遅延プロファイルのピーク点を検出し、そのタイミングをパスタイミングとして出力する。
【００４６】
図８は時系列の変換の説明図であり、拡散比ｍ＝２５６、チップレートに対するオーバーサンプル比ｋ＝４とすると、１シンボルは１０２４サンプルとなる。即ち、図８の（ａ）に示すように、１チップ目を０ａ，０ｂ，０ｃ，０ｄとし、２チップ目を１ａ，１ｂ，１ｃ，１ｄとし、２５６チップ目を２５５ａ，２５５ｂ，２５５ｃ，２５５ｄとすると、図８の（ｂ）に示すように、ａ系列〜ｄ系列のｋ＝４系列に並べ替えることができる。その場合のａ〜ｄ系列の単独の系列については、それぞれオーバーサンプル比ｋ＝１となる。
【００４７】
前述の変換は、図７に於ける受信信号保持手段３１，３２に、時系列順書込制御回路３３により、図８の（ａ）に示すような受信信号を時系列に従って書込み、チップ系列順読出制御回路３４により、チップ系列順、例えば、図８の（ｂ）に示すように、０ａ，１ａ，２ａ，・・・２５５ａのａ系列について順次読出し、次に、０ｂ，１ｂ，２ｂ，・・・２５５ｂのｂ系列について順次読出し、以下同様にして、ｃ系列について読出し、次にｄ系列について読出す。それにより、各系列はサンプル数が２５６となり、マッチトフィルタ３６，３７は、図６について説明したように、２５６段構成の受信信号レジスタを用いて、相関値を求めることができる。
【００４８】
図９は相関値出力の動作説明図であり、図６に於ける２５６段の１個の符号レジスタと、２５６段の２個の第１，第２の受信信号レジスタ１１，１２とを用い、図９の（ａ）に示すように、第１の受信信号レジスタ１１には、ａ系列とｃ系列とを入力し、第２の受信信号レジスタ１２には、ｂ系列とｄ系列とを入力する場合を示す。
【００４９】
例えば、第１の受信信号レジスタ１１にａ系列１を入力して、符号レジスタの逆拡散符号と乗算し、加算回路Σにより加算して出力し、その演算過程に、第２の受信信号レジスタ１２にｂ系列１が入力されるから、次に、このｂ系列１と逆拡散符号とを乗算し、加算回路Σにより加算して出力することができる。従って、図９の（ｂ）に示すように、相関値出力系列は、ａ系列による相関値出力０Ａ〜２５５Ａと、ｂ系列による相関値出力０Ｂ〜２５５Ｂと、ｃ系列による相関値出力０Ｃ〜２５５Ｃと、ｄ系列による相関値出力０Ｄ〜２５５Ｄとからなる１０２４の相関値系列が得られる。
【００５０】
しかし、図９の（ｂ）に示す相関値系列は、時系列に従ったものではないから、時系列に変換する必要がある。図１０はこの変換の説明図であり、図７の遅延プロファイル保持手段４４に、チップ系列順書込制御回路４２の制御に従って、ａ系列〜ｄ系列のそれぞれの電力加算回路４１からの電力加算結果が入力されて書込まれる。
【００５１】
そして、時系列順読出制御回路４３により、時系列に従った読出しが行われ、遅延プロファイルの１チップ目は、ａ系列電力加算結果の０Ａ〜２５５Ａの中の０Ａ、次にｂ系列電力加算結果の０Ｂ〜２５５Ｂの中の０Ｂ、次にｃ系列電力加算結果の０Ｃ〜２５５Ｃの中の０Ｃ、次にｄ系列電力加算結果の０Ｄ〜２５５Ｄの中の０Ｄを順次読出し、次に２チップ目として、１Ａ，１Ｂ，１Ｃ，１Ｄを順次読出すことにより、１チップ目から２５６チップ目までの電力加算結果を時系列上に並べた遅延プロファイルが得られる。従って、図７に於けるパスタイミング検出回路４５は、従来例と同様に、遅延プロファイル保持手段４４から読出された時系列上の遅延プロファイルの中のピーク点を検出し、そのタイミングをパスタイミングとして出力することができる。
【００５２】
図１１は本発明の第４の実施の形態の説明図であり、図７と同一符号は同一部分を示し、５３はチップ系列順書込制御回路、５４はチップ系列順読出制御回路、５５はチップ系列順書込制御回路、５６は時系列読出制御回路を示す。この場合、チップ系列順書込制御回路５３の制御により、同相成分と直交成分とのディジタル信号に変換された復調信号は、図８の（ｂ）に示すようなアドレス順、即ち、チップ系列順となるように、受信信号保持手段３１，３２に書込み、チップ系列順読出制御回路５４により、ｋ系列とした各系列毎に順番に読出して、マッチトフィルタ３６，３７に入力する。
【００５３】
従って、前述のように、電力加算回路４１から出力される電力加算結果は、チップ系列順であり、遅延プロファイル保持手段４４に、チップ系列順書込制御回路５５の制御によって、そのチップ系列順に書込み、そして、時系列順読出制御回路５６の制御により、図１０に示すように、時系列順となるように読出して、時系列上の遅延プロファイルとしてパスタイミング検出回路４に入力する。
【００５４】
図１２は本発明の第５の実施の形態の説明図であり、図７及び図１１と同一符号は同一部分を示し、６３は時系列順書込制御回路、６４はチップ系列順読出制御回路、６５は時系列順書込制御回路、６６は時系列読出制御回路を示す。この場合、時系列順書込制御回路６３の制御により、同相成分と直交成分とのディジタル信号に変換された復調信号は、図８の（ａ）に示すような時系列に従って受信信号保持手段３１，３２に書込み、チップ系列順読出制御回路５４により、ｋ系列とした各系列毎に順番に読出して、マッチトフィルタ３６，３７に入力する。この場合の受信信号保持手段３１，３２に対する制御は、図７に示す場合と同様である。
【００５５】
又電力加算回路４１から出力される電力加算結果は、チップ系列順であり、遅延プロファイル保持手段４４に、時系列順書込制御回路６５により時系列順のアドレスに書込み、時系列順読出制御回路６６により、図１０に示すように、時系列順に読出して、時系列上の遅延プロファイルとしてパスタイミング検出回路４５に入力する。
【００５６】
図１３は本発明の第６の実施の形態の説明図であり、図７，図１１及び図１２と同一符号は同一部分を示し、７３はチップ系列順書込制御回路、７４はチップ系列順読出制御回路、７５は時系列順書込制御回路、７６は時系列順読出制御回路を示す。この実施の形態に於いて、受信信号保持手段３１，３２に対する書込制御及び読出制御は、図１１に示す場合と同一であり、又遅延プロファイル保持手段４４に対する書込制御及び読出制御は、図１２に示す場合と同一である。従って、時系列の受信系列をチップ系列順に変換し、又チップ系列の電力加算結果を時系列に変換する処理は、前述の実施の形態と同様であるから、重複した説明は省略する。
【００５７】
図１４は本発明の第７の実施の形態の説明図であり、図７，図１１，図１２及び図１３と同一符号は同一部分を示し、８０は多重処理部、８１〜８３はセレクタ（ＳＥＬ）、８４−１〜８４−Ｎは遅延プロファイル保持手段、８５は書込制御回路、８６は読出制御回路、９０−１〜９０−Ｎは信号保持部、９１は書込制御回路、９２は読出制御回路を示す。
【００５８】
この実施の形態は、複数のユーザ１〜Ｎ対応の受信復調手段に対して、時分割処理するパスサーチ回路を示すもので、ユーザ１〜Ｎ対応の受信復調手段からの同相成分と直交成分との直交復調ディジタル信号が、それぞれの信号保持部９０−１〜９０−Ｎに入力され、受信信号保持手段３１，３２に、書込制御回路９１の制御によって書込まれ、読出制御回路９２の制御に従って、サンプリング速度のＮ倍の速度で読出されてセレクタ８１に入力される。
【００５９】
セレクタ８１は、信号保持部９０−１〜９０−Ｎを順次選択し、同相成分と直交成分との受信信号系列をマッチトフィルタ３６，３７に入力し、符号生成回路３５からの逆拡散符号系列と乗算して相関値を求める。この場合、符号生成回路３５は、ユーザ１〜Ｎ対応の逆拡散符号系列を出力し、マッチトフィルタ３６，３７に入力することになり、その場合、マッチトフィルタ３６，３７の符号レジスタを、図４又は図６に示すように、複数の符号レジスタを設けて、セレクタにより切替える構成とすることができる。
【００６０】
又同相加算回路３８，３９と、電力変換回路４０と、電力加算回路４１とは、それぞれ前述の各実施の形態と同様に動作し、書込制御回路８５の制御により、ユーザ１〜Ｎ対応の遅延プロファイル保持手段８４−１〜８４−Ｎに書込み、読出制御回路８６の制御に従って読出し、セレクタ８３により選択した遅延プロファイルがパスタイミング検出回路４５に入力される。従って、パスタイミング検出回路４５からユーザ１〜Ｎ対応のパスタイミングを順次出力することができるから、図示を省略したセレクタによって、ユーザ１〜Ｎ対応の受信処理を行うことができる。
【００６１】
又書込制御回路９１，８５は、前述の実施の形態の時系列順書込制御回路又はチップ系順列書込制御回路とすることができ、又読出制御回路９２，８６も、前述の実施の形態の時系列順読出制御回路又はチップ系列順読出制御回路とすることができる。又マッチトフィルタ３６，３７は、例えば、図６に示す実施の形態の構成を適用することができる。
【００６２】
又異なるユーザ１〜Ｎ対応に信号保持手段９０−１〜９０−Ｎ及び遅延プロファイル保持手段８４−１〜８４−Ｎを設けた場合を示すが、同一のユーザの異なる受信信号系列（例えば、異なるブランチの受信信号系列或いは異なるセクタの受信信号系列）対応の信号保持手段及び遅延プロファイル保持手段を設けて、それぞれの受信信号系列対応のパスタイミング信号を求めることも可能である。それにより、効果的なＲＡＫＥ合成処理を行わせることが可能となる。
【００６３】
【発明の効果】
以上説明したように、本発明のパスサーチ回路は、受信信号系列ｒ１（ｔ），ｒ２（ｔ）を入力する複数の受信信号レジスタ１，２と、逆拡散符号系列ｃ（ｔ）を入力する符号レジスタ４と、乗算回路５と、加算回路６と、受信信号レジスタ１，２を選択して乗算回路５に接続するセレクタ３とを有するマッチトフィルタを備えており、例えば、２系統の受信信号系列に対して、それぞれの受信信号系列対応の受信信号レジスタ１，２を設けて、セレクタ３により交互に選択する構成とすることにより、共用化部分を多くし、且つ初期値設定等の操作を行うことなく、連続的に相関値を出力することができる利点がある。
【００６４】
又受信入力信号系列をオーバーサンプル比ｋに対応したｋ系列に変換して、マッチトフィルタに入力することにより、マッチトフィルタの受信信号レジスタを拡散比ｍに対応した段数として、回路規模の縮小化を図ることができる利点がある。更に、パスサーチ対象の複数の受信信号系列に対して、マッチトフィルタ部分を時分割的に使用することにより、回路規模を拡大することなく、パスサーチ対象対応のパスタイミング信号を得ることも可能である。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施の形態の説明図である。
【図３】本発明の第１の実施の形態の動作説明図である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態の動作説明図である。
【図６】本発明の第３の実施の形態の説明図である。
【図７】本発明の第３の実施の形態のパスサーチ回路の説明図である。
【図８】時系列の変換の説明図である。
【図９】相関値出力の動作説明図である。
【図１０】遅延プロファイルの時系列への変換の説明図である。
【図１１】本発明の第４の実施の形態の説明図である。
【図１２】本発明の第５の実施の形態の説明図である。
【図１３】本発明の第６の実施の形態の説明図である。
【図１４】本発明の第７の実施の形態の説明図である。
【図１５】パスサーチ回路の説明図である。
【図１６】従来例のマッチトフィルタの要部説明図である。
【図１７】同一符号で拡散された複数受信信号の相関値検出の説明図である。
【図１８】異符号系列による２シンボル長相関値検出の説明図である。
【符号の説明】
１，２  受信信号レジスタ
３  セレクタ
４  符号レジスタ
５  乗算回路
６  加算回路
７  パスタイミング出力部
ｒ１（ｔ），ｒ２（ｔ）  受信信号系列
ｃ（ｔ）  逆拡散符号系列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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