(57)【特許請求の範囲】
【請求項１】
複数の単位素子が形成された半導体領域と、
前記半導体領域の上層に形成され、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線格子を形成する基準配線層と、
前記基準配線層の上層に位置し、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線格子に対して４５度または１３５度の角度で交差する斜め配線格子を形成する斜め配線層とを具備し、
前記斜め配線層は、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるとともに、その第ｍ＋１層配線及び前記第ｍ＋２層配線の配線幅が、前記基準配線層のそれぞれの層の配線幅に対して√２倍に設定される
ことを特徴とする半導体集積回路装置。
【請求項２】
前記斜め配線層は、その配線膜厚が、前記基準配線格子の配線膜厚の√２倍に設定される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記基準配線層と、前記斜め配線層は、配線チャネル領域を構成し、
前記配線チャネル領域は、前記単位素子からなる論理セルを列状に配置したセルロウと平行な方向に設けられる
ことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記基準配線層の配線と前記斜め配線層の配線は、これらの交差箇所に配線接続用のビアホールを設け、
前記ビアホールは、その横断面が六角形、八角形および平行四辺形のいずれかの形状である
ことを特徴とする請求項１乃至３のいずれか記載の半導体集積回路装置。
【請求項５】
複数の前記単位素子はセルを構成し、
前記セルは、前記斜め配線格子の配線方向に沿った形状で定義される、配線が行われない障害物領域を有する
ことを特徴とする請求項１乃至４のいずれか記載の半導体集積回路装置。
【請求項６】
前記斜め配線層の配線は、その一部が電源供給用の電源配線として構成される
ことを特徴とする請求項１乃至５のいずれか記載の半導体集積回路装置。
【請求項７】
前記複数の単位素子は、前記複数の単位素子からなるセルを構成し、
前記セルは、ツリー型の配線経路によりクロック信号を供給され、
前記ツリー型の配線経路は、第１および第２の地点から前記斜め配線層の配線上を互いに近づき合うように形成された経路による第１の結線と、第３および第４の地点から前記斜め配線層の配線上を互いに近づき合うように形成された経路による第２の結線とを、前記基準配線層の配線によって結線して構成される単位配線形状を組み合わせて構成される
ことを特徴とする請求項１乃至６のいずれか記載の半導体集積回路装置。
【請求項８】
上記半導体集積回路装置は、さらに、
前記斜め配線層の上層に位置し、互いに直交する第ｐ−１（ｐ≧２）層配線と第ｐ層配線により、前記斜め配線格子あるいは第ｐ−２層配線に対して４５度または１３５度の角度で交差する上部配線格子を形成する上部配線層を具備し、
前記上部配線層は、その各層の配線間の配線ピッチが、前記斜め配線層のそれぞれの層の配線間または前記第ｐ−２層配線の配線ピッチに対して√２倍に設定されるとともに、その各層の配線の配線幅が、前記斜め配線層のそれぞれの層の配線または前記第ｐ−２層配線の配線幅に対して√２倍に設定される
ことを特徴とする請求項１乃至７のいずれか記載の半導体集積回路装置。
【請求項９】
前記斜め配線層は、チップ全体にわたるグローバル配線が配線される
ことを特徴とする請求項１乃至８のいずれか記載の半導体集積回路装置。
【請求項１０】
前記基準配線層は、前記グローバル配線以外のローカル配線が配線される
ことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記複数の単位素子はセルを構成し、
前記セルは、前記グローバル配線と直接接続すべき場合、前記斜め配線層の配線と直接接続可能な出力端子形状を有する
ことを特徴とする請求項９または１０に記載の半導体集積回路装置。
【請求項１２】
上記半導体集積回路装置は、さらに、
フリップフロップ回路と、
チップのコーナーに配置されるＰＬＬ（Phase Locked Loop）とを具備し、
前記フリップフロップ回路は、ツリー型の配線経路によりクロック信号を供給され、
前記ツリー型の配線経路は、前記ＰＬＬからチップ中央近傍へ、前記斜め配線層の配線を用いて結線され、前記チップ中央近傍から前記フリップフロップ回路に対してバッファセルを介してＲＣ積をバランスさせるように階層的に結線される
ことを特徴とする請求項１乃至１１のいずれか記載の半導体集積回路装置。
【請求項１３】
上記半導体集積回路装置は、さらに、
その内部の配線に前記基準配線層の配線を用いるＳＲＡＭ回路を具備し、
前記斜め配線層は、前記ＳＲＡＭ回路上を通過する配線が配線される
ことを特徴とする請求項１乃至１２のいずれか記載の半導体集積回路。
【請求項１４】
前記基準配線層は３層により構成され、
前記基準配線層の第１層配線および第３層配線は、前記単位素子からなる論理セルを列状に配置したセルロウと平行な方向に配線される
ことを特徴とする請求項１乃至１３のいずれか記載の半導体集積回路装置。
【請求項１５】
前記基準配線層は２層により構成される
ことを特徴とする請求項１乃至１３のいずれか記載の半導体集積回路装置。
【請求項１６】
半導体集積回路の素子を配線する半導体集積回路配線方法であって、
第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線格子からなる基準配線層を形成するステップと、
互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線層に対して４５度または１３５度の角度で交差する斜め配線層を、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるとともに、その第ｍ＋１層配線及び前記第ｍ＋２層配線の配線幅が、前記基準配線層のそれぞれの層の配線幅に対して√２倍に設定されるべく形成するステップとを含む
ことを特徴とする半導体集積回路配線方法。
【請求項１７】
上記半導体集積回路配線方法は、さらに、
前記基準配線層が構成する配線ネット中から所定の遅延時間を超える遅延を生ずる配線ネットを抽出するステップと、
抽出された配線ネット上の、前記斜め配線格子の配線と接続できる位置に信号増幅用のバッファセルを挿入するステップとを含む
ことを特徴とする請求項１６に記載の半導体集積回路配線方法。
【請求項１８】
上記半導体集積回路配線方法は、さらに、
複数の前記単位素子からなるセルを定義するステップと、
前記セル中に、配線が行われない障害物領域を、前記斜め配線層の配線方向に沿った形状で定義する障害物定義ステップとを含む
ことを特徴とする請求項１６または１７に記載の半導体集積回路配線方法。
【請求項１９】
前記障害物定義ステップは、その角部近傍に、前記第ｍ＋１層配線または前記第ｍ＋２層配線を配置する
ことを特徴とする請求項１８に記載の半導体集積回路配線方法。
【請求項２０】
上記半導体集積回路配線方法は、さらに、
前記基準配線層の前記ｍ層のいずれかの配線であって、同一の層に属する平行する２本の配線のうち、一方の配線が他方の配線にノイズを及ぼす場合、前記２本の配線のいずれか一方の配線の途中の所定の部分を、前記斜め配線層の配線で置き換えるステップを含む
ことを特徴とする請求項１６乃至１９のいずれか記載の半導体集積回路配線方法。
【請求項２１】
上記半導体集積回路配線方法は、さらに、
前記置き換えに用いられた前記斜め配線層の配線の経路中に、バッファセルを挿入するステップを含む
ことを特徴とする請求項２０に記載の半導体集積回路配線方法。
【請求項２２】
上記半導体集積回路配線方法は、さらに、
複数の単位素子からなるセルを、前記基準配線層の配線方向に対応するＸ−Ｙ方向のカットラインと前記斜め配線層の配線方向に対応する斜め方向のカットラインとを用いた所定のカット法に基づき配置するステップを含む
ことを特徴とする請求項１６に記載のセル配置方法。
【請求項２３】
上記半導体集積回路配線方法は、さらに、
第１および第２の地点から前記斜め配線層の配線上を互いに近づき合うように形成された第１の経路を設定するステップと、
第３および第４の地点から前記斜め配線層の配線上を互いに近づき合うように形成された第２の経路を設定するステップと、
前記第１の経路と前記第２の経路とを、前記基準配線層の配線によって結線して構成される単位配線形状を形成するステップと、
前記単位配線形状を組み合わせて複数の前記単位素子からなるセルにクロック信号を供給するツリー型の配線経路を形成するステップとを含む
ことを特徴とする請求項１６乃至２１のいずれか記載の半導体集積回路配線方法。
【請求項２４】
上記半導体集積回路配線方法は、さらに、
チップのコーナーに配置されるＰＬＬ（Phase Locked Loop）からチップ中央近傍へ、前記斜め配線層の配線を用いて結線するステップと、
前記チップ中央近傍から前記チップ中の前記フリップフロップ回路に対してバッファセルを介してＲＣ積をバランスさせるように階層的に結線するステップとを含む
ことを特徴とする請求項１６に記載の半導体集積回路配線方法。
【請求項２５】
上記半導体集積回路配線方法は、さらに、
その内部の配線に前記基準配線層の配線を用いる、ＳＲＡＭ回路を形成するステップと、
前記斜め配線層上に前記ＳＲＡＭ回路上を通過する配線を形成するステップとを含む
ことを特徴とする請求項１６に記載の半導体集積回路配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線構造を有する半導体集積回路装置、半導体集積回路配線方法およびセル配置方法に関する。特に、Ｘ−Ｙ方向の配線格子の配線層の上層に斜め方向の配線格子の配線層が形成された半導体集積回路において、回路の遅延の低減およびノイズ耐性の向上を実現する半導体集積回路および半導体集積回路配線技術に関する。
【０００２】
【従来の技術】
従来のスタンダードセル方式またはゲートアレイ方式によるＬＳＩの多層配線構造には、直交する配線層を上層に積み重ねていく方式が採られてきた。すなわち、第１層と第２層が直交し、第２層と第３層が直交する、というように、第ｎ−１層と第ｎ層とが直交する構成である。このような各層が直交する多層配線構造においては、対角方向の二点を接続する場合に、ユークリッド距離分だけ離れた点を接続することになる。このため、直線距離の√２倍の距離以上の長さの配線が必要となる。したがって、直交型の多層配線構造は、集積度的にも、遅延特性的にもオーバーヘッドを生じていた。
【０００３】
しかしながら、コンピュータ上でＬＳＩ配線設計をする際には、直交座標系で配線する手法がアルゴリズム的に簡便である。このため、コンピュータ上では、上記オーバーヘッドを無視して配線設計が行われていた。
【０００４】
ところが、回路構造の微細化が進展するにつれて、配線構造に起因する遅延成分が回路全体のパフォーマンスを左右するようになってきた。このため、上記の配線長が長くなることによるオーバーヘッドを無視することができなくなってきた。
【０００５】
具体的には、第１に、配線抵抗に起因する遅延成分がクリティカルパスディレイの大半を占める。このように、配線長が回路パフォーマンスに与える影響は増している。
【０００６】
また、第２に、配線に起因する負荷容量の内訳は、対基板の容量よりも隣接する配線間のカップリング容量の方が支配的となっている。このため、隣接する配線間の容量を如何に軽減するかが回路パフォーマンスを向上させるための重要な要素となってきた。
【０００７】
さらに、第３に、この配線間のカップリング容量に起因するカップリングノイズよる誤動作も深刻化している。特に従来の、すべての配線が直交する配線構造においては、同一の層内で隣接して平行に走る配線間で相互に影響を及ぼし合う場合、他の配線層に配線を代えてもやはり上下で平行に走ることになる。このため、同層内で平行に走る配線間のカップリング容量を軽減することは困難である。
【０００８】
直交型多層配線構造に関連して、直交する配線構造に加え、斜め方向（４５°または１３５°）の配線を利用して配線長を短縮する配線技術が提案されている。例えば、特開平５−１０２３０５号”半導体集積回路の自動レイアウト方法”にこの斜め方向の配線技術が開示されている。この従来技術を説明する。
【０００９】
図２８は、この斜め方向の配線を利用した従来技術の半導体集積回路装置の配線格子構造を示すレイアウト図である。
【００１０】
この配線構造は、直交座標を構成するレイヤの上に別のレイヤとして斜め方向の配線格子を形成したものである。図２８中の４０１は、第１層の配線格子（グリッド）であり、その上層に直交して第２層の配線格子４０２が形成されている。さらにこれら上層には、第１層４０１に対して４５°斜め方向の第３層配線グリッド４０３と、第１層４０１に対して１３５°斜め方向の第４層配線グリッド４０４とが形成されている。
【００１１】
しかしながら、斜め方向の配線を利用したこの従来技術の多層配線技術は、以下の問題点があった。
【００１２】
（１）従来の多層配線構造では、単純に斜め方向の配線格子を設けているので、その格子点がずれるという問題があった。すなわち、図２９に示すように、第１層４０１と第２層４０２の格子点は５０１になる。一方、第３層４０３と第４層４０４の格子点は５０２になる。ここで、第４層４０４から第３層４０３に接続孔（ビアホール）を置く場合には格子点５０２に置くことになる。一方、第３層４０３から第２層４０２にビアホールを置く場合は、格子点５０１に置くことになる。ところが、これら格子点５０２と５０１とが接近していると、ビアホールを置くことができない。このため、別の位置にビアホールを設ける必要が生じる。このように、上層の斜め配線格子（第３層４０３と第４層４０４）と下層のＸ−Ｙ配線格子（第１層４０１と第２層４０２）との階層間において格子点がずれることによって、配線設計が複雑化していた。
【００１３】
（２）上層の斜め配線層の抵抗は、下層の配線層と同様となる。このため、上層に斜め配線層を用いても配線に起因するＲＣ遅延は低減されない。ここで、ＲＣ遅延とは、抵抗成分Ｒと容量成分Ｃによる遅延である。このため、上層の斜め配線格子を使っても、長い距離を結線するためのグローバルな配線に適した配線構造を構築することはできない。
【００１４】
（３）上層の斜め配線層の配線ピッチに関しては、一般的に最小デザインルールよりも広いピッチとなっていない。このため、上層に斜め配線層を配置しても隣接する配線容量を軽減する構成にはなっていない。この点に関して、ＣＡＤ上の配線グリッドに対してデザインルールによる配置配線間隔の制限が最も厳しい層の配線を斜めに配置する第２の技術が、特開平７−８６４１４号”半導体装置”に開示されている。しかし、この従来技術は、配線幅を同時に広くとる構成でないため、上記の配線抵抗を軽減できない。また、隣接配線とのカップリング容量が軽減されないため、配線のＲＣ遅延を軽減することはできない。
【００１５】
（４）ビアホールの形状は、従来技術では、矩形形状に定義されていた。しかし、直交する配線同士以外の配線同士の接続を行う場合、つまり斜めに交差する配線を接続する場合には、矩形のビアホール形状では必要十分なカット面積を確保することができない。従って配線の断線不良を引き起こすエレクトロマイグレーション現象に対する耐性が不十分であった。
【００１６】
（５）論理セルを列状に配置して形成されるセルロウの定義と斜め配線格子の定義との関係が明確でなかった。このため、例えば、直交する二つの配線層と二つの斜め配線層との計四つの配線層が定義されている場合に、セルロウと平行に位置する配線リソースが不足することは明らかであった。この点に関して、直交する３つの配線層の上に斜め方向の２つの配線層を定義して、上記の配線リソース不足の問題を解決する技術が、特開平５−２４３３７９号”半導体集積回路装置”に開示されている。しかしこの技術では、５層の配線層が必要となり、コストの上昇を招くという問題がある。
【００１７】
（６）回路の誤動作を引き起こすクロストークノイズを同一配線層内で低減することができなかった。従来技術の斜め配線格子を備えた配線構造においては、同一配線方向に上下の配線層が重なることがない。このため、上下の配線層の配線間のカップリング容量は小さくなるため、上下配線間のクロストークノイズの問題は解決される。しかし、同一配線層内では、異なる配線が平行に配されているので、隣接配線間のカップリング容量を軽減できない。つまり、従来の斜め配線格子技術では、同一配線層内で平行する二つの配線間で生ずるクロストークノイズを除去することができなかった。
【００１８】
（７）電源供給用の配線とするには従来の斜め配線格子は不十分であった。例えば、組み合わせ回路を構成するチップのコア領域にパッドを構成するような場合には、このパッドの一部を電源供給用に用いることは可能である。（尚、このコア領域に対して、チップのＩ／Ｏを配置する周辺領域をＩ／Ｏ領域と呼ぶ。）この場合、上層の斜め配線格子層を電源供給用の補助的な配線として用いることができる。このような構成の場合において、従来の斜め配線格子構造は、幅広の配線を構成することに不向きな配線ピッチまたは配線幅を持った構造となっている。このため、上層の斜め配線格子層を電源供給用として有効利用するには適さない構造であった。
【００１９】
（８）ＰＬＬ（Phase Locked Loop）からチップ内のフリップフロップにクロックを供給する配線の配線長が長いため、遅延が増大していた。
【００２０】
ＰＬＬは、チップに内蔵されるアナログ回路の特性を悪化させないために、通常チップのコーナーに配置され、このコーナーから各フリップフロップに対して配線される。このため、最短でもチップの半周囲長に近い長さの配線を引く必要があった。従って、遅延が増大するとともに、バッファの段数が増えることによってクロックのデューティー比に悪影響があった。
【００２１】
（９）ＳＲＡＭなどのメモリ回路の場合、これらメモリ回路上を通過する配線は、メモリ内の配線と通過配線との間のカップリングノイズを起こして性能を悪化させる。このため、このメモリ回路上の通過配線は、従来さけられて配線設計がなされていた。このメモリ回路上の通過配線をシールドする１つの従来技術がある。しかし、この技術では配線をシールドするためにさらにもう１層を必要とする。従って、回路の構成が複雑化していた。またメモリ回路上の通過配線を小振幅信号用に使用する他の従来技術がある。しかし、この技術では適用対象となる集積回路が限定されていた。
【００２２】
【発明が解決しようとする課題】
本発明は、従来技術の上記の問題点を解決するためになされたものである。
【００２３】
そして、その目的は、Ｘ−Ｙ方向に直交する配線格子に加えて、斜め方向に直交する配線格子を設けた多層配線構造を用いる半導体集積回路において、斜め配線層を活用することによって、回路の遅延特性とノイズ耐性を向上させると共に配線設計の容易化および製造コストの低減化を可能にした半導体集積回路および半導体集積回路配線方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の特徴は、複数の単位素子が形成された半導体領域と、前記半導体領域の上層に形成され、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線格子を形成する基準配線層と、前記基準配線層の上層に位置し、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線格子に対して４５度または１３５度の角度で交差する斜め配線格子を形成する斜め配線層とを具備し、前記斜め配線層は、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるとともに、その第ｍ＋１層配線及び前記第ｍ＋２層配線の配線幅が、前記基準配線層のそれぞれの層の配線幅に対して√２倍に設定されることを特徴とする半導体集積回路装置を提供する点にある。
【００２５】
また、本発明の他の特徴は、前記斜め配線層は、その配線膜厚が、前記基準配線格子の配線膜厚の√２倍に設定される点にある。
【００２６】
また、本発明の他の特徴は、前記基準配線層と前記斜め配線層は、配線チャネル領域を構成し、前記配線チャネル領域は、前記単位素子からなる論理セルを列状に配置したセルロウと平行な方向に設けられる点にある。
【００２７】
また、本発明の他の特徴は、前記基準配線層の配線と前記斜め配線層の配線は、これらの交差箇所に配線接続用のビアホールを設け、前記ビアホールは、その横断面が六角形、八角形および平行四辺形のいずれかの形状である点にある。
【００２８】
また、本発明の他の特徴は、前記複数の単位素子はセルを構成し、前記セルは、前記斜め配線格子の配線方向に沿った形状で定義される、配線が行われない障害物領域を有する点にある。
【００２９】
また、本発明の他の特徴は、前記斜め配線層の配線は、その一部が電源供給用の電源配線として構成される点にある。
【００３０】
また、本発明の他の特徴は、前記複数の単位素子は、前記複数の単位素子からなるセルを構成し、前記セルは、ツリー型の配線経路によりクロック信号を供給され、前記ツリー型の配線経路は、第１および第２の地点から前記斜め配線層の配線上を互いに近づき合うように形成された経路による第１の結線と、第３および第４の地点から前記斜め配線層の配線上を互いに近づき合うように形成された経路による第２の結線とを、前記基準配線層の配線によって結線して構成される単位配線形状を組み合わせて構成される点にある。
【００３１】
また、本発明の他の特徴は、上記半導体集積回路装置は、さらに、前記斜め配線層の上層に位置し、互いに直交する第ｐ−１（ｐ≧２）層配線と第ｐ層配線により、前記斜め配線格子あるいは第ｐ−２層配線に対して４５度または１３５度の角度で交差する上部配線格子を形成する上部配線層を具備し、前記上部配線層は、その各層の配線間の配線ピッチが、前記斜め配線層のそれぞれの層の配線間または前記第ｐ−２層配線の配線ピッチに対して√２倍に設定されるとともに、その各層の配線の配線幅が、前記斜め配線層のそれぞれの層の配線または前記第ｐ−２層配線の配線幅に対して√２倍に設定される点にある。
【００３２】
また、本発明の他の特徴は、前記斜め配線層は、概ねチップ全体にわたるグローバル配線が配線される点にある。
【００３３】
また、本発明の他の特徴は、前記基準配線層は、前記グローバル配線以外のローカルな配線が配線される点にある。
【００３４】
また、本発明の他の特徴は、前記複数の単位素子はセルを構成し、前記セルは、前記グローバル配線と直接接続すべき場合、前記斜め配線層の配線と直接接続可能な出力端子形状を有する点にある。
【００３５】
また、本発明の他の特徴は、上記半導体集積回路装置は、さらに、フリップフロップ回路と、チップのコーナーに配置されるＰＬＬ（Phase Locked Loop）とを具備し、前記フリップフロップ回路は、ツリー型の配線経路によりクロック信号を供給され、前記ツリー型の配線経路は、前記ＰＬＬからチップ中央近傍へ、前記斜め配線層の配線を用いて結線され、前記チップ中央近傍から前記フリップフロップ回路に対してバッファセルを介してＲＣ積をバランスさせるように階層的に結線される点にある。
【００３６】
また、本発明の他の特徴は、上記半導体集積回路装置は、さらに、その内部の配線に前記基準配線層の配線を用いるＳＲＡＭ回路を具備し、前記斜め配線層は、前記ＳＲＡＭ回路上を通過する配線が配線される点にある。
【００３７】
また、本発明の他の特徴は、前記基準配線層は３層により構成され、前記基準配線層の第１層配線および第３層配線は、前記単位素子からなる論理セルを列状に配置したセルロウと平行な方向に配線される点にある。
【００３８】
また、本発明の他の特徴は、前記基準配線層は２層により構成される点にある。
【００３９】
また、本発明の他の特徴は、半導体集積回路の素子を配線する半導体集積回路配線方法であって、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線層を形成するステップと、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線格子に対して４５度または１３５度の角度で交差する斜め配線層を、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるとともに、その第ｍ＋１層配線及び前記第ｍ＋２層配線の配線幅が、前記基準配線層のそれぞれの層の配線幅に対して√２倍に設定されるべく形成するステップとを含むことを特徴とする半導体集積回路配線方法を提供する点にある。
【００４０】
また、本発明の他の特徴は、上記半導体集積回路配線方法は、さらに、前記基準配線層が構成する配線ネット中から所定の遅延時間を越える遅延を生ずる配線ネットを抽出するステップと、前記抽出された配線ネット上の、前記斜め配線層の配線と接続できる位置に信号増幅用のバッファセルを挿入するステップとを含む点にある。
【００４１】
また、本発明の他の特徴は、上記半導体集積回路配線方法は、さらに、前記複数の単位素子からなるセルを定義するステップと、前記セル中に、配線が行われない障害物領域を、前記斜め配線層の配線方向に沿った形状で定義するステップとを含む点にある。
【００４２】
また、本発明の他の特徴は、前記障害物領域定義ステップは、その角部近傍に、前記第ｍ＋１層配線または前記第ｍ＋２層配線を配置する点にある。
【００４３】
また、本発明の他の特徴は、上記半導体集積回路配線方法は、さらに、前記基準配線層の前記ｍ層のいずれかの配線であって、同一の層に属する平行する２本の配線のうち、一方の配線が他方の配線にノイズを及ぼす場合に、前記２本の配線のいずれか一方の配線の途中の所定の部分を、前記斜め配線層の配線で置き換えるステップを含む点にある。
【００４４】
また、本発明の他の特徴は、上記半導体集積回路配線方法は、さらに、前記置き換えに用いられた前記斜め配線層の配線の経路中に、バッファセルを挿入するステップを含む点にある。
【００４５】
また、本発明の他の特徴は、半導体集積回路上にセルを配置するセル配置方法であって、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線層を形成するステップと、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線層に対して４５度または１３５度の角度で交差する斜め配線層を、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるべく形成するステップと、複数の単位素子からなるセルを、前記基準配線層の配線方向に対応するＸ−Ｙ方向のカットラインと前記斜め配線層の配線方向に対応する斜め方向のカットラインとを用いた所定のカット法に基づき配置するステップとを含むことを特徴とするセル配置方法を提供する点にある。
【００４６】
また、本発明の他の特徴は、上記半導体集積回路配線方法は、さらに、第１および第２の地点から前記斜め配線層の配線上を互いに近づき合うように形成された第１の経路を設定するステップと、第３および第４の地点から前記斜め配線格子の配線上を互いに近づき合うように形成された第２の経路を設定するステップと、前記第１の経路と前記第２の経路とを、前記基準配線層の配線によって結線して構成される単位配線形状を形成するステップと、前記単位配線形状を組み合わせて前記複数の単位素子からなるセルにクロック信号を供給するツリー型の配線経路を形成するステップとを含む点にある。
【００４７】
また、本発明の他の特徴は、半導体集積回路の素子を配線する半導体集積回路配線方法であって、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線層を形成するステップと、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線層に対して４５度または１３５度の角度で交差する斜め配線層を、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるべく形成するステップと、チップのコーナーに配置されるＰＬＬ（Phase Locked Loop）からチップ中央近傍へ、前記斜め配線層の配線を用いて結線するステップと、前記チップ中央近傍から前記チップ中の前記フリップフロップ回路に対してバッファセルを介してＲＣ積をバランスさせるように階層的に結線するステップとを含むことを特徴とする半導体集積回路配線方法を提供する点にある。
【００４８】
また、本発明の他の特徴は、半導体集積回路の素子を配線する半導体集積回路配線方法であって、第ｎ（ｎ≧２）層配線が、第ｎ−１層配線と互いに直交するｍ（ｍ≧２）層の配線により、Ｘ−Ｙ方向の基準配線層を形成するステップと、互いに直交する第ｍ＋１層配線と第ｍ＋２層配線により、前記基準配線層に対して４５度または１３５度の角度で交差する斜め配線層を、その第ｍ＋１層配線間及び第ｍ＋２層配線間の配線ピッチが、前記基準配線層のそれぞれの層の配線間の配線ピッチに対して√２倍に設定されるべく形成するステップと、その内部の配線に前記基準配線層の配線を用いる、ＳＲＡＭ回路を形成するステップと、前記斜め配線層上に前記ＳＲＡＭ回路を通過する配線を形成するステップとを含むことを特徴とする半導体集積回路配線方法を提供する点にある。
【００４９】
【発明の実施の形態】
以下、図面を参照して、本発明に係る半導体集積回路および半導体集積回路配線方法の実施形態が詳細に説明される。
【００５０】
第１の実施形態
第１の実施形態は、互いに直交する第１層および第２層の基準配線格子の上層に、この基準配線格子に対して４５度または１３５度の角度で交差し、互いに直交する第３層配線と第４層配線とにより形成された斜め配線格子を設け、この斜め配線格子の第３層配線間及び第４層配線間の配線ピッチおよび配線幅を、基準配線格子の配線ピッチに対して√２倍に設定したことにより、配線長を短縮するとともに、ＲＣ遅延を低減し、ノイズ耐性を向上させた実施形態である。
【００５１】
図１は、本発明の第１実施形態に係る半導体集積回路装置の配線格子構造を示すレイアウト図である。図２は、図１に示すような配線格子構造に基づいて配線を実施した場合の配線構造の一例を示す平面図である。また、図３は、図４のＡ−Ａ断面図である。
【００５２】
図１に示すように、第１の実施形態の配線構造は、図２８の従来技術と同様に、第１層と第２層の配線並びに第３層と第４層の配線は互いに直交する配線グリッドを備えている。すなわち、第１層に対して、第３層と第４層はそれぞれ４５°、１３５°で交差するようにグリッドが配置されている。
【００５３】
図１中の１は、第１層の配線グリッドであり、その上層に直交して第２層の配線グリッド２が形成されている。さらに、第１層配線グリッド１に対して４５°斜め方向の第３層配線グリッド３と、第１層配線グリッド１に対して１３５°斜め方向の第４層配線グリッド４とが順次配置されている。
【００５４】
ここで、第１の実施形態は、斜め方向に配置された第３層配線３の間と第４層配線４の間の配線ピッチを、それぞれ第１層配線１の間及び第２層配線２の間よりも広く設定する。具体的には、第３層配線３の間及び第４層配線４の間の配線ピッチは、第１層配線１の間及び第２層配線２の間の配線ピッチ（λ）の√２倍（√２・λ）に設定されている。
【００５５】
これにより、上層のＸ−Ｙ配線格子（第３層４と第４層４）と下層の斜め配線格子（第１層１と第２層２）との階層間において格子点がずれるのを回避することができる。このため、配線設計を容易化することが可能になる。つまり、第２層と第３層との間のビアホールを第１層と第２層のグリッドの交点に置くことができ、隣接する格子を第１層または第２層の配線に用いることができる。
【００５６】
さらに、第１の実施形態は、配線ピッチ（√２・λ）で斜め方向に配置された第３層配線３と第４層配線４の配線幅を、第１層配線１と第２層配線２よりも広く設定する。具体的には、図２に示すように、第３層配線３と第４層配線４の配線幅は、それぞれ第１層配線１と第２層配線２の配線幅（ｄ）の√２倍（√２・ｄ）に設定されている。上述のように、第３層と第４層の配線ピッチが√２倍になっているため、図２のｐが示す配線間隔は、デザインルールに違反することない。このため、デザインルールに抵触することなく、配線幅を広げることができる。
【００５７】
図３に示す例においては、まず垂直方向に第１層配線１が配置され、それに直交する方向に第２層配線２が配置されている。これに対して、斜め方向に第３層配線３と第４層配線４が配置されている。図中１２は第１層配線１と第２層配線２との間に置かれたビアホールであり、１３は、第２層配線２と第３層配線３との間に置かれたビアホールであり、さらに１４は第３層配線３と第４層配線４との間に置かれたビアホールである。
【００５８】
第１の実施形態は、上記の配線ピッチおよび配線幅の特徴を前提として、斜め方向に配置された第３層配線３と第４層配線４の配線膜厚を、第１層配線１と第２層配線２よりも厚く設定している。具体的には、図３に示すように、第３層配線３と第４層配線４の配線膜厚は、それぞれ第１層配線１と第２層配線２の配線幅（ｔ）の√２倍（√２・ｔ）に設定されている。なお、図３中の１０はトランジスタが形成される半導体基板であり、１１は層間絶縁膜である。  上記の第３層および第４層の配線幅および配線膜厚を第１層および第２層の√２倍とした構造を用いることにより、第３層配線と第４層配線の配線断面積は、以下の式が示すように、第１層配線と第２層配線の配線断面積の２倍となる。
【００５９】
√２×√２＝２
このため、単位長当たりの配線抵抗は第１層および第２層の配線の１／２となる。一方、隣接配線との対向面積は、√２倍となるが、隣接配線間隔も√２倍となるため、第３層配線及び第４層配線における隣接配線間容量は、第１層配線及び第１層配線における隣接配線間容量と同じである。配線抵抗が１／２で隣接配線間容量は同じであるから、単位長さ当たりの配線ＲＣ遅延は、第１層および第２層の配線の１／２となる。尚、配線ＲＣ遅延とは、配線の抵抗成分と容量成分による遅延をいう。
【００６０】
上記のように、第１の実施形態によれば、第３層配線間及び第４層配線間の配線ピッチを、第１層配線間及び第２層配線間の配線ピッチに対して√２倍に設定する。このため、上層の斜め配線格子と下層の基準配線格子との階層間において格子点がずれるのを回避することができ、配線設計を容易化することが可能になる。
【００６１】
また、配線幅も√２倍に設定したので、配線ＲＣ遅延を低減することができる。さらに、配線膜厚も√２倍に設定したので、配線ＲＣ遅延を一層低減することができ、比較的長い配線で回路の動作スピードを上げるという観点から大きな効果が得られる。
【００６２】
第２の実施形態
第２の実施形態は、第１の実施形態の斜め配線格子を利用した多層配線構造において、さらに、リピータセル（バッファセル）を配線に挿入して、配線遅延によるタイミングエラーの発生を防止する実施形態である。
【００６３】
図４（ａ），（ｂ），（ｃ），（ｄ）は、第２実施形態のリピータセルの挿入手順を示す図である。図５（ａ），（ｂ）は配線遅延を説明するための図である。図４および図５を参照して、第２の実施形態のリピータセルの挿入手順を具体的に説明する。
【００６４】
まず、第１層及び第２層だけを用い、Ｘ−Ｙ方向だけの配線で全てのネットを配線する。次に、シミュレータを用いて遅延解析を行い、タイミングエラーを起こしているネットを抽出する。この抽出されたネットに対し、以下の処理を行う。
【００６５】
すなわち、タイミングエラーを起こしたネットに対し、リピータセルを挿入する。このリピータセルの挿入場所として、第３層と第４層を使用して、斜め方向の配線と接続できる位置にリピータセルを挿入する。第３層または第４層を用いることにより、配線長を短縮することができる。
【００６６】
例えば、図４（ｄ）に示すようなネットでタイミングエラーが起きたものとする。このネットでは、セル２１とセル２２間におけるリピータセル２０の挿入位置及び配線の方向として、図４（ａ），（ｂ），（ｃ）の三種類が考えられる。図４（ａ）の例では、まずＸ方向の配線２３を使用し、次にリピータセル２０を挿入した後、斜め配線２５を使用している。図４（ｂ）の例では、まずリピータセル２０を挿入し、斜め方向の配線３４を使用した後、Ｘ方向の配線３５を使用している。図４（ｃ）の例では、まずリピータセル２０を挿入し、Ｘ方向の配線４５を使用した後、斜め方向の配線４６を使用している。
【００６７】
図４（ａ），（ｂ），（ｃ）のリピータセルの挿入位置の相違は、信号を出力するセル２１とリピータセル２０間と、リピータセル２０と信号入力するセル２２間との遅延の配分の相違を生ずる。図４（ａ）と図４（ｂ）の例を比べると、セル２１とリピータセル２０間の遅延は、図４（ｂ）の方が図４（ａ）の例よりも少ない。一方、リピータセル２０とセル２２間の遅延は、図４（ａ）の方が図４（ｂ）の例よりも少ない。どちらの例が実際の遅延を小さくできるかは、セル２１とリピータセル２０のトランジスタサイズに依存する。したがって、一般的には、考え得るすべての組み合わせでの遅延を解析し、最終的なリピーターの挿入位置及び配線方向の使用方法を決定する必要がある。但し、図４（ｃ）の例では明らかに他の例と比べて遅延が大きくなる。
【００６８】
配線幅については、エルモアの配線遅延計算式に従うと、配線幅を信号出力するセルから徐々に細くした方が配線遅延は短くなる。すなわち、図５（ａ）に示すように、まず太い配線幅６３を使用し続いて細い配線幅６４を使用した方が、図５（ｂ）に示すように、まず細い配線７３を使用し続いて太い配線幅７４を使用するよりも、配線遅延は短くなる。
【００６９】
斜め方向の配線は、Ｘ、Ｙ軸に沿った配線よりも√２倍太くなっているので、まず斜め方向の配線を使用し、続いてＸもしくはＹ方向の配線を使用した場合の方が、まずＸもしくはＹ方向の配線を使用し続いて斜め方向の配線を使用する場合よりも配線遅延は短くなる。つまり、図４（ｃ）の例より図４（ｂ）の例の方が、配線遅延は短くなることが理解される。
【００７０】
従って、斜め配線を使用する場合で、リピータセルを挿入する際のルールは、次のように規定される。
【００７１】
（１）信号の出力端子に近い配線に斜め配線を接続する。
（２）信号の出力端子には斜め配線を接続する。
（３）リピータセルの信号出力端子に近い配線に斜め配線を多用する。
（４）リピータセルの信号出力端子に斜め方向の配線を接続する。
（５）信号出力端子に斜め配線が接続できる位置にリピータセルを配置する。
【００７２】
以上のルールに従うと、リピータセルの構造も次のように規定される。
【００７３】
（１）信号入力端子は、Ｘ−Ｙ方向に沿った配線に接続することが容易になるように形成する。すなわち、１層目に信号入力端子を作る。
（２）さらに、信号出力端子は、斜め方向の配線に接続することが容易になる様に形成する。すなわち、３層目に信号出力端子を作る。
【００７４】
上記のように、第２の実施形態によれば、配線遅延によるタイミングエラーの発生を防ぐために、配線ネット上に信号を中継、増幅するリピータセルを挿入する際に、斜め配線格子を利用して、この斜め配線格子と接続できる位置にリピータセルを挿入する。このため、最適な条件でリピータセルを挿入して、配線長を短縮して配線遅延をさらに低減することができる。
【００７５】
第３の実施形態
第３の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、セルロウと平行な方向に配線チャネルを設けて、セルロウ方向の配線リソース不足を解消する実施形態である。
【００７６】
図６は、本発明の第３の実施形態に係る半導体集積回路の構成を示すレイアウト図である。
【００７７】
図６の半導体集積回路は、論理セルを列状に配列して形成した複数のセルロウ８０を有する。この複数のセルロウ８０の上部に、図１に示した斜め配線格子を有する多層配線が形成されている。
【００７８】
具体的には、図６中の１が第１層のメタル配線であり、２が第２層のメタル配線であり、３が第３層のメタル配線であり、そして４が第４層のメタル配線である。図６の構成において、各セルロウ８０と平行な方向には、それぞれ各メタル配線１，２，３，４で構成される配線チャネル８５が形成されている。すなわち、セルロウ８０と平行な方向に配線チャネル８５を設けられている。このため、少ない配線階層によって、より多くの配線リソースを要するセルロウ方向の配線リソースを確保することができる。
【００７９】
上記のように、第３の実施形態によれば、少ない配線階層によって、より多くの配線リソースを要するセルロウ方向の配線リソース不足を解消して配線リソースを確保することができる。
【００８０】
第４の実施形態
第４の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、斜めに交差する配線を接続するビアホールのカット面積が不十分にならないように、その形状を改良した実施形態である。
【００８１】
図７（ａ），（ｂ），（ｃ），（ｄ）はそれぞれ、第４の実施形態に係る半導体集積回路のビアホールの形状を示す部分平面図である。
【００８２】
第４の実施形態に係る半導体集積回路は、図１に示した斜め配線格子を有する多層配線構造において、Ｘ−Ｙ方向配線（第１層または第２層）と、これに対して４５°または１３５°の角度を成す斜め方向配線（第３層または第４層）とを接続する際に、  図７（ａ），（ｂ），（ｃ），（ｄ）に示すように、縦断面が八角形、平行四辺形、または六角形のビアホールを用いる。これらの断面形状のビアホールを用いることによって、交差する配線層間に必要十分な断面積のビアホールカットを作成することができる。
【００８３】
図７（ａ）の例では、Ｘ−Ｙ方向配線９１と斜め方向配線９２との交差点には、八角形のビアホール９０Ａが形成されている。また、図７（ｂ）の例では、Ｘ−Ｙ方向配線９１と斜め方向配線９２との交差点には、平行四辺形のビアホール９０Ｂが形成されている。
【００８４】
尚、図７（ｂ）に示す例では、ビアホール同士が異常に接近することが考えられる。これを回避するために、図７（ｃ）及び図７（ｄ）に示す六角形の形状が提供されている。図７（ｃ）の例では、Ｘ−Ｙ方向配線９１と斜め方向配線９２との交差点には、六角形のビアホール９０Ｃが形成されている。また、図７（ｄ）の例では、Ｘ−Ｙ方向配線９１と斜め方向配線９２との交差点には、六角形のビアホール９０Ｄが形成されている。
【００８５】
上記のように、第４の実施形態によれば、斜めに交差する配線を接続するビアホールの断面形状を八角形、平行四辺形、または六角形とする。このため、斜めに交差する配線を接続するビアホールのカット面積が十分に確保される。  第５の実施形態
第５の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、配線の障害物領域を最適に定義する実施形態である。
【００８６】
図８（ａ），（ｂ）は、本発明の第５実施形態に係る半導体集積回路におけるセルまたはメガセルを示す図である。
【００８７】
図８（ａ）に示す１０１は、複数の単位素子が形成されたセル、またはこれらセルを複数集合させたメガセルである。このセルまたはメガセル１０１は、その四隅の４５°のライン１０１ａを境にして、有効領域１０２とトランジスタ領域１０３とに分割されている。トランジスタ領域１０３には、トランジスタや下位階層セル１０３ａが配置される。一方、有効領域１０２には、例えばセルの四隅近辺に生ずる配線混雑を緩和するなどの目的で（後述する）、セルの四隅を有効利用するために設けられ、トランジスタや下位階層セルは配置されない。尚、以下において、セルは上記のメガセルを含むものとして説明する。
【００８８】
さらに、図８（ｂ）に示すように、上記セル１０１のトランジスタ領域１０３に配置する配線は、特に四隅ライン１０１ａ近傍で上述した４５°また１３５°の斜め配線１１３を使用するとよい。
【００８９】
このように、セルまたはメガセルを設計する際に、上記有効領域を設け、その四隅を使用しない構成にすることにより、配線の障害物を４５°または１３５°の斜め配線に沿った形で定義することができる。次にこの点について説明する。
【００９０】
図９（ａ），（ｂ）は、第５の実施形態に係る配線の障害物の例を示す図である。  図９（ａ）に示す例では、セル１０１内の障害物領域を小さい矩形１２２の集合により定義にしている。ここで、障害物領域とは、配線設計において、配線の障害物を定義するための領域である。
【００９１】
図９（ｂ）に示す例では、セル１０１内の障害物領域をポリゴンまたはその集合で定義している。すなわち、図９（ｂ）の例では、二つの障害物領域があった場合に、それらは台形１３２，１３３でそれぞれ定義されている。
【００９２】
図９（ａ）に示す例ではＣＡＤ設計におけるデータ量が多くなる難点があるが、これに対して図９（ｂ）に示す例では少ないデータ量で障害物領域を定義することができる。
【００９３】
図１０（ａ），（ｂ）は、第５の実施形態の効果を示す図である。
【００９４】
通常のＸ−Ｙ配線格子モデルにおいては、図１０（ａ）に示すように、セルまたはメガセル１４１内部の障害物領域１４２は直交矩形の集合として定義されている。これらのセルまたはメガセル１４１を用いて直交配線を行うと、その四隅近辺１４４での配線１４３の混雑度が増し、それが原因でチップの集積度が低下するという問題があった。
【００９５】
これに対して、上述した第５の実施形態の手法で作成したセル及びメガセル１０１を用いて配線を行えば、図１０（ｂ）に示すように、障害物領域１５２はセルまたはメガセルの四隅を使用しない構成で定義されている。この障害物領域１５２は、斜め配線に沿った形状で定義できる。このため、上記四隅近辺１５４での配線１５３の混雑度が緩和され、チップの集積度が向上する。
【００９６】
上記のように、第５の実施形態によれば、セルまたはメガセルの設計において、障害物領域がセルまたはメガセルの四隅を使用しない構成で、斜め配線に沿った形状で定義される。このため、セルの四隅を有効利用することができる。また、上記四隅近辺での配線の混雑度が緩和され、チップの集積度が向上する。
【００９７】
第６の実施形態
第６の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、同層で平行に配置された配線があった場合に生ずるクロストークノイズを抑制する実施形態である。
【００９８】
図１１（ａ），（ｂ），（ｃ）は、本発明の第６の実施形態に係る半導体集積回路の構成の要部を示す図である。尚、図６と共通の要素には同一の符号を付し、その説明を省略する。
【００９９】
図１１（ａ）に示すように同層で平行して配置された配線１６１，１６２がある場合を考える。第６の実施形態は、そのいずれか一方の配線（例えば配線１６２）の途中部分を、図１１（ｂ）に示すように、該配線１６２と４５°または１３５°の角度を成す斜め方向配線１７３，１７４で置き換えるように配線層の変更を行う。この配線の置き換えによって、同層の二つの配線が平行になる距離は短くなり、クロストークノイズの発生を抑制することができる。
【０１００】
また、平行配線１６１，１６２のうち、例えばノイズを発生する方を配線１６１で、ノイズを受ける方を配線１６２と仮定すると、上述した斜め方向配線１７３，１７４で配線１６２の変更を行う際に、その斜め方向配線１７３，１７４上に一つまたは複数のバッファセル１８３を挿入する。
【０１０１】
このように、斜め方向配線の経路中にバッファセルを挿入することにより、ノイズの伝播を完全に防ぐことが可能である。例えば、同層で平行に配置された二つの配線間に生ずるクロストークノイズの電圧レベルが、ノイズキャンセル用として挿入した前記バッファセル１８３の論理閾値を超えないように平走距離を制限しておけば、ノイズを完全に抑制することが可能である。
【０１０２】
上記のように、第６の実施形態によれば、同層で平行して配置された配線いずれか一方の配線の途中部分を、斜め方向配線で置き換えるように配線層の変更を行う。また、置き換えに用いる斜め方向配線の経路中にバッファセルを挿入する。このため、同一層内の２つの配線が平行になる距離が短くなり、配線間のクロストークノイズの発生が抑制される。
【０１０３】
第７の実施形態
第７の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、斜め配線格子の配線リソースを電源供給用として用いる実施形態である。
【０１０４】
図１２は、本発明の第７の実施形態に係る半導体集積回路の要部構成を示す図である。図６と共通の要素には同一の符号を付し、その説明を省略する。
【０１０５】
図１２に示すように、第１層配線１及び第２層配線２の上層に位置する、第３層配線３及び第４層配線４の一部を、電源供給用の電源供給用配線１９１に用いる。これにより、斜め方向の一般信号線の配線リソースを一部、電源供給用として用い、セルロウ８０で不足する電源を補うことができる。
【０１０６】
上記のように、第７の実施形態によれば、斜め方向の一般信号先の配線リソースの一部を電源供給用の配線として用いる。このため、セルロウで不足する電源を補うことができる。
【０１０７】
第８の実施形態
第８の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、セルの配置を最適化する実施形態である。
【０１０８】
図１３（ａ）（ｂ）は、本発明の第８の実施形態に係る半導体集積回路のセルの配置手法を示す図である。
【０１０９】
通常、ＣＡＤによるＬＳＩ設計において、セルの配置方法は、配線長が短くなるように、かつ配線の容易性を考慮して行われる。その際、どのセルはどこに配置するといった作業には、トップダウン手法を用いた以下の手法が用いられている。
【０１１０】
この従来の手法では、図１３（ｂ）に示すように、まず、これから配置しようとするセルの集合を縦横のカットライン２６０によって二つに分ける。次に、このカットライン２６０を横切る配線数が少なくなるようにセル２０１，２１０を配置する。その後さらに同様にしてカットラインを使用して二分割を行い、すべての領域が最小の単位になるまで、この二分割を繰り返す。上記の従来の手法を、ミニカット法と称する。
【０１１１】
ここで、従来のカットライン２６０は、図１３（ｂ）に示すように、Ｘ−Ｙ方向の配線格子に対応して縦と横の直線になっている。しかし、上述した斜め方向配線が設けられると、第５の実施形態で説明したように例えば配線の障害物として４５°の角度を持っているものが登場する。このため、縦と横のカットライン２６０だけでは最適なセルの位置が得られなくなる。
【０１１２】
そこで、第８の実施形態は、図１３（ａ）に示すように、従来の縦横に直交するカットラインに加えて、斜め方向のカットライン２５０を用いる。この斜め方向のカットライン２５０を横切る配線数が最小になる様にセル２０１，２１０を配置する。これにより、縦横及び斜め方向で最適な配線ができるようにセルの位置を決めることができ、ＬＳＩの集積度を上げることが可能になる。
【０１１３】
上記のように、第８の実施形態によれば、ＬＳＩ設計でのセルの配置を設計する際において、斜め方向のカットラインを用いるミニカット法でセル配置を行う。このため、斜め配線格子を用いる多層配線構造において最適な配線が行えるようにセルの位置を最適化することができる。従って、ＬＳＩの集積度を向上させることができる。
【０１１４】
第９の実施形態
第９の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、斜め方向配線を用いる場合のクロック供給用の配線設計でのクロックツリーの構成を最適化して、配線ＲＣ遅延のばらつきを低減する実施形態である。
【０１１５】
図１４（ａ），（ｂ），（ｃ），（ｄ）は、本発明の第９実施形態に係る半導体集積回路装置のクロックツリーの基本構成を説明するための図である。
【０１１６】
クロック信号のディレイを各経路パス毎に備えるために、一般的にツリー型の配線形状が用いられている。この場合、Ｘ−Ｙ方向のみ配線格子の多層配線構造であれば、おおむね図１４（ｄ）に示すように、図１４（ｂ）に示すＨ型の配線形状の繰り返しとなる。
【０１１７】
第９の実施形態は、こうしたツリー配線経路の構築において、図１４（ｃ）に示すように、図１４（ａ）に示すような斜め方向配線を活用した形状の繰り返し構造を採る。すなわち、図１４（ａ）に示すように、４つの地点Ｐ１，Ｐ２，Ｐ３，Ｐ４から斜め配線格子を使って互いに近づき合うように経路をつなぐ。Ｐ１，Ｐ２とＰ３，Ｐ４の二点ずつが結成された地点Ｐ５，Ｐ６で縦横どちらかの配線層の配線で結ぶことにより、図１４（ａ）の形状が得られる。ただし、経路の分岐する地点Ｐ５，Ｐ６は、信号伝播の下流側のディレイが揃うような位置とする。
【０１１８】
図１４（ｂ）に示す従来のＨ型の配線形状と、図１４（ａ）に示す第９の実施形態の配線形状とを比較すると、配線長は数パーセントの差しかないが、配線ＲＣ遅延においては、優位な差がある。仮に、各配線層の単位長当たりの配線抵抗ｒと配線容量ｃが等しいとし、また末端には容量負荷がついていないとする。ここで、図１４（ｂ）に示す従来のＨ型の配線形状の配線遅延ＤＨは、以下の式で得られる。
【０１１９】
0003964575.tif 000002
（但し、ｌを図１４中の配線の長さとする）
一方、図１４（ａ）に示す第９の実施形態の配線形状の配線遅延Ｄｄは、以下の式で得られる。
【０１２０】
0003964575.tif 000003
尚、図１４（ａ）のＰ５とＰ６との間の距離は微小であるため、（２）の計算上無視することができる。
【０１２１】
従って、図１４（ｂ）のＨ型よりも図１４（ａ）の第９の実施形態の形状の方が、以下の分だけＲＣ遅延を小さくすることができる。
【０１２２】
0003964575.tif 000004
このＲＣ遅延の低減は、配線分岐が信号伝播の上流寄りになることにより得られる効果である。また、このディレイの減少効果は、下流側に負荷容量がついていると、さらに大きくなる。さらに、使用する斜め方向配線の配線抵抗の方が、一般的にＸ−Ｙ方向配線の配線抵抗より小さいため、この点もディレイの減少効果を増す要因となる。
【０１２３】
尚、クロック端子が不均一に分布する場合には、ディレイのバランスポイントを図１４（ａ）のライン上にとることができない場合がある。こうした場合、図１５に示すように配線形状を修正する。この図１５の配線形状により、バランスポイントを的確に設定することができる。この図１５の配線形状は、図１４（ｃ）の全体のクロックツリーの中で、部分的に用いればよい。
【０１２４】
また、図１６（ｂ）に示すように、ツリーの途中に挿入したバッファ３１０の出力端子付近において、他のバッファとディレイを揃えるために迂回経路３１１を設けることがある。こうした場合に、図１６（ａ）に示すような斜め方向配線を使用することで、ビアホール数を削減することができる。従って、この図１６（ａ）の構成は、ビアホール抵抗の低減や、エレクトロマイグレーション耐性の面で有利な効果が得られる。
【０１２５】
尚、図１７（ａ）、（ｂ）、（ｃ）に、４５°及び１３５°方向の斜め配線格子を自動配線で行う場合の具体的な配線方法として迷路法を使う配線設計の例を示す。
【０１２６】
図１７（ａ）、（ｂ）、（ｃ）中の３２０，３２１は互いに接続すべき端子ペアの始点と終点である。３３０はチップコア領域内の配線禁止領域である。始点３２０から終点３２１まで図１７（ａ）、（ｂ）、（ｃ）中の太線で示される経路で配線が配置される。図１７（ａ）に示す例は、Ｘ−Ｙ方向配線と斜め方向配線を併用した場合の配線を示す。図１７（ｂ）の例は、斜め方向配線だけで配線した例を示す。また図１７（ｃ）示す例は、Ｘ−Ｙ方向配線と１３５°方向の斜め配線を使った場合の配線を示している。
【０１２７】
上記のように、第９の実施形態によれば、ツリー経路の構築において、斜め方向配線を活用した単位配線形状を組み合わせた構成を用いる。このため、配線ＲＣ遅延が低減され、最適なクロックツリーを構築することができる。
【０１２８】
第１０の実施形態
第１０の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、図３のＸ−Ｙ方向の配線格子を、互いに直交する３層の配線層により構成することで、セルロウ方向の配線リソースを増加させる実施形態である。
【０１２９】
図１８は、本発明の第１０の実施形態に係る半導体集積回路の配線格子構造を示すレイアウト図である。図１９は、図１８に示すような配線格子構造に基づいて配線を実施した場合の配線構造を図１８のＸ軸方向から観察した断面図である。
【０１３０】
図１８において、Ｘ−Ｙ方向の配線格子は、３層の配線により構成されている。具体的には、図１８に示すように、第１層６０１、第２層６０２、第３層６０３の配線と、第４層６０４、第５層の配線６０５とは、互いに直交する配線格子を構成している。ここで、第１０の実施形態は、第１層配線６０１と平行する第３層配線６０３を提供する。すなわち、第１層および第３層配線に対して、第４層配線と第５層配線はそれぞれ４５°、１３５°で交差するようにグリッドが配置されている。
【０１３１】
図１８中の６０１は、第１層の配線グリッドであり、その上層に直交して第２層の配線グリッド６０２が形成されている。この第２の配線グリッド６０２の上層に直交して第３の配線グリッド６０３が形成されている。さらに、第１層配線グリッド６０１および第３層配線グリッド６０３に対して４５°斜め方向の第４層配線グリッド６０４と、第１層配線グリッド６０１および第３層配線グリッド６０３に対して１３５°斜め方向の第５層配線グリッド６０５とが順次配置されている。
【０１３２】
第１０の実施形態は、第１の実施形態と同様、斜め方向に配置された第４層配線６０４の間と第５層配線６０５の間の配線ピッチを、それぞれ第１層配線６０１の間及び第２層配線６０２の間、第２層配線６０２及び第３層配線６０３との間の配線ピッチ（λ）の√２倍（√２・λ）に設定する。また、図１９に示すように、斜め方向に配置された第４層配線６０４の間と第５層配線６０５の間の配線幅を、それぞれ第１層配線６０１の間及び第２層配線６０２の間、第２層配線６０２及び第３層配線６０３との間の配線ピッチ（ｔ）の√２倍（√２・ｔ）に設定する。尚、第１層配線６０１、第２層配線６０２、第３層配線６０３は、配線設計におけるデザインルールにより定まる最小の配線幅、高さ、配線ピッチで定義されているのが望ましい。
【０１３３】
図１８に戻り、第１層配線６０１と第３層配線６０３はセルロウ方向と平行の方向に形成される。このため、第１の実施形態と比較して、さらにセルロウ方向の配線リソースを増加させることができる。尚、第１０の実施形態は、配線チャネルを設けない点において、第３の実施形態と相違する。
【０１３４】
従来のＸ−Ｙ方向に直交する配線格子による多層構造においては、複数の層の配線を平行に形成した場合、配線の平行配置によるクロストークノイズを生じていた。第１０の実施形態は、斜め配線格子と配線の平行配置を組み合わせることにより、クロストークノイズの発生を抑制しつつセルロウ方向の配線リソースを確保することができる。
【０１３５】
上記のように、第１０の実施形態によれば、セルロウと平行な方向に第１層配線および第３層配線を形成し、この上層に上記の斜め配線格子を形成する。このため、セルロウ方向の配線リソースを確保することができる。
【０１３６】
尚、第１０の実施形態の変形例として、第４層配線６０４と第５層配線６０５とが成す斜め配線格子のさらに上層に、１層あるいは複数の層の配線格子を形成してもよい。このさらに上層の配線格子は、第５層配線６０５に対して、互いに直交する第６層配線および第７層配線がなす２つの配線格子ペアが４５度の角度で形成され、以降、この構成を繰り返して構成される。すなわち、上記の第１層配線、第２層配線および第３層配線がなす基準配線格子と、第４層配線および第５層配線がなす斜め配線格子に加え、さらに互いに直交する第ｐ−１層と第ｐ層の２つの配線格子ペアが、第ｐ−２層の配線に対して４５度の角度をなして形成されるｑ層の配線構造が提供される。（但し、ｑ＞＝５）
ここで、互いに直交する第ｐ−１層と第ｐ層の配線は、第ｐ−２層配線の配線ピッチの√２倍に設定する。また、第ｐ−１層と第ｐ層の配線の配線幅を、それぞれ第ｐ−２層配線の配線ピッチの√２倍に設定する。尚、第１層配線、第２層配線、第３層配線は、配線設計におけるデザインルールにより定まる最小の配線幅、高さ、配線ピッチで定義されているのが望ましい。
【０１３７】
この変形例によれば、回路の集積度を向上させるとともに、配線ＲＣ遅延を低減させることができる。
【０１３８】
第１１の実施形態
第１１の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、斜め配線格子をなす配線層の配線を、比較的長い配線であるグローバル配線に用いることにより、回路スピードを向上させる実施形態である。
【０１３９】
図２０は、第１１の実施形態における配線の配置を説明する図である。図２１は、第１１の実施形態におけるグローバル配線を説明する図である。尚、以下では理解の便宜のため、第１０の実施形態と同様、Ｘ−Ｙ方向の配線格子が第１層配線、第２層配線および第３層配線により形成され、斜め配線格子が第４層配線および第５層配線により形成される場合を例として説明するが、これが第１の実施形態に示される第１層配線および第２層配線によりＸ−Ｙ方向の配線格子が形成される場合にも適用できることはいうまでもない。
【０１４０】
図２０に示すように、第１１の実施形態は、斜め配線格子をなす第４層配線及び第５層配線の上層配線は、グローバル配線のために用いられる。グローバル配線においては、一般に求められる遅延特性がクリティカルであって、この遅延特性がチップ全体の回路スピードを左右するため、特に配線ＲＣ遅延が問題となる。ここで、上記の実施形態は、上層配線のＲＣ遅延が下層配線（Ｘ−Ｙ方向の配線）に対して１／２となる。このため、この上層配線である斜め配線格子の配線をグローバル配線に用いることによって、回路の動作スピードを向上させることができる。一方、下層配線（Ｘ−Ｙ方向の配線）は、ローカルな配線に用いられることが望ましい。
【０１４１】
尚、ここで、グローバル配線とは、チップ全体にわたるクロックネット（クロック配線）、バス、電源補強線などに用いられる配線である。例えば、０．２５μｍのデザインルールの場合、配線距離が約２．５ｍｍ以上の配線をグローバル配線とすると、この場合、配線ＲＣ遅延は約１．４ｎｓｅｃ程度となる。一方、ローカル配線とは、これより配線距離の短い配線をいう。
【０１４２】
尚、このローカル配線に用いられるＸ−Ｙ方向の配線（下層配線）の配線ピッチは、斜め方向配線（上層配線）の配線ピッチより狭くなる。この場合、図２１に示すように、例えば、クロックバッファセルやバス用のバッファセルなど、ドライブ力の強いセル６１０は、各層の配線（６０１〜６０４）を都度介するのではなく、グローバル配線と直接接続することが望ましい。このため、第１１の実施形態は、ドライブ力の強いセルの出力端子の形状を直接第４層以上の斜め配線格子の配線と接続可能な形状とする。図２２に示すように、これらドライブ力の強いセルの出力端子７０４は、上層の斜め配線格子の直交するアクセスポイントに定義される。
【０１４３】
これらのセルの出力端子形状を、グローバル配線に直接接続できる形状とすることにより、これらのセルについての配線長が短縮され、配線設計も容易となる。また、直接上層の第４層以上の斜め配線格子の配線と接続するので、ビアホールの数を低減することができ、ビアホールに起因する抵抗を低減することができる。
【０１４４】
上記のように、第１１の実施形態によれば、斜め配線格子をなす配線層の配線を、比較的長い配線であるグローバル配線に用いる。このため、回路特性に大きく影響する配線の配線ＲＣ遅延が低減されて、回路スピードが向上される。  第１２の実施形態
第１２の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、ＰＬＬ（Phase Locked Loop）回路からのクロック供給用のクロック配線の構造を、ＰＬＬからチップセンターへ斜め配線格子を用いて配線し、このチップセンターから各フリップフロップへの配線をツリー構造により定義することにより、ＲＣ積をバランスさせる実施形態である。
【０１４５】
図２３（ａ）は、従来のＰＬＬからのクロック供給配線の配線手法を示す図である。ＰＬＬ８０３は、センシティブなアナログセルであるため、回路特性上、チップの端部に配置する必要がある。このため、Ｘ−Ｙ方向の配線８０１を用いる従来手法では、配線長が長くなっていた。図２３（ｂ）は、第１２の実施形態の、ＰＬＬからのクロック供給配線の配線手法を示す図である。第１２の実施形態は、ＰＬＬ８０２からチップセンター８０４へのクロック供給配線８０２を斜め配線格子を用いて行う。このため、配線長が短縮されるとともに、配線ＲＣ遅延が低減される。図２４に示すように、このチップセンターから各フリップフロップがなすクラスターへの配線がバッファセルを介してなされる。図２５は、第１２の実施形態のクロックツリーを示す図である。各バッファセルからは、図２４に示すように、ＲＣ積をバランスさせるように、クロック配線経路が構成される。すなわち、チップセンターからはＸ−Ｙ方向および斜め方向の遅延をバランスさせるように、クロック配線経路が階層的に構成される。この階層的クロックツリーは、図２６に示すように、上記の第９の実施形態と同様に構成されてよい。尚、ＰＬＬは、ＤＬＬに置き換えられてもよい。
【０１４６】
尚、これらのクロック配線経路には、上層の斜め配線格子を優先的に用い、かつ配線幅を広く設定する方がよい。すなわち、斜め配線格子の配線ピッチが下層のＸ−Ｙ配線格子の√２倍であれば、斜め配線格子に太い配線幅を用いることが容易であり、これによって配線抵抗Ｒの低下に伴う配線ＲＣ遅延の増加を抑えることができる。
【０１４７】
上記のように、第１２の実施形態によれば、ＰＬＬからチップセンターへのクロック供給配線に斜め配線格子を用い、このチップセンターからチップ上の各フリップフロップへのクロック供給配線をＸ−Ｙ方向および斜め方向の遅延をバランスさせるように、クロック配線経路が階層的に構成される。このため、クロック供給のための配線長が短縮されるとともに配線ＲＣ遅延が低減される。
【０１４８】
第１３の実施形態
第１３の実施形態は、上記の実施形態の斜め配線格子を利用した多層配線構造において、チップ上にＳＲＡＭが配置される場合に、斜め配線格子を用いてこのＳＲＡＭ上を通過配線させた実施形態である。尚、第１３の実施形態において、ＳＲＡＭをＤＲＡＭに置き換えて構成してもよい。
【０１４９】
図２７は、第１３の実施形態におけるメモリ上の通過配線を説明する図である。下層のＸ−Ｙ方向の配線層１、２は、例えばワード線およびビット線に用いられ、ＳＲＡＭ９０１内部に形成される。一方、通過配線３、４は、上層の斜め配線格子を用いて配線される。すなわち、ＳＲＡＭ９０１内部のＸ−Ｙ方向の配線１、２と、斜め配線格子を用いた通過配線２、３とは従来のように平行とならない。このため、従来と比較して、カップリングノイズが低減される。
【０１５０】
上記のように、第１３の実施形態によれば、メモリ上を通過する通過配線を斜め配線格子を用いてメモリ内の配線に対して４５度または１３５度の交差角を成して形成する。このため、メモリ内配線と通過配線とのカップリングノイズが低減される。
【０１５１】
尚、本発明は、上述した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更することが可能である。
【０１５２】
【発明の効果】
以上説明したように、本発明によれば、Ｘ−Ｙ方向に直交する配線格子に加えて、斜め方向に直交する配線格子を設けた多層配線構造を用いる半導体集積回路において、斜め配線層を活用することによって、回路の遅延特性とノイズ耐性が向上すると共に配線設計の容易化および製造コストの低減化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の配線格子構造を示すレイアウト図である。
【図２】図１に示すような配線格子構造に基づいて配線を実施した場合の配線構造の一例を示す平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置のリピータセル挿入手法を説明する図である。
【図５】配線遅延を説明する図である。
【図６】本発明の第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【図７】本発明の第４の実施形態に係る半導体集積回路装置のビアホールの形状を示す部分平面図である。
【図８】本発明の第５の実施形態に係る半導体集積回路装置におけるセルまたはメガセルを示す図である。
【図９】第５の実施形態における配線の障害物の例を示す図である。
【図１０】第５の実施形態における配線の障害物領域と配線との関係を説明する図である。
【図１１】本発明の第６の実施形態に係る半導体集積回路装置の要部構成を示す図である。
【図１２】本発明の第７の実施形態に係る半導体集積回路装置の要部構成を示す図である。
【図１３】本発明の第８の実施形態に係る半導体集積回路のセルの配置方法を示す図である。
【図１４】本発明の第９の実施形態に係る半導体集積回路のクロックツリーの基本構成を説明する図である。
【図１５】第９の実施形態に係るクロックツリーの構成の変形例を説明する図である。
【図１６】迂回経路を設けた場合のツリー要部の構成を説明する図である。
【図１７】斜め配線格子を自動配線で行う場合の具体的な配線方法を示した図である。
【図１８】本発明の第１０の実施形態に係る半導体集積回路の配線格子構造を示すレイアウト図である。
【図１９】図１８の配線格子構造をＸ軸方向から観察した場合の断面図である。
【図２０】本発明の第１１の実施形態に係る半導体集積回路のグローバル配線およびローカル配線による配線格子構造を説明する図である。
【図２１】第１１の実施形態において、ドライブ力の強いセルから斜め配線格子の配線への直接接続を説明する図である。
【図２２】図２１のドライブ力が強いセルの出力端子の定義位置を説明する図である。
【図２３】従来のＰＬＬから各フリップフロップへのクロック供給配線の配線構造および本発明の第１２の実施形態に係るＰＬＬから各フリップフロップへのクロック供給配線の配線構造を説明する図である。
【図２４】第１２の実施形態に係るＰＬＬから各フリップフロップへのクロック供給配線の配線構造を説明する図である。
【図２５】第１２の実施形態のクロックツリー構造を説明する図である。
【図２６】第１２の実施形態のクロックツリー構造を説明する図である。
【図２７】本発明の第１３の実施形態に係る半導体集積回路の配線格子構造を示すレイアウト図である。
【図２８】斜め方向の配線を利用した従来の半導体集積回路装置の配線格子構造を示すレイアウト図である。
【図２９】従来技術の格子点のずれの問題点を説明する図である。
【符号の説明】
１、６０１  第１層配線
２、６０２  第２層配線
３、６０３  第３層配線
４、６０４  第４層配線
１０  半導体基板
１１  層間絶縁膜
１２、１３、１４  ビアホール
２０  リピータセル
２１、２２、１０１、２０１  セル
８０  セルロウ
８５  配線チャネル
１０２  有効領域
１０３  トランジスタ領域
１９１  電源供給用配線
２５０、２６０  カットライン
６０５  第５層配線
６１０  ドライブ力の強いセル
８０１、８０２  クロック配線
８０３  ＰＬＬ
８０４  チップセンター
８０５  バッファセル
８０６  フリップフロップ
８０７  クラスタ
９０１  ＳＲＡＭ
【図１】
0003964575.tif 000005
【図２】
0003964575.tif 000006
【図３】
0003964575.tif 000007
【図４】
0003964575.tif 000008
【図５】
0003964575.tif 000009
【図６】
0003964575.tif 000010
【図７】
0003964575.tif 000011
【図８】
0003964575.tif 000012
【図９】
0003964575.tif 000013
【図１０】
0003964575.tif 000014
【図１１】
0003964575.tif 000015
【図１２】
0003964575.tif 000016
【図１３】
0003964575.tif 000017
【図１４】
0003964575.tif 000018
【図１５】
0003964575.tif 000019
【図１６】
0003964575.tif 000020
【図１７】
0003964575.tif 000021
【図１８】
0003964575.tif 000022
【図１９】
0003964575.tif 000023
【図２０】
0003964575.tif 000024
【図２１】
0003964575.tif 000025
【図２２】
0003964575.tif 000026
【図２３】
0003964575.tif 000027
【図２４】
0003964575.tif 000028
【図２５】
0003964575.tif 000029
【図２６】
0003964575.tif 000030
【図２７】
0003964575.tif 000031
【図２８】
0003964575.tif 000032
【図２９】
0003964575.tif 000033