(57)【特許請求の範囲】
【請求項１】
データ出力を調整するクロック信号を受信するとともに、第１、第２、第３制御信号を提供するための入力信号を受信する制御回路部と；
第１ＣＡＳレイテンシー制御信号とデータを論理的に組み合わせるためのＡＮＤゲートで構成された第１ロジック素子と；
前記制御回路部からの第３制御信号に応答して前記第１ロジック素子からのデータを出力するか、ラッチする第１ラッチと；
第２ＣＡＳレイテンシー制御信号とデータを論理的に組み合わせるためのＮＡＮＤゲートで構成された第２ロジック素子と；
前記制御回路部からの第２制御信号に応答して前記第１ラッチからのデータを出力またはラッチするか、あるいは前記第２ロジック素子からのデータを出力またはラッチする第２ラッチと；
前記制御回路部からの第１制御信号に応答して前記第２ラッチからのデータをデータ出力バッファーに出力するか、ラッチする第３ラッチと
を含み、
前記第２ラッチは、
前記制御回路部の第２制御信号を反転するインバーターと；
前記インバーターの出力信号と前記第２制御信号に応答して前記第１ラッチからのデータを反転して通過させるか、遮断させる第１クロックインバーターと；
前記第１クロックインバーターからのデータと前記第２ロジック素子からのデータを論理演算して前記データ出力バッファーに出力する第３ロジック素子と；
前記インバーターの出力信号と前記第２制御信号に応答して前記第３ロジック素子からのデータを反転してラッチする第２クロックインバーターを
含むことを特徴とするＣＡＳレイテンシー制御回路。
【請求項２】
複数個のバンクと；
各バンクに配列されるｎ個の主増幅部と；
前記複数個のバンクの間に配列されて各主増幅部に共有されるｎビットのデータバスと；
各データバスに一対一に対応するｎ個のＣＡＳレイテンシー制御回路と；
前記各ＣＡＳレイテンシー制御回路の出力に連結されるＤＱブロックを含むＳＤＲＡＭにおいて、
前記ｎ個のＣＡＳレイテンシー制御回路は、
前記データバスの中央に集中配置され、前記ＣＡＳレイテンシー制御回路それぞれは互いに異なる長さで前記それぞれのＤＱブロックと連結され、データ出力を調整するクロック信号を受信するとともに、第１、第２、第３制御信号を提供するための入力信号を受信する制御回路部と；
第１ＣＡＳレイテンシー制御信号とデータを論理的に組み合わせるためのＡＮＤゲートからなる第１ロジック素子と；
前記制御回路部からの第３制御信号に応答して前記第１ロジック素子からのデータを出力するか、ラッチする第１ラッチと；
第２ＣＡＳレイテンシー制御信号とデータを論理的に組み合わせるためのＮＡＮＤゲートからなる第２ロジック素子と；
前記制御回路部からの第２制御信号に応答して前記第１ラッチからのデータを出力またはラッチするか、あるいは前記第２ロジック素子からのデータを出力またはラッチする第２ラッチと；
前記制御回路部からの第１制御信号に応答して前記第２ラッチからのデータをデータ出力バッファーに出力するか、ラッチする第３ラッチを含み
前記第２ラッチは、
前記制御回路部の第２制御信号を反転するインバーターと；
前記インバーターの出力信号と前記第２制御信号に応答して前記第１ラッチからのデータを反転して通過させるか、遮断させる第１クロックインバーターと；
前記第１クロックインバーターからのデータと前記第２ロジック素子からのデータを論理演算して前記データ出力バッファーに出力する第３ロジック素子と；
前記インバーターの出力信号と前記第２制御信号に応答して前記第３ロジック素子からのデータを反転してラッチする第２クロックインバーターを
含むことを特徴とするＳＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）のＣＡＳレイテンシー制御回路の配置に関するもので、特に高い動作周波数でもＣＡＳレイテンシー動作マージンを有するＳＤＲＡＭを提供しようとするものである。
【０００２】
【従来の技術】
一般的に、ＤＲＡＭはキャパシタとトランジスタとの組合からなっているもので、高集積半導体メモリ素子として広く用いられている。しかし、ＤＲＡＭは／ＲＡＳ／ＣＡＳなどのコマンド信号により動作が制御され、Ｙ−アドレス信号によってデータを読み出すので、データを読み取る時間が長く、それと共に速度も遅いという短所を有している。
従って、最近はＤＲＡＭの構成における読み取り／書き込みの動作速度が速いＳＤＲＡＭが開発されて用いられている。
【０００３】
このようなＳＤＲＡＭでの従来のＣＡＳレイテンシー制御回路を添付図面を参照して説明する。
図１は従来のＳＤＲＡＭのＣＡＳレイテンシー制御回路の配置図であり、図２は従来のＣＡＳレイテンシー制御回路の構成図であり、図３は図２のラッチ部構成図であり、図４は図３のクロックインバータの構成図である。
図１は４バンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３）構造を有する従来のＳＤＲＡＭを示したもので、各バンクには、それぞれｎ個の２次増幅回路である主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）が配列されている。ＳＤＲＡＭにはさらにｎビットのデータバスが配列されている。各バンクのそれぞれの主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）は、同じ添え字ｉ〜ｊで示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）を共有する。図示のように、データバスはバンクを二分した間に配置されている。
そして、それぞれのデータバスにＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）が１対１に対応させて配置されている。すなわち、ｉ番目のＣＡＳレイテンシー制御回路がｉ番目のデータバスに接続されている。
【０００４】
一方、一般的な標準ＳＤＲＡＭでは、入出力ピンの位置が定められているので、チップ内部のパッド位置も特定の場所に定められている。図１においてクロック入力であるクロックパッド（ＣＬＫ  ｐａｄ）はチップの中央部分に配置され、データ出力バッファ及びパッドが含まれたＤＱブロック（ＤＱｉ−ＤＱｊ）はチップの右側、すなわちＢＡＮＫ２、ＢＡＮＫ３のある側に分散配置される。配置順序は、通常各データピンの位置に対応するように配置する。
【０００５】
ｎ個のＤＱブロック（ＤＱｉ−ＤＱｊ）は、それぞれデータ出力バッファと入出力パッドとを含んでいるので、特定の位置に配置され、ｎ個のＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）もそれぞれＤＱブロックに１対１対応させて、ＤＱブロックに隣接した位置に配置されている。すなわち、ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力が対応するＤＱブロック（ＤＱｉ−ＤＱｊ）に短い距離で連結されるように配置している。
そして、ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック信号を与えるＱＣＬＫバッファ（ＱＣＬＫ  ｂｕｆｆｅｒ）がクロックパッド（ＣＬＫ）に隣接した位置に配置される。ＱＣＬＫバッファから出るクロック信号（ＱＣＬＫ）を連結しているラインが各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に延びている。
【０００６】
このような配置を有するＳＤＲＡＭのＣＡＳレイテンシー制御回路の構成は図２のとおりである。
データ出力を調整するクロック信号（ＱＣＬＫ）を入力して、それぞれのラッチ手段（２、３、４、５）を制御する制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力する制御回路部（１）と、ＳＤＲＡＭのモードレジスタ（図示せず）から伝達されるＣＡＳレイテンシー制御信号の一つ（ＬＥ３４）と内部データとを論理演算して出力する第１ＡＮＤゲート（７）と、制御回路部（１）からの制御信号の一つ（ｃｏｎ３）によって第１ＡＮＤゲート（７）から出力されるデータを出力またはラッチする第１ラッチ手段（２）と、制御回路部（１）からの制御信号の他の一つ（ｃｏｎ２）によって第１ラッチ手段（２）から出力されるデータを出力またはラッチする第２ラッチ手段（３）と、制御回路部（１）からの制御信号のさらに他の一つ（ｃｏｎ１）によって、第２ラッチ手段（３）から出力されるデータを出力またはラッチする第３ラッチ手段（４）と、制御回路部（１）からの第３ラッチ手段（３）への制御信号（ｃｏｎ１）とＳＤＲＡＭのモードレジスタから伝達されるＣＡＳレイテンシー制御信号の他の一つ（ＬＥ１２）を論理演算する第２ＡＮＤゲート（８）と、第２ＡＮＤゲート（８）の出力信号によって内部データを出力またはラッチする第４ラッチ手段（５）と、ＳＤＲＡＭのモードレジスタから伝達される前記ＣＡＳレイテンシー制御信号（ＬＥ１２）によって、第３ラッチ手段（４）から出力されるデータまたは第４ラッチ手段（５）から出力されるデータをデータ出力バッファに伝達するデータパス選択部（６）とを備えている。
【０００７】
以下、データパス選択部（６）の構成を説明する。
ＳＤＲＡＭのモードレジスタから伝達されるＣＡＳレイテンシー制御信号の一つ（ＬＥ１２）を反転するインバーター（６ａ）と、そのＣＡＳレイテンシー制御信号（ＬＥ１２）とインバーター（６ａ）の信号によって、第３ラッチ手段（４）の出力をデータ出力バッファに伝達する第１伝送ゲート（６ｂ）と、同様にＣＡＳレイテンシー制御信号（ＬＥ１２）とインバーター（６ａ）の信号によって、第４ラッチ手段（５）から出力されるデータをデータ出力バッファに伝達する第２伝送ゲート（６ｃ）とから構成されている。すなわち、このデータバス選択部（６）は、ＣＡＳレイテンシー制御信号（ＬＥ１２）がハイのときラッチ（５）のデータを選択し、ローのときラッチ（４）のデータを選択する。
【０００８】
次に、各ラッチ手段を図３によって説明する。
各ラッチ手段（２、３、４、５）はいずれも同一の構成からなる。これらのラッチ手段は、制御回路部（１）から出力される制御信号（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）のいずれかを反転する第１インバーター（９）と、制御信号（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）のいずれかと第１インバーター（９）の出力信号によって、その制御信号が“ロー”の場合、内部データを反転して通過させる第１クロックインバータ（１０）と、第１クロックインバータ（１０）から出力される信号を反転して出力する第２インバーター（１２）と、制御信号（ｃｏｎ３、ｃｏｎ２、ｃｏｎ１）のいずれかと第１インバーター（９）の出力信号とによって、その制御信号が“ハイ”の場合、第２インバーター（１２）から出力されるデータ信号を反転してラッチさせる第２クロックインバータ（１１）とを備えている。
【０００９】
各ラッチ手段のクロックインバータ（１０）は図４に示すように、正電圧端（Ｖｃｃ）と接地端との間に第１、第２ＰＭＯＳ（１３、１４）と第１、第２ＮＭＯＳ（１５、１６）とが直列連結されている。第２ＰＭＯＳ（１４）と第１ＮＭＯＳ（１５）のゲートがデータ信号の入力端子となり、第２ＰＭＯＳ（１４）と第１ＮＭＯＳ（１５）との接点が出力端となる。第１ＰＭＯＳ（１３）のゲートと第２ＮＭＯＳ（１６）のゲートとにはＡ，Ｂで示される図３の第１インバータ（９）の入力と出力とがそれぞれ入力される。
【００１０】
このように構成された従来のＣＡＳレイテンシー制御回路の動作は下記のとおりである。
図５は従来の第１ＣＡＳレイテンシー動作タイミング図であり、図６は従来の第２ＣＡＳレイテンシー動作タイミング図であり、図７は従来の第３ＣＡＳレイテンシー動作タイミング図であり、図８は従来の第４ＣＡＳレイテンシー動作タイミング図である。
まず、ＳＤＲＡＭの読み取り動作時、選択されたバンクの主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊまたはＭＡ３ｉ−ＭＡ３ｊ）は、バンク内部のデータを増幅させて各データバス（ＤＡＴＡｉ−ＤＡＴＡｊ）にデータを出力する。この時、選択されないバンクの主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊまたはＭＡ３ｉ−ＭＡ３ｊ）は、ハイ−インピーダンスを出力する。
【００１１】
そして、クロック信号はクロックパッドを介して、外部からＱＣＬＫバッファに入力され、ＱＣＬＫバッファは内部クロックであるＱＣＬＫを出力する。
このように生成されたＱＣＬＫと各データバスを介して伝達されるデータは、それぞれのＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に入力される。また、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）にはＳＤＲＡＭのＣＡＳレイテンシーモードセットアップにより設定され、モードレジスタ（図示せず）から伝達されるＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ４、ＬＥ１２、ＬＥ３４）が入力される。
【００１２】
第１、第２ＣＡＳレイテンシー動作がセッティングされる場合（図５，図６）は、信号（ＬＥ１２）が“ハイ”に設定され、信号（ＬＥ３４）は“ロー”に設定される。
一方、第３、第４ＣＡＳレイテンシー動作がセッティングされる場合（図７，図８）は、信号（ＬＥ１２）が“ロー”に設定され、信号（ＬＥ３４）は“ハイ”に設定される。
【００１３】
そして、信号（ＬＥ２、ＬＥ３、ＬＥ４）は第１ＣＡＳレイテンシー動作では全て“ロー”に設定される。信号（ＬＥ２）は第２ＣＡＳレイテンシーで、信号（ＬＥ３）は第３ＣＡＳレイテンシーで、信号（ＬＥ４）は第４ＣＡＳレイテンシーでそれぞれ“ハイ”に設定される。その他の場合はいずれも“ロー”状態を維持する。
制御回路部（１）は、ＱＣＬＫクロック信号を入力して、制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力する。
【００１４】
各ＣＡＳレイテンシー動作を以下に説明する。
第１ＣＡＳレイテンシー動作。
ＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”で、ＣＡＳレイテンシー制御信号（ＬＥ１２）は“ハイ”に設定される。制御回路部（１）はすべて“ロー”である信号（ＬＥ２、ＬＥ３、ＬＥ４）により、図５のように、制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）の全てを“ロー”として出力する。信号（ＬＥ３）が“ロー”であるので第１ＡＮＤゲートが開かず第１、第２、第３ラッチ手段（２、３、４）にはデータが印加されず、第４ラッチ手段（５）のみにデータが伝達される。制御信号（Ｃｏｎ１）が“ロー”で信号（ＬＥ１２）が“ハイ”であるので、第２ＡＮＤゲート（８）の出力が“ロー”である。したがって、図４のトランジスタ１３，１４が共にオンとなり、図３に示すインバータ（１０）が入力したデータを反転させ、さらにインバータ（１２）で反転させるので、第４ラッチ手段（５）は、データをパスさせる。また信号（ＬＥ１２）が“ハイ”であるので、データパス選択部（６）では第４ラッチ手段（５）から出力されるデータをデータ出力バッファに出力する。従って、リードコマンドから１サイクル内にデータが出力される。
【００１５】
第２ＣＡＳレイテンシー動作。
ＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ１２）は“ハイ”、ＣＡＳレイテンシー制御信号（ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”に設定される。図６のとおり、リードコマンドが入力されて１クロック後にＱＣＬＫ信号が発生される。そして、制御回路部（１）は、入力されるクロック信号（ＱＣＬＫ１）を反転した信号を制御信号（ｃｏｎ１）として出力し、制御信号（ｃｏｎ３、ｃｏｎ２）はＬＥ２、ＬＥ３、ＬＥ４により“ロー”状態を維持させる。なお、図（図２も同様である）における“ｄ”はその信号の遅延した信号であることを示している。
信号（ＬＥ１２）が“ハイ”であるので、第１ＣＡＳレイテンシー動作でのように第４ラッチ手段（５）が選択される。
この時、第４ラッチ手段（５）に伝達されたデータは、制御信号（ｃｏｎ１）が“ロー”の区間でデータを出力し、制御信号（ｃｏｎ１）が“ハイ”区間では更に“ロー”となる時までデータを１サイクルラッチする。
結局、リードコマンドから１サイクル後に制御信号（ｃｏｎ１）がイネーブルされるので、２サイクル内にＳＤＲＡＭからデータが出力される。
【００１６】
第３ＣＡＳレイテンシー動作。
第３ＣＡＳレイテンシー動作の場合は、ＣＡＳレイテンシー制御信号（ＬＥ３４、ＬＥ３）が“ハイ”となり、ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ４）は“ロー”となる。信号（ＬＥ１２）が“ロー”であるので、第２ＡＮＤゲート（８）が開くことなく、データパス選択部（６）の第２伝送ゲート（６ｃ）はオフされ、第１伝送ゲート（６ｂ）がイネーブルされる。信号（ＬＥ３４）が“ハイ”であるので、第１、第２、第３ラッチ手段（２、３、４）がイネーブルされる。
制御回路部（１）は、信号（ＬＥ２、ＬＥ３、ＬＥ４）により制御信号（ｃｏｎ３）を“ロー”に維持し、ｃｏｎ１及びｃｏｎ２を“ハイ”に維持する。さらに、ロック信号（ＱＣＬＫ）の最初の上昇エッジで、制御信号（ｃｏｎ１）を“ハイ”から“ロー”に遷移させ、一定時間後“ハイ”に戻す。同時に、クロック信号（ＱＣＬＫ）の最初の下降エッジで制御信号（ｃｏｎ２）を“ハイ”から“ロー”に遷移させ、一定時間後に“ハイ”に戻す。
【００１７】
このように制御信号（ｃｏｎ１、ｃｏｎ２）は、クロック信号（ＱＣＬＫ）の２番目以降のパルスに応答して前記のような過程を続いて繰り返す。
従って、制御信号（ｃｏｎ３）が“ロー”パルスを維持しているので、図３，４から理解されるように、データはラッチ手段（２）を通過して第２ラッチ手段（３）に伝達される。制御信号（ｃｏｎ２）が“ロー”に遷移された時、データは第２ラッチ手段（３）を通過して第３ラッチ手段（４）に伝達される。この時、制御信号（ｃｏｎ２）が更に“ハイ”に遷移されるので、第２ラッチ手段（３）は第３ラッチ手段（４）に伝達されたデータを、制御信号（ｃｏｎ２）が更に“ロー”に遷移する時までラッチしている。そして、制御信号（ｃｏｎ１）が２番目に“ロー”に遷移すると、第３ラッチ手段（４）はデータをデータ出力バッファ側に出力し、更に制御信号（ｃｏｎ１）が“ハイ”に遷移すると、データをラッチして次のサイクルまで維持する。
結局、リードコマンドから３サイクル内にデータを外部に出力する。
【００１８】
第４ＣＡＳレイテンシーの動作。
第４ＣＡＳレイテンシー動作の場合は、第３ＣＡＳレイテンシー動作でのように、第１、第２、第３ラッチ手段（２、３、４）とデータパス選択部（６）の第１伝送ゲート（６ｂ）をイネーブルされるようにＣＡＳレイテンシー制御信号（ＬＥ３４、ＬＥ４）を“ハイ”に設定し、図８に示すように、制御回路部（１）が制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力させる。従って、該当制御信号が“ロー”に遷移する時、第１ラッチ手段（２）がラッチされたデータを第２ラッチ手段（３）に伝達し、第２ラッチ手段（３）は第３ラッチ手段（４）に伝達し、第３ラッチ手段（４）はデータ出力バッファに出力する。そして該当制御信号が“ロー”から“ハイ”に遷移するとデータをラッチする。
従って、リードコマンドから４サイクル内にデータを出力する。
【００１９】
【発明が解決しようとする課題】
上記した従来のＳＤＲＡＭにおいては、下記のような問題点があった。
従来のＳＤＲＡＭは、各ＣＡＳレイテンシー制御回路が各ＤＱブロックに対応してチップの右側に配置されているので、クロックバッファの近くに配置されたＣＡＳレイテンシー制御回路（ＣＬＣＣ）と遠くに配置されたＣＡＳレイテンシー制御回路（ＣＬＣＣ）と間にＱＣＬＫのスキューが発生する。
また、第１、第２バンク（ＢＡＮＫ０、ＢＡＮＫ１）のデータを読み取る時のデータ速度と、第３、第４バンク（ＢＡＮＫ２、ＢＡＮＫ３）のデータを読み取る時のデータ速度と間のスキューが大きくなる。
すなわち、図９は従来のＣＡＳレイテンシー動作のＱＣＬＫ及びデータのスキューがない場合のデータ出力タイミング図であり、図１０は従来のＣＡＳレイテンシー動作のＱＣＬＫ及びデータのスキューがある場合のデータ出力タイミング図である。
図９及び図１０において、ｔＣＫはクロックサイクルであり、ｔＳはＣＡＳレイテンシーラッチセットアップ時間であり、ｔＨはＣＡＳレイテンシーホールド時間である。そしてｓｋｅｗ１は各ＣＡＳレイテンシー制御回路のクロックスキューであり、ｓｋｅｗ２はバンク別のデータスキューである。
即ち、ＱＣＬＫ及びデータスキューがない場合は、ＣＡＳレイテンシー動作のラッチマージンがよいが、ＱＣＬＫ及びデータのスキューがある場合は、ＣＡＳレイテンシー動作のマージン（ｔＳ、ｔＨ）が悪くなり、更に周波数が高いほどクロックサイクルが短くなるので、ＱＣＬＫ及びデータのスキューによる影響が大きくなって、高周波動作が難しくなる。
本発明は、このような問題点を解決するために案出したもので、各ＣＡＳレイテンシー制御回路に伝達されるＱＣＬＫ及びデータのスキューを最小化したＳＤＲＡＭチップを提供することが目的である。
【００２０】
【課題を解決するための手段】
前記のような目的を達成するための本発明のＳＤＲＡＭチップは複数のバンクを備え、各バンクにそれぞれ配列されるｎ個の主増幅部と、複数のバンクのそれぞれの主増幅部どうしを連結するように接続されたｎビットデータバスと、各データバスに１対１に対応されて、データバスの長手方向の中間（中心）部分に集中的に配置したｎ個のＣＡＳレイテンシー制御回路と、各ＣＡＳレイテンシー制御回路の出力に相互に異なる長さで連結配置されるｎ個のＤＱブロックと、各ＣＡＳレイテンシー制御回路にクロック信号を印加するクロックバッファとを有することを特徴とする。
【００２１】
【発明の実施の形態】
前記のような本発明のＳＤＲＡＭチップの配置を添付図面を参照してより詳細に説明する。
図１１は、本発明第１実施形態のＳＤＲＡＭチップの配置図であり、図１２は本発明実施形態に配置されたＣＡＳレイテンシー制御回路の構成図であり、図１３は本発明のラッチ手段の詳細回路図である。
図１１は第１ないし第４の４個のバンク（ＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡＮＫ３）構造を有する本発明のＳＤＲＡＭを示したもので、各バンクには、従来同様それぞれｎ個の２次増幅回路である主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）が配列されている。もちろん、バンクの数は４個に限るものではない。より多くても少なくてもよい。
【００２２】
ｎビットのデータバスは第１、第３バンクと第２、第４バンクとにバンクを二分した間に配列されている。各バンクのそれぞれの主増幅部（ＭＡ０ｉ−ＭＡＯｊ、ＭＡ１ｉ−ＭＡ１ｊ、ＭＡ２ｉ−ＭＡ２ｊ、ＭＡ３ｉ−ＭＡ３ｊ）は、それぞれの添え字と同じ添え字で示されたデータバス（ＤＡＴＡｉ−ＤＡＴＡｊ）に接続されている。
入出力ピンの位置が定められているので、それぞれデータ出力バッファと入出力パッドとを含んでいるｎ個のＤＱブロック（ＤＱｉ−ＤＱｊ）は、従来同様それぞれ特定の位置に配置される。
しかし、各データバスに１対１対応して配置されるｎ個のＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）は、従来のように分散させられずに、一つにまとめられデータバスの中央の部分、すなわち長手方向の中心部分に集中的に配置されている。
データバスは、第１、第３バンクの並びと第２、第４バンクの並びと間に配置され、ｉ番目のＣＡＳレイテンシー制御回路がｉ番目のデータバスを共有するようにデータバスにそれぞれ接続されている。そして、一緒にまとめられたＣＡＳレイテンシー回路が４つのバンクの互いに隣接した間に集中して、それぞれのバンクからほぼ等しい位置に配置されている。言い方を替えるとデータバスを配置するために二分されたバンクの二分方向とは直交する方向にバンクを二分した間に配置される。したがって、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）の出力はそれぞれ位置が定めれているＤＱブロック（ＤＱｉ−ＤＱｊ）に相互に異なる長さで連結されることになる。上記において、ｉ番目のＣＡＳレイテンシー制御回路はそれぞれのバンクのｉ番目の主増幅部から同じ距離になるようにすることが望ましい。
【００２３】
そして、前記のＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）にクロック信号を印加するためのＱＣＬＫバッファ（ＱＣＬＫ  ｂｕｆｆｅｒ）がクロックパッド（Ｃｌｏｃｋ  ｐａｄ）に隣接した所に配置され、クロック信号（ＱＣＬＫ）の連結ラインは、各ＣＡＳレイテンシー制御回路（ＣＬＣＣｉ−ＣＬＣＣｊ）に連結される。
【００２４】
このように配置される本発明のＣＡＳレイテンシー制御回路の構成を図１２に示す。
データ出力を調整するクロック信号（ＱＣＬＫ）とＳＤＲＡＭのモードレジスタ（図示せず）から伝達されるＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ４）とを入力して、それぞれのラッチ手段を制御する制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を出力する制御回路部（２１）と、ＳＤＲＡＭのモードレジスタから伝達されるＣＡＳレイテンシー制御信号の一つ（ＬＥ３４）とＳＤＲＡＭのデータとを論理演算して出力するＡＮＤゲート（２５）と、制御回路部（２１）の制御信号の一つ（ｃｏｎ３）によって、ＡＮＤゲート（２５）から出力されるデータを出力またはラッチする第１ラッチ手段（２２）と、ＳＤＲＡＭモードレジスタから伝達されるＣＡＳレイテンシー制御信号の他の一つ（ＬＥ１２）とＳＤＲＡＭのデータとを論理演算して出力するＮＡＮＤゲート（２６）と、制御回路部（２１）の制御信号（ｃｏｎ２）によって、第１ラッチ手段（２２）から出力されるデータを出力またはラッチするかまたは、ＮＡＮＤゲートから（２６）出力されるデータを出力またはラッチする選択ラッチ手段（２３）と、制御回路部（２１）の制御信号（ｃｏｎ１）によって、選択ラッチ手段（２３）から出力されるデータをデータ出力バッファに出力するかラッチする第２ラッチ手段（２４）とから構成される。
【００２５】
上記した選択ラッチ手段（２３）の構成を図１３に示す。
この回路は、制御回路部（２１）の制御信号（ｃｏｎ２）を反転出力するインバーター（２７）と、インバーター（２７）の出力信号と制御信号（ｃｏｎ２）とによって、第１ラッチ手段（２２）から出力されるデータ（Ｄ１）を反転して通過させるかまたは遮断させる第１クロックインバータ（２８）と、第１クロックインバータ（２８）から出力されるデータとＮＡＮＤゲート（２６）から出力されるデータ（Ｄ２）とを論理演算してデータ出力バッファに出力するＮＡＮＤゲート（３０）と、インバーター（２７）の出力信号と制御信号（ｃｏｎ２）とによって、ＮＡＮＤゲート（３０）から出力されるデータを反転してラッチさせる第２クロックインバータ（２９）とから構成されている。
【００２６】
このように構成された本実施形態のＣＡＳレイテンシー制御回路の動作は下記のとおりである。
第１、第２、第３、第４ＣＡＳレイテンシー動作に対する制御回路部（２１）の制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）及びＳＤＲＡＭのモードレジスタから伝達されるＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ３、ＬＥ４、ＬＥ１２、ＬＥ３４）は従来と同一である。
第１、第２ＣＡＳレイテンシー動作では、信号（ＬＥ１２）がハイであるのでデータがＮＡＮＤゲート（２６）を介して選択ラッチ手段（２３）の入力端（Ｄ２）に伝達され、第３、第４ＣＡＳレイテンシー動作では信号（ＬＥ１２）がローであるので前記の通路がディスエーブルされる。
【００２７】
第１ＣＡＳレイテンシー動作。
信号（ＬＥ２、ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”となり、信号（ＬＥ１２）は“ハイ”となるので、制御回路部（２１）はＬＥ２、ＬＥ３、ＬＥ４により制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）の全てを“ロー”にし、ＡＮＤゲート（２５）はデータに関係なく“ロー”信号を出力する。
従って、ＳＤＲＡＭ内部のデータは、ＮＡＮＤゲート（２６）により反転されて、選択ラッチ手段（２３）と第２ラッチ手段（２４）を経てデータ出力バッファに出力される。
【００２８】
第２ＣＡＳレイテンシー動作。
モードレジスタのＣＡＳレイテンシー制御信号（ＬＥ２、ＬＥ１２）は“ハイ”、ＣＡＳレイテンシー制御信号（ＬＥ３、ＬＥ４、ＬＥ３４）は“ロー”に設定され、リードコマンドが入力されて、１クロック後にＱＣＬＫ信号が発生する。そして、制御回路部（２１）は、入力されるクロック信号（ＱＣＬＫ）を反転した信号を制御信号（ｃｏｎ１）に出力し、制御信号（ｃｏｎ３、ｃｏｎ２）は“ロー”状態を維持する。
従って、信号（ＬＥ３４）が“ロー”であり信号（ＬＥ１２）が“ハイ”であるので、第１ＣＡＳレイテンシー動作でのように、ＳＤＲＡＭのデータは選択ラッチ手段（２３）と第２ラッチ手段（２４）とを介して出力される。この時、第２ラッチ手段（２４）に伝達されたデータは、制御信号（ｃｏｎ１）が“ロー”の区間でデータを出力し、制御信号（ｃｏｎ１）が“ハイ”の区間では更に“ロー”となる時までデータを１サイクルラッチする。
結局、リードコマンドから１サイクル後に制御信号（ｃｏｎ１）がイネーブルされるので、２サイクル内にＳＤＲＡＭからデータが出力される。
【００２９】
第３ＣＡＳレイテンシー動作。
第３ＣＡＳレイテンシー動作の場合は、ＣＡＳレイテンシー制御信号（ＬＥ３４、ＬＥ３）は“ハイ”となり、ＣＡＳレイテンシー制御信号（ＬＥ１２、ＬＥ２、ＬＥ４）は“ロー”となる。従って、信号（ＬＥ１２）が“ロー”であるのでＮＡＮＤゲート（２６）はオフされ、信号（ＬＥ３４）が“ハイ”であるので第１、第２ラッチ手段（２２、２４）及び選択ラッチ手段（２３）のＤ１端がイネーブルされる。
制御回路部（２１）は、入力される信号（ＬＥ２、ＬＥ３、ＬＥ４）により制御信号（ｃｏｎ３）を“ロー”に維持し、制御信号（ｃｏｎ１、ｃｏｎ２）を“ハイ”に維持する。ｃｏｎ３信号はローのままであるが、ｃｏｎ１信号は、クロック信号（ＱＣＬＫ）の最初の上昇エッジ後“ハイ”から“ロー”に遷移し、一定時間後に“ロー”から“ハイ”に遷移する。ｃｏｎ２信号はクロック信号（ＱＣＬＫ）の最初の下降エッジで“ハイ”から“ロー”に遷移し、一定時間後に“ロー”から“ハイ”に遷移する。
【００３０】
制御信号（ｃｏｎ１、ｃｏｎ２）は、クロック信号（ＱＣＬＫ）の２番目以降のパルスで前記のような過程を続いて繰り返す。
制御信号（ｃｏｎ３）が“ロー”パルスを維持しているので、データは第１ラッチ手段（２２）を通過して選択ラッチ手段（２３）のＤ１端に伝達され、制御信号（ｃｏｎ２）が“ロー”に遷移される時、データは選択ラッチ手段（２３）を通過して第２ラッチ手段（２４）に伝達される。この時、制御信号（ｃｏｎ２）が“ハイ”に遷移するので、選択ラッチ手段（２３）は第２ラッチ手段（２４）に伝達されたデータを、制御信号（ｃｏｎ２）が更に“ロー”に遷移する時までラッチしている。制御信号（ｃｏｎ１）が２度目の“ロー”に遷移すると、第２ラッチ手段（２４）はデータをデータ出力バッファ側に出力し、制御信号（ｃｏｎ１）が“ハイ”に遷移すると、データを次に“ロー”に遷移する時までラッチして次のサイクルまで維持する。
【００３１】
第４ＣＡＳレイテンシーの動作。
第４ＣＡＳレイテンシー動作の場合は、第３ＣＡＳレイテンシー動作でのように、第１、第２ラッチ手段（２２、２４）と選択ラッチ手段（２３）のＤ１端をイネーブルされるようにＣＡＳレイテンシー制御信号（ＬＥ３４、ＬＥ４）を“ハイ”に設定する。
制御回路部（２１）が制御信号（ｃｏｎ１、ｃｏｎ２、ｃｏｎ３）を図８で説明したように出力する。該当する制御信号が“ロー”に遷移する時、第１ラッチ手段（２２）がラッチされたデータを選択ラッチ手段（２３）のＤ１端に伝達し、更に選択ラッチ手段（２３）は第２ラッチ手段（２４）に伝達し、第２ラッチ手段（２４）はデータ出力バッファに出力する。また該当制御信号が“ロー”から“ハイ”に遷移するとデータをラッチする。
【００３２】
【発明の効果】
本発明ではＣＡＳレイテンシー制御回路をチップの中央に集中的に配置するので、ＣＡＳレイテンシー制御回路間のクロック（ＱＣＬＫ）のスキューを除去することができ、したがって、バンク間のデータスキューも減少させ得る。
また、前記のように本発明ではクロック及びデータのスキューを減少させることができるので、高周波数で動作するＳＤＲＡＭで動作マージンを向上させることができる。
さらに、本発明ＣＡＳレイテンシー制御回路は、回路構成が簡単となり、かつ出力駆動容量が強化される。
【図面の簡単な説明】
【図１】  従来ＳＤＲＡＭのＣＡＳレイテンシー制御回路の配置図、
【図２】  従来のＣＡＳレイテンシー制御回路の詳細構成図、
【図３】  図２のラッチ手段の構成図、
【図４】  図３のクロックインバータの構成図、
【図５】  第１ＣＡＳレイテンシー動作タイミング図、
【図６】  第２ＣＡＳレイテンシー動作タイミング図、
【図７】  第３ＣＡＳレイテンシー動作タイミング図、
【図８】  第４ＣＡＳレイテンシー動作タイミング図、
【図９】  従来のＣＡＳレイテンシー動作のＱＣＬＫ及びデータのスキューがない場合のデータ出力タイミング図、
【図１０】  従来のＣＡＳレイテンシー動作のＱＣＬＫ及びデータのスキューがある場合のデータ出力タイミング図、
【図１１】  本発明実施形態のＳＤＲＡＭでのＣＡＳレイテンシー制御回路の配置図、
【図１２】  本発明実施形態のＣＡＳレイテンシー制御回路の構成図、
【図１３】  本発明のラッチ手段の詳細回路図である。
【符号の説明】
２１：制御回路部
２２、２４：ラッチ手段
２３：選択ラッチ手段
２５：ＡＮＤゲート
２６、３０：ＮＡＮＤゲート
２７：インバーター
２８、２９：クロックインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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