(57)【特許請求の範囲】
【請求項１】
周波数スペクトル中でジッタされるシステムクロック（ｃｌ）を発生し、したがって最小の放射干渉を生成するためにランダム数発生器（１）と位相変調器（４）を具備するクロック発生器（100 ）において、
ランダム数発生器（１）と位相変調器（４）との間に、ランダム数発生器により与えられたランダム数（ｚ１、ｚ２）を積分するための積分器（３）が挿入され、
積分器（３）の出力はその積分（ｐａ；ｊ' ）により位相変調器（４）のそれぞれの位相値を制御し、
積分器（３）はチェック装置（７）に結合され、このチェック装置（７）はランダム数（ｚ１、ｚ２）中で干渉するか、または積分（ｐａ；ｊ' ）の予め定められた限界値（Ｇ１、Ｇ１' ；Ｇ２、Ｇ２' ；Ｇ３、Ｇ３' ）が超過されないように積分プロセスに介在することを特徴とするクロック発生器（100 ）。
【請求項２】
第１の限界値（Ｇ１、Ｇ１' ；ｃｍｉｎ）と開始値（ｐｓｏｌｌ；Ｇ１、Ｇ１' ；Ｇ２、Ｇ２' ）はシステムクロック（ｃｌ）の最大の許容可能な位相シフトに対応する積分（ｐａ；ｊ' ）の最大ジャンプ（Ｍ；Ｍ' ：Ｍ＊）を規定することを特徴とする請求項１記載のクロック発生器（100 ）。
【請求項３】
第２の限界値（Ｇ２、Ｇ２' ）は少なくとも予め定められた第１の時間インターバル中にシステムクロック（ｃｌ）の第１の最大の許容可能な位相偏差を規定することを特徴とする請求項１記載のクロック発生器（100 ）。
【請求項４】
ランダム数発生器（１）は予め定められた値の範囲内、特に第１の限界値（Ｇ１、Ｇ１' ）により規定される範囲内に位置するランダム数（ｚ１、ｚ２）を発生することを特徴とする請求項１乃至３のいずれか１項記載のクロック発生器（100 ）。
【請求項５】
第１の時間インターバル外側に位置することが好ましい第２の時間インターバル中、第３の限界値（Ｇ３、Ｇ３' ）はシステムクロック（ｃｌ）の第２の最大の許容可能な位相偏差を規定し、第３の限界値はその大きさが少なくとも第２の限界値（Ｇ２、Ｇ２' ）に等しいことを特徴とする請求項１乃至４のいずれか１項記載のクロック発生器（100 ）。
【請求項６】
チェック装置（７）は第１、第２または第３の限界値（Ｇ１、Ｇ１' 、Ｇ２、Ｇ２' 、Ｇ３、Ｇ３' ）を満足させるために積分前にランダム数（ｚ１、ｚ２）を修正する修正装置（17；17.1；17.2）を具備していることを特徴とする請求項１乃至５のいずれか１項記載のクロック発生器（100 ）。
【請求項７】
修正装置（17）は、積分（ｐａ；ｊ' ）が最近の第１の時間インターバルの開始時に再度第２の限界値（Ｇ２、Ｇ２' ）に到達することを確実にするために、第３の限界値（Ｇ３、Ｇ３' ）に割当てられた帰還ストラテジを実行するサブ回路（17.2）を含んでいることを特徴とする請求項６記載のクロック発生器（100 ）。
【請求項８】
第２の限界値（Ｇ２、Ｇ２' ）によって規定された第１の位相位置範囲（Ａ１）から、拡張された位相位置範囲、即ち第２の位相位置範囲（Ａ２）が上および／または下の範囲限界（Ｇ２、Ｇ２' ）に付加的な範囲、特に最大のジャンプ（Ｍ）に大きさが等しい範囲を付加することにより形成されることを特徴とする請求項６または７記載のクロック発生器（100 ）。
【請求項９】
チェック装置（７）と積分器（３）の演算の少なくとも一部分は並列接続された計算装置（60、70）により実行され、選択装置（80）は前記計算装置の１つを新しい積分（ｐａ；ｊ' ）を生成するために出力に接続することを特徴とする請求項１乃至８のいずれか１項記載のクロック発生器（100 ）。
【請求項１０】
積分するための請求項１乃至９のいずれか１項にしたがって、ランダム数（ｚ１、ｚ２）の代わりにクロック発生器（100 ）中の積分器（３）に供給される修正されたランダム数（ｚ３；ｋ）を発生する方法において、積分中に許容可能な範囲（Ａ０、Ａ１、Ａ２）がランダム数（ｚ１、ｚ２）によって超過されたことを決定する第１のステップとそれに続く第２のステップとを含み、この第２のステップは、
積分されるランダム数（ｚ１、ｚ２）が予め定められた数、特に予め定められた最大のジャンプ（Ｍ）に対応する数により置換され、または、
積分されるランダム数（ｚ１、ｚ２）が予め定められた数のシーケンスにより置換され、または、
積分されるランダム数の過剰値（ｐｓ１０' 、ｐｓ７' ）が関連する範囲限界値（Ｇ１、Ｇ１' 、Ｇ２、Ｇ２' 、Ｇ３、Ｇ３' ）でミラーされ、または、
積分されるランダム数（ｚ１、ｚ２）が変更された符号と同一の大きさの数により置換され、または、
第３の範囲限界値（Ｇ３、Ｇ３' ）が超過されたならば、積分されるランダム数（ｚ１、ｚ２）は適切な符号を有する予め定められた数、特に最大の許容可能なジャンプ（Ｍ）に対応する数により置換され、これは最近の第１の時間インターバルの開始時に第２の範囲限界値（Ｇ２、Ｇ２' ）に戻ることを許容し、または、
積分されるランダム数（ｚ１、ｚ２）または最後のランダム数のシーケンスがランダム数の反復または少なくとも１つの変更された符号を有する最後のランダム数のシーケンスの反復により置換され、反復中の順序は任意であり、または、積分されるランダム数（ｚ１、ｚ２）が抑制され、適切なランダム数が現れるまで新しいランダム数が使用され、それによってそれぞれの範囲限界が満足されることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は周波数ジッターシステムクロックを発生するためのクロック発生器に関する。
【０００２】
【従来の技術】
このようなクロック発生器およびこのようなシステムクロックを発生する方法は例えばドイツ特許出願DE 44 42 403 A1 号明細書またはEP 0 715 408 A1 号明細書（内国：C-1674）に開示されている。そこでは、高い周波数正確度のシステムクロックは、ランダム数発生器からのランダム数で制御される位相変調器による安定な位相と周波数の基本的なクロック信号の位相変調により発生される。
【０００３】
【発明が解決しようとする課題】
しかしながら、システムクロックが実際の応用で確実に機能するならば、位相偏差は非常に大きくてはならない。それはそうでなければ、非常に短いクロック位相の場合、システムクロックにより制御される幾つかのサブ回路の残りの処理時間は十分に長くないためである。それ故、最小値は高および低クロック状態に対して特定され、その値よりも下にクロック位相は低下してはならない。単位時間当りのできる限り多くの機能が実行されることができるようにシステムクロック発生器が技術的限界近くで動作するとき、実質上クロック位相を短くすることは可能ではない。しかしながら、システムクロックの周波数ジッター領域と、放射された干渉の減少における効果も比較的限定された状態であるように、これは位相変調範囲を限定する。
【０００４】
本発明の目的は、改良されたシステムクロック発生器を提供することであり、それによって放射された干渉の大きな減少が可能である。
【０００５】
【課題を解決するための手段】
この目的は、請求項１に記載されているようなクロック発生器により達成され、それは基本的にランダム数を積分するために積分器がランダム数発生器と位相変調器との間に挿入されることを特徴とする。これはランダム数制御された位相変調からランダム数制御された周波数変調への転移を表している。他方で、発生されたそれぞれの位相シフトが直接ランダム数に連結されるので、位相変調は完全には放棄されない。最大量の位相シフトはしたがってランダム数の可能にされた範囲により簡単な方法で制御されることができる。限定された範囲を有する疑似ランダム数としてランダム数が発生されないならば、別々の範囲の限定が必要であり、これは例えばオーバーフローの無視またはモジュロ動作によって実行されることができる。本発明により個々の位相シフトを累算することによって、許容可能なジッター領域は純粋な位相変調よりも実質上大きくなることができる。他方で、位相、したがって周波数がそれぞれ所望の位相と所望の周波数から大きく変化しないことを確実にしなければならない。そうでなければ、正、負、または正および負のランダム数が可能にされるかにかかわらず、任意の値はランダム数の累算中に到達される。いずれにせよ、許容可能な範囲が超過されることを防止する適切な方法が与えられなければならない。これは選択された方法がランダム数シーケンスで干渉し、したがってこのシーケンスを部分的に決定論的シーケンスにより置換することを考慮しなければならない。他方で、クロック信号にロックされている接続された処理段の電流パルスが可能な限り強化された高調波成分を含んでいない事実のためにランダムは先行条件である。したがって、方法はできる限り少なくランダム数シーケンスで干渉する。適切なコンピュータシミュレーションによる種々の方法の解析は明白に異なる効果を示し、システムクロックの周波数、最小の許容可能なクロック位相、可能にされた周波数または位相範囲だけでなく必要とする回路の量等のそれぞれの動作パラメータにしたがって最適化を許容する。多くの場合、特定される制限は正規の動作中で異なり、例えば最初の時間インターバルでは狭く制限され、これらの時間インターバル外では広く制限される。これは勿論ジッターに好ましい効果を有する。しかしながら、選択された帰還方法により、もっと狭い限定は最近の最初の時間インターバルの開始時に再度到達されることが確実にされなければならない。反対に、この方法から、周波数および位相がどの程度第２の時間インターバル中に所望値から逸脱するかを理解する。
【０００６】
【発明の実施の形態】
本発明およびそのさらに有効な特徴は添付図面を参照してさらに詳細に説明されよう。
図１は概略ブロック図で本発明によるクロック発生器100 の１実施形態を示している。ランダム数発生器１はランダム数ｚ１を発生し、それを遅延装置２を介して積分器３へ供給する。積分器３は与えられたランダム数ｚ２、ｚ３を積分し、これは正または正および負である。ランダム数ｚ１、ｚ２の積分ｐａは位相変調器４へ与えられ、その出力は制御された発振器５に結合され、そのそれぞれの位相は積分ｐａに基づいている。発振器５は、基準発振器６と、全体的な遅延が基準発振器６により制御されるリング発振器とから構成されている位相ロックループＰＬＬ部分を形成する。リング発振器は異なる位相でシステムクロックｃｌを与える複数の個々に制御可能なタップを有する。個々の遅延はシステムクロック期間の分数だけに等しく、例えば半クロック期間が３５の遅延段により３５の異なるクロック位相に分割されることができる。位相変調器４と発振器５は図４で示されているように結合されることもできる。
【０００７】
システムクロックｃｌを発生するための前述の信号路は、積分シミュレータ８、比較器９、選択装置10を具備するチェック装置７により影響される。チェック装置はさらに、第１、第２、第３の限界値Ｇ１、Ｇ２、Ｇ３と、必要ならばデータバス19を経て積分シミュレータ、比較器、選択装置へ与えられることができる関連した反対の限界値Ｇ１' 、Ｇ２' 、Ｇ３' のためのメモリ11、12、13を含む。反対の限界値は好ましくは基準位相値ｐａ＝０、または負の限界値Ｇ１、Ｇ２、Ｇ３であり、この場合別々の記憶装置は必要ではない。
【０００８】
積分シミュレータ８は積分ステップ後、新しいランダム数ｚ１が第２または第３の限界値Ｇ２、Ｇ２' 、Ｇ３、Ｇ３' 内に存在するか否かをチェックする。結局、積分シミュレータ８には現在の積分ｐａが与えられ、符号に基づいて、新しいランダム数ｚ１が加算または減算される。積分ｊは比較器９で限界値Ｇ２、Ｇ２' 、Ｇ３、Ｇ３' と比較され、比較結果は選択装置10に与えられる。この選択装置10は遅延されたランダム数ｚ２の代わりに電子スイッチ14を経て積分器３の入力に与えられる修正されたランダム数ｚ３を与える修正装置17を具備している。選択装置10はランダム数ｚ１が積分されるか否か、またはそれぞれの限定を満たすために修正が実行されなければならない方法を決定するための論理装置を含んでいる。
【０００９】
図２はシステムクロックパルスｃｌの後縁21の例により、このエッジが個々の位相ステップｐｓにより正または負の時間方向で変化されることができる態様を示している。クロック位相は下限の第１の限界値Ｇ１に対応する最小の許容可能な値ｃｍｉｎより下に降下してはならず、それはそうでなければ接続された回路ブロックの信号処理時間が非常に短くなるからである。所望のクロック期間または所望の位相ｐｓｏｌｌから開始して、アクティブクロック位相を減少する最大の位相シフト、シフト−Ｍが獲得され、これはどのような場合にも超過されてはならない。アクティブクロック位相を増加する位相シフトはこの限定を受けない。しかしながら便宜上の理由で、正の位相シフトは同じ量Ｍに限定される。図２は最大の位相シフト＋Ｍを示し、関連する上限値はＧ１' である。限界値Ｇ１、Ｇ１' は純粋な位相変調を有する、即ち積分器３のない許容可能な位相位置範囲に対応する位相位置範囲Ａ０を規定する。位相シフトが所望の位相から開始しないならば、限界値Ｇ１、Ｇ１' までの最大のシフトは対応して大きくまたは小さくなる。限定の場合では、最大のシフトは一方の限界値から他方まで延在する。
【００１０】
図３は第１および第２の時間インターバルにおける前縁22の位置範囲を概略的に示している。このケースは最小のクロック位相ｃｍｉｎの要求を侵害せずに、エッジが図２よりも所望の位相ｐｓｏｌｌから時間的に離れるときに重要である。これは個々の位相ステップｐｓが例えば図２のような最大の許容可能なシフトＭ、−Ｍを超えない場合である。この位置範囲Ａ１の限界はＧ２、Ｇ２' により表され、範囲は所望の位相ｐｓｏｌｌについて対称に有効に延在する。一般に、この位置範囲Ａ１は位置範囲Ａ０よりも大きくなければならない。これは低いクロック周波数で適用されず、図７では、周波数範囲は２４ＭＨｚよりも低い。
【００１１】
さらに大きい位相位置範囲Ａ２が第２の時間インターバルで可能にされるならば、適切な帰還ストラテジ＋Ｒ、−Ｒは限界値Ｇ２、Ｇ２' が再度最近の第１の時間インターバルの開始時に到達されることを確実にする。位相位置範囲Ａ０、Ａ１、Ａ２の限定を満たすための適切な帰還ストラテジＲを以下詳細に説明する。
【００１２】
図４はリング発振器として設計されている位相制御発振器５の１実施形態を概略的に示している。リング発振器は３５の直列接続された遅延段20を含んでおり、その総遅延は位相ロックループＰＬＬ（詳細に図示せず）によりシステムクロックｃｌ期間の１／２、即ちＴ／２に調節される。個々の遅延段のタップはマルチスイッチ30に接続され、このマルチスイッチ30は累積された位相値を表す関連する積分に基づいて、これらのタップの１つを選択し、システムクロックｃｌの２倍の周波数を有する補助クロックｃｌ' としてタップされた信号を周波数分割器25に提供する。この周波数分割器の出力はシステムクロックｃｌを与え、これは駆動段（図示せず）により増幅される。補助クロックにより、システムクロックの前縁および後縁のパルスエッジは相互に独立して位相を修正される。
【００１３】
所望の位相がゼロの基準位相値ｐａ＝０であり、個々の遅延ステップｐｓが補助クロックｃｌ' をこの基準位相に関して遅延するならば、図４で示されている構成は有効である。正および負の位相ステップ＋ｐｓ、−ｐｓが与えられるならば、基準位相を遅延チェインの始めではなく、次のタップに接続することがさらに適切である。許容可能な正および負の位相ステップの範囲が限定されないために、ここではタップ37乃至53により、それ程短くない遅延チェインである別の遅延チェインの端部36に接続することも有効であるが、しかしながらタップは閉じたリング内に位置しないが、各タップではマルチスイッチ30において関連する入力（図４では示さず）を必要とする。タップ37乃至53に取付けられた遅延チェインはこの範囲よりも大きいか小さい位相ステップの発生時に本来のタップ０から35への変換を除去する。
【００１４】
図５は幾つかの位相シフトされたクロックパルスエッジをタイミング図で示している。第１のクロックパルスｃｌ１の後縁は基準位相０で開始し、これは累算された位相値ｐａ＝０に対応し、前縁は累算された位相値ｐａ＝３５で開始し、それは半クロック期間Ｔ／２が３５の遅延段20により３５のクロック位相に分割されるためである。
【００１５】
第２のクロックパルスｃｌ２では、３つの位相インクレメントｐｓ＝３が与えられ、それによって後縁は累算位相値ｐａ＝３に位置される。次の位相ステップは値ｐｓ＝０を有し、それによって第３のクロックパルスｃｌ３では、３における累算された位相ｐａは変化しない。次の位相ステップｐｓ＝３１は第４のクロックパルスｃｌ４の累算された位相を位相値ｐａ＝３４へシフトする。次の位相ステップはｐｓ＝−２９で負であり、第５のクロックパルスｃｌ５の位相を累算された位相値ｐａ＝５にシフトする。
【００１６】
図５のタイミング図では、範囲限界はまだ生じていない。位相ステップと範囲限界の関係が図６で示されている。第２の限界値Ｇ２および関連する反対の値Ｇ２' は第１の位相位置範囲Ａ１を規定し、第３の限界値Ｇ３と反対の値Ｇ３' は拡張された位相位置範囲Ａ２を規定する。スケールは累算された位相値ｐａを示している。スケール範囲は−８から２３まで非対称的に延在する。６の位相インクレメントにわたって延在し位相値ｐａ＝７で開始する第１の位相ステップｐｓ６は第１の位置範囲Ａ１内に完全に位置する。同一の位相値で開始する位相ステップｐｓ１０は第１の範囲Ａ１外に位置する位相値17まで延在している。限界Ｇ２' に合致させるため、いわゆるミラーリング方法が実行され、ここでは限界Ｇ２' を超えて進行する位相ステップｐｓ１０' はミラーされ、負の位相ステップ−ｐｓ２に対応し、負の位相ステップ−ｐｓ２は限界Ｇ２' から開始する。位相値17の代わりに、位相値13はミラーされた位相ステップｐｓ１０により生成される。これは６位相単位の結果的な位相ステップｐｓ＊６に対応する。
【００１７】
この方法は比較的大きい位相ステップｐｓを許容するが、ある量の計算を必要とする。最大の可能な結果的な位相ステップは限界値Ｇ２から限界値Ｇ２' まで延在し、またはｃｍｉｎの要求から生じる最大の許容可能なシフトＭが超過されないならばその反対に延在する。
【００１８】
位相値７から開始して、負の位相ステップ−ｐｓ１０は低い限界Ｇ２を超え、この低い限界Ｇ２は位相値０にある。全ての位相ステップｐｓが使用されるミラーリング方法なしに限界Ｇ２、Ｇ２' 内に位置するならば、これは最大シフトＭを規定し、これは図６の例では位相ステップｐｓ＝８に対応する。これは中間位相値または位相対（ｐａ＝７、ｐａ＝８）から開始し、せいぜい２つの限界値Ｇ２、Ｇ２' の一方を超えるが、他方の限界値Ｇ２' 、Ｇ２内にある最大の位相ステップである。正確な最大ステップサイズＭ' は切り上げられた半分の第１の範囲Ａ１に対応する。ｐａ＝７から開始する負の最大シフト−Ｍ' が低い限界値Ｇ２外に到着する事実は、積分される最大の位相シフトＭ' に対して符号＋／−が正確な方法で修正装置17により特定されるならば不適切である。範囲の中心から開始するこの最大のシフトはミラーリングＭ＊で可能である結果的な最大シフトのほぼ半分の大きさである。以下、“Ｍ”だけが最大シフトを規定するためのそれぞれのストラテジ（ミラーリングまたは方向の反転）を限定しないように最大のシフトとして与えられる。表示から、最大シフトＭ＊、Ｍ' のどちらが意味されるかが明白である。
【００１９】
図６では、限界値Ｇ３、Ｇ３' を有する拡張された位相位置範囲Ａ２は特別な帰還ストラテジＲにより決定され、それによって第１の範囲Ａ１は１つの最大シフトＭ、即ち例えばＭ＊、Ｍ' により再度到達されることが可能でなければならない。限界値Ｇ３、Ｇ３' を満たすため、再度種々の可能性が存在し、示された位相ステップｐｓ７はミラーリング方法の１例としての役目を再度行う。以下、第１または第２の範囲Ａ１、Ａ２に使用されることができるが部分的に範囲Ａ０に対しても使用されることができる幾つかの帰還ストラテジが簡単にリストされる。
【００２０】
１．積分される少なくとも１つのランダム数を予め定められた位相シフト、特に最大シフトＭ、または位相シフトの予め定められたシーケンスによって置換する。
２．積分される少なくとも１つのランダム数をそれぞれの限界における超過値をミラーリングすることにより置換する。
３．積分される少なくとも１つのランダム数を符号変換により行われる方向の変化によって置換する。
４．第３の限界値Ｇ３、Ｇ３' 間の範囲を超えて進行する積分される少なくとも１つのランダム数を、予め定められた時間点における第２の限界値Ｇ２、Ｇ２' 間の範囲に戻ることを保証する置換値によって置換する。
５．最後のランダム数シーケンスを反復し、または反対の時間順序で反復し、或いは恐らく反対の符号によりランダム時間シーケンスで最後のランダム数シーケンスを反復する。
６．適切なランダム数が現れるまで形成された各ランダム数を抑制する。
７．前述の帰還ストラテジ、例えばＮｏ．１とＮｏ．３を組合わせる。
【００２１】
図７乃至１２はシステムクロックｃｌの選択された周波数の関数として累算された位相ｐａの位置範囲の例をグラフで示している。水平軸は０から５０ＭＨｚまでの周波数を測定する。垂直方向では、半クロック期間Ｔ／２は左側に示され、これは全てのリング接続された遅延段20、例えば図４のように３５の遅延段の遅延に対応する。したがってそれぞれの複数の遅延段20はこの矢印の方向にしたがって規定される。
【００２２】
ＤからＣへの１０−ｎｓラインはそれぞれのクロック位相が少なくとも１０ｎｓでなければならない仮定されたケースに対して適用する。右側の垂直の矢印は半クロック期間Ｔ／２でスケールされるが、この矢印で示された点は第１の範囲Ａ１の最大の許容可能な位相値を表している。それ故、ラインＡＥは累算された位相値ｐａを表し、これは１２−ｎｓ範囲を侵害しないように超過されてはならない。対照的に、ラインＤＣは１０ｎｓの最小位相範囲のために超過されてはならない累算された位相値の限定を規定している。それ故、最大の可能なシフトＭは一方でラインＡＢにより、他方でラインＢＣにより規定される。純粋な位相変調により、トライアングルＡＢＣは特定の条件下、即ち１０−ｎｓの最小位相位置範囲と１２−ｎｓの位相位置範囲で位相値の位置区域を規定する。全ての位相値はランダム数発生器により直接生成されることができる。
【００２３】
図７のラインＤＣは図示の例では、４ＭＨｚの低いクロック周波数で、限界がｃｍｉｎにより規定されている十分に長くアクティブなクロック位相に対する要求が半クロック期間Ｔ／２を通じてほぼ満たされていることを示している。完全性のために、Ｔ／２からＴの範囲はクロック位相のアクティブではない範囲であり、ここではクロック信号は１８０度だけ位相においてシフトされていることが指摘される。例えば４８ＭＨｚの高いクロック周波数で、半クロック期間Ｔ／２は非常に短く、即ち１０．４ｎｓだけである。ここで限界値ｃｍｉｎ＝１０ｎｓは−０．４ｎｓの負の位相シフトで既に到達されている。０．２１と０．３９ｎｓ間の最小の位相ステップサイズにより、これは丁度１位相ステップである。２０の遅延段が半クロック期間Ｔ／２に対して使用されると仮定すると、最小の位相ステップサイズは既に０．５２ｎｓの値を有する。この値により、状態ｃｍｉｎ＝１０ｎｓは満たされない。この場合、クロック位相はもはや変化されず、固定される。この周波数でクロック信号の所望の位相変化を実行できるようにするために、遅延段の数が実質上増加されなければならない。
【００２４】
図７のラインＡＥは、４ＭＨｚの低いクロック周波数で、１２−ｎｓの位相位置範囲内に残留する要求を満たすことは困難であることを示しており、それは低いクロック周波数の結果として、個々の位相ステップが１２−ｎｓ位置範囲と比較して比較的大きくなるからである。Ｔ／２で２０段の前述の遅延チェインにより、各遅延段は約６．２ｎｓの位相段に対応する。１２−ｎｓの仮定された位置範囲は侵害を限定せずに、単一の位相ステップだけを許容する。この場合でも、遅延段数の実質上の増加は位相ステップのサイズの減少と、クロック位相の変化を許容するのに必要である。
【００２５】
４８ＭＨｚの高周波数で、例えば１２−ｎｓの位置範囲の限界を満たすことは臨界的ではなく、それは位相ステップが１２ｎｓと比較して良好であるからであり、即ち、先に仮定された例に対応してＴ／２にわたる２０遅延段の場合、約０．５２ｎｓである。結果的な位相位置区域ＡＢＣは先の考察から得られ、限界はそれぞれの好ましくない状態により決定される。クロック周波数および遅延段数の選択で最も好ましい範囲はこのようなグラフから容易に決定されることができる。図７のグラフの仮定されたパラメータでは、２４ＭＨｚの中央周波数範囲にほぼ位置し、ここでは最大の許容可能な位相シフトＭは最大であり、したがって最大の位相変化を許容する。
【００２６】
図７のグラフおよびそれに続くグラフでは、最大の位相シフトＭは図７および８にしたがって限界間の距離により規定され、これはそれぞれのクロック周波数と純粋な位相変調に適用される。限界から限界まで延在する位相シフトは帰還ストラテジとして限界における前述のミラーリングを使用する。したがって最大の可能なステップサイズは１つの限界から他方の限界へ延在する。
【００２７】
図８は例えば積分器のない純粋な位相変調による位相位置範囲を示しているが、許容可能な位相の位置範囲は基準位相値０について対称的である。１２−ｎｓ範囲はしたがってＦ' における−６ｎｓからＦにおける＋６ｎｓの範囲により構成される。ミラーリングを有する最大のシフトＭのサイズは変化されないが、シフトはゼロ基準位相により影響される。菱形Ａ、Ｂ１' 、Ｃ、Ｂ１により形成される純粋な位相変調の位置区域は図７のＡＣＢ区域と同一のサイズである。１０−ｎｓ限界はまたそれぞれのクロックパルスエッジの両側で均一に延在するので、関連する限界曲線（ＳＣとＳ' Ｃ）はそれぞれＴ／４と−Ｔ／４で開始する。
【００２８】
図７、８の位相位置範囲は積分器のないクロック発生器の位相位置範囲に対応する。表示はある基本的な項目の説明を行うが、この項目はまた以下のグラフと共に使用される。
【００２９】
図９は本発明による積分器を有するクロック発生器の位相位置のグラフを示しており、システムクロックについての要求は図７、８と同一である。図９は非対称的なケースを示しており、これは位相基準値０から開始し、正の位相偏差を有する。図７と比較して、斜線の引かれた区域ＡＣＥは区域ＢＣＥにより増加されている。最大のシフトＭの状態はラインＡＢとＢＣにより与えられる。示されている矢印は全てそれぞれの周波数に割当てられた最大のシフトに対応する。４０ＭＨｚで、相互に上に位置する３つの最大のシフトＭは、その位置範囲が実質上この周波数の最大の許容可能なシフトＭよりも大きいことを示している。ここで周波数変調により得られた位置範囲Ａ１は最大の許容可能なシフトＭ、即ち範囲Ａ０により規定された位置範囲よりも大きい。
【００３０】
図１０のグラフは限界が位相基準値０について対称であると仮定されていることのみが図９のグラフと異なる。低い周波数で、最大のシフトはＡからＢ１およびＡからＢ１' の６−ｎｓ境界ラインにより限定される。最も大きい最大のシフトＭはＢ１とＢ１' で到達され、図９のＢの最大のシフトに等しい。２つの５−ｎｓ境界ラインは図８のように、ＳからＣおよびＳ' からＣまで延在し、ラインＡＦとＡＦ' の交差点はＢ１とＢ１' である。区域ＡＦ' Ｆの面積は図９の区域ＡＣＥの面積と同一である。
【００３１】
図１１と１２のグラフはそれぞれ図９と１０のグラフと部分的に同一であり、特にそれぞれの位置区域ＡＣＥとＡＦ' Ｆに含まれる。しかしながらさらに、図１１のグラフは補足的な位置区域ＥＨＩＪとＣＨ' Ｉ' Ｊ' を含んでおり、図１２のグラフは補足的な位置区域ＦＫＬＮとＦ' Ｋ' Ｌ' Ｎ' を含んでいる。これらの位置区域は、図３または図６により、延在する位置範囲Ａ２が少なくとも第２の時間インターバルに対して適用する事実から得られる。しかしながら単一の最大シフトＭ手段により、１２−ｎｓ位置区域Ａ１、ＡＣＥ、ＡＦＦ' の限界は再度到達されることができる。第２の時間インターバルは例えば図１の周波数分割器18により決定される。比較的高い周波数のシステムクロックｃｌを仮定すると、データは例えば実質上低いクロック速度で外部バスにより走査され、そのため比較的狭い１２−ｎｓ位相限界が必要である。しかしながら、この特定のデータ転送の外側では位相はさらに大量に変化し、これは図１１と１２の付加的な区域に対応する。
【００３２】
限界値ＩＪ、Ｉ' Ｊ' 、ＬＮ、Ｌ' Ｎ' は図１１と１２ではｔ：１として与えられている分割器18の分割比でリンクされる。分割器18が存在しないならば、分割比は１：１であり、さらに制限された位置状態Ａ１が満足されなければならない。２：１の分割比でのみ、延在する位置範囲Ａ２が１つおきのクロックパルス毎に可能である。第１のクロックパルスは狭い位置範囲Ａ１であり、次のクロックパルスは広い位置範囲のＡ２であり、第３のクロックパルスは狭い位置範囲Ａ１である。例えば８ＭＨｚの固定した周波数が狭い位置範囲Ａ１の走査に対して特定されるならば、分割器18は０乃至４０ＭＨｚの範囲をカバーするグラフにしたがってせいぜい６：１の分割比を有することができる。システムクロックｃｌはその後、４８ＭＨｚの最大周波数を有し、２０の遅延段を有する最大の位相シフトＭは単一の位相ステップになる。しかしながら図１１の位相位置範囲はＣからほぼＥに延在し、または図１２では、ほぼＦ' からＦへ延在する。基準位相ｐａ＝０に関する負の位相領域ＣＨ' Ｉ' Ｊ' の構成は遅延装置の適切な設計を必要とするか、または負の位相領域は省略されなければならない。しかしながら基準位相ｐａ＝０が遅延チェインの中間区域に位置するならば、負の位相は実現が容易である。このグラフは図１２で示されている。
【００３３】
図１３のブロック図は範囲が超過されたときに符号の反転を行うためのチェック装置７のサブ回路の１例を示している。ランダム数発生器１により発生されたランダム数ｚ１は積分シミュレータ８へ与えられ、この積分シミュレータ８は計算装置38としての加算−減算器を含んでいる。ランダム数ｚ１の符号に基づいて、計算装置38は古い積分ｊ-1と新しいランダム数ｚ１の和または差を形成する。この計算プロセスの結果は試験積分ｊであり、これは比較器9.1 中の第１および第２の計算装置42、43の加算入力に与えられる。加算器または減算器の役目を行うこれらの２つの計算装置42、43はそれらの減算入力でそれぞれ限界値Ｇ２' とＧ２を受信し、これらはメモリ12から読取られ、試験積分ｊから正確な符号で減算される。限界値Ｇ２7 が超過されるならば、即ちｊ＞Ｇ２' ならば、第１の計算装置42は０よりも大きい出力値を提供する。試験積分値が限界値Ｇ２よりも下ならば、即ちｊ＜Ｇ２であるならば、第２の計算装置43は０よりも小さい出力値を与える。２つの補数がランダム数ｚ１とそれらの次の処理で使用されるならば、上位桁ビット（ＭＳＢ）はそれぞれの符号を示し、即ち“０”は正であり“１”は負である。したがって計算装置42、43の出力値では、ＭＳＢだけが第１および第２の比較素子44、45でチェックされなければならない。比較は第１の論理信号ａと第２の論理信号ｂを与える。ランダム数ｚ１の符号またはＭＳＢに対応するこれらおよび第３の論理信号ｃは選択装置10.1に与えられる、選択装置10.1はＯＲゲート46とＡＮＤゲート47の組合わせを使用して３つの論理信号ａ、ｂ、ｃを結合し、これは論理信号ｂに対する負の入力48を有する。この論理動作の結果は第４の論理信号ｄであり、これは制御信号として修正装置17の第１のサブ回路17.1に与えられる。論理信号ｄの状態に基づいて、サブ回路17.1はその出力値ｋとして、もとのランダム数ｚ１または遅延素子２により遅延されたランダム数ｚ２、またはランダム数ｚ１のような別の数を与える。
【００３４】
第１のサブ回路17.1で示されている表は出力値ｋがどのようにもとのランダム数ｚ１および制御信号ｄとリンクされているかを示している。信号ｄが論理０であるとき、出力数ｋはもとのランダム数ｚ１の符号にかかわりなく正の数である。信号ｄが論理１であるとき、出力数ｋはもとのランダム数ｚ１の符号にかかわりなく負の符号である。論理信号ｄともとのランダム数ｚ１の処理との間の関係が図１４の表で詳細に示されている。修正サブ回路17.1により与えられる数ｋにより、積分器３におけるこの数ｋの積分中、限界値Ｇ２' とＧ２は超過されないことが確実にされる。ｋの符号に応じて、ｋの絶対値は積分ｊ-1に加算または減算され、したがって新しい積分ｊ' を形成し、これは累算装置40の出力で利用可能である。この新しい積分は累算装置のレジスタ41に与えられる、次の比較位相では、これは古い積分ｊ-1としての役目を行う。
【００３５】
幾つかのデータラインで、必要なビット数は小さい斜線近くに示されている。例えばランダム数ｚ１は５つのビットを有し、積分シミュレータ８の出力は７つのビットを有し、計算装置42、43の出力と比較素子44、45の出力はそれぞれ１ビットを有する。
【００３６】
図１４は図１３の第１の修正サブ回路17.1の機能を表の形態で示している。個々の列１乃至７は以下のものを含んでおり、
１．表の行番号“Ｎｒ．”、
２．積分されるランダム数“ｚ１”、
３．第１、第２、第３の論理信号“ａ”、“ｂ”、“ｃ”、
４．結果的な論理信号“ｄ”、
５．積分シミュレータ８中で形成される積分“ｊ”、
６．積分器３で実行される演算、即ちランダム数ｚ１の絶対値が加算または減算のいずれか、
７．積分に対して所望の数ｋを得るためにランダム数ｚ１により実行されなければならない演算の数学的表示。
【００３７】
行１、２では、試験積分ｊは限界値Ｇ２、Ｇ２' により規定される範囲を離れる。行３、４では試験積分ｊは予め定められた限界値Ｇ２、Ｇ２' 内に存在する。したがって、積分器３で実行される演算は、行３と４では変化しない。もとの演算はランダム数ｚ１の符号から導かれ、行２の対応する論理信号ｃを参照する。それ故、行３から、正の数ｚ１は先の積分ｊ-1に加算されることができ、行４から、負の数ｚ１は先の積分ｊ-1から減算されることができる。
【００３８】
しかしながら、行１と２では、試験積分ｊは限界値Ｇ２、Ｇ２' により規定される範囲を離れる。行１では、それ故信号ａは論理１状態を仮定する。同様に、行２では、信号ｂは論理１の状態と仮定する。これらの信号ａとｂをランダム数ｚ１の符号に基づく第３の信号ｃに論理的に結合することによって、第４の論理信号ｃが形成され、論理演算は図１３で示されているゲート46、47により実行される。試験積分ｊが限界値Ｇ２、Ｇ２' より下に落ちるかそれを超過するとき、ランダム数ｚ１の符号は積分のために変更されなければならず、これは列６で示されている。
【００３９】
行１および行２のｚ１の符号の変化は、それぞれ負および正の数値ｋを表し、行３および行４のｚ１の符号の保持は、それぞれ負および正の数値ｋを表す。行７の数値ｋの所望の符号は列４の信号ｄの論理状態と直接相関され、ｋの大きさはランダム数ｚ１の大きさに等しい。
【００４０】
それ故、サブ回路17.1では、ランダム数ｚ１は図１４の表によりそれぞれの数システムで正および負の形態で利用可能にされなければならない。これは使用される数システムに基づいて、反転、補足、適切な表、または任意の他の適切な方法により行われることができる。論理信号ｄにより、正または等しい大きさの負のランダム数は出力値ｋとして読出され、積分器３へ与えられる。
【００４１】
図１３の実施形態と、図１４の関連する表は勿論、ランダム数ｚ１をチェックし変更する他の方法を除外しない。しかしながら、示されている例は比較器9.1 と修正装置17のサブ回路17.1の機能を簡単な方法で示している。他の方法と比較して、ランダム数ｚ１の符号反転により予め定められた限定を満たすストラテジは実行が非常に簡単である。
【００４２】
図１５は試験積分ｊが限界値Ｇ２、Ｇ２' 内に残っているか否かをチェックする別の比較器9.2 を示している。第３および第４の計算装置49、50と第３および第４の比較素子51、52を具備する比較器９は図１３の比較器9.1 に対応する。出力信号、即ち第５および第６の論理信号ｅ、ｆは選択装置10.2へ供給され、これはＯＲゲート53によりこれらを結合する。このゲート53の出力は第７の論理信号ｇであり、これは制御信号として修正装置17の第２のサブ回路17.2へ与えられる。信号ｅとｆはさらにそれぞれ制御信号ｍ- とｍ+ としてサブ回路17.2に与えられる。修正装置17の第１および第２のサブ回路17.1と17.2はそれぞれ信号ａ、ｂ、ｃと信号ｍ+ 、ｍ- が与えられる。論理信号ｇは電子切換えスイッチ55を制御し、それはその出力で集積される数ｋを与える。スイッチ位置“０”では、これはサブ回路17.1の出力値ｋであり、スイッチ位置“１”では、これはサブ回路17.2の正または負の最大シフト＋Ｍと−Ｍである。サブ回路17.1は図１３のサブ回路17.1に同一である。
【００４３】
図１５の比較器9.2 が限界値Ｇ２、Ｇ２' の制限範囲を超えたことを検出するならば、帰還ストラテジＲを開始し、ここでは積分されるランダム数ｚ１は例えば正または負の最大シフト＋Ｍと−Ｎにより置換される。最も簡単なケースでは、２つの最大シフトはメモリ11に含まれている限界値Ｇ１、Ｇ１' である。２つの最大シフトのどちらが実行されるかについての選択は制御信号ｍ+ 、ｍ- により決定され、その一つは論理１状態である。２つの限界値Ｇ２、Ｇ２' の両者が超過されないならば、最大シフトは必要ではなく、結果的な信号ｇのように、両信号ｍ+ 、ｍ- は０状態である。したがって、スイッチ55は位置“０”である。
【００４４】
全ての限界のチェックは多数の加算および減算を含み、これは部分的に並列に生じ、部分的に先行する演算に依存し、したがって連続的に生じる。試験積分に必要な時間は遅延装置２またはパイプライン技術によって補償されることができる。別の可能性は例えば計算装置38を計算装置42、43へ含ませることにより別々の計算装置を多重計算装置に結合することである。全ての計算演算を並列の計算装置で実行し、その結果の１つを新しい積分として特別な選択装置により出力することによってさらに加速が実現されることができる。このようなアレンジメントは図１６で概略して示されている。４つの多重計算装置60と４つの単一の計算装置70は特定の選択装置80に接続されている。選択装置80の出力は新しい積分ｐａを提供し、それはその後クロック発生器100 の位相制御された発振器５に与えられる。並列接続された計算装置60、70では、以下列挙する演算が実行され、試験されるランダム数ｚ１は正確な符号で考慮され、即ち正または負の数値として考慮される。以下、符号反転方法の例により、個々の計算装置で並列して実行される動作を示す。
多重計算装置61：ｊ＋ｚ１−Ｇ２' 、
多重計算装置62：ｊ＋ｚ１−Ｇ２、
多重計算装置63：ｊ＋ｚ１−Ｇ３' 、
多重計算装置64：ｊ＋ｚ１−Ｇ３、
単一の計算装置71：ｊ＋ｚ１、
単一の計算装置72：ｊ−ｚ１、
単一の計算装置73：ｊ＋Ｍ、
単一の計算装置74：ｊ−Ｍ。
【図面の簡単な説明】
【図１】本発明にしたがったクロック発生器の１実施形態のブロック図。
【図２】クロックパルスエッジにおける可能な位相シフトの図。
【図３】クロックパルスエッジにおける可能な位相シフトの図。
【図４】位相変調器として使用されるリング発振器の概略図。
【図５】幾つかの位相シフトされたクロックパルスエッジを示したタイミング図。
【図６】ランダム数を有する２つの異なる寸法の位相位置範囲の概略図。
【図７】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図８】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図９】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図１０】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図１１】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図１２】選択されたシステムクロック周波数の関数としての位相位置範囲の例の図。
【図１３】チェック装置の部分を示す図。
【図１４】それに関連する処理表を示す図。
【図１５】チェック装置の別のサブ回路の回路図。
【図１６】並列処理アレンジメントのブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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