(57)【特許請求の範囲】
【請求項１】
ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、
前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、
前記メモリセルに記憶された情報をセンスする複数のセンス手段と、
前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、
前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、を具備し、
前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、
メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、
書き込み及び書き込みベリファイ後の再書き込みに際しては、上記第２のデータが設定されたデータラッチ回路を有するデータラッチ回路群に対応したメモリセルに書き込みが行われ、上記第２のデータが設定されたデータラッチ回路を有しないデータラッチ回路群に対応したメモリセルには書き込みが行われず、
書き込み後の書き込みベリファイに際しては、メモリセルの状態を上記第１〜ｎ値のうちの第ｍ値を有するように制御するデータラッチ回路群においては、第２のデータが設定された１個のデータラッチ回路では、メモリセルの状態が第ｍ値に達している場合には第２のデータを第１のデータに変更し、メモリセルの状態が第ｍ値に達してない場合には第２のデータを保持し、第１のデータが設定された他のデータラッチ回路では、メモリセルの状態にかかわらず第１のデータを保持することを特徴とする不揮発性半導体記憶装置。
【請求項２】
ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、
前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、
前記メモリセルに記憶された情報をセンスする複数のセンス手段と、
前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、
前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、
前記メモリセルのデータを消去する手段と、を具備し、
前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、
メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、
書き込みベリファイに際しては、前記メモリセルの状態を第２〜ｎ値を有するように制御するデータラッチ回路群においては、対応するメモリセルの状態が記憶すべき値に達したと判定した場合に前記第２のデータが設定された１個のデータラッチ回路のデータを前記第１のデータに変更することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。ＮＡＮＤセルは、複数のメモリセルがそれらのソース、ドレインが隣接するもの同士で共用する形で直列接続されており、その一端がビット線に接続される。メモリセルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層された構造を有する。メモリセルアレイは、ｐ型基板内（又はｎ型基板に形成されたｐ型ウェル内）に集積形成される。ＮＡＮＤセルのドレイン側は一方の選択トランジスタを介してビット線に接続され、ソース側は他方の選択トランジスタを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されたワード線と接続される。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。
【０００４】
データは、ビット線から最も離れた位置のメモリセルから順に書き込まれる。データ書き込みは、高電圧Ｖpp（＝２０Ｖ程度）が選択されたメモリセルの制御ゲートに、中間電圧Ｖppm （＝１０Ｖ程度）が選択されたメモリセルよりビット線側にあるメモリセルの制御ゲート及び選択ゲートに、０Ｖ又は中間電圧Ｖm （＝８Ｖ程度）が書き込まれるデータに応じてビット線に与えられることによって行われる。
【０００５】
具体的には、ビット線に０Ｖが与えられた場合には、その電位が選択メモリセルのドレインまで転送されて、ドレイン、ソース、チャネルから電荷畜積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は当初の負の値から正方向にシフトする。この状態を例えば“１”とする。ビット線に中間電圧Ｖm が与えられた場合には電子注入が実効的に起こらないので、しきい値は変化せずに、負に留まる。この状態を“０”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。
【０００６】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。
【０００７】
具体的には、全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。この時、選択ゲート、ビット線、ソース線も２０Ｖになる。これにより、電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトし、全てのメモリセルが状態“０”になる。
【０００８】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖcc（以下、単にＶccとのみ記載）として、選択メモリセルで電流が流れる（状態“０”）か否（状態“１”）かを検出することにより行われる。
【０００９】
読み出し動作の制約から、“１”書き込み後のしきい値は０ＶからＶccの間に制御しなければならない。このため書き込みベリファイが行われ、“１”書き込み不足のメモリセルを検出し、“１”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“１”書き込み不足のメモリセルは、選択された制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。
【００１０】
この場合には、メモリセルのしきい値が０Ｖに対してマージンを持つことにより、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“１”書き込み不足と検出される。“０”書き込み状態にするメモリセルでは電流が流れるので、このメモリセルが“１”書き込み不足と誤認されないよう、メモリセルを流れる電流を補償するベリファイ回路と呼ばれる回路が設けられる。このベリファイ回路によって高速に書き込みベリファイは実行される。
【００１１】
上記のように、書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることにより、個々のメモリセルに対して書き込み時間が最適化され、“１”書き込み後のしきい値は０ＶからＶccの間に制御される。
【００１２】
上記のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、例えば書き込み後の状態を“０”、“１”、“２”、…、“ｎ”のｎ個にする、いわゆる多値記憶セルが提案されている。３値記憶セル（ｎ＝３の場合）では、３つの書き込み後の状態をそれぞれ、例えば“０”書き込み状態ではしきい値が負、“１”書き込み状態ではしきい値が０Ｖ〜Ｖcc／２、“２”書き込み状態ではしきい値がＶcc／２〜Ｖccである。
【００１３】
図２７は、本発明の発明者が提案している３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの構成例を示す。
【００１４】
３値記憶のＮＡＮＤ型ＥＥＰＲＯＭは、読み出し／書き込み時にメモリセルアレイ１ａ及び１ｂのビット線を制御するビット線制御回路２と、メモリセルアレイ１ａ及び１ｂのワード線電位を制御するワード線駆動回路６を有する。
【００１５】
ビット線制御回路２は、カラムデコーダ３に基づいて所定のビット線を選択する。更に、ビット線制御回路２は、データ入出力線（Ｉ／Ｏ線）を介して入出力データ変換回路４と書き込み／読み出しデータのやり取りを行う。
【００１６】
入出力データ変換回路４は、読み出されたメモリセルの多値情報を外部に出力するために２値情報に変換し、外部から入力された書き込みデータの２値情報をメモリセルの多値情報に変換する。入出力データ変換回路４は、外部とのデータ入出力を制御するデータ入出力バッファ５に接続される。
【００１７】
図２８は、図２７のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１ａ及び１ｂとビット線制御回路２を示す。ＮＡＮＤセルの一端はビット線ＢＬa 、ＢＬb に接続され、他端は共通ソース線Ｖsa、Ｖsbと接続される。選択ゲートＳＧ1a、ＳＧ2a、ＳＧ1b、ＳＧ2b、制御ゲートＣＧ1a〜ＣＧ8a、ＣＧ1b〜ＣＧ8bは、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。
【００１８】
メモリセルは、そのしきい値Ｖt でデータを記憶し、“０”、“１”、“２”のデータを記憶する。１つのメモリセルで３つの状態を持つので、２つのメモリセルで９通りの組み合わせができる。この内、８通りの組み合わせを用いて、２つのメモリセルで３ビット分のデータを記憶する。この例では、制御ゲートを共有する隣合う２つのメモリセルの組で３ビット分のデータを記憶する。また、メモリセルアレイ１ａ及び１ｂはそれぞれ専用のｐウェル上に形成されている。
【００１９】
ｎチャネルＭＯＳトランジスタＱn8〜Ｑn10 とｐチャネルＭＯＳトランジスタＱp3〜Ｑp5で構成されるフリップフロップＦＦ1 、ｎチャネルＭＯＳトランジスタＱn11 〜Ｑn13 とｐチャネルＭＯＳトランジスタＱp6〜Ｑp8で構成されるフリップフロップＦＦ2 は、書き込み／読み出しデータをラッチする。更に、フリップフロップＦＦ1 、ＦＦ2 はセンスアンプとしても動作する。フリップフロップＦＦ1 は、「“０”書き込みをするか、又は“１”書き込み及び“２”書き込みの一方をするか」を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、又は“１”の情報及び“２”の情報の一方の情報を保持しているか」を読み出しデータ情報としてラッチする。フリップフロップＦＦ2 は、「“１”書き込みをするか、又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、又は“０”の情報及び“１”の情報の一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【００２０】
ｎチャネルＭＯＳトランジスタＱn1は、プリチャージ信号φpaが“Ｈ”になると電圧Ｖa をビット線ＢＬa に転送する。ｎチャネルＭＯＳトランジスタＱn20 は、プリチャージ信号φpbが“Ｈ”になると電圧Ｖb をビット線ＢＬb に転送する。ｎチャネルＭＯＳトランジスタＱn4〜Ｑn7、ｐチャネルＭＯＳトランジスタＱp1〜Ｑp2は、フリップフロップＦＦ1 、ＦＦ2 にラッチされているデータに応じて、電圧ＶBHa 、ＶBMa 、ＶBLa を選択的にビット線ＢＬa に転送する。ｎチャネルＭＯＳトランジスタＱn14 〜Ｑn17 、ｐチャネルＭＯＳトランジスタＱp9〜Ｑp10 は、フリップフロップＦＦ1 、ＦＦ2 にラッチされているデータに応じて、電圧ＶBHb 、ＶBMb 、ＶBLb を選択的にビット線ＢＬb に転送する。
【００２１】
ｎチャネルＭＯＳトランジスタＱn2は信号φa1が“Ｈ”になることによりフリップフロップＦＦ1 とビット線ＢＬa を接続する。ｎチャネルＭＯＳトランジスタＱn3は、信号φa2が“Ｈ”になることによりフリップフロップＦＦ2 とビット線ＢＬa を接続する。ｎチャネルＭＯＳトランジスタＱn19 は、信号φb1が“Ｈ”になることによりフリップフロップＦＦ1 とビット線ＢＬb を接続する。ｎチャネルＭＯＳトランジスタＱn18 は、信号φb2が“Ｈ”になることによりフリップフロップＦＦ2 とビット線ＢＬb を接続する。
【００２２】
上記のように構成されたＥＥＰＲＯＭの動作を図２９〜図３１を参照して説明する。図２９は読み出し動作のタイミング、図３０は書き込み動作のタイミング、図３１はベリファイ読み出し動作のタイミングをそれぞれ示す図である。以下の説明では、いずれも制御ゲートＣＧ2aが選択された場合を示す。
【００２３】
図２９を参照して、読み出し動作を説明する。読み出し動作は、２つの基本サイクルで実行される。
【００２４】
第１読み出しサイクルでは、電圧Ｖb が３Ｖになることによりリファレンスビット線になるビット線ＢＬb がプリチャージされる。また、プリチャージ信号φpaが“Ｌ”になることにより選択ビット線ＢＬa はフローティングにされ、共通ソース線Ｖsaが６Ｖになる。続いて、選択ゲートＳＧ1a、ＳＧ2a、制御ゲートＣＧ1a、ＣＧ3a〜ＣＧ8aは、６Ｖになる。それと同時に、選択された制御ゲートＣＧ2aは、２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬa が所定の電圧に充電される。
【００２５】
この後、フリップフロップ活性化信号φn1、φp1がそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ1 はリセットされる。信号φa1、φb1がそれぞれ“Ｈ”になることによりフリップフロップＦＦ1 とビット線ＢＬa 、ＢＬb は接続され、信号φn1、φp1がそれぞれ“Ｈ”、“Ｌ”になることによりリファレンスビット線ＢＬb の電位を参照してビット線ＢＬa の電位がセンスされ、フリップフロップＦＦ1 に、「“０”データか、“１”データ及び“２”データの一方か」の情報がラッチされる。
【００２６】
第２読み出しサイクルは、第１読み出しサイクルと、リファレンスビット線ＢＬb の電圧が３Ｖでなく１Ｖであること、及び、信号φa1、φb1、φn1、φp1の代わりに信号φa2、φb2、φn2、φp2が出力されフリップフロップＦＦ2 が動作することが違う。従って、第２読み出しサイクルでは、「“２”データか、“１”データ及び“０”データの一方か」の情報がフリップフロップＦＦ2 にラッチされる。
【００２７】
上記の２つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。
【００２８】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下である。消去はｐウェル、共通ソース線Ｖsa、選択ゲートＳＧ1a、ＳＧ2aを２０Ｖにし、制御ゲートＣＧ1a〜ＣＧ8aを０Ｖとして行われる。
【００２９】
書き込み動作を図３０を参照して説明する。
【００３０】
書き込みデータdata1 、data2 がそれぞれフリップフロップＦＦ1 、ＦＦ2 にラッチされる。data1 は「“０”書き込みか、又は“１”書き込み及び“２”書き込みの一方か」を制御するためのデータである。“０”書き込みの場合はノードＮ1 は“Ｌ”、“１”書き込み及び“２”書き込みの一方の場合はノードＮ1 は“Ｈ”である。data2 は「“１”書き込みか、又は“２”書き込みか」を制御するためのデータである。“１”書き込みの場合はノードＮ3 は“Ｌ”、“２”書き込みの場合はノードＮ3 は“Ｈ”である。
【００３１】
プリチャージ信号φpaが“Ｌ”になることによりビット線ＢＬa がフローティングになる。選択ゲートＳＧ1aがＶcc、制御ゲートＣＧ1a〜ＣＧ8aがＶccになる。選択ゲートＳＧ2aは書き込み動作中０Ｖである。それと同時に、信号ＶＲＦＹa が“Ｈ”、ＰＢａが“Ｌ”になる。“０”書き込みの場合は、フリップフロップＦＦ1 のノードＮ1 に“Ｌ”のデータがラッチされているため、ビット線ＢＬa は電圧ＶBHa によりＶccに充電される。“１”書き込み及び“２”書き込みの一方の場合は、ビット線ＢＬa はフローティングである。
【００３２】
続いて、選択ゲートＳＧ1a、制御ゲートＣＧ1a〜ＣＧ8aが１０Ｖ、電圧ＶBHa 及びＶrwが８Ｖ、電圧ＶBMa が１Ｖになる。この時、“０”書き込みであればビット線ＢＬa は８Ｖに充電される。“１”書き込みの場合は、フリップフロップＦＦ2 のノードＮ3 が“Ｌ”になるようにデータがラッチされているため、ビット線ＢＬa には電圧ＶBMa により１Ｖが印加される。“２”書き込みの場合はビット線ＢＬa は電圧ＶBLa により０Ｖになる。この後、選択された制御ゲートＣＧ2aが２０Ｖになる。
【００３３】
“１”書き込み及び“２”書き込みの一方の場合は、電子が、ビット線ＢＬa と制御ゲートＣＧ2aの電位差によってメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないので、ビット線ＢＬa を１Ｖにして制御ゲートＣＧ2aとの電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧（＝８Ｖ）によって電子の注入が抑制されメモリセルのしきい値は変わらない。
【００３４】
書き込み動作の終了時には、選択ゲートＳＧ1a、制御ゲートＣＧ1a〜ＣＧ8aが０Ｖになり、続いて“０”書き込み時のビット線ＢＬa の電圧（＝８Ｖ）が０Ｖにリセットされる。この順序が反転すると一時的に“２”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまう。
【００３５】
書き込み動作後に、メモリセルの書き込み状態を確認して、書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。ベリファイ読み出しを図３１を参照して説明する。
【００３６】
ベリファイ読み出しは、第１読み出しサイクルに似ているが、フリップフロップＦＦ1 のデータを反転することと、電圧Ｖb がＶccになることと、信号ＶＲＦＹa 、ＶＲＦＹb が出力され、その時電圧ＶBLb 、ＶBMb がそれぞれ２．５Ｖ、０．５Ｖになることが、第１読み出しサイクルと異なる。リファレンスビット線ＢＬb の電圧は、電圧Ｖb 、ＶBLb 、ＶBMb とフリップフロップＦＦ1 、ＦＦ2 のデータによって決定される。信号ＶＲＦＹa 、ＶＲＦＹb は、選択ゲートＳＧ1a、ＳＧ2a、制御ゲートＣＧ1a〜ＣＧ8aが０Ｖにリセットされた後で信号φn1、φp1がそれぞれ“Ｌ”、“Ｈ”になる前に出力される。すなわち、信号ＶＲＦＹa 、ＶＲＦＹb は、ビット線ＢＬa の電位がメモリセルのしきい値によって決定した後、かつ、フリップフロップＦＦ1 がリセットされる前に出力される。
【００３７】
フリップフロップＦＦ1 のデータの反転動作を説明する。
【００３８】
電圧Ｖb が２．５Ｖになることにより、リファレンスビット線になるビット線ＢＬb がプリチャージされる。また、プリチャージ信号φpa、φpbが“Ｌ”になることにより、ビット線ＢＬa 、ＢＬb がフローティングになる。続いて、信号ＰＢａが“Ｌ”になることにより、ノードＮ1 が“Ｌ”の場合のみビット線ＢＬa は２．５Ｖ以上に充電される。その後、フリップフロップ活性化信号φn1、φp1がそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ1 はリセットされる。信号φa1、φb1が“Ｈ”になることによりフリップフロップＦＦ1 とビット線ＢＬa 、ＢＬb は接続され、信号φn1、φp1がそれぞれ“Ｈ”、“Ｌ”になることによりビット線電位がセンスされる。
【００３９】
上記の動作によってフリップフロップＦＦ1 のデータが反転される。この時、フリップフロップＦＦ1 、ＦＦ2 において、ノードＮ1 は“０”書き込みの場合はデータ反転動作後に“Ｈ”、“１”書き込み及び“２”書き込みの一方の場合はデータ反転動作後に“Ｌ”となり、ノードＮ3 は“１”書き込みの場合は“Ｌ”、“２”書き込みの場合は“Ｈ”である。
【００４０】
“０”データ書き込み後のベリファイ読み出し動作では、ノードＮ1 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn5がＯＮであるので、メモリセルの状態によらず、信号ＶＲＦＹa が“Ｈ”になることにより０Ｖの電圧ＶBLa 又はＶBMa によってビット線ＢＬa は“Ｌ”になる。従って、フリップフロップＦＦ1 によってノードＮ1 が“Ｌ”になるようにビット線ＢＬa がセンスされ、再書き込みデータ“０”がラッチされる。
【００４１】
“１”データ書き込み後のベリファイ読み出し動作では、ノードＮ2 、Ｎ4 が“Ｈ”であるので、信号ＶＲＦＹb が“Ｈ”になることによりリファレンスビット線ＢＬb は２．５Ｖになる。従って、メモリセルが“１”書き込み状態に達していない場合には、ビット線ＢＬa は２．５Ｖ以上で、フリップフロップＦＦ1 によってノードＮ1 が“Ｈ”になるようにビット線ＢＬa はセンスされ、再書き込みデータ“１”がラッチされる。メモリセルが“１”書き込み状態に達している場合には、ビット線ＢＬa は２．５Ｖ以下で、フリップフロップＦＦ1 によってノードＮ1 が“Ｌ”になるようにビット線ＢＬa はセンスされ、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【００４２】
“２”データ書き込み後のベリファイ読み出し動作では、ノードＮ2 、Ｎ3 が“Ｈ”であるので、信号ＶＲＦＹb が“Ｈ”になることによりリファレンスビット線ＢＬb は０．５Ｖになる。従って、メモリセルが“２”書き込み状態に達していない場合には、ビット線ＢＬa は０．５Ｖ以上で、フリップフロップＦＦ1 によってノードＮ1 が“Ｈ”になるようにビット線ＢＬa はセンスされ、再書き込みデータ“２”がラッチされる。メモリセルが“２”書き込み状態に達している場合には、ビット線ＢＬa は０．５Ｖ以下で、フリップフロップＦＦ1 によってノードＮ1 が“Ｌ”になるようにビット線ＢＬa はセンスされ、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【００４３】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが表１のように設定される。
【００４４】
【表１】
0003910936.tif 000002
【００４５】
表１から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【００４６】
書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【００４７】
表２に、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示す。
【００４８】
【表２】
0003910936.tif 000003
【００４９】
上記のように、図２８に示すようなビット線制御回路によって、３値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。
【００５０】
しかし、読み出しでは、「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルにおいても、反転サイクルとベリファイサイクルの２つの基本サイクルを必要とし、それぞれの動作に時間がかかる。
【００５１】
上記のように、図２８のビット線制御回路を有する３値（多値）のＥＥＰＲＯＭにおいては、読み出しでは第１読み出しサイクルと第２読み出しサイクルの２つの基本サイクルが必要であり、またベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とし、それぞれの動作に時間がかかる。
【００５２】
【発明が解決しようとする課題】
本発明の目的は、多値記憶セルを用いたＥＥＰＲＯＭへのデータの書き込み、ベリファイ読み出し、読み出し、消去をそれぞれ１つの基本サイクルを繰り返すことにより行うことができ、ビット線制御回路の高速な動作を実現できる多値記憶のＥＥＰＲＯＭを提供することにある。
【００５３】
本発明の他の目的は、ビット線制御回路の高集積化を可能とする多値記憶のＥＥＰＲＯＭを提供することにある。
【００５４】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
【００５５】
本発明の一局面に係る不揮発性半導体記憶装置は、ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、前記メモリセルに記憶された情報をセンスする複数のセンス手段と、前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、を具備し、前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、書き込み及び書き込みベリファイ後の再書き込みに際しては、上記第２のデータが設定されたデータラッチ回路を有するデータラッチ回路群に対応したメモリセルに書き込みが行われ、上記第２のデータが設定されたデータラッチ回路を有しないデータラッチ回路群に対応したメモリセルには書き込みが行われず、書き込み後の書き込みベリファイに際しては、メモリセルの状態を上記第１〜ｎ値のうちの第ｍ値を有するように制御するデータラッチ回路群においては、第２のデータが設定された１個のデータラッチ回路では、メモリセルの状態が第ｍ値に達している場合には第２のデータを第１のデータに変更し、メモリセルの状態が第ｍ値に達してない場合には第２のデータを保持し、第１のデータが設定された他のデータラッチ回路では、メモリセルの状態にかかわらず第１のデータを保持することを特徴とする。
【００５６】
本発明の他の局面に係る不揮発性半導体記憶装置は、ｎ値（ｎは３以上整数）の多値を記憶する電気的書換可能な複数のメモリセルがマトリックスに配置されたメモリセルアレイと、前記複数のメモリセルにそれぞれ接続され、前記メモリセルとデータの授受を行う複数のビット線と、前記メモリセルに記憶された情報をセンスする複数のセンス手段と、前記メモリセルに書き込むデータを保持する（ｎ−１）個のデータラッチ回路を含むデータラッチ群と、前記メモリセルにデータの書き込みが正しく行われたか否かをチェックするする複数のベリファイ手段と、前記メモリセルのデータを消去する手段と、を具備し、前記メモリセルの状態を書き込み動作前の消去状態である第１値を有するように制御する場合には、前記データラッチ回路群のデータがすべて第１のデータ（”Ｌ”）になるように設定され、メモリセルの状態を書き込み動作前の消去状態から（ｎ−１）個の各書き込み状態である第２〜ｎ値を有するように制御する場合には、各第２〜ｎ値を有するように制御することに対応したデータラッチ回路群どうしの関係が、互いに異なる１個のデータラッチ回路のデータのみを第１のデータと異なる第２のデータ（”Ｈ”）とするように設定され、書き込みベリファイに際しては、前記メモリセルの状態を第２〜ｎ値を有するように制御するデータラッチ回路群においては、対応するメモリセルの状態が記憶すべき値に達したと判定した場合に前記第２のデータが設定された１個のデータラッチ回路のデータを前記第１のデータに変更することを特徴とする。
【００５７】
【作用】
上記手段を講じた結果、次のような作用が生じる。
【００５８】
上記構成の本発明によれば、多値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去を行うことができる。これに加えて本発明では、複数のスイッチの開閉動作により、読み出しやベリファイ読み出しに際して、単一のサイクル動作でこれらを実行することができ、短時間でデータの読み出し書き込みを行うことが可能になる。
【００５９】
上記の例で示した３値記憶のＥＥＰＲＯＭでは、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とする。これに対し本発明は、いずれも単一のサイクル動作でこれらを実行することができるので、短時間でデータの読み出し書き込みを行うことが可能になる。
【００６０】
【実施例】
図面参照して本発明の実施例を説明する。
【００６１】
本発明の実施例を説明する前に、本発明の基本になる多値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイについて説明する。以下の説明においては、それぞれ３値記憶及び４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
【００６２】
図１は、３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１を示す。メモリセルアレイ１はｐウェル上又はｐ基板上（図示しない）に形成され、ビット線ＢＬに接続される選択トランジスタＳ1 と、共通ソース線ＶＳに接続される選択トランジスタＳ2 との間に、８つのメモリセルＭ1 〜Ｍ8 が直列接続されて１つのＮＡＮＤセルを構成する。各選択トランジスタＳ1 、Ｓ2 は、選択ゲートＳＧ1 、ＳＧ2 を有する。各メモリセルＭ1 〜Ｍ8 は、積層形成された浮遊ゲート（電荷蓄積層）と制御ゲートＣＧ1 〜ＣＧ8 を有し、浮遊ゲートに蓄えられる電荷の量で情報を記憶する。この蓄えられた電荷の量は、メモリセルのしきい値として読み出すことができる。
【００６３】
各メモリセルＭ1 〜Ｍ8 からの情報の読み出しは、図２に示されるようにして行われる。以下、制御ゲートＣＧ2 を有するメモリセルＭ2 が選択されているとして説明する。
【００６４】
図２（ａ）に見られるような電圧が各部に印加され、ビット線ＢＬは前もって０Ｖにセットした後フローティングになる。ビット線ＢＬは、共通ソース線ＶＳからＮＡＮＤセルを通して充電される。この充電されたビット線ＢＬの電位が選択されたメモリセルＭ2 のしきい値によって決まるように、各選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 の電圧が制御される。ビット線ＢＬには、制御ゲートＣＧ2 の電圧からセルのしきい値を減じた電圧が現れる。
【００６５】
図２（ａ）に示す例では、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 を６Ｖに、選択された制御ゲートＣＧ2 を２Ｖに、共通ソース線ＶＳを６Ｖにする。各部の電圧波形を図２（ｂ）に示す。また、セルのしきい値は、“０”書き込みセルが−２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．５Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖとする。この条件で読み出しを行うと、ビット線には“０”セルの場合には３．５Ｖ〜４．５Ｖ、“１”セルの場合は１．５Ｖ〜２．５Ｖ、“２”セルの場合は０Ｖ〜０．５Ｖの電圧が出力される。この様子を図３に示す。
【００６６】
４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１の構成は、図１に示す３値の場合と同様であるので、図示及び詳細な説明を省略する。
【００６７】
情報の読み出しも図２（ｂ）に示す３値の場合と同様に行われるが、この場合には、３値の場合と異なり選択された制御ゲートＣＧ2 を、例えば４Ｖとする。そして、セルのしきい値は、“０”書き込みセルが−２．５Ｖ〜−１．５Ｖ、“１”書き込みセルが−０．５Ｖ〜０．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖ、“３”書き込みセルが３．５Ｖ〜４．５Ｖとする。この条件で読み出しを行うと、ビット線には“０”セルの場合には５．５Ｖ〜６Ｖ、“１”セルの場合は３．５Ｖ〜４．５Ｖ、“２”セルの場合は１．５Ｖ〜２．５Ｖ、“３”セルの場合は０Ｖ〜０．５Ｖの電圧が出力される。この様子を図４に示す。
【００６８】
以下、本発明の実施例を図面を参照して説明する。
【００６９】
図５は、本実施例の第１実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。図５では、１本のビット線に関する構造のみを示しているが、実際には各ビット線毎に同様の構成が設けられている。
【００７０】
電気的書き替えが可能な３値を記憶するメモリセル３０は複数個直列接続され、図１及び図２に示すようなＮＡＮＤセルを構成している。
【００７１】
ビット線３１はＮＡＮＤセルの複数個にそれぞれ接続され、前記メモリセルとデータの授受を行う。
【００７２】
第１センスアンプ３２1 、第２センスアンプ３２2 は、ビット線３１の電位をセンス・増幅する。
【００７３】
第１データラッチ３３1 、第２データラッチ３３2 はメモリセル３０に書き込むデータを保持する。
【００７４】
第１ベリファイ手段３４1 、第２ベリファイ手段３４2 はメモリセル３０にデータの書き込みが正しく行われたか否かをチェックする。
【００７５】
第１スイッチ３５1 は第１センスアンプ３２1 、第１データラッチ３３1 及び第１ベリファイ手段３４1 とビット線３１との接続を制御する。
【００７６】
第２スイッチ３５2 は第２センスアンプ３２2 、第２データラッチ３３2 及び第２ベリファイ手段３４2 とビット線３１との接続を制御する。
【００７７】
更に、書き込み制御手段４０は第１、第２データラッチ３３1 、３３2 の内容に従ってビット線３１に電位を設定する。
【００７８】
上記の構成において、第１、第２スイッチ３５1 、３５2 を導通状態にしてメモリセル３０からビット線３１にデータを取り出した後、第１、第２スイッチ３５1 、３５2 を解放状態にし、第１、第２センスアンプ３２1 、３２2 をほぼ同時に作動してデータセンス・増幅する。更に、第１ベリファイ手段３４1 、第２ベリファイ手段３４2 もほぼ同時に作動して書き込みデータのベリファイを行う。
【００７９】
第１実施例装置の構成をより具体的に説明する。
【００８０】
図６は、第１実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２を示す図である。
【００８１】
ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”データを記憶することは図３と同様である。また、メモリセルアレイ１はｐウェル上に形成されている。
【００８２】
ｎチャネルＭＯＳトランジスタＱn21 〜Ｑn23 とｐチャネルＭＯＳトランジスタＱp21〜Ｑp23 で構成されるフリップフロップＦＦ11と、ｎチャネルＭＯＳトランジスタＱn24 〜Ｑn26 とｐチャネルＭＯＳトランジスタＱp24 〜Ｑp26 で構成されるフリップフロップＦＦ12とは、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ11及びＦＦ12はセンスアンプとしても動作する。フリップフロップＦＦ11は、「“０”書き込みをするか、又は“１”書き込み及び“２”書き込みのいずれか一方の書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、又は“１”の情報及び“２”の情報のいずれか一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。フリップフロップＦＦ12は、「“１”書き込みをするか、又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、又は“０”の情報及び“１”の情報のいずれか一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【００８３】
ｎチャネルＭＯＳトランジスタＱn27 〜Ｑn30 は、信号Ｒが“Ｈ”になるとフリップフロップＦＦ11とノードＶＮ1 及び／ＶＮ1 、ＦＦ12とノードＶＮ2 及び／ＶＮ2 とをそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn31 とＱn33 は、信号ＬＴによりノード／ＶＮ1 を参照電圧ＶＲＦ１に、ノード／ＶＮ2 を参照電圧ＶＲＦ２にそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn32 とＱn34 は信号ＬＴによりノードＶＮ1 とＶＮ2 をＢＬに接続する。ｎチャネルＭＯＳトランジスタＱn35 、Ｑn36 はベリファイ読み出し時にＦＦ12にラッチされているデータに応じてＦＦ11の参照電圧をＶＲＦ２に変更する。ｎチャネルＭＯＳトランジスタＱn37 〜Ｑn40 はベリファイ時にノードＶＮ1 とＶＮ2 をそれぞれＦＦ11、ＦＦ12にラッチされているデータに応じてリセットする。
【００８４】
ｎチャネルＭＯＳトランジスタＱn41 〜Ｑn44 、ｐチャネルＭＯＳトランジスタＱp27 、Ｑp28 は書き込み時に、フリップフロップＦＦ11、ＦＦ12にラッチされているデータに応じて、電圧ＶPH、ＶPM、ＶPLを選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn45 は信号ＲＳＴが“Ｈ”になることにより、ビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn46 〜Ｑn49 は、信号ＣＳＬが“Ｈ”になることにより、フリップフロップＦＦ11とＦＦ12をデータ入出力線ＩＯ1 、／ＩＯ1 とＩＯ2 、／ＩＯ2 とにそれぞれ接続する。
【００８５】
上記のように構成されたＥＥＰＲＯＭの動作を図７〜図９を参照して説明する。図７は読み出し動作のタイミング、図８は書き込み動作のタイミング、図９はベリファイ読み出し動作のタイミングを示す図である。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【００８６】
読み出し動作を図７を参照して説明する。
【００８７】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ11、ＦＦ12が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることによりビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ1 、ＶＮ1 、ＶＬ2 、ＶＮ2 がビット線と接続されており、これらのノードも０Ｖになる。一方、ノード／ＶＬ1 、／ＶＮ1 は参照電圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続され、３Ｖに充電される。同様に、ノード／ＶＬ2 、／ＶＮ2 は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【００８８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【００８９】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。
【００９０】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ11、ＦＦ12は活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ＶＬ1 ＝“Ｈ”、／ＶＬ1 ＝“Ｌ”、ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”がフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。
【００９１】
データが“１”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ＶＬ1 ＝“Ｌ”、／ＶＬ1 ＝“Ｈ”、ＶＬ2 ＝“Ｈ”、／ＶＬ2 ＝“Ｌ”のデータがフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。データが“２”の場合は０Ｖ〜０．５Ｖの電圧がビット線ＢＬに出力され、ＶＬ1 ＝“Ｌ”、／ＶＬ1 ＝“Ｈ”、ＶＬ2 ＝“Ｌ”、／ＶＬ2 ＝“Ｈ”のデータがフリップフロップＦＦ11、ＦＦ12でセンス、ラッチされる。
【００９２】
上記のようにしてフリップフロップＦＦ11、ＦＦ12にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 に送出することにより読み出しが行われる。
【００９３】
上記のように、本発明によれば、単一の読み出しサイクルによって、メモリセルに書き込まれた３値のデータを読み出すことができる。
【００９４】
書き込み動作を図８を参照して説明する。
【００９５】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下になる。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【００９６】
書き込みデータdata11、data12がそれぞれデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 から入力されフリップフロップＦＦ11、ＦＦ12にラッチされる。data11は「“０”書き込みか、又は“１”書き込み及び“２”書き込みの一方か」を制御するためのデータである。“０”書き込みの場合はノードＶＬ1 は“Ｌ”、“１”書き込み及び“２”書き込みの一方の場合はノードＶＬ1 は“Ｈ”である。data12は「“１”書き込みか、“２”書き込みか」を制御するためのデータである。“１”書き込みの場合はノードＶＬ2 は“Ｌ”、“２”書き込みの場合はノードＶＬ2 は“Ｈ”である。
【００９７】
信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn45 が導通しビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ11、ＦＦ12とビット線ＢＬ、参照電圧ＶＲＦ１、ＶＲＦ２は分離されている。次に、信号Ｗが“Ｈ”になる。
【００９８】
“０”書き込みの場合は、フリップフロップＦＦ11にノードＶＬ1 が“Ｌ”のデータがラッチされているため、ｐチャネルＭＯＳトランジスタＱp27 、Ｑp28 が導通しビット線ＢＬは電圧ＶPHによりＶccに充電される。“１”書き込みの場合は、ノードＶＬ1 が“Ｈ”、フリップフロップＦＦ12のノード／ＶＬ2 に“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn41 、Ｑn43 、Ｑn44 が導通しビット線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”書き込みの場合は、ＶＬ2 が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱｎ42 ,Ｑn43 、Ｑn44 が導通しビット線ＢＬは電圧ＶPLにより０Ｖになる。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【００９９】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この時、“０”書き込みであればビット線ＢＬは８Ｖに充電される。この後、選択された制御ゲートＣＧ2 が２０Ｖになる。
【０１００】
“１”書き込み及び“２”書き込みの一方の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないので、ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧（＝８Ｖ）によって電子の注入が抑制されメモリセルのしきい値は変わらない。
【０１０１】
書き込み動作の終了時は、まず選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし、“０”書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０Ｖにリセットされる。この順序が反転すると一時的に“２”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまう。
【０１０２】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図９を参照して説明する。
【０１０３】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ11、ＦＦ12にdata11、data12をラッチしたままセルの読み出しを行い、data11、data12とビット線ＢＬ上のデータから次に書き込むデータである新しいdata11、data12を作成しフリップフロップＦＦ11、ＦＦ12にラッチする。
【０１０４】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることによりビット線ＢＬとノードＶＮ1 、ＶＮ2 は０Ｖにリセットされる。ノード／ＶＮ1 は参照電圧ＶＲＦ１に、／ＶＮ2 はＶＲＦ２に接続される。ＶＲＦ１、ＶＲＦ２の電圧は、読み出し時の３Ｖ、１Ｖに対応して、それぞれ２．５Ｖ、０．５Ｖのように、０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”で、ビット線ＢＬはノードＶＬ1 、ＶＬ2 から切り離されている。同様に参照電圧ＶＦＲ１、ＶＦＲ２も／ＶＬ1 、／ＶＬ2 から切り離されており、フリップフロップＦＦ11、ＦＦ12はdata11、data12をラッチするよう活性化されたままである。
【０１０５】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 が２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電圧に充電される。
【０１０６】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時に比べ０．５Ｖ低く設定したが、ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を２．５Ｖと高くしても同様の効果が得られる。
【０１０７】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ1 、ＶＮ2 に取り込まれる。
【０１０８】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ1 、ＶＮ2 の電位がＦＦ11、ＦＦ12にラッチされたデータによりモディファイされる。その後に、ＦＦ11、ＦＦ12は非活性化されリセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ1 、／ＶＮ1 、ＶＮ2 、／ＶＮ2 の電位がそれぞれノードＶＬ1 、／ＶＬ1 、ＶＬ2 、／ＶＬ2 に転送され、フリップフロップＦＦ11、ＦＦ12が再び活性化され新たなデータがセンス、ラッチされる。
【０１０９】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn38 がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通するとノードＶＮ1 は０Ｖになる。従って、フリップフロップＦＦ11がリセットされた後に活性化されると、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンスされ、再書き込みデータ“０”がdata11としてラッチされる。
【０１１０】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通してもノードＶＮ1 の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ1 は２．５Ｖ以上で、フリップフロップＦＦ11がリセットされた後に活性化されるとノードＶＬ1 が“Ｈ”になるようにフリップフロップＦＦ11によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ1 は２．５Ｖ以下で、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンス、ラッチされる。
【０１１１】
一方、ノード／ＶＬ2 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn40 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn39 が導通するとノードＶＮ2 は０Ｖになる。従って、フリップフロップＦＦ12がリセットされた後に活性化されると、ノードＶＬ2 が“Ｌ”になるようにフリップフロップＦＦ12によってセンスされる。
【０１１２】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”がdata11、data12としてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１１３】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ1 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn38 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn37 が導通してもノードＶＮ1 の電位は変化しない。また、ノードＶＬ2 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn36 がＯＮであるので、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn35 が導通するとノード／ＶＮ1 は参照電圧ＶＲＦ２と接続されてノード／ＶＮ2 と同様に０．５Ｖになる。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ1 は０．５Ｖ以上で、ノードＶＬ1 が“Ｈ”になるようにフリップフロップＦＦ11センスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ1 は０．５Ｖ以下で、ノードＶＬ1 が“Ｌ”になるようにフリップフロップＦＦ11によってセンスされる。
【０１１４】
また、ノード／ＶＬ2 が“Ｌ”であるのでｎチャネルＭＯＳトランジスタＱn40 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn39 が導通してもノードＶＮ2 の電位は変化しない。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ2 は０．５Ｖ以上で、ノードＶＬ2 が“Ｈ”になるようにフリップフロップＦＦ12によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ2 は０．５Ｖ以下で、ノードＶＬ2 が“Ｌ”になるようにフリップフロップＦＦ12によってセンスされる。
【０１１５】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書き込みデータ“２”がdata11、data12としてラッチされ、セルが“２”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされて、再書き込みではしきい値は変わらない。
【０１１６】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが表１のように設定される。表１から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【０１１７】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０１１８】
図１０及び図１１は、本発明の第２実施例に係わる３値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２−１及び２−２を示す図である。
【０１１９】
第１実施例において、３値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去がそれぞれ単一のサイクルでできることは上記の通りである。しかし、第１実施例ではビット線制御回路２の規模が大きく、ビット線のピッチを考えたときにＳｉ基板上に効率よくレイアウトすることが難しい場合がある。図１０及び図１１に示す第２実施例は、ビット線制御回路２を２つの部分（ビット線制御回路２−１及び２−２）に分けて、ビット線の両端に分離して配置することが可能で、レイアウトの困難さを軽減できる特徴を更に有する。
【０１２０】
ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”データを記憶することは図３及び図６と同様である。また、メモリセルアレイ１はｐウェル上に形成されている。
【０１２１】
ｎチャネルＭＯＳトランジスタＱn51 〜Ｑn53 とｐチャネルＭＯＳトランジスタＱp51 〜Ｑp53 で構成されるフリップフロップＦＦ21と、ｎチャネルＭＯＳトランジスタＱn54 〜Ｑn56 とｐチャネルＭＯＳトランジスタＱp54 〜Ｑp56 で構成されるフリップフロップＦＦ22は、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ21、ＦＦ22はセンスアンプとしても動作する。
【０１２２】
フリップフロップＦＦ21は、「“０”書き込み及び“２”書き込みの一方をするか、又は“１”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、又は“１”の情報及び“２”の情報の一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。フリップフロップＦＦ22は、「“１”書き込みをするか、又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、又は“０”の情報及び“１”の情報の一方の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【０１２３】
ｎチャネルＭＯＳトランジスタＱn57 〜Ｑn60 は、信号Ｒが“Ｈ”になるとＦＦ21とノードＶＮ3 、／ＶＮ3 、ＦＦ22とノードＶＮ4 、／ＶＮ4 をそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn61 とＱn63 は、信号ＬＴによりノード／ＶＮ3 を参照電圧ＶＲＦ１、ノード／ＶＮ4 を参照電圧ＶＲＦ２にそれぞれ接続する。ｎチャネルＭＯＳトランジスタＱn62 とＱn64 は信号ＬＴによりノードＶＮ3 とＶＮ4 をＢＬに接続する。ｎチャネルＭＯＳトランジスタＱn65 〜Ｑn68 はベリファイ時にノードＶＮ3 とＶＮ4 をそれぞれフリップフロップＦＦ21、ＦＦ22にラッチされているデータに応じてリセットする。
【０１２４】
ｎチャネルＭＯＳトランジスタＱn69 〜Ｑn74 、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 、及びインバータＩＮＶは、書き込み時に、フリップフロップＦＦ21、ＦＦ22にラッチされているデータに応じて、電圧ＶPH、ＶPM、ＶPLを選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn75 は信号ＲＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn76 〜Ｑn79 は、信号ＣＳＬが“Ｈ”になることにより、フリップフロップＦＦ21をデータ入出力線ＩＯ1 、／ＩＯ1 に、フリップフロップＦＦ22をデータ入出力線ＩＯ2 、／ＩＯ2 に接続する。
【０１２５】
上記のように構成されたＥＥＰＲＯＭの動作を図１２〜図１４を参照して説明する。図１２は読み出し動作のタイミング、図１３は書き込み動作のタイミング、図１４はベリファイ読み出し動作のタイミングを示す。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【０１２６】
読み出し動作を図１２を参照して説明する。
【０１２７】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ21、ＦＦ22が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることにより、ビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ3 、ＶＮ3 、ＶＬ4 、ＶＮ4 がビット線と接続されておりこれらのノードも０Ｖになる。一方、ノード／ＶＬ3 、／ＶＮ3 は参照電圧ＶＲＦ１（読み出しの時は例えば３Ｖ）に接続され、３Ｖに充電される。同様に、ノード／ＶＬ4 、／ＶＮ4 は参照電圧ＶＲＦ２（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【０１２８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電位に充電される。
【０１２９】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに応じたビット線ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。
【０１３０】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ21、ＦＦ22は活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ＶＬ3 ＝“Ｈ”、／ＶＬ3 ＝“Ｌ”、ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”になるように、フリップフロップＦＦ21、ＦＦ22でセンス、ラッチされる。
【０１３１】
データが“１”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ＶＬ3 ＝“Ｌ”、／ＶＬ3 ＝“Ｈ”、ＶＬ4 ＝“Ｈ”、／ＶＬ4 ＝“Ｌ”のデータがセンス、ラッチされる。データが“２”の場合は０Ｖ〜０．５Ｖの電圧がビット線ＢＬに出力され、ＶＬ3 ＝“Ｌ”、／ＶＬ3 ＝“Ｈ”、ＶＬ4 ＝“Ｌ”、／ＶＬ4 ＝“Ｈ”のデータがセンス、ラッチされる。
【０１３２】
上記のようにしてフリップフロップＦＦ21、ＦＦ22にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 に送出することにより読み出しが行われる。
【０１３３】
上記のように単一の読み出しサイクルによって、メモリセルに書き込まれた３値のデータを読み出すことができる。
【０１３４】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【０１３５】
書き込み動作を図１３を参照して説明する。
【０１３６】
まず、書き込みデータdata21、data22がそれぞれデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 から入力され、フリップフロップＦＦ21、ＦＦ22にラッチされる。data21は「“０”書き込み及び“２”書き込みの一方か、又は“１”書き込みか」を制御し、“０”書き込み及び“２”書き込みの一方の場合はノードＶＬ3 は“Ｌ”、“１”書き込みの場合はノードＶＬ3 は“Ｈ”である。data22は「“０”書き込み及び“１”書き込みの一方か、又は“２”書き込みか」を制御し、“０”書き込み及び“１”書き込みの一方の場合はノードＶＬ4 は“Ｌ”、“２”書き込みの場合はノードＶＬ4 は“Ｈ”である。
【０１３７】
書き込み動作では、まず信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn75 が導通しビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ21、ＦＦ22とビット線ＢＬ、参照電圧ＶＲＦ１、ＶＲＦ２は分離されている。次に、信号Ｗ１が“Ｈ”になる。“０”又は“２”書き込みの場合は、フリップフロップＦＦ21にノード／ＶＬ3 が“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn69 、Ｑn70 が導通しビット線ＢＬはＶccに充電される。“１”書き込みの場合は、ビット線ＢＬは０Ｖのままである。インバータＩＮＶの出力は、ビット線がＶccになる“０”書き込み及び“２”書き込みの一方の場合は“Ｌ”、ビット線が０Ｖである“１”書き込みの場合は“Ｈ”になる。
【０１３８】
信号Ｗ１が“Ｌ”となった後、信号Ｗ２が“Ｈ”になる。“０”書き込みの場合は、インバータＩＮＶの出力が“Ｌ”、ノードＶＬ4 が“Ｌ”であるので、ｐチャネルＭＯＳトランジスタＱp57 〜Ｑp59 が導通し、ビット線ＢＬは電圧ＶPHによりＶccに保持される。“１”書き込みの場合は、インバータＩＮＶの出力が“Ｈ”、フリップフロップＦＦ22にノード／ＶＬ4 が“Ｈ”のデータがラッチされているため、ｎチャネルＭＯＳトランジスタＱn71 、Ｑn72 、Ｑn74 が導通しビット線ＢＬには電圧ＶPMにより１Ｖが印加される。“２”書き込みの場合は、ＶＬ4 が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱn73 、Ｑn74 が導通しビット線ＢＬは電圧ＶPLにより０Ｖになる。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【０１３９】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖ、電圧ＶPHが８Ｖになる。この時、“０”書き込みであればビット線ＢＬは８Ｖに充電される。この後、選択された制御ゲートＣＧ2 が２０Ｖになる。
【０１４０】
“１”書き込み及び“２”書き込みの一方の場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線ＢＬを１Ｖにして制御ゲートＣＧ2 との電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧（＝８Ｖ）によって電子の注入が抑制されメモリセルのしきい値は変わらない。
【０１４１】
書き込み動作の終了時は、まず選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし、“０”書き込み時のビット線ＢＬの電圧（＝８Ｖ）は遅れて０Ｖにリセットされる。この順序が反転すると一時的に“２”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまう。
【０１４２】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図１４を参照して説明する。
【０１４３】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ21、ＦＦ22にdata21、data22をラッチしたままセルの読み出しを行い、data21、data22とビット線ＢＬ上のデータから次に書き込むデータである新しいdata21、data22を作成しフリップフロップＦＦ21、ＦＦ22にラッチする。
【０１４４】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることによりビット線ＢＬとノードＶＮ3 、ＶＮ4 は０Ｖにリセットされる。ノード／ＶＮ3 は参照電圧ＶＲＦ１に、／ＶＮ4 は参照電圧ＶＲＦ２に接続される。参照電圧ＶＲＦ１、ＶＲＦ２の電圧は読み出し時の３Ｖ、１Ｖに対応して、それぞれ２．５Ｖ、０．５Ｖのように、０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”でビット線ＢＬはノードＶＬ3 、ＶＬ4 から切り離されている。同様に参照電圧ＶＦＲ１、ＶＦＲ２も／ＶＬ3 、／ＶＬ4 から切り離されており、フリップフロップＦＦ21、ＦＦ22は、data21、data22をラッチするよう活性化されたままである。
【０１４５】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は２Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【０１４６】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時に比べ０．５Ｖ低く設定したが、参照電圧ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を２．５Ｖと高くしても同様の効果が得られる。
【０１４７】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ3 、ＶＮ4 に取り込まれる。
【０１４８】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ3 、ＶＮ4 の電位がＦＦ21、ＦＦ22にラッチされたデータによりモディファイされる。その後に、ＦＦ21、ＦＦ22は非活性化されリセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ3 、／ＶＮ3 、ＶＮ4 、／ＶＮ4 の電位がそれぞれノードＶＬ3 、／ＶＬ3 、ＶＬ4 、／ＶＬ4 に転送され、フリップフロップＦＦ21、ＦＦ22が再び活性化され新たなデータがセンス、ラッチされる。
【０１４９】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn66 がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通するとノードＶＮ3 は０Ｖになる。従って、フリップフロップＦＦ21がリセットされた後に活性化されると、ノードＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンスされる。
【０１５０】
また、ノード／ＶＬ4 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn68 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn67 が導通するとノードＶＮ4 は０Ｖになる。従って、フリップフロップＦＦ22がリセットされた後に活性化されると、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。上記のようにして、再書き込みデータ“０”がdata21、data22としてラッチされる。
【０１５１】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn66 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通してもノードＶＮ3 の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ3 は２．５Ｖ以上で、フリップフロップＦＦ21がリセットされた後に活性化されるとノードＶＬ3 が“Ｈ”になるようにフリップフロップＦＦ21によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ3 は２．５Ｖ以下で、ノードＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンス、ラッチされる。
【０１５２】
一方、ノード／ＶＬ4 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn68 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn67 が導通するとノードＶＮ4 は０Ｖになる。従って、フリップフロップＦＦ22がリセットされた後に活性化されると、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。
【０１５３】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”がdata21、data22としてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１５４】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ3 が“Ｈ”でｎチャネルＭＯＳトランジスタＱn66 がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn65 が導通するとノードＶＮ3 は０Ｖになる。従って、フリップフロップＦＦ21がリセットされた後に活性化されると、ノード／ＶＬ3 が“Ｌ”になるようにフリップフロップＦＦ21によってセンスされる。
【０１５５】
一方、ノード／ＶＬ4 が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn68 はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn67 が導通してもノードＶＮ4 の電位は変化しない。従って、メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ4 は０．５Ｖ以上で、ノードＶＬ4 が“Ｈ”になるようにフリップフロップＦＦ22によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ4 は０．５Ｖ以下で、ノードＶＬ4 が“Ｌ”になるようにフリップフロップＦＦ22によってセンスされる。
【０１５６】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書き込みデータ“２”がdata21、data22としてラッチされ、セルが“２”書き込み状態に達している場合には、再書き込みデータ“０”がラッチされ、再書き込みではしきい値は変わらない。
【０１５７】
上記のベリファイ読み出し動作によって、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われる。
【０１５８】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０１５９】
３値のデータをメモリセルに書き込み、ベリファイ読み出しを行うには、ビット線制御回路内の２つのフリップフロップにラッチされているデータの演算が通常不可欠である。このためには、フリップフロップ間で信号のやりとりが必要で、図６の実施例ではＦＦ11のデータがｎチャネルＭＯＳトランジスタＱn43 に供給され、フリップフロップＦＦ12のデータがｎチャネルＭＯＳトランジスタＱn36 に供給されている。
【０１６０】
しかし、図１０及び図１１の第２実施例のようにビット線の両端に２つのフリップフロップを分離して配置した場合には、両者を結線することが実際上困難である。そこで、図１０及び図１１では、書き込み時にはビット線をデータをやりとりする配線として活用し、フリップフロップＦＦ21のデータをビット線ＢＬを介してｐチャネルＭＯＳトランジスタＱp57 、ｎチャネルＭＯＳトランジスタＱn71 に供給している。ベリファイ読み出しの場合には、データの演算が不要になるように“０”、“１”、”２”に対応するデータの組み合わせを工夫してある。このために２つのフリップフロップ間に余分な配線がなく、簡潔な回路構成である。
【０１６１】
上記のように、図１０及び図１１のビット線制御回路２によって、３値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。しかも、関連技術では、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、またベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要としたのに対し、本第２実施例ではいずれもそれぞれ単一のサイクル動作で実行できる特徴があり、短時間でデータの読み出し書き込みを行うことができる。更に、ビット線制御回路２を２つに分け、ビット線の両端に分離して配置しており、Ｓｉ基板上に効率よく配列することができる。
【０１６２】
図１５は、第２実施例のビット線制御回路２を用いた３値記憶式ＥＥＰＲＯＭの全体構成例を示すブロック図である。
【０１６３】
本構成例では、メモリセルアレイ１に対して、アレイの両側に分割して配置された読み出し／書き込み時のビット線を制御するためのビット線制御回路２−１及び２−２と、ワード線電位を制御するためのワード線駆動回路６が設けられる。ビット線制御回路２−１及び２−２は、カラムデコーダ３によって選択される。ビット線制御回路２−１及び２−２は、データ入出力線（Ｉ／Ｏ線）を介して入出力データ変換回路４と書き込み／読み出しデータのやり取りを行う。入出力データ変換回路４は、読み出されたメモリセルの多値情報を外部に出力するため２値情報に変換し、外部から入力された書き込みデータの２値情報をメモリセルの多値情報に変換する。入出力データ変換回路４は、外部とのデータ入出力を制御するデータ入出力バッファ５に接続される。
【０１６４】
図１６は、第２実施例のビット線制御回路２−１及び２−２を用いた３値記憶式ＥＥＰＲＯＭの他の構成例のメモリセルアレイとビット線制御回路部分を示す。
【０１６５】
ＥＥＰＲＯＭが大容量化された場合には、メモリセルアレイを複数のブロックに分割し、複数のブロックの内の一部のブロックのみを同時に動作させるアレイ分割動作が一般的に行われる。この時、第２実施例に示すビット線制御回路２を用いれば、ブロックとブロックの間に図１６に示すようにビット線制御回路２−１及び２−２を交互に配置することができる。
【０１６６】
上記のようにすることにより、例えばセルアレイ１−２が動作する時には、ビット線制御回路２−１Ｂはビット線制御回路２−２Ａとペアとなって動作し、セルアレイ１−３が動作する時には、ビット線制御回路２−１Ｂはビット線制御回路２−２Ｂとペアとなって動作する。ビット線制御回路２−１Ｂはセルアレイ１−２と１−３で共有される。このように、本構成例では分割配置されたビット線制御回路が２つのセルアレイで共有することができ、Ｓｉ基板に集積したときにチップサイズを小さくすることができる。
【０１６７】
上記の第１及び第２実施例では、３値記憶のＮＡＮＤ型ＥＥＰＲＯＭに本発明を適用した実施例を示したが、本発明は３値記憶のみでなく、３値以上の多値記憶のＥＥＰＲＯＭにも適用可能である。以下、本発明を多値記憶のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の実施例を説明する。
【０１６８】
図１７は、本発明に係わる多値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。図１７では、１本のビット線に関する構造のみを示しているが、第１実施例と同様に、実際には各ビット線毎に同様の構成が設けられている。
【０１６９】
電気的書き替えが可能なｎ値を記憶するメモリセル３０は複数個直列接続され、図１及び図２に示すようなＮＡＮＤセルを構成している。
【０１７０】
ビット線３１は複数のＮＡＮＤセルにそれぞれ接続され、前記セルとデータの授受を行う。
【０１７１】
第１センスアンプ３２1 、第２センスアンプ３２2 、…、第（ｎ−１）センスアンプ３２n-1 は、ビット線３１の電位をセンス・増幅する。
【０１７２】
第１データラッチ３３1 、第２データラッチ３３2 、…、第（ｎ−１）データラッチ３３n-1 はメモリセル３０に書き込むデータを保持する。
【０１７３】
第１ベリファイ手段３４1 、第２ベリファイ手段３４2 、…、第（ｎ−１）ベリファイ手段３４n-1 はメモリセル３０にデータの書き込みが正しく行われたか否かをチェックする。
【０１７４】
第１スイッチ３５1 は第１センスアンプ３２1 、第１データラッチ３３1 及び第１ベリファイ手段３４1 とビット線３１との接続を制御する。
【０１７５】
第２スイッチ３５2 は第２センスアンプ３２2 、第２データラッチ３３2 及び第２ベリファイ手段３４2 とビット線３１との接続を制御する。
【０１７６】
第（ｎ−１）スイッチ３５n-1 は第（ｎ−１）センスアンプ３２n-1 、第（ｎ−１）データラッチ３３n-1 及び第（ｎ−１）ベリファイ手段３４n-1 とビット線３１との接続を制御する。
【０１７７】
更に、書き込み制御手段４０は第１、第２、…、第（ｎ−１）データラッチ３３1 、３３2 、…、３３n-1 の内容によってビット線３１に電位を設定する。
【０１７８】
このような構成において、第１、第２、…、第（ｎ−１）スイッチ３５1 、３５2 、…、３５n-1 を導通状態にしてメモリセル３０からビット線３１にデータを取り出した後、第１、第２、…、第（ｎ−１）スイッチ３５1 、３５2 、…、３５n-1 を解放状態にし、第１、第２、…、第（ｎ−１）センスアンプ３２1 、３２2 、…、３２n-1 をほぼ同時に作動してデータセンス・増幅する。センス・増幅されたデータは、カラム選択信号１１５によって第１、第２、第（ｎ−１）トランジスタ３６1 、３６2 、…、３６n-1 が導通し、データ入出力線３７へ送られる。同様に、第１、第２、〜、第（ｎ−１）ベリファイ手段３４1 、３４2 、…、３４n-1 もほぼ同時に作動して書き込みデータのベリファイを行う。
【０１７９】
第３実施例の構成をより具体的に説明する。以下の説明においては、３値以上の多値記憶として４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明する。
【０１８０】
図１８は、第３実施例に係わる４値記憶のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ１とビット線制御回路２を示す。ＮＡＮＤセルの一端はビット線ＢＬに接続され、他端は共通ソース線ＶＳと接続される。選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤセルで共有され、１本の制御ゲートを共有するメモリセルＭはページを構成する。メモリセルはそのしきい値Ｖt で、“０”、“１”、“２”、“３”データを記憶することは図４と同様である。また、メモリセルアレイ１はｐウェル（図示しない）上に形成されている。
【０１８１】
ｎチャネルＭＯＳトランジスタＱn111〜Ｑn113とｐチャネルＭＯＳトランジスタＱp111〜Ｑp113とで構成されるフリップフロップＦＦ111 、ｎチャネルＭＯＳトランジスタＱn121〜Ｑn123とｐチャネルＭＯＳトランジスタＱp121〜Ｑp123とで構成されるフリップフロップＦＦ112 、ｎチャネルＭＯＳトランジスタＱn131〜Ｑn133とｐチャネルＭＯＳトランジスタＱp131〜Ｑp133とで構成されるフリップフロップＦＦ113 は、書き込み／読み出しデータをラッチする。また、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 は、センスアンプとしても動作する。
【０１８２】
ｎチャネルＭＯＳトランジスタＱn116、Ｑn117、Ｑn126、Ｑn127、Ｑn136、Ｑn137は、信号Ｒが“Ｈ”になるとフリップフロップＦＦ111 とノードＶＮ11、／ＶＮ11、ＦＦ112 とノードＶＮ12、／ＶＮ12、ＦＦ113 とノードＶＮ13、／ＶＮ13をそれぞれ接続する。
【０１８３】
ｎチャネルＭＯＳトランジスタＱn115、Ｑn125、Ｑn135は、信号ＬＴによりノード／ＶＮ11を参照電圧Ｖref1、ノード／ＶＮ12を参照電圧Ｖref2、ノード／ＶＮ13を参照電圧Ｖref3にそれぞれ接続する。
【０１８４】
ｎチャネルＭＯＳトランジスタＱn114、Ｑn124、Ｑn134は信号ＬＴによりノードＶＮ11、ＶＮ12、ＶＮ13をＢＬに接続する。
【０１８５】
ｎチャネルＭＯＳトランジスタＱn118、Ｑn119、Ｑn128、Ｑn129、Ｑn138、Ｑn139はベリファイ読み出し時にノードＶＮ11、ＶＮ12、ＶＮ13を、それぞれフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされているデータに応じて、接地電位にする。
【０１８６】
ｎチャネルＭＯＳトランジスタＱn141〜Ｑn146、ｐチャネルＭＯＳトランジスタＱp141〜Ｑp146は書き込み時に、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされているデータに応じて、電圧Ｖpp0 、Ｖpp1 、Ｖpp2 、Ｖpp3 を選択的にビット線ＢＬに転送する。ｎチャネルＭＯＳトランジスタＱn147は信号ＲＳＴが“Ｈ”になることによりビット線ＢＬを０Ｖにリセットする。ｎチャネルＭＯＳトランジスタＱn151〜Ｑn156は信号ＣＳＬが“Ｈ”になることによりフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 をデータ入出力線ＩＯ1 及び／ＩＯ1 、ＩＯ2 及び／ＩＯ2 、ＩＯ3 及び／ＩＯ3 、にそれぞれ接続する。
【０１８７】
上記のように構成されたＥＥＰＲＯＭの動作を図１９〜図２１を参照して説明する。図１９は読み出し動作のタイミング、図２０は書き込み動作のタイミング、図２１はベリファイ読み出し動作のタイミングを示す。以下の説明では、いずれも制御ゲートＣＧ2 が選択された場合を示す。
【０１８８】
読み出し動作を図１９を参照して説明する。
【０１８９】
読み出しに先立ってビット線制御回路２全体がリセットされる。信号／ＳＡＰが“Ｈ”、ＳＡＮが“Ｌ”となり、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が非活性化される。続いて、信号ＲＳＴが“Ｈ”になることによりビット線ＢＬは０Ｖにリセットされる。この時、信号ＬＴとＲも“Ｈ”でノードＶＬ11、ＶＮ11、ＶＬ12、ＶＮ12、ＶＬ13、ＶＮ13がビット線と接続されておりこれらのノードも０Ｖになる。一方、ノード／ＶＬ11、／ＶＮ11は参照電圧Ｖref1（読み出しの時は例えば５Ｖ）に接続され、５Ｖに充電される。同様に、ノード／ＶＬ12、／ＶＮ12は参照電圧Ｖref2（読み出しの時は例えば３Ｖ）に接続され、３Ｖに、ノード／ＶＬ13、／ＶＮ13は参照電圧Ｖref3（読み出しの時は例えば１Ｖ）に接続され、１Ｖに充電される。
【０１９０】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが充電される。
【０１９１】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いてＬＴが“Ｌ”になることによりセルのデータに従ったビット線ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込まれる。
【０１９２】
この後、フリップフロップ活性化信号／ＳＡＰ、ＳＡＮがそれぞれ“Ｌ”、“Ｈ”になることにより、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が活性化され、ビット線ＢＬの電位がセンスされる。セルのデータが“０”の場合にはビット線ＢＬの電位は５．５Ｖ〜６Ｖであるので、ノードＶＬ11＝“Ｈ”、／ＶＬ11＝“Ｌ”、ＶＬ12＝“Ｈ”、／ＶＬ12＝“Ｌ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”が、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンスされラッチされる。
【０１９３】
データが“１”の場合にはビット線ＢＬの電位は３．５Ｖ〜４．５Ｖであるので、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｈ”、／ＶＬ12＝“Ｌ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。データが“２”の場合はビット線ＢＬの電位は１．５Ｖ〜２．５Ｖで、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12＝“Ｈ”、ＶＬ13＝“Ｈ”、／ＶＬ13＝“Ｌ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。データが“３”の場合はビット線ＢＬの電位は０Ｖ〜０．５Ｖで、ノードＶＬ11＝“Ｌ”、／ＶＬ11＝“Ｈ”、ＶＬ12＝“Ｌ”、／ＶＬ12＝“Ｈ”、ＶＬ13＝“Ｌ”、／ＶＬ13＝“Ｈ”のデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 でセンス、ラッチされる。
【０１９４】
上記のようにしてフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされたデータを信号ＣＳＬを“Ｈ”にしてデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 に送出することにより読み出しが行われる。
【０１９５】
上記のように単一の読み出しサイクルによって、メモリセルに書き込まれた４値のデータを読み出すことができる。
【０１９６】
書き込み動作を図２０を参照して説明する。
【０１９７】
データ書き込みに先立ってメモリセルのデータは消去され、メモリセルのしきい値Ｖt は−１．５Ｖ以下である。消去はｐウェル、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 を２０Ｖに、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして電荷蓄積層から電子を放出することにより行われる。
【０１９８】
書き込みデータ入出力線ＩＯ1 、／ＩＯ1 、ＩＯ2 、／ＩＯ2 、ＩＯ3 、／ＩＯ3 から入力されフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされる。
【０１９９】
０”書き込みの場合はフリップフロップＦＦ111 ではノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、フリップフロップＦＦ112 ではノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、フリップフロップＦＦ113 ではノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータがそれぞれラッチされる。
【０２００】
“１”書き込みの場合は、ノードＶＬ11は“Ｈ”、／ＶＬ11は“Ｌ”のデータが、ノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータが、“２”書き込みの場合はノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、ノードＶＬ12は“Ｈ”、／ＶＬ12は“Ｌ”のデータが、ノードＶＬ13は“Ｌ”、／ＶＬ13は“Ｈ”のデータが、“３”書き込みの場合はノードＶＬ11は“Ｌ”、／ＶＬ11は“Ｈ”のデータが、ノードＶＬ12は“Ｌ”、／ＶＬ12は“Ｈ”のデータが、ノードＶＬ13は“Ｈ”、／ＶＬ13は“Ｌ”のデータが、それぞれラッチされる。
【０２０１】
書き込み動作では、まず信号ＲＳＴが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn147が導通し、ビット線ＢＬが０Ｖにリセットされる。この時、信号ＬＴ、Ｒは“Ｌ”でフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 とビット線ＢＬ、参照電圧Ｖref1、Ｖref2、Ｖref3は分離されている。次に、信号Ｗが“Ｈ”になる。
【０２０２】
“０”書き込みの場合は、ノードＶＬ11、ＶＬ12、ＶＬ13に“Ｌ”のデータがラッチされ、信号／Ｗが“Ｌ”であるので、ｐチャネルＭＯＳトランジスタＱp141、Ｑp142、Ｑp143、Ｑp144が導通し、ビット線ＢＬは電圧Ｖpp0H（８Ｖ）に充電される。“１”書き込みの場合は、ノードＶＬ11が“Ｈ”、信号Ｗが“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱn141、Ｑn142が導通しビット線ＢＬには電圧Ｖpp1 （２Ｖ）が印加される。“２”書き込みの場合は、ノードＶＬ12が“Ｈ”であるので、ｎチャネルＭＯＳトランジスタＱｎ143、Ｑn144が導通しビット線ＢＬは電圧Ｖpp2 （１Ｖ）が印加される。“３”書き込みの場合は、ノードＶＬ13が“Ｈ”、ｎチャネルＭＯＳトランジスタＱｎ145、Ｑn146が導通しビット線ＢＬは電圧Ｖpp3 （０Ｖ）が印加される。この時、選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccになる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。
【０２０３】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 が１０Ｖとなり、ビット線の電位がメモリセルのドレインに転送される。この後、選択された制御ゲートＣＧ2 が２０Ｖとされ、選択されたメモリセルに書き込みが行われる。
【０２０４】
“１”、“２”及び“３”書き込みのいずれかの場合は、ビット線ＢＬと制御ゲートＣＧ2 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。メモリセルのドレイン電圧は、“１”、“２”、“３”書き込みの場合それぞれ２Ｖ、１Ｖ、０Ｖであるので、制御ゲートＣＧ2 との電位差は“１”書き込み＜“２”書き込み＜“３”書き込みの順で大きくなるから、メモリセルの電荷蓄積層に注入される電荷量（言い換えればしきい値の上昇）は、この順で大きくなり、データに対応した書き込みが行われる。“０”書き込み時は、メモリセルのドレイン電圧は８Ｖで制御ゲートとの電位差が小さく、電子の注入が抑制されたメモリセルのしきい値は変わらない。
【０２０５】
書き込み動作後にベリファイ読み出しを行う。ベリファイ読み出しを図２１を参照して説明する。
【０２０６】
ベリファイ読み出しは、メモリセルの書き込み状態を確認し、全てのセルに充分な書き込みがされていれば書き込み動作を終了し、書き込み不足のメモリセルがあれば不足のセルにのみ追加書き込みを行うためのデータを作る。フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にデータをラッチしたままセルの読み出しを行い、ラッチされたデータとビット線ＢＬ上の読み出されたデータから次に書き込む新しいデータを作成して、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチする。
【０２０７】
ベリファイ読み出しに先立って信号ＲＳＴ、ＬＴが“Ｈ”になることにより、ビット線ＢＬとノードＶＮ11、ＶＮ12、ＶＮ13は０Ｖにリセットされる。ノード／ＶＮ11、／ＶＮ12、／ＶＮ13は、それぞれ参照電圧Ｖref1、Ｖref2、Ｖref3に接続される。参照電圧Ｖref1、Ｖref2、Ｖref3の電圧は、読み出し時の５Ｖ、３Ｖ、１Ｖに対応して、それぞれ４．５Ｖ、２．５Ｖ、０．５Ｖと０．５Ｖの書き込みしきい値マージンを確保するために低く設定する。この時、信号Ｒは“Ｌ”でビット線ＢＬはノードＶＬ11、ＶＬ12、ＶＬ13から切り離されている。同様にノード／ＶＬ11、／ＶＬ12、／ＶＬ13も参照電圧Ｖref1、Ｖref2、Ｖref3から切り離されており、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 はデータをラッチするよう活性化されたままである。
【０２０８】
次に、共通ソース線ＶＳが６Ｖになる。続いて、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 、ＣＧ3 〜ＣＧ8 が６Ｖになる。それと同時に、選択された制御ゲートＣＧ2 は４Ｖになる。選択されたメモリセルのデータに応じて、ビット線ＢＬが所定の電位に充電される。
【０２０９】
０．５Ｖの書き込みしきい値マージンを確保するために、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時に比べ０．５Ｖ低く設定したが、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時と同様５Ｖ、３Ｖ、１Ｖとして、代わりに選択された制御ゲートＣＧ2 の電圧を４．５Ｖと高くしても同様の効果が得られる。
【０２１０】
ビット線ＢＬの充電が終了すると、共通ソース線ＶＳ、選択ゲートＳＧ1 、ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 がそれぞれ０Ｖとなり、続いて信号ＬＴが“Ｌ”になることにより、セルのデータに応じたビット線ＢＬの電位がノードＶＮ11、ＶＮ12、ＶＮ13に取り込まれる。
【０２１１】
その後、信号ＶＥが“Ｈ”となり、ノードＶＮ11、ＶＮ12、ＶＮ13の電位が、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされたデータによりモディファイされる。その後に、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 は非活性化され、リセットされる。続いて信号Ｒが“Ｈ”となり、ノードＶＮ11、／ＶＮ11、ＶＮ12、／ＶＮ12、ＶＮ13、／ＶＮ13の電位がそれぞれノードＶＬ11、／ＶＬ11、ＶＬ12、／ＶＬ12、ＶＬ13、／ＶＬ13に転送され、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 が再び活性化されて、新たなデータがフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 によってセンス、ラッチされる。
【０２１２】
“０”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11、／ＶＬ12、／ＶＬ13が“Ｈ”であり、ｎチャネルＭＯＳトランジスタＱn119、Ｑn129、Ｑn139がＯＮであるので、メモリセルの状態（すなわちビット線ＢＬの電位）によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118、Ｑn128、Ｑn138が導通すると、ノードＶＮ11、ＶＮ12、ＶＮ13は０Ｖになる。従って、フリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 がリセットされた後に活性化されると、ノードＶＬ11、ＶＬ12、ＶＬ13が“Ｌ”になるようにビット線電位がフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 によってセンスされ、再書き込みデータ“０”が新たなデータとしてフリップフロップＦＦ111 、ＦＦ112 、ＦＦ113 にラッチされる。
【０２１３】
“１”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11が“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn119はＯＦＦで、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118が導通してもノードＶＮ11の電位は変化しない。従って、メモリセルが“１”書き込み状態に達していない場合には、ノードＶＮ11は４．５Ｖ以上で、フリップフロップＦＦ111 がリセットされた後に活性化されると、ノードＶＬ11が“Ｈ”になるようにフリップフロップＦＦ111 によってセンス、ラッチされる。メモリセルが“１”書き込み状態に達している場合には、ノードＶＮ11は４．５Ｖ以下で、ノードＶＬ11が“Ｌ”になるようにフリップフロップＦＦ111 によってセンス、ラッチされる。
【０２１４】
一方、ノード／ＶＬ12、／ＶＬ13が“Ｈ”でｎチャネルＭＯＳトランジスタＱn129、Ｑn139がＯＮであるので、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn128、Ｑn138が導通すると、ノードＶＮ12、ＶＮ13は、ビット線ＢＬの電位によらず、０Ｖになる。従って、フリップフロップＦＦ112 、ＦＦ113 がリセットされた後に活性化されると、ノードＶＬ12、ＶＬ13が“Ｌ”になるように、フリップフロップＦＦ112 、ＦＦ113 によってセンスされる。
【０２１５】
上記のようにして、メモリセルが“１”書き込み状態に達していない場合には、再書き込みデータ“１”が再度データとしてとしてラッチされ、セルが“１”書き込み状態に達している場合には、再書き込みデータ“０”が新たなデータとしてラッチされ、再書き込みではしきい値は変わらない。
【０２１６】
“２”データ書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11が“Ｈ”であり、ｎチャネルＭＯＳトランジスタＱn119はＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118が導通すると、ノードＶＮ11は０Ｖになる。従って、フリップフロップＦＦ111 がリセットされた後に活性化されると、ノードＶＬ11が“Ｌ”になるようにフリップフロップＦＦ111 によってセンスされる。
【０２１７】
一方、ノード／ＶＬ12は、“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn129はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn128が導通してもノードＶＮ12の電位は変化しない。メモリセルが“２”書き込み状態に達していない場合には、ノードＶＮ12は２．５Ｖ以上で、ノードＶＬ12が“Ｈ”になるようにフリップフロップＦＦ112 によってセンスされる。メモリセルが“２”書き込み状態に達している場合には、ノードＶＮ12は２．５Ｖ以下で、ノードＶＬ12が“Ｌ”になるようにフリップフロップＦＦ112 によってセンスされる。
【０２１８】
また、ノード／ＶＬ13が“Ｈ”で、ｎチャネルＭＯＳトランジスタＱn139がＯＮであるので、メモリセルの状態、つまりビット線ＢＬの状態によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn138が導通すると、ＶＮ13は０Ｖとになる。従って、フリップフロップＦＦ113 がリセットされた後に活性化されると、ノードＶＬ13が“Ｌ”になるようにフリップフロップＦＦ113 によってセンスされる。
【０２１９】
上記のようにして、メモリセルが“２”書き込み状態に達していない場合には、再書込みデータ“２”が再度データとしてラッチされ、セルが“２”書き込み状態に達している場合には、再書込みデータ“０”が新たなデータとしてラッチされ、再書込みではしきい値は変わらない。
【０２２０】
“３”書き込み後のベリファイ読み出し動作では、ノード／ＶＬ11、／ＶＬ12が“Ｈ”でｎチャネルＭＯＳトランジスタＱn119、Ｑn129がＯＮであるので、ビット線ＢＬの電位によらず、信号ＶＥが“Ｈ”になって、ｎチャネルＭＯＳトランジスタＱn118、Ｑn128が導通すると、ノードＶＮ11、ＶＮ12は０Ｖになる。従って、フリップフロップＦＦ111 、ＦＦ112 がリセットされた後に活性化されると、ノードＶＬ11、ＶＬ12が“Ｌ”になるようにフリップフロップＦＦ111 、ＦＦ112 によってセンスされる。
【０２２１】
一方、ノード／ＶＬ13は、“Ｌ”であるので、ｎチャネルＭＯＳトランジスタＱn139はＯＦＦで、信号ＶＥが“Ｈ”になってｎチャネルＭＯＳトランジスタＱn138が導通してもノードＶＮ13の電位は変化しない。メモリセルが“３”書き込み状態に達していない場合には、ノードＶＮ13は０．５Ｖ以上で、フリップフロップＦＦ113 がリセットされた後に活性化されるとノードＶＬ13が“Ｈ”になるようにフリップフロップＦＦ113 によってセンス、ラッチされる。メモリセルが“３”書き込み状態に達している場合には、ノードＶＮ13は０．５Ｖ以下で、ノードＶＬ13が“Ｌ”になるようにフリップフロップＦＦ113 によってセンス、ラッチされる。
【０２２２】
上記のようにして、メモリセルが“３”書き込み状態に達していない場合には、再書込みデータ“３”が再度データとしてラッチされる、セルが“３”書き込み状態に達している場合には、再書込みデータ“０”が新たなデータとしてラッチされ、再書込みではしきい値は変わらない。
【０２２３】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが表３のように設定される。表３から分かるように、“１”書き込み状態になるべきにも拘らず“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み状態になるべきにも拘らず“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われ、“３”書き込み状態になるべきにも拘らず“３”書き込み不足のメモリセルにのみ再度“３”書き込みが行われる。
【０２２４】
【表３】
0003910936.tif 000004
【０２２５】
上記のように書き込み動作とベリファイ読み出し動作を繰り返し行うことによって、個々のメモリセルに対して、書き込み時間が最適化されてデータ書き込みが行われる。
【０２２６】
このように第３実施例によれば、図１８のビット線制御回路２によって、４値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去ができる。しかも、関連技術の３値記憶ＥＥＰＲＯＭでは、読み出しでは、「“０”か、“１”又は“２”か」を判定する第１読み出しサイクルと、「“２”か、“１”又は“０”か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、また、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要としたのに対し、第３実施例では更に、データの弁別が複雑な４値記憶ＥＥＰＲＯＭであるが、いずれもそれぞれ単一のサイクル動作で実行できる特徴があり、短時間でデータの読み出し、書き込みを行うことができる。
【０２２７】
図２２は、本発明の第４実施例に係るｎ値記憶のＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図である。
【０２２８】
図１７、図１８では、センスアンプ、データラッチ、ベリファイ手段、スイッチ、書き込み制御手段からなるビット線制御回路２を各ビット線毎に設けていた。これは、同時に多数のセルのデータを読み書きすることが可能になるが、ビット線制御回路がチップに占める面積が大きくなる欠点がある。
【０２２９】
図２２では、Ｋ本のビット線に対して１つのビット線制御回路を設けている。Ｋ本のビット線の中から１本のビット線を、カラム選択信号１１５により選択的にビット線制御回路２に接続する。これにより、ビット線制御回路がチップに占める面積を大きくすることなしに多値記憶ＥＥＰＲＯＭを実現することができる。図１８と同様なビット線制御回路を用いることにより、４値記憶するＥＥＰＲＯＭのメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去をそれぞれ単一のサイクル動作で実行できる。
【０２３０】
上記の第４実施例での４値データの表記例を表４に示す。
【０２３１】
【表４】
0003910936.tif 000005
【０２３２】
メモリセルに記憶する４値データ“０”、“１”、“２”、“３”を、チップ外部とのやり取りは２つの２値信号Ｄi 、Ｄj で表し、チップ内部では３つの２値信号ＩＯ1 、ＩＯ2 、ＩＯ3 で表す。内部データＩＯ1 、ＩＯ2 、ＩＯ3 は読み出し時と書き込み時で異なった値をとる。
【０２３３】
外部データＤi 、Ｄj と内部データＩＯ1 、ＩＯ2 、ＩＯ3 は図２７の入出力データ変更回路４で相互変換される。図２３に入出力データ変換回路の回路例を示す。図２３（ａ）は、メモリセルから読み出した内部データＩＯ1 、ＩＯ2 、ＩＯ3 を外部データＤi 、Ｄj に変換する回路である。図２３（ｂ）は外部から入力されたＤi 、Ｄj をメモリセルへ書き込むためのＩＯ1 、ＩＯ2 、ＩＯ3 の変換する回路である。
【０２３４】
上記の実施例では多値記憶の例として４値記憶を例に本発明を説明してきたが、ｎの値を更に大きくしても本発明は有効である。表５にｎ＝８とした８記憶の場合のセルデータ、外部データ、内部データの対応例を示す。各データを表５の見られる規則で対応させることにより、いかなるｎの値にも本発明を適用できる。
【０２３５】
書き込み時、内部データは、セルの書き込み時にしきい値を変化させないデータ“０”の時が全ての信号（ＩＯ1 〜ＩＯ7 ）が“Ｌ”であるのに対し、、それ以外のデータの時には、７個ある信号（ＩＯ1 〜ＩＯ7 ）のうち互いに異なる１個のみが“Ｈ”となるデータを当てている、すなわち、データ“１”〜“７”は、データ“０”に対して、ハミング距離が１である。これにより、書き込みベリファイ時に、データが、“１”〜“７”のいずれであっても、書き込み状態に達したと判定した場合に、“Ｈ”であった信号１個を“Ｌ”と変えるだけで、データ“０”に容易に変更できる。例えば、データ“３”から“２”、“１”を経ることなく、間違いなく“０”に変えることができ、安定なベリファイ動作を行うことが可能となる。
【０２３６】
【表５】
0003910936.tif 000006
【０２３７】
本発明は上記の各実施例に限定されるものではない。これまでＮＡＮＤセル型ＥＥＰＲＯＭを例にとり本発明を説明してきたが、図２４に示すセルを用いた３値記憶のＮＯＲセル型ＥＥＰＲＯＭでも本発明は有効である。図２４（ａ）はＮＯＲセルの構成、図２４（ｂ）は各部の電圧波形を示す。
【０２３８】
３値記憶のＮＯＲセル型ＥＥＰＲＯＭでは、３値に対応するセルのしきい値は、例えば“０”書き込みセルが５．５Ｖ〜６．５Ｖ、“１”書き込みセルが３．５Ｖ〜４．５Ｖ、“２”書き込みセルが１．５Ｖ〜２．５Ｖとすればよい。また、各動作におけるメモリセルアレイ各部の電位は下記の表６に示すようにすればよい。
【０２３９】
【表６】
0003910936.tif 000007
【０２４０】
この条件で読み出しを行うと、ワード線の電圧が６Ｖであるので、ビット線には“０”セルの場合には０Ｖ〜０．５Ｖ、“１”セルの場合は１．５Ｖ〜２．５Ｖ、“２”セルの場合は３．５Ｖ〜４．５Ｖの電圧が出力される。
【０２４１】
ＮＯＲセル型では３値に対応するセルのしきい値の大小関係がＮＡＮＤセル型と逆であるので、ベリファイ読み出し時の参照電圧ＶＲＦ１、ＶＲＦ２は、０．５Ｖの書き込みしきい値マージンを確保するために読み出し時に比べ０．５Ｖ高く設定するとよい。また、ＶＲＦ１、ＶＲＦ２を読み出し時と同様３Ｖ、１Ｖとして、代わりに選択されたワード線ＷＬの電圧を５．５Ｖと低くしても同様の効果が得られる。
【０２４２】
４値以上の多値記憶のＮＯＲ型ＥＥＰＲＯＭにも本発明は適用可能であって、ＮＯＲセルの構成及び各部の電圧波形は、図２４に示す３値記憶のＮＯＲ型ＥＥＰＲＯＭとほぼ同様である。
【０２４３】
４値記憶のＮＯＲ型ＥＥＰＲＯＭでは、４値に対応するセルのしきい値は、例えば“０”書き込みセルが６．５Ｖ〜７．５Ｖ、“１”書き込みセルが４．５Ｖ〜５．５Ｖ、“２”書き込みがセルが２．５Ｖ〜３．５Ｖ、“３”書き込みセルが０．５Ｖ〜１．５Ｖとすれば良い。また各動作におけるメモリセルアレイ各部の電位は表７に示すようにすれば良い。
【０２４４】
【表７】
0003910936.tif 000008
【０２４５】
この条件で読み出しを行うと、ワード線の電圧が７Ｖであるので、ビット線には“０”セルの場合には０Ｖ〜０．５Ｖ、“１”セルの場合には１．５Ｖ〜２．５Ｖ、“２”セルの場合には３．５Ｖ〜４．５Ｖ、“１”セルの場合には５．５Ｖ〜６Ｖの電圧が出力される。
【０２４６】
３値記憶の場合と同様に、ＮＯＲ型では、４値に対応するセルのしきい値の大小関係がＮＡＮＤ型と逆であるので、ベリファイ読み出し時の参照電圧Ｖref1、Ｖref2、Ｖref3は０．５Ｖの書き込みしきい値マージンを確保するために読み出し時に比べ、０．５Ｖ高く設定すると良い。また、参照電圧Ｖref1、Ｖref2、Ｖref3を読み出し時と同様に５Ｖ、３Ｖ、１Ｖとして、代わりに選択されたワード線ＷＬの電圧を６．５Ｖと低くしても同様の効果が得られる。
【０２４７】
また、高密度化を目的として、近年次に示すようなＮＯＲ型セルの改良型セルも開発されている。その１つはＤＩＮＯＲ型セルであり、他の１つはＡＮＤ型セルである。
【０２４８】
図２５（ａ）及び図２５（ｂ）にそれぞれ、ＤＩＮＯＲ型セルの構成及び各部の電圧波形を示す。また、図２６（ａ）及び図２６（ｂ）にそれぞれ、ＡＮＤ型セルの構成及び各部の電圧波形を示す。
【０２４９】
上記のＤＩＮＯＲ型セル及びＡＮＤ型セルも、グローバルビット線に対して複数のセルが接続されたメモリセルユニットの端部が接続され、ビット線コンタクトを少なくして高密度化を図っている点はＮＡＮＤ型セルと同様である。これらのＤＩＮＯＲ型セル及びＡＮＤ型セルがＮＡＮＤ型セルと異なっている点は、ＮＡＮＤ型セルはメモリセルがビット線に対して直列接続されているのに対し、ＤＩＮＯＲ型セル及びＡＮＤ型セルはビット線に対してメモリセルが並列接続されている点である。
【０２５０】
しかし、上記のＤＩＮＯＲ型ＥＥＰＲＯＭ又はＡＮＤ型ＥＥＰＲＯＭを本発明に適用した場合でも、上記のＮＯＲ型ＥＥＰＲＯＭと同様の効果が得られる。
【０２５１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０２５２】
本発明は、上記実施例に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【０２５３】
【発明の効果】
本発明によれば次のような効果が得られる。
【０２５４】
上記構成の本発明によれば、多値記憶するＥＥＰＲＯＭメモリセルへのデータの書き込み、ベリファイ読み出し、読み出し、消去を行うことができる。これに加えて本発明では、複数のスイッチの開閉動作により、読み出しやベリファイ読み出しに際して、単一のサイクル動作でこれらを実行することができ、短時間でデータの読み出し書き込みを行うことが可能になる。
【０２５５】
上記の例で示した３値記憶のＥＥＰＲＯＭでは、読み出しでは「“０”か、又は“１”及び“２”の一方か」を判定する第１読み出しサイクルと「“２”か、又は“１”及び“０”の一方か」を判定する第２読み出しサイクルの２つの基本サイクルが必要であり、ベリファイ読み出しサイクルでも反転サイクルとベリファイサイクルの２つの基本サイクルを必要とする。これに対し本発明は、いずれも単一のサイクル動作でこれらを実行することができるので、短時間でデータの読み出し書き込みを行うことが可能になる。
【図面の簡単な説明】
【図１】  ＮＡＮＤセルアレイの構成を示す等価回路図。
【図２】  ＮＡＮＤセルの読み出し動作を説明するための模式図。
【図３】  メモリセルのしきい値と読み出し時のビット線出力電圧の関係を示す模式図。
【図４】  メモリセルのしきい値と読み出し時のビット線出力電圧の関係を示す模式図。
【図５】  第１実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図。
【図６】  第１実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図７】  第１実施例における読み出し動作を示すタイミング図。
【図８】  第１実施例における書き込み動作を示すタイミング図。
【図９】  第１実施例におけるベリファイ読み出し動作を示すタイミング図。
【図１０】  第２実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路の一部を示す構成図。
【図１１】  第２実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路の他の一部を示す構成図。
【図１２】  第２実施例における読み出し動作を示すタイミング図。
【図１３】  第２実施例における書き込み動作を示すタイミング図。
【図１４】  第２実施例におけるベリファイ読み出し動作を示すタイミング図。
【図１５】  第２実施例のビット線制御回路を用いたＥＥＰＲＯＭの構成例を示すブロック図。
【図１６】  第２実施例のビット線制御回路を用いたＥＥＰＲＯＭの他の構成例を示すブロック図。
【図１７】  第３実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図。
【図１８】  第３実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図１９】  第３実施例における読み出し動作を示すタイミング図。
【図２０】  第３実施例における書き込み動作を示すタイミング図。
【図２１】  第３実施例におけるベリファイ読み出し動作を示すタイミング図。
【図２２】  第４実施例におけるメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図２３】  第４実施例における入出力データ変換回路の一例を示す図。
【図２４】  ＮＯＲセルアレイの基本構成と読み出し動作を説明するための模式図。
【図２５】  ＤＩＮＯＲ型セルの構成及び各部の電圧波形を示す図。
【図２６】  ＡＮＤ型セルの構成及び各部の電圧波形を示す図。
【図２７】  ＥＥＰＲＯＭの構成の１例を示すブロック図。
【図２８】  図２７のメモリセルアレイとビット線制御回路を具体的に示す回路構成図。
【図２９】  図２８における読み出し動作を示すタイミング図。
【図３０】  図２８における書き込み動作を示すタイミング図。
【図３１】  図２８におけるベリファイ読み出し動作を示すタイミング図。
【符号の説明】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…入出力データ変換回路、５…データ入出力バッファ、６…ワード線駆動回路、３１…ビット線、３２…センスアンプ、３３…データラッチ、３４…ベリファイ手段、３５…スイッチ、３６…トランジスタ、３７…データ入出力線、４０…書き込み制御手段、ＢＬ…ビット線、Ｓ1、Ｓ2…選択トランジスタ、Ｍ1〜Ｍ8…メモリセル、ＳＧ1、ＳＧ2…選択ゲート、ＣＧ1〜ＣＧ8…制御ゲート、ＶＳ…ソース線、ＦＦ…フリップフロップ、Ｑp…ｐチャネルＭＯＳトランジスタ、Ｑn…ｎチャネルＭＯＳトランジスタ。
【図１】
0003910936.tif 000009
【図２】
0003910936.tif 000010
【図３】
0003910936.tif 000011
【図４】
0003910936.tif 000012
【図５】
0003910936.tif 000013
【図６】
0003910936.tif 000014
【図７】
0003910936.tif 000015
【図８】
0003910936.tif 000016
【図９】
0003910936.tif 000017
【図１０】
0003910936.tif 000018
【図１１】
0003910936.tif 000019
【図１２】
0003910936.tif 000020
【図１３】
0003910936.tif 000021
【図１４】
0003910936.tif 000022
【図１５】
0003910936.tif 000023
【図１６】
0003910936.tif 000024
【図１７】
0003910936.tif 000025
【図１８】
0003910936.tif 000026
【図１９】
0003910936.tif 000027
【図２０】
0003910936.tif 000028
【図２１】
0003910936.tif 000029
【図２２】
0003910936.tif 000030
【図２３】
0003910936.tif 000031
【図２４】
0003910936.tif 000032
【図２５】
0003910936.tif 000033
【図２６】
0003910936.tif 000034
【図２７】
0003910936.tif 000035
【図２８】
0003910936.tif 000036
【図２９】
0003910936.tif 000037
【図３０】
0003910936.tif 000038
【図３１】
0003910936.tif 000039