(57)【特許請求の範囲】
【請求項１】
第１の端子、第２の端子、ゲート端子及びフローティングゲート領域を有する１つのトランジスタより成る不揮発性メモリセルであって該フローティングゲート領域が該セルにおける実際のしきい値を決定する電荷を蓄積するようになっている不揮発性メモリセルのマルチレベル・プログラミングをチェックする方法において、
前記第１の端子を定電圧でバイアスする段階と、
前記ゲート端子をチェック電圧でバイアスする段階と、
所定の電流を前記セルに供給して、前記ゲート端子と前記第２の端子の間の、前記実際のしきい値に関係する電圧降下を決定する段階と、
前記第２の端子の電圧を演算増幅器の入力端に供給する段階とを具備することを特徴とする不揮発性メモリセルのマルチレベル・プログラミングをチェックする方法。
【請求項２】
前記ゲート端子をバイアスする段階は、該ゲート端子を所望のしきい値でバイアスする段階を含み、前記電圧を供給する段階は、前記電圧降下が前記所望のしきい値よりも大きいか又は小さいかを決定する段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記決定する段階は、前記第２の端子の電圧を第１の所定の基準電圧と比較する段階を含むことを特徴とする請求項２に記載の方法。
【請求項４】
前記ゲート端子をバイアスする段階は、前記演算増幅器の出力端を前記ゲート端子に接続する段階を含み、前記電圧を供給する段階は、前記第２の端子を前記演算増幅器の反転入力端に接続すると共に該演算増幅器の非反転入力端を第２の基準電圧に接続する段階を含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第１の端子はドレイン端子、前記第２の端子はソース端子であることを特徴とする請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記第１の端子はソース端子、前記第２の端子はドレイン端子であることを特徴とする請求項１から４のいずれか一項に記載の方法。
【請求項７】
第１の端子（２）、第２の端子（５）、ゲート端子（４）及びフローティングゲート領域（８）を有する１つのトランジスタより成る不揮発性メモリセルであって該フローティングゲート領域が該セルにおける実際のしきい値を決定する電荷を蓄積するようになっている不揮発性メモリセル（１）のマルチレベル・プログラミングをチェックするための回路において、
前記第１の端子（２）に接続されている第１の定電圧ノード（３）と、
前記ゲート端子（４）に接続されているチェック電圧ノード（１４）と、
前記第２の端子（５）に接続され、該第２の端子と前記ゲート端子の間の、前記実際のしきい値に関係する電圧降下（Ｖｇｓ）を決定する定電流源（７）と、
前記第２の端子（５）に接続されている第１の入力端及び第２の定電圧ノード（９）に接続されている第２の入力端を有する演算増幅器（６）とを具備することを特徴とする不揮発性メモリセルのマルチレベル・プログラミングをチェックするための回路。
【請求項８】
前記チェック電圧ノード（１４）は、所望のしきい値に等しい電圧でバイアスされており、前記演算増幅器（６）は、前記実際のしきい値が前記所望のしきい値を越えていることを指示する信号を供給することを特徴とする請求項７に記載の回路。
【請求項９】
前記チェック電圧ノード（１４）は、前記実際のしきい値に関係する信号を供給する前記演算増幅器（６）の出力端子（１１）に接続されていることを特徴とする請求項７に記載の回路。
【請求項１０】
前記セル（１）はフラッシュ型ＥＥＰＲＯＭセルであることを特徴とする請求項７から９のいずれか一項に記載の回路。
【請求項１１】
前記演算増幅器（６）の第２の入力端は接地されていることを特徴とする請求項７から１０のいずれか一項に記載の回路。
【請求項１２】
前記定電流源（７）は、前記セル（１）の前記第２の端子（５）に接続されている第１の端子と、前記第２の定電圧ノード（９）に対して負の電位にある第３の定電圧ノード（１３）に接続されている第２の端子とを有することを特徴とする請求項７から１１のいずれか一項に記載の回路。
【請求項１３】
前記第１の端子はドレイン端子、前記第２の端子はソース端子であることを特徴とする請求項７から１２のいずれか一項に記載の回路。
【請求項１４】
前記第１の端子はソース端子、前記第２の端子はドレイン端子であることを特徴とする請求項７から１２のいずれか一項に記載の回路。
【請求項１５】
請求項７から１４のいずれか一項に記載のプログラミング・チェック回路（１０，２０）を具備する不揮発性メモリセルのプログラミング用デバイスであって、
前記第１の端子（２）を前記第１の定電圧ノード（３）と第１のプログラム電圧ノード（２７）のいずれかに選択的に接続するための第１のスイッチング手段（２３）と、
前記ゲート端子（４）を前記チェック電圧ノード（１４）と第２のプログラム電圧ノード（２６）のいずれかに選択的に接続するための第２のスイッチング手段（２２）と、
前記第２の端子（５）を前記演算増幅器（６）の前記第１の入力端と基準の電圧ラインのいずれかに選択的に接続するための第３のスイッチング手段（２４）と、
前記第１、第２及び第３のスイッチング手段に対して制御信号を発生する制御論理回路（２８）とを具備することを特徴とする不揮発性メモリセルのプログラミング用デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲート型の不揮発性メモリセル、特に、フラッシュ型メモリセルのマルチレベル・プログラミングをチェックするための方法及び回路に関する。
【０００２】
【従来の技術】
知られているように、複雑な処理機能を実行するために、アナログメモリが現在研究されている。これらのアナログメモリのセルは、幾つかのマルチビットのアナログ値又はディジタル値を記憶することができる。このために、フラッシュ型メモリセルが有効に利用されている。かかるフラッシュ型メモリセルでは、記憶されるべき値は当該セルのしきい電圧に関係している。
【０００３】
入力値を記憶するために、そのようなメモリは、各セルのフローティングゲートに蓄積された電荷の量を変更するためのプログラミング回路と、所望のしきい値に達したかどうかを決定するためのチェック回路を使用する。このために、経験則又は反復的なプロセスを用いた解決手法に従って各セルのゲート電圧及びドレイン電圧並びにプログラミング時間を変数として用いる種々のプログラミングの手法が知られている。一つの例では、所定の値及び持続期間を持つ単一のプログラミングパルスが供給され、次いで、そのプログラムされたしきい値が所望の値に一致するかどうかを決定するためにチェックが行われる。また別の例では、幾つかのプログラミングパルスが供給され、各パルスが供給される毎に、所望のしきい値に達したかどうかを決定するためにチェックが行われる。
【０００４】
【発明が解決しようとする課題】
現在使用されている読み出し及びプログラミング・チェック回路は、注入された電荷の測定或いは基準電圧との比較に基づく種々の解決手法を用いている。しかしながら、いずれの解決手法も、特別な構造のメモリセル又は複雑な回路設計を必要としたり、或いはチェック動作の期間を必要としたりするために、必ずしも満足のいくものではなかった。これは、セルの数が多い場合には特に不利なものとなる。その一方で、アナログ値又は幾つかの異なるレベルを記憶することができる回路は知られていない。
【０００５】
本発明の目的は、容易に集積可能な構造を用いて不揮発性メモリセルのマルチレベル・プログラミングを可能とし、ひいてはセルの数が多い場合でもプログラミング時間を短縮することができる方法及び回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の一つの形態によれば、第１の端子、第２の端子、ゲート端子及びフローティングゲート領域を有する１つのトランジスタより成る不揮発性メモリセルであって該フローティングゲート領域が該セルにおける実際のしきい値を決定する電荷を蓄積するようになっている不揮発性メモリセルのマルチレベル・プログラミングをチェックする方法において、前記第１の端子を定電圧でバイアスする段階と、前記ゲート端子をチェック電圧でバイアスする段階と、所定の電流を前記セルに供給して、前記ゲート端子と前記第２の端子の間の、前記実際のしきい値に関係する電圧降下を決定する段階と、前記第２の端子の電圧を演算増幅器の入力端に供給する段階とを具備することを特徴とする不揮発性メモリセルのマルチレベル・プログラミングをチェックする方法が提供される。
【０００７】
また、本発明の他の形態によれば、第１の端子、第２の端子、ゲート端子及びフローティングゲート領域を有する１つのトランジスタより成る不揮発性メモリセルであって該フローティングゲート領域が該セルにおける実際のしきい値を決定する電荷を蓄積するようになっている不揮発性メモリセルのマルチレベル・プログラミングをチェックするための回路において、前記第１の端子に接続されている第１の定電圧ノードと、前記ゲート端子に接続されているチェック電圧ノードと、前記第２の端子に接続され、該第２の端子と前記ゲート端子の間の、前記実際のしきい値に関係する電圧降下を決定する定電流源と、前記第２の端子に接続されている第１の入力端及び第２の定電圧ノードに接続されている第２の入力端を有する演算増幅器とを具備することを特徴とする不揮発性メモリセルのマルチレベル・プログラミングをチェックするための回路が提供される。
【０００８】
本発明によれば、正確に設定された電流が不揮発性メモリセルに流れるようにゲート・ソース間又はゲート・ドレイン間の電圧降下が自動的に調整される。この電圧降下は、実際の記憶されたしきい値に関係しており、それ故、所望の値と直接的又は間接的に比較されて、セルのプログラミング状態を決定する。
【０００９】
【発明の実施の形態】
本発明の限定的でない幾つかの好適な実施形態について、添付図面を参照しながら以下に記述される具体例を用いて説明する。
図１は本発明に係る回路の開ループ構成の実施形態を示す。図１の回路−全体として参照番号１０によって指示される回路−において、不揮発性メモリセル１−この場合、フラッシュ型セル−は、電圧Ｖ1 の基準電圧ライン３に接続されているドレイン端子２と、セル１の所望のプログラミング電圧に等しい電圧ＶG が現れるノード１４に接続されているゲート端子４と、演算増幅器６の反転入力端に接続され且つ電流源７の第１の端子に接続されているソース端子５を有している。また、８はセルのフローティングゲート領域を模式的に示したもので、この領域には、セルの実際のしきい電圧を決定する電荷が蓄積される。また、演算増幅器６は、電圧Ｖr の基準電圧ライン９に接続されている非反転入力端と、出力電圧ＶOLを供給する出力端１１を有している。また、電流ＩS を生成する電流源７は、電圧Ｖr よりも低い電圧Ｖ2 の基準電圧ライン１３に接続されている第２の端子を有している。例えば、電圧Ｖr が０（グランドレベル）としたならば、電圧Ｖ2 は負の電圧、典型的には−２５０ｍＶに設定される。
【００１０】
図１の回路は以下のように動作する。
簡単化のため、今仮に基準電圧ライン９がグランドレベルにあるものとする。セル１のしきい値ＶTHは、電流源７によって設定された電流ＩS がセル１に流れるのを可能にするような（グランドに対して測定された）ゲート電圧として規定される。
【００１１】
今考慮しているタイプのセルに流れる電流ＩD は、ほぼ以下の式によって表される。
ＩD ＝Ｋ（Ｖgs−Ｖth)2  ……………………………………………（１）
ここに、Ｋは微細化プロセスに依存する定数、Ｖgsはゲート・ソース間の電圧降下、Ｖthはしきい電圧を表している。このしきい電圧Ｖthにおいて、セルは、図４において実線の曲線で示されるように、（理論的にはゼロ電流で）導通を開始する。セルに流れる電流ＩD は電流源７によって設定された電流ＩS と等しくなければならないので（ＩD ＝ＩS ）、図１の回路においてセルのオーバードライブＶgs−Ｖthが設定され、しきい電圧Ｖth（これはプログラミングによって徐々に変更される）の変動に合わせて実質上一定となる。
【００１２】
さらに、ゲート電圧ＶG が固定され（ＶG ＝ＶTH）、Ｖ3 がグランドレベルに対してセルのソース端子５の電圧に等しいとしたならば、式（１）は以下のように表される。
ＩS ＝Ｋ（ＶG −Ｖ3 −Ｖth)2  ……………………………………（１')
従って、図４において点線の曲線で示されるように、セル１に記憶されたしきい値Ｖth' が、所望のしきい値ＶTHに対応し且つセル１のゲート端子に供給される（ゼロ電流での）Ｖthの値よりも小さい場合には、電圧降下Ｖgsは、設定された一定の電流（その結果、実質上一定のオーバードライブ）を保証するために低減されなければならない。ゲート電圧ＶG は印加されているので、電圧Ｖ3 はグランドレベルに対して正の値に増大されなければならない。この場合、コンパレータとして機能する演算増幅器６の出力電圧ＶOLは０となる。
【００１３】
逆に、セル１に記憶されたしきい値Ｖth' が所望のしきい値ＶTHに対応するゼロ電流での値よりも大きい場合には、電圧Ｖ3 はグランドレベルに対して負の値となり、コンパレータの出力電圧ＶOLは正の値となる。
言い換えると、図１の回路により行われるソース電圧Ｖ3 と基準電圧Ｖr （グランドレベル）の比較は、ゲート・ソース間の電圧降下Ｖgsと所望のしきい電圧ＶTHを比較することと等価である。
【００１４】
この比較は、プログラミングが行われている期間中、セル１が所望のしきい値に何時達したかを決定するために行われる。すなわち、セル１がプログラムされていない或いは僅かにプログラムされているにすぎない状態（記憶されたしきい電圧が所望のしきい値に対応する電圧よりも小さい状態）から始まるプログラミングが進むにつれて、演算増幅器６の動作が切り換わる瞬間であって且つソース電圧Ｖ3 のゼロ交差ポイントに対応する（つまり所望のしきい値に達する）瞬間を決定することができる。より特定的には、（図３を参照しながら後で詳述するように）幾つかのプログラミングパルスを用いてセル１をプログラムし、各パルスを供給する毎に所望のしきい値に達したかどうかをチェックすることにより、増幅器のスイッチングを検出した時にプログラミングを中断することができ、これによってセルの正確なプログラミングを保証することが可能となる。
【００１５】
セルの読み出しは、チェックモードの場合（ドレイン電圧をＶ1 とし、ソース電圧をＶr とし、電流をＩS とする）と同じようにバイアスをかけることにより行われる。
回路１０の精度は、コンパレータの解像力（つまりコンパレータのゲイン）と各プログラミングパルスの印加後に現れるしきい値の変化に依存し、さらに各セルが接続されているラインの信号の過渡的な変化に依存する。また、回路１０の読み出し時間は、メモリのサイズと増幅器の動作スピードに依存する。
【００１６】
図２は閉ループ構成の回路２０を示しており、この構成においても同様に、セル１は、電圧Ｖ1 でバイアスされているドレイン端子２と、電流源７の第１の端子に接続され且つ演算増幅器６の反転入力端に接続されているソース端子５を有している。しかしながら、この場合、セル１のゲート電圧は、外部から設定される代わりに、演算増幅器６の出力端１１の電圧によって供給される。他の構成については、図２の回路は図１の回路と同じである。すなわち、演算増幅器６の非反転入力端は、電圧Ｖr でバイアスされ、典型的にはグランドレベルでバイアスされており、電流源７の第２の端子は、電圧Ｖr に対して負の電圧、例えば−２５０ｍＶでバイアスされている。
【００１７】
図２の構成において、Ｖr が０Ｖの時、グランドレベルに対してセル１のゲート電圧値に等しい演算増幅器６の出力電圧は、しきい電圧Ｖthに、設定された電流ＩS を保証するのに必要とされるオーバードライブ電圧Ｖ0Vを加えた値（つまり、設定された電流で到達したしきい値）に等しくなると共に、電圧降下Ｖgsに等しくなる。すなわち、図１と同様に、電流源７は、セルに流れる電流ＩS を設定することにより、セルのオーバードライブ電圧Ｖ0Vを固定する。しきい電圧は到達したプログラミングレベルによって決定されるので、Ｖgsの値もそれに応じて決まる。平衡状態において、ソース電圧Ｖ3 は（演算増幅器６の閉ループ接続により）０であり、また、演算増幅器６の出力端で供給されるゲート電圧ＶCLはＶgsに等しくなる。ここに、
Ｖ0V＝Ｖgs−Ｖth
であるので、以下のように表される。
【００１８】
ＶCL＝Ｖ0V＋Ｖth
従って、回路２０の出力電圧の読みは、到達したプログラミングレベルを直接指示する。これは、コンパレータにより所望の値と比較されて、プログラミングの動作を継続するかどうかを決定する。
図２における回路２０の精度は回路のループゲインに依存し、読み出し時間は回路の動作スピードとアレイのサイズに依存する。従って、メモリアレイにおいてプログラムされるべきセルの数に応じて増幅器のサイズを適宜設定することにより、極めて高速の読み出し及びプログラミング時間を達成することができる。概して言えば、回路２０は、回路１０に比べて高精度であり、スピードの低下を犠牲にするが、設定された値のゼロ交差ポイントを単に指示する代わりに、到達したプログラミングレベルを直接指示することにより、多くの情報を提供することができる。
【００１９】
図３には、図２の閉ループ構成の回路を組み込んだプログラミング用デバイスの一例が示される。図３において、２２、２３及び２４はそれぞれ２位置スイッチを示す。より特定的には、スイッチ２２は、セル１のゲート端子４を、第１の位置では回路２０の出力端１１に接続し、第２の位置では第１のプログラミング電圧ＶGPのプログラミングライン２６に接続する。スイッチ２３は、ドレイン端子２を、第１の位置では電圧Ｖ1 のライン３に接続し、第２の位置では第２のプログラミング電圧ＶDPのプログラミングライン２７に接続する。また、スイッチ２４は、ソース端子５を、第１の位置では演算増幅器６の反転入力端に接続し、第２の位置ではグランドに接続する。（図３では模式的に示されている）各スイッチ２２〜２４の制御端子は、制御論理回路２８によって制御される。
【００２０】
図３の構成において、演算増幅器６の出力端とノード１１の間にスイッチ２９が設けられており、また、コンパレータ３０は、ノード１１に接続されている第１の入力端と、セル１の所望のしきい電圧ＶTHを入力する第２の入力端と、制御論理回路２８に対して電圧ＶO を供給する出力端を有している。
従って、制御論理回路２８は、プログラミングの動作を制御し、より特定的には、各スイッチ２２〜２４の位置を制御することによりプログラミングパルスの持続期間を決定し、プログラミングの中断を何時行うべきかを決定する。より具体的には、セル１をプログラムするために、制御論理回路２８は、セル１のゲート端子、ドレイン端子及びソース端子をそれぞれライン２６、ライン２７及びグランドに所定の時間接続し、次いで各スイッチ２２〜２４の位置を切り換え、スイッチ２９を閉じて、コンパレータ３０に対してセル１のしきい電圧を検出させる。もしそのしきい電圧が所望のしきい電圧ＶTHよりも大きい場合には、コンパレータ３０の動作が切り換わり、制御論理回路２８は当該プログラミング動作を中断する。また、別のプログラミングの動作を実行するために、制御論理回路２８は各スイッチ２２〜２４及び２９の位置を切り換える。
【００２１】
図１の回路は、図３の回路に類似したプログラミング回路によって制御することができる。この場合、所望のしきい電圧ＶTHを第１の位置にあるスイッチ２２に供給し、スイッチ２９をオープン状態とし、演算増幅器６の出力端を制御論理回路２８に直接接続して、プログラミングが継続されるべきかどうかを決定するように制御がなされる。
【００２２】
セル１に類似したセルを幾つか備えたメモリアレイの場合には、アレイ全体に対して１つのプログラミング・チェック回路１０又は２０を設け、しきい値の設定は全てのセルに対して順次決定するようにしてもよい。
また、上述したプログラミング・チェックは、標準的なＮＯＲ接続構成のフラッシュ型セルに対して用いてもよい。しかしこの場合、読みだし速度が本質的に遅くなる。つまり、同じメモリブロックの一部を形成する全てのセルのソース端子は互いに接続されているので、チェックしようとするセルのソース容量が大きくなり、演算増幅器６の仮想グランドに接続されている当該チェックしようとするセルのソース・ノードに起因して読みだし速度がかなり低下する。
【００２３】
その場合、図５の回路例に示すように、チェック回路とチェックしようとするセルのドレイン及びソース端子の接続を逆にするのが好ましい。なお、図５の例では、（図３の回路に類似した）プログラミング回路は簡単化のために図示していない。図５は、ロウ及びコラム方向に配列された幾つかのセル１を含むメモリアレイの一部（メモリブロック）を示している。同じロウに含まれるセルは、同じワード線４０に接続されると共に同じソース線４１に接続されており、同じコラムに含まれるセルは、同じビット線４２に接続されており、また、全てのソース線４１は、ソース・ノード４３において互いに接続されている。ソース・ノード４３は少なくとも２位置スイッチ４５に接続されており、該スイッチは、ソース・ノード４３を基準電圧ライン３−ここでは電圧Ｖr にある−又はグランドに選択的に接続する。スイッチ４５は、図３における制御論理回路２８に類似した制御論理回路４８によって制御される。この制御論理回路４８は、図３を参照しながら詳細に記述したようなプログラミング動作及びスイッチング・シーケンスを制御する。
【００２４】
ビット線４２は周知のコラムアドレス指定ユニット４６に接続されており、該コラムアドレス指定ユニット４６は、（制御論理回路４８によって供給されるアドレス及び制御信号に基づいて）いずれか１本のビット線４２を演算増幅器６の反転入力端に接続すると共に、電流源７に接続されている。図１及び図２の場合と同様に、電流源７は電圧Ｖ2 の基準電圧ライン１３に接続されており、また、演算増幅器６の非反転入力端は電圧Ｖr にある。
【００２５】
演算増幅器６の出力端は周知のロウアドレス指定ユニット４７に接続されており、該ロウアドレス指定ユニット４７は、（制御論理回路４８によって供給されるアドレス及び制御信号に基づいて）演算増幅器６の出力を所定のワード線４０に接続する。
このように、制御論理回路４８はその都度、アドレス指定されたワード線４０及びビット線４２の交差部に配設されたセル１を演算増幅器６の出力端及び反転入力端に接続することで、当該セル１に対して図２の回路を得るようにする。これによって、上述したようにセルからの読みだし及びセルへのプログラミングが行われる。
【００２６】
従って、これによって、上述した遅い読みだし速度の問題点を解決することができる。これは、読みだし期間中、ソース・ノード４３をゼロ・インピーダンスの電圧源（電圧ライン３）に接続することにより達成される。この結果、電圧源の大きな容量性負荷によって生成される過渡的な変化は、もはや、他の理由から既に存在しているものよりも大きくならない。
【００２７】
図５に示す解決手法において、（今や演算増幅器６の仮想グランドに接続されている）ドレイン端子の容量は、付加された重みを持っているが、アレイにおける各コラムが他のビット線及びメタル線から分離したそれ自身のビット線及びメタル線を有しているが故に、ソース容量よりもはるかに小さい。
上述した実施形態に係るチェック回路は、（１００万以上のセルを有する）大容量のメモリアレイに対して自動的なマルチレベル・プログラミング（例えば、１セル当たり１２８の異なるレベルのプログラミング）を可能にする。また、回路は、セルの正確且つ極めて高速のプログラミングを可能にする（例えば、閉ループ構成の場合、１セル当たり５ビットを格納する１Ｍビットのアレイに対して１ｍｓ／セル）。図示されている回路は、複合型チップの中に部分的に或いは全体が集積化されるようにしてもよく、この場合には、（開ループ構成の）選択回路を用いて高速且つ自動的なディジタル・プログラミングを可能にする。
【００２８】
従って、上述したチェック回路は、マルチレベル・アナログ／ディジタル連想メモリに使用する際に特に有用であり、例えば文字認識の際に有利に使用され得る。また、この回路は、Ａ／Ｄコンバータ及びＤ／Ａコンバータにおける重み付けを行う際に用いてもよく、演算増幅器のオフセットを訂正するための回路に用いてもよい。
【００２９】
以上に説明した方法及び回路については、本発明の範囲から逸脱することなく種々の変更がなされてもよいことはもちろんである。特に、回路については、セルのドレイン端子のバイアス値が適当に選定されてもよいのと同様に、演算増幅器６の非反転端子についても一定電圧であればいかなる電圧でバイアスしてもよい。この場合、プログラミングの手順は上述したものと異なるかも知れないが、これは本発明の一部を構成するものではない。
【図面の簡単な説明】
【図１】本発明に係る回路の第１実施形態の構成を概略的に示した回路図である。
【図２】本発明に係る回路の第２実施形態の構成を概略的に示した回路図である。
【図３】図２の回路を組み込んだセル・プログラミング用デバイスの構成を示す回路図である。
【図４】フラッシュ型セルの２つの特性を示す図である。
【図５】本発明に係る回路の第３実施形態の構成を概略的に示した回路図である。
【符号の説明】
１…不揮発性メモリセル
２…ドレイン端子（又はソース端子）
３，９，１３…基準電圧ライン（定電圧ノード）
４…ゲート端子
５…ソース端子（又はドレイン端子）
６…演算増幅器
７…定電流源
８…フローティングゲート領域
１０，２０…プログラミング・チェック回路
１１…出力端子
１４…チェック電圧ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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