(57)【特許請求の範囲】
【請求項１】
ｎ形カソード領域とｐ形低抵抗領域が交互に同一平面状に並列配置されたり、或いはｎ形カソード領域のみを配置された一方の面にはカソード電極が形成され、他方の面にはｎ形層を介してｐ形ゲート領域をｎ形ベース層の中に埋め込むように形成された構造を有する静電誘導サイリスタにおいて、ｎ形カソード領域とｐ形低抵抗領域の並列配置層、或いはｎ形カソード領域のみの配置層とｎ形ベース層の間に、不純物濃度がｎ形ベース層からｎ形カソード領域に向って連続的に高くなるｎ形層を介在させたことを特徴とする埋込ゲート型静電誘導サイリスタ。
【請求項２】
前記ｎ形層がエピタキシャル成長により形成される請求項１記載の埋込ゲート型静電誘導サイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は点弧感度、オン電圧及びゲートカソード間降状電圧等を損うことなく、ターンオフ速度を高速化するのに有効なカソード接合構造を有する埋込ゲート型静電誘導サイリスタ（以降ＳＩサイリスタという）に関するものである。
【０００２】
【従来の技術】
ＳＩサイリスタのターンオフスイッチング速度を高速化する方法としては、アノード短絡構造、カソード短絡構造及びこれらを併用した２重短絡構造のＳＩサイリスタが知られている。このような従来の一例として特開平４−２５７２６６号公報に開示される２重短絡構造のＳＩサイリスタであり、図５はその断面図である。
【０００３】
図５において、このＳＩサイリスタはｐ形ゲート領域１を埋め込み構造として形成し、ＳＩサイリスタのカソード面においては、ｐ形低抵抗領域２をｐ形ゲート領域１の上面に形成し、他の領域をｎ形カソード領域３とした構成となっており、ｐ形低抵抗領域２とｎ形カソード領域３には共通のカソード電極４が接続されて、カソード短絡構造となっている。
【０００４】
またアノード面においては、ｐ形アノード領域５とｎ形低抵抗領域６とが互いに隣接して一定の占有面積比の割合に形成され、かつアノード電極７により短絡された構成となっている。上記構成のＳＩサイリスタにおいては、ｎ形ベース層８と９に注入されたホール及び電子がそれぞれカソード側のｐ形低抵抗領域２及びアノード側のｎ形低抵抗領域６により外部に排出されるため高速のターンオフが実現できる。
【０００５】
図５の２重短絡構造を有するＳＩサイリスタは、ターンオン初期及びオン状態でｎ形ベース層８に注入されたホールはｐ形低抵抗領域２へ流出しやすいことにより、ｎ形カソード領域３の幅が小さくなるに従ってｎ形カソード領域３の前面に蓄積されるホールが少なくなり、ひいてはｎ形カソード領域３からの電子注入効率が減少する。
【０００６】
一方ｎ形ベース層９に注入された電子は、ｎ形低抵抗領域６へ流出しやすいことから、ｐ形アノード領域５の幅が小さくなるに従ってｐ形アノード領域５の前面に蓄積される電子が少なくなり、ひいてはｐ形アノード領域５からのホール注入が減少する。
【０００７】
以上の短絡効果により、本ＳＩサイリスタは、ターンオフが高速化されるに伴って、点弧感度が悪くなること、ターンオンが低速になること及び、中・小電流域でのオン電圧が高くなる、等の問題点がある。
更に、カソード短絡構造のみを有するＳＩサイリスタについても同様な問題がある。
また、図６は図５のＡ−Ａ面断面における不純物濃度の分布図であり、ｎ形ベース層９の不純物濃度は表面に向って階段状に増加することになり、素子のターンオフ時にゲート〜カソード間のｐｎ接合が逆回復する際に十分ソフトリカバリー化がなされず、Ｌ・（ｄｉ／ｄｔ）も十分に低減できないため、ＳＩサイリスタの真のゲート（＊部）の電位が下がり、ターンオフ失敗に至る危険性が懸念される。
【０００８】
【発明が解決しようとする課題】
本発明は上述した点に鑑みて創案されたもので、その目的とするところは、点弧感度、ターンオン速度、およびオン電圧等を失うことなく、ターンオフを高速化するのに有効なカソード接合構造を有するＳＩサイリスタを提供することにある。
【０００９】
【課題を解決するための手段】
つまり、その目的を達成するための手段は、
埋め込みゲート構造を有するＳＩサイリスタにおいて、ｎ形カソード領域とｐ形低抵抗領域とが並列配置されたり、又はｎ形カソード領域のみ配置された層の一方の面にはカソード電極を形成し、そして他方の面にはｎ形層を介在させてｎ形ベース層を、次にｐ形ゲート領域がｎ形ベース層に埋め込まれるように形成された構造となし、前記ｎ形層の不純物濃度はｎ形ベース層のそれよりも大であって、かつオン状態での注入キャリア濃度以下となされ、更に不純物濃度がｎ形ベース層からｎ形カソード領域に向って連続的に高くなることを特徴とする。
【００１０】
或いはまた、前記ｎ形層の不純物はエピタキシャル成長時に導入して、その濃度は毎立方センチメートル当り５×10の17乗以下の範囲で、素子表面に向って連続的に高くなるよう構成する。
従って、本発明の構成は以下に示す通りである。
【００１１】
即ち、ｎ形カソード領域とｐ形低抵抗領域が交互に同一平面状に並列配置され、或いはｎ形カソード領域のみの配置とした一方の面にはカソード電極が形成され、他方の面にはｎ形ベース層を介してｐ形ゲート領域をｎ形ベース層の中に埋め込むように形成された構造を有する静電誘導サイリスタにおいて、ｎ形カソード領域とｐ形低抵抗領域の並列配置層、又はｎ形カソード領域のみの配置層とｎ形ベース層の間に、不純物濃度がｎ形ベース層よりも高く、ｎ形カソード領域よりも低い範囲内でｎ形ベース層からｎ形カソード領域に向かって連続的に高くなるｎ形層を介在させたことを特徴とする静電誘導サイリスタとしての構成を有するものである。
或いはまた、前記ｎ形層がエピタキシャル層で形成されることを特徴とする静電誘導サイリスタとしての構成を有するものである。
このエピタキシャル層は、シリコン基板に対してシリコンのエピタキシャル層を形成する場合、例えばシランなどのシリコン原料ガスの流量に対するホスフィンなどのｎ形不純物原料ガスの流量の比率を、成長時間中、連続的に増加させる方法で形成すればれよく、工程数の増加が全くなく本構造を製造することができるものである。
【００１２】
或いはまた、ｐ形アノード領域とｎ形低抵抗領域が並列配置された層の一方の面にはアノード電極が、他方の面にはｐ形層及びｎ形ベース層が順次形成されたことを特徴とする静電誘導サイリスタとしての構成を有するものである。
【００１３】
ターンオン初期段階及び主電流が小さい段階には、ｎ形ベース層に注入されたキャリア濃度がｎ形層のキャリア濃度よりも小さく、ホールがｐ低抵抗領域へ流出するのがｎ形層により抑制されるため、点弧特性が良好でターンオン速度が高速でかつオン電圧が低いＳＩサイリスタの動作が実現される。
【００１４】
次に、カソード短絡構造を有する場合には、オン電流が大きくなって、注入キャリア濃度がｎ形層の不純物濃度以上に達すると、ホールはｎ形層を通ってｐ形低抵抗領域へ流出することにより、実質的なカソード短絡動作となり、ｎ形カソード領域の前面に蓄積されるホールの増大が抑制され、ｎ形カソード領域からの電子注入が抑制れさることにより、ターンオフ速度が速くなると共に、ＳＩサイリスタ内の空間的にターンオフが遅くチャンネルもしくはセグメント部分に主電流が集中するのを抑制する動作が期待される。
【００１５】
さらにゲート電極が負でカソード電極が正の逆バイアス電圧が印加される場合に、逆バイアス電圧が増大するに従ってｎ形ベース層に拡がる空乏層は不純物濃度が比較的に高いｎ形層に達するとその拡がりが抑制される。その結果として、ｐ形低抵抗領域に空乏層が到達するパンチスルー現象を防止する作用があり、ｎ形層がない場合に比較してゲート・カソード間の降状電圧を大きくし易くなる。
ｎ形層はｎ形ベース層からｎ形カソード領域に向かって連続的に増加する為、素子のターンオフ時のゲートカソード間のｐｎ接合が逆回復する時に、ソフトリカバリー化され、その接続ループに含まれる配線インダクタンスによるゲート負電圧の減少による真のゲート（＊部）にかかるバイアスの低下を小さく抑えられるので、ターンオフ失敗がなくなる。また真のゲート部が高抵抗化される為、ノーマリ・オフ化され、使い易さが増す。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を、図面に基づいて詳述する。
図１は本発明の第１の実施例を示す模式的断面構造図、図２は図１のＡ−Ａ面の不純物濃度分布図、図３は本発明の第２の実施例を示す模式的断面構造図、図４は本発明の第３の実施例を示す模式的断面構造図であり、図中、図５と同符号のものは同じ構成、機能を有する部分である。
本発明においては、ｎ形カソード領域とｐ形低抵抗領域が交互に同一平面状に並列配置されたり、或いはｎ形カソード領域のみを配置した一方の面にはカソード電極が形成され、他方の面にはｎ形ベース層を介してｐ形ゲート領域をｎ形ベース層の中に埋め込むように形成された構造を有する静電誘導サイリスタにおいて、ｎ形カソード領域とｐ形低抵抗領域の並列配置層或いはｎ形カソード領域のみの配置層とｎ形ベース層の間に、不純物濃度がｎ形ベース層からｎ形カソード領域に向って連続的に高くなるｎ形層を介在させて構成したものである。
また、前記ｎ形層がエピタキシャル成長により形成される。更に、ｐ形アノード領域とｎ形低抵抗領域が並列配置された層の一方の面にはアノード電極が、他方の面にはｐ形層及びｎ形ベース層が順次形成される。
【００１７】
このように構成されたＳＩサイリスタについて、以下に実施例１から３を挙げて説明する。
図１において、11はｎ形カソード領域、12はｎ形層、13はベース層、14はｐ形ゲート領域、15はｐ形層であり、第１の実施例ではターンオン初期及び主電流が小さい時には、ベース層13へ注入されたキャリアは、ｎ形層12及びｐ形層15の前面に蓄積されることからターンオンしやすくてオン電圧が低い。
図１におけるエピタキシャル層からなるベース層13の上に不純物濃度が毎立方センチメートル当り５×10の17乗以下の範囲で、図２の点ｃ−ｅに示すごとく、素子表面に向って連続的に高くなるとなされたｎ形エピタキシャル層を形成した面へｎ形カソード領域11及びｎ形カソード領域11が選択拡散或いはイオン注入法で形成される。従って本例ではｎ形層12がエピタキシャル層で形成されることが特徴であって、ｎ形カソード領域11の形成のための不純物拡散深さを小さくすることが可能なために、熱処理工程が短縮されること、及びＳＩサイリスタのｐｎ接合構造の微細化が図れる等の利点がある。
【００１８】
このエピタキシャル層は、シリコン基板に対してシリコンのエピタキシャル層を形成する場合、例えばシランなどのシリコン原料ガスの流量に対するホスフィンなどのｎ形不純物原料ガスの流量の比率を、成長時間中連続的に増加させる方法で形成すれば良く、工程数の増加が全くなく本構造を製造することができる。
このことによって、ターン・オフ時のゲート・カソード間電流がソフトリカバリーとなり、ゲート回路を変更しなくとも、Ｌ・（ｄｉ／ｄｔ）を減少させ、真のゲート（＊部）にかかるバイアスの低下を小さく抑えることができる。また、真のゲート部がｉ層化されるため、点弧感度が向上すると共に、ノーマリ・オフ化されるので、使いやすくなる。
【００１９】
次に、実施例２および３を図３および図４に基づいて説明する。なお、図３及び４のＡ−Ａ面における不純物濃度に関しては、図１で説明したのでここでは割愛する。
図２においては、不純物濃度に関しては、前述したと同様に、ベース層13からｎ形カソード領域11に向って不純物濃度が高くなっており、パンチスルーに至りにくく、ゲート・カソード間の降伏電圧の低下はない。
なお、図１，３及び４のアノード構造は何でもよく、ノーマルタイプ，アノードショートタイプ，ｎバッファ付、タイプ，ｎバッファとアノードショートタイプも適用される。
図４においては、ｎ＋の間に、ｐ領域を形成（拡散やイオン注入法）し、実施例２より強いカソードショート構造としたものである。
【００２０】
かくして、オン電流が大きくなって、注入キャリア濃度がｎ形層12及びｐ形層15の濃度以上に達すると、それぞれ実質的なカソード短絡及びアノード短絡となることにより高速のターンオフが得られる。
なお本発明のカソード接合構造は、図１のＳＩサイリスタのアノード接合構造のｐ形層15を省略し場合、及びｐ形層15を省略した場合にも適用可能てあり、さらにｐ形層15とベース層13の間にｎ形バッファ層を設ける場合等をはじめとして、アノード側の構造に制約されることなく適用できる。
また、本発明はｐ形層15をｎ形に変更してなる埋め込みゲート型静電誘導トランジスタに適用した場合にも、同様に高速化・高耐圧化の面で特性改善を図る事が出来る。
さらに上記実施例におけるｐ形とｎ形とを入れ換えた構成の場合にも本発明のカソード接合構造は適用できる。
【００２１】
【発明の効果】
以上説明したように本発明によれば、従来のカソード短絡構造とは異なり、ターンオン初期及び主電流が小さい時に、ｎ形カソード領域の前面へのホールの蓄積が多いために点弧感度が良好で、ターンオン速度を高速化でき、またオン電圧を低くできる。さらにカソード短絡構造を適用した場合にはオン電流が大きくなると、実質的なカソード短絡となるために、ターンオフが高速化される効果がある。また、ｎ形カソード領域前面にｎ形層のエピタキシャル層を形成することにより、ｐ形ゲート領域を埋め込んだ後に熱処理を低減し得ること、ひいては接合構造を微細化して素子特性の改善を図るのに有効である。
ゲート電極が負で、カソード電極が正の逆バイアス電圧が印加された時に、ｎ形ベース層に伸びる空乏層は、ｎ形層に達するとその伸びが抑制されるために、従来のｐ形低抵抗領域へ到達するのを防止する作用があり、ｎ形層がない場合と比較して、ゲート・カソード間の降状電圧を高くなし得る効果がある。
ｎ形層は素子表面に向って連続的に増加する為、素子のターンオフ時のゲート・カソード間のｐｎ接合が逆回復する時に、ソフトリカバリー化され、その接続ループに含まれる配線インダクタンスによるゲート負電圧の減少による真のゲート（＊部）にかかるバイアスの低下を小さく抑えることができる。また真のゲート部が高抵抗化される為ノーマリオフ化され、使い易さで増す。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例を示す模式的断面構造図断面図である。
【図２】図２は図１のＢ−Ｂ面の図６に類した不純物濃度分布図である。
【図３】図３は本発明の第２の実施例を示す模式的断面構造図である。
【図４】図４は本発明の第３の実施例を示す模式的断面構造図である。
【図５】図５は従来の一例を示す模式的断面構造図断面図である。
【符号の説明】
１        ｐ形ゲート領域
２        ｐ形低抵抗領域
３        ｎ形カソード領域
４        カソード電極
５        ｐ形アノード領域
６        ｎ形低抵抗領域
７        アノード電極
８        ｎ形ベース層
９        ｎ形ベース層
10        ゲート電極
11        ｎ形カソード領域
12        ｎ形層
13        ｎ形層
14        ｐ形ゲート領域
15        ｐ形層
16        ｐ形低抵抗領域
【図１】
0003995737.tif 000002
【図２】
0003995737.tif 000003
【図３】
0003995737.tif 000004
【図４】
0003995737.tif 000005
【図５】
0003995737.tif 000006