(57)【特許請求の範囲】
【請求項１】
電流能力調整回路を含む発振回路を有し、セルフリフレッシュを行う半導体記憶装置であって、
テストモード時に、所定の外部アドレス信号を基にｎ個（ｎは２以上の整数）の発振周期制御信号を生成し、該ｎ個の発振周期制御信号を前記電流能力調整回路に与えて、前記発振回路の発振周期を可変するリフレッシュ期間可変手段を備え、
前記電流能力調整回路は、
それぞれにＰチャンネルトランジスタが並列接続された抵抗値の異なるｎ個の抵抗よりなる直列回路と、
電源端子と接地端子間に、抵抗成分を有する第１のフューズ、第２のフューズ及びＮチャンネルトランジスタが直列接続されたｎ個のフューズ回路を備え、
前記ｎ個のフューズ回路内のＮチャンネルトランジスタの各ゲートには、それぞれ、前記ｎ個の発振周期制御信号のうちの１つを印加し、
前記ｎ個のＰチャンネルトランジスタの各ゲートには、それぞれ、前記ｎ個のフューズ回路内の第１のフューズと第２のフューズとの各接続点を接続することにより、
テストモード時に、前記ｎ個の発振周期制御信号の信号の組み合わせによって、抵抗値を変えることにより発振回路に供給する電流能力を調整して規格値を満たす発振回路の発振周期を求め、
その後、前記第１のフューズ又は第２のフューズを溶断することにより、前記発振回路に供給する電流能力を固定して、前記発振回路の発振周期を決定することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルフリフレッシュ期間を可変に出来るシンクロナスＤＲＡＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、シンクロナスＤＲＡＭ等の半導体記憶装置にはバッテリー使用のシステムの普及から、低消費電力のデバイスがユ−ザ側から強く要求され、特に、記憶データ保持期間の低消費電力化が不可欠となってきた。
このようなシンクロナスＤＲＡＭ等の半導体記憶装置は、記憶デ−タ保持の方法としてセルフリフレッシュモードが用意されている。
セルフリフレッシュモードは、このモードに入ると、あらかじめ設定されたリフレッシュ期間に基づくパルス信号が、デバイス内部の発振回路とカウンタとによって生成され、自動的にリフレッシュ動作が実行されものである。
【０００３】
以下、従来の半導体記憶装置において、シンクロナスＤＲＡＭの一例を挙げ、そのセルフリフレッシュ動作について図を参照して説明する。
図６は、従来のシンクロナスＤＲＡＭのセルフリフレッシュ動作を説明するブロック図である。
図７は、従来のシンクロナスＤＲＡＭのセルフリフレッシュ用内部発振回路の回路図である。
図８は、従来のシンクロナスＤＲＡＭのセルフリフレッシュ動作時のタイミングチャートである。
【０００４】
従来のセルフリフレッシュ（以下ＳＲとも記す）モードを有するシンクロナスＤＲＡＭは、図６に示すように、モ−ド設定を制御し、ＳＲフラグ信号ΦＦＳＲを発生するタイミングジェネレ−タ部２０１と、外部アドレスΦＡ０〜ΦＡｎを取り込むアドレスバッファ部２０２と、ＳＲモ−ド時に制御信号ΦＳＲを発生するＳＲ制御部２０３と、制御信号ΦＳＲを受け動作しする発振回路部２０５と、ＳＲモード時に発振回路部２０５の出力信号ΦＯＳを分周し、制御信号ΦＳを出力するリフレッシュカウンタ−部２０６と、リフレッシュ動作の制御信号ΦＳＥを出力するＲＯＷアドレス（行アドレス）系制御部２０７と、セルフリフレッシュモード時に内部アドレスを発生し、外部アドレスから切り替え、そのＲＯＷアドレス信号ΦＲ０〜ΦＲｎを発生するアドレス切替え部２０４と、ＲＯＷアドレスデコーダ２０８と、メモリセルアレイ部２１０（センスアンプ２０９を含む）とを有している。
【０００５】
また、発振回路部２０５は、図７に示すように制御信号ΦＳＲを入力とするＮチャネルトランジスタＴＮ５と、発振回路の電流能力を制御する抵抗Ｒと、ＴＮ１、ＴＮ２と、ＰチャネルトランジスタＴＰ１で決定されたゲ−トレベルを入力し、発振パルスを生成させるためのｍ段のインバータチェーン部（ＴＮ３１〜ＴＮ３ｍ、ＴＮ４１〜ＴＮ４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ４１〜ＴＰ４ｍ）と、その出力を成形し、制御信号ΦＯＳを出力するインバータＩＮＶ１で構成されている。
【０００６】
次に、動作について説明する。
ＳＲモ−ドが設定されると、ＳＲ制御部２０３はタイミングジェネレ−タ部２０１から出力されたＳＲフラグ信号ΦＦＳＲを受けることにより、制御信号ΦＳＲを出力する。
その制御信号ΦＳＲを受けて発振回路部２０５は、制御信号ΦＯＳを発振出力し、リフレッシュカウンタ−部２０６は制御信号ΦＯＳを分周した制御信号ΦＳを出力する。
【０００７】
また、制御信号ΦＳＲを受けてアドレス切替え部２０４は、アドレスバッファ部２０２から入力される外部アドレス信号から内部アドレス信号を生成するようにアドレス切り替えを行ない、ＲＯＷアドレス信号ΦＲ０〜ΦＲｎを出力し、このΦＲ０〜ΦＲｎはＲＯＷアドレスデコ−ダーに入力する。
【０００８】
さらに、前述の制御信号ΦＳは、メモリセルのリフレッシュ動作を制御するＲＯＷ系制御部２０７に入力し、これによりＲＯＷ系制御部２０７はＲＯＷ系制御信号ΦＳＥを出力する。
この制御信号ΦＳＥの出力期間中、ＲＯＷアドレスデコ−ダー２０８とメモリセルアレイ部２１０内のセンスアンプ２０９を介してＳＲ動作が実行される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のシンクロナスＤＲＡＭ等の半導体記憶装置においては、ＳＲ動作時における低消費電力化を実現するため、メモリセルのデータ保持時間とそのリフレッシュ期間を決定する発振回路部の発振周期とのバランスを取る必要がある。
これは、メモリセルの保持時間の実力に対し発振回路部の発振周期が長ければリフレッシュが間に合わず、メモリセルのデ−タ保持が保証できなくなり、反対に、発振回路部の発振周期が短ければ消費電力が大きくなり、低消費電力のＳＲ動作が出来なくなるためである。
よって、発振回路部の発振周期は、安定したデータ保持と低消費電力化とを両立しうるＳＲ動作間隔となるような周期に設定することが必要不可欠である。
【００１０】
そして、回路設計時において、このような周期を実現できる適切な回路設計を行っているが、生産時のプロセス条件のばらつきにより、メモリセルのデータ保持時間の劣化や、内部でリフレッシュ期間を決定している発振回路部の発振周期のばらつきが生じる。
このため、設計時にはメモリセルのデータ保持を確実かつ低消費電力動作を満たすようにセルフリフレッシュ期間が設定されていた半導体記憶装置が、確実に動作しない場合が生じ、良品選別の歩留まりの悪化や、再設計および再生産の必要が生じるなどの問題点があった。
【００１１】
本発明は、上記問題点に鑑みてなされたものであり、生産プロセスのばらつきによる特性の変化に応じ、メモリセルのデータ保持を確実かつ低消費電力動作を満たすようにセルフリフレッシュ期間を、デバイスを再設計および再生産することなく変更でき、上記問題点を解決出来る半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
すなわち、本発明に係る半導体記憶装置は、以下の特徴を有することにより前記目的を達成できる。
電流能力調整回路を含む発振回路を有し、セルフリフレッシュを行う半導体記憶装置であって、
テストモード時に、所定の外部アドレス信号を基にｎ個（ｎは２以上の整数）の発振周期制御信号を生成し、該ｎ個の発振周期制御信号を前記電流能力調整回路に与えて、前記発振回路の発振周期を可変するリフレッシュ期間可変手段を備え、
前記電流能力調整回路は、
それぞれにＰチャンネルトランジスタが並列接続された抵抗値の異なるｎ個の抵抗よりなる直列回路と、
電源端子と接地端子間に、抵抗成分を有する第１のフューズ、第２のフューズ及びＮチャンネルトランジスタが直列接続されたｎ個のフューズ回路を備え、
前記ｎ個のフューズ回路内のＮチャンネルトランジスタの各ゲートには、それぞれ、前記ｎ個の発振周期制御信号のうちの１つを印加し、
前記ｎ個のＰチャンネルトランジスタの各ゲートには、それぞれ、前記ｎ個のフューズ回路内の第１のフューズと第２のフューズとの各接続点を接続することにより、
テストモード時に、前記ｎ個の発振周期制御信号の信号の組み合わせによって、抵抗値を変えることにより発振回路に供給する電流能力を調整して規格値を満たす発振回路の発振周期を求め、
その後、前記第１のフューズ又は第２のフューズを溶断することにより、前記発振回路に供給する電流能力を固定して、前記発振回路の発振周期を決定すること。
【００１３】
【発明の実施の形態】
以下、図１〜３を用いて本発明の一実施の形態について詳細に説明する。
まず、本実施の形態の構成について図１を用いて説明する。
本発明の半導体記憶装置は、前述の従来の回路構成に加えて、セルフリフレッシュ期間可変手段を有しており、このセルフリフレッシュ期間可変手段は、テストモ−ド信号ΦＴ出力を付加したタイミングジェネレータ部１０１と、外部アドレスΦＡ０〜ΦＡｎを入力し、テストモ−ド信号ΦＴを入力とするＳＲテストレジスタ部１１１と、前記レジスタ部の出力である発振周期制御信号Φ０〜Φｎを入力とする電流能力制御回路１１２を有する発振回路部１０５とからなる。
【００１４】
また、図２に示すように、発振回路部１０５は、動作制御信号ΦＳＲを入力とするインバータＩＮＶ１の出力を入力とするＮチャネルトランジスタＴＮ５と、発振回路部１０５の電流能力を制御する抵抗部分となる電流能力制御回路１１２と、ＴＮ１、ＴＮ２と、ＰチャネルトランジスタＴＰ２で決定されたゲ−トレベルを入力し、発振パルスを生成させるためのｍ段のインバータチェーン部（ＴＮ３１〜ＴＮ３ｍ、ＴＮ４１〜ＴＮ４ｍ、ＴＰ３１〜ＴＰ３ｍ、ＴＰ４１〜ＴＰ４ｍ）と、その出力を成形し、制御信号ΦＯＳを出力するインバータＩＮＶ２、ＩＮＶ３で構成されている。
【００１５】
上述の発振回路部１０５において本実施の形態は、電流能力制御回路１１２を有することを特徴としており、この電流能力制御回路１１２は、発振回路の電流能力を制御する抵抗部分となるものであり、この部分の抵抗値を変えると発振周期が抵抗値に比例して変化するものである。
この詳細な回路構成は、図２に示すとおり、電源端子ＶＤＤから直列に抵抗Ｒ０〜Ｒｎが接続され、さらに各々の抵抗にはそれぞれＰチャネルトランジスタＦＰ０〜ＦＰｎが並列に接続されているものである。
【００１６】
また、発振周期制御信号Φ０〜Φｎは、各々ＮチャネルトランジスタＦＮ０〜ＦＮｎのゲートに印加している。前記のＰチャネルトランジスタＦＰ０のゲート入力は電源端子との間に第１のフューズＦＵ１０が挿入され、接地端子との間には、ＮチャネルトランジスタＦＮ０と第２のフューズＦＵ２０が直列に接続されており、同様に、ＦＰ１〜ＦＰｎのゲートに対しても、第１のフューズＦＵ１０〜ＦＵ１ｎ、ＮチャネルトランジスタＦＮ１〜ＦＮｎと第２のフューズＦＵ２０〜ＦＵ２ｎが各々接続されている。
【００１７】
上記抵抗Ｒ０〜Ｒｎはそれぞれ異なる抵抗値に設定されている。また、ＰチャネルトランジスタＦＰ０〜ＦＰｎのオン抵抗より十分に大きく設定されているため、各Ｐチャネルトランジスタはスイッチの役割を果たすので、電源端子とＴＮ１との間の抵抗値はほぼ、オフ状態のＰチャネルトランジスタに並列接続された抵抗値を全ての加算したものとなる。
【００１８】
（動作）
以下、図１〜３を用いて本実施の形態の動作について説明する。
まず、セルフリフレッシュテストモード（各種電気特性を測定するモード）に切り替わるとタイミングジェネレータ部１０１からテストモード信号ΦＴが、図３のタイミング図に示すように“Ｌ”から“Ｈ”に変化する。このテストモード信号ΦＴが“Ｈ”の期間に、ＳＲテストレジスタ部１１１に外部アドレス信号ΦＡ０〜ΦＡｎの信号値を取り込み、この出力である発振周期制御信号Φ０〜Φｎを発振回路部１０５に入力する。
【００１９】
発振回路部１０５は、発振周期制御信号Φ０〜Φｎの信号値（“Ｈ”レベルか“Ｌ”レベルか）の組み合わせにより、電流能力を可変にできることにより、発振回路部１０５の発振周期を可変にすることが出来る。
例えば、ｎが１の場合、発振周期制御信号Φ０、Φ１の信号値の組み合わせは、下記（１）〜（４）に示す４通りがある。
（１）Φ０＝“Ｌ”、Φ１＝“Ｌ”
この場合、ＦＮ０、ＦＮ１は両方ともオフし、ＦＰ０、ＦＰ１は、両方ともオフ状態になるため、電源端子とＴＮ１との間の抵抗値はＲ１＋Ｒ２となる。
（２）Φ０＝“Ｈ”、Φ１＝“Ｌ”
この場合、ＦＮ０はオン、ＦＮ１はオフし、ＦＰ０はオン状態、ＦＰ１はオフ状態になるため、電源端子とＴＮ１との間の抵抗値はＲ２となる。
（３）Φ０＝“Ｌ”、Φ１＝“Ｈ”
この場合、ＦＮ０はオフ、ＦＮ１はオンし、ＦＰ０はオフ状態、ＦＰ１はオン状態になるため、電源端子とＴＮ１との間の抵抗値はＲ１となる。
（４）Φ０＝“Ｈ”、Φ１＝“Ｈ”
この場合、ＦＮ０、ＦＮ１は両方ともオンし、ＦＰ０、ＦＰ１は、両方ともオン状態になるため、電源端子とＴＮ１との間の抵抗値は０（実際にはＰチャネルトランジスタのオン抵抗分を考慮した値）となる。
なお、Ｒ１とＲ２の抵抗値を異なった値とすることで、上記（２）と（３）は異なった抵抗値を得ることができる。
【００２０】
ＳＲモードに切り替わりΦＳＲが“Ｈ”となると、従来例と同様にタイミングジェネレ−タ部１０１より、ＳＲフラグ信号ΦＦＳＲが“Ｈ”に切り替わり、ＳＲ制御部１０３より信号ΦＳＲが“Ｈ”となり、このΦＳＲを受けて発振回路部１０５は、発振周期制御信号ΦＯＳを出力し、リフレッシュカウンター部１０６によって分周された信号ΦＳを出力する。
【００２１】
また、アドレス切替え部１０４では、内部アドレスを作り外部アドレスから切り替えを行ないＲＯＷアドレス信号ΦＲ０〜ΦＲｎを発生しＲＯＷアドレスデコ−ダーに入力する。信号ΦＳは、メモリセルのリフレッシュ動作の制御を行なうＲＯＷ系制御部１０７に入力され、ＲＯＷ系制御信号ΦＳＥを発生し、ＲＯＷアドレスデコーダー１０８とメモリセルアレイ部１１０のセンスアンプ１０９を介してＳＲ動作が実行される。
【００２２】
以上述べたように、本実施の形態では、テストモード時に入力する外部アドレス信号値の組み合わせにより、セルフリフレッシュ期間を外部から変えられる。
【００２３】
次に、各条件において、それぞれ実際にセルフリフレッシュ動作をさせ、測定装置を使用してＳＲ動作時の動作電流と、特定のメモリセルをセルフリフレッシュする時間間隔を測定し、セルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たす条件の状態を見つける。
この規格値を満たす条件の状態を、発振周期制御信号Φ０〜Φｎによらずに固定すべく、フューズＦＵ１０〜ＦＵ１ｎ、ＦＵ２０〜ＦＵ２ｎを適宜溶断する。
これにより、ＳＲ動作時のセルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たす半導体記憶装置が得られる。
【００２４】
（実施例）
前述のｎが１の場合の実施例を挙げ、以下説明する。
入力する外部アドレスＡ０、Ａ１を上記発振周期制御信号Φ０、Φ１の４通りの組み合わせに対応した組み合わせで入力した例を説明する。この場合の発振回路部１０５ａを図４に示す。
【００２５】
外部アドレスＡ０、Ａ１の信号値の組み合わせは以下の通りである。
（１）Ａ０＝“Ｌ”、Ａ１＝“Ｌ”（Φ０＝“Ｌ”、Φ１＝“Ｌ”、Ｒ０＋Ｒ１）
（２）Ａ０＝“Ｈ”、Ａ１＝“Ｌ”（Φ０＝“Ｈ”、Φ１＝“Ｌ”、Ｒ１）
（３）Ａ０＝“Ｌ”、Ａ１＝“Ｈ”（Φ０＝“Ｌ”、Φ１＝“Ｈ”、Ｒ０）
（４）Ａ０＝“Ｈ”、Ａ１＝“Ｈ”（Φ０＝“Ｈ”、Φ１＝“Ｈ”、抵抗なし）
【００２６】
なお、抵抗値はＲ０＜Ｒ１と設定されているものとする。
上記（１）〜（４）各場合において、それぞれ実際にセルフリフレッシュ動作をさせ、測定装置を使用してＳＲ動作時の動作電流と、特定のメモリセルをセルフリフレッシュする時間間隔を測定した。
【００２７】
これにより、図５に示すような結果が得られた。
図５は、発振周期とＳＲ動作時の動作電流、および、発振周期と特定のメモリセルをセルフリフレッシュする時間間隔を測定した結果を説明する図である。
図５において、（３）の場合がセルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たすことがわかる。
次に、（３）の状態を固定させるため、レーザートリマ等を用い、フューズＦＵ２０とフューズＦＵ１１を溶断する。
これにより、ＳＲ動作時のセルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たす半導体記憶装置が得られた。
【００２８】
【発明の効果】
以上、詳記したように、本発明は、セルリフレッシュモードを有する半導体記憶装置であって、セルフリフレッシュ期間可変手段を具備し、セルフリフレッシュ期間可変手段は、所定の外部アドレス信号を入力し、所定の外部アドレス信号を基に発振周期制御信号を生成し、発振周期制御信号により発振回路の発振周期を可変とすることにより、セルフリフレッシュ期間を可変にしたことにより、テストモード時に入力する外部アドレス信号値の組み合わせでもって、セルフリフレッシュ期間を外部から変えることができる。
これにより、セルフリフレッシュ動作時のセルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たす発振回路部の発振周期の値を外部の測定装置により得ることができるものである。
さらに、複数のフューズ手段を有し、この発振回路部の発振周期の値を実現しうるようにフューズを適宜溶断することにより、セルリフレッシュ動作時のセルフリフレッシュ時の動作電流の規格値、および、メモリセルのデータ保持時間の規格値を満たす半導体記憶装置を得ることができるものである。
これらの結果、プロセスのばらつきに強い半導体記憶装置が得られ、迅速なサンプル供給がユーザに対してできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体記憶装置のセルフリフレッシュ動作を説明するブロック図である。
【図２】本発明の一実施の形態の発振回路部の回路図である。
【図３】本発明の一実施の形態の半導体記憶装置のセルフリフレッシュ動作を説明する波形図である。
【図４】本発明の一実施例の発振回路部の回路図である。
【図５】発振周期とＳＲ動作時の動作電流、および、発振周期と特定のメモリセルをセルフリフレッシュする時間間隔を測定した結果を説明する図である。
【図６】従来の半導体記憶装置のセルフリフレッシュ動作を説明するブロック図である。
【図７】従来の発振回路部の回路図である。
【図８】従来の半導体記憶装置のセルフリフレッシュ動作を説明する波形図である。
【符号の説明】
１０１  タイミングジェネレータ部
１０２  アドレスバッファ部
１０３  ＳＲ制御部
１０４  アドレス切替え部
１０５、１０５ａ  発振回路部
１０６  リフレッシュカウンター部
１０７  ＲＯＷ系制御部
１０８  ＲＯＷアドレスデコーダー
１０９  センスアンプ
１１０  メモリセルアレイ部
１１１  ＳＲテストレジスタ部
１１２  電流能力制御回路
ＦＮ０〜ＦＮｎ、ＴＮ３１〜ＴＮ３ｍ、ＴＮ５  Ｎチャネルトランジスタ
ＦＰ０〜ＦＰｎ、ＴＰ１、ＴＰ２  Ｐチャネルトランジスタ
ＦＵ１０〜ＦＵ１ｎ  第１のフューズ
ＦＵ２０〜ＦＵ２ｎ  第２のフューズ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ
Ｒ０〜Ｒｎ  抵抗
ＶＤＤ  電源端子
Φ０〜Φｎ、ΦＡ０〜ΦＡｎ、ΦＦＳＲ、ΦＯＳ  信号
ΦＲ０〜ΦＲｎ、ΦＳＥ、ΦＳＲ、ΦＳ、ΦＴ  信号
【図１】
0003949331.tif 000002
【図２】
0003949331.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003949331.tif 000007
【図７】
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【図８】
0003949331.tif 000009