(57)【特許請求の範囲】
【請求項１】
集積化メモリであって、
給電電圧（Ｕ）が印加される２つの電位ノード（１，２）を有し、
メモリセル（Ｍ）を有し、該メモリセル（Ｍ）は、各々１つの選択トランジスタ（ＴＭ）と１つの蓄積コンデンサ（ＣＭ）を直列回路の形で有しており、それの相互の配置関係及び寸法に関して所定の外形を有しており、選択トランジスタ（ＴＭ）はビット線（ＢＬ）と、蓄積コンデンサ（ＣＭ）はアース端子と、選択トランジスタ（ＴＭ）は蓄積コンデンサ（ＣＭ）と電気的接続を介して接続されている当該の集積化メモリにおいて、
それぞれ１つのバッファコンデンサ（Ｃ）と１つのトランジスタ（Ｔｎ；Ｔｐ）とから成る複数の直列回路がバッファ回路として２つの電位ノード（１，２）の間に配置されており、
ここで、前記バッファ回路のトランジスタ（Ｔｎ；Ｔｐ）はコンデンサの欠陥のある場合に電流制限のため用いられ、
各バッファコンデンサ（Ｃ）及びそれの所属のトランジスタ（Ｔｎ；Ｔｐ）のレイアウトは、それの相互の空間的な配置関係及び寸法に関して、メモリセル（Ｍ）の選択トランジスタ（ＴＭ）及び蓄積コンデンサ（ＣＭ）と同様に構成されており、
２つの電位ノード（１，２）間に配置された直列回路は、バッファコンデンサ（Ｃ）が第１の電位ノード（１）に接続されており、且つ、それの所属のトランジスタ（Ｔｎ；Ｔｐ）が第２の電位ノード（２）と各バッファ回路に対するそれぞれの制御回路（Ｕ−ＣＴＲ；Ｉ−ＣＴＲ）とに接続されているという点で、メモリセル（Ｍ）の直列回路とは異なるように構成されており、前記制御回路（Ｕ−ＣＴＲ；Ｉ−ＣＴＲ）は前記バッファ回路のトランジスタ（Ｔｎ；Ｔｐ）の抵抗値をその制御端子を介して制御する、ことを特徴とする集積化メモリ。
【請求項２】
トランジスタ（Ｔｎ；Ｔｐ）の制御端子が第１電位ノード（１）に接続されていることを特徴とする請求項１記載の集積化メモリ。
【請求項３】
トランジスタは、ｎチャネル型のＦＥＴトランジスタ（Ｔｎ）であり、第１電位ノード（１）における電位は、第２電位ノード（２）における電位より大であることを特徴とする請求項２記載の集積化メモリ。
【請求項４】
トランジスタは、ｐチャネル型のＦＥＴトランジスタ（Ｔｐ）であり、第１電位ノード（１）における電位は、第２電位ノード（２）における電位より小であることを特徴とする請求項２記載の集積化メモリ。
【請求項５】
トランジスタ（Ｔｎ；Ｔｐ）のうちの少なくとも１つの抵抗値をその制御端子を介して制御する制御回路（Ｕ−ＣＴＲ；Ｉ−ＣＴＲ）を有することを特徴とする請求項１記載の集積化メモリ。
【請求項６】
制御回路は、電圧制御器（Ｕ−ＣＴＲ）であり、該電圧制御器（Ｕ−ＣＴＲ）は、少なくとも１つのトランジスタ（Ｔｎ；Ｔｐ）の抵抗値を第２電位ノード（２）における電位に依存して制御するように構成されていることを特徴とする請求項５記載の集積化メモリ。
【請求項７】
制御回路は、電流制御器（Ｉ−ＣＴＲ）であり、該電流制御器（Ｉ−ＣＴＲ）は、少なくとも１つのトランジスタ（Ｔｎ；Ｔｐ）の抵抗値を相応の直列回路を流れる電流の流れに依存して制御するように構成されていることを特徴とする請求項５記載の集積化メモリ。
【請求項８】
制御回路は、調整可能な電圧源（Ｕ１）であり、該調整可能な電圧源（Ｕ１）は、それの出力側にて、制御入力側を介して調整可能出力電圧を生じさせるように構成されており、ここで、出力側は、少なくとも１つのトランジスタ（Ｔｎ；Ｔｐ）の制御端子に接続されていることを特徴とする請求項５記載の集積化メモリ。
【発明の詳細な説明】
【０００１】
本発明は集積化回路の給電電圧に対するバッファ回路に関する。更に本発明は、そのようなバッファ回路を有する集積化メモリ回路に関する。
【０００２】
突然生じる強い負荷の際、又は電圧給電の短時間の障害に基づく集積化回路の給電電圧における消失落ち込みダウンを阻止するため、給電電圧のバッファのためのバッファコンデンサを設けることが公知である。前記バッファコンデンサは次のように配置構成される、即ち、バッファコンデンサにおいてチェックすべき全給電電圧が電圧降下として生じるように配置構成される。作製誤差エラーに基づき、又は作動中生じる過電圧に基づき、コンデンサ電極が完全には相互に絶縁されず、その結果、給電電圧により生ぜしめられる漏洩−ないし短絡電流がコンデンサを介して流れることが起こり得る。これにより給電電圧の消失落ち込みダウンを来し得る。その種の効果により、集積化回路全体が使いものにならなくなることが起こり得る。
【０００３】
バッファに必要な容量を、多数のコンデンサの並列回路により得る場合問題は、深刻化する。その場合、コンデンサのうち唯１つに欠陥があるだけで既にもう給電電圧のそれに伴う短絡の故にチップ全体を使いものにならないものにするに十分である。
Patent Abstracts of Japan（特許掲載公報抄録），vol. 018, no. 073(E−1503),7. Februar １９９４、これは、ＪＰ  ０５−２８４  ６７０  Ａ  に係わる−には２つの並列接続されたＲＣ直列回路を有する１つのＩＣの電池給電に対するバッファ回路が記載されている。
【０００４】
本発明の基礎を成す課題とするところは、バッファ回路にて生じる欠陥に基づく集積化メモリへの悪影響が十分に回避される集積化メモリの給電電圧に対するバッファ回路を提供することにある。
【０００５】
前記課題は、請求項１の集積化メモリの構成要件により解決される。本発明の実施形態及び発展形態は、サブクレームの対象である。
【０００６】
本発明のバッファ回路は、高オーム抵抗素子とバッファコンデンサとの直列回路を有し、該直列回路にはバッファすべき給電電圧が印加される。バッファコンデンサの欠陥が生じると、バッファ回路の合成抵抗は、コンデンサの短絡抵抗と、抵抗素子の抵抗値との和により定まる。抵抗素子の抵抗値が十分高く選択されていれば、欠陥の起こった場合、過度に大きな電流がバッファ回路を介して流れるのが阻止される。抵抗素子は次のように選定されている、即ち、コンデンサの欠陥の起こった場合生じる漏洩電流が所望の最大値に制限されるように選定されている。従って、バッファ回路がコンデンサの欠陥に基づきそれのバッファ機能をもはや実施し得ない場合でも、給電電圧は消失落ち込みダウンするのが防がれ、その結果集積化回路は更に使用し得るものとなる。
【０００７】
高オーム性抵抗素子は、例えば、オーム性抵抗又はトランジスタであり得る。抵抗素子の抵抗値を制御端子を介して可変にし得る。そのような抵抗素子は、例えばトランジスタ又は可変のオーム性抵抗により実現され得る。
【０００８】
最後に述べた場合において、本発明の発展形態によれば、バッファ回路は、少なくとも１つの抵抗素子の抵抗値をその制御端子を介して、制御する制御回路を有するのである。このことの利点とするところは、それの抵抗値がコンデンサの発生欠陥又は所望の要求に適合化可能であることである。
【０００９】
本発明の実施形態によれば、制御回路は、電圧制御器であり、該電圧制御器は、少なくとも１つの抵抗素子の抵抗値を第２電位ノードにおける電位に依存して制御するように構成されているのである。この場合において、有利には、バッファコンデンサの欠陥に基づき給電電圧のダウン消失の際、抵抗値は次の状態生起まで高められる、即ち、直列回路を流れる漏洩電流が給電電圧にもはや大して悪影響を及ぼさなくなるまで高められる。
【００１０】
本発明の他の実施形態では、制御回路は、電流制御器であり、該電流制御器は、少なくとも１つの抵抗素子の抵抗値を相応の直列回路を流れる電流の流れに依存して制御するように構成されているのである。作用は、前述の実施形態のそれに相応する。両実施形態は、バッファ回路がフレキシブルにそれのコンデンサの発生欠陥に対応応答するという利点がある。また、次のように設計してもよい、即ち、第２ノードにおける電位が最小の大きさだけ低下したとき、ないし漏洩電流が最小の強さに到達した時はじめて、電圧−ないし電流制御器が抵抗素子の抵抗値を高めるのである。
【００１１】
本発明の更なる実施形態によれば、制御回路は、調整可能な電圧源であり、該調整可能な電圧源は、それの出力側にて、制御入力側を介して調整可能出力電圧を生じさせるように構成されており、ここで、出力側は、少なくとも１つの抵抗素子の制御端子に接続されているのである。電圧源の出力電圧は、一度、又は繰り返して調整可能である。出力電圧は、バッファ回路の作製プロセスの後、又は当該作製プロセスの経過中バッファ回路ないしそれを含む集積化回路を次のように選定し得る、即ち、トランジスタの抵抗値が、バッファコンデンサの検出された欠陥、又は、作製要因に基因する前もって検出された影響に適合化されるように選定し得る。そのようにして、バッファ回路の機能への作製要因に基因する影響を排除し、検出された欠陥を補償し得る。調整可能電圧源を例えばプログラミング可能にすることができる。
【００１２】
本発明の特に有利な発展形態によれば、バッファ回路は、少なくとも２つの直列回路を有し、該少なくとも２つの直列回路は、それぞれ少なくとも１つのバッファコンデンサ及び高オーム性抵抗素子から成るものであり、ここで、それ等すべての直列回路が相互に並列に接続されており、バッファすべき給電電圧が、当該の並列回路にて電圧降下として生じる。前記発展形態の利点とするところは、コンデンサの個別のものに欠陥のある場合それの短絡電流がそれぞれ、それ等に対応付けられた抵抗素子により制限されることである。要するに、抵抗素子に基づき、欠陥のない正常な直列回路に並列に低オーム性の短絡は生じない。従って、欠陥のない正常なバッファコンデンサの作用が欠陥のあるバッファコンデンサの異常状態から影響を受けないようになる。給電電圧は、なお欠陥のないバッファコンデンサによりバッファされる。多数の並列接続された直列回路が使用され、そして、それ等のうちのたんにわずかしか異常が起こらない場合は、すべてのコンデンサが欠陥がなく正常である場合に比して並列回路の合成容量の低減が殆ど生じない。
【００１３】
それの給電電圧をバッファすべき集積化メモリ回路が、それぞれ選択トランジスタ及び蓄積コンデンサを有する集積化メモリ回路である場合（例えばＤＲＡＭｓであるような）、バッファ回路をメモリセルと全く同じように選定設計すると有利であり、ここでバッファ回路の個々の直列回路は、それの電気的接続コネクションの仕方及び手法の点でだけメモリセルとは相異する。メモリ回路のメモリセルは、常に面的に、ないし面積的に最適化されているので、そのようにして、大したコストを掛けずに、面的に、ないし面積的に最適化されたバッファ回路が得られる。バッファ回路の作製を、メモリセルのレイアウトの使用下でたんにわずかな変更を以て行い得る。
【００１４】
本発明の直前に述べた実施形態では高オーム性抵抗素子は相応に接続構成されたトランジスタである。本発明の他の実施形態では、例えば、オーム抵抗であってもよい。
【００１５】
本発明を図示の実施例に即して詳述する。
【００１６】
図１〜図３は本発明のバッファ回路の実施例を示す。
【００１７】
図４はＤＲＡＭメモリセルを示す。
【００１８】
図５〜図７は、種々の制御回路を有する本発明のバッファ回路の実施例を示す。
【００１９】
図１はバッファ回路の第１の実施例を示し、この第１の実施例では、第１電位ノードと第２電位ノードとの間に集積化回路のバッファすべき給電電圧Ｕが電圧降下として生じ、前記集積化回路の構成部分はバッファ回路である。両電位ノード１，２間に相互に並列接続された直列回路が配されており、前記の直列回路は、それぞれ高オーム抵抗ＲとバッファコンデンサＣを有する。図１では第１電位ノードはアースに接続され、第２電位ノード２は正の給電電位に接続されている。他の実施形態では、第２電位ノード２の電位は、負であり得、又は、両電位ノード１、２の電位関係は、入れ替わってもよい。
【００２０】
図１中、個々のバッファコンデンサＣの容量が著しく小さい場合、給電電圧のため十分大きな全容量を達成するのに多数の図示の直列回路を要する。コンデンサＣの各々の容量が、例えば、５０ｆＦである場合、ほぼ２５ｎＦの全容量を得るのに５００，０００個の直列回路を要する。他の実施形態では、亦、バッファ回路の実現のため図示の直列回路の唯１つのみを設けることも可能である。
【００２１】
高オーム抵抗Ｒは、それに所属のコンデンサＣの欠陥の際相応の直列回路を流れる電流を制限するために用いられ、前記のコンデンサＣの欠陥とは例えばそれの誘電体が過電圧により絶縁破壊されることである。その場合、直列回路の抵抗Ｒは、抵抗Ｒ及び欠陥のあるコンデンサＣの短絡抵抗の抵抗値の和から成る。コンデンサＣが５０ｆＦの容量を有する場合、欠陥発生の事態の際十分な電流制限を行い得るには抵抗Ｒに対してほぼ５００ＫΩの抵抗値を設定すると有利であることが判明している。
【００２２】
欠陥発生の事態に際して本発明により、抵抗Ｒにより高オームでの電流制限により、欠陥のある直列回路が欠陥のない正常な直列回路の機能を損なうことはない。それにより、給電電圧Ｕは欠陥のない正常な直列回路及びそれのバッファコンデンサＣによりバッファされる。
【００２３】
抵抗Ｒの値を著しく大に選定することにより、欠陥発生の事態に際してコンデンサＣを流れる電流が、それの、概して低い短絡抵抗にほぼ無関係になる。高オーム抵抗Ｒだけによって、有利な短絡電流制限が行われ得る。
【００２４】
図２は、バッファ回路の第２実施例として図１の直列回路のうちの１つを示し、ここでは、オーム性抵抗ＲがｎチャネルトランジスタＴｎにより置換されており、このトランジスタのゲートは第１電位ノード１に接続されている。トランジスタＴｎは高オーム性であるように選定設計されている。図２のバッファ回路は、第１電位ノード１における電位は、第２電位ノード２における電位より大である際の給電電圧Ｕのバッファに適している。
【００２５】
図３は第３の実施形態として示す実現形態は、高オームトランジスタの型式に関してのみ図２に示すものと相違する。図３の構成は、ＰチャネルＴｐである。この回路は第２の電位ノード２と第１電位ノードとの給電電圧Ｕのバッファに適する。
【００２６】
図４はダイナミックメモリ（ＤＲＡＭ）のメモリセルＭを示す。このメモリセルＭはビット線ＢＬとアースとの間に選択トランジスタＴＭと蓄積コンデンサＣＭとの直列回路を有する。図示の例では、選択トランジスタＴＭはｎ型である。それのゲートはメモリのワード線ＷＬに接続されている。図２のバッファ回路を図４のメモリセルに対する設計を用いて作製すると特に有利である。その場合、メモリセルＭのビット線ＢＬ、ワード線ＷＬ及びアースとの接続を、図２に相応する電気的接続に置換しさえすればよい。ここで、トランジスタ及びコンデンサの外形並びに直列回路の作成のためのそれの接続路は変わらないままである。図４に示すメモリセルＭが既に、電気的に最適化されており、面積的に最小化されている場合、図２のバッファ回路の作成のためわずかに修整変形されたレイアウトを使用するだけで、同様に電気的に、面積的に最適化されたバッファ回路が得られる。
【００２７】
更に上述した値（コンデンサの容量Ｃ＝２５ｆＦ、トランジスタの抵抗Ｔｎ＝５００ＫΩ）を図２に示す対象においても実現できる。２５ｎＦの全容量を達成するには図２に示す直列回路が５００，０００個並列接続される。
【００２８】
図５に示すバッファ回路の実施例ではトランジスタＴｎの抵抗値は、電圧制御器Ｕ−ＣＴＲを介して制御され、前記電圧制御器Ｕ−ＣＴＲの出力側は、トランジスタの制御端子に接続されている。コンデンサの欠陥発生の際、即ち、直列回路にて漏電流の発生の際、電圧制御器は次のような状態生起まで抵抗値を高める、即ち、漏洩電流が無視可能に小になり、バッファすべき電圧Ｕにもはや大して影響を与えなくなるまで抵抗値を高める。極端な場合、電流制御器はトランジスタを完全にオン阻止し、その結果直列回路を通って漏洩電流がもはや流れ得ない。
【００２９】
図６に示すバッファ回路ではトランジスタＴｎの抵抗値は、電流制御器Ｉ−ＣＴＲにより制御される。両電位ノード１，２間の直列回路は、測定抵抗Ｒ１を有し、この測定抵抗の抵抗値は著しく精確に知られている。そのように精確に調整セッティングされた測定抵抗は、例えば、金属性導体路により実現され得る。電流制御器は、測定抵抗にて降下する電圧を検出し、この電圧及び測定抵抗の（既知の）値から直列回路を流れる電流を求める。電流制御器が、コンデンサＣの欠陥にのみ基因し得る非許容の高い電流を検出すると、トランジスタの抵抗値を、電流が所定の最大値をもはや超えなくなるまで高める。極端な場合、電流制御器は、トランジスタを完全にオフ阻止状態にする。
【００３０】
図７は、調整セッティング可能な電圧源Ｕ１を有し、前記電圧源はそれの出力側−出力側はトランジスタＴｎの制御端子に接続されている−から調整可能出力電圧を送出する。電圧源Ｕ１は、２つの抵抗Ｒ２，Ｒ３から成る分圧器であり、その２つの抵抗Ｒ２，Ｒ３のうち、１つは、調整可能抵抗値を有し、この調整可能抵抗値は、電圧源の制御入力側を介して選択可能である。制御入力側における信号は、バッファ回路の操作者により設定可能である。当該信号は、例えば、プログラミング可能な素子（例えばフューズ）により調整セッティングされ得る。調整セッティングは例えば作製プロセスに依存して行われ得、その結果トランジスタの抵抗値は、作製プロセスに無関係である。トランジスタの電気的特性への作製プロセスの影響は、例えばバッファ回路と同じウエーハ上に作成されるテスト構造を用いて検出可能である。
【図面の簡単な説明】
【図１】  本発明のバッファ回路の第１の実施例を示す回路略図。
【図２】  本発明のバッファ回路の第２の実施例を示す回路略図。
【図３】  本発明のバッファ回路の第３の実施例を示す回路略図
【図４】  図４はＤＲＡＭメモリセルの回路略図。
【図５】  制御回路を有する本発明のバッファ回路の実施例の回路略図。
【図６】  上記とは異なる制御回路を有する本発明のバッファ回路の実施例の回路略図。
【図７】  更に異なる制御回路を有する本発明のバッファ回路の実施例の回路略図。
【符号の説明】
１        電位ノード
２        電位ノード
Ｃ        コンデンサ
ＣＭ      蓄積コンデンサ
Ｉ−ＣＴＲ電流制御器
Ｍ        メモリセル
Ｒ        抵抗
Ｓ        制御入力側
ＴＭ      選択トランジスタ
Ｔｎ      トランジスタ
Ｔｐ      トランジスタ
Ｕ        給電電圧
Ｕ１      調整可能な電圧源
Ｕ−ＣＴＲ電圧制御器
ＷＬ      ワード線
【図１】
0003939924.tif 000002
【図２】
0003939924.tif 000003
【図３】
0003939924.tif 000004
【図４】
0003939924.tif 000005
【図５】
0003939924.tif 000006
【図６】
0003939924.tif 000007
【図７】
0003939924.tif 000008