(57)【特許請求の範囲】
【請求項１】
プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、プリアンブル信号に位相引き込みをしたクロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り方法において、
前記シンクバイトを粗密パターンを含む構成とし、該シンクバイトにより前記クロック信号を出力するタイミングクロック再生ＰＬＬのより細かな引き込みができるようにしたデータ読み取り方法。
【請求項２】
請求項１に記載のデータ読み取り方法において、
前記読み出し信号をサンプリングしたデータと、前記シンクバイトを検出するために予め記憶した比較データを、予め設定した比較ポイントにおいて比較するためのウインドを開き、該ウインド内において前記サンプリングデータと比較データを順次比較し、その比較結果に基づいて前記サンプリングデータと比較データが一致した場合にシンクバイト検出としたデータ読み取り方法。
【請求項３】
請求項２に記載のデータ読み取り方法において、
前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドが設定され、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにしたデータ読み取り方法。
【請求項４】
請求項３に記載のデータ読み取り方法において、
前記読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換し、該ディジタル信号に基づいて演算した帰還量を前記入力電圧に帰還する帰還ループに対して、
前記比較信号と前記再生信号が一致しない場合に、前記再生信号に代えて前記比較信号に基づいて帰還量を演算するようにしたデータ読み取り方法。
【請求項５】
プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、タイミングクロック再生ＰＬＬによりプリアンブル信号に位相引き込みをしたクロック信号を生成し、該クロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り装置において、
前記シンクバイトを粗密パターンを含む構成とし、前記タイミングクロック再生ＰＬＬはシンクバイトにより前記クロック信号をより細かに引き込みを行うようにしたデータ読み取り装置。
【請求項６】
請求項５に記載のデータ読み取り装置において、
前記読み出し信号をサンプリングしたデータを再生信号として出力する波形等化器と、
前記シンクバイトを検出するための比較データが予め記憶され、該比較データを比較信号として順次出力するレジスタと、
予め設定された比較ポイントにおいて前記再生信号と前記比較信号を比較するウインドを開き、該ウインド期間において入力される前記再生信号と前記比較信号が一致した場合にシンクバイト検出信号を出力する一致検出回路と
を備えたデータ読み取り装置。
【請求項７】
請求項６に記載のデータ読み取り装置において、
前記一致検出回路は、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドを設定し、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにしたデータ読み取り装置。
【請求項８】
請求項７に記載のデータ読み取り装置において、
前記波形等化器は判定帰還型等化器であって、読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換する判定器と、前記判定器の出力信号を順次記憶するシフトレジスタと、該シフトレジスタに記憶された各ビット情報に基づいて前記判定器の入力信号に対する帰還量を演算する帰還フィルタとを備え、
前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記再生信号が読み出された前記シフトレジスタの領域に記憶させるようにしたデータ読み取り装置。
【請求項９】
請求項７に記載のデータ読み取り装置において、
前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記シフトレジスタに代えて前記帰還フィルタに出力するようにしたデータ読み取り装置。
【請求項１０】
請求項５乃至９のうちの何れか１項に記載のデータ読み取り装置において、
前記レジスタは、前記シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行い、該比較データを比較信号として出力する巡回レジスタであるデータ読み取り装置。
【請求項１１】
請求項５乃至１０のうちの何れか１項に記載のデータ読み取り装置を備えたハードディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体からデータの読み取りを高速且つ安定に行うことができるデータ読み取り方法、データ読み取り装置に関するものである。
【０００２】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。そのため、記録媒体からデータを読み取るデータ読み取り装置においても、動作の高速化が要求されている。
【０００３】
【従来の技術】
図７の磁気ディスク等の記録媒体１１に記録された格納データは、ヘッド装置１２にて読み取られる。ヘッド装置１２はＭＲ(Magneto Resistive )ヘッドを含み、読み取ったデータの状態（１又は０）に応じた電圧波形（磁気ディスクの再生波形）のリード信号ＲＤを信号処理回路１３に出力する。
【０００４】
信号処理回路１３の可変ゲインアンプ（ＶＧＡ）１４は、リード信号ＲＤの振幅を所定の振幅に増幅し、その増幅した信号を判定帰還等化器（ＤＦＥ：Decision Feedback Equalizer ）１５に出力する。
【０００５】
図８に示すように、ＤＦＥ１５は、前置フィルタ１６、加算器１７、判定器１８、シフトレジスタ１９、フィードバックフィルタ２０を含む。前置フィルタ１６は、フィルタリング後の信号を加算器１７に出力する。加算器１７は、前置フィルタ１６の出力信号とフィードバックフィルタ２０の出力信号を加算し、加算結果を判定器１８に出力する。
【０００６】
判定器１８は、加算器１７の出力電圧と予め設定された基準電圧とを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１をシフトレジスタ１９に出力する。これにより、判定器１８は、加算器１７の出力信号を１ビットのデジタル信号に変換する。
【０００７】
シフトレジスタ１９は、判定器１８から出力されるデジタル信号を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ１９は、標本化された過去の複数ビットのデータを記憶する。
【０００８】
フィードバックフィルタ２０は、例えばＦＩＲフィルタよりなる。フィードバックフィルタ２０は、信号中に含まれる符号間干渉を取り除くように動作する。フィードバックフィルタ２０は、シフトレジスタ１９に記憶された複数ビットのデータに基づくアナログ信号を加算器１７に出力する。
【０００９】
このように構成されたＤＦＥ１５は、符号間干渉を取り除いた再生信号を出力する。
前記加算器１７の出力信号は、タイミングクロック再生用ＰＬＬ回路２１のＡ／Ｄ変換器（ＡＤＣ）２２に出力される。ＡＤＣ２２は、加算器１７の出力信号をディジタル信号に変換し、そのデジタル信号をタイミングリカバリＰＬＬ回路（以下、ＴＲ−ＰＬＬという）２３に出力する。
【００１０】
ＴＲ−ＰＬＬ２３は、ディジタル信号にて位相比較を行い、リード信号ＲＤにクロック信号ＣＬＫを同期させる、所謂クロックの引き込み動作を行う。このクロック信号ＣＬＫにより、ＤＦＥ１５のシフトレジスタ１９は、判定器１８の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ１９は、リード信号ＲＤのビット転送速度でサンプリングすることにより、前記磁気ディスク１１の記録データに対応する判定信号を記憶する。
【００１１】
図７に示すように、ＤＦＥ１５は、再生信号をシリアル−パラレル変換回路（Ｓ／Ｐ変換回路）２４に出力する。Ｓ／Ｐ変換回路２４は、再生信号をパラレル信号に変換しデコーダ２５に出力する。デコーダ２５は、パラレル信号を所定の方式により復号し、その復号データをデスクランブラ２６に出力する。デスクランブラ２６は、所定の方式によりデコーダの出力データのビットの並べ替えを行い再生データを生成する。その再生データはインタフェース回路２７を介してＨＤＣ３１に出力される。
【００１２】
ＳＰ変換回路２４は、パラレルデータを、シンクバイト検出回路（ＳＢ検出回路）２８に出力する。ＳＢ検出回路２８は、ユーザデータに先立って読み出されるシンクバイト（ＳＢ）を検出する。
【００１３】
詳述すると、ＳＢ検出回路２８は、シンクバイトを検出するための複数ビットよりなるデータを格納したレジスタ２８ａを有する。ＳＢ検出回路２８は、レジスタ２８ａに格納したデータとリード信号ＲＤから再生されたビットデータを比較し、それらの全ビットが一致した場合にシンクバイト検出信号Ｓ２をＨＤＣ３１に出力する。
【００１４】
ＨＤＣ３１は、信号処理回路１３に読み出し動作の開始を指示する。その後、ＨＤＣ３１は、シンクバイト検出信号Ｓ２を入力すると、そのシンクバイト検出信号に応答して、シンクバイトに続く再生データを記録データとして扱い、この記録データに対する処理を行う。
【００１５】
図９は、記録媒体１１の各セクタの記録フォーマットの概要を示す。
各セクタ３５は、プリアンブル（ＰＲ）領域３５ａ、シンクバイト（ＳＢ）領域３５ｂ及びデータ領域３５ｃを含む。
【００１６】
ＰＲ領域３５ａには、ＶＧＡ１４における増幅率の設定やＴＲ−ＰＬＬ２３におけるクロック信号ＣＬＫをリード信号ＲＤに同期させるための制御データであるプリアンブルコード（ＰＲコード）が記録されている。ＰＲコードは、例えば「１１１０００」のビットデータであり、このＰＲコードのリード信号ＲＤは正弦波となる。ＴＲ−ＰＬＬ２３は、リード信号ＲＤに同期したクロック信号ＣＬＫを生成する。このクロック信号ＣＬＫにより、ＡＤＣ２２は、リード信号ＲＤから各ビットデータを再生する。
【００１７】
ＳＢ領域３５ｂには、主に次のデータ領域３５ｃの始まりを検出するためのデータであるシンクバイトコード（ＳＢコード）が記録されている。ＨＤＣ３１は、ＳＢコードに続くビットデータを記録データとして扱い、この記録データに対する処理を行う。
【００１８】
【発明が解決しようとする課題】
ところで、磁気ディスク１１から情報を読み出す読み出し速度を高速化すると、それに伴って再生信号におけるビットエラーの発生率が高くなる。そして、ＳＢ検出回路２８は、読み出したＳＢデータの全ビットがレジスタに予め記憶した検出のためのデータと一致したときのみ検出信号を出力する構成となっている。そのため、読み出したＳＢデータにビットエラーが発生すると、ＳＢデータがレジスタ２８ａに記憶されたデータと一致しないため、ＳＢ検出回路２８は検出信号を出力しない。
【００１９】
読み出し動作の開始からＨＤＣ３１にシンクバイト検出信号Ｓ２が出力されるまでの時間は、磁気ディスク１１の回転速度等により予め判っている。従って、ＨＤＣ３１は、読み出し動作を開始してから所定時間の間に検出信号を入力しないと、シンクバイト検出を失敗したと判断して図示しないマイクロプロセッサ（ＭＰＵ）に読み取り失敗を示す信号を送出する。その信号に応答し、ＭＰＵは再度読み出し動作の開始を指示する。即ち、ＭＰＵは、検出信号が入力されるまで繰り返し読み出し動作を開始させなければならない。このことは、ＭＰＵの負荷増加を招く。また、ホスト側へのデータ転送が遅れることから、磁気ディスク１１から情報を読み出す時間が長くなるという問題がある。
【００２０】
また、磁気ディスクを高密度化すると、プリアンブルデータを読み出す期間が短くなる。即ち、図８のＴＲ−ＰＬＬ２３が引き込みを行う時間が短くなる。これにより、ＴＲ−ＰＬＬ２３は、リード信号ＲＤの位相とクロック信号ＣＬＫの位相が大きくずれている場合、クロック信号ＣＬＫをリード信号ＲＤに同期させる所謂同期引き込みが不十分になる。
【００２１】
このことは、ＤＦＥ１５の帰還ループの動作を不安定にする。即ち、シフトレジスタ１９は、クロック信号ＣＬＫに同期して判定信号をサンプリングしている。そのため、クロック信号ＣＬＫがリード信号ＲＤに同期していないと、シフトレジスタ１９は、クロック信号ＣＬＫに応答して誤ったデータをサンプリングする。その誤データは、加算器１７により前置フィルタ１６の出力信号と加算されて判定器に入力される。このことは、ＤＦＥ１５の判定誤りや、帰還ループの発散を引き起こす。これにより、シンクバイト検出失敗によるリードエラーが起こり、ＭＰＵがリトライを指示し、磁気ディスク１１からホスト側へのデータ転送時間が増大するという問題がある。
【００２２】
本発明は上記問題点を解決するためになされたものであって、その目的は読み出し信号にクロック信号を十分同期させることができるデータ読み取り方法、データ読み取り装置、及び、ハードディスク装置を提供することにある。
【００２３】
また、シンクバイトの検出率を高めて記録媒体から情報を読み出す時間の短縮を図ることのできるデータ読み取り方法、データ読み取り装置、及び、ハードディスク装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、プリアンブル信号に位相引き込みをしたクロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り方法において、前記シンクバイトを粗密パターンを含む構成とし、該シンクバイトにより前記クロック信号を出力するタイミングクロック再生ＰＬＬのより細かな引き込みができるようにした。
【００２５】
請求項２に記載の発明は、請求項１に記載のデータ読み取り方法において、前記読み出し信号をサンプリングしたデータと、前記シンクバイトを検出するために予め記憶した比較データを、予め設定した比較ポイントにおいて比較するためのウインドを開き、該ウインド内において前記サンプリングデータと比較データを順次比較し、その比較結果に基づいて前記サンプリングデータと比較データが一致した場合にシンクバイト検出とした。
【００２６】
請求項３に記載の発明は、請求項２に記載のデータ読み取り方法において、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドが設定され、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにした。
【００２７】
請求項４に記載の発明は、請求項３に記載のデータ読み取り方法において、前記読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換し、該ディジタル信号に基づいて演算した帰還量を前記入力電圧に帰還する帰還ループに対して、前記比較信号と前記再生信号が一致しない場合に、前記再生信号に代えて前記比較信号に基づいて帰還量を演算するようにした。
【００２８】
請求項５に記載の発明は、プリアンブル、シンクバイト、ユーザデータを順番に読み出し信号として記録媒体から読み出し、タイミングクロック再生ＰＬＬによりプリアンブル信号に位相引き込みをしたクロック信号を生成し、該クロック信号に基づいてサンプリングした再生信号を出力するデータ読み取り装置において、前記シンクバイトを粗密パターンを含む構成とし、前記タイミングクロック再生ＰＬＬはシンクバイトにより前記クロック信号をより細かに引き込みを行うようにした。
【００２９】
請求項６に記載の発明は、請求項５に記載のデータ読み取り装置において、前記読み出し信号をサンプリングしたデータを再生信号として出力する波形等化器と、前記シンクバイトを検出するための比較データが予め記憶され、該比較データを比較信号として順次出力するレジスタと、予め設定された比較ポイントにおいて前記再生信号と前記比較信号を比較するウインドを開き、該ウインド期間において入力される前記再生信号と前記比較信号が一致した場合にシンクバイト検出信号を出力する一致検出回路とを備えた。
【００３０】
請求項７に記載の発明は、請求項６に記載のデータ読み取り装置において、前記一致検出回路は、前記シンクバイトの読み出し時期に対応してトリガ信号が入力された後、入力されるウインド信号に基づいて前記再生信号とレジスタから入力される比較信号とを比較するために前記シンクバイトが入力される期間よりも短い期間のウインドを設定し、該ウインドの期間に入力される前記比較信号と前記再生信号の各ビットがそれぞれ一致した場合にシンクバイト検出信号を出力するようにした。
【００３１】
請求項８に記載の発明は、請求項７に記載のデータ読み取り装置において、前記波形等化器は判定帰還型等化器であって、読み出し信号に基づく入力電圧を基準電圧と比較して前記入力電圧をデジタル信号に変換する判定器と、前記判定器の出力信号を順次記憶するシフトレジスタと、該シフトレジスタに記憶された各ビット情報に基づいて前記判定器の入力信号に対する帰還量を演算する帰還フィルタとを備え、前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記再生信号が読み出された前記シフトレジスタの領域に記憶させるようにした。
【００３２】
請求項９に記載の発明は、請求項７に記載のデータ読み取り装置において、前記一致比較回路は、前記比較信号と前記再生信号が一致しない場合に、前記比較信号を前記シフトレジスタに代えて前記帰還フィルタに出力するようにした。
【００３３】
請求項１０に記載の発明は、請求項５乃至９のうちの何れか１項に記載のデータ読み取り装置において、前記レジスタは、前記シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行い、該比較データを比較信号として出力する巡回レジスタである。
【００３４】
請求項１１に記載の発明は、請求項５乃至１０のうちの何れか１項に記載のデータ読み取り装置を備えたハードディスク装置である。
（作用）
従って、請求項１，５に記載の発明によれば、シンクバイトを粗密パターンを含む構成とすることにより、タイミングクロック再生ＰＬＬはシンクバイトによりクロック信号をより細かに引き込みを行うため、クロック信号が読み出し信号に十分に同期する。
【００３５】
請求項２，６に記載の発明によれば、比較信号と再生信号を比較するウインドを設定し、所定のポイントにて比較信号と再生信号が一致する事によりシンクバイト検出とすることで、シンクバイト検出までの時間が短縮される。
【００３６】
請求項３，７に記載の発明によれば、シンクバイトの読み出し時期に対応してトリガ信号が入力された後にシンクバイトが入力される期間よりも短い期間開かれるウインドにより、比較信号と再生信号が比較され、そのウインド期間の比較信号と再生信号が一致する場合にシンクバイト検出とした。これにより、シンクバイトの全ビットが一致しなくても、シンクバイト検出信号を出力することができるため、読み出しを開始してからシンクバイト検出信号を出力するまでの時間、ひいてはユーザデータの読み出し時間が短縮される。
【００３７】
請求項４，８，９に記載の発明によれば、比較信号と再生信号が一致しない場合に、比較信号に基づいて帰還量が演算されて帰還ループに帰還されるため、誤った再生信号に基づく帰還量が帰還されて帰還ループが発散するのが防止される。
【００３８】
請求項１０に記載の発明によれば、レジスタは、シンクバイトに対応する比較データを記憶し、前記トリガ信号に基づいて比較データを所定方向に巡回させるシフト動作を行う巡回レジスタであり、その巡回レジスタから出力される比較信号により、その比較信号と再生信号が簡単な構成で順次比較される。
【００３９】
請求項１１に記載の発明によれば、請求項５乃至１０のうちの何れか１項に記載のデータ読み取り装置が備えられ、ハードディスク装置におけるユーザデータの読み出し時間の短縮が図られる。
【００４０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図６に従って説明する。
尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。
【００４１】
図１は、ハードディスク装置の概略構成を示す。
ハードディスク装置４１は、ホストコンピュータ４２に接続されている。ハードディスク装置４１は、ホストコンピュータ４２の書き込み要求に応答し、ホストコンピュータ４２から入力される記録データを記録媒体としての磁気ディスク１１に記録する。また、ハードディスク装置４１は、ホストコンピュータ４２の読み出し要求に応答し、磁気ディスク１１に記録された格納データを読み出し、ホストコンピュータ４２に出力する。
【００４２】
ハードディスク装置４１は、磁気ディスク１１、第１，第２モータＭ１，Ｍ２、ヘッド装置１２、ハードディスクコントローラ（ＨＤＣ）３１、信号処理回路４３、サーボ回路４４、マイクロプロセッサ（ＭＰＵ）４５、メモリ（ＲＡＭ）４６、インタフェース回路４７を含む。
【００４３】
磁気ディスク１１は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置１２は、第２モータＭ２により磁気ディスク１１の半径方向に位置制御される。ヘッド装置１２は、磁気ディスク１１に記録された情報を読み出してリード信号ＲＤとして信号処理回路４３に出力する。
【００４４】
信号処理回路（リードチャネルＩＣと呼ばれる）４３は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路４３は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００４５】
サーボ回路４４は、バス４８を介して信号処理回路４３の出力信号が入力される。サーボ回路４４は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置１２を目的のトラックにオントラックさせる。
【００４６】
ＭＰＵ４５は、メモリ４６に予め記憶されたハードディスク装置４１を制御するためのプログラムデータに基づいて、ＨＤＣ３１、信号処理回路４３、サーボ回路４４、インタフェース回路４７を制御する。ＨＤＣ３１は、バス４８を介して信号処理回路４３の出力信号を入力する。
【００４７】
ＨＤＣ３１は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code) 誤り訂正処理等の処理を行い、その処理後のデータをバス４８を介してインタフェース回路４７に出力する。インタフェース回路４７は、所定の通信方式に基づいてＨＤＣ３１の出力データを変換して読み出しデータとしてホストコンピュータ４２へ出力する。
【００４８】
ＨＤＣ３１には、ホストコンピュータ４２から書き込みデータがインタフェース回路４７を介して入力される。ＨＤＣ３１は、書き込みデータに誤り訂正のためのデータを付加し、バス４８を介して信号処理回路４３に出力する。信号処理回路４３は、ＨＤＣ３１の出力データをヘッド装置１２を介して磁気ディスク１１に書き込む。
【００４９】
図２は、信号処理回路４３を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路４３は、可変ゲインアンプ（ＶＧＡ）１４、判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）１５、シリアル−パラレル（Ｓ／Ｐ）変換回路２４、デコーダ２５、デスクランブラ２６、インタフェース（Ｉ／Ｆ）回路２７、タイミングリカバリ（ＴＲ）ＰＬＬ回路２１、シンクバイト（ＳＢ）検出回路５１、シーケンス制御回路５２を含む。
【００５０】
シーケンス制御回路５２は、所定の読み出しシーケンスに基づいて上記の各回路１４，１５，２１，２４〜２７，５１を制御する。ＶＧＡ１４は、リード信号ＲＤの振幅を所定の振幅に増幅し、その増幅した信号をＤＦＥ１５に出力する。
【００５１】
図３は、ＤＦＥ１５、ＴＲＰＬＬ回路２１、ＳＢ検出回路５１のブロック回路図を示す。
ＤＦＥ１５は、前置フィルタ１６、加算器１７、判定器１８、シフトレジスタ１９、フィードバックフィルタ２０を含む。前置フィルタ１６は、フィルタリング後の信号を加算器１７に出力する。加算器１７は、前置フィルタ１６の出力信号とフィードバックフィルタ２０の出力信号を加算し、加算結果を判定器１８に出力する。
【００５２】
図４に示すように、判定器１８は、加算器１７の出力電圧Ｖ１と予め設定された基準電圧Ｒｅｆとを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１をシフトレジスタ１９に出力する。
【００５３】
例えば、判定器１８は、出力電圧Ｖ１が基準電圧Ｒｅｆよりも高い場合には「１」の判定信号Ｓ１を、出力電圧Ｖ１が基準電圧Ｒｅｆよりも低い場合には「０」の判定信号Ｓ１を出力する。即ち、判定器１８は、加算器１７の出力信号をサンプリング（標本化）して１ビットのデジタル信号である判定信号Ｓ１に変換する。
【００５４】
シフトレジスタ１９は、フィードバックフィルタ２０の構成に対応する段数（ｎ段）のレジスタＲa1〜Ｒanを含む。シフトレジスタ１９は、判定器１８から出力される判定信号Ｓ１を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを初段のレジスタＲa1に記憶する。そして、シフトレジスタ１９は、クロック信号ＣＬＫに同期して、記憶したデータを順次後段のレジスタにシフトする。これにより、シフトレジスタ１９は、標本化された過去の複数ビット（ｎビット）のデータを記憶する。
【００５５】
フィードバックフィルタ２０は、例えばＦＩＲフィルタよりなる。このＦＩＲフィルタのタップ数に応じてシフトレジスタ１９の段数が設定される。フィードバックフィルタ２０は、信号中に含まれる符号間干渉を取り除くように動作する。フィードバックフィルタ２０は、シフトレジスタ１９に記憶された複数ビットのデータに基づくアナログ信号を加算器１７に出力する。これにより、判定器１８の出力信号は、過去のビットによる干渉が除去された再生信号となり、この再生信号がシフトレジスタ１９に記憶される。
【００５６】
このように構成されたＤＦＥ１５は、符号（シンボル）間干渉を打ち消した再生信号を出力する。
前記加算器１７の出力信号は、サンプリングクロック再生用ＰＬＬ回路２１に出力される。ＰＬＬ回路２１は、Ａ／Ｄ変換器（ＡＤＣ）２２、ＴＲ−ＰＬＬ２３を含む。ＡＤＣ２２は、加算器１７の出力信号をディジタル信号に変換し、そのデジタル信号をＴＲ−ＰＬＬ２３に出力する。
【００５７】
ＴＲ−ＰＬＬ２３は、磁気ディスク１１から制御データとしてのプリアンブルデータを読み出したリード信号ＲＤにクロック信号ＣＬＫを同期させる、所謂クロックの引き込み動作を行う。このクロック信号ＣＬＫにより、ＤＦＥ１５のシフトレジスタ１９は、判定器１８の出力信号をクロック信号ＣＬＫのエッジに応答してサンプリングする。これにより、シフトレジスタ１９は、リード信号ＲＤの転送速度でサンプリングすることにより、前記磁気ディスク１１の記録データに対応する判定信号を記憶する。
【００５８】
更に、ＴＲ−ＰＬＬ２３は、シンクバイトを読み出したリード信号ＲＤに基づいて、クロック信号ＣＬＫの引き込み動作を行う。ＴＲ−ＰＬＬ２３は、ＡＤＣ２２から入力される信号の状態が遷移する場所を引き込み位置とする。その引き込み位置において、ＴＲ−ＰＬＬ２３はＡＤＣ２２から入力される信号とクロック信号ＣＬＫの位相を比較し、その比較結果に基づいてクロック信号ＣＬＫの周波数を変更するように構成されている。従って、シンクバイトは、遷移する場所含むようなビット列のパターンに設定されている。
【００５９】
図４は、本実施形態のシンクバイトのパターン構成を示す。シンクバイトは１２ビットのビット列であり、「111100011000」のパターンに設定されている。このシンクバイトのパターンは、信号の状態が遷移する、即ち、０，１のビットが、「０→１」，「１→０」と遷移する引き込み位置であり、所謂ビットが反転する間隔が長いパターン「11110 」と、反転する間隔が短いパターン「0110」を組み合わせて構成されている。即ち、シンクバイトは、状態の遷移が粗なパターンと、状態の遷移が密なパターンが組み合わされている。尚、先行するプリアンブルのパターンは「０」ビットにて終了する。従って、間隔の長いパターンは、ＰＬＬ回路にプリアンブルに続いて入力されるため、そのパターンは「011110」となる。
【００６０】
このように構成されたシンクバイトにより、ＴＲ−ＰＬＬ２３は、プリアンブルを読み出している期間に続いてシンクバイトを読み出している期間においてもクロック信号ＣＬＫの引き込みを行うことができる。即ち、上記のシンクバイトは、ＴＲ−ＰＬＬ２３における引き込み期間を長くする。これにより、図１の磁気ディスク１１の回転数が高くなってプリアンブルを読み出す期間が短くなっても、ＴＲ−ＰＬＬ２３は、プリアンブルに加えてシンクバイトによりクロック信号ＣＬＫの引き込みを十分に行うことができる。
【００６１】
そして、ＤＦＥ１５のシフトレジスタ１９は、上記のクロック信号ＣＬＫに基づいて判定器１８からの判定信号Ｓ１をサンプリングする。そして、クロック信号ＣＬＫは、リード信号ＲＤの周波数に十分に引き込まれていることから、シフトレジスタ１９は、正確なタイミングで判定信号Ｓ１をサンプリングする。これにより、判定誤りを低減することができる。
【００６２】
ＤＦＥ１５は、再生信号を、ＳＢ検出回路５１に出力する。
ＳＢ検出回路５１は、サーキュレータ５２、一致検出回路５３を含む。サーキュレータ５２は巡回レジスタであり、例えば図４に示すように、１２ビットにて構成されるシンクバイトのビット数に対応する数のレジスタＲb1〜Ｒb12 を有する。各レジスタＲb1〜Ｒb12 には、シンクバイトと同じ値の比較データを構成する各ビットがそれぞれ記憶される。
【００６３】
サーキュレータ５２には、シーケンス制御回路５２からトリガ信号ＴＲＧが入力される。シーケンス制御回路５２は、入力されるクロック信号ＣＬＫに基づいて、シンクバイトの先頭ビットを読み出すタイミングに合せてＨレベルのトリガ信号ＴＲＧを一定期間（例えば、クロック信号ＣＬＫの１周期分）出力するように構成されている。
【００６４】
トリガ信号ＴＲＧを出力するタイミングについて詳述すれば、図１の磁気ディスク１１の各セクタには、プリアンブル、シンクバイト、ユーザデータの順番に格納されている。そして、プリアンブルのビット数は、予め判っている。そして、セクタに格納されている情報を読み出した場合、そのセクタの先頭ビット（プリアンブルの先頭ビット）の読み出し位置を検出することは容易である。
【００６５】
従って、プリアンブルの先頭ビットを読み出してからのクロック信号ＣＬＫのエッジをカウントすることにより、シンクバイトの先頭ビットが読み出されるタイミングを検出することは容易である。そして、シーケンス制御回路５２は、このタイミングでトリガ信号ＴＲＧを出力するように構成されている。
【００６６】
サーキュレータ５２は、図２のシーケンス制御回路５２から入力されるトリガ信号ＴＲＧの立ち上がりエッジに応答し、クロック信号ＣＬＫに基づいて各レジスタＲb1〜Ｒb12 に記憶した比較データの各ビットを所定方向に巡回させるシフト動作を行う。即ち、サーキュレータ５２は、入力されるクロック信号ＣＬＫの立ち上がりエッジに応答し、初段〜１１段目のレジスタＲb1〜Ｒb11 に記憶した比較データの各ビットを２段目〜最終段のレジスタＲb2〜Ｒb12 にシフトすると共に、最終段のレジスタＲb12 に記憶したビットを初段のレジスタＲb1にシフトする。サーキュレータ５２は、初段のレジスタＲb1に記憶した１ビットのデータを比較ビット信号Ｓ３として一致検出回路５３に出力する。
【００６７】
一致検出回路５３には、ＤＦＥ１５のシフトレジスタ１９初段に記憶された１ビットのデータが再生ビット信号Ｓ４としてクロック信号ＣＬＫに同期して順次入力される。
【００６８】
一致検出回路５３には、シーケンス制御回路５２からウインド信号ＷＧとトリガ信号ＴＲＧが入力される。シーケンス制御回路５２は、トリガ信号ＴＲＧの立ち上がりエッジから所定期間（図５ではクロック信号ＣＬＫの１周期分）経過した後に、所定期間（図５では８周期分）だけＨレベルのウインド信号ＷＧを出力する。
【００６９】
一致検出回路５３は、トリガ信号ＴＲＧが入力された後、ウインド信号ＷＧがＨレベルの間、比較ビット信号Ｓ３と再生ビット信号Ｓ４を順次比較する。一致検出回路５３は、ウインド信号ＷＧがＨレベルの間に入力される比較ビット信号Ｓ３と再生ビット信号Ｓ４が全て一致した場合、シンクバイト検出信号Ｓ２を出力する。このことは、シンクバイト検出の確率を高くする、即ちバイト同期確立を容易にする。
【００７０】
即ち、一致検出回路５３は、Ｈレベルのウインド信号ＷＧが入力されている間、即ちそれぞれ８個の比較ビット信号Ｓ３と再生ビット信号Ｓ４を比較する。これは、１２ビットの比較データと判定データを比較する場合に比べて一致する確立が高い。そして、それぞれ８個の比較ビット信号Ｓ３と再生ビット信号Ｓ４が一致していれば、残りのビットも一致している確立が高い。従って、一致検出回路５３は、従来のＳＢ検出回路５１に比べてシンクバイト検出信号Ｓ２を出力しやすくなる。
【００７１】
また、シーケンス制御回路５２は、トリガ信号ＴＲＧから所定期間経過後、Ｈレベルのウインド信号ＷＧに応答して比較ビット信号Ｓ３と再生ビット信号Ｓ４の比較を行う。このシンクバイトの先頭ビット、又は先頭ビットから複数ビットは、クロック信号ＣＬＫの同期が不十分であるときに、誤った値がサンプリングされてシフトレジスタ１９に記憶されるからである。
【００７２】
しかし、その後の複数の比較ビット信号Ｓ３は、前記ＴＲ−ＰＬＬ２３の引き込みによりリード信号ＲＤと同期しているため、正確なデータがサンプリングされている。また、そのシンクバイトに続いて読み出されるユーザデータは、クロック信号ＣＬＫがリード信号ＲＤに十分同期していることから、正確なデータがサンプリングされてシフトレジスタ１９に記憶される。
【００７３】
そのため、シンクバイトの先頭の１ビット、又は先頭から複数ビット経過した後に、比較ビット信号Ｓ３と再生ビット信号Ｓ４を比較することにより、一致検出回路は、シンクバイトを検出する。これにより、読み出し開始からシンクバイト検出までの時間は、従来のそれに比べて短くなる。
【００７４】
そして、図１のＨＤＣ３１は、シンクバイト検出信号を入力すると、シンクバイトに続いて入力されるデータをユーザデータとして処理する。そのため、読み出しを開始してからユーザデータを読み出すまでの時間は、従来のそれに比べて短くなる。
【００７５】
尚、シーケンス制御回路５２を、トリガ信号ＴＲＧの立ち上がりエッジ後、クロック信号ＣＬＫの２周期以上経過した後にＨレベルのウインド信号ＷＧを出力する構成としてもよい。また、シーケンス制御回路を、クロック信号ＣＬＫの７周期以下又は９周期以上、Ｈレベルのウインド信号ＷＧを出力する構成としてもよい。
【００７６】
ところで、比較ビット信号Ｓ３と再生ビット信号Ｓ４が一致しない場合、一致検出回路５３は、比較ビット信号Ｓ３をシフトレジスタ１９の初段のレジスタＲa1に格納する。これにより、一致検出回路５３は、誤りのある再生ビット信号Ｓ４の情報を比較ビット信号Ｓ３により書き換える。これは、再生ビット信号Ｓ４がシンクバイトを構成するビットであり、そのビットの位置が判っているからである。
【００７７】
上記したように、１つのセクタに格納されている情報を読み出した場合、そのセクタの先頭ビット（プリアンブルの先頭ビット）の読み出し位置を検出することは容易である。そして、プリアンブルのビット数は予め判っている。従って、プリアンブルの先頭ビットを読み出してからのクロック信号ＣＬＫのエッジをカウントすることにより、シンクバイトの先頭ビットが読み出されるタイミングを検出することは容易である。シーケンス制御回路５２は、このタイミングでトリガ信号ＴＲＧを出力するように構成されている。このため、一致検出回路５３には、シンクバイトの先頭ビットである再生ビット信号Ｓ４と同じタイミングで、比較データの先頭ビットである比較ビット信号Ｓ３が入力される。
【００７８】
そして、一致検出回路５３は、読み出しにビットエラーが生じて再生ビット信号Ｓ４と比較ビット信号Ｓ３が一致しない場合、正しい値の比較ビット信号Ｓ３をシフトレジスタに書き込む。これにより、シンクバイトを読み出している間に誤りを伝搬してＤＦＥ１５の帰還ループが発散するのを防止する。
【００７９】
尚、図６に示すように、一致検出回路５３は、再生ビット信号Ｓ４と比較ビット信号Ｓ３が一致しない場合に、比較ビット信号Ｓ３を直接フィードバックフィルタ２０に出力する構成としてもよい。この構成によっても、ＤＦＥ１５の帰還ループの発散を防止することができる。
【００８０】
ＤＦＥ１５は、再生信号を図２のＳＰ変換回路２４に出力する。ＳＰ変換回路２４は、再生信号をパラレル信号に変換しデコーダ２５に出力する。デコーダ２５は、パラレル信号を所定の方式により復号し、その復号データをデスクランブラ２６に出力する。デスクランブラ２６は、所定の方式によりデコーダの出力データのビットの並べ替えを行い再生データを生成する。その再生データはインタフェース回路２７を介してＨＤＣ３１に出力される。
【００８１】
ＨＤＣ３１は、信号処理回路４３に読み出し動作の開始を指示する。その後、ＨＤＣ３１は、シンクバイト検出信号Ｓ２を入力すると、そのシンクバイト検出信号に応答して、シンクバイトに続く再生データを記録データとして扱い、この記録データに対する処理を行う。
【００８２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）周期パターンのプリアンブルデータに続いて読み出されるシンクバイトは、リード信号ＲＤに基づいてＡＤＣ２２の出力信号の情報が遷移する引き込み位置が粗な部分と密な部分とを含む粗密パターンにて構成される。ＴＲ−ＰＬＬ２３は、このシンクバイトの引き込み位置において、シンクバイトを読み出したリード信号ＲＤに対してクロック信号ＣＬＫの同期引き込みを行う。その結果、磁気ディスク１１が高速に回転駆動されてプリアンブルデータを読み出したリード信号の期間が短くなっても、シンクバイトを読み出したリード信号ＲＤにクロック信号ＣＬＫを同期させることができるため、リード信号ＲＤにクロック信号ＣＬＫを十分に同期させることができる。このクロック信号ＣＬＫにより、ＤＦＥ１５の判定誤りや、帰還ループの発散を防止し、ユーザデータの読み込むまでの時間が長期化を防ぐことができる。
【００８３】
（２）一致検出回路５３は、Ｈレベルのウインド信号が入力されている間、再生ビット信号Ｓ４と比較ビット信号Ｓ３の比較を行い、比較ビット信号Ｓ３と再生ビット信号Ｓ４の各ビットがそれぞれ一致した場合にシンクバイト検出信号Ｓ２を出力する。これにより、シンクバイトの全ビットが一致しなくてもシンクバイト検出信号を出力することができるため、読み出しを開始してからシンクバイト検出信号を出力するまでの時間、ひいては記録データの読み出し時間を短縮することができる。
【００８４】
（３）一致検出回路５３は、比較ビット信号Ｓ３と再生ビット信号Ｓ４が一致しない場合に、正しい値の比較ビット信号Ｓ３をシフトレジスタに書き込む。これにより、シンクバイトを読み出している間再生ビット信号Ｓ４による誤りを伝搬するのを防ぎ、ＤＦＥ１５の帰還ループが発散するのを防止することができる。
【００８５】
【発明の効果】
以上詳述したように、請求項１，５に記載の発明によれば、読み出し信号にクロック信号を十分に同期させることが可能なデータ読み取り方法、データ読み取り装置、ハードディスク装置を提供することができる。
【００８６】
また、請求項１乃至１０に記載の発明によれば、シンクバイトの検出率を高めて記録媒体から情報を読み出す読み出し時間の短縮を図ることができる。
また、請求項４，８，９に記載の発明によれば、シンクバイトを検出できないときにおいても、波形等化器の帰還ループの発散を防止することができる。
【図面の簡単な説明】
【図１】  一実施形態のハードディスク装置の概略構成図。
【図２】  一実施形態の信号処理回路のブロック回路図。
【図３】  ＤＦＥ，ＴＲＰＬＬ回路びＳＢ検出回路のブロック回路図。
【図４】  一実施形態のシンクバイトの作用を示す説明図。
【図５】  信号処理回路の動作を示すタイミング図。
【図６】  別のＤＦＥ及びＳＢ検出回路のブロック回路図。
【図７】  従来の信号処理回路のブロック回路図。
【図８】  従来のＤＦＥ及びＴＲＰＬＬ回路のブロック回路図。
【図９】  セクタの記録フォーマットを示す説明図。
【符号の説明】
１５    波形等化器としての帰還判定型等化器
２１    タイミングクロック再生ＰＬＬ
５２    レジスタとしてのサーキュレータ
５３    一致検出回路
ＣＬＫ  クロック信号
ＲＤ    読み出し信号としてのリード信号
Ｓ２    再生信号
ＴＲＧ  トリガ信号
ＷＧ    ウインド信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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