(57)【特許請求の範囲】
【請求項１】
メモリセル、および不良を救済するための冗長メモリセルと、
コマンドをデコードしてアドレスラッチ信号を生成するコマンドデコーダと、
アドレス信号を受け、受けた信号を内部アドレス信号として出力するアドレス入力回路と、
前記内部アドレス信号を取り込み、取り込んだ信号を前記アドレスラッチ信号に合わせて内部回路に供給するラッチ回路と、
前記内部アドレス信号を受け、該内部アドレス信号が不良アドレスかどうかを判定し、判定結果を冗長判定信号として出力する冗長判定回路と、
前記冗長判定信号を取り込み、取り込んだ信号を前記アドレスラッチ信号に合わせて該内部回路に供給する冗長ラッチ回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記アドレス入力回路が出力する前記内部アドレス信号は、第１内部アドレス信号と、該第１内部アドレス信号より遅いタイミングで出力される第２内部アドレス信号とで構成され、
前記冗長判定回路は、第１内部アドレス信号を前記内部アドレス信号として受け、
前記ラッチ回路は、第２内部アドレス信号を前記内部アドレス信号として取り込むことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記第２内部アドレス信号の前記第１内部アドレス信号に対する遅れ時間は、前記冗長判定回路における不良アドレスの判定時間に合わせて設定されていることを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記アドレス入力回路は、外部から供給されるクロック信号に同期して前記第１内部アドレス信号および前記第２内部アドレス信号を出力することを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
前記アドレス入力回路は、外部から供給されるクロック信号に非同期で前記第１内部アドレス信号を出力し、前記クロック信号に同期して前記第２内部アドレス信号を出力することを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、
前記アドレス入力回路は、前記アドレス信号を２回に分けて受け、
前記冗長判定回路は、最初に受けた前記アドレス信号が不良アドレスかどうかを判定することを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記アドレス入力回路は、前記アドレス信号を２回に分けて受け、
前記冗長判定回路は、２番目に受けた前記アドレス信号が不良アドレスかどうかを判定することを特徴とする半導体集積回路。
【請求項８】
請求項１ないし請求項７のいずれか１項記載の半導体集積回路において、
前記アドレスラッチ信号は、コラムアドレスラッチ信号であることを特徴とする半導体集積回路。
【請求項９】
請求項１ないし請求項７のいずれか１項記載の半導体集積回路において、
前記内部回路は、
前記冗長判定信号に基づいて前記ラッチ回路からの前記内部アドレス信号をプリデコードするプリデコーダと、
前記冗長判定信号に基づいて冗長プリデコード信号を生成する冗長プリデコーダとを備えていることを特徴とする半導体集積回路。
【請求項１０】
メモリセル、および不良のメモリセルを救済するための冗長メモリセルと、
共通のアドレス端子に供給されるロウアドレス信号とコラムアドレス信号とを順次に受け、受けた信号を内部アドレス信号として出力するアドレス入力回路と、
前記内部アドレス信号を、前記コラムアドレス信号の受信に同期して生成されるコラムアドレスラッチ信号に同期して取り込み、取り込んだ信号を出力するコラムラッチ回路と、
前記内部アドレス信号を、前記ロウアドレス信号の受信に同期して生成されるロウアドレスラッチ信号に同期して取り込み、取り込んだ信号を出力するロウラッチ回路と、
前記アドレス入力回路から供給される前記内部アドレス信号と前記不良のメモリセルの不良アドレスとを受け、該内部アドレス信号が前記不良アドレスと一致するときに冗長判定信号を活性化する冗長判定回路と、
前記冗長判定信号を前記コラムアドレスラッチ信号に同期して取り込み、取り込んだ信号を出力する冗長ラッチ回路と、
前記冗長ラッチ回路からの冗長判定信号が非活性化されているときに、前記コラムラッチ回路から出力される内部アドレス信号をデコードし、プリデコード信号を出力するプリデコーダと、
前記冗長ラッチ回路からの冗長判定信号が活性化されているときに、冗長プリデコード信号を出力する冗長プリデコーダとを備えていることを特徴とする半導体集積回路。
【請求項１１】
メモリセル、および不良を救済するための冗長メモリセルと、
アドレス信号を受け、受けた信号を内部アドレス信号として出力するアドレス入力回路と、
前記内部アドレス信号を取り込み、取り込んだ信号を動作タイミングに合わせて内部回路に供給するラッチ回路と、
前記内部アドレス信号を受け、該内部アドレス信号が不良アドレスかどうかを判定し、判定結果を冗長判定信号として出力する冗長判定回路と、
前記冗長判定信号を取り込み、取り込んだ信号を前記動作タイミングに合わせて該内部回路に供給する冗長ラッチ回路とを備え、
前記内部回路は、
前記冗長判定信号に基づいて前記ラッチ回路からの前記内部アドレス信号をプリデコードするプリデコーダと、
前記冗長判定信号に基づいて冗長プリデコード信号を生成する冗長プリデコーダとを備えていることを特徴とする半導体集積回路。
【請求項１２】
請求項１１記載の半導体集積回路において、
前記動作タイミングは、コマンドをデコードすることにより生成されるアドレスラッチ信号の生成タイミングであることを特徴とする半導体集積回路。
【請求項１３】
メモリセル、および不良を救済するための冗長メモリセルと、
外部アドレス信号を入力して内部アドレス信号とし、該内部アドレス信号をラッチ回路を介して内部回路に出力するアドレス入力部と、
前記内部アドレス信号が不良アドレスかどうかを判定して冗長判定信号を生成し、該冗長判定信号を冗長ラッチ回路を介して前記内部回路に出力する冗長判定部とを備え、
コマンドデコーダがコマンドのデコード処理を行っている間に、前記冗長判定部は前記内部アドレス信号が不良アドレスかどうかの判定を行い、
前記アドレス入力回路から前記内部回路への信号の出力と前記冗長ラッチ回路から前記内部回路への前記冗長判定信号の出力とが同じタイミングで行われることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルを有する半導体集積回路に関する。特に、本発明は、メモリセルの不良またはその周辺回路の不良を救済するための冗長回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
一般に、DRAM等の半導体集積回路は、基板中の格子欠陥および製造工程で発生する異物に起因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。
図９は、この種の冗長回路を有するDRAMの主要部を示している。図において、太線で示した信号線は、複数本で構成されている。
【０００３】
DRAMは、入力回路２、コマンドデコーダ４、クロック信号CLKを受ける入力バッファ６、アドレス信号ADDを受けるアドレス入力回路８、ラッチ回路１０、プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長判定回路１８、冗長プリデコーダ２０、および冗長コラムデコーダ２２を有している。プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長判定回路１８、冗長プリデコーダ２０、および冗長コラムデコーダ２２は、コラムアドレスの供給を受けて動作する回路である。すなわち、このDRAMは、コラムアドレスに対応する不良を救済するための冗長回路を有している。
【０００４】
入力回路２は、コマンド信号/CS、/RAS、/CAS、/WE（以下、これらの信号をまとめてコマンド信号CMDとも称する）を受ける入力バッファ２ａと、入力バッファ６から出力される内部クロック信号CLKINZに同期して受けた信号を取り込むラッチ２ｂとを有している。コマンドデコーダ４は、取り込んだコマンド信号を解読し、解読結果に応じてコマンド信号ACTV、READ、WRITE、およびRASアドレスラッチ信号ERALPZ、CASアドレスラッチ信号EXTPZを出力している。
【０００５】
アドレス入力回路８は、アドレス信号ADDを受ける入力バッファ８ａと、受けた信号を内部クロック信号CLKINZに同期して取り込むラッチ８ｂとを有している。ラッチ８ｂは、取り込んだ信号を内部アドレス信号ADDINとして出力している。なお、この例のDRAMは、アドレスマルチプレクス方式を採用しており、ロウアドレスまたはコラムアドレスが、アドレス信号ADDとしてDRAMに供給される。
【０００６】
ラッチ回路１０は、ロウラッチ１０ａと、コラムラッチ１０ｂとを有している。ロウラッチ１０ａは、RASアドレスラッチ信号ERALPZに同期してロウアドレスを取り込み、取り込んだ信号をロウアドレス信号RADDとして出力している。ロウアドレス信号RADDは、図示しないロウアドレスに対応する回路に供給される。コラムラッチ１０ｂは、CASアドレスラッチ信号EXTPZに同期してコラムアドレスを取り込み、取り込んだ信号をコラムアドレス信号CADDとして出力している。
【０００７】
プリデコーダ１２は、冗長判定信号RDNの非活性化時（低レベル）に、図示しない制御回路で生成されたコラムイネーブルパルスCEPに同期してコラムアドレス信号CADDを取り込み、取り込んだ信号をデコードし、所定のプリデコード信号PDECを出力している。コラムデコーダ１４は、プリデコード信号PDECをデコードし、所定のコラム線選択信号CLを活性化する。
【０００８】
フューズ回路１６は、ポリシリコン等で形成された複数のフューズと、その制御回路とを有している。ヒューズは、ウエハ状態でのプローブ試験で判明する不良アドレス（コラムアドレス）に応じて溶断される。ヒューズ回路１６は、ヒューズの溶断により設定された不良アドレスを冗長コラムアドレス信号RCADDとして出力している。冗長判定回路１８は、コラムアドレス信号CADDと冗長コラムアドレス信号RCADDとを比較し、両信号が一致する場合に冗長判定信号RDNを活性化（高レベル）する。
【０００９】
冗長プリデコーダ２０は、コラムイネーブルパルスCEPに同期して冗長判定信号RDNを取り込み、取り込んだ信号を冗長プリデコード信号RPDECとして出力している。冗長コラムデコーダ２２は、冗長プリデコード信号RPDECを受け、冗長コラム線選択信号RCLを活性化する。冗長判定回路１８でのアドレス信号CADD、RDNADDの比較が一致したとき、冗長コラム線選択信号RCLが活性化される。そして、冗長回路が動作し、図示しない冗長メモリセルに対する読み出し動作または書き込み動作が実行される。
【００１０】
図１０は、図９に示したDRAMの読み出し動作の例を示している。
まず、クロック信号CLKに同期してコマンド信号CMD（アクティブコマンドACTV）およびアドレス信号ADD（ロウアドレスR1）がDRAMに供給される。図９に示したラッチ２ｂは、内部クロック信号CLKINZに同期してコマンド信号CMDを取り込む（図１０（ａ））。ラッチ８ｂは、内部クロック信号CLKINZに同期してロウアドレスR1を取り込み、取り込んだアドレスを内部アドレス信号ADDINとして出力する（図１０（ｂ））。この後、ロウアドレスR1に対応するワード線（図示せず）が選択される。
【００１１】
次のクロック信号CLKに同期してコマンド信号CMD（読み出しコマンドREAD）およびアドレス信号ADD（コラムアドレスC1）がDRAMに供給される。ここで、コラムアドレスC1は、不良個所に対応するアドレスであり、その情報は、フューズ回路１６に書き込まれている。ラッチ８ｂは、内部クロック信号CLKINZに同期してコラムアドレスC1を取り込み、取り込んだアドレスを内部アドレス信号ADDINとして出力する（図１０（ｃ））。
【００１２】
コマンドデコーダ４は、読み出しコマンドREADを受けた後、所定時間後にCASアドレスラッチ信号EXTPZを高レベルに変化させる。コラムラッチ１０ｂは、CASアドレスラッチ信号EXTPZの立ち上がりエッジに同期してコラムアドレスC1を取り込み、取り込んだアドレスを内部コラムアドレス信号CADDとして出力する（図１０（ｄ））。内部コラムアドレス信号CADDは、プリデコーダ１２および冗長判定回路１８に供給される。内部コラムアドレス信号CADD（コラムアドレスC1）は、フューズ回路１６からの冗長コラムアドレス信号RCADDと同一である。このため、冗長判定回路１８は、冗長判定信号RDNを高レベルに変化させる（図１０（ｅ））。ここで、内部コラムアドレス信号CADDの変化から冗長判定信号RDNが活性化されるまでの時間T1は、冗長判定回路１８が冗長判定を実行するために必要な期間である。
【００１３】
冗長判定信号RDNの活性化により、プリデコーダ１２は、非活性化される。プリデコーダ１２の非活性化により、コラムアドレスC1に対応する通常のメモリセルに対する動作が禁止される。冗長プリデコーダ２０は、コラムイネーブルパルスCEPの立ち上がりエッジに同期して冗長判定信号RDNを取り込み、冗長プリデコード信号RPDECを出力する（図１０（ｆ））。冗長コラムデコーダ２２は、冗長プリデコード信号RPDECを受け、冗長コラム線選択信号RCLを活性化（高レベル）する（図１０（ｇ））。冗長コラム線選択信号RCLの活性化により、冗長回路として形成されているコラムスイッチが導通し、冗長メモリセル（図示せず）から読み出されたデータが出力される。
【００１４】
次のクロック信号CLKに同期してコマンド信号CMD（読み出しコマンドREAD）およびアドレス信号ADD（コラムアドレスC2）がDRAMに供給される。ここで、コラムアドレスC2は、不良個所に対応するアドレスではない。このため、冗長判定回路１８は、冗長判定信号RDNを低レベルに変化させる（図１０（ｈ））。
【００１５】
プリデコーダ１２は、冗長判定信号RDNの非活性化により活性化される。冗長コラムデコーダ２２は、冗長判定信号RDNの非活性化により、非活性化される。冗長コラムデコーダ２２の非活性化により、冗長メモリセルに対する動作が禁止される。プリデコーダ１２は、コラムイネーブルパルスCEPの立ち上がりエッジに同期して内部コラムアドレス信号CADDを取り込み、取り込んだ信号をデコードし、所定のプリデコード信号PDECを出力する（図１０（ｉ））。
【００１６】
コラムデコーダ１４は、プリデコード信号PDECをデコードし、所定のコラム線選択信号CLを活性化（高レベル）する（図１０（ｊ））。コラム線選択信号CLの活性化により、所定のコラムスイッチが導通し、メモリセル（図示せず）から読み出されたデータが出力される。
【００１７】
【発明が解決しようとする課題】
上述した従来のDRAMでは、アドレスの入力処理、ラッチ処理、冗長判定の処理、およびデコード処理は、それぞれ、前の処理を受けて順次に実行される。例えば、冗長判定回路１８は、アドレス入力回路８およびラッチ回路１０を介して、生成された内部コラムアドレス信号CADDを受けている。換言すれば、冗長判定回路１８でのアドレス比較は、内部コラムアドレス信号CADDが生成された後に行われる。このため、内部回路の動作タイミングが、上記時間T1だけ遅れ、読み出しデータの出力が遅れるという問題があった。すなわち、アクセス時間を短縮できない。この問題は、書き込み動作でも同様に発生する。すなわち、書き込みアドレスと不良アドレスとの比較に要する時間T1だけ、書き込みデータのメモリセルへの書き込みタイミングが遅れてしまう。読み出し動作時間、書き込み動作時間の増大は、クロック信号の周波数を高くすることを阻害する。
【００１８】
本発明の目的は、メモリセルおよび不良を救済する冗長回路を有する半導体集積回路において、アクセス時間を短縮することにある。
本発明の別の目的は、冗長回路での冗長判定を早いタイミングで行うことで内部回路の不要な動作を防止し、消費電力を低減することにある。
本発明のさらなる別の目的は、内部回路の動作タイミングを、正常なアドレス、冗長アドレスにかかわりなく同一にし、内部回路の制御を容易にすることにある。
【００１９】
本発明の別の目的は、メモリセルを有するクロック同期式の半導体集積回路において、メモリセルまたは冗長メモリセルに対する読み出し動作および書き込み動作の制御を高速にし、クロック信号の周波数を高くすることにある。
本発明の別の目的は、メモリセルを有し、行アドレス信号と列アドレス信号とが順次供給される半導体集積回路において、行アドレス信号または列アドレス信号の冗長判定を高速に行うことにある。
【００２０】
【課題を解決するための手段】
請求項１の半導体集積回路は、メモリセルおよび不良を救済するための冗長メモリセルと、アドレス入力回路と、ラッチ回路と、冗長判定回路と、冗長ラッチ回路とを備えている。アドレス入力回路は、外部から供給されるアドレス信号を受け、受けた信号を内部アドレス信号として出力する。ラッチ回路は、アドレス入力回路からの内部アドレス信号を取り込み、取り込んだ信号を内部回路の動作タイミングに合わせて内部回路に供給する。冗長判定回路は、アドレス入力回路から内部アドレス信号を受け、受けた内部アドレス信号が不良アドレスかどうかを判定し、判定結果を冗長判定信号として出力する。すなわち、内部アドレス信号が不良アドレスのときに、冗長判定信号は活性化される。冗長ラッチ回路は、冗長判定信号を取り込み、取り込んだ信号を内部回路の動作タイミングに合わせて内部回路に供給する。このように、ラッチされる前のアドレス信号を使用して冗長判定することで、冗長判定を早いタイミングで行うことができる。冗長判定信号（冗長アドレスの情報）は、冗長判定後にラッチすればよい。したがって、メモリセルまたは冗長メモリセルに対する読み出し動作時間および書き込み動作時間を短縮できる。また、冗長判定が動作サイクルの早い時期に行われるため、不良の救済時（冗長判定信号の活性化時）に、通常のメモリセルへのアクセスの禁止を早くできる。この結果、メモリセルの動作に関係する内部回路の不要な動作を防止でき、消費電力が低減される。
【００２１】
請求項２および請求項３の半導体集積回路では、アドレス入力回路は、受けたアドレス信号を、まず第１内部アドレス信号として出力し、この後第１内部アドレス信号よりタイミングの遅い第２内部アドレス信号として出力する。例えば、第２内部アドレス信号の第１内部アドレス信号に対する遅れ時間は、冗長判定回路における不良アドレスの判定時間に合わせて設定されている。冗長判定回路は、第１内部アドレス信号を内部アドレス信号として受ける。ラッチ回路は、第２内部アドレス信号を内部アドレス信号として取り込む。このため、ラッチ回路のラッチタイミングと冗長ラッチ回路のラッチタイミングとを同一にすることが可能になる。したがって、内部回路の動作タイミングを、正常なアドレス、冗長アドレスにかかわりなく同一にできる。この結果、内部回路の制御が容易になる。
【００２２】
請求項４および請求項５の半導体集積回路では、アドレス入力回路は、外部から供給されるクロック信号に同期して第１内部アドレス信号および第２内部アドレス信号を出力する。あるいは、アドレス入力回路は、外部から供給されるクロック信号に非同期で第１内部アドレス信号を出力し、クロック信号に同期して第２内部アドレス信号を出力する。このため、クロック同期式の半導体集積回路においても、メモリセルまたは冗長メモリセルに対する読み出し動作および書き込み動作を高速に制御できる。この結果、クロック信号の周波数を高くすることが可能になる。
【００２３】
請求項６の半導体集積回路では、２回に分けて順次に供給されるアドレス信号に基づいて、読み出し動作または書き込み動作等が実行される。このとき、冗長判定回路は、最初に受けたアドレス信号が不良アドレスかどうかを判定する。このため、例えば、行アドレス信号と列アドレス信号とが順次供給される半導体集積回路において、行アドレス信号の冗長判定を高速に行うことができる。
【００２４】
請求項７の半導体集積回路では、２回に分けて順次に供給されるアドレス信号に基づいて、読み出し動作または書き込み動作等が実行される。このとき、冗長判定回路は、２番目に受けたアドレス信号が不良アドレスかどうかを判定する。このため、例えば、行アドレス信号と列アドレス信号とが順次供給される半導体集積回路において、列アドレス信号の冗長判定を高速に行うことができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。従来技術で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２６】
この半導体集積回路は、シリコン基板上にCMOSプロセス技術を使用してSDRAMインタフェースを備えたFCRAM（Fast Cycle RAM）として形成されている。すなわち、このFCRAMは、アドレス信号ADDを、ロウアドレス信号とコラムアドレス信号とに分けて順次に受け（アドレスマルチプレクス方式）、ロウアドレス信号に対応してワード線を選択し、コラムアドレス信号に対応して読み出し動作または書き込み動作を実行する。
【００２７】
FCRAMは、入力回路２、コマンドデコーダ４、クロック信号CLKを受ける入力バッファ６、アドレス信号ADDを受けるアドレス入力回路２４、ラッチ回路２６、プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長判定回路２８、冗長プリデコーダ２０、および冗長コラムデコーダ２２を有している。入力回路２、コマンドデコーダ４、入力バッファ６、プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長プリデコーダ２０、および冗長コラムデコーダ２２は、図９と同一であり、これ等回路の接続関係も同一である。
【００２８】
なお、実際のFCRAMでは、複数の冗長判定回路２８および冗長ラッチ２６ａが形成され、複数の不良が救済される。この実施形態では、説明を簡単にするため、これ等の回路を省略している。
図２は、アドレス入力回路２４、冗長判定回路２８、およびラッチ回路２６の詳細を示している。
【００２９】
アドレス入力回路２４は、カレントミラー回路で構成された入力バッファ２４ａと、差動増幅器で構成されたラッチ２４ｂと、バッファ２４ｃとを、それぞれアドレス信号ADD0-ADDnに対応して有している。なお、入力バッファ２４ａは、カレントミラー回路に限定されることなく、例えば、インバータ等のゲート回路で構成されてもよい。ラッチ２４ｂは、入力バッファ２４ａからの出力信号を内部クロック信号CLKINZに同期して取り込み、取り込んだ信号を第１内部アドレス信号ADDIN1として出力している。バッファ２４ｃは、第１内部アドレス信号ADDIN1を受け、受けた信号を所定時間遅延させ、第２内部アドレス信号ADDIN2として出力している。バッファ２４ｃの遅延時間は、次に述べる冗長判定回路２８の冗長判定に要する時間にほぼ等しくなるように設定されている。
【００３０】
冗長判定回路２８は、第１内部アドレス信号ADDIN1とフューズ回路１６から出力される冗長コラムアドレス信号RCADDの各ビットをそれぞれ比較する比較部２８ａと、比較部２８ａの比較結果に応じて冗長判定信号RDNを活性化する判定部２８ｂとを有している。比較部２８ａは、冗長コラムアドレス信号RCADDに応じて第１内部アドレス信号ADDIN1または第１内部アドレス信号ADDIN1の反転信号を出力する回路である。比較部２８ａは、例えば、ENOR回路で構成することができる。判定部２８ｂは、例えば、NORゲートで構成されている。冗長判定信号RDNは、全ての比較部２８ａが低レベルを出力するときに活性化（高レベル）される。
【００３１】
ラッチ回路２６は、図１に示したロウラッチ１０ａと、コラムラッチ１０ｂと、冗長ラッチ２６ａとを有している。コラムラッチ１０ｂは、CASアドレスラッチ信号EXTPZの活性化時に、第２内部アドレス信号ADDIN2を内部に伝達する複数のCMOS伝達ゲートと、これ等CMOS伝達ゲートを介して伝達される第２内部アドレス信号ADDIN2をラッチし、ラッチした信号をコラムアドレス信号CADD0-CADDnとして出力する複数のラッチとで構成されている。冗長ラッチ２６ａは、CASアドレスラッチ信号EXTPZの活性化時に、冗長判定信号RDNを内部に伝達するCMOS伝達ゲートと、このCMOS伝達ゲートを介して伝達される冗長判定信号RDNをラッチし、ラッチした信号を冗長判定信号RDN2として出力するラッチとで構成されている。
【００３２】
図３は、図１に示したFCRAMの読み出し動作の例を示している。従来と同一の動作については、説明を省略する。
まず、従来と同様に、クロック信号CLKに同期してアクティブコマンドACTVおよびロウアドレスR1がFCRAMに供給され（図３（ａ））、ロウアドレスR1に対応するワード線（図示せず）が選択される。
【００３３】
次に、クロック信号CLKに同期して読み出しコマンドREADおよびコラムアドレスC1（不良アドレス）がFCRAMに供給される（図３（ｂ））。
図２に示したアドレス入力回路２４のラッチ２４ｂは、入力バッファ２４ａで増幅されたコラムアドレスC1を、内部クロック信号CLKINZに同期して取り込み、取り込んだアドレスを第１内部アドレス信号ADDIN1として出力する（図３（ｃ））。冗長判定回路２８は、第１内部アドレス信号ADDIN1と冗長コラムアドレス信号RCADDとを比較し、両信号の一致に基づいて冗長判定信号RDNを活性化（高レベル）する（図３（ｄ））。冗長判定信号RDNの活性化により、プリデコーダ１２は、非活性化される。プリデコーダ１２の非活性化により、コラムアドレスC1に対応する通常のメモリセルに対する動作が禁止される。アドレス入力回路２４のバッファ２４ｃは、第１内部アドレス信号ADDIN1を時間T1だけ遅らせた第２内部アドレス信号ADDIN2を出力する（図３（ｅ））。時間T1は、冗長判定回路２８の冗長比較に要する時間と同一である。このため、第２内部アドレス信号ADDIN2の出力タイミングは、冗長判定信号RDNの活性化タイミングと同一になる。
【００３４】
冗長ラッチ回路２６ａは、CASアドレスラッチ信号EXTPZに同期して冗長判定信号RDNを取り込む。この後、従来と同様に冗長プリデコーダ２０および冗長コラムデコーダ２２が動作し、冗長コラム線選択信号RCLが活性化（高レベル）される（図３（ｆ））。そして、冗長回路として形成されているコラムスイッチが導通し、冗長メモリセル（図示せず）から読み出されたデータが出力される。なお、図中、破線で示したタイミングは、従来のタイミングである。
【００３５】
冗長判定回路２８での冗長判定（時間T1）は、ラッチ回路２６のCASアドレスラッチ信号EXTPZによるラッチタイミングより前に行われる。換言すれば、冗長判定は、CASアドレスラッチ信号EXTPZと非同期に行われる。冗長判定が、読み出しサイクルの早い時期に行われるため、その後のアドレスデコードは、早く開始される。この結果、冗長メモリセルに対するアクセス時間が短縮される。
【００３６】
次に、クロック信号CLKに同期して読み出しコマンドREADおよびコラムアドレスC2がFCRAMに供給される。このコラムアドレスC2は、不良アドレスではない。このため、冗長判定回路２８は、冗長判定信号RDNを低レベルに変化させる（図３（ｇ））。ここで、冗長判定信号RDNの非活性化タイミングも、従来に比べ早くなる。プリデコーダ１２は、冗長判定信号RDNの非活性化により活性化される。冗長コラムデコーダ２２は、冗長判定信号RDNの非活性化により、非活性化される。冗長コラムデコーダ２２の非活性化により、冗長メモリセルに対する動作が禁止される。そして、プリデコーダ１２およびコラムデコーダ１４が動作し、コラム線選択信号CLが活性化（高レベル）される（図３（ｈ））。コラム線選択信号CLの活性化により、所定のコラムスイッチが導通し、メモリセル（図示せず）から読み出されたデータが出力される。このように、冗長判定が早く行われるため、正常なアドレスに対してもコラムアドレスに対応する回路の動作が早く開始される。この結果、通常のメモリセルに対するアクセス時間も短縮される。
【００３７】
なお、特にタイミング図を示していないが、書き込み動作についても読み出し動作と同様にアクセス時間を短縮できる。この場合、冗長判定回路２８は、書き込みアドレスが不良アドレスかどうかを判定する。
【００３８】
以上、本発明の半導体集積回路では、ラッチ回路２６にラッチされる前の第１内部アドレス信号ADDIN1を使用して冗長判定した。このため、冗長判定を動作サイクルの早い時期に行うことができる。したがって、メモリセルまたは冗長メモリセルに対する読み出し動作時間および書き込み動作時間を短縮できる。
冗長判定が動作サイクルの早い時期に行われるため、不良の救済時（冗長判定信号RDNの活性化時）に、通常のメモリセルへのアクセスの禁止を早くできる。この結果、メモリセルの動作に関係する内部回路の不要な動作を防止でき、消費電力を低減できる。
【００３９】
アドレス入力回路は、冗長判定に使用される第１内部アドレス信号ADDIN1と、この第１内部アドレス信号ADDIN1に対して時間T1だけ遅れ、通常のコラムアドレスとして使用される第２内部アドレス信号ADDIN2とを出力した。時間T1は、冗長判定回路２８における不良アドレスの判定時間である。このため、コラムラッチ１０ｂのラッチタイミングと冗長ラッチ２６ａのラッチタイミングとを同一にできる。したがって、内部回路の動作タイミングを、正常なアドレス、冗長アドレスにかかわりなく同一にできる。この結果、内部回路の制御が容易になる。
【００４０】
アドレス入力回路は、外部から供給されるクロック信号CLKに同期してアドレス信号ADDを取り込み、取り込んだ信号を、第１内部アドレス信号ADDIN1および第２内部アドレス信号ADDIN2として出力した。このため、クロック同期式の半導体メモリにおいても、メモリセルまたは冗長メモリセルに対する読み出し動作および書き込み動作を高速に制御できる。この結果、クロック信号CLKの周波数を高くすることが可能になる。
【００４１】
冗長判定回路２８は、読み出しコマンドREADとともに供給されるコラムアドレスC1を不良アドレスかどうか判定した。このため、行アドレス信号と列アドレス信号とが順次供給される半導体メモリにおいて、列アドレス信号の冗長判定を高速に行うことができる。
【００４２】
図４は、本発明の半導体集積回路の第２の実施形態におけるアドレス入力回路を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４３】
この実施形態の半導体集積回路は、第１の実施形態と同様のFCRAMとして形成されている。FCRAMは、アドレス入力回路３０が第１の実施形態のアドレス入力回路２４と相違している。アドレス入力回路３０を除く構成は、第１の実施形態と同一である。
アドレス入力回路３０は、アドレス信号ADD0-ADDnにそれぞれ対応して、カレントミラー回路で構成された入力バッファ３０ａと、ラッチ３０ｂとを有している。入力バッファ３０ａは、アドレス信号ADD0-ADDnを増幅し、増幅した信号を第１内部アドレス信号ADDIN1として出力している。第１内部アドレス信号ADDIN1は、クロック信号CLK（CLKINZ）に非同期で生成されるため、より早いタイミングで冗長判定が実行される。ラッチ３０ｂは、遅延回路DELAYを有している。ラッチ３０ｂは、入力バッファ３０ａからの第１内部アドレス信号ADDIN1を内部クロック信号CLKINZに同期して取り込み、取り込んだ信号を所定の時間遅延させて、第２内部アドレス信号ADDIN2として出力している。遅延回路DELAYの遅延時間は、第２内部アドレス信号ADDIN2の第１内部アドレス信号ADDIN1に対する遅れが、冗長判定回路２８におけるアドレスの判定時間に等しくなるように設定されている。
【００４４】
この実施形態においても上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス入力回路３０は、クロック信号CLKに非同期で第１内部アドレス信号ADDIN1を出力し、クロック信号CLKに同期して第２内部アドレス信号ADDIN2を出力した。このため、FCRAM等のクロック同期式の半導体メモリにおいても、メモリセルまたは冗長メモリセルに対する読み出し動作および書き込み動作を高速に制御できる。
【００４５】
図５は、本発明の半導体集積回路の第３の実施形態におけるアドレス入力回路を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路は、第１の実施形態と同様のFCRAMとして形成されている。FCRAMは、アドレス入力回路３２が第１の実施形態のアドレス入力回路２４と相違している。アドレス入力回路３２を除く構成は、第１の実施形態と同一である。
【００４６】
アドレス入力回路３２は、アドレス信号ADD0-ADDnにそれぞれ対応して、カレントミラー回路およびインバータを縦続接続した入力バッファ３２ａと、遅延回路３２ｂとを有している。入力バッファ３２ａは、アドレス信号ADD0-ADDnを増幅し、増幅した信号をインバータで受け、この信号を第１内部アドレス信号ADDIN1として出力している。遅延回路３２ｂは、入力バッファ３２ａからの第１内部アドレス信号ADDIN1を所定の時間遅延させて、第２内部アドレス信号ADDIN2として出力している。遅延回路３２ｂの遅延時間は、第２内部アドレス信号ADDIN2の第１内部アドレス信号ADDIN1に対する遅れが、冗長判定回路２８におけるアドレスの判定時間に等しくなるように設定されている。このように、アドレス入力回路３２は、クロック信号CLKに非同期で動作する。第１内部アドレス信号ADDIN1は、クロック信号CLK（CLKINZ）に非同期で生成されるため、より早いタイミングで冗長判定が実行される。
【００４７】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス入力回路３２を、クロック信号CLKに非同期で動作させた。このため、図１に示したラッチ回路２６以降の回路の動作を早く開始できる。この結果、メモリセルおよび冗長メモリセルに対する読み出し動作および書き込み動作をさらに高速に制御できる。
【００４８】
図６は、本発明の半導体集積回路の第４の実施形態を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体集積回路は、FCRAMとして形成されている。このFCRAMは、チップの外部からロウアドレス信号RADとコラムアドレス信号CADとを同時に受け（アドレスノンマルチプレクス方式）、読み出し動作または書き込み動作を実行する機能を有している。
【００４９】
FCRAMは、入力回路３４、コマンドデコーダ３６、入力バッファ６、アドレス入力回路３８、ラッチ回路２６、プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長判定回路２８、冗長プリデコーダ２０、および冗長コラムデコーダ２２を有している。入力バッファ６、ラッチ回路２６、プリデコーダ１２、コラムデコーダ１４、ヒューズ回路１６、冗長判定回路２８、冗長プリデコーダ２０、および冗長コラムデコーダ２２は、第１の実施形態と同一であり、これ等回路の接続関係も同一である。
【００５０】
入力回路３４は、コマンド信号/CS、FN1、FN2（これらをまとめてコマンド信号CMDとも称する）を受ける入力バッファ３４ａと、受けた信号を内部クロック信号CLKINZに同期して取り込むラッチ２ｂとを有している。コマンドデコーダ３６は、取り込んだコマンド信号を解読し、解読結果に応じてコマンド信号ACT、およびRASアドレスラッチ信号ERALPZ、CASアドレスラッチ信号EXTPZ等を出力している。
【００５１】
図７は、アドレス入力回路３８の詳細を示している。
アドレス入力回路３８は、ロウアドレス信号RADおよびコラムアドレス信号CADをそれぞれ受ける入力バッファ２４ａと、受けたアドレス信号を内部クロック信号CLKINZに同期してそれぞれ取り込むラッチ２４ｂと、コラムアドレス信号CADに対応してそれぞれ形成されたバッファ２４ｃとを有している。入力バッファ２４ａ、ラッチ２４ｂ、およびバッファ２４ｃは、図２に示した回路と同一である。ロウコラムアドレス信号RADに対応するラッチ２４ｂは、取り込んだ信号を内部ロウアドレス信号RADDINとして出力している。コラムアドレス信号CADに対応するラッチ２４ｂは、取り込んだ信号を第１内部アドレス信号ADDIN1として出力している。バッファ２４ｃは、第１内部アドレス信号ADDIN1を受け、受けた信号を所定時間T1だけ遅延させ、内部コラムアドレス信号CADDIN（第２内部アドレス信号）として出力している。時間T1は、図６に示した冗長判定回路２８が冗長判定に要する時間である。
【００５２】
図８は、図６に示したFCRAMの読み出し動作の例を示している。従来および第１の実施形態と同一の動作については、説明を省略する。
まず、クロック信号CLKに同期して読み出し動作を示すコマンド信号CMDおよびロウアドレスR1、コラムアドレスC1がFCRAMに供給される（図８（ａ））。ここで、コラムアドレスC1は、不良アドレスである。
【００５３】
アドレス入力回路３８は、内部クロック信号CLKINZに同期してロウアドレスR1およびコラムアドレスC1を取り込み、取り込んだ信号を内部ロウアドレス信号RADDINおよび第１内部アドレス信号ADDIN1（コラムアドレスC1）として出力する（図８（ｂ）、（ｃ））。ロウラッチ１０ａは、RASアドレスラッチ信号ERALPZに同期して内部ロウアドレス信号RADDINを取り込み、取り込んだ信号をロウアドレス信号RADDとして出力する（図８（ｄ））。ロウアドレスに対応する内部回路は、ロウアドレスRADDを受け、所定のワード線を選択する処理を行う。
【００５４】
冗長判定回路２８は、第１内部アドレス信号ADDIN1と冗長コラムアドレス信号RCADDとを比較し、冗長判定信号RDNを活性化（高レベル）する（図８（ｅ））。また、アドレス入力回路３８は、第１内部アドレス信号ADDIN1を時間T1だけ遅延させ、この信号を内部コラムアドレス信号CADDINとして出力する（図８（ｆ））。この後、図３と同様に、冗長コラム線選択信号RCLが活性化され、冗長メモリセルに保持されているデータの読み出し動作が実行される（図８（ｇ））。
【００５５】
次に、クロック信号CLKに同期して読み出し動作を示すコマンド信号CMDおよびロウアドレスR2、コラムアドレスC2がFCRAMに供給される（図８（ｈ））。ここで、コラムアドレスC2は、不良アドレスでない。この後、図３と同様に、コラム線選択信号CLが活性化され、通常のメモリセルに保持されているデータの読み出し動作が実行される（図８（ｉ））。
【００５６】
このように、本発明を、アドレスノンマルチプレクス方式のFCRAMに適用した場合も、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をコラムアドレスの冗長回路に適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をロウアドレスの冗長回路に適用しても良い（請求項６に対応する）。さらに、本発明をコラムアドレスの冗長回路およびロウアドレスの冗長回路の両方に適用しても良い。
【００５７】
上述した実施形態では、本発明をFCRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をSDRAM等の他のDRAM、またはSRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
【００５８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５９】
【発明の効果】
請求項１の半導体集積回路では、冗長判定を早いタイミングで行うことができ、メモリセルまたは冗長メモリセルに対する読み出し動作時間および書き込み動作時間を短縮できる。また、冗長判定がメモリ動作の早い時期に行われるため、不良の救済時に、通常のメモリセルへのアクセスを早く禁止できる。この結果、メモリセルの動作に関係する内部回路の不要な動作を防止でき、消費電力が低減される。
【００６０】
請求項２および請求項３の半導体集積回路では、ラッチ回路のラッチタイミングと冗長ラッチ回路のラッチタイミングとを同一にすることができる。したがって、内部回路の動作タイミングを、正常なアドレス、冗長アドレスにかかわりなく同一にできる。この結果、内部回路の制御が容易になる。
請求項４および請求項５の半導体集積回路では、クロック同期式の半導体集積回路において、メモリセルまたは冗長メモリセルに対する読み出し動作および書き込み動作の制御を高速にできる。この結果、クロック信号の周波数を高くすることが可能になる。
【００６１】
請求項６の半導体集積回路では、例えば、行アドレス信号と列アドレス信号とが順次供給される半導体集積回路において、行アドレス信号の冗長判定を高速に行うことができる。
請求項７の半導体集積回路では、例えば、行アドレス信号と列アドレス信号とが順次供給される半導体集積回路において、列アドレス信号の冗長判定を高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の要部を示す回路図である。
【図３】図１の半導体集積回路の読み出し動作を示すタイミング図である。
【図４】本発明の半導体集積回路の第２の実施形態における要部を示すブロック図である。
【図５】本発明の半導体集積回路の第３の実施形態における要部を示すブロック図である。
【図６】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図７】図６のアドレス入力回路の詳細を示す回路図である。
【図８】図６の半導体集積回路の読み出し動作を示すタイミング図である。
【図９】従来の半導体集積回路を示すブロック図である。
【図１０】従来の半導体集積回路の読み出し動作を示すタイミング図である。
【符号の説明】
２  入力回路
４  コマンドデコーダ
６  入力バッファ
１０ａ  ロウラッチ
１０ｂ  コラムラッチ
１２  プリデコーダ
１４  コラムデコーダ
１６  ヒューズ回路
１８ａ  比較部
１８ｂ  判定部
２０  冗長プリデコーダ
２２  冗長コラムデコーダ
２４  アドレス入力回路
２４ａ  入力バッファ
２４ｂ  ラッチ
２４ｃ  バッファ
２６  ラッチ回路
２６ａ  冗長ラッチ
２８  冗長判定回路
３０  アドレス入力回路
３０ａ  入力バッファ
３０ｂ  ラッチ
３２  アドレス入力回路
３２ａ  入力バッファ
３２ｂ  遅延回路
３４  入力回路
３６  コマンドデコーダ
３８  アドレス入力回路
ACT  コマンド信号
ADD（ADD0-ADDn）  アドレス信号
ADDIN1  第１内部アドレス信号
ADDIN2  第２内部アドレス信号
CAD  コラムアドレス信号
CADD0-CADDn  コラムアドレス信号
CADDIN  内部コラムアドレス信号
CLK  クロック信号
CLKINZ  内部クロック信号
CMD  コマンド信号
DELAY  遅延回路
EXTPZ  CASアドレスラッチ信号
FN1、FN2  コマンド信号
RAD  ロウアドレス信号
RADDIN  内部ロウアドレス信号
RDN  冗長判定信号
RDNADD  冗長アドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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