(57)【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて構成された誘電体基板内に形成された２つのアース電極と、前記誘電体基板内で前記各アース電極に挟まれていない第１のストリップラインと、前記誘電体基板内で前記各アース電極間に形成された第２及び第３のストリップラインと、前記第１〜第３のストリップラインを電気的に接続するビアホールとを有し、
前記２つのアース電極及び前記第１〜第３のストリップラインは、前記各誘電体層の一主面にそれぞれ形成され、
前記第１〜第３のストリップラインは、共にミアンダ形状、あるいは共に渦巻き形状、もしくはミアンダ形状と渦巻き形状との組み合わせにより形成され、
前記第２のストリップラインと該第２のストリップラインに近接するアース電極との間の誘電体層の誘電率をεａ１、前記第３のストリップラインと該第３のストリップラインに近接するアース電極との間の誘電体層の誘電率をεａ２、前記第２のストリップラインと前記第３のストリップラインとの間の誘電体層の誘電率をεｂとしたとき、εａ１＞εｂ、かつ、εａ２＞εｂを満足することを特徴とするディレイライン。
【請求項２】
請求項１記載のディレイラインにおいて、
εａ１＝εａ２＞εｂを満足することを特徴とするディレイライン。
【請求項３】
複数の誘電体層が積層されて構成された誘電体基板内に形成された３つのアース電極と、前記誘電体基板内で前記各アース電極に挟まれていない第１のストリップラインと、前記誘電体基板内で前記３つのアース電極のうち前記第１のストリップライン側の２つのアース電極間に形成された第２のストリップラインと、前記誘電体基板内で前記３つのアース電極のうち前記第１のストリップラインから離間した２つのアース電極間に形成された第３のストリップラインと、前記第１〜第３のストリップラインを電気的に接続するビアホールとを有し、
前記３つのアース電極及び前記第１〜第３のストリップラインは、前記各誘電体層の一主面にそれぞれ形成され、
前記第１〜第３のストリップラインは、共にミアンダ形状、あるいは共に渦巻き形状、もしくはミアンダ形状と渦巻き形状との組み合わせにより形成され、
前記第１のストリップラインの幅は、前記第２及び第３のストリップラインの幅よりも大きいことを特徴とするディレイライン。
【請求項４】
請求項１〜３のいずれか１項に記載のディレイラインにおいて、
前記隣接するストリップライン、又は前記各アース電極を介して隣接するストリップラインの信号の向きが逆であることを特徴とするディレイライン。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光モジュールやデジタル通信装置等に使用され、信号伝送を遅延させるためのディレイラインに関する。
【０００２】
【従来の技術】
従来、光モジュールやデジタル通信装置等に使用されるディレイラインは、同軸線路をコイル状に巻いた構成とし、その総合長により信号伝送の遅延時間を得るものが知られている。
【０００３】
この場合、同軸線路をコイル状に巻いているため、その直径及び長さが比較的大きくなり、高集積化の障害となっている。
【０００４】
そこで、従来では、ディレイラインとして、例えばアルミナ基板等の低誘電率基板の下表面に、ほぼ全面にわたってアース電極を形成し、かつ、前記基板の上表面に直線状のストリップラインあるいはミアンダ形状のストリップラインを形成したものが提案されている（特開平１−１４３４０３号公報、特許第２９３７４２１号公報、特許第３０７２８４５号公報、特開平４−４６４０５号公報参照）。
【０００５】
ストリップラインによるディレイラインによれば、同軸線路を用いたディレイラインよりも小型化することができると共に、ディレイラインの長さを高精度に形成することができ、信号伝送の遅延時間を高精度に調整することができる。
【０００６】
【発明が解決しようとする課題】
ところで、ディレイラインによる信号伝送の遅延時間Ｔは、以下の関係式からでも明らかなように、線路長Ｌと誘電率εで決定される。
Ｔ＝√ε・Ｌ／ｃ（光速）
【０００７】
従って、上述のストリップラインによるディレイラインにおいて、例えば誘電率ε＝７の低誘電率基板を用いて１ｎｓｅｃの遅延時間を実現させるには、ストリップライン長として１００ｍｍが必要となり、どうしてもサイズが大きくなるという問題がある。
【０００８】
そこで、ストリップラインによるディレイラインの小型化を達成するためには、▲１▼：誘電率の高い誘電体基板を使用する、▲２▼：ストリップラインを多層に積み上げる、ということが考えられる。
【０００９】
単にストリップラインを多層に積み上げるだけでは、上下方向にサイズが大きくなるため、小型化には不利であると共に、導体損による損失も考慮しなければならないという問題があるが、誘電率の高い誘電体基板を使用することを併用することで大幅な小型化を実現できる可能性がある。
【００１０】
しかしながら、誘電率の高い誘電体基板を使用した場合、ストリップライン間での電磁的結合が強くなり、所望の遅延時間を得ることができないという新たな問題がある。
【００１１】
この場合、ストリップライン間の距離を離すことが考えられるが、上下方向にサイズが大きくなるため、小型化においても不利になる。
【００１２】
本発明はこのような課題を考慮してなされたものであり、低損失及び小型化を共に達成させることができるディレイラインを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係るディレイラインは、複数の誘電体層が積層されて構成された誘電体基板にアース電極が形成され、前記誘電体基板内に複数のストリップラインと、これらストリップラインを電気的に接続するビアホールとを有し、前記複数のストリップラインのうち、前記アース電極に近接するストリップラインと前記アース電極間の誘電率をεａ、前記ビアホールにて結合され、かつ、間にアース電極を挟まないストリップライン間の誘電率をεｂとしたとき、εａ≧εｂを満足することを特徴とする。
【００１４】
まず、信号伝送の遅延時間Ｔを決める関係式Ｔ＝√ε・Ｌ／ｃ（光速）において、その変数の１つである誘電率εは、ストリップラインとアース電極間の誘電率である。
【００１５】
そして、誘電体基板の少なくとも１つの面にアース電極を形成し、更に、誘電体基板内に複数のストリップラインを配置したとき、信号伝送の遅延時間に実質的に関わる実効誘電率は上述した誘電率εａで決まる。
【００１６】
本発明では、信号伝送の遅延時間に実質的に関わる誘電率εａを高く設定することができるため、所望の遅延時間を得る場合に、低誘電率基板による従来のものと比して実効誘電率が増加する。
【００１７】
従って、低誘電率基板による従来のディレイラインとの比較において、同一線幅のストリップラインを考えた場合、本発明では、短いストリップラインにて実現させることができるため、小型化に寄与することとなる。また、ストリップラインを短くできる分、導体損が低減し、ディレイラインでの信号の減衰を抑制することができる。
【００１８】
しかも、前記ビアホールにて結合されたストリップライン間の誘電率εｂを上述の誘電率εａよりも低く設定することができるため、ストリップライン間での干渉（電磁的結合）を小さく抑えることが可能となり、ストリップライン間の距離を大きくとる必要がなくなる。これは、小型化に有利となる。
【００１９】
このように、本発明においては、低損失及び小型化を共に達成させることができる。
【００２０】
そして、前記構成において、前記誘電体基板の内外における少なくとも２つの面にそれぞれアース電極が形成され、これらアース電極間に２つのストリップラインと、これらストリップラインを電気的に接続するビアホールとを有し、前記一方のストリップラインと該一方のストリップラインに近接するアース電極間の誘電体層の誘電率をεａ１、前記他方のストリップラインと該他方のストリップラインに近接するアース電極間の誘電体層の誘電率をεａ２、前記ビアホールにて結合されたストリップライン間の誘電率をεｂとしたとき、εａ１≧εｂ、かつ、εａ２≧εｂを満足するようにしてもよい。
【００２１】
この場合、誘電体基板の少なくとも２つの面にそれぞれアース電極を形成し、更に、アース電極間に２つのストリップラインを配置したとき、信号伝送の遅延時間に実質的に関わる実効誘電率は上述した誘電率εａ１及びεａ２で決まる。
【００２２】
本発明では、信号伝送の遅延時間に実質的に関わる誘電率εａ１及びεａ２を高く設定することができるため、所望の遅延時間を得る場合に、低誘電率基板による従来のものと比して実効誘電率が増加し、その分、ディレイライン全体の面積を小さくすることができる。この場合、εａ１＝εａ２≧εｂを満足するようにしてもよい。
【００２３】
また、従来技術に係るディレイラインでは、誘電体基板内に形成されたストリップラインを、複数のアース電極で挟むように形成していた。前記ディレイラインでは、ストリップライン間のクロストークを低減できる反面、前記アース電極が前記ストリップラインに近接する。そのため、前記ストリップラインの特性インピーダンスが小さくなり、設計上、該ストリップラインの幅を狭くする必要があった。従って、前記ストリップラインの幅が狭くなると、該ストリップラインの導体損による損失が増大するおそれがあった。
【００２４】
そこで、本発明に係るディレイラインは、複数の誘電体層が積層されて構成された誘電体基板内に形成された複数のアース電極と、前記誘電体基板内に形成された複数のストリップラインと、これらストリップラインを電気的に接続するビアホールとを有し、前記各ストリップラインは、前記各アース電極に挟まれていないストリップラインと、少なくとも２つのアース電極によって挟まれたストリップラインとから構成されていることを特徴としている。
【００２５】
この場合、前記２つのアース電極によって挟まれたストリップラインによって、前記ストリップライン間のクロストークが低減される。
【００２６】
また、前記アース電極に挟まれていないストリップラインの幅は、前記アース電極によって挟まれたストリップラインの幅よりも大きくしてもよい。
【００２７】
これにより、前記アース電極に挟まれていないストリップラインの幅が、前記アース電極によって挟まれたストリップラインの幅よりも大きいので、前記アース電極に挟まれていないストリップラインによって、該ディレイラインの低損失化が可能となる。
【００２８】
また、従来技術に係るディレイラインと比較して、アース電極を少なくできるので、本発明に係るディレイラインの高さを低くすることが可能となる。
【００２９】
更に、本発明に係るディレイラインでは、アース電極の数が減少するので、該ディレイラインを製造する場合に必要なアース電極のパターンの数を削減することができ、該ディレイラインの製造コストを低減することが可能となる。
【００３０】
前記複数のストリップラインは、共にミアンダ形状、あるいは共に渦巻き形状、もしくはミアンダ形状と渦巻き形状の組み合わせにより形成してもよい。
【００３１】
ミアンダ形状と渦巻き形状の組み合わせの場合は、隣接するストリップライン間の電磁結合を弱めることができ、所望の遅延時間を容易に得ることができる。
【００３２】
特に、前記隣接するストリップライン、又は前記各アース電極を介して隣接するストリップラインの信号の向きを逆にしてもよい。これにより、ストリップライン間の干渉を更に低減することができる。
【００３３】
【発明の実施の形態】
以下、本発明に係るディレイラインの実施の形態例を、図１〜図１７を参照しながら説明する。
【００３４】
まず、第１の実施の形態に係るディレイライン１０Ａは、図１に示すように、複数の誘電体層（Ｓ１〜Ｓ１０：図２参照）が積層、焼成一体化され、かつ、両主面（第１の誘電体層Ｓ１の一主面及び第１０の誘電体層Ｓ１０の一主面）にそれぞれアース電極（第１及び第２のアース電極１２ａ及び１２ｂ：図２及び図３参照）が形成された誘電体基板１４を有する。
【００３５】
誘電体基板１４内には、図２に示すように、２つのストリップライン（第１及び第２のストリップライン１６ａ及び１６ｂ）と、これらストリップライン１６ａ及び１６ｂを電気的に接続するビアホール１８が形成されている。
【００３６】
また、このディレイライン１０Ａにおいては、図１に示すように、誘電体基板１４の外周面のうち、１つの側面に入力端子２０と出力端子２２が形成され、これら入力端子２０及び出力端子２２と第１及び第２のアース電極１２ａ及び１２ｂとの間には、絶縁をとるための領域が確保されている。
【００３７】
具体的に、図１及び図２に基づいて説明すると、前記誘電体基板１４は、第１〜第１０の誘電体層Ｓ１〜Ｓ１０が積み重ねられて構成されている。これら第１〜第１０の誘電体層Ｓ１〜Ｓ１０は１枚あるいは複数枚の層にて構成される。
【００３８】
そして、第４の誘電体層Ｓ４の一主面には、一端が出力端子２２に接続され、他端がビアホール１８に接続された第１のストリップライン１６ａが形成され、第７の誘電体層Ｓ７の一主面には、一端が入力端子２０に接続され、他端がビアホール１８に接続された第２のストリップライン１６ｂが形成されている。
【００３９】
ここで、第１及び第２のストリップライン１６ａ及び１６ｂは、共に１ターン以上の渦巻き形状に形成され、第２のストリップライン１６ｂにおける入力端子２０から前記ビアホール１８の接続部分までの渦巻き方向と、第１のストリップライン１６ａにおける前記ビアホール１８の接続部分から出力端子２２までの渦巻き方向とが互いに逆となっている。
【００４０】
更に、この第１の実施の形態に係るディレイライン１０Ａは、第１のストリップライン１６ａと該第１のストリップライン１６ａに近接する第１のアース電極１２ａ間の第１〜第３の誘電体層Ｓ１〜Ｓ３として例えば誘電率が２５の誘電体層が使用され、第２のストリップライン１６ｂと該第２のストリップライン１６ｂに近接する第２のアース電極１２ｂ間の第７〜第９の誘電体層Ｓ７〜Ｓ９として例えば誘電率が２５の誘電体層が使用され、第１及び第２のストリップライン１６ａ及び１６ｂ間における第４〜第６の誘電体層Ｓ４〜Ｓ６として例えば誘電率が７の誘電体層が使用される。
【００４１】
つまり、第１〜第３の誘電体層Ｓ１〜Ｓ３の誘電率をεａ１、第７〜第９の誘電体層Ｓ７〜Ｓ９の誘電率をεａ２、第４〜第６の誘電体層Ｓ４〜Ｓ６の誘電率をεｂとしたとき、εａ１＝εａ２≧εｂを満足するようにしている。もちろん、εａ１≧εｂ、かつ、εａ２≧εｂを満足するようにしてもよい。
【００４２】
このように、第１の実施の形態に係るディレイライン１０Ａにおいては、信号伝送の遅延時間に実質的に関わる誘電率εａ１及びεａ２を高く設定することができるため、所望の遅延時間を得る場合に、低誘電率基板による従来のものと比して実効誘電率が増加する。
【００４３】
従って、低誘電率基板による従来のディレイラインとの比較において、同一線幅のストリップラインを考えた場合、本実施の形態では、短い第１及び第２のストリップライン１６ａ及び１６ｂにて実現させることができるため、小型化に寄与することとなる。また、第１及び第２のストリップライン１６ａ及び１６ｂを短くできる分、導体損が低減し、ディレイライン１０Ａでの信号の減衰を抑制することができる。
【００４４】
しかも、第１及び第２のストリップライン１６ａ及び１６ｂ間における誘電率εｂを上述の誘電率εａ１やεａ２よりも低く設定することができるため、第１及び第２のストリップライン１６ａ及び１６ｂ間での干渉（電磁的結合）を小さく抑えることが可能となり、第１及び第２のストリップライン１６ａ及び１６ｂ間の距離を大きくとる必要がなくなる。これは、小型化に有利となる。
【００４５】
このように、第１の実施の形態に係るディレイライン１０Ａにおいては、低損失及び小型化を共に達成させることができる。
【００４６】
ここで、２つの実験例（便宜的に第１及び第２の実験例と記す）を示す。第１の実験例は、図４に示すように、下面にアース電極３０が形成された誘電体基板３２内に、下面から高さｈあるいは上面から深さｂの面（形成面）に幅ｗのストリップライン３４を形成したサンプル３６を用意した。そして、比較例１では、誘電体基板３２全体の誘電率を７とし、実施例１では、下面から高さｈまでの部分の誘電率を２５、上面から深さｂまでの部分の誘電率を７とした。
【００４７】
そして、前記比較例１及び実施例１において、ストリップライン３４の幅ｗを１００μｍとして、幅ｗと高さｈとの関係をｗ／ｈ＝４．０、ｗ／ｈ＝１．０及びｗ／ｈ＝０．２の３種類とした場合に、ｂ／ｈを変化させたときの特性インピーダンスを測定し、更に、そのときの実効誘電率を測定した。
【００４８】
特性インピーダンスの測定結果を図５に示し、実効誘電率の測定結果を図６に示す。これらの図５及び図６において、比較例１におけるｗ／ｈ＝４．０のプロットを◆、ｗ／ｈ＝１．０のプロットを■、ｗ／ｈ＝０．２のプロットを▲で示し、実施例１におけるｗ／ｈ＝４．０のプロットを◇、ｗ／ｈ＝１．０のプロットを□、ｗ／ｈ＝０．２のプロットを△で示す。
【００４９】
そして、特性インピーダンスとして例えば５０Ωを実現するためには、実施例１は、ｂ／ｈ＝１．０の場合にｗ／ｈ＝０．２とする必要があり、この場合、実効誘電率は図６から１６であることがわかる。比較例１は、ｂ／ｈ＝０．１１の場合にｗ／ｈ＝１．０とする必要があり、この場合、実効誘電率は５である。
【００５０】
このことから、実施例１は比較例１に対して実効誘電率が３倍となり、実効誘電率が増加していることがわかる。
【００５１】
その結果、実施例１は、比較例１に比べ面積を１／３程度まで縮小することができ、同一線幅で例えば遅延時間が５ｎｓｅｃのディレイラインを作成した場合、ストリップラインの長さが短くなり、その分、導体損による損失が低減するという効果もある。
【００５２】
第２の実験例は、遅延時間を５ｎｓｅｃに設定した以下に示す実施例２と比較例２において、周波数に対する減衰量の変化を測定したものである。
【００５３】
実施例２は、第１の実施の形態に係るディレイライン１０Ａにおいて、第１のストリップライン１６ａと第１のアース電極１２ａ間の誘電率並びに第２のストリップライン１６ｂと第２のアース電極１２ｂ間の誘電率を共に２５とし、第１及び第２のストリップライン１６ａ及び１６ｂ間の誘電率を７とした場合の構成を有する。
【００５４】
比較例２は、第１の実施の形態に係るディレイライン１０Ａにおいて、第１〜第１０の誘電体層Ｓ１〜Ｓ１０として誘電率が７の誘電体層を使用した場合の構成を有する。
【００５５】
この第２の実験例の結果を図７に示す。この図７において、曲線Ａが実施例２の特性を示し、曲線Ｂが比較例２の特性を示す。この実験結果から、実施例２は、比較例２と比較すると、１ＧＨｚ〜１０ＧＨｚにわたって信号の減衰量が低減していることがわかる。これは、実施例２が比較例２と比してストリップラインを短くできる分、導体損が低減し、ディレイライン１０Ａでの信号の減衰が抑制されていることを裏付けるものである。
【００５６】
上述の例では、誘電体基板１４の上面に第１のアース電極１２ａを形成した場合を示したが、その他、図３において、二点鎖線で示すように、第１のアース電極１２ａ上に誘電体層５０が形成された形態でもよい。
【００５７】
また、上述の第１の実施の形態では、第１及び第２のストリップライン１６ａ及び１６ｂとして、１ターン以上の渦巻き形状に形成した例を示したが、その他、図８の変形例に係るディレイライン１０Ａａに示すように、第１及び第２のストリップライン１６ａ及び１６ｂを共にミアンダ形状にしてもよいし、図示しないが、第１及び第２のストリップライン１６ａ及び１６ｂのうち、いずれかをミアンダ形状にし、他のいずれかを渦巻き形状にしてもよい。この場合、第１及び第２のストリップライン１６ａ及び１６ｂ間の電磁結合を弱めることができ、所望の遅延時間を容易に得ることができる。特に、隣接する第１及び第２のストリップライン１６ａ及び１６ｂの信号の向きが逆になるように、前記第１及び第２のストリップライン１６ａ及び１６ｂを形成すれば、第１及び第２のストリップライン１６ａ及び１６ｂ間の干渉を更に低減することができる。
【００５８】
次に、第２の実施の形態に係るディレイライン１０Ｂについて図９〜図１１を参照しながら説明する。
【００５９】
この第２の実施の形態に係るディレイライン１０Ｂは、図９に示すように、２つの第１の実施の形態に係るディレイライン１０Ａを内層アース電極１２ｃを間に挟んで積層させたような構成を有する。
【００６０】
具体的には、図１０に示すように、前記誘電体基板１４は、第１〜第１５の誘電体層Ｓ１〜Ｓ１５が積み重ねられて構成されている。これら第１〜第１５の誘電体層Ｓ１〜Ｓ１５は１枚あるいは複数枚の層にて構成される。
【００６１】
また、図１０及び図１１に示すように、誘電体基板１４の外周面のうち、１つの側面に入力端子２０と出力端子２２が形成され、これら入力端子２０及び出力端子２２とアース電極１２ａ、１２ｂ、１２ｃ及び１２との間には、絶縁をとるための領域が確保されている。
【００６２】
そして、第１の誘電体層Ｓ１の一主面に第１のアース電極１２ａが形成され、第８の誘電体層Ｓ８の一主面に内層アース電極１２ｃが形成され、第１５の誘電体層Ｓ１５の一主面に第２のアース電極１２ｂが形成されている。
【００６３】
また、第３の誘電体層Ｓ３の一主面には、一端が入力端子２０に接続され、他端が第１のビアホール１８ａに接続された第１のストリップライン１６ａが形成され、第６の誘電体層Ｓ６の一主面には、一端が第１のビアホール１８ａに接続され、他端が第２のビアホール１８ｂに接続された第２のストリップライン１６ｂが形成されている。
【００６４】
ここで、第１及び第２のストリップライン１６ａ及び１６ｂは、共に１ターン以上の渦巻き形状に形成され、第１のストリップライン１６ａにおける入力端子２０から前記第１のビアホール１８ａの接続部分までの渦巻き方向と、第２のストリップライン１６ｂにおける前記第１のビアホール１８ａの接続部分から第２のビアホール１８ｂの接続部分までの渦巻き方向とが互いに逆になっている。なお、第２のビアホール１８ｂと内層アース電極１２ｃとの間には絶縁をとるための領域（電極膜が形成されていない領域）が確保されている。
【００６５】
更に、第１０の誘電体層Ｓ１０の一主面には、一端が第２のビアホール１８ｂに接続され、他端が第３のビアホール１８ｃに接続された第３のストリップライン１６ｃが形成され、第１３の誘電体層Ｓ１３の一主面には、一端が出力端子２２に接続され、他端が第３のビアホール１８ｃに接続された第４のストリップライン１６ｄが形成されている。
【００６６】
この場合も、第３及び第４のストリップライン１６ｃ及び１６ｄは、共に１ターン以上の渦巻き形状に形成され、第３のストリップライン１６ｃにおける第２のビアホール１８ｂの接続部分から前記第３のビアホール１８ｃの接続部分までの渦巻き方向と、第４のストリップライン１６ｄにおける前記第３のビアホール１８ｃの接続部分から出力端子２２までの渦巻き方向とが互いに逆となっている。
【００６７】
また、この第２の実施の形態に係るディレイライン１０Ｂにおいては、第１のストリップライン１６ａと第１のアース電極１２ａ間の第１及び第２の誘電体層Ｓ１及びＳ２として例えば誘電率が２５の誘電体層が使用され、第２のストリップライン１６ｂと内層アース電極１２ｃ間の第６及び第７の誘電体層Ｓ６及びＳ７として例えば誘電率が２５の誘電体層が使用され、第１及び第２のストリップライン１６ａ及び１６ｂ間における第３〜第５の誘電体層Ｓ３〜Ｓ５として例えば誘電率が７の誘電体層が使用される。
【００６８】
更に、第３のストリップライン１６ｃと内層アース電極１２ｃ間の第８及び第９の誘電体層Ｓ８及びＳ９として例えば誘電率が２５の誘電体層が使用され、第４のストリップライン１６ｄと第２のアース電極１２ｂ間の第１３及び第１４の誘電体層Ｓ１３及びＳ１４として例えば誘電率が２５の誘電体層が使用され、第３及び第４のストリップライン１６ｃ及び１６ｄ間における第１０〜第１２の誘電体層Ｓ１０〜Ｓ１２として例えば誘電率が７の誘電体層が使用される。
【００６９】
この第２の実施の形態に係るディレイライン１０Ｂにおいても、上述の第１の実施の形態に係るディレイライン１０Ａと同様に、低損失及び小型化を共に達成させることができる。
【００７０】
上述の例では、誘電体基板１４の上面に第１のアース電極１２ａを形成した場合を示したが、その他、図９において、二点鎖線で示すように、第１のアース電極１２ａ上に誘電体層５０が形成された形態でもよい。
【００７１】
また、上述の実施の形態では、誘電体基板１４の６つの面にアース電極を形成した場合を示したが、アース電極をすべての面に形成する必要はなく、誘電体基板１４を構成する複数の誘電体層のうち、少なくとも２つの誘電体層の各主面に形成するようにしてもよいし、併せて、入力端子２０と出力端子２２間にアース電極を形成するようにしてもよい。
【００７２】
次に、第３の実施の形態に係るディレイライン１０Ｃについて図１２〜図１７を参照しながら説明する。
【００７３】
第３の実施の形態に係るディレイライン１０Ｃは、図１２に示すように、複数の誘電体層（Ｓ１〜Ｓ１３）が積層、焼成一体化され、かつ、その外観は図１１に示す第２の実施の形態に係るディレイライン１０Ｂと同様であり、誘電体基板１４の外周面のうち、１つの側面に入力端子２０と出力端子２２とアース電極１２とが形成されている。
【００７４】
具体的には、図１２に示すように、前記誘電体基板１４は、第１〜第１３の誘電体層Ｓ１〜Ｓ１３が積み重ねられて構成されている。これら第１〜第１３の誘電体層Ｓ１〜Ｓ１３は１枚あるいは複数枚の層にて構成される。
【００７５】
また、第２の誘電体層Ｓ２の一主面には、一端が入力端子２０に接続され、他端が第１のビアホール１８ａに接続された第１のストリップライン１６ａが形成され、第６の誘電体層Ｓ６の一主面には、一端が第１のビアホール１８ａに接続され、他端が第２のビアホール１８ｂに接続された第２のストリップライン１６ｂが形成され、第１０の誘電体層Ｓ１０の一主面には、一端が第２のビアホール１８ｂに接続され、他端が出力端子２２に接続された第３のストリップライン１６ｃが形成されている。
【００７６】
また、第１のストリップライン１６ａの幅ｗ１と、第２のストリップライン１６ｂの幅ｗ２と、第３のストリップライン１６ｃの幅ｗ３との間には、ｗ１＞ｗ２＝ｗ３の関係がある。
【００７７】
更に、第４の誘電体層Ｓ４の一主面には、アース電極１２に接続された内層アース電極１２ｄが形成され、第８の誘電体層Ｓ８の一主面には、アース電極１２に接続された内層アース電極１２ｅが形成され、第１２の誘電体層Ｓ１２の一主面には、アース電極１２に接続された内層アース電極１２ｆが形成されている。
【００７８】
そのため、第２のストリップライン１６ｂは、内層アース電極１２ｄを有する第４の誘電体層Ｓ４及び第５の誘電体層Ｓ５と、第７の誘電体層Ｓ７及び内層アース電極１２ｅを有する第８の誘電体層Ｓ８に挟まれている。また、第３のストリップライン１６ｃは、内層アース電極１２ｅを有する誘電体層Ｓ８及び第９の誘電体層Ｓ９と、第１１の誘電体層Ｓ１１及び内層アース電極１２ｆを有する第１２の誘電体層Ｓ１２とに挟まれている。
【００７９】
なお、第１のビアホール１８ａと内層アース電極１２ｄとの間及び第２のビアホール１８ｂと内層アース電極１２ｅとの間には、絶縁をとるための領域（電極膜が形成されていない領域）が確保されている。
【００８０】
ここで、第１、第２及び第３のストリップライン１６ａ、１６ｂ及び１６ｃは、共にミアンダ形状に形成され、第１のストリップライン１６ａにおける入力端子２０から前記第１のビアホール１８ａの接続部分までのミアンダ方向と、第２のストリップライン１６ｂにおける前記第１のビアホール１８ａの接続部分から第２のビアホール１８ｂの接続部分までのミアンダ方向とが互いに逆となっている。また、第２のストリップライン１６ｂにおける前記第１のビアホール１８ａの接続部分から第２のビアホール１８ｂの接続部分までのミアンダ方向と、第３のストリップライン１６ｃにおける前記第２のビアホール１８ｂの接続部分から出力端子２２までのミアンダ方向とが互いに逆となっている。
【００８１】
ここで、１つの実験例（便宜的に第３の実験例と記す）を示す。第３の実験例は、同一の遅延時間Ｔとミアンダ形状のストリップラインとを有し、かつ、内層アース電極の形成箇所とストリップラインの幅ｗとが異なる３種類のディレイラインの伝送特性、即ち、該ディレイラインのパルス応答特性及び周波数特性を調べたものである。
【００８２】
この第３の実験例では、図１３に示す第３の実施の形態に係るディレイライン１０Ｃ（実施例３）と、第１の実施の形態に係るディレイライン１０Ａの変形例である図１４に示すディレイライン１０Ｄ（実施例４）と、図１５に示す従来技術に係るディレイライン１０Ｅ（比較例３）とを用意した。上記した３種類のディレイライン１０Ｃ、１０Ｄ及び１０Ｅは、いずれも、Ｔ＝２μｓの遅延時間と、ミアンダ形状の３つのストリップラインのパターンとを有している。
【００８３】
ディレイライン１０Ｃ（実施例３）では、図１３に示すように、第１のストリップライン１６ａの幅ｗ１、第２のストリップライン１６ｂの幅ｗ２及び第３のストリップライン１６ｃの幅ｗ３を、それぞれ、ｗ１＝１２０μｍ、ｗ２＝ｗ３＝７０μｍとし、誘電体基板１４を構成する複数の誘電体層の誘電率を同一としている。
【００８４】
ディレイライン１０Ｄ（実施例４）は、図１４に示すように、複数の誘電体層が積層、焼成一体化され、かつ、両主面にそれぞれ内層アース電極１２ｇ、１２ｈが形成された誘電体基板１４を有する。誘電体基板１４内には、内層アース電極１２ｇ、１２ｈに挟まれていない第１のストリップライン１６ａと、内層アース電極１２ｇ、１２ｈによって挟まれた第２及び第３のストリップライン１６ｂ及び１６ｃと、第１及び第２のストリップライン１６ａ及び１６ｂを電気的に接続するビアホール１８ａと、第２及び第３のストリップライン１６ｂ及び１６ｃを電気的に接続するビアホール１８ｂとが形成されている。
【００８５】
この場合、誘電体基板１４内では、内層アース電極１２ｇ及び第２のストリップライン１６ｂ間の誘電率をεａ１、第２及び第３のストリップライン１６ｂ及び１６ｃ間の誘電率をεｂ、第３のストリップライン１６ｃ及び内層アース電極１２ｈ間の誘電率をεａ２としたとき、εａ１＝εａ２≧εｂ又はεａ１≧εｂ、かつ、εａ２≧εｂを満足するようにしている。
【００８６】
ディレイライン１０Ｄ（実施例４）では、第１、第２及び第３のストリップライン１６ａ、１６ｂ及び１６ｃの幅をｗ１とし、ｗ１＝１２０μｍとしている。また、誘電体基板１４を構成する複数の誘電体層の誘電率εａ１、εａ２及びεｂは、それぞれ、εａ１＝εａ２＝εｂとしている。
【００８７】
ディレイライン１０Ｅ（比較例３）は、図１５に示すように、複数の誘電体層が積層、焼成一体化され、かつ、両主面にそれぞれ内層アース電極１２ｉ、１２ｊ、１２ｋ及び１２ｌが形成された誘電体基板１４を有する。誘電体基板１４内には、内層アース電極１２ｉ、１２ｊ、１２ｋ、１２ｌに挟まれた第１、第２及び第３のストリップライン１６ａ、１６ｂ及び１６ｃと、第１及び第２のストリップライン１６ａ及び１６ｂを電気的に接続するビアホール１８ａと、第２及び第３のストリップライン１６ｂ及び１６ｃを電気的に接続するビアホール１８ｂとが形成されている。
【００８８】
ディレイライン１０Ｅ（比較例３）では、第１、第２及び第３のストリップライン１６ａ、１６ｂ及び１６ｃの幅をｗ３とし、ｗ３＝７０μｍとしている。また、誘電体基板１４を構成する複数の誘電体層の誘電率はεｂとしている。
【００８９】
上記した３種類のディレイライン１０Ｃ、１０Ｄ及び１０Ｅ（実施例３、４及び比較例３）の入力端子２０に、立ち上がり時間１７ｎｓ及び振幅２２５ｍＶを有するステップパルスのパルス入力信号を入力したときに、出力端子２２から出力されるパルス出力信号をスペクトル・アナライザによって測定した。なお、立ち上がり時間とは、パルス入力信号又はパルス出力信号の立ち上がりにおいて、前記パルス入力信号又はパルス出力信号の振幅に対し、前記パルス入力信号又はパルス出力信号のレベルが２０％〜８０％の時間をいう。
【００９０】
前記パルス出力信号の立ち上がり部分を示すパルス応答特性は、図１６に示すように、パルス入力信号（入力波形）の立ち上がりから約２ｎｓ経過した後に、ディレイライン１０Ｃ、１０Ｄ及び１０Ｅ（実施例３、４及び比較例３）のパルス出力信号が立ち上がるような特性となる。即ち、パルス入力信号（入力波形）が該パルス入力信号（入力波形）の振幅の５０％（１１２．５ｍＶ）となる時間と、前記パルス出力信号が該パルス出力信号の振幅の５０％（１１２．５ｍＶ）となる時間との時間差を、遅延時間Ｔと定義すると、比較例３、実施例３及び実施例４の遅延時間Ｔは、Ｔ＝約２ｎｓとなる。
【００９１】
また、ディレイライン１０Ｄ（実施例４）のパルス応答特性では、ディレイライン１０Ｃ及び１０Ｅ（実施例３及び比較例３）のパルス応答特性と比較して、立ち上がり時間は小さいが、オーバーシュートが発生している。
【００９２】
一方、ディレイライン１０Ｅ（比較例３）のパルス応答特性は、ディレイラインＣ（実施例３）のパルス応答特性と比較して、立ち上がりにおけるパルス出力信号のレベルが小さい上に、前記パルス出力信号がパルス入力信号（入力波形）の振幅に到達するまでの時間が長くなる。つまり、ディレイライン１０Ｅ（比較例３）は、ディレイラインＣ（実施例３）よりも導体損による損失が大きく、立ち上がり時間も長い。
【００９３】
このように、ディレイライン１０Ｃ（実施例３）は、ディレイライン１０Ｄ及び１０Ｅ（実施例４及び比較例３）と比較すると、パルス入力信号に対する応答性がよい上に、オーバーシュートを発生することなく前記パルス入力信号（入力波形）の振幅に速やかに到達可能である良好なディレイラインであることが分かる。
【００９４】
ディレイライン１０Ｃ、１０Ｄ及び１０Ｅ（実施例３、４及び比較例３）の周波数特性は、図１７に示すように、周波数が１ＧＨｚ以下の領域では、ディレイライン１０Ｄ（実施例４）の挿入損失が、ディレイラインＣ及びＥ（実施例３及び比較例３）の挿入損失よりも小さい。また、周波数が１ＧＨｚ以上の領域では、ディレイライン１０Ｃ（実施例３）の挿入損失が、ディレイラインＤ及びＥ（実施例４及び比較例３）の挿入損失よりも小さい。なお、上記した挿入損失は、導体損による損失、誘電体損等を含んでいる。
【００９５】
特に、ディレイライン１０Ｃ（実施例３）は、約３ＧＨｚ以下の周波数領域において、不連続点に起因した急激な損失の増大が発生しないので、高周波領域に対応可能なディレイラインとして好適である。
【００９６】
以上、説明したように、第３の実施の形態に係るディレイライン１０Ｃは、内層アース電極１２ｄ、１２ｅ及び１２ｆに挟まれていない第１のストリップライン１６ａの幅ｗ１が、内層アース電極１２ｄ、１２ｅ及び１２ｆに挟まれた第２及び第３のストリップライン１６ｂ及び１６ｃの幅ｗ２及びｗ３よりも大きいので、該ディレイライン１０Ｃの導体損による損失の低下を図ることができる。
【００９７】
更に、第３の実施の形態に係るディレイライン１０Ｃは、従来技術に係るディレイライン１０Ｅ（比較例３）の内層アース電極１２ｉを有していないので、該ディレイライン１０Ｃの高さを低くすることが可能である。また、第３の実施の形態に係るディレイライン１０Ｃを製造するとき、前記内層アース電極１２ｉのパターンが不要となるので、該ディレイライン１０Ｃの製造コストを低減することが可能となる。
【００９８】
また、第１、第２及び第３のストリップライン１６ａ、１６ｂ及び１６ｃは、内層アース電極１２ｄ、１２ｅ及び１２ｆを介して誘電体基板１４内に形成されているので、各ストリップライン間におけるクロストークの低減を図ることができる。
【００９９】
更に、ディレイライン１０Ｃの挿入損失は、前記クロストークの低減によって低下する。また、前記クロストークの低減によって、１ＧＨｚ以上の高周波領域において発生する不連続点での挿入損失の急激な増大は、大幅に抑制される。従って、ディレイライン１０Ｃは、１ＧＨｚ以上の高周波領域でも使用可能なディレイラインとなる。
【０１００】
なお、この発明に係るディレイラインは、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【０１０１】
【発明の効果】
以上説明したように、本発明に係るディレイラインによれば、低損失及び小型化を共に達成させることができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るディレイラインを示す斜視図である。
【図２】第１の実施の形態に係るディレイラインを示す分解斜視図である。
【図３】第１の実施の形態に係るディレイラインを示す縦断面図である。
【図４】第１の実験例に使用されるサンプルを示す断面図である。
【図５】比較例１及び実施例１において、ｂ（深さ）／ｈ（高さ）に対する特性インピーダンスの変化を示す特性図である。
【図６】比較例１及び実施例１において、ｂ（深さ）／ｈ（高さ）に対する実効誘電率の変化を示す特性図である。
【図７】第２の実験例において、周波数に対する減衰量の変化を示す特性図である。
【図８】第１の実施の形態に係るディレイラインの変形例を示す分解斜視図である。
【図９】第２の実施の形態に係るディレイラインを示す縦断面図である。
【図１０】第２の実施の形態に係るディレイラインを示す分解斜視図である。
【図１１】第２の実施の形態に係るディレイラインを示す斜視図である。
【図１２】第３の実施の形態に係るディレイラインを示す分解斜視図である。
【図１３】第３の実施の形態に係るディレイラインを示す縦断面図である。
【図１４】実験例３で使用される実施例４（第１の実施の形態に係るディレイラインの変形例）を示す縦断面図である。
【図１５】比較例３に係るディレイラインを示す縦断面図である。
【図１６】実施例３、４及び比較例３に係るディレイラインにおけるパルス応答特性を示す特性図である。
【図１７】実施例３、４及び比較例３に係るディレイラインにおける周波数特性を示す特性図である。
【符号の説明】
１０Ａ、１０Ａａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ…ディレイライン
１２…アース電極                  １２ａ…第１のアース電極
１２ｂ…第２のアース電極          １２ｃ〜１２ｌ…内層アース電極
１４、３２…誘電体基板
１６ａ〜１６ｄ…第１〜第４のストリップライン
１８、１８ａ〜１８ｃ…ビアホール  ２０…入力端子
２２…出力端子                    ３０…アース電極
３４…ストリップライン            ３６…サンプル
Ａ、Ｂ…曲線                      ｂ…深さ
ｈ…高さ                          Ｓ１〜Ｓ１５…誘電体層
ｗ、ｗ１〜ｗ３…幅
ε、εａ、εａ１、εａ２、εｂ…誘電率
【図１】
0003934494.tif 000002
【図２】
0003934494.tif 000003
【図３】
0003934494.tif 000004
【図４】
0003934494.tif 000005
【図５】
0003934494.tif 000006
【図６】
0003934494.tif 000007
【図７】
0003934494.tif 000008
【図８】
0003934494.tif 000009
【図９】
0003934494.tif 000010
【図１０】
0003934494.tif 000011
【図１１】
0003934494.tif 000012
【図１２】
0003934494.tif 000013
【図１３】
0003934494.tif 000014
【図１４】
0003934494.tif 000015
【図１５】
0003934494.tif 000016
【図１６】
0003934494.tif 000017
【図１７】
0003934494.tif 000018