(57)【特許請求の範囲】
【請求項１】
ゲートとドレインとが接続された第１のトランジスタのゲートと第２のトランジスタのゲートとを接続し、前記第１のトランジスタと第２のトランジスタのソースを第１の電源ラインに接続して構成されるカレントミラー回路と、前記第１のトランジスタのドレインと第１の節点との間に接続され第１の帰還電圧をゲートに受ける第３のトランジスタと、前記第１の節点と第２の電源ラインとの間に接続され第１の選択信号を受ける第４のトランジスタと、前記第１のトランジスタのドレインと第２の節点との間に接続され第２の帰還電圧をゲートに受ける第５のトランジスタと、前記第２の節点と前記第２の電源ラインとの間に接続され第２の選択信号を受ける第６のトランジスタと、前記第２のトランジスタのドレインと前記第２の電源ラインとの間に接続され第１の基準電圧をゲートに受ける第７のトランジスタと、前記第２のトランジスタのドレインの電圧に応じて出力端子を駆動する出力ドライバと、前記出力端子に接続され前記第１及び第２の帰還電圧を生成する帰還抵抗部とを備え、前記第１の選択信号と第２の選択信号により選択された前記第３のトランジスタあるいは第５のトランジスタと前記第７のトランジスタとで差動対を構成することを特徴とする半導体基準電圧発生回路。
【請求項２】
ゲートとドレインとが接続された第１のトランジスタのゲートと第２のトランジスタのゲートとを接続し、前記第１のトランジスタと第２のトランジスタのソースを第１の電源ラインに接続して構成されるカレントミラー回路と、前記第１のトランジスタのドレインと第１の節点との間に接続され第１の帰還電圧をゲートに受ける第３のトランジスタと、前記第１の節点と第２の電源ラインとの間に接続され第１の選択信号を受ける第４のトランジスタと、前記第１のトランジスタのドレインと第２の節点との間に接続され第２の帰還電圧をゲートに受ける第５のトランジスタと、前記第２の節点と前記第２の電源ラインとの間に接続され第２の選択信号を受ける第６のトランジスタと、前記第２のトランジスタのドレインと前記第１の節点との間に接続され第１の基準電圧をゲートに受ける第７のトランジスタと、前記第２のトランジスタのドレインと前記第２の節点との間に接続され第２の基準電圧をゲートに受ける第８のトランジスタと、前記第２のトランジスタのドレインの電圧に応じて出力端子を駆動する出力ドライバと、前記出力端子に接続され前記第１及び第２の帰還電圧を生成する帰還抵抗部とを備え、前記第１の選択信号と第２の選択信号により選択された前記第３のトランジスタと前記第７のトランジスタ、あるいは前記第５のトランジスタと前記第８のトランジスタとで差動対を構成することを特徴とする半導体基準電圧発生回路。
【請求項３】
前記出力ドライバは、前記出力端子と前記第１の電源ラインとの間に接続されゲートが前記第２のトランジスタのドレインに接続されたトランジスタを備えることを特徴とする請求項１または２に記載の半導体基準電圧発生回路。
【請求項４】
前記帰還抵抗部は、前記出力端子と前記第２の電源ラインとの間に直列に接続された第１、第２及び第３の抵抗素子を備え、前記第１及び第２の抵抗素子の接続点から前記第１の帰還電圧を発生させ、前記第２及び第３の抵抗素子の接続点から前記第２の帰還電圧を発生させることを特徴とする請求項１または２に記載の半導体基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基準電圧発生回路に関し、特に低電圧対応を容易にした半導体基準電圧発生回路に関する。
【０００２】
【従来の技術】
この種の半導体基準電圧発生回路は、特にフラッシュマクロのワード線に代表される様な、複数の電圧を時分割で供給する必要があるシステムのために用いられている。この半導体基準電圧発生回路は、一般に、極力面積の小さい回路で、かつ発生する複数電圧間の相対的なバラツキを抑えることが要求されている。この要請に応えるために、例えば、特開平４−１５９４９に開示されているように差動入力信号を切換回路によって切り換えるとが提案されている。
【０００３】
この公知文献に開示された回路は、図９の回路図に示されている。この半導体基準電圧発生回路は、差動増幅器１１ｄと、出力ドライバ１２と、帰還抵抗部１３と、スイッチとして機能させる為の昇圧電源発生回路１４と、レベルシフタ回路１５、１６とから構成される。差動増幅器１１ｄは、差動入力部のトランジスタＮ１１及びＮ１２のドレインを、カレントソース接続した負荷トランジスタＰ１１，Ｐ１２にそれぞれ接続し、これらトランジスタＮ１１のゲートにスイッチとなるトランジスタＮ３１とＮ３２とを設け、トランジスタＮ１２のゲートにスイッチとなるトランジスタＮ３３とＮ３４を設けたものである。なお、トランジスタＮ１１等のＮはＮチャネル、トランジスタＰ１１等のＰはＰチャネルを示している。
【０００４】
また、出力ドライバ１２は、トランジスタＰ１３からなり、差動増幅器１１ｄの出力電圧に対し負の依存を持つ出力電圧を出力し、その出力は、抵抗Ｒ１１〜Ｒ１３からなる帰還抵抗部１３により帰還信号ＦＢ１１，ＦＢ１２に分圧されて差動増幅器１１ｄに帰還される。この回路は、差動増幅器１１ｄの差動入力信号ＶＲ１１、ＶＲ１２および帰還信号ＦＢ１１、ＦＢ１２をトランジスタＮ３１〜Ｎ３４によって構成されたスイッチによって切り換えるという構成である。
【０００５】
このためスイッチとして設けたトランジスタＮ３１〜Ｎ３４の導通、非導通を適宜制御することによって差動増幅器の差動入力信号を切り換えるという動作となる。このスイッチとして設けたトランジスタＮ３１〜Ｎ３４のソース電圧は差動増幅器の入力レベルとなる。
【０００６】
その結果、低電圧化に伴い差動増幅器の入力レベルと電源電圧及び接地電圧との差が小さくなるとスイッチとして設けたトランジスタＮ３１〜Ｎ３４のゲート、ソース間電圧が十分確保出来なくなり、スイッチとして機能させる為には昇圧電源発生回路１４、及び、レベルシフタ回路１５、１６が必要となる。
【０００７】
【発明が解決しようとする課題】
上述した公知技術の回路によると、低電圧化に伴い差動増幅器の入力レベルと電源電圧、及び、接地電圧との差が小さくなり、昇圧電源発生回路１４、及び、レベルシフタ回路１５、１６など余計な回路が必要となり、回路面積が増加するとうるという欠点がある。さらには、スイッチとして設けたトランジスタＮ３１〜Ｎ３４のゲート容量により、スイッチの制御信号Ｌ１１、Ｌ１２の遷移に伴うカップリングノイズが発生し、動作速度を悪化させるという問題もある。
【０００８】
本発明の主な目的は、低電圧対応を容易にしノイズの発生を押さえた面積が小さくしかも時分割で発生する複数電圧間の相対的なバラツキが小さい半導体基準電圧発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、半導体基準電圧発生回路における差動増幅器の部分に、複数の差動入力部のペアトランジスタのドレインを共通接続にし、これら各トランジスタのソースと接地間にスイッチとなるトランジスタを設けたことを特徴とする。
【００１０】
本発明の構成は、差動増幅器と、この差動増幅器からの出力をソースフォロアで出力する出力ドライバと、この出力ドライバの負荷となり抵抗分割して第１、第２の帰還電圧を取り出す帰還抵抗部とを含む半導体基準電圧発生回路において、前記差動増幅器が、差動入力部を複数設け、この差動入力部と接地または電源電圧となる制御信号により制御されるスイッチ回路により、基準となる電圧の差動入力信号が切り換えられることを特徴とする。
【００１１】
本発明において、差動入力部が、第１の帰還電圧と第１の基準電圧を差動入力し一対の差動の負荷を有する第１、第２のトランジスタと、これらトランジスタの共通接続点に接続され接地または電源電圧により制御されるスイッチ用の第３トランジスタとからなり、第２の帰還電圧と第２の基準電圧とを差動入力し前記差動の負荷に接続された第４、第５のトランジスタと、これらトランジスタの共通接続点に接続され接地または電源電圧により制御されるスイッチ用の第６のトランジスタとからなることができ、また、差動入力部が、第１の帰還電圧と第１の基準電圧をそれぞれ入力し一対の差動の負荷を有する第１、第２のトランジスタと、前記第１のトランジスタに接続され接地または電源電圧により制御されるスイッチ用の第３トランジスタと、前記第１のトランジスタ側の負荷に共通接続され第２の帰還電圧を入力する第４のトランジスタと、この第４のトランジスタに接続され接地または電源電圧により制御されるスイッチ用の第６のトランジスタとからなることができ、さらに、差動入力部が、第１の帰還電圧と第１の基準電圧を差動入力し一対の差動の負荷を有する第１、第２のトランジスタと、これら第１、第２のトランジスタにそれぞれ接続され接地または電源電圧により制御されるスイッチ用の第３、第７のトランジスタとからなり、第２の帰還電圧と第２の基準電圧とを差動入力し前記差動の負荷に接続された第４、第５のトランジスタと、これら第４、第５のトランジスタにそれぞれ接続され接地または電源電圧により制御されるスイッチ用の第６、第８のトランジスタとからなることができる。
【００１２】
さらに、第２の制御信号により、基準電圧を入力する第２、第４のトランジスタ側の負荷を制御する第９のトランジスタを有することができ、また、第１乃至第８のトランジスタがＮチャネルであり、第９のトランジスタがＰチャネルであるか、または第１乃至第８のトランジスタがＰチャネルであり、第９のトランジスタがＮチャネルであることができる。
【００１３】
【発明の実施の形態】
図１は本発明の一実施形態の半導体基準電圧発生回路の回路図である。この半導体基準電圧発生回路は、差動増幅器１１と、出力ドライバ１２と、帰還抵抗部１３とからなり、差動増幅器１１が、複数の差動入力部のトランジスタＮ１１とＮ１４、及び、Ｎ１２とＮ１５のドレインをそれぞれ共通接続にし、これら各トランジスタのソースと接地間にスイッチとなるトランジスタＮ１３とＮ１６を設けたものである。
【００１４】
この半導体基準電圧発生回路は、スイッチとなるトランジスタＮ１３とＮ１６を排他的に導通状態にする事により、差動増幅器１１の差動入力信号を切り換えるという動作を実行する。このとき制御信号Ｓ１１、Ｓ１２を電源電圧で駆動したとしても、スイッチとなるトランジスタＮ１３とＮ１６のゲート、ソース間電圧は電源電圧、若しくは０Ｖとなるため、導通状態と非導通状態を容易に切り換えることができる。従って、低電圧対応を容易にした面積の小さい半導体基準電圧発生回路を実現できるという効果が得られる。
【００１５】
図１を参照すると、この差動増幅器１１の出力は、出力ドライバ１２に供給され、出力ドライバ１２は差動増幅器１１の出力電圧に対し負の依存を持つ出力電圧を出力する。その出力は、帰還抵抗部１３を介して、差動増幅器１１に帰還される。
【００１６】
このとき差動増幅器１１の差動入力間に差電位があると、差動増幅器１１はそれに応じた出力を出力ドライバ１２に供給する。ここで前述のように出力ドライバ１２は、差動増幅器１１の出力電圧に対し負の依存を持つ出力電圧を出力するため、設定電圧ＶＲ１１より帰還電圧ＦＢ１１の電圧が高ければ、出力電圧ＶＯの電圧を低くするように作用し、出力電圧ＶＯを抵抗分圧して得られる帰還電圧ＦＢ１１の電圧も低くなり、その結果設定電圧ＶＲ１１と帰還電圧ＦＢ１１との差電位は減少する。
【００１７】
又、設定電圧ＶＲ１１の電圧よりも帰還電圧ＦＢ１１の電圧が低ければ、出力電圧ＶＯの電圧を高くするように作用し、出力電圧ＶＯを抵抗分圧して得られる帰還電圧ＦＢ１１の電圧も高くなり、その結果設定電圧ＶＲ１１と帰還電圧ＦＢ１１との差電位は同じく減少する。従って、最終的には、設定電圧ＶＲ１１と帰還電圧ＦＢ１１とは一般にバーチャルショートと呼ばれる同電位で安定する。
【００１８】
この動作に対し、本実施形態で設けられたトランジスタＮ１３とＮ１６は、それぞれドレインを共通接続して、差動増幅器１１の複数の差動入力部のトランジスタＮ１１とＮ１４、及び、トランジスタＮ１２とＮ１５のいずれかを選択するスイッチとして機能する。
【００１９】
すなわち、制御信号Ｓ１１が電源電圧、制御信号Ｓ１２が０Ｖの時はトランジスタＮ１３は導通状態でトランジスタＮ１６は非導通状態となり、差動増幅器１１の差動入力としては基準電圧供給信号ＶＲ１１と帰還信号ＦＢ１１が選択される。同様に制御信号Ｓ１１が０Ｖ、Ｓ１２が電源電圧の時はトランジスタＮ１３は非導通状態でトランジスタＮ１６は導通状態となり、差動増幅器の差動入力としては基準電圧供給信号ＶＲ１２と帰還信号ＦＢ１２が選択される。
【００２０】
以下、本実施形態の動作につき、図２のタイミング図を用いて説明する。まず、制御信号Ｓ１１が電源電圧、制御信号Ｓ１２が０Ｖの時の動作について説明すると、トランジスタＮ１３は導通状態でトランジスタＮ１６は非導通状態となっているため、差動増幅器１１の差動入力としては基準電圧供給信号ＶＲ１１と帰還信号ＦＢ１１が選択される。
【００２１】
これら電圧ＶＲ１１とＦＢ１１とは同電位で安定するため、出力電圧ＶＯ１１の電圧も安定し、ここで得られる出力ＶＯの電圧は、次の（Ａ）式で表される。
【００２２】
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ１２…（Ａ）。
【００２３】
同様に、制御信号Ｓ１１が０Ｖ、制御信号Ｓ１２が電源電圧の時は、トランジスタＮ１３は非導通状態でトランジスタＮ１６は導通状態となり、差動増幅器の差動入力としては基準電圧供給信号ＶＲ１２と帰還信号ＦＢ１２が選択され、最終的に得られるＶＯの電圧は、次の（Ｂ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ１１  ………（Ｂ）
で表される。
【００２４】
これらの（Ａ）（Ｂ）式から明らかなように、制御信号Ｓ１１、Ｓ１２を制御することにより、出力ＶＯに得られる出力電圧を、（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ１１、又は、（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ１２へ切り換えることが可能である。
【００２５】
なお、本実施形態では、差動増幅器１１の差動入力として、２組の入力を切り換えることとしたが、差動増幅器の差動入力トランジスタ、および、スイッチとなるトランジスタを追加して３組以上の入力を切り換えることとしてもよい。また、トランジスタＮ１１、Ｎ１２とスイッチとして設けたトランジスタＮ１３との間、および、トランジスタＮ１４、Ｎ１５とスイッチとして設けたトランジスタＮ１６との間に、同相除去比改善のための定電流源となるトランジスタを挿入してもよい。
【００２６】
このように、制御信号Ｓ１１、Ｓ１２を制御することにより、出力ＶＯに得られる出力電圧を切り換えることが可能であるが、制御信号Ｓ１１、Ｓ１２で制御するスイッチとして機能するトランジスタＮ１３、Ｎ１６のソース電圧は接地、すなわち０Ｖとなっている。従って、制御信号Ｓ１１、Ｓ１２には通常の論理ゲートの出力電圧である電源電圧を供給しても、トランジスタＮ１３、Ｎ１６のゲート、ソース間電圧は電源電圧と同電位となりトランジスタを導通状態とするのに十分な電圧を確保することができ、電源電圧を下げたときにも、トランジスタＮ１３、Ｎ１６の導通、非導通を容易に制御できる。
【００２７】
さらに、本実施形態では、差動増幅器の差動入力信号であるＶＲ１１、ＦＢ１１、ＶＲ１２、ＦＢ１２にスイッチとなるトランジスタが挿入されていないため、制御信号の遷移に伴うトランジスタのゲート容量を介したカップリングノイズが発生することがない。
【００２８】
図３は本発明の第２の実施形態として、その基本的構成は図１の通りであるが、回路面積の縮小についてさらに工夫した回路図である。図３において、差動増幅器１１ａの出力電圧の設定は、基準電圧の切り換えは行わず、トランジスタＮ１７からの１個の基準電圧ＶＲ１３を用いており、負荷トランジスタＰ１２に接続され、従って、トランジスタＮ１１，Ｎ１４の各ソースに、制御信号Ｓ１１、Ｓ１２で制御されるスイッチ用トランジスタＮ１３ａ、Ｎ１６ａのドレインが接続されて、帰還抵抗の抵抗分圧比の変更のみが切り換えられる。
【００２９】
従って、この実施例の動作のタイミング図は、図４のようになる。即ち、差動増幅器１１ａの一方の差動入力としては基準電圧供給信号ＶＲ１３が常に有効であり、制御信号Ｓ１１が電源電圧、制御信号Ｓ１２が０Ｖの時は、トランジスタＮ１３ａは導通状態でトランジスタＮ１６ａは非導通状態となっているため、差動増幅器１１ａの他方の差動入力としては帰還信号ＦＢ１１が選択される。従って、得られる出力ＶＯの電圧は、次の（Ｃ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ１３…（Ｃ）
で表わされる。
【００３０】
同様に、制御信号Ｓ１１が０Ｖ、Ｓ１２が電源電圧の時は、トランジスタＮ１３ａは非導通状態でトランジスタＮ１６ａは導通状態となり、差動増幅器の他方の差動入力としては帰還信号ＦＢ１２が選択され、最終的に得られるＶＯの電圧は、次の（Ｄ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ１３  ………（Ｄ）
で表わされる。
【００３１】
このように、要求仕様上、基準電圧信号は１つで帰還抵抗の分圧比の変更のみで複数出力電圧を発生可能な場合、本実施形態では、さらに少ない素子数で構成できるという効果が得られる。
【００３２】
図５は本発明の第３の実施形態の回路図である。図１，図３の実施形態では、スイッチとなるトランジスタを排他的に導通状態とする事を想定しているが、本実施形態のように、すべてを非導通状態にしてリセット状態を作り出すこともできる。又、スイッチとして機能するトランジスタを、差動入力の双方個別に備えることにより、発生する出力電圧の切り換え数を増加させることもできる。
【００３３】
図５の回路では、差動増幅器１１ｂのリセット用のトランジスタとして、制御信号Ｓ１３をゲート入力とするＰ１４を備えており、又、差動増幅器の差動入力トランジスタ毎にスイッチとして機能するように、トランジスタＮ１１，Ｎ１２に対してそれぞれトランジスタＮ１３ａ、Ｎ１８を、トランジスタＮ１４，Ｎ１５に対してそれぞれトランジスタＮ１６ａ、Ｎ１９を備えている。
【００３４】
従って、この実施形態の動作のタイミング図は、図６のようになる。即ち、制御信号Ｓ１１、Ｓ１１ａ、Ｓ１２、Ｓ１２ａがすべて０Ｖの状態において、制御信号Ｓ１３を０Ｖとすることにより、差動増幅器１１ｂの出力ＺＯは電源電圧となり、出力バッファ１２を構成するトランジスタＰ１３は非導通状態となり、出力信号ＶＯは帰還抵抗部１３により０Ｖにリセットされる。このとき、この半導体基準電圧発生回路は、トランジスタのサブスレッショルド電流等のリーク電流を除いて、電流を消費しない。
【００３５】
又、制御信号Ｓ１３が電源電圧の状態において、制御信号Ｓ１１とＳ１１ａが電源電圧、Ｓ１２とＳ１２ａが０Ｖの時は、トランジスタＮ１３ａとＮ１８は導通状態で、トランジスタＮ１６ａとＮ１９は非導通状態となっているため、差動増幅器１１ｂの差動入力としては基準電圧供給信号ＶＲ１１と帰還信号ＦＢ１１が選択される。従って、得られる出力ＶＯの電圧は、次の（Ｅ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ１１……（Ｅ）
で表わされる。
【００３６】
同様に、制御信号Ｓ１１とＳ１２ａが電源電圧、Ｓ１１ａとＳ１２が０Ｖの時は、トランジスタＮ１３ａとＮ１９は導通状態でトランジスタＮ１８とＮ１６ａは非導通状態となっているため、差動増幅器１１ｂの差動入力としては基準電圧供給信号ＶＲ１２と帰還信号ＦＢ１１が選択される。従って、得られる出力ＶＯの電圧は、次の（Ｆ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ１２……（Ｆ）
で表わされる。
【００３７】
さらに、制御信号Ｓ１１ａとＳ１２が電源電圧、Ｓ１１とＳ１２ａが０Ｖの時は、トランジスタＮ１８とＮ１６ａは導通状態でトランジスタＮ１３ａとＮ１９は非導通状態となっているため、差動増幅器１１ｂの差動入力としては基準電圧供給信号ＶＲ１１と帰還信号ＦＢ１２が選択される。従って、得られる出力ＶＯの電圧は、次の（Ｇ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ１１…（Ｇ）
で表わされる。
【００３８】
さらに、制御信号Ｓ１２とＳ１２ａが電源電圧、Ｓ１１とＳ１２が０Ｖの時は、トランジスタＮ１６ａとＮ１９は導通状態でトランジスタＮ１３ａとＮ１８は非導通状態となっているため、差動増幅器１１ｂの差動入力としては基準電圧供給信号ＶＲ１２と帰還信号ＦＢ１２が選択される。従って、得られる出力ＶＯの電圧は、次の（Ｈ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ１２…（Ｈ）
で表わされる。
【００３９】
上記各式から明らかなように、制御信号Ｓ１１、Ｓ１２、Ｓ１１ａ、Ｓ１２ａを制御することにより、出力ＶＯに得られる出力電圧を切り換えることが可能である。
【００４０】
図７は本発明の第４の実施形態を説明する回路図、図８はその動作を説明するタイミング図である。上述した各実施形態では、差動増幅器の差動入力をＮチャネルトランジスタとしたが、差動入力をＰチャネルトランジスタとして、同様の回路を構成したものである。すなわち、差動増幅器１１ｃの差動入力をＰチャネルトランジスタとし、それに伴いスイッチとなるトランジスタもＰチャネルトランジスタとしている。又、出力ドライバ１２ａをＮチャネルトランジスタＮ２３とし、帰還抵抗部１３ａも電源に接続されている。
【００４１】
従って、この実施形態の動作のタイミング図は図８のようになる。即ち、差動増幅器１１ｃの制御信号Ｓ７１が０Ｖ、制御信号Ｓ７２が電源電圧の時の動作について説明すると、トランジスタＰ２３は導通状態でＰ２６は非導通状態となっているため、差動増幅器１１ｃの差動入力としては基準電圧供給信号ＶＲ７１と帰還信号ＦＢ７１が選択される。
【００４２】
このとき、基準電圧供給信号ＶＲ７１と帰還信号ＦＢ７１との間に差電位があると、差動増幅器１１ｃはそれに応じた出力を出力ドライバ１２ａに供給する。出力ドライバ１２ａは差動増幅器１１ｃの出力電圧に対し負の依存を持つ出力電圧を出力するため、基準電圧供給信号ＶＲ７１の電圧より帰還信号ＦＢ７１の電圧が高ければ、出力ＶＯの電圧を低くするように作用し、出力ＶＯを抵抗分圧して得られるＦＢ７１の電圧も低くなり、その結果ＶＲ７１とＦＢ７１との差電位は減少する。又、ＶＲ７１の電圧よりＦＢ７１の電圧が低くければ、出力ＶＯの電圧を高くするように作用し、出力ＶＯを抵抗分圧して得られるＦＢ７１の電圧も高くなり、その結果ＶＲ７１とＦＢ７１との差電位は同じく減少する。
【００４３】
従って、最終的には、ＶＲ７１とＦＢ７１とは一般にバーチャルショートと呼ばれる同電位で安定する。従って、出力ＶＯの電圧も安定し、ここで得られる出力ＶＯの電圧は、次の（Ｉ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／（Ｒ１２＋Ｒ１３）×ＶＲ７２−Ｒ１１／（Ｒ１２＋Ｒ１３）×電源電圧      ………（Ｉ）
で表わされる。
【００４４】
同様に、制御信号Ｓ７１が電源電圧、Ｓ７２が０Ｖの時は、トランジスタＰ２３は非導通状態でＰ２６は導通状態となり、差動増幅器１１ｃの差動入力としては基準電圧供給信号ＶＲ７２と帰還信号ＦＢ７２が選択され、最終的に得られるＶＯの電圧は、次の（Ｊ）式
ＶＯ＝（Ｒ１１＋Ｒ１２＋Ｒ１３）／Ｒ１３×ＶＲ７１−（Ｒ１１＋Ｒ１２）／Ｒ１３×電源電圧      ………（Ｊ）
で表わされる。上記から明らかなように、制御信号Ｓ７１、Ｓ７２を制御することにより、出力ＶＯに得られる出力電圧を切り換えることが可能である。
【００４５】
なお、昇圧電源発生回路、及び、レベルシフタ回路は同業者には良く知られており、本発明とは直接関係しないのでその説明は省略する。
【００４６】
【発明の効果】
このように、制御信号Ｓ１１、Ｓ１２を制御することにより、出力ＶＯに得られる出力電圧を切り換えることが可能であるが、制御信号Ｓ１１、Ｓ１２で制御するスイッチとして機能するトランジスタＮ１３、Ｎ１６のソース電圧は接地、すなわち０Ｖとなっている。
【００４７】
従って、制御信号Ｓ１１、Ｓ１２には通常の論理ゲートの出力電圧である電源電圧を供給しても、トランジスタＮ１３、Ｎ１６のゲート、ソース間電圧は電源電圧と同電位となりトランジスタを導通状態とするのに十分な電圧を確保することができ、電源電圧を下げたときにも、トランジスタＮ１３、Ｎ１６の導通、非導通を容易に制御できるという効果がある。
【００４８】
さらに、本実施形態では、差動増幅器の差動入力信号であるＶＲ１１、ＦＢ１１、ＶＲ１２、ＦＢ１２にスイッチとなるトランジスタが挿入されていないため、制御信号の遷移に伴うトランジスタのゲート容量を介したカップリングノイズが発生しないという効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明する半導体基準電圧発生回路の回路図。
【図２】図１の動作を説明するタイミング図。
【図３】本発明の第２の実施形態を説明する回路図。
【図４】図３の動作を説明するタイミング図。
【図５】本発明の第３の実施形態を説明する回路図。
【図６】図５の動作を説明するタイミング図。
【図７】本発明の第４の実施形態を説明する回路図。
【図８】図７の動作を説明するタイミング図。
【図９】従来例の半導体基準電圧発生回路を説明する回路図。
【符号の説明】
１１，１１ａ〜１１ｄ    差動増幅器
１２，１２ａ    出力ドライバ
１３，１３ａ    帰還抵抗部
１４    昇圧電源発生回路
１５，１６    レベルシフタ回路
ＦＢ１１，１２，７１，７２    帰還電圧信号
Ｎ１１〜Ｎ３４    Ｎチャネルトランジスタ
Ｐ１１〜Ｐ２６    Ｐチャネルトランジスタ
Ｓ１１，１２、７１，７２    制御信号
ＶＲ１１，１２，７１，７２    基準電圧
ＶＯ    出力電圧
【図１】
0003949510.tif 000002
【図２】
0003949510.tif 000003
【図３】
0003949510.tif 000004
【図４】
0003949510.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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