(57)【特許請求の範囲】
【請求項１】
セル領域と周辺領域が決められた半導体基板の前記セル領域にトンネル酸化膜を形成し、前記周辺領域に周辺部酸化膜を形成する段階と、
前記トンネル酸化膜上に第１導電層を形成する段階と、
前記第１導電層の表面に第１絶縁膜を形成する段階と、
前記第１導電層、前記第１絶縁膜を形成させた前記半導体基板の全面に第２絶縁膜を形成する段階と、
前記第２絶縁膜上に第３絶縁膜を前記周辺部酸化膜より厚く形成する段階と、
前記周辺領域の前記第３絶縁膜と前記第２絶縁膜をそれぞれ湿式エッチングで順次除去する段階と、
その後湿式エッチング工程で前記周辺部酸化膜を除去するときに、同時に前記セル領域の前記第３絶縁膜も除去するが、その第３絶縁膜を所定の厚さだけ残留させる段階と、
前記周辺部酸化膜を除去した前記周辺領域の前記半導体基板の表面にゲート絶縁膜を形成する段階と、
前記半導体基板の全面に第２導電層を堆積する段階と、
前記第２導電層、前記第３絶縁膜、前記第２絶縁膜、前記第１絶縁膜、及び前記第１導電層を選択的に除去して前記セル領域にコントロールゲートとフローティングゲートからなる電極および、前記周辺領域に薄膜トランジスタのゲート電極を形成する段階と、
前記電極を形成させた基板の所定の箇所にソース／ドレイン不純物領域を形成する段階とを備えることを特徴とするフラッシュメモリデバイスの製造方法。
【請求項２】
前記周辺部酸化膜の除去時に前記セル領域の前記第３絶縁膜も除去するが、その際５０Ａ厚以上の前記第３絶縁膜を残すことを特徴とする請求項１記載のフラッシュメモリデバイスの製造方法。
【請求項３】
前記第３絶縁膜と前記第２絶縁膜は、エッチング選択比の異なる絶縁膜から形成することを特徴とする請求項１記載のフラッシュメモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリデバイスに関し、特に電荷保有特性並びにゲート絶縁膜の特性を向上させたフラッシュメモリデバイスの製造方法に関する。
【０００２】
【従来の技術】
以下、添付図面を参照して従来の技術のフラッシュメモリデバイスの製造方法を説明する。
図１〜図３は従来のフラッシュメモリデバイスの製造方法を示す工程断面図である。
図１ａに示すように、セル領域と周辺領域とを定めた半導体基板１１に、フィールド酸化膜１２を形成する。そして、フィールド酸化膜１２の形成されてない半導体基板１１上のセル領域にはトンネル酸化膜１３を形成し、周辺領域には周辺部酸化膜１４を形成する。
トンネル酸化膜１３及び周辺部酸化膜１４の形成工程に関して簡単に説明すると以下の通りである。フィールド酸化膜１２を形成した後、フィールド酸化膜１２の形成されてない半導体基板１１の表面に酸化膜を形成する。そして、セル領域の酸化膜を一旦除去した後、再び半導体基板１１を熱酸化して、酸化膜が除去されたセル領域にトンネル酸化膜１３を形成するとともに、周辺領域には、トンネル酸化膜を先に形成されていた酸化膜の上に積層した周辺部酸化膜１４を形成する。
【０００３】
図１ｂに示すように、トンネル酸化膜１３及び周辺部酸化膜１４を含む半導体基板１１の全面に、フローティングゲート用の第１ポリシリコン層１５を形成し、その第１ポリシリコン層をセル領域のトンネル酸化膜１３とそれに隣接したフィールド酸化膜１２上にのみ残るようにフォトリソグラフィ及びエッチング工程によってパターニングして、フローティングゲートライン１５を形成する。次いで、半導体基板１１に熱酸化工程を施してフローティングゲートライン１５の表面に下層酸化膜１６を形成する。そして、下層酸化膜１６を含む半導体基板１１の全面にシリコン窒化膜１７を形成し、さらに熱酸化工程を施してシリコン窒化膜１７上に上層酸化膜１８を形成する。
【０００４】
図１ｃに示すように、上層酸化膜１８上に第１フォトレジスト１９を塗布した後、セル領域にのみ残るように露光及び現像工程により第１フォトレジスト１９をパターニングする。
図２ｄに示すように、パターニングされた第１フォトレジスト１９をマスクとして用いて、周辺領域の上層酸化膜１８及びシリコン窒化膜１７を乾式エッチングによって選択的に除去する。
第１フォトレジスト１９を除去した後、図２ｅに示すように、周辺領域の周辺部酸化膜１４を湿式エッチングで除去する。その際、周辺部酸化膜１４を湿式エッチングして除去する際、セル領域の上層酸化膜１８も除去する。
【０００５】
図２ｆに示すように、周辺領域の半導体基板１１の表面にゲート酸化膜２０を形成し、ゲート酸化膜２０を含む半導体基板１１の全面に第２ポリシリコン層２１を形成する。そして、第２ポリシリコン層２１上に第２フォトレジスト２２を塗布した後、露光及び現像工程でパターニングしてゲート領域に残す。
図３ｇに示すように、前記パターニングされた第２フォトレジスト２２をマスクとして用いて、第２ポリシリコン層２１、シリコン窒化膜１７、下層酸化膜１６、そしてフローティングゲートライン１５を選択的に除去することにより、セル領域にはコントロールゲート２１ａとフローティングゲート１５ａを形成し、周辺領域には薄膜トランジスタのゲート電極２１ｂを形成する。したがって、コントロールゲート２１ａとフローティングゲート１５ａとの間にはシリコン窒化膜１７と下層酸化膜１６が残留する。
【０００６】
図３ｈに示すように、第２フォトレジスト２２を除去し、コントロールゲート２１ａ及びフローティングゲート１５ａ及びゲート電極２１ｂをマスクとして用いて半導体基板１１の全面にソース／ドレイン用の不純物イオンを注入して、コントロールゲート２１ａ及びフローティングゲート１５ａの両側、且つゲート電極２１ｂの両側の半導体基板１１表面内にソース／ドレイン不純物領域２３を形成する。
【０００７】
【発明が解決しようとする課題】
上記従来のフラッシュメモリの製造方法においては次の問題点があった。
（１）周辺領域の上層酸化膜とシリコン窒化膜のエッチング時の問題。すなわち、基板上には周辺部酸化膜があるので、周辺領域の上層酸化膜とシリコン窒化膜のエッチング時にその酸化膜により基板が保護されるはずであるが、その酸化膜はシリコン窒化膜の乾式エッチング時における酸化膜に対する選択比が低く、且つエッチング速度が秒当たり７０Å以上であるため、シリコン窒化膜のエッチングに際して周辺部酸化膜のかなりの部分がエッチングされる。また、シリコン窒化膜を充分にエッチングするため過度にエッチングを行うと、基板の表面が露出されるようになる。すなわち、保護のための酸化膜が充分に機能せず基板表面が荒れることがある。そのため、その上に成長されるゲート絶縁膜厚さの調節が難しくなり、このためゲート絶縁膜の特性の低下が生じる。
（２）周辺領域のシリコン窒化膜のエッチング後、残存する周辺部酸化膜を湿式エッチングを用いて除去するが、そのときセル領域に残っていた上層酸化膜も共に除去される。したがって、セル領域のゲート電極形成用層間絶縁膜がＮＯ(Nitride Oxide) 構造となる。つまりデザインルール(design rule) 時に要求されたＯＮＯ構造とならない。このため、フローティングゲートでの電荷保有特性が低下する。もちろん、上層酸化膜とシリコン窒化膜の除去の後に周辺部酸化膜を除去する場合、セル領域の上層酸化膜を保護することはできる。しかしながら、この後、ゲート絶縁膜を形成するための洗浄工程時に多くの酸化膜が失われる。
【０００８】
本発明は上記の問題点を解決するためになされたものであり、その目的は、周辺領域の上層酸化膜と窒化膜の除去の際に上記した基板の損傷を防止してゲート絶縁膜の特性の低下を防止するようにしたフラッシュメモリデバイスの製造方法を提供することである。
本発明の他の目的は、周辺部酸化膜の除去に際してセル領域の上層酸化膜を除去されないようにして層間絶縁膜をＯＮＯ構造を持つようにして、電荷保有特性を向上させることである。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明のフラッシュメモリデバイスの製造方法は、半導体基板のセル領域にトンネル酸化膜を周辺領域に周辺部酸化膜を形成する段階と、トンネル酸化膜上に第１導電層を形成する段階と、第１導電層の表面に第１絶縁膜を形成する段階と、第１導電層、第１絶縁膜を形成させた半導体基板の全面に第２絶縁膜を形成する段階と、第２絶縁膜上に第３絶縁膜を周辺部酸化膜がエッチングにより除去されるときに所定の厚さだけ残るように形成する段階と、周辺領域の第３絶縁膜と第２絶縁膜をそれぞれ湿式エッチングで順次除去する段階と、その後湿式エッチング工程で周辺部酸化膜を除去する段階と、周辺部酸化膜を除去した半導体基板の周辺領域の表面にゲート絶縁膜を形成する段階と、半導体基板の全面に第２導電層を堆積する段階と、第２導電層、第３絶縁膜、第２絶縁膜、第１絶縁膜、及び第１導電層を選択的に除去してセル領域にコントロールゲートとフローティングゲートからなる電極および、周辺領域に薄膜トランジスタのゲート電極を形成する段階と、上記電極を形成させた基板の所定の箇所にソース／ドレイン不純物領域を形成する段階とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、添付図面を参照して本発明実施形態のフラッシュメモリデバイスの製造方法を詳細に説明する。
図４〜図６は、本実施形態によるフラッシュメモリデバイスの製造方法を示す工程断面図である。
図４ａに示すように、セル領域と周辺領域とを区画した半導体基板３１にフィールド酸化膜３２を形成し、セル領域のフィールド領域以外の箇所には約１００Å以下の厚さにトンネル酸化膜３３を形成し、同様に周辺領域のフィールド領域以外の箇所に約２００Å以下の厚さに周辺部酸化膜３４を形成する。このトンネル酸化膜３３と周辺部酸化膜３４の形成工程に関しては従来と格別の相違はないので省略する。
【００１１】
図４ｂに示すように、トンネル酸化膜３３と周辺部酸化膜３４を形成させた半導体基板３１の全面に、フローティングゲート用の第１ポリシリコン層として第１導電層３５を形成し、その第１導電層３５をセル領域のトンネル酸化膜３３とそれに隣接したフィールド酸化膜３２上にのみ残るようにフォトリソグラフィ及びエッチング工程によってパターニングする。フィールド酸化膜には必ずしもかかる必要はない。次いで、半導体基板３１に熱酸化工程を施してパターニングされた第１導電層３５の表面に約１５０Å以下の厚さに下層酸化膜としての第１絶縁膜３６を形成する。そして、第１絶縁膜３６を含む半導体基板３１の全面に、約１２０Å以下の厚さにシリコン窒化膜としての第２絶縁膜３７を堆積する。そして、それらが形成された半導体基板３１に、約３００Å以下の厚さで、上層酸化膜としての第３絶縁膜３８をＣＶＤ法で堆積する。この第３絶縁膜３８は、熱酸化法で形成してもよい。この第３絶縁膜の厚さは周辺酸化膜をエッチング除去するときに全部除去されずに少なくとも５０Å程度は残るような厚さに形成する。周辺部酸化膜と同じ酸化膜の場合は単純に厚さを周辺部酸化膜より厚くすればよいが、材質が異なる場合は、双方のエッチング速度を考慮して適宜の厚さを選択する。この第３絶縁膜は第２絶縁膜とはエッチング選択比が異なるものを選択する。
【００１２】
図４ｃに示すように、第３絶縁膜３８上に第１フォトレジスト３９を塗布した後、露光及び現像工程でセル領域にのみ残るように第１フォトレジスト３９をパターニングする。
図５ｄに示すように、パターニングされた第１フォトレジスト３９をマスクとして用いて、周辺領域の第３絶縁膜３８をフッ化水素緩衝液等を用いた湿式エッチングで除去する。
図５ｅに示すように、第１フォトレジスト３９を除去し、周辺領域の第２絶縁膜３７をリン酸等を用いた湿式エッチングで除去する。ここで、セル領域における第３絶縁膜３８は第２絶縁膜３７とエッチング選択比が異なるため、第２絶縁膜３７上に形成された第３絶縁膜３８がマスキング役割を果たしてその下側にある第２絶縁膜３７の除去を防止する。
【００１３】
図５ｆに示すように、周辺領域の周辺部酸化膜３４を湿式エッチング工程で選択的に除去する。このとき、セル領域の第３絶縁膜３８も除去されるが、前述のように、第３絶縁膜３８が周辺部酸化膜３４よりも厚く形成されているため、セル領域では約５０Å厚さの第３絶縁膜３８が残存する。
図６ｇに示すように、周辺領域の露出された半導体基板３１に熱酸化工程によってゲート酸化膜４０を形成し、ゲート酸化膜４０を含む半導体基板３１の全面に第２ポリシリコン層として第２導電層４１を堆積する。次いで、第２導電層４１上に第２フォトレジスト４２を塗布した後、露光及び現像工程でパターニングしてゲート領域に残す。
【００１４】
図６ｈに示すように、パターニングされた第２フォトレジスト４２をマスクとして用いて、第２導電層４１、第３絶縁膜３８、第２絶縁膜３７、第１絶縁膜３６、及び第１導電層３５を選択的に除去して、セル領域にコントロールゲート４１ａとフローティングゲート３５ａを形成するとともに、周辺領域に薄膜トランジスタのゲート電極４１ｂを形成する。コントロールゲート４１ａとフローティングゲート３５ａとの間には、第３絶縁膜３８、第２絶縁膜３７、第１絶縁膜３６からなるＯＮＯ構造となる。
【００１５】
図６ｉに示すように、第２フォトレジスト４２を除去し、コントロールゲート４１ａとフローティングゲート３５ａ及びゲート電極４１ｂをマスクとして用いて半導体基板３１の全面にソース／ドレイン用の不純物イオンを注入して、半導体基板３１の所望の箇所にソース／ドレイン不純物領域４３を形成する。
【００１６】
【発明の効果】
以上説明したように、本発明によるフラッシュメモリデバイスの製造方法においては次のような効果がある。
本発明によれば、周辺領域の周辺部絶縁膜の上の第２絶縁膜を湿式エッチングで除去するので、基板の表面に加えられる損傷を防止することができるため、ゲート絶縁膜を所望の厚さに形成することができ、又は特性が低下することを防ぐことができる。
又、第３絶縁膜を周辺部酸化膜よりも厚く形成しているため、同じエッチング速度でエッチングすることで第３絶縁膜を残留させることができる。これにより、コントロールゲートとフローティングゲートとの間の層間絶縁膜をＯＮＯ構造を有するよう形成して、電荷保有特性を向上させることができる。
さらに、請求項３の発明では、第３絶縁膜を第２絶縁膜とエッチング選択比の異なるもので形成しているので、第３絶縁膜が第２絶縁膜のマスキング役割を果たし、これにより第２絶縁膜のエッチングを防止することができる。
【図面の簡単な説明】
【図１】従来の技術のフラッシュメモリデバイスの製造方法を示す工程断面図。
【図２】従来の技術のフラッシュメモリデバイスの製造方法を示す工程断面図。
【図３】従来の技術のフラッシュメモリデバイスの製造方法を示す工程断面図。
【図４】本発明実施形態のフラッシュメモリデバイスの製造方法を示す工程断面図。
【図５】本発明実施形態のフラッシュメモリデバイスの製造方法を示す工程断面図。
【図６】本発明実施形態のフラッシュメモリデバイスの製造方法を示す工程断面図。
【符号の説明】
３１    半導体基板
３２    フィールド酸化膜
３３    トンネル酸化膜
３４    周辺部酸化膜
３５    フローティングゲートライン
３６    第１絶縁膜
３７    第２絶縁膜
３８    第３絶縁膜
３９    第１フォトレジスト
４０    ゲート酸化膜
４１    第２導電層
４２    第２フォトレジスト
４３    ソース／ドレイン不純物領域
【図１】
0003912932.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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