(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を増幅する増幅器と、前記アナログ信号をディジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を前記増幅器の出力から減算する減算器とを複数段カスケード接続して構成されるカスケードＡ／Ｄ変換器において、
前段の出力信号が過大になった場合に後段の前記増幅器の出力電圧を一定電圧値にクランプするクランプ手段を
を備えたことを特徴とするカスケードＡ／Ｄ変換器。
【請求項２】
前記クランプ手段が、
前段の出力信号が過大になった場合を検出して電圧を出力するクランプ回路と、
後段の前記増幅器の出力に前記電圧を加算して前記増幅器の出力電圧を一定電圧値にクランプする加算器とから構成されることを特徴とする
請求項１記載のカスケードＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カスケードＡ／Ｄ変換器に関し、特に後段回路の過渡的な飽和を回避しセトリングを改善したカスケードＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のカスケードＡ／Ｄ変換器はアナログ入力信号を比較器等を用いた１ビットＡ／Ｄ変換器で変換し、同時に変換した値をＤ／Ａ変換器でアナログ信号に変換すると共にアナログ入力信号から減算する。このようなステージを複数段カスケードに接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
また、ｎビットＡ／Ｄ変換器、ｎビットＤ／Ａ変換器等から構成される前述のステージをｍ段カスケード接続すれば分解能ｎｍビットのカスケードＡ／Ｄ変換器を構成することができる。
【０００４】
図３はこのような従来のカスケードＡ／Ｄ変換器の一例を示す構成ブロック図である。図３において１ａ，１ｂ及び１ｃは利得が２倍である増幅器、２ａ，２ｂ及び２ｃは減算器、３ａ，３ｂ，３ｃ及び３ｄは１ビットＡ／Ｄ変換器、４ａ，４ｂ及び４ｃは１ビットＤ／Ａ変換器、１００はアナログ入力信号、１０１，１０２，１０３及び１０４はディジタル出力信号である。
【０００５】
また、１ａ，２ａ，３ａ及び４ａはステージ５０ａを、１ｂ，２ｂ，３ｂ及び４ｂはステージ５０ｂを、１ｃ，２ｃ，３ｃ及び４ｃはステージ５０ｃを、３ｄはステージ５０ｄをそれぞれ構成している。
【０００６】
アナログ入力信号１００は増幅器１ａ及び１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅器１ａの出力は減算器２ａの加算入力端子に接続される。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most Significant Bit）であるディジタル出力信号１０１として出力されると共に１ビットＤ／Ａ変換器４ａの入力端子に接続される。また、１ビットＤ／Ａ変換器４ａの出力は減算器２ａの減算入力端子に接続される。
【０００７】
減算器２ａの出力は増幅器１ｂ及び１ビットＡ／Ｄ変換器３ｂの入力端子に接続され、増幅器１ｂの出力は減算器２ｂの加算入力端子に接続される。１ビットＡ／Ｄ変換器３ｂの出力はディジタル出力信号１０２として出力されると共に１ビットＤ／Ａ変換器４ｂの入力端子に接続される。また、１ビットＤ／Ａ変換器４ｂの出力は減算器２ｂの減算入力端子に接続される。
【０００８】
減算器２ｂの出力は増幅器１ｃ及び１ビットＡ／Ｄ変換器３ｃの入力端子に接続され、増幅器１ｃの出力は減算器２ｃの加算入力端子に接続される。１ビットＡ／Ｄ変換器３ｃの出力はディジタル出力信号１０３として出力されると共に１ビットＤ／Ａ変換器４ｃの入力端子に接続される。また、１ビットＤ／Ａ変換器４ｃの出力は減算器２ｃの減算入力端子に接続される。
【０００９】
さらに、減算器２ｃの出力は１ビットＡ／Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変換器３ｄの出力はＬＳＢ（Least Significant Bit）であるディジタル出力信号１０４として出力される。
【００１０】
ここで、図３に示す従来例について説明する。アナログ入力信号１００は１ビットＡ／Ｄ変換器３ａによりディジタル出力信号１０１に変換されると共に増幅器１ａにより２倍に増幅される。
【００１１】
この時、ディジタル出力信号１０１は１ビットＤ／Ａ変換器４ａにより再びアナログ信号に変換されて、減算器２ａにおいて先に２倍に増幅されたアナログ入力信号１００から減算される。
【００１２】
すなわち、ステージ５０ａではディジタル出力信号１０１としてディジタル変換された分のアナログ信号を減算して後段のステージ５０ｂに出力する
【００１３】
そして、このようなステージ５０ａ〜５０ｄでの処理を順次行うことにより、ＭＳＢからＬＳＢまでディジタル出力信号を順次得ることが可能になる。
【００１４】
【発明が解決しようとする課題】
しかし、図３に示す従来例では振幅の大きなステップ入力が印加された場合には、１ビットＡ／Ｄ変換器や１ビットＤ／Ａ変換器の遅延時間により、減算器の出力が動作範囲を大きく超えてしまいセトリングが悪化したり、後段のステージが過渡的に飽和したりすると言った問題点があった。
【００１５】
図４はこのような問題点を説明する説明図である。図４において１ａ，２ａ，３ａ，４ａ，１ｂ，２ｂ，３ｂ，４ｂは図３と同一符号を付してあり、何れも差動動作するものとする。また、１００ａ及び１００ｂは差動のアナログ入力信号、１０１ａ及び１０２ａはディジタル出力信号の一部である。さらに、ステージ５０ｂの一部とステージ５０ｃ及び５０ｄに関しては記載を省略している。
【００１６】
ここで、振幅の大きなステップ入力が印加され、図４中”Ｖ１”及び”Ｖ２”の差動電圧である”Ｖ１−Ｖ２”が過大になるとステージ５０ｂの増幅器１ｂを構成する差動回路のトランジスタＱ１及びＱ２はリニア動作範囲を超えてしまう。
【００１７】
このため、トランジスタＱ１には図４中”Ｉ”に示す差動回路を構成する定電流源の出力電流が全て流れ、一方、トランジスタＱ２には電流が全く流れなくなり、図３中”Ｖ３”は正電源電圧”Ｖｃｃ”と等しくなる。
【００１８】
図４中”Ｑ３”に示すトランジスタのベース・エミッタ間電圧を”ＶBEQ3”とすれば、図３中”Ｖ４”に示す増幅器１ｂの出力電圧は、
Ｖ４＝Ｖｃｃ−ＶBEQ3      （１）
となり、図３中”Ｑ４”に示す減算器２ｂを構成するトランジスタが飽和してしまうことになる。
【００１９】
すなわち、振幅の大きなステップ入力が印加された場合には、減算器の出力が動作範囲を大きく超えてしまいセトリングが悪化したり、後段のステージが過渡的に飽和したりすると言った問題点が生じる。
従って本発明が解決しようとする課題は、振幅の大きなステップ入力が印加された場合であっても、後段回路の過渡的な飽和を回避しセトリングを改善したカスケードＡ／Ｄ変換器を実現することにある。
【００２０】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ入力信号を増幅する増幅器と、前記アナログ信号をディジタル信号に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力を再びアナログ信号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を前記増幅器の出力から減算する減算器とを複数段カスケード接続して構成されるカスケードＡ／Ｄ変換器において、前段の出力信号が過大になった場合に後段の前記増幅器の出力電圧を一定電圧値にクランプするクランプ手段を備えたことにより、後段回路の過渡的な飽和を回避しセトリングを改善することが可能になる。
【００２１】
請求項２記載の発明は、
請求項１記載の発明であるカスケードＡ／Ｄ変換器において、
前記クランプ手段が、
前段の出力信号が過大になった場合を検出して電圧を出力するクランプ回路と、
後段の前記増幅器の出力に前記電圧を加算して前記増幅器の出力電圧を一定電圧値にクランプする加算器とから構成されることにより、後段回路の過渡的な飽和を回避しセトリングを改善することが可能になる。
【００２２】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るカスケードＡ／Ｄ変換器の一実施例を示す構成ブロック図である。図１において１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ，３ａ，３ｂ，３ｃ，３ｄ，４ａ，４ｂ，４ｃ，５０ａ，５０ｄ，１００及び１０１は図３と同一符号を付してあり、５ａ及び５ｂはクランプ回路、６ａ及び６ｂは加算器、１０２ｂ，１０３ｂ及び１０４ｂはディジタル出力信号である。
【００２３】
また、１ｂ，２ｂ，３ｂ，４ｂ及び５ａはステージ５１を、１ｃ，２ｃ，３ｃ，４ｃ及び５ｂはステージ５２をそれぞれ構成している。
【００２４】
アナログ入力信号１００は増幅器１ａ及び１ビットＡ／Ｄ変換器３ａの入力端子に入力され、増幅器１ａの出力は減算器２ａの加算入力端子に接続される。１ビットＡ／Ｄ変換器３ａの出力はＭＳＢ（Most Significant Bit）であるディジタル出力信号１０１として出力されると共に１ビットＤ／Ａ変換器４ａの入力端子に接続される。また、１ビットＤ／Ａ変換器４ａの出力は減算器２ａの減算入力端子に接続される。
【００２５】
減算器２ａの出力はクランプ回路５ａの入力端子に接続され、クランプ回路５ａの一方の出力端子からは減算器２ａの出力がそのまま出力され増幅器１ｂ及び１ビットＡ／Ｄ変換器３ｂの入力端子に接続され、増幅器１ｂの出力は加算器６ａの一方の入力端子に接続される。また、クランプ回路５ａの他方の出力端子は加算器６ａの他方の入力端子に接続される。
【００２６】
加算器６ａの出力は減算器２ｂの加算入力端子に接続され、１ビットＡ／Ｄ変換器３ｂの出力はディジタル出力信号１０２ｂとして出力されると共に１ビットＤ／Ａ変換器４ｂの入力端子に接続される。また、１ビットＤ／Ａ変換器４ｂの出力は減算器２ｂの減算入力端子に接続される。
【００２７】
減算器２ｂの出力はクランプ回路５ｂの入力端子に接続され、クランプ回路５ｂの一方の出力端子からは減算器２ｂの出力がそのまま出力され増幅器１ｃ及び１ビットＡ／Ｄ変換器３ｃの入力端子に接続され、増幅器１ｃの出力は加算器６ｂの一方の入力端子に接続される。また、クランプ回路５ｂの他方の出力端子は加算器６ｂの他方の入力端子に接続される。
【００２８】
加算器６ｂの出力は減算器２ｃの加算入力端子に接続され、１ビットＡ／Ｄ変換器３ｃの出力はディジタル出力信号１０３ｂとして出力されると共に１ビットＤ／Ａ変換器４ｃの入力端子に接続される。また、１ビットＤ／Ａ変換器４ｃの出力は減算器２ｃの減算入力端子に接続される。
【００２９】
さらに、減算器２ｃの出力は１ビットＡ／Ｄ変換器３ｄの入力端子に接続され、１ビットＡ／Ｄ変換器３ｄの出力はＬＳＢ（Least Significant Bit）であるディジタル出力信号１０４ｂとして出力される。
【００３０】
ここで、図１に示す実施例の動作を図２を用いて説明する。但し、図３に示す従来例と同様の動作説明は省略する。また、図２は実施例の動作を説明する説明図である。
【００３１】
図２において１ａ，２ａ，３ａ，４ａ，５ａ，１ｂ，２ｂ，３ｂ，４ｂは図１と同一符号を付してあり、何れも差動動作するものとする。また、１００ａ及び１００ｂは差動のアナログ入力信号、１０１ｃ及び１０２ｃはディジタル出力信号の一部である。さらに、ステージ５１の一部とステージ５２及び５０ｄに関しては記載を省略している。
【００３２】
図１に示す実施例では図２中”Ｑ５”及び”Ｑ６”に示すクランプ回路５ａを構成するトランジスタのベース・エミッタ間電圧を”ＶBEQ5”及び”ＶBEQ6”とし、クランプ回路５ａを構成する抵抗及びこの抵抗に接続される定電流源の出力電流をそれぞれ”Ｒ１”及び”Ｉ２”とした場合、
ＶBEQ5＝（Ｖ１−Ｖ２）−Ｉ２・Ｒ１      （２）
ＶBEQ6＝（Ｖ２−Ｖ１）−Ｉ２・Ｒ１      （３）
となる。
【００３３】
式（２）及び式（３）から分かるように”ＶBEQ5”及び”ＶBEQ6”は”Ｖ１−Ｖ２”及び”Ｖ２−Ｖ１”に比例するので”Ｖ１−Ｖ２”若しくは”Ｖ２−Ｖ１”が過大になった場合にはトランジスタ”Ｑ５”若しくは”Ｑ６”が”ＯＮ”になる。
【００３４】
例えば、図１に示す実施例に振幅の大きなステップ入力が印加され、図２中”Ｖ１”及び”Ｖ２”の差動電圧である”Ｖ１−Ｖ２”が過大になると図２中”Ｑ５”に示すトランジスタが”ＯＮ”になる。
【００３５】
一方、図２中”Ｖ１”及び”Ｖ２”の差動電圧である”Ｖ１−Ｖ２”が過大になると、図２中”Ｑ７”示すトランジスタには図２中”Ｉ３”に示す差動回路を構成する定電流源の出力電流が全て流れ、一方、図２中”Ｑ８”に示すトランジスタには電流が全く流れなくなる。
【００３６】
但し、図２中”Ｑ５”に示すトランジスタのコレクタは図２中”Ａ”に示すノードに接続されているので、図２中”Ｒ２”に示す抵抗には図２中”Ｑ５”に示すトランジスタを介して”Ｉ２”の電流が流れることになり、ノード”Ａ”の電圧”Ｖ５”は、
Ｖ５＝Ｖｃｃ−Ｒ２・Ｉ２      （４）
となる。
【００３７】
そして、図２中”Ｖ６”に示す電圧である減算器２ｂへの入力電圧は、図２中”Ｑ９”に示すトランジスタのベース・エミッタ間電圧を”ＶBEQ9”とすれば
Ｖ６＝Ｖｃｃ−Ｒ２・Ｉ２−ＶBEQ9
＝（Ｖｃｃ−ＶBEQ9）−Ｒ２・Ｉ２      （５）
となる。
【００３８】
すなわち、前段のステージ５０ａの出力が過大になった場合にはクランプ回路５ａは増幅器１ｂの出力値を式（５）に示すような一定値にクランプする。
【００３９】
式（５）は従来例の場合を示す式（１）と比較して”Ｒ２・Ｉ２”だけ余分に電圧を下げることができるので、図２中”Ｑ１０”に示す減算器２ｂを構成するトランジスタが飽和することを回避することが可能になる。
【００４０】
この結果、前段の出力信号が過大になった場合に増幅器の出力電圧を一定電圧値にクランプするクランプ回路を各段に設けることにより、振幅の大きなステップ入力が印加された場合であっても、後段回路である減算器２ｂの過渡的な飽和を回避しセトリングを改善することが可能になる。
【００４１】
なお、図１に示す実施例ではクランプ回路の出力を加算器により増幅器の出力に足し込んで増幅器の出力をクランプする構成を例示しているが、クランプ回路及び加算器を１つのクランプ手段としても構わない。
【００４２】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１及び請求項２の発明によれば、前段の出力信号が過大になった場合に増幅器の出力電圧を一定電圧値にクランプするクランプ回路を各段に設けることにより、振幅の大きなステップ入力が印加された場合であっても、後段回路である減算器の過渡的な飽和を回避しセトリングを改善することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るカスケードＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【図２】実施例の動作を説明する説明図である。
【図３】従来のカスケードＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図４】問題点を説明する説明図である。
【符号の説明】
１ａ，１ｂ，１ｃ  増幅器
２ａ，２ｂ，２ｃ  減算器
３ａ，３ｂ，３ｃ，３ｄ  １ビットＡ／Ｄ変換器
４ａ，４ｂ，４ｃ  １ビットＤ／Ａ変換器
５ａ，５ｂ  クランプ回路
６ａ，６ｂ  加算器
５０ａ，５０ｂ，５０ｃ，５０ｄ，５１，５２  ステージ
１００，１００ａ，１００ｂ  アナログ入力信号
１０１，１０１ａ，１０１ｃ，１０２，１０２ａ，１０２ｂ，１０２ｃ，１０３，１０３ｂ，１０４，１０４ｂ  ディジタル出力信号
【図１】
0003937210.tif 000002
【図２】
0003937210.tif 000003
【図３】
0003937210.tif 000004
【図４】
0003937210.tif 000005