(57)【特許請求の範囲】
【請求項１】
入力ノードと出力ノードの間に直列接続された複数の昇圧ユニットからなる昇圧ユニット群と、前記入力ノードと第１電圧が印加されるノードの間に接続される第１トランジスタと、第１の手段と、を具備し、
各昇圧ユニットは、入力部と出力部を有し、かつ、ゲート及びドレインが前記入力部に接続され、ソースが前記出力部に接続される第２トランジスタと、前記入力部に接続されるキャパシタとから構成され、前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうちの所定の１つの昇圧ユニットである第１の昇圧ユニットの入力部に接続されるとともに、前記第１の昇圧ユニット内の第２トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧よりも低く、前記第１の手段は回路の非動作時に前記第１の昇圧ユニット内の前記第２トランジスタをオフ状態に設定するとともに、前記第１トランジスタのゲート電圧を制御して前記第１トランジスタをオフ状態に設定することを特徴とする電圧発生回路。
【請求項２】
前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうち、前記入力ノード側から数えて２番目以降の昇圧ユニットの入力部に接続されることを特徴とする請求項１記載の電圧発生回路。
【請求項３】
前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうち、前記入力ノード側から数えて偶数番目の昇圧ユニットの入力部に接続されることを特徴とする請求項２記載の電圧発生回路。
【請求項４】
入力ノードと出力ノードの間に直列接続された複数の昇圧ユニットからなる昇圧ユニット群と、前記入力ノードと第１電圧が印加されるノードの間に接続される第１トランジスタと、前記出力ノードに接続されるキャパシタと、第１の手段と、を具備し、
各昇圧ユニットは、入力部及び出力部を有し、かつ、ゲート及びドレインが前記入力部に接続され、ソースが前記出力部に接続される第２トランジスタと、前記入力部に接続されるキャパシタとから構成され、前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうちの所定の１つの昇圧ユニットである第１の昇圧ユニットの入力部に接続されるとともに、前記第１の昇圧ユニット内の第２トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧よりも低く、前記第１の手段は回路の非動作時に前記第１の昇圧ユニット内の前記第２トランジスタをオフ状態に設定するとともに、前記第１トランジスタのゲート電圧を制御して前記第１トランジスタをオフ状態に設定することを特徴とする電圧発生回路。
【請求項５】
前記昇圧ユニット群は、３個以上の昇圧ユニットから構成されることを特徴とする請求項４記載の電圧発生回路。
【請求項６】
請求項１又は４記載の電圧発生回路を備えた電圧転送回路であって、ゲートが前記出力ノードに接続され、第２電圧を転送する第３トランジスタを具備し、前記第２電圧の転送時には、前記第３トランジスタのゲートに、前記第２電圧に前記第３トランジスタの閾値電圧を加えた電圧よりも高い電圧が印加されることを特徴とする電圧転送回路。
【請求項７】
前記入力ノード側から数えて偶数番目の昇圧ユニットに第１発振信号が入力され、前記入力ノード側から数えて奇数番目の昇圧ユニットに第２発振信号が入力され、前記第１及び第２発振信号は、互いに逆相又は異なるタイミングを有していることを特徴とする請求項１又は４記載の電圧発生回路。
【請求項８】
前記第１トランジスタのゲートの電圧レベルとソースの電圧レベルは、互いに逆相で変化しつつ、次第に上昇していくことを特徴とする請求項１又は４記載の電圧発生回路。
【請求項９】
回路の非動作時には、前記第１の手段により前記第１の昇圧ユニット内の前記第２トランジスタのゲートがロウレベルに設定されることを特徴とする請求項１又は４記載の電圧発生回路。
【請求項１０】
前記ロウレベルとは接地電圧であることを特徴とする請求項９記載の電圧発生回路。
【請求項１１】
前記複数の昇圧ユニット内の全ての前記第２トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧よりも低いことを特徴とする請求項１又は４記載の電圧発生回路。
【請求項１２】
前記出力ノードに出力部が接続された昇圧ユニット内の前記第２トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧より低いことを特徴とする請求項１又は４記載の電圧発生回路。
【請求項１３】
前記出力ノードに出力部が接続された昇圧ユニット内の第２トランジスタの閾値電圧は、前記入力ノードに入力部が接続された昇圧ユニット内の第２トランジスタの閾値電圧よりも低いこと特徴とする請求項１又は４記載の電圧発生回路。
【請求項１４】
回路の非動作時には、前記第１の手段により前記第１の昇圧ユニット内の前記第２トランジスタの第１トランジスタのゲートがロウレベルに設定されることを特徴とする請求項１又は４記載の電圧発生回路。
【請求項１５】
前記ロウレベルとは接地電圧であることを特徴とする請求項１４記載の電圧発生回路。
【請求項１６】
第２の手段を備え、回路の非動作時には、前記第２の手段により前記出力ノードがロウレベルに設定されることを特徴とする請求項１又は４記載の電圧発生回路。
【請求項１７】
前記ロウレベルとは接地電圧であることを特徴とする請求項１６記載の電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧発生回路に関し、特に、ＮＡＮＤセル型、ＮＯＲセル型、ＤＩＮＯＲセル型、ＡＮＤセル型などのＥＥＰＲＯＭに使用される。
【０００２】
【従来の技術】
ＥＥＰＲＯＭに代表される不揮発性半導体メモリでは、周知のように、通常動作時（例えば、プログラム時）に、電源電圧Ｖｃｃよりも高い昇圧電圧ＶＰＰを発生する必要がある。この昇圧電圧ＶＰＰは、メモリチップ内に形成される昇圧電圧発生・転送回路により生成され、かつ、ワード線に転送される。
【０００３】
昇圧電圧発生・転送回路は、昇圧電圧ＶＰＰの発生、転送、充放電などを可能にするため、昇圧電圧ＶＰＰが印加されても破壊されないような高耐圧ＭＯＳトランジスタから構成される。
【０００４】
しかし、高耐圧ＭＯＳトランジスタは、電源電圧Ｖｃｃにより動作する通常ＭＯＳトランジスタ（低耐圧ＭＯＳトランジスタ）に対して、ゲート絶縁膜の厚さやサイズが異なる値に設定される（通常、高耐圧ＭＯＳトランジスタのゲート絶縁膜は、低耐圧ＭＯＳトランジスタのゲート絶縁膜よりも厚くなる。）。
【０００５】
従って、高耐圧ＭＯＳトランジスタは、低耐圧ＭＯＳトランジスタの製造プロセスのみをそのまま利用して製造することはできない。結果として、高耐圧ＭＯＳトランジスタを製造するための独自のプロセスが余分に必要となり、メモリチップの完成に至るまでのステップ数が増え、製造コストの増加の原因となる。
【０００６】
また、高耐圧ＭＯＳトランジスタの種類（例えば、Ｎチャネル型、Ｐチャネル型）が増えると、これに比例して、高耐圧ＭＯＳトランジスタの製造プロセスのステップ数も増える。従って、製造コストの削減を図るためには、高耐圧ＭＯＳトランジスタの種類をできるだけ少なくし、メモリチップの完成に至るまでのステップ数を削減することが望ましい。
【０００７】
そこで、従来の昇圧電圧発生・転送回路は、Ｎチャネル型の高耐圧ＭＯＳトランジスタのみから構成するようにしている。
【０００８】
図５５は、従来の昇圧電圧発生・転送回路の一例を示している。
本例の回路では、昇圧電圧ＶＰＰが印加される高耐圧ＭＯＳトランジスタＱＮ１，…ＱＮ３，ＱＮ５，ＱＮ６が全てＮチャネル型となっている。
【０００９】
即ち、高耐圧ＭＯＳトランジスタＱＮ１，…ＱＮ３は、互いに直列接続される。ＭＯＳトランジスタＱＮ１の一端には、昇圧電圧ＶＰＰが印加され、ＭＯＳトランジスタＱＮ３の一端には、ＭＯＳトランジスタＱＮ６のゲートが接続される。ＭＯＳトランジスタＱＮ６は、昇圧電圧ＶＰＰをワード線に転送する役割を果たしている。
【００１０】
また、ＭＯＳトランジスタＱＮ５の一端には、入力信号ＩＮが印加され、他端には、ＭＯＳトランジスタＱＮ１，ＱＮ６のゲートが接続され、ゲートには、電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＱＮ２，ＱＮ３のゲートとドレインは、互いに接続され、その接続点には、キャパシタＣ１，Ｃ２の一端が接続される。ＭＯＳトランジスタＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２により昇圧ユニットが構成される。
【００１１】
なお、点線で囲んだ部分（星印で示す）が、１つの昇圧ユニットを示している。
【００１２】
また、ＮＡＮＤ回路ＮＡ１には、制御信号ＲＩＮＧ，ＰＵＭＰが入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、インバータ回路Ｉ１を経由してキャパシタＣ１の他端に印加され、かつ、インバータ回路Ｉ２，Ｉ３を経由してキャパシタＣ２の他端に印加される。
【００１３】
上述の昇圧電圧発生・転送回路において、昇圧ユニットは、昇圧電圧ＶＰＰと出力電圧ＶＯＵＴを等しくするために設けられる。即ち、昇圧ユニットにより、ＶＰＰ＋Ｖｔｎ（Ｖｔｎは、Ｎチャネル型高耐圧ＭＯＳトランジスタの閾値電圧）以上の電圧を生成し、この電圧を高耐圧ＭＯＳトランジスタＱＮ６のゲート（ノードＮ３）に与えれば、高耐圧ＭＯＳトランジスタＱＮ６は、いわゆる閾値落ちなしに、昇圧電圧ＶＰＰを転送することができる。
【００１４】
しかし、昇圧ユニットの昇圧能力が不十分な場合、即ち、ノードＮ３の電圧がＶＰＰ＋Ｖｔｎ以上に昇圧されない場合には、出力電圧ＶＯＵＴは、ノードＮ３の電圧がＶＰＰ＋Ｖｔｎに満たない分だけ、ＶＰＰよりも低くなる。その結果、例えば、プログラム動作が十分に行えなくなるという問題が生じる。
【００１５】
特に、近年、ＥＥＰＲＯＭでは、消費電力の削減を目的として、電源電圧Ｖｃｃの低電圧化が進んでいる。図５５の回路における昇圧ユニットの昇圧能力は、電源電圧Ｖｃｃが高いほど向上するため、この電源電圧Ｖｃｃの低電圧化は、昇圧ユニットの昇圧能力の低下を助長させる。
【００１６】
従って、図５５の昇圧電圧発生・転送回路においては、電源電圧Ｖｃｃが低電圧化されても、昇圧ユニットの昇圧能力を低下させず、昇圧電圧ＶＰＰを閾値落ちなしに転送できる技術の開発が望まれている。
【００１７】
【発明が解決しようとする課題】
このように、従来の昇圧電圧発生・転送回路においては、電源電圧Ｖｃｃが低くなると、昇圧電圧ＶＰＰの転送用として用いる高耐圧ＭＯＳトランジスタのゲートに電圧を供給する昇圧ユニットの昇圧能力が低下する。このため、特に、電源電圧Ｖｃｃの低電圧化が進むと、昇圧電圧ＶＰＰの転送ができなくなるという問題があった。
【００１８】
本発明は、このような問題を解決すべくなされたもので、その目的は、昇圧電圧ＶＰＰを転送する高耐圧ＭＯＳトランジスタのゲートに与える電圧を生成する電圧発生回路の昇圧ユニットの昇圧能力を向上させ、電源電圧が低電圧化されても、昇圧電圧ＶＰＰの転送を可能とすることにある。
【００１９】
【課題を解決するための手段】
本発明の電圧発生回路は、入力ノードと出力ノードの間に直列接続された複数の昇圧ユニットからなる昇圧ユニット群と、前記入力ノードと第１電圧が印加されるノードの間に接続される第１トランジスタと、第１の手段と、を備える。各昇圧ユニットは、入力部と出力部を有し、かつ、ゲート及びドレインが前記入力部に接続され、ソースが前記出力部に接続される第２トランジスタと、前記入力部に接続されるキャパシタとから構成される。前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうちの所定の１つの昇圧ユニットである第１の昇圧ユニットの入力部に接続されるとともに、前記第１の昇圧ユニット内の第２トランジスタの閾値電圧は前記第１トランジスタの閾値電圧よりも低く、前記第１の手段は回路の非動作時に前記第１の昇圧ユニット内の前記第２トランジスタをオフ状態に設定するとともに、前記第１トランジスタのゲート電圧を制御して前記第１トランジスタをオフ状態に設定する。
【００２０】
本発明の電圧発生回路は、入力ノードと出力ノードの間に直列接続された複数の昇圧ユニットからなる昇圧ユニット群と、前記入力ノードと第１電圧が印加されるノードの間に接続される第１トランジスタと、前記出力ノードに接続されるキャパシタと、第１の手段と、を備える。各昇圧ユニットは、入力部及び出力部を有し、かつ、ゲート及びドレインが前記入力部に接続され、ソースが前記出力部に接続される第２トランジスタと、前記入力部に接続されるキャパシタとから構成される。前記第１トランジスタのゲートは、前記複数の昇圧ユニットのうちの所定の１つの昇圧ユニットである第１の昇圧ユニットの入力部に接続されるとともに、前記第１の昇圧ユニット内の第２トランジスタの閾値電圧は、前記第１トランジスタの閾値電圧よりも低く、前記第１の手段は回路の非動作時に前記第１の昇圧ユニット内の前記第２トランジスタをオフ状態に設定するとともに、前記第１トランジスタのゲート電圧を制御して前記第１トランジスタをオフ状態に設定する。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の電圧発生回路について詳細に説明する。
【００２６】
［第１実施の形態］
図１は、本発明の昇圧電圧発生・転送回路の第１例を示している。
本例の回路では、昇圧電圧ＶＰＰ又はその近傍の電圧が印加される高耐圧ＭＯＳトランジスタＱＮ１，ＱＮ２，…ＱＮ６が全てＮチャネル型となっている。
【００２７】
即ち、高耐圧ＭＯＳトランジスタＱＮ１，…ＱＮ３は、互いに直列接続される。ＭＯＳトランジスタＱＮ１の一端には、昇圧電圧ＶＰＰが印加され、ＭＯＳトランジスタＱＮ３の一端には、ＭＯＳトランジスタＱＮ６のゲートが接続される。ＭＯＳトランジスタＱＮ６の役割の１つは、昇圧電圧ＶＰＰをワード線に転送することにある。
【００２８】
また、ＭＯＳトランジスタＱＮ４の一端には、入力信号ＩＮが印加され、他端には、ＭＯＳトランジスタＱＮ１，ＱＮ３のゲートが接続され、ゲートには、電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＱＮ５の一端には、入力信号ＩＮが印加され、他端には、ＭＯＳトランジスタＱＮ６のゲートが接続され、ゲートには、電源電圧Ｖｃｃが印加される。
【００２９】
ＭＯＳトランジスタＱＮ４，ＱＮ５は、非動作時におけるリーク電流の防止のために設けられている。例えば、非動作時に、入力信号ＩＮを接地電位Ｖｓｓにして、ノードＮ２，Ｎ３及びＭＯＳトランジスタＱＮ１のゲートを接地電位Ｖｓｓに固定し、リーク電流を防止する。
【００３０】
ＭＯＳトランジスタＱＮ２，ＱＮ３は、それぞれゲートとドレインが互いに接続され、その接続点には、キャパシタＣ１，Ｃ２の一端が接続される。ＭＯＳトランジスタＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２により昇圧ユニットが構成される。なお、点線で囲んだ部分（星印で示す）が、１つの昇圧ユニットを示している。
【００３１】
また、ＮＡＮＤ回路ＮＡ１には、制御信号ＲＩＮＧ，ＰＵＭＰが入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、インバータ回路Ｉ１を経由してキャパシタＣ１の他端に印加され、かつ、インバータ回路Ｉ２，Ｉ３を経由してキャパシタＣ２の他端に印加される。
【００３２】
上述の昇圧電圧発生・転送回路において、昇圧ユニットは、ＶＰＰノードの電圧（昇圧電圧ＶＰＰ）とＶＯＵＴノードの電圧（出力電圧ＶＯＵＴ）を等しくするために設けられる。即ち、昇圧ユニットにより、ＶＰＰ＋Ｖｔｎ（Ｖｔｎは、Ｎチャネル型高耐圧ＭＯＳトランジスタの閾値電圧）以上の電圧を生成し、この電圧を高耐圧ＭＯＳトランジスタＱＮ６のゲート（ノードＮ３）に与えれば、高耐圧ＭＯＳトランジスタＱＮ６は、いわゆる閾値落ちなしに、昇圧電圧ＶＰＰを転送することができる。
【００３３】
また、昇圧ユニットは、入力部（トランジスタのゲート・ドレイン及びキャパシタが接続されたノード）から入力された電圧をキャパシタにより昇圧し、出力部（トランジスタのソース）から出力する機能を有する。
【００３４】
制御信号ＰＵＭＰは、キャパシタＣ１，Ｃ２の他端（ノードＮ１，Ｎ２側と反対側の電極）に対する充放電を制御する信号である。
【００３５】
制御信号ＰＵＭＰがロウレベル（０Ｖ）の時には、ＮＡＮＤ回路ＮＡ１の出力信号は、ハイレベル（Ｖｃｃ）に固定されるため、キャパシタＣ１，Ｃ２に対する充放電動作は行われない。一方、制御信号ＰＵＭＰがハイレベル（Ｖｃｃ）の時には、ＮＡＮＤ回路ＮＡ１の出力信号は、制御信号ＲＩＮＧのレベルを反転したレベルを有する反転信号となる。
【００３６】
従って、制御信号ＲＩＮＧが発振状態にある場合には、キャパシタＣ１，Ｃ２に対する充放電動作が行われる。
【００３７】
なお、制御信号ＲＩＮＧは、昇圧ユニットを機能させるときに発振状態となり、このときの波形は、例えば、図２に示すようになる。
【００３８】
図３は、制御信号ＲＩＮＧを発生するの発振器の一例を示している。
この発振器は、ＮＡＮＤ回路ＮＡ２、インバータ回路Ｉ４，…Ｉ７及びキャパシタＣ３，Ｃ４から構成される。昇圧電圧ＶＰＰの転送時、即ち、昇圧ユニットを機能させるときに、制御信号ＶＰＰＧＥＮがハイレベル（Ｖｃｃ）になり、発振状態の出力信号ＲＩＮＧ，／ＲＩＮＧが出力される。
【００３９】
また、図１の回路において、入力信号ＩＮは、ＭＯＳトランジスタＱＮ６において昇圧電圧を転送するか否かを決定する信号である。
【００４０】
入力信号ＩＮがロウレベル（０Ｖ）の時には、制御信号ＲＩＮＧや制御信号ＰＵＭＰのレベルにかかわらず、ノードＮ２，Ｎ３が強制的にロウレベル（０Ｖ）に設定される。従って、高耐圧ＭＯＳトランジスタＱＮ１，ＱＮ６がオフ状態となるため、昇圧電圧ＶＰＰは、ＶＯＵＴノードに転送されない。
【００４１】
一方、入力信号ＩＮがハイレベル（Ｖｃｃ）の時には、ノードＮ２がＶｃｃ−Ｖｔｎ（但し、Ｖｔｎは、Ｎチャネル型高耐圧ＭＯＳトランジスタの閾値電圧である。）となり、ＶＰＰノードからＭＯＳトランジスタＱＮ１を経由してノードＮ１に電荷が転送される。この時、制御信号ＰＵＭＰがハイレベル（Ｖｃｃ）、制御信号ＲＩＮＧが発振状態にあると、ノードＮ２，Ｎ３の電圧が昇圧される。その結果、ノードＮ３の電圧がＶＰＰ＋Ｖｔｎ以上となり、昇圧電圧ＶＰＰは、いわゆる閾値落ちなく、ＭＯＳトランジスタＱＮ６を経由して、ＶＯＵＴノードに転送される。
【００４２】
図４は、昇圧電圧発生回路の一例を示している。
【００４３】
この回路は、電源Ｖｃｃ端子とＶＰＰノードＮＰの間に直列接続された複数のＮチャネル型ＭＯＳトランジスタＱＮ８１，ＱＮ８２，…ＱＮ８６、ゲートに制御信号／ＶＰＰＧＥＮが入力されるデプレッション型のＭＯＳトランジスタＱＮＤ、インバータ回路Ｉ８１，Ｉ８２，…Ｉ８５及びキャパシタＣ８１，Ｃ８２，…Ｃ８５から構成される。
【００４４】
制御信号ＶＰＰＧＥＮがハイレベル（Ｖｃｃ）、制御信号／ＶＰＰＧＥＮがロウレベル（０Ｖ）のときに、図３の発振器により図２の波形を有する制御信号ＲＩＮＧ，／ＲＩＮＧが生成され、図４の昇圧電圧発生回路が活性化される。その結果、ＶＰＰノードＮＰには、昇圧電圧ＶＰＰが出力される。この昇圧電圧ＶＰＰは、例えば、図１の昇圧電圧発生・転送回路に供給される。
【００４５】
次に、図１に示す昇圧電圧発生・転送回路の長所について説明する。
図１の回路と図５５の回路（従来例）を比較すると、両者は、ＭＯＳトランジスタＱＮ１のゲートの接続先が相違している。即ち、図１の回路では、ＭＯＳトランジスタＱＮ１のゲートは、ノードＮ２に接続されるのに対し、図５５の回路では、ＭＯＳトランジスタＱＮ１のゲートは、ノードＮ３に接続される。
【００４６】
この場合、図１の回路は、図５５の回路に比べ、ＭＯＳトランジスタＱＮ１のゲートに与えることができる電圧レベルを高くできる。つまり、ＶＰＰノードからノードＮ１へ転送する電荷量を増加できるため、結果として、昇圧ユニットの昇圧能力の向上を実現できる。
【００４７】
図１の回路の特徴は、
▲１▼  ＭＯＳトランジスタＱＮ１のゲートの最高到達電圧が高い。
▲２▼  ＭＯＳトランジスタＱＮ１のゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していく（トランジスタＱＮ１のゲートの電圧レベルが最高となるタイミングがトランジスタＱＮ１のソース（ノードＮ１に対応）の電圧レベルが低下するタイミングとなる）。
の２点にある。
【００４８】
上記▲１▼の条件が生じる理由について説明する。
図１又は図５５の回路が動作状態にある場合、ＮＡＮＤ回路ＮＡ１から出力されるクロック信号に同期して、ノードＮ１，Ｎ２，Ｎ３の電圧レベルが次第に上昇していく。ここで、ノードＮ１，Ｎ２，Ｎ３のうち、最高到達電圧が最も高いノードは、ノードＮ２となる。
【００４９】
その理由は、以下の通りである。即ち、昇圧ユニット（星印で示す）内では、キャパシタＣ１，Ｃ２に接続されるノード（昇圧ユニットの入力部）Ｎ１，Ｎ２の電圧レベルが、ＮＡＮＤ回路ＮＡ１から出力されるクロック信号に同期して、次第に上昇する。ここで、ＭＯＳトランジスタＱＮ６側の昇圧ユニットには、ＭＯＳトランジスタＱＮ１側の昇圧ユニットの出力電圧が入力されるため、当然に、ノードＮ２の電圧レベルは、ノードＮ１の電圧レベルよりも高くなる。また、ノードＮ３の電圧レベルは、ノードＮ２の電圧レベルよりもＭＯＳトランジスタＱＮ３の閾値電圧分だけ低い値となる。従って、ノードＮ１，Ｎ２，Ｎ３のうち、最高到達電圧が最も高いノードは、ノードＮ２となる。
【００５０】
ところで、ノードＮ４，Ｎ５の電圧レベルは、ハイレベルとロウレベルが繰り返され（ノードＮ４、Ｎ５の電圧レベルは逆相となる）、これに伴い、ノードＮ１，Ｎ２の電圧レベルも、ハイレベルとロウレベルが繰り返されながら、次第に上昇していく。
【００５１】
ここで、ノードＮ２が最高到達電圧Ｖｎ２ｍａｘに到達するときは、当然に、ノードＮ５がハイレベルにあるときである（キャパシタＣ２による容量カップリングにより、ノードＮ５の電圧レベルがハイレベルになると、ノードＮ２の電圧レベルもハイレベルになる。）。
【００５２】
また、ノードＮ３の最高到達電圧Ｖｎ３ｍａｘは、Ｖｎ２ｍａｘ−Ｖｔｎ（Ｖｔｎは、ＭＯＳトランジスタＱＮ３の閾値電圧であり、通常、Ｖｔｎ＞０である。）となる。
【００５３】
このように、最高到達電圧が最も高くなるノードは、ノードＮ２であり、かつ、このノードＮ２に、ＭＯＳトランジスタＱＮ１のゲートが接続されている。従って、ＭＯＳトランジスタＱＮ１のゲートの最高到達電圧が高くなり、上記▲１▼の条件を満たすことになる。
【００５４】
次に、上記▲２▼の条件が生じる理由について説明する。
ノードＮ４，Ｎ５の電圧レベルは、それぞれクロック信号ＲＩＮＧに同期して、ハイレベルとロウレベルが繰り返される（ノードＮ４の電圧レベルとノードＮ５の電圧レベルは互いに逆相となる。）。また、ノードＮ１，Ｎ２のレベルも、ノードＮ４，Ｎ５の電圧レベルの変化につられて、ハイレベルとロウレベルが繰り返される。
【００５５】
つまり、ノードＮ４の電圧レベルがハイレベルになれば、キャパシタＣ１の容量カップリングにより、ノードＮ１の電圧レベルもハイレベルになり、ノードＮ５の電圧レベルがハイレベルになれば、キャパシタＣ２の容量カップリングにより、ノードＮ２の電圧レベルもハイレベルになる。但し、ノードＮ１，Ｎ２のハイレベルの値、ロウレベルの値は、それぞれ次第に上昇していく。
【００５６】
一方、ノードＮ４の電圧レベルとノードＮ５の電圧レベルは、互いに逆相の関係にある。このため、ノードＮ１の電圧レベルとノードＮ２の電圧レベルも、互いに逆相の関係にある。つまり、ＭＯＳトランジスタＱＮ１のゲート（ノードＮ２）がハイレベルのときに、そのソース（ノードＮ１）がロウレベルとなる。
【００５７】
このように、図１の回路では、ＭＯＳトランジスタＱＮ１のゲート（ノードＮ２）の電圧レベルとソース（ノードＮ１）の電圧レベルが互いに逆相で変化しつつ、次第に上昇していくことになる。
【００５８】
従って、昇圧動作時において、ＭＯＳトランジスタＱＮ１のゲート（ノードＮ２）がハイレベルのときに、そのソース（ノードＮ１）がロウレベルとなり、ＭＯＳトランジスタＱＮ１のゲートとソースの間にかかる電圧が十分に高くなるため、ＭＯＳトランジスタＱＮ１における電荷転送量が増加し、昇圧能力が向上する。
【００５９】
このように、上記▲１▼の条件により、ＭＯＳトランジスタＱＮ１のゲートの最高到達電圧を高くすると共に、上記▲２▼の条件により、ＭＯＳトランジスタのゲートがハイレベルのときに、そのソースがロウレベルとなるようにすることで、ＭＯＳトランジスタＱＮ１のゲートとソースの間にかかる電圧が十分に高くできる。このため、ＶＰＰノードからノードＮ１へ転送する電荷量が増え、昇圧ユニットの昇圧能力向上、つまり、ノードＮ３の電圧レベル（Ｖｎ３ｍａｘレベル）の向上を実現できる。
【００６０】
また、ＶＰＰノードからＭＯＳトランジスタＱＮ１を経由してノードＮ１に電荷が転送されるときは、ノードＮ４がロウレベルにあるとき、つまり、ノードＮ５がハイレベルにあるときであり、このときの電荷転送量が多ければ多いほど、図１又は図５５の回路の昇圧ユニットの電圧昇圧能力が高くなり、ノードＮ３の最高到達電圧Ｖｎ３ｍａｘが高くなる。同時に、ノードＮ２の最高到達電圧Ｖｎ２ｍａｘ（＞Ｖｎ３ｍａｘ）も高くなる。
【００６１】
また、Ｖｎ３ｍａｘレベルを高くすることにより、ＭＯＳトランジスタＱＮ６の電圧転送能力を向上させることができる。即ち、昇圧電圧ＶＰＰを、閾値落ちなく、かつ、高速に、ＶＯＵＴノードに転送できる。
【００６２】
また、図１の回路では、図５５の回路に比べて昇圧ユニットの昇圧能力が向上するため、昇圧電圧ＶＰＰの転送が可能になり、また、昇圧電圧ＶＰＰの生成の元になる電源電圧Ｖｃｃを低くすることもできる。
【００６３】
上述のように、本発明によれば、昇圧ユニットの昇圧能力の向上や設定可能な電源電圧Ｖｃｃの範囲の拡大などを達成することができる。
【００６４】
ところで、複数の昇圧ユニットが存在する場合、通常、ＭＯＳトランジスタＱＮ１側から数えて奇数番目の昇圧ユニットを駆動する発振信号の動作タイミングは、互いに同一（本例では、制御信号ＲＩＮＧのタイミングに一致）となり、同様に、ＭＯＳトランジスタＱＮ１側から数えて偶数番目の昇圧ユニットを駆動する発振信号の動作タイミングは、互いに同一（本例では、制御信号／ＲＩＮＧのタイミングに一致）となる。
【００６５】
従って、上記▲２▼の条件を満たすためには、ＭＯＳトランジスタＱＮ１側から数えて偶数番目の昇圧ユニットの入力部（ＭＯＳトランジスタのゲート・ドレイン及びキャパシタの接続ノードに相当）とＭＯＳトランジスタＱＮ１のゲートを互いに接続すればよい。
【００６６】
図５６の回路（参考例）は、図５５の回路を変形したものである。図５６の回路は、本発明に関する図１の回路と同様に、上記▲２▼の条件を満たしている。しかし、上記▲１▼の効果に関しては、図５６の回路は、図１の回路よりも劣っている。
【００６７】
つまり、図１の回路及び図５６の回路では、ともに、ＭＯＳトランジスタＱＮ１のゲートがノードＮ２（トランジスタＱＮ２のソース）に接続され、かつ、ノードＮ２には、４個のＭＯＳトランジスタ（キャパシタＣ１は、ＭＯＳキャパシタから構成されるため、キャパシタＣ１を１個のＭＯＳトランジスタとして数えている。）が接続される。
【００６８】
しかし、図５６の回路では、ノードＮ２に接続される４個のＭＯＳトランジスタのうちの１つは、昇圧電圧ＶＰＰを転送するＭＯＳトランジスタＱＮ６である。ここで、ＶＯＵＴノードは、非常に容量が大きいため、ＭＯＳトランジスタＱＮ６のサイズは、通常、他のＭＯＳトランジスタのサイズよりも大きく設定される。
【００６９】
従って、ノードＮ２の容量に関しては、図５６の回路は、図１の回路よりも大きくなる。その結果、ノードＮ５がロウレベルからハイレベルに変化することによるノードＮ２の電圧上昇量ΔＶｎ２は、ΔＶｎ２（図１）＞ΔＶｎ２（図５６）となる。
【００７０】
また、ΔＶｎ２（図１）＝ΔＶｎ２（図５６）とするためには、図５６の回路のキャパシタＣ２のサイズを、図１の回路のキャパシタＣ２のサイズよりも大幅に大きくしなければならず、この場合、図５６の回路では、昇圧電圧発生・転送回路の面積が増大する問題が生じる。
【００７１】
このように、図１の回路を用いれば、図５５や図５６の回路に比べて、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現することができる。
【００７２】
図５は、昇圧電圧ＶＰＰの転送能力について、本発明（図１）、従来例（図５５）及び参考例（図５６）を比較して示したものである。
【００７３】
同図は、低電源電圧Ｖｃｃにおいて、昇圧電圧発生・転送回路を動作させた場合における出力電位（ＶＯＵＴノードの電位）ＶＯＵＴの変化（充電波形）を表している。
【００７４】
低電源電圧動作を前提としているため、図５５及び図５６の回路では、昇圧電圧ＶＰＰの転送が不十分となり、出力電圧ＶＯＵＴが昇圧電圧ＶＰＰよりも低くなっている。これに対し、図１の回路では、昇圧ユニットの昇圧能力が向上しているため、出力電圧ＶＯＵＴを昇圧電圧ＶＰＰにすることが可能である。
【００７５】
［第２実施の形態］
図６は、本発明の昇圧電圧発生・転送回路の第２例を示している。
【００７６】
本例の回路は、図１の回路と比較すると、♯印で示す点線内に特徴を有する。即ち、Ｎチャネル型ＭＯＳトランジスタＱＮ７のゲートに入力信号／ＩＮが入力され、ソースが接地点に接続され、ドレインがＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ３のゲートに接続されている。入力信号／ＩＮは、入力信号ＩＮの電圧レベルを反転させた電圧レベルを有する反転信号である。
【００７７】
ＭＯＳトランジスタＱＮ５，ＱＮ７の役割は、図１のＭＯＳトランジスタＱＮ４，ＱＮ５の役割と同じである。即ち、非動作時に、ノードＮ２，Ｎ３及びＭＯＳトランジスタＱＮ１のゲートを接地電位Ｖｓｓに固定し、リーク電流を防止している。
【００７８】
♯印で示す点線内を除く部分は、図１の回路と同じになっている。即ち、ＭＯＳトランジスタＱＮ１，…ＱＮ３は、互いに直列接続され、ＭＯＳトランジスタＱＮ１の一端には、昇圧電圧ＶＰＰが印加され、ＭＯＳトランジスタＱＮ３の一端には、ＭＯＳトランジスタＱＮ６のゲートが接続される。
【００７９】
ＭＯＳトランジスタＱＮ５の一端には、入力信号ＩＮが印加され、他端には、ＭＯＳトランジスタＱＮ６のゲートが接続され、ゲートには、電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＱＮ２，ＱＮ３は、それぞれゲートとドレインが互いに接続され、その接続点には、キャパシタＣ１，Ｃ２の一端が接続される。ＭＯＳトランジスタＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２により昇圧ユニット（星印で示す）が構成される。
【００８０】
ＮＡＮＤ回路ＮＡ１には、制御信号ＲＩＮＧ，ＰＵＭＰが入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、インバータ回路Ｉ１を経由してキャパシタＣ１の他端に印加され、かつ、インバータ回路Ｉ２，Ｉ３を経由してキャパシタＣ２の他端に印加される。
【００８１】
本例の回路は、当然に、図１の回路の説明で示した２つの特徴、即ち、▲１▼トランジスタＱＮ１のゲートの最高到達電圧が高い、▲２▼トランジスタＱＮ１のゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していく、を備えている。従って、本例の回路を用いれば、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現できる。
【００８２】
［第３実施の形態］
図７は、本発明の昇圧電圧発生・転送回路の第３例を示している。
本例の回路は、図１の回路と比較すると、図１の♯印で示す点線内のトランジスタＱＮ４を削除した点に特徴を有する。
【００８３】
図１の♯印で示す点線内のトランジスタＱＮ４は、非動作時においてリーク電流が生じるのを防止するために設けられる。しかし、リーク電流が小さく、回路動作上、問題とならない場合には、図１の♯印で示す点線内のトランジスタＱＮ４を削除し、本回路を構成するＭＯＳトランジスタの合計数を減らして、回路面積の縮小を図ることができる。
【００８４】
トランジスタＱＮ４の存否を除き、図７の回路は、図１の回路と同じになっている。即ち、ＭＯＳトランジスタＱＮ１，…ＱＮ３は、互いに直列接続され、ＭＯＳトランジスタＱＮ１の一端には、昇圧電圧ＶＰＰ又はその近傍の電圧が印加され、ＭＯＳトランジスタＱＮ３の一端には、ＭＯＳトランジスタＱＮ６のゲートが接続される。トランジスタＱＮ１のゲートとトランジスタＱＮ３のゲートは、互いに接続されている。
【００８５】
ＭＯＳトランジスタＱＮ５の一端には、入力信号ＩＮが印加され、他端には、ＭＯＳトランジスタＱＮ６のゲートが接続され、ゲートには、電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＱＮ２，ＱＮ３は、それぞれゲートとドレインが互いに接続され、その接続点には、キャパシタＣ１，Ｃ２の一端が接続される。ＭＯＳトランジスタＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２により昇圧ユニット（星印で示す）が構成される。
【００８６】
ＮＡＮＤ回路ＮＡ１には、制御信号ＲＩＮＧ，ＰＵＭＰが入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、インバータ回路Ｉ１を経由してキャパシタＣ１の他端に印加され、かつ、インバータ回路Ｉ２，Ｉ３を経由してキャパシタＣ２の他端に印加される。
【００８７】
本例の回路においても、当然に、図１の回路の説明で示した２つの特徴、即ち、▲１▼トランジスタＱＮ１のゲートの最高到達電圧が高い、▲２▼トランジスタＱＮ１のゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していく、を備えている。従って、本例の回路を用いれば、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現できる。
【００８８】
本例の回路では、入力信号ＩＮがロウレベル（０Ｖ）のときに、トランジスタＱＮ１のゲートを０Ｖに固定する素子が存在しない。しかし、入力信号ＩＮがロウレベル（０Ｖ）のとき、ノードＮ３が０Ｖに固定されるため、トランジスタＱＮ１，ＱＮ２，ＱＮ３，ＱＮ５の経路において生じるリーク電流は、大きな値とはならない。
【００８９】
このように、リーク電流が無視できるほど小さくなる場合や、多少のリーク電流が生じても、回路動作上、全く問題ない場合には、本例の回路を実際に使用することができる。
【００９０】
また、本例の回路は、図１及び図６の回路に比べて、素子数（トランジスタ数）が１個少なくなるという長所がある。つまり、昇圧電圧発生・転送回路の面積を小さくすることができる。
【００９１】
［第４実施の形態］
図８は、本発明の昇圧電圧発生・転送回路の第４例を示している。
【００９２】
本例の回路は、回路構造においては、図７の回路と全く同じとなっている。しかし、図８の回路では、昇圧ユニット（星印で示す）内のＭＯＳトランジスタの閾値電圧を、他のＭＯＳトランジスタの閾値電圧よりも低く設定している。
【００９３】
具体的には、図７の昇圧ユニット内のトランジスタＱＮ２，ＱＮ３の代わりに、トランジスタ＊ＱＮ７，＊ＱＮ８（＊印は、閾値電圧が低いトランジスタであることを意味している。）を用いている。
【００９４】
本例の回路においても、図７の回路と同様に、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現できる。
【００９５】
本例の回路では、入力信号ＩＮがロウレベル（０Ｖ）のときに、ノードＮ２を直接０Ｖに固定する素子が存在しない。しかし、入力信号ＩＮがロウレベル（０Ｖ）のとき、０Ｖに固定されたノードＮ３とノードＮ２の間のトランジスタ＊ＱＮ８の閾値電圧が低い設定されている。
【００９６】
従って、トランジスタＱＮ１，＊ＱＮ７，＊ＱＮ８，ＱＮ５の経路において生じるリーク電流を低減できる。なぜなら、ノードＮ３が０Ｖであるため、ノードＮ２は、Ｖｔｎ＊（Ｖｔｎ＊は、トランジスタ＊ＱＮ８の閾値電圧）の電圧となり、トランジスタＱＮ１のゲート電圧も、Ｖｔｎ＊となるからである。
【００９７】
この場合、トランジスタＱＮ１の閾値電圧Ｖｔｎは、Ｖｔｎ＊よりも大きい（Ｖｔｎ＞Ｖｔｎ＊）ため、トランジスタＱＮ１を経由して電流が流れることはなく、リーク電流を図７の回路よりも大幅に低減することができる。
【００９８】
このように、本例の回路は、図７の回路に比べ、リーク電流を低減することができるという長所がある。また、本例の回路は、図７の回路と同様に、図１の回路よりも素子数（トランジスタ数）を１個少なくできるという長所がある。つまり、昇圧電圧発生・転送回路の面積を小さくすることができる。
【００９９】
また、昇圧ユニット内のトランジスタ＊ＱＮ７，＊ＱＮ８の閾値電圧Ｖｔｎ＊がその他のトランジスタの閾値電圧Ｖｔｎよりも低く設定されているため、昇圧ユニットの昇圧能力が、図７の回路よりも向上する。
【０１００】
従って、本例の回路は、図７の回路よりも、昇圧電圧ＶＰＰの転送能力に優れ、かつ、電源電圧Ｖｃｃの低下をさらに進めることができる。
【０１０１】
ところで、本例では、全ての昇圧ユニット内のトランジスタ＊ＱＮ７，＊ＱＮ８の閾値電圧を低く設定するようにしたが、昇圧電圧発生・転送回路が複数の昇圧ユニットから構成される場合、少なくとも１個の昇圧ユニット内のトランジスタの閾値電圧を低く設定すれば、リーク電流の低減、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を得ることができる。
【０１０２】
また、図１の回路や図６の回路において、少なくとも１個の昇圧ユニット内のトランジスタの閾値電圧を低く設定すれば、図１の回路や図６の回路においても、本例の回路と同様の効果を得ることができる。
【０１０３】
このように、昇圧ユニット内のＭＯＳトランジスタに、閾値電圧が低いＭＯＳトランジスタを用いることは非常に有効である。特に、ソース電圧が高くなる（つまり、基板バイアス効果が大きくなる）ノードＮ３寄りの昇圧ユニット内のＭＯＳトランジスタの閾値電圧を低くすることにより、リーク電流を有効に防止できる。
【０１０４】
上述の第１乃至第４例（図１，図６，図７，図８）は、全て、ＶＰＰノードの電圧（昇圧電圧ＶＰＰ）を、ＭＯＳトランジスタＱＮ６を経由して、ＶＯＵＴノードに転送する方式を有している。しかし、本発明は、このような方式を有する昇圧電圧発生・転送回路に限られず、他の方式により昇圧電圧ＶＰＰを発生・転送する昇圧電圧発生・転送回路にも適用可能である。
【０１０５】
［第５実施の形態］
図９は、本発明の昇圧電圧発生・転送回路の第５例を示している。
【０１０６】
本例の回路は、図７の回路の変形例であり、ＶＯＵＴノードに昇圧電圧を転送する方式に特徴がある。
【０１０７】
点線で囲んだ部分（※印で示す）は、図７の回路の点線で囲んだ部分（※印で示す）と同じである。
【０１０８】
ＭＯＳトランジスタＱＮ１，…ＱＮ３は、互いに直列接続され、ＭＯＳトランジスタＱＮ１の一端には、昇圧電圧ＶＰＰ又はその近傍の電圧が印加され、ＭＯＳトランジスタＱＮ３の一端には、ＶＯＵＴノードが接続される。トランジスタＱＮ１のゲートとトランジスタＱＮ３のゲートは、互いに接続されている。
【０１０９】
ＭＯＳトランジスタＱＮ５の一端には、入力信号ＩＮが印加され、他端には、ＶＯＵＴノードが接続され、ゲートには、電源電圧Ｖｃｃが印加される。ＭＯＳトランジスタＱＮ２，ＱＮ３は、それぞれゲートとドレインが互いに接続され、その接続点には、キャパシタＣ１，Ｃ２の一端が接続される。ＭＯＳトランジスタＱＮ２，ＱＮ３とキャパシタＣ１，Ｃ２により昇圧ユニット（星印で示す）が構成される。
【０１１０】
ＮＡＮＤ回路ＮＡ１には、制御信号ＲＩＮＧ，ＰＵＭＰが入力される。ＮＡＮＤ回路ＮＡ１の出力信号は、インバータ回路Ｉ１を経由してキャパシタＣ１の他端に印加され、かつ、インバータ回路Ｉ２，Ｉ３を経由してキャパシタＣ２の他端に印加される。
【０１１１】
本例の回路は、昇圧ユニットにおいて生成した電圧を、そのままＶＯＵＴノードに出力する方式を有する。本例の回路は、図７の回路において、トランジスタＱＮ６を削除し、かつ、ノードＮ３を、直接、ＶＯＵＴノードに接続したものであるため、ＶＯＵＴノードには、通常、昇圧電圧ＶＰＰよりも高い電圧が出力される。
【０１１２】
本例の回路においても、当然に、図１の回路の説明で示した２つの特徴、即ち、▲１▼トランジスタＱＮ１のゲートの最高到達電圧が高い、▲２▼トランジスタＱＮ１のゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していく、を備えている。従って、本例の回路を用いれば、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現できる。
【０１１３】
また、本例では、点線で囲まれた部分（※印で示す）の回路構造を、図７の回路と同じにしたが、図８の回路と同じ（昇圧ユニット内のトランジスタの閾値電圧を低くした点に特徴を有するもの）にしてもよい。この場合には、図８の回路と同様に、リーク電流の低減、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下、素子数の削減などの効果を得ることができる。
【０１１４】
また、本例では、点線で囲まれた部分（※印で示す）の回路構造を、当然に、図１の回路や図６の回路と同じにすることもできる。この場合には、リーク電流の防止により、消費電流の低減などの効果を得ることができる。
【０１１５】
［第６実施の形態］
図１０は、本発明の昇圧電圧発生・転送回路の第６例を示している。
【０１１６】
本例の回路は、回路構造については、図９の回路と全く同じである。本例の回路が図９の回路と異なる点は、昇圧電圧発生用の電源（トランジスタＱＮ１のドレインに与える電圧）が、昇圧電圧ＶＰＰではなく、電源電圧Ｖｃｃである点にある。
【０１１７】
本例の回路では、図９の回路と同様に、昇圧ユニットにおいて生成された電圧が、そのままＶＯＵＴノードに出力されるが、その電圧は、通常、電源電圧Ｖｃｃよりも高い電圧となる。
【０１１８】
本例の回路においても、回路面積を増加させることなく、昇圧ユニットの昇圧能力の向上（Ｖｎ３ｍａｘレベルの向上）、昇圧電圧ＶＰＰの転送能力の向上、さらには、電源電圧Ｖｃｃの低下を実現できる。
【０１１９】
また、本例では、点線で囲まれた部分（※印で示す）の回路構造を、図８の回路と同じ（昇圧ユニット内のトランジスタの閾値電圧を低くした点に特徴を有するもの）にしてもよい。この場合には、図８の回路と同様に、リーク電流の低減、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下、素子数の削減などの効果を得ることができる。
【０１２０】
また、本例では、点線で囲まれた部分（※印で示す）の回路構造を、図１の回路や図６の回路と同じにすることもできる。この場合には、リーク電流の防止により、消費電流の低減などの効果を得ることができる。
【０１２１】
次に、上述の第３例乃至第６例（図７，図８，図９，図１０）において、点線で囲んだ部分（※印で示す）の変形例について説明する。
【０１２２】
上述の第３例乃至第６例では、昇圧電圧発生・転送回路が２つの昇圧ユニットから構成されていた。以下の例は、２つの昇圧ユニットに、新規に、キャパシタや他の昇圧ユニットが付加されるものである。
【０１２３】
［第７実施の形態］
図１１は、本発明の昇圧電圧発生・転送回路の第７例を示している。
本例の回路の特徴は、ＮＡＮＤ回路の出力端とノードＮ３の間にキャパシタＣ５とインバータ回路Ｉ８を直列接続した点にある。この場合、ノードＮ１，Ｎ３の電圧レベルは、ＮＡＮＤ回路ＮＡ１の出力信号に同期して、互いに同相で変化しつつ、次第に上昇していく。ノードＮ２の電圧レベルとノードＮ１，Ｎ３の電圧レベルは、互いに逆相となる。
【０１２４】
［第８実施の形態］
図１２は、本発明の昇圧電圧発生・転送回路の第８例を示している。
本例の回路の特徴は、昇圧電圧発生・転送回路を３つの昇圧ユニット（星印で示す）により構成している点にある。新規に設けられた昇圧ユニットは、Ｎチャネル型ＭＯＳトランジスタＱＮ９及びキャパシタＣ６から構成される。ＮＡＮＤ回路の出力端とキャパシタＣ６の間には、インバータ回路Ｉ９が接続される。
【０１２５】
［第９実施の形態］
図１３は、本発明の昇圧電圧発生・転送回路の第９例を示している。
本例の回路は、昇圧電圧発生・転送回路が３つの昇圧ユニット（星印で示す）から構成される。新規に設けられた昇圧ユニットは、Ｎチャネル型ＭＯＳトランジスタＱＮ９及びキャパシタＣ６から構成される。ＮＡＮＤ回路の出力端とキャパシタＣ６の間には、インバータ回路Ｉ９が接続される。
【０１２６】
さらに、本例では、ＮＡＮＤ回路の出力端とノードＮ３の間に、キャパシタＣ７とインバータ回路Ｉ１０，Ｉ１１が直列接続される。
【０１２７】
［第１０実施の形態］
図１４は、本発明の昇圧電圧発生・転送回路の第１０例を示している。
本例の回路は、昇圧電圧発生・転送回路が４つの昇圧ユニット（星印で示す）から構成される。新規に設けられた２つの昇圧ユニットは、Ｎチャネル型ＭＯＳトランジスタＱＮ９，ＱＮ１０及びキャパシタＣ６，Ｃ７から構成される。ＮＡＮＤ回路の出力端とキャパシタＣ６の間には、インバータ回路Ｉ９が接続され、ＮＡＮＤ回路の出力端とキャパシタＣ７の間には、インバータ回路Ｉ１０，Ｉ１１が接続される。
【０１２８】
上述の第７例乃至第１０例（図１１，図１２，図１３，図１４）の回路では、トランジスタＱＮ１のゲートが、ＶＰＰノード側から数えて２番目の昇圧ユニット内のトランジスタＱＮ３のゲート・ドレイン接続ノード（ノードＮ２に相当）に接続されている。
【０１２９】
この場合、第１例乃至第６例（図１，図６，図７，図８，図９，図１０）の場合と同様に、トランジスタＱＮ１のゲートの電圧レベルとソース（ノードＮ１に相当）の電圧レベルは、互いに逆相で変化しつつ、次第に上昇する。また、第７例乃至第１０例の回路は、トランジスタＱＮ１のゲートが昇圧ユニットの入力部（キャパシタ）に接続されるため、図５５や図５６に示す回路に比べて、トランジスタＱＮ１のゲートの最高到達電圧が高くなる。
【０１３０】
従って、上述の第７例乃至第１０例の回路においても、図１の回路の説明で示した要件▲１▼，▲２▼を共に満たすため、図５５や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧の低下などの効果を実現できる。
【０１３１】
［第１１実施の形態］
図１５は、本発明の昇圧電圧発生・転送回路の第１１例を示している。
【０１３２】
本例の回路は、上述の第１０例の回路と比べると、トランジスタＱＮ１のゲートが、ＶＰＰノード側から数えて４番目の昇圧ユニット内のゲート・ドレイン接続ノード（ノードＮ７に相当）に接続されている点に特徴を有する。
【０１３３】
この場合、ノードＮ２の電圧レベルとノードＮ７の電圧レベルは、互いに同相となるため、結果として、本例の回路においても、第１０例の回路と同様に、トランジスタＱＮ１のゲートの電圧レベルは、そのソース（ノードＮ１）の電圧レベルと逆相になる。
【０１３４】
また、本例の回路は、ＭＯＳトランジスタＱＮ１のゲートが、最高到達電圧が最も高くなるノードＮ７に接続されるため、トランジスタＱＮ１のゲート電圧の最高到達電圧を十分に高くできる。
【０１３５】
従って、本例の回路においても、図１の回路の説明で示した要件▲１▼，▲２▼を共に満たすことになるため、図５５や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧の低下などの効果を実現できる。
【０１３６】
このように、本発明では、昇圧電圧発生・転送回路が複数の昇圧ユニットを有する場合、トランジスタＱＮ１のゲートを、ＶＰＰノード側から数えて偶数番目の昇圧ユニット内の入力部（トランジスタのゲート・ドレイン及びキャパシタの接続ノードに相当）に接続することにより、上述の▲１▼，▲２▼の条件が満たされ、図５５や図５６に示す回路に比べ、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧の低下などが達成される。
【０１３７】
上述の第７例乃至第１１例（図１１，図１２，図１３，図１４，図１５）に関し、昇圧ユニットの昇圧能力について比較すると、最も効果が大きいものは、第１１例（図１５）となる。つまり、昇圧ユニットの昇圧能力の効果については、第７例（図１１）→第８例（図１２）→第９例（図１３）→第１０例（図１４）→第１１例（図１５）の順で優れている。
【０１３８】
また、上述の第７例乃至第１１例に関し、回路面積について比較すると、最も回路面積が小さくなるものは、第７例（図１１）となる。つまり、回路面積については、第１１例（図１５）→第１０例（図１４）→第９例（図１３）→第８例（図１２）→第７例（図１１）の順で優れている。
【０１３９】
なお、実際に、本発明の昇圧電圧発生・転送回路を製品（例えば、ＥＥＰＲＯＭなど）に適用する場合には、製品の使用条件などを考慮し、上述の例に示す回路のうち最適な回路を選択することになる。
【０１４０】
［第１２乃至１５実施の形態］
図１６は、本発明の昇圧電圧発生・転送回路の第１２例を示し、図１７は、本発明の昇圧電圧発生・転送回路の第１３例を示し、図１８は、本発明の昇圧電圧発生・転送回路の第１４例を示し、図１９は、本発明の昇圧電圧発生・転送回路の第１５例を示している。
【０１４１】
第１２例（図１６）の回路は、第７例（図１１）の回路に対応している。
但し、第１２例の回路では、トランジスタＱＮ１のゲートがノードＮ３に接続されている。このため、トランジスタＱＮ１のゲートとソースは同相となり、上記▲２▼の要件が満たされない。しかしながら、第１２例の回路においても、トランジスタＱＮ１のゲートは、キャパシタＣ５に接続され、かつ、昇圧ユニットの数も２個となっているため、その最高到達電圧は、図５５の回路や図５６の回路よりも高くなり、上記▲１▼の条件を満たすことになる。
【０１４２】
従って、第１２例の回路においても、図５５の回路や図５６の回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を期待できる。
【０１４３】
第１３例（図１７）の回路は、第８例（図１２）の回路に対応し、第１４例（図１８）の回路は、第９例（図１３）の回路に対応し、第１５例（図１９）の回路は、第１０例（図１４）の回路に対応している。
【０１４４】
但し、第１３例、第１４例及び第１５例の回路では、トランジスタＱＮ１のゲートがノードＮ６に接続されている。このため、トランジスタＱＮ１のゲートとソースは同相となり、上記▲２▼の要件が満たされない。しかしながら、第１３例、第１４例及び第１５例の回路においても、トランジスタＱＮ１のゲートは、キャパシタに接続され、かつ、昇圧ユニットの数も３個以上であるため、その最高到達電圧は、図５５の回路や図５６の回路よりも高くなる。
【０１４５】
従って、第１３例、第１４例及び第１５例の回路においても、図５５の回路や図５６の回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を期待できる。
【０１４６】
［第１６実施の形態］
図２０は、本発明の昇圧電圧発生・転送回路の第１６例を示している。
【０１４７】
本例の回路は、上述の第８例（図１２）の回路に対応している。第８例の回路では、トランジスタＱＮ１のゲートがノードＮ２に接続されているが、本例の回路では、トランジスタＱＮ１のゲートがノードＮ３に接続されている。
【０１４８】
ノードＮ２の電圧レベルとノードＮ３の電圧レベルは、同相であるため、本例の回路は、第８例の回路と同様に、上記▲２▼の要件を満たす。また、ノードＮ３には、キャパシタＣ７が接続され、昇圧ユニットの数も３個であるため、トランジスタＱＮ１の最高到達電圧は、高くなり、上記▲１▼の要件を満たす。
【０１４９】
従って、本例の回路は、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１５０】
［第１７実施の形態］
図２１は、本発明の昇圧電圧発生・転送回路の第１７例を示している。
【０１５１】
本例の回路の特徴は、昇圧機能を持つ回路部分（例えば、第１例乃至第１６例の回路では、トランジスタＱＮ１と昇圧ユニットを直列接続した部分に相当）を左右に並列に２つ設けた点にある。
【０１５２】
一方の昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）は、他方の昇圧ユニット内のトランジスタのゲートに接続される。また、２つの昇圧ユニット（星印で示す）に関して、一方の昇圧ユニットに入力される発振信号と他方の昇圧ユニットに入力される発振信号は、互いに逆相となっている。
【０１５３】
また、ＶＰＰノードに接続されるトランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルは、互いに逆相で変化し、かつ、次第に上昇するため、本例の回路においても、上記▲２▼の条件が満たされる。
【０１５４】
また、トランジスタＱＮ１Ｌのゲートは、右側の昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）に接続され、トランジスタＱＮ１Ｒのゲートは、左側の昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）に接続される。このため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧レベルは、出力電圧ＶＯＵＴ１，ＶＯＵＴ２よりも高くなる（図１、図６、図７、図８の回路と同じ原理）。
【０１５５】
従って、本例の回路は、上記▲１▼，▲２▼の要件を共に満たすことになるため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１５６】
一般に、図２１の回路のように、昇圧機能を持つ回路部分（例えば、第１例乃至第１６例の回路では、トランジスタＱＮ１と昇圧ユニットを直列接続した部分に相当）を左右に並列に２つ設け、一方の昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）を、他方の昇圧ユニット内のトランジスタのゲートに接続する方式の回路では、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが、ＶＰＰノード側から数えて奇数番目の昇圧ユニットの入力部に接続されれば、上記▲２▼の条件を満たすことができる。
【０１５７】
［第１８実施の形態］
図２２は、本発明の昇圧電圧発生・転送回路の第１８例を示している。
本例の回路は、図２１の回路の変形例である。
【０１５８】
本例の回路の特徴は、２つの昇圧ユニット（星印で示す）の出力部（昇圧ユニット内のトランジスタのソース）ＶＯＵＴ１，ＶＯＵＴ２が互いに接続され、その接続点が出力ノードＶＯＵＴ３になっている点にある。
【０１５９】
本例の回路では、左側のＮＡＮＤ回路ＮＡ１Ｌに入力される発振信号（／ＲＩＮＧ，ＲＩＮＧに相当）と右側のＮＡＮＤ回路ＮＡ１Ｒに入力される発振信号（／ＲＩＮＧ，ＲＩＮＧに相当）が互いに逆相となるため、左右の２つの昇圧ユニットに入力される発振信号も互いに逆相になり、結果として、図２１の回路と同様の機能を実現できる。
【０１６０】
なお、図２１及び図２２において、点線で囲んだ部分（♯で示す）の回路は、非動作時に、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートをロウレベル（０Ｖ）にする機能を有する。
【０１６１】
ところで、図２１及び図２２の回路では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、そのまま昇圧電圧として使用することができる。また、図２３に示すように、図２１及び図２２の回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、Ｎチャネル型ＭＯＳトランジスタＱＮ６のゲートに与え、このトランジスタＱＮ６を昇圧電圧ＶＰＰの転送用トランジスタとして用いてもよい。
【０１６２】
［第１９実施の形態］
図２４は、本発明の昇圧電圧発生・転送回路の第１９例を示している。
【０１６３】
本例の回路は、図２１の回路の変形例である。本例の回路が図２１の回路と異なる点は、トランジスタＱＮ１Ｌ，ＱＮ１ＲがＶＰＰノード（昇圧電圧）ではなく、Ｖｃｃノード（電源電圧）に接続されている点にある。その他の点については、本例の回路と図２１の回路は、全く同じである。
【０１６４】
このような構成によれば、出力電圧ＶＯＵＴ１，ＶＯＵＴ２は、電源電圧Ｖｃｃを昇圧した昇圧電圧となる。また、本例の回路においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１６５】
［第２０実施の形態］
図２５は、本発明の昇圧電圧発生・転送回路の第２０例を示している。
【０１６６】
本例の回路は、図２２の回路の変形例である。本例の回路が図２２の回路と異なる点は、トランジスタＱＮ１Ｌ，ＱＮ１ＲがＶＰＰノード（昇圧電圧）ではなく、Ｖｃｃノード（電源電圧）に接続されている点にある。その他の点については、本例の回路と図２２の回路は、全く同じである。
【０１６７】
このような構成によれば、出力電圧ＶＯＵＴ３は、電源電圧Ｖｃｃを昇圧した昇圧電圧となる。また、本例の回路においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１６８】
なお、図２４及び図２５において、点線で囲んだ部分（♯で示す）の回路は、非動作時に、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートをロウレベル（０Ｖ）にする機能を有する。
【０１６９】
また、図２４及び図２５の回路では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、そのまま昇圧電圧として使用することができる。また、図２６に示すように、図２４及び図２５の回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、Ｎチャネル型ＭＯＳトランジスタＱＮ６のゲートに与え、このトランジスタＱＮ６を昇圧電圧ＶＰＰの転送用トランジスタとして用いてもよい。
【０１７０】
［第２１実施の形態］
図２７は、本発明の昇圧電圧発生・転送回路の第２１例を示している。
【０１７１】
本例の回路は、図２１の回路の変形例である。本例の回路が図２１の回路と異なる点は、非動作時にトランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートをロウレベルにする回路、即ち、図２１の回路の点線で囲んだ部分（♯で示す）を省略している点にある。その他の点については、本例の回路と図２１の回路は、全く同じである。
【０１７２】
このような場合においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。本例の回路は、リーク電流が大きな問題とならない場合に有効となる。
【０１７３】
［第２２実施の形態］
図２８は、本発明の昇圧電圧発生・転送回路の第２２例を示している。
【０１７４】
本例の回路は、図２２の回路の変形例である。本例の回路が図２２の回路と異なる点は、非動作時にトランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートをロウレベルにする回路、即ち、図２２の回路の点線で囲んだ部分（♯で示す）を省略している点にある。その他の点については、本例の回路と図２２の回路は、全く同じである。
【０１７５】
このような場合においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。本例の回路は、リーク電流が大きな問題とならない場合に有効となる。
【０１７６】
なお、図２７及び図２８の回路では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、そのまま昇圧電圧として使用することができる。また、図２９に示すように、図２７及び図２８の回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、Ｎチャネル型ＭＯＳトランジスタＱＮ６のゲートに与え、このトランジスタＱＮ６を昇圧電圧ＶＰＰの転送用トランジスタとして用いてもよい。
【０１７７】
［第２３実施の形態］
図３０は、本発明の昇圧電圧発生・転送回路の第２３例を示している。
【０１７８】
本例の回路は、図２７の回路の変形例である。本例の回路が図２７の回路と異なる点は、昇圧ユニット（星印で示す）内のトランジスタ＊ＱＮ２Ｌ，＊ＱＮ２Ｒの閾値電圧＊Ｖｔｎを、ＶＰＰノードに接続されるトランジスタＱＮ１Ｌ，ＱＮ１Ｒの閾値電圧Ｖｔｎよりも小さくした点にある（閾値電圧が低いトランジスタには＊印を付してある。）。その他の点については、本例の回路と図２７の回路は、全く同じである。
【０１７９】
このような場合においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。また、本例の回路では、リーク電流が小さく抑えられるため、昇圧ユニットの昇圧能力の向上にさらに貢献できる。
【０１８０】
［第２４実施の形態］
図３１は、本発明の昇圧電圧発生・転送回路の第２４例を示している。
【０１８１】
本例の回路は、図２８の回路の変形例である。本例の回路が図２８の回路と異なる点は、昇圧ユニット（星印で示す）内のトランジスタ＊ＱＮ２Ｌ，＊ＱＮ２Ｒの閾値電圧＊Ｖｔｎを、ＶＰＰノードに接続されるトランジスタＱＮ１Ｌ，ＱＮ１Ｒの閾値電圧Ｖｔｎよりも小さくした点にある（閾値電圧が低いトランジスタには＊印を付してある。）。その他の点については、本例の回路と図２８の回路は、全く同じである。
【０１８２】
このような場合においても、上記▲１▼，▲２▼の要件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。また、本例の回路では、リーク電流が小さく抑えられるため、昇圧ユニットの昇圧能力の向上にさらに貢献できる。
【０１８３】
なお、図３０及び図３１の回路では、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、そのまま昇圧電圧として使用することができる。また、図３２に示すように、図３０及び図３１の回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、Ｎチャネル型ＭＯＳトランジスタＱＮ６のゲートに与え、このトランジスタＱＮ６を昇圧電圧ＶＰＰの転送用トランジスタとして用いてもよい。
【０１８４】
次に、上述の第１７例乃至第２４例（図２１，図２２，図２４，図２５，図２７，図２８，図３０，図３１）において、点線で囲んだ部分（＄印で示す）の変形例について説明する。
【０１８５】
［第２５実施の形態］
図３３は、本発明の昇圧電圧発生・転送回路の第２５例を示している。
【０１８６】
本例の回路の特徴は、昇圧機能を持つ回路部分（例えば、第１例乃至第１６例の回路では、トランジスタＱＮ１と昇圧ユニットを直列接続した部分に相当）が左右に並列に設けられると共に、左側及び右側にそれぞれ２つの昇圧ユニットが配置されている点にある。
【０１８７】
本例の回路では、ＶＰＰノードに接続される左側のトランジスタＱＮ１Ｌのゲートは、右側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）に接続され、ＶＰＰノードに接続される右側のトランジスタＱＮ１Ｒのゲートは、左側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続される。
【０１８８】
従って、ＶＰＰノードに接続される２つのトランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化し、かつ、次第に上昇するため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０１８９】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１９０】
［第２６実施の形態］
図３４は、本発明の昇圧電圧発生・転送回路の第２６例を示している。
【０１９１】
本例の回路の特徴は、昇圧機能を持つ回路部分が左右に並列に設けられると共に、左側及び右側にそれぞれ３つの昇圧ユニットが配置されている点にある。
【０１９２】
本例の回路では、左側のトランジスタＱＮ１Ｌのゲートは、右側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）に接続され、右側のトランジスタＱＮ１Ｒのゲートは、左側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続される。
【０１９３】
従って、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０１９４】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１９５】
［第２７実施の形態］
図３５は、本発明の昇圧電圧発生・転送回路の第２７例を示している。
【０１９６】
本例の回路は、図３４の回路の変形例である。本例の回路が図３４の回路と異なる点は、左側のトランジスタＱＮ１Ｌのゲートが右側の３つの昇圧ユニットのうちＶＰＰノード側から数えて３つめの昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の３つの昇圧ユニットのうちＶＰＰノード側から数えて３つめの昇圧ユニットの入力部に接続される点にある。
【０１９７】
このような構造においても、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０１９８】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０１９９】
［第２８実施の形態］
図３６は、本発明の昇圧電圧発生・転送回路の第２８例を示している。
【０２００】
本例の回路の特徴は、昇圧機能を持つ回路部分が左右に並列に設けられると共に、左側及び右側にそれぞれ１つの昇圧ユニットと１つのキャパシタが配置されている点にある。
【０２０１】
本例の回路では、左側のトランジスタＱＮ１Ｌのゲートは、右側の昇圧ユニットの入力部（キャパシタとトランジスタの接続ノード）に接続され、右側のトランジスタＱＮ１Ｒのゲートは、左側の昇圧ユニットの入力部に接続される。
【０２０２】
従って、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０２０３】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２０４】
［第２９実施の形態］
図３７は、本発明の昇圧電圧発生・転送回路の第２９例を示している。
【０２０５】
本例の回路は、図３６の回路の変形例である。本例の回路が図３６の回路と異なる点は、左側及び右側に、それぞれ２つの昇圧ユニット（星印で示す）が配置されている点にある。
【０２０６】
その他の構造については、本例の回路と図３６の回路は、全く同じである。即ち、左側のトランジスタＱＮ１Ｌのゲートは、右側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートは、左側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続される。
【０２０７】
このような構造においても、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０２０８】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２０９】
［第３０実施の形態］
図３８は、本発明の昇圧電圧発生・転送回路の第３０例を示している。
【０２１０】
本例の回路は、図３６の回路の変形例である。本例の回路が図３６の回路と異なる点は、左側及び右側に、それぞれ３つの昇圧ユニット（星印で示す）が配置されている点にある。
【０２１１】
その他の構造については、本例の回路と図３６の回路は、全く同じである。即ち、左側のトランジスタＱＮ１Ｌのゲートは、右側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートは、左側の２つの昇圧ユニットのうちＶＰＰノード側から数えて１つめの昇圧ユニットの入力部に接続される。
【０２１２】
このような構造においても、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０２１３】
このように、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２１４】
［第３１実施の形態］
図３９は、本発明の昇圧電圧発生・転送回路の第３１例を示している。
【０２１５】
本例の回路は、図３８の回路の変形例である。本例の回路が図３８の回路と異なる点は、左側のトランジスタＱＮ１Ｌのゲートが右側の３つの昇圧ユニットのうちＶＰＰノード側から数えて３つめの昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の３つの昇圧ユニットのうちＶＰＰノード側から数えて３つめの昇圧ユニットの入力部に接続される点にある。
【０２１６】
このような構造においても、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高くなる。
【０２１７】
従って、本例の回路においても、上記▲１▼，▲２▼の条件を共に満たすため、図５５の回路や図５６の回路に比べて、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２１８】
上述の図３３乃至図３９の回路においては、全て、左側のトランジスタＱＮ１ＬのゲートがＶＰＰノード側から数えて奇数番目の右側の昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１ＲのゲートがＶＰＰノード側から数えて奇数番目の左側の昇圧ユニットの入力部に接続される。
【０２１９】
従って、ドレインがＶＰＰノードに接続されるトランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが互いに逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことになる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧が高くなる。
【０２２０】
これにより、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下を図ることができる。
【０２２１】
とろろで、左側のトランジスタＱＮ１ＬのゲートがＶＰＰノード側から数えて偶数番目の右側の昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１ＲのゲートがＶＰＰノード側から数えて偶数番目の左側の昇圧ユニットの入力部に接続される場合、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが同相で変化するため、上記▲２▼の条件が満たされない。
【０２２２】
しかし、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧が高くなる。従って、このような場合においても、図５５や図５６に示す回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下を図ることができる。
【０２２３】
［第３２実施の形態］
図４０は、本発明の昇圧電圧発生・転送回路の第３２例を示している。
【０２２４】
本例の回路では、左側のトランジスタＱＮ１Ｌのゲートが右側の２つの昇圧ユニットのうちＶＰＰノード側から数えて２つめの昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の２つの昇圧ユニットのうちＶＰＰノード側から数えて２つめの昇圧ユニットの入力部に接続される。
【０２２５】
この場合、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが同相で変化しつつ、次第に上昇していくため、上記▲２▼の条件が満たされない。しかし、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高い。
【０２２６】
従って、本例の回路においても、図５５の回路や図５６の回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２２７】
［第３３乃至第３５実施の形態］
図４１は、本発明の昇圧電圧発生・転送回路の第３３例を示し、図４２は、本発明の昇圧電圧発生・転送回路の第３４例を示し、図４３は、本発明の昇圧電圧発生・転送回路の第３５例を示している。
【０２２８】
これらの回路においても、左側のトランジスタＱＮ１Ｌのゲートが右側の複数の昇圧ユニットのうちＶＰＰノード側から数えて偶数番目の昇圧ユニットの入力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の複数の昇圧ユニットのうちＶＰＰノード側から数えて偶数番目の昇圧ユニットの入力部に接続される。
【０２２９】
つまり、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが同相で変化しつつ、次第に上昇していくため、上記▲２▼の条件が満たされない。しかし、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートが昇圧ユニットの入力部に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧は、出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３よりも高い。
【０２３０】
従って、これらの回路においても、図５５の回路や図５６の回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２３１】
［第３６及び第３７実施の形態］
図４４は、本発明の昇圧電圧発生・転送回路の第３６例を示し、図４５は、本発明の昇圧電圧発生・転送回路の第３７例を示している。
【０２３２】
これらの回路においては、左側及び右側にそれぞれ奇数個の昇圧ユニットが配置され、かつ、左側のトランジスタＱＮ１Ｌのゲートは、右側の複数の昇圧ユニットのうちＶＰＰノード側から数えて奇数番目の昇圧ユニットの出力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の複数の昇圧ユニットのうちＶＰＰノード側から数えて奇数番目の昇圧ユニットの出力部に接続される。
【０２３３】
つまり、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが同相で変化しつつ、次第に上昇していくため、上記▲２▼の条件が満たされない。しかし、これらの回路においても、図５５の回路や図５６の回路に比べれば、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２３４】
［第３８実施の形態］
図４６は、本発明の昇圧電圧発生・転送回路の第３８例を示している。
【０２３５】
本例の回路では、左側及び右側にそれぞれ偶数個の昇圧ユニットが配置され、かつ、左側のトランジスタＱＮ１Ｌのゲートは、右側の複数の昇圧ユニットのうちＶＰＰノード側から数えて偶数番目の昇圧ユニットの出力部に接続され、右側のトランジスタＱＮ１Ｒのゲートが左側の複数の昇圧ユニットのうちＶＰＰノード側から数えて偶数番目の昇圧ユニットの出力部に接続される。
【０２３６】
つまり、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの電圧レベルとソースの電圧レベルが逆相で変化しつつ、次第に上昇していくため、上記▲２▼の条件を満たすことができる。従って、これらの回路においても、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２３７】
［第３９及び第４０実施の形態］
図４７は、本発明の昇圧電圧発生・転送回路の第３９例を示し、図４８は、本発明の昇圧電圧発生・転送回路の第４０例を示している。
【０２３８】
図４７の回路は、図２１の回路の変形例であり、図４８の回路は、図２２の回路の変形例である。これらの回路の特徴は、左右の昇圧ユニットに、同相の発振信号が入力される点にある。
【０２３９】
この場合、トランジスタＱＮ１Ｌ，ＱＮ１ＲのゲートがＶＰＰノード側から数えて偶数番目の昇圧ユニットの入力部（又はＶＰＰノード側から数えて奇数番目の昇圧ユニットの出力部）であれば、上記▲２▼の条件を満たすことができる。また、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートがキャパシタ（例えば、昇圧ユニットの入力部又は出力部のキャパシタ）に接続されるため、トランジスタＱＮ１Ｌ，ＱＮ１Ｒのゲートの最高電圧が高くなり、上記▲１▼の条件も満たす。
【０２４０】
従って、これらの回路においても、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２４１】
なお、図４９に示すように、図４７及び図４８の回路の出力電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を、Ｎチャネル型ＭＯＳトランジスタＱＮ６のゲートに与え、このトランジスタＱＮ６を昇圧電圧ＶＰＰの転送用トランジスタとして用いてもよい。
【０２４２】
以上、本発明について詳細に説明してきたが、本発明は、上述した４０個の例に限られず、さらに、種々の変更が可能である。
【０２４３】
例えば、上述した例では、製造プロセスの簡略化などを考慮して、昇圧電圧が印加されるトランジスタを全てＮチャネル型とする方式を採用したが、これに代えて、昇圧電圧が印加されるトランジスタを全てＰチャネル型とする方式又は昇圧電圧が印加されるトランジスタの一部をＰチャネル型とする方式を採用してもよい。
【０２４４】
この場合、昇圧電圧発生回路により負の昇圧電圧−ＶＰＰが生成され、昇圧電圧発生・転送回路によりこの負の昇圧電圧−ＶＰＰが転送される。また、負の昇圧電圧−ＶＰＰを転送する昇圧電圧発生・転送回路に関して、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下などの効果を達成できる。
【０２４５】
また、上述した例では、互いに電圧レベルが逆である２つの相補信号（図２参照）を用いたが、これに代えて、図５０及び図５１に示すような信号を用いてもよい。
【０２４６】
この場合、上記▲２▼の条件は、
▲２▼  トランジスタＱＮ１のゲートとソースが異なるタイミングの信号で駆動される（トランジスタＱＮ１のゲートをＲＩＮＧ、／ＲＩＮＧの一方で駆動し、ソースをＲＩＮＧ、／ＲＩＮＧの他方で駆動する）
となる。
【０２４７】
また、本発明では、昇圧動作に用いる発振信号の数は、２つでなく、３つ以上であってもよい。また、本発明の回路は、昇圧電圧転送用のトランジスタＱＮ６により昇圧電圧（電源電圧Ｖｃｃを昇圧回路により昇圧した電圧）ＶＰＰを転送する場合はもちろん、電源電圧Ｖｃｃ又はそれ以下の電圧を転送する場合にも適用できる。
【０２４８】
また、上述した図８の回路においては、昇圧ユニット内のトランジスタの閾値電圧＊ＶｔｈをトランジスタＱＮ１の閾値Ｖｔｈよりも低くした例について述べたが、昇圧ユニット内のトランジスタの閾値に関しては、以下のように、変形することもできる。
【０２４９】
例えば、図８の回路において、ＶＰＰノード側から数えて１つめの昇圧ユニット内のトランジスタ＊ＱＮ７の閾値電圧を＊Ｖｔｈ１とし、ＶＰＰノード側から数えて２つめの昇圧ユニット内のトランジスタ＊ＱＮ８の閾値電圧を＊Ｖｔｈ２（＜＊Ｖｔｈ１）とすることができる。
【０２５０】
つまり、複数の昇圧ユニットがある場合に、ＶＰＰノード側の昇圧ユニット内のトランジスタの閾値電圧よりも昇圧電圧転送用トランジスタＱＮ６（ノードＮ３）側の昇圧ユニット内のトランジスタの閾値電圧を低く設定できる。
【０２５１】
この場合、昇圧電圧発生・転送回路を構成するトランジスタの種類（閾値電圧）が増えるが、昇圧電圧転送用トランジスタＱＮ６側の昇圧ユニットの昇圧能力を高めることができるため、昇圧電圧ＶＰＰの転送能力の向上や電源電圧Ｖｃｃの低下を実現できる。
【０２５２】
特に、複数の昇圧ユニットのうち、ノードＮ３に近い昇圧ユニットほど、入力電圧や出力電圧が高くなり、ＭＯＳトランジスタのバックゲートバイアス効果により、昇圧能力が低くなり易いため、ノードＮ３に近い昇圧ユニット内のトランジスタの閾値電圧を低くすることは、上述のような本発明の効果を得るに当たって、非常に有効となる。
【０２５３】
ここで説明した方式を図８の回路に適用すると、トランジスタＱＮ１，＊ＱＮ７，＊ＱＮ８，ＱＮ６の閾値電圧の関係は、▲１▼  ＊Ｖｔｎ２（＊ＱＮ８）＜＊Ｖｔｎ１（＊ＱＮ７）＜Ｖｔｎ（ＱＮ１，ＱＮ６）となり、図８の回路では、トランジスタＱＮ１，＊ＱＮ７，＊ＱＮ８，ＱＮ６の閾値電圧の関係は、▲２▼  ＊Ｖｔｎ（＊ＱＮ７，＊ＱＮ８）＜Ｖｔｎ（ＱＮ１，ＱＮ６）となる。
【０２５４】
このような方式は、図８の回路に限られず、上述した４０個の例のうち、複数の昇圧ユニットを有するものに適用することができる。
【０２５５】
図５２は、Ｐチャネル型ＭＯＳトランジスタを用いた昇圧電圧発生・転送回路の一例を示している。
【０２５６】
即ち、上述の各実施の形態では、Ｎチャネル型ＭＯＳトランジスタを用いた昇圧電圧発生・転送回路を対象としたが、本発明は、当然に、Ｐチャネル型ＭＯＳトランジスタを用いた昇圧電圧発生・転送回路にも適用できる。
【０２５７】
本例は、図１の昇圧電圧発生・転送回路のＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３を、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３に変更した例である。この場合、昇圧ユニット（星印で示す）内のＭＯＳトランジスタＱＰ２，ＱＰ３に関しては、ゲートとソース（ソースは、昇圧ユニットの出力部となる。）が互いに接続される。また、ＭＯＳトランジスタＱＮ４，ＱＮ５のゲートには、非動作時に入力信号（接地電位）ＩＮを、ＭＯＳトランジスタＱＰ１のゲート及びノードＮ２，Ｎ３に転送するため、電源電位Ｖｃｃが印加される。
【０２５８】
このような昇圧電圧発生・転送回路においても、昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下、回路面積の縮小などの効果を達成できる。
【０２５９】
図５３は、Ｎチャネル型ＭＯＳトランジスタを用いた降圧電圧発生・転送回路の一例を示している。
【０２６０】
即ち、上述の各実施の形態では、昇圧電圧発生・転送回路を対象としたが、本発明は、当然に、降圧電圧発生・転送回路にも適用できる。
【０２６１】
本例は、図１の昇圧電圧発生・転送回路を、降圧電圧発生・転送回路に変形した場合の例である。この場合、降圧ユニット（星印で示す）内のＮチャネル型ＭＯＳトランジスタＱＮ２，ＱＮ３に関しては、ゲートとソース（ソースは、降圧ユニットの出力部となる。）が互いに接続される。
【０２６２】
また、Ｐチャネル型ＭＯＳトランジスタＱＰ４，ＱＰ５のゲートには、非動作時に入力信号ＩＮを、ＭＯＳトランジスタＱＮ１のゲート及びノードＮ２，Ｎ３に転送するため、接地電位Ｖｓｓが印加される。また、Ｐチャネル型ＭＯＳトランジスタＱＰ６は、降圧電圧−ＶＥＥを転送する役割を果たす。
【０２６３】
このような降圧電圧発生・転送回路においては、降圧ユニットの降圧能力の向上、降圧電圧−ＶＥＥの転送能力の向上、電源電圧Ｖｃｃの低下、回路面積の縮小などの効果を達成できる。
【０２６４】
図５４は、Ｐチャネル型ＭＯＳトランジスタを用いた降圧電圧発生・転送回路の一例を示している。
【０２６５】
即ち、図５３の例では、Ｎチャネル型ＭＯＳトランジスタを用いた降圧電圧発生・転送回路を対象としたが、本発明は、当然に、Ｐチャネル型ＭＯＳトランジスタを用いた降圧電圧発生・転送回路にも適用できる。
【０２６６】
本例は、図５３の降圧電圧発生・転送回路のＮチャネル型ＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ３を、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３に変更している。この場合、降圧ユニット（星印で示す）内のＭＯＳトランジスタＱＰ２，ＱＰ３に関しては、ゲートとドレイン（ドレインは、降圧ユニットの入力部となる。）が互いに接続される。また、ＭＯＳトランジスタＱＰ４，ＱＰ５のゲートには、接地電位Ｖｓｓが印加される。
【０２６７】
このような降圧電圧発生・転送回路においても、降圧ユニットの降圧能力の向上、降圧電圧−ＶＥＥの転送能力の向上、電源電圧Ｖｃｃの低下、回路面積の縮小などの効果を達成できる。
【０２６８】
なお、本発明は、その要旨を逸脱しない範囲で、種々の変更が可能である。
【０２６９】
【発明の効果】
以上、説明したように、本発明によれば、電圧発生回路の昇圧ユニットの昇圧能力の向上、昇圧電圧ＶＰＰの転送能力の向上、電源電圧Ｖｃｃの低下、回路面積の縮小などの効果を達成できる。これに伴い、本発明の電圧発生回路を用いた半導体集積回路（例えば、ＥＥＰＲＯＭ）では、高速動作やチップ面積の縮小が可能であり、また、動作可能な電源電圧の範囲が広いという特長が付加される。
【図面の簡単な説明】
【図１】本発明の昇圧電圧発生・転送回路の第１例を示す回路図。
【図２】図１の回路に入力される発振信号の波形の一例を示す図。
【図３】図２の発振信号を発生する回路の一例を示す回路図。
【図４】昇圧電圧発生回路の一例を示す回路図。
【図５】昇圧電圧の転送能力に関して従来品と本発明品を比較して示す図。
【図６】本発明の昇圧電圧発生・転送回路の第２例を示す回路図。
【図７】本発明の昇圧電圧発生・転送回路の第３例を示す回路図。
【図８】本発明の昇圧電圧発生・転送回路の第４例を示す回路図。
【図９】本発明の昇圧電圧発生・転送回路の第５例を示す回路図。
【図１０】本発明の昇圧電圧発生・転送回路の第６例を示す回路図。
【図１１】本発明の昇圧電圧発生・転送回路の第７例を示す回路図。
【図１２】本発明の昇圧電圧発生・転送回路の第８例を示す回路図。
【図１３】本発明の昇圧電圧発生・転送回路の第９例を示す回路図。
【図１４】本発明の昇圧電圧発生・転送回路の第１０例を示す回路図。
【図１５】本発明の昇圧電圧発生・転送回路の第１１例を示す回路図。
【図１６】本発明の昇圧電圧発生・転送回路の第１２例を示す回路図。
【図１７】本発明の昇圧電圧発生・転送回路の第１３例を示す回路図。
【図１８】本発明の昇圧電圧発生・転送回路の第１４例を示す回路図。
【図１９】本発明の昇圧電圧発生・転送回路の第１５例を示す回路図。
【図２０】本発明の昇圧電圧発生・転送回路の第１６例を示す回路図。
【図２１】本発明の昇圧電圧発生・転送回路の第１７例を示す回路図。
【図２２】本発明の昇圧電圧発生・転送回路の第１８例を示す回路図。
【図２３】図２１又は図２２の回路の出力信号を受ける昇圧電圧転送用トランジスタを示す図。
【図２４】本発明の昇圧電圧発生・転送回路の第１９例を示す回路図。
【図２５】本発明の昇圧電圧発生・転送回路の第２０例を示す回路図。
【図２６】図２４又は図２５の回路の出力信号を受ける昇圧電圧転送用トランジスタを示す図。
【図２７】本発明の昇圧電圧発生・転送回路の第２１例を示す回路図。
【図２８】本発明の昇圧電圧発生・転送回路の第２２例を示す回路図。
【図２９】図２７又は図２８の回路の出力信号を受ける昇圧電圧転送用トランジスタを示す図。
【図３０】本発明の昇圧電圧発生・転送回路の第２３例を示す回路図。
【図３１】本発明の昇圧電圧発生・転送回路の第２４例を示す回路図。
【図３２】図３０又は図３１の回路の出力信号を受ける昇圧電圧転送用トランジスタを示す図。
【図３３】本発明の昇圧電圧発生・転送回路の第２５例を示す回路図。
【図３４】本発明の昇圧電圧発生・転送回路の第２６例を示す回路図。
【図３５】本発明の昇圧電圧発生・転送回路の第２７例を示す回路図。
【図３６】本発明の昇圧電圧発生・転送回路の第２８例を示す回路図。
【図３７】本発明の昇圧電圧発生・転送回路の第２９例を示す回路図。
【図３８】本発明の昇圧電圧発生・転送回路の第３０例を示す回路図。
【図３９】本発明の昇圧電圧発生・転送回路の第３１例を示す回路図。
【図４０】本発明の昇圧電圧発生・転送回路の第３２例を示す回路図。
【図４１】本発明の昇圧電圧発生・転送回路の第３３例を示す回路図。
【図４２】本発明の昇圧電圧発生・転送回路の第３４例を示す回路図。
【図４３】本発明の昇圧電圧発生・転送回路の第３５例を示す回路図。
【図４４】本発明の昇圧電圧発生・転送回路の第３６例を示す回路図。
【図４５】本発明の昇圧電圧発生・転送回路の第３７例を示す回路図。
【図４６】本発明の昇圧電圧発生・転送回路の第３８例を示す回路図。
【図４７】本発明の昇圧電圧発生・転送回路の第３９例を示す回路図。
【図４８】本発明の昇圧電圧発生・転送回路の第４０例を示す回路図。
【図４９】図４７又は図４８の回路の出力信号を受ける昇圧電圧転送用トランジスタを示す図。
【図５０】昇圧電圧発生・転送回路に入力される発振信号の一例を示す図。
【図５１】昇圧電圧発生・転送回路に入力される発振信号の一例を示す図。
【図５２】ＰチャネルＭＯＳＦＥＴを用いた昇圧電圧発生・転送回路の一例を示す図。
【図５３】ＮチャネルＭＯＳＦＥＴを用いた降圧電圧発生・転送回路の一例を示す図。
【図５４】ＰチャネルＭＯＳＦＥＴを用いた降圧電圧発生・転送回路の一例を示す図。
【図５５】従来の昇圧電圧発生・転送回路を示す回路図。
【図５６】従来の昇圧電圧発生・転送回路を示す回路図。
【符号の説明】
ＱＮ１，ＱＮ２，…  ＱＮ６，ＱＮ９，ＱＮ１０，ＱＮ１Ｌ，…  ＱＮ３Ｌ，ＱＮ９Ｌ，ＱＮ１Ｒ，…  ＱＮ３Ｒ，ＱＮ９Ｒ  ：Ｎチャネル型ＭＯＳトランジスタ、
＊ＱＮ７，＊ＱＮ８      ：Ｎチャネル型ＭＯＳトランジスタ（低閾値）、
Ｉ１，Ｉ２，…  Ｉ１１  ：インバータ回路、
Ｃ１，Ｃ２，…  Ｃ７，Ｃ２Ｌ，Ｃ３Ｌ，Ｃ５Ｌ，…  Ｃ７Ｌ，Ｃ２Ｒ，Ｃ３Ｒ，Ｃ５Ｒ，…  Ｃ７Ｒ    ：キャパシタ、
ＮＡ１，ＮＡ１Ｌ，ＮＡ１Ｒ  ：ＮＡＮＤ回路。
【図１】
0003910765.tif 000002
【図２】
0003910765.tif 000003
【図３】
0003910765.tif 000004
【図４】
0003910765.tif 000005
【図５】
0003910765.tif 000006
【図６】
0003910765.tif 000007
【図７】
0003910765.tif 000008
【図８】
0003910765.tif 000009
【図９】
0003910765.tif 000010
【図１０】
0003910765.tif 000011
【図１１】
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【図１２】
0003910765.tif 000013
【図１３】
0003910765.tif 000014
【図１４】
0003910765.tif 000015
【図１５】
0003910765.tif 000016
【図１６】
0003910765.tif 000017
【図１７】
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【図１８】
0003910765.tif 000019
【図１９】
0003910765.tif 000020
【図２０】
0003910765.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
0003910765.tif 000040
【図４０】
0003910765.tif 000041
【図４１】
0003910765.tif 000042
【図４２】
0003910765.tif 000043
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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