(57)【特許請求の範囲】
【請求項１】
その主表面に記憶素子形成領域、選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域を含む半導体基板と、
前記記憶素子形成領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む複数の記憶素子と、
前記選択トランジスタ形成領域に形成され、第１のゲート絶縁膜及び第１のゲート電極を含む複数の選択トランジスタと、
を備え、
一個の前記選択トランジスタは、一個の前記記憶素子と組となり、かつ一個の前記記憶素子のみを選択作動させる機能を有し、
さらに、
前記主表面に形成され、前記記憶素子と前記選択トランジスタとを電気的に接続する第１の不純物領域と、
前記セレクトゲートトランジスタ形成領域に形成され、複数の前記記憶素子を選択作動させ、かつ第２のゲート絶縁膜及び第２のゲート電極を含むセレクトゲートトランジスタと、
を備えた不揮発性半導体記憶装置の製造方法であって、
（ａ）前記記憶素子形成領域に前記トンネル絶縁膜、前記選択トランジスタ形成領域に前記第１のゲート絶縁膜及び前記セレクトゲートトランジスタ形成領域に前記第２のゲート絶縁膜を形成する工程と、
（ｂ）前記トンネル絶縁膜並びに前記第１及び第２のゲート絶縁膜の上に、第１の導電体膜を形成する工程と、
（ｃ）前記記憶素子形成領域にある前記第１の導電体膜の上に、前記誘電体膜となる絶縁膜を形成する工程と、
（ｄ）前記記憶素子形成領域にある前記絶縁膜の上並びに前記選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある前記第１の導電体膜の上に、第２の導電体膜を形成する工程と、
（ｅ）前記第２及び第１の導電体膜を選択的にエッチング除去して、前記第２の導電体膜を含む前記コントロールゲート及び前記第１の導電体膜を含む前記フローティングゲートの積層構造と、前記第２及び第１の導電体膜の積層構造を含む前記第１及び第２のゲート電極とを同時に形成する工程と、
（ｆ）前記主表面に、前記第１の不純物領域を形成し、前記記憶素子と前記選択トランジスタとを電気的に接続させる工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１において、
前記（ｃ）工程は、
前記選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある前記第１の導電体膜の上に、前記絶縁膜を形成する工程と、
前記選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある前記絶縁膜を選択的に除去し、前記選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある前記第１の導電体膜を露出する工程と、
を備え、
前記（ｄ）工程は、前記第２の導電体膜が、露出した前記第１の導電体膜と接触するように形成する工程を備え、
前記（ｅ）工程の前記第１及び第２のゲート電極を形成する工程は、前記第１の導電体膜と前記第２の導電体膜とが接触した構造を形成する工程を備えた不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１において、
前記主表面は、さらに第１の接続領域を含み、
前記（ｂ）工程は、前記第１の導電体膜を前記第１の接続領域に形成する工程を備え、
前記（ｃ）工程は、
前記選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域及び第１の接続領域にある前記第１の導電体膜の上に、前記絶縁膜を形成する工程と、
前記セレクトゲートトランジスタ形成領域及び第１の接続領域にある前記絶縁膜を選択的に除去し、前記セレクトゲートトランジスタ形成領域及び第１の接続領域にある前記第１の導電体膜を露出する工程と、
を備え、
前記（ｄ）工程は、
前記第２の導電体膜が、前記セレクトゲートトランジスタ形成領域において露出した前記第１の導電体膜と接触するように形成し、かつ
前記第２の導電体膜を前記第１の接続領域に形成し、前記第１の接続領域で前記第１の導電体膜と前記第２の導電体膜とを電気的に接続させる工程を備え、
前記（ｅ）工程の前記第１のゲート電極を形成する工程は、
前記第１のゲート電極を構成する前記第２及び第１の導電体膜は、前記第１の接続領域で電気的に接続され、
前記選択トランジスタ形成領域に、間に前記絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造を含む前記第１のゲート電極を形成する工程を備え、
前記（ｅ）工程の前記第２のゲート電極を形成する工程は、前記第１の導電体膜と前記第２の導電体膜とが接触した構造を形成する工程を備えた不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１において、
前記主表面は、さらに第２の接続領域を含み、
前記（ｂ）工程は、前記第１の導電体膜を前記第２の接続領域に形成する工程を備え、
前記（ｃ）工程は、
前記選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域及び第２の接続領域にある前記第１の導電体膜の上に、前記絶縁膜を形成する工程と、
前記選択トランジスタ形成領域及び第２の接続領域にある前記絶縁膜を選択的に除去し、前記選択トランジスタ形成領域及び第２の接続領域にある前記第１の導電体膜を露出する工程と、
を備え、
前記（ｄ）工程は、
前記第２の導電体膜が、前記選択トランジスタ形成領域において露出した前記第１の導電体膜と接触するように形成し、かつ
前記第２の導電体膜を前記第２の接続領域に形成し、前記第２の接続領域で前記第１の導電体膜と前記第２の導電体膜とを電気的に接続させる工程を備え、
前記（ｅ）工程の前記第１のゲート電極を形成する工程は、前記第１の導電体膜と前記第２の導電体膜とが接触した構造を形成する工程を備え、
前記（ｅ）工程の前記第２のゲート電極を形成する工程は、
前記第２のゲート電極を構成する前記第２及び第１の導電体膜は、前記第２の接続領域で電気的に接続され、
前記セレクトゲートトランジスタ形成領域に、間に前記絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造を含む前記第２のゲート電極を形成する工程を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１において、
前記主表面は、さらに第１の接続領域及び第２の接続領域を含み、
前記（ｂ）工程は、前記第１の導電体膜を前記第１の接続領域及び第２の接続領域に形成する工程を備え、
前記（ｃ）工程は、
前記選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域、第１の接続領域及び第２の接続領域にある前記第１の導電体膜の上に、前記絶縁膜を形成する工程と、
前記第１の接続領域及び第２の接続領域にある前記絶縁膜を選択的に除去し、前記第１の接続領域及び第２の接続領域にある前記第１の導電体膜を露出する工程と、
を備え、
前記（ｄ）工程は、
前記第２の導電体膜を前記第１の接続領域及び第２の接続領域に形成し、前記第１の接続領域及び第２の接続領域で前記第１の導電体膜と前記第２の導電体膜とを電気的に接続させる工程を備え、
前記（ｅ）工程の前記第１のゲート電極を形成する工程は、
前記第１のゲート電極を構成する前記第２及び第１の導電体膜は、前記第１の接続領域で電気的に接続され、
前記選択トランジスタ形成領域に、間に前記絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造を含む前記第１のゲート電極を形成する工程を備え、
前記（ｅ）工程の前記第２のゲート電極を形成する工程は、
前記第２のゲート電極を構成する前記第２及び第１の導電体膜は、前記第２の接続領域で電気的に接続され、
前記セレクトゲートトランジスタ形成領域に、間に前記絶縁膜を挟んだ前記第２及び第１の導電体膜の積層構造を含む前記第２のゲート電極を形成する工程を備えた不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項１、２、３、４または５において、
前記主表面に、前記選択トランジスタと前記セレクトゲートトランジスタとを電気的に接続する第２の不純物領域を形成する工程を備えた不揮発性半導体記憶装置の製造方法。
【請求項７】
情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、
主表面を有する半導体基板と、
前記主表面に設置され、トンネル絶縁膜、フローティングゲート、誘電体膜、コントロールゲートが積層された構造を有する記憶素子と、
前記主表面であって、かつ前記記憶素子と隣接して設置され、第１のゲート絶縁膜、第１のゲート電極が積層された構造を有する電界効果トランジスタと、
を備え、
一個の前記電界効果トランジスタは、一個の前記記憶素子と組となり、かつ一個の前記記憶素子のみを選択作動させる選択トランジスタであり、
さらに、
前記主表面であって、かつ前記記憶素子と前記電界効果トランジスタとの間に形成され、前記記憶素子と前記電界効果トランジスタとを電気的に接続する不純物領域と、
複数の前記記憶素子を選択作動させ、かつ第２のゲート絶縁膜及び第２のゲート電極が積層された構造を有するセレクトゲートトランジスタと、
を備え、
前記不純物領域は、前記記憶素子と前記電界効果トランジスタとが共有するソース／ドレインであり、
前記第１のゲート電極は、下層電極と上層電極とを積層した構造であり、
前記第１のゲート電極の厚みは、前記フローティングゲートの厚みと前記コントロールゲートの厚みとの和と同じであり、
前記第２のゲート電極は、下層電極と上層電極とを積層した構造であり、
前記第２のゲート電極の厚みは、前記フローティングゲートの厚みと前記コントロールゲートの厚みとの和と同じである、不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置の製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置に関するものである。
【０００２】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平６−２７５８４７号公報に開示されている。以下、特開平６−２７５８４７号公報に開示されたフラッシュメモリの製造方法を、図４３〜図５１を用いて説明する。
【０００３】
図４３に示すように、半導体基板２００の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜２０２、フローティングゲートとなるポリシリコン膜２０４を形成する。図４４に示すように、セレクトゲートトランジスタ形成領域２３２上のポリシリコン膜２０４を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２０４を残す。このポリシリコン膜２０４を以下、ポリシリコン膜２０４ａという。図４５に示すように、ポリシリコン膜２０４ａの上にＯＮＯ膜２０６、選択トランジスタ形成領域２３２上にゲート酸化膜となるシリコン酸化膜２０８をそれぞれ形成する。そしてＯＮＯ膜２０６及びシリコン酸化膜２０８の上にポリシリコン膜２１０を形成する。
【０００４】
図４６に示すように、ポリシリコン膜２１０の上にレジスト２１２を形成し、レジスト２１２をマスクとしてポリシリコン膜２１０を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２１０を残した状態で、セレクトゲートトランジスタ形成領域２３２上にゲート電極２１４を形成する。記憶素子形成領域２３４上のポリシリコン膜２１０を以下、ポリシリコン膜２１０ａという。このエッチングにより、ゲート電極２１４と後に形成されるフローティングゲートとの間にある半導体基板２００の主表面２３６の上のシリコン酸化膜２０８が露出する。
【０００５】
図４７に示すように、レジスト２１２を除去し、レジスト２１６を記憶素子形成領域２３４及びセレクトゲートトランジスタ形成領域２３２上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト２１６をパターンニングする。
【０００６】
なお、レジスト２１６は、ゲート電極２１４を覆い、かつその端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重ならないようにパターンニングされる。ゲート電極２１４を覆うのは、ゲート電極２１４はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極２１４がエッチングされるのを防ぐためである。端面２１６ａがポリシリコン膜２０４ａ、２１０ａの上に重ならないようにパターンニングするのは、端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜２１０ａ、２０４ａをエッチングする際、不必要なポリシリコン膜２１０ａ、２０４ａが半導体基板２００の主表面の上に残るからである。よって、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６の上のシリコン酸化膜２０８が露出した状態のままで、レジスト２１６はパターンニングされることになる。レジスト２１６をマスクとして、まずポリシリコン膜２１０ａを選択的にエッチング除去し、コントロールゲート２１８を形成する。
【０００７】
図４８に示すように、レジスト２１６をマスクとして、次にＯＮＯ膜２０６を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜２０８もエッチングされ、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６が露出する。
【０００８】
図４９に示すように、レジスト２１６をマスクとして、さらにポリシリコン膜２０４ａを選択的にエッチング除去し、フローティングゲート２２０を形成する。主表面２３６が露出しているので、このエッチングにより、主表面２３６もエッチングされ、主表面２３６に溝部２２２が不可避的に形成される。レジスト２１６をマスクとして、次に半導体基板２００の主表面にイオン注入し、記憶素子形成領域２３４にソース／ドレイン２２４及び溝部２２２にソース／ドレイン２２４と電気的に接続する不純物領域２２６を形成する。
【０００９】
図５０に示すように、半導体基板２００の主表面にシリコン酸化膜２２８を形成し、ソース／ドレイン２２４を露出させるコンタクトホール２３８をシリコン酸化膜２２８に形成する。
【００１０】
図５１に示すように、シリコン酸化膜２２８の上にアルミ配線２３０を形成する。アルミ配線２３０はコンタクトホール２３８内にも形成され、ソース／ドレイン２２４と電気的に接続されている。記憶素子２４２は、コントロールゲート２１８、フローティングゲート２２０及びソース／ドレイン２２４を備えている。セレクトゲートトランジスタ２４４は、ゲート電極２１４及びソース／ドレイン２４０を備えている。
【００１１】
【発明が解決しようとする課題】
図５１を参照して、セレクトゲートトランジスタ２４４により記憶素子２４２を含む一群の記憶素子を選択作動させるために、セレクトゲートトランジスタ２４４のソース／ドレイン２４０と記憶素子２４２のソース／ドレイン２２４とは、溝部２２２に形成された不純物領域２２６を介して電気的に接続されている。ソース／ドレイン２４０、不純物領域２２６及びソース／ドレイン２２４とで構成される配線領域は、溝部２２２で形状が変化している。この形状変化は、配線領域の拡散抵抗に大きな影響を及ぼす。その結果、記憶素子２４２への書き込み、消去及び読み出し速度が遅くなるという影響が生じる。
【００１２】
この発明は、かかる従来の課題を解決するためになされたものであり、半導体基板の主表面に溝部が形成されるを防ぐことができる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
（１）この発明は、その主表面に記憶素子形成領域、選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域を含む半導体基板と、記憶素子形成領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む複数の記憶素子と、選択トランジスタ形成領域に形成され、第１のゲート絶縁膜及び第１のゲート電極を含む複数の選択トランジスタと、を備え、一個の選択トランジスタは、一個の記憶素子と組となり、かつ一個の記憶素子のみを選択作動させる機能を有し、さらに、主表面に形成され、記憶素子と選択トランジスタとを電気的に接続する第１の不純物領域と、セレクトゲートトランジスタ形成領域に形成され、複数の記憶素子を選択作動させ、かつ第２のゲート絶縁膜及び第２のゲート電極を含むセレクトゲートトランジスタと、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【００１４】
（ａ）記憶素子形成領域にトンネル絶縁膜、選択トランジスタ形成領域に第１のゲート絶縁膜及びセレクトゲートトランジスタ形成領域に第２のゲート絶縁膜を形成する工程
（ｂ）トンネル絶縁膜並びに第１及び第２のゲート絶縁膜の上に、第１の導電体膜を形成する工程
（ｃ）記憶素子形成領域にある第１の導電体膜の上に、誘電体膜となる絶縁膜を形成する工程
（ｄ）記憶素子形成領域にある絶縁膜の上並びに選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある第１の導電体膜の上に、第２の導電体膜を形成する工程
（ｅ）第２及び第１の導電体膜を選択的にエッチング除去して、第２の導電体膜を含むコントロールゲート及び第１の導電体膜を含むフローティングゲートの積層構造と、第２及び第１の導電体膜の積層構造を含む第１及び第２のゲート電極とを同時に形成する工程
（ｆ）主表面に、第１の不純物領域を形成し、記憶素子と選択トランジスタとを電気的に接続させる工程。
【００１５】
選択トランジスタの第１のゲート電極は、第２及び第１の導電体膜を含む。記憶素子のコントロールゲートは、第２の導電体膜を含み、フローティングゲートは、第１の導電体膜を含む。よって、第１のゲート電極の厚みと、コントロールゲートの厚みとフローティングゲートの厚みとの和とは、同じである。さらに、第１のゲート電極とコントロールゲート及びフローティングゲートの積層構造とは、同時に形成している。従って、第１のゲート電極とフローティングゲートとの間にある半導体基板の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。配線領域である第１の不純物領域には、溝部が原因となる形状変化がないので、記憶素子への書き込み、消去及び読み出し速度が遅くなるという影響が生じない。
【００１６】
また、第１及び第２のゲート絶縁膜形成直後に、第１及び第２のゲート絶縁膜は第１の導電体膜で覆われる。よって、第１及び第２のゲート絶縁膜は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。選択トランジスタとして、例えば、動作電圧が１.５〜５Ｖの低耐圧トランジスタの場合、ゲート絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質要求は厳しい。よって、上記効果は低耐圧トランジスタの場合、特に有効である。
【００１７】
また、第１の導電体膜を、フローティングゲート並びに第１及び第２のゲート電極とし、トンネル絶縁膜並びに第１及び第２のゲート絶縁膜を同時に形成している。よって、不揮発性半導体記憶装置の製造工程を減らすことができる。
【００１８】
（２）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい一態様として、以下の工程がある。
【００１９】
（ｃ）工程は、選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある絶縁膜を選択的に除去し、選択トランジスタ形成領域及びセレクトゲートトランジスタ形成領域にある第１の導電体膜を露出する工程と、を備える。
【００２０】
（ｄ）工程は、第２の導電体膜が、露出した第１の導電体膜と接触するように形成する工程を備える。
【００２１】
（ｅ）工程の第１及び第２のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００２２】
（３）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい他の態様として、以下の工程がある。
【００２３】
主表面は、さらに第１の接続領域を含む。
【００２４】
（ｂ）工程は、第１の導電体膜を第１の接続領域に形成する工程を備える。
【００２５】
（ｃ）工程は、選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域及び第１の接続領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、セレクトゲートトランジスタ形成領域及び第１の接続領域にある絶縁膜を選択的に除去し、セレクトゲートトランジスタ形成領域及び第１の接続領域にある第１の導電体膜を露出する工程と、を備える。
【００２６】
（ｄ）工程は、第２の導電体膜が、セレクトゲートトランジスタ形成領域において露出した第１の導電体膜と接触するように形成し、かつ第２の導電体膜を第１の接続領域に形成し、第１の接続領域で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００２７】
（ｅ）工程の第１のゲート電極を形成する工程は、第１のゲート電極を構成する第２及び第１の導電体膜は、第１の接続領域で電気的に接続され、選択トランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含む第１のゲート電極を形成する工程を備える。
【００２８】
（ｅ）工程の第２のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００２９】
（４）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、以下の工程がある。
【００３０】
主表面は、さらに第２の接続領域を含む。
【００３１】
（ｂ）工程は、第１の導電体膜を第２の接続領域に形成する工程を備える。
【００３２】
（ｃ）工程は、選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域及び第２の接続領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、選択トランジスタ形成領域及び第２の接続領域にある絶縁膜を選択的に除去し、選択トランジスタ形成領域及び第２の接続領域にある第１の導電体膜を露出する工程と、を備える。
【００３３】
（ｄ）工程は、第２の導電体膜が、選択トランジスタ形成領域において露出した第１の導電体膜と接触するように形成し、かつ第２の導電体膜を第２の接続領域に形成し、第２の接続領域で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００３４】
（ｅ）工程の第１のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００３５】
（ｅ）工程の第２のゲート電極を形成する工程は、第２のゲート電極を構成する第２及び第１の導電体膜は、第２の接続領域で電気的に接続され、セレクトゲートトランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含む第２のゲート電極を形成する工程を備える。
【００３６】
（５）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、以下の工程がある。
【００３７】
主表面は、さらに第１の接続領域及び第２の接続領域を含む。
【００３８】
（ｂ）工程は、第１の導電体膜を第１の接続領域及び第２の接続領域に形成する工程を備える。
【００３９】
（ｃ）工程は、選択トランジスタ形成領域、セレクトゲートトランジスタ形成領域、第１の接続領域及び第２の接続領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、第１の接続領域及び第２の接続領域にある絶縁膜を選択的に除去し、第１の接続領域及び第２の接続領域にある第１の導電体膜を露出する工程と、を備える。
【００４０】
（ｄ）工程は、第２の導電体膜を第１の接続領域及び第２の接続領域に形成し、第１の接続領域及び第２の接続領域で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００４１】
（ｅ）工程の第１のゲート電極を形成する工程は、第１のゲート電極を構成する第２及び第１の導電体膜は、第１の接続領域で電気的に接続され、選択トランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含む第１のゲート電極を形成する工程を備える。
【００４２】
（ｅ）工程の第２のゲート電極を形成する工程は、第２のゲート電極を構成する第２及び第１の導電体膜は、第２の接続領域で電気的に接続され、セレクトゲートトランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含む第２のゲート電極を形成する工程を備える。
【００４３】
この態様において、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含む第１及び第２のゲート電極を形成しているので、コントロールゲート及びフローティングゲートの積層構造の形成工程と、第１及び第２のゲート電極の形成工程とが、全く同一となり、第１及び第２のゲート電極形成を簡易にできる。
【００４４】
（６）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、以下の工程がある。
【００４５】
主表面に、選択トランジスタとセレクトゲートトランジスタとを電気的に接続する第２の不純物領域を形成する工程を備える。選択トランジスタとセレクトゲートトランジスタとが、第２の不純物領域によって電気的に接続された構造の不揮発性半導体記憶装置に、この発明を適用すれば、上記と同様の理由により、第１のゲート電極と第２のゲート電極との間にある半導体基板の主表面が過度にエッチングされることはないので、第２の不純物領域に溝部が形成されるのを防ぐことができる。配線領域である第２の不純物領域には、溝部が原因となる形状変化がないので、記憶素子への書き込み、消去及び読み出し速度が遅くなるという影響が生じない。
【００４６】
（７）この発明は、その主表面に記憶素子形成領域及びセレクトゲートトランジスタ形成領域を含む半導体基板と、記憶素子形成領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む複数の記憶素子と、セレクトゲートトランジスタ形成領域に形成され、ゲート絶縁膜及びゲート電極を含み、複数の記憶素子を選択作動させるセレクトゲートトランジスタと、主表面に形成され、記憶素子とセレクトゲートトランジスタとを電気的に接続する不純物領域と、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【００４７】
（ｇ）記憶素子形成領域にトンネル絶縁膜及びセレクトゲートトランジスタ形成領域にゲート絶縁膜を形成する工程
（ｈ）トンネル絶縁膜及びゲート絶縁膜の上に、第１の導電体膜を形成する工程
（ｉ）記憶素子形成領域にある第１の導電体膜の上に、誘電体膜となる絶縁膜を形成する工程
（ｊ）記憶素子形成領域にある絶縁膜の上及びセレクトゲートトランジスタ形成領域にある第１の導電体膜の上に、第２の導電体膜を形成する工程
（ｋ）第２及び第１の導電体膜を選択にエッチング除去して、第２の導電体膜を含むコントロールゲート及び第１の導電体膜を含むフローティングゲートの積層構造と、第２及び第１の導電体膜の積層構造を含むゲート電極とを同時に形成する工程
（ｌ）フローティングゲートとゲート電極との間の主表面に、不純物領域を形成し、記憶素子とセレクトゲートトランジスタとを電気的に接続させる工程
セレクトゲートトランジスタのゲート電極は、第２及び第１の導電体膜を含む。記憶素子のコントロールゲートは、第２の導電体膜を含み、フローティングゲートは、第１の導電体膜を含む。よって、ゲート電極の厚みと、コントロールゲートの厚みとフローティングゲートの厚みとの和とは、同じである。さらに、ゲート電極と、コントロールゲート及びフローティングゲートの積層構造とは、同時に形成している。従って、ゲート電極とフローティングゲートとの間にある半導体基板の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。配線領域である不純物領域には、溝部が原因となる形状変化がないので、記憶素子への書き込み、消去及び読み出し速度が遅くなるという影響が生じない。
【００４８】
また、ゲート絶縁膜形成直後に、ゲート絶縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁膜は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。セレクトゲートトランジスタとして、例えば、低耐圧トランジスタの場合、ゲート絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質要求は厳しい。よって、上記効果は低耐圧トランジスタの場合、特に有効である。
【００４９】
また、第１の導電体膜を、フローティングゲート及びゲート電極とし、トンネル絶縁膜及びゲート絶縁膜を同時に形成している。よって、不揮発性半導体記憶装置の製造工程を減らすことができる。
【００５０】
（８）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい一態様として、以下の工程がある。
【００５１】
（ｉ）工程は、セレクトゲートトランジスタ形成領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、セレクトゲートトランジスタ形成領域にある絶縁膜を選択的に除去し、セレクトゲートトランジスタ形成領域にある第１の導電体膜を露出する工程と、を備える。
【００５２】
（ｊ）工程は、第２の導電体膜が、露出した第１の導電体膜と接触するように形成する工程を備える。
【００５３】
（ｋ）工程のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００５４】
（９）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい他の態様として、以下の工程がある。
【００５５】
主表面は、さらに接続領域を含む。
【００５６】
（ｈ）工程は、第１の導電体膜を接続領域に形成する工程を備える。
【００５７】
（ｉ）工程は、セレクトゲートトランジスタ形成領域及び接続領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、接続領域にある絶縁膜を選択的に除去し、接続領域にある第１の導電体膜を露出する工程と、を備える。
【００５８】
（ｊ）工程は、第２の導電体膜を接続領域に形成し、接続領域で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００５９】
（ｋ）工程のゲート電極を形成する工程は、ゲート電極を構成する第２及び第１の導電体膜は、接続領域で電気的に接続され、セレクトゲートトランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含むゲート電極を形成する工程を備える。
【００６０】
この態様において、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含むゲート電極を形成しているので、コントロールゲート及びフローティングゲートの積層構造の形成工程と、ゲート電極の形成工程とが、全く同一となり、ゲート電極形成を簡易にできる。
【００６１】
（１０）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、以下の工程がある。
【００６２】
接続領域に、素子分離絶縁膜を形成する工程を備える。ゲート電極を構成する第２及び第１の導電体膜が、接続領域で電気的に接続される工程は、素子分離絶縁膜の上で行う。
【００６３】
この態様においては、ゲート電極を構成する第２及び第１の導電体膜の電気的接続は、素子分離絶縁膜の上で行っている。素子分離絶縁膜の上は、活性領域に比べ、面積的に余裕がある。よって素子分離絶縁膜の上において、第１の導電体膜の幅を大きくすることができる。従って、第１の導電体膜と第２の導電体膜とを電気的に接続されるために、第１の導電体膜の上の絶縁膜に、コンタクトホールを形成する際、マスク合わせに余裕ができる。
【００６４】
（１１）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型またはＡＮＤ型である不揮発性半導体記憶装置に、この発明を適用する。
【００６５】
（１２）この発明は、その主表面に記憶素子形成領域及び選択トランジスタ形成領域を含む半導体基板と、記憶素子形成領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む記憶素子と、選択トランジスタ形成領域に形成され、ゲート絶縁膜及びゲート電極を含む選択トランジスタと、を備え、一個の選択トランジスタは、一個の記憶素子と組となり、かつ一個の記憶素子のみを選択作動させる機能を有し、さらに、主表面に形成され、記憶素子と選択トランジスタとを電気的に接続する不純物領域と、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【００６６】
（ｍ）記憶素子形成領域にトンネル絶縁膜、選択トランジスタ形成領域にゲート絶縁膜を形成する工程
（ｎ）トンネル絶縁膜並びにゲート絶縁膜の上に、第１の導電体膜を形成する工程
（ｏ）記憶素子形成領域にある第１の導電体膜の上に、誘電体膜となる絶縁膜を形成する工程
（ｐ）記憶素子形成領域にある絶縁膜の上及び選択トランジスタ形成領域にある第１の導電体膜の上に、第２の導電体膜を形成する工程
（ｑ）第２及び第１の導電体膜を選択的にエッチング除去して、第２の導電体膜を含むコントロールゲート及び第１の導電体膜を含むフローティングゲートの積層構造と、第２及び第１の導電体膜の積層構造を含むゲート電極とを同時に形成する工程
（ｒ）主表面に、不純物領域を形成し、記憶素子と選択トランジスタとを電気的に接続させる工程
選択トランジスタのゲート電極は、第２及び第１の導電体膜を含む。記憶素子のコントロールゲートは、第２の導電体膜を含み、フローティングゲートは、第１の導電体膜を含む。よって、ゲート電極の厚みと、コントロールゲートの厚みとフローティングゲートの厚みとの和とは、同じである。さらに、ゲート電極とコントロールゲート及びフローティングゲートの積層構造とは、同時に形成している。従って、ゲート電極とフローティングゲートとの間にある半導体基板の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。配線領域である不純物領域には、溝部が原因となる形状変化がないので、記憶素子への書き込み、消去及び読み出し速度が遅くなるという影響が生じない。
【００６７】
また、ゲート絶縁膜形成直後に、ゲート絶縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁膜は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。選択トランジスタとして、例えば、動作電圧が１.５〜５Ｖの低耐圧トランジスタの場合、ゲート絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質要求は厳しい。よって、上記効果は低耐圧トランジスタの場合、特に有効である。
【００６８】
また、第１の導電体膜を、フローティングゲート及びゲート電極とし、トンネル絶縁膜及びゲート絶縁膜を同時に形成している。よって、不揮発性半導体記憶装置の製造工程を減らすことができる。
【００６９】
（１３）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい一態様として、以下の工程がある。
【００７０】
（ｏ）工程は、選択トランジスタ形成領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、選択トランジスタ形成領域にある絶縁膜を選択的に除去し、選択トランジスタ形成領域にある第１の導電体膜を露出する工程と、を備える。
【００７１】
（ｐ）工程は、第２の導電体膜が、露出した第１の導電体膜と接触するように形成する工程を備える。
【００７２】
（ｑ）工程のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００７３】
（１４）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい他の態様として、以下の工程がある。
【００７４】
主表面は、さらに接続領域を含む。
【００７５】
（ｎ）工程は、第１の導電体膜を接続領域に形成する工程を備える。
【００７６】
（ｏ）工程は、選択トランジスタ形成領域及び接続領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、接続領域にある絶縁膜を選択的に除去し、接続領域にある第１の導電体膜を露出する工程と、を備える。
【００７７】
（ｐ）工程は、第２の導電体膜を接続領域に形成し、接続領域で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００７８】
（ｑ）工程のゲート電極を形成する工程は、ゲート電極を構成する第２及び第１の導電体膜は、接続領域で電気的に接続され、選択トランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含むゲート電極を形成する工程を備える。
【００７９】
（１５）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、コントロールゲート及びフローティングゲートの積層構造とゲート電極とは、隣接して形成され、不純物領域は、コントロールゲート及びフローティングゲートの積層構造とゲート電極との間に形成される不揮発性半導体記憶装置に、この発明を適用する。
【００８０】
（１６）この発明は、その主表面に、記憶素子形成領域及び電界効果トランジスタ形成領域を含む半導体基板と、記憶素子形成領域に形成され、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む記憶素子と、電界効果トランジスタ形成領域に形成され、ゲート絶縁膜及びゲート電極を含む電界効果トランジスタと、主表面に形成され、記憶素子と電界効果トランジスタとを電気的に接続する不純物領域と、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【００８１】
（ｓ）記憶素子形成領域にトンネル絶縁膜及び電界効果トランジスタ形成領域にゲート絶縁膜を形成する工程
（ｔ）トンネル絶縁膜及びゲート絶縁膜の上に、第１の導電体膜を形成する工程
（ｕ）記憶素子形成領域にある第１の導電体膜の上に、誘電体膜となる絶縁膜を形成する工程
（ｖ）記憶素子形成領域にある絶縁膜の上及び電界効果トランジスタ形成領域にある第１の導電体膜の上に、第２の導電体膜を形成する工程
（ｗ）第２及び第１の導電体膜を選択にエッチング除去して、第２の導電体膜を含むコントロールゲート及び第１の導電体膜を含むフローティングゲートの積層構造と、第２及び第１の導電体膜の積層構造を含むゲート電極とを同時に形成する工程
（ｘ）フローティングゲートとゲート電極との間の主表面に、不純物領域を形成し、記憶素子と電界効果トランジスタとを電気的に接続させる工程
電界効果トランジスタのゲート電極は、第２及び第１の導電体膜を含む。記憶素子のコントロールゲートは、第２の導電体膜を含み、フローティングゲートは、第１の導電体膜を含む。よって、ゲート電極の厚みと、コントロールゲートの厚みとフローティングゲートの厚みとの和とは、同じである。さらに、ゲート電極とコントロールゲート及びフローティングゲートの積層構造とは、同時に形成している。従って、ゲート電極とフローティングゲートとの間にある半導体基板の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。配線領域である不純物領域には、溝部が原因となる形状変化がないので、記憶素子への書き込み、消去及び読み出し速度が遅くなるという影響が生じない。
【００８２】
また、ゲート絶縁膜形成直後に、ゲート絶縁膜は第１の導電体膜で覆われる。よって、ゲート絶縁膜は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。電界効果トランジスタとして、例えば、動作電圧が１.５〜５Ｖの低耐圧トランジスタの場合、ゲート絶縁膜は薄膜（７〜２０ｎｍ）であるため、膜質要求は厳しい。よって、上記効果は低耐圧トランジスタの場合、特に有効である。
【００８３】
また、第１の導電体膜を、フローティングゲート及びゲート電極とし、トンネル絶縁膜及びゲート絶縁膜を同時に形成している。よって、不揮発性半導体記憶装置の製造工程を減らすことができる。
【００８４】
（１７）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい一態様として、以下の工程がある。
【００８５】
（ｕ）工程は、電界効果トランジスタ形成領域にある第１の導電体膜の上に、絶縁膜を形成する工程と、電界効果トランジスタ形成領域にある絶縁膜を選択的に除去し、電界効果トランジスタ形成領域にある第１の導電体膜を露出する工程と、を備える。
【００８６】
（ｖ）工程は、第２の導電体膜が、露出した第１の導電体膜と接触するように形成する工程を備える。
【００８７】
（ｗ）工程のゲート電極を形成する工程は、第１の導電体膜と第２の導電体膜とが接触した構造を形成する工程を備える。
【００８８】
（１８）この発明に従う不揮発性半導体記憶装置の製造方法の好ましい他の態様として、以下の工程がある。主表面は、さらに素子分離絶縁膜を含む。
【００８９】
（ｔ）工程は、第１の導電体膜を素子分離絶縁膜上に形成する工程を備える。
【００９０】
（ｕ）工程は、電界効果トランジスタ形成領域及び素子分離絶縁膜上にある第１の導電体膜の上に、絶縁膜を形成する工程と、素子分離絶縁膜上にある絶縁膜を選択的に除去し、素子分離絶縁膜上にある第１の導電体膜を露出する工程と、を備える。
【００９１】
（ｖ）工程は、第２の導電体膜を素子分離絶縁膜上に形成し、素子分離絶縁膜上で第１の導電体膜と第２の導電体膜とを電気的に接続させる工程を備える。
【００９２】
（ｗ）工程のゲート電極を形成する工程は、ゲート電極を構成する第２及び第１の導電体膜は、素子分離絶縁膜上で電気的に接続され、電界効果トランジスタ形成領域に、間に絶縁膜を挟んだ第２及び第１の導電体膜の積層構造を含むゲート電極を形成する工程を備える。
【００９３】
この態様においては、ゲート電極を構成する第２及び第１の導電体膜の電気的接続は、素子分離絶縁膜上で行っている。素子分離絶縁膜上は、活性領域に比べ、面積的に余裕がある。よって素子分離絶縁膜上において、第１の導電体膜の幅を大きくすることができる。従って、第１の導電体膜と第２の導電体膜とを電気的に接続されるために、第１の導電体膜の上の絶縁膜に、コンタクトホールを形成する際、マスク合わせに余裕ができる。
【００９４】
（１９）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、一個の電界効果トランジスタは、一個の記憶素子と組となり、かつ一個の記憶素子のみを選択作動させる選択トランジスタである。
【００９５】
（２０）この発明に従う不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、電界効果トランジスタは、複数の記憶素子を選択作動させるセレクトゲートトランジスタである。
【００９６】
（２１）この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、主表面を有する半導体基板と、主表面に設置され、トンネル絶縁膜、フローティングゲート、誘電体膜、コントロールゲートが積層された構造を有する記憶素子と、主表面であって、かつ記憶素子と隣接して設置され、第１のゲート絶縁膜、第１のゲート電極が積層された構造を有する電界効果トランジスタと、主表面であって、かつ記憶素子と電界効果トランジスタとの間に形成され、記憶素子と電界効果トランジスタとを電気的に接続する不純物領域と、を備える。不純物領域は、記憶素子と電界効果トランジスタとが共有するソース／ドレインである。第１のゲート電極は、下層電極と上層電極とを積層した構造である。第１のゲート電極の厚みは、フローティングゲートの厚みとコントロールゲートの厚みとの和と同じである。
【００９７】
第１のゲート電極、例えば、低耐圧トランジスタのゲート電極が、下層電極と上層電極とを積層した構造、つまり２層の導電体膜から構成される。下層電極となる第１の導電体膜があるので、第２の導電体膜への不純物ドーピングの際の不純物の突き抜けを防止でき、第１のゲート絶縁膜の膜質向上及び第１のゲート電極直下の半導体基板不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【００９８】
また、下層電極及び上層電極として、ポリシリコン膜を用いた場合、第１のゲート絶縁膜の膜質特性要求（第１のゲート絶縁膜と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、下層ポリシリコン膜、上層ポリシリコン膜により独立に最適化できる。
【００９９】
さらに、電界効果トランジスタの第１のゲート電極の高さと、記憶素子の積層構造の高さとが概ね同一となる。よって、その上に形成される層間絶縁膜の平坦性を向上させることができる
（２２）この発明に従う不揮発性半導体記憶装置の好ましい一態様として、下層電極と上層電極とが接触している構造がある。
【０１００】
（２３）この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、以下の構造がある。主表面は、さらに素子分離絶縁膜を有し、第１のゲート電極は、下層電極と上層電極との間に絶縁膜を挟んだ構造であり、下層電極と上層電極とは、第１のゲート電極が素子分離絶縁膜上に設置されている位置で電気的に接続されている。
【０１０１】
この態様は、下層電極と上層電極との間に絶縁膜を挟んだ構造であり、この絶縁膜により上記した不純物の突き抜けをさらに防止でき、第１のゲート絶縁膜の膜質向上及び第１のゲート電極直下の半導体基板不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１０２】
また、下層電極と上層電極との間に絶縁膜を挟んだ構造であるため、電界効果トランジスタの第１のゲート電極の高さと、記憶素子の積層構造の高さとが同一となる。よって、その上に形成される層間絶縁膜の平坦性を向上させることができる。
【０１０３】
（２４）この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、以下の構造がある。一個の電界効果トランジスタは、一個の記憶素子と組となり、かつ一個の記憶素子のみを選択作動させる選択トランジスタである。
【０１０４】
（２５）この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、以下の構造がある。複数の記憶素子を選択作動させ、かつ第２のゲート絶縁膜及び第２のゲート電極が積層された構造を有するセレクトゲートトランジスタを備える。第２のゲート電極は、下層電極と上層電極とを積層した構造である。第２のゲート電極の厚みは、フローティングゲートの厚みとコントロールゲートの厚みとの和と同じである。
【０１０５】
なお、この発明において、第１の導電体膜と第２の導電体膜とを電気的に接続するとは、例えば、絶縁膜にコンタクトホールを形成し、次に第２の導電体膜を絶縁膜の上及びコンタクトホール内に形成し、第１の導電体膜と第２の導電体膜とを電気的に接続することを意味する。また、例えば、絶縁膜にコンタクトホールを形成し、コンタクトホール内に第３の導電体膜を埋め込み、第３の導電体膜によって、第１の導電体膜と第２の導電体膜とを電気的に接続することを意味する。
【０１０６】
【発明の実施の形態】
この発明の第１〜第４の実施形態は、一個の記憶素子と一個の選択トランジスタとが組となり、一個の選択トランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。まず、一個の記憶素子と一個の選択トランジスタとが組となり、一個の選択トランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図３、４及び５を用いて説明する。図３は、このフラッシュメモリのメモリセル４００の概略図である。メモリセル４００は、選択トランジスタ４０１と記憶素子であるメモリトランジスタ４０２を有している。選択トランジスタ４０１は、ゲート４０１Ａを有し、メモリトランジスタ４０２はフローティングゲート４０３とコントロールゲート４０４を有している。選択トランジスタ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしきい値電圧は約０．７Ｖである。
【０１０７】
メモリセル４００をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０２のコントロールゲート４０４に印加し、同時にメモリトランジスタ４０２のソース４０８を接地電位Ｖssに保持し、選択トランジスタ４０１のドレイン４０６に、正のプログラム用パルスを印加することで達成される。例えば、約５Ｖのプログラム用パルスを、１００マイクロ秒印加する。図４において、メモリトランジスタ４０２のドレイン４０７（選択トランジスタ４０１のソースでもある）は、基板に高濃度ドーピング５１０をすることによって形成される。このドレインのイオン注入は、ドレイン４０７に近いチャネル領域５１１の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート４０３へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する（例えばホットエレクトロン注入）。このドレイン４０７を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ４０２の幅が０．２５〜１．５μｍであるのに比較して、選択トランジスタ４０１の幅は典型的に、１．０〜５．０μｍであるので、選択トランジスタ４０１は、印加されたドレインのパルス電圧の微小部分を使う。
【０１０８】
メモリセル４００の消去は、メモリトランジスタ４０２のソース４０８に５Ｖを印加し、その一方で、コントロールゲート４０４を−７Ｖに保持することによって達成される。図４に示すトンネル酸化膜４０５に高電界が生じ、それによりフローティングゲート４０３に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜４０５を抜けて（例えば、ファウラーノルドハイムトンネルによって）メモリトランジスタ４０２のソース４０８へと移動する。消去中は、ゲート４０１Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は浮遊状態に保たれている。
【０１０９】
メモリトランジスタ４０２のソース４０８は、基板を高濃度にドーピング５１２することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ４０２はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ４０２はコントロールゲート４０４によってターンオフできない。しかしながら選択トランジスタ４０１は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ４０１はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ４０１のしきい値電圧は約０．７Ｖに維持される。
【０１１０】
上記のプログラム／消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−８Ｖ、ソースを浮遊状態、ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとする。消去時には、コントロールゲートを８Ｖ、ソースを−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲートを８Ｖとする。
【０１１１】
図５は、メモリセル４００Ａ−４００Ｄを含むメモリアレイ６００の概略図を示す。それぞれのメモリセルはメモリセル４００と同一である。セル４００Ａ、４００Ｂの選択トランジスタ４０１のドレイン４０６は金属のドレインビットライン６３１に結合されており、セル４００Ａ、４００Ｂのメモリトランジスタ４０２のソース４０８は金属ソースビットライン６３０に結合されている。メモリセル４００Ａとメモリセル４００Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワード線５２０に結合されており、メモリセル４００Ａとメモリセル４００Ｄのコントロールゲート４０４は、コントロールライン５２１に結合されている。
【０１１２】
図５において、メモリセル４００、例えばメモリセル４００Ａの読み出しを行うには、ワード線５２０を介してゲート４０１Ａ、コントロールライン５２１を介してコントロールゲート４０４にそれぞれ標準電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にドレインビットライン６３１につながれた従来のセンスアンプ（図示せず）によってメモリセル４００Ａを流れる読み出し電流を検知することによって達成することができる。もしメモリセル４００Ａが消去された場合（すなわち、フローティングゲート４０３の電荷が０あるいは相対的に正となっている場合）、選択トランジスタ４０１とメモリトランジスタ４０２は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル４００Ａ中を流れる。もし、メモリセル４００Ａがプログラムされる場合（すなわち、フローティングゲート４０２が相対的に負の電荷を持っている場合）は、メモリトランジスタ４０２のしきい値電圧が供給電圧Ｖccを上回るまで上昇し、それによってメモリセル４００Ａ中に電流が流れるのを防ぐ。
【０１１３】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン６３０へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン６３０の電圧を増加させる。このようにして、ドレインのビットライン６３１の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【０１１４】
メモリトランジスタ４０２をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン４０７とフローティングゲート４０３の容量接合により、メモリトランジスタ４０２は典型的にドレイン４０７との結合によってターオンする。この容量接合はチャネル長５１１（図４）のスケーラビリティを制限し、それによって５Ｖプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン４０７からフローティングゲート４０３への容量接合は、メモリトランジスタ４０２のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ４０２のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ４０２のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、選択トランジスタのない従来のＥＥＰＲＯＭやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【０１１５】
このメモリセルは、このスケーリングの問題を、メモリセル４００中に選択トランジスタ４０１を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ４０２のパンチスルーを除去するので、チャネル長５１１をスケールすることができる。このスケーラビリティによって、チャネル長５１１を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン４０７にドープを施すことにより、メモリセル４００は５Ｖでのプログラム性能を十分に達成することができる。
【０１１６】
第１〜第４の実施形態では、メモリトランジスタと選択トランジスタとの間の不純物層、又はメモリトランジスタとセレクトゲートトランジスタとの間の不純物層に溝部が形成されるのを防いでいる。
【０１１７】
（第１の実施形態）
（構造の説明）
図１は、この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図２は、図１の平面図である。図６は、図１に示す不揮発性半導体記憶装置の等価回路図である。図１、２および６を参照して、半導体基板の一例であるシリコン基板１０の主表面には、セレクトゲートトランジスタ４２、選択トランジスタ４４、第１メモリトランジスタ４８、第２メモリトランジスタ５０、選択トランジスタ４６が形成されている。第１メモリトランジスタ４８は、記憶素子の一例である。図６に示すように、セレクトゲートトランジスタ４２によって、第１メモリトランジスタ４８〜第ｎメモリトランジスタ５３からなる一群のメモリトランジスタを選択作動させる。選択トランジスタ４４は、第１メモリトランジスタ４８のみを選択作動し、選択トランジスタ４６は、第２メモリトランジスタ５０のみを選択作動させる。
【０１１８】
ワード線ＷＬ1は、第１メモリトランジスタ４８のゲート配線と選択トランジスタ４４のゲート配線とから構成される。ワード線ＷＬ2は、第２メモリトランジスタ５０のゲート配線と選択トランジスタ４６のゲート配線とから構成される。ワード線ＷＬｎは、第ｎメモリトランジスタ５３のゲート配線と選択トランジスタのゲート配線とから構成される。
【０１１９】
次に図１を用いて、断面構造を詳細に説明する。その主表面に記憶素子形成領域２３、選択トランジスタ形成領域２５及びセレクトゲートトランジスタ形成領域２７を含むシリコン基板１０には、ｐ型ウェル１２が形成されている。ｐ型ウェル１２中には、ｎ型の不純物領域１４、１６、１８、２０及び２２が間隔を設けて形成されている。不純物領域１６が第１の不純物領域の一例である。不純物領域１４が第２の不純物領域の一例である。セレクトゲートトランジスタ形成領域２７には、セレクトゲートトランジスタ４２が形成されている。セレクトゲートトランジスタ４２は、第２のゲート絶縁膜の一例であるゲート酸化膜２６及び第２のゲート電極の一例であるゲート電極３６を含む。ゲート電極３６は、ポリシリコン膜６８及び６４の積層構造をしている。ポリシリコン膜６８は、第２の導電体膜の一例である。第２の導電体膜の他の例として、例えば、ポリシリコン膜と、その上に形成されたＷＳｉ2 、ＭｏＳｉ2 、ＣｏＳｉ2等の金属シリサイド膜と、を含む積層構造がある。ポリシリコン膜６４は、第１の導電体膜の一例である。ゲート電極３６は、フィールド酸化膜２４の上に乗り上げている。
【０１２０】
選択トランジスタ形成領域２５には、選択トランジスタ４４が形成されている。選択トランジスタ４４は、第１のゲート絶縁膜の一例であるゲート酸化膜２８及び第１のゲート電極の一例であるゲート電極３８を含む。ゲート電極３８は、ポリシリコン膜６８及び６４の積層構造をしている。不純物領域１４は、セレクトゲートトランジスタ４２および選択トランジスタ４４のソース／ドレインである。不純物領域１４によって、セレクトゲートトランジスタ４２と選択トランジスタ４４とは電気的に接続されている。
【０１２１】
記憶素子形成領域２３には、第１メモリトランジスタ４８が形成されている。第１メモリトランジスタ４８は、トンネル絶縁膜の一例であるトンネル酸化膜３２、フローティングゲート５２、ＯＮＯ膜５４ａ及びコントロールゲート５６を含む。不純物領域１６は、選択トランジスタ４４及び第１メモリトランジスタ４８のソース／ドレインである。不純物領域１６によって、選択トランジスタ４４と第１メモリトランジスタ４８とは電気的に接続されている。第１メモリトランジスタ４８の隣には、第２メモリトランジスタ５０が形成されている。第２メモリトランジスタ５０は、トンネル酸化膜３４、フローティングゲート５８、ＯＮＯ膜５４ｂ及びコントロールゲート６２を含む。不純物領域１８は、第１メモリトランジスタ４８及び第２メモリトランジスタ５０のソース／ドレインである。不純物領域１８によって、第１メモリトランジスタ４８と第２メモリトランジスタ５０とは電気的に接続されている。第２メモリトランジスタ５０の隣には、選択トランジスタ４６が形成されている。選択トランジスタ４６は、ゲート酸化膜３０及びゲート電極４０を含む。ゲート電極４０は、ポリシリコン膜６８及び６４の積層構造をしている。不純物領域２０は、第２メモリトランジスタ５０及び選択トランジスタ４６のソース／ドレインである。不純物領域２０によって、第２メモリトランジスタ５０と選択トランジスタ４６とは電気的に接続されている。上記したゲート電極３６、３８、４０を構成するポリシリコン膜６８が上層電極の一例であり、ポリシリコン膜６４が下層電極の一例である。
【０１２２】
セレクトゲートトランジスタ４２、選択トランジスタ４４、第１メモリトランジスタ４８、第２メモリトランジスタ５０及び選択トランジスタ４６を覆うように、シリコン基板１０の主表面には、層間絶縁膜の一例であるシリコン酸化膜６６が形成されている。層間絶縁膜の他の例としては、ＰＳＧ膜やＢＰＳＧ膜を単独に用いたものがある。また、ＰＳＧ膜、ＢＰＳＧ膜及びシリコン酸化膜を組み合わせた多層のものを層間絶縁膜としてもよい。シリコン酸化膜６６には、不純物領域１４に到達するコンタクトホール７６、不純物領域１８に到達するコンタクトホール８０及び不純物領域２２に到達するコンタクトホール８２が形成されている。シリコン酸化膜６６の上には、アルミ配線７０、７２及び７４が形成されている。アルミ配線７０は、コンタクトホール７６内にも形成され、不純物領域１４と電気的に接続されている。アルミ配線７２は、コンタクトホール８０内にも形成され、不純物領域１８と電気的に接続されている。アルミ配線７４は、コンタクトホール８２内にも形成され、不純物領域２２と電気的に接続されている。なおアルミ配線の代わりに、アルミニウムに銅などを含むアルミ合金配線でもよい。また、バリアメタル（例えばＴｉ、ＴｉＮ）とアルミ合金と反射防止膜（例えばＴｉＮ）との積層構造からなる配線でもよい。
【０１２３】
次に、図２を用いて平面構造を説明する。図２を矢印Ａ方向から切断した断面図が図１である。活性領域２９が横方向に形成されている。活性領域２９と直交するように、セレクトゲートトランジスタ４２、アルミ配線７０、ＷＬ1、アルミ配線７２、ＷＬ2及びアルミ配線７４が形成されている。
【０１２４】
（製造工程の説明）
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態を説明する。図７を参照して、ｐ型のシリコン基板１０の主表面に、ｐ型の不純物、例えばホウ素を拡散させてｐ型ウェル１２を形成する。シリコン基板１０の主表面に、選択酸化法によってフィールド酸化膜２４を形成する。シリコン基板１０の主表面に、例えば熱酸化法によって、シリコン酸化膜２１を形成する。シリコン酸化膜２１は、トンネル酸化膜及びゲート酸化膜となる。シリコン基板１０の主表面の全面に、例えばＣＶＤ法を用いてポリシリコン膜を形成し、これにリンや砒素を拡散してｎ型のポリシリコン膜６４を形成する。なお、ポリシリコン膜をｎ型にする他の方法としては、ポリシリコン膜形成後、リンや砒素をイオン注入する方法がある。また、ポリシリコン膜形成後、塩化ホスホリン（ＰＯＣｌ3）を含んだキャリアガスを導入する方法がある。さらに、ポリシリコン膜を形成するときに、ホスホリン（ＰＨ3）を含んだキャリアガスを導入する方法がある。
【０１２５】
次に、記憶素子形成領域２３、選択トランジスタ形成領域２５及びセレクトゲートトランジスタ形成領域２７を覆うように、ポリシリコン膜６４の上にＯＮＯ膜５４を形成する。ＯＮＯ膜５４のＯ膜の部分は、例えば熱酸化法やＣＶＤ法により形成される。Ｎ膜の部分は例えば、ＣＶＤ法により形成される。ＯＮＯ膜５４の上に、レジスト６０を形成し、記憶素子形成領域２３の上にレジスト６０が位置するようにパターニングを施す。
【０１２６】
図８を参照して、レジスト６０をマスクとして、ＯＮＯ膜５４を選択的にエッチング除去する。すなわち、記憶素子形成領域２３の上に、ＯＮＯ膜５４を残し、選択トランジスタ形成領域２５及びセレクトゲートトランジスタ形成領域２７から、ＯＮＯ膜５４を除去する。
【０１２７】
図９を参照して、ポリシリコン膜６４の形成と同様の方法を用いて、シリコン基板１０の主表面全面に、ポリシリコン膜６８を形成する。ポリシリコン膜６８は、記憶素子形成領域２３では、ＯＮＯ膜５４の上に位置している。また、選択トランジスタ形成領域２５及びセレクトゲートトランジスタ形成領域２７では、ポリシリコン膜６８は、露出したポリシリコン膜６４の上に位置しており、ポリシリコン膜６８とポリシリコン膜６４とは接触している。そしてポリシリコン膜６８の上にレジスト８４を形成し、レジスト８４に所定のパターニングを施す。
【０１２８】
図１０を参照して、レジスト８４をマスクとして、ポリシリコン膜６８及びポリシリコン膜６４を選択的にエッチング除去し、ゲート電極３６、ゲート電極３８、コントロールゲート５６、ＯＮＯ膜５４ａ、フローティングゲート５２の積層構造、コントロールゲート６２、ＯＮＯ膜５４ｂ、フローティングゲート５８の積層構造、ゲート電極４０を同時に形成する。
【０１２９】
図１１を参照して、レジスト８４を除去する。そして、ゲート電極３６、ゲート電極３８、コントロールゲート５６及びフローティングゲート５２の積層構造、コントロールゲート６２及びフローティングゲート５８の積層構造、ゲート電極４０をマスクとして、シリコン基板１０のｐ型ウェル１２中に、リンや砒素をイオン注入し、不純物領域１４、１６、１８、２０及び２２を形成する。
【０１３０】
図１を参照して、シリコン基板１０の主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜６６を形成する。そしてシリコン酸化膜６６を選択的にエッチング除去し、不純物領域１４に到達するコンタクトホール７６、不純物領域１８に到達するコンタクトホール８０、不純物領域２２に到達するコンタクトホール８２を形成する。次に、シリコン酸化膜６６の上及びコンタクトホール７６、８０、８２の内部に、例えばスパッタリング法を用いてアルミニウムを形成する。このアルミニウムに所定のパターニングを施すことにより、不純物領域１４と電気的に接続するアルミ配線７０、不純物領域１８と電気的に接続するアルミ配線７２、不純物領域２２と電気的に接続するアルミ配線７４を形成する。
【０１３１】
（効果の説明）
以上説明したように、セレクトゲートトランジスタ４２のゲート電極３６、選択トランジスタ４４のゲート電極３８、選択トランジスタ４６のゲート電極４０は、ポリシリコン膜６８及びポリシリコン膜６４を含む。第１メモリトランジスタ４８のコントロールゲート５６は、ポリシリコン膜６８を含み、フローティングゲート５２はポリシリコン膜６４を含む。また、第２メモリトランジスタ５０のコントロールゲート６２はポリシリコン膜６８を含み、フローティングゲート５８はポリシリコン膜６４を含む。よって、ゲート電極３６、３８、４０の厚みと、コントロールゲート５６、６２の厚みとフローティングゲート５２、５８の厚みとの和とは、同じである。さらに、ゲート電極３６、３８、４０とコントロールゲート５６、６２及びフローティングゲート５２、５８の積層構造とは、同時に形成している。従って、不純物領域１４、１６、２０、２２が形成されるシリコン基板１０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１４、１６、２０、２２には、溝部が原因となる形状変化がないので、第１、第２メモリトランジスタ４８、５０への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１３２】
また、ゲート酸化膜２６、２８、３０形成直後に、ゲート酸化膜２６、２８、３０はポリシリコン膜６４で覆われる。よって、ゲート酸化膜２６、２８、３０は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０１３３】
また、図７に示すように、トンネル酸化膜３２、３４、ゲート酸化膜２６、２８、３０となるシリコン酸化膜２１を形成している。よって、トンネル酸化膜３２、３４及びゲート酸化膜２６、２８、３０を同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０１３４】
第１の実施形態により製造された不揮発性半導体記憶装置は、以下の効果を有する。ゲート電極３６、３８、４０は、ポリシリコン膜６４とポリシリコン膜６８とを積層した構造、つまり２層のポリシリコン膜から構成される。ポリシリコン膜６４があるので、ポリシリコン膜６８への不純物ドーピングの際の不純物の突き抜けを防止でき、ゲート酸化膜２６、２８、３０の膜質向上及びゲート電極３６、３８、４０直下のシリコン基板１０の不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１３５】
また、ゲート電極３６、３８、４０の下層電極及び上層電極として、ポリシリコン膜を用いているので、ゲート酸化膜２６、２８、３０の膜質特性要求（ゲート酸化膜２６、２８、３０と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜６４、ポリシリコン膜６８により独立に最適化できる。
【０１３６】
さらに、ゲート電極３６、３８、４０の高さと、第１、第２メモリトランジスタ４８、５０の積層構造の高さとが概ね同一となる。よって、その上に形成される層間絶縁膜の平坦性を向上させることができる
（第２の実施形態）
（構造の説明）
図１２は、この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図１３は、図１２の平面図であり、矢印Ａ方向から切断した断面図が図１２である。図１４は、図１３を矢印Ｂ方向から切断した断面図である。図１１及び図１２に示す構造と同一の部分については、同一の符号を用いる。第２の実施形態により製造された不揮発性半導体記憶装置と第１の実施形態により製造された不揮発性半導体記憶装置との違いは、以下の通りである。
【０１３７】
まず、図１２を参照して、ゲート電極３６、３８、４０は、ポリシリコン膜６８及びポリシリコン膜６４の積層構造を含む。ポリシリコン膜６８とポリシリコン膜６４との間に、絶縁膜であるＯＮＯ膜５４がある。ゲート電極３６を構成するポリシリコン膜６８とポリシリコン膜６４とは、第２の接続領域３３であるフィールド酸化膜２４上で、コンタクトホール８６を用いることにより電気的に接続されている。第２の接続領域３３の上に位置するシリコン酸化膜６６には、ポリシリコン膜６８に到達するコンタクトホール９４が形成されている。シリコン酸化膜６６の上には、アルミ配線９６が形成さており、アルミ配線９６とポリシリコン膜６８とは、コンタクトホール９４内に充填されたアルミニウムによって電気的に接続されている。
【０１３８】
図１３及び１４を参照して、選択トランジスタ４４のゲート電極３８を構成するポリシリコン膜６８とポリシリコン膜６４とは、第１の接続領域３５にあるフィールド酸化膜９０の上で、コンタクトホール１０４を用いることにより電気的に接続されている。第１の接続領域３５の上に位置するシリコン酸化膜６６には、ポリシリコン膜６８に到達するコンタクトホール９８が設けられている。シリコン酸化膜６６の上には、アルミ配線１００が形成されている。アルミ配線１００とポリシリコン膜６８とは、コンタクトホール９８内に充填されたアルミニウムによって電気的に接続されている。
【０１３９】
（製造工程の説明）
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態を説明する。以下、図１５〜図１９の（ａ）は、図１３に示す構造を矢印Ａ方向に沿って切断した断面の工程図を示すものであり、（ｂ）は矢印Ｂ方向に沿って切断した断面の工程図を示す。
【０１４０】
図１５を参照して、ＯＮＯ膜５４形成までの工程は、第１の実施形態と同じである。ＯＮＯ膜５４の上に、レジスト１０２を形成する。記憶素子形成領域２３、選択トランジスタ形成領域２５及びセレクトゲートトランジスタ形成領域２７を覆い、第１の接続領域３５及び第２の接続領域３３に開口部ができるように、レジスト１０２にパターンニングを施す。
【０１４１】
図１６を参照して、レジスト１０２をマスクとして、ＯＮＯ膜５４を選択的にエッチング除去し、第２の接続領域３３においてポリシリコン膜６４を露出させるコンタクトホール８６及び第１の接続領域３５においてポリシリコン膜６４を露出させるコンタクトホール１０４を形成する。
【０１４２】
図１７を参照して、第１の実施形態と同じ方法で、ＯＮＯ膜５４の上にポリシリコン膜６８を形成する。ポリシリコン膜６８は、コンタクトホール８６、１０４内にも形成され、これによりポリシリコン膜６４とポリシリコン膜６８とが電気的に接続される。そしてポリシリコン膜６８の上にレジスト１０６を形成し、レジスト１０６に所定のパターニングを施す。
【０１４３】
図１８を参照して、レジスト１０６をマスクとして、ポリシリコン膜６８及びポリシリコン膜６４を選択的にエッチング除去し、ゲート電極３６、ゲート電極３８、コントロールゲート５６、ＯＮＯ膜５４ａ、フローティングゲート５２の積層構造、コントロールゲート６２、ＯＮＯ膜５４ｂ、フローティングゲート５８の積層構造、ゲート電極４０を同時に形成する。
【０１４４】
図１９を参照して、レジスト１０６を除去する。そして、ゲート電極３６、ゲート電極３８、コントロールゲート５６及びフローティングゲート５２の積層構造、コントロールゲート６２及びフローティングゲート５８の積層構造、ゲート電極４０をマスクとして、シリコン基板１０のｐ型ウェル１２中に、リンや砒素をイオン注入し、不純物領域１４、１６、１８、２０及び２２を形成する。
【０１４５】
図１２及び図１４を参照して、シリコン基板１０の主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜６６を形成する。そしてシリコン酸化膜６６を選択的にエッチング除去し、不純物領域１４に到達するコンタクトホール７６、不純物領域１８に到達するコンタクトホール８０、不純物領域２２に到達するコンタクトホール８２、ポリシリコン膜６８に到達するコンタクトホール９４、９８を形成する。次に、シリコン酸化膜６６の上及びコンタクトホール７６、８０、８２、９４、９８の内部に、例えばスパッタリング法を用いてアルミニウムを形成する。このアルミニウムに所定のパターニングを施すことにより、不純物領域１４と電気的に接続するアルミ配線７０、不純物領域１８と電気的に接続するアルミ配線７２、不純物領域２２と電気的に接続するアルミ配線７４、ポリシリコン膜６８と電気的に接続するアルミ配線９６、１００を形成する。
【０１４６】
（効果の説明）
第２の実施形態において、間にＯＮＯ膜５４を挟んだポリシリコン膜６４、６８の積層構造を含むゲート電極３６、３８、４０を形成しているので、コントロールゲート５６、６２及びフローティングゲート５２、５８の積層構造の形成工程と、ゲート電極３６、３８、４０の形成工程とが、全く同一となり、ゲート電極３６、３８、４０形成を簡易にできる。
【０１４７】
また、第１の実施形態と同じ理由により、第２の実施形態は、不純物領域１４、１６、２０、２２が形成されるシリコン基板１０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１４、１６、２０、２２には、溝部が原因となる形状変化がないので、第１、第２メモリトランジスタ４８、５０への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１４８】
また、第１の実施形態と同じ理由により、第２の実施形態は、トンネル酸化膜３２、３４及びゲート酸化膜２６、２８、３０を同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０１４９】
また、第１の実施形態と同じ理由により、第２の実施形態は、ゲート酸化膜２６、２８、３０は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０１５０】
第２の実施形態により製造された不揮発性半導体記憶装置は、以下の効果を有する。ゲート電極３６、３８、４０の下層電極と上層電極との間にＯＮＯ膜５４を挟んだ構造である。このＯＮＯ膜５４によりポリシリコン膜６８への不純物ドーピングの際の不純物の突き抜けをさらに防止でき、ゲート酸化膜２６、２８、３０の膜質向上及びゲート電極３６、３８、４０直下のシリコン基板１０不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１５１】
また、下層電極と上層電極との間にＯＮＯ膜５４を挟んだ構造であるため、ゲート電極３６、３８、４０の高さと、第１、第２メモリトランジスタ４８、５０の積層構造の高さとが同一となる。よって、その上に形成されるシリコン酸化膜６６の平坦性を向上させることができる。
【０１５２】
また、第１の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ゲート酸化膜２６、２８、３０の膜質特性要求（ゲート酸化膜２６、２８、３０と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜６４、ポリシリコン膜６８により独立に最適化できる。
【０１５３】
（第３の実施形態）
（構造の説明）
図２０は、この発明に従う不揮発性半導体記憶装置の製造方法の第３の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図２１は、図２０の平面図であり、矢印Ａ方向から切断した断面図が図２０である。第３の実施形態により製造された不揮発性半導体記憶装置の特徴は、セレクトゲートトランジスタ４２のゲート電極３６は、ポリシリコン膜６８とポリシリコン膜６４との間にＯＮＯ膜５４が挟まれた構造であり、かつ選択トランジスタ４４、４６のゲート電極３８、４０は、ポリシリコン膜６８とポリシリコン膜６４とが接触した構造である。上記の構成以外は、図１２及び図１３に示す第２の実施形態により製造された不揮発性半導体記憶装置の構造と同じなので、同一の符号を用いることによりその説明を省略する。
【０１５４】
（製造工程の説明）
第３の実施形態は、図１６に示す第２の実施形態において、選択トランジスタ形成領域２５上のＯＮＯ膜５４をエッチング除去する点が特徴である。それ以外の工程は、第２の実施形態と同じなので説明を省略する。
【０１５５】
（効果の説明）
第１の実施形態と同じ理由により、第３の実施形態は、不純物領域１４、１６、２０、２２が形成されるシリコン基板１０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１４、１６、２０、２２には、溝部が原因となる形状変化がないので、第１、第２メモリトランジスタ４８、５０への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１５６】
また、第１の実施形態と同じ理由により、第３の実施形態は、トンネル酸化膜３２、３４及びゲート酸化膜２６、２８、３０を同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０１５７】
また、第１の実施形態と同じ理由により、第３の実施形態は、ゲート酸化膜２６、２８、３０は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０１５８】
第１の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ポリシリコン膜６８への不純物ドーピングの際の不純物の突き抜けを防止でき、ゲート酸化膜２６、２８、３０の膜質向上及びゲート電極３６、３８、４０直下のシリコン基板１０の不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１５９】
また、第１の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ゲート酸化膜２６、２８、３０の膜質特性要求（ゲート酸化膜２６、２８、３０と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜６４、ポリシリコン膜６８により独立に最適化できる。
【０１６０】
さらに、ゲート電極３６、３８、４０の高さと、第１、第２メモリトランジスタ４８、５０の積層構造の高さとが概ね同一となる。よって、その上に形成されるシリコン酸化膜６６の平坦性を向上させることができる
（第４の実施形態）
（構造の説明）
図２２は、この発明に従う不揮発性半導体記憶装置の製造方法の第４の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図２３は、図２２の平面図であり、矢印Ａ方向から切断した断面図が図２２である。図２４は、図２３を矢印Ｂ方向から切断した断面図である。第４の実施形態により製造された不揮発性半導体記憶装置の特徴は、セレクトゲートトランジスタ４２のゲート電極３６が、ポリシリコン膜６８とポリシリコン膜６４とが接触した構造であり、かつ選択トランジスタ４４、４６のゲート電極３８、４０は、ポリシリコン膜６８とポリシリコン膜６４との間にＯＮＯ膜５４が挟まった構造である。これ以外の構造は、第２の実施形態により製造された不揮発性半導体記憶装置の構造と同じなので、同一符号を用いることによりその説明を省略する。
【０１６１】
（製造工程の説明）
第４の実施形態の特徴は、図１６に示す第２の実施形態において、セレクトゲートトランジスタ形成領域２７から第２の接続領域３３にかけてＯＮＯ膜５４をエッチング除去した点である。
【０１６２】
（効果の説明）
第１の実施形態と同じ理由により、第４の実施形態は、不純物領域１４、１６、２０、２２が形成されるシリコン基板１０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１４、１６、２０、２２には、溝部が原因となる形状変化がないので、第１、第２メモリトランジスタ４８、５０への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１６３】
また、第１の実施形態と同じ理由により、第４の実施形態は、トンネル酸化膜３２、３４及びゲート酸化膜２６、２８、３０を同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０１６４】
また、第１の実施形態と同じ理由により、第４の実施形態は、ゲート酸化膜２６、２８、３０は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０１６５】
第１の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ポリシリコン膜６８への不純物ドーピングの際の不純物の突き抜けを防止でき、ゲート酸化膜２６、２８、３０の膜質向上及びゲート電極３６、３８、４０直下のシリコン基板１０の不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１６６】
また、第１の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ゲート酸化膜２６、２８、３０の膜質特性要求（ゲート酸化膜２６、２８、３０と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜６４、ポリシリコン膜６８により独立に最適化できる。
【０１６７】
さらに、ゲート電極３６、３８、４０の高さと、第１、第２メモリトランジスタ４８、５０の積層構造の高さとが概ね同一となる。よって、その上に形成されるシリコン酸化膜６６の平坦性を向上させることができる
次に、第５及び第６の実施形態について説明する。第５及び第６の実施形態を用いて製造する不揮発性半導体記憶装置は、１個のメモリトランジスタのみを選択作動させる選択トランジスタは有さず、複数のメモリトランジスタを選択作動させるセレクトゲートトランジスタのみを有する構造である。まず、このような構造の不揮発性半導体記憶装置について簡単に説明する。
【０１６８】
図２５は、ＮＯＲ型の等価回路図である。メモリトランジスタが行列状に配置されている。ＳＧが、セレクトゲートトランジスタを示している。例えば、セレクトゲートトランジスタ１４０が、列方向に並ぶ第１メモリトランジスタ１３８、第２メモリトランジスタ１３６等からなる一群のメモリトランジスタを選択作動させる。セレクトゲートトランジスタとワードライン（ＷＬ1）に電気的に接続されているメモリトランジスタとは、矢印Ａで示す不純物領域で電気的に接続されている。
【０１６９】
図２６は、ＮＡＮＤ型の等価回路図である。ＳＧがセレクトゲートトランジスタを示している。例えば、セレクトゲートトランジスタ１４０が、列方向に並ぶ第１メモリトランジスタ１３８、第２メモリトランジスタ１３６等からなる一群のメモリトランジスタを選択作動させる。セレクトゲートトランジスタとワードライン（ＷＬ1）に電気的に接続されたメモリトランジスタ及びセレクトゲートトランジスタとワードライン（ＷＬm）に電気的に接続されたメモリトランジスタとは、矢印Ａで示す不純物領域で電気的に接続されている。
【０１７０】
図２７は、ＤＩＮＯＲ型の等価回路図である。ＳＬ0、ＳＬ1がセレクトゲートトランジスタを示している。例えばセレクトゲートトランジスタ１４０が、列方向に並んだ第１メモリトランジスタ１３８、第２メモリトランジスタ１３６等からなる一群のメモリトランジスタを選択作動させる。セレクトゲートトランジスタ（ＳＬ1）と、ワードライン（ＷＬ1）が電気的に接続されているメモリトランジスタとは、矢印Ａで示す不純物領域で電気的に接続されている。また、セレクトゲートトランジスタ（ＳＬ0）とワードライン（ＷＬ1）が電気的に接続されたメモリトランジスタとは、同様に矢印Ａで示す不純物領域で電気的に接続されている。
【０１７１】
図２８は、ＡＮＤ型の等価回路図である。ＳＧで示すセレクトゲートトランジスタ、例えばセレクトゲートトランジスタ１４０が、列方向に並んだ第１メモリトランジスタ１３８などからなる一群のメモリトランジスタを選択作動させる。セレクトゲートトランジスタ（ＳＧ）とワードライン（ＷＬm）が電気的に接続されたメモリトランジスタとは、矢印Ａで示す不純物領域で電気的に接続されている。
【０１７２】
第５及び第６の実施形態では、図２５〜図２８の矢印Ａで示す不純物領域に溝部が形成されるのを防いでいる。
【０１７３】
（第５の実施形態）
（構造の説明）
図２９は、この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図３０は、図２９で示す構造の平面図である。図３０を矢印Ａ方向から切断した断面図が図２９である。
【０１７４】
まず、図２９を用いて、断面構造を説明する。シリコン基板１２０には、ｐ型ウェル１２２が形成されている。ｐ型ウェル１２２中には、ｎ型の不純物領域１２４、１２６、１２８、１３０が間隔を設けて形成されている。シリコン基板１２０の主表面のセレクトゲートトランジスタ形成領域１８８には、電界効果トランジスタの一例であるセレクトゲートトランジスタ１４０が形成されている。セレクトゲートトランジスタ１４０は、ゲート絶縁膜の一例であるゲート酸化膜１６６及びゲート電極１６４を含む。ゲート電極１６４は、ポリシリコン膜１５２及び１４４の積層構造をしている。ポリシリコン膜１５２は、第２の導電体膜の一例である。第２の導電体膜の他の例として、例えば、ポリシリコン膜と、その上に形成されたＷＳｉ2 、ＭｏＳｉ2 、ＣｏＳｉ2等の金属シリサイド膜と、を含む積層構造がある。ポリシリコン膜１４４は、第１の導電体膜の一例である。ゲート電極１６４は、フィールド酸化膜１３２の上に乗り上げている。
【０１７５】
シリコン基板１２０の主表面の記憶素子形成領域１８６には、記憶素子の一例である第１メモリトランジスタ１３８が形成されている。第１メモリトランジスタ１３８は、トンネル絶縁膜の一例であるトンネル酸化膜１６８、フローティングゲート１７０、ＯＮＯ膜１６０ｃ及びコントロールゲート１７２を含む。不純物領域１３０は、セレクトゲートトランジスタ１４０及び第１メモリトランジスタ１３８のソース／ドレインである。不純物領域１３０によって、セレクトゲートトランジスタ１４０と第１メモリトランジスタ１３８とは電気的に接続されている。  第１メモリトランジスタ１３８の隣には、第１メモリトランジスタと同様の構造した第２メモリトランジスタ１３６が形成され、第２メモリトランジスタ１３６の隣には、第３メモリトランジスタ１３４が形成されている。第１メモリトランジスタ１３８と第２メモリトランジスタ１３６とは、不純物領域１２８によって電気的に接続されている。第２メモリトランジスタ１３６と第３メモリトランジスタ１３４とは不純物領域１２６によって電気的に接続されている。
【０１７６】
セレクトゲートトランジスタ１４０、第１、第２、第３メモリトランジスタ１３８、１３６、１３４を覆うように、シリコン基板１２０の主表面には、層間絶縁膜の一例であるシリコン酸化膜１４２が形成されている。層間絶縁膜の他の例としては、ＰＳＧ膜やＢＰＳＧ膜を単独に用いたものがある。また、ＰＳＧ膜、ＢＰＳＧ膜及びシリコン酸化膜を組み合わせた多層ものを層間絶縁膜としてもよい。シリコン酸化膜１４２には、不純物領域１３０に到達するコンタクトホール１５８、不純物領域１２８に到達するコンタクトホール１５６、不純物領域１２６に到達するコンタクトホール１５４が形成されている。シリコン酸化膜１４２の上には、アルミ配線１４６、１４８、１５０が形成されている。アルミ配線１５０は不純物領域１３０と電気的に接続され、アルミ配線１４８は不純物領域１２８と電気的に接続され、アルミ配線１４６は不純物領域１２６と電気的に接続されている。なおアルミ配線の代わりにアルミニウムに銅などを含むアルミ合金配線でもよい。また、バリアメタル（例えばＴｉ、ＴｉＮ）とアルミ合金と反射防止膜（例えばＴｉＮ）との積層構造からなる配線でもよい。
【０１７７】
次に、図３０を用いて平面構造を説明する。活性領域１９０が横方向に形成されている。活性領域１９０と直交するように、セレクトゲートトランジスタ１４０、アルミ配線１５０、第１メモリトランジスタ１３８のゲート配線ＷＬ1、アルミ配線１４８、第２メモリトランジスタ１３６のゲート配線ＷＬ2、アルミ配線１４６、第３メモリトランジスタ１３４のゲート配線ＷＬ3が形成されている。
【０１７８】
（製造工程の説明）
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態を説明する。図３１を参照して、ｐ型のシリコン基板１２０の主表面に、ｐ型の不純物、例えばホウ素を拡散させてｐ型ウェル１２２を形成する。シリコン基板１２０の主表面に、選択酸化法によってフィールド酸化膜１３２を形成する。シリコン基板１２０の主表面に、例えば熱酸化法によって、シリコン酸化膜１９６を形成する。シリコン酸化膜１９６は、トンネル酸化膜及びゲート酸化膜となる。シリコン基板１２０の主表面の全面に、例えばＣＶＤ法を用いてポリシリコン膜を形成し、これにリンや砒素を拡散してｎ型のポリシリコン膜１４４を形成する。なお、ポリシリコン膜をｎ型にする他の方法としては、ポリシリコン膜形成後、リンや砒素をイオン注入する方法がある。また、ポリシリコン膜形成後、塩化ホスホリン（ＰＯＣｌ3）を含んだキャリアガスを導入する方法がある。さらに、ポリシリコン膜を形成するときに、ホスホリン（ＰＨ3）を含んだキャリアガスを導入する方法がある。
【０１７９】
次に、記憶素子形成領域１８６及びセレクトゲートトランジスタ形成領域１８８を覆うように、ポリシリコン膜１４４の上にＯＮＯ膜１６０を形成する。ＯＮＯ膜１６０のＯ膜の部分は、例えば熱酸化法やＣＶＤ法により形成される。Ｎ膜の部分は例えば、ＣＶＤ法により形成される。ＯＮＯ膜１６０の上に、レジスト１９２を形成し、記憶素子形成領域１８６の上にレジスト１９２が残るようにパターニングを施す。
【０１８０】
図３２を参照して、レジスト１９２をマスクとして、ＯＮＯ膜１６０を選択的にエッチング除去する。すなわち、記憶素子形成領域１８６の上に、ＯＮＯ膜１６０を残し、セレクトゲートトランジスタ形成領域１８８及びフィールド酸化膜１３２の上にあるＯＮＯ膜１６０を除去する。
【０１８１】
図３３を参照して、ポリシリコン膜１４４の形成と同様の方法を用いて、シリコン基板１２０の主表面全面に、ポリシリコン膜１５２を形成する。ポリシリコン膜１５２は、記憶素子形成領域１８６では、ＯＮＯ膜１６０の上に位置している。また、セレクトゲートトランジスタ形成領域１８８及びフィールド酸化膜１３２の上では、ポリシリコン膜１５２は、露出したポリシリコン膜１４４の上に位置しており、ポリシリコン膜１５２とポリシリコン膜１４４とは接触している。そしてポリシリコン膜１５２の上にレジスト１９４を形成し、レジスト１９４に所定のパターニングを施す。
【０１８２】
図３４を参照して、レジスト１９４をマスクとして、ポリシリコン膜１５２及びポリシリコン膜１４４を選択的にエッチング除去し、ゲート電極１６４、第１メモリトランジスタ１３８のコントロールゲート１７２、ＯＮＯ膜１６０ｃ、フローティングゲート１７０の積層構造、第２、第３メモリトランジスタ１３６、１３４のコントロールゲート、ＯＮＯ膜、フローティングゲートの積層構造を同時に形成する。
【０１８３】
図３５を参照して、レジスト１９４を除去する。そして、ゲート電極１６４、第１、第２、第３メモリトランジスタ１３８、１３６、１３４のコントロールゲート及びフローティングゲートの積層構造をマスクとして、シリコン基板１２０のｐ型ウェル１２２中に、リンや砒素をイオン注入し、不純物領域１２４、１２６、１２８及び１３０を形成する。
【０１８４】
図２９を参照して、シリコン基板１２０の主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜１４２を形成する。そしてシリコン酸化膜１４２を選択的にエッチング除去し、不純物領域１２６に到達するコンタクトホール１５４、不純物領域１２８に到達するコンタクトホール１５６、不純物領域１３０に到達するコンタクトホール１５８を形成する。次に、シリコン酸化膜１４２の上及びコンタクトホール１５４、１５６、１５８の内部に、例えばスパッタリング法を用いてアルミニウムを形成する。このアルミニウムに所定のパターニングを施すことにより、不純物領域１２６と電気的に接続するアルミ配線１４６、不純物領域１２８と電気的に接続するアルミ配線１４８、不純物領域１３０と電気的に接続するアルミ配線１５０を形成する。
【０１８５】
（効果の説明）
以上説明したように、セレクトゲートトランジスタ１４０のゲート電極１６４は、ポリシリコン膜１５２及びポリシリコン膜１４４を含む。第１、第２、第３メモリトランジスタ１３８、１３６、１３４のフローティングゲートは、ポリシリコン膜１４４を含み、コントロールゲートはポリシリコン膜１５２を含む。よって、ゲート電極１６４の厚みと、コントロールゲートの厚みとフローティングゲートの厚みとの和とは、同じである。さらに、ゲート電極１６４とコントロールゲート及びフローティングゲートの積層構造とは、同時に形成している。従って、ゲート電極１６４とフローティングゲート１７０との間にあるシリコン基板１２０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１３０には、溝部が原因となる形状変化がないので、第１、第２、第３メモリトランジスタ１３８、１３６、１３４への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１８６】
また、ゲート酸化膜１６６形成直後に、ゲート酸化膜１６６はポリシリコン膜１４４で覆われる。よって、ゲート酸化膜１６６は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０１８７】
また、図３１に示すように、シリコン酸化膜１９６を形成し、これをトンネル酸化膜及びゲート酸化膜にしている。つまり、トンネル酸化膜とゲート酸化膜とを同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０１８８】
第５の実施形態により製造された不揮発性半導体記憶装置は、以下の効果を有する。ゲート電極１６４は、ポリシリコン膜１４４とポリシリコン膜１５２とを積層した構造、つまり２層のポリシリコン膜から構成される。ポリシリコン膜１４４があるので、ポリシリコン膜１５２への不純物ドーピングの際の不純物の突き抜けを防止でき、ゲート酸化膜１６６の膜質向上及びゲート電極１６４直下のシリコン基板１２０の不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。
【０１８９】
また、ゲート電極１６４の下層電極及び上層電極として、ポリシリコン膜を用いているので、ゲート酸化膜１６６の膜質特性要求（ゲート酸化膜１６６と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜１４４、ポリシリコン膜１５２により独立に最適化できる。
【０１９０】
さらに、ゲート電極１６４の高さと、第１、第２、第３メモリトランジスタ１３８、１３６、１３４の積層構造の高さとが概ね同一となる。よって、その上に形成されるシリコン酸化膜１４２の平坦性を向上させることができる
（第６の実施形態）
（構造の説明）
図３６は、この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。図３７は、図３６に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図３６である。図２９及び図３０に示す構造と同一の部分については、同一の符号を用いる。図３６を参照して、第６の実施形態により製造された不揮発性半導体記憶装置と第５の実施形態により製造された不揮発性半導体記憶装置との違いは、以下の通りである。ゲート電極１６４は、ポリシリコン膜１５２及びポリシリコン膜１４４の積層構造を含む。ポリシリコン膜１５２とポリシリコン膜１４４との間に、絶縁膜であるＯＮＯ膜１６０がある。ゲート電極１６４を構成するポリシリコン膜１５２とポリシリコン膜１４４とは、接続領域１９８にあるフィールド酸化膜１３２上で、コンタクトホール１６２を用いることにより電気的に接続されている。
【０１９１】
（製造工程の説明）
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態を説明する。図３８を参照して、ＯＮＯ膜１６０形成までの工程は、第５の実施形態と同じである。ＯＮＯ膜１６０の上に、レジスト２００を形成する。記憶素子形成領域１８６及びセレクトゲートトランジスタ形成領域１８８を覆い、接続領域１９８に開口部ができるように、レジスト２００にパターンニングを施す。
【０１９２】
図３９を参照して、レジスト２００をマスクとして、ＯＮＯ膜１６０を選択的にエッチング除去し、接続領域１９８においてポリシリコン膜１４４を露出させるコンタクトホール１６２を形成する。
【０１９３】
図４０を参照して、第５の実施形態と同じ方法で、ＯＮＯ膜１６０の上にポリシリコン膜１５２を形成する。ポリシリコン膜１５２は、コンタクトホール１６２内にも形成され、これによりポリシリコン膜１５２とポリシリコン膜１４４とが電気的に接続される。そしてポリシリコン膜１５２の上にレジスト２０２を形成し、レジスト２０２に所定のパターニングを施す。
【０１９４】
図４１を参照して、レジスト２０２をマスクとして、ポリシリコン膜１５２及びポリシリコン膜１４４を選択的にエッチング除去し、ゲート電極１６４、第１メモリトランジスタ１３８のコントロールゲート１７２、ＯＮＯ膜１６０ｃ、フローティングゲート１７０の積層構造、第２、第３メモリトランジスタ１３６、１３４のコントロールゲート、ＯＮＯ膜、フローティングゲートの積層構造を同時に形成する。
【０１９５】
図４２を参照して、レジスト２０２を除去する。そして、ゲート電極１６４、第１、第２、第３メモリトランジスタ１３８、１３６、１３４のコントロールゲート及びフローティングゲートの積層構造をマスクとして、シリコン基板１２０のｐ型ウェル１２２中に、リンや砒素をイオン注入し、不純物領域１２４、１２６、１２８及び１３０を形成する。
【０１９６】
図３６を参照して、シリコン基板１２０の主表面全面に、例えばＣＶＤ法を用いてシリコン酸化膜１４２を形成する。そしてシリコン酸化膜１４２を選択的にエッチング除去し、不純物領域１２６に到達するコンタクトホール１５４、不純物領域１２８に到達するコンタクトホール１５６、不純物領域１３０に到達するコンタクトホール１５８を形成する。次に、シリコン酸化膜１４２の上及びコンタクトホール１５４、１５６、１５８の内部に、例えばスパッタリング法を用いてアルミニウムを形成する。このアルミニウムに所定のパターニングを施すことにより、不純物領域１２６と電気的に接続するアルミ配線１４６、不純物領域１２８と電気的に接続するアルミ配線１４８、不純物領域１３０と電気的に接続するアルミ配線１５０を形成する。
【０１９７】
（効果の説明）
第６の実施形態において、間にＯＮＯ膜１６０を挟んだポリシリコン膜１４４、１５２の積層構造を含むゲート電極１６４を形成しているので、コントロールゲート１７２及びフローティングゲート１７０の積層構造の形成工程と、ゲート電極１６４の形成工程とが、全く同一となり、ゲート電極１６４形成を簡易にできる。
【０１９８】
また、第５の実施形態と同じ理由により、第６の実施形態は、不純物領域１３０が形成されるシリコン基板１２０の主表面が過度にエッチングされることはないので、溝部の形成を防ぐことができる。不純物領域１３０には、溝部が原因となる形状変化がないので、第１、第２、第３メモリトランジスタ１３８、１３６、１３４への書込み、消去及び読み出し速度が遅くなるという影響が生じない。
【０１９９】
また、第５の実施形態と同じ理由により、第６の実施形態は、トンネル酸化膜１６８及びゲート酸化膜１６６を同時に形成しているので、不揮発性半導体記憶装置の製造工程を減らすことができる。
【０２００】
また、第５の実施形態と同じ理由により、第６の実施形態は、ゲート酸化膜１６６は、後工程（例えば、ＯＮＯ膜エッチング）における洗浄液やプラズマ（Ｐｒｏｃｅｓｓ  Ｉｎｄｕｃｅｄ  Ｃｈａｒｇｅ）に曝されないため、その膜質を向上することができる。
【０２０１】
第６の実施形態により製造された不揮発性半導体記憶装置は、以下の効果を有する。ゲート電極１６４の下層電極と上層電極との間にＯＮＯ膜１６０を挟んだ構造である。このＯＮＯ膜１６０によりポリシリコン膜１５２への不純物ドーピングの際の不純物の突き抜けをさらに防止でき、ゲート酸化膜１６６の膜質向上及びゲート電極１６４直下のシリコン基板１２０不純物プロファイルの高精度制御することができる。よって、高信頼性を有する不揮発性半導体記憶装置を実現できる。また、下層電極と上層電極との間にＯＮＯ膜１６０を挟んだ構造であるため、ゲート電極１６４の高さと、第１、第２、第３メモリトランジスタ１３８、１３６、１３４の積層構造の高さとが同一となる。よって、その上に形成されるシリコン酸化膜１４２の平坦性を向上させることができる。
【０２０２】
また、第５の実施形態により製造された不揮発性半導体記憶装置と同じ理由により、ゲート電極１６４の下層電極及び上層電極として、ポリシリコン膜を用いているので、ゲート酸化膜１６６の膜質特性要求（ゲート酸化膜１６６と下層電極との界面に起因）及び金属シリサイドの特性要求（上層電極と金属シリサイドとの界面に起因）に対し、それぞれ、ポリシリコン膜１４４、ポリシリコン膜１５２により独立に最適化できる。
【０２０３】
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２】図１に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図１である。
【図３】この発明に従う不揮発性半導体記憶装置の製造方法の第１〜第４の実施形態を適用したフラッシュメモリのメモリセルの等価回路図である。
【図４】この発明に従う不揮発性半導体記憶装置の製造方法の第１〜第４の実施形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図５】この発明に従う不揮発性半導体記憶装置の製造方法の第１〜第４の実施形態を適用したフラッシュメモリのメモリセルアレイの等価回路図である。
【図６】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態を適用したフラッシュメモリのメモリセルアレイの等価回路図である。
【図７】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態の第１工程を説明するための部分断面図である。
【図８】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態の第２工程を説明するための部分断面図である。
【図９】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態の第３工程を説明するための部分断面図である。
【図１０】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態の第４工程を説明するための部分断面図である。
【図１１】この発明に従う不揮発性半導体記憶装置の製造方法の第１の実施形態の第５工程を説明するための部分断面図である。
【図１２】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図１３】図１２に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図１２である。
【図１４】図１３に示す構造を矢印Ｂ方向から切断した断面図である。
【図１５】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態の第１工程を説明するための部分断面図である。
【図１６】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態の第２工程を説明するための部分断面図である。
【図１７】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態の第３工程を説明するための部分断面図である。
【図１８】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態の第４工程を説明するための部分断面図である。
【図１９】この発明に従う不揮発性半導体記憶装置の製造方法の第２の実施形態の第５工程を説明するための部分断面図である。
【図２０】この発明に従う不揮発性半導体記憶装置の製造方法の第３の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２１】図２０に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図２０である。
【図２２】この発明に従う不揮発性半導体記憶装置の製造方法の第４の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２３】図２２に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図２２である。
【図２４】図２３に示す構造を矢印Ｂ方向から切断した断面図である。
【図２５】この発明に従う不揮発性半導体記憶装置の製造方法の第５及び第６の実施形態を適用したＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図２６】この発明に従う不揮発性半導体記憶装置の製造方法の第５及び第６の実施形態を適用したＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図２７】この発明に従う不揮発性半導体記憶装置の製造方法の第５及び第６の実施形態を適用したＤＩＮＯＲ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図２８】この発明に従う不揮発性半導体記憶装置の製造方法の第５及び第６の実施形態を適用したＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【図２９】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図３０】図２９に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図２９である。
【図３１】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態の第１工程を説明するための部分断面図である。
【図３２】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態の第２工程を説明するための部分断面図である。
【図３３】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態の第３工程を説明するための部分断面図である。
【図３４】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態の第４工程を説明するための部分断面図である。
【図３５】この発明に従う不揮発性半導体記憶装置の製造方法の第５の実施形態の第５工程を説明するための部分断面図である。
【図３６】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図３７】図３６に示す構造の平面図であり、矢印Ａ方向から切断した断面図が図３６である。
【図３８】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態の第１工程を説明するための部分断面図である。
【図３９】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態の第２工程を説明するための部分断面図である。
【図４０】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態の第３工程を説明するための部分断面図である。
【図４１】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態の第４工程を説明するための部分断面図である。
【図４２】この発明に従う不揮発性半導体記憶装置の製造方法の第６の実施形態の第５工程を説明するための部分断面図である。
【図４３】従来の不揮発性半導体記憶装置の製造方法の一例の第１工程を説明するための部分断面図である。
【図４４】従来の不揮発性半導体記憶装置の製造方法の一例の第２工程を説明するための部分断面図である。
【図４５】従来の不揮発性半導体記憶装置の製造方法の一例の第３工程を説明するための部分断面図である。
【図４６】従来の不揮発性半導体記憶装置の製造方法の一例の第４工程を説明するための部分断面図である。
【図４７】従来の不揮発性半導体記憶装置の製造方法の一例の第５工程を説明するための部分断面図である。
【図４８】従来の不揮発性半導体記憶装置の製造方法の一例の第６工程を説明するための部分断面図である。
【図４９】従来の不揮発性半導体記憶装置の製造方法の一例の第７工程を説明するための部分断面図である。
【図５０】従来の不揮発性半導体記憶装置の製造方法の一例の第８工程を説明するための部分断面図である。
【図５１】従来の不揮発性半導体記憶装置の製造方法の一例の第９工程を説明するための部分断面図である。
【符号の説明】
１０  シリコン基板
１４、１６  不純物領域
２３  記憶素子形成領域
２５  選択トランジスタ形成領域
２６、２８  ゲート酸化膜
２７  セレクトゲートトランジスタ形成領域
３２  トンネル酸化膜
３６、３８  ゲート電極
４２  セレクトゲートトランジスタ
４４  選択トランジスタ
４８  第１メモリトランジスタ
５２  フローティングゲート
５４ａ  ＯＮＯ膜
５６  コントロールゲート
６４、６８  ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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