(57)【特許請求の範囲】
【請求項１】
半導体集積回路内に形成された柱状構造物と、前記柱状構造物を取り囲むソレノイド状構造物を有するインダクタンス素子を複数個備え、かつ、すべての前記インダクタンス素子の前記ソレノイド状構造物を直列に接続し、直列に接続した前記ソレノイド状構造物の両端を半導体回路装置電源端子とデカップリングコンデンサに接続したことを特徴とする半導体集積回路。
【請求項２】
前記柱状構造物が半導体基板に対して垂直に位置し、前記ソレノイド状構造物が半導体基板に対して水平に位置する請求項１記載の半導体集積回路。
【請求項３】
前記柱状構造物が半導体基板に対して水平に位置し、前記ソレノイド状構造物が半導体基板に対して垂直に位置する請求項１記載の半導体集積回路。
【請求項４】
前記柱状構造物が半導体基板に対して垂直に位置し、前記ソレノイド状構造物が半導体基板に対して水平に位置する半導体集積回路と、前記柱状構造物が半導体基板に対して水平に位置し、前記ソレノイド状構造物が半導体基板に対して垂直に位置する半導体集積回路を任意の組合せで直列に接続して構成された請求項１記載の半導体集積回路。
【請求項５】
前記柱状構造物が絶縁物である請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記柱状構造物が磁性体である請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項７】
前記ソレノイド状構造物が金属である請求項１から６のいずれか一項に記載の半導体集積回路。
【請求項８】
基板上に、ロジック部設置領域と、前記ロジック部設置領域の外周に沿ってリング状に取り囲むように配置された電源接地配線領域と、前記電源接地領域の外周に沿ってリング状に取り囲むように配置された配線チャネル領域と、前記配線チャネル領域の外周に沿ってリング状に取り囲むように配置された入出力ブロック領域と、積層された複数の配線層とを備え、
前記配線チャネル領域には、信号配線及び前記ソレノイド状構造物が配置されて、前記信号配線は、前記入出力ブロックおよび前記ロジック部設置領域に接続され、前記ソレノイド状構造物は、前記入出力ブロックおよび前記電源接地領域に接続され、
前記信号配線は、前記複数の配線層のうちの一部の配線層を用いて構成され、
前記ソレノイド状構造物は、前記複数の配線層のうち、前記信号配線を構成する一部の配線層を除いた配線層のうちの、少なくとも一部を用いて構成され、
前記ソレノイド状構造物と、前記信号配線は、前記基板に対して垂直方向に、連続して積層されている請求項１記載の半導体集積回路。
【請求項９】
前記信号配線は、前記ソレノイド状構造物を構成する配線層に対する下位の配線層を用いて構成されている請求項８記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源配線を流れる電流に含まれる高周波成分を除去するための半導体集積回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路では、トランジスタ動作時に発生するパルス電流が、電源配線を経由して半導体集積回路の外部へと漏れ出してしまうため、これがプリント基板状の電源ノイズ、及びそこから放射される電磁波ノイズの大きな原因となっていた。かかるノイズを抑制する技術として、半導体集積回路内においてデカップリングコンデンサを電源配線に対して並列に接続することで、ノイズ源である高周波電流成分を接地へと逃がし、トランジスタ動作時に発生するパルス電流の半導体集積回路の外部への流出を防ぐという手法が良く用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、かかる従来の方法では、デカップリングコンデンサの容量がデカップリングコンデンサの設置面積に比例しているために、チップの面積との関係からデカップリングコンデンサの設置面積が十分に確保できず、十分な容量を確保できないという問題点があった。また、小面積の半導体集積回路においては、デカップリングコンデンサの合計容量も減少してしまうことから、広域遮断フィルタとしての効果が小さくなってしまうという問題点もあった。
【０００４】
本発明は上記問題点を解決するべく、デカップリングコンデンサ単体での広域遮断フィルタの機能を上回るフィルタ効果が期待できる半導体集積回路を提供することを目的とする。
【０００５】
上記目的を達成するために本発明にかかる半導体集積回路は、半導体集積回路内に形成された柱状構造物と、柱状構造物を取り囲むソレノイド状構造物を有するインダクタンス素子を複数個備え、かつ、すべてのインダクタンス素子のソレノイド状構造物を直列に接続し、直列に接続したソレノイド状構造物の両端を半導体回路装置電源端子とデカップリングコンデンサに接続したことを特徴とする。
【０００６】
かかる構成により、半導体回路内にインダクタンスが形成され、デカップリングコンデンサとともにＬＣフィルタを電源配線に組み込むことができる。その結果、従来の構成と比べ高周波に対するフィルタ効果を高めることが可能となる。
【０００７】
また、本発明にかかる半導体集積回路は、柱状構造物が半導体基板に対して垂直に位置し、ソレノイド状構造物が半導体基板に対して水平に位置することが好ましい。あるいは、柱状構造物が半導体基板に対して水平に位置し、ソレノイド状構造物が半導体基板に対して垂直に位置することが好ましい。半導体回路内にインダクタンスを形成するためである。
【０００８】
また、本発明にかかる半導体集積回路は、柱状構造物が半導体基板に対して垂直に位置し、ソレノイド状構造物が半導体基板に対して水平に位置する半導体集積回路と、柱状構造物が半導体基板に対して水平に位置し、ソレノイド状構造物が半導体基板に対して垂直に位置する半導体集積回路を任意の組合せで直列に接続して構成されることが好ましい。インダクタンスを直列に接続することで、高周波に対するフィルタ効果をさらに高めるためである。
【０００９】
また、本発明にかかる半導体集積回路は、柱状構造物が絶縁物であるか、あるいは磁性体であることが好ましい。ソレノイドを構成すれば所期の目的を達成できるとともに、磁性体を柱状構造物に用いることで、少ない設置面積であっても高いインダクタンス値を得ることができるからである。同様の理由から、本発明にかかる半導体集積回路は、ソレノイド状構造物が金属であることが好ましい。
また、本発明にかかる半導体集積回路は、基板上に、ロジック部設置領域と、ロジック部設置領域の外周に沿ってリング状に取り囲むように配置された電源接地配線領域と、電源接地領域の外周に沿ってリング状に取り囲むように配置された配線チャネル領域と、配線チャネル領域の外周に沿ってリング状に取り囲むように配置された入出力ブロック領域と、積層された複数の配線層とを備え、配線チャネル領域には、信号配線及び前記ソレノイド状構造物が配置されて、信号配線は、入出力ブロックおよびロジック部設置領域に接続され、ソレノイド状構造物は、入出力ブロックおよび前記電源接地領域に接続され、信号配線は、複数の配線層のうちの一部の配線層を用いて構成され、ソレノイド状構造物は、複数の配線層のうち、信号配線を構成する一部の配線層を除いた配線層のうちの、少なくとも一部を用いて構成され、ソレノイド状構造物と、信号配線は、基板に対して垂直方向に、連続して積層されている構成とすることができる。
信号配線は、ソレノイド状構造物を構成する配線層に対する下位の配線層を用いて構成することができる。
【００１２】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体集積回路について、図面を参照しながら説明する。ここでは、説明を簡単化するため、３層金属配線プロセスについて説明する。
【００１３】
まず、柱上構造物が半導体基板に対して垂直に位置する半導体集積回路について説明する。図１は、本発明の実施の形態にかかる半導体集積回路の配線層ごとのレイアウトを示した模式図であり、図１（ａ）は第１層配線層における平面断面図を、図１（ｂ）は第２層配線層における平面断面図を、図１（ｃ）は第３層配線層における平面断面図を、それぞれ示す。
【００１４】
図１において、１０１は第１層金属配線を、２０１は第２層金属配線を、３０１は第３層金属配線を、それぞれ示しており、４０１は柱状構造物を示している。
【００１５】
第１層金属配線１０１の末端にはビアホール１０２が形成されている。同様に第２層金属配線２０１の末端にはビアホール２０２が形成されており、ビアホール１０２とビアホール２０２は第１層第２層間ビア４０２によって接続されている。同様に、第２層金属配線２０１の末端の他端にはビアホール２０３が形成され、第３層金属配線３０１の末端にはビアホール３０２が形成されており、ビアホール２０３とビアホール３０２は第１層第２層間ビア４０３によって接続されている。
【００１６】
図２は、図１で示した各層ごとの半導体集積回路を組み立てた時の模式図である。図２において、１０１は第１層金属配線を、２０１は第２層金属配線を、３０１は第３層金属配線を、それぞれ示す。また、４０１は柱状構造物自体を、４０２は第１層第２層ビアを、４０３は第２層第３層ビアを、それぞれ示している。
【００１７】
図２からも分かるように、金属配線１０１、２０１、３０１が、柱状構造物４０１の周囲に巻きつけられていることから、図２のような構成においては、ソレノイドコイルが形成されているものと考えられる。
【００１８】
このようなソレノイドコイルを半導体回路の金属配線に組み込むことにより、任意の配線にインダクタンス成分を付加することが可能となる。そして、構成する配線層の層数の増減によって巻き数を増減させるか、ソレノイドコイルの断面積を増減することで、磁束の量を大小させることができ、ソレノイドコイルのインダクタンスの増減を容易に行うことができる。
【００１９】
次に、柱上構造物が半導体基板に対して水平に位置する半導体集積回路について説明する。図３は、本発明の実施の形態にかかる半導体集積回路における配線層ごとのレイアウトを示した模式図であり、図３（ａ）は第１層配線層の平面断面図を、図３（ｂ）は第２層配線層の平面断面図を、図３（ｃ）は第３層配線層の平面断面図を、それぞれ示している。また、１１１は第１層金属配線を、２１１は第２層金属配線を、３１１は第３層金属配線を、それぞれ示している。
【００２０】
第１層金属配線１１１の末端には第１層第２層間ビアホール１１３が形成され、第２層金属配線２１１の末端には第１層第２層間ビア４１２と第２層第３層ビア４１３を差し込むビアホール２１２が形成されており、第３層金属配線３１１の末端には第２層第３層間ビアホール３１２が形成されている。ビアホール１１２とビアホール２１２は第１層第２層間ビア４１２により接続されている。同様に、ビアホール２１２とビアホール３１２は第２層第３層間ビア４１３により接続されている。
【００２１】
図４は、図３で示した各層ごとの半導体集積回路を組み立てた時の模式図である。図４において、１１１は第１層金属配線を、２１１は第２層金属配線を、３１１は第３層金属配線を、それぞれ示す。また、４１２は第１層第２層間ビアを、４１３は第２層第３層間ビアを、それぞれ示している。なお、柱状構造物４１１の記載は省略しているが、図３（ｂ）に示すように、第１層金属配線１１１、第２層金属配線２１１、第３層金属配線３１１で囲まれた内部の空間上を突刺するような状態で半導体基板に水平に位置している。
【００２２】
図４からも分かるように、金属配線が図２と同様の螺旋構造を有していることから、図４に示すような構成においてもソレノイドコイルが形成されていると考えることができる。
【００２３】
したがって、上述したような構成を有する半導体集積回路は、ソレノイドコイルを形成していることから、インダクタンスを有し、そのインピーダンスの大きさは、当該柱状構造物へのソレノイド状構造物の巻き数と柱状構造物の断面積に比例するものである。
【００２４】
また、図１及び図２に示すような柱上構造物が半導体基板に対して垂直に位置する半導体集積回路同士、あるいは図３及び図４に示すような柱上構造物が半導体基板に対して水平に位置する半導体集積回路同士を接続することも考えられる。図５は、本発明の実施の形態にかかる半導体集積回路の接続方法を示した断面図である。図５において、１１００は金属配線を示し、１１０１で示された柱上構造物が半導体基板に対して垂直に位置する半導体集積回路同士を接続するものである。
【００２５】
また、図１及び図２に示すような柱上構造物が半導体基板に対して垂直に位置する半導体集積回路と図３及び図４に示すような柱上構造物が半導体基板に対して水平に位置する半導体集積回路を接続することも考えられる。図６も本発明の実施の形態にかかる半導体集積回路の接続方法を示した断面図であるが、図５の場合と相違し、１１０１は柱上構造物が半導体基板に対して垂直に位置する半導体集積回路であり、１１０２は柱上構造物が半導体基板に対して水平に位置する半導体集積回路である。１１００は金属配線であり、柱上構造物が半導体基板に対して垂直に位置する半導体集積回路１１０１と柱上構造物が半導体基板に対して水平に位置する半導体集積回路１１０２を接続している。なお、図５及び図６において、半導体集積回路１１０１と半導体集積回路１１０２の位置を入れ替えても同様に接続することが可能である。
【００２６】
図５及び図６に示すように、複数の半導体集積回路を組み合わせて接続することにより、一つ一つのインダクタンスを直列に接続することが可能となる。したがって、インダクタンスを複数用意し、直列に接続することで、インダクタンスの値をより大きくすることが可能となる。
【００２７】
また、かかるインダクタンスとデカップリングコンデンサによる容量を組み合わせることで、ＬＣ広域遮断フィルタを半導体回路上に実現することができる。このフィルタを電源配線に組み込むことで、従来のデカップリングコンデンサより高いノイズ除去フィルタを構築することが可能となる。
【００２８】
さらに、柱状構造物は、ソレノイドコイルの磁心として機能するため、柱状構造物を磁性体に置き換えた半導体集積回路を使用すれば、より少ない設置面積であっても高いインダクタンス値を得ることが可能となる。
【００２９】
次に、かかるインダクタンスを、実際の集積回路に組み込む方法について説明する。まず、本実施の形態におけるデカップリングコンデンサについて説明する。
【００３０】
デカップリングコンデンサは、半導体回路内に形成され、導電性材料で構成された２枚の平板が、絶縁性材料で構成された一枚の平板を挟み込む形をなしている。例えば導電性材料として金属配線を用い、絶縁性材料として酸化膜を用いたコンデンサ、もしくは２枚の導電性材料のうち、一枚は金属であり、もう一枚は導電性半導体基板を用い、絶縁性材料としてポリシリコン又は酸化膜を用いたコンデンサ等が考えられる。デカップリングコンデンサは、その両端の端子について、一方の端子は電源配線、もう一方の端子は接地配線に接続されている。
【００３１】
図７は、本発明の実施の形態にかかる半導体集積回路を用いた半導体回路装置のレイアウトに関する説明図である。図７において、７０１は半導体回路装置の電源端子を示し、７０２は第３層配金属配線を示している。７０３１及び７０３２は、それぞれ柱上構造物が半導体基板に対して垂直に位置する半導体集積回路、もしくは柱上構造物が半導体基板に対して水平に位置する半導体集積回路を示している。
【００３２】
また、７０４は半導体回路装置内部の電源配線を、７０５は電源配線と基板の間に形成されたデカップリングコンデンサを、７０６は半導体集積回路７０３１と半導体集積回路７０３２とを接続している第１層配線を、それぞれ示している。
【００３３】
図７のように、半導体集積回路７０３１及び７０３２は、第１層配線７０６によって直列に接続されている。そして、直列に接続された半導体集積回路７０３１及び７０３２は、第３層配金属配線７０２を介して電源配線に直列に接続される。
【００３４】
このように、デカップリングコンデンサと電源端子の間にインダクタンスを設置することで、電源端子の出力インピーダンスを高め、高周波電源電流のデカップリングコンデンサへの流出を促進することができる。
【００３５】
図８は、図７で示されるレイアウトを回路図で示したものである。図８において、８０１はインダクタンスを示し、図７における半導体集積回路７０３１によって形成される。また、８０２はデカップリングコンデンサを示し、図７におけるデカップリングコンデンサ７０５によって形成される。
【００３６】
さらに、８０３は半導体回路装置内部側の電源―接地端子対を、８０４は半導体回路装置外部側の電源―接地端子対を、それぞれ示している。図８からも分かるように、端子対８０３から見ると、インダクタンス８０１とデカップリングコンデンサ８０２によって広域遮断フィルタが形成されていることがわかる。
【００３７】
なお、説明を簡単にするために３層金属配線プロセスに限定して説明してきたが、上述したような効果は任意の層数を持つ多層金属配線プロセスについても成立する。また、ソレノイドを形成する構造物の形状は図１から図４、あるいは図７に示すような四角形に限定されるものではなく、柱状構造物を取り囲みソレノイドを形成する形ならどのような形状であっても良い。
【００３８】
次に、図７に示すようなレイアウトにおけるフィルタ効果について、図８に示す回路に基づいて考察する。ここでは、例えば６層金属配線プロセスで作成された半導体回路の電源配線に、図７及び図８で示すような広域遮断フィルタを組みこむ場合を考える。
【００３９】
また、インダクタンスを形成する半導体集積回路は、図１及び図２に示すような半導体基板に対して垂直な柱状構造物を持つタイプの半導体集積回路とし、柱状構造物の材料は、磁性体である鉄を用いるものとする。
【００４０】
最初に、インダクタンスの値を求める。半導体回路の形状が１辺６０００μｍの正方形として、そのうち５％の領域をインダクタンスの柱状構造物の断面積が占めるとする。
【００４１】
円筒状ソレノイドの、インダクタンスの値は、（数１）で求める。
【００４２】
【数１】
Ｌ＝μｎ2Ｓ／ｌ
（数１）において、Ｌはソレノイドのインダクタンスを、ｎは巻き数を、Ｓは断面積を、ｌはソレノイドの長さを、それぞれ示す。（数１）を近似的に使用し、ｌを２．５μｍとし、鉄心の初期透磁率を３００、ｎを５として計算すると、インダクタンスＬ＝３．４ｍＨという値が得られる。
【００４３】
次に、求めたインダクタンスＬを図８に代入し、ＬＣ広域遮断フィルタの伝送特性式を求める。Ｃの値は、デカップリングコンデンサの容量の総和であり、ここでは２００ｐＦとする。また、ＬＣ広域遮断フィルタの周波数ｆに対する伝播特性αは（数２）であらわされる。
【００４４】
【数２】
Coshα  ＝  ２πｆ√（LC）
ただしｆ  ＞  １／｛√（LC）｝
（数２）より、ｆ＝１２ＭＨｚの時α＝−６ｄB、ｆ＝６００ＭＨｚの時α＝−１０ｄBとなり、ＥＭＩノイズの主要因となる１０ＭＨｚ以上の電流ノイズに対して強力なフィルタ効果を発揮できることがわかる。例えば、インダクタンスを形成しないときの伝搬特性は、ｆ＝１０ＭＨｚでα＝―２ｄB程度なことと比較すれば、インダクタンスセルの効果は十二分に大きいものと考えられる。
【００４５】
以上のように本実施の形態によれば、図１及び図２で示したような柱上構造物が半導体基板に対して垂直に位置するソレノイドを直列に接続したものを、図７に示すように半導体回路装置内の電源配線に直列に接続し、デカップリングコンデンサ７０５と組み合わせることにより、ＥＭＩの主要因である１０ＭＨｚ以上の電流ノイズに対して有効な広域遮断フィルタを形成することが可能となる。かかる効果は、図３及び図４で示したような柱上構造物が半導体基板に対して水平に位置するソレノイドを直列に接続したものであっても同様である。
【００４６】
次に、図１及び図２で示したような柱上構造物が半導体基板に対して垂直に位置する半導体集積回路を用いた半導体装置について説明する。ここでは、説明を簡単化するため、６層金属配線プロセスを用いることとする。
【００４７】
まず、図９は柱上構造物が半導体基板に対して垂直に位置する半導体集積回路を用いた半導体装置を示した概略図である。図９において、９０１は入出力ブロック設置領域を、９０２はメモリやコア等から構成されたロジック部設置領域を、９０３は入出力ブロック設置領域９０１の周囲を巡る電源・設置配線を、それぞれ示す。デカップリングコンデンサは、ロジック部設置領域９０２と電源・設置配線９０３に設置されている。９０４は入出力ブロック設置領域９０１とロジック部設置領域９０２を結ぶ配線を設置する配線チャネル領域を示し、さらに半導体集積回路が設置されている。
【００４８】
図１０には、配線チャネル領域９０４の断面図を示している。図１０において、１０１０は半導体基板を、１０１１は第１層金属配線層を、１０１２は第２層金属配線層を、１０１３は第３層金属配線層を、１０１４は第４層金属配線層を、１０１５は第５層金属配線層を、それぞれ示す。また、１０１６は酸化物を、１０１７は柱状構造物を、それぞれ示す。
【００４９】
図１０において、第１層金属配線層１０１１及び第２層金属配線層１０１２は、入出力ブロック設置領域９０１とロジック部設置領域９０２を結ぶ配線である。一方、第３層金属配線層１０１３、第４層金属配線層１０１４及び第５層金属配線層１０１５は、本発明の実施の形態にかかる半導体集積回路のソレノイド部分を構成している。
【００５０】
そのため、電源配線は電源・設置配線９０３から半導体回路装置の電源端子に至るまでに、すべての半導体集積回路を通過することになる。すると、半導体回路装置内部で発生した電源電流は、電源・設置配線９０３から図１０に示す半導体集積回路を通過してから入出力ブロック設置領域９０１へ到達する経路か、もしくは図１０に示す半導体集積回路に到達する前にデカップリングコンデンサに落ち込む経路のいずれかのルートを通過することになる。
【００５１】
これによって、配線チャネル領域９０４のサイズや形状を変更しても、ロジック部設置領域９０２の配置配線構造には何ら影響を及ぼさないことから、インダクタンスの設置の自由度が高いレイアウトをすることが可能となる。
【００５２】
なお、図９及び図１０に示す半導体装置は、図３及び図４で示したような半導体基板に対して水平な柱状構造物を有する半導体集積回路であっても実現することが可能である。また、ここでは説明の便宜上、６層配線としているが、二層以上の任意の層数を持つ半導体集積回路であれば同様の効果が期待できる。
【００５３】
次に、上述したような半導体集積回路のレイアウト設計方法について説明する。図１１には、本発明の実施の形態にかかる半導体集積回路のレイアウト方法のフローチャートを示している。
【００５４】
図１１において、まず、インダクタンスを設置したいワンチップレイアウトデータ３０００を用意する。３０００には、デカップリングコンデンサが含まれている。そのワンチップレイアウトの概略図を図１２に示す。
【００５５】
図１２において、３１０１はセルブロック及びブロック間配線チャネルを備えた回路ブロックを示す。また、３１０２は入出力セルブロックを示し、３１０３はワンチップレイアウト３１００から回路ブロック３１０１と入出力セルブロック３１０２を省いた領域であり、回路ブロック３１０１と入出力セルブロック３１０２を接続する信号配線及び電源配線が存在する周辺配線ブロックである。また、３１０４及び３１０５は、それぞれ回路ブロック３１０１の縦の長さと横の長さを示している。
【００５６】
最初に、工程３００１において、ワンチップレイアウトデータ３０００の中から、回路ブロック３１０１のレイアウトデータ、及び縦横の辺の長さ３１０４及び３１０５を抽出する。これらのデータは回路ブロックレイアウト３００２で示されている。
【００５７】
次に、工程３００３で、ワンチップレイアウト３０００に含まれているデカップリングコンデンサの設置数から、電源配線に並列に接続されているキャパシタンス値３００４を算出する。
【００５８】
次に、工程３００７において、キャパシタンス値３００４に基づいて、電源回路に接続するインダクタンス値を求める。電源回路へのインダクタンスの接続方法については、図１３に示すようになる。図１３において、３１１０は電源の入出力セルを示し、３１１１は図１０で述べた半導体集積回路であって、インダクタンスを形成しており、電源の入出力セル３１１０と直列に接続されている。また、半導体集積回路３１１１は第１層と第２層の二つの層を除いた配線層で構成されている。
【００５９】
さらに、３１１２は第３層から第１層までを結ぶコンタクトを示し、半導体集積回路３１１１と直列に接続されている。３１１３は、回路ブロックの周囲を巡る電源配線を示し、デカップリングコンデンサが並列に接続されており、コンタクト３１１２と接続されている。また、電源配線３１１３は第１配線層を用いて配線されている。
【００６０】
このように、インダクタンスを形成する半導体集積回路は周辺配線ブロックに設置され、電源配線に直列に組み込まれる構造となっている。この場合の電源配線に関する回路図は図１４に示すようになる。
【００６１】
図１４において、３２０１は電源配線３１１３で構成されたインダクタンスを、３２０２は半導体集積回路３１１１の電源配線に接続されたデカップリングコンデンサによって構成されるコンデンサを示す。図１４からも、電源配線に直列なインダクタンス及び並列なコンデンサによるＬＣフィルタが構成されていることがわかる。
【００６２】
図１４に示すようなＬＣフィルタモデルと、抑圧したい電源電流の周波数３００５、及びその周波数における電源電流の減衰量３００６を、前述の（数２）に与えてやることで、求めるインダクタンス値を決定することが可能となる。
【００６３】
次に、工程３００８において、前述のインダクタンス値を実現するために必要なインダクタンス回路の設置面積を、半導体集積回路の構造に基づいて算出する。インダクタンス回路の設置面積は、インダクタンス回路を構成する半導体集積回路における柱状構造物の断面積と金属配線面積の和で求めることができる。柱状構造物の断面積は（数１）を用いることで算出できる。また、金属配線面積についても周辺配線ブロックを走る電源配線と同じ太さの金属配線を使用するため、容易に算出することができる。
【００６４】
次に、工程３００９において、インダクタンス回路の設置形状を見積もる。設置する形状は、以下の４種類の形状から選択することになる。
【００６５】
まず考えられるのは、周辺配線ブロックのうち１辺だけにインダクタンス回路を設置する形状である。かかる形状の模式図を図１５に示す。図１５において、３３００は周辺配線ブロック内に構成されたインダクタンス回路領域を示し、第１層及び第２層は、周辺配線ブロックに設置された回路ブロックと入出力セルブロックを結ぶ信号配線及び電源配線である。一方、第３層より上の配線層では、インダクタンスを形成するための半導体集積回路が形成されている。
【００６６】
なお、インダクタンス回路領域は、入出力セルブロックに最も近い辺に設置されなくてはならない。
【００６７】
かかるインダクタンス回路領域における半導体集積回路の設置面積Ｓｌは、工程３００８で算出されている。しかし、インダクタンス回路領域の面積は、Ｓｌだけではなく、第１層及び第２層に存在する周辺配線の設置面積にも左右される。
【００６８】
かかるインダクタンス回路領域における第１層及び第２層を用いた周辺配線の設置面積Ｓｗは、配線に使用する配線層数の比率で概算できる。例えば、５層配線プロセスの場合、この周辺配線の設置面積は５／２＝２．５倍と概算することができる。したがって、インダクタンス回路領域の面積Ｓは、Ｓｌ又はＳｗのうち面積の大きい方となる。
【００６９】
なお、３３０１はインダクタンス回路領域の幅Ｗl1を、３３０２は周辺配線ブロックの幅ｄｃｈを、３３０３は入出力セルブロックの幅Ｗioを、それぞれ示している。ここで、回路ブロック３１０１の縦の長さ３１０４をＡ、横の長さ３１０５をBとすると、新しくインダクタンス回路領域を追加したことによる総回路面積の増分Ｚ１は、（数３）によって求められる。
【００７０】
【数３】
Ｚ１＝Ａall ＊ Ｗl1
（ただし、Ａall＝２＊Ｗio＋２＊ｄｃｈ＋Ａ、
また、Ｗl1＝Ｓ／（Ａ＋２＊ｄｃｈ））
次に、周辺配線ブロックのうち、２辺にインダクタンス回路を設置する形状も考えられる。かかる形状の模式図を図１６に示す。図１６において、面積増大分Ｚ２は、（数４）のように求めることができる。
【００７１】
【数４】
Ｚ２＝Ｂall＊Ｗl2＊Ｗl2＋Ａall＊Ｗl2−Ｗl2＊Ｗl2
（ただし、Ｂall＝２＊Ｗio＋２＊ｄｃｈ＋Ｂ、
Ｗl2＝１／２＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）＾２−４Ｓ｝−ｄｃｈ）
また、周辺配線ブロックのうち、3辺にインダクタンス回路を設置する形状も考えられる。かかる形状の模式図を図１７に示す。図１７において、面積増大分Ｚ３は、（数５）ように求めることができる。
【００７２】
【数５】
Ｚ３＝Ｂall＊Ｗl3＋２＊Ａall＊Ｗl3−２＊Ｗl3＊Ｗl3
（ただし、Ｗl3＝１／４＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）＾２−８Ｓ｝−ｄｃｈ）
また、周辺配線ブロックをすべて使用して、インダクタンス回路を設置する形状も考えられる。かかる形状の模式図を図１８に示す。図１８において、面積増大分Ｚ４は、（数６）ように求めることができる。
【００７３】
【数６】
Ｚ４＝２＊Ｂall＊Ｗl4＋２＊Ａall＊Ｗl4−４＊Ｗl4＊Ｗl4
（ただし、Ｗl4＝１／４＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）＾２＋４Ｓ｝−ｄｃｈ）
工程３００９においては、上に示した４種類の形状の各パラメータを計算することになる。
【００７４】
次に、工程３０１０において、計算された各パラメータに基づいて、最適な形状を選択する。面積を最小にしたい場合は、Ｚ１からＺ４のうち、値が最小となる形状を選択すれば良い。また、インダクタンス設置領域における周辺配線面積Ｓｗと、インダクタンスを形成する半導体集積回路面積Ｓｌの関係についても、制約条件を設けることが可能である。例えば、Ｓｗ＞Ｓｌといった具合である。
【００７５】
そして、選択された形状に適合したインダクタンス回路領域に合わせて、インダクタンスを形成する半導体集積回路を作成し、インダクタンスセルとして定義する。当該インダクタンスセルは、第１配線層及び第２配線層を除く配線層を使用している点に留意されたい。
【００７６】
最後に、工程３０１１で、前述のインダクタンスセルを含めて再度配置配線を行う。回路ブロックのフロアプランは、インダクタンス追加前のものと同一でよい。また、インダクタンスセルを電源の入出力セルを含んだ入出力セルブロックに隣接させる必要がある。
【００７７】
このようなレイアウト設計方法によって、実際に配置されたデカップリングコンデンサの値に基づいてノイズ抑圧に必要なインダクタンス値を求めることが可能となる。しかも、回路ブロック内は再配置配線の必要がないため、設置に伴う工数の増大を縮小することができる。さらに、周辺配線ブロックが入出力セルブロックと隣接していることから、配線の長さを最小限度に抑えることも可能となる。
【００７８】
【発明の効果】
以上のように本発明にかかる半導体集積回路によれば、柱状構造物と、それを取り囲む金属配線によって、インダクタンスを形成することができ、さらに当該インダクタンスをいくつか直列に接続して半導体回路内の電源回路に直列に接続することにより、広域遮断フィルタを形成することができ、従来の回路より高い高周波成分除去効果を得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態にかかる半導体集積回路における半導体基板に対し垂直な柱状構造物を有する場合の階層別断面図
【図２】  本発明の実施の形態にかかる半導体集積回路における半導体基板に対し垂直な柱状構造物を有する場合の概略構成図
【図３】  本発明の実施の形態にかかる半導体集積回路における半導体基板に対し水平な柱状構造物を有する場合の階層別断面図
【図４】  本発明の実施の形態にかかる半導体集積回路における半導体基板に対し水平な柱状構造物を有する場合の概略構成図
【図５】  半導体基板に対し垂直な柱状構造物を有する半導体集積回路同士を接続する場合の説明図
【図６】  半導体基板に対し垂直な柱状構造物を有する半導体集積回路と半導体基板に対し水平な柱状構造物を有する半導体集積回路とを接続する場合の説明図
【図７】  本発明の実施の形態にかかる半導体集積回路を組み込んだ半導体装置の模式図
【図８】  本発明の実施の形態にかかる半導体集積回路を組み込んだ半導体装置における回路図
【図９】  本発明の実施の形態にかかる半導体集積回路を組み込んだ半導体装置の概略レイアウト図
【図１０】  本発明の実施の形態にかかる半導体集積回路を組み込んだ半導体装置における配線チャネル領域の断面例示図
【図１１】  本発明の実施の形態にかかる半導体集積回路を組み込んだ半導体装置におけるレイアウト設計方法のフローチャート
【図１２】  ワンチップレイアウトの概略図
【図１３】  電源回路とインダクタンスの接続関係の概略図
【図１４】  ワンチップレイアウトにおける概略回路図
【図１５】  周辺配線ブロックのうち、１辺にインダクタンス回路を設置した時の模式図
【図１６】  周辺配線ブロックのうち、２辺にインダクタンス回路を設置した時の模式図
【図１７】  周辺配線ブロックのうち、3辺にインダクタンス回路を設置した時の模式図
【図１８】  周辺配線ブロックをすべて使用して、インダクタンス回路を設置した時の模式図
【符号の説明】
１０１、１１１  第１層配線層金属配線
１０２、２０２、２０３、３０２、１１２、２１２、３１２  ビアホール
２０１、２１１  第２層配線層金属配線
３０１、３１１  第３層配線層金属配線
４０１  柱状構造物
４０２、４１２  第１層第２層ビア
４０３、４１３  第２層第３層ビア
７０１  半導体回路装置の電源端子
７０２  第３層配金属配線
７０４  電源配線
７０５  デカップリングコンデンサ
７０６  第１層配線
８０１  インダクタンス
８０２  デカップリングコンデンサ
８０３  半導体回路装置内部側の電源―接地端子対
８０４  半導体回路装置外部側の電源―接地端子対
９０１  入出力ブロック
９０２  ロジック部設置領域
９０３  電源配線
９０４  配線チャネル領域
１０１０  半導体基板
１０１１  第１層金属配線
１０１２  第２層金属配線
１０１３  第３層金属配線
１０１４  第４層金属配線
１０１５  第５層金属配線
１０１６  酸化物
１０１７  柱状構造物
３１００  ワンチップレイアウト
３１０１  回路ブロック
３１０２  入出力セルブロック
３１０３  周辺配線ブロック
３１０４  回路ブロックの縦の長さ
３１０５  回路ブロックの横の長さ
３１１０  入出力セル
３１１１  半導体集積回路
３１１２  第１層から第3層まで結ぶコンタクト
３１１３  電源配線
３２０１  インダクタンス
３２０２  コンデンサ
３３００  インダクタンス回路領域
３３０１  インダクタンス回路領域の幅
３３０２  周辺配線ブロックの幅
３３０３  入出力セルブロック幅
７０３１、７０３２  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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