(57)【特許請求の範囲】
【請求項１】
ｎ型ＭＩＳトランジスタが形成される第１の領域内の第１のゲート絶縁膜上及びｐ型ＭＩＳトランジスタが形成される第２の領域内の第２のゲート絶縁膜上に、ＭＳｉx 膜（ただし、Ｍはタングステン及びモリブデンの中から選択された金属元素、ｘ＞１）を形成する工程と、
前記第２の領域内の前記ＭＳｉx 膜に含有されたシリコンを抽出して第２の領域内にＭＳｉy 膜（ただし、０≦ｙ＜１）を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ＭＳｉy 膜を形成する工程は、前記第２の領域内のＭＳｉx 膜上に金属膜を形成する工程と、熱処理によって前記金属膜を前記第２の領域内のＭＳｉx 膜に含有されたシリコンと反応させる工程とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ｘ≧２であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なるゲート材料を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの微細化に伴って、ゲート酸化膜（ゲート絶縁膜）の薄膜化が進められている。例えば、５０ｎｍ以下のゲート長を有するＭＯＳＦＥＴでは、厚さ１ｎｍ程度の極めて薄いゲート酸化膜が必要となる。その要因の一つとして、ゲート電極として用いる多結晶シリコン（以下、ポリシリコンという場合もある）の空乏化があげられる。このポリシリコンの空乏化がなくなると、ゲート酸化膜を０．５ｎｍ程度さらに厚くすることができる。そのため、空乏化のない金属をゲート電極に用いた、いわゆるメタルゲート電極構造のＭＯＳＦＥＴ（ＭＩＳＦＥＴ）が注目されている。
【０００３】
しかし、ゲート電極として１種類の金属を用いた場合には、以下のような問題が生じる。すなわち、ゲート電極の仕事関数がｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで等しくなる。そのため、ポリシリコンゲートのようにｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとでゲート電極の仕事関数を異ならせることができず、しきい値電圧を適正化することが非常に難しくなる。特に、０．５Ｖ以下の低いしきい値電圧を実現するためには、ｎ型ＭＩＳＦＥＴのゲート電極には仕事関数が４．６ｅＶ以下、望ましくは４．３ｅＶ以下の材料、ｐ型ＭＩＳＦＥＴのゲート電極には仕事関数が４．６ｅＶ以上、望ましくは４．９ｅＶ以上の材料が必要となる。そのため、ゲート電極にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで異なる金属材料を用いた、いわゆるデュアルメタルゲートプロセスが必要となる。
【０００４】
デュアルメタルゲートプロセスでは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとでゲート電極を別々に形成する必要がある。そのため、ｎ型及びｐ型ＭＩＳＦＥＴが形成される領域を含む全面に一方のＭＩＳＦＥＴ（例えばｎ型）用のゲート電極材料膜を形成し、その後で他方のＭＩＳＦＥＴ（例えばｐ型）が形成される領域内のゲート電極材料膜のみを選択的に除去し、その後で他方のＭＩＳＦＥＴ（例えばｐ型）用のゲート電極材料膜を形成する。
【０００５】
例えば、ｎ型ＭＩＳＦＥＴのゲート電極材料としてハフニウム窒化物、ｐ型ＭＩＳＦＥＴのゲート電極材料としてタングステンを用いた場合を想定する。この場合、ｐ型ＭＩＳＦＥＴ形成領域のハフニウム窒化物は、レジストをマスクとして、例えば過酸化水素水を用いてウエットエッチングによって除去する。
【０００６】
しかしながら、ハフニウム窒化物等のゲート電極材料をウエットエッチングによって除去する際に、ｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜もエッチング液に晒されてしまう。また、レジストを除去する際に用いる有機溶剤などにも、ｐ型ＭＩＳＦＥＴ形成領域のゲート絶縁膜が晒されてしまう。したがって、上述したデュアルメタルゲートプロセスでは、ｐ型ＭＩＳＦＥＴのゲート絶縁膜の信頼性が大幅に低下してしまうという問題が生じる。
【０００７】
また、従来技術として、特許文献１、特許文献２及び特許文献３には、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとでゲート電極の仕事関数を変えるために、タングステンシリサイド膜に不純物をイオン注入するという技術が開示されている。すなわち、ｎ型ＭＩＳＦＥＴのタングステンシリサイド膜にはｎ型不純物をイオン注入し、ｐ型ＭＩＳＦＥＴのタングステンシリサイド膜にはｐ型不純物をイオン注入することで、ｎ型ＭＩＳＦＥＴのゲート電極の仕事関数とｐ型ＭＩＳＦＥＴのゲート電極の仕事関数とを異ならせるようにしている。
【０００８】
しかしながら、タングステンシリサイド膜中にイオン注入によって不純物を導入するため、イオン注入ダメージによってゲート絶縁膜等の信頼性が低下するという問題が生じる。
【０００９】
【特許文献１】
特開平８−１３０２１６号公報
【００１０】
【特許文献２】
特開平８−１５３８０４号公報
【００１１】
【特許文献３】
特開平９−２４６２０６号公報
【００１２】
【発明が解決しようとする課題】
このように、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとで互いに仕事関数が異なるゲート電極材料を用いたデュアルメタルゲートプロセスが提案されている。しかしながら、ゲート電極材料を除去する際のエッチング液やレジストを除去する際の除去液にゲート絶縁膜が晒されるため、ゲート絶縁膜の信頼性が低下するという問題がある。また、シリサイド膜にｎ型及びｐ型の不純物をイオン注入することにより、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとでゲート電極の仕事関数を変える方法も提案されている。しかしながら、イオン注入ダメージによってゲート絶縁膜等の信頼性が低下するという問題がある。
【００１３】
本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置の製造方法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ｎ型ＭＩＳトランジスタが形成される第１の領域内の第１のゲート絶縁膜上及びｐ型ＭＩＳトランジスタが形成される第２の領域内の第２のゲート絶縁膜上に、ＭＳｉx 膜（ただし、Ｍはタングステン及びモリブデンの中から選択された金属元素、ｘ＞１）を形成する工程と、前記第２の領域内の前記ＭＳｉx 膜に含有されたシリコンを抽出して第２の領域内にＭＳｉy 膜（ただし、０≦ｙ＜１）を形成する工程と、を備えたことを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１８】
（実施形態１）
図１（ａ）〜図６（ｋ）は、本発明の第１の実施形態に係るＭＩＳＦＥＴ（ＭＩＳトランジスタ）の製造工程を示した断面図である。本実施形態は、いわゆるダマシンゲート技術を用いてＭＩＳＦＥＴを作製するものである。
【００１９】
まず、図１（ａ）に示すように、シリコン基板（半導体基板）１０の表面領域に、ＳＴＩ技術等を用いて素子分離領域１１を形成する。続いて、将来除去されるダミーゲート構造として、例えば、厚さ６ｎｍ程度のゲート酸化膜（ゲート絶縁膜）１２、厚さ１５０ｎｍ程度のポリシリコン膜１３及び厚さ５０ｎｍ程度のシリコン窒化膜１４からなる積層構造を、酸化技術、ＣＶＤ技術、リソグラフィー技術及びＲＩＥ技術を用いて形成する。続いて、イオン注入技術を用いて、エクステンション拡散層領域１５を形成する。さらに、シリコン窒化膜からなる幅４０ｎｍ程度のゲート側壁膜１６を、ＣＶＤ技術とＲＩＥ技術を用いて形成する。
【００２０】
次に、図１（ｂ）に示すように、イオン注入技術によりソース・ドレイン拡散層１７を形成する。その後、サリサイドプロセス技術により、ダミーゲート構造及びゲート側壁膜１６をマスクとして、ソース・ドレイン領域のみに厚さ４０ｎｍ程度のシリサイド膜（例えばコバルトシリサイド膜）１８を形成する。この時、ソース・ドレイン領域のドーパントとして、ｎ型領域にはヒ素、ｐ型領域にはガリウムを、いずれも１×１０15／ｃｍ2 以上のドーズ量でイオン注入しておく。これらのドーパントは、シリサイドの凝集を抑制し、熱耐性を大幅に向上させるためのものである。
【００２１】
次に、図２（ｃ）に示すように、層間絶縁膜１９として、例えばシリコン酸化膜をＣＶＤ法によって堆積する。さらに、このシリコン酸化膜をＣＭＰ技術によって平坦化することで、シリコン窒化膜１４及びシリコン窒化膜１６の上面を露出させる。
【００２２】
次に、図２（ｄ）に示すように、例えば燐酸を用いて、シリコン窒化膜１４を層間絶縁膜１９に対して選択的に除去する。この時に、ゲート側壁膜のシリコン窒化膜１６も、ポリシリコン膜１３の高さ程度までエッチングされる。続いて、例えばラジカル原子エッチング技術を用いて、ダミーゲートであるポリシリコン膜１３を、層間絶縁膜１９及びゲート側壁膜１６に対して選択的に除去する。
【００２３】
次に、図３（ｅ）に示すように、弗酸等のウエット処理によってダミーゲート酸化膜１２を除去することで、シリコン基板１０の表面を露出させる。続いて、このようにして得られたゲート用溝部の少なくとも底部に、ゲート絶縁膜２０を形成する。ゲート絶縁膜２０には、例えばシリコン基板１０を熱酸化することで得られたシリコン酸化膜を用いることができる。また、このシリコン酸化膜の表面を窒素プラズマによってさらに窒化した絶縁膜を、ゲート絶縁膜２０として用いてもよい。さらに、以下に述べるように、高誘電体膜をゲート絶縁膜２０に用いてもよい。
【００２４】
ゲート絶縁膜２０に用いる高誘電体膜には、例えばハフニウム酸化膜があげられる。このハフニウム酸化膜は、例えば、ＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、有機系のＨｆガスを用いたＣＶＤ法、或いはハフニウム窒化物のターゲットやハフニウムのターゲットを用いたスパッタリング法を用いてハフニウム窒化膜を形成し、その後でハフニウム窒化膜を酸化することにより、形成することができる。酸化されるハフニウム窒化膜の厚さは、数ｎｍ程度の極薄であることが望ましい。ハフニウム窒化膜の膜厚が厚くなるにつれて、結晶化が起こりやすくなるためである。ハフニウム窒化物をスパッタリング法で形成する場合は、スパッタされたハフニウムやハフニウム窒化物の粒子のエネルギーを１００ｅＶ以下、望ましくは５０ｅＶ以下にすることが望ましい。スパッタ粒子のエネルギーが高くなるにつれて、シリコン基板へスパッタ粒子が食い込むようになり、チャネル表面のモフォロジーが劣化するためである。
【００２５】
次に、図３（ｆ）に示すように、スパッタリング法、ＣＶＤ法或いは塗布法を用いて、タングステン膜（Ｗ膜）２１を全面に形成する。このタングステン膜２１の膜厚は、特に限定されるものではないが、後述するような理由により、１０ｎｍ程度以下であることが望ましい。また、スパッタリング法を用いる場合は、スパッタされたタングステン粒子のエネルギーを１００ｅＶ以下、望ましくは５０ｅＶ以下にすることが望ましい。タングステン粒子のエネルギーをこのような低エネルギーにすることで、下地のゲート絶縁膜２０へタングステン粒子が食い込むことがなくなり、ゲート絶縁膜の信頼性が著しく向上する。
【００２６】
次に、図４（ｇ）に示すように、スパッタリング法、ＣＶＤ法或いは塗布法を用いて、シリコン膜２２を全面に形成する。シリコン膜２２の膜厚は、少なくともタングステン膜２１の膜厚よりも厚くする。また、シリコン膜２２の膜厚は、後述するような理由により、３０ｎｍ程度以下とすることが望ましい。また、タングステン膜２１の形成工程からシリコン膜２２の形成工程までの間（基板の搬送工程等）は、基板を大気に晒すことなく、真空中或いは酸素の極力少ない雰囲気中に基板を維持することが望ましい。タングステン膜２１とシリコン膜２２との間に酸素が存在すると、後のシリサイデーション工程において均一な反応が阻害されるおそれがあるためである。
【００２７】
次に、図４（ｈ）の工程に移行する。なお、図４（ｈ）からは、図の向かって左側はｎ型ＭＩＳＦＥＴ形成領域、右側はｐ型ＭＩＳＦＥＴ形成領域とする（以後の図も同様）。本工程では、リソグラフィー技術を用いて、ｐ型ＭＩＳＦＥＴ領域のみが開口したレジスト２３のパターンを形成する。
【００２８】
次に、図５（ｉ）に示すように、レジスト２３をマスクとし、且つタングステン膜２１をエッチングストッパーとして、シリコン膜２２のドライエッチングを行うことで、ｐ型ＭＩＳＦＥＴ領域のシリコン膜２２のみを選択的に除去する。このとき、ゲート絶縁膜２０はタングステン膜２１に覆われているため、ドライエッチングされない。
【００２９】
次に、図５（ｊ）に示すように、レジスト２３を有機溶剤などで除去する。この時も、ゲート絶縁膜２０はタングステン膜２１に覆われているため、有機溶剤などに晒されないですむ。その後、例えば窒素ガス雰囲気中或いは窒素と水素の混合ガス雰囲気中において、５００℃〜６００℃程度の温度で熱処理を行う。この熱処理により、ｎ型ＭＩＳＦＥＴ領域のタングステン膜２１がシリコン膜２２と反応して、タングステンシリサイド膜（ＷＳｉx 膜）２４が形成される。
【００３０】
上記熱処理によって形成されるタングステンシリサイド膜２４の膜厚が厚すぎると、膜応力によってタングステンシリサイド膜２４が剥がれてしまうおそれがある。したがって、タングステンシリサイド膜２４の膜厚が、望ましくは２０ｎｍ以下、より望ましくは１０ｎｍ以下となるように、タングステン膜２１とシリコン膜２２の膜厚を設定しておくことが望ましい。
【００３１】
また、熱処理において反応しなかった余剰のシリコン膜２２が存在する場合には、この余剰のシリコン膜２２をドライエッチング等によって選択的に除去するようにしてもよいし、或いは、後述するように余剰のシリコン膜２２を残しておいてもよい。一方、タングステン膜２１は、上記熱処理において全て反応してタングステンシリサイド膜２４となるように、タングステン膜２１及びシリコン膜２２の熱処理温度及び熱処理時間を設定する。
【００３２】
また、タングステンシリサイド膜（ＷＳｉx 膜）２４におけるシリコンの組成比（シリコン原子数の比率）は、タングステンシリサイド膜２４におけるタングステンの組成比（タングステン原子数の比率）よりも高いことが望ましい。すなわち、ｘ＞１であることが望ましい。特に、シリコンの組成比がタングステンの組成比の２倍以上であること（ｘ≧２）が望ましい。
【００３３】
次に、図６（ｋ）に示すように、タングステン膜２５を、スパッタリング法或いはＣＶＤ法など用いて全面に堆積する。続いて、タングステン膜２１、タングステンシリサイド膜２４及びタングステン膜２５のＣＭＰを行う。これにより、ｎ型ＭＩＳＦＥＴ領域のゲート用溝内にはタングステンシリサイド膜２４及びタングステン膜２５が、ｐ型ＭＩＳＦＥＴ領域にはタングステン膜２１及びタングステン膜２５が、それぞれ埋め込まれたゲート電極構造が得られる。
【００３４】
以上のようにして、ｎ型ＭＩＳＦＥＴではゲート電極の最下層（ゲート絶縁膜２０に接する部分）がタングステンシリサイド膜２４であり、ｐ型ＭＩＳＦＥＴではゲート電極の最下層（ゲート絶縁膜２０に接する部分）がタングステン膜２１である相補型ＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）が得られる。
【００３５】
図７は、ＷＳｉx 膜（或いはＷＳｉy 膜）におけるｘ値（或いはｙ値）と仕事関数の関係を示した図である。図に示すように、ｘ＝０の場合、すなわちタングステン膜（Ｗ膜）の場合には、仕事関数は４．７〜４．９ｅＶ程度である。仕事関数が幅を持っているのは、結晶方位面に応じて仕事関数が異なるためである。
【００３６】
タングステンシリサイド膜（ＷＳｉx 膜）におけるシリコンの組成比が、タングステンシリサイド膜におけるタングステンの組成比よりも高い場合、すなわちｘ＞１の場合には、タングステンシリサイド膜の仕事関数は、結晶方位面によって多少変動はあるものの、４．６ｅＶ程度以下となる。すでに述べたように、ｎ型ＭＩＳＦＥＴのゲート電極の仕事関数は４．６ｅＶ以下にすることが望ましい。したがって、ｘ＞１とすることで、ｎ型ＭＩＳＦＥＴのゲート電極に適したタングステンシリサイド膜が得られる。また、シリコンの組成比がタングステンの組成比の２倍以上である場合、すなわちｘ≧２の場合には、結晶方位面によらず、タングステンシリサイド膜の仕事関数が４．６ｅＶ程度以下となる。したがって、ｘ≧２とすることで、ｎ型ＭＩＳＦＥＴのゲート電極により適したタングステンシリサイド膜が得られる。
【００３７】
なお、上述した実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極の最下層にタングステン膜（Ｗ膜）２１を用いたが、タングステン膜２１の代わりにタングステンリサイド膜（ＷＳｉy 膜）を用いることも可能である。この場合にも、基本的には上述した実施形態と同様の製造方法を適用可能である。すでに述べたように、ｐ型ＭＩＳＦＥＴのゲート電極の仕事関数は４．６ｅＶ以上にすることが望ましい。図７からわかるように、ｙ＜１とすることで、４．６ｅＶ程度以上の仕事関数を有する、ｐ型ＭＩＳＦＥＴのゲート電極に適したタングステンシリサイド膜が得られる。したがって、ｐ型ＭＩＳＦＥＴのゲート電極には、タングステン膜（ｙ＝０に対応）の他、タングステンリサイド膜（０＜ｙ＜１に対応）を用いることが可能である。
【００３８】
以上のように、本実施形態によれば、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴそれぞれのゲート電極の仕事関数を最適化することにより、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのしきい値電圧を適正化することが可能となる。
【００３９】
また、本実施形態によれば、ゲート絶縁膜上にタングステン膜を形成した後に該タングステン膜を除去しないため、ゲート絶縁膜の表面が従来のようにウエットエッチング液や有機溶剤などに晒されることがない。また、従来のようにタングステンシリサイド膜中に不純物をイオン注入することがないため、ゲート絶縁膜にイオン注入ダメージが加わることもない。したがって、ゲート絶縁膜の信頼性に優れたＭＩＳＦＥＴを作製することが可能となる。
【００４０】
また、タングステンは、ゲート絶縁膜（特にシリコン酸化膜（ＳｉＯ2 膜）やシリコン酸窒化膜（ＳｉＯＮ膜））中に拡散し難いため、この点からもゲート絶縁膜の信頼性に優れたＭＩＳＦＥＴを得ることが可能となる。
【００４１】
なお、上述した図６（ｋ）の工程で形成する上層側のタングステン膜２５は、主としてゲート電極の低抵抗化のためのものである。したがって、タングステンリサイド膜よりも抵抗率の低い導電材料として、タングステンの他にアルミニウム等を用いてもよい。
【００４２】
また、図６（ｋ）の工程において、タングステン膜２５を形成する前にチタン窒化膜等のバリアメタル膜を５ｎｍ程度形成し、その後でタングステン膜２５を形成するようにしてもよい。
【００４３】
また、図５（ｊ）の工程において熱処理で反応しなかった余剰のシリコン膜２２を除去しなかった場合には、図６（ｋ）の工程においてタングステン膜２５を形成した後に熱処理を行い、この熱処理によって余剰のシリコン膜２２とタングステン膜２５とを反応させてタングステンシリサイド膜にしてもよい。或いは、チタン膜及びチタン窒化膜の積層構造からなるバリアメタル膜を形成した後にタングステン膜２５を形成し、その後に熱処理を行って余剰のシリコン膜２２とチタンとを反応させてチタンシリサイド膜にしてもよい。
【００４４】
さらに、上述した実施形態では、ｐ型ＭＩＳＦＥＴのゲート電極の最下層をタングステン膜２１とし、ｎ型ＭＩＳＦＥＴのゲート電極の最下層をタングステンシリサイド膜２４としたが、ｐ型ＭＩＳＦＥＴのゲート電極の最下層をモリブデン膜とし、ｎ型ＭＩＳＦＥＴのゲート電極の最下層をモリブデンシリサイド膜としてもよい。この場合、上述した製造工程で用いたタングステン膜２１の代わりにモリブデン膜を用いることで、上述したのと同様の工程を適用することが可能である。また、モリブデンシリサイド膜についても、図７と同様の特性を示すことから、一般的に言えば、ｎ型ＭＩＳＦＥＴのゲート電極についてはＭｏＳｉx 膜（ｘ＞１、より望ましくはｘ≧２）を、ｐ型ＭＩＳＦＥＴのゲート電極についてはＭｏＳｉy 膜（０≦ｙ＜１）を適用することが可能である。
【００４５】
（実施形態２）
図８（ａ）〜図１０（ｉ）は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
【００４６】
まず、図８（ａ）に示すように、素子分離領域１０１を有した単結晶シリコン基板（半導体基板）１００上に、シリコン酸化膜１０２を形成する。続いて、シリコン酸化膜１０２上に、多結晶シリコン膜１０３を堆積する。
【００４７】
次に、図８（ｂ）に示すように、多結晶シリコン膜１０３を異方性エッチングし、ダミーゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（ｎＭＯＳ領域）にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（ｐＭＯＳ領域）にはＢ+ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０５を形成する。
【００４８】
次に、図８（ｃ）に示すように、シリコン窒化膜１０６及びシリコン酸化膜１０７を全面に堆積する。その後、エッチバックを行い、ダミーゲート電極の側壁上に選択的にシリコン窒化膜１０６及びシリコン酸化膜１０７を残す。続いて、ｎＭＯＳ領域にはＰ+ イオンをイオン注入し、ｐＭＯＳ領域にはＢ+ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０８を形成する。
【００４９】
次に、図９（ｄ）に示すように、層間絶縁膜１０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜１０９を平坦化し、多結晶シリコン膜１０３の表面を露出させる。
【００５０】
次に、図９（ｅ）に示すように、多結晶シリコン膜１０３を除去し、さらにシリコン酸化膜１０２を除去する。これにより、シリコン基板１００及びシリコン窒化膜１０６に囲まれた溝が形成される。
【００５１】
次に、図９（ｆ）に示すように、プラズマ酸窒化法により、溝の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
【００５２】
次に、図１０（ｇ）に示すように、ＣＶＤ法により、全面にタングステンシリサイド膜（ＷＳｉx 膜）１１１を堆積する。ソースガスとしては、例えば、Ｗ（ＣＯ）6 及びＳｉＨ4 を用いる。さらに、ＣＭＰ法によって、タングステンシリサイド膜１１１を平坦化して、層間膜１０９の表面を露出させる。
【００５３】
次に、図１０（ｈ）に示すように、金属膜としてタングステン膜（Ｗ膜）１１２を全面に堆積する。さらに、ＰＭＯＳ領域以外のタングステン膜１１２をエッチングによって除去する。
【００５４】
次に、図１０（ｉ）に示すように、例えば６００℃程度の熱処理を行う。この熱処理により、タングステンシリサイド膜１１１中のＳｉがタングステン膜１１２側に抽出される。その結果、ｐＭＯＳ領域では、ｎＭＯＳ領域のタングステンシリサイド膜１１１よりもＳｉ濃度が低いタングステンシリサイド膜１１３が形成される。その後、残ったタングステン膜１１２を除去することで、図１０（ｉ）に示すような構造が得られる。
【００５５】
このようにして、ｎＭＯＳトランジスタのゲート電極には相対的に仕事関数が低いタングステンシリサイド膜１１１を用い、ｐＭＯＳトランジスタのゲート電極には相対的に仕事関数の高いタングステンシリサイド膜１１３を用いたＣＭＯＳトランジスタを得ることができる。
【００５６】
図１０（ｉ）の熱処理工程の効果を調べるために、図１１に示すようなＭＩＳキャパシタを以下のようにして作製した。まず、素子分離領域２０１を有した単結晶シリコン基板２００上に、ゲート絶縁膜２０２を形成する。続いて、ゲート絶縁膜２０２上に、タングステンシリサイド膜２０３（厚さ１０ｎｍ）堆積し、さらにタングステンシリサイド膜２０３上にタングステン膜２０４（厚さ４０ｎｍ）を堆積する。続いて、タングステンシリサイド膜２０３及びタングステン膜２０４をパターニングしてゲート電極を形成する。その後、窒素雰囲気中で４５０〜６００℃の温度範囲で熱処理を行い、タングステンシリサイド膜２０３中のＳｉをタングステン膜２０４によって抽出する。さらに、水素と窒素の混合ガス雰囲気中で４５０℃の熱処理を行う。このようにして、図１１に示したようなＭＩＳキャパシタを作製した。
【００５７】
図１２は、このようにして作製したＭＩＳキャパシタのＣ−Ｖ特性の測定結果を示したものである。特性（ａ）、（ｂ）、（ｃ）及び（ｄ）は、それぞれ熱処理温度を４５０℃、５００℃、５５０℃及び６００℃としたものである。また、タングステンシリサイド膜２０３及びタングステン膜２０４の積層構造を有するＭＩＳキャパシタの他、タングステンシリサイド膜の単層構造を有するＭＩＳキャパシタ及びタングステン膜の単層構造を有するＭＩＳキャパシタについても測定を行った。
【００５８】
その結果、４５０℃で熱処理を行った積層構造を有するＭＩＳキャパシタのＣ−Ｖ特性は、タングステンシリサイド膜の単層構造を有するＭＩＳキャパシタのＣ−Ｖ特性と一致することがわかった。そして、熱処理温度が５００℃、５５０℃及び６００℃と増加するにしたがってＣ−Ｖ特性は右方向にシフトし、６００℃の場合には、タングステン膜の単層構造を有するＭＩＳキャパシタのＣ−Ｖ特性と一致することがわかった。Ｃ−Ｖ特性のシフト量は電極材料の仕事関数に比例し、Ｃ−Ｖ特性が右側にシフトするほど仕事関数が高いことを意味する。したがって、熱処理温度を増加させるにしたがって、タングステンシリサイド膜からタングステン膜へ移動するシリコンの量が増加し、６００℃程度の温度で熱処理を行った場合には、少なくともタングステンシリサイド膜とゲート絶縁膜との界面近傍では、タングステンシリサイド膜がタングステン膜に極めて近い状態になっていると考えられる。
【００５９】
なお、本実施形態においても、タングステンシリサイド膜（ＷＳｉx 膜或いはＷＳｉy 膜）におけるｘ値或いはｙ値と仕事関数との関係は、第１の実施形態で示した図７と同様である。したがって、ｎ型ＭＩＳＦＥＴのタングステンシリサイド膜（ＷＳｉx 膜）では、ｘ＞１望ましくはｘ≧２となるようにする。すなわち、タングステンシリサイド膜（ＷＳｉx 膜）１１１については、ｘ＞１望ましくはｘ≧２となるようにする。また、ｐ型ＭＩＳＦＥＴのタングステンシリサイド膜（ＷＳｉy 膜）では、ｙ＜１となるようにする。すなわち、タングステンシリサイド膜（ＷＳｉy 膜）１１３については、ｙ＜１となるようにする。また、図１１及び図１２で示した結果からもわかるように、熱処理温度等によってはタングステンシリサイド膜１１１が実質的にタングステン膜に変換される場合もある。したがって、ｐ型ＭＩＳＦＥＴについては、タングステンシリサイド膜（ＷＳｉy 膜、０＜ｙ＜１）１１３の代わりにタングステン膜（Ｗ膜、ｙ＝０に対応）を用いることが可能である。
【００６０】
以上のように、本実施形態によれば、ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴそれぞれのゲート電極の仕事関数を最適化することにより、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴそれぞれのしきい値電圧を適正化することが可能となる。
【００６１】
また、本実施形態によれば、ゲート絶縁膜上にタングステンシリサイド膜を形成した後に該タングステンシリサイド膜を除去しないため、ゲート絶縁膜の表面が従来のようにウエットエッチング液や有機溶剤などに晒されることがない。また、従来のようにタングステンシリサイド膜中に不純物をイオン注入することがないため、ゲート絶縁膜にイオン注入ダメージが加わることもない。したがって、ゲート絶縁膜の信頼性に優れたＭＩＳＦＥＴを作製することが可能となる。
【００６２】
なお、本実施形態では、タングステンシリサイド膜１１１のソースガス（成膜用ガス）としてＷ（ＣＯ）6 及びＳｉＨ4 を用いたが、ＷのソースガスにはＷＦ6 或いはＷＣｌ6 を、ＳｉのソースガスにはＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 或いはＳｉＦ4 を用いることも可能である。
【００６３】
また、本実施形態において、タングステンシリサイド膜１１１中にリン（Ｐ）或いはヒ素（Ａｓ）を含有させるようにしてもよい。Ｐを含有させる場合には、Ｐのソースガスとして例えばＰＨ3 を用いればよい。Ａｓを含有させる場合には、Ｐのソースガスとして例えばＡｓＨ3 を用いればよい。タングステンシリサイド膜にＰやＡｓ等の不純物を含有させることで、不純物を含有していないタングステンシリサイド膜よりも仕事関数を下げることが可能である。
【００６４】
また、本実施形態では、タングステンシリサイド膜１１１とタングステン膜（金属膜）１１２を反応させるようにしたが、タングステン膜１１２の代わりにＰｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｓｂ及びＢｉの少なくとも一つを含有する金属膜を用いることが可能である。
【００６５】
さらに、本実施形態では、ｎ型ＭＩＳＦＥＴのゲート電極にタングステンシリサイド膜１１１を用い、ｐ型ＭＩＳＦＥＴのゲート電極にタングステンシリサイド膜１１３を用いたが、これらのタングステンシリサイド膜の代わりにモリブデンシリサイド膜を用いてもよい。この場合、上述した製造工程で用いたタングステンシリサイド膜１１１の代わりにモリブデンシリサイド膜を用いることで、上述したのと同様の工程を適用することが可能である。Ｍｏのソースガスには、Ｍｏ（ＣＯ）6 、ＭｏＦ6 或いはＭｏＣｌ6 を用いることが可能である。Ｓｉのソースガスには、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 或いはＳｉＦ4 を用いることが可能である。また、モリブデンシリサイド膜についても、図７と同様の特性を示すことから、一般的に言えば、ｎ型ＭＩＳＦＥＴのゲート電極についてはＭｏＳｉx 膜（ｘ＞１、より望ましくはｘ≧２）を、ｐ型ＭＩＳＦＥＴのゲート電極についてはＭｏＳｉy 膜（０≦ｙ＜１）を適用することが可能である。
【００６６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００６７】
【発明の効果】
本発明によれば、従来のデュアルメタルゲートプロセスを用いた半導体装置の問題点が改善され、素子特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図７】ＷＳｉx 膜（或いはＷＳｉy 膜）におけるｘ値（或いはｙ値）と仕事関数の関係を示した図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程についてその一部を示した断面図である。
【図１１】本発明の第２の実施形態に係り、熱処理の効果を調べるために作製したＭＩＳキャパシタの構成を示した図である。
【図１２】図１１に示したような構成を有するＭＩＳキャパシタについて、そのＣ−Ｖ特性の測定結果を示した図である。
【符号の説明】
１０、１００、２００…シリコン基板
１１、１０１、２０１…素子分離領域
１２、２０、１１０、２０２…ゲート絶縁膜
１３、１０３…多結晶シリコン膜
１４、１０６…シリコン窒化膜
１５…エクステンション拡散層領域
１６…ゲート側壁膜
１７…ソース・ドレイン拡散層
１８…シリサイド膜
１９、１０９…層間絶縁膜
２１、２５、１１２、２０４…タングステン膜
２２…シリコン膜
２３…レジスト
２４、１１１、１１３、２０３…タングステンシリサイド膜
１０２、１０７…シリコン酸化膜
１０５、１０８…拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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