(57)【特許請求の範囲】
【請求項１】
電荷蓄積層に対する電荷の注入または電荷蓄積層から電荷の放出によってデータの書き込み、または消去を行う半導体メモリのリフレッシュ方法であって、
メモリアレイを複数のサブアレイに分割し、サブアレイ単位に、個々のサブアレイを順次選択してリフレッシュを行い、かつ、
上記リフレッシュ動作は、選択されたサブアレイのデータを一旦別の記憶手段に退避させた後、
上記選択されたサブアレイに対する消去動作を行い、
上記記憶手段から上記選択されたサブアレイにデータを書き戻すことによって行い、
上記リフレッシュ動作時に選択されたサブアレイに代えて、上記記憶手段に退避されているデータをアクセスする
半導体メモリのリフレッシュ方法。
【請求項２】
上記サブアレイの大きさは一度に消去できるメモリセル群の最小単位である消去ブロックの整数倍である
請求項１に記載の半導体メモリのリフレッシュ方法。
【請求項３】
電荷蓄積層に対する電荷の注入または電荷蓄積層から電荷の放出によってデータの書き込み、または消去を行う半導体メモリのリフレッシュ方法であって、
メモリアレイを複数のサブアレイに分割し、かつ、これらサブアレイの内一つのサブアレイを予備サブアレイとして用いることとし、
選択されたサブアレイのデータを上記予備サブアレイに書き写した後、
上記選択されたサブアレイに対する消去動作を行い、
上記予備サブアレイを実際のデータを記憶するサブアレイに転化するアドレス変換を行い、書き写し元の選択されたサブアレイを予備サブアレイに転化するアドレス変換を行う
半導体メモリのリフレッシュ方法。
【請求項４】
上記予備サブアレイはリフレッシュを行う前に消去状態とする
請求項３に記載の半導体メモリのリフレッシュ方法。
【請求項５】
上記サブアレイの大きさは一度に消去できるメモリセル群の最小単位である消去ブロックの整数倍である
請求項３に記載の半導体メモリのリフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、ＥＥＰＲＯＭなどの半導体メモリのリフレッシュ方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリなどのＥＥＰＲＯＭは、コントロールゲートとシリコン基板との間に、電気的に周囲と絶縁された電荷蓄積層（フローティングゲート）を有し、たとえば、ＦＮ（Fowler-Nordheim ）トンネル電流（以下ＦＮ電流という）によってフローティングゲートに電荷（電子）を注入したり、フローティングゲートから電子を放出させたりして、メモリセルのしきい値電圧を変化させ、しきい値電圧のレベルに応じたデータを記憶する。
【０００３】
図５はこのような書き換えが可能なフラッシュＥＥＰＲＯＭの構造を示す図である。
図５（ａ）はフラッシュＥＥＰＲＯＭの簡略断面図であり、図５（ｂ）はフラッシュＥＥＰＲＯＭの等価回路を示す図である。
図５（ａ）において、１１はコントロールゲート、１２はフローティングゲート、１３はゲート酸化膜、１４はシリコン基板、１５はソース拡散層、１６はドレイン拡散層をそれぞれ示している。
なお、ここで、たとえば、シリコン基板１４はｐ型シリコン、ソース拡散層１５およびドレイン拡散層１６はｎ型シリコンによって構成されたものとして、フラッシュＥＥＰＲＯＭの動作を説明する。
【０００４】
図６はフラッシュＥＥＰＲＯＭのフローティングゲート１２に電子を注入するおよびフローティングゲート１２から電子を放出させるとき、メモリセルのバイアス状態を示す回路図である。なお、ここで、フローティングゲート１２に電子を注入する操作をメモリセルの消去（以下単に消去という）とし、フローティングゲート１２から電子を放出させる動作をメモリセルの書き込み（以下、単に書き込みという）として、説明を行う。
【０００５】
図６（ａ）はフローティングゲート１２に電子を注入するすなわち消去時のメモリセルのバイアス状態を示す回路図である。
図示のように、メモリセルを消去するとき、コントロールゲート１１に高い電圧、たとえば、２０Ｖの電圧を印加し、シリコン基板１４、ソース拡散層１５およびドレイン拡散層１６に０Ｖの電圧、すなわち接地電位を印加して行う。
【０００６】
メモリセルがこのようにバイアスされると、フローティングゲート１２とシリコン基板１４との間にあるゲート酸化膜１３に高電界がかかり、フローティングゲート１２からシリコン基板１４に向かってＦＮ電流が流れ、これと逆の方向に電子が流れるので、フローティングゲート１２に電子が注入されることになる。
【０００７】
一方、フローティングゲート１２から電子を放出させるとき、メモリセルが図６（ｂ）に示すようバイアスされる。すなわち、コントロールゲート１１に負の電圧、たとえば、−１２Ｖの負電圧を印加し、シリコン基板１４およびソース拡散層１５に０Ｖの電圧を印加し、ドレイン拡散層１６に正の電圧、たとえば、６Ｖの電圧を印加して行う。
【０００８】
このようなバイアス状態において、ドレイン拡散層１６からフローティングゲート１２に向かって電流が流れ、電子の流れが電流と逆の方向であるため、フローティングゲート１２から電子が放出されることになる。
【０００９】
フローティングゲート１２に電子が注入されると、メモリセルのしきい値電圧Ｖthが上昇する。図７はフローティングゲート１２に電子を注入したメモリセルと電子を注入していないメモリセルのしきい値電圧Ｖthおよびその差ΔＶthを示している。
図７において、Ｖth0 は電子が注入されていないメモリセルのしきい値電圧、Ｖth1 は電子が注入されたメモリセルのしきい値電圧をそれぞれ示す。また、Ａは電子が注入されていないメモリセルのソース・ドレイン電流ＩDSとコントロールゲート電圧ＶCGの関係、Ｂは電子が注入されたメモリセルのソース・ドレイン電流ＩDSとコントロールゲート電圧ＶCGの関係をそれぞれ示している。
【００１０】
図７に示すように、電子の注入によって、メモリセルのしきい値電圧にΔＶthの差が生じる。このしきい値電圧Ｖthの差ΔＶthを利用してデータの“１”また“０”に対応させる。
たとえば、電子の注入（消去）によって、ハイレベルとなったしきい値電圧をデータの“１”に対応させ、電子の放出（書き込み）によって、ローレベルとなったしきい値電圧をデータ“０”に対応させる。
すなわち、消去されたメモリセルにデータ“１”が記憶され、書き込んだメモリセルにデータ“０”が記憶される。
【００１１】
メモリセルに記憶されたデータの読み出しは図８に示すバイアス状態で行われる。
すなわち、選択されたメモリセルにおいて、たとえば、コントロールゲート１１に５Ｖの電圧を印加し、シリコン基板１４およびソース拡散層１５に０Ｖの電圧を印加し、ドレイン拡散層１６にプルアップ素子によって、たとえば、２Ｖの低い電圧を印加することによって行われる。
【００１２】
図８に示すバイアス状態において、フローティングゲート１２に電子が注入されたメモリセル、すなわち、消去されたメモリセルはオフ状態となり、メモリセルに読み出し電流が流れない。このため、ドレイン拡散層１６の電圧はプルアップレベルに維持され、すなわち、約２Ｖになる。
【００１３】
一方、フローティングゲート１２に電子が注入されていないメモリセル、すなわち、書き込んだメモリセルはオン状態となり、ドレイン拡散層１６からソース拡散層１５に向かって読み出し電流ＩDSが流れ、これによってドレイン拡散層１６の電圧が降下し、プルアップレベルより低くなる。このドレイン拡散層の電圧差を検出することで、メモリセルに記憶されているデータは“１”また“０”と判断できる。
【００１４】
以上、フラッシュＥＥＰＲＯＭの消去、書き込みおよび読み出しの諸動作について説明した。前記のように、フラッシュＥＥＰＲＯＭのフローティングゲート１２は周囲と電気的に絶縁されたため、フローティングゲート１２に一旦電子が注入されると、半永久的に保持される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のＥＥＰＲＯＭにおいては、記憶データの保持状態は温度や放置時間と共に悪くなる。すなわち、フローティングゲート中の電子が温度や時間と共にフローティングゲートから抜けていくことでメモリセルのしきい値電圧が変動し、読み出しが困難になる。また、読み出しの回数が増えると、フローティングゲート中の電荷量が変化し、しきい値電圧が変動するというソフトライト現象が起きるという問題もある。
【００１６】
これらの問題を解決するため、フラッシュＥＥＰＲＯＭの各メモリセルに対してリフレッシュ動作を行うことが考えられる。この場合、一般的には、ＥＥＰＲＯＭのリフレッシュ動作はメモリアレイの全ビットに対して、同じデータで書き換え、すなわち、全ビットの消去および書き込みによってリフレッシュ動作を行う。
【００１７】
しかし、このようなリフレッシュ動作は、メモリアレイの全ビットに対してリフレッシュ動作を行うため、リフレッシュの所要時間が長く、また、消去動作が含まれるため、余分な時間がかかる。さらに、リフレッシュ動作中に通常のデータの読み出しおよび書き込みができないなどの不都合が生じる。
【００１８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、短時間でリフレッシュを行うことができ、またリフレッシュ動作中に通常のデータの読み出しおよび書き込み動作への影響を最小限に抑制できる半導体メモリのリフレッシュ方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、電荷蓄積層に対する電荷の注入または電荷蓄積層から電荷の放出によって、データの書き込み、消去を行う半導体メモリのリフレッシュ方法であって、メモリアレイを複数のサブアレイに分割し、サブアレイ単位に、個々のサブアレイを順次選択してリフレッシュを行う。
上記リフレッシュ動作は、選択されたサブアレイのデータを一旦別の記憶手段に退避させた後、上記選択されたサブアレイに対する消去動作を行い、上記記憶手段から上記選択されたサブアレイにデータを書き戻すことによって行う。
リフレッシュ動作時に選択されたサブアレイに代えて、上記記憶手段に退避されているデータをアクセスする。
【００２０】
また、本発明では、電荷蓄積層に対する電荷の注入または電荷蓄積層から電荷の放出によってデータの書き込み、消去を行う半導体メモリのリフレッシュ方法であって、メモリアレイを複数のサブアレイに分割し、かつ、これらサブアレイの内一つのサブアレイを予備サブアレイとして用いることとし、選択されたサブアレイのデータを上記予備サブアレイに書き写した後、上記選択されたサブアレイに対する消去動作を行い、上記予備サブアレイを実際のデータを記憶するサブアレイに転化するアドレス変換を行い、書き写し元の選択されたサブアレイを予備サブアレイに転化するアドレス変換を行う。
【００２１】
また、本発明では、上記サブアレイの大きさは一度に消去できるメモリセル群の最小単位である消去ブロックの整数倍である。
【００２４】
本発明によれば、メモリアレイが複数のサブアレイに分割され、分割されたサブアレイ単位で、順次リフレッシュ動作が行われる。すなわち、選択されたサブアレイのデータが一旦他の記憶手段に記憶され、そして、選択されたサブアレイに対して、消去動作が行われ、その後、他の記憶手段から元のデータが読み出され、選択されたサブアレイに書き戻される。
【００２５】
また、本発明によれば、メモリアレイが複数のサブアレイに分割され、さらに実際のデータを記憶しない予備サブアレイが設けられ、分割されたサブアレイ単位に、順にリフレッシュ動作が行われる。リフレッシュの前に、あらかじめ予備サブアレイが消去状態にしておいて、リフレッシュ時、まず選択されたサブアレイのデータが予備サブアレイに書き写され、選択されたサブアレイが消去される。
書き写しの後、予備サブアレイが実際のデータを記憶するサブアレイに転化するためのアドレス変換が行われ、また選択されたサブアレイが予備サブアレイに転化されるためのアドレス変換が行われる。
【００２６】
さらに、本発明によれば、選択されたサブアレイから予備サブアレイへのデータの書き写しは選択されたサブアレイの全データがそのまま書き写されるのではなく、必要なデータのみ選択的に書き写しが行われる。また、書き写した後、選択されたサブアレイの消去動作は、自動消去機能および消去サスペンドと消去レジューム機能を用いて行われる。
【００２７】
これにより、メモリアレイのリフレッシュ動作が短い時間内に行われ、かつメモリアレイの消去を一時中断し、他のメモリアレイからデータを読み出し、書き込みを行うことができるため、リフレッシュ動作によって通常のデータの読み出しおよび書き込みに与える影響を抑制できる。
【００２８】
【発明の実施の形態】
図１は、本発明に係る半導体メモリのリフレッシュ方法の第一の実施形態を示す図である。
図１において、１０はメモリアレイ、１〜４はサブアレイ、６はバックアップメモリを示している。
本第一の実施形態においては、図１に示すように、たとえば、メモリアレイは４個のサブアレイ１〜４に分割され、リフレッシュ動作はバックアップメモリ６を用いて行われる。
【００２９】
なお、サブアレイの大きさは一度に消去するメモリセル群の最小の単位である消去ブロックの整数倍である。
【００３０】
図２は本第一の実施形態におけるメモリアレイのリフレッシュ動作を示すための図である。図２において、６はたとえば、ＲＡＭなどによって構成されたバックアップメモリを示している。
また、図示していないが、メモリチップ内外にリフレッシュ動作を制御するためのコントローラが設けられている。
【００３１】
なお、ここで、便利なために各サブアレイ１〜４にそれぞれ４ビットのデータが記憶されているとする。
【００３２】
リフレッシュを行う前に、メモリアレイの各サブアレイにそれぞれデータが記憶されている。たとえば、サブアレイ１に“１００１”、サブアレイ４に“０１１１”などそれぞれ４ビットのデータが記憶されているとする。リフレッシュは、たとえば、サブアレイ１からサブアレイ４まで順次行われる。
【００３３】
まず、サブアレイ１が選択され、リフレッシュが行われる。図示のように、サブアレイ１のデータがバックアップメモリ６に書き写され、そして、サブアレイ１に対する消去動作が行われる。消去されたサブアレイ１に、図示のように、すべてのビットに“１”のデータが記憶される。サブアレイ１が消去された後、バックアップメモリ６からデータが読み出され、サブアレイ１に書き込まれる。
【００３４】
以上の動作によって、サブアレイ１のリフレッシュが行われた。上記の動作と同様に、サブアレイ２〜４に対して、順次リフレッシュを行い、メモリアレイ１０のリフレッシュが完了する。
【００３５】
なお、選択されたサブアレイの消去を行うとき、消去サスペンド、すなわち、消去動作の一時中断と消去レジューム、すなわち、消去動作の再開を利用することができる。これらの機能を利用すれば、あるサブアレイの消去を一時中断し、任意の他のサブアレイおよびバックアップメモリから読み出しおよび任意の他のサブアレイおよびバックアップメモリへの書き込みができる。
【００３６】
以上説明したように、本第一の実施形態によれば、メモリアレイ１０を４つのサブアレイ１〜４に分割し、選択された一つのサブアレイのデータを一旦バックアップメモリ６に書き写し、元のサブアレイに対し消去を行い、そしてバックアップメモリ６からデータを読み出し、選択された元のサブアレイに書き込むのでバックアップメモリ６の容量は各サブアレイ１〜４の容量以上があればよく、バックアップメモリ６の容量を小さくできる。
さらに、リフレッシュ時間が各サブアレイのリフレッシュ時間に低減され、また消去サスペンドと消去レジュームによって、選択されたサブアレイ以外の任意のサブアレイからのデータの読み出しおよびデータの書き込みができる利点がある。
【００３７】
図３は、本発明に係る半導体メモリのリフレッシュ方法の第二の実施形態を示す図である。
図３において、２０はメモリアレイ、１〜４はサブアレイ、５は予備サブアレイをそれぞれ示している。
【００３８】
図４は本第二の実施形態におけるリフレッシュ動作を示す図である。
図示のように、本第二の実施形態は図２に示す第一の実施形態と比べると、メモリアレイ内の一つのサブアレイを予備サブアレイ５として用いることおよびリフレッシュ時にバックアップメモリ６を使用しないことで異なる。
なお、図示していないが、メモリチップ内外にリフレッシュ動作を制御するためのコントローラが設けられている。
【００３９】
以下、図４を参照しつつ、本第二の実施形態のリフレッシュ動作について説明する。
図示のように、メモリアレイ２０が４つのサブアレイ１〜４に分割され、さらに、サブアレイ１〜４以外に予備サブアレイ５が設けられている。ここで、たとえば、各サブアレイ１〜４に４ビットのデータが記憶され、また、予備サブアレイ５にも４ビットのデータが記憶できる。通常、予備サブアレイ５は分割された各サブアレイと同じ大きさに設定される。
【００４０】
リフレッシュを行う前に、予備サブアレイ５は消去状態とされる。すなわち、図４に示すように、予備サブアレイ５のすべてのビットに“１”のデータが記憶されている。
【００４１】
リフレッシュ動作は各サブアレイ１〜４が順次選択されて行われる。ここで、たとえば、サブアレイ１から４までリフレッシュ動作を行うことにする。
まず、サブアレイ１からのデータが読み出され、予備サブアレイ５に書き込まれる。次いで、サブアレイ１に対する消去動作が行われる。これにより、図４に示すように、サブアレイ１のすべてのビットが“１”のデータに設定される。
【００４２】
そして、予備サブアレイ５をサブアレイ１へ転化するためのアドレス変換と、消去されたサブアレイ１の予備サブアレイ５への転化のためのアドレス変換を行う。以上の動作によって、サブアレイ１のリフレッシュが行われる。
【００４３】
次いで、元のサブアレイ１を予備サブアレイとして、サブアレイ２に対して上記と同じリフレッシュ動作が行われる。サブアレイ４までこのリフレッシュ操作が繰り返され、メモリアレイ２０のリフレッシュが完了する。
【００４４】
以上説明したように、本第二の実施形態によれば、メモリアレイ２０をサブアレイ１〜４の４つに分割し、かつ予備サブアレイ５を設け、選択されたサブアレイ１のデータを予備サブアレイ５に書き写し、元のサブアレイ１に対する消去動作を行い、そして予備サブアレイ５をサブアレイ１に転化するためのアドレス変換後、元のサブアレイ１を予備サブアレイ５に転化するためのアドレス変換を行うので、リフレッシュ時間が各サブアレイのリフレッシュ時間に低減され、また、選択されたサブアレイを消去するとき、自動消去機能と消去サスペンドと消去レジュームによって、選択されたサブアレイ以外の任意のサブアレイからのデータの読み出しおよびデータの書き込みが可能となる。このように、選択されたサブアレイの消去は、見かけ上隠すことができ、任意のサブアレイへの読み出しだけでなく、書き込みをも隠すことができる。
【００４５】
一回のリフレッシュはこの選択されたサブアレイの消去動作の終了でもって完了する。リフレッシュ動作は選択されたサブアレイの書き写しとその後に続く消去によって完了する。消去動作が隠れることによって、リフレッシュ時間はほぼ書き写し先のサブアレイへの書き込み時間に低減できる。
【００４６】
さらに、本第二の実施形態によれば、予備サブアレイ５は各サブアレイ１〜４と同じ容量で十分であり、すなわち予備サブアレイ５の容量を低減できる利点がある。
【００４７】
また、上述した第一および第二の実施形態のリフレッシュ動作においては、元のサブアレイのデータをすべて書き写すこととしているが、実際に必要なデータのみを書き写し、すなわち、記憶されたデータに対して、取捨選択して書き写しを行うことにより、さらに書き写すデータの量を低減でき、リフレッシュ動作の所要時間をより短縮することができる。
【００４８】
このような部分的な書き写しを行う一例として、ＦＦＳ（Flash File System ）がある。ＦＦＳはフラッシュメモリによって構成された記憶装置を管理するソフトウェアであり、たとえば、メモリカードの形で外部記憶装置として機能し、フロッピーディスクの置き換え装置として使用される。
【００４９】
ＦＦＳにおいては、記憶されているデータの劣化を抑制するために、一定の放置時間を経つと、ＦＦＳのメモリに対してリフレッシュを行う。リフレッシュ動作は、一定のブロック単位で行い、また、前述のように、メモリアレイを各サブアレイに分割し、サブアレイ単位でデータの書き換えおよびリフレッシュ動作を行う。
【００５０】
ＦＦＳにおいては、ファイルが更新されたとき、更新前の古いファイルの内容を一々消去せず、新しいファイルを他のメモリ領域に記憶するのみである。新しいファイルにアクセスするためのエントリ情報が追記され、このエントリ情報に基づき、所定のファイルへのアクセスが行われる。
これにより、更新動作において時間のかかる消去動作が避けることができ、ファイルの更新時間が短くなる。
【００５１】
しかし、頻繁にファイルの更新を行うと、メモリアレイ中に使用できる領域が少なくなり、また、エントリ情報を記憶するためのデータ領域が大きくなる。さらに、所定ファイルにアクセスできるまでの経路が長くなり、ファイルアクセス速度が低下してしまう。
【００５２】
上記の問題を解決するため、ＦＦＳにおいては、一定の時間において、データのリフレッシュを行い、リフレッシュ時、使用不可能となるファイルの情報および不必要なエントリ情報を取り除いて、必要なデータのみを選択して、書き写しを行い、不要となるメモリ領域に対して消去を行う。
【００５３】
これにより、ＦＦＳのメモリ領域を定期的に確保でき、さらにファイルアクセス時間が短くでき、しかもリフレッシュ動作において、必要な情報のみ取捨選択して書き写しを行うため、リフレッシュの所要時間を短くできる。また、前述のように、リフレッシュ動作における消去時に、自動消去機能および消去サスペンドと消去レジューム機能を用いることにより、消去動作を隠すことができ、消去動作中に他のメモリブロックへのアクセスができる利点がある。
【００５４】
【発明の効果】
以上説明したように、本発明の半導体メモリのリフレッシュ方法によれば、メモリアレイのリフレッシュ時間が一個のサブアレイのリフレッシュ時間までに低減でき、さらに一個のサブアレイのリフレッシュ時間がほぼ一個のサブアレイへのデータの書き込み時間に低減できる。また、バックアップメモリおよび予備サブアレイの容量を小さくできる利点がある。
【００５５】
さらに、サブアレイ消去時、自動消去機能および消去サスペンドと消去レジュームによって、消去動作中に消去サブアレイ以外の任意のサブアレイへのデータの読み出しおよび書き込みができる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリのリフレッシュ方法の第一の実施形態を示す図である。
【図２】第一の実施形態におけるリフレッシュの動作を示す図である。
【図３】本発明に係る半導体メモリのリフレッシュ方法の第二の実施形態を示す図である。
【図４】第二の実施形態におけるリフレッシュの動作を示す図である。
【図５】フラッシュＥＥＰＲＯＭの簡略断面および符号を示す図である。
【図６】フラッシュＥＥＰＲＯＭの書き込みおよび消去時のバイアス状態を示す回路図である。
【図７】メモリセルのしきい値電圧の変化を示す回路図である。
【図８】メモリセルの読み出し時のバイアス状態を示す図である。
【符号の説明】
１〜４…サブアレイ
５…予備サブアレイ
６…バックアップメモリ
１０，２０…メモリアレイ
１１…コントロールゲート
１２…フローティングゲート
１３…ゲート酸化膜
１４…シリコン基板
１５…ソース拡散層
１６…ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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