(57)【特許請求の範囲】
【請求項１】
アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、
前記同期型ＤＲＡＭの各バンクの最終コラムアドレス又は前記最終コラムアドレス近辺のアドレスを比較アドレスとしてレジスタに記憶し、前記アクセスアドレス信号に含まれるコラムアドレスと前記比較アドレスとを比較し、該比較結果に基づいて、前記コラムアドレスが前記比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するようにした同期型ＤＲＡＭのアクセス方法。
【請求項２】
請求項１に記載の同期型ＤＲＡＭのアクセス方法において、
前記アクセスアドレスが連続しているか否かを検出し、該検出結果に基づいて前記同期型ＤＲＡＭを連続してアクセスした回数をカウントし、該カウント結果に基づいて前記同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した後、前記コラムアドレスが前記比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにした同期型ＤＲＡＭのアクセス方法。
【請求項３】
アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、
アクセスに対応して入力される第１命令と該第１命令よりも一つ前の命令である第２命令とを記憶すると共に、前記第１命令及び第２命令におけるアドレス信号を第１アドレス及び第２アドレスとして記憶し、選択信号に基づいて前記第１命令又は前記第２命令を選択命令として出力し、前記選択信号に基づいて前記第１アドレス又は前記第２アドレスを選択アドレスとして出力し、前記選択アドレスのバンクアドレス及びローアドレスと前記第１アドレス及び第２アドレスのバンクアドレス及びローアドレスを比較し、前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、
前記選択アドレスに対して前記第２アドレスのローアドレス又はバンクアドレスが一致せず、前記第１アドレスのローアドレス及びバンクアドレスが一致する場合に、前記第１命令に対するコマンドを前記第２命令に対するコマンドよりも先に同期型ＤＲＡＭに出力するようにし、
前記同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するようにした同期型ＤＲＡＭのアクセス方法。
【請求項４】
アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、
前記同期型ＤＲＡＭの各バンクの最終コラムアドレス又は最終コラムアドレス近辺のアドレスが比較アドレスとして記憶されたレジスタと、
前記アクセスアドレス信号に含まれるコラムアドレスと前記レジスタに記憶された比較アドレスを比較するコラムアドレス比較回路と、
前記コラムアドレス比較回路の比較結果に基づいて、入力されるコラムアドレスが比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するコマンド生成部とを備えたインタフェース回路。
【請求項５】
請求項４に記載のインタフェース回路において、
前記アクセスアドレス信号が入力され、該アクセスアドレスが連続しているか否かを検出するアドレス連続検出回路と、
前記アドレス連続検出回路の検出結果に基づいて前記同期型ＤＲＡＭを連続してアクセスした回数をカウントする連続アクセスカウンタとを備え、
前記コマンド生成部は、前記連続アクセスカウンタのカウント結果に基づいて前記同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した後、前記コラムアドレス比較回路の比較結果に基づいて次のバンクに対するアクティブコマンドを発行するようにしたインタフェース回路。
【請求項６】
アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、
アクセスに対応して入力される命令を第１命令として記憶する第１命令バッファと、
前記第１命令バッファの出力信号を前記第１命令よりも一つ前の命令である第２命令として記憶する第２命令バッファと、
前記第１命令及び第２命令におけるアドレス信号をそれぞれ第１アドレス及び第２アドレスとして記憶する第１アドレスバッファ及び第２アドレスバッファと、
選択信号に基づいて前記第１命令バッファの出力信号又は前記第２命令バッファの出力信号を選択命令として出力する第１セレクタと、
前記選択信号に基づいて前記第１アドレスバッファの出力信号又は前記第２アドレスバッファの出力信号を選択アドレスとして出力する第２セレクタと、
前記第１アドレスバッファ及び第２アドレスバッファの出力信号と前記選択アドレスが入力され、前記選択アドレスのバンクアドレス及びローアドレスと前記第１アドレス及び第２アドレスのバンクアドレス及びローアドレスを比較し、該比較結果に基づいて第１判定信号を出力するアドレス比較器と、
前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、該比較結果に基づいて第２判定信号を出力する命令比較器と、
前記選択アドレスに対して前記第２アドレスのローアドレス又はバンクアドレスが一致せず、前記第１アドレスのローアドレス及びバンクアドレスが一致する場合に、前記第１命令を前記第２命令よりも先に出力するべく選択信号を出力する選択信号生成回路と、
前記同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するクロック制御回路とを備えたインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期型ＤＲＡＭのアクセス方法、インタフェース回路、及び、半導体集積回路装置に関するものである。
【０００２】
近年、半導体集積回路装置としてのマイクロコンピュータ等のシステムは、処理が複雑になると共に高速処理が要求されている。このようなシステムでは、大容量で高速アクセスが可能な同期型半導体記憶装置（シンクロナスダイナミックＲＡＭ:Synchronous Dynamic RAM) （以下、ＳＤＲＡＭという）が用いられるようになってきている。そして、このＳＤＲＡＭのデータの読み出し速度を更に早くすることが必要となっている。
【０００３】
【従来の技術】
図２３は、従来の半導体集積回路装置としてのマイクロプロセッサ（以下、単にプロセッサという）の概略ブロック回路図を示す。
【０００４】
プロセッサ１１は、ＣＰＵ１２、クロック生成回路１３、内部メモリ１４、周辺回路としてのタイマ回路１５、ＳＤＲＡＭインタフェース（ＳＤＲＡＭＩ／Ｆ）（以下、単にインタフェースという）１６を備え、それらは内部バス１７を介して相互に接続されている。
【０００５】
クロック生成回路１３は、ＣＰＵ１２の動作のためのシステムクロック信号ＳＣＫを生成する。ＣＰＵ１２は、システムクロック信号ＳＣＫに基づいて動作する。その動作において、ＣＰＵ１２は、内部バス１７を介して各回路１３〜１６をアクセスする。
【０００６】
インタフェース１６には、ＳＤＲＡＭ１８が接続されている。インタフェース１６は、システムクロック信号ＳＣＫをＳＤＲＡＭ１８に出力する。
ＳＤＲＡＭ１８は、２つのバンク（ｂａｎｋ０，ｂａｎｋ１）を含む。各バンクＢ０，Ｂ１は、それぞれ所定のメモリ構成（図２３では２５６ワード×８ビット）を有する。
【０００７】
ＣＰＵ１２は、ＳＤＲＡＭ１８をアクセスするための命令と、その命令においてＳＤＲＡＭ１８をアクセスするためのアドレス（リードアドレス又はライトアドレス）をインタフェース１６に出力する。インタフェース１６は、ＳＤＲＡＭ１８に対して、ＣＰＵ１２の命令に対応するコマンドをＳＤＲＡＭ１８に対して発行する機能と、アクセスアドレスをＳＤＲＡＭ１８のインタフェース回路に対応させて出力する機能を有する。
【０００８】
アクセスアドレスには、ローアドレス、コラムアドレス、バンクアドレスを含む。ＳＤＲＡＭ１８は、バンクアドレスに基づいて２つのバンクのうちの一方を選択する。そして、ＳＤＲＡＭ１８は、選択したバンクに対して、ローアドレスとコラムアドレスに基づいて、コマンドに応答してデータの読み出し／書き込み動作を行う。
【０００９】
又、ＳＤＲＡＭ１８は、バースト転送モードに対応して構成されている。バースト転送モードは、同一ローアドレスの連続したコラムアドレスから複数のデータを読み出すモードである。指定したコラムアドレスに対して読み出されるデータの数をバースト長という。
【００１０】
ＣＰＵ１２は、ＳＤＲＡＭ１８に対して読み出しを開始するコラムアドレスを指定する。ＳＤＲＡＭ１８は図示しないコラムアドレスカウンタを含み、該カウンタのカウント値に基づいて、指定されたコラムアドレスからバースト長分のデータをシステムクロック信号ＳＣＫの１クロック毎に出力する。これにより、連続したコラムアドレスから複数のデータを読み出す読み出し期間を短くする。
【００１１】
ところで、ＳＤＲＡＭ１８は、１つのバンクから次のバンクをアクセスする、所謂バンクが遷移するときに、アクティブコマンドを必要とする。バンク構成のＳＤＲＡＭ１８は、アクセスされていないバンクをアイドル状態にする。アイドル状態のバンクは、アクティブ状態のバンクに比べて消費電力が少ないため、ＳＤＲＡＭ１８全体の消費電力の低減に有効となる。そのため、インタフェース１６は、アクセスに先立って、ＳＤＲＡＭ１８にアクティブコマンドを発行する。ＳＤＲＡＭ１８は、アクティブコマンドに応答してバンクをアクティブにする。
【００１２】
図２１は、インタフェース１６の一部ブロック回路図であり、アクティブコマンドを発行するための回路構成を示す。
インタフェース１６の第１バンクアドレスラッチ（第１バンクラッチ）２１には、内部バス１７を介してアドレス信号の所定位置のビットがバンクアドレスとして入力される。第１バンクラッチ２１は、内部バス１７を介してＣＰＵ１２から入力されるリード信号ＲＤ，ライト信号ＷＤに基づいてバンクアドレスＢＡをラッチし、そのラッチ信号を第２バンクアドレスラッチ（第２バンクラッチ）２２とアドレス比較器２３に出力する。
【００１３】
第２バンクラッチ２２は、第１バンクラッチ２１の出力信号をラッチし、そのラッチ信号をアドレス比較器２３に出力する。この第２バンクラッチ２２は、第１バンクラッチ２１にラッチされたバンクアドレスよりも１つ前のバンクアドレスをラッチしている。従って、アドレス比較器２３には、２つのバンクアドレスが入力される。
【００１４】
アドレス比較器２３は、リード信号ＲＤ，ライト信号ＷＤに応答して２つのバンクアドレスを比較し、その比較結果をＯＲ回路２４に出力する。ＯＲ回路２４には、ＳＤＲＡＭ１８がアイドル状態にあるときにリード命令が入力されたことを示す信号ＩＲＤが入力される。ＯＲ回路２４は、その信号ＩＲＤと比較結果を論理和演算した結果をコマンド生成部２５に出力する。
【００１５】
コマンド生成部２５は、ＯＲ回路２４の出力信号に基づいてアクティブコマンドを生成し、図２３のＳＤＲＡＭ１８に対してアクティブコマンドを発行する。その後、コマンド生成部２５は、ＳＤＲＡＭ１８に対して、リード信号ＲＤに基づいてリードコマンドを、ライト信号ＷＲに基づいてライトコマンドを発行する。
【００１６】
ＳＤＲＡＭ１８は、アクティブコマンドに応答してその時に入力されるアドレス信号をローアドレスとしてラッチする。ＳＤＲＡＭ１８は、リードコマンドに応答してその時に入力されるアドレス信号をコラムアドレスとしてラッチし、そのコラムアドレスと先にラッチしたローアドレスに基づいて選択されるデータを読み出し、そのデータをインタフェース１６に出力する。インタフェース１６はＳＤＲＡＭ１８から入力されるデータをＣＰＵ１２に出力する。
【００１７】
図２２は、インタフェース１６の読み出し動作におけるタイミング図を示す。読み出し動作が開始（時刻ｔ０）されると、インタフェース１６は、ＣＰＵ１２から入力されるリード信号ＲＤ及びリードアドレス［３Ｃ］に応答してＨレベルのウエイト信号ＷＡＩＴを出力する。尚、括弧［］は、リードアドレス、コラムアドレス、読み出したデータのアドレスを、構成部材の符号と区別するために用いてある。そして、括弧内の数値は、１６進数である。また、インタフェース１６が発行するリード・ライトコマンドを、ＣＰＵ１２から出力されるリード・ライト信号と区別するために括弧を用いている。
【００１８】
次にクロック信号ＣＬＫが立ち上がる（１クロック経過）と、インタフェース１６は、ＳＤＲＡＭ１８にバンク［０］をアクティブにするためのアクティブコマンド［ＡＣＴ］及びバンクアドレス［０］を出力する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣＴ］に応答してバンク［０］をアクティブにする。
【００１９】
次に、インタフェース１６は、所定クロック（図２２では３クロック）経過後（時刻ｔ４）、ＳＤＲＡＭ１８にリードコマンド［ＲＤ］とコラムアドレス［３Ｃ］を出力する。そして、インタフェース１６は、ＳＤＲＡＭ１８の読み出し時間に対応する時間経過後、Ｌレベルのウエイト信号ＷＡＩＴを出力する。
【００２０】
ＳＤＲＡＭ１８は、コラムアドレス［３Ｃ］のデータを読み出し、その読み出したリードデータ［３Ｃ］を出力する。時刻ｔ８において、ＣＰＵ１２は、リードデータ［３Ｃ］を入力すると、次のデータを読み出すべくリード信号ＲＤとコラムアドレス［３Ｄ］を出力する。ＳＤＲＡＭ１８は、バーストモードにてデータを順次読み出している。即ち、ＳＤＲＡＭ１８は、リードデータ［３Ｃ］に続いてリードデータ［３Ｄ］〜［３Ｆ］をクロック信号ＣＬＫに同期して順次出力するため、次クロック（時刻ｔ９）において次のコラムアドレスに対するリードデータ［３Ｄ］が読み出されている。従って、ＣＰＵ１２は、リード信号ＲＤ、リードアクセス［３Ｄ］を出力した次のクロック（時刻ｔ９）においてリードデータ［３Ｄ］を入力する。
【００２１】
同様に、ＣＰＵ１２は、時刻ｔ９においてリードアドレス３Ｅを出力し、時刻ｔ１０においてリードデータ［３Ｅ］を入力する。更に、ＣＰＵ１２は、時刻ｔ１０においてリードアドレス［３Ｆ］を出力し、時刻ｔ１１においてリードデータ３Ｆを入力する。
【００２２】
次に、ＣＰＵ１２は、時刻ｔ１１において、アドレスに従ってリードアドレス４０を出力する。リードアドレス［４０］は、バンク１内のアドレスである。従って、インタフェース１６は、リードアドレス［４０］に基づいてバンク［０］からバンク［１］にバンクが遷移したと判定する。そのため、インタフェース１６は、Ｈレベルのウエイト信号ＷＡＩＴを出力する。そして、時刻Ｔ１２において、インタフェース１６は、バンク１に対するアクティブコマンド［ＡＣＴ］をＳＤＲＡＭ１８に出力する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣＴ］に応答してバンク１をアクティブにする。
【００２３】
インタフェース１６は、時刻ｔ１５において、リードコマンド［ＲＤ］とコラムアドレス［４０］をＳＤＲＡＭ１８に出力する。そして、インタフェース１６は、ＳＤＲＡＭ１８の読み出し時間に対応する時間経過後、Ｌレベルのウエイト信号ＷＡＩＴを出力する。
【００２４】
ＳＤＲＡＭ１８は、コラムアドレス［４０］のデータを読み出し、その読み出したリードデータ［４０］を出力する。時刻ｔ１９において、ＣＰＵ１２は、リードデータ４０を入力する即ち、ＣＰＵ１２は、インタフェース１６がＳＤＲＡＭ１８にアクティブコマンド［ＡＣＴ］を発行して所定期間（６クロック＝ｔＲＣＤ＋ＣＬ）た後、データを読み出すことができる。
【００２５】
尚、次のリードアドレスが同一バンク内の場合、インタフェース１６はアクティブコマンド［ＡＣＴ］を発行しない。そのため、ＣＰＵ１２は、インタフェース１６がＳＤＲＡＭ１８にリードコマンド［ＲＤ］及びコラムアドレスを出力後、ＣＡＳレイテンシＣＬ経過後にデータを読み出すことができる。
【００２６】
【発明が解決しようとする課題】
ところで、上記のように構成されたインタフェース１６は、ＣＰＵ１２から出力されるリードアドレスがどのバンクをアクセスするものかを判断し、バンクが遷移した場合にアクティブコマンドを発行するようにしている。そのため、ＳＤＲＡＭ１８をアドレスに従って連続的にアクセスする場合、上記のアクティブコマンドの発行が連続アクセスのアクセス時間に対するオーバーヘッドとなる。
【００２７】
即ち、このＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤは連続読み出し動作に対するオーバーヘッドとなる。このオーバーヘッドは、バンクをまたいで複数のデータを読み出すのに要する時間を長くする。このことは、読み出し速度を早くする妨げとなっていた。
【００２８】
本発明は上記問題点を解決するために成されたものであって、その目的はオーバーヘッドを少なくしてアクセスの高速化を図ることができる同期型ＤＲＡＭのアクセス方法、インタフェース回路、及び、半導体集積回路装置を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、前記同期型ＤＲＡＭの各バンクの最終コラムアドレス又は前記最終コラムアドレス近辺のアドレスを比較アドレスとしてレジスタに記憶し、前記アクセスアドレス信号に含まれるコラムアドレスと前記比較アドレスとを比較し、該比較結果に基づいて、前記コラムアドレスが前記比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するようにした。
【００３０】
請求項２に記載の発明は、請求項１に記載の同期型ＤＲＡＭのアクセス方法において、前記アクセスアドレスが連続しているか否かを検出し、該検出結果に基づいて前記同期型ＤＲＡＭを連続してアクセスした回数をカウントし、該カウント結果に基づいて前記同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した後、前記コラムアドレスが前記比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにした。
【００３３】
請求項３に記載の発明は、アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスする同期型ＤＲＡＭのアクセス方法において、アクセスに対応して入力される第１命令と該第１命令よりも一つ前の命令である第２命令とを記憶すると共に、前記第１命令及び第２命令におけるアドレス信号を第１アドレス及び第２アドレスとして記憶し、選択信号に基づいて前記第１命令又は前記第２命令を選択命令として出力し、前記選択信号に基づいて前記第１アドレス又は前記第２アドレスを選択アドレスとして出力し、前記選択アドレスのバンクアドレス及びローアドレスと前記第１アドレス及び第２アドレスのバンクアドレス及びローアドレスを比較し、前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、前記選択アドレスに対して前記第２アドレスのローアドレス又はバンクアドレスが一致せず、前記第１アドレスのローアドレス及びバンクアドレスが一致する場合に、前記第１命令に対するコマンドを前記第２命令に対するコマンドよりも先に同期型ＤＲＡＭに出力するようにし、前記同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するようにした。
【００３９】
請求項４に記載の発明は、アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、前記同期型ＤＲＡＭの各バンクの最終コラムアドレス又は最終コラムアドレス近辺のアドレスが比較アドレスとして記憶されたレジスタと、前記アクセスアドレス信号に含まれるコラムアドレスと前記レジスタに記憶された比較アドレスを比較するコラムアドレス比較回路と、前記コラムアドレス比較回路の比較結果に基づいて、入力されるコラムアドレスが比較アドレスと一致する場合に、当該コラムアドレスにてアクセスするバンクの次のバンクに対するアクティブコマンドを発行するコマンド生成部とを備えた。
【００４０】
請求項５に記載の発明は、請求項４に記載のインタフェース回路において、前記アクセスアドレス信号が入力され、該アクセスアドレスが連続しているか否かを検出するアドレス連続検出回路と、前記アドレス連続検出回路の検出結果に基づいて前記同期型ＤＲＡＭを連続してアクセスした回数をカウントする連続アクセスカウンタとを備え、前記コマンド生成部は、前記連続アクセスカウンタのカウント結果に基づいて前記同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した後、前記コラムアドレス比較回路の比較結果に基づいて次のバンクに対するアクティブコマンドを発行するようにした。
【００４３】
請求項６に記載の発明は、アクセスアドレス信号に基づいて複数のバンクを備えた同期型ＤＲＡＭをアクセスするインタフェース回路において、アクセスに対応して入力される命令を第１命令として記憶する第１命令バッファと、前記第１命令バッファの出力信号を前記第１命令よりも一つ前の命令である第２命令として記憶する第２命令バッファと、前記第１命令及び第２命令におけるアドレス信号をそれぞれ第１アドレス及び第２アドレスとして記憶する第１アドレスバッファ及び第２アドレスバッファと、選択信号に基づいて前記第１命令バッファの出力信号又は前記第２命令バッファの出力信号を選択命令として出力する第１セレクタと、前記選択信号に基づいて前記第１アドレスバッファの出力信号又は前記第２アドレスバッファの出力信号を選択アドレスとして出力する第２セレクタと、前記第１アドレスバッファ及び第２アドレスバッファの出力信号と前記選択アドレスが入力され、前記選択アドレスのバンクアドレス及びローアドレスと前記第１アドレス及び第２アドレスのバンクアドレス及びローアドレスを比較し、該比較結果に基づいて第１判定信号を出力するアドレス比較器と、前記第１命令及び第２命令がリード命令又はライト命令か否かを比較し、該比較結果に基づいて第２判定信号を出力する命令比較器と、前記選択アドレスに対して前記第２アドレスのローアドレス又はバンクアドレスが一致せず、前記第１アドレスのローアドレス及びバンクアドレスが一致する場合に、前記第１命令を前記第２命令よりも先に出力するべく選択信号を出力する選択信号生成回路と、前記同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を前記同期型ＤＲＡＭの動作状態に基づいて制御するクロック制御回路とを備えた。
【００４８】
請求項１に記載の発明によれば、バンクの最終コラムアドレス又は最終コラムアドレス近辺のアドレスを比較アドレスとして記憶しておき、アクセスアドレス信号に含まれるコラムアドレスが比較アドレスと一致する場合に次のバンクに対するアクティブコマンドを発行するようにしたため、その分アクセスに対するオーバーヘッドが少なくなる。
請求項２に記載の発明によれば、アクセスアドレスが連続している回数をカウントし、該カウント結果に基づいて同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した場合、次のバンクも連続してアクセスされる可能性が高いため、コラムアドレスが比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにしたため、その分アクセスに対するオーバーヘッドが少なくなる。
【００５２】
請求項３に記載の発明によれば、選択アドレスに対して第２アドレスのローアドレス又はバンクアドレスが一致せず、第１アドレスのローアドレス及びバンクアドレスが一致する場合に、第１命令に対するコマンドを第２命令に対するコマンドよりも先に同期型ＤＲＡＭに出力するようにしたため、第２命令に対するアクティブコマンドの発行を省略でき、その分オーバーヘッドが少なくなる。また、同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を同期型ＤＲＡＭの動作状態に基づいて制御するようにしたため、クロックを供給するための回路部分だけ全体の消費電力が少なくなる。
【００５６】
請求項４に記載の発明によれば、バンクの最終コラムアドレス又は最終コラムアドレス近辺のアドレスを比較アドレスとして記憶しておき、アクセスアドレス信号に含まれるコラムアドレスが比較アドレスと一致する場合に次のバンクに対するアクティブコマンドを発行するようにしたため、その分アクセスに対するオーバーヘッドが少なくなる。
【００５７】
請求項５に記載の発明によれば、アクセスアドレスが連続している回数をカウントし、該カウント結果に基づいて同期型ＤＲＡＭが所定回数以上連続してアクセスした連続アクセスを確認した場合、次のバンクも連続してアクセスされる可能性が高いため、コラムアドレスが比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにしたため、その分アクセスに対するオーバーヘッドが少なくなる。
【００６１】
請求項６に記載の発明によれば、選択アドレスに対して第２アドレスのローアドレス又はバンクアドレスが一致せず、第１アドレスのローアドレス及びバンクアドレスが一致する場合に、第１命令に対するコマンドを第２命令に対するコマンドよりも先に同期型ＤＲＡＭに出力するようにしたため、第２命令に対するアクティブコマンドの発行を省略でき、その分オーバーヘッドが少なくなる。また、同期型ＤＲＡＭが動作するためのクロック信号の供給／停止を同期型ＤＲＡＭの動作状態に基づいて制御するようにしたため、クロックを供給するための回路部分だけ全体の消費電力が少なくなる。
【００６４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図４に従って説明する。尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。
【００６５】
図１は、半導体集積回路装置としてのマイクロプロセッサ（以下、単にプロセッサという）の概略ブロック回路図を示す。
プロセッサ３１は、ＣＰＵ１２、クロック生成回路１３、内部メモリ１４、周辺回路としてのタイマ回路１５、ＳＤＲＡＭインタフェース（Ｉ／Ｆ）（以下、単にインタフェースという）３２を備え、それらは内部バス１７を介して相互に接続されている。
【００６６】
クロック生成回路１３は、ＣＰＵ１２の動作のためのクロック信号ＣＬＫを生成し、出力する。ＣＰＵ１２は、クロック信号ＣＬＫに基づいて動作する。その動作において、ＣＰＵ１２は、内部バス１７を介して各回路１３〜１５，３２をアクセスする。
【００６７】
インタフェース３２には、ＳＤＲＡＭ１８が接続されている。インタフェース３２は、クロック信号ＣＬＫをＳＤＲＡＭ１８に出力する。
ＳＤＲＡＭ１８は、２つのバンク（ｂａｎｋ０，ｂａｎｋ１）、周辺回路１８ａを含む。各バンクは、それぞれ所定のメモリ構成（図２３では２５６ワード×８ビット）を有する。各バンクは、それぞれ４つのローアドレスを有し、各ローアドレスに対して６４のコラムアドレスを有する。
【００６８】
ＣＰＵ１２は、ＳＤＲＡＭ１８をアクセスするための命令をインタフェース３２に出力する。インタフェース３２は、ＳＤＲＡＭ１８に命令に対応するコマンドを発行する機能を有する。
【００６９】
ＳＤＲＡＭ１８の周辺回路１８ａは、コマンドに応答して、バンクセレクト、セレクトしたバンクからローアドレス，コラムアドレスに基づくデータの読み出し／書き込み動作，リフレッシュ動作を行う。
【００７０】
図２は、アドレス信号の構成を示す。ＣＰＵ１２は、ＳＤＲＡＭ１８のメモリ構成に対応して、図２に示すように、９ビットのアドレス信号をインタフェース３２に出力する。アドレス信号について詳述すれば、アドレス信号は、ＳＤＲＡＭ１８の構成に従って９ビットの信号Ａ８〜Ａ０にて構成される。アドレス信号の上位２ビット（ビット８，７であり信号Ａ８，Ａ７）は、ローアドレスＲＡである。アドレス信号ＡＤのビット６（信号Ａ６）は、バンクアドレスＢＡである。アドレス信号ＡＤの下位６ビット（ビット５〜０であり信号Ａ５〜Ａ０）はコラムアドレスＣＡである。
【００７１】
図３は、インタフェース３２の一部ブロック回路図を示す。
インタフェース３２は、第１，第２バンクアドレスラッチ（以下、第１，第２バンクラッチという）２１，２２、バンクアドレス比較回路（以下、バンク比較回路という）２３、ＯＲ回路３３、コマンド生成部３７、コラムアドレスラッチ（以下、コラムラッチという）３４、コラムアドレス比較回路（以下、コラム比較回路という）３５、アドレス設定レジスタ（以下、アドレスレジスタという）３６を含む。
【００７２】
第１バンクラッチ２１には、内部バスを介して図１のＣＰＵ１２からアドレス信号ＡＤのビット６であるバンクアドレスＢＡが入力される。第１バンクラッチ２１は、内部バスを介してＣＰＵ１２から入力されるリード信号ＲＤ，ライト信号ＷＤに基づいてバンクアドレスＢＡをラッチし、そのラッチ信号を第２バンクラッチ２２とバンク比較回路２３に出力する。
【００７３】
第２バンクラッチ２２は、第１バンクラッチ２１の出力信号をラッチし、そのラッチ信号をバンク比較回路２３に出力する。この第２バンクラッチ２２は、第１バンクラッチ２１にラッチされたバンクアドレスよりも１つ前のバンクアドレスをラッチしている。従って、バンク比較回路２３には、２つのバンクアドレスが入力される。バンク比較回路２３は、リード信号ＲＤ，ライト信号ＷＤに応答して２つのバンクアドレスを比較し、その比較結果をＯＲ回路３３に出力する。
【００７４】
コラムラッチ３４には、内部バスを介して図１のＣＰＵ１２からアドレス信号のビット５〜０（コラムアドレス）が入力される。コラムラッチ３４は、内部バスを介してＣＰＵ１２から入力されるリード信号ＲＤ（ライト信号ＷＲ）に基づいてコラムアドレスをラッチし、そのラッチしたコラムアドレスをコラム比較回路３５に出力する。
【００７５】
コラム比較回路３５にはアドレスレジスタ３６から出力される信号が入力される。アドレスレジスタ３６は、バンクの遷移を検出するための比較アドレスが格納されている。
【００７６】
この比較アドレスは、バースト転送モードにおいてインタフェース３２からＳＤＲＡＭ１８に出力する各コラムの最終アドレス又は最終アドレス近辺のアドレスに対応している。
【００７７】
各コラムの最終アドレスは、本実施形態はコラムアドレスが６ビットで構成されていることから［１１１１１１Ｂ］（［３ＦＨ］）となる。尚、周知ではあるが、［Ｂ］はその値が２進数であることを示し、［Ｈ］はその値が１６進数であることを示す。
【００７８】
従って、連続アクセスにおいて、インタフェース３２は、バースト長［４］に基づいてＳＤＲＡＭ１８に対して［００Ｈ］，［０４Ｈ］・・・［３８Ｈ］，［３ＣＨ］を出力する。この［３ＣＨ］が最終コラムアドレスとなる。そのため、ＣＰＵ１２は、アドレスレジスタ３６に最終コラムアドレスとして［３ＣＨ］を格納する。以下、アドレスを単に括弧をつけて［３Ｃ］と表示する。また、アドレス［３Ｃ］から読み出したデータをデータ［３Ｃ］として示すこととする。
【００７９】
尚、バースト長を［１］又は［２］に設定した場合、最終コラムアドレスを［３ＣＨ］としてもよい。また、バースト長を［８］に設定した場合、最終コラムアドレスを［３８Ｈ］又は［３ＣＨ］としてもよい。ＣＰＵ１２は、バースト長に対応してこれらの値をアドレスレジスタ３６に格納する。
【００８０】
コラム比較回路３５は、アドレスレジスタ３６の比較アドレスと、コラムラッチ３４にラッチされたその時々のコラムアドレスと比較する。コラム比較回路３５は、比較アドレスとコラムアドレスが一致した場合、トリガ信号ＢＴＧをＯＲ回路３３に出力する。
【００８１】
ＯＲ回路３３には、ＳＤＲＡＭ１８がアイドル状態にあるときにリード命令が入力されたことを示す信号ＩＲＤが入力される。ＯＲ回路３３は、その信号ＩＲＤ、比較結果、トリガ信号を論理和演算した結果をコマンド生成部３７に出力する。
【００８２】
コマンド生成部３７は、ＯＲ回路３３の出力信号に基づいてアクティブコマンドを生成し、図２３のＳＤＲＡＭ１８に対してアクティブコマンドを発行する。そして、コマンド生成部３７は、リード信号ＲＤに基づいてリードコマンドを、ライト信号ＷＲに基づいてライトコマンドを発行する。
【００８３】
コマンド生成部３７は、リード信号ＲＤに対してＳＤＲＡＭ１８のデータ読み出しが遅れる場合にＣＰＵ１２を待機させるためのウエイト信号ＷＡＩＴを出力する機能を有する。
【００８４】
次に、上記のように構成された  の作用を図４に従って説明する。
図４は、インタフェース３２の読み出し動作におけるタイミング図を示す。
読み出し動作が開始（時刻ｔ０）されると、インタフェース３２は、ＣＰＵ１２から入力されるリード信号ＲＤ及びリードアドレス［３Ｃ］に応答してＨレベルのウエイト信号ＷＡＩＴを出力する。次にクロック信号ＣＬＫが立ち上がる（１クロック経過）と、インタフェース３２は、ＳＤＲＡＭ１８にバンク０をアクティブにするためのアクティブコマンド［ＡＣＴ］及びバンクアドレス０を出力する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣＴ］に応答してバンク０をアクティブにする。
【００８５】
次に、インタフェース３２は、所定クロック（図４では３クロック）経過後（時刻ｔ４）、ＳＤＲＡＭ１８にリードコマンド［ＲＤ］とコラムアドレス［３Ｃ］を出力する。
【００８６】
この時、コラムアドレス［３Ｃ］とアドレスレジスタ３６に記憶した比較アドレスが一致する。そのため、アドレス比較回路３５は、Ｈレベルのバンクトリガ信号ＢＴＧを出力する。
【００８７】
コマンド生成部３７は、Ｈレベルのバンクトリガ信号に基づいて、時刻ｔ５においてアクティブコマンド［ＡＣＴ］とバンクアドレス［１］をＳＤＲＡＭ１８に出力する。ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣＴ］に応答し、バンクアドレス［１］のバンク１をアクティブにする。
【００８８】
インタフェース３２は、ＳＤＲＡＭ１８の読み出し時間に対応する時間経過後、Ｌレベルのウエイト信号ＷＡＩＴを出力する。ＳＤＲＡＭ１８は、コラムアドレス［３Ｃ］のデータを読み出し、その読み出したリードデータ［３Ｃ］を出力する。
【００８９】
時刻ｔ８において、ＣＰＵ１２は、リードデータ［３Ｃ］を入力すると、次のデータを読み出すべくリード信号ＲＤとコラムアドレス［３Ｄ］を出力する。ＳＤＲＡＭ１８は、バーストモードにてデータを順次読み出している。即ち、ＳＤＲＡＭ１８は、リードデータ［３Ｃ］に続いてリードデータ［３Ｄ］〜［３Ｆ］をクロック信号ＣＬＫに同期して順次出力するため、次クロック（時刻ｔ９）において次のコラムアドレスに対するリードデータ［３Ｄ］が読み出されている。従って、ＣＰＵ１２は、リード信号ＲＤ、リードアクセス［３Ｄ］を出力した次のクロック（時刻ｔ９）においてリードデータ［３Ｄ］を入力する。
【００９０】
同様に、ＣＰＵ１２は、時刻ｔ９においてリードアドレス［３Ｅ］を出力し、時刻ｔ１０においてリードデータ［３Ｅ］を入力する。更に、ＣＰＵ１２は、時刻ｔ１０においてリードアドレス［３Ｆ］を出力し、時刻ｔ１１においてリードデータ［３Ｆ］を入力する。
【００９１】
次に、ＣＰＵ１２は、時刻ｔ１１において、アドレスに従ってリードアドレス［４０］を出力する。リードアドレス［４０］は、バンク１内のアドレスである。しかしながら、ＳＤＲＡＭ１８は、バンク１を既にアクティブ状態にしている。従って、インタフェース３２は、時刻ｔ１２においてリードコマンド［ＲＤ］とコラムアドレス［４０］をＳＤＲＡＭ１８に出力する。そして、インタフェース３２は、ＳＤＲＡＭ１８の読み出し時間に対応する時間経過後、Ｌレベルのウエイト信号ＷＡＩＴを出力する。
【００９２】
ＳＤＲＡＭ１８は、コラムアドレス［４０］のデータを読み出し、その読み出したリードデータ［４０］を出力する。時刻ｔ１６において、ＣＰＵ１２は、リードデータ［４０］を入力する即ち、ＣＰＵ１２は、インタフェース３２がＳＤＲＡＭ１８にリードコマンド［ＲＤ］を発行して所定期間（３クロック＝ＣＬ）経過した後、データを読み出すことができる。
【００９３】
即ち、本実施形態のインタフェース３２は、従来のインタフェース１６に比べて３クロック（＝ＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤ）だけ早く次バンクのデータを読み出すことができる。このことは、読み出し動作におけるオーバーヘッドを少なくする。
【００９４】
この時間は、同一バンク内の別のコラムを選択した場合と同じ時間である。従って、本実施形態では、バンクが遷移する場合においても、同一バンク内の別のコラムを選択する場合と同じ時間である。
【００９５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）バースト長に対応して各バンクの最終コラムアドレスよりも前のアドレスを比較アドレスとして設定する。そして、アクセスアドレス信号に含まれるコラムアドレスが比較アドレスと一致する場合に次のバンクに対するアクティブコマンドを発行するようにした。その結果、アクセスに対するオーバーヘッドが少なくなるので、ＳＤＲＡＭ１８に対するアクセスを高速にすることができる。
【００９６】
尚、上記実施形態は、以下の態様で実施してもよい。
○上記実施形態では、比較アドレスをバースト長に対応して設定したが、その他の値に基づいて設定しても良い。例えば、オーバヘッド・タイムに基づいて設定する。ＳＤＲＡＭ１８に格納されたデータをアドレスに従ってシーケンシャルにアクセスする連続アクセスにおいて、バンクが遷移する時にアクティブコマンドが発行される。このアクティブコマンドを発行した後、ＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤとＣＡＳレイテンシＣＬ経過後にデータが出力される。このディレイ時間ｔＲＣＤとＣＡＳレイテンシＣＬが複数のバンクを跨る連続アクセスにおけるオーバヘッド・タイムとなる。そして、本実施形態では、ディレイ時間ｔＲＣＤに対応し、その時間だけ最終コラムアドレスよりも前にバンク遷移判定を行うように設定する。このように設定することにより、現在アクセスしているバンクの比較アドレスに対応したデータを読み出した場合、次バンクは既にアクティブ状態にある。そのため、直ちにリードコマンドを発行することができる。これにより、バンクアクティブに要する時間だけバンクが遷移した時の読み出し間隔の時間を短縮することができる。これにより、インタフェース３２は、データを読み出す全体の時間を短くすることができる。
【００９７】
○上記第一実施形態において、図５に示すように、インタフェース３２ａを構成することもできる。インタフェース３２ａは、バッファメモリ（ＦＩＦＯ）３８を含む。このＦＩＦＯ３８は、ＳＤＲＡＭ１８から読み出したデータを順次記憶する。更に、ＦＩＦＯ３８は、記憶したデータを記憶した順番で内部バス１７に出力する。これにより、コマンド生成部３７は、図６に示すように、時刻ｔ８においてリードコマンド［ＲＤ］の発行が可能となる。従って、そのリードコマンド［ＲＤ］の発行とコラムアドレス［４０］の出力した時から所定時間（ＣＡＳレイテンシＣＬ）時間経過後にデータ［４０］が読み出される。このデータ［４０］の読み出す時刻は、データ［３Ｆ］を読み出した時刻のクロック後となる。即ち、ＦＩＦＯ３８を備えることで、バンクが遷移しても、異なるバンクのデータを１クロック間隔で読み出すことができる。このことは、上記第一実施形態におけるＣＡＳレイテンシＣＬの時間分だけ読み出しを早くすることができる。これにより、上記第一実施形態に比べて更に読み出し動作におけるオーバーヘッドを少なくすることができる。
【００９８】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図７〜図９に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００９９】
図７は、本実施形態のＳＤＲＡＭインタフェース（以下、単にインタフェースという）４１の一部ブロック回路図を示す。
インタフェース４１は、第１，第２バンクアドレスラッチ（以下、第１，第２バンクラッチという）２１，２２、バンクアドレス比較回路（以下、バンク比較回路という）２３、ＯＲ回路２３、コマンド生成部３７、コラムアドレスラッチ（以下、コラムラッチという）３４、コラムアドレス比較回路（以下、コラム比較回路という）３５、アドレス設定レジスタ（以下、アドレスレジスタという）３６、第１，第２ローアドレスラッチ（以下、第１，第２ローラッチという）４２，４３、ローアドレス比較回路（以下、ロー比較回路という）４４、ＯＲ回路４５、加算器４６、アドレス連続検出回路４７、連続アクセスカウンタ４８、比較器４９、ＡＮＤ回路５０を含む。
【０１００】
第１ローラッチ４２には、内部バス１７を介して図１のＣＰＵ１２からアドレス信号ＡＤのビット６であるローアドレスＲＡが入力される。第１ローラッチ４２は、内部バス１７を介してＣＰＵ１２から入力されるリード信号ＲＤ，ライト信号ＷＤに基づいてローアドレスＲＡをラッチし、そのラッチ信号を第２ローラッチ４３とロー比較回路４４に出力する。
【０１０１】
第２ローラッチ４３は、第１ローラッチ４２の出力信号をラッチし、そのラッチ信号をロー比較回路４４に出力する。この第２ローラッチ４３は、第１ローラッチ４２にラッチされたローアドレスよりも１つ前のローアドレスをラッチしている。従って、ロー比較回路４４には、連続する２つのローアドレスが入力される。
【０１０２】
ロー比較回路４４は、リード信号ＲＤ，ライト信号ＷＤに応答して２つのローアドレスを比較し、その比較結果をＯＲ回路４５に出力する。即ち、ローアドレス比較器４４は、連続する２つのローアドレスを比較し、一致している場合にはＨレベルの判定信号Ｓ１を、一致していない場合にはＬレベルの判定信号Ｓ１を出力する。尚、ローアドレス比較回路４４は、判定信号Ｓ１のレベルを反転して出力する構成としてもよい。
【０１０３】
コラムラッチ３４には、内部バス１７を介して図１のＣＰＵ１２からアドレス信号のビット５〜０（コラムアドレス）が入力される。コラムラッチ３４は、内部バス１７を介してＣＰＵ１２から入力されるリード信号ＲＤ（ライト信号ＷＲ）に基づいてコラムアドレスをラッチし、そのラッチしたコラムアドレスをコラム比較回路３５に出力する。
【０１０４】
コラム比較回路３５にはアドレスレジスタ３６から出力される信号が入力される。アドレスレジスタ３６は、バンクの遷移を検出するための比較アドレスが格納されている。
【０１０５】
この比較アドレスは、バースト転送モードにおいてインタフェース４１からＳＤＲＡＭ１８に出力する各コラムの最終アドレス又は最終アドレス近辺のアドレスに対応している。
【０１０６】
各コラムの最終アドレスは、本実施形態はコラムアドレスが６ビットで構成されていることから［１１１１１１Ｂ］（［３ＦＨ］）となる。尚、周知ではあるが、［Ｂ］はその値が２進数であることを示し、［Ｈ］はその値が１６進数であることを示す。
【０１０７】
従って、連続アクセスにおいて、インタフェース４１は、バースト長［４］に基づいてＳＤＲＡＭ１８に対して［００Ｈ］，［０４Ｈ］・・・［３８Ｈ］，［３ＣＨ］を出力する。この［３ＣＨ］が最終コラムアドレスとなる。そのため、ＣＰＵ１２は、アドレスレジスタ３６に最終コラムアドレスとして［３ＣＨ］を格納する。以下、アドレスを単に括弧をつけて［３Ｃ］と表示する。また、アドレス［３Ｃ］から読み出したデータをデータ［３Ｃ］として示すこととする。
【０１０８】
尚、バースト長を［２］に設定した場合、最終コラムアドレスは［３ＥＨ］となる。また、バースト長を［８］に設定した場合、最終コラムアドレスは［３８Ｈ］となる。ＣＰＵ１２は、バースト長に対応してこれらの値をアドレスレジスタ３６に格納する。
【０１０９】
コラム比較回路３５は、アドレスレジスタ３６の比較アドレスと、コラムラッチ３４にラッチされたその時々のコラムアドレスと比較する。コラム比較回路３５は、比較アドレスとコラムアドレスが一致した場合、トリガ信号ＢＴＧをＡＮＤ回路５０に出力する。
【０１１０】
コラムラッチ３４は、ラッチ信号を加算器４６とアドレス連続検出回路（以下、単に検出回路という）４７に出力する。
加算器４６は、リード信号ＲＤ／ライト信号ＷＲが入力される。加算器４６は、前記コラムラッチ３４から入力されるコラムアドレスをラッチする機能を有する。加算器４６は、リード信号ＲＤ／ライト信号ＷＲが入力されると、ラッチしたコラムアドレスに［１］を加算し、その加算結果を検出回路４７に出力する。その後、加算器４６は、コラムラッチ３４から入力されるコラムアドレスをラッチする。
【０１１１】
検出回路４７は、入力信号に基づいて、連続したアドレスに対するアクセスがあるか否かを検出する。検出回路４７は、加算器４６の出力信号とコラムラッチ３４の出力信号を比較する。加算器４６は、１つ前にコラムラッチ３４から出力されるコラムアドレスに［１］加算した結果を出力信号として出力する。
【０１１２】
従って、アクセスアドレスが連続している場合、加算器４６から出力されるアドレスとコラムラッチ３４から出力されるコラムアドレスは一致する。これにより、検出回路４７は、加算器４６の出力信号とコラムラッチ３４の出力信号が一致しているか否かを検出し、その検出結果を連続アクセスカウンタ（以下、単にカウンタという）４８とＯＲ回路４５に出力する。
【０１１３】
ＯＲ回路４５には、前記バンク比較回路２３の出力信号とロー比較回路４４の出力信号が入力される。ＯＲ回路４５は、各回路２３，４４，４７の出力信号を論理和演算し、その演算結果をカウンタ４８に出力する。
【０１１４】
カウンタ４８は、検出回路４７の出力信号に基づいて、アクセスアドレスが連続している場合に、ＯＲ回路４５の出力信号に基づいてカウント値をカウントアップする。カウンタ４８は、検出回路４７の出力信号に基づいて、アクセスアドレスが連続していない場合、カウント値をクリアする。カウンタ４８はカウント値を比較器４９に出力する。
【０１１５】
比較器４９は、レジスタ４９ａを含む。レジスタ４９ａには、予め連続判定データが格納されている。連続判定データは、いくつのコラムアドレスが連続してアクセスされたかを判定するためのデータであり、予め図１のＣＰＵ１２により設定される。
【０１１６】
比較器４９は、カウンタ４８の出力信号（カウント値）とレジスタ４９ａに格納された連続判定データを比較しする。そして、比較器４９は、カウンタ４８の出力信号（カウント値）と連続判定データが一致する場合に、Ｈレベルの判定信号Ｓ１をＡＮＤ回路５０に出力する。
【０１１７】
尚、レジスタ４９ａに記憶した連続判定データをカウンタ４８にカウントの初期値としてロードする構成してもよい。カウンタ４８は、ロードされた連続判定データをカウント値にセットし、そのカウント値から前記検出回路４７の出力信号とＯＲ回路の出力信号に基づいてダウンカウントする。そして、カウンタ４８は、カウント値が所定値（例えば０）になったときにＨレベルの判定信号Ｓ１をＡＮＤ回路５０に出力する構成としても良い。また、カウンタ４８は、ロードされた連続判定データをカウント値にセットし、そのカウント値からアップカウントする。そして、カウンタ４８は、カウント値が所定値又はオーバーしたときにＨレベルの判定信号Ｓ１をＡＮＤ回路５０に出力する構成としてもよい。
【０１１８】
ＡＮＤ回路５０には、前記コラム比較回路３５の出力信号が入力される。ＡＮＤ回路５０は、比較器４９から出力される判定信号Ｓ１とコラム比較回路３５の出力信号を論理積演算し、その演算結果をＯＲ回路３３に出力する。
【０１１９】
ＯＲ回路３３は、バンク比較回路２３の出力信号、ＡＮＤ回路５０の出力信号、ＳＤＲＡＭ１８がアイドル状態にあるときにリード命令が入力されたことを示す信号ＩＲＤが入力される。ＯＲ回路３３は、それらの信号を論理和演算し、演算結果をコマンド生成部３７に出力する。
【０１２０】
コマンド生成部３７は、ＯＲ回路３３の出力信号に基づいてアクティブコマンドを生成し、図２３のＳＤＲＡＭ１８に対してアクティブコマンドを発行する機能を有する。そして、コマンド生成部３７は、リード信号ＲＤに基づいてリードコマンドを、ライト信号ＷＲに基づいてライトコマンドを発行する機能を有する。また、コマンド生成部３７は、各コマンドに対して図１のＣＰＵ１２を待機させる必要がある場合に、その待機期間だけＨレベルのウエイト信号ＷＡＩＴを内部バス１７に出力する機能を有する。
【０１２１】
次に、上記のように構成されたインタフェース４１の作用を、図８のタイミング図を用いて説明する。
今、時刻ｔ１において、ＳＤＲＡＭ１８からコラムアドレス［３Ａ］に記憶されたデータＤＴ（以下、アドレスに対応してデータ［３Ａ］という）が読み出されている。そして、コラムアドレス［２Ｃ］（図８の左端）からコラムアドレス［３Ａ］までアクセスが連続している。この時、図４８のカウンタ４８は、検出回路４７の検出結果に基づいてカウント値［Ｅ］を出力している。
【０１２２】
次に、時刻ｔ２において、図１のＣＰＵ１２は、次のアドレスのデータを読み出すべくリード信号ＲＤ及びアクセスアドレス［３Ｂ］をインタフェース４１に出力する。インタフェース４１は、リードコマンド［ＲＤ］及びアクセスアドレス［３Ｂ］をＳＤＲＡＭ１８に出力する。ＳＤＲＡＭ１８は、リードコマンド［ＲＤ］及びアクセスアドレス［３Ｂ］に応答してデータ［３Ｂ］を出力する。
【０１２３】
この時、インタフェース４１のコラムラッチ３４は、アクセスアドレスのビット５〜０をコラムアドレス［３Ｂ］としてラッチし、ラッチしたアドレスを加算器４６と検出回路４７に出力する。加算器４６は、先にラッチしたコラムアドレス［３Ａ］に［１］加算した加算結果を検出回路４７に出力する。この時、加算器４６から出力されるアドレス［３Ｂ］と、コラムラッチ３４から出力されるコラムアドレス［３Ｂ］が一致する。そのため、カウンタ４８は、検出回路４７から出力される信号に基づいてカウントアップし、カウント値［Ｆ］を比較器４９に出力する。
【０１２４】
比較器４９のレジスタ４９ａには、予め図１のＣＰＵ１２から値［Ｆ］の連続判定データが記憶されている。従って、比較器４９は、カウンタ４８から出力されるカウント値［Ｆ］とレジスタ４９ａに記憶された連続判定データが一致するため、Ｈレベルの判定信号Ｓ１を出力する。これにより、インタフェース４１は、連続アクセスを確認する。
【０１２５】
次に、時刻ｔ３において、図１のＣＰＵ１２は、次のアドレスのデータを読み出すべくリード信号ＲＤ及びアクセスアドレス［３Ｃ］をインタフェース４１に出力する。インタフェース４１は、リードコマンド［ＲＤ］及びアクセスアドレス［３Ｃ］をＳＤＲＡＭ１８に出力する。
【０１２６】
この時、インタフェース４１のコラム比較回路は、コラムラッチ３４から出力されるコラムアドレス［３Ｃ］がアドレスレジスタ３６に記憶された比較アドレスと一致するため、Ｈレベルのトリガ信号ＢＴＧをＡＮＤ回路に出力する。ＡＮＤ回路には、Ｈレベルの判定信号Ｓ１が入力されている。これにより、ＡＮＤ回路は、Ｈレベルの信号を出力する。
【０１２７】
コマンド生成部３７には、ＡＮＤ回路の出力信号がＯＲ回路を介して入力される。コマンド生成部３７は、ＡＮＤ回路の出力信号に応答して時刻ｔ４において次バンク［１］に対するアクティブコマンド［ＡＣＴ］を発行する。これにより、インタフェース４１は、バンク［０］の最終コラムアドレス［３Ｆ］が入力されるよりも前に次のバンク［１］に対するアクティブコマンド［ＡＣＴ］を発行する。
【０１２８】
即ち、インタフェース４１は、連続アクセスを確認した後、バンク［０］の比較アドレスに対応して次のバンク［１］に対するアクティブコマンド［ＡＣＴ］を発行する。
【０１２９】
ＳＤＲＡＭ１８は、アクティブコマンド［ＡＣＴ］に応答してＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤ経過後にバンク［１］に対するアクセスを可能とする。このバンク［１］がアクセス可能となるタイミングは、バンク［０］の最終コラムアドレスに対するデータが読み出されるよりも前である。即ち、時刻ｔ５において、データ［３Ｆ］が読み出されたとき、ＳＤＲＡＭ１８のバンク［１］はアクティブ状態にある。そのため、インタフェース４１は、時刻ｔ６において、リードコマンド［ＲＤ］及びコラムアドレス［４０］をＳＤＲＡＭ１８に発行する事ができる。即ち、インタフェース４１は、バンク［０］からバンク［１］にバンクが遷移するときにも、ＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤの間待つことなくリードコマンド［ＲＤ］を発行することができる。このことは、連続アクセスにおけるオーバーヘッドを少なくする。
【０１３０】
尚、インタフェース４１に図５のＦＩＦＯ３８を備えて実施してもよい。図９は、インタフェース４１に図５のＦＩＦＯ３８を備えた場合のタイミング図を示す。
【０１３１】
この場合、インタフェース４１は、時刻ｔ１において上記と同様に、連続アクセスを確認した後、バンク［０］の比較アドレスに対応して次のバンク［１］に対するアクティブコマンド［ＡＣＴ］を発行する。そして、インタフェース４１は、ＦＩＦＯ３８によりデータの読み出しを待つことなく、時刻ｔ２において、ＳＤＲＡＭ１８に対して、リードコマンド［ＲＤ］及びコラムアドレス［４０］を発行する。このことは、データ［３Ｆ］に続いてデータ［４０］の読み出しを可能とし、ＣＡＳレイテンシＣＬの時間待ちを省略することができる。
【０１３２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アクセスアドレスが連続している回数をカウントし、該カウント結果に基づいてＳＤＲＡＭ１８が所定回数以上連続してアクセスした連続アクセスを確認した場合、次のバンクも連続してアクセスされる可能性が高いため、コラムアドレスが比較アドレスと一致した場合に次のバンクに対するアクティブコマンドを発行するようにした。その結果、ＳＤＲＡＭ１８に対するアクセスにおけるオーバーヘッドが少なくなるため、その分アクセスを高速に行うことができる。
【０１３３】
（２）連続アクセスを判定するために予め記憶された判定データをカウントの初期値とし、該初期値からアクセスアドレスが連続している場合にカウントするようにしたため、アクセスの連続性を容易に確認できると共に、アクセスアドレスの連続数を容易に変更することができる。
【０１３４】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１０〜図１５に従って説明する。図１０は、本実施形態のＳＤＲＡＭインタフェース（以下、単にインタフェースという）５１のブロック回路図を示す。インタフェース５１は、図１のインタフェース３２に代えて用いられる。尚、本実施形態のインタフェース５１は、２ビットの命令と２４ビットのアドレス信号に対応して構成されている。
【０１３５】
インタフェース５１は、第１，第２命令バッファ５２，５３、第１，第２アドレスバッファ５４，５５、第１，第２セレクタ５６，５７、コマンド生成部５８、アドレスマルチプレクサ５９、バンク及びローアドレス比較器６０、命令比較器６１、選択信号生成回路６２を含む。命令比較器６１は、ライト比較器６１ａ、リード比較器６１ｂを含む。選択信号生成回路６２は、インバータ回路６３〜６５、ＯＲ回路６６、及び、ＡＮＤ回路６７，６８を含む。
【０１３６】
第１，第２命令バッファ５２，５３は、２ビットの命令に対応した２個のフリップフロップを含む。第１，第２命令バッファ５２，５３は、クロック信号ＣＬＫの立ち上がりエッジに基づいて入力信号をラッチし、ラッチ結果を出力する。
【０１３７】
第１命令バッファ５２には、図１のＣＰＵ１２が出力する２ビットの命令ＣＯＭが入力される。第２命令バッファ５３には、第１命令バッファ５２の出力信号が入力される。第１命令バッファ５２は、その時の命令をラッチし、第２命令バッファ５３は、第１命令バッファ５２にラッチされた命令よりも１つ前の命令をラッチする。以降、第１命令バッファ５２がラッチした命令を第１命令ＣＯＭ１、第２命令バッファ５３がラッチした命令を第２命令ＣＯＭ２とする。
【０１３８】
第１，第２アドレスバッファ５４，５５は、２４ビットのアドレスに対応した２４個のフリップフロップを含む。第１，第２アドレスバッファ５４，５５は、クロック信号ＣＬＫの立ち上がりエッジに基づいて入力信号をラッチし、ラッチ結果を出力する。
【０１３９】
第１アドレスバッファ５４には、図１のＣＰＵ１２が出力する２４ビットのアドレスＡＤが入力される。第２アドレスバッファ５５には、第１アドレスバッファ５４の出力信号が入力される。第１アドレスバッファ５４は、その時のアドレスをラッチし、第２アドレスバッファ５５は、第１アドレスバッファ５４にラッチされたアドレスよりも１つ前のアドレスをラッチする。以降、第１アドレスバッファ５４がラッチしたアドレスを第１アドレスＡＤ１、第２アドレスバッファ５５がラッチしたアドレスを第２アドレスＡＤ２とする。
【０１４０】
第１セレクタ５６には、第１，第２命令バッファ５２，５３の出力信号、即ち第１，第２命令ＣＯＭ１，ＣＯＭ２と、選択信号ＳＥＬが入力される。第１セレクタ５６は、選択信号ＳＥＬに応答して第１，第２命令ＣＯＭ１，ＣＯＭ２のうちの何れか一方を選択し、その選択した命令を選択命令ＣＭＤとしてコマンド生成部５８（コマンド・ステートマシン）に出力する。
【０１４１】
コマンド生成部５８には、アドレスヒット情報が入力される。アドレスヒット情報は、選択命令ＣＭＤに対するバンク判定信号、ロー判定信号を含む。コマンド生成部５８は、選択命令ＣＭＤとアドレスヒット情報に基づいて、制御信号ＲＡＳバー、ＣＡＳバー、ＷＥバーの組み合わせによるコマンドの発行、アドレス選択信号ＡＳＥＬ、及び第１バッファイネーブル信号ＢＥＮ１を出力する。
【０１４２】
コマンド生成部５８は、インタフェース５１の動作状態に応じて前記第１バッファイネーブル信号ＢＥＮ１を出力する機能を有する。コマンド生成部５８は、要求の処理中ではなく、新たな要求の受付が可能な状態にある時にＨレベル（［１］）の第１バッファイネーブル信号ＢＥＮ１を出力する。
【０１４３】
第２セレクタ５７には、第１，第２アドレスバッファ５４，５５の出力信号、即ち第１，第２アドレスＡＤ１，ＡＤ２と、選択信号ＳＥＬが入力される。第２セレクタ５７は、選択信号ＳＥＬに応答して第１，第２アドレスＡＤ１，ＤＡ２のうちの何れか一方を選択し、その選択したアドレスを選択アドレスＡＤＲとしてアドレスマルチプレクサ５９に出力する。
【０１４４】
アドレスマルチプレクサ５９には、アドレス選択信号ＡＳＥＬが入力される。アドレスマルチプレクサ５９は、アドレス選択信号ＡＳＥＬに基づいて、２４ビットの選択アドレスＡＤＲを１２ビットのアドレス信号Ａ０〜Ａ１１に時分割（マルチプレクス）して出力する。
【０１４５】
バンク及びローアドレス比較器（以下、単にアドレス比較器という）６０には、前記第１，第２アドレスＡＤ１，ＡＤ２と、選択アドレスＡＤＲが入力される。アドレス比較器６０は、選択アドレスＡＤＲをラッチした値と第１，第２アドレスＡＤ１，ＡＤ２を比較し、その比較結果に基づいてアドレスヒット情報を出力する。
【０１４６】
選択アドレスＡＤＲは、第２アドレスバッファ５５にラッチされた第２アドレスＡＤ２が対応する命令より１つ前の命令に対応して第２セレクタ５７から出力されるアドレスである。
【０１４７】
例えば、第１命令ＣＯＭ１に対応したアドレスが第１アドレスバッファ５４に第１アドレスＡＤ１としてラッチされている。この場合、第２アドレスバッファ５５は第２命令ＣＯＭ２に対応するアドレスを第２アドレスＡＤ２としてラッチしいる。そして、選択アドレスＡＤＲは、選択信号ＳＥＬに応答して第１，第２アドレスのうちの一方が選択される。従って、アドレス比較器６０は、連続する３つの命令に対するアドレスを比較し、その比較結果に基づいてアドレスビット情報を出力する。
【０１４８】
アドレス（選択アドレスＡＤＲ、第１，第２アドレスＡＤ１，ＡＤ２）は、ローアドレス、バンクアドレス、コラムアドレスを含む。例えば、ローアドレスは１１ビットの信号、バンクアドレスは１ビットの信号、コラムアドレスは１０ビットの信号にて構成される。アドレスヒット情報は、第１，第２バンク判定信号Ｓ１１，Ｓ１２、第１，第２ロー判定信号Ｓ１３，Ｓ１４にて構成される。
【０１４９】
アドレス比較器６０は、選択アドレスＡＤＲをラッチした値のバンクアドレス，ローアドレスと、第１，第２アドレスＡＤ１，ＡＤ２のバンクアドレス，ローアドレスをそれぞれ比較結果する。
【０１５０】
アドレス比較器６０は、保持しているアドレスのバンクアドレスと第１アドレスＡＤ１のバンクアドレスが一致（バンクヒット）する場合、Ｈレベルの第１バンク判定信号Ｓ１１を出力する。アドレス比較器６０は、保持しているアドレスのローアドレスと第１アドレスＡＤ１のローアドレスが一致（ローヒット）する場合、Ｈレベルの第１ロー判定信号Ｓ１３を出力する。
【０１５１】
アドレス比較器６０は、保持しているアドレスのバンクアドレスと第２アドレスＡＤ２のバンクアドレスが一致（バンクヒット）する場合、Ｈレベルの第２バンク判定信号Ｓ１２を出力する。アドレス比較器６０は、選択アドレスＡＤＲのローアドレスと第２アドレスＡＤ２のローアドレスが一致（ローヒット）する場合、Ｈレベルの第２ロー判定信号Ｓ１４を出力する。
【０１５２】
第１インバータ回路６３は、第２バンク判定信号Ｓ１２を反転し、その反転信号をＯＲ回路６６に出力する。第２インバータ回路６４は、第２ロー判定信号Ｓ１４を反転し、その反転信号をＯＲ回路６６に出力する。ＯＲ回路６６は、第１，第２インバータ回路６３，６４の出力信号を論理和演算し、その演算結果を第２判定信号Ｓ１５として第１ＡＮＤ回路６７に出力する。
【０１５３】
詳述すれば、前記アドレス比較器６０は、第２アドレスＡＤ２がバンクヒットした場合にＨレベルの第２バンク判定信号Ｓ１２を出力し、第２アドレスＡＤ２のバンクアドレスが保持しているアドレスのバンクアドレスと一致しないバンクミスの場合にＬレベルの第２バンク判定信号Ｓ１２を出力する。また、アドレス比較器６０は、第２アドレスＡＤ２がローヒットした場合にＨレベルの第２ロー判定信号Ｓ１４を出力し、第２アドレスＡＤ２のローアドレスが保持しているアドレスのローアドレスと一致しないローミスの場合にＬレベルの第２ロー判定信号Ｓ１４を出力する。
【０１５４】
従って、ＯＲ回路６６は、２つの入力信号のうちの少なくとも一方がＨレベル、即ち、第２アドレスＡＤ２がバンクミス又はローミスした場合にＨレベルの判定信号Ｓ１５を第１ＡＮＤ回路６７に出力する。
【０１５５】
第１ＡＮＤ回路６７の入力端子には、ライト比較器６１ａとリード比較器６１ｂが接続されている。
ライト比較器６１ａには、前記第２命令ＣＯＭ２、即ち第２命令バッファ５３の出力信号が入力される。ライト比較器６１ａは、第２命令ＣＯＭ２がライト命令か否かを判断する。リード比較器６１ｂは、判断結果に基づいて、第２命令ＣＯＭ２がライト命令の場合にＨレベルのライト判定信号Ｓ１６を第１ＡＮＤ回路６７に出力する。
【０１５６】
リード比較器６１ｂには、前記第１命令ＣＯＭ１、即ち第１命令バッファ５２の出力信号が入力される。リード比較器６１ｂは、第１命令ＣＯＭ１がリード命令か否かを判断する。リード比較器６１ｂは、判断結果に基づいて、第１命令ＣＯＭ１がリード命令の場合にＨレベルのリード判定信号Ｓ１７を第１ＡＮＤ回路６７に出力する。
【０１５７】
第１ＡＮＤ回路６７は、第１バンク判定信号Ｓ１１、第１ロー判定信号Ｓ１３、第２判定信号Ｓ１５、ライト判定信号Ｓ１６、リード判定信号Ｓ１７を論理積演算し、その演算結果を選択信号ＳＥＬとして出力する。
【０１５８】
詳述すれば、Ｈレベルの第１バンク判定信号Ｓ１１は、第１アドレスＡＤ１がバンクヒットした場合を示す。Ｈレベルの第１ロー判定信号Ｓ１３は、第１アドレスＡＤ１がローヒットした場合を示す。Ｈレベルの第２判定信号Ｓ１５は、第２アドレスＡＤ２がバンクミス又はローミスした場合を示す。Ｈレベルのライト判定信号Ｓ１６は、第１命令ＣＯＭ１がライト命令であることを示す。更に、Ｈレベルのリード判定信号Ｓ１７は、第２命令ＣＯＭ２がリード命令であることを示す。
【０１５９】
従って、第１ＡＮＤ回路６７は、第１アドレスＡＤ１がバンクヒット且つローヒット、第２アドレスＡＤ２がバンクミス又はローミス、第１命令ＣＯＭ１がライト命令、且つ、第２命令ＣＯＭ２がリード命令の時にＨレベルの選択信号ＳＥＬを出力する。換言すれば、図１のＣＰＵ１２がリード命令に続いてライト命令を出力し、リード命令に対応するアドレスがバンクミス又はローミスであってライト命令に対応するアドレスがバンクヒット及びローヒットした場合に、第１ＡＮＤ回路６７はＨレベルの選択信号ＳＥＬを出力する。
【０１６０】
選択信号ＳＥＬは、第３インバータ回路６５により反転され、その反転選択信号ＳＥＬが第２ＡＮＤ回路６８に入力される。第２ＡＮＤ回路６８には、前記第１バッファイネーブル信号ＢＥＮ１が入力される。第２ＡＮＤ回路６８は、反転選択信号ＳＥＬと第１バッファイネーブル信号ＢＥＮ１を論理積演算し、その演算結果を第２バッファイネーブル信号ＢＥＮ２として第２命令バッファ５３、第２アドレスバッファ５５に出力する。
【０１６１】
図１１は、アドレス比較器６０の回路図を示す。
アドレス比較器６０は、バンクアドレス比較器６０ａとローアドレス比較器６０ｂを含む。
【０１６２】
バンクアドレス比較器６０ａは、フリップフロップ回路（以下、ＦＦ回路という）７１、否定排他的論理和回路（以下、ＥＮＯＲ回路という）７２，７３を含む。
【０１６３】
ＦＦ回路７１には、選択アドレスＡＤＲに含まれる１ビットのバンクアドレスＢＡが入力される。ＦＦ回路７１は、１ビットのバンクアドレスをラッチ可能に構成される。ＦＦ回路７１は、イネーブル信号ＢＥＮ１及びクロック信号ＣＬＫに基づいてバンクアドレスＢＡをラッチし、そのラッチ信号をＥＮＯＲ回路７２，７３に出力する。
【０１６４】
第１ＥＮＯＲ回路７２には、ＦＦ回路７１の出力信号と、第１アドレスＡＤ１に含まれる１ビットの第１バンクアドレスＢＡ１が入力される。第１ＥＮＯＲ回路７２は、出力信号と第１バンクアドレスＢＡ１を排他的否定論理和演算し、その演算結果を反転した信号を第１バンク判定信号Ｓ１１として出力する。
【０１６５】
前記ＦＦ回路７１の出力信号は、選択アドレスＡＤＲを保持したアドレスに含まれるバンクアドレスＢＡである。従って、第１ＥＮＯＲ回路７２は、第１バンクアドレスＢＡ１と、保持しているバンクアドレスが一致する場合にＨレベルの第１バンク判定信号Ｓ１１を、一致しない場合にＬレベルの第１バンク判定信号Ｓ１１を出力する。
【０１６６】
第２ＥＮＯＲ回路７３には、ＦＦ回路７１の出力信号と、第２アドレスＡＤ２に含まれる１ビットの第２バンクアドレスＢＡ２が入力される。第２ＥＮＯＲ回路７３は、出力信号と第２バンクアドレスＢＡ２を排他的否定論理和演算し、その演算結果を反転した信号を第２バンク判定信号Ｓ１２として出力する。
【０１６７】
前記ＦＦ回路７１の出力信号は、選択アドレスＡＤＲを保持したアドレスに含まれるバンクアドレスＢＡである。従って、第２ＥＮＯＲ回路７３は、第２バンクアドレスＢＡ２と、保持しているバンクアドレスが一致する場合にＨレベルの第２バンク判定信号Ｓ１２を、一致しない場合にＬレベルの第２バンク判定信号Ｓ１２を出力する。
【０１６８】
ローアドレス比較器６０ｂは、フリップフロップ回路（以下、ＦＦ回路という）７４、排他的否定論理和回路（以下、ＥＮＯＲ回路という）７５ａ〜７５ｎ，７６ａ〜７６ｎ、ＡＮＤ回路７７，７８を含む。
【０１６９】
ＦＦ回路７４には、選択アドレスＡＤＲに含まれる１１ビットのローアドレスＲＡが入力される。ＦＦ回路７４は、１１
ビットのローアドレスＲＡをラッチ可能に構成される。ＦＦ回路７４は、クロック信号ＣＬＫの立ち上がりエッジに基づいてローアドレスＲＡをラッチし、ラッチ結果を第１，第２ＥＮＯＲ回路７５ａ〜７５ｎ，７６ａ〜７６ｎに出力する。
【０１７０】
第１，第２ＥＮＯＲ回路７５ａ〜７５ｎ，７６ａ〜７６ｎは、ローアドレスＲＡのビット数に対応した数だけそれぞれ備えられる。各第１ＥＮＯＲ回路７５ａ〜７５ｎには、ＦＦ回路７４の出力信号が１ビットずつ入力される。各第１ＥＮＯＲ回路７５ａ〜７５ｎには、第１アドレスＡＤ１に含まれる１１ビットの第１ローアドレスＲＡ１がそれぞれ１ビットずつ入力される。第１ＥＮＯＲ回路７５ａ〜７５ｎは、出力信号と第１ローアドレスＲＡ１を排他的否定論理和演算し、その演算結果を第１ＡＮＤ回路７７に出力する。第１ＡＮＤ回路７７は、各ＥＮＯＲ回路７５ａ〜７５ｎの出力信号を論理積演算し、その結果を第１ロー判定信号Ｓ１３として出力する。
【０１７１】
前記ＦＦ回路７４の出力信号は、選択アドレスＡＤＲを保持したアドレスに含まれるローアドレスＲＡである。従って、第１ＡＮＤ回路７７は、第１ローアドレスＲＡ１と保持しているローアドレスが一致する場合にＨレベルの第１ロー判定信号Ｓ１３を、一致しない場合にＬレベルの第１ロー判定信号Ｓ１３を出力する。
【０１７２】
各第２ＥＮＯＲ回路７６ａ〜７６ｎには、ＦＦ回路７４から出力される１１ビットの出力信号がそれぞれ１ビットずつ入力される。各第１ＥＮＯＲ回路７６ａ〜７６ｎには、第２アドレスＡＤ２に含まれる１１ビットの第２ローアドレスＲＡ２がそれぞれ１ビットずつ入力される。第２ＥＮＯＲ回路７６ａ〜７６ｎは、出力信号と第２ローアドレスＲＡ１を排他的否定論理和演算し、その演算結果を第２ＡＮＤ回路７８に出力する。第２ＡＮＤ回路７８は、各ＥＮＯＲ回路７６ａ〜７６ｎの出力信号を論理積演算し、その結果を第２ロー判定信号Ｓ１４として出力する。
【０１７３】
前記ＦＦ回路７４の出力信号は、選択アドレスＡＤＲを保持したアドレスに含まれるローアドレスＲＡである。従って、第２ＡＮＤ回路７７は、保持しているローアドレスとローアドレスＲＡが一致する場合にＨレベルの第２ロー判定信号Ｓ１４を、一致しない場合にＬレベルの第２ロー判定信号Ｓ１４を出力する。
【０１７４】
図１２は、ライト比較器６１ａの回路図を示す。ライト比較器６１ａは、インバータ回路７９、ＮＯＲ回路８０を含む。インバータ回路７９には、第２命令ＣＯＭ２のビット１が入力される。インバータ回路７９は、ビット１の状態を反転し、その結果をＮＯＲ回路８０に出力する。
【０１７５】
ＮＯＲ回路８０は、インバータ回路７９の出力信号と第２命令ＣＯＭ２のビット０を否定論理和演算し、その演算結果をリード判定信号Ｓ１７として出力する。従って、ライト比較器６１ａは、［１０］（２進数）の第２命令ＣＯＭ２に応答してＨレベルのライト判定信号Ｓ１６を出力する。
【０１７６】
図１３は、リード比較器６１ｂの回路図を示す。リード比較器６１ｂは、ＮＯＲ回路８１を含む。ＮＯＲ回路８１には、第１命令ＣＯＭ１のビット１，０が入力される。ＮＯＲ回路８１は、ビット１，０を否定論理和演算し、その演算結果をリード判定信号Ｓ１７として出力する。従って、リード比較器６１ｂは、［００］（２進数）の第１命令ＣＯＭ１に応答してＨレベルのリード判定信号Ｓ１７を出力する。
【０１７７】
図１４に示すように、アドレスマルチプレクサ５９には、前記選択アドレスＡＤＲと、全バンクプリチャージＰＡＬＬ、片バンクプリチャージＰＲＥ、モードレジスタセットＭＲＳが入力される。アドレスマルチプレクサ５９は、アドレス選択信号ＡＳＥＬに基づいて前記選択アドレスＡＤＲの上位１２ビット、選択アドレスＡＤＲの下位１２ビット、全バンクプリチャージＰＡＬＬ、片バンクプリチャージＰＲＥ、モードレジスタセットＭＲＳの内の１つを選択し、その選択結果をアドレス信号Ａ１１〜Ａ０として図１のＳＤＲＡＭ１８に出力する。
【０１７８】
ＳＤＲＡＭ１８は、全バンクプリチャージＰＡＬＬに応答して全てのバンクのプリチャージを行う。プリチャージは、ビットラインを再書き込みし、内部ローアドレスラインをリセットする。ＳＤＲＡＭ１８は、片バンクプリチャージＰＲＥに応答し、該プリチャージＰＲＥにて指定されるバンクのプリチャージを行う。ＳＤＲＡＭ１８は、モードレジスタセットＭＲＳに応答し、前記バースト長ＢＬ、ＣＡＳレイテンシＣＬをセットする。
【０１７９】
次に、上記のように構成されたインタフェース５１の作用を図１５に従って詳述する。
今、図１のＣＰＵ１２は、ＳＤＲＡＭ１８のバンク［０］に対するアクセスを行っている。次に、ＣＰＵ１２は、プログラムデータに従って、本実施形態のインタフェース５１に対してバンク［１］に対する書き込み動作、バンク［０］に対する読み出し動作を行う。即ち、ＣＰＵ１２は、バンク［１］に対するライト命令を出力し、次にバンク［０］に対するリード命令をインタフェース５１に出力する。また、リード命令に対するローアドレスは、現在アクセスしているバンク［０］のローアドレスと同一である。
【０１８０】
インタフェース５１の第２命令バッファ５３は、先に出力されたライト命令を第２命令ＣＯＭ２としてラッチする。第２アドレスバッファ５５は、ライト命令を行うバンク［０］のバンクアドレスを含むアドレスを第２アドレスＡＤ２としてラッチする。
【０１８１】
第１命令バッファ５２は、ライト命令の次に出力されたリード命令を第１命令ＣＯＭ１としてラッチする。第１アドレスバッファ５４は、リード命令を行うバンク［１］のバンクアドレスを含むアドレスを第１アドレスＡＤ１としてラッチする。
【０１８２】
アドレス比較器６０は、保持しているアドレスのバンクアドレス，ローアドレスが、第１アドレスＡＤ１のバンクアドレスＢＡ１，ローアドレスＲＡ１とそれぞれ一致するため、Ｈレベルの第１バンク判定信号Ｓ１１，第１ロー判定信号Ｓ１３を出力する。また、アドレス比較器６０は、保持しているアドレスのバンクアドレスＢＡと第２アドレスのバンクアドレスＢＡ２が一致しないので、Ｌレベルの第２バンク判定信号Ｓ１２を出力する。この第１バンク判定信号Ｓ１２に基づいて、ＯＲ回路６６は、Ｈレベルの判定信号Ｓ１５を出力する。
【０１８３】
ライト比較器６１ａは、第２命令バッファ５３にラッチされた第２命令ＣＯＭ２がライト命令であるため、Ｈレベルのライト判定信号Ｓ１６を出力する。リード比較器６１ｂは、第１命令バッファ５２にラッチされた第１命令ＣＯＭ１がリード命令であるため、Ｈレベルのリード判定信号Ｓ１７を出力する。第１ＡＮＤ回路６７は、Ｈレベルの各判定信号Ｓ１１，Ｓ１２，Ｓ１５，Ｓ１６，Ｓ１７に基づいてＨレベルの選択信号ＳＥＬを第１，第２セレクタ５６，５７に出力する。
【０１８４】
第１セレクタ５６は、Ｈレベルの選択信号ＳＥＬに基づいて、第１命令バッファ５２から出力される第１命令ＣＯＭ１を選択コマンドＣＭＤとしてコマンド生成部５８に出力する。その後、第１セレクタ５６は、第２命令バッファ５３にラッチされたライト命令をコマンド生成部５８に選択命令ＣＭＤとして出力する。
【０１８５】
従って、コマンド生成部５８には、第２命令バッファ５３にラッチされたライト命令よりも先に、そのライト命令よりも後に図１のＣＰＵ１２から出力されたリード命令が入力される。その後、コマンド生成部５８には、第２命令バッファ５３にラッチされたライト命令が入力される。
【０１８６】
第２セレクタ５７は、Ｈレベルの選択信号ＳＥＬに基づいて、第１アドレスバッファ５４から出力される第１アドレスＡＤ１を選択アドレスＡＤＲとしてアドレスマルチプレクサ５９に出力する。アドレスマルチプレクサ５９は、コマンド生成部５８から入力されるアドレス選択信号ＡＳＥＬに基づいて、選択アドレスＡＤＲを時分割したアドレス信号Ａ１１〜Ａ０を図１のＳＤＲＡＭ１８に出力する。
【０１８７】
これにより、インタフェース５１は、第１，第２命令バッファ５２，５３と第１，第２アドレスバッファ５４，５５にラッチされた命令，アドレスが所定の条件に適合した場合に、命令及びアドレスの順番を入れ替えてコマンドを発行する。
【０１８８】
即ち、図１５（ａ）に示すように、時刻ｔ１において、コマンド生成部５８は、選択コマンドＣＭＤ及び選択アドレスＡＤＲに基づいて、リードコマンド［ＲＤ］及びバンクアドレス［０］をＳＤＲＡＭ１８に発行する。次に、コマンド生成部５８は、時刻ｔ２においてバンク［１］に対するアクティブコマンド［ＡＣＴ］を発行し、時刻ｔ３においてプリチャージコマンド［ＰＲＥ］を発行する。そして、時刻ｔ４において、コマンド生成部５８は、ライトコマンド［ＷＲ］を発行する。
【０１８９】
ところで、図２１に示す従来のインタフェース１７では、ＣＰＵ１２から入力される順番でコマンドを発行する。即ち、インタフェース１７は、先ずバンク［１］に対するライトコマンド［ＷＲ］をＳＤＲＡＭ１８に発行し、次にバンク［０］に対するリードコマンド［ＲＤ］を発行する。
【０１９０】
これらのコマンドは、バンクが異なるため、コマンドに先だってアクティブコマンド［ＡＣＴ］、プリチャージコマンド［ＰＲＥ］を発行する必要がある。即ち、図１５（ｂ）に示すように、インタフェース１７は、時刻ｔ１においてバンク［１］に対するアクティブコマンド［ＡＣＴ］を発行した後、ライトコマンド［ＷＲ］を発行する。次に、インタフェース１７は、バンク［０］に対してアクティブコマンド［ＡＣＴ］，プリチャージコマンド［ＰＲＥ］，リードコマンド［ＲＤ］を発行する。
【０１９１】
この場合、従来のインタフェース１７は、時刻ｔ１におけるアクティブコマンド［ＡＣＴ］の発行からＲＡＳ−ＣＡＳディレイ時間ｔＲＣＤ経過した後でなければライトコマンド［ＷＲ］，リードコマンド［ＲＤ］を発行することができない。そして、リードコマンド［ＲＤ］に対して読み出すデータ［ＤＴ］の確定は、リードコマンド［ＲＤ］を発行してからＣＡＳレイテンシＣＬ経過した後である。
【０１９２】
これに対し、本実施形態では、時刻ｔ１においてバンク［０］に対するリードコマンド［ＲＤ］を発行している。この場合、バンクの遷移がないため、インタフェース５１はアクティブコマンド［ＡＣＴ］を発行しない。そして、インタフェース５１は、リードコマンド［ＲＤ］を発行した後、バンク［１］に対するアクティブコマンド［ＡＣＴ］，プリチャージコマンド［ＰＲＥ］，ライトコマンド［ＷＲ］を発行する。そして、リードコマンド［ＲＤ］に対するデータ［ＤＴ］の読み出しは、ライトコマンド［ＷＲ］を発行するまでに終了する。
【０１９３】
これにより、リードコマンド［ＲＤ］及びライトコマンド［ＷＲ］に要する時間は、従来のインタフェース１７に比べて短くなる。このことは、ＳＤＲＡＭ１８に対するアクセスにおけるオーバーヘッドを従来に比べて少なくする。
【０１９４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）アドレス比較器６０にて保持しているアドレスに対して第２アドレスＡＤ２のローアドレス又はバンクアドレスが一致せず、第１アドレスＡＤ１のローアドレス及びバンクアドレスが一致する場合に、第１命令ＣＯＭ１に対するリードコマンド［ＲＤ］を第２命令ＣＯＭ２に対するライトコマンド［ＷＲ］よりも先にＳＤＲＡＭ１８に出力するようにした。その結果、第２命令ＣＯＭ２に対するアクティブコマンド［ＡＣＴ］の発行を省略でき、その分オーバーヘッドが少なくなる。これにより、ＳＤＲＡＭ１８に対するアクセスを高速に行うことができる。
【０１９５】
尚、上記実施形態は、以下の態様で実施してもよい。
○本実施形態では、ライト命令に続くリード命令に対して、リードコマンド［ＲＤ］とライトコマンド「ＷＲ」を発行する順序を入れ替えてＳＤＲＡＭ１８に対するアクセスにおけるオーバーヘッドを少なくするようにしたが、その他のコマンドの発行順序を入れ替えて行うようにしてもよい。例えば、バンク切り替えを伴うＳＤＲＡＭアクセス時に、発行順序を入れ替えて図１６（ａ）に示すように、アクティブコマンド［ＡＣＴ］，プリチャージコマンド［ＰＲＥ］，リードコマンド［ＲＤ］（又はライトコマンド［ＷＲ］）を発行する。この場合、リードコマンド［ＲＤ］の次のクロックサイクルでコマンド（例えばリードコマンド［ＲＤ］，アクティブコマンド［ＡＣＴ］）を発行することができる。
【０１９６】
これに対し、従来の方法によるインタフェースは、図１６（ｃ）に示すように、プリチャージコマンド［ＰＲＥ］，アクティブコマンド［ＡＣＴ］，リードコマンド［ＲＤ］を順番に発行する。この場合、アクティブコマンド［ＡＣＴ］を発行するまでに１クロックサイクル必要である。そして、リードコマンド［ＲＤ］の発行は、アクティブコマンド［ＡＣＴ］を発行してからＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ経過した後である。そのため、従来の方法では、図１６（ａ）に示す方法に比べて１クロックサイクル分だけ次のコマンド発行が遅れることになる。
【０１９７】
また、図１６（ｂ）に示すように、リードコマンド［ＲＤ］をプリチャージコマンド［ＰＲＥ］よりも先に発行する方法では、そのプリチャージコマンド［ＰＲＥ］を発行する分だけ、従来よりも１クロックサイクル分遅れる、即ち、本実施形態に比べて２クロックサイクル分遅れる。これらにより、上記の図１６（ａ）に示す方法が、最もサイクル数が少なくなるため、ＳＤＲＡＭに対するオーバーヘッドを少なくすることができる。
【０１９８】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１７〜図１９に従って説明する。尚、説明の便宜上、上記各実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１９９】
図１７は、図１のマイクロプロセッサ３１を構成するクロック生成回路１３の一部回路図であり、ＳＤＲＡＭ１８へ供給するクロック信号を制御するクロック制御回路９１の回路図を示す。
【０２００】
クロック制御回路９１は、インバータ回路９２，９３、ＡＮＤ回路９４を含む。インバータ回路９２，９３には、図１のＳＤＲＡＭインタフェース（以下、ＳＤＲＡＭＩ／Ｆと略す）３２のクロック制御部から出力される状態信号Ｓ２１，Ｓ２２がそれぞれ入力される。インバータ回路９２，９３は、状態信号Ｓ２１，Ｓ２２をそれぞれ反転し、その反転信号をＡＮＤ回路９４に出力する。尚、インバータ回路９２，９３には、図７のＳＤＲＡＭＩ／Ｆ４１，図１０のＳＤＲＡＭＩ／Ｆ５１のクロック制御部から出力される状態信号が入力されることとしてもよい。
【０２０１】
ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、その時々の状態に応じたレベルの状態信号Ｓ２１，Ｓ２２を出力する機能を有する。その機能を説明すれば、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態にある時にＨレベルの状態信号Ｓ２１を出力する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、パワーダウン状態にある時にＨレベルの状態信号Ｓ２２を出力する。
【０２０２】
ＡＮＤ回路９４には、インバータ回路９２，９３の出力信号と共に、クロック信号ＣＬＫが入力される。ＡＮＤ回路９４は、インバータ回路９２，９３の出力信号が共にＨレベル、即ち、Ｌレベルの状態信号Ｓ２１，Ｓ２２に応答してクロック信号ＣＬＫをクロック信号ＣＫ１としてＳＤＲＡＭ１８に出力する。ＡＮＤ回路９４は、インバータ回路９２，９３の出力信号のうちの少なくとも一方がＬレベル、即ち、状態信号Ｓ２１，Ｓ２２のうちの少なくとも一方がＨレベルの時にクロック信号ＣＫ１の出力を停止する。
【０２０３】
上記したように、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態にあるときにＨレベルの状態信号Ｓ２１を出力する。また、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、パワーダウン状態にある時にＨレベルの状態信号Ｓ２２を出力する。
【０２０４】
従って、クロック制御回路９１は、ＳＤＲＡＭ１８がアイドル状態又はパワーダウン状態にある時にクロック信号ＣＫ１の出力を停止する。すると、クロック信号ＣＫ１をＳＤＲＡＭ１８に供給するための回路部分（プロセッサ３１に含まれる回路部分）は動作を停止する。このことは、マイクロプロセッサ３１の消費電力を少なくする。
【０２０５】
図１８は、図１のＳＤＲＡＭＩ／Ｆ３２のクロック制御部の状態遷移図を示す。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リセットされると、アイドル状態ＩＤＬＥとなる。この状態において、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、Ｈレベルの状態信号Ｓ２１を出力する。
【０２０６】
ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態ＩＤＬＥにある時にリード／ライト要求がある（インタフェースからリードコマンド［ＲＤ］／ライトコマンド［ＷＲ］が入力される）と、アイドル状態ＩＤＬＥからビジー状態ＢＵＳＹへ遷移する。そして、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リード／ライト動作を終了すると、ビジー状態ＢＵＳＹからアイドル状態ＩＤＬＥへ遷移する。
【０２０７】
ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態ＩＤＬＥにある時にリフレッシュ要求（リフレッシュコマンド［ＰＲＥ］，セルフリフレッシュ等）があると、リフレッシュ状態ＲＥＦＬＥＳＨへ遷移する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リフレッシュを終了すると、アイドル状態ＩＤＬＥへ遷移する。
【０２０８】
ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態ＩＤＬＥにある時にパワーダウン要求（パワーダウン信号等）があると、パワーダウン状態ＰＯＷＥＲＤＯＷＮへ遷移する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、この状態においてＨレベルの状態信号Ｓ２２を出力する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、パワーダウン終了によりアイドル状態ＩＤＬＥへ遷移する。
【０２０９】
次に、上記のように構成されたクロック制御回路の作用を図１９に従って説明する。
今、時刻ｔ１において、図１のＣＰＵ１２からＳＤＲＡＭ１８に対してリード信号ＲＤ／ライト信号ＷＲの出力がなくなると、インタフェース３２（又は３２ａ，４１，５１）は、ＳＤＲＡＭ１８に対するコマンドの出力を停止する。これにより、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、アイドル状態ＩＤＬＥへ遷移し、そのアイドル状態においてＨレベルの状態信号Ｓ２１を出力する。図１７のクロック制御回路９１は、Ｈレベルの状態信号Ｓ２１に応答してクロック信号ＣＫ１の出力を停止する。
【０２１０】
次に、時刻ｔ２において、図１のＣＰＵ１２は、ＳＤＲＡＭ１８をアクセスするべくリード信号ＲＤを出力する。インタフェース３２は、リード信号ＲＤに基づいて、１クロックサイクル後（時刻ｔ３）にリードコマンド［ＲＤ］を発行する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、リードコマンド［ＲＤ］に応答してアイドル状態ＩＤＬＥからビジー状態ＢＵＳＹへ遷移する。ＳＤＲＡＭＩ／Ｆ３２のクロック制御部は、Ｌレベルの状態信号Ｓ２１を出力する。図１７のクロック制御回路９１は、Ｌレベルの状態信号Ｓ２１に基づいてクロック信号ＣＫ１の供給を再開する。ＳＤＲＡＭ１８は、供給されるクロック信号ＣＫ１に基づいて、所定クロックサイクル経過後にリードコマンド［ＲＤ］とともに入力されるコラムアドレス［４０］のデータ［４０］を出力する。
【０２１１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＳＤＲＡＭ１８が動作するためのクロック信号ＣＫ１の供給／停止をＳＤＲＡＭ１８の動作状態に基づいて制御するようにした。その結果、クロック信号ＣＫ１を供給するための回路部分の動作を停止し、その分だけプロセッサ全体の消費電力を少なくすることができる。
【０２１２】
尚、上記実施形態は、以下の態様で実施してもよい。
○尚、本実施形態のクロック制御回路９１に代えて、図２０に示すクロック制御回路１０１を用いてマイクロプロセッサを構成してもよい。クロック制御回路１０１は、ＮＯＲ回路１０２、ＮＡＮＤ回路１０３、ＡＮＤ回路１０４を含む。
【０２１３】
ＮＯＲ回路１０２には、状態信号Ｓ２１，Ｓ２２が入力される。ＮＯＲ回路１０２は、状態信号Ｓ２１，Ｓ２２に基づいて、状態信号Ｓ２１，Ｓ２２のうちの少なくとも一方がＨレベルのときにＬレベルの信号をＮＡＮＤ回路１０３に出力する。
【０２１４】
ＮＡＮＤ回路１０３には、レジスタ１０５に記憶されたクロック停止許可データに基づく信号が入力される。ＮＡＮＤ回路１０３は、ＮＯＲ回路１０２，レジスタ１０５から入力される信号に基づいて出力信号をＡＮＤ回路１０４に出力する。ＮＡＮＤ回路１０３は、ＮＯＲ回路１０２の出力信号とレジスタ１０５の出力信号のうちの少なくとも一方がＬレベルのときにＨレベルの出力信号をＡＮＤ回路１０４に出力する。
【０２１５】
ＡＮＤ回路１０４には、クロック信号ＣＬＫが入力される。ＡＮＤ回路１０４は、ＮＡＮＤ回路１０３の出力信号に基づいて、その信号がＨレベルの時にクロック信号ＣＬＫをクロック信号ＣＫ１としてＳＤＲＡＭ１８に出力する。
【０２１６】
従って、クロック制御回路１０１は、状態信号Ｓ２１，Ｓ２２、レジスタ１０５に記憶された許可データに基づいて、クロック信号ＣＬＫをクロック信号ＣＫ１としてＳＤＲＡＭ１８に対する供給／停止を制御する。
【０２１７】
クロック制御回路１０１は、許可データに基づいてクロック信号の停止が許可された時に、状態信号Ｓ２１，Ｓ２２に基づいてクロック信号ＣＫ１の供給／停止を行う。クロック制御回路１０１は、許可データに基づいてクロック信号の停止が許可されていないときに、クロック信号ＣＫ１を供給する。
【０２１８】
このことは、クロック信号ＣＫ１をＳＤＲＡＭ１８以外に使用している場合に有効となる。即ち、クロック制御回路９１は、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部がアイドル状態ＩＤＬＥ又はパワーダウン状態ＰＯＷＥＲＤＯＷＮにある時にクロック信号ＣＫ１の供給を停止する。これにより、プロセッサの消費電力は少なくなるが、このクロック信号ＣＫ１を使用した回路は、動作しなくなるため、それにより不具合を生じる場合がある。しかし、クロック制御回路１０１を用いることにより、ＳＤＲＡＭＩ／Ｆ３２のクロック制御部がアイドル状態又はパワーダウン状態にあるときにもクロック信号ＣＫ１を供給する事ができるため、そのクロック信号ＣＫ１を使用した回路は安定動作を行うことができる。
【０２１９】
○上記各実施形態では、半導体集積回路装置としてのマイクロプロセッサの外部にＳＤＲＡＭ１８を接続した場合について説明したが、ＳＤＲＡＭ１８を内蔵したマイクロプロセッサに具体化して実施してもよい。
【０２２０】
【発明の効果】
以上詳述したように、請求項１〜３に記載の発明によれば、同期型ＤＲＡＭに対するアクセスにおけるオーバーヘッドを少なくしてアクセス速度の高速化を図ることが可能なアクセス方法を提供することができる。
【０２２１】
とくに、請求項３に記載の発明によれば、同期型ＤＲＡＭが動作するためのクロック信号を供給するための回路部分だけ全体の消費電力を少なくすることができる。
【０２２２】
また、請求項４〜６に記載の発明によれば、同期型ＤＲＡＭに対するアクセスにおけるオーバーヘッドを少なくしてアクセス速度の高速化を図ることが可能なインタフェース回路を提供することができる。
【０２２３】
とくに、請求項６に記載の発明によれば、同期型ＤＲＡＭが動作するためのクロック信号を供給するための回路部分だけ全体の消費電力を少なくすることができる。
【図面の簡単な説明】
【図１】  半導体集積回路装置のブロック回路図。
【図２】  ＳＤＲＡＭに対するアドレス設定を示す説明図。
【図３】  第一実施形態のＳＤＲＡＭインタフェースのブロック回路図。
【図４】  ＳＤＲＡＭインタフェースの動作を示すタイミング図。
【図５】  別のＳＤＲＡＭインタフェースのブロック回路図。
【図６】  別のＳＤＲＡＭインタフェースの動作を示すタイミング図。
【図７】  第二実施形態のＳＤＲＡＭインタフェースのブロック回路図。
【図８】  ＳＤＲＡＭインタフェースの動作を示すタイミング図。
【図９】  ＦＩＦＯを備えた場合の動作を示すタイミング図。
【図１０】  第三実施形態のＳＤＲＡＭインタフェースのブロック回路図。
【図１１】  アドレス比較器の回路図。
【図１２】  ライト比較器の回路図。
【図１３】  リード比較器の回路図。
【図１４】  アドレスマルチプレクサのブロック回路図。
【図１５】  (a) は本実施形態のインタフェースのタイミング図、(b) は従来の方法のタイミング図。
【図１６】  (a) は本実施形態の別のタイミング図、(b) は素朴な方法のタイミング図、(c) は従来の方法のタイミング図。
【図１７】  第四実施形態のクロック制御回路の回路図。
【図１８】  ＳＤＲＡＭの状態遷移図。
【図１９】  クロック制御回路の動作を説明するためのタイミング図。
【図２０】  別のクロック制御回路の回路図。
【図２１】  従来のＳＤＲＡＭインタフェースのブロック回路図。
【図２２】  従来のＳＤＲＡＭインタフェースのタイミング図。
【図２３】  従来の半導体集積回路装置のブロック回路図。
【符号の説明】
１８  同期型ＤＲＡＭとしてのＳＤＲＡＭ
３１  半導体集積回路装置としてのマイクロプロセッサ
３２，３２ａ，４１，５１  インタフェース回路
３５  コラムアドレス比較回路
３６  アドレス設定レジスタ
３７  コマンド生成部
ＡＣＴ  アクティブコマンド
ＲＤ／ＷＲ  制御信号としてのリード信号／ライト信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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