(57)【特許請求の範囲】
【請求項１】
半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチ内壁に薄い熱酸化膜を形成する段階と、
前記トレンチ形成時発生された半導体基板の損傷及び前記半導体基板内の酸素不純物を除去するため、高純度窒素雰囲気、又は、高純度アルゴン雰囲気で、１０００〜１２００℃の間の温度で１〜８時間の熱処理工程を行う段階と、
前記トレンチを充填するように前記半導体基板上にＣＶＤ酸化膜を形成する段階、前記ＣＶＤ酸化膜を熱処理して緻密化（densification）させる段階、および前記ＣＶＤ酸化膜を平坦化エッチングする段階、を含む素子隔離領域を形成する段階と、
を、この順序で含むことを特徴とする半導体装置のトレンチ隔離形成方法。
【請求項２】
前記トレンチ深さは、０．１〜１．０μｍの範囲内で形成されることを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
【請求項３】
前記熱酸化膜の厚さは、１００〜５００Åの範囲内で形成されることを特徴とする請求項１に記載の半導体装置のトレンチ隔離形成方法。
【請求項４】
トレンチ形成前に半導体基板上にシリコン酸化膜とシリコン窒化膜を順次的に形成する段階と、
前記シリコン窒化膜上に素子隔離領域を定義してフォトレジスト膜パターンを形成する段階と、
前記フォトレジスト膜パターンをマスクで使用して前記シリコン窒化膜及びシリコン酸化膜を除去して半導体基板を露出させる段階と、をさらに含むことを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置のトレンチ隔離形成方法。
【請求項５】
前記シリコン酸化膜の厚さは、５０〜３００Åの範囲内で形成されることを特徴とする請求項４に記載の半導体装置のトレンチ隔離形成方法。
【請求項６】
前記シリコン窒化膜の厚さは、５００〜３０００Åの範囲内で形成されることを特徴とする請求項４に記載の半導体装置のトレンチ隔離形成方法。
【請求項７】
前記緻密化熱処理温度は、１０００〜１０５０℃の間の範囲を有することを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置のトレンチ隔離形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは半導体装置のトレンチ隔離形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度が増加することによって、素子間距離がだんだん減少している。これによって、従来よく使用されてきたＬＯＣＯＳ（LOCal Oxidation of Silicon）型素子隔離技術は、有効隔離長さ（effective isolation length）が短いため、電気的素子隔離に限界が発生される。
【０００３】
又、熱酸化（thermal oxidation）方法でフィルド酸化膜（filed oxide）を形成するため、小さいパターン（pattern）では、ビードビック（bird's beak）が過度に形成されて素子形成領域の定義が不可能な問題点が発生される。
【０００４】
上述の問題点を解決するためトレンチ隔離（trench isolation）形成方法が登場した。
【０００５】
トレンチ隔離は、素子隔離領域のシリコンを所定の深さでエッチングしてトレンチを形成し、ここにＣＶＤ酸化膜を充填した後、平坦化工程を行うことによって形成される。
【０００６】
この時、トレンチ形成は、素子隔離に必要なだけシリコンをエッチングするため電気的な素子隔離能力が優秀であり、ＣＶＤ酸化膜形成方法でフィルド酸化膜を形成するため、フォトリソグラフィ工程によって定義された素子形成領域が続いて維持される長所を有する。
【０００７】
しかし、トレンチ形成隔離を実際工程に適用することにおいて、いろいろな問題点が発生される。
【０００８】
即ち、トレンチ隔離エッチング工程時、損傷層（damage layer）が発生したり、エッチングされたシリコン表面を酸化させる工程でストレス（stress）が発生し、又ＣＶＤ酸化膜形成後、緻密化（densification）熱処理工程で熱膨脹係数差異によるＣＶＤ酸化膜と半導体基板の間のサーマルストレス（thermal stress）等が発生する。
【０００９】
このような問題点が漏洩ソース（leakage source）で作用して、従来の隔離方法であるＬＯＣＯＳ型素子隔離より相対的に高い接合漏洩電流を発生させるようになる。
【００１０】
上述の問題点を改善するための１つの方法として、トレンチフィリング（filling）物質であるＣＶＤ酸化膜を形成した後、湿式エッチング率を低めるため行われる緻密化工程を１０５０〜１１５０℃の高温で行って損傷層をキュアリング（curing）することによって、接合漏洩電流特性が改善できる。
【００１１】
図１乃至図３は、従来のトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【００１２】
この時、図１乃至図３は、各々ｎ+／ｐ、ｎ-／ｐ、そしてｐ+／ｎの接合に対して約８３℃での漏洩電流分布を示す。
【００１３】
図１を参照すると、ｎ+／ｐ接合に対する平均（５０％）漏洩電流の分布は、約１０５０℃の緻密化工程に対して約４．７×１０-14Ａ／μｍ（２ａ）を示し、また、約１１５０℃の緻密化工程に対して約３．５×１０-14Ａ／μｍ（２ｂ）を示す。
【００１４】
次に、図２において、ｎ-／ｐ接合に対する平均漏洩電流の分布は、約１０５０℃の緻密化工程に対して約４．７×１０-14Ａ／μｍ（４ａ）を示し、約１１５０℃の緻密化工程に対して約３．５×１０-14Ａ／μｍ（４ｂ）を示す。
【００１５】
そして、図３を参照すると、ｐ+／ｎ接合に対する平均漏洩電流の分布は、約３．３×１０-14Ａ／μｍ（６ａ）を示し、約１１５０℃の緻密化工程に対して約２．７×１０-14Ａ／μｍ（６ｂ）を示す。
【００１６】
上述のように緻密化温度を１０５０℃から約１１５０℃に増加させることによって接合漏洩電流が減少されることが分かる。
【００１７】
しかし、ＣＶＤ酸化膜でトレンチを充填した後、Ying-Chen Chao et al.、“METHOD FOR PRODUCING PATTERNING ALIGNMENTMARKS IN OXIDE”、1995（U.S.P 5,478,762）に掲載されたように、約１１５０℃以上の高温で緻密化工程を行う場合、半導体基板の歪曲が発生することがあり、特に厚いＣＶＤ酸化膜を半導体基板上に形成した後、高温工程を進行する場合、その可能性がもっと大きくなる。
【００１８】
又、ＣＶＤ酸化膜で充填されたトレンチ隔離に対する高温緻密化工程後、素子領域がトレンチ隔離領域の割に高めることもできるし、低めることもできるが、いずれの場合も後続工程で形成されるゲート酸化膜の特性が劣化されるという問題点が発生する。
【００１９】
【発明が解決しようとうする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、トレンチ隔離形成時発生される損傷層が回復でき、同時に酸素不純物が除去された領域が形成でき、従って、接合漏洩電流特性を向上させることができる半導体装置のトレンチ隔離形成方法を提供することがその目的である。
【００２０】
本発明の他の目的は、トレンチ隔離形成時、半導体基板の歪曲発生可能性が減らすことができ、後続ゲート酸化膜の特性劣化が防止できる半導体装置のトレンチ隔離形成方法を提供することがその目的である。
【００２１】
【課題を解決するための手段】
上述の目的を達成するための本発明によると、半導体装置のトレンチ隔離形成方法は、半導体基板をエッチングしてトレンチを形成する段階と、トレンチ内壁に薄い熱酸化膜を形成する段階と、トレンチ形成時発生された半導体基板の損傷及び半導体基板内の酸素不純物を除去するため熱処理工程を行う段階と、トレンチを絶縁膜で充填して素子隔離領域を形成する段階とを含む。
【００２２】
この方法の望ましい実施の形態において、トレンチ深さは、約０．１〜１．０μｍの範囲内で形成される。
【００２３】
この方法の望ましい実施の形態において、熱酸化膜の厚さは、約１００〜５００Åの範囲内で形成される。
【００２４】
この方法の望ましい実施の形態において、熱処理工程は、約１０００〜１２００℃の間の温度で約１〜８時間行われる。
【００２５】
この方法の望ましい実施の形態において、熱処理工程は、高純度窒素雰囲気で行われる。
【００２６】
この方法の望ましい実施の形態において、熱処理工程は、高純度アルゴン雰囲気で行われる。
【００２７】
この方法の望ましい実施の形態において、半導体装置のトレンチ隔離形成方法は、トレンチ形成前に半導体基板上にシリコン酸化膜とシリコン窒化膜を順次的に形成する段階と、シリコン窒化膜上に素子隔離領域を定義してフォトレジスト膜パターンを形成する段階と、フォトレジスト膜パターンをマスクで使用してシリコン窒化膜及びシリコン酸化膜を除去して半導体基板を露出させる段階とを含む。
【００２８】
この方法の望ましい実施の形態において、シリコン酸化膜の厚さは、約５０〜３００Åの範囲内で形成される。
【００２９】
この方法の望ましい実施の形態において、シリコン窒化膜の厚さは、約５００〜３０００Åの範囲内で形成される。
【００３０】
この方法の望ましい実施の形態において、素子隔離領域を形成する段階は、トレンチを充填するように半導体基板上にＣＶＤ酸化膜を形成する段階と、ＣＶＤ酸化膜を熱処理して緻密化させる段階と、ＣＶＤ酸化膜を平坦化エッチングする段階とを含む。
【００３１】
この方法の望ましい実施の形態において、緻密化熱処理温度は、約１０００〜１０５０℃の間の範囲を有する。
【００３２】
本発明による半導体装置のトレンチ隔離形成方法は、半導体基板の歪曲発生可能性を減らし、素子の接合漏洩電流特性を向上させる。
【００３３】
【発明の実施の形態】
図５Ａ乃至図５Ｂを参照すると、本発明による新規した半導体装置のトレンチ隔離形成方法は、半導体基板をエッチングして形成されたトレンチ内壁に薄い熱酸化膜を形成した後、約１０００〜１２００℃の間の温度で約１〜８時間熱処理してトレンチ形成時、損傷された基板を回復させ、半導体基板内の酸素不純物を除去する。そして、トレンチを絶縁膜で充填して素子隔離領域を形成する。このような半導体装置の製造方法によって、トレンチ形成時発生される損傷層回復のための熱処理工程をトレンチフィリング（filing）前に行うことによって、トレンチを充填するＣＶＤ酸化膜（絶縁膜）の緻密化工程熱処理温度を低めることができ、従って、半導体基板の歪曲可能性を減らすことができ、素子の接合漏洩電流特性を向上させることができる。
【００３４】
以下、図４乃至図８を参照して、本発明の実施の形態を詳細に説明する。
【００３５】
図４Ａ乃至図４Ｆは、本発明の実施の形態による半導体装置のトレンチ隔離２４形成方法を順次的に示す断面図である。
【００３６】
図４Ａを参照すると、本発明の実施の形態による半導体装置のトレンチ隔離２４形成方法は、半導体基板１０上にシリコン酸化膜１２を形成し、シリコン酸化膜１２上にシリコン窒化膜１４を形成する。
【００３７】
この時、シリコン酸化膜１２は、熱酸化膜形成方法を使用して約５０〜３００Åの範囲内で形成し、シリコン窒化膜１４は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）方法を使用して５００〜３０００Åの範囲内で形成する。
【００３８】
ここで、シリコン酸化膜１２は、シリコン窒化膜１４と半導体基板１０上に発生する応力（stress）に対する緩衝役割を果たし、シリコン窒化膜１４は、後続平坦化工程でエッチング停止層（etch stop layer）役割を果たす。
【００３９】
シリコン窒化膜１４上に素子隔離領域ａを定義してフォトレジスト膜パターン（図面に未図示）を形成する。そして、フォトレジスト膜パターンをマスクで使用してシリコン窒化膜１４及びシリコン酸化膜１２を除去して半導体基板１０を露出させる。
【００４０】
次に、図４Ｂにおいて、露出された半導体基板１０をエッチングしてトレンチ１６を形成する。
【００４１】
この時、トレンチ１６を形成するためのエッチングマスクとして、上述のようにフォトレジスト膜パターンが使用でき、フォトレジスト膜パターンを除去した後、素子隔離領域ａ両側のシリコン窒化膜１４を使用することもできる。
【００４２】
又、シリコン窒化膜１４上に他のシリコン酸化膜（図面に未図示）を形成し、これをマスクで使用してトレンチ１６が形成できる。
【００４３】
トレンチ１６の深さは、素子が要求する程度によって決定され、約０．１〜１．０μｍ程度で形成する。
【００４４】
続いて、図４Ｃを参照すると、トレンチ１６内壁、即ちトレンチ下部及び両側壁に熱酸化工程で約１００〜５００Å厚さの薄い熱酸化膜１８を形成する。
【００４５】
図５Ａ乃至図５Ｂは、熱処理工程前後の半導体基板１０の状態を示す断面図である。
【００４６】
図５Ａを参照すると、熱酸化膜１８が形成された半導体基板１０は、トレンチ１６形成時発生された損傷層１７を有し、又半導体基板１０そのもの内の酸素不純物２０を有する。
【００４７】
この時、酸素不純物２０は、半導体基板１０製造時、半導体基板１０内に含まれる。
【００４８】
半導体基板１０を第１熱処理してトレンチ１６形成時発生された半導体基板１０の損傷及び半導体基板１０内に含まされた酸素不純物２０を除去する。
【００４９】
この時、第１熱処理は、本発明の一番特徴的な工程として、約１０００〜１２００℃の間の温度で約１〜８時間の間、高純度窒素雰囲気（Ｎ2 ambient）乃至高純度アルゴン雰囲気（Ａｒ ambient）等の不活性気体雰囲気で行われる。
【００５０】
そうすると、図５Ｂに図示されたように、損傷層１７が回復され、又トレンチ１６両側の半導体基板１０内の酸素不純物２０が除去された領域（denuded zone:oxyzen free）２１が形成される。
【００５１】
次に、図４Ｄを参照すると、トレンチ１６がオーバーフィル（overfill）されるようにＣＶＤ（Chemical Vapor Deposition）酸化膜２２を形成した後、ＣＶＤ酸化膜２２の湿式エッチング率を減らすため不活性気体雰囲気で第２熱処理する緻密化工程を行う。
【００５２】
第２熱処理工程は、損傷層１７がすでに回復されたため、第１熱処理温度より相対的に低い温度である約１０００〜１０５０℃程度で行われる。
【００５３】
従って、従来の緻密化工程時に発生される半導体基板１０の歪曲が防止され、後続工程で形成されるゲート酸化膜の特性劣化が防止される。
【００５４】
図４Ｅにおいて、ＣＭＰ（Chemical Mechanical Polishing）工程、又は全面乾式エッチングのような平坦化エッチング工程を行ってＣＶＤ酸化膜２２をエッチングする。この時、シリコン窒化膜１４をエッチング停止層で使用する。
【００５５】
シリコン窒化膜１４及びシリコン酸化膜１２を除去してトレンチ１６両側の半導体基板１０を露出させると、図４Ｆに図示されたように、トレンチ隔離２４が形成される。
【００５６】
図６乃至図８は、本発明の実施の形態によるトレンチ隔離２４が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【００５７】
この時、図６乃至図８は、本発明の実施の形態による１つの工程条件として、トレンチ１６内壁に熱酸化膜１８を約２４０Åの厚さで形成し、高純度窒素雰囲気の約１１５０℃の温度で約１時間熱処理した時、各々ｎ+／ｐ、ｐ+／ｎ、そしてｎ-／ｐの約８３℃での接合漏洩電流分布を示す。
【００５８】
図６を参照すると、ｎ+／ｐ接合に対する平均（５０％）漏洩電流の分布は、従来の約４×１０-14Ａ／μｍ（３０ａ）から約３×１０-14Ａ／μｍ（３０ｂ）に減少されたことを示す。
【００５９】
次に、図７を参照すると、ｎ-／ｐ接合に対する平均漏洩電流分布は、従来の約２．７×１０-14Ａ／μｍ（３２ａ）から約２×１０-14Ａ／μｍ（３２ｂ）に減少されたことを示す。
【００６０】
そして、図８において、ｐ+／ｎ接合に対する平均漏洩電流は、従来の約３．３×１０-14Ａ／μｍ（３４ａ）から約２．５×１０-14Ａ／μｍ（３４ｂ）に減少されたことを示す。
【００６１】
このように、ＣＶＤ酸化膜２２形成前に高温度熱処理工程を行うことによって、損傷層１７回復及び酸素不純物が除去された領域２１が形成されることによって、上述のように向上された接合漏洩電流特性を得るようになる。
【００６２】
【発明の効果】
本発明は、トレンチ隔離形成のための絶縁膜の緻密化工程熱処理温度を低下させることができ、従って半導体基板の歪曲可能性を減らすことができて、素子の接合電流特性を向上させる効果がある。
【図面の簡単な説明】
【図１】  従来のトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【図２】  従来のトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【図３】  従来のトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【図４】  本発明の一実施の形態による半導体装置のトレンチ隔離形成方法を順次的に示す断面図である。
【図５】  図４Ｃの熱処理工程前後の半導体基板の状態を示す断面図である。
【図６】  本発明の一実施の形態によるトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【図７】  本発明の一実施の形態によるトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【図８】  本発明の一実施の形態によるトレンチ隔離が形成された半導体装置の接合漏洩電流分布を示すグラフである。
【符号の説明】
１０  半導体基板
１２  シリコン酸化膜
１４  シリコン窒化膜
１６  トレンチ
１７  損傷層
１８  熱酸化膜
２０  酸素不純物
２１  酸素不純物領域
２２  ＣＶＤ酸化膜
２４  トレンチ隔離
【図１】
0003974269.tif 000002
【図２】
0003974269.tif 000003
【図３】
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【図４】
0003974269.tif 000005
【図５】
0003974269.tif 000006
【図６】
0003974269.tif 000007
【図７】
0003974269.tif 000008
【図８】
0003974269.tif 000009