(57)【特許請求の範囲】
【請求項１】
第１の表面（Ｏ１）および該第１の表面に対向して配置された第２の表面（Ｏ２）を有する基板（Ｓ）を有し、
ビット線（Ｂ）を有し、
前記ビット線に接続され前記第１の表面（Ｏ１）上に接して配置されたＭＯＳトランジスタを有し、
電極を備え、前記基板の第２の表面（Ｏ２）上に接して配置されたコンデンサを有し、
基板（Ｓ）内に配置され前記ＭＯＳトランジスタにコンデンサを接続するコンタクト（Ｋ）を有し、該コンタクト上に接して前記コンデンサの電極が配置されており、
前記第２の表面（Ｏ２）に接して配置されたアイソレーション層（Ｉ３）を有し、前記コンタクト及び前記アイソレーション層は平坦化された表面を形成している、
メモリセル装置。
【請求項２】
第１の表面（Ｏ１）および該第１の表面に対向して配置された第２の表面（Ｏ２）を有する基板（Ｓ）を設けるステップと、
基板（Ｓ）内にコンタクト（Ｋ）を形成するステップと、
前記基板（Ｓ）の第１の表面（Ｏ１）に接して、ＭＯＳトランジスタ及びこれに接続されているビット線（Ｂ）を形成するステップと、
基板（Ｓ）の第２の表面（Ｏ２）における基板の材料層を除去して、新たな第２の表面（Ｏ２）を形成するステップと、
基板の第２の表面（Ｏ２）上に接してアイソレーション材料をデポジションするステップと、
アイソレーション材料およびコンタクトを平坦化し、そのことにより、平坦な表面を得るステップと、
コンタクト（Ｋ）の平坦な表面上に接してコンデンサの第１の電極（Ｐ１）を形成し、コンデンサ誘電体およびコンデンサの第２の電極（Ｐ２）をデポジションするステップ
とを有する、メモリセル装置の製造方法。
【請求項３】
前記コンタクト（Ｋ）を前記第１の表面（Ｏ１）に次のように形成する、すなわち、該コンタクトは、前記ＭＯＳトランジスタおよび前記ビット線（Ｂ）よりも前記基板（Ｓ）のなかに深く達して、第２の平坦化された表面まで延びており、前記基板（Ｓ）の第２の表面（Ｏ２）の基板の材料層が、前記コンタクト（Ｋ）が露出されるまで除去され、そこで、新たに形成された第２の表面上に接して、前記コンデンサが前記コンタクト（Ｋ）の上に接して形成される、請求項２に記載の方法。
【請求項４】
第２の表面にてコンタクト（Ｋ）を露出するステップと、
該コンタクトを前記基板（Ｓ）に対して選択的にエッチングし、その結果、凹部（Ｖ）を形成するステップと、
前記凹部（Ｖ）を補助構造部（Ｈ）で充填し、その結果、前記補助構造部（Ｈ）は前記コンタクト（Ｋ）を覆うステップと、
前記基板（Ｓ）の第２の表面を前記補助構造部（Ｈ）に対して選択的にエッチングし、その結果、前記補助構造部（Ｈ）および前記コンタクト（Ｋ）の一部が突出するステップと、
アイソレーション材料をデポジションし、前記補助構造部（Ｈ）が除去されるまで、前記アイソレーション材料を該補助構造部と共に取り除くステップ
とを有する、請求項３に記載の方法。
【請求項５】
前記コンデンサのコンデンサ誘電体（Ｋｄ）がＴａ２Ｏ５又は強誘電体から形成される、請求項２から４までのいずれか１項記載の方法。
【請求項６】
前記第１の表面（Ｏ１）内にコンタクト孔（Ｌ）を形成し、コンタクト（Ｋ）を形成するため、コンタクト孔（Ｌ）に導電性材料をデポジションし、コンタクト孔（Ｌ）が完全には充填されないように、エッチバックするステップと、
前記コンタクト孔（Ｌ）において、前記コンタクト（Ｋ）の上に、前記コンタクト（Ｋ）および前記基板（Ｓ）と絶縁された、ＭＯＳトランジスタのゲート電極を形成するステップと、
前記ＭＯＳトランジスタの第１のソース／ドレイン領域（Ｓ／Ｄ１）を、該ソース／ドレイン領域が基板（Ｓ）に埋込まれて、前記コンタクト（Ｋ）に接するように形成し、その結果、縦型ＭＯＳトランジスタが形成されるステップ
とを有する、請求項３から５までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、メモリセル装置およびその製造方法に関する。
【０００２】
そのような方法は、例えばS.Nakamuraの”Giga-bit DRAM cells with low capacitance and low resistance bit-lines on buried MOSFET's and capacitors by using bonded SOI technology - Reversed-Stacked-Capacitor (RSTC) Cell -" （ＩＥＤＭ  ９５，８８９）に記載されている。その方法によって形成されるメモリセル装置はＤＲＡＭセル装置、つまり、ダイナミックランダムアクセスタイプのメモリセル装置である。メモリセル装置のメモリセルは、トランジスタ及びコンデンサを備えており、そこにメモリセルの情報が電荷の形で記憶される。コンデンサは、ワード線を介してトランジスタを制御する際に、コンデンサの電荷がビット線を介して読出されるように、トランジスタに接続されている。基板の第１の表面にプレーナトランジスタが形成され、その上にコンデンサが形成される。コンデンサの上にＢＰＳＧがデポジションされ、研磨される。その結果、平坦な表面が形成される。この表面にて、基板は支持基板に接合される。さらに、第１の表面に対向する、基板の第２の表面が、トランジスタを囲むアイソレーション構造部が露出されるまで、除去される。熱酸化の後、アイソレーション材料がデポジションされる。アイソレーション材料のなかに、トランジスタのソース／ドレイン領域に対するコンタクト孔が形成される。アイソレーション材料の上にビット線が形成される。ビット線の一部がコンタクト孔に配置されており、ソース／ドレイン領域に接している。
【０００３】
本発明の課題は、従来の技術水準のプロセスよりも高い信頼度で製造できるメモリセル装置を提供することである。さらに、そのようなメモリセル装置の製造方法を提供する。
【０００４】
上記課題は本発明により、
第１の表面および該第１の表面に対向して配置された第２の表面を有する基板を有し、
ビット線を有し、
前記ビット線に接続され前記第１の表面上に接して配置されたＭＯＳトランジスタを有し、
電極を備え、前記基板の第２の表面上に接して配置されたコンデンサを有し、
基板内に配置され前記ＭＯＳトランジスタにコンデンサを接続するコンタクトを有し、該コンタクト上に接して前記コンデンサの電極が配置されており、
前記第２の表面に接して配置されたアイソレーション層を有し、前記コンタクト及び前記アイソレーション層は平坦化された表面を形成している、
メモリセル装置により解決される。
【０００５】
さらに上記課題は本発明により、
第１の表面および該第１の表面に対向して配置された第２の表面を有する基板を設けるステップと、
基板内にコンタクトを形成するステップと、
前記基板の第１の表面に接して、ＭＯＳトランジスタ及びこれに接続されているビット線を形成するステップと、
基板の第２の表面における基板の材料層を除去して、新たな第２の表面を形成するステップと、
基板の第２の表面上に接してアイソレーション材料をデポジションするステップと、
アイソレーション材料およびコンタクトを平坦化し、そのことにより、平坦な表面を得るステップと、
コンタクトの平坦な表面上に接してコンデンサの第１の電極を形成し、コンデンサ誘電体およびコンデンサの第２の電極をデポジションするステップ
とを有する、
メモリセル装置の製造方法により解決される。
【０００６】
コンデンサの形成方法がＭＯＳトランジスタに与える影響は僅かである、なぜならＭＯＳトランジスタは、コンデンサとは、基板の別の側に配置されているからである。したがって、本発明により、例えば材料の選択およびプロセスステップの選択に関して、コンデンサを形成するうえで種々の自由が実現される。従来の技術水準のプロセスに比して信頼度が高まっている。
【０００７】
メモリセル装置の実装密度を高めるために、有利には、まずコンタクトを、該コンタクトがＭＯＳトランジスタおよびビット線よりも基板のなかに深く達するように、第１の表面に形成し、引き続いて、コンタクトが露出されるまで、基板の第２の表面を除去し、さらに第２の表面においてコンタクト上にコンデンサを形成する。
【０００８】
コンタクトを露出することにより、該コンタクトの位置が検知できる、その結果、コンデンサをＭＯＳトランジスタに対して正確にアライメントすることができる。したがって、メモリセル装置が高い実装密度で形成できる。
【０００９】
コンデンサの容量を大きくするために、コンデンサ誘電体が配置されている、コンデンサ電極の表面はできるだけ大きくなっている。ＤＲＡＭセル装置の実装密度をできるだけ大きくするために、コンデンサの空間的スペースはできるだけ小さくなっている。２つの利点は、コンデンサ電極の表面がミアンダ状蛇行部及び／又は湾入部を有すると、得られる。
【００１０】
コンデンサの容量を高めるために、コンデンサ誘電体は有利には、２０より大きい誘電率を有する。例えば、コンデンサ誘電体は、例えばチタン酸バリウムストロンチウムのような強誘電体またはＴａ２Ｏ５から成る。
【００１１】
コンタクトが、ＭＯＳトランジスタの第１のソース／ドレイン領域をコンデンサのコンデンサ電極に接続する。ＭＯＳトランジスタの第２のソース／ドレイン領域がビット線に接続されている。ＭＯＳトランジスタのゲート電極がワード線に接続されており、該ワード線はビット線を横切る方向に延びている。ビット線は例えば基板の第１の表面にわたって延在している。
【００１２】
ＭＯＳトランジスタは、プレーナトランジスタとして構成することができる。
【００１３】
メモリセル装置の実装密度を高めるために、ＭＯＳトランジスタは有利には、縦型トランジスタとして形成される。第１のソース／ドレイン領域は、例えば第２のソース／ドレイン領域の下方に配置されている。第１のソース／ドレイン領域は、コンタクトと側方で接する。
【００１４】
第１のソース／ドレイン領域を第２のソース／ドレイン領域の上に形成することは、本発明の範囲内とする。
【００１５】
有利には、第１の表面にコンタクト孔が形成される。コンタクトを形成するために、導電性材料がデポジションされて、コンタクト孔が完全には充填されないように、エッチバックされる。コンタクトの上面の深さは次のように定められる、すなわち、コンタクトは第１のソース／ドレイン領域に接しており、該第１のソース／ドレイン領域は、基板の一部であり、第２のソース／ドレイン領域の下方に配置されている。コンタクトを形成する前に、コンタクト孔にアイソレーションが設けられる、したがって、コンタクトは残りの基板とアイソレーションされている。コンタクト孔において、コンタクトの上に、コンタクトおよび基板と絶縁された、ＭＯＳトランジスタのゲート電極が形成される。第２のソース／ドレイン領域が同様に、基板の一部として形成され、コンタクト孔と側方で接する。
【００１６】
これに代わる方法として、ゲート電極が、コンタクト孔とは異なった、基板の凹部に形成される。
【００１７】
有利には、コンタクトは、基板の第２の表面から突出している。この場合、アイソレーション材料がデポジションされて、コンタクトが露出されるまで除去されることにより、コンデンサ電極の形成の際に、基板とコンタクトとの間の短絡が非常に簡単に回避できる。次いで、基板がアイソレーション材料で覆われ、コンデンサ電極は、該コンデンサ電極が基板に接することなく、アイソレーション材料上およびコンタクト上に形成される。
【００１８】
次に、コンタクトが基板の第２の表面から突出することが実現される１つの方法を説明する。コンタクトが露出されるまで、基板が除去された後、コンタクトは基板に対して選択的にエッチングされ、その結果、凹部が形成される。凹部は補助構造部で充填され、その結果、補助構造部はコンタクトを覆う。このため、材料がデポジションされて、基板が露出されるまで除去される。引き続いて、基板が補助構造部に対して選択的にエッチングされ、その結果、補助構造部およびコンタクトの一部が突出する。次いで、アイソレーション材料がデポジションされる、そして、補助構造部が除去され、したがってコンタクトが露出されるまで、該アイソレーション材料は補助構造部と共に取り除かれる。アイソレーション材料およびコンタクトの表面は、平坦な面を形成する。同時に、コンタクトは基板の第２の表面から突出している。
【００１９】
基板はシリコンから形成することができる。コンタクトは、ドーピングされた多結晶シリコンから形成することができる。コンタクトの選択的エッチングを行うためにエッチング剤として、例えば、ＨＦ、ＨＮＯ３ならびにＣＨ３ＣＯＯＨから成る溶液が適している。
【００２０】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【００２１】
図１は、第１の層、第２の層、第３の層、第４の層ならびに分離構造部が形成された後の基板の断面略図を示す。
【００２２】
図２は、第４の層が除去されて第１の補助構造部が形成された後の、図１に示した断面図である。
【００２３】
図３は、コンタクト孔、アイソレーション、トランジスタの上部ソース／ドレイン領域ならびにコンタクトが形成された後の、図２に示した断面図に対して垂直な断面略図である。
【００２４】
図４は、ゲート絶縁体、下部ソース／ドレイン領域、ワード線、保護層、スペーサ、第１のアイソレーション層（図示せず）、ビット線ならびに第２のアイソレーション層が形成された後の、図３に示した断面図である。
【００２５】
図５は、コンタクトが露出されて凹部及び補助構造部が形成された後の、図４に示した断面図である。
【００２６】
図６は、第３のアイソレーション層が形成されて補助構造部が除去された後の、図５に示した断面図である。
【００２７】
図７は、コンデンサのコンデンサ電極、コンデンサ誘電体、およびコンデンサプレートが形成された後の、図６に示した断面図である。
【００２８】
これらの図は、縮尺どおりではない。
【００２９】
実施例において出発となる材料として、ｐドーピングされた、シリコンから成る基板Ｓが設けられており、これは、該基板Ｓの第１の表面Ｏ１に接している層では、約１０１８ｃｍ-３のドーピング濃度でｐドーピングされている。第１の表面Ｏ１の上に、熱酸化により約２０ｎｍの厚さのＳｉＯ２から成る第１の層が形成される。その上に、約１００ｎｍの厚さのシリコン窒化物から成る第２の層がデポジションされ、その上に、ＣＶＤ方法により約８００ｎｍの厚さのＳｉＯ２から成る第３の層３がデポジションされ、その上に約１００ｎｍの厚さのシリコン窒化物から成る第４の層４がデポジションされる（図１参照）。
【００３０】
第１のストリップ状のフォトレジストマスクを用いて（図示せず）、第４の層４、第３の層３、第２の層２、第１の層１ならびに基板Ｓが異方性エッチングされる。その結果、基板Ｓに約３００ｎｍの深さの第１のトレンチが形成され、第１のトレンチは、約１００ｎｍの幅であり、相互に約１００ｎｍの間隔を有している。エッチング剤として、例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６ならびにＨＢｒが適しており、これらはエッチングすべき材料に相応して組合される。
【００３１】
ＳｉＯ２が約２００ｎｍの厚さで一様にデポジションされて、第４の層４の上面が露出されるまで化学的機械研磨によって平坦化されることにより、第１のトレンチに分離構造部Ｔが形成される。引き続いて、ＳｉＯ２が、分離構造部Ｔの上面が第３の層３の上面の下方に位置するまで、シリコン窒化物に対して選択的にエッチバックされる（図１参照）。
【００３２】
引き続き、シリコン窒化物がデポジションされて、第３の層３の上面が露出されるまで、該シリコン窒化物は化学的機械研磨により平坦化される。このようにして、分離構造部Ｔの上に、シリコン窒化物から成る第１の補助構造部Ｑが形成される（図２参照）。
【００３３】
ストリップ状の第２のフォトレジストマスクを用いて（図示せず）、第２の層２が部分的に露出されるまで、ＳｉＯ２が例えばＣ４Ｆ６、ＣＯを用いてシリコン窒化物に対して選択的にエッチングされる。このストリップ状の第２のフォトレジストマスクのストリップは、第１のフォトレジストマスクのストリップを横切る方向に延在しており、約１００ｎｍの幅であり、相互に約１００ｎｍの間隔を有している。引き続いて、シリコン窒化物がエッチングされて、第１の補助構造部Ｑおよび第２の層２の露出部分が除去される。シリコンをＳｉＯ２に対して選択的にエッチングすることにより、エッチングプロセスの有限の選択性に基づき、まず、第１の層１が部分的に分離され、引き続き、コンタクト孔Ｌが形成される。その際、分離構造部Ｔおよび第３の層３が厚いマスクとして作用する。コンタクト孔Ｌは約５０００ｎｍの深さである（図３参照）。
【００３４】
熱酸化により、コンタクト孔Ｌに約１５ｎｍの厚さのアイソレーションＩが形成される（図３参照）。
【００３５】
引き続いて、in situドーピングされた多結晶シリコンが約５０ｎｍの厚さでデポジションされ、第２の層２が露出されるまで化学的機械研磨により平坦化される。その際、第３の層３が取り除かれて、分離構造部Ｔが幾分除去される。引き続き、多結晶シリコンが約４７０ｎｍの深さでエッチバックされる。
【００３６】
第３のフォトレジストマスクを用いて（図示せず）、コンタクト孔Ｌの第１の側壁にてアイソレーションＩの部分が除去される（図３参照）。
【００３７】
引き続いて、in situドーピングされた多結晶シリコンが約５０ｎｍの厚さでデポジションされて、第２の層２が露出されるまで化学的機械研磨により平坦化される。
【００３８】
第１の層１の下方に、ｎ型ドーピングイオンでインプランテーションすることにより、基板Ｓに約３０ｎｍの厚さで、縦型トランジスタの上部ソース／ドレイン領域Ｓ／Ｄ２が形成される（図３参照）。分離構造部Ｔおよびコンタクト孔Ｌのために、上部ソース／ドレイン領域Ｓ／Ｄ２は、約１００ｎｍの側方長を有する正方形の水平な断面を有する。相互に隣接した上部ソース／ドレイン領域Ｓ／Ｄ２は、分離構造部Ｔによって又はコンタクト孔Ｌによって、互いに隔てられている。
【００３９】
引き続いて、多結晶シリコンが第１の表面Ｏ１の下方に約３００ｎｍの深さまでエッチバックされ、その結果、コンタクト孔ＬにコンタクトＫが形成される。該コンタクトＫは、コンタクト孔Ｌの第１の側壁にて基板Ｓと接している（図３参照）。
【００４０】
引き続き、第２の層２が例えば高温のリン酸を用いて除去される。
【００４１】
熱酸化により、ゲート絶縁体Ｇｄがコンタクト孔Ｌの第１の側壁に形成される。ゲート絶縁体ＧｄはまたコンタクトＫを覆っている（図４参照）。熱酸化はアニールステップとして作用し、これにより、ドーピング材がコンタクトＫから基板Ｓに拡散して、そこで、トランジスタの下部ソース／ドレイン領域Ｓ／Ｄ１を形成する（図４参照）。
【００４２】
引き続いて、in situドーピングされた多結晶シリコンが約６０ｎｍの厚さでデポジションされ、その結果、コンタクト孔Ｌが充填される。その上に、タングステン珪化物が約５０ｎｍの厚さでデポジションされる。その上に、約１００ｎｍの厚さのシリコン窒化物から成る保護層５がデポジションされる。
【００４３】
ストリップ状の第４のフォトレジストマスクを用いて（図示せず）、ゲート絶縁体Ｇｄが露出されるまで、保護層５、タングステン珪化物および多結晶シリコンがエッチングされる。このストリップ状の第４のフォトレジストマスクのストリップは、分離構造部Ｔを横切る方向に延在している。この構成により、タングステン珪化物および多結晶シリコンからワード線Ｗが形成され、該ワード線は保護層Ｓにより覆われている（図４参照）。ワード線Ｗは約１００ｎｍの幅であり、相互に約１００ｎｍの間隔を有している。ワード線Ｗはコンタクト孔Ｌに対してずらして配置されており、そのため、ワード線Ｗの第１の部分は、ストリップ状の水平な断面を有しており、第１の層１によって覆われた上部ソース／ドレイン領域Ｓ／Ｄ２の部分にわたって延在している。ワード線Ｗの第２の部分は、コンタクト孔Ｌにおいてその第１の側壁に配置されている。
【００４４】
コンタクト孔Ｌのなかにアイソレーション構造部Ｉ１を形成するために、ＳｉＯ２が約５０ｎｍの厚さでデポジションされて、第１の層１が露出されるまでエッチバックされる。該第１の層はその厚さにより、良好にエッチングできない。
【００４５】
ワード線Ｗを被覆して隔離するために、シリコン窒化物が約１５ｎｍの厚さでデポジションされて、異方性エッチバックされることにより、スペーサＳｐが形成される（図４参照）。
【００４６】
約３００ｎｍの厚さの第１のアイソレーション層（図示せず）を形成するために、ＳｉＯ２がデポジションされて、平らな面が生ずるまで、ＳｉＯ２は化学的機械研磨により平坦化される。
【００４７】
ストリップ状の第５のフォトレジストマスクを用いて（図示せず）、ＳｉＯ２がエッチングされる。このストリップ状の第５のフォトレジストマスクのストリップは、分離構造部Ｔにわたって配置されている。ＳｉＯ２は、上部ソース／ドレイン領域Ｓ／Ｄ２が露出されて、第１のアイソレーション層に第２のトレンチが形成されるまで、エッチングされる。この第２のトレンチは、ワード線Ｗの間の領域で特に深い。このとき、ゲート絶縁体Ｇｄの部分が除去される。その際、保護層５およびスペーサＳｐがワード線Ｗを保護する。
【００４８】
ビット線Ｂを形成するために、まず、in situドーピングされた多結晶シリコンが約５０ｎｍの厚さでデポジションされて、保護層５の上に約３０ｎｍの多結晶シリコンが設けられるまで、該in situドーピングされた多結晶シリコンはエッチバックされる。引き続いて、チタン及びチタン窒化物が約２０ｎｍの厚さで、ならびにタングステンが約６０ｎｍの厚さでデポジションされて、第１のアイソレーション層が露出されるまで化学的機械研磨により平坦化される。その結果、第２のトレンチにおいてセルフアライメントされて、タングステン、チタン、チタン窒化物および多結晶シリコンからビット線Ｂが形成される（図４参照）。ビット線Ｂの第１の部分は、ワード線Ｗを横切る方向に延在するストリップを形成し、ビット線の第２の部分は、相互に隣接したワード線Ｗの間に配置されており、上部ソース／ドレイン領域Ｓ／Ｄ２に接する。
【００４９】
第２のアイソレーション層Ｉ２を形成するために、ＳｉＯ２がデポジションされて、第２のアイソレーション層Ｉ２が平坦な表面を有するまで化学的機械研磨がなされる（図４参照）。
【００５０】
引き続いて、ビット線Ｂが基板Ｓと支持基板（図示せず）との間に配置されるように、基板Ｓは支持基板に接合される。
【００５１】
第１の表面Ｏ１に対向する、基板の第２の表面Ｏ２が、コンタクトＫが露出されるまで、化学的機械研磨により除去される。
【００５２】
引き続いて、多結晶シリコンがシリコンに対して選択的に約３０ｎｍの深さでエッチングされ、そのため、凹部Ｖが形成される。シリコン窒化物が約５０ｎｍの厚さでデポジションされて、基板Ｓが露出されるまで化学的機械研磨により平坦化されることによって、凹部Ｖは別の補助構造部Ｈで充填される（図５参照）。
【００５３】
引き続いて、基板Ｓはシリコン窒化物に対して選択的に約６０ｎｍの深さでエッチバックされる。その結果、補助構造部Ｈ及びコンタクトＫの部分が突出する。
【００５４】
第３のアイソレーション層Ｉ３を形成するために、ＳｉＯ２が約５０ｎｍの厚さでデポジションされ、補助構造部Ｈが除去されてコンタクトＫが露出されるまで、ＳｉＯ２は化学的機械研磨により平坦化される（図６参照）。
【００５５】
引き続いて、タングステン窒化物が約１０００ｎｍの厚さでデポジションされ、第６のフォトレジストマスクを用いて次のように構造化される。すなわち、タングステン窒化物から、コンデンサのシリンダ状のコンデンサ電極Ｐ１が形成され、該コンデンサ電極はコンタクトＫに接している（図７参照）。
【００５６】
コンデンサ電極Ｐ１を覆うコンデンサ誘電体Ｋｄを形成するために、Ｔａ２Ｏ５が約１０ｎｍの厚さで被着される（図７参照）。
【００５７】
引き続いて、ＴｉＮが約１００ｎｍの厚さでデポジションされ、その結果、コンデンサ誘電体Ｋｄの上にコンデンサプレートＰ２が形成される。該コンデンサプレートは、コンデンサの共通な別のコンデンサ電極として用いられる（図７参照）。
【００５８】
実施例では、ＤＲＡＭセル装置が形成される。メモリセルは縦形トランジスタの１つ及びコンデンサの１つを備えており、これはトランジスタに対して直列に接続されている。コンタクト孔Ｌの第１の側壁に配置されているワード線Ｗの部分は、トランジスタのゲート電極として作用する。トランジスタのチャネル領域は、上部ソース／ドレイン領域Ｓ／Ｄ２と下部ソース／ドレイン領域Ｓ／Ｄ１との間に配置されている基板Ｓの部分である。
【００５９】
本発明の範囲内とする実施例の種々のバリエーションが考えられる。したがって、層、凹部、トレンチならびに構造部の寸法はその都度の必要条件に適合することができる。同様のことが材料の選択にも云える。
【００６０】
第２のアイソレーション層Ｉ２において、金属化面を形成することができる。
【図面の簡単な説明】
【図１】  第１の層、第２の層、第３の層、第４の層ならびに分離構造部が形成された後の基板の断面略図を示す。
【図２】  第４の層が除去されて第１の補助構造部が形成された後の、図１に示した断面図である。
【図３】  コンタクト孔、アイソレーション、トランジスタの上部ソース／ドレイン領域ならびにコンタクトが形成された後の、図２に示した断面図に対して垂直な断面略図である。
【図４】  ゲート絶縁体、下部ソース／ドレイン領域、ワード線、保護層、スペーサ、第１のアイソレーション層（図示せず）、ビット線ならびに第２のアイソレーション層が形成された後の、図３に示した断面図である。
【図５】  コンタクトが露出されて凹部及び補助構造部が形成された後の、図４に示した断面図である。
【図６】  第３のアイソレーション層が形成されて補助構造部が除去された後の、図５に示した断面図である。
【図７】  コンデンサのコンデンサ電極、コンデンサ誘電体、およびコンデンサプレートが形成された後の、図６に示した断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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