(57)【特許請求の範囲】
【請求項１】
行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイと隣接して配置され、スペアセルを含むスペアセルアレイと、
前記メモリセルを選択するためのアドレスを出力するアドレスバッファと、
前記アドレスバッファから出力されるアドレス信号に応じて前記メモリセルアレイのメモリセルを選択するデコーダと、
前記スペアセルアレイのスペアセルを選択するスペアデコーダと、
前記メモリセルアレイの不良メモリセルのアドレスを記憶する記憶回路と、
前記スペアデコーダと前記アドレスバッファの相互間に接続され、電源投入時に前記記憶回路から出力される不良メモリセルのアドレスに応じて、前記アドレスバッファから供給される不良アドレスのみを通過可能とするスイッチ回路とを具備し、
前記デコーダは、前記不良アドレスに対応するメモリセルの選択回路を非活性とする制御回路を有し、
前記制御回路は、
ラッチ回路と、
前記ラッチ回路にラッチされた情報に応じて導通制御される第１のスイッチ素子と、
前記第１のスイッチ素子に接続され、アドレスをデコードする第２のスイッチ素子とを有し、
電源投入時に前記第２のスイッチ素子に供給されるアドレスに応じて前記ラッチ回路に前記メモリセルの選択、非選択を制御する情報をラッチし、このラッチされた情報に応じて前記第１のスイッチ素子が制御されることを特徴とする半導体記憶装置。
【請求項２】
前記記憶回路に接続され、記憶回路から出力される不良メモリセルのアドレスをデコードし、このデコード出力信号を前記デコーダの前記制御回路に供給する非活性化回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
電源投入時に前記メモリセルアレイのアドレスを順次発生するアドレス発生回路を具備することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係わり、例えばロウ方向（ワード線方向）のメモリセルの不良を救済する冗長回路に関する。
【０００２】
【従来の技術】
半導体記憶装置では、歩留まりを向上させ製造収益を効率良く上げる方法として冗長技術が使用されている。冗長技術とは、欠陥によって不良となったセルを、予備に設けてあるスペアセルに置きかえる技術のことである。
【０００３】
図３０は、従来の冗長回路を備えた半導体記憶装置、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）の主要部を示す構成図である。
【０００４】
図３０において、半導体記憶装置１０は、メモリセルアレイ１１及びこのメモリセルアレイ１１の不良メモリセルを救済するためのスペアセルアレイ１２が配置されている。メモリセルアレイ１１は複数のワード線ＷＬ、複数のビット線ＢＬを有し、これらワード線とビット線ＢＬの交点にメモリセルＭＣが配置されている。前記スペアセルアレイ１２は複数のスペアワード線ＳＷＬ、及び前記ビット線ＢＬを有し、これらスペアワード線ＳＷＬとビット線ＢＬの交点に図示せぬスペアメモリセルが配置されている。
【０００５】
ロウアドレスバッファ１３はロウアドレスストローブ信号ＲＡＳに応じて、外部から供給されるアドレス信号Ａ０〜Ａｎを受け、ロウアドレス信号を発生する。カラムアドレスバッファ１４はカラムドレスストローブＣＡＳに応じて、外部から供給されるアドレス信号を受け、カラムアドレス信号を発生する。前記ロウアドレスバッファ１３から出力されるロウアドレス信号はロウデコーダ１５に供給される。このロウデコーダ１５はロウアドレス信号に応じてメモリセルアレイ１１のワード線ＷＬを選択する。前記カラムアドレスバッファから出力されるカラムアドレス信号はカラムデコーダ１６に供給される。このカラムデコーダ１６はカラムアドレス信号に応じてメモリセルアレイ１１のビット線ＢＬを選択する。入出力バッファ１７は書き込みデータ、及び読み出しデータを保持する。前記カラムデコーダ１６とメモリセルアレイ１６の相互間にはＩ／Ｏ（入出力）ゲート１８が設けられている。このＩ／Ｏゲート１８は、前記カラムデコーダ１６の出力信号に応じて前記ビット線ＢＬと前記入出力バッファ１７とを接続する。
【０００６】
前記スペアセルアレイ１２の近傍には、スペアワード線ＳＷＬを選択するスペアロウデコーダ（ＳＲＤ）１９が設けられている。また、冗長記憶回路２０は、不良メモリセルのロウアドレスを記憶する。この冗長記憶回路２０とロウアドレスバッファ１３の相互間には判定回路２１が設けられている。この判定回路２１はロウアドレスバッファ１３から供給されるロウアドレスと前記冗長記憶回路２０に記憶された不良メモリセルのロウアドレスとを比較し、これらが一致した場合、ロウデコーダ１５を非活性とし、スペアロウデコーダを活性化する。
【０００７】
前記冗長記憶回路２０は、例えばヒューズ及びラッチ回路により構成される。初期テスト（ダイソートテスト）の結果、メモリセルアレイ１１に不良メモリセルが存在することが確認された場合、例えばレーザーにより所定のヒューズが切断され、不良メモリセルに対応する不良ロウアドレスの情報がラッチ回路に記憶される。
【０００８】
次に、ワード線を活性化するまでの動作について説明する。
【０００９】
ロウアドレスバッファ１３はロウアドレスストローブ信号ＲＡＳに応じて外部アドレス信号を受けロウアドレス信号を発生する。次にロウアドレス信号と冗長記憶回路２０に記憶された不良ロウアドレスとが判定回路２１により比較される。この結果、これらが一致する場合、判定回路２１の出力信号によりロウデコーダ１５が非活性とされ、スペアロウデコーダ１９が活性化され、スペアワード線ＳＷＬが選択される。また、前記比較の結果、両者が一致しない場合、スペアロウデコーダ１９が非活性とされ、ロウデコーダ１５が活性化され、このロウデコーダ１５によりワード線ＷＬが選択される。
【００１０】
【発明が解決しようとする課題】
上記従来の方式は、ロウアドレスバッファ１３からロウアドレス信号が出力される毎に、判定回路２１によりロウアドレス信号と不良アドレス信号とを比較し、この比較結果に応じて、ロウデコーダ１５又はスペアロウデコーダ１９を活性化あるいは非活性化し、ワード線又はスペアワード線を選択している。このため、判定回路２１の比較時間がメモリの高速アクセスを阻害していた。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、メモリのアクセスタイムを短縮することが可能な半導体記憶装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置は、行及び列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイと隣接して配置され、スペアセルを含むスペアセルアレイと、前記メモリセルを選択するためのアドレスを出力するアドレスバッファと、前記アドレスバッファから出力されるアドレス信号に応じて前記メモリセルアレイのメモリセルを選択するデコーダと、前記スペアセルアレイのスペアセルを選択するスペアデコーダと、前記メモリセルアレイの不良メモリセルのアドレスを記憶する記憶回路と、前記スペアデコーダと前記アドレスバッファの相互間に接続され、電源投入時に前記記憶回路から出力される不良メモリセルのアドレスに応じて、前記アドレスバッファから供給される不良アドレスのみを通過可能とするスイッチ回路とを具備し、前記デコーダは、前記不良アドレスに対応するメモリセルの選択回路を非活性とする制御回路を有し、前記制御回路は、ラッチ回路と、前記ラッチ回路にラッチされた情報に応じて導通制御される第１のスイッチ素子と、前記第１のスイッチ素子に接続され、アドレスをデコードする第２のスイッチ素子とを有し、電源投入時に前記第２のスイッチ素子に供給されるアドレスに応じて前記ラッチ回路に前記メモリセルの選択、非選択を制御する情報をラッチし、このラッチされた情報に応じて前記第１のスイッチ素子が制御されることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
＜第１の参考例＞
図１は、本発明の第１の参考例を示すものであり、半導体記憶装置、例えばロウ系の冗長回路を有するＤＲＡＭの構成を示している。図１において、図３０と同一部分には同一符号を付している。
【００１８】
図１に示すように、半導体記憶装置１０は、メモリセルアレイ１１を有している。このメモリセルアレイ１１は行（ロウ）及び列（カラム）からなるマトリクス状に配列された複数のメモリセルＭＣと、各行に配置されたワード線ＷＬと、各列に配置され前記ワード線ＷＬとともに前記メモリセルＭＣを選択するビット線ＢＬとを有している。前記メモリセルＭＣは例えば１つのトランジスタと１つのキャパシタとにより構成されている。前記メモリセルアレイ１１のカラム方向の端部には、不良メモリセルを救済するためのスペアセルアレイ１２が配置されている。このスペアセルアレイ１２は複数のスペアワード線ＳＷＬと、前記ビット線ＢＬ、及びこれらスペアワード線ＳＷＬとビット線ＢＬの交点に配置された図示せぬスペアセルとを有している。スペアセルの構成はメモリセルと同様である。
【００１９】
また、メモリセルアレイ１１の近傍には、ロウアドレスバッファ１３、カラムアドレスバッファ１４が配置されている。前記ロウアドレスバッファ１３はロウアドレスストローブ信号ＲＡＳに応じて、外部から供給されるアドレス信号Ａ０〜Ａｎを受け、ロウアドレス信号を発生する。前記カラムアドレスバッファ１４はカラムドレスストローブ信号ＣＡＳに応じて、外部から供給されるアドレス信号を受け、カラムアドレス信号を発生する。前記ロウアドレスバッファ１３から出力されるロウアドレス信号はロウデコーダ１５に供給される。このロウデコーダ１５はロウアドレス信号に応じてメモリセルアレイ１１のワード線ＷＬを選択する。前記カラムアドレスバッファから出力されるカラムアドレス信号はカラムデコーダ１６に供給される。このカラムデコーダ１６はカラムアドレス信号に応じてメモリセルアレイ１１のビット線ＢＬを選択する。入出力バッファ１７は書き込みデータ、及び読み出しデータを保持する。前記カラムデコーダ１６とメモリセルアレイ１６の相互間にはＩ／Ｏ（入出力）ゲート１８が設けられている。このＩ／Ｏゲート１８は、前記カラムデコーダ１６の出力信号に応じて前記ビット線ＢＬと前記入出力バッファ１７とを接続する。
【００２０】
前記スペアセルアレイ１２の近傍には、スペアワード線ＳＷＬを選択するスペアロウデコーダ（ＳＲＤ）１９が設けられている。また、冗長記憶回路２０は、不良メモリセルのロウアドレス（以下、不良ロウアドレスと称す）を記憶する。
【００２１】
冗長記憶回路２０とロウデコーダ１５の相互間にはロウデコーダ非活性化回路２２が接続されている。このロウデコーダ非活性化回路２２は、電源投入時にロウデコーダ１５のうち、冗長記憶回路２０に記憶された不良ロウアドレスに応じてスペアロウデコーダ１９に置き換えられた不良ワード線を選択する部分を非活性とする。
【００２２】
また、冗長記憶回路２０とスペアロウデコーダ１９の相互間にはスイッチ回路２３が設けられている。このスイッチ回路２３は、電源投入時に冗長記憶回路２０に記憶された不良ロウアドレスに応じて、ロウアドレスバッファ１３から出力されるロウアドレス信号を伝送する配線２１と前記スペアロウデコーダ１９とを接続する。
【００２３】
次に、上記各回路の具体的構成について説明する。
【００２４】
図２は、図１に示す半導体記憶装置１０のロウ系冗長回路の一例を示す構成図である。本参考例では、説明を簡単にするため、４つのロウデコーダ、１つのスペアロウデコーダの場合について説明するが、本発明は、３つ以下又は５つ以上のロウデコーダ、２つ以上のスペアロウデコーダが存在する場合についても適用できる。
【００２５】
前記ロウデコーダ１５は、前記ロウアドレスバッファ１３から供給されるロウアドレスＸＡ＜０＞、ＸＡ＜１＞（以下、ＸＡ＜０：１＞と記す）、ＸＢ＜０：１＞に従ってメモリセルアレイ１１のワード線ＷＬを選択する複数のロウデコーダ回路（ＲＤＥＣ）１５Ａ０〜１５Ａ３を有している。前記スペアロウデコーダ１９は、スペアセルアレイ１２のスペアワード線ＳＷＬを選択するスペアロウデコーダ回路（ＳＲＤＥＣ）１９Ａを有している。
【００２６】
前記冗長記憶回路２０には、電源投入時に外部から信号ＦＰＵＮ、信号ｂＦＰＵＰ（ｂはローアクティブ信号であることを示す）が供給される。この冗長記憶回路２０は信号ＦＰＵＮ、信号ｂＦＰＵＰに応じて予め記憶されている不良ロウアドレス信号ＦＯＵＴ＜０：３＞と、この反転信号ｂＦＯＵＴ＜０：３＞を出力する。これら不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞は前記スイッチ回路２３に供給され、不良ロウアドレス信号ＦＯＵＴ＜０：３＞は前記ロウデコーダ非活性化回路２２に供給される。
【００２７】
ロウデコーダ非活性化回路２２は、前記冗長記憶回路２０から供給される不良ロウアドレス信号ＦＯＵＴ＜０：３＞に応じて前記ロウデコーダ回路１５Ａ０〜１５Ａ３を非活性化させるロウ非活性化信号ＦＸ＜０：３＞を出力する。このロウ非活性化信号ＦＸ＜０：３＞は、ロウデコーダ回路１５Ａ０〜１５Ａ３の入力端ＦＸ＜０＞、ＦＸ＜１＞、ＦＸ＜２＞、ＦＸ＜３＞にそれぞれ供給される。
【００２８】
前記スイッチ回路２３は、前記冗長記憶回路２０から供給される不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する配線２１とスペアロウデコーダ回路ＳＲＤＥＣのスペアロウアドレス信号ＳＸＡ、ＳＸＢを伝送する配線とを接続する。このスイッチ回路２３の詳細は後述する。
【００２９】
なお、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞は、外部アドレスをデコードした後の信号であり、メモリ動作時は、ＸＡ＜０：１＞のどちらか１つ、及びＸＢ＜０：１＞のどちらか１つが必ず選択される。また、不良ロウアドレス信号ＦＯＵＴ＜０：１＞はロウアドレス信号ＸＡ＜０：１＞に対応し、不良ロウアドレス信号ＦＯＵＴ＜２：３＞は、ＸＢ＜０：１＞に対応している。すなわち、不良ロウアドレス信号ＦＯＵＴ＜０＞がハイレベルの場合、ＸＡ＜０＞がハイレベルとなる。
【００３０】
図３（ａ）は、上記冗長記憶回路２０の一例を示している。本例では、以下の説明を簡単にするために、ロウアドレス信号１本に対応する冗長記憶回路のみを示すが、実際は、ロウアドレス信号数に対応するだけの冗長記憶回路からなる。図３（ａ）において、Ｐチャネル型ＭＯＳトランジスタＦＰ０のソースには、高レベル電源電位ＶＤＤが供給され、ドレインはノード３ａに接続され、ゲートには前記信号ｂＦＰＵＰが供給されている。前記ノード３ａにはＮチャネル型ＭＯＳトランジスタＦＮ０と記憶素子ヒューズＦＳ０が直列接続されており、ヒューズＦＳ０の一端には低レベルの電源電位ＶＳＳ、例えば接地電位が供給されている。前記Ｎチャネル型ＭＯＳトランジスタＦＮ０のゲートには前記信号ＦＰＵＮが供給されている。ＭＯＳトランジスタＦＰ０のドレインとＭＯＳトランジスタのＦＮ０のドレインが接続された前記ノード３ａには、２個のインバータ回路ＩＮＶ０とＩＮＶ１により構成されたラッチ回路ＬＴ０の一端が接続されている。このラッチ回路ＬＴ０の他端からは、前記不良ロウアドレス信号ｂＦＯＵＴが出力されるとともに、インバータ回路ＩＮＶ２を介して前記不良ロウアドレス信号ＦＯＵＴが出力される。
【００３１】
上記構成において、電源が投入されるとＭＯＳトランジスタＦＰ０とＭＯＳトランジスタＦＮ０の各ゲートには、外部より図３（ｂ）に示すような信号ｂＦＰＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトランジスタＦＰ０のゲートに信号ｂＦＰＵＰが供給されると、ノード３ａはハイレベルに充電される。次に、ＭＯＳトランジスタＦＮ０のゲートに信号ＦＰＵＮが供給されると、ヒューズＦＳ０が切断されていない場合、ノード３ａはローレベルとなる。このため、ラッチ回路ＬＴ０から出力される不良ロウアドレス信号ｂＦＯＵＴはハイレベルとなり、インバータ回路ＩＮＶ２から出力される不良ロウアドレス信号ＦＯＵＴはローレベルが出力される。また、ヒューズＦＳ０が切断されている場合、ノード３ａはハイレベルになる。このため、不良ロウアドレス信号ｂＦＯＵＴはローレベル、ＦＯＵＴはハイレベルとなる。
【００３２】
図４は、前記スイッチ回路２３の一例を示している。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３の各入力端には、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がそれぞれ供給されている。トランスファゲートＴ０、Ｔ１の各出力端は共通接続され、トランスファゲートＴ２、Ｔ３の各出力端は共通接続されている。トランスファゲートＴ０、Ｔ１、Ｔ２、Ｔ３は、前記冗長記憶回路２０から供給される不良ロウアドレス信号ＦＯＵＴ＜０：３＞、及びｂＦＯＵＴ＜０：３＞により制御される。このため、不良ロウアドレス信号ＦＯＵＴ＜０：３＞、及びｂＦＯＵＴ＜０：３＞に応じて、トランスファゲートＴ０、Ｔ１からは、ロウアドレス信号ＸＡ＜０：１＞のどちらか一方がスペアロウアドレス信号ＳＸＡとして出力可能とされる。また、トランスファゲートＴ２、Ｔ３からは、ロウアドレス信号ＸＢ＜０：１＞のどちらか一方がスペアロウアドレス信号ＳＸＢとして出力可能とされる。
【００３３】
Ｎチャネル型ＭＯＳトランジスタＷＮ０のドレインは、トランスファゲートＴ０、Ｔ１の出力端に接続され、Ｎチャネル型ＭＯＳトランジスタＷＮ１のドレインは、トランスファゲートＴ２、Ｔ３の出力端に接続されている。これらＭＯＳトランジスタＷＮ０、ＷＮ１のソースには接地電位ＶＳＳが供給されている。ＭＯＳトランジスタＷＮ０とＷＮ１のゲートには、２入力ノア回路ＮＲ０、ＮＲ１の出力端がそれぞれ接続されている。ノア回路ＮＲ０には不良セルアドレス信号ＦＯＵＴ＜０：１＞が供給され、ノア回路ＮＲ１には不良セルアドレス信号ＦＯＵＴ＜２：３＞が供給されている。これらノア回路ＮＲ０、ＮＲ１は２入力の一方がハイレベルになると出力信号がローレベルとなる。このため、ＭＯＳトランジスタＷＮ０、ＷＮ１がオフ状態になり、スペアロウアドレス信号ＳＸＡ、ＳＸＢのプリチャージが止められる。
【００３４】
上記ＭＯＳトランジスタＷＮ０、ＷＮ１は、スペアロウデコーダが使用されないときにオン状態とされ、スペアロウアドレス信号ＳＸＡ、ＳＸＢを伝送する配線がフローティングとなり誤動作することを防止している。
【００３５】
図５は、ロウデコーダ非活性化回路２２の一例を示している。冗長記憶回路２０に記憶された不良ロウアドレス信号ＦＯＵＴ＜０：３＞は、各２入力ナンド回路ＮＤ０〜ＮＤ３にそれぞれ供給され、これらナンド回路ＮＤ０〜ＮＤ３からデコーダ非活性化信号ＦＸ＜０：３＞が出力される。ロウデコーダ非活性化信号ＦＸ＜０：３＞は各ロウデコーダ回路１５Ａ０〜１５Ａ３に対応した信号であり、この信号がハイレベルであると各ロウデコーダ回路１５Ａ０〜１５Ａ３が活性化され、ローレベルであると各ロウデコーダ回路１５Ａ０〜１５Ａ３が非活性とされる。
【００３６】
仮に、冗長記憶回路２０のヒューズが切断されていない場合、不良ロウアドレス信号ＦＯＵＴ＜０：３＞はローレベルである。このため、各ナンド回路ＮＤ０〜ＮＤ３の出力信号はハイレベルとなり、各ロウデコーダ回路１５Ａ０〜１５Ａ３は活性化される。また、冗長記憶回路２０のヒューズが切断されていると、冗長記憶回路２０から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞のうちのＦＯＵＴ＜０：１＞のどちらか１つ、及びＦＯＵＴ＜２：３＞のどちらか１つがハイレベルになり、２入力ともハイレベルであるナンド回路の出力信号がローレベルになる。このため、ロウデコーダ非活性化信号ＦＸ＜０：３＞がローレベルとなった配線に接続されているロウデコーダ回路が非活性とされる。
【００３７】
例えば、本参考例で、ロウアドレス信号ＸＡ＜０＞、ＸＢ＜１＞に対応するヒューズが切断された場合、不良ロウアドレス信号ＦＯＵＴ＜０＞、ＦＯＵＴ＜３＞がハイレベルとされる。このため、ＦＯＵＴ＜０＞、ＦＯＵＴ＜３＞が供給されるナンド回路ＮＤ２から出力されるデコーダ非活性化信号ＦＸ＜２＞がローレベルとなる。したがって、デコーダ非活性化信号ＦＸ＜２＞が供給されるロウデコーダ回路１５Ａ２が非活性とされる。
【００３８】
図６は、前記スペアロウデコーダ１９の一例を示している。本例では、以下の説明を簡単にするために、１本のスペアワード線に対応する部分のみを示す。Ｐチャネル型ＭＯＳトランジスタＳＰ０のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはノード６ａに接続され、ゲートにはロウ活性化信号ＲＡＣＴが供給されている。前記ノード６ａにはＮチャネル型ＭＯＳトランジスタＳＮ０、ＳＮ１が直列接続されている。各ＭＯＳトランジスタＳＮ０、ＳＮ１のゲートには、スペアロウアドレス信号ＳＸＡ、ＳＸＢが供給されている。ＭＯＳトランジスタＳＮ１のソースには、接地電位ＶＳＳが供給されている。ＭＯＳトランジスタＳＰ０ドレイン及びＭＯＳトランジスタＳＮ０のドレインが接続されたノード６ａには、インバータ回路を構成するＰチャネル型ＭＯＳトランジスタＳＰ１のゲート、及びＮチャネル型ＭＯＳトランジスタＳＮ２のゲートが接続されている。ＭＯＳトランジスタＳＰ１のソースには電源電位ＶＰＰが供給され、ＭＯＳトランジスタＳＮ２のソースには、接地電位ＶＳＳが供給されている。これらＭＯＳトランジスタＳＰ１、ＳＮ２のドレインは、所定の１本のスペアワード線ＳＷＬに接続されている。
【００３９】
上記構成のスペアロウデコーダ１９において、スペアロウアドレス信号ＳＸＡ、ＳＸＢがハイレベルとなり、ＭＯＳトランジスタＳＮ０、ＳＮ１がオン状態になると、ノード６ａはローレベルとなる。このため、ＭＯＳトランジスタＳＰ１がオン状態になり、高電位ＶＰＰがスペアワード線ＳＷＬに供給される。
【００４０】
一方、少なくとも１つのＭＯＳトランジスタＳＮ０、ＳＮ１がオフ状態の場合で、ロウ活性化信号ＲＡＣＴがローレベルになると、ノード６ａはハイレベルの状態を保つ。このため、ＭＯＳトランジスタＳＰ１はオフ状態になり、ＭＯＳトランジスタＳＮ２がオン状態になる。従って、スペアワード線ＳＷＬには接地電位ＶＳＳが供給される。
【００４１】
図７は、ロウデコーダ１５の一例を示している。本例では、以下の説明を簡単にするために、１本のワード線に対応するロウデコーダ回路１５Ａ０のみを示す。しかし、実際は全てのワード線に同様の回路が接続され、ロウアドレス信号の組み合わせにより１本のワード線が選択される。
【００４２】
Ｐチャネル型ＭＯＳトランジスタＰ０のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはノード７ａに接続され、ゲートにはロウ活性化信号ＲＡＣＴが供給されている。前記ノード７ａにはＮチャネル型ＭＯＳトランジスタＮ０〜Ｎ２が直列接続されている。ＭＯＳトランジスタＮ０〜Ｎ２のゲートには、ロウデコーダ非活性化信号ＦＸ、ロウアドレス信号ＸＡ、ＸＢがそれぞれ供給されている。ＭＯＳトランジスタＮ２のソースには、接地電位ＶＳＳが供給されている。
【００４３】
前記ノード７ａには、Ｐチャネル型ＭＯＳトランジスタＰ１のゲート、及びＮチャネル型ＭＯＳトランジスタＮ３のゲートが接続されている。ＭＯＳトランジスタＰ１のソースには、高レベルの電源電位ＶＰＰが供給され、ＭＯＳトランジスタＮ３のソースには、接地電位ＶＳＳが供給されている。これらＭＯＳトランジスタＰ１、Ｎ３のドレインは、所定の１本のワード線ＷＬに接続されている。
【００４４】
上記構成のロウデコーダ回路において、ロウデコーダ非活性化信号ＦＸがハイレベルであり、且つ内部ロウアドレス信号ＸＡ、ＸＢがハイレベルである場合、ＭＯＳトランジスタＮ０〜Ｎ２がオン状態になる。すると、ＭＯＳトランジスタＰ１がオン状態となり、高電位ＶＰＰがワード線ＷＬに供給される。
【００４５】
一方、少なくとも１つのＭＯＳトランジスタＮ０〜Ｎ２がオフ状態で、ロウ活性化信号ＲＡＣＴがローレベルになると、ＭＯＳトランジスタＰ０を介してノード７ａがハイレベルとなる。このため、ＭＯＳトランジスタＰ１がオフ状態になり、ＭＯＳトランジスタＮ３がオン状態になる。従って、ワード線ＷＬには接地電位ＶＳＳが供給される。
【００４６】
以下、本発明の第１の参考例に係る半導体記憶装置の動作について説明する。
【００４７】
電源投入時、冗長記憶回路２０に信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２０のラッチ回路ＬＴ０に不良ロウアドレス信号がラッチされる。この不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞は、スイッチ回路２３に供給される。このスイッチ回路２３は、不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、トランスファーゲートＴ０、Ｔ１、Ｔ２、Ｔ３を選択する。このため、トランスファゲートＴ０、Ｔ１からロウアドレス信号ＸＡ＜０：１＞のどちらか１つがスペアロウアドレス信号ＳＸＡ、ＳＸＢとして出力できるように設定され、トランスファゲートＴ２、Ｔ３からロウアドレス信号ＸＢ＜０：１＞のどちらか１つをスペアロウアドレス信号ＳＸＢとして出力できるように設定される。したがって、後にロウアドレスバッファ１３から不良ロウアドレスに対応する信号が出力されると、この不良ロウアドレス信号に応じて、直ちにスペアロウアドレス信号を出力できる。
【００４８】
また、ローデコーダ１５のうち、スペアロウデコーダ１９に置き換えられたロウデコーダ回路が非活性化される。すなわち、冗長記憶回路２０から出力された不良セルアドレス信号ＦＯＵＴ＜０：３＞は、ロウデコーダ非活性化回路２２に供給されデコードされる。冗長記憶回路２０のヒューズが切断されていない場合、不良ロウアドレス信号ＦＯＵＴ＜０：３＞は全てローレベルである。このため、図５に示すナンド回路ＮＤ０〜ＮＤ３の出力信号はハイレベルになる。したがってロウデコーダ１５において非活性とされるロウデコーダ回路はない。
【００４９】
一方、冗長記憶回路２０のヒューズが切断されている場合、ロウデコーダ非活性化回路２２に供給される不良セルアドレス信号ＦＯＵＴ＜０：３＞のＦＯＵＴ＜０：１＞のどちらか１つ及びＦＯＵＴ＜２：３＞のどちらか１つがハイレベルになる。このため、２入力ともハイレベルであるナンド回路の出力信号がローレベルになり、このローレベルの非活性化信号ＦＸが供給されるロウデコーダ回路が非活性とされる。
【００５０】
このようにして、電源投入後直ちに不良ロウアドレスに対応するロウデコーダ回路が非活性とされ、スペアロウデコーダ１９が活性化される。このため、後に、ロウアドレスバッファ１３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成されると、これらロウアドレス信号は、非活性とされた以外のロウデコーダ回路とスペアロウデコーダ１９によりデコードされる。したがって、この状態において、不良ロウアドレス信号が発生された場合、スペアロウデコーダ１９により直ちにスペアワード線ＳＷＬが活性化される。
【００５１】
上記第１の参考例によれば、電源投入後直ちに冗長記憶回路２０に記憶された不良アドレス信号に応じてスイッチ回路２３が駆動され、このスイッチ回路２３によりロウアドレス信号を伝送する配線２１とスペアロウデコーダ１９が接続され、スペアロウデコーダ１９に置き換えられた不良アドレス信号に対応するロウデコーダ回路がロウデコーダ非活性化回路２２により非活性とされる。このため、ロウアドレスバッファ１３から不良ロウアドレスに対応するロウアドレス信号が出力されると、このロウアドレス信号はスペアロウデコーダ１９によりデコードされて直ちにスペアワード線ＳＷＬが選択される。したがって、従来のように、ロウアドレスバッファからロウアドレスが発生される毎に、冗長記憶回路に記憶された不良ロウアドレスと比較する必要がないため、メモリセルに対するアクセスタイムを大幅に短縮できる。
【００５２】
＜第１の実施例＞
第１の参考例においては、ロウデコーダ非活性化回路を用いて、ロウデコーダの活性化、非活性化を制御していた。これに対して、第１の実施例においては、特に、ロウデコーダ非活性化回路を設けることなく、ロウデコーダにラッチ回路を設けることで同様の機能を実現している。
【００５３】
図８は、本発明の第１の実施例に係る半導体記憶装置のロウ系冗長回路の構成を示している。図８において第１の参考例と同一部分には同一符号を付し、説明は省略する。また、本実施例では、説明を簡単にするため、４つのロウデコーダ、１つのスペアロウデコーダの場合について説明するが、本発明は、３つ以下又は５つ以上のロウデコーダ、２つ以上のスペアロウデコーダが存在する場合についても適用できる。
【００５４】
ロウデコーダ１５は、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞に従ってメモリセルアレイ１１のワード線ＷＬを選択する複数のロウデコーダ回路１５Ｂ０〜１５Ｂ３を有している。スペアロウデコーダ１９は、スペアセルアレイ１２のスペアワード線ＳＷＬを選択するスペアロウデコーダ回路１９Ａを有している。冗長記憶回路２０は、不良ロウアドレスを記憶している。
【００５５】
スイッチ回路２３は、冗長記憶回路２０から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞とｂＦＯＵＴ＜０：３＞とにより制御される。前記スペアロウデコーダ回路１９Ａは、スイッチ回路２３から出力されるスペアロウアドレス信号により活性化された場合、スペアヒット信号ＳＨＩＴを出力する。このスペアヒット信号ＳＨＩＴはラッチ制御回路２４に供給される。
【００５６】
このラッチ制御回路２４には、さらに電源投入直後に行うロウアドレスカウントアップ動作モードを示す信号ＣＮＴ供給される。ラッチ制御回路２４は、スペアヒット信号ＳＨＩＴと信号ＣＮＴとに応じて、不良ロウアドレスに対応するロウデコーダ回路を非活性とする信号ＩＡＣＴを出力し、対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３に供給する。
【００５７】
また、前記ロウアドレスバッファ１３の入力端にはカウンタ２５が接続される。このカウンタ２５は前記ロウアドレスカウントアップ動作モード時にクロック信号ＣＬＫをカウントし、アドレス信号を順次発生する。このアドレス信号はロウアドレスバッファ１３に供給され、ロウアドレスバッファ１３はこのアドレス信号に応じてロウアドレス信号を順次発生する。このロウアドレスカウントアップ動作は、電源投入後のみに行われ、スペアロウデコーダと置き換えるロウデコーダを非活性化する目的のために行われる。
【００５８】
図９は、前記ラッチ制御回路２４の一例を示している。インバータ回路ＩＮＶ３の入力端は、図６に示すスペアロウデコーダ１９Ａのノード６ａに接続される。インバータ回路ＩＮＶ３の出力はトランスファゲートＴ４の入力端に接続され、このトランスファゲートＴ４の出力端からロウデコーダを非活性とする非活性化信号ＩＡＣＴが出力される。トランスファゲートＴ４を構成するＮチャネルＭＯＳトランジスタのゲートには、電源投入後に行うロウアドレスカウントアップ動作モードを示す信号ＣＮＴが供給され、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路ＩＮＶ４を介して信号ＣＮＴが供給される。前記トランスファゲートＴ４の出力端と接地間にはＮチャネル型ＭＯＳトランジスタＨＮ０が接続され、このＭＯＳトランジスタＨＮ０のゲートにはインバータ回路ＩＮＶ４により反転された信号ＣＮＴが供給される。このＭＯＳトランジスタＨＮ０は非活性化信号ＩＡＣＴを伝送する配線がフローティングになることを防止している。
【００５９】
図１０は、ロウデコーダ１５の一例を示している。本例では、以下の説明を簡単にするため、１本のワード線に対応するロウデコーダ回路１５Ｂ０のみを示すが、実際は、全てのワード線に同様の回路が接続され、ロウアドレス信号の組み合わせにより１本のワード線が選択される。
【００６０】
Ｐチャネル型ＭＯＳトランジスタＰ２のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはノード１０ｂに接続され、ゲートにはロウ活性化信号ＲＡＣＴが供給されている。前記ノード１０ｂと接地間にはＮチャネル型ＭＯＳトランジスタＮ５、Ｎ６、Ｎ７が直列接続されている。ＭＯＳトランジスタＮ６、Ｎ７のゲートには、ロウアドレス信号ＸＡ、ＸＢがそれぞれ供給されている。
【００６１】
前記ノード１０ｂには、Ｎチャネル型ＭＯＳトランジスタＮ４の電流通路の一端が接続され、このＭＯＳトランジスタＮ４のゲートには、前記ラッチ回路２４から出力される非活性化信号ＩＡＣＴが供給されている。このＭＯＳトランジスタＮ４の電流通路の他端にはラッチ回路ＴＬ１が接続されている。このラッチ回路ＬＴ１の前記トランジスタＮ４の電流通路の他端に接続されたノード１０ａは、前記ＭＯＳトランジスタＮ５のゲートに接続されている。このラッチ回路ＬＴ１は、並列接続されたインバータ回路ＩＮＶ５、ＩＮＶ６により構成されている。このラッチ回路は、前記ノード１０ａの初期値がハイレベルになるようインバータ回路ＩＮＶ５、ＩＮＶ６を構成する図示せぬトランジスタのサイズが調整されている。
【００６２】
さらに、前記ノード１０ｂには、Ｐチャネル型ＭＯＳトランジスタＰ３及びＮチャネル型ＭＯＳトランジスタＮ８のゲートが接続されている。ＭＯＳトランジスタＰ３のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはＭＯＳトランジスタＮ８のドレインに接続されている。ＭＯＳトランジスタＮ８のソースは接地されている。ＭＯＳトランジスタＰ３、Ｎ８のドレインは、所定の１本のワード線ＷＬに接続されている。
【００６３】
上記構成のロウデコーダ回路１５Ｂ０において、ラッチ回路ＬＴ１のノード１０ａは上述したように初期値がハイレベルである。したがって、内部ロウアドレス信号ＸＡ、ＸＢがハイレベルとなり、全てのＭＯＳトランジスタＮ５〜Ｎ７がオン状態になると、ノード１０ｂが接地電位ＶＳＳとなる。このため、ＭＯＳトランジスタＰ３がオン状態となり、高電位ＶＰＰがワード線ＷＬに供給される。
【００６４】
また、上記状態において、前記ラッチ制御回路２４から出力される非活性化信号ＩＡＣＴがハイレベルとなり、ＭＯＳトランジスタＮ４がオン状態になると、ラッチ回路ＬＴ１の記憶状態が反転する。このため、ノード１０ａはローレベルになる。その後、非活性化信号ＩＡＣＴがローレベルになるとノード１０ａがローレベルにラッチされる。したがって、このロウデコーダ回路１５Ｂはロウアドレス信号ＸＡ、ＸＢが供給されても選択されることはなく、非活性化される。すなわち、ＭＯＳトランジスタＮ５がオフ状態の場合で、ロウ活性化信号ＲＡＣＴがローレベルになると、ＭＯＳトランジスタＰ３がオン状態になり、ＭＯＳトランジスタＮ８がオン状態になる。したがって、ワード線に接地電位ＶＳＳとされる。
【００６５】
以下、本発明の第１の実施例に係る半導体記憶装置の動作について説明する。
【００６６】
電源投入時、冗長記憶回路２０に前述したように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞はスイッチ回路２３に供給される。このスイッチ回路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレス信号ＸＡ＜０：１＞のどちらか１つ、及びＸＢ＜０：１＞のどちらか１つを伝送する配線を選択し、スペアロウデコーダ回路１９Ａのスペアロウアドレス信号ＳＸＡ、ＳＸＢが入力される配線に接続する。
【００６７】
また、電源が投入されると、半導体記憶装置がロウアドレスカウントアップ動作モードに設定され、不良ロウアドレスに対応するロウデコーダ回路を非活性化する。すなわち、ロウアドレスカウントアップ動作モードになると、ラッチ制御回路２４に供給される信号ＣＮＴがハイレベルとなり、図９に示すトランスファゲートＴ４が導通状態となる。このため、スペアロウデコーダ回路１９Ａ内のノード６ａに接続されるインバータ回路ＩＮＶ３の出力端と全ロウデコーダ回路１５Ｂ０〜１５Ｂ３に含まれるＭＯＳトランジスタＮ４のゲートがトランスファゲートＴ４を介して接続される。この状態において、カウンタ２５がクロック信号に応じてアドレス信号を発生すると、ロウアドレスバッファ１３からロウアドレス信号が順次出力される。このロウアドレス信号に応じてスペアロウデコーダ回路１９Ａが選択されると、ノード６ａはローレベルになりスペアロウデコーダが活性化される。このため、ラッチ制御回路２４のインバータ回路ＩＮＶ３の出力信号はハイレベルとなり、非活性化信号ＩＡＣＴがハイレベルとなる。したがって、全てのロウデコーダ回路１５Ｂ０〜１５Ｂ３内のＭＯＳトランジスタＮ４がオン状態になる。
【００６８】
ロウアドレス信号に応じてスペアロウデコーダ回路１９Ａと同時に活性化された置き換えられるべきロウデコーダ回路は、ロウアドレス信号ＸＡ、ＸＢに応じてＭＯＳトランジスタＮ６、Ｎ７がオンするため、ノード１０ｂがローレベルとなり、ノード１０ａもローレベルとなる。このため、ＭＯＳトランジスタＮ５はオフ状態となる。ロウアドレスが次の値にカウントアップされると、スペアロウデコーダ回路１９Ａは非活性とされるため、非活性化信号ＩＡＣＴがローレベルとなり、ＭＯＳトランジスタＮ４はオフ状態となり、ノード１０ａのレベルがラッチ回路ＬＴ１にラッチされる。
【００６９】
このように、ロウアドレスカウントアップ動作モードにおいて、不良ロウアドレスに対応するロウデコーダ回路１５Ｂのラッチ回路ＬＴ１にローレベル信号がラッチされ、このロウデコーダ回路１５Ｂが非活性とされる。したがって、通常動作時に、ロウアドレスバッファ１３により発生されたロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が不良ロウアドレス信号に対応している場合、このロウアドレス信号に応じてスペアロウデコーダ回路が選択され、スペアワード線が活性化される。また、スペアロウデコーダ回路と置き換えられたロウデコーダ回路はＭＯＳトランジスタＮ５がオフ状態であるため、ロウアドレス信号が供給されても選択されることはない。
【００７０】
上記第１の実施例によれば、電源投入時に不良ロウアドレスに対応してロウアドレス信号を伝送する配線とスペアロウデコーダ回路とを接続するとともに、全ロウアドレスのカウントアップ動作を行い、ラッチ制御回路２４により、不良ロウアドレスに対応するロウデコーダ回路に設けられたラッチ回路ＬＴ１の出力信号を反転し、不良ロウアドレスに対応するロウデコーダ回路を非活性としている。したがって、従来のようにロウアドレス信号が発生される毎に不良ロウアドレス信号と比較する必要がないため、高速動作が可能である。
【００７１】
しかも、第１の参考例のように、ロウデコーダ非活性化回路及びロウデコーダ活性化信号ＦＸ＜０：３＞を伝送する配線を用いることなく構成することが可能であるため、回路面積の増大を低減し得る利点を有している。
【００７２】
＜第２の参考例＞
図１１は、本発明の第２の参考例を示している。
【００７３】
第１の参考例、第１の実施例においては、冗長記憶回路２０とスイッチ回路２３間の配線数が多く、冗長記憶回路とスイッチ回路を隣接して配置する必要があった。これに対して、第３の実施例においては、電源投入時に冗長記憶回路の出力信号に応じて、スイッチ回路に冗長切り換えに必要な情報をラッチすることにより、冗長記憶回路とスイッチ回路間の配線数を削減可能としている。さらに、冗長記憶回路とスイッチ回路を隣接することなく第１の実施例と同様の機能を実現している。
【００７４】
尚、図１１において、図８と同一部分には同一符号を付し異なる部分について説明する。
【００７５】
図１１において、冗長記憶回路３０は、不良ロウアドレス及び冗長回路が使用されているか否かを示す情報を記憶する。この冗長記憶回路３０は、電源投入時に供給される信号ｂＦＰＵＰ、ＦＰＵＮ、及び冗長セット信号ＦＳＥＴに応じて不良ロウアドレス信号Ｆ＜０：３＞及び冗長回路が使用されているか否かを示すヒューズイネーブル信号ＦＥＮＢを出力する。
【００７６】
不良ロウアドレス切り換え回路３１は、前記冗長セット信号ＦＳＥＴに応じてロウアドレスバッファ１３から冗長記憶回路３０に切り換え、冗長記憶回路３０から供給される不良ロウアドレス信号を出力する。
【００７７】
スイッチ回路３２は、前記ヒューズイネーブル信号ＦＥＮＢに応じて、不良ロウアドレス切り換え回路３１から供給される不良ロウアドレス信号を後述するラッチ回路にラッチする。このラッチ回路にラッチされた不良ロウアドレス信号に応じてロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する配線とスペアロウデコーダ回路１９Ａにスペアロウアドレス信号ＳＸＡ、ＳＸＢを供給する配線の接続を切り換える。
【００７８】
ロウデコーダ回路１５Ｂ０〜１５Ｂ３には、冗長セット動作モード時に、ヒューズイネーブル信号ＦＥＮＢ及び不良ロウアドレス切り換え回路３１から供給される不良ロウアドレス信号が供給される。これらロウデコーダ回路１５Ｂ０〜１５Ｂ３は、このヒューズイネーブル信号ＦＥＮＢと不良ロウアドレス信号とを用いて、不良ロウアドレス信号に対応するロウデコーダ回路が非活性とされる。
【００７９】
図１２（ａ）は、冗長記憶回路３０の一例を示すものであり、不良ロウアドレスの記憶回路を示し、図１２（ｂ）は図１２（ａ）の入力信号を示している。本例では、以下の説明を簡単にするために、ロウアドレス信号１本に対応する冗長記憶回路のみを示すが、実際は、ロウアドレス信号数に対応するだけの冗長記憶回路からなる。
【００８０】
図１２（ａ）において、Ｐチャネル型ＭＯＳトランジスタＦＰ１のソースには、高レベル電源電位ＶＤＤが供給され、ドレインはノード１２ａに接続され、ゲートには前記信号ｂＦＰＵＰが供給されている。前記ノード１２ａと接地間にはＮチャネル型ＭＯＳトランジスタＦＮ１と記憶素子ヒューズＦＳ１が直列接続されている。前記Ｎチャネル型ＭＯＳトランジスタＦＮ１のゲートには前記信号ＦＰＵＮが供給されている。前記ノード１２ａには、２個のインバータ回路ＩＮＶ７とＩＮＶ８により構成されたラッチ回路ＬＴ２の一端が接続されている。このラッチ回路ＬＴ２の他端はインバータ回路ＩＮＶ９を介してトランスファーゲートＴ５の一端が接続され、このトランスファーゲートＴ５の他端から不良ロウアドレス信号ＦＯＵＴが出力される。このトランスファーゲートＴ５を構成するＮチャネル型ＭＯＳトランジスタのゲートには、後述する冗長セット信号ＦＳＥＴが供給され、Ｐチャネル型ＭＯＳトランジスタのゲートには、インバータ回路ＩＮＶ１０を介して冗長セット信号ＦＳＥＴが供給される。
【００８１】
上記構成において、電源投入時、ＭＯＳトランジスタＦＰ１とＭＯＳトランジスタＦＮ１の各ゲートには、外部より図１２（ｂ）に示すような信号ｂＦＰＵＰ、ＦＰＵＮが供給される。まず、ＭＯＳトランジスタＦＰ１のゲートに信号ｂＦＰＵＰが供給されると、ノード１２ａはハイレベルに充電される。次に、ＭＯＳトランジスタＦＮ１のゲートに信号ＦＰＵＮが供給されると、ヒューズＦＳ１が切断されている場合、ノード１２ａはハイレベルとなる。このため、インバータ回路ＩＮＶ９の出力端としてのノード１２ｂにはハイレベルが出力される。このノード１２ｂの電位は、電源投入後に行われる冗長セット動作モードにおいて、冗長セット信号ＦＳＥＴがハイレベルとされることにより、トランスファゲートＴ５から不良ロウアドレス信号ＦＯＵＴとして出力される。
【００８２】
また、図１２（ｃ）は、冗長記憶回路３０のヒューズが使用されているか否かを示す情報を記憶する記憶回路を示している。この回路は、図１２（ａ）に示す回路とほぼ同様であるため、図１２（ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。この回路はトランスファーゲートＴ５の出力端と接地間にさらにＮチャネル型ＭＯＳトランジスタＦＮ３が接続されている。このＭＯＳトランジスタＦＮ３のゲートにはインバータ回路ＩＮＶ１０により反転された信号ＦＳＥＴが供給されている。
【００８３】
上記図１２（ｃ）の回路は、冗長記憶回路３０のヒューズが使用されている場合、ヒューズＦＳ１が切断される。このため、電源投入時の動作において、信号ｂＦＰＵＰ、ＦＰＵＮによりヒューズＦＳ１の情報が読み出され、冗長セット信号ＦＳＥＴによりトランスファーゲートが導通されると、ハイレベルのヒューズイネーブル信号ＦＥＮＢが出力される。この後、冗長セット信号ＦＳＥＴがローレベルとされると、ＭＯＳトランジスタＦＮ３がオンとされ、ヒューズイネーブル信号ＦＥＮＢはローレベルとされる。
【００８４】
図１３は、不良ロウアドレス切り換え回路３１の一例を示している。ロウアドレスバッファ１３から出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞は、トランスファゲートＴ１４〜Ｔ１７の一端部にそれぞれ供給される。また、冗長記憶回路３０からの不良アドレス信号ＦＯＵＴ＜０：３＞はトランスファゲートＴ１８〜Ｔ２１の一端部にそれぞれ供給される。トランスファゲートＴ１４〜Ｔ１７の他端部はトランスファゲートＴ１８〜Ｔ２１の他端部にそれぞれ接続され、トランスファゲートＴ１４〜Ｔ１７の他端部からロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が出力される。
【００８５】
各トランスファーゲートＴ１４〜Ｔ１７を構成するＮチャネル型ＭＯＳトランジスタのゲート、及び各トランスファゲートＴ１８〜Ｔ２１を構成するＰチャネル型ＭＯＳトランジスタのゲートには、インバータ回路ＩＮＶ２０を介して冗長セット信号ＦＳＥＴが供給されている。また、各トランスファーゲートＴ１４〜Ｔ１７を構成するＰチャネル型ＭＯＳトランジスタのゲート、及び各トランスファゲートＴ１８〜Ｔ２１を構成するＮチャネル型ＭＯＳトランジスタのゲートには、冗長セット信号ＦＳＥＴが供給されている。
【００８６】
前記冗長セット信号ＦＳＥＴは電源投入時にのみ冗長情報をスイッチ回路３２及び各ロウデコーダ回路１５Ｂにラッチするために使用される。通常、冗長セット信号ＦＳＥＴは通常ローレベルであり、トランスファゲートＴ１４〜Ｔ１７が導通状態になっている。一方、冗長セット信号ＦＳＥＴがハイレベルになると、トランスファゲートＴ１４〜Ｔ１７が非導通状態とされ、トランスファゲートＴ１８〜Ｔ２１が導通状態とされ、冗長記憶回路３０からの不良ロウアドレス信号ＦＯＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞として出力される。
【００８７】
図１４は、スイッチ回路３２の一例を示している。トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３の入力端には前記不良ロウアドレス切り換え回路３１から出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がそれぞれ供給される。トランスファゲートＴ７、Ｔ９の出力端は互いに接続され、トランスファゲートＴ１１、Ｔ１３の出力端は互いに接続されている。これら出力端からスペアロウアドレス信号ＳＸＡ、ＳＸＢがそれぞれ出力される。
【００８８】
前記各トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３には、これらトランスファーゲートの導通状態あるいは非導通状態を保持するラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６が接続されている。すなわち、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の入力端は、各トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３を構成するＮチャネルＭＯＳトランジスタのゲートに接続され、各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の出力端は、各トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３を構成するＰチャネルＭＯＳトランジスタのゲートに接続されている。ラッチ回路ＬＴ３はインバータ回路ＩＮＶ１２、ＩＮＶ１３により構成され、ラッチ回路ＬＴ４はインバータ回路ＩＮＶ１４、ＩＮＶ１５により構成されている。また、ラッチ回路ＬＴ５はインバータ回路ＩＮＶ１６、ＩＮＶ１７により構成され、ラッチ回路ＬＴ６はインバータ回路ＩＮＶ１８、ＩＮＶ１９により構成されている。
【００８９】
各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の入力端と前記各トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３の入力端との間にはトランスファーゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２がそれぞれ接続されている。これらトランスファーゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２を構成するＮチャネルＭＯＳトランジスタのゲートにはヒューズイネーブル信号ＦＥＮＢが供給され、ＰチャネルＭＯＳトランジスタのゲートにインバータ回路ＩＮＶ１１を介してヒューズイネーブル信号ＦＥＮＢが供給される。これらトランスファーゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２は、ヒューズイネーブル信号ＦＥＮＢに応じて、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６に供給する。
【００９０】
各ラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６は出力端（ノード）１３ａ、１３ｂ、１３ｃ、１３ｄの初期値がハイレベルとなるように各インバータ回路を構成するトランジスタのサイズが調整されている。このため、トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３の初期状態は非導通である。
【００９１】
上記スイッチ回路３２において、ヒューズイネーブル信号ＦＥＮＢがハイレベルになると、トランスファーゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通状態となり、ロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞とラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６が接続される。この状態で、例えばロウアドレス信号ＸＡ＜０＞がハイレベルであると、トランスファーゲートＴ６を介して、トランスファーゲートＴ７が導通され、ロウアドレス信号ＸＡ＜０＞がスペアアドレス信号ＳＸＡとして出力される。また、ロウアドレス信号ＸＡ＜０＞がローレベルであると、トランスファーゲートＴ７は非導通のままである。
【００９２】
この後、ヒューズイネーブル信号ＦＥＮＢがローレベルとなると、トランスファーゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が非導通となり、トランスファーゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３の状態がラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６により保持される。このようにして、このスイッチ回路３２は、ロウアドレスバッファから供給される不良アドレス信号のみを通過可能に設定される。
【００９３】
以下、第２の参考例の動作について説明する。
【００９４】
電源投入時、冗長記憶回路３０に外部より信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッチされる。その後、冗長セット動作が行われ、スイッチ回路３２が切り換えられるとともに、不良ロウアドレスに対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活性とされる。
【００９５】
すなわち、冗長セット動作モードになると冗長セット信号ＦＳＥＴがハイレベルとされる。このため、不良ロウアドレス切り換え回路３１のトランスファゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長記憶回路３０から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞として出力される。この不良ロウアドレス切り換え回路３１から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞は、スイッチ回路３２及びロウデコーダ回路１５Ｂ０〜１５Ｂ３に供給される。
【００９６】
スイッチ回路３２では、フューズイネーブル信号ＦＥＮＢがハイレベルとなっているため、トランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通される。不良ロウアドレス信号ＦＯＵＴ＜０：３＞としてのロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハイレベルである場合、トランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄの電位が反転され、トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３のいずれかが導通される。
【００９７】
また、ロウデコーダ回路１５Ｂ０〜１５Ｂ３では、ヒューズイネーブル信号ＦＥＮＢに応じて不良ロウアドレスに該当するロウデコーダ回路が選択されないように非活性とされる。この動作は、図１０を用いて説明した第１の実施例と同様であるので省略する。但し、この場合、図１０のＭＯＳトランジスタＮ４のゲートにはヒューズイネーブル信号ＦＥＮＢが供給される。
【００９８】
また、冗長セット信号ＦＳＥＴがローレベルになると不良ロウアドレス切り換え回路３１のトランスファゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が非導通とされ、トランスファゲートＴ１４、Ｔ１５、Ｔ１６、Ｔ１７が導通される。このため、不良ロウアドレス切り換え回路３１から冗長記憶回路３０が切り離され、ロウアドレスバッファ１３が接続される。また、スイッチ回路３２のトランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が非導通とされ、ラッチ回路ＬＴ３〜ＬＴ６がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞を伝送する配線から切り離される。
【００９９】
通常動作の場合、ロウアドレスバッファ１３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成されると、これらロウアドレス信号は、不良ロウアドレス切り換え回路３１を介してスイッチ回路３２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給される。スイッチ回路３２に供給されたロウアドレス信号は、スペアロウデコーダ回路１９Ａに供給されデコードされる。スペアロウデコーダ回路１９Ａに供給されたロウアドレス信号が不良ロウアドレス信号に対応する場合、スペアワード線が活性化される。また、スペアロウデコーダ回路１９Ａと置き換えられたロウデコーダ回路は不良ロウアドレス信号が供給されても、このロウデコーダ回路のＭＯＳトランジスタＮ５がオフ状態であるため、選択されることはない。
【０１００】
上記第２の参考例によれば、スイッチ回路３２にラッチ回路ＬＴ３〜ＬＴ６を設け、電源投入時に冗長記憶回路３０から出力され、不良ロウアドレス切り換え回路３１を介してスイッチ回路３２に供給される不良アドレス信号に応じてラッチ回路の出力信号を反転することにより、ロウデコーダ回路からスペアロウデコーダの置き換えを可能としている。したがって、第１の参考例及び第１の実施例に比べ、冗長記憶回路とスイッチ回路間の配線数を減らすことができ、冗長記憶回路とスイッチ回路を隣接することなく配置することができる。このため、冗長記憶回路のレイアウトに自由度が増す利点を有している。
【０１０１】
また、冗長記憶回路３０と不良ロウアドレス切り換え回路３１をスイッチ回路３２から離して配置することができるため、これらの回路を例えばレイアウトに余裕のあるチップの周辺に配置することもでき、チップ面積の増大を防止することができる。
【０１０２】
さらに、第１の実施例の場合、スペアロウデコーダ１９、冗長記憶回路２０、スイッチ回路２３が１つの単位となる。このため、例えばスペアロウデコーダが増加すると、それに伴い冗長記憶回路、及びスイッチ回路も増加する必要があり、チップに対する占有面積が増大するという問題がある。これに対して、第２の参考例の場合、スペアロウデコーダが増加しても、これに応じて冗長記憶回路３０を増やすことで対応できる。すなわち、増加した冗長記憶回路３０を不良ロウアドレス切り換え回路３１に接続し、これら冗長記憶回路３０、不良ロウアドレス切り換え回路３１、スイッチ回路３２、ロウデコーダ回路１５Ｂ０〜１５Ｂ３を異なる冗長セット信号ＦＳＥＴ＜０：ｎ＞により順次制御すればよい。したがって、第２の参考例の場合、スペアロウデコーダの増加に伴うチップ面積の増大を防止できる。
【０１０３】
また、第２の参考例は、第１の実施例におけるカウンタによるロウアドレスのカウントアップ動作を必要としない。したがって、冗長切り換えの設定動作を高速かできる。
【０１０４】
＜第３の参考例＞
図１５は、本発明の第３の参考例を示している。
【０１０５】
第１の実施例においては、図１０に示すロウデコーダ回路１５Ｂにラッチ回路ＬＴ１とＭＯＳトランジスタＮ５を設け、これらを用いてスペアロウデコーダ回路と置き換えるロウデコーダ回路を非活性としていた。これに対して、第４の実施例においては、前記ＭＯＳトランジスタＮ５の代わりにヒューズ素子を用いることで同様の機能を実現している。
【０１０６】
図１５において、図８と同一部分には同一符号を付し異なる部分について説明する。すなわち、図１５において、図８と異なるのはロウデコーダ回路１５Ｃ０〜１５Ｃ３の構成である。また、カウンタ２５も必要としない。
【０１０７】
図１６は、ロウデコーダ１５の一例を示したものである。本例では、以下の説明を簡単にするために、１本のワード線に対応するロウデコーダ回路１５Ｃ０のみを示すが、実際は、全てのワード線に同様の回路が接続され、ロウアドレス信号の組み合わせにより１本のワード線が選択される。
【０１０８】
図１６において、Ｐチャネル型ＭＯＳトランジスタＰ４のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはノード１６ａに接続され、ゲートにはロウ活性化信号ＲＡＣＴが供給されている。前記ノード１６ａと接地間にはＮチャネル型ＭＯＳトランジスタＮ９、Ｎ１０、及びフューズＦＳ２が直列接続されている。ＭＯＳトランジスタＮ９、Ｎ１０のゲートには、ロウアドレス信号ＸＡ、ＸＢがそれぞれ供給されている。
【０１０９】
前記ノード１６ａには、ラッチ回路ＴＬ７が接続されている。このラッチ回路ＬＴ１は、並列接続されたインバータ回路ＩＮＶ２１、ＩＮＶ２２により構成されている。このラッチ回路は、前記ノード１６ａの初期値がハイレベルになるようインバータ回路ＩＮＶ２１、ＩＮＶ２２を構成する図示せぬトランジスタのサイズが調整されている。
【０１１０】
さらに、前記ノード１６ａには、Ｐチャネル型ＭＯＳトランジスタＰ５及びＮチャネル型ＭＯＳトランジスタＮ１１のゲートが接続されている。ＭＯＳトランジスタＰ５のソースには、高レベルの電源電位ＶＰＰが供給され、ドレインはＭＯＳトランジスタＮ１１のドレインに接続されている。ＭＯＳトランジスタＮ１１のソースは接地されている。ＭＯＳトランジスタＰ５、Ｎ１１のドレインは、所定の１本のワード線ＷＬに接続されている。
【０１１１】
上記構成のロウデコーダ１５Ｃにおいて、ヒューズＦＳ２が切断されていない場合、ロウアドレス信号ＸＡ、ＸＢがハイレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０がオン状態になると、ＭＯＳトランジスタＰ５がオン状態となり、高電位ＶＰＰがワード線ＷＬに供給される。また、少なくとも１つのＭＯＳトランジスタＮ９、Ｎ１０がオフ状態の場合、又は、ロウ活性化信号ＲＡＣＴがローレベルになるとＭＯＳトランジスタＰ５がオフ状態になり、ＭＯＳトランジスタＮ１１がオン状態になる。したがって、ワード線ＷＬには接地電位ＶＳＳが供給される。
【０１１２】
一方、ヒューズＦＳ２が切断されている場合、ロウアドレス信号ＸＡ、ＸＢがハイレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０がオン状態になったとしてもノード１６ａの電位は電源電位ＶＰＰである。したがって、ＭＯＳトランジスタＮ１１がオンし、ワード線ＷＬには接地電位ＶＳＳが供給される。
【０１１３】
上記構成において、第３の参考例の動作について説明する。
【０１１４】
先ず、初期テスト（例えばダイソートテスト）の結果、メモリセルアレイに不良のメモリセルが存在することが確認された場合、例えばレーザーにより冗長記憶回路の所定のヒューズが切断され、不良メモリセルを選択する不良ロウアドレスが記憶される。さらに、この不良メモリセルを選択するロウデコーダ回路内のヒューズＦＳ２が切断され、ロウデコーダ回路が活性化不可能とされる。
【０１１５】
電源投入時、冗長記憶回路２０に前述したように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２０から不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞が出力される。この不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞はスイッチ回路２３に供給される。このスイッチ回路２３は供給された不良ロウアドレス信号ＦＯＵＴ＜０：３＞、ｂＦＯＵＴ＜０：３＞に応じて、ロウアドレス信号ＸＡ＜０：１＞のどちらか１つ及びＸＢ＜０：１＞のどちらか１つを選択し、スペアロウデコーダ回路１９Ａのスペアロウアドレス信号ＳＸＡ、ＳＸＢとして入力可能とする。
【０１１６】
したがって、実際の動作時には、ロウアドレスバッファ１３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成されると、これらロウアドレス信号は、スイッチ回路のトランスファゲートを介して直接スペアロウデコーダ回路１９Ａに供給されデコードされる。このロウアドレス信号が不良ロウアドレスに対応する場合、スペアワード線ＳＷＬが活性化される。また、スペアロウデコーダ回路１９Ａと置き換えられたロウデコーダ回路は不良ロウアドレス信号が供給されても選択されることはない。
【０１１７】
上記第３の参考例によれば、ロウデコーダ回路１５Ｃ０〜１５Ｃ３にヒューズＦＳ２を設け、初期テストの結果により、不良のメモリセルに対応するロウデコーダ回路のヒューズＦＳ２を切断し、活性化不可能としている。このため、電源投入時には、スイッチ回路２３によりスペアロウデコーダ回路１９Ａに不良ロウアドレスを割り付けるだけでよい。したがって、ロウデコーダ回路を不良ロウアドレスに応じて非活性化するために、複雑な制御が必要でないため、第１の実施例に比べて、電源投入時の設定動作を高速化できる。
【０１１８】
しかも、ロウデコーダ回路に使用する素子数を少なくすることができるため、チップ面積の増加を抑制でき、さらにアクセスタイムを短縮化できる。
【０１１９】
＜第４の参考例＞
図１７は、本発明の第４の実施例を示す。
【０１２０】
上記図１１に示す第２の参考例においては、ロウデコーダ回路にラッチ回路とＭＯＳトランジスタＮ５を用いてスペアロウデコーダ回路と置き換えるロウデコーダ回路を活性化不可能とさせていた。これに対して、第４の実施例においては、上記ＭＯＳトランジスタＮ５の代わりにヒューズ素子を用いることで同様の機能を実現している。
【０１２１】
すなわち、第４の参考例は、第２の参考例を変形したものであり、図１７に示すように、図１１に示すロウデコーダ回路１５Ｂ０〜１５Ｂ３に代えて、図１５に示すロウデコーダ回路１５Ｃ０〜１５Ｃ３を用いている。ロウデコーダ回路１５Ｃ０〜１５Ｃ３は、図１６に示すように、ヒューズＦＳ２を有し、不良メモリセルの位置に応じてこのヒューズＦＳ２が切断される。このため、図１１に示すように、ヒューズイネーブル信号ＦＥＮＢをロウデコーダ回路１５Ｃ０〜１５Ｃ３に供給する必要がない。その他の回路構成は図１１と同様であるため、同一部分には同一符号を付す。
【０１２２】
上記構成において、第４の参考例の動作について説明する。
【０１２３】
先ず、初期テスト（例えばダイソートテスト）の結果、メモリセルアレイに不良のメモリセルが存在することが確認された場合、例えばレーザーにより冗長記憶回路の所定のヒューズが切断され、不良メモリセルを選択する不良ロウアドレスが記憶される。さらに、この不良メモリセルを選択するロウデコーダ回路内のヒューズＦＳ２が切断され、ロウデコーダ回路が活性化不可能とされる。
【０１２４】
電源投入時、冗長記憶回路３０に外部より信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路３０内のラッチ回路ＬＴ２に不良ロウアドレスがラッチされる。その後、冗長セット動作が行われ、スイッチ回路３２が切り換えられるとともに、不良ロウアドレスに対応するロウデコーダ回路１５Ｂ０〜１５Ｂ３が非活性とされる。
【０１２５】
すなわち、冗長セット動作モードになると冗長セット信号ＦＳＥＴがハイレベルとされる。このため、不良ロウアドレス切り換え回路３１のトランスファゲートＴ１８、Ｔ１９、Ｔ２０、Ｔ２１が導通し、冗長記憶回路３０から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞がロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞として出力される。この不良ロウアドレス切り換え回路３１から出力される不良ロウアドレス信号ＦＯＵＴ＜０：３＞は、スイッチ回路３２に供給される。
【０１２６】
スイッチ回路３２では、フューズイネーブル信号ＦＥＮＢがハイレベルであるため、トランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２が導通される。不良ロウアドレス信号ＦＯＵＴ＜０：３＞としてのロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞がハイレベルである場合、トランスファゲートＴ６、Ｔ８、Ｔ１０、Ｔ１２を介してラッチ回路ＬＴ３、ＬＴ４、ＬＴ５、ＬＴ６の出力端１３ａ、１３ｂ、１３ｃ、１３ｄの電位が反転され、トランスファゲートＴ７、Ｔ９、Ｔ１１、Ｔ１３のいずれかが導通される。
【０１２７】
通常動作の場合、ロウアドレスバッファ１３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞が生成されると、これらロウアドレス信号は、不良ロウアドレス切り換え回路３１を介してスイッチ回路３２及びローデコーダ回路１５Ｂ０〜１５Ｂ３に供給される。スイッチ回路３２に供給されたロウアドレス信号は、スペアロウデコーダ回路１９Ａに供給されデコードされる。スペアロウデコーダ回路１９Ａに供給されたロウアドレス信号が不良ロウアドレス信号に対応する場合、スペアワード線が活性化される。また、スペアロウデコーダ回路１９Ａと置き換えられたロウデコーダ回路は不良ロウアドレス信号が供給されても、このロウデコーダ回路のフューズが切断されているため、選択されることはない。
【０１２８】
上記第４の参考例によれば、ロウデコーダ回路１５Ｃ０〜１５Ｃ３にヒューズＦＳ２を設け、初期テストの結果により、不良のメモリセルに対応するロウデコーダ回路のヒューズＦＳ２を切断し、活性化不可能としている。このため、電源投入時には、スイッチ回路３２によりスペアロウデコーダ回路１９Ａに不良ロウアドレスを割り付けるだけでよい。したがって、ロウデコーダ回路を不良ロウアドレスに応じて非活性化するために、複雑な制御が必要でないため、第３の実施例に比べて、電源投入時の設定動作を高速化できる。
【０１２９】
しかも、ロウデコーダ回路に使用する素子数を少なくすることができるため、チップ面積の増加を抑制でき、さらにアクセスタイムを短縮化できる。
【０１３０】
＜第５の参考例＞
図１８は、本発明の第５の参考例を示している。
【０１３１】
第５の参考例は図１５に示す第３の参考例を変形したものであり、図１５と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１３２】
第５の参考例は、スペアロウデコーダ１９の構成が相違する。すなわち、スペアロウデコーダ回路１９Ｃは、スペアアドレスのデコード部のみを有し、このスペアロウデコーダ回路１９Ｃのデコード結果としてワード線ドライバー選択信号ｂＳＨＩＴを出力する。スペアワード線ドライバー（ＳＰＷＬＤＲＶ）４１は、ワード線ドライバー選択信号ｂＳＨＩＴに応じてスペアワード線ＳＷＬを駆動する。
【０１３３】
図１９は、スペアロウデコーダ回路１９Ｃの一例を示している。本例では、以下の説明を簡単にするために、１本のスペアワード線に対応する部分のみを示す。
【０１３４】
Ｐチャネル型ＭＯＳトランジスタＳＰ２のソースには、高レベルの電源電位ＶＰＰが供給され、ゲートにはロウ活性化信号ＲＡＣＴが供給され、ドレインはノード１９ａに接続されている。このノード１９ａと接地間にはＮチャネル型ＭＯＳトランジスタＳＮ３、ＳＮ４が直列接続されている。各ＭＯＳトランジスタＳＮ３、ＳＮ４のゲートには、スペアロウアドレス信号ＳＸＡ、ＳＸＢが供給されている。
【０１３５】
上記構成のスペアロウデコーダ回路１９Ｃにおいて、スペアロウアドレス信号ＳＸＡ、ＳＸＢが共にハイレベルのとき、ＭＯＳトランジスタＳＮ３、ＳＮ４が共にオンし、ノード１９ａはローレベルとなる。このため、ノード１９ａからローレベルのワード線ドライバー選択信号ｂＳＨＩＴが出力される。また、ロウデコーダ回路が活性化されているときロウ活性化信号ＲＡＣＴがハイレベルである。このため、ＭＯＳトランジスタＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩＴはハイレベルとなる。
【０１３６】
図２０は、スペアワード線ドライバー４１の一例を示している。本例では、以下の説明を簡単にするために、１本のスペアワード線に対応する部分のみを示す。スペアロウデコーダ回路１９Ａから出力されたワード線ドライバー選択信号ｂＳＨＩＴは、Ｐチャネル型ＭＯＳトランジスタＳＰ３のゲート、及びＮチャネル型ＭＯＳトランジスタＳＮ５のゲートに供給される。Ｐチャネル型ＭＯＳトランジスタＳＰ３のソースには高レベルの電源電位ＶＰＰが供給され、ドレインはＭＯＳトランジスタＳＮ５のドレインに接続されている。ＭＯＳトランジスタＳＮ５のソースは接地されている。ＭＯＳトランジスタＳＮ５、ＳＰ３のドレインが共通接続されたノード２０ａは、所定の１本のスペアワード線ＳＷＬに接続されている。
【０１３７】
上記構成の第５の参考例に係る半導体記憶装置の動作は、第３の参考例に係る半導体記憶装置と殆ど同様であり、スペアロウデコーダ回路１９Ｃの動作が異なる。このスペアロウデコーダ回路１９Ｃはスペアロウアドレス信号ＳＸＡ、ＳＸＢが共にハイレベルのとき、ワード線ドライバー選択信号ｂＳＨＩＴを出力する。このワード線ドライバー選択信号ｂＳＨＩＴはスペアワード線ドライバー４１に供給され、このスペアワード線ドライバー４１によりスペアワード線ＳＷＬが駆動される。
【０１３８】
上記第５の参考例によれば、スペアロウデコーダ回路１９Ｃはデコード部のみを有し、スペアワード線ＳＷＬを駆動するスペアワード線ドライバー４１をスペアロウデコーダ回路１９Ｃから分離している。したがって、ロウ系冗長回路を構成するスペアロウデコーダ回路１９Ｃ、冗長記憶回路２０、スイッチ回路２３を高集積度が求められるメモリコア部近傍に配置することなく、比較的集積度の低い周辺回路領域に配置することができる。このため、チップ面積の増大を抑制することができ、さらにアクセスタイムも短縮できる。
【０１３９】
＜第６の参考例＞
図２１は、本発明の第６の参考例を示している。この参考例は基本的には第５の参考例と同様であり、図１８に示す回路を複数のメモリアレイブロックに対応して複数配置し、各メモリアレイブロック内の不良ワード線を各メモリアレイブロックに隣接して配置されたスペアメモリアレイブロック内のスペアワード線により救済可能としている。
【０１４０】
図２１において、各メモリアレイブロック（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブロック５２、５３が配置されている。メモリアレイブロック（ＭＡＢ）５０、及びスペアメモリアレイブロック５２に対応してデコーダブロック６０が配置され、メモリアレイブロック５１、及びスペアメモリアレイブロック５３に対応してデコーダブロック６１が配置されている。
【０１４１】
デコーダブロック６０はロウデコーダ回路１５Ｄ０、１５Ｄ１、及びスペアワード線ドライバー４１０を有している。デコーダブロック６１はロウデコーダ回路１５Ｄ２、１５Ｄ３、及びスペアワード線ドライバー４１１を有している。ロウデコーダ回路１５Ｄ０〜１５Ｄ３は、図１８に示すブロックデコーダ回路１５Ｃ０〜１５Ｃ３とほぼ同様の構成であり、ブロック選択信号ＢＬＫ＜０：１＞のデコード部をさらに有している。
【０１４２】
スペアワード線ドライバー４１０、４１１は、図１８に示すスペアワード線ドライバー４１とほぼ同様の構成であり、ワード線ドライバー選択信号ｂＳＨＩＴ及びブロック選択信号ＢＬＫ＜０：１＞により選択される。
【０１４３】
冗長記憶回路２００、２０１は前記冗長記憶回路２０とほぼ同一構成であり、不良ブロックアドレスを記憶する回路をさらに有している。スペアロウデコーダ回路１９Ｄ０、１９Ｄ１は前記スペアロウデコーダ回路１９Ｃとほぼ同一構成であり、ブロック選択信号ＢＬＫ＜０：１＞のデコード部をさらに有している。スイッチ回路２３０、２３１は前記スイッチ回路２３とほぼ同一構成であり、各スイッチ回路２３０、２３１は、冗長記憶回路２００、２０１から供給される不良ブロックアドレス信号に応じてブロック選択信号ＢＬＫ＜０：１＞を伝送する信号線と前記スペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを接続する回路をさらに有している。
【０１４４】
図２２は、ロウデコーダ回路１５Ｄ０の一例を示している。図２２において、図１６と同一部分には同一符号を付し、異なる部分についてのみ説明する。このロウデコーダ回路１５ＤはＭＯＳトランジスタＮ１０とフューズＦＳ２の相互間にＮチャネル型ＭＯＳトランジスタＮ１２が接続されている。このＭＯＳトランジスタＮ１２のゲートにはブロック選択信号ＢＬＫが供給されている。
【０１４５】
上記構成のロウデコーダ回路１５Ｄにおいて、ヒューズＦＳ２が切断されていない場合、ロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１２がオン状態になると、ＭＯＳトランジスタＰ５がオン状態となり、高電位ＶＰＰがワード線ＷＬに供給される。また、少なくとも１つのＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１２がオフ状態の場合、又は、ロウ活性化信号ＲＡＣＴがローレベルになるとＭＯＳトランジスタＰ５がオフ状態になり、ＭＯＳトランジスタＮ１１がオン状態になる。したがって、ワード線ＷＬには接地電位ＶＳＳが供給される。
【０１４６】
一方、ヒューズＦＳ２が切断されている場合、ロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイレベルとなり、ＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１２がオン状態になったとしてもノード１６ａの電位は電源電位ＶＰＰである。したがって、ＭＯＳトランジスタＮ１１がオンし、ワード線ＷＬには接地電位ＶＳＳが供給される。
【０１４７】
図２３は、スペアロウデコーダ回路１９Ｄの一例を示すものであり、図１９と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１４８】
ＭＯＳトランジスタＳＮ４と接地間にはＮチャネル型ＭＯＳトランジスタＳＮ６が接続されている。このＭＯＳトランジスタＳＮ６のゲートにはスペアブロック選択信号ＳＢＬＫが供給されている。
【０１４９】
上記構成のスペアロウデコーダ回路１９Ｄにおいて、スペアロウアドレス信号ＳＸＡ、ＳＸＢ、及びスペアブロック選択信号ＳＢＬＫが共にハイレベルのとき、ＭＯＳトランジスタＳＮ３、ＳＮ４、ＳＮ６が共にオンし、ノード１９ａはローレベルとなる。このため、ノード１９ａからローレベルのからワード線ドライバー選択信号ｂＳＨＩＴが出力される。また、ロウデコーダ回路が活性化されているときロウ活性化信号ＲＡＣＴがハイレベルである。このため、ＭＯＳトランジスタＳＰ２がオンし、ワード線ドライバー選択信号ｂＳＨＩＴはハイレベルとなる。
【０１５０】
図２４は、スペアワード線ドライバー４１０の一例を示すものであり、図２０に示すスペアワード線ドライバー４１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１５１】
Ｐチャネル型ＭＯＳトランジスタＳＰ３のソースにはＰチャネル型ＭＯＳトランジスタＳＰ５のドレインが接続されている。このＭＯＳトランジスタＳＰ５のソースには高レベルの電源電位ＶＰＰが供給され、このＭＯＳトランジスタＳＰ５のゲートにはインバータ回路ＩＮＶ２５を介してブロック選択信号ＢＬＫが供給される。さらに、ノード２０ａと接地間にはＮチャネルＭＯＳトランジスタＳＮ７が接続される。このＭＯＳトランジスタＳＮ７のゲートは前記インバータ回路ＩＮＶ２５の出力端に接続されている。
【０１５２】
上記構成において、スペアロウデコーダ回路が選択され、ワード線ドライバー選択信号ｂＳＨＩＴがローレベルになり、ブロック選択信号ＢＬＫがハイレベルになると、ＭＯＳトランジスタＳＰ３、ＳＰ５がオンとになり、スペアワード線ＳＷＬには高レベルの電源電圧ＶＰＰが供給される。また、ワード線ドライバー選択信号ｂＳＨＩＴがハイレベル、若しくはブロック選択信号ＢＬＫがローレベルになると、ＭＯＳトランジスタＳＰ３、ＳＰ５の少なくとも一方がオフし、ＭＯＳトランジスタＳＮ５、ＳＮ７の少なくとも一方がオンする。このため、ノード２０ａは接地電位ＶＳＳとなり、スペアワード線ＳＷＬには接地電位ＶＳＳが供給される。
【０１５３】
上記構成において、第６の参考例の動作について説明する。
【０１５４】
先ず、初期テスト（例えばダイソートテスト）の結果、メモリアレイブロック５０、５１の少なくとも一方に不良のメモリセルが存在することが確認された場合、例えばレーザーにより冗長記憶回路２００、２０１の所定のヒューズが切断され、不良メモリセルを選択する不良ロウアドレス、及び不良ブロックが記憶される。さらに、この不良メモリセルを選択するロウデコーダ回路１５Ｄ０〜１５Ｄ３内のヒューズＦＳ２が切断され、ロウデコーダ回路が活性化不可能とされる。
【０１５５】
電源投入時、冗長記憶回路２００、２０１に前述したように信号ｂＦＰＵＰ、ＦＰＵＮが供給されると、冗長記憶回路２００、２０１から不良ロウアドレス信号ＦＯＵＴ＜０：５＞、ｂＦＯＵＴ＜０：５＞が出力される。この不良ロウアドレス信号ＦＯＵＴ＜０：５＞、ｂＦＯＵＴ＜０：５＞はスイッチ回路２３０、２３１に供給される。このスイッチ回路２３０、２３１は供給された不良ロウアドレス信号ＦＯＵＴ＜０：５＞、ｂＦＯＵＴ＜０：５＞に応じて、ロウアドレス信号ＸＡ＜０：１＞を伝送する配線のどちらか１つ、ロウアドレス信号ＸＡ＜０：１＞を伝送する配線のどちらか１つ、及びブロック選択信号ＢＬＫ＜０：１＞を伝送する配線のどちらか一つを選択し、スペアロウデコーダ回路１９Ｄ０、１９Ｄ１のスペアロウアドレス信号ＳＸＡ、ＳＸＢ、スペアブロック選択信号を伝送する配線と接続する。
【０１５６】
したがって、実際の動作時には、ロウアドレスバッファ１３によりロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜０：１＞が生成されると、これらロウアドレス信号、及びブロック選択信号は、スイッチ回路２３０、２３１のトランスファゲートを介して直接スペアロウデコーダ回路１９Ｄ０、１９Ｄ１に供給されデコードされる。このロウアドレス信号、及びブロック選択信号が不良ロウアドレスに対応する場合、スペアワード線ドライバー４１０、４１１が駆動され、スペアワード線ＳＷＬが活性化される。また、スペアロウデコーダ回路１９Ｄ０、１９Ｄ１と置き換えられたロウデコーダ回路は不良ロウアドレス信号、及びブロック選択信号が供給されても選択されることはない。
【０１５７】
上記第６の参考例によれば、スペアワード線ドライバー４１０、４１１とスペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライバー４１０、４１１のみを各メモリアレイブロック５０、５１に隣接されたスペアアレイブロック５２、５３の近傍に配置している。このため、複数のメモリアレイブロックを有する場合においても、ロウ系冗長回路を構成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗長記憶回路２００、２０１、スイッチ回路２３０、２３１を高集積度が求められるメモリコア部近傍に配置することなく、比較的集積度の低い周辺回路領域に配置することができる。このため、チップ面積の増大を抑制することができ、さらにアクセスタイムも短縮できる。
【０１５８】
尚、第６の参考例において、スペアワード線ドライバー１個に対してスペアロウデコーダ回路は１個である必要はない。例えばスペアワード線ドライバー１０個に対してスペアロウデコーダ回路５個というフレキシブルな構成も可能である。このような構成とした場合、一層チップ面積の増大を低減できる。
【０１５９】
＜第７の参考例＞
図２５は、本発明の第７の参考例を示している。この参考例は基本的には図１１に示す第２の参考例と同様であり、図１１に示す回路を図２１に示す第７の参考例のように、複数のメモリアレイブロックに対応して複数配置し、各メモリアレイブロック内の不良ワード線を各メモリアレイブロックに隣接して配置されたスペアメモリアレイブロック内のスペアワード線により救済可能としている。したがって、図２１と同一部分には同一符号を付し、説明は省略する。
【０１６０】
図２５において、各メモリアレイブロック（ＭＡＢ）５０、５１に隣接してスペアメモリアレイブロック５２、５３が配置されている。メモリアレイブロック（ＭＡＢ）５０、及びスペアメモリアレイブロック５２に対応してデコーダブロック６０が配置され、メモリアレイブロック５１、及びスペアメモリアレイブロック５３に対応してデコーダブロック６１が配置されている。
【０１６１】
デコーダブロック６０はロウデコーダ回路１５Ｅ０、１５Ｅ１、及びスペアワード線ドライバー４１０を有している。デコーダブロック６１はロウデコーダ回路１５Ｅ２、１５ＥＤ３、及びスペアワード線ドライバー４１１を有している。ロウデコーダ回路１５Ｅ０〜１５Ｅ３は、図１１に示すブロックデコーダ回路１５Ｂ０〜１５Ｂ３とほぼ同様の構成であり、ブロック選択信号ＢＬＫ＜０：１＞のデコード部をさらに有している。
【０１６２】
スペアワード線ドライバー４１０、４１１は、ワード線ドライバー選択信号ｂＳＨＩＴ及びブロック選択信号ＢＬＫ＜０：１＞により選択される。
【０１６３】
冗長記憶回路３００、３０１は前記冗長記憶回路３０とほぼ同一構成であり、不良ブロックアドレスを記憶する記憶回路をさらに有している。スペアロウデコーダ回路１９Ｄ０、１９Ｄ１はブロック選択信号ＢＬＫ＜０：１＞のデコード部をさらに有している。
【０１６４】
スイッチ回路２３０、２３１は、図４に示すスイッチ回路２３とほぼ同一構成であり、各スイッチ回路２３０、２３１は、冗長記憶回路３００、３０１から供給される不良ブロックアドレス信号に応じてブロック選択信号ＢＬＫ＜０：１＞を伝送する信号線と前記スペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを接続する回路をさらに有している。
【０１６５】
不良ロウアドレス切り換え回路３１１は、電源投入時に供給される冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１に応じて、ロウアドレスバッファ１３から冗長記憶回路３００、３０１に切り換え、冗長記憶回路３００、３０１から供給される不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞（ブロックアドレス信号を含む）を出力する。この不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞は、前記回路２３０、２３１、ロウデコーダ回路１５Ｅ０〜１５Ｅ３、及びスペアワード線ドライバー４１０、４１１に供給される。
【０１６６】
さらに、電源投入時、冗長記憶回路３００、３０１からは、冗長セット信号ＦＳＥＴに応じてヒューズイネーブル信号ＦＥＮＢが出力され、このヒューズイネーブル信号ＦＥＮＢはロウデコーダ回路１５Ｅ０〜１５Ｅ３に供給される。
【０１６７】
図２６は、ロウデコーダ回路１５Ｅ０の一例を示している。このロウデコーダ回路１５Ｅ０は、図１０に示す回路とほぼ同様であるため、図１０と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１６８】
図２６において、ＭＯＳトランジスタＮ７と接地間にはＮチャネル型トランジスタＮ１３が接続される。このＭＯＳトランジスタＮ１３のゲートにはブロック選択信号ＢＬＫが供給される。
【０１６９】
この回路の動作は図１０に示す回路とほぼ同様である。すなわち、初期状態において、ロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイレベルである場合、ＭＯＳトランジスタＮ５、Ｎ６、Ｎ７、Ｎ１３が全てオンとなる。この状態において、ヒューズイネーブル信号ＦＥＮＢに応じてトランジスタＮ４がオンとされると、ラッチ回路ＬＴ１の記憶データが反転されてＭＯＳトランジスタＮ５がオフとされる。したがって、このロウデコーダ回路は、通常動作時にロウアドレス信号ＸＡ、ＸＢ、及びブロック選択信号ＢＬＫがハイレベルとなっても活性化されない。
【０１７０】
図２７は、冗長記憶回路３００（３０１）の一例を示すものであり、不良ロウアドレスの記憶回路を示している。
【０１７１】
図２７において、Ｐチャネル型ＭＯＳトランジスタＰ３１のソースには、高レベル電源電位ＶＤＤが供給され、ドレインはノード３０ａに接続され、ゲートには前記信号ｂＦＰＵＰが供給されている。前記ノード３０ａと接地間にはＮチャネル型ＭＯＳトランジスタＮ３１と記憶素子ヒューズＦＳ４が直列接続されている。前記ＭＯＳトランジスタＮ３１のゲートには前記信号ＦＰＵＮが供給されている。前記ノード３０ａには、２個のインバータ回路ＩＮＶ３１とＩＮＶ３２により構成されたラッチ回路ＬＴ３０の一端が接続されている。このラッチ回路ＬＴ３０の他端はインバータ回路ＩＮＶ３３の入力端に接続され、このインバータ回路ＩＮＶ３３の出力端から不良ロウアドレス信号ＦＯＵＴが出力される。さらに、インバータ回路ＩＮＶ３３の出力端にはインバータ回路ＩＮＶ３４の入力端が接続され、このインバータ回路ＩＮＶ３４の出力端から不良ロウアドレス信号ＦＯＵＴが出力される。
【０１７２】
また、前記インバータ回路ＩＮＶ３３の出力端にはトランスファーゲートＴ３１の一端が接続され、このトランスファーゲートＴ３１の他端から不良ロウアドレス信号ＦＳＯＵＴが出力される。このトランスファーゲートＴ３１を構成するＮチャネル型ＭＯＳトランジスタのゲートには、冗長セット信号ＦＳＥＴが供給され、Ｐチャネル型ＭＯＳトランジスタのゲートには、インバータ回路ＩＮＶ３５を介して冗長セット信号ＦＳＥＴが供給される。さらに、トランスファーゲートＴ３１の出力端と接地間にはＮチャネル型ＭＯＳトランジスタ３２が接続され、このＭＯＳトランジスタ３２のゲートには前記インバータ回路ＩＮＶ３５を介して冗長セット信号ＦＳＥＴが供給される。
【０１７３】
図２７に示す冗長記憶回路３００の動作は、図１２（ａ）に示す回路とほぼ同様である。すなわち、電源投入時、ＭＯＳトランジスタＰ３１とＭＯＳトランジスタＮ３１の各ゲートに供給される信号ｂＦＰＵＰ、ＦＰＵＮに応じてヒューズＦＳ４の情報が読み取られる。ヒューズＦＳ４が切断されている場合、インバータ回路ＩＮＶ３３からハイレベルの不良ロウアドレス信号ＦＯＵＴが出力され、インバータ回路ＩＮＶ３４からローレベルの不良ロウアドレス信号ｂＦＯＵＴが出力される。
【０１７４】
さらに、電源投入後に行われる冗長セット動作モードにおいて、冗長セット信号ＦＳＥＴがハイレベルとされると、トランスファーゲートＴ３１から不良ロウアドレス信号ＦＳＯＵＴが出力される。冗長セット信号ＦＳＥＴがローレベルとされると、ＭＯＳトランジスタＮ３２がオンするため、この不良ロウアドレス信号ＦＳＯＵＴはローレベルとなる。
【０１７５】
図２８は、冗長記憶回路３０のフューズが使用されているか否かを示す情報を記憶する記憶回路を示している。この回路は、図１２（ｃ）に示す回路と同様であるため、図１２（ｃ）と同一部分に同一符号を付し、説明は省略する。
【０１７６】
図２９は、前記不良ロウアドレス切り換え回路３１１の一例を示している。ロウアドレスバッファ１３から出力されるロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜０：１＞は、トランスファーゲートＴ３３〜Ｔ３８の一端部にそれぞれ供給される。また、冗長記憶回路３００及び冗長記憶回路３０１から供給される不良アドレス信号ＦＳＯＵＴ＜０：５＞はトランスファーゲートＴ３９〜Ｔ４４の一端部にそれぞれ供給される。トランスファーゲートＴ３３〜Ｔ３８の他端部はトランスファーゲートＴ３９〜Ｔ４４の他端部にそれぞれ接続され、トランスファーゲートＴ３３〜Ｔ３８の他端部からロウアドレス信号ＸＡ＜０：１＞、ＸＢ＜０：１＞、及びブロック選択信号ＢＬＫ＜０：１＞が出力される。
【０１７７】
冗長セット動作モードにおいて、外部から供給される冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１はノア回路ＮＲ３１の入力端に供給される。このノア回路ＮＲ３１の出力信号は各トランスファーゲート３３〜Ｔ３８を構成するＮチャネル型ＭＯＳトランジスタのゲート、及び各トランスファーゲートＴ３９〜Ｔ４４を構成するＰチャネル型ＭＯＳトランジスタのゲートに供給される。さらに、ノア回路ＮＲ３１の出力信号は、インバータ回路ＩＮＶ４０を介して各トランスファーゲートＴ３３〜Ｔ３８を構成するＰチャネル型ＭＯＳトランジスタのゲート、及び各トランスファーゲートＴ３９〜Ｔ４４を構成するＮチャネル型ＭＯＳトランジスタのゲートに供給される。
【０１７８】
前記冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１は電源投入時にのみ冗長情報をスイッチ回路２３０、２３１及び各ロウデコーダ回路１５Ｅ０〜１５Ｅ３にラッチするために使用される。これら冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１は、例えば先ず、冗長セット信号ＦＳＥＴ０が出力され、この冗長セット信号ＦＳＥＴ０に応じて冗長記憶回路３００から不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が出力される。したがって、この冗長記憶回路３００から出力された不良ロウアドレス信号が不良ロウアドレス切り換え回路３１１に供給される。この不良ロウアドレス切り換え回路３１１は冗長セット信号ＦＳＥＴ０に応じて、トランスファーゲートＴ３９〜Ｔ４４が導通されている。このため、トランスファーゲートＴ３９〜Ｔ４４を介して不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が出力される。この不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞は、ロウデコーダ回路１５Ｅ０〜１５Ｅ３に供給され、不良ロウアドレス信号に対応するロウデコーダ回路が非活性とされる。
【０１７９】
次に、冗長セット信号ＦＳＥＴ１が出力され、この冗長セット信号ＦＳＥＴ１に応じて冗長記憶回路３０１から不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が出力される。したがって、この冗長記憶回路３０１から出力された不良ロウアドレス信号が不良ロウアドレス切り換え回路３１１に供給される。この不良ロウアドレス切り換え回路３１１は冗長セット信号ＦＳＥＴ１に応じて、トランスファーゲートＴ３９〜Ｔ４４が導通されている。このため、トランスファーゲートＴ３９〜Ｔ４４を介して不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞が出力される。この不良ロウアドレス信号ＦＳＯＵＴ＜０：５＞は、ロウデコーダ回路１５Ｅ０〜１５Ｅ３に供給され、不良ロウアドレス信号に対応するロウデコーダ回路が非活性とされる。
【０１８０】
冗長セット動作モードが終了し、通常動作モードとなると、冗長セット信号ＦＳＥＴ０、ＦＳＥＴ１は共にローレベルとなる。このため、不良ロウアドレス切り換え回路３１１はトランスファーゲートＴ３９〜Ｔ４４が非導通とされ、トランスファーゲートＴ３３〜Ｔ３８が導通される。このため、ロウアドレスバッファ１３からロウアドレス信号及びブロック選択信号が出力されると、これらの信号はトランスファーゲートＴ３３〜Ｔ３８を介してロウデコーダ回路１５Ｅ０〜１５Ｅ３やスイッチ回路２３０、２３１、スペアワード線ドライバー４１０、４１１に供給される。この時、スペアロウデコーダ回路１９Ｄ０，１９ｄ１に置き換えられたロウデコーダ回路は選択されない。
【０１８１】
上記第７の参考例によれば、スペアワード線ドライバー４１０、４１１とスペアロウデコーダ回路１９Ｄ０、１９Ｄ１とを分離し、スペアワード線ドライバー４１０、４１１のみを各メモリアレイブロック５０、５１に隣接されたスペアアレイブロック５２、５３の近傍に配置している。このため、複数のメモリアレイブロックを有する場合においても、ロウ系冗長回路を構成するスペアロウデコーダ回路１９Ｄ０、１９Ｄ１、冗長記憶回路３００、３０１、スイッチ回路２３０、２３１を高集積度が求められるメモリコア部近傍に配置することなく、比較的集積度の低い周辺回路領域に配置することができる。このため、チップ面積の増大を抑制することができ、さらにアクセスタイムも短縮できる。
【０１８２】
なお、上記各参考例や実施例は、不良ロウアドレスに応じて不良ワード線を救済したが、これに限定されるものではなく、この発明を適用することにより、不良カラムアドレスに応じて不良ビット線を救済することも可能である。
【０１８３】
また、前記冗長記憶回路の記憶素子としてヒューズを用いたが、必ずしもヒューズである必要はなく、不揮発性メモリなど記憶可能な素子であればよい。
【０１８４】
また、上記各参考例や実施例において、スイッチ回路はＭＯＳトランジスタを用いて構成したが、必ずしもＭＯＳトランジスタである必要はなく、スイッチング可能な素子であればよい。
【０１８５】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１８６】
【発明の効果】
以上、詳述したようにこの発明によれば、電源投入後、予め冗長記憶回路に記憶されている不良ロウアドレス信号により、ロウアドレス信号を伝送する配線とスペアロウデコーダ回路とを接続し、且つスペアロウデコーダ回路により置き換えられたロウデコーダ回路を非活性としている。このため、ロウアドレス信号が発生される毎にロウアドレス信号と冗長記憶回路に記憶されている不良ロウアドレス信号とを比較し、その比較結果に応じてスペアロウデコーダ又はロウデコーダを活性化する場合に比べて、メモリセルを高速にアクセスすることができる。
【図面の簡単な説明】
【図１】  本発明の第１の参考例を示すものであり、半導体記憶装置を示す構成図。
【図２】  図１のロウ冗長回路を示す構成図。
【図３】  図３（ａ）は図２に示す冗長記憶回路の一例を示す回路図、図３（ｂ）は図３（ａ）の入力信号を示す波形図。
【図４】  図２に示すスイッチ回路に一例を示す回路図。
【図５】  図２に示すロウデコーダ非活性化回路の一例を示す回路図。
【図６】  図２に示すスペアロウデコーダの一例を示す回路図。
【図７】  図２に示すロウデコーダ回路の一例を示す回路図。
【図８】  本発明の第１の実施例に係り、ロウ冗長回路を示す構成図。
【図９】  図８に示すラッチ制御回路の一例を示す回路図。
【図１０】  図８に示すロウデコーダの一例を示す回路図。
【図１１】  本発明の第２の参考例に係り、ロウ冗長回路を示す構成図。
【図１２】  図１２（ａ）は図１１に示す冗長記憶回路の一例を示す回路図、図１２（ｂ）は図１２（ａ）の入力信号を示す波形図、図１２（ｃ）は冗長記憶回路の他の例を示す回路図。
【図１３】  図１１に示す不良ロウアドレス切り換え回路の一例を示す回路図。
【図１４】  図１１に示すスイッチ回路の一例を示す回路図。
【図１５】  本発明の第３の参考例に係り、ロウ冗長回路を示す構成図。
【図１６】  図１５に示すロウデコーダ回路の一例を示す回路図。
【図１７】  本発明の第４の参考例に係り、ロウ冗長回路を示す構成図。
【図１８】  本発明の第５の参考例に係り、ロウ冗長回路を示す構成図。
【図１９】  図１８に示すスペアロウデコーダ回路の一例を示す回路図。
【図２０】  図１８に示すスペアワード線ドライバーの一例を示す回路図。
【図２１】  本発明の第６の参考例に係り、ロウ冗長回路を示す構成図。
【図２２】  図２１に示すロウデコーダ回路の一例を示す回路図。
【図２３】  図２１に示すスペアロウデコーダ回路の一例を示す回路図。
【図２４】  図２１に示すスペアワード線ドライバーの一例を示す回路図。
【図２５】  本発明の第７の参考例に係り、ロウ冗長回路を示す構成図。
【図２６】  図２５に示すロウデコーダ回路の一例を示す回路図。
【図２７】  図２５に示す冗長記憶回路の一例を示す回路図。
【図２８】  図２５に示す冗長記憶回路の他の例を示す回路図。
【図２９】  図２５に示す不良ロウアドレス切り換え回路の一例を示す回路図。
【図３０】  従来の冗長記憶回路を有する半導体記憶装置を示す構成図。
【符号の説明】
１０…半導体記憶装置、
１１…メモリセルアレイ、
１２…スペアセルアレイ、
ＷＬ…ワード線、
ＳＷＬ…スペアワード線、
１３…ロウアドレスバッファ、
１５…ロウデコーダ、
１５Ａ０〜１５Ｅ３…ロウデコーダ回路、
１９…スペアロウデコーダ、
１９Ａ〜１９Ｄ１…スペアロウデコーダ回路、
２０、２００、２０１、３００、３０１…冗長記憶回路、
２１…配線、
２２…ロウデコーダ非活性化回路、
２３、３２、２３０、２３１…スイッチ回路、
２４…ラッチ制御回路、
２５…カウンタ、
３１、３１１…不良ロウアドレス切り換え回路、
４１、４１０、４１１…スペアワード線ドライバー、
５０、５１…メモリアレイブロック、
５２、５３…スペアメモリアレイブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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