(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第２導電型の電荷蓄積領域と、
この電荷蓄積領域の一部の上方に対応する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第２導電型のドレイン領域と、
前記読み出しゲート電極の一端側の、前記ドレイン領域の直下に設けられた第１導電型のパンチスルーストッパ領域と、
前記読み出しゲート電極の他端側の、前記半導体層の表面部に設けられた第１導電型のシールド層と
を具備し、
前記電荷蓄積領域は、前記読み出しゲート電極の下部における、その端部の位置が、前記パンチスルーストッパ領域によって規定されることを特徴とする固体撮像装置。
【請求項２】
前記パンチスルーストッパ領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記シールド層は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記電荷蓄積領域の最大不純物濃度深さと前記パンチスルーストッパ領域の最大不純物濃度深さとが同程度とされることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記半導体層の、前記読み出しゲート電極の直下には、第１導電型のチャネル領域が形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
第１導電型の半導体層と、
この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第２導電型の電荷蓄積領域と、
この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための、側壁絶縁膜を有する読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第２導電型のドレイン領域と、
前記読み出しゲート電極の他端側の、前記半導体層の表面部に、前記側壁絶縁膜に対して自己整合的に設けられた第１導電型のシールド層と、
前記側壁絶縁膜の直下の前記半導体層の表面部に設けられ、その不純物濃度が、前記読み出しゲート電極の直下に形成されるチャネル領域における第１導電型の不純物の濃度と、前記電荷蓄積領域における第２導電型の不純物の濃度とによって実質的に決定される、低不純物濃度の第１導電型のオフセット領域と
を具備し、
前記電荷蓄積領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする固体撮像装置。
【請求項７】
前記電荷蓄積領域は、その深さ方向に沿って不純物濃度が減少するプロファイルを有することを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記電荷蓄積領域は、角度を付けて不純物をイオン注入することによって、その一部が前記読み出しゲート電極の下部にまで延在するようにして形成されることを特徴とする請求項６に記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、固体撮像装置に関するもので、特に、光信号を受光して光電変換し、それによって得た電荷を蓄積するフォトダイオードと、そのフォトダイオードの電荷を読み出すための読み出しゲートとを有する、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置においては、白傷・暗時むらの原因の一つとして、フォトダイオードにおける表面再結合があげられる。
【０００３】
図７は、従来の固体撮像装置として、光信号を受光して光電変換し、電荷を蓄積するフォトダイオードと、そのフォトダイオードの電荷を読み出すための読み出しゲートとを有する、ＣＭＯＳイメージセンサの概略構成を示すものである。
【０００４】
このＣＭＯＳイメージセンサの場合、たとえば、Ｐ型半導体基板１０１上にＰ−ｗｅｌｌ領域１０２が設けられている。このＰ−ｗｅｌｌ領域１０２の表面部には素子分離用絶縁膜１０３が選択的に設けられている。この素子分離用絶縁膜１０３によって画定される素子領域内の、上記Ｐ−ｗｅｌｌ領域１０２の表面にはゲート酸化膜１０４が設けられている。そして、このゲート酸化膜１０４を介して、上記Ｐ−ｗｅｌｌ領域１０２の表面上には、上記素子領域内のほぼ中央部分に対応して読み出しゲート１０５が設けられている。
【０００５】
また、上記素子領域に対応する、上記Ｐ−ｗｅｌｌ領域１０２の表面部には、読み出しゲート１０５のしきい値を制御するためのしきい値制御用イオン注入領域（チャネルインプラ層）１０６が設けられている。
【０００６】
上記Ｐ−ｗｅｌｌ領域１０２内の、上記素子分離用絶縁膜１０３および上記読み出しゲート１０５の相互間に対応する部分には、上記Ｐ−ｗｅｌｌ領域１０２内にＮ型不純物を導入することによって形成されるフォトダイオード層１０７が設けられている。このフォトダイオード層１０７は、上記読み出しゲート１０５に対して自己整合的に形成されている。
【０００７】
フォトダイオード層１０７の形成部に対応する、上記Ｐ−ｗｅｌｌ領域１０２の表面部には、上記フォトダイオード層１０７の表面での空乏化を避けるための、Ｐ型不純物を高濃度にイオン注入してなるサーフェスシールド（Ｐ+ ）層１０８が設けられている。このサーフェスシールド層１０８は、上記読み出しゲート１０５に対して自己整合的に形成されている。
【０００８】
一方、上記読み出しゲート１０５を間にして、上記サーフェスシールド層１０８に対向する、上記Ｐ−ｗｅｌｌ領域１０２の表面部には、上記読み出しゲート１０５によって、上記フォトダイオード層１０７より読み出された電荷が転送されるドレイン領域１０９が設けられている。このドレイン領域１０９は、上記読み出しゲート１０５に対して自己整合的に形成されている。
【０００９】
このドレイン領域１０９の上部には、ドレイン電極１１０が選択的に設けられている。このドレイン電極１１０は、上記ドレイン領域１０９内に転送された電荷を検出部（図示していない）側へ出力させるためのもので、上記ゲート酸化膜１０４を介すことなく、上記ドレイン領域１０９に接して設けられている。
【００１０】
このように、フォトダイオード層１０７と読み出しゲート１０５とを有する従来のＣＭＯＳイメージセンサにおいては、フォトダイオード層１０７の表面にサーフェスシールド層１０８を形成することによって、フォトダイオード層１０７における表面再結合（暗電流の発生）を抑制するという手法が用いられていた。
【００１１】
しかしながら、このような構成のＣＭＯＳイメージセンサにおいては、フォトダイオード層１０７の全面を覆うように、サーフェスシールド層１０８を読み出しゲート１０５に隣接して形成するようにしている。このため、電荷の読み出しの際にポテンシャル障壁となる領域１１１が生じ、これがフォトダイオード層１０７の電荷を読み出しゲート１０５下のチャネル領域まで到達し難くする結果、電荷の読み出しには高い電圧が必要になるという問題があった。
【００１２】
【発明が解決しようとする課題】
上記したように、従来においては、フォトダイオード層１０７の表面にサーフェスシールド層１０８を形成することによって、フォトダイオード層１０７における表面再結合を抑制することができるものの、フォトダイオード層１０７の全面を覆うように、サーフェスシールド層１０８を読み出しゲート１０５に隣接して形成するようにした場合には、電荷の読み出しに高い電圧が必要になるという問題があった。
【００１３】
そこで、この発明は、暗電流の発生を抑制しつつも、電荷蓄積領域内の電荷を低電圧により十分に転送でき、より高性能化することが可能な固体撮像装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の半導体層と、この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第２導電型の電荷蓄積領域と、この電荷蓄積領域の一部の上方に対応する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための読み出しゲート電極と、この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第２導電型のドレイン領域と、前記読み出しゲート電極の一端側の、前記ドレイン領域の直下に設けられた第１導電型のパンチスルーストッパ領域と、前記読み出しゲート電極の他端側の、前記半導体層の表面部に設けられた第１導電型のシールド層とを具備し、前記電荷蓄積領域は、前記読み出しゲート電極の下部における、その端部の位置が、前記パンチスルーストッパ領域によって規定されることを特徴とする固体撮像装置が提供される。
【００１５】
この発明の固体撮像装置によれば、ポテンシャル障壁によって電荷が読み出し難くなるのを解消するために、電荷蓄積領域を読み出しゲート電極の下部にまで延在させて設けるようにした場合においても、マスクの合わせずれによって、電荷蓄積領域とドレイン領域とが重なって形成されるのを防止できるようになる。これにより、電荷蓄積領域の仕上がりのバラツキによる、電荷蓄積領域からドレイン領域への電荷のリークを回避することが可能となるものである。
【００１７】
さらに、本願発明の一態様によれば、第１導電型の半導体層と、この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第２導電型の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための、側壁絶縁膜を有する読み出しゲート電極と、この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第２導電型のドレイン領域と、前記読み出しゲート電極の他端側の、前記半導体層の表面部に、前記側壁絶縁膜に対して自己整合的に設けられた第１導電型のシールド層と、前記側壁絶縁膜の直下の前記半導体層の表面部に設けられ、その不純物濃度が、前記読み出しゲート電極の直下に形成されるチャネル領域における第１導電型の不純物の濃度と、前記電荷蓄積領域における第２導電型の不純物の濃度とによって実質的に決定される、低不純物濃度の第１導電型のオフセット領域とを具備し、前記電荷蓄積領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする固体撮像装置が提供される。
【００１８】
この発明の固体撮像装置によれば、ポテンシャル障壁によって電荷が読み出し難くなるのを解消するために、電荷蓄積領域の濃度プロファイルを制御または電荷蓄積領域に対してシールド層をオフセットさせることで、電荷蓄積領域内の電荷を、その表面近傍に移動できるようになる。これにより、さほどの高い電圧を用いることなしに、電荷蓄積領域内の電荷を十分に読み出して、ドレイン領域に転送することが可能となるものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（第一の実施形態）
図１は、この発明の第一の実施形態にかかる固体撮像装置を、ＣＭＯＳイメージセンサに適用した場合を例に示すものである。なお、ここでは、信号検出部の下部にフォトダイオード層よりも高濃度のパンチスルーストッパ領域を打ち返して形成することによって、読み出しゲートの下部にまで形成されたフォトダイオード層の端部の位置を規定するようにした場合を例に説明する。
【００２１】
このＣＭＯＳイメージセンサの場合、たとえば、その濃度が１×１０15／ｃｍ3 〜１×１０16／ｃｍ3 程度に設定された、第１導電型の半導体層としてのＰ型半導体基板（または、ウェル領域）１１の表面部に、素子分離用絶縁膜（ＬＯＣＯＳ）１２が選択的に設けられている。
【００２２】
この素子分離用絶縁膜１２によって画定される素子領域内の、上記半導体基板１１の表面上にはゲート酸化膜（絶縁膜）１３が設けられている。そして、このゲート酸化膜１３を介して、上記半導体基板１１上の一部には読み出しゲート１４が設けられている。読み出しゲート１４の側壁部には、必要に応じて、サイドウォール（側壁絶縁膜）を形成することが可能である。
【００２３】
また、上記読み出しゲート１４の直下に対応する、上記半導体基板１１の表面部（チャネル部）には、上記読み出しゲート１４のしきい値を制御するための、Ｐ型チャネルインプラ層（第１導電型のチャネル領域）１６が設けられている。このチャネルインプラ層１６は、その濃度が１×１０17／ｃｍ3 オーダ程度に設定される。
【００２４】
上記半導体基板１１内の所定の部位には、上記半導体基板１１内にＮ型不純物を導入することによって形成されるフォトダイオード層（第２導電型の電荷蓄積領域）１７が設けられている。このフォトダイオード層１７は、光電変換して得た信号電荷を蓄積するためのもので、ポテンシャルが１．０Ｖ程度に設定されることによって完全に空乏化されて信号電荷の読み出しが行われるとともに、その一端が、上記読み出しゲート１４の一端の下部にまで延在して設けられている。
【００２５】
フォトダイオード層１７の一部の上方に対応する、上記半導体基板１１の表面部には、上記フォトダイオード層１７の表面での空乏化（表面再結合）を避けるための、Ｐ型不純物を高濃度にイオン注入してなる、第１導電型のシールド層としてのサーフェスシールド（Ｐ+ ）層１８が設けられている。このサーフェスシールド層１８は、その濃度が１×１０18／ｃｍ3 〜１×１０19／ｃｍ3 程度に設定されるとともに、上記読み出しゲート１４の一方側に隣接するように、上記読み出しゲート１４に対して自己整合的に形成されている。
【００２６】
一方、上記読み出しゲート１４を間にして、上記サーフェスシールド層１８に対向する、上記半導体基板１１の表面部には、上記読み出しゲート１４によって、上記フォトダイオード層１７内より読み出された信号電荷が転送される信号検出部（第２導電型のドレイン領域）１９が設けられている。この信号検出部１９は、上記読み出しゲート１４の他方側に隣接するように、上記読み出しゲート１４に対して自己整合的に形成されている。
【００２７】
また、上記信号検出部１９の下方に対応する、上記半導体基板１１内には、上記フォトダイオード層１７に隣接して、上記フォトダイオード層１７と上記信号検出部１９との間でのパンチスルーを生じさせない（フォトダイオード層１７内に蓄積された信号電荷が読み出しゲート１４の制御なしに信号検出部１９によって読み込まれる、いわゆるリークを防ぐ）ための、Ｐ+ 型（第１導電型）のパンチスルーストッパ領域２０が設けられている。このパンチスルーストッパ領域２０は、上記フォトダイオード層１７よりも高濃度な１×１０17／ｃｍ3 〜１×１０18／ｃｍ3 程度の濃度に設定されるとともに、上記読み出しゲート１４に対して自己整合的に形成されている。
【００２８】
この場合、パンチスルーストッパ領域２０が読み出しゲート１４に対して自己整合的に形成されることにより、フォトダイオード層１７の端部の導電型が変化されて、フォトダイオード層１７の、読み出しゲート１４の下部における、その端部の位置が規定されるようになっている。
【００２９】
また、上記パンチスルーストッパ領域２０の最大不純物濃度深さは、上記フォトダイオード層１７のそれとほぼ同程度とされている。
【００３０】
このような、表面再結合を抑制する目的で、読み出しゲート１４に隣接させてサーフェスシールド層１８が形成されてなる構成のＣＭＯＳイメージセンサにおいては、読み出しゲート１４の下部を経て、信号検出部１９に近接するようにフォトダイオード層１７を設けることにより、読み出しゲート１４に印加される電圧により、難なくフォトダイオード層１７内の信号電荷を読み出して信号検出部１９に転送できるようになる。
【００３１】
その場合、たとえ信号電荷の読み出しに高い電圧を用いなくとも、フォトダイオード層１７内の雑音のない信号電荷を、信号検出部１９に完全に転送することが可能となる。
【００３２】
次に、図２を参照して、上記した構成のＣＭＯＳイメージセンサの製造方法について簡単に説明する。ここでは、サーフェスシールド層１８およびパンチスルーストッパ領域２０を、それぞれ、読み出しゲート１４に対して自己整合的に形成するようにした場合について説明する。
【００３３】
まず、Ｐ型半導体基板１１の主表面部に素子分離用絶縁膜１２を形成した後、その素子領域の表面上にゲート酸化膜１３を形成する。次いで、フォトレジスト膜２１をマスクに、上記ゲート酸化膜１４を介して、リン（Ｐ）などのＮ型不純物を所定の深さとなるようにイオン注入し、その一部が読み出しゲート１４の下部にまで延在するようなパターンでフォトダイオード層１７を形成する。また、全面にボロン（Ｂ）などのＰ型不純物をイオン注入し、上記半導体基板１１の表面部に、読み出しゲート１４のしきい値を制御するためのチャネルインプラ層１６を形成する（同図（ａ）参照）。
【００３４】
続いて、上記フォトレジスト２１を除去した後、たとえば、ＣＶＤ（Chemical Vapour Deposition）法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を、図示していないフォトレジスト膜をマスクにエッチングして、上記フォトダイオード層１７の一部の上方に対応する、上記ゲート絶縁膜１３上に読み出しゲート１４を形成する。
【００３５】
次いで、フォトレジスト膜２２を形成した後、ボロンなどのＰ型不純物を所定の深さとなるようにイオン注入し、上記フォトダイオード層１７に隣接するパンチスルー防止用のパンチスルーストッパ領域２０を、上記読み出しゲート１４に対して自己整合的に形成する（同図（ｂ）参照）。
【００３６】
この際、上記フォトダイオード層１７の一端が、上記パンチスルーストッパ領域２０によって規定されて、上記フォトダイオード層１７の仕上がり（読み出しゲート１４の下部への入り込み量）が、マスクによらず、常に一定となるように制御される。
【００３７】
続いて、上記フォトレジスト膜２２を除去した後、信号検出部１９の形成位置を覆うようにフォトレジスト膜２３を形成する。そして、このフォトレジスト膜２３をマスクに、ボロンなどのＰ型不純物を高濃度にイオン注入して、上記読み出しゲート１４に対して自己整合的にサーフェスシールド層１８を形成する（同図（ｃ）参照）。
【００３８】
また、このサーフェスシールド層１８の形成に前後して、たとえば、上記サーフェスシールド層１８の形成位置を覆うようにフォトレジスト膜２４を形成する。そして、このフォトレジスト膜２４をマスクに、リンなどのＮ型不純物をイオン注入して、上記読み出しゲート１４に対して自己整合的に信号検出部１９を形成する（同図（ｄ）参照）。
【００３９】
なお、上記読み出しゲート１４を形成した後の工程において、必要に応じ、ＣＶＤ法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を側壁残しによりエッチングして、上記読み出しゲート１４の側壁部にサイドウォールを形成することができる。そして、このサイドウォールに対して自己整合的に、パンチスルーストッパ領域２０、サーフェスシールド層１８および信号検出部１９を形成するようにしても良い。
【００４０】
最後に、上記フォトレジスト膜２４を除去することにより、上記図１に示した構成のＣＭＯＳイメージセンサが得られる。
【００４１】
このような構成のＣＭＯＳイメージセンサによれば、フォトダイオード層の仕上がり時に、フォトダイオード層が信号検出部と重なるのを防止できるようになる。
【００４２】
すなわち、フォトダイオード層の表面での暗電流の発生を抑制するためのサーフェスシールド層を設けたとき、ポテンシャル障壁によって信号電荷が読み出し難くなるのを解消するために、フォトダイオード層を読み出しゲートの下部にまで延在させて設けるようにした場合においても、製造パラメータ（マスク）に依存することなく、フォトダイオード層と信号検出部とが重なって形成されるのを防止できるようになる。したがって、フォトダイオード層の仕上がりのバラツキによる、フォトダイオード層から信号検出部への信号電荷のリークを回避することが可能となる。
【００４３】
しかも、読み出し時にはフォトダイオード層内に蓄積された信号電荷を信号検出部へ完全に転送できるようになるため、残像が残ることもない。
【００４４】
特に、フォトダイオード層は、完全に空乏化して信号電荷を読み出す（信号電荷を蓄積する前には完全に空乏化される）ので、リセット動作が不要であり、リセット雑音がなくなると同時に、信号電荷の読み出しに要する時間の削減が可能である。
【００４５】
また、特にフォトダイオード層およびパンチスルーストッパ領域を読み出しゲートの近傍にのみ形成すれば、そこでのＰＮジャンクション容量を減らすことが可能となって、感度が低下するのを抑えることができる。
【００４６】
したがって、雑音電荷（ノイズ）を含まない、信号電荷を低電圧により完全に転送できるようになる結果、画質の向上が期待できるものである。
【００４７】
なお、上記した第一の実施形態においては、フォトダイオード層を素子領域（ＳＤＧ）に対して自己整合的に形成することも可能である。さらには、信号検出部とパンチスルーストッパ領域とを同一マスクにより形成することで、製造工程の短縮を図っても良い。
【００４８】
（第二の実施形態）
図３は、この発明の第二の実施形態にかかる固体撮像装置を、ＣＭＯＳイメージセンサに適用した場合を例に示すものである。なお、ここでは、オフセット領域の形成およびフォトダイオード層の濃度プロファイルの適正化によって、信号電荷を容易にフォトダイオード層の表面近傍に移動させることができるように形成した場合を例に説明する。
【００４９】
このＣＭＯＳイメージセンサの場合、たとえば、その濃度が１×１０15／ｃｍ3 〜１×１０16／ｃｍ3 程度に設定された、第１導電型の半導体層としてのＰ型半導体基板（または、ウェル領域）３１の表面部に、素子分離用絶縁膜（ＬＯＣＯＳ）３２が選択的に設けられている。
【００５０】
この素子分離用絶縁膜３２によって画定される素子領域内の、上記半導体基板３１の表面上にはゲート酸化膜（絶縁膜）３３が設けられている。そして、このゲート酸化膜３３を介して、上記半導体基板３１上の一部には読み出しゲート３４が設けられている。読み出しゲート３４の側壁部には、それぞれ、サイドウォール（側壁絶縁膜）３５が形成されている。
【００５１】
また、上記読み出しゲート３４の直下に対応する、上記半導体基板３１の表面部（チャネル部）には、上記読み出しゲート３４のしきい値を制御するための、Ｐ型チャネルインプラ層（第１導電型のチャネル領域）３６が設けられている。このチャネルインプラ層３６は、フォトダイオード層から信号検出部へのリークの程度に応じて、その濃度が、たとえば１×１０17／ｃｍ3 オーダに設定される。
【００５２】
上記素子領域内における、上記チャネルインプラ層３６の一部と重なる、上記素子分離用絶縁膜３２および上記読み出しゲート３４の相互間に対応する部位には、上記半導体基板３１内にＮ型不純物を導入することによって、上記読み出しゲート３４に対して自己整合的に形成されるフォトダイオード層（第２導電型の電荷蓄積領域）３７が設けられている。このフォトダイオード層３７は、光電変換して得た信号電荷を蓄積するためのもので、ポテンシャルが１．０Ｖ程度に設定されることによって完全に空乏化されて信号電荷の読み出しが行われるとともに、その一部が、上記読み出しゲート３４の下部にまで延在して設けられている。
【００５３】
また、このフォトダイオード層３７は、たとえば、その濃度が上記チャネルインプラ層３６のそれよりも薄く、しかも、上記半導体基板３１の表面に向かって徐々に不純物濃度が濃くなる濃度プロファイルを有して形成されるようになっている。なお、フォトダイオード層３７の形成方法の詳細については後述する。
【００５４】
フォトダイオード層３７の形成部にほぼ対応する、上記半導体基板３１の表面部には、上記フォトダイオード層３７の表面での空乏化を避けるための、Ｐ型不純物を高濃度にイオン注入してなる、第１導電型のシールド層としてのサーフェスシールド（Ｐ+ ）層３８が設けられている。このサーフェスシールド層３８は、その濃度が１×１０18／ｃｍ3 〜１×１０19／ｃｍ3 程度に設定されるようになっている。
【００５５】
また、このサーフェスシールド層３８は、上記サイドウォール３５に対して自己整合的に形成されることにより、上記フォトダイオード層３７の表面に対して、若干のオフセットを有して設けられるようになっている。
【００５６】
上記フォトダイオード層３７のうち、上記サーフェスシールド層３８とのオフセット部分、つまり、上記チャネルインプラ層３６と重なる、上記サーフェスシールド層３８に隣接する側の、上記サイドウォール３５の直下に対応する部分には、結果的に、上記チャネルインプラ層３６および上記サーフェスシールド層３８よりも低濃度な低濃度領域（Ｐ- ）３６ａが形成されている。
【００５７】
一方、上記読み出しゲート３４を間にして、上記サーフェスシールド層３８に対向する、上記半導体基板３１の表面部には、上記読み出しゲート３４によって、上記フォトダイオード層３７内より読み出された信号電荷が転送される信号検出部（第２導電型のドレイン領域）３９が設けられている。この信号検出部３９は、上記読み出しゲート３４に対して自己整合的に形成されている。
【００５８】
図４は、上記した構成のＣＭＯＳイメージセンサにおける、各部の濃度プロファイルを示すものである。なお、同図（ａ）は上記チャネルインプラ層３６の濃度プロファイル、同図（ｂ）は上記フォトダイオード層３７の濃度プロファイル、同図（ｃ）は上記低濃度領域３６ａの濃度プロファイル、同図（ｄ）は上記サーフェスシールド層３８の濃度プロファイルを、それぞれ示している。
【００５９】
各図からも明らかなように、上記フォトダイオード層３７は、その深さ方向に沿って不純物濃度が減少するプロファイルを有するとともに、上記低濃度領域３６ａの濃度は、上記チャネルインプラ層３６および上記サーフェスシールド層３８よりも低濃度となっている。
【００６０】
この場合、上記チャネルインプラ層３６に重ねて上記フォトダイオード層３７を形成したことにより、上記低濃度領域３６ａの不純物濃度は、上記チャネルインプラ層３６の不純物の濃度と、上記フォトダイオード層３７の不純物の濃度とによって実質的に決定される。
【００６１】
このような、表面再結合を抑制する目的で、読み出しゲート３４に隣接させてサーフェスシールド層３８が形成されてなる構成のＣＭＯＳイメージセンサにおいては、フォトダイオード層３７とサーフェスシールド層３８との間にオフセットを設けることにより、このオフセット部分で従来構造のような大きなポテンシャル障壁は存在しない。これにより、読み出しゲート３４の制御によって、フォトダイオード層３７内の信号電荷は、簡単に、フォトダイオード層３７の表面の低濃度領域３６ａへと移動する。
【００６２】
一方、上記チャネルインプラ層３６および上記低濃度領域３６ａの存在により、フォトダイオード層３７の空乏層は基板表面までは延びない。
【００６３】
その結果、フォトダイオード層３７内に蓄積された信号電荷が読み出しゲート３４の制御なしに信号検出部３９によって読み込まれる、いわゆるリークの発生を抑えながら、たとえ信号電荷の読み出しに高い電圧を用いなくとも、フォトダイオード層３７内の雑音のない信号電荷を完全に読み出して、信号検出部３９に転送することが可能となる。
【００６４】
特に、上記フォトダイオード層３７は、図４（ｂ）に示した如く、その深さ方向に沿って不純物濃度が減少されるような濃度プロファイルを有して形成されている。そのため、フォトダイオード層３７内の信号電荷を、容易に、基板表面の低濃度領域３６ａの方向に移動させることが可能である。
【００６５】
なお、同図中における図示破線部分は、上記チャネルインプラ層３６あるいは上記サーフェスシールド層３８によって打ち返された領域である。
【００６６】
次に、図５を参照して、上記した構成のＣＭＯＳイメージセンサの製造方法について簡単に説明する。
【００６７】
まず、Ｐ型半導体基板３１の主表面部に素子分離用絶縁膜３２を形成した後、その素子領域の表面上にゲート酸化膜３３を形成する。次いで、そのゲート酸化膜３３を介して、全面にボロン（Ｂ）などのＰ型不純物をイオン注入し、上記読み出しゲート３４のしきい値を制御するためのチャネルインプラ層３６を形成する。
【００６８】
次いで、たとえばＣＶＤ法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を、図示していないフォトレジストをマスクにエッチングして、上記ゲート酸化膜３３上に読み出しゲート３４を形成する。
【００６９】
次いで、フォトレジスト膜４１をマスクに、リン（Ｐ）などのＮ型不純物をイオン注入し、信号検出部３９を形成する（以上、同図（ａ）参照）。
【００７０】
続いて、上記フォトレジスト膜４１を除去した後、たとえば、上記信号検出部３９の形成部を覆うようにフォトレジスト膜４２を形成する。そして、このフォトレジスト膜４２をマスクに、リン（Ｐ）などのＮ型不純物を所定の深さとなるようにイオン注入して、上記読み出しゲート３４に対して自己整合的にフォトダイオード層３７を形成する（同図（ｂ）参照）。
【００７１】
この場合、上記フォトダイオード層３７は、その一部が上記読み出しゲート３４の下部にまで延在するように、所定の角度をつけてＮ型不純物をイオン注入するようにする。また、基板表面での不純物濃度が濃くなるような濃度プロファイルをもたせるために、たとえば、注入エネルギを弱めながら、複数回に分けてイオン注入を行うことにより、上記フォトダイオード層３７を形成するようにする。
【００７２】
続いて、その一部が読み出しゲート３４の下部にまで延在するように、上記フォトダイオード層３７を形成した後、上記フォトレジスト膜４２を除去する。そして、たとえば、ＣＶＤ法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を側壁残しによりエッチングして、上記読み出しゲート３４の側壁部にサイドウォール３５を形成する。
【００７３】
次いで、フォトレジスト膜４３をマスクに、ボロン（Ｂ）などのＰ型不純物を高濃度にイオン注入して、上記サイドウォール３５に対して自己整合的にサーフェスシールド層３８を形成する。その際、上記フォトダイオード層３７とのオフセット部分に、上記チャネルインプラ層３６よりも低濃度な低濃度領域３７ａが形成される（以上、同図（ｃ）参照）。
【００７４】
次いで、フォトレジスト膜４３を除去することにより、上記図３に示した構成のＣＭＯＳイメージセンサが得られる。
【００７５】
なお、上記サイドウォール３５を形成した後に、上記信号検出部３９の形成を行うようにしても良い。
【００７６】
このような構成のＣＭＯＳイメージセンサによれば、フォトダイオード層の濃度プロファイルの適正化および低濃度領域の形成により、フォトダイオード層内の信号電荷を、その表面近傍に移動させることができるようになる。
【００７７】
すなわち、表面に向かうにしたがって不純物濃度が徐々に濃くなるような濃度プロファイルを持たせてフォトダイオード層を形成するとともに、サーフェスシールド層との間にオフセットを持たせるようにしている。これにより、フォトダイオード層の表面での暗電流の発生を抑制するためのサーフェスシールド層を設けた場合においても、さほどの高い電圧を用いることなしに、フォトダイオード層内の信号電荷を十分に読み出して、信号検出部に転送することが可能となるものである。
【００７８】
しかも、読み出し時にはフォトダイオード層内に蓄積された信号電荷を信号検出部へ完全に転送できるようになるため、残像が残ることもない。
【００７９】
特に、フォトダイオード層は、完全に空乏化して信号電荷を読み出す（信号電荷を蓄積する前には完全に空乏化される）ので、リセット動作が不要であり、リセット雑音がなくなると同時に、信号電荷の読み出しに要する時間の削減が可能である。
【００８０】
なお、ここでのフォトダイオード層の濃度プロファイルは、この実施形態の構造に限らず、ポテンシャルに沿って信号電荷を基板表面へ移動させることが可能となるため、フォトダイオード層の信号電荷の読み出し効率を向上させる上で、有効である。
【００８１】
また、上記した第二の実施形態におけるＣＭＯＳイメージセンサにおいては、たとえば図６に示すように、フォトダイオード層３７と信号検出部３９との間でのパンチスルーを抑制する目的で、上述した第一の実施形態におけるＣＭＯＳイメージセンサの場合と同様に、読み出しゲート３４に対して自己整合的にＰ+ 型のパンチスルーストッパ領域２０を設けることも可能である。
【００８２】
さらに、上記した第一，第二の実施形態においては、いずれも、ＣＭＯＳイメージセンサに適用した場合を例に説明したが、これに限らず、たとえばＣＣＤイメージセンサやリニアセンサにも同様に適用可能である。
【００８３】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００８４】
【発明の効果】
以上、詳述したようにこの発明によれば、暗電流の発生を抑制しつつも、電荷蓄積領域内の電荷を低電圧により十分に転送でき、より高性能化することが可能な固体撮像装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態にかかる、ＣＭＯＳイメージセンサの構成を概略的に示す断面図。
【図２】同じく、かかるＣＭＯＳイメージセンサの製造方法を説明するために示す概略断面図。
【図３】この発明の第二の実施形態にかかる、ＣＭＯＳイメージセンサの構成を概略的に示す断面図。
【図４】同じく、ＣＭＯＳイメージセンサの濃度プロファイルをそれぞれ示す特性図。
【図５】同じく、かかるＣＭＯＳイメージセンサの製造方法を説明するために示す概略断面図。
【図６】同じく、ＣＭＯＳイメージセンサの他の構成を概略的に示す断面図。
【図７】従来技術とその問題点を説明するために、ＣＭＯＳイメージセンサの構成を示す概略断面図。
【符号の説明】
１１…Ｐ型半導体基板
１２…素子分離用絶縁膜
１３…ゲート酸化膜
１４…読み出しゲート
１６…チャネルインプラ層
１７…フォトダイオード層
１８…サーフェスシールド層
１９…信号検出部
２０…パンチスルーストッパ領域
２１，２２，２３，２４…フォトレジスト膜
３１…Ｐ型半導体基板
３２…素子分離用絶縁膜
３３…ゲート酸化膜
３４…読み出しゲート
３５…サイドウォール
３６…チャネルインプラ層
３６ａ…低濃度領域
３７…フォトダイオード層
３８…サーフェスシールド層
３９…信号検出部
４１，４２，４３…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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