(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上の絶縁膜と、
前記絶縁膜上の結晶性半導体膜と、
前記結晶性半導体膜中に形成されたソース領域、ドレイン領域および活性領域と、
ゲイト絶縁膜およびゲイト電極と、
を有し、
前記活性領域は、チャネル形成領域と、前記ドレイン領域および前記ソース領域と逆の導電型を呈するピニング領域と、前記ドレイン領域およびソース領域と同一の導電型を呈するしきい値電圧制御用の不純物領域とを有し、
前記ピニング領域および前記不純物領域は、それぞれ前記ソース領域から前記ドレイン領域にかけて設けられており、
前記活性領域において、前記ピニング領域、前記不純物領域、及び前記チャネル形成領域は、互いに前記ソース領域と前記ドレイン領域とを結んだ方向と概略平行に形成され、
前記ピニング領域及び前記不純物領域は、前記チャネル形成領域を挟んで交互に形成され、
前記ピニング領域の到達深さは、前記活性領域の膜厚以上であることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上の絶縁膜と、
前記絶縁膜上の結晶性半導体膜と、
前記結晶性半導体膜中に形成されたソース領域、ドレイン領域および活性領域と、
ゲイト絶縁膜およびゲイト電極と、
を有し、
前記活性領域は、チャネル形成領域と、前記結晶性半導体膜のエネルギーバンドをシフトさせ、且つ前記ドレイン領域および前記ソース領域と逆の導電型を呈するピニング領域と、前記ドレイン領域およびソース領域と同一の導電型を呈するしきい値電圧制御用の不純物領域とを有し、
前記ピニング領域および前記不純物領域は、それぞれ前記ソース領域から前記ドレイン領域にかけて設けられており、
前記活性領域において、前記ピニング領域、前記不純物領域、及び前記チャネル形成領域は、互いに前記ソース領域と前記ドレイン領域とを結んだ方向と概略平行に形成され、
前記ピニング領域及び前記不純物領域は、前記チャネル形成領域を挟んで交互に形成され、
前記ピニング領域の到達深さは、前記活性領域の膜厚以上であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記ピニング領域によって、多数キャリアの移動経路が規定されることを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２において、
前記チャネル形成領域は多数キャリアの移動経路となり、且つ、前記ピニング領域は少数キャリアを前記活性領域の外部へ引き出すための移動経路となることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記チャネル形成領域は、真性または実質的に真性であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記結晶性半導体膜は、多結晶構造または実質的に単結晶と見なせる構造を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記結晶性半導体膜の主たる配向面は｛１１０｝面であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記結晶性半導体膜は、非晶質半導体膜を結晶化させて得られることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか１項において、
前記半導体装置はＮチャネル型薄膜トランジスタであり、
前記ピニング領域には、１３族から選ばれた元素が１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で添加されていることを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記１３族から選ばれた元素とは、ボロンまたはインジウムであることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項８のいずれか１項において、
前記半導体装置はＰチャネル型薄膜トランジスタであり、
前記ピニング領域には、１５族から選ばれた元素が１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で添加されていることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記１５族から選ばれた元素とはリン、砒素またはアンチモンであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性半導体薄膜を利用した半導体装置、特に絶縁ゲイト型の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）の構成に関する。また、ＴＦＴ等で構成された半導体回路または表示装置或いはそれらを複合化した電気光学装置等の構成に関する。
【０００２】
なお、本明細書中では上記ＴＦＴ、半導体回路、電気光学装置および電子機器を全て「半導体装置」の範疇に含めて扱う。即ち、半導体特性を利用して機能しうる装置を全て半導体装置と呼ぶ。従って、上記特許請求の範囲に記載された半導体装置は、ＴＦＴ等の単体素子だけでなく、それを集積化した半導体回路や電気光学装置およびそれらを部品として搭載した電子機器をも包含する。
【０００３】
【従来の技術】
近年、薄膜トランジスタに関する研究が非常に速い速度で進められている。当初はアクティブマトリクス型表示装置の画素スイッチとして利用されていたが、膨大な研究によって飛躍的に性能が向上し、現在では従来のＩＣに匹敵する性能を有する集積化回路を形成しうる段階にまで到達している。
【０００４】
現状のＶＬＳＩ、ＵＬＳＩではさらなる集積度向上を求めて素子サイズが微細化の一途を辿る傾向にある。この流れはＴＦＴにおいても同様であり、現在では、チャネル長（Ｌ）が１μｍ以下、さらには 0.2μｍ以下といったＴＦＴが求められる様になっている。
【０００５】
ところが、ＭＯＳＦＥＴの世界では微細化を妨げる要因として短チャネル効果という現象が知られている。短チャネル効果とは、チャネル長が短くなるにつれて引き起こされるソース／ドレイン間耐圧の低下、しきい値電圧の低下などの諸問題である（サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987参照）。
【０００６】
同参考書によれば、耐圧低下の原因の一つとしてパンチスルー現象が最もよく知られている。この現象は、チャネル長が短くなることでドレイン側空乏層の電位的な影響がソース側に及び、ソース側の拡散電位が下げられる（ドレイン誘起障壁低下現象）ことでゲイト電圧によるキャリアの制御が困難な状況になる現象である。
【０００７】
この様な短チャネル効果はＴＦＴにおいても同様に問題となり、微細化を行う上で乗り越えなくてはならない課題となっている。ここで短チャネル効果の発生機構について図２の簡略図を用いて説明する。
【０００８】
図２（Ａ）において２０１は絶縁表面を有する基板、２０２はソース領域、２０３はドレイン領域、２０４は一対の低濃度不純物領域（ＬＤＤ領域）、２０５はチャネル形成領域である。これらの領域２０２〜２０５は結晶性半導体層で構成されている。また、２０６はゲイト絶縁膜、２０７はゲイト電極である。
【０００９】
ここで図２（Ａ）のチャネル形成領域２０４に注目したのが図２（Ｂ）に示す簡略図である。なお、図２（Ｂ）において２０８で示される斜線部は、チャネル形成領域内に広がる空乏層である。
【００１０】
通常（チャネル長が長い場合）ならば、ゲイト電極２０７の直下に形成されるチャネルの下には均一な深さの空乏層が形成される。ところが、チャネル長（Ｌ）が極端に短くなるとドレイン側から伸びてきた空乏層がソース領域の方向に向かって広がり、ソース側の空乏層と接する様になる（図２（Ｂ））。
【００１１】
その結果、ドレイン電圧によってソース近傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加しない状態でも勝手に電流が流れてしまう様になる。この場合、ソース−ドレイン間のエネルギーバンド図は図２（Ｃ）の様に連続的に変化する。これがパンチスルーであり、ソース／ドレイン間耐圧の低下を招く。
【００１２】
また、短チャネル効果の代表例としてしきい値電圧の低下が挙げられる。これも空乏層の広がりによって引き起こされると考えられる。
【００１３】
以上の様な短チャネル効果に対して様々な対策がなされているが、最も一般的に行なわれている対策はチャネルドープである。チャネルドープとは、チャネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）といった不純物元素を微量に添加し、短チャネル効果を抑制する技術である（特開平4-206971号公報、特開平4-286339号公報等）。
【００１４】
チャネルドープはしきい値電圧の制御とパンチスルーの抑制とを目的として行われる。しかしながら、チャネルドープ技術はＴＦＴの電界効果移動度（以下、モビリティと呼ぶ）に重大な制約を与えるという欠点を持っている。即ち、意図的に添加された不純物元素によってキャリアの移動が阻害され、キャリア移動度が大幅に低下してしまうのである。
【００１５】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みて成されたものであり、高い動作性能（高いモビリティ）と高い信頼性（高い耐圧特性）とを同時に実現しうる全く新しい構造の半導体装置およびその作製方法を提供することを課題とする。
【００１６】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
基板と、
基板上の絶縁膜と、
絶縁膜上の結晶性半導体膜と、
結晶性半導体膜中に形成されたソース領域、ドレイン領域および活性領域と、
ゲイト絶縁膜およびゲイト電極と、
を有し、
活性領域は、チャネル形成領域と、ドレイン領域およびソース領域と逆の導電型を呈するピニング領域と、ドレイン領域およびソース領域と同一の導電型を呈するしきい値電圧制御用の不純物領域とを有し、
ピニング領域および不純物領域は、それぞれソース領域からドレイン領域にかけて設けられており、
活性領域において、ピニング領域、不純物領域、及びチャネル形成領域は、互いにソース領域とドレイン領域とを結んだ方向と概略平行に形成され、
ピニング領域及び不純物領域は、チャネル形成領域を挟んで交互に形成され、
ピニング領域の到達深さは、活性領域の膜厚以上であることを特徴とする。
【００１７】
また、他の発明の構成は、
基板と、
基板上の絶縁膜と、
絶縁膜上の結晶性半導体膜と、
結晶性半導体膜中に形成されたソース領域、ドレイン領域および活性領域と、
ゲイト絶縁膜およびゲイト電極と、
を有し、
活性領域は、チャネル形成領域と、結晶性半導体膜のエネルギーバンドをシフトさせ、且つドレイン領域およびソース領域と逆の導電型を呈するピニング領域と、ドレイン領域およびソース領域と同一の導電型を呈するしきい値電圧制御用の不純物領域とを有し、
ピニング領域および不純物領域は、それぞれソース領域からドレイン領域にかけて設けられており、
活性領域において、ピニング領域、不純物領域、及びチャネル形成領域は、互いにソース領域とドレイン領域とを結んだ方向と概略平行に形成され、
ピニング領域及び不純物領域は、チャネル形成領域を挟んで交互に形成され、
ピニング領域の到達深さは、活性領域の膜厚以上であることを特徴とする。
【００１８】
また、上記発明の構成において、
ピニング領域によって、多数キャリアの移動経路が規定されることを特徴とする。
【００１９】
本願発明の主旨は、活性領域に対して局部的に不純物領域を形成し、その不純物領域によってドレイン側からソース側に広がる空乏層を抑止することにある。なお、活性領域とは従来のＴＦＴではチャネル形成領域に相当するが、本願発明ではチャネル形成領域と上記不純物領域とを分けて考えるので、便宜上、活性領域という言葉で定義している。
【００２０】
また、本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。そして、本明細書で開示する発明を利用したＴＦＴをピニングＴＦＴと呼び、従来のＴＦＴと明確に区別している。
【００２１】
また、上記発明の構成において、
半導体装置はＮチャネル型薄膜トランジスタであり、
ピニング領域には、１３族から選ばれた元素が１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で添加されていることを特徴とする。
【００２２】
また、上記発明の構成において、
半導体装置はＰチャネル型薄膜トランジスタであり、
ピニング領域には、１５族から選ばれた元素が１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度で添加されていることを特徴とする。
【００２３】
以上の構成によって、本願発明の課題である高い動作性能と高い信頼性とを同時に得られる半導体装置が実現される。本願発明のピニングＴＦＴに関する詳細は以下に示す実施例でもって説明する。
【００２４】
【実施例】
〔実施例１〕
本願発明のピニングＴＦＴの活性層の構成について図１を用いて説明する。図１（Ａ）は上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００２５】
図１（Ａ）において、１０１はソース領域、１０２は活性領域、１０３はドレイン領域である。これらをまとめて活性層と呼ぶ。本実施例の活性層は多結晶シリコン膜（ポリシリコン膜）からなる。なお、多結晶シリコン膜の形成方法は全ての公知の手段を用いることができる。
【００２６】
また、その膜厚は10〜75 nm （好ましくは15〜45 nm ）である。膜厚を10nm以下とするとソース／ドレインコンタクトの接触抵抗が高くなり好ましくない。また、膜厚を75nmよりも薄くすると薄くするにつれてオフ電流（ＴＦＴがオフの時の漏れ電流）を小さくすることができる。
【００２７】
また、図１（Ａ）において、ソース領域１０１からドレイン領域１０３にかけて複数設けられた不純物領域１０４が空乏層をピニングするための領域（以下、ピニング領域と呼ぶ）であり、その間の領域がチャネル形成領域１０５である。即ち、本願発明では活性領域１０２の基本構成が複数のピニング領域１０４と複数のチャネル形成領域１０５とで構成されている。
【００２８】
最も典型的な構成は、図１（Ａ）に示す様にピニング領域１０４とチャネル形成領域１０５とが互いに概略平行に、且つ、交互に並んだ構成である。なお、この様な構成では活性領域１０２がピニング領域１０４によって複数のチャネル形成領域に分断されているとも見なせる。
【００２９】
また、活性領域１０２とドレイン領域１０３との接合部では少なくとも一部に多数キャリアがチャネル形成領域１０５からドレイン領域１０３に向かって流れ込むためのパスを残しておく必要がある。即ち、上記接合部に着目すればピニング領域が不連続に設けられた構成とする。これは、本願発明のピニングＴＦＴが高い動作性能を示すことと密接に関係する。
【００３０】
このピニング領域１０４は多結晶シリコンのエネルギーバンドをシフトさせる不純物元素を添加することによって形成できる。従って、エネルギーバンドをシフトさせてなる領域と呼ぶこともできる。
【００３１】
ここでエネルギーバンドをシフトさせる不純物元素について図３に示す様な概念図で説明する。図３（Ａ）はアンドープの多結晶シリコンのエネルギーバンド状態を表している。そこに電子の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（例えば、ボロンまたはインジウム等）を添加すると、図３（Ｂ）の様なエネルギー状態に変化する。
【００３２】
この時、添加領域ではエネルギーバンドギャップに変化はないがフェルミレベル（Ｅｆ）が価電子帯（Ｅｖ）側に移動する。その結果、見かけ上、上側にエネルギー状態がシフトする。そのため、アンドープな領域に比べて△Ｅだけ（電子にとって）高いエネルギー障壁が形成される。
【００３３】
また、図３（Ａ）の状態に正孔の移動を妨げる方向にエネルギーバンドをシフトさせる不純物元素（例えば、リン、砒素またはアンチモン等）を添加すると、エネルギー状態は図３（Ｃ）の様に変化する。
【００３４】
この場合、添加領域のフェルミレベルは伝導帯（Ｅｃ）側に移動し、見かけ上、下側にエネルギー状態がシフトする。そのため、アンドープな領域に比べて△Ｅだけ（正孔にとって）高いエネルギー障壁が形成される。
【００３５】
以上の様に、不純物を添加しない（アンドープの）領域とピニング領域との間にはΔＥに相当するエネルギー差が生まれる。このエネルギー的（電位的）な障壁の高さは不純物元素の添加濃度によって変化する。
【００３６】
この様に、本願発明ではアンドープな半導体薄膜に対してエネルギーバンドをシフトさせる不純物元素を添加し、それによってピニング領域を形成している。この様な不純物元素としては、ソース／ドレイン領域とは逆の導電型を呈する不純物元素を用いれば良い。
【００３７】
例えば、Ｎチャネル型ピニングＴＦＴを作製する場合にはピニング領域に１３族から選ばれた元素、代表的にはＢ（ボロン）またはＩｎ（インジウム）のうちの少なくとも一種を用いれば良い。また、Ｐチャネル型ピニングＴＦＴを作製する場合にはピニング領域に１５族から選ばれた元素、代表的にはＰ（リン）、Ａｓ（砒素）またはＳｂ（アンチモン）のうちの少なくとも一種を用いれば良い。
【００３８】
なお、ピニング領域１０４に添加する不純物の濃度は、基本的にはピニング領域１０４がチャネル形成領域１０５に対して十分に高い電位障壁となる様に調節する。典型的には 1×1017〜 1×1020atoms/cm3 （好ましくは 1×1018〜 1×1019atoms/cm3 ）とすれば良い。
【００３９】
また、活性領域１０２の側端部（ソース／ドレイン領域と接しない端部）にはできるだけピニング領域１０４が形成される様にすることが好ましい。側端部にピニングのための不純物元素を打ち込んでおくと、側端部を伝わるリーク電流を低減することが可能となり有効である。
【００４０】
また、ピニング領域１０４は少なくとも活性領域１０２とドレイン領域１０３との接合部にかかる様に形成されていれば良い。なぜならば、ドレイン側接合部を出発点としてドレイン側空乏層が広がるからである。勿論、図１（Ａ）に示す様にソース領域１０１からドレイン領域１０３にかけて形成することが最も望ましい構成である。
【００４１】
ここでチャネル長およびチャネル幅の定義を図４を用いて行う。図４においてソース領域４０１とドレイン領域４０２との間の距離（活性領域４０３の長さに相当する）をチャネル長（Ｌ）と定義する。本願発明はこの長さが２μｍ以下、典型的には30〜500 nm（さらに好ましくは50〜200 nm）である場合に有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶ。
【００４２】
また、任意のピニング領域４０４の幅をピニング幅（ｖj ）とする。ピニング幅は２μｍ以下、好ましくは50〜300nm （さらに好ましくは１〜50nm）とすれば良い。そして、活性領域４０３内に存在する全てのピニング領域の幅の総和を有効ピニング幅（Ｖ）とすると、次式の様に定義される。
【００４３】
【数１】
0004017706.tif 000002
【００４４】
なお、ピニング効果を得るには活性領域４０３に対して少なくとも一つのピニング領域を設ける必要がある。即ち、ｊ＝１以上が条件として必要である。また、活性領域４０３の側端部にピニング領域を設ける場合には少なくともｊ＝２以上が必要条件となる。
【００４５】
また、チャネル形成領域４０５の幅をチャネル幅（ｗi ）とする。チャネル幅は１μｍ以下、好ましくは50〜300nm （さらに好ましくは３〜50nm）とすれば良い。なお、チャネル幅が活性領域の膜厚の10倍以上となるとピニング効果の効き目が小さくなり好ましくない。また、チャネル幅が３nm以下となると量子効果が現れる恐れがあり好ましくない。
【００４６】
また、上記チャネル幅（ｗi ）の総和を有効チャネル幅（Ｗ）とすると次式の様に定義される。
【００４７】
【数２】
0004017706.tif 000003
【００４８】
なお、ピニング領域を活性領域４０３の側端部のみに設ける様な場合にはｉ＝１となる。また、効果的にピニング効果を得るためには活性領域４０３の側端部以外にもピニング領域を設けた方が良い。その場合にはｉ＝２以上となる。
【００４９】
また、以上のピニング領域の総和（有効ピニング幅）とチャネル形成領域の総和（有効チャネル幅）とを加えた総和を総合チャネル幅（Ｗtotal ）とし、次式で定義する。
【００５０】
【数３】
0004017706.tif 000004
【００５１】
この総合チャネル幅（Ｗtotal ）は活性領域４０３の幅（活性領域のチャネル長方向に対して垂直な方向の長さ）に相当するものである。また、この総合チャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。
【００５２】
以上の様に定義される本願発明の半導体装置は、特にチャネル長が極めて小さい半導体装置に適用することを念頭に置いているので、ピニング領域およびチャネル形成領域は極めて微細な寸法で形成しなくてはならない。
【００５３】
そのため、図１（Ａ）におけるピニング領域１０４の形成には極めて微細なフォトリソグラフィ技術が必要となる。即ち、エキシマレーザー、電子ビームまたは集束イオンビーム等を用いた微細露光技術を駆使しなくては、上述の様な微細なピニング領域およびチャネル形成領域を形成することはできない。
【００５４】
また、当然、不純物元素の導入量を精密に制御するためにもイオン注入技術（質量分離をしたイオン添加）等の如き精密な濃度制御の可能な技術を利用することが好ましい。勿論、質量分離をしないイオンドーピング法（プラズマドーピング法等）を用いることも可能である。
【００５５】
なお、ピニング領域１０４に添加した不純物元素はファーネスアニール、レーザーアニール、ランプアニール等で活性化を行うことが好ましい。この活性化工程はゲイト絶縁膜の形成などの後工程におけるアニール処理と同時に行っても良いし、それとは別に単独で行っても良い。
【００５６】
次に、図１（Ａ）に示した上面図をＡ−Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１（Ｂ）において、図１（Ａ）で説明した部分については同一の符号を用いて説明することにする。
【００５７】
図１（Ｂ）において、１０６は絶縁表面を有する基板である。絶縁表面を有する基板としては、下地膜を設けたガラス基板、石英基板（下地の有無は問わない）、熱酸化膜を設けたシリコン基板、下地膜を設けたセラミックス基板等を用いることができる。
【００５８】
ピニング領域１０４の到達深さ（深さ方向の長さ）は少なくとも活性領域１０２の膜厚以上であることが望ましい。なお、絶縁表面を有する基板１０６として下地膜を設けた基板を利用する場合、下地膜内部にピニング領域１０４が食い込む様に形成することも有効である。
【００５９】
次に、図１（Ａ）をＢ−Ｂ’で切断した断面図を図１（Ｃ）に示す。Ｂ−Ｂ’での切断面では図１（Ｃ）の様にピニング領域１０４が見える。なお、図１（Ｃ）に示す様にピニング領域１０４をドレイン領域１０３の内部にまで食い込む様に形成すると、ドレイン側空乏層に対するピニング効果が強まって効果的である。また、ピニング領域１０４の形状は本実施例に限定されるものではない。
【００６０】
本願発明のピニングＴＦＴは、以上に示した様な構成の活性領域を有する半導体装置である。次に、ピニング領域１０４およびチャネル形成領域１０５の果たす役割と、それによって得られる効果について説明する。
【００６１】
まず、第１の効果について説明する。本願発明の最も大きな目的は、ドレイン側からソース側に向かって広がる空乏層を抑止（ピニング）し、ドレイン電圧によるソース側の電位障壁の低下を防止することにある。そして、空乏層の広がりを抑止することでしきい値電圧の低下やパンチスルーによる耐圧の低下を十分に防ぐことが可能となる。
【００６２】
図１において、活性領域１０２に局部的（例えば線状またはドット状）に形成されたピニング領域１０４は、ドレイン側から広がる空乏層に対してストッパーとして働き、空乏層の広がりを効果的に抑止する。なお、空乏層の深さ方向への広がりは活性領域の膜厚によって制限される。
【００６３】
従って、空乏層の広がりによってソース側の拡散電位が引き下げられることもなくなり、パンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００６４】
以上の様に、ピニング領域１０４を形成することで、微細化に際して非常に重大な問題であった短チャネル効果を抑止または防止することが可能となる。この効果は本願発明の半導体装置の最も重要な効果である。
【００６５】
次に第２の効果について説明する。本願発明ではピニング領域によって意図的に狭チャネル効果を強めることができる。狭チャネル効果とは、チャネル幅が極端に狭い場合に観測される現象であり、しきい値電圧の増加をもたらす（従来例で参照したサブミクロンデバイスＩに詳しい）。
【００６６】
図５は本実施例のピニングＴＦＴが動作した際の活性領域１０２のエネルギー状態（電位状態）を示している。図５において、５０１、５０２で示される領域がピニング領域１０４のエネルギー状態に相当し、５０３で示される領域がチャネル形成領域１０５のエネルギー状態に相当する。
【００６７】
図５からも明らかな様に、ピニング領域１０４はエネルギー的に高い障壁を形成し、チャネル形成領域１０５はエネルギー障壁の低い領域を形成する形となる。そのため、キャリアはエネルギー状態の低いチャネル形成領域１０５を優先的に移動する。
【００６８】
この様に、ピニング領域１０４ではエネルギー的に高い障壁が形成され、その部分のしきい値電圧が増加する。その結果、全体として観測されるしきい値電圧も増加するのである。この狭チャネル効果は有効チャネル幅が狭くなるほど顕著に現れる。
【００６９】
以上に示した様に、本願発明ではピニング領域１０４に添加する不純物濃度や有効チャネル幅を自由に設計することで狭チャネル効果の強弱を制御し、しきい値電圧を調節することが可能である。即ち、ピニング効果を制御することで短チャネル効果によるしきい値電圧の低下と狭チャネル効果によるしきい値電圧の増加とのバランスをとって所望の値に調節することも可能である。
【００７０】
また、ピニング領域にはＮチャネル型ならば１３族元素が添加され、Ｐチャネル型ならば１５族元素が添加されるので、その部分ではしきい値電圧が増加する方向（Ｎチャネル型の場合は正、Ｐチャネル型の場合は負の方向）にシフトする。即ち、局部的にしきい値電圧が増加するので、その分全体的なしきい値電圧も増加する。従って、所望のしきい値電圧に調節するためにはピニング領域に添加する不純物濃度を適切な値とすることが重要である。
【００７１】
次に、第３の効果について説明する。本実施例に示したピニングＴＦＴでは、チャネル形成領域１０５が真性または実質的に真性な領域で構成され、その領域を多数キャリアが移動するという利点がある。
【００７２】
ここで真性な領域とは、Ｎ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。また、実質的に真性な領域とは、スピン密度よりも不純物濃度が低い領域、活性化エネルギーがほぼ1/2 である領域、またはしきい値電圧の制御が可能な範囲において一導電型を有する領域を指す。
【００７３】
キャリアの移動する領域が真性または実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなり高いモビリティが得られる。この点が本願発明とチャネルドープ法との大きな相違点である。
【００７４】
キャリアの散乱は格子散乱と不純物散乱とに大別され、これらの影響によって全体的なモビリティが決定される。例えば、格子散乱の影響を受けた場合のモビリティ（μlattice ）は温度（Ｔ）の-3/2乗に比例し、キャリアの有効質量（ｍ＊）の-5/2乗に比例する。この関係を式に表すと数４の様になる。
【００７５】
【数４】
0004017706.tif 000005
【００７６】
また、不純物散乱による影響を受けたモビリティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さらに、イオン化した不純物の濃度（Ｎ）に比例する。この関係を式に表すと数５の様になる。
【００７７】
【数５】
0004017706.tif 000006
【００７８】
そして、これらが影響しあって観測される全体的なモビリティ（μtotal ）は次式で表される。
【００７９】
【数６】
0004017706.tif 000007
【００８０】
即ち、チャネル形成領域が真性または実質的に真性であるということは数５において不純物濃度Ｎが限りなく０に近づくことを意味しており、μimpurityは無限大に近づく。
【００８１】
その結果、数６において１／μimpurityの項が無視しうるまでに小さくなるので全体的なモビリティ（μtotal ）は格子散乱の影響を受けた場合のモビリティ（μlattice ）に近づく。即ち、格子散乱のみを考慮したモビリティとして捉えることが可能となる。
【００８２】
また、図１（Ａ）に示す様に、ソース領域からドレイン領域に渡って線状のピニング領域を設けた場合、ピニング領域によって多数キャリアの移動経路が規定されるという効果が得られる。
【００８３】
前述の様に、ピニング領域に挟まれたチャネル形成領域のエネルギー状態は図５に示す様な状態となっている。図１（Ａ）に示す構成では、図５の様なエネルギー状態のスリットが複数並んでいると考えられる。
【００８４】
この様子を模式的に表したのが図６である。図６において、６０１がピニング領域、６０２がチャネル形成領域を表している。また、６０３が多数キャリア（電子または正孔）である。図６に示す様に、キャリア６０３はピニング領域６０１を越えることができないのでチャネル形成領域６０２を優先的に移動する。即ち、ピニング領域によって多数キャリアの移動経路が規定されるのである。
【００８５】
多数キャリアの移動経路を規定することでキャリア同士の自己衝突による散乱が低減する。この事はモビリティの向上に大きく寄与する。また、チャネル／ドレイン接合部ではピニング領域１０４が不連続に設けられているので、多数キャリアはその隙間をぬってドレイン領域１０３へと流れ込む。
【００８６】
さらに、真性または実質的に真性なチャネル形成領域には極めて僅かな不純物元素しか存在しないため、室温でも電子の移動度が通常よりも速くなる速度オーバーシュート効果（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35,pp.960,1996 参照）が生じるので、モビリティは極めて大きなものとなる。
【００８７】
以上の効果によって、本願発明のピニングＴＦＴは高い信頼性と高いモビリティとを同時に実現することが可能である。
【００８８】
なお、本願発明は絶縁ゲイト型トランジスタの活性領域に対して行われるエンジニアリングであり、基本的にトランジスタ構造に限定される技術ではない。従って、本願発明は全ての構造および構成の絶縁ゲイト型トランジスタに対して適用することができる。
【００８９】
〔実施例２〕
本実施例では実施例１に示した構成からなるピニングＴＦＴの作製工程について説明する。説明には図７を用いる。
【００９０】
まず、ガラス基板７０１を用意し、その上に酸化珪素膜でなる下地膜７０２を形成する。そして、その上に多結晶シリコン膜（図示せず）を形成し、パターニングにより活性層７０３を形成する。多結晶シリコン膜７０３は、ＣＶＤ法により直接成膜したものでも良いし、非晶質シリコン膜を結晶化したものでも良い。（図７（Ａ））
【００９１】
また、非晶質シリコン膜の結晶化はファーネスアニール、レーザーアニール、ランプアニールいずれの手段によっても良い。さらに、シリコンの結晶化を助長する触媒元素を利用しても良い。
【００９２】
本実施例では本発明者らによる特開平7-130652号公報の実施例１に記載の技術を用いる。同公報では非晶質シリコン膜全面に触媒元素を含有した極薄膜をスピンコート法で形成し、触媒作用を利用して非晶質シリコン膜を結晶化する技術が開示されている。
【００９３】
なお、上記触媒元素としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）から選ばれた一種または複数種の元素を用いることができる。
【００９４】
次に、活性層７０３上にレジストマスク７０４を設け、活性層７０３に対してエネルギーバンドをシフトさせる不純物元素を局部的に添加する。この不純物元素の添加工程によってピニング領域７０５が形成される。添加する不純物元素については実施例１に従えば良い。（図７（Ｂ））
【００９５】
レジストマスク７０４はエキシマレーザー、電子ビーム、集束イオンビーム等を利用したフォトリソグラフィ技術によって露光され、極めて微細な開口部が形成される。そして、その状態で不純物元素（１３族元素または１５族元素）をイオン注入法により添加することでピニング領域７０５が形成される。
【００９６】
以上の工程により活性層７０３には実施例１において図１（Ａ）で説明した様な配置でピニング領域７０５が形成される。また、不純物元素の添加濃度は実施例１で説明した条件を満たす様に調節すれば良い。
【００９７】
こうして不純物元素の添加工程が終了したら、レジストマスク７０４を除去した後、450 〜650 ℃（好ましくは 550〜600 ℃）の加熱処理を行い、ピニング領域７０５に添加された不純物元素の活性化を行う。活性化を行わなくてもピニング効果を得ることはできるが、活性化を行った方がＴＦＴの電気特性を安定させる上で有効である。
【００９８】
ピニング領域７０５を形成したら、活性層７０３の上にゲイト絶縁膜７０６を形成する。ゲイト絶縁膜７０６は酸化シリコン膜、窒化シリコン膜またはそれらの積層膜で構成すれば良い。
【００９９】
なお、本実施例ではピニング領域７０５の形成後にゲイト絶縁膜７０６を形成しているが、ゲイト絶縁膜の形成後にスルードーピングによりピニング領域を形成することも可能である。
【０１００】
次に、アルミニウムまたはアルミニウムを主成分とする金属薄膜（図示せず）を成膜し、パターニングによって後のゲイト電極の原型となる金属パターン７０７を形成する。本実施例では２wt% のスカンジウムを含有したアルミニウム膜を用いる。なお、これ以外にもタンタル膜、アルミニウムとチタンの積層膜などを用いても良い。（図７（Ｃ））
【０１０１】
ここで本発明者らによる特開平7-135318号公報記載の技術を利用する。同公報には、陽極酸化により形成した酸化膜を利用して自己整合的にソース／ドレイン領域と低濃度不純物領域とを形成する技術が開示されている。
【０１０２】
まず、アルミニウム膜のパターニングに使用したレジストマスク（図示せず）を残したまま３％シュウ酸水溶液中で陽極酸化処理を行い、多孔性の陽極酸化膜７０８を形成する。この時、上面にレジストマスクが残っているので多孔性の陽極酸化膜７０８はゲイト電極の原型７０７の側面のみに形成される。なお、特開平7-135318号公報記載の技術では、この膜厚が後に低濃度不純物領域（ＬＤＤ領域とも呼ばれる）の長さになる。
【０１０３】
次に、図示しないレジストマスクを除去した後、エチレングリコール溶液に３％の酒石酸を混合した電解溶液中で陽極酸化処理を行う。この処理では緻密な無孔性の陽極酸化膜７０９が形成される。なお、多孔性の陽極酸化膜の内部にも電解溶液が浸透するので、その内側にも形成される。
【０１０４】
そして、上述の２回に渡る陽極酸化処理の後に残ったアルミニウム膜７１０が実質的にゲイト電極として機能する。（図７（Ｄ））
【０１０５】
次にゲイト電極７１０、多孔性の陽極酸化膜７０８をマスクとしてゲイト絶縁膜７０６をドライエッチング法によりエッチングする。そして、多孔性の陽極酸化膜７０８を除去する。こうして形成されるゲイト絶縁膜７１１の端部は多孔性の陽極酸化膜７０８の膜厚分だけ露出した状態となる。（図８（Ａ））
【０１０６】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮ型ならばリンまたは砒素、Ｐ型ならばボロンまたはインジウムを用いれば良い。本実施例ではリンを添加してＮチャネル型ピニングＴＦＴを作製する場合の例を示す。勿論、前述のピニング領域７０５に添加した不純物元素は、ここで添加する不純物元素とは逆の導電型を呈するものである。
【０１０７】
本実施例では、まず１回目の不純物添加を高加速電圧で行い、ｎ- 領域７１２、７１３を形成する。この時、加速電圧が80keV 程度と高いので不純物元素は活性層表面だけでなく露出したゲイト絶縁膜の端部の下にも添加される。（図８（Ｂ））
【０１０８】
さらに、２回目の不純物添加を低加速電圧で行い、ｎ+ 領域７１４、７１５を形成する。この時は加速電圧が10keV 程度と低いのでゲイト絶縁膜がマスクとして機能する。また、このｎ+ 領域７１４、７１５はシート抵抗が 500Ω以下（好ましくは 300Ω以下）となる様に調節する。（図８（Ｃ））
【０１０９】
以上の工程で形成された不純物領域は、ｎ+ 領域がソース領域７１４、ドレイン領域７１５となり、ｎ- 領域が低濃度不純物領域７１６、７１７となる。また、ゲイト電極直下の活性領域７１８には不純物元素が添加されない。そのため、活性領域７１８は図１で説明した様にピニング領域７０５と真性または実質的に真性なチャネル形成領域（図示せず）とで構成される。
【０１１０】
なお、低濃度不純物領域７１６、７１７はチャネル形成領域とドレイン領域７１５との間にかかる高電界を緩和する効果があり、ＬＤＤ（ライトドープドレイン）領域とも呼ばれる。ＬＤＤ領域もドレイン領域の一部として考えられる。
【０１１１】
また、本実施例ではピニング領域７０５の端部が低濃度不純物領域７１６、７１７の内部に到達する様に形成されているが、到達しない構成でも良いし、ソース／ドレイン領域の内部にまで突き抜けた構成でも良い。
【０１１２】
以上の様にして不純物元素の添加工程が終了したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物元素の活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。
【０１１３】
次に、層間絶縁膜７１９を500 nmの厚さに形成する。層間絶縁膜７１９としては酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜、或いはそれらの積層膜を用いることができる。なお、有機性樹脂膜としてはポリイミド、アクリル、ポリアミド、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、▲１▼成膜方法が簡単である点、▲２▼容易に膜厚を厚くできる点、▲３▼比誘電率が低いので寄生容量を低減できる点、▲４▼平坦性に優れている点などが挙げられる。
【０１１４】
次に、コンタクトホールを形成した後、ソース電極７２０、ドレイン電極７２１を形成する。最後に、基板全体を350 ℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を終端する。以上の工程によって、図８（Ｄ）に示す様な構造のＴＦＴを作製することができる。
【０１１５】
なお、本実施例では、ソース／ドレイン領域を形成する前にピニング領域を形成しているが、ソース／ドレイン領域形成後にピニング領域を形成することもできる。この場合、本実施例の様なセルフアライン構造とはならず、パターニングでソース／ドレイン領域を形成しなければならない。
【０１１６】
ここで、本実施例に示した工程に従って作製されたピニングＴＦＴの全体的な構造を図９に示す。なお、図９（Ａ）は上面図、図９（Ｂ）はチャネル幅方向の断面図（Ａ−Ａ’の切断面）、図９（Ｃ）はチャネル長方向の断面図（Ｂ−Ｂ’の切断面）である。
【０１１７】
また、図９（Ａ）、（Ｂ）、（Ｃ）では本実施例（図７、図８）で用いた符号をそのまま用いる。ただし、図９（Ａ）、（Ｂ）、（Ｃ）に付した各符号については既に十分に説明したのでここでの説明は省略する。
【０１１８】
〔実施例３〕
本実施例では、実施例２とは異なる構成のＴＦＴ作製工程について説明する。説明には図１０を用いるが、基本的には実施例２で説明した作製工程と同じであるので、相違点のみを詳細に説明する。
【０１１９】
まず、絶縁表面を有する基板として熱酸化膜１２を表面に設けたシリコン基板１１を用意する。この基板１１は水素を用いて脱酸素化したシリコン基板をＨＣｌ（塩化水素）を含む雰囲気中で熱酸化することで得られる。その他、石英基板や表面に下地膜を設けたセラミックス基板でも良い。石英基板は高価であるので、安価な石英基板をＣＭＰ等で研磨して用いるなどの工夫を行うと良い。
【０１２０】
次に、熱酸化膜１２上に結晶半導体薄膜を形成するのだが、本実施例では結晶化の手段として特開平7-130652号公報の実施例２に記載の技術（特開平8-78329 号公報に詳しい）を用いる。勿論、同公報の実施例２の技術を用いることもできる。
【０１２１】
特開平8-78329 号公報記載の技術は、まず非晶質半導体薄膜（本実施例では非晶質シリコン膜を例にとる）１３を形成したら触媒元素の添加領域を選択するマスク絶縁膜１４を形成する。マスク絶縁膜１４は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。
【０１２２】
そして、非晶質シリコン膜の結晶化を助長する触媒元素（本実施例ではニッケルを例にとる）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層１５を形成する。（図１０（Ａ））
【０１２３】
次に、触媒元素の添加工程が終了したら、450 ℃１時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において 500〜700 ℃（代表的には 550〜650 ℃）の温度で 4〜24時間の加熱処理を加えて非晶質シリコン膜１３の結晶化を行う。本実施例では窒素雰囲気で570 ℃14時間の加熱処理を行う。
【０１２４】
この時、非晶質シリコン膜１３の結晶化はニッケルを添加した領域１６で発生した核から優先的に進行し、基板１１の基板面に対してほぼ平行に成長した結晶領域１７が形成される。本発明者らはこの結晶領域１７を横成長領域と呼んでいる。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある。（図１０（Ｂ））
【０１２５】
結晶化のための加熱処理が終了したら、マスク絶縁膜１４を除去して触媒元素のゲッタリング工程を行う。この工程はハロゲン元素を含む雰囲気中で加熱処理を行い、ハロゲン元素による金属元素のゲッタリング効果を利用して結晶化に用いた触媒元素を除去する技術である。
【０１２６】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を700 ℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。そのため本実施例ではこの加熱処理を700 ℃を超える温度で行い、好ましくは800 〜1000℃（代表的には950 ℃）とし、処理時間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
【０１２７】
なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、950 ℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、シリコン膜表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１２８】
また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１２９】
この工程においてはシリコン膜中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって処理雰囲気中へ離脱して除去されると考えられる。そして、この工程を行った後、横成長領域１８中のニッケルの濃度は 5×1017atoms/cm3 以下にまで低減される。（図１０（Ｃ））
【０１３０】
なお、 5×1017atoms/cm3 という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本発明者らが試作したＴＦＴを解析した結果、 1×1018atoms/cm3 以下（好ましくは 5×1017atoms/cm3 以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。
【０１３１】
以上の様にして触媒元素（ニッケル）を除去したら、パターニングによって横成長領域１８のみからなる活性層１９を形成する。この際、横成長領域１８を構成する個々の結晶粒の延在する方向とチャネル長方向とを一致させる様にすることが好ましい。
【０１３２】
そして、実施例１と同様にレジストマスク２０を設け、不純物元素を添加してピニング領域２１を形成する。（図１０（Ｄ））
【０１３３】
次に、珪素を含む絶縁膜でなるゲイト絶縁膜２２を形成する。ゲイト絶縁膜２２の膜厚は後の熱酸化工程による増加分も考慮して20〜250nm の範囲で調節すれば良い。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。
【０１３４】
そして、ゲイト絶縁膜２２を形成した後に熱酸化のための加熱処理を行う。なお、この加熱処理は酸素雰囲気でも良いし、ハロゲン元素を含ませた酸化性雰囲気であっても良い。ハロゲン元素を含ませるとさらなるゲッタリング効果を期待できる。
【０１３５】
上記加熱処理により活性層１９とゲイト絶縁膜２２との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜２２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１３６】
この後は、実施例１と同様の工程に従ってゲイト電極等を形成すれば図９に示す様な構造のピニングＴＦＴが完成する。こうして作製されたＴＦＴは実施例１で説明したと同様のピニング効果を実現する。
【０１３７】
なお、本実施例ではゲッタリング工程を行った後にピニング領域を形成しているが、ピニング領域を形成した後にゲッタリング工程を行うこともできる。この場合、ピニング領域の活性化がゲッタリング工程と同時に行われるという利点があるが、ピニング領域に添加された不純物元素の熱拡散を抑える様に注意する必要がある。
【０１３８】
また、本実施例の作製工程に従って作製された結晶性シリコン膜は特異な結晶構造を有している。本発明者らはこの結晶性シリコン膜を電子線回折、Ｘ線回折、ＨＲＴＥＭ（高分解能透過型電子顕微鏡法）、ＳＩＭＳ（質量二次イオン分析）等、様々な分析手法を駆使して分析している。（本発明者らによる特願平9-165216号明細書に詳細が記載されている。）
【０１３９】
そうした実験結果から、本実施例の結晶性シリコン膜は主たる配向面が｛１１０｝面であることが判明している。また、結晶粒界近傍の格子縞をＨＲＴＥＭで詳細に観察した結果、結晶粒界の殆どが一般的に低角粒界と分類される粒界群に含まれるものであり、電気的に不活性であることが判明している。
【０１４０】
従って、結晶粒界はキャリアにとってトラップとして振る舞わず、キャリアの移動を何ら妨げないと見なせる。即ち、本実施例の結晶性シリコン膜は実質的に単結晶と見なせる構造を有する結晶半導体薄膜であると言える。
【０１４１】
〔実施例４〕
本実施例では、実施例２とは異なる構成のＴＦＴ作製工程について説明する。説明には図１１を用いるが、基本的には実施例２で説明した作製工程と同じであるので、相違点のみを詳細に説明する。
【０１４２】
まず、図１１（Ａ）に示す様に、絶縁表面を有する基板２３を用意し、次に、減圧熱ＣＶＤ法（またはプラズマＣＶＤ法）により、非晶質半導体薄膜（本実施例は非晶質シリコン膜を例にとる）２４を形成する。本実施例の場合、絶縁表面を有する基板２３はプロセス中の最高加熱温度によって決定される。最高温度が650 ℃位までならばガラス基板を用いることができるが、それ以上の温度では耐熱性の高い基板（シリコン基板や石英基板等）を用いなくてはならない。
【０１４３】
次に、非晶質シリコン膜２４上に触媒元素の含有層２５を形成する。なお、本実施例では結晶化手段として特開平7-130652号公報の実施例１を用いた場合について説明する。勿論、同公報の実施例２に記載された技術を用いても良い。また、使用しうる触媒元素は実施例２で説明した通りである。（図１１（Ａ））
【０１４４】
次に、結晶化のための加熱処理を行い、多結晶シリコン膜２６を得る。加熱処理は電熱炉において 500〜700 ℃（好ましくは 550〜650 ℃）で行う。そして、得られた多結晶シリコン膜２６に対してレーザー光の照射を行い、結晶性の改善を図る。レーザー光源としてはＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザーまたはＹＡＧレーザー等を用いれば良い。なお、このレーザーアニール工程は省略することも可能である。（図１１（Ｂ））
【０１４５】
レーザー光の照射が終了したら、その上にレジストマスク２７を形成する。次に１５族から選ばれた元素のドーピング工程をプラズマドーピング法（またはイオン注入法）で行う。１５族元素としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）が挙げられる。特に顕著な作用効果を示すのはリンであるので、本実施例ではリンを用いる。
【０１４６】
また、ドーピング条件はＲＦ電力を20W 、加速電圧を 5〜30keV （代表的には10keV)に設定し、Ｐ元素のドーズ量は 1×1013ions/cm2以上（好ましくは 5×1013〜 5×1014ions/cm2）で行えば良い。
【０１４７】
こうして高濃度にリンを含有した領域２８、２９が形成される。この領域をゲッタリング領域と呼ぶ。また、３０で示される領域は、レジストマスク２７によって保護されるためリンは注入されない。この領域は後に活性層として利用する領域であり、被ゲッタリング領域と呼ぶ。（図１１（Ｃ））
【０１４８】
リンのイオン注入工程が終了したら、レジストマスク２７を除去した後ゲッタリングのための加熱処理を行い、被ゲッタリング領域３０の内部に残存する触媒元素を、ゲッタリング領域２８、２９に移動させる（矢印の方向）。こうして触媒元素濃度が低減された被ゲッタリング領域３１を得る。（図１１（Ｄ））
【０１４９】
この時、加熱処理は電熱炉中において不活性雰囲気、水素雰囲気、酸化性雰囲気またはハロゲン元素を含む酸化性雰囲気にいずれかで行えば良い。また、温度は 500℃〜1050℃とすれば良い。ただし、リンが被ゲッタリング領域３１に逆拡散しない程度の温度を上限とする。
【０１５０】
なお、基板２３としてガラス基板を用いる場合には上記加熱処理は 550〜650 ℃とするのが好ましい。また、耐熱性の高いシリコン基板や石英基板を用いる場合には 700〜950 ℃とするのが好ましい。
【０１５１】
そして、パターニングによって活性層３２を形成する。この時、ゲッタリング領域２８、２９は除去する。こうすることで活性層３２は十分に触媒元素濃度が低減された領域となる。なお、被ゲッタリング領域３１とゲッタリング領域２８、２９との界面近傍には触媒元素が高濃度に存在する傾向にあるので、パターニング時に一緒に除去することが望ましい。（図１１（Ｅ））
【０１５２】
こうして実施例１の図７（Ａ）と同じ状態が得られる。この後は、実施例１と同様の工程に従ってピニング領域を形成し、ゲイト電極等を形成すれば図９に示す様な構造のピニングＴＦＴが完成する。こうして作製されたＴＦＴは実施例１で説明したと同様のピニング効果を実現する。
【０１５３】
なお、本実施例ではゲッタリング領域を形成するにあたってイオン注入法を利用する例を示したが、ＰＳＧ等を用いることもできる。また、１５族から選ばれた元素を含む雰囲気中で加熱処理してゲッタリングすることもできる。
【０１５４】
また、本実施例の作製工程に従って作製された結晶シリコン膜をＨＲＴＥＭや電子線回折等の手法を用いて分析した結果、実施例３で説明したのと同様に、主たる配向面は｛１１０｝面であり、実質的に単結晶と見なせる構造を有する結晶半導体薄膜であることが判明している。
【０１５５】
〔実施例５〕
実施例１乃至実施例４において、非晶質シリコン膜を多結晶シリコン膜に変成させる手段として特開平7-130652号公報を用いる場合、同公報の実施例１記載の技術を利用するか、実施例２の技術を利用するかで多結晶シリコン膜の結晶構造が異なる。
【０１５６】
同公報の実施例１に従った場合、多結晶シリコン膜は不規則な形状の結晶粒が集合して構成される。そのため、従来のＴＦＴ（ピニング領域を設けないＴＦＴ）では結晶粒界を伝わるキャリアによってリーク電流（オフ電流）が高くなるなどの問題があった。
【０１５７】
しかしながら、本願発明のピニングＴＦＴは結晶粒界とは無関係に形成されるピニング領域によってキャリアの移動経路が概略一方向に規定されるので、結晶粒界を伝わるリーク電流等の問題が低減されるという利点を持つ。
【０１５８】
図１２（Ａ）は上記公報の実施例１に示した手段によって結晶化した結晶性シリコン膜にピニング領域を形成した例である。３３は結晶粒、３４は結晶粒界、３５はピニング領域である。
【０１５９】
また、上記公報の実施例２に従った場合、結晶性シリコン膜は微視的に見れば複数の棒状または偏平棒状結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有することがＴＥＭ（透過型電子顕微鏡）による観察で確認されている。
【０１６０】
図１２（Ｂ）において、３６は棒状または偏平棒状結晶、３７は結晶粒界、３８はピニング領域である。この際、ピニング領域は結晶粒界に重ねて形成しても良いし、結晶粒界と並べて概略平行に形成しても良い。例えば、任意の２本のピニング領域の間に１本乃至数本の結晶粒界が存在する様な構成でも良い。
【０１６１】
また、場合によっては結晶粒界の延びる方向と垂直にピニング領域を設ける構成にしても良い。その場合、オン電流は低下してしまうが、低オフ電流特性を実現できる。
【０１６２】
また、上述のどちらの結晶構造体を有する結晶性シリコン膜も実施例２および実施例３に示した様な触媒元素のゲッタリング工程を経過することで結晶性が飛躍的に向上することが本発明者の実験により確認されている。
【０１６３】
本発明者らの解析によれば、その様な結晶性シリコン膜は結晶粒界が電気的に不活性であり、単なるエネルギー障壁として振る舞うと推測される。従って、特に特開平130652号公報の実施例２に記載された技術に対して本願明細書の実施例３または実施例４の技術を適用した場合、結晶粒界そのものが本願発明のピニング領域と似た様な機能を果たしていると考えられる。
【０１６４】
この場合、互いに概略平行に特定方向への規則性をもって並んだ結晶粒の結晶粒界が図１（Ａ）のピニング領域１０４に相当し、結晶粒がチャネル形成領域１０５に相当する。ただし、キャリアの移動経路を規定する障壁としての効果はピニング領域よりも小さく、ある程度のキャリアは障壁（結晶粒界）を横切って移動する。従って、結晶粒界の延びる方向と一致させてピニング領域を設ければより効果的にピニング効果を得ることができる。
【０１６５】
なお、本実施例では実施例２乃至実施例４に示した全ての半導体装置に適用することができる。また、他の全ての実施例と組み合わせることができる。
【０１６６】
〔実施例６〕
実施例２に示したピニングＴＦＴでは、ゲイト電極としてアルミニウムまたはアルミニウムを主成分とする金属薄膜を用いているが、一導電性を持たせたシリコンゲイト電極を用いることもできる。
【０１６７】
シリコンゲイト電極を用いた場合には、ゲイト電極形成後に行いうる加熱処理の上限温度が上がるので、ＴＦＴの作製工程のマージンが向上してスループットの向上や特性改善効果を期待することができる。
【０１６８】
なお、本実施例では実施例２乃至実施例４に示した全ての半導体装置に適用することができる。また、他の全ての実施例と組み合わせることができる。
【０１６９】
〔実施例７〕
本実施例では、実施例４に示したリンによる金属元素のゲッタリング効果を利用してソース／ドレイン領域に結晶化を助長する触媒元素のゲッタリングを行う場合の例について説明する。
【０１７０】
まず、実施例２に示した工程に従って図８（Ｃ）に示す状態を得る。この状態ではソース領域７１４およびドレイン領域７１５が高濃度のリンを含有している。そして、この状態で 400〜650 ℃（好ましくは 450〜500 ℃）の加熱処理を行い、活性領域７１８に残存する触媒元素をソース領域７１４およびドレイン領域７１５にゲッタリングする。
【０１７１】
加熱処理温度を 400〜650 ℃と設定したのは、ゲイト電極として利用するアルミニウムを主成分とする金属薄膜の耐熱性を考慮したためである。従って、実施例７に示した様にゲイト電極としてシリコンゲイトを用いる場合には、加熱処理温度を 600〜1050℃（好ましくは 700〜950 ℃）とすることができる。
【０１７２】
また、Ｐチャネル型ピニングＴＦＴの場合、ソース／ドレイン領域には高濃度のボロンまたはインジウムが添加される。これらボロンまたはインジウムだけでは触媒元素をゲッタリングすることはできない。
【０１７３】
ところが本発明者らの実験によれば、ある程度のリン（ドーズ量は 5×1014atoms/cm2 程度）とそれを超える濃度のボロン（ドーズ量は 1×1015〜 1.5×1015atoms/cm2 程度）とが混在した状態では、優れたゲッタリング効果を示すことが判明した。これを利用すれば、Ｐチャネル型ピニングＴＦＴでもソース／ドレイン領域に触媒元素のゲッタリングを行うことが可能である。
【０１７４】
なお、本実施例では実施例２乃至実施例４に示した全ての半導体装置に適用することができる。また、他の全ての実施例と組み合わせることができる。
【０１７５】
〔実施例８〕
実施例１乃至実施例８では活性層として結晶性シリコン膜（多結晶シリコン膜または実質的に単結晶と見なせるシリコン膜）を用いる例を示したが、本願発明に利用することのできる結晶半導体薄膜は結晶性シリコン膜に限定されるものではない。
【０１７６】
まず、本願発明であるピニングＦＥＴにおいて、活性領域の少なくとも一部を化合物半導体膜、或いは化合物半導体膜と結晶性シリコン膜との積層構造とすることも可能である。
【０１７７】
例えば、化合物半導体膜としてはガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリコンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5 〜9.5 ）などを材料とした薄膜を用いても良い。
【０１７８】
特に、Ｓｉx Ｇｅ1-x で示される化合物半導体膜を活性領域として利用する場合、結晶性シリコン膜よりも高いキャリア移動度が得られる。即ち、この効果に本願発明の効果を組み合わせることで、さらに高いモビリティを有する半導体装置を実現することが可能である。
【０１７９】
なお、本実施例は実施例２乃至実施例４に示した全ての半導体装置に適用することができる。また、他の全ての実施例と組み合わせることも可能である。
【０１８０】
〔実施例９〕
本実施例では、本願発明のピニングＴＦＴに対して基板浮遊効果を防ぐための構成を加えた例について説明する。基板浮遊効果とは衝突電離によって生成した少数キャリアがチャネル下に蓄積され、寄生バイポーラトランジスタを導通させてソース−ドレイン間耐圧を低下させる現象である。
【０１８１】
これを解決するために、本実施例ではピニング領域の配置を図１３に示す様な構成とした。なお、基本的な構成は図１（Ａ）と同様であるので、必要な箇所のみ符号を付して説明する。また、基板浮遊効果はＰチャネル型ではさほど問題とならず、Ｎチャネル型で顕著な問題となる。そのため、本実施例ではＮチャネル型ピニングＴＦＴを例にとって説明する。
【０１８２】
図１３に示した様な構造のピニングＴＦＴの場合、衝突電離によって発生した少数キャリア（正孔）はピニング領域３９を流れ、そのままソース領域４０に到達する。そこで、ピニング領域３９に外部端子を接続して正孔を引き出せば正孔の蓄積を防ぐことができる。外部端子としては、例えば４１で示されるコンタクトホールでソース領域４０と接するソース電極を用いれば良い。
【０１８３】
この様に、本願発明のピニング領域は衝突電離によって発生した少数キャリア（正孔）を多数キャリア（電子）とは逆の方向に流し、そのまま外部へ引き出すためのパスとしても機能する。
【０１８４】
なお、本実施例の場合、ピニング領域３９はＰ型の導電性を有するため、正孔は移動できるが電子が移動することはない。即ち、多数キャリアである電子はチャネル形成領域４２のみを流れる。
【０１８５】
本実施例の様な構成とすることで基板浮遊効果を防ぐことが可能であるため、実施例１で説明したパンチスルーによる耐圧の低下防止効果との相乗効果で、非常に高い耐圧を有する信頼性の高い半導体装置を実現できる。
【０１８６】
勿論、基板浮遊効果対策として他の公知の技術（代表的にはソース領域にゲルマニウムを添加してボテンシャル井戸を形成する技術等）を利用しても良いし、その様な公知技術と組み合わせても良い。
【０１８７】
本実施例の構成は、実施例２乃至４に示した全ての構成の半導体装置に適用することが可能である。また、他の全ての実施例と組み合わせることができる。
【０１８８】
〔実施例１０〕
本実施例では、実施例１とは異なる構成の活性領域を形成する場合の例について説明する。具体的には、活性領域においてピニング領域以外にしきい値電圧を制御するための不純物元素を添加する場合に例である。なお、説明には図１４を用いるが、基本的な構成は実施例１で説明した図１（Ａ）とほぼ同じであるので、必要箇所のみに符号を付して説明する。
【０１８９】
図１４において、４３はソース領域、４４はドレイン領域、４５はチャネル形成領域である。そして、４６〜４８はソース／ドレイン領域４３、４４とは逆の導電型を呈する不純物領域（ピニング領域）である。
【０１９０】
本実施例の特徴は、ピニング領域４６〜４８以外に、しきい値電圧制御用の不純物領域４９、５０が設けられている点にある。このしきい値電圧制御用の不純物領域４９、５０はソース／ドレイン領域４３、４４と同一導電型の不純物領域である。
【０１９１】
なお、図１４ではソース／ドレイン領域４３、４４双方と接する様にしきい値電圧制御用の不純物領域４９、５０が設けられているが、ソース／ドレイン領域のどちらか片方のみに接する様に形成しても良い。また、ソース／ドレイン領域のどちらとも接しない様に形成しても良い。
【０１９２】
ところで、一般的にＴＦＴのしきい値電圧は活性領域とゲイト電極との仕事関数差やゲイト絶縁膜の膜厚などによってしきい値電圧が正負いずれかの方向にシフトしてしまうことがある。このしきい値電圧の変動はＴＦＴで半導体回路を構築する際に動作電圧の設定に大きく関与するため大きな問題となっている。
【０１９３】
本願発明のピニングＴＦＴは、ピニング領域に添加された不純物元素による効果とピニング領域によって制御された狭チャネル効果とによってしきい値電圧を制御できるという特徴を持つが、仕事関数差によるしきい値電圧のシフトが大きい場合などはそれだけでは制御が困難な場合がありうる。
【０１９４】
その様な場合に、意図的且つ局部的に設けたしきい値電圧制御用の不純物領域４９、５０によって強制的に所望のしきい値電圧を実現するのが本実施例のピニングＴＦＴの特徴である。
【０１９５】
なお、しきい値電圧を正の方向に動かす場合はしきい値電圧制御用の不純物領域４９、５０を１３族から選ばれた元素（代表的にはボロンまたはインジウム）で形成すれば良い。ただし、Ｎチャネル型ピニングＴＦＴの場合にはピニング領域が同様の役割を果たすので必要ない。
【０１９６】
また、負の方向に動かす場合には１５族から選ばれた元素（代表的にはリンまたは砒素）で形成すれば良い。勿論、Ｐチャネル型ピニングＴＦＴの場合にはピニング領域が同様の役割を果たすので必要ない。
【０１９７】
なお、しきい値電圧制御用の不純物領域４９、５０は多数キャリアにとってエネルギー障壁とはならないので、多数キャリアの移動経路として機能する。そのため、しきい値電圧制御用の不純物領域４９、５０が有効チャネル幅を狭める様なことはないと考えられる。
【０１９８】
なお、本実施例の構成は、実施例２乃至実施例４に示した全ての半導体装置の構成に対して適用することが可能である。また、他の全ての実施例と組み合わせることが可能である。
【０１９９】
〔実施例１１〕
実施例５ではピニング領域の配置と結晶粒界の関係について記載したが、本実施例ではその特殊な場合について説明する。なお、本実施例は特にＮチャネル型ＴＦＴにおいて効果を発揮する技術である。
【０２００】
実施例１で説明した様に、本願発明のピニングＴＦＴは不純物散乱によるモビリティ低下を避けることができるので、実質的に数４で示される格子散乱のみで決まると考えられる。本実施例では数４においてキャリアの有効質量（ｍ＊）を極力小さくする（結果的にμtotal は大きくなる）構成を示す。
【０２０１】
文献によると、電子の移動方向とシリコン結晶の〈１００〉方向とが一致した時に電子の有効質量が最も小さくなると報告されている。この現象は特に４〔Ｋ：ケルビン〕という極低温において顕著に現れる。
【０２０２】
図１５（Ａ）は絶縁表面を有する基板上に特開平8-78329 号公報に記載された技術を利用して形成した結晶性シリコン膜である。ただし、上記公報記載の技術と実施例２（または実施例３）とを組み合わせて形成している。
【０２０３】
上述の手段で得られた結晶性シリコン膜は｛１１０｝面を主たる配向面とする特徴がある。また、結晶性シリコン膜を構成する個々の棒状または偏平棒状結晶５１の成長方向は〈１１１〉軸方向に概略一致する。これらの結果は、電子回折パターンから確認されている。その様子を図１５（Ｂ）に示す。
【０２０４】
図１５（Ｂ）に示す様に、結晶面が｛１１０｝面である場合、面内に〈１１１〉軸と〈１００〉軸とが存在する。本実施例では、上述の文献に報告された効果を利用するために図１５（Ａ）の様な配置でピニング領域５２を形成する点に特徴がある。
【０２０５】
即ち、通常ならば結晶粒界５３に沿って〈１１１〉軸方向に向かってキャリア（電子を例にとる）が移動するのだが、本実施例ではピニング領域５２を概略〈１００〉軸に一致する様に形成することで、強制的に電子の進行方向と〈１００〉軸とを一致させている。こうすることで電子の有効質量を小さくして格子散乱を低減できるので、全体的なモビリティが向上する。
【０２０６】
なお、本実施例の構成は、実施例２乃至実施例４に示した全ての半導体装置に対して適用することが可能である。また、他の全ての実施例と組み合わせることが可能である。
【０２０７】
〔実施例１２〕
実施例２乃至実施例４に示した半導体装置の作製方法に従えばＮチャネル型ピニングＴＦＴもＰチャネル型ピニングＴＦＴも作製することができる。従って、公知のＣＭＯＳ技術を踏襲すれば、Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴＦＴとを相補的に組み合わせたＣＭＯＳ回路（インバータ回路）を構成することも可能である。
【０２０８】
この場合、ＣＭＯＳ回路の構成は図１６（Ａ）、（Ｂ）、（Ｃ）のいずれかの様な構成をとることができる。図１６（Ａ）は二つのピニングＴＦＴ５４、５５を用いて形成している。なお、上段がＰチャネル型、下段がＮチャネル型のピニングＴＦＴを表している。
【０２０９】
また、図１６（Ｂ）はＰチャネル型の方に従来のチャネルドープを用いたＴＦＴ（チャネルドープＴＦＴ）５６を用い、Ｎチャネル型の方にピニングＴＦＴ５７を用いている。また、図１６（Ｃ）は、図１６（Ｂ）とは逆にＰチャネル型の方にピニングＴＦＴ５８を用い、Ｐチャネル型の方にチャネルドープＴＦＴ５９を用いた構成としている。
【０２１０】
通常、Ｐチャネル型よりもＮチャネル型の方がモビリティが高いので、図１６（Ｂ）の様な構成はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとの出力バランスをとるという意味で好ましい。
【０２１１】
また、本実施例のＣＭＯＳ半導体装置には他の全ての実施例を適用することが可能である。また、Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴＦＴのどちらか片方のみの他の実施例を適用することも可能である。
【０２１２】
〔実施例１３〕
実施例１ではピニング領域に対して１３族または１５族から選ばれた元素を添加する例を示したが、その代わりにＣ（炭素）、Ｎ（窒素）またはＯ（酸素）を用いることも可能である。
【０２１３】
Ｃ、Ｎ、Ｏのいずれかの元素を用いた場合、結晶半導体薄膜のエネルギーバンド幅が広がるので結果的に高い障壁が形成される。そのため、Ｎチャネル型にもＰチャネル型にも共用できる点に特徴がある。
【０２１４】
また、その際の添加濃度は 1×1017〜 1×1020atoms/cm3 （代表的には 1×1018〜 1×1019atoms/cm3 ）とすれば良い。この場合、ピニング領域自体にはしきい値電圧をシフトさせる能力はないが、狭チャネル効果によるしきい値電圧の制御は可能である。
【０２１５】
〔実施例１４〕
本実施例では、実施例１で説明した図１（Ａ）の構成においてピニング領域の形状をドットパターン形状とする場合の例について説明する。説明には図１７を用いるが、必要箇所以外は図１（Ａ）と同じ符号を用いる。
【０２１６】
図１７に示す様に、本実施例のピニング領域６０はドットパターン状（点状）に形成される。また、その周りを囲む様にしてチャネル形成領域６１が形成される。このピニング領域６０の形状は円状に限定されず楕円状、棒状等に形成することもできる。また、個々のピニング領域の配置をずらしてちどり状に形成することも可能である。
【０２１７】
〔実施例１５〕
実施例２に示したピニングＴＦＴの作製工程において、図７（Ａ）の下地膜７０２の表面（上面）にピニング領域と同一導電型の不純物元素を添加しておくことも有効である。
【０２１８】
この場合、図５で説明した様なエネルギー状態においてチャネル形成領域５０３のエネルギー状態が底上げされた形となる。その様な構成とすることで下地膜と活性領域との界面におけるキャリア散乱が低減されるので、モビリティの向上に大きく寄与する。
【０２１９】
本実施例の構成は活性層を構成する多結晶シリコン膜の下地となる絶縁層に対して行われる技術である。従って、どの様な構造のピニングＴＦＴに対しても適用することが可能である。
【０２２０】
〔実施例１６〕
本願発明はトップゲイト型ＴＦＴ（代表的にはプレーナ型ＴＦＴ）に適用されるだけでなく、ボトムゲイト型ＴＦＴ（代表的には逆スタガ型ＴＦＴ）にも適用することができる。
【０２２１】
なお、ボトムゲイト型ＴＦＴに本願発明を適用した場合においても、他の実施例の構成と組み合わせることが可能である。
【０２２２】
〔実施例１７〕
本実施例では、本願発明のピニングＴＦＴを用いて電気光学装置を構成する場合の例について説明する。なお、電気光学装置とは電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。電気光学装置としてはアクティブマトリクス型の液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミクス）表示装置などが挙げられる。また、イメージセンサやＣＣＤを作製することも可能である。
【０２２３】
図１８に示すのは液晶モジュールの一部（ＴＦＴ形成側基板）の配置例を示している。６２は絶縁表面を有する基板、６３は画素マトリクス回路、６４はソース側駆動回路、６５はゲイト側駆動回路、６６はロジック回路である。
【０２２４】
ソース側駆動回路６４は主にシフトレジスタ回路、サンプリング回路、バッファ回路等から構成される。また、ゲイト側駆動回路６５は主にシフトレジスタ回路、バッファ回路等から構成される。ロジック回路６６はクロック発生回路、メモリ回路、演算回路、信号変換回路など各種信号処理回路から構成される。
【０２２５】
本願発明のピニングＴＦＴは上記全ての回路に対して適用することができる。また、必要とする性能に応じて部分的に採用する様なこともできる。例えば、高速動作特性を必要とする回路（ロジック回路やシフトレジスタ回路等）にピニングＴＦＴを適用することは有効である。また、高耐圧特性を必要とする画素マトリクス回路にピニングＴＦＴを適用することも有効である。
【０２２６】
一方、バッファ回路やサンプリング回路などの様に大電流を必要とする様な回路に対してはピニングＴＦＴを使うメリットが生かされない。本願発明のピニングＴＦＴはピニング領域を形成する分だけ有効チャネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べてオン電流を稼ぎにくい。
【０２２７】
従って、大電流を必要とする回路には従来のチャネルドープを用いたＴＦＴを用い、大電流を取り扱うことなく高速動作性と高耐圧性を重視する回路には本願発明のピニングＴＦＴを用いる様なシステムが好ましい。
【０２２８】
〔実施例１８〕
本願発明のピニングＴＦＴは実施例１７に示した様な電気光学装置だけでなく、ロジックＩＣ、ロジックＬＳＩといった半導体回路回路を構築することも可能である。特に、実施例３または実施例４に示したピニングＴＦＴは従来のＭＯＳＦＥＴに匹敵する性能を実現する。なお、半導体回路とは半導体特性を利用して電気信号の制御、変換を行う電気回路と定義する。
【０２２９】
また、携帯電話の入出力信号制御回路などの様に、高周波を利用する回路、具体的にはＭＭＩＣ（マイクロウェイブモジュールＩＣ）などに適用することも有効である。
【０２３０】
勿論、実施例１７と同様に大電流を取り扱う必要のある部分には従来のチャネルドープを用いたＴＦＴを用い、高速動作性能と高耐圧性能とを必要とする部分には本願発明のピニングＴＦＴを用いる様な構成も良い。
【０２３１】
以上の様に、本願発明のピニングＴＦＴは高い動作性能と高い耐圧特性（高い信頼性）とを同時に満足するＴＦＴであるので、あらゆる半導体回路に対して適用することが可能である。
【０２３２】
〔実施例１９〕
本願発明のピニングＴＦＴを用いて構成した電気光学装置や半導体回路は、様々な電子機器の構成部品として利用される。なお、本実施例に挙げる電子機器とは、半導体回路または電気光学装置を搭載した製品と定義する。
【０２３３】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１９に示す。
【０２３４】
図１９（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声出力部２００３、表示装置２００４等に適用することができる。
【０２３５】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６等に適用することができる。
【０２３６】
図１９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明はカメラ部２２０２、受像部２２０３、表示装置２２０５等に適用できる。
【０２３７】
図１９（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０２３８】
図１９（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０２３９】
図１９（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０２４０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、実施例１６の電気光学装置や実施例１７の半導体回路を必要とする製品であれば全てに適用できる。
【０２４１】
【発明の効果】
本願発明によりチャネル長およびチャネル幅が極めて小さい微細な半導体装置においても短チャネル効果による悪影響を抑制または防止することができる。即ち、パンチスルーによるソース−ドレイン間耐圧の低下としきい値電圧の低下とを同時に解決することができる。
【０２４２】
さらに、上記効果はチャネル形成領域（キャリアが移動する領域）に余計な不純物を含ませることなく得られるので、キャリア移動度を損なうことがない。その結果、非常に高いモビリティが実現され、高速動作特性（高周波特性）に優れるという利点がある。
【０２４３】
また、チャネル形成領域に形成したピニング領域を少数キャリアの引き出し配線として活用することで、衝突電離によるソース−ドレイン間耐圧の低下を防ぐことが可能である。
【０２４４】
以上の相乗効果によって、高い動作性能と高い信頼性とを同時に実現する半導体装置を実現することができる。また、本願発明の半導体装置を採用した電気光学装置および半導体回路並びにそれらを搭載した電子機器は、非常に高い性能と高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】    ピニングＴＦＴの概略を説明するための図。
【図２】    短チャネル効果を説明するための図。
【図３】    チャネル形成領域のエネルギー状態を示す図。
【図４】    活性領域周辺の定義を説明するための図。
【図５】    チャネル形成領域のエネルギー状態を示す図。
【図６】    キャリアの移動経路を模式的に示す図。
【図７】    半導体装置の作製工程を示す図。
【図８】    半導体装置の作製工程を示す図。
【図９】    半導体装置の全体構造を示す図。
【図１０】  半導体装置の作製工程を示す図。
【図１１】  半導体装置の作製工程を示す図。
【図１２】  ピニング領域と結晶粒界の関係を示す図。
【図１３】  活性領域の構成を説明するための図。
【図１４】  活性領域の構成を説明するための図。
【図１５】  ピニング領域と結晶粒界の関係を示す図。
【図１６】  ＣＭＯＳ（インバータ）回路の構成を示す図。
【図１７】  活性領域の構成を説明するための図。
【図１８】  電気光学装置の概略を示す図。
【図１９】  電子機器の一例を説明するための図。
【符号の説明】
１０１            ソース領域
１０２            活性領域
１０３            ドレイン領域
１０４            ピニング領域
１０５            チャネル形成領域
１０６            絶縁表面を有する基板
【図１】
0004017706.tif 000008
【図２】
0004017706.tif 000009
【図３】
0004017706.tif 000010
【図４】
0004017706.tif 000011
【図５】
0004017706.tif 000012
【図６】
0004017706.tif 000013
【図７】
0004017706.tif 000014
【図８】
0004017706.tif 000015
【図９】
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【図１０】
0004017706.tif 000017
【図１１】
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【図１２】
0004017706.tif 000019
【図１３】
0004017706.tif 000020
【図１４】
0004017706.tif 000021
【図１５】
0004017706.tif 000022
【図１６】
0004017706.tif 000023
【図１７】
0004017706.tif 000024
【図１８】
0004017706.tif 000025
【図１９】
0004017706.tif 000026