(57)【特許請求の範囲】
【請求項１】
外部入力データ信号のリタイムド信号を外部出力データ信号として出力する転送回路と、該外部入力データ信号を処理する本体回路とを有する半導体装置であって、該転送回路は、
いずれも、転送方向制御信号が第１状態のとき第１データ信号入出力端から入力された該外部入力データ信号がバッファ回路を介して第２データ信号入出力端から取り出され、該転送方向制御信号入力端が第２状態のとき該第２データ信号入出力端から入力された信号が該バッファ回路を介し該外部出力データ信号として該第１データ信号入出力端から取り出される第１及び第２の双方向入出力バッファ回路と、
選択制御信号に応じ、該第１又は第２の双方向入出力バッファ回路の該第２のデータ信号入出力端からの信号を選択して出力するマルチプレクサと、
該マルチプレクサの出力信号を、その周波数を低減するようにクロック信号に同期して第１及び第２のデータ信号に分解し出力端から出力する入力回路と、
信号入力端に供給される分解された第１及び第２のデータ信号をクロック信号に同期して合成し該リタイムド信号としてそれぞれ該第１及び第２の双方向入出力バッファ回路の該第２データ信号入出力端に供給する第１及び第２の出力回路と、
該第１の出力回路の該信号入力端と該第２の出力回路の該信号入力端との間を接続する第１内部データ線と、
該第１内部データ線の中間部と該入力回路の該出力端との間に接続された第２内部データ線と、
を有し、該第１及び第２の双方向入出力バッファ回路の一方に供給される該転送方向制御信号が第１状態であるとき他方に供給される該転送方向制御信号が第２状態にされ、該第１及び第２の双方向入出力バッファ回路のうち該第１状態に対応したものの出力信号を該マルチプレクサが選択するように該選択制御信号が定められることを特徴とする半導体装置。
【請求項２】
外部入力データ信号のリタイムド信号を外部出力データ信号として出力する転送回路と、該外部入力データ信号を処理する本体回路とを有する半導体装置であって、該転送回路は、
いずれも、転送方向制御信号が第１状態のとき第１データ信号入出力端から入力された該外部入力データ信号がバッファ回路を介して第２データ信号入出力端から取り出され、該転送方向制御信号入力端が第２状態のとき該第２データ信号入出力端から入力された信号が該バッファ回路を介し該外部出力データ信号として該第１データ信号入出力端から取り出される第１及び第２の双方向入出力バッファ回路と、
選択制御信号に応じ、該第１又は第２の双方向入出力バッファ回路の該第２のデータ信号入出力端からの信号を選択して出力するマルチプレクサと、
該マルチプレクサの出力信号を、その周波数を低減するようにクロック信号に同期して第１及び第２のデータ信号に分解し出力端から出力する入力回路と、
信号入力端に供給される該分解された第１及び第２のデータ信号をクロック信号に同期して合成し該リタイムド信号として出力端から出力する出力回路と、
該第１の双方向入出力バッファ回路の該第２データ信号入出力端と該第２の双方向入出力バッファ回路の該第２データ信号入出力端との間を接続する第１内部データ線と、
該第１内部データ線の中間部と該出力回路の該出力端との間に接続された第２内部データ線と、
を有し、該第１及び第２の双方向入出力バッファ回路の一方に供給される該転送方向制御信号が第１状態であるとき他方に供給される該転送方向制御信号が第２状態にされ、該第１及び第２の双方向入出力バッファ回路のうち該第１状態に対応したものの出力信号を該マルチプレクサが選択するように該選択制御信号が定められることを特徴とする半導体装置。
【請求項３】
外部入力データ信号のリタイムド信号を外部出力データ信号として出力する転送回路と、該外部入力データ信号を処理する本体回路とを有する半導体装置であって、該転送回路は、
いずれも、転送方向制御信号が第１状態のとき第１データ信号入出力端から入力された該外部入力データ信号がバッファ回路を介して第２データ信号入出力端から取り出され、該転送方向制御信号入力端が第２状態のとき該第２データ信号入出力端から入力された信号が該バッファ回路を介し該外部出力データ信号として該第１データ信号入出力端から取り出される第１及び第２の双方向入出力バッファ回路と、
第１の入力端が第１の内部データ線を介して該第１の双方向入出力バッファ回路の該第２データ信号入出力端に接続され、第２の入力端が第２の内部データ線を介して該第２の双方向入出力バッファ回路の該第２データ信号入出力端に接続され、選択制御信号に応じ、該第１又は第２の入力端からの信号を選択して出力するマルチプレクサと、
該マルチプレクサの出力信号を、その周波数を低減するようにクロック信号に同期して第１及び第２のデータ信号に分解し出力端から出力する入力回路と、
信号入力端に供給される該分解された第１及び第２のデータ信号をクロック信号に同期して合成し該リタイムド信号として出力端から出力する出力回路と、
該選択制御信号に応じ、該出力回路の該出力端からの信号を該第１又は第２の内部配線に供給するデマルチプレクサと、
を有し、該第１及び第２の双方向入出力バッファ回路の一方に供給される該転送方向制御信号が第１状態であるとき他方に供給される該転送方向制御信号が第２状態にされ、該第１及び第２の双方向入出力バッファ回路のうち該第１状態に対応したものの出力信号を該マルチプレクサが選択するとともに、該第１及び第２のデータ線に関する該デマルチプレクサの選択が該マルチプレクサのそれと逆になるように該選択制御信号が定められ、該マルチプレクサ及び該デマルチプレクサが該第１の双方向入出力バッファ回路と該第２の双方向入出力バッファ回路との間に配置されていることを特徴とする半導体装置。
【請求項４】
上記半導体装置は、フラット表示パネル用データドライバ集積回路装置であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
上記半導体装置は、液晶表示パネル用データドライバ集積回路装置であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
プリント基板と、
該プリント基板に装着され、上記外部入力データ信号及び外部出力データ信号の端子に関し互いにカスケード接続されている複数の、請求項４に記載の半導体装置と、
を有し、該プリント基板は、各半導体装置の出力端子をフラット表示パネルのデータ線に結合するためのデータ端子を備えていることを特徴とするフラットパネル表示装置用データドライバ。
【請求項７】
データ線及び走査線を備えたフラット表示パネルと、
上記データ端子が該データ線に結合された請求６に記載のデータドライバと、
該走査線に結合された走査ドライバと、
を有し、該データドライバの各半導体装置に供給される上記転送方向制御信号は、該フラット表示パネルに対する取付位置に応じて上記第１又は第２の状態に固定されていることを特徴とするフラットパネル表示装置。
【請求項８】
上記フラット表示パネルは液晶表示パネルであることを特徴とする請求項７に記載のフラットパネル表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カスケード接続のために外部入力データ信号のリタイムド信号を外部出力データ信号として出力する転送回路が本体回路に付加された半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバに関する。
【０００２】
【従来の技術】
図１１は、ＬＣＤパネル１０のデータ線に接続された従来のデータドライバ２０の概略構成を示すブロック図である。
【０００３】
データドライバ２０は、互いに同一構成の複数のデータドライバＩＣ２１〜２４をプリント基板上に備え、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡを供給する配線がデータドライバＩＣ２１〜２４に共通に接続されている。このため、データドライバ２０の長手方向に平行な配線とこれに直角な配線とをプリント基板に形成しなければならず、プリント基板の配線層が２層になる。実際には他の信号配線及び電源配線をこのプリント基板に形成する必要があるので、配線層が６層になり、プリント基板がコスト高となる。
【０００４】
図１２は、この問題を解決するためにカスケード接続方式を用いたデータドライバ２０Ａの概略ブロック図である。
【０００５】
このデータドライバ２０Ａでは、データドライバＩＣ２１Ａ〜２４Ａの各々が、データ信号ＤＡＴＡ及びクロック信号ＣＬＫの入力端子と出力端子とを備えており、これら入力端子と出力端子との間がデータドライバＩＣ２１Ａ内でバッファ回路を介し接続されている。このような信号転送部をＩＣ内に備えた構成によれば、データドライバＩＣ２１Ａ〜２４Ａをデータ信号ＤＡＴＡ及びクロック信号ＣＬＫに関しカスケード接続することにより、プリント基板上での上記配線の交差がなくなるので、プリント基板の配線層が１層となる。実際には、他の信号線及び電源配線がさらに形成されるので、２層になる。このため、プリント基板のコストを低減できる。データドライバＩＣにこのような信号転送部を形成するとチップ面積が増加してコスト高となるが、データドライバとプリント基板との合計コストを低減することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、プリント基板上よりもチップ内の方が配線間隔が遙かに狭いので、信号線間のクロストークが無視できなくなる。特に高解像度のＬＣＤパネル１０にデータドライバ２０を接続する場合には、データ信号ＤＡＴＡの周波数が比較的高いので、クロストークの影響が増大する。また、データ信号ＤＡＴＡの外側の信号線Ｌ１と内側の信号線Ｌ３とで配線長が異なるので、配線容量差により信号伝播遅延時間が異なる。データドライバＩＣ２１Ａ〜２４Ａのカスケード接続により、この遅延時間差が積算されて、タイミング調整が難しくなる。
【０００７】
本発明の他の目的は、このような問題点に鑑み、信号転送部でのクロストークの影響を低減すると共に、集積回路装置をカスケード接続した場合のタイミングのずれを低減することができる半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバを提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
本発明の半導体装置の一態様では、外部入力データ信号のリタイムド信号を外部出力データ信号として出力する転送回路と、該外部入力データ信号を処理する本体回路とを有し、該転送回路は、
該外部入力データ信号をその周波数を低減するようにクロック信号に同期して第１及び第２のデータ信号に分解する入力回路と、
該第１及び第２のデータ信号がそれぞれ第１端に供給される第１及び第２の内部データ線と、
該第１及び第２の内部データ線の第２端から取り出されたデータ信号を該クロック信号に同期して合成することにより該入力データ信号を再生し該外部出力データ信号として出力する出力回路とを有し、
該本体回路には該第１及び第２の内部データ線上の信号が供給される。
【０００９】
この構成によれば、内部データ線上の信号の周波数が、最大でもクロック信号のそれの半分になるので、信号転送部でのクロストークの影響を低減するとができる。
【００１０】
また、外部出力データ信号が、外部入力データ信号に対するリタイムド信号であるので、複数の半導体装置をカスケード接続した場合、その接続線の内側と外側との配線長差に基づく信号伝播遅延時間差は積算されず、半導体装置の接続個数が多くてもタイミングエラーが生ずるのを防止することができる。
【００１１】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１３】
［第１実施形態］
図１は、本発明の第１実施形態の液晶表示装置の概略ブロック図である。
【００１４】
ＬＣＤパネル１０には、垂直方向に延びた複数のデータライン１１と水平方向に延びた複数の走査ライン１２とが互いにクロスオーバして形成され、各クロスオーバ点に対応して画素が形成されている。データライン１１及び走査ライン１２の一端はそれぞれデータドライバ２０Ｂ及び走査ドライバ３０に接続されている。制御回路４０は、外部から供給されるビデオ信号、ピクセルクロック信号、水平同期信号及び垂直同期信号に基づいて、データドライバ２０Ｂにデータ信号ＤＡＴＡ１及びクロック信号ＣＬＫを供給すると共に、走査ドライバ３０に走査制御信号を供給する。
【００１５】
データドライバ２０Ｂは、互いに同一構成のデータドライバＩＣ２１Ｂ〜２４Ｂを備えている。データドライバＩＣ２１Ｂは、クロック信号ＣＬＫに同期して動作する転送回路２５及び本体回路２６を備えている。転送回路２５は、転送方向制御信号Ｒ／Ｌに応じて転送方向可変となっており、Ｒ／Ｌが高レベル（図１中の‘Ｈ’）のとき第１のデータ信号入出力端子から第２のデータ信号入出力端子に信号を転送し、Ｒ／Ｌが低レベルのとき逆方向に信号を転送する。
【００１６】
データドライバＩＣ２１Ｂ〜２４Ｂは、これら第１及び第２のデータ信号入出力端子に関しカスケード接続されている。これに対し、クロック信号ＣＬＫはデータドライバＩＣ２１Ｂ〜２５Ｂに共通に供給される。転送方向制御信号Ｒ／Ｌは、図１の場合‘Ｈ’に固定されている。転送回路２５で転送途中のデータ信号は本体回路２６に供給され、本体回路２６はこれに基づいてＬＣＤパネル１０のデータ線に供給する画素電極電位を１水平期間毎に定める。
【００１７】
図２は、ＬＣＤパネル１０に対しデータドライバ２０Ｂが図１と反対側の辺に沿って配置された場合の液晶表示装置を示す概略ブロック図である。本体回路２６に供給される転送方向制御信号Ｒ／Ｌは低レベル（‘Ｌ’）に固定されており、制御回路４０からのデータ信号ＤＡＴＡはデータドライバＩＣ２４ＢからデータドライバＩＣ２１Ｂまで順に転送される。他の点は図１と同一である。
【００１８】
図３は、図１中の転送回路２５の構成例を示すブロック図である。図３では簡単化のために、データ信号ＤＡＴＡ１が２ビットのＤＡＴＡ１１とＤＡＴＡ１２とで構成されている場合を示している。
【００１９】
転送回路２５は図３においてほぼ左右対称に構成され、互いに同一構成の第１端側回路５０Ａ及び第２端側回路５０Ｂはそれぞれ図１のデータドライバＩＣ２１Ｂの一端側及び他端側に形成されている。図３において、第１端側回路５０Ａと第２端側回路５０Ｂの対応する構成要素には類似の符号が付されている。第１端側回路５０Ａは、Ｉ／Ｏバッファ回路５１Ａ、入力回路５２Ａ及び出力回路５３Ａを備えている。Ｉ／Ｏバッファ回路５１Ａの制御入力端には転送方向制御信号Ｒ／Ｌがバッファ回路５４を介し信号Ｒ／Ｌ１として供給され、入力回路５２Ａ及び出力回路５３Ａのクロック入力端にはクロック信号ＣＬＫがバッファ回路５５を介し信号ＣＬＫ１として供給される。
【００２０】
図４は、Ｉ／Ｏバッファ回路５１Ａの構成例を示す。
【００２１】
この回路５１Ａは、トライステートバッファ回路５１１〜５１４及びインバータ５１５を備えている。転送方向制御信号Ｒ／Ｌ１が‘Ｈ’のときには、ＤＡＴＡ１１及びＤＡＴＡ１２がそれぞれトライステートバッファ回路５１２及び５１４を介し外部入力データ信号ＤＩ１１Ａ及びＤＩ１２Ａとして図３の入力回路５２Ａに供給されると共に、トライステートバッファ回路５１１及び５１３の出力が高インピーダンス状態になる。転送方向制御信号Ｒ／Ｌ１が低レベルのときには、図３の出力回路５３Ａからの外部出力データ信号ＤＯ１１Ａ及びＤＯ１２Ａがそれぞれトライステートバッファ回路５１１及び５１３を介しＤＡＴＡ１１及びＤＡＴＡ１２として出力されると共に、トライステートバッファ回路５１２及び５１４の出力が高インピーダンス状態になる。
【００２２】
図３において、Ｉ／Ｏバッファ回路５１Ｂの制御入力端には転送方向制御信号Ｒ／Ｌ１をインバータ５６で反転したものが供給されるので、第１端側回路５０Ａと第２端側回路５０Ｂの転送方向は互いに逆になる。
【００２３】
図５は、図３の入力回路５２Ａ及び出力回路５３Ｂの１ビット分の構成を示す。
【００２４】
分解回路５２Ａ１及び合成回路５３Ｂ１はそれぞれ図３の入力回路５２Ａの外部入力データ信号ＤＩ１１Ａ及び出力回路５３Ｂの外部出力データ信号ＤＯ１１Ｂに関する構成である。
【００２５】
分解回路５２Ａ１は、Ｄフリップフロップ５２１、５２２及びインバータ５２３を備え、Ｄフリップフロップ５２１及び５２２のデータ入力端Ｄには外部入力データ信号ＤＩ１１Ａが共通に供給され、Ｄフリップフロップ５２１及び５２２のクロック入力端Ｃにはそれぞれクロック信号ＣＬＫ１及びこれをインバータ５２３で反転した信号が供給される。Ｄフリップフロップ５２１及び５２２の非反転出力端Ｑにはそれぞれ信号線Ｌ１１及びＬ１２の一端が接続されている。
【００２６】
外部入力データ信号ＤＩ１１Ａは、クロック信号ＣＬＫ１の立ち上がり及び立ち下がりでそれぞれＤフリップフロップ５２１及び５２２にラッチされるので、信号線Ｌ１１及びＬ１２上の内部データ信号ＤＩ１１Ａ１及びＤＩ１１Ａ２はそれぞれ図６に示す如く、周波数が最大でもクロック信号ＣＬＫ１の半分になる。信号線Ｌ１１とＬ１２との間のクロストークは信号電位変化時に生ずるので、クロストークの影響が、データ信号をこのように分解しない従来の場合の半分以下になる。
【００２７】
合成回路５３Ｂ１は、分解されたデータ信号を合成して外部入力データ信号ＤＩ１１Ａを復元するためのものであり、ナンドゲート５３１〜５３３及びインバータ５３４を備えている。ナンドゲート５３１及び５３２の一方の入力端にはそれぞれＤフリップフロップ５２１及び５２２からの内部データ信号ＤＩ１１Ａ１及びＤＩ１１Ａ２が供給され、他方の入力端にはそれぞれクロック信号ＣＬＫ１及びこれをインバータ５３４で反転した信号が供給される。
【００２８】
ナンドゲート５３１及び５３２の図６に示すような出力信号Ａ１及びＡ２は、ナンドゲート５３３に供給され、これから図６に示すような外部出力データ信号ＤＯ１１Ｂが取り出される。
【００２９】
外部出力データ信号ＤＯ１１Ｂは、外部入力データ信号ＤＩ１１Ａに対するリタイムド信号であるので、図１のデータドライバＩＣ２１Ｂ〜２４Ｂ間のデータ信号線の内側と外側との配線長差に基づく信号伝播遅延時間差は積算されず、データドライバＩＣ２１Ｂの接続個数が多くてもタイミングエラーが生ずるのを防止することができる。
【００３０】
図３に戻って、転送方向制御信号Ｒ／Ｌが‘Ｈ’のときには、データ信号ＤＡＴＡ１がＩ／Ｏバッファ回路５１Ａを介し入力回路５２Ａに供給され、これにより分解された信号が信号線Ｌ１１〜Ｌ１４を通り出力回路５３Ｂに供給されて、信号が合成復元され、Ｉ／Ｏバッファ回路５１Ｂを介しデータ信号ＤＡＴＡ２として出力される。また、信号線Ｌ１１〜Ｌ１４上の信号がマルチプレクサ５７で選択されて図１の本体回路２６に供給される。
【００３１】
転送方向制御信号Ｒ／Ｌが‘Ｌ’のときには、データ信号ＤＡＴＡ２がＩ／Ｏバッファ回路５１Ｂを介し入力回路５２Ｂに供給され、これにより分解された信号が信号線Ｌ２１〜Ｌ２４を通り出力回路５３Ａに供給されて、信号が合成復元され、Ｉ／Ｏバッファ回路５１Ａを介しデータ信号ＤＡＴＡ１として出力される。また、信号線Ｌ２１〜Ｌ２４上の信号がマルチプレクサ５７で選択されて図１の本体回路２６に供給される。
【００３２】
この本体回路２６は、その入力段に出力回路５３Ａと同一の回路を備え、この回路以外は従来と同一構成の回路、例えば特願2000-333517に記載の回路を用いることができる。
【００３３】
［第２実施形態］
図７は、本発明の第２実施形態の転送回路２５Ａを示すブロック図である。
【００３４】
この回路では、マルチプレクサ５７Ａの後段に入力回路５２を接続することにより、図３の入力回路５２Ａ及び５２Ｂを省略している。入力回路５２は、図３の入力回路５２Ａと同一構成である。
【００３５】
マルチプレクサ５７Ａにより、転送方向制御信号Ｒ／Ｌが‘Ｈ’のときＩ／Ｏバッファ回路５１Ａからの外部入力データ信号ＤＩ１１Ａ及びＤＩ１２Ａが選択され、転送方向制御信号Ｒ／Ｌが‘Ｌ’のときＩ／Ｏバッファ回路５１Ｂからの外部入力データ信号ＤＩ１１Ｂ及びＤＩ１２Ｂが選択されて、入力回路５２へ供給される。
【００３６】
入力回路５２の出力端は信号線Ｌ３１〜Ｌ３４の第１端に接続され、信号線Ｌ３１〜Ｌ３４の第２端及び第３端はそれぞれ出力回路５３Ａ及び５３Ｂの入力端に接続されている。
【００３７】
転送方向制御信号Ｒ／Ｌが‘Ｈ’のとき、データ信号ＤＡＴＡ１はＩ／Ｏバッファ回路５１Ａ及びマルチプレクサ５７Ａを介して入力回路５２に供給され、周波数が半分以下の信号に分解されて出力回路５３Ａ及び５３Ｂに供給される。出力回路５３Ａの出力は、これが供給されるＩ／Ｏバッファ回路５１Ａの入力端が高インピーダンス状態であるので、無効である。これに対し、出力回路５３Ｂの出力は、Ｉ／Ｏバッファ回路５１Ｂを介して出力される。
【００３８】
転送方向制御信号Ｒ／Ｌが‘Ｌ’のとき、データ信号ＤＡＴＡ２はＩ／Ｏバッファ回路５１Ｂ及びマルチプレクサ５７Ａを介して入力回路５２に供給され、周波数が半分以下の信号に分解されて出力回路５３Ａ及び５３Ｂに供給される。出力回路５３Ｂの出力は、これが供給されるＩ／Ｏバッファ回路５１Ｂの入力端が高インピーダンス状態であるので、無効である。これに対し、出力回路５３Ａの出力は、Ｉ／Ｏバッファ回路５１Ａを介して出力される。
【００３９】
第１端側回路５０Ｃと第２端側回路５０Ｄの間の比較的長い信号線Ｌ３１〜Ｌ３４は、周波数低減によりクロストークの影響が小さい。一方、外部入力データ信号ＤＩ１１Ａ及びＤＩ１２Ａの周波数はデータ信号ＤＡＴＡ１と同一であるが、その信号線の長さが第１端側回路５０Ｃと第２端側回路５０Ｄの間の距離の約半分であるため、クロストークの影響は小さくなる。外部入力データ信号ＤＩ１１Ｂ及びＤＩ１２Ｂの信号線についても同様である。
【００４０】
［第３実施形態］
図８は、本発明の第３実施形態の転送回路２５Ｂを示すブロック図である。
【００４１】
この回路では、入力回路５２側に、出力回路５３を配置することにより、図７の出力回路５３Ａ及び５３Ｂを省略している。出力回路５３は、出力回路５３Ａと同一構成である。出力回路５３の入力端は入力回路５２の出力端に接続され、出力回路５３の出力端は、信号線Ｌ４１及びＬ４２の第１端に接続され、信号線Ｌ４１及びＬ４２の第２端及び第３端はそれぞれＩ／Ｏバッファ回路５１Ａ及び５１Ｂの入力端に接続されている。
【００４２】
本第３実施形態によれば、上記第１及び第２実施形態に比べデータ信号線の本数を少なくすることができるので、Ｉ／Ｏバッファ回路５１Ａと５１Ｂの間に延びたデータ信号線の線間に、図９に示す様にグランド線ＧＮＤの形成が容易となり、これによりクロストークの影響を低減することができる。
【００４３】
［第４実施形態］
図１０は、本発明の第４実施形態の転送回路２５Ｃを示すブロック図である。
【００４４】
この回路では、Ｉ／Ｏバッファ回路５１Ｃ及び５１Ｄのチップ側についても双方向性にすることにより、信号線数を図８の場合の半分にすると共に、出力回路５３の近くにデマルチプレクサ５８を備えて、出力回路５３の出力供給を転送方向制御信号Ｒ／Ｌに応じて定めている。
【００４５】
信号Ｒ／Ｌが‘Ｈ’のとき、デマルチプレクサ５８は出力回路５３の出力をＩ／Ｏバッファ回路５１Ｄへ供給すると共に、Ｉ／Ｏバッファ回路５１Ｃ側の出力を高インピーダンス状態にし、信号Ｒ／Ｌが‘Ｌ’のとき、デマルチプレクサ５８は出力回路５３の出力をＩ／Ｏバッファ回路５１Ｃへ供給すると共に、Ｉ／Ｏバッファ回路５１Ｄ側の出力を高インピーダンス状態にする。
【００４６】
本第４実施形態によれば、上記第３実施形態と同様に、データ信号線の本数が少ないので信号線間にグランド線を容易に形成でき、また、Ｉ／Ｏバッファ回路５１Ｃと５１Ｄとの間に直接接続された比較的長いデータ信号線が存在しないので、クロストークの影響を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の液晶表示装置の概略ブロック図である。
【図２】ＬＣＤパネルに対しデータドライバが図１と反対側の辺に沿って配置された場合の液晶表示装置を示す概略ブロック図である。
【図３】図１中の転送回路の構成例を示すブロック図である。
【図４】図３中のＩ／Ｏバッファ回路の構成例を示す論理回路図である。
【図５】図３中の入力回路及び出力回路の１ビット分の構成を示す論理回路図である。
【図６】図５の回路の動作を示すタイムチャートである。
【図７】本発明の第２実施形態の転送回路を示すブロック図である。
【図８】本発明の第３実施形態の転送回路を示すブロック図である。
【図９】図８中のＩ／Ｏバッファ回路５１Ａと５１Ｂの間のデータ信号線の配置説明図である。
【図１０】本発明の第４実施形態の転送回路を示すブロック図である。
【図１１】ＬＣＤパネルのデータ線に接続された従来のデータドライバの概略構成を示すブロック図である。
【図１２】ＬＣＤパネルのデータ線に接続された他のデータドライバの概略構成を示すブロック図である。
【符号の説明】
１０  ＬＣＤパネル
１１  データライン
１２  走査ライン
２０、２０Ａ、２０Ｂ  データドライバ
２１〜２４、２１Ａ〜２４Ａ、２１Ｂ〜２４Ｂ  データドライバＩＣ
２５、２５Ａ〜２５Ｃ  転送回路
２６  本体回路
３０  走査ドライバ
４０  制御回路
５０Ａ、５０Ｃ  第１端側回路
５０Ｂ、５０Ｄ  第２端側回路
５１Ａ〜５１Ｄ  Ｉ／Ｏバッファ回路
５１５、５２３、５３４、５６  インバータ
５１１〜５１４  トライステートバッファ回路
５２、５２Ａ、５２Ｂ  入力回路
５２Ａ１  分解回路
５２１、５２２  Ｄフリップフロップ
５３、５３Ａ、５３Ｂ  出力回路
５３Ｂ１  合成回路
５３１〜５３３  ナンドゲート
５４、５５  バッファ回路
５７、５７Ａ  マルチプレクサ
５８  デマルチプレクサ
ＤＡＴＡ、ＤＡＴＡ１、ＤＡＴＡ２  データ信号
ＣＬＫ、ＣＬＫ１  クロック信号
Ｒ／Ｌ、Ｒ／Ｌ１  転送方向制御信号
ＤＩ１１Ａ、ＤＩ１２Ａ、ＤＩ１１Ｂ、ＤＩ１２Ｂ  外部入力データ信号
ＤＯ１１Ａ、ＤＯ１２Ａ、ＤＯ１１Ｂ、ＤＯ１２Ｂ  外部出力データ信号
ＤＩ１１Ａ１、ＤＩ１１Ａ２  内部データ信号
【図１】
0003930729.tif 000002
【図２】
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【図３】
0003930729.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003930729.tif 000011
【図１１】
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【図１２】
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