(57)【特許請求の範囲】
【請求項１】
光を電荷に変換する光電変換素子と能動素子とが同一基板上に配置された半導体装置であって、
前記光電変換素子は、
前記基板上に形成された複数の溝又は穴を有する中間膜と、
前記中間膜を被覆する光電変換膜と、
を含むことを特徴とする半導体装置。
【請求項２】
前記基板は絶縁基板であり、前記能動素子は前記光電変換素子に接続されるトランジスタであって、前記光電変換膜の膜厚が前記トランジスタの活性層の膜厚よりも大である、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記中間膜の当該溝又は穴の幅を前記光電変換膜の堆積高さの略２倍に形成する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記中間膜は前記トランジスタの層間絶縁膜と同時に形成される、ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記光電変換素子はＰＩＮダイオードであり、このダイオードのＩ層が前記光電変換膜として機能する、ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記光電変換素子とこの光電変換素子に接続される前記能動素子とが単位セルを構成し、この単位セルがマトリクス状に配置されてイメージセンサを構成する請求項１記載の半導体装置。
【請求項７】
前記基板は絶縁基板であり、前記能動素子は前記光電変換素子に接続されるトランジスタであり、前記光電変換素子はＰＩＮダイオードであって、前記光電変換膜はこのダイオードのＩ層として機能し、前記中間膜は絶縁膜である、ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ＰＩＮダイオードは基板の横方向に各半導体層が配置され、Ｐ型不純物を高濃度で含むＰ型半導体層と、前記Ｐ型半導体層と接続され、不純物を低濃度で含むＩ型半導体層と、前記Ｉ型半導体層と接続され、Ｎ型不純物を高濃度で含むＮ型半導体層と、を有し、前記Ｉ型半導体層と、前記Ｐ型半導体層又は前記Ｎ型半導体層とが少なくとも一部で重畳するように形成される、ことを特徴とする請求項５記載の半導体装置。
【請求項９】
前記Ｉ型半導体層の前記基板の縦方向における断面が櫛歯状になるように前記Ｉ型半導体層が形成される、ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記Ｉ型半導体層と、前記Ｐ型半導体層又は前記Ｎ型半導体層との間に、前記中間膜が配置され、前記Ｉ型半導体層は、前記中間膜の貫通した穴を経由して前記Ｐ型半導体層又は前記Ｎ型半導体層と電気的に接続される、ことを特徴とする請求項８又は９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光を電荷に変換する、フォトダイオード等の光電変換素子とトランジスタとを含む半導体装置に関し、特に、光電変換素子の光電変換効率の向上を図った半導体装置の改良に関する。
【０００２】
【従来の技術】
イメージセンサとしてＭＯＳセンサ、ＣＭＯＳセンサが提案されている。これ等は光電変換素子であるフォトダイオードと、ＭＯＳトランジスタあるいはＣＭＯＳトランジスタとを１セルとし、各セルを半導体基板上にマトリクス状に配列し、撮像装置としたものである。基板に形成されるトランジスタ等の素子は、フィールド酸化膜やウェル構造などによって互いに分離（素子分離）されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、フォトダイオードやＭＯＳトランジスタ等を高集積化するために、基板上に各素子間を近づけて配置すると、トランジスタのソースあるいはドレインと基板間にリーク電流が発生する。これが暗電流となって雑音を発生させ、Ｓ／Ｎ比やダイナミックレンジを低下させる。
【０００４】
また、高エネルギの入射光が基板のセルの受光領域に入射すると、半導体基板の深部まで入り込み、電子−正孔対を発生させる。この基板内の電荷が他のセルの光電変換素子に入り込むと、当該セルの出力する電気信号と入射光量とが正確に対応しなくなる虞がある。
【０００５】
そこで、出願人は、特願２０００−３４８５０１において、バルク基板ではなく、ＳＯＩ（silicon on insulator）基板のような絶縁膜上に半導体膜を積層した基板に半導体素子を形成する構造を提案した。すなわち、絶縁基板上の半導体膜（例えば、シリコン）に光電変換膜とＭＯＳトランジスタとを一体的に形成した構造によって接合リーク電流を減少し、また、高エネルギ光の入射によって基板に発生した電荷が他のセルのフォトダイオードに入り込むことを抑制した。
【０００６】
ここで、光電変換膜は光電変換効率を高くするために、入射光エネルギを全て電荷として吸収するべく、ある程度膜厚を厚く形成することが望ましい。また、光電変換膜の入射光の波長に対する感度特性はその膜厚と関係がある。光電変換膜が可視光域である比較的に低い波長において高感度を持つようにするためには、例えば、１μｍ以上の膜厚とすることが望ましい。
【０００７】
しかしながら、光電変換膜とＭＯＳトランジスタのソース、ドレイン、チャネルの各領域とを同じ半導体膜（活性層）で形成する構造では、当該ＭＯＳ（ＳＯＩ）トランジスタの活性層の膜厚は０．１μｍ（１０００オングストローム）程度であり、所要特性の光電変換膜の膜厚（例えば、１μｍ以上）との差が大きい。このため、光電変換膜の膜厚だけを自由に設定することは難しい。
【０００８】
よって、本発明は、光電変換膜の膜厚を厚く形成することを容易とした半導体装置を提供することを目的とする。
【０００９】
また、本発明は、絶縁基板に形成される光電変換膜とこの光電変換膜に接続されるＭＯＳトランジスタを含む半導体装置において、光電変換膜をＭＯＳトランジスタの活性層に比べて厚膜に形成することを容易とした半導体装置を提供することを目的とする。
【００１０】
また、本発明は、絶縁基板に形成されるフォトダイオードとＭＯＳトランジスタを含む半導体装置において、フォトダイオードをＭＯＳトランジスタの活性層に比べて厚膜に形成することを容易とした半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体装置は、光を電荷に変換する光電変換素子と能動素子（例えば、トランジスタ）とが同一基板上に配置された半導体装置において、上記光電変換素子は、上記基板上に形成された溝又は穴を有する中間膜と、上記中間膜の少なくとも一部を被覆する光電変換膜と、を含むこと、を特徴とする。
【００１２】
また、本発明の半導体装置は、光を電荷に変換する光電変換素子と能動素子とを同一基板上に含む半導体装置において、上記基板上に形成される溝状又は穴状の溝穴構造を有する中間膜と、上記中間膜の当該溝穴を埋設するように積層される上記光電変換素子の光電変換膜と、を含み、上記中間膜の溝穴構造を利用して前記光電変換膜を厚膜に形成する、ことを特徴とする。
【００１３】
かかる溝穴を利用することによって光電変換膜は、中間膜上に堆積する部分にら加えて溝穴を埋設する部分とを含み、これ等により、入射光方向に対して実質的に光電変換膜の膜厚を大きくすることが可能となる。膜厚を厚くすることによって光電変換の効率を高めることが可能となる。また、膜厚が厚いとより低い波長の光（可視光域）に対する感度を向上することが可能となる。
【００１４】
好ましくは、上記基板は絶縁基板であり、上記能動素子は前記光電変換素子に接続されるトランジスタであって、上記光電変換膜の膜厚を上記トランジスタの活性層の膜厚よりも大きく形成する。絶縁基板は、シリコン酸化膜の他、ガラス基板などであっても良い。
【００１５】
かかる絶縁基板を用いる構成とすることによって基板へのリークを減少することが可能となる。また、光電変換素子の光電変換膜と接続される能動素子（例えば、トランジスタ）の活性層とを異なる膜厚に形成することが容易となり、光電変換膜を厚膜に形成して光電変換効率を高めることが可能となる。
【００１６】
好ましくは、上記中間膜の当該溝穴の幅を上記光電変換膜の堆積高さの略２倍に形成する。かかる構成とすることによって、穴を全体的に埋設することが可能となる。
【００１７】
好ましくは、上記中間膜は上記トランジスタの層間絶縁膜と同時に形成される。かかる構成とすることによって、中間膜を形成するためのプロセスを増やさずに済む利点がある。また、絶縁基板と溝穴のある層間絶縁膜によって光電変化領域を囲むことによって、入射光エネルギが他のセルの領域に入り込むことを抑制することが可能となる。
【００１８】
好ましくは、上記光電変換素子はＰＩＮダイオードであり、上記光電変換膜はこのダイオードのＩ層である。光電変換にＰＩＮダイオードを用いることによって、より効率の高い光電変換が可能となる。
【００１９】
本発明のイメージセンサは、光量に応じた電荷を発生する単位セルを基板上にマトリクス状に配置したイメージセンサにおいて、上記単位セルは、光を電荷に変換する光電変換素子とこの光電変換素子に接続される能動素子（例えば、トランジスタ）とを含み、光電変換素子の光電変換膜は、上記基板上に形成された溝状又は穴状の溝穴構造を有する中間膜を埋設するように形成され、それによって厚膜化される。
【００２０】
かかる構成とすることによって、セルの光電変換膜を厚膜に形成し、光電変換効率をより高めることが可能となる。
【００２１】
好ましくは、イメージセンサの上記基板は絶縁基板であり、上記能動素子は上記光電変換素子に接続されるトランジスタであり、上記光電変換素子はＰＩＮダイオードであって、上記光電変換膜はこのダイオードのＩ層であり、上記中間膜は絶縁膜である。
【００２２】
好ましくは、上記溝穴の形状は、前記中間膜の上面に形成された断面多角形、例えば長方形の、横長の柱状溝である。あるいは前記中間膜の上面から絶縁基板方向に掘り込まれた縦長の角若しくは円柱状の穴、あるいは角錐や円錐状の穴などを含む。溝は、例えば、互いに平行に複数配列され、あるいは碁盤の目のように格子状に形成される。穴は、例えば、マトリクス状に配置される。また、上記溝は同心円状や螺旋状に形成しても良く、これを同心の複数の多角形（例えば、四角形）により同心円や螺旋と同様に形成しても良い。
【００２３】
また、本発明のＰＩＮダイオードは、基板の横方向に各半導体層が配置されるＰＩＮダイオードにおいて、Ｐ型不純物を高濃度で含むＰ型半導体層と、上記Ｐ型半導体層と接続され、不純物を低濃度で含むＩ型半導体層と、上記Ｉ型半導体層と接続され、Ｎ型不純物を高濃度で含むＮ型半導体層と、を有し、上記Ｉ型半導体層と、上記Ｐ型半導体層又は上記Ｎ型半導体層とが少なくとも一部で重畳するように形成される、ことを特徴とする。
【００２４】
かかる構成とすることによって、基板に横方向に延在するＰＩＮダイオードを、一部領域を重ねて形成することになるので、ＰＩＮダイオードの基板に占める面積の割合を相対的に小さくすることが可能となる。
【００２５】
好ましくは、上記Ｉ型半導体層の前記基板の縦方向における断面が櫛歯状になるように前記Ｉ型半導体層を形成する、ことを特徴とする。
【００２６】
それにより、Ｉ型半導体層の膜厚を実質的に厚くすることが可能となり、ＰＩＮダイオードで光電変換を行う場合に、Ｉ型半導体層が可視領域の低波長の光まで効率よく変換することが可能となる。
【００２７】
好ましくは、上記Ｉ型半導体層と、上記Ｐ型半導体層又は上記Ｎ型半導体層との間に、貫通口の設けられた中間膜を配置し、上記Ｉ型半導体層は、上記貫通口を経由して前記Ｐ型半導体層又は前記Ｎ型半導体層と電気的に接続する。
【００２８】
好ましくは、基板は絶縁基板であり、上記Ｉ型半導体層が光電変換機能を持つ。
【００２９】
かかる構成とすることによって、Ｉ型半導体層を実質的に厚膜とすると共に、基板、中間膜（好ましくは、絶縁膜）で光電変換膜（Ｉ型半導体層）を囲み、他領域への発生電荷の侵入を防止することが可能となる。
【００３０】
また、本発明の電子機器は、上述した半導体装置、イメージセンサ、ＰＩＮダイオードのいずれかを含む。
【００３１】
【発明の実施の形態】
以下、本発明の半導体装置の実施の形態について図面を参照して説明する。
【００３２】
図１は、半導体装置であるイメージセンサ１に本発明を適用した例を示している。イメージセンサ１は、光電変換素子とＭＯＳトランジスタとを含む単位セルがマトリクス状に配列されている。同図においては、単位セル相当部分の断面を示しており、絶縁基板２に形成された光電変換素子としてのＰＩＮダイオード３と、このダイオードの出力を動作指令信号に応じて出力するＭＯＳトランジスタ４が示されている。ＰＩＮダイオード３は、Ｐ型不純物が高濃度で注入されたＰ層３ａ、不純物が低濃度で比抵抗の高いＩ（intrinsic）層３ｃ、Ｎ型不純物が高濃度で注入されたＮ層３ｃによって構成される。なお、図示していないが、各単位セルに光電変換素子の出力を増幅するアンプを設け、高感度・低雑音のＣＭＯＳ構成とすることも可能である。絶縁基板２は、基板１１の表面に絶縁膜１３ａ及び半導体膜１３を積層した、いわゆるＳＯＩ（半導体・オン・インシュレータ）基板を用いることができる。例えば、基板１１としてシリコン基板、絶縁膜１３ａとして酸化シリコン膜、半導体膜１３として単結晶シリコン膜を用いる。この基板２に形成される能動素子としてのＭＯＳトランジスタ４はＳＯＩトランジスタとも呼ばれる。
【００３３】
なお、半導体膜１３として、単結晶シリコンのみならず、多結晶シリコン、アモルファスシリコンを使用することが可能であり、基板をガラスとし、トランジスタをＴＦＴ構造とすることも可能である。
【００３４】
このトランジスタ４のソースと接続されるＰＩＮダイオード３は、そのＩ層３ｂが通常よりも厚膜に形成される。光電変換を行うＩ層３ｂを厚膜に形成することによって、光電変換の効率の向上と、可視光域における所要の感度特性を得ることが可能となる。このため、Ｉ層３ｂとＮ層３ｃとの間に介在する中間膜としての絶縁層１７に開孔された溝穴１８をＩ層３ｂで埋設する構造を採用している。Ｉ層３ｂ自体の膜厚と、溝穴１８の深さ分のＩ層３ｂの膜厚とで等価的にＩ層全体の膜厚を厚く形成する。例えば、Ｉ層自体の膜厚は０．５μｍ（５０００オングストローム）、溝穴の深さは、可視光領域での使用を考慮して、１μｍ程度に設定する。勿論、所要の感度特性に応じてこれ等を決めることが可能であり、このような膜厚に限定されるものではない。なお、Ｉ層自体の膜厚（堆積高さ）と溝穴１８横幅との比が約１：２以下となるようにすると溝穴１８が埋設される。
【００３５】
また、ＰＩＮダイオード３の周囲は基板の絶縁膜１３ａ、層間絶縁膜１７、２０によって覆われている。ＭＯＳトランジスタ４の活性層１３の周囲も基板の絶縁膜１３ａ、層間絶縁膜１７によって覆われている。従って、強エネルギの入射光によって電荷が発生した場合であっても、隣接セルに電荷がリークすることは防止される。
【００３６】
このように構成されたＰＩＮダイオード３は、Ｐ層３ａ、Ｉ層３ｂ、Ｎ層３ｃが基板に対して横方向に延在すると共に、Ｉ層３ｂとＮ層３ｃとが一部重畳しているので、単に、Ｐ層３ａ、Ｉ層３ｂ、Ｎ層３ｃを横方向に並べて配置した場合に比べて単位セルの面積を小さくすることが可能となる。実施例では、Ｉ層３ｂとＮ層３ｃとを重畳しているが、Ｐ層３ａとＩ層３ｂとを重畳することとしても良い。また、各領域が逆極性であっても良い。
【００３７】
次に、上述した半導体装置の製造プロセスについて図２乃至図１１を参照して説明する。
【００３８】
まず、図２に示されるように、シリコン基板１１の表面を酸化し、２０００オングストローム程度の膜厚のシリコン酸化膜１２を形成される。この絶縁膜上に活性層となるべき薄いシリコン膜（半導体膜）１３を１０００オングストローム程度の膜厚に形成し、ＳＯＩ基板２を得る。なお、ＳＯＩ基板を購入しても良い。
【００３９】
この基板２の表面のシリコン膜を熱酸化して１００オングストローム程度の膜厚のゲート酸化膜（シリコン酸化膜）１４を形成する。これにより、ＭＯＳトランジスタのゲート絶縁膜を得る。このゲート酸化膜１４の上からシリコン層１３にボロンイオンを低濃度（Ｐ−）でイオン注入し、ＳＯＩトランジスタの活性化層を形成する。例えば、ＢＦ２＋をドーズ量１０１２ｃｍ−２、加速エネルギ２０ｋｅＶで注入する。更に、このゲート酸化膜１４の上にマスク材としてのシリコン窒化膜１５を１０００オングストローム程度の膜厚に形成する（図３参照）。このシリコン窒化膜１５をパターニングしてトランジスタ領域等を残し、他を露出する（図４参照）。このシリコン窒化膜１５を酸素侵入防止マスクとしてシリコン膜１３を酸化し、トランジスタ領域を除いて酸化膜１３ａ化する。その後、窒化膜１５を除去する。この上に、リンを高濃度（Ｎ＋）でドープしたポリシリコン膜１６をＣＶＤ法によって３５００オングストローム程度の膜厚に形成する。このポリシリコン膜１６をパターニングしてトランジスタのゲート１６ａ及びＰＩＮダイオードのＮ層１６ｂを形成する（図６参照）。更に、トランジスタのゲート１６ａをマスクとしてソース・ドレイン領域にリンイオンを高濃度（Ｎ＋）で注入し、ソース領域、ドレイン領域を形成する。例えば、リンイオンＰ＋をドーズ量２×１０１５ｃｍ−２、加速エネルギ３０ｋｅＶで注入する。
【００４０】
次に、ＣＶＤ法によって酸化シリコンを基板上に堆積し、層間絶縁膜１７を形成する（図７参照）。この絶縁膜１７をパターニングして、ＰＩＮダイオード領域のＮ層１６ｂ上に溝穴１８を形成する。また、トランジスタのドレイン領域上の絶縁膜１４、１６を除去し、ドレイン領域（活性層）を露出する接続孔を開口する（図８参照）。
【００４１】
次に、ＣＶＤ法によってポリシリコン膜１９を形成し、溝１８及びドレイン領域を埋め込む。次に、フォトレジストを塗布し、パターニングしてマスクとし、ポリシリコン膜１９のＰＩＮダイオードのＩ領域相当部分にボロンイオンを低濃度（Ｐ−）で注入する。このマスクを除去し、フォトレジストを塗布し、パターニングしてマスクとし、ポリシリコン膜１９のＰＩＮダイオードのＰ領域相当部分にボロンイオンを高濃度（Ｐ＋）で注入する。例えば、ＢＦ２＋をドーズ量３×１０１５ｃｍ−２、加速エネルギ４０ｋｅＶで注入する。更に、このマスクを除去し、フォトレジストを塗布し、パターニングしてマスクとし、ポリシリコン膜１９のＰＩＮダイオードのＮ領域１６ｂとドレイン領域とを接続する部分にリンイオンを高濃度（Ｎ＋）で注入する。。例えば、リンイオンＰ＋をドーズ量３×１０１５ｃｍ−２、加速エネルギ６０ｋｅＶで注入する。次に、ポリシリコン膜１９をパターニングしてＰＩＮダイオードを形成する（図９参照）。
【００４２】
更に、ＰＩＮダイオード及びトランジスタ上にＣＶＤ法によって酸化シリコンを堆積して膜層間絶縁膜２０を形成する。この層間絶縁膜２０をパターニングし、トランジスタのゲート、ソース、ＰＩＮダイオードのＰ層と、配線とを接続するためにコンタクトホールを開口する。次に、例えば、アルミニウムをスパッタ法によって堆積して、配線膜２１を形成する。この配線膜２１が所要のパターンになるようにパターニングを行う（図１０参照）。
【００４３】
次に、保護膜、平坦化膜としてＰＳＧ膜２２をＣＶＤ法によって堆積し、リフローして基板の表面を平坦化する。更に、この上に保護膜としてＣＶＤ法によってシリコン窒化膜２３を形成し、パターニングを行ってＰＩＮダイオード領域を開孔し、窓を形成する（図１１参照）。なお、特に言及していないが、不純物注入の際には、活性化の為の熱処理が適宜に行われる。このようにして、イメージセンサが製造される。
【００４４】
図１２は、ＰＩＮダイオード領域に形成される溝穴１８の種々の形成例を示している。溝穴１８は、同図（ａ）に示すように、平行に複数形成しても良い。また、溝穴１８は、同図（ｂ）に示すように、多数の孤立した穴として形成しても良い。更に、溝穴１８は、同図（ｃ）に示すように、同心の複数の多角形や螺旋状（図示せず）で形成しても良い。
【００４５】
上述したように、本発明の実施例によれば、溝１８を利用して光電変換膜を厚膜に形成したＰＩＮダイオードが得られる。溝１８の深さ（酸化膜１７の膜厚）を利用して厚膜を形成することが容易であるので比較的に波長が長い可視光領域に良好な感度特性を持つ光センサを得ることが可能となる。
【００４６】
また、実施例の構成によれば、ＰＩＮダイオード及びトランジスタの周囲は絶縁膜で囲まれているので光入射によって発生した電荷の隣接セルへのリークも生じ難い。
【００４７】
また、実施例の構成によれば、フォトセンサの光電変換膜（Ｉ層）をＳＯＩトランジスタの活性層に比べて厚膜に形成することが容易である。
【００４８】
また、能動素子の形成される活性層となる半導体膜１３は、単結晶膜（例えば、単結晶シリコン）のみならず、多結晶膜（例えば、ポリシリコン膜）、非晶質膜（例えば、アモルファスシリコン膜）であっても良い。
【００４９】
また、基板は、シリコン基板のみならずガラス基板であっても良い。
【００５０】
【発明の効果】
以上説明したように、本発明の半導体装置等によれば、光電変換膜の膜厚を厚く形成することを容易とした半導体装置を得ることが可能となる。特に、活性層が薄いＳＯＩトランジスタを用いる半導体装置には好ましい。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体装置の実施例を説明する断面図である。
【図２】図２は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図３】図３は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図４】図４は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図５】図５は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図６】図６は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図７】図７は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図８】図８は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図９】図９は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図１０】図１０は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図１１】図１１は、本発明に係る半導体装置の製造工程を説明する工程図である。
【図１２】図１２は、溝穴１８の各種パターンを説明する説明図である。
【符号の説明】
１    イメージセンサ
２    ＳＯＩ基板
３    ＰＩＮダイオード
３ａ  Ｐ層
３ｂ  Ｉ層
３ｃ  Ｎ層
４    ＭＯＳトランジスタ（ＳＯＩトランジスタ）
１３    活性層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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