(57)【特許請求の範囲】
【請求項１】
複数の固定抵抗素子と複数の感熱素子とを組み合わせた温度補償回路であって、並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した回路網を有し、第１の固定抵抗素子および第２の固定抵抗素子の抵抗値を同一とし、第１の感熱素子および第２の感熱素子の抵抗値を動作環境温度範囲の標準温度（＋２５℃）において、前記第１の固定抵抗素子および第２の固定抵抗素子の抵抗値に対して１桁大きい値と１桁小さい値との組み合わせに設定することを特徴とする温度補償回路。
【請求項２】
前記第１の感熱素子および第２の感熱素子は、温度の変化に対してログリニアに抵抗が変化するサーミスタであることを特徴とする請求項１記載の温度補償回路。
【請求項３】
ゲート電圧が温度制御されたＦＥＴ増幅器であって、ゲートバイアス回路に並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した回路網を有することにより、温度補償されたゲート電圧が供給されるようにし、第１の固定抵抗素子および第２の固定抵抗素子の抵抗値を同一とし、第１の感熱素子および第２の感熱素子の抵抗値を動作環境温度範囲の標準温度（＋２５℃）において、前記第１の固定抵抗素子および第２の固定抵抗素子の抵抗値に対して１桁大きい値と１桁小さい値とに設定することを特徴とするＦＥＴ増幅器。
【請求項４】
前記第１の感熱素子および第２の感熱素子は、温度の変化に対してログリニアに抵抗が変化するサーミスタであり、ＦＥＴ増幅器の増幅素子がＬＤＭＯＳ  ＦＥＴ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ電界効果トランジスタ）であることを特徴とする請求項３記載のＦＥＴ増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ増幅器に関し、特に動作環境温度変化に対して、歪特性の劣化を最小限とするＦＥＴ増幅器に関する。
【０００２】
【従来の技術】
マイクロ波帯通信装置の高出力増幅器用のデバイスとして、ＬＤＭＯＳ  ＦＥＴ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ電界効果トランジスタ）が広く採用されつつある。このデバイスは、一般的に高出力を得やすいＧａＡｓ  ＦＥＴ（ガリウム砒素電界効果トランジスタ）に比べ歪特性に優れるという特徴を持つ反面、動作環境温度に対して動作電流（ドレイン電流）が変動し、このドレイン電流の変動に伴って歪特性も大きく変動するという短所がある。
【０００３】
まず、ＬＤＭＯＳ  ＦＥＴ増幅器の動作環境温度に対するドレイン電流の変化について説明する。図２は、動作環境温度を一定とした時のゲート電圧に対するドレイン電流の変化を示す特性図である。図２によると、ドレイン電流Ｉｄｓは、動作環境標準温度（Ｔａ＝＋２５℃）における正規化されたゲート電圧Ｖｇｓ“１”を基準として、動作環境温度Ｔａ＝＋８０℃では凡そ１６０％に増大し、また、動作環境温度Ｔａ＝−１０℃では凡そ６０％に減少していることを示している。
【０００４】
次に、ＬＤＭＯＳ  ＦＥＴ増幅器の歪特性について説明する。図３は、ＬＤＭＯＳ  ＦＥＴ増幅器の３次混変調歪（ＩＭ３）特性の一例を示す図である。図３によると、ＩＭ３が最小（最良）となるドレイン電流Ｉｄｓの値が存在し、このドレイン電流Ｉｄｓが減少するにつれてＩＭ３が急激に劣化することを示している。従がって、歪特性が動作環境標準温度（Ｔａ＝＋２５℃）で最良点に設定されたとしても、ゲート電圧Ｖｇｓが一定の条件では、動作環境温度が低い低温側でドレイン電流Ｉｄｓが減少するにつれて、最良点からずれて劣化してしまう。
【０００５】
以上のことから、ＬＤＭＯＳ  ＦＥＴ増幅器の歪特性を動作環境温度範囲で最良点に保つためには、ドレイン電流Ｉｄｓが一定となるようにゲート電圧Ｖｇｓを制御することが不可欠である。
【０００６】
図４は、図２に基づいてドレイン電流を一定とした場合の動作環境温度に対するゲート電圧の変化を示す特性図である。図４によると、動作環境温度に対して、ゲート電圧Ｖｇｓを一次（線形）補償することにより、広い動作環境温度範囲でドレイン電流Ｉｄｓを一定にすることができることが示されている。
【０００７】
このゲート電圧を補償する従来技術として、特開昭５７−１５７６１６号公報が開示されている。図８は、従来技術のＦＥＴ増幅器の一例を示すブロック図である。
【０００８】
図８によると、ゲートバイアス回路にサーミスタを含み、サーミスタの温度による抵抗変化を利用してＦＥＴに印加されるゲート電圧を温度補償するよう構成している。
【０００９】
この従来技術をＬＤＭＯＳ  ＦＥＴ増幅器に用いた場合のゲート電圧温度特性を図９に示す。図９によると、図４に基づく動作環境温度に対するゲート電圧の所要値に対して、ゲート電圧Ｖｇｓを線形補償可能な温度範囲は３０℃程度であり、より広い温度範囲、例えば９０℃以上でドレイン電流Ｉｄｓを一定に保つように線形補償を行うことができない。
【００１０】
また、広い温度補償が可能な従来技術として、特開平４−３１７２０５号公報が開示されている。図１０は、従来技術のＦＥＴ増幅器の他の一例を示すブロック図である。
【００１１】
図１０によると、メモリ６３に予め動作環境温度に対応したゲート電圧データを格納し、コントローラ６２は温度センサ６１の出力をアドレス信号としてメモリ６３に与えて、メモリ６３からゲート電圧データを読み出す。Ｄ／Ａ変換器６４は読み出されたゲート電圧データをＤ／Ａ変換して、ＦＥＴ６５にゲート電圧として印加している。
【００１２】
しかしながら、この従来技術では、温度センサのほかにオペアンプ、コントローラおよびメモリ等の回路が必要となり回路規模の大型化、高コスト化を招くことになる。また、ＬＤＭＯＳ  ＦＥＴはゲート電圧、ドレイン電圧がともに正電圧であり、ドレイン電圧を分圧すればゲート電圧が容易に得られるが、ゲート電圧およびドレイン電圧の立ち上がり、立ち下がり手順の制御が必要となるなどの問題がある。
【００１３】
【発明が解決しようとする課題】
上述した従来のＦＥＴ増幅器は、サーミスタの温度による抵抗変化を利用してゲート電圧を線形補償する場合には、広い温度範囲での補償ができないという欠点がある。
【００１４】
また、メモリに予め格納した動作環境温度に対応したゲート電圧データを用いる場合には、回路規模の大型化、高コスト化を招くとともに、ゲート電圧およびドレイン電圧の立ち上がり、立ち下がり手順の制御が必要となるなどの欠点を有している。
【００１５】
本発明の目的は、このような従来の欠点を除去するため、並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した温度補償回路を用いて、ゲート電圧を線形温度補償することにより、動作環境温度変化に対して、歪特性の劣化を最小限とするＦＥＴ増幅器を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の温度補償回路は、複数の固定抵抗素子と複数の感熱素子とを組み合わせた温度補償回路であって、並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した回路網を有し、第１の固定抵抗素子および第２の固定抵抗素子の抵抗値を同一とし、第１の感熱素子および第２の感熱素子の抵抗値を動作環境温度範囲の標準温度（＋２５℃）において、前記第１の固定抵抗素子および第２の固定抵抗素子の抵抗値に対して１桁大きい値と１桁小さい値との組み合わせに設定することを特徴としている。
【００１８】
また、前記第１の感熱素子および第２の感熱素子は、温度の変化に対してログリニアに抵抗が変化するサーミスタであることを特徴としている。
【００１９】
また、本発明のＦＥＴ増幅器は、ゲート電圧が温度制御されたＦＥＴ増幅器であって、ゲートバイアス回路に並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した回路網を有することにより、温度補償されたゲート電圧が供給されるようにし、第１の固定抵抗素子および第２の固定抵抗素子の抵抗値を同一とし、第１の感熱素子および第２の感熱素子の抵抗値を動作環境温度範囲の標準温度（＋２５℃）において、前記第１の固定抵抗素子および第２の固定抵抗素子の抵抗値に対して１桁大きい値と１桁小さい値とに設定することを特徴としている。
【００２１】
また、前記第１の感熱素子および第２の感熱素子は、温度の変化に対してログリニアに抵抗が変化するサーミスタであり、ＦＥＴ増幅器の増幅素子がＬＤＭＯＳ  ＦＥＴ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ電界効果トランジスタ）であることを特徴としている。
【００２２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は、本発明のＦＥＴ増幅器の一つの実施の形態を示すブロック図である。
【００２３】
図１に示す本実施の形態は、ＬＤＭＯＳ  ＦＥＴ１と、並列接続された１対の固定抵抗素子２１と感熱素子２３、更に並列接続された１対の固定抵抗素子２２と感熱素子２４および固定抵抗素子２５、２６が直列接続された温度補償回路２とより構成されている。
【００２４】
次に、本実施の形態のＦＥＴ増幅器の動作を図１を参照して詳細に説明する。
【００２５】
図１において、ＬＤＭＯＳ  ＦＥＴ１は、ソース端子が接地され、ゲートバイアス端子３から温度補償回路２およびチョークコイルを介してゲート電圧Ｖｇｓが、またドレインバイアス端子４からチョークコイルを介してドレイン電圧Ｖｄｓがそれぞれ印加され、ソース接地型増幅器として動作している。
【００２６】
温度補償回路２は、並列接続された固定抵抗素子２１、２２の抵抗値を同一または同一の桁の値とし、感熱素子２３、２４の抵抗値を、動作環境温度範囲の標準温度（＋２５℃）において、固定抵抗素子２１または固定抵抗素子２２に対して１桁大きい値と１桁小さい値との組み合わせで設定される。また、固定抵抗素子２５、２６は、ＬＤＭＯＳ  ＦＥＴ１のゲート電圧を適正な温度補償とするためにその抵抗値が適宜選定される。したがって、固定抵抗素子２５、２６および固定抵抗素子２１、２２とそれぞれに並列接続された感熱素子２３、２４の直列回路とにより分圧したゲート電圧をＬＤＭＯＳ  ＦＥＴ１のゲート端子に供給する。
【００２７】
次に、本実施の形態の温度補償の動作について説明する。
【００２８】
ここで、感熱素子として、代表的なサーミスタの抵抗値温度特性の一例を図５に示す。なお、以下の説明においてわかりやすくするため、固定抵抗素子２１、２２の抵抗値を同一値（Ｒａ）とし、また、感熱素子として使用されるサーミスタ２３、２４は動作環境標準温度（＋２５℃）での抵抗値を基準とし、動作環境温度Ｔａ＝−４０℃の低温では１桁大きく、動作環境温度Ｔａ＝＋１２０℃の高温では１桁小さく変化するものとする。
【００２９】
まず、第１の並列接続部（固定抵抗素子２１とサーミスタ２３）の合成抵抗は、動作環境標準温度Ｔａ＝＋２５℃では、サーミスタ２３の抵抗値が固定抵抗素子２１より１桁小さく設定されている場合、ほぼサーミスタ２３の抵抗値（Ｒａ／１０）で決まる。動作環境温度Ｔａ＝−４０℃の低温では、サーミスタ２３の抵抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値より１桁程度大きな値をもつので、固定抵抗素子２１とサーミスタ２３との抵抗値が同一の桁となり約半分の抵抗値（Ｒａ／２）になる。反対に、動作環境温度Ｔａ＝＋１２０℃の高温では、サーミスタ２３の抵抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値の１桁程度小さな値をもつので、固定抵抗素子２１の２桁小さい抵抗値となることより、並列部分の合成抵抗値はサーミスタ２３の抵抗値（Ｒａ／１００）で決まる。
【００３０】
同様にして、第２の並列接続部（固定抵抗素子２２とサーミスタ２４）の合成抵抗は、動作環境標準温度Ｔａ＝＋２５℃では、サーミスタ２４の抵抗値が固定抵抗素子２２より１桁大きく設定されている場合、ほぼ固定抵抗素子２２の抵抗値（Ｒａ）で決まる。動作環境温度Ｔａ＝−４０℃の低温では、サーミスタ２４の抵抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値より１桁程度大きな値をもつので、固定抵抗素子２２の２桁大きな抵抗値となることより、並列部分の合成抵抗値は固定抵抗素子２２（Ｒａ）で決まる。反対に、Ｔａ＝＋１２０℃の高温では、サーミスタ２３の抵抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値の１桁程度小さな値をもつので、固定抵抗素子２２とサーミスタ２４との抵抗値が同一の桁となり約半分の抵抗値（Ｒａ／２）になる。
【００３１】
以上の説明より、固定抵抗素子２１、２２およびサーミスタ２３、２４より構成される直並列合成抵抗値は、動作環境温度Ｔａに対して一次傾斜となる温度補償特性が得られる。
【００３２】
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図６は、図４より求めたドレイン電流Ｉｄｓを一定するためのゲート電圧Ｖｇｓの所要値に、固定抵抗素子２５、２６を適正に選定した温度補償回路を用いて得られたゲート電圧のＶｇｓの評価値を重ねて示した図である。図６によると、２つの曲線は良く一致し、動作環境温度Ｔａ＝−１０℃からＴａ＝＋８０℃の範囲で温度補償が得られることを示している。
【００３３】
また、図１の回路において、サーミスタ２３、２４のうち一方を固定抵抗とみなし、他方のみ温度に対して変化した場合のゲート電圧温度特性を図７に示す。
【００３４】
図７によると、第１の並列接続部（固定抵抗素子２１とサーミスタ２３）は低温領域の線形補償に寄与し、第２の並列接続部（固定抵抗素子２２とサーミスタ２４）は高温領域の線形補償に寄与していることを示している。
【００３５】
以上に説明した本発明の温度補償回路は、動作環境標準温度Ｔａ＝＋２５℃を中心に温度補償を行うこととしているが、任意の温度についても適用することができる。
【００３６】
また、感熱素子の温度特性あるいは抵抗値の選定と、並列接続された固定抵抗素子２１、２２あるいは更に直列接続された固定抵抗素子２５、２６の抵抗値の選定とにより、ＬＤＭＯＳ  ＦＥＴ増幅器の歪特性の劣化を最小限とする温度補償を精度よく行うことが可能である。
【００３７】
【発明の効果】
以上説明したように、本発明の温度補償回路及びＦＥＴ増幅器によれば、ゲートバイアス回路に並列接続された１対の固定抵抗素子と感熱素子とを少なくとも２段直列に接続した回路網を備えることにより、ＬＤＭＯＳ  ＦＥＴ増幅器のドレイン電流値を一定に保ち、歪特性の劣化を最小限とすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明のＦＥＴ増幅器の一つの実施の形態を示すブロック図である。
【図２】動作環境温度を一定とした時のゲート電圧に対するドレイン電流の変化を示す特性図である。
【図３】ＬＤＭＯＳ  ＦＥＴ増幅器の３次混変調歪（ＩＭ３）特性の一例を示す図である。
【図４】図２に基づいてドレイン電流を一定とした場合の動作環境温度に対するゲート電圧の変化を示す特性図である。
【図５】感熱素子として代表的なサーミスタの抵抗値温度特性の一例を示す図である。
【図６】図４に示すゲート電圧の所要値に対して補償されたゲート電圧の評価値を示す図である。
【図７】片方のサーミスタを固定抵抗素子とみなした温度補償特性図である。
【図８】従来技術のＦＥＴ増幅器の一例を示すブロック図である。
【図９】従来技術の温度補償回路をＬＤＭＯＳ  ＦＥＴ増幅器に用いた場合のゲート電圧温度特性図である。
【図１０】従来技術のＦＥＴ増幅器の他の一例を示すブロック図である。
【符号の説明】
１    ＬＤＭＯＳ  ＦＥＴ
２    温度補償回路
２１、２２    固定抵抗素子
２３、２４    感熱素子
２５、２６    固定抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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