(57)【特許請求の範囲】
【請求項１】
出力段が、電源とアースとの間に直列接続されたＰチャンネルＣＭＯＳトランジスタとＮチャンネルＣＭＯＳトランジスタにより構成されてなるＣＭＯＳバッファ回路であって、
前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、入力制御用の第１のＰチャンネルＣＭＯＳトランジスタと、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタとが直接接続されて設けられ、
前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、入力制御用の第１のＮチャンネルＣＭＯＳトランジスタと、トランスファスイッチ素子としての第２のＮチャンネルＣＭＯＳトランジスタが直列接続されて設けられ、
前記第２のＰチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第２のＮチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続される一方、
電源とアースとの間に、第３のＰチャンネルＣＭＯＳトランジスタと第３のＮチャンネルＣＭＯＳトランジスタとが直列接続されて設けられ、前記第３のＰチャンネルＣＭＯＳトランジスタのゲートは、前記第２のＮチャンネルＭＯＳトランジスタのゲートに、前記第３のＮチャンネルＣＭＯＳトランジスタのゲートは、前記第２のＰチャンネルＣＭＯＳトランジスタのゲートに、それぞれ接続され、
相互に接続された前記第３のＰチャンネルＣＭＯＳトランジスタ及び第３のＮチャンネルＣＭＯＳトランジスタのドレインは、第４のＰチャンネルＣＭＯＳトランジスタのゲート及び第４のＮチャンネルＣＭＯＳトランジスタのゲートに接続され、
前記第４のＰチャンネルＣＭＯＳトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続され、
前記第４のＮチャンネルＣＭＯＳトランジスタのソースは、アースに接続される一方、ドレインは前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、
前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートにドレインが、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのソースにソースが、それぞれ接続された出力制御用の第５のＰチャンネルＣＭＯＳトランジスタと、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートにドレインが、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのソースにソースが、それぞれ接続された出力制御用の第５のＮチャンネルＣＭＯＳトランジスタと、が設けられ、
前記入力制御用の第１のＮチャンネルＣＭＯＳトランジスタと前記出力制御用の第５のＰチャンネルＣＭＯＳトランジスタとが第１の制御端子への印加信号により、
前記入力制御用の第１のＰチャンネルＣＭＯＳトランジスタと前記出力制御用の第５のＮチャンネルＣＭＯＳトランジスタとが第２の制御端子への印加信号により、それぞれ動作状態が制御可能に構成されてなることを特徴とするＣＭＯＳバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＣＭＯＳ(Complementary MOS)トランジスタを有してなるバッファ回路に係り、特に、貫通電流の抑圧と省電力化を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図２に示されたような構成を有してなるものがある。
以下、同図を参照しつつその構成、動作を概括的に説明すれば、まず、このＣＭＯＳバッファ回路は、第１及び第２のＮＯＲゲート部３１，３２と、第１及び第２のＮＡＮＤゲート部３３，３４とに大別されて構成されたものとなっている。
第１のＮＯＲゲート部３１は、第１及び第２のＰチャンネルＣＭＯＳトランジスタＭＰ１，ＭＰ２並びに第１及び第２のＮチャンネルＣＭＯＳトランジスタＭＮ１，ＭＮ２を用いて構成されたものとなっており、その出力信号は、第２のＮＡＮＤゲート部３４へ入力されるようになっている。
【０００３】
この第２のＮＡＮＤゲート部３４は、第３及び第４のＰチャンネルＣＭＯＳトランジスタＭＰ３，ＭＰ４並びに第３及び第４のＮチャンネルＣＭＯＳトランジスタＭＮ３，ＭＮ４を用いて構成されたものとなっている。そして、この第２のＮＡＮＤゲート部３４の出力信号は、一方の出力段トランジスタである第９のＰチャンネルＣＭＯＳトランジスタＭＰ９のゲートへ印加されると共に、第１のＮＡＮＤゲート部３３へ印加されるようになっている。
【０００４】
第１のＮＡＮＤゲート部３３は、第５及び第６のＰチャンネルＣＭＯＳトランジスタＭＰ５，ＭＰ６並びに第５及び第６のＮチャンネルＣＭＯＳトランジスタＭＮ５，ＭＮ６を用いて構成されたものとなっており、その出力信号は、第２のＮＯＲゲート部３２に印加されるようになっている。
この第２のＮＯＲゲート部３２は、第７及び第８のＰチャンネルＣＭＯＳトランジスタＭＰ７，ＭＰ８並びに第７及び第８のＮチャンネルＣＭＯＳトランジスタＭＮ７，ＭＮ８を用いて構成されたものとなっている。そして、第２のＮＯＲゲート部３２の出力信号は、他方の出力段トランジスタである第９のＮチャンネルＣＭＯＳトランジスタＭＮ９のゲートへ印加されると共に、第１のＮＯＲゲート部３１へ印加されるようになっている。
【０００５】
また、第３のＮチャンネルＣＭＯＳトランジスタＭＮ３のゲート及び第４のＰチャンネルＣＭＯＳトランジスタＭＰ４のゲートには、第１の制御端子４３が接続され、第８のＰチャンネルＣＭＯＳトランジスタＭＰ８及び第８のＮチャンネルＣＭＯＳトランジスタＭＮ８には、第２の制御端子４４が接続されており、このバッファ回路の動作状態を制御する信号を入力するための端子となっている。すなわち、第１の制御端子４３に論理値Ｈｉｇｈに対応する信号が、第２の制御端子４４に論理値Ｌｏｗに対応する信号が、それぞれ印加された状態においては、このバッファ回路は、入力端子４１の入力信号に応じて信号を出力端子４２へ出力するようになっている。
一方、第１の制御端子４３に論理値Ｌｏｗに対応する信号が、第２の制御端子４４に論理値Ｈｉｇｈに対応する信号が、それぞれ印加された状態においては、このバッファ回路は、第９のＰチャンネルＣＭＯＳトランジスタＭＰ９及び第９のＮチャンネルＣＭＯＳトランジスタＭＮ９共に非導通状態となる。そのため、出力端子４２におけるインピーダンスがいわゆるハイインピーダンスとなり、このバッファ回路は、いわゆるトライステートバッファ回路として用いることができるようになっている。
【０００６】
かかる構成において、このバッファ回路は、第１の制御端子４３に論理値Ｈｉｇｈに対応する信号が、第２の制御端子４４に論理値Ｌｏｗに対応する信号が、それぞれ印加された状態において、入力端子４１に論理値Ｈｉｇｈに対応する信号が印加された場合、出力端子４２には、論理値Ｌｏｗに対応する信号が、また、入力端子４１に論理値Ｌｏｗに対応する信号が印加された場合には、出力端子４２には、論理値Ｈｉｇｈに対応する信号が、それぞれ得られるものとなっている。
そして、このバッファ回路は、出力段トランジスタである第９のＰチャンネルＣＭＯＳトランジスタＭＰ９及び第９のＮチャンネルＣＭＯＳトランジスタＭＮ９におけるいわゆる貫通電流が抑圧されるものとなっており、集積回路に適用する場合には、貫通電流の発生に起因する回路の誤動作の防止、出力トランジスタにおける不要な電力消費の抑圧等において優れたものとなっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のバッファ回路の場合、Ｐ及びＮチャンネルＣＭＯＳトランジスタが合計で１８個と部品点数が多く、特に、集積回路に用いる場合には、より部品点数が少なく、しかも、同様な機能を果たすものが望まれている。
また、出力トランジスタにおけるいわゆる貫通電流は少ないものの、その前段の論理演算回路を構成するＣＭＯＳトランジスタにおける貫通電流は存在するために、バッファ回路全体としての消費電流はさほど削減されないという問題があった。
【０００８】
本発明は、上記実状に鑑みてなされたもので、簡易な回路構成で、出力段におけるトランジスタの貫通電流が抑圧できるバッファ回路を提供するものである。本発明の他の目的は、消費電流が少なく、しかも、出力段におけるトランジスタの貫通電流が抑圧できるＣＭＯＳバッファ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記問題を解決するため、本発明のＣＭＯＳバッファ回路は、出力段が、電源とアースとの間に直列接続されたＰチャンネルＣＭＯＳトランジスタとＮチャンネルＣＭＯＳトランジスタにより構成されてなるＣＭＯＳバッファ回路であって、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、入力制御用の第１のＰチャンネルＣＭＯＳトランジスタと、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタとが直接接続されて設けられ、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートと入力端子との間には、入力制御用の第１のＮチャンネルＣＭＯＳトランジスタと、トランスファスイッチ素子としての第２のＮチャンネルＣＭＯＳトランジスタが直列接続されて設けられ、前記第２のＰチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第２のＮチャンネルＣＭＯＳトランジスタのゲートは、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続される一方、電源とアースとの間に、第３のＰチャンネルＣＭＯＳトランジスタと第３のＮチャンネルＣＭＯＳトランジスタとが直列接続されて設けられ、前記第３のＰチャンネルＣＭＯＳトランジスタのゲートは、前記第２のＮチャンネルＭＯＳトランジスタのゲートに、前記第３のＮチャンネルＣＭＯＳトランジスタのゲートは、前記第２のＰチャンネルＣＭＯＳトランジスタのゲートに、それぞれ接続され、相互に接続された前記第３のＰチャンネルＣＭＯＳトランジスタ及び第３のＮチャンネルＣＭＯＳトランジスタのドレインは、第４のＰチャンネルＣＭＯＳトランジスタのゲート及び第４のＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第４のＰチャンネルＣＭＯＳトランジスタのソースには、電源電圧が印加される一方、ドレインは前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートに接続され、前記第４のＮチャンネルＣＭＯＳトランジスタのソースは、アースに接続される一方、ドレインは前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートに接続され、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのゲートにドレインが、前記出力段を構成するＰチャンネルＣＭＯＳトランジスタのソースにソースが、それぞれ接続された出力制御用の第５のＰチャンネルＣＭＯＳトランジスタと、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのゲートにドレインが、前記出力段を構成するＮチャンネルＣＭＯＳトランジスタのソースにソースが、それぞれ接続された出力制御用の第５のＮチャンネルＣＭＯＳトランジスタと、が設けられ、前記入力制御用の第１のＮチャンネルＣＭＯＳトランジスタと前記出力制御用の第５のＰチャンネルＣＭＯＳトランジスタとが第１の制御端子への印加信号により、前記入力制御用の第１のＰチャンネルＣＭＯＳトランジスタと前記出力制御用の第５のＮチャンネルＣＭＯＳトランジスタとが第２の制御端子への印加信号により、それぞれ動作状態が制御可能に構成されてなることを特徴とするものである。
【００１２】
かかる構成においては、特に、出力段を構成するＰチャンネルＣＭＯＳトランジスタ及びＮチャンネルＣＭＯＳトランジスタのそれぞれのゲートへ入力信号を伝達するためのトランスファスイッチ素子として、第２のＰチャンネルＣＭＯＳトランジスタと第２のＮチャンネルＣＭＯＳトランジスタとをそれぞれ設け、しかも、互いに、他方の出力段のトランジスタのゲート電圧がフィードバックされるように接続したことで、出力段のいわゆる貫通電流の抑圧が図られるようにしたものである。
すなわち、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタと第２のＮチャンネルＣＭＯＳトランジスタのそれぞれのゲートに、それぞれ他方の出力段を構成するＣＭＯＳトランジスタのゲート電圧がフィードバックされるような構成としたので、出力段を構成する２つのＣＭＯＳトランジスタは、一方が導通すると同時に、他方は非導通となり、従来と異なり、出力段を構成する２つのＣＭＯＳトランジスタが同時に導通状態となるような期間が極めて短いため、貫通電流の抑圧がなされることとなるものである。
さらに、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタと入力端子との間と、トランスファスイッチ素子としての第２のＮチャンネルＣＭＯＳトランジスタと入力端子との間のそれぞれに、入力制御用のＣＭＯＳトランジスタを設ける一方、出力制御用のＰチャンネルＣＭＯＳトランジスタ及びＮチャンネルＣＭＯＳトランジスタを設け、これら入力制御用のＣＭＯＳトランジスタと出力制御用のＣＭＯＳトランジスタのゲートに外部から信号を印加することで、その動作状態を制御できるようにし、入力信号の状態に拘わらず出力段をいわゆるハイインピーダンス状態とできるようにしたので、いわゆるトライステートバッファ回路としての使用が可能となるものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、図１に示されたバッファ回路（以下「本回路」と言う）の構成について説明する。
本回路は、その出力段が、第６のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ６」と表記）６と、第６のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ６」と表記）１６とにより、いわゆるプッシュプル出力回路が構成されたものとなっている。そして、第６のＰチャンネルＣＭＯＳトランジスタ（以下「第６のＰＭＯＳ」と言う）６は、第１及び第２のＰチャンネルＣＭＯＳトランジスタ（図１においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記）１，２を介して、第６のＮチャンネルＣＭＯＳトランジスタ（以下「第６のＮＭＯＳ」と言う）１６は、第１及び第２のＮチャンネルＣＭＯＳトランジスタ（図１においては、それぞれ「ＭＮ１」、「ＭＮ２」と表記）１１，１２を介して、それぞれ入力端子２１に印加された入力信号が入力されて、その入力信号に応じて後述するような動作状態となるように構成されたものとなっている。
【００１４】
すなわち、第６のＰＭＯＳ６と第６のＮＭＯＳ１６は、各々のドレインが出力端子２２に接続される一方、第６のＰＭＯＳ６のソースには、電源電圧ＶDDが印加され、第６のＮＭＯＳ１６のソースはアースに接続されるようになっており、第６のＰＭＯＳ６及び第６のＮＭＯＳ１６は、電源とアースとの間に直接接続された構成となっている。
一方、入力端子２１には、本回路への入力信号が印加されるようになっており、この入力端子２１には、入力制御用の第１のＰチャンネルＣＭＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）１のソースと、入力制御用の第１のＮチャンネルＣＭＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）１１のドレインが接続されている。
第１のＮＭＯＳ１１のゲートは、後述する第５のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ５」と表記）５のゲートと共に第１の制御端子２３に接続される一方、第１のＰＭＯＳ１のゲートは、後述する第５のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ５」と表記）１５のゲートと共に第２の制御端子２４に接続されている。この第１及び第２の制御端子２３，２４は、本回路の動作状態を制御するためのもので、詳細は後述するようにそれぞれの制御端子２３，２４への論理信号の印加状態に応じて本回路の動作状態が制御できるようになっているものである。
【００１５】
また、第１のＰＭＯＳ１のドレインは、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ２」と表記）２のソースに、第１のＮＭＯＳ１１のソースは、同じくトランスファスイッチ素子としての第２のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ２」と表記）１２のドレインに、それぞれ接続されている。
そして、第２のＰチャンネルＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）２のドレインは、先の第６のＰＭＯＳ６のゲートに接続されると共に、第２のＮチャンネルＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）１２のゲート及び後述する第３のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ３」と表記）３のゲートに接続される一方、第２のＮＭＯＳ１２のソースは、先の第６のＮＭＯＳ１６のゲートに接続されると共に、第２のＰＭＯＳ２のゲート及び第３のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ３」と表記）１３のゲートに接続されている。
【００１６】
このように、第２のＰＭＯＳ２は、そのドレインが接続された出力段を構成する第６のＰＭＯＳ６と対をなす第６のＮＭＯＳ１６のゲート電圧が、この第２のＰＭＯＳ２のゲートにフィードバックされるように接続構成されている。
また、第２のＮＭＯＳ１２は、そのソースが接続された出力段を構成する第６のＮＭＯＳ１６と対をなす第６のＰＭＯＳ６のゲート電圧が、この第２のＮＭＯＳ１２のゲートにフィードバックされるように接続構成されている。
【００１７】
一方、第３のＰチャンネルＣＭＯＳトランジスタ（以下「第３のＰＭＯＳ」と言う）３と、第３のＮチャンネルＣＭＯＳトランジスタ（以下「第３のＮＭＯＳ」と言う）１３は、電源とアースとの間に直列接続された構成となっている。すなわち、第３のＰＭＯＳ３のドレインと第３のＮＭＯＳ１３のドレインが相互に接続されると共に、後述する第４のＰチャンネルＣＭＯＳトランジスタ（図１においては「ＭＰ４」と表記）４のゲート及び第４のＮチャンネルＣＭＯＳトランジスタ（図１においては「ＭＮ４」と表記）１４のゲートに接続されたものとなっている。
また、第３のＰＭＯＳ３のソースには、電源電圧ＶDDが印加される一方、第３のＮＭＯＳ１３のソースは、アースに接続されている。
【００１８】
第４のＰチャンネルＣＭＯＳトランジスタ（以下「第４のＰＭＯＳ」と言う）４は、そのソースに出力制御用の第５のＰチャンネルＣＭＯＳトランジスタ（以下「第５のＰＭＯＳ」と言う）５のソースと共に電源電圧ＶDDが印加されるようになっている一方、そのドレインは、第５のＰＭＯＳ５のドレインと共に第６のＰＭＯＳ６のゲートに接続されている。
一方、第４のＮチャンネルＣＭＯＳトランジスタ（以下「第４のＰＭＯＳ」と言う）１４のドレインは、出力制御用の第５のＮチャンネルＣＭＯＳトランジスタ（以下「第５のＮＭＯＳ」と言う）１５のドレインと共に、第６のＮＭＯＳ１６のゲートに接続される一方、第４のＮＭＯＳ１４のソースは、第５のＰＭＯＳ１５のソースと共にアースに接続されている。
【００１９】
次に、かかる構成における動作について説明する。
最初に、第１の制御端子２３に論理値Ｈｉｇｈに対応する信号が、第２の制御端子２４に論理値Ｌｏｗに対応する信号が、それぞれ印加されている状態において、入力端子２１に論理値Ｌｏｗに対応する信号が入力された場合の動作について説明する。
ここで、第１及び第２の制御端子２３，２４への印加信号の組み合わせとしては、いずれか一方が論理値Ｈｉｇｈに対応する信号が印加されている場合、他方は、論理値Ｌｏｗに対応する信号が入力されるものとし、双方が共に論理値Ｈｉｇｈに対応する信号が印加され、また、双方が共に論理値Ｌｏｗに対応する信号が印加されることはないものとする。
【００２０】
まず、第１の制御端子２３に論理値Ｈｉｇｈに対応する信号が印加されることで、第１のＮＭＯＳ１１が導通状態となる一方、第５のＰＭＯＳ５は非導通状態となる。また、第２の制御端子２４に論理値Ｌｏｗに対応する信号が印加されることで、第１のＰＭＯＳ１が導通状態となる一方、第５のＮＭＯＳ１５が非導通状態となる。したがって、第５のＰＭＯＳ５と第５のＮＭＯＳ１５は、出力段を構成する第６のＰＭＯＳ６及び第６のＮＭＯＳ１６の動作状態に何等影響を及ぼすことはない。
一方、かかる状態において、まず、第２のＰＭＯＳ２のドレインと第６のＰＭＯＳ６のゲートを結ぶライン（図１において「ＰＧＡＴＥ」と表記）が、仮に、論理値Ｈｉｇｈに対応する電圧レベルにあるとすると、これにより、第３のＰＭＯＳ３及び第６のＰＭＯＳ６は非導通状態となる一方、第２のＮＭＯＳ１２は導通状態となる。
【００２１】
そして、第２のＮＭＯＳ１２の導通により、この第２のＮＭＯＳ１２のソースと第６のＮＭＯＳ１６のゲートを結ぶライン（図１において「ＮＧＡＴＥ」と表記）が入力端子２１と同じレベル、すなわち、論理値Ｌｏｗに対応するレベルとなる。これによって、第３のＮＭＯＳ１３及び第６のＮＭＯＳ１６は、非導通状態となる一方、第２のＰＭＯＳ２は導通状態となり、その結果、第２のＰＭＯＳ２のドレインと第６のＰＭＯＳ６のゲートを結ぶライン（以下「ラインＰＧＡＴＥ」と言う）は、入力端子２１と同じ論理値Ｌｏｗに対応するレベルとなる。
したがって、先にラインＰＧＡＴＥが論理値Ｈｉｇｈに対応するレベルであると仮定して導通・非導通を設定した各々のＣＭＯＳトランジスタの動作は、次のようなものとなる。
【００２２】
すなわち、第２のＮＭＯＳ１２は、非導通状態となる一方、第３のＰＭＯＳ３及び第６のＰＭＯＳ６が共に導通状態となる。
第３のＰＭＯＳ３が導通状態となることにより、そのドレインの電圧は、略電源電圧ＶDDとなるため、第４のＰＭＯＳ４が非導通状態となる一方、第４のＮＭＯＳ１４が導通状態となる。この第４のＮＭＯＳ１４の導通により、第２のＮＭＯＳ１２のソースと第６のＮＭＯＳ１６のゲートとを結ぶライン（以下「ラインＮＧＡＴＥ」と言う）は、アース電位に保持されるため、第６のＮＭＯＳ１６は、非導通状態となる。
したがって、出力端子２２からは、論理値Ｈｉｇｈが出力されることとなる。
【００２３】
上述の動作解析においては、初めにラインＰＧＡＴＥが論理値Ｈｉｇｈであると仮定したが、論理値Ｌｏｗであると仮定した場合について、以下に概略的に説明すれば、まず、この場合、第３のＰＭＯＳ３及び第６のＰＭＯＳ６が導通状態となる一方、第２のＮＭＯＳ１２は、非導通状態となる。
第３のＰＭＯＳ３の導通により、第４のＰＭＯＳ４が非導通状態となる一方、第４のＮＭＯＳ１４が導通状態となり、ラインＮＧＡＴＥは、アース電位に保持される。そのため、第６のＮＭＯＳ１６は、非導通状態となる一方、第２のＰＭＯＳ２は、導通状態となる。
第２のＰＭＯＳ２の導通により、ラインＰＧＡＴＥは、入力端子２１と同様に論理値Ｌｏｗに保持されることとなり、結局、出力端子２２は、論理値Ｈｉｇｈの状態となる。
【００２４】
また、上述の動作解析においては、初めにラインＰＧＡＴＥが論理値Ｈｉｇｈ又は論理値Ｌｏｗであると仮定したが、ラインＮＧＡＴＥが論理値Ｈｉｇｈ又は論理値Ｌｏｗの状態であると仮定しても上述したと略同様の動作となり、結果的には、ラインＰＧＡＴＥは、入力端子２１と同一の電圧レベルとなり、ラインＮＧＡＴＥは、論理値Ｌｏｗに対応する電圧レベルとなり、出力端子２２は、論理値Ｈｉｇｈの状態となることに変わりはない。
【００２５】
次に、入力端子２１に論理値Ｈｉｇｈに対応する信号が印加された場合についてであるが、上述したと同様にラインＰＧＡＴＥ又はラインＮＧＡＴＥの仮の論理状態を設定し、それに応じた各々のＣＭＯＳトランジスタの動作状態を追ってゆくことで最終的に各々のＣＭＯＳトランジスタの動作状態が確定でき、結局、出力端子２２は、論理値Ｌｏｗの状態となる結果を得る。なお、この場合、ラインＰＧＡＴＥは、略電源電圧ＶDDのレベルに保持され、ラインＮＧＡＴＥは、入力端子２１と同じ論理値Ｈｉｇｈに対応する電圧レベルに保持されることとなる。
【００２６】
ここで、入力端子２１における入力信号の変化に対する出力端子２２における出力信号の変化についてみると、次のようなことが言える。
まず、入力端子２１の電圧を零ｖから５ｖまで上昇させた場合、上述したような回路動作に伴い、ラインＰＧＡＴＥは、入力端子２１の電圧変化と同じように上昇する一方、ラインＮＧＡＴＥは、論理値Ｌｏｗに対応するレベルのままである。そして、ラインＰＧＡＴＥは、入力端子２１における電圧上昇に伴い、次第に第３のＰＭＯＳ３及び第６のＰＭＯＳ６のカットオフ電圧に近づいてゆき、第２のＮＭＯＳ１２を導通させる電圧になった時点で、ラインＮＧＡＴＥは、入力端子２１と同一電圧まで上昇することとなる。
【００２７】
そして、このラインＮＧＡＴＥの電圧上昇により、第２のＰＭＯＳ２が非導通状態、第３及び第６のＮＭＯＳ１３，１６が導通状態となり、さらに、第４のＰＭＯＳ４が導通状態となる。
この第４のＰＭＯＳ４の導通により、ラインＰＧＡＴＥは、電源電圧ＶDDへ上昇し、その結果、第６のＰＭＯＳ６が非導通状態となり、出力端子２２は、論理値Ｌｏｗの状態となる。
このように、出力端子２２が論理値Ｈｉｇｈレベルから論理値Ｌｏｗのレベルに切り替る直前で、ラインＰＧＡＴＥは、第６のＰＭＯＳ６を略カットオフとする電圧に達しており、また、第６のＮＭＯＳ１６が導通すると同時に第６のＰＭＯＳ６は、非導通状態となっているため、第６のＰＭＯＳ６と第６のＮＭＯＳ１６を流れる貫通電流は皆無である。
【００２８】
また逆に、入力端子２１の電圧を５ｖから零ｖまで降下させた場合、ラインＮＧＡＴＡの電圧が入力端子２１の電圧変化と同じように下降する一方、ラインＰＧＡＴＥは論理値Ｈｉｇｈに対応するレベルのままである。
そして、ラインＮＧＡＴＥの電圧が第２のＰＭＯＳ２を導通させる電圧になった時点で、ラインＰＧＡＴＥは、入力端子２１と同じ電圧となり、これにより、第３のＰＭＯＳ３が導通状態となる。
さらに、第３のＰＭＯＳ３の導通により、第４のＮＭＯＳ１４が導通し、ラインＮＧＡＴＥは、アース電位へ下降することとなる。
そして、第６のＰＭＯＳ６が導通し、出力端子２２は、論理値Ｈｉｇｈの状態となる。この場合も、第６のＰＭＯＳ６が導通すると同時に、第６のＮＭＯＳ１６は、非導通状態となっているために、第６のＰＭＯＳ６と第６のＮＭＯＳ１６を流れる貫通電流は皆無である。
このため、アースラインのノイズのレベルは非常に小さく、特に、このバッファ回路が集積回路に用いられる場合には、ノイズに起因する集積回路の誤動作が防止されると共に、電源消費電流が低減されることとなる。
【００２９】
次に、上述した動作状態の場合とは逆に、第１の制御端子２３に論理値Ｌｏｗに対応する信号が、第２の制御端子２４に論理値Ｈｉｇｈに対応する信号が、それぞれ印加された場合について説明する。
この場合、第１の制御端子２３の印加信号により、第１のＮＭＯＳ１１が非導通状態となる一方、第５のＰＭＯＳ５が導通状態となる。また、第２の制御端子２４の印加信号により、第１のＰＭＯＳ１が非導通状態となる一方、第５のＮＭＯＳ１５が導通状態となる。
したがって、第１のＰＭＯＳ１及び第１のＮＭＯＳ１１の非導通により、第１のＰＭＯＳ１及び第１のＮＭＯＳ１１以降への入力端子２１における入力信号の伝達が遮断されることとなる。また、第５のＰＭＯＳ５の導通により第６のＰＭＯＳ６が、第５のＮＭＯＳ１５の導通により第６のＮＭＯＳ１６が共に非導通状態となるため、出力端子２２には、入力端子２１への印加信号の状態に拘わらず信号が出力されず、いわゆるハイインピーダンス状態となる。
【００３０】
結局、本回路は、第１の制御端子２３に論理値Ｈｉｇｈに対応する信号が、第２の制御端子２４に論理値Ｌｏｗに対応する信号が、それぞれ印加されている場合は、出力端子２２には、入力端子２１への入力信号に応じた信号出力が得られる。すなわち、入力信号が論理値Ｌｏｗに対応するレベルの場合、出力端子２２には、論理値Ｈｉｇｈが、入力信号が論理値Ｈｉｇｈに対応するレベルの場合、出力端子２２には、論理値Ｌｏｗが、それぞれ出力されることとなる。
一方、第１の制御端子２３に論理値Ｌｏｗに対応する信号が、第２の制御端子２４に論理値Ｈｉｇｈに対応する信号が、それぞれ印加された状態では、出力端子２２は、入力端子２１の入力信号の状態に拘わらずいわゆるハイインピーダンス状態となり、本回路は、出力の状態が三種類に設定可能ないわゆるトライステートバッファ回路として用いることができるものとなっている。
【００３１】
【発明の効果】
以上、述べたように、本発明によれば、従来と異なり、入力信号を演算素子を介することなく、出力段を構成するトランジスタへ印加するような構成とすることにより、従来に比して部品点数の削減を図ることができる。
特に、出力段を構成する２つのＣＭＯＳトランジスタのそれぞれにトランスファスイッチ素子を介して入力信号が印加されるようにし、かつ、２つのトランスファスイッチ素子には、それぞれが接続された出力段を構成するＣＭＯＳトランジスタと対となる他方のＣＭＯＳトランジスタのゲート電圧がフィードバックされるような構成とすることにより、出力段を構成する２つのＣＭＯＳトランジスタが同時に導通状態となるタイミングを回避できるので、いわゆる貫通電流の抑圧が確実に図られ、消費電流の低減、回路動作の信頼性の向上を図ることができるという効果を奏するものである。
さらに、トランスファスイッチ素子としての第２のＰチャンネルＣＭＯＳトランジスタと入力端子との間と、トランスファスイッチ素子としての第２のＮチャンネルＣＭＯＳトランジスタと入力端子との間のそれぞれに、入力制御用のＣＭＯＳトランジスタを設ける一方、出力制御用のＰチャンネルＣＭＯＳトランジスタ及びＮチャンネルＣＭＯＳトランジスタを設け、これら入力制御用のＣＭＯＳトランジスタと出力制御用のＣＭＯＳトランジスタのゲートに外部から信号を印加することで、その動作状態を制御できるようにし、入力信号の状態に拘わらず出力段をいわゆるハイインピーダンス状態とできるようにしたので、いわゆるトライステートバッファ回路としての使用が可能となるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるバッファ回路の一回路構成を示す回路図である。
【図２】従来の回路構成例を示す回路図である。
【符号の説明】
１…第１のＰチャンネルＣＭＯＳトランジスタ
２…第２のＰチャンネルＣＭＯＳトランジスタ
３…第３のＰチャンネルＣＭＯＳトランジスタ
４…第４のＰチャンネルＣＭＯＳトランジスタ
５…第５のＰチャンネルＣＭＯＳトランジスタ
６…第６のＰチャンネルＣＭＯＳトランジスタ
１１…第１のＮチャンネルＣＭＯＳトランジスタ
１２…第２のＮチャンネルＣＭＯＳトランジスタ
１３…第３のＮチャンネルＣＭＯＳトランジスタ
１４…第４のＮチャンネルＣＭＯＳトランジスタ
１５…第５のＮチャンネルＣＭＯＳトランジスタ
１６…第６のＮチャンネルＣＭＯＳトランジスタ
２１…入力端子
２２…出力端子
２３…第１の制御端子
２４…第２の制御端子
【図１】
0003939041.tif 000002
【図２】
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