(57)【特許請求の範囲】
【請求項１】
入力電圧のレベルが属する区間を分ける第１及び第２分割電圧を発生する入力電圧レベル分割部と、
正の内部電源電圧に接続され、電流ミラーを形成し、所定の第１差動増幅部にバイアス電圧を提供する第１及び第２バイアストランジスタと、
前記第１バイアストランジスタに接続され、前記第１差動増幅部にバイアス電圧を提供する第３バイアストランジスタと、
前記第３バイアストランジスタと負の内部電源電圧間に接続され、前記第３バイアストランジスタを制御する第１定電流源と、
前記第１分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが前記第１分割電圧と所定の第１クリッピング電圧との間にあれば第１出力信号を発生し、前記入力電圧のレベルが前記第１分割電圧を超えれば、前記第１出力信号と第２出力信号を発生する前記第１差動増幅部と、
負の内部電源電圧に接続されて電流ミラーを形成し、所定の第２差動増幅部にバイアス電圧を提供する第４及び第５バイアストランジスタと、
前記第４バイアストランジスタに接続され、前記第２差動増幅部にバイアス電圧を提供する第６バイアストランジスタと、
前記第６バイアストランジスタと正の内部電源電圧間に接続され、前記第６バイアストランジスタを制御する第２定電流源と、
前記第２分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第２クリッピング電圧と前記第２分割電圧との間にあれば第３出力信号を発生し、前記入力電圧のレベルが前記第２分割電圧を超えれば、前記第３出力信号と第４出力信号を発生する前記第２差動増幅部と、
前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第１及び第２出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する第１出力電圧制御部と、
前記正の内部電源電圧と前記出力ノードとの間に接続され、前記第３及び第４出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する第２出力電圧制御部とを具備し、
前記第１出力電圧制御部は、
前記負の内部電源電圧にエミッタが接続され、前記第１出力信号がベースに印加され、コレクタが前記出力ノードに接続される第１立下り制御トランジスタと、
前記負の内部電源電圧にコレクタが接続され、前記第２出力信号がベースに印加され、エミッタが前記出力ノードに接続される第２立下り制御トランジスタとを具備し、
前記入力電圧のレベルが前記第１クリッピング電圧までの場合は前記第１および第２立下り制御トランジスタが共にオフされ、前記入力電圧のレベルが前記第１分割電圧と前記第１クリッピング電圧との間にあれば前記第１出力信号によって前記第１立下り制御トランジスタがオンされ、前記入力電圧のレベルが前記第１分割電圧を超えれば、前記第１出力信号と第２出力信号によって前記第１および第２立下り制御トランジスタがオンされることを特徴とするパワーアンプクリッピング回路。
【請求項２】
入力電圧のレベルが属する区間を分ける第１及び第２分割電圧を発生する入力電圧レベル分割部と、
正の内部電源電圧に接続され、電流ミラーを形成し、所定の第１差動増幅部にバイアス電圧を提供する第１及び第２バイアストランジスタと、
前記第１バイアストランジスタに接続され、前記第１差動増幅部にバイアス電圧を提供する第３バイアストランジスタと、
前記第３バイアストランジスタと負の内部電源電圧間に接続され、前記第３バイアストランジスタを制御する第１定電流源と、
前記第１分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが前記第１分割電圧と所定の第１クリッピング電圧との間にあれば第１出力信号を発生し、前記入力電圧のレベルが前記第１分割電圧を超えれば、第２出力信号を発生する前記第１差動増幅部と、
負の内部電源電圧に接続されて電流ミラーを形成し、所定の第２差動増幅部にバイアス電圧を提供する第４及び第５バイアストランジスタと、
前記第４バイアストランジスタに接続され、前記第２差動増幅部にバイアス電圧を提供する第６バイアストランジスタと、
前記第６バイアストランジスタと正の内部電源電圧間に接続され、前記第６バイアストランジスタを制御する第２定電流源と、
前記第２分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第２クリッピング電圧と前記第２分割電圧との間にあれば第３出力信号を発生し、前記入力電圧のレベルが前記第２分割電圧を超えれば、前記第３出力信号と第４出力信号を発生する前記第２差動増幅部と、
前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第１及び第２出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する第１出力電圧制御部と、
前記正の内部電源電圧と前記出力ノードとの間に接続され、前記第３及び第４出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する第２出力電圧制御部とを具備し、
前記第２出力電圧制御部は、
前記正の内部電源電圧にエミッタが接続され、前記第３出力信号がベースに印加され、コレクタが前記出力ノードに接続される第１立上り制御トランジスタと、
前記正の内部電源電圧にコレクタが接続され、前記第４出力信号がベースに印加され、エミッタが前記出力ノードに接続される第２立上り制御トランジスタとを具備し、
前記入力電圧のレベルが前記第２クリッピング電圧までの場合は前記第１および第２立上り制御トランジスタが共にオフされ、前記入力電圧のレベルが前記第２クリッピング電圧と前記第２分割電圧との間にあれば前記第３出力信号によって前記第１立上り制御トランジスタがオンされ、前記入力電圧のレベルが前記第２分割電圧を超えれば、前記第３出力信号と第４出力信号によって前記第１および第２立上り制御トランジスタがオンされることを特徴とするパワーアンプクリッピング回路。
【請求項３】
前記入力電圧レベル分割部は、
正の外部電源電圧に一端が接続され、前記第１分割電圧を発生する第１ノードに他端が接続される第１分割抵抗と、
前記第１ノードに一端が、接地電圧に他端が接続される第２分割抵抗と、
前記接地電圧に一端が、前記第２分割電圧を発生する第２ノードに他端が接続される第３分割抵抗と、
前記第２ノードに一端が、負の外部電源電圧に他端が接続される第４分割抵抗とを具備することを特徴とする請求項１または２に記載のパワーアンプクリッピング回路。
【請求項４】
前記第１ないし第４分割抵抗は、
前記第２分割抵抗と前記第３分割抵抗とが同じ抵抗値を持ち、前記第１分割抵抗と前記第４分割抵抗とが同じ抵抗値を持つことを特徴とする請求項３に記載のパワーアンプクリッピング回路。
【請求項５】
前記第１及び第２分割抵抗は、
前記第１分割抵抗の抵抗値と前記第２分割抵抗の抵抗値との和を前記第２分割抵抗の抵抗値で割ったものが前記パワーアンプの利得と同一であることを特徴とする請求項３に記載のパワーアンプクリッピング回路。
【請求項６】
前記第１差動増幅部は、
前記第２バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第１分割電圧がベースに印加される第１立下り差動トランジスタと、
前記第２バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第２立下り差動トランジスタと、
前記第１立下り差動トランジスタのエミッタにエミッタが接続され、前記第３バイアストランジスタのベースにベースが接続され、コレクタから前記第２出力信号を発生する第３立下り差動トランジスタと、
前記第２立下り差動トランジスタのエミッタにエミッタが接続され、前記第３バイアストランジスタのベースにベースが接続される第４立下り差動トランジスタと、
前記第３及び第４立下り差動トランジスタのコレクタと前記負の内部電源電圧との間に接続され、前記第１出力信号を発生する第１能動負荷部とを具備することを特徴とする請求項１または２に記載のパワーアンプクリッピング回路。
【請求項７】
前記第１能動負荷部は、
前記第３立下り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記負の内部電源電圧に接続される第１立下り負荷トランジスタと、
前記第４立下り差動トランジスタのコレクタにコレクタが接続され、前記第１立下り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記負の内部電源電圧にエミッタが接続される第２立下り負荷トランジスタとを具備し、
前記第１出力信号が前記第１及び第２立下り負荷トランジスタのベースから出力されることを特徴とする請求項６に記載のパワーアンプクリッピング回路。
【請求項８】
前記第１及び第３立下り差動トランジスタの間と、第２及び第４立下り差動トランジスタの間とに抵抗素子をさらに具備することを特徴とする請求項６に記載のパワーアンプクリッピング回路。
【請求項９】
前記第１クリッピング電圧は、
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立下り差動トランジスタのスレッショルド電圧の２ｎ倍ほど低い電圧であり、ここでｎは立下り差動トランジスタの数を表すことを特徴とする請求項１または２に記載のパワーアンプクリッピング回路。
【請求項１０】
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、
前記第１分割電圧と同じレベルであることを特徴とする請求項９に記載のパワーアンプクリッピング回路
【請求項１１】
前記第２差動増幅部は、
前記第５バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第２分割電圧がベースに印加される第１立上り差動トランジスタと、
前記第５バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第２立上り差動トランジスタと、
前記第１立上り差動トランジスタのエミッタにエミッタが接続され、前記第６バイアストランジスタのベースにベースが接続され、コレクタから前記第４出力信号を発生する第３立上り差動トランジスタと、
前記第２立上り差動トランジスタのエミッタにエミッタが接続され、前記第６バイアストランジスタのベースにベースが接続される第４立上り差動トランジスタと、
前記第３及び第４立上り差動トランジスタのコレクタと前記正の内部電源電圧との間に接続され、前記第３出力信号を発生する第２能動負荷部とを具備することを特徴とする請求項１または２に記載のパワーアンプクリッピング回路。
【請求項１２】
前記第２能動負荷部は、
前記第３立上り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧に接続される第１立上り負荷トランジスタと、
前記第４立上り差動トランジスタのコレクタにコレクタが接続され、前記第１立上り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記正の内部電源電圧にエミッタが接続される第２立上り負荷トランジスタとを具備し、
前記第３出力信号が前記第１及び第２立上り負荷トランジスタのベースから出力されることを特徴とする請求項１１に記載のパワーアンプクリッピング回路。
【請求項１３】
前記第１及び第３立上り差動トランジスタの間と前記第２及び第４立上り差動トランジスタの間に抵抗素子をさらに具備することを特徴とする請求項１１に記載のパワーアンプクリッピング回路。
【請求項１４】
前記第２クリッピング電圧は、
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立上り差動トランジスタのスレッショルド電圧の２ｍ倍ほど高い電圧であり、ここでｍは前記立上り差動トランジスタの数を表すことを特徴とする請求項１または２に記載のパワーアンプクリッピング回路。
【請求項１５】
前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、
前記第２分割電圧と同じレベルであることを特徴とする請求項１４に記載のパワーアンプクリッピング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパワーアンプ(高出力増幅器)回路に係り、特に出力波形がクリッピングされる時の急激な信号変化を抑制し、かつクリッピング以後にも本来の波形と一致する出力波形を発生させるパワーアンプクリッピング回路に関する。さらに、本発明は、パワーアンプ出力クリッピング方法に関する。
【０００２】
【従来の技術】
一般的にパワーアンプは多数のトランジスタや集積回路素子などを具備してオーディオ機器から出力される音声信号を充分なパワーで出力し、より良好な音を発生させる装置である。
【０００３】
パワーアンプ回路に過度な入力が印加されたり、電源回路の電流能力が足りなかったりすれば、パワーアンプ回路から出力される出力波形が歪むようになるが、これをクリッピングという。
【０００４】
パワーアンプ回路は出力信号をさらにフィードバックしてパワーアンプ回路に入力するフィードバックループを具備する。ところが、過度な入力がパワーアンプ回路に印加されたり、電源回路の電流能力が足りなくてパワーアンプ回路から出力される出力波形が歪むようになる現象が発生すると、出力波形が歪む区間ではパワーアンプ回路のフィードバックループが動作できなくなる。
【０００５】
図１は、従来のパワーアンプクリッピング回路の出力波形を示す波形図である。
参照番号１００で表される図１には従来のパワーアンプクリッピング回路の入力波形１１０と出力波形１１２が示されている。
図１を参照すれば、点線部分１１０は出力波形が歪まなかった場合の本来の出力波形を示し、実線部分１１２は出力波形がクリッピングされることを示す。過度な入力が印加された場合、パワーアンプの出力範囲を外れる部分はクリッピングされることが分かる。
【０００６】
高周波雑音１１４が図１に示されている。スピーカはインダクタンス成分を有する負荷と見られるので、出力波形が歪む区間では図１に示されたように高周波の雑音１１４まで発生して相当に耳障りな雑音を伴うようになり、特に高級アンプの場合に深刻に考慮しなければならない問題になる。
【０００７】
図２は、出力歪みを防止するための従来のパワーアンプクリッピング回路を示す回路図である。
図２を参照すれば、従来のパワーアンプクリッピング回路２００は、正の外部電源電圧＋ＶＣＣと接地電圧ＧＮＤとの間に直列に接続された抵抗Ｒ１，Ｒ２により分割された一定した第１電圧ＶＰ１と入力電圧ＶＩとを受信して比較し且つ出力する第１比較器Ｉ１、及び接地電圧ＧＮＤと負の外部電源電圧−ＶＣＣとの間に直列に接続された抵抗Ｒ２，Ｒ１により分割された一定した第２電圧ＶＰ２と入力電圧ＶＩとを受信して比較し且つ出力する第２比較器Ｉ２、第１比較器Ｉ１の出力を受信する第１ダイオードＤ１、第２比較器Ｉ２の出力を受信する第２ダイオードＤ２、第１ダイオードＤ１及び第２ダイオードＤ２の出力により充電されるキャパシタＣ１、このキャパシタＣ１に充電された電圧により抵抗の役割をするトランジスタＪ１、抵抗Ｒ０，Ｒ３，Ｒ４、アンプ２１０及び外部のスピーカの抵抗成分を表すインダクタＬを具備する。
【０００８】
図３は、図２のパワーアンプクリッピング回路の出力波形を示した波形図である。
本来の波形は３１０で表されている。図３の円で示された部分３１４は本来波形３１０に比べて出力波形３１２の歪みがよく現れている。
【０００９】
パワーアンプクリッピング回路２００は図１の出力波形に現れた高周波雑音を改善するためのものである。図２のパワーアンプクリッピング回路２００を使っても高周波雑音は除去されるが、パワーアンプクリッピング回路２００にキャパシタＣ１を追加しなければならず、またキャパシタＣ１により他の歪み３１２が追加される問題がある。
【００１０】
従来のパワーアンプクリッピング回路２００の動作を説明すれば、アンプ２１０の利得をＡＶとし、（Ｒ１＋Ｒ２）／Ｒ２＝ＡＶになるように抵抗Ｒ１，Ｒ２の値を設定すれば、第１電圧ＶＰ１と第２電圧ＶＰ２は各々アンプ２１０の出力Ｖ０がクリッピングされる入力電圧ＶＩのレベルと同様になる（この場合、アンプ２１０の出力範囲は正の外部電源電圧＋ＶＣＣ及び負の外部電源電圧−ＶＣＣと同じであると仮定する。実際には、アンプ２１０内部の素子により正の外部電源電圧＋ＶＣＣ及び負の外部電源電圧−ＶＣＣより小さな値になるが、このような偏差は抵抗Ｒ１，Ｒ２の値により補償できるので説明の便宜のために前記のように仮定する）。
【００１１】
入力電圧ＶＩが第１電圧ＶＰ１より小さく、第２電圧ＶＰ２より大きい場合、すなわち、正常な動作区間では第１比較器Ｉ１と第２比較器Ｉ２の出力は負の値を持ち、よって、第１比較器Ｉ１及び第２比較器Ｉ２の出力は第１ダイオードＤ１及び第２ダイオードＤ２によりブロッキングされ、キャパシタＣ１に電荷が充電されない。したがって、キャパシタＣ１の電位は０Ｖとなり、トランジスタＪ１はターンオフされ、入力電圧ＶＩに直列に接続された抵抗Ｒ０に電流が流れないため、入力電圧ＶＩに電圧降下が発生せず、入力電圧ＶＩの全てがアンプ２１０に印加されて正常動作をするようになる。
【００１２】
しかし、入力電圧ＶＩが第１電圧ＶＰ１より大きい場合、すなわち過電圧がパワーアンプクリッピング回路２００に印加される場合、第２比較器Ｉ２の出力は相変らず負の値を持つが、第１比較器Ｉ１の出力は正の値を持ち、第１ダイオードＤ１はターンオンされてキャパシタＣ１に電荷が充電される。したがって、トランジスタＪ１がターンオンされ、入力電圧ＶＩは抵抗Ｒ０とトランジスタＪ１のターンオン抵抗により分割された値となり、本来の入力電圧ＶＩより小さな値になってアンプ２１０に印加される。ここでトランジスタＪ１は接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Ttansistor）である。アンプ２１０の部分でフィードバックループ(図示せず)の動作が維持され続けられるため、図３に示されたように高周波雑音の発生を抑制しながら出力波形がクリッピングされる。
入力電圧ＶＩが第２電圧ＶＰ２より小さい場合も入力電圧ＶＩが第１電圧ＶＰ１より大きい場合の動作と類似しているのでここでは省略する。
【００１３】
【発明が解決しようとする課題】
ところが、図２のパワーアンプクリッピング回路２００と同じ回路構成を有する場合、回路にキャパシタＣ１を追加しなければならなく、図３に示されたように第１電圧ＶＰ１より大きい入力電圧ＶＩがパワーアンプクリッピング回路２００に印加されてキャパシタＣ１が充電されれば、抵抗Ｒ４により電荷がキャパシタＣ１から完全に放電されるまでトランジスタＪ１がターンオンされて入力電圧ＶＩが分割されるので、過度な入力電圧ＶＩが印加された後、また正常な入力電圧ＶＩが印加されてもアンプ２１０の出力波形Ｖ０が一定時間の間(すなわち、キャパシタＣ１の電荷が完全に放電される間)正常な出力波形Ｖ０(図３においては点線で表示されている。)より小さく出力されて原音と異なる問題がある。
【００１４】
また、図２のパワーアンプクリッピング回路２００と回路構成は違うが、クリッピング検出器（clipping detector）及び電圧制御減衰器(voltage controlled attenuator)を具備して出力波形の歪みを防ぐようにしたヨーロッパ特許出願：出願番号８８１０８７７２．０もキャパシタを備えるので図２のパワーアンプクリッピング回路２００と同じ問題点を持つ。
【００１５】
本発明は前記問題点を解決するために案出されたものであって、その目的は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制するとともに、キャパシタを省略して、過度な入力電圧の印加後すぐに現れる出力波形も本来の波形と一致させるパワーアンプクリッピング回路及びパワーアンプ出力クリッピング方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、円滑にクリッピングされるようにするだけでなく、キャパシタを省略して、過度な入力電圧の印加後すぐに現れる出力波形も本来の波形と一致するようにしたパワーアンプクリッピング回路を構成することにある。すなわち、出力波形の最小歪みと最小高周波雑音を有するパワーアンプクリッピング回路を構成したものである。
【００１７】
本発明のパワーアンプクリッピング回路は、入力電圧レベル分割部、第１ないし第６バイアストランジスタ、第１及び第２定電流源、第１差動増幅部、第２差動増幅部、第１出力電圧制御部、及び第２出力電圧制御部を具備することを特徴とする。
入力電圧レベル分割部は、入力電圧のレベルが属する区間を分ける第１及び第２分割電圧を発生する。第１及び第２バイアストランジスタは正の内部電源電圧に接続されて電流ミラーを形成し、所定の第１差動増幅部にバイアス電圧を提供する。第３バイアストランジスタは前記第１バイアストランジスタに接続されて前記第１差動増幅部にバイアス電圧を提供する。
第１定電流源は、前記第３バイアストランジスタと負の内部電源電圧間に接続され、前記第３バイアストランジスタを制御する。
第１差動増幅部は、前記第１分割電圧と前記入力電圧を受信し、前記入力電圧のレベルが前記第１分割電圧と所定の第１クリッピング電圧との間にあれば第１出力信号を発生し、前記入力電圧のレベルが前記第１分割電圧を超えれば第２出力信号を発生する。
第４及び第５バイアストランジスタは、負の内部電源電圧に接続されて電流ミラーを形成し、所定の第２差動増幅部にバイアス電圧を提供する。第６バイアストランジスタは、前記第４バイアストランジスタに接続され、前記第２差動増幅部にバイアス電圧を提供する。
第２定電流源は、前記第６バイアストランジスタと正の内部電源電圧間に接続され、前記第６バイアストランジスタを制御する。
第２差動増幅部は、前記第２分割電圧と前記入力電圧とを受信し、前記入力電圧のレベルが所定の第２クリッピング電圧と前記第２分割電圧との間にあれば第３出力信号を発生し、前記入力電圧のレベルが前記第２分割電圧を超えれば第４出力信号を発生する。
第１出力電圧制御部は、前記入力電圧に直列に接続される入力抵抗がパワーアンプに接続される出力ノードと前記負の内部電源電圧との間に接続され、前記第１及び第２出力信号に応答して前記入力電圧のレベルを下げて前記パワーアンプに印加する。
第２出力電圧制御部は、前記正の内部電源電圧と前記出力ノードとに接続され、前記第３及び第４出力信号に応答して前記入力電圧のレベルを上げて前記パワーアンプに印加する。
【００１８】
好ましい形態として、前記入力電圧レベル分割部は、正の外部電源電圧に一端が接続され、前記第１分割電圧を発生する第１ノードに他端が接続される第１分割抵抗と、前記第１ノードに一端が、接地電圧に他端が接続される第２分割抵抗と、前記接地電圧に一端が、前記第２分割電圧を発生する第２ノードに他端が接続される第３分割抵抗と、前記第２ノードに一端が、負の外部電源電圧に他端が接続される第４分割抵抗とを具備する。
【００１９】
また、前記第１差動増幅部は、前記第２バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第１分割電圧がベースに印加される第１立下り差動トランジスタと、前記第２バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第２立下り差動トランジスタと、前記第１立下り差動トランジスタのエミッタにエミッタが接続され、前記第３バイアストランジスタのベースにベースが接続され、コレクタから前記第２出力信号を発生する第３立下り差動トランジスタと、前記第２立下り差動トランジスタのエミッタにエミッタが接続され、前記第３バイアストランジスタのベースにベースが接続される第４立下り差動トランジスタと、前記第３及び第４立下り差動トランジスタのコレクタと前記負の内部電源電圧との間に接続され、前記第１出力信号を発生する第１能動負荷部とを具備する。
【００２０】
さらに、前記第１能動負荷部は、前記第３立下り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記負の内部電源電圧に接続される第１立下り負荷トランジスタと、前記第４立下り差動トランジスタのコレクタにコレクタが接続され、前記第１立下り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記負の内部電源電圧にエミッタが接続される第２立下り負荷トランジスタとを具備し、前記第１出力信号が前記第１及び第２立下り負荷トランジスタのベースから出力される。
【００２１】
前記第１及び第３立下り差動トランジスタの間と、第２及び第４立下り差動トランジスタの間には抵抗素子をさらに具備する。また、前記第１クリッピング電圧は、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立下り差動トランジスタのスレッショルド電圧の２ｎ倍ほど低い電圧であり、ここでｎは立下り差動トランジスタの数を表す。
さらに、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、前記第１分割電圧と同じレベルである。
【００２２】
前記第２差動増幅部は、前記第５バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記第２分割電圧がベースに印加される第１立上り差動トランジスタと、前記第５バイアストランジスタのコレクタ及びベースにコレクタが接続され、前記入力電圧がベースに印加される第２立上り差動トランジスタと、前記第１立上り差動トランジスタのエミッタにエミッタが接続され、前記第６バイアストランジスタのベースにベースが接続され、コレクタから前記第４出力信号を発生する第３立上り差動トランジスタと、前記第２立上り差動トランジスタのエミッタにエミッタが接続され、前記第６バイアストランジスタのベースにベースが接続される第４立上り差動トランジスタと、前記第３及び第４立上り差動トランジスタのコレクタと前記正の内部電源電圧との間に接続され、前記第３出力信号を発生する第２能動負荷部とを具備する。
【００２３】
前記第２能動負荷部は、前記第３立上り差動トランジスタのコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧に接続される第１立上り負荷トランジスタと、前記第４立上り差動トランジスタのコレクタにコレクタが接続され、前記第１立上り負荷トランジスタのベースにベースとコレクタとが共通に接続され、前記正の内部電源電圧にエミッタが接続される第２立上り負荷トランジスタとを具備し、前記第３出力信号が前記第１及び第２立上り負荷トランジスタのベースから出力される。
【００２４】
前記第１及び第３立上り差動トランジスタの間と前記第２及び第４立上り差動トランジスタの間には抵抗素子をさらに具備する。また、前記第２クリッピング電圧は、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧より前記立上り差動トランジスタのスレッショルド電圧の２ｍ倍ほど高い電圧であり、ここでｍは前記立上り差動トランジスタの数を表す。
さらに、前記パワーアンプの出力波形がクリッピングされ始める瞬間の前記入力電圧は、前記第２分割電圧と同じレベルである。
【００２５】
前記第１出力電圧制御部は、前記負の内部電源電圧にエミッタが接続され、前記第１出力信号がベースに印加され、コレクタが前記出力ノードに接続される第１立下り制御トランジスタと、前記負の内部電源電圧にエミッタが接続され、前記第２出力信号がベースに印加され、コレクタが前記出力ノードに接続される第２立下り制御トランジスタとを具備する。
【００２６】
前記第２出力電圧制御部は、前記正の内部電源電圧にエミッタが接続され、前記第３出力信号がベースに印加され、コレクタが前記出力ノードに接続される第１立上り制御トランジスタと、前記正の内部電源電圧にエミッタが接続され、前記第４出力信号がベースに印加され、コレクタが前記出力ノードに接続される第２立上り制御トランジスタとを具備する。
【００２７】
このような本発明に係るパワーアンプクリッピング回路は、過度な入力電圧の印加によって出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、かつ過度な入力電圧の印加後すぐに現れる出力波形も最初の波形と一致する長所がある。
【００２８】
本発明のパワーアンプ出力クリッピング方法は、（ａ）入力電圧を受信する段階と、（ｂ）入力電圧のレベル区間を分ける第１及び第２分割電圧を発生する段階と、（ｃ）前記入力電圧を前記第１分割電圧及び所定の第１クリッピング電圧と比較する段階と、（ｄ）前記入力電圧のレベルが前記第１分割電圧と前記第１クリッピング電圧との間にあれば第１出力信号を発生する段階と、（ｅ）前記入力電圧のレベルが前記第１分割電圧を超えれば第２出力信号を発生する段階と、（ｆ）前記入力電圧を前記第２分割電圧及び所定の第２クリッピング電圧と比較する段階と、（ｇ）前記入力電圧のレベルが前記第２クリッピング電圧と前記第２分割電圧との間にあれば第３出力信号を発生する段階と、（ｈ）前記入力電圧のレベルが前記第２分割電圧を超えれば第４出力信号を発生する段階と、（ｉ）前記第１及び第２出力信号に応答して前記入力電圧のレベルを下げる方向に調整する段階と、（ｊ）前記第３及び第４出力信号に応答して前記入力電圧のレベルを高める方向に調整する段階と、（ｋ）前記調整された電圧を前記パワーアンプに印加する段階とを具備することを特徴とする。
【００２９】
具体例として、前記入力電圧はクリッピングが始まる瞬間の前記第１分割電圧と同じ電圧レベルを有し、前記第１クリッピング電圧はクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど小さい電圧を有し、前記第２クリッピング電圧はクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど大きい電圧を有する。
【００３０】
また、本発明に係るパワーアンプクリッピング回路は、他の形態として、入力電圧を受信する受信手段と、入力電圧のレベル区間を分ける第１及び第２分割電圧を発生する分割手段と、前記入力電圧を前記第１分割電圧及び所定の第１クリッピング電圧と比較する第１比較手段と、前記入力電圧のレベルが前記第１分割電圧と前記第１クリッピング電圧との間にあれば第１出力信号を発生する第１発生手段と、前記入力電圧のレベルが前記第１分割電圧を超えれば第２出力信号を発生する第２発生手段と、前記入力電圧を前記第２分割電圧及び所定の第２クリッピング電圧と比較する第２比較手段と、前記入力電圧のレベルが前記第２クリッピング電圧と前記第２分割電圧との間にあれば第３出力信号を発生する第３発生手段と、前記入力電圧のレベルが前記第２分割電圧を超えれば第４出力信号を発生する第４発生手段と、前記第１及び第２出力信号に応答して前記入力電圧のレベルを下げる方向に調整する第１調整手段と、前記第３及び第４出力信号に応答して前記入力電圧のレベルを高める方向に調整する第２調整手段と、前記調整された電圧を前記パワーアンプに印加する印加手段とを具備する。
【００３１】
さらに、前記パワーアンプクリッピング回路は、好ましい形態として、前記第１分割電圧をクリッピングが始まる瞬間の前記入力電圧と同一に制御する第１制御手段と、前記第１クリッピング電圧をクリッピングが始まる瞬間の前記入力電圧より一定電圧レベルほど小さい電圧に制御する第２制御手段と、前記第２クリッピング電圧をクリッピングが始まる瞬間の前記入力電圧より一定した電圧レベルほど大きい電圧に制御する第３制御手段とを具備する。
【００３２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明する。なお、以下の最適な実施の形態において特定用語が使われるが、これは単に本発明を説明する目的から使われるものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われるものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。また、各図面に提示された同じ参照符号は同じ部材を示す。
【００３３】
図４は本発明に係るパワーアンプクリッピング回路の実施の形態を示す回路図である。
図４を参照すれば、パワーアンプクリッピング回路４００は入力電圧レベル分割部４１０、第１ないし第６バイアストランジスタＢＴＲ１〜ＢＴＲ６、第１及び第２定電流源ＩＣ１，ＩＣ２、第１差動増幅部４２０、第２差動増幅部４３０、第１出力電圧制御部４４０、及び第２出力電圧制御部４５０を具備する。
【００３４】
入力電圧レベル分割部４１０は入力電圧ＶＩのレベルが属する区間を分ける第１及び第２分割電圧ＶＰ１，ＶＰ２を各々発生する。
より詳細に説明すれば、入力電圧レベル分割部４１０は正の外部電源電圧＋ＶＣＣに一端が、第１分割電圧ＶＰ１を発生する第１ノードＮ１に他端が接続される第１分割抵抗Ｒ１と、第１ノードＮ１に一端が、接地電圧ＧＮＤに他端が接続される第２分割抵抗Ｒ２と、接地電圧ＧＮＤに一端が、第２分割電圧ＶＰ２を発生する第２ノードＮ２に他端が接続される第３分割抵抗Ｒ３と、第２ノードＮ２に一端が、負の外部電源電圧−ＶＣＣに他端が接続される第４分割抵抗Ｒ４とを具備する。
第１ないし第４分割抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は、第２分割抵抗Ｒ２と第３分割抵抗Ｒ３とが同じ抵抗値を持ち、第１分割抵抗Ｒ１と第４分割抵抗Ｒ４とが同じ抵抗値を持つ。
第１及び第２分割抵抗Ｒ１，Ｒ２は、第１分割抵抗Ｒ１の抵抗値と第２分割抵抗Ｒ２の抵抗値との和を第２分割抵抗Ｒ２の抵抗値で割ったものがパワーアンプ４６０の利得と同一である。
【００３５】
第１及び第２バイアストランジスタＢＴＲ１，ＢＴＲ２は、正の内部電源電圧ＩＶＣＣに接続されて電流ミラーを形成し、所定の第１差動増幅部４２０にバイアス電圧を提供する。第３バイアストランジスタＢＴＲ３は第１バイアストランジスタＢＴＲ１に接続され、前記第１差動増幅部４１０にバイアス電圧を提供する。
第１定電流源ＩＣ１は、第３バイアストランジスタＢＴＲ３と負の内部電源電圧−ＩＶＣＣ間に接続され、第３バイアストランジスタＢＴＲ３を制御する。
【００３６】
第１差動増幅部４２０は、第１分割電圧ＶＰ１と入力電圧ＶＩを受信し、入力電圧ＶＩのレベルが第１分割電圧ＶＰ１と所定の第１クリッピング電圧ＶＣＰ１との間にあれば第１出力信号ＯＵＴＳ１を発生し、入力電圧ＶＩのレベルが第１分割電圧ＶＰ１を超えれば第２出力信号ＯＵＴＳ２を発生する。
【００３７】
より詳細に説明すれば、第１差動増幅部４２０は、第２バイアストランジスタＢＴＲ２のコレクタ及びベースにコレクタが接続され、第１分割電圧ＶＰ１がベースに印加される第１立下り差動トランジスタＱ１と、第２バイアストランジスタＢＴＲ２のコレクタ及びベースにコレクタが接続され、入力電圧ＶＩがベースに印加される第２立下り差動トランジスタＱ２と、第１立下り差動トランジスタＱ１のエミッタにエミッタが接続され、第３バイアストランジスタＢＴＲ３のベースにベースが接続され、コレクタから第２出力信号ＯＵＴＳ２を発生する第３立下り差動トランジスタＱ３と、第２立下り差動トランジスタＱ２のエミッタにエミッタが接続され、第３バイアストランジスタＢＴＲ３のベースにベースが接続される第４立下り差動トランジスタＱ４と、第３及び第４立下り差動トランジスタＱ３，Ｑ４のコレクタと負の内部電源電圧−ＩＶＣＣとの間に接続され、第１出力信号ＯＵＴＳ１を発生する第１能動負荷部４２５とを具備する。
【００３８】
第１能動負荷部４２５は、第３立下り差動トランジスタＱ３のコレクタにコレクタが接続され、エミッタが負の内部電源電圧−ＩＶＣＣに接続される第１立下り負荷トランジスタＱ５、及び第４立下り差動トランジスタＱ４のコレクタにコレクタが接続され、第１立下り負荷トランジスタＱ５のベースにベースとコレクタとが共通に接続され、負の内部電源電圧−ＩＶＣＣにエミッタが接続される第２立下り負荷トランジスタＱ６を具備し、第１出力信号ＯＵＴＳ１が第１及び第２立下り負荷トランジスタＱ５，Ｑ６のベースから出力される。
【００３９】
第１及び第３立下り差動トランジスタＱ１，Ｑ３の間と第２及び第４立下り差動トランジスタＱ２，Ｑ４の間に抵抗素子をさらに具備することができる。また、第１クリッピング電圧ＶＣＰ１は、パワーアンプ４６０の出力波形Ｖ０がクリッピングされ始める瞬間の入力電圧ＶＩより立下り差動トランジスタのスレッショルド電圧の２ｎ倍ほど低い電圧であり、ここでｎは立下り差動トランジスタの数を表す。
本発明の実施の形態において入力電圧ＶＩは、パワーアンプ４６０の出力波形Ｖ０がクリッピングされ始める瞬間の第１分割電圧ＶＰ１と同じである。
【００４０】
第４及び第５バイアストランジスタＢＴＲ４，ＢＴＲ５は、負の内部電源電圧−ＩＶＣＣに接続されて電流ミラーを形成し、所定の第２差動増幅部４３０にバイアス電圧を提供する。第６バイアストランジスタＢＴＲ６は、第４バイアストランジスタＢＴＲ４に接続され、第２差動増幅部４３０にバイアス電圧を提供する。
第２定電流源ＩＣ２は、第６バイアストランジスタＢＴＲ６と正の内部電源電圧ＩＶＣＣ間に接続され、第６バイアストランジスタＢＴＲ６を制御する。
【００４１】
第２差動増幅部４３０は、第２分割電圧ＶＰ２と入力電圧ＶＩを受信し、入力電圧ＶＩのレベルが所定の第２クリッピング電圧ＶＣＰ２と第２分割電圧ＶＰ２との間にあれば第３出力信号ＯＵＲ３を発生し、入力電圧ＶＩのレベルが第２分割電圧ＶＰ２を超えれば第４出力信号ＯＵＴＳ４を発生する。
【００４２】
より詳細に説明すれば、第２差動増幅部４３０は、第５バイアストランジスタＢＴＲ５のコレクタ及びベースにコレクタが接続され、第２分割電圧ＶＰ２がベースに印加される第１立上り差動トランジスタＱ１２と、第５バイアストランジスタＢＴＲ５のコレクタ及びベースにコレクタが接続され、入力電圧ＶＩがベースに印加される第２立上り差動トランジスタＱ１３と、第１立上り差動トランジスタＱ１２のエミッタにエミッタが接続され、第６バイアストランジスタＢＴＲ６のベースにベースが接続され、コレクタから第４出力信号ＯＵＴＳ４を発生する第３立上り差動トランジスタＱ１０と、第２立上り差動トランジスタＱ１３のエミッタにエミッタが接続され、第６バイアストランジスタＢＴＲ６のベースにベースが接続される第４立上り差動トランジスタＱ１１と、第３及び第４立上り差動トランジスタＱ１０，Ｑ１１のコレクタと正の内部電源電圧ＩＶＣＣ間に接続され、第３出力信号ＯＵＴＳ３を発生する第２能動負荷部４３５とを具備する。
【００４３】
第２能動負荷部４３５は、第３立上り差動トランジスタＱ１０のコレクタにコレクタが接続され、エミッタが前記正の内部電源電圧ＩＶＣＣに接続される第１立上り負荷トランジスタＱ７、及び第４立上り差動トランジスタＱ１１のコレクタにコレクタが接続され、第１立上り負荷トランジスタＱ７のベースにベースとコレクタとが共通に接続され、正の内部電源電圧ＩＶＣＣにエミッタが接続される第２立上り負荷トランジスタＱ８を具備し、第３出力信号ＯＵＴＳ３が第１及び第２立上り負荷トランジスタＱ７，Ｑ８のベースから出力される。
【００４４】
第１及び第３立上り差動トランジスタＱ１２，Ｑ１０間と第２及び第４立上り差動トランジスタＱ１３，Ｑ１１との間に抵抗素子をさらに具備することもできる。第２クリッピング電圧ＶＣＰ２は、パワーアンプ４６０の出力波形Ｖ０がクリッピングされ始める瞬間の入力電圧ＶＩより立上り差動トランジスタのスレッショルド電圧の２ｍ倍ほど高い電圧であり、ここでｍは前記立上り差動トランジスタの数を表す。
本発明の実施の形態においてパワーアンプ４６０の入力電圧ＶＩは、出力波形Ｖ０がクリッピングされ始める瞬間の第２分割電圧ＶＰ２と同じである。
【００４５】
第１出力電圧制御部４４０は、負の内部電源電圧−ＩＶＣＣと、入力電圧ＶＩに直列に接続される入力抵抗Ｒ０がパワーアンプ４６０に接続される出力ノードＮＯＵＴとの間に接続され、第１及び第２出力信号ＯＵＴＳ１，ＯＵＴＳ２に応答して入力電圧ＶＩのレベルを下げてパワーアンプ４６０に印加する。
より詳細に説明すれば、第１出力電圧制御部４４０は、負の内部電源電圧−ＩＶＣＣにエミッタが接続され、第１出力信号ＯＵＴＳ１がベースに印加され、コレクタが出力ノードＮＯＵＴに接続される第１立下り制御トランジスタＱ１４、及び負の内部電源電圧−ＩＶＣＣにコレクタが接続され、第２出力信号ＯＵＴＳ２がベースに印加され、エミッタが出力ノードＮＯＵＴに接続される第２立下り制御トランジスタＱ１６を具備する。
【００４６】
第２出力電圧制御部４５０は、正の内部電源電圧ＩＶＣＣと出力ノードＮＯＵＴとの間に接続され、第３及び第４出力信号ＯＵＴＳ３，ＯＵＴＳ４に応答して入力電圧ＶＩのレベルを上げる。そして、第２出力電圧制御部４５０は入力電圧ＶＩをパワーアンプ４６０に印加する。
より詳細に説明すれば、第２出力電圧制御部４５０は、正の内部電源電圧ＩＶＣＣにエミッタが接続され、第３出力信号ＯＵＴＳ３がベースに印加され、コレクタが出力ノードＮＯＵＴに接続される第１立上り制御トランジスタＱ９、及び正の内部電源電圧ＩＶＣＣにコレクタが接続され、第４出力信号ＯＵＴＳ４がベースに印加され、エミッタが出力ノードＮＯＵＴに接続される第２立上り制御トランジスタＱ１５を具備する。
【００４７】
図５の参照番号５００で示されている部分は図４のパワーアンプクリッピング回路の出力波形を示した波形図である。
ここで、本来の入力波形５１０は、高周波雑音なしに出力波形５１２にクリッピングされている。また、従来の回路でキャパシタの追加により発生した歪みがないこと、さらに如何なる追加的な歪が発生していないことが円で示された部分５１４から分かる。
【００４８】
以下、図４及び図５を参照して本発明に係るパワーアンプクリッピング回路の動作を詳細に説明する。
図４のパワーアンプ４６０の利得をＡＶとし、(Ｒ１+Ｒ２)/Ｒ２＝ＡＶになるように第１分割抵抗Ｒ１と第２分割抵抗Ｒ２との抵抗値を設定する。第３分割抵抗Ｒ３は第２分割抵抗Ｒ２と、第４分割抵抗Ｒ４は第１分割抵抗Ｒ１と各々抵抗値が同じなので、第１ないし第４分割抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値を前記の数学式が成立するように設定すれば、第１分割電圧ＶＰ１と第２分割電圧ＶＰ２は各々パワーアンプ４６０の出力Ｖ０がクリッピングされる入力電圧ＶＩのレベルと同一になる（この場合、パワーアンプ４６０の出力範囲は正の外部電源電圧＋ＶＣＣ及び負の外部電源電圧−ＶＣＣと同じであると仮定する。実際には、パワーアンプ４６０内部の素子により出力範囲は正の外部電源電圧＋ＶＣＣ及び負の外部電源電圧−ＶＣＣより小さな値になるが、このような偏差は第１ないし第４分割抵抗らＲ１，Ｒ２，Ｒ３，Ｒ４の値によって補償できるので説明の便宜のために上のように仮定する）。
【００４９】
入力電圧ＶＩが第１分割電圧ＶＰ１より小さく、第２分割電圧ＶＰ２より大きい場合、すなわち、出力波形Ｖ０がクリッピングされない区間内で入力電圧ＶＩがスイングしている場合には、第１差動増幅部４２０の第２立下り差動トランジスタＱ２、及び第２差動増幅部４３０の第２立上り差動トランジスタＱ１３はターンオフされる。したがって、第１出力電圧制御部４４０の第１立下り制御トランジスタＱ１４及び第２立下り制御トランジスタＱ１６と、第２出力電圧制御部４５０の第１立上り制御トランジスタＱ９及び第２立上り制御トランジスタＱ１５もターンオフされ、入力電圧ＶＩと出力ノードＮＯＵＴとの間に直列に接続される入力抵抗Ｒ０に電流が流れないため、入力電圧ＶＩに電圧立下りが発生せず、入力電圧ＶＩの全てがパワーアンプ４６０に印加されて正常動作をするようになる。
【００５０】
入力電圧ＶＩが第１分割電圧ＶＰ１に接近して第１差動増幅部４２０の第２立下り差動トランジスタＱ２がアクティブ領域に入って第２立下り差動トランジスタＱ２に電流が流れ始めれば、電流は第４立下り差動トランジスタＱ４、及び第１能動負荷部４２５の第２立下り負荷トランジスタＱ６に流れる。すると、第２立下り負荷トランジスタＱ６は第１出力信号ＯＵＴＳ１を発生し、第１出力信号ＯＵＴＳ１は第１出力電圧制御部４４０の第１立下り制御トランジスタＱ１４に印加される。ここで、第１出力信号ＯＵＴＳ１は第２立下り差動トランジスタＱ２から第２立下り負荷トランジスタＱ６に流れる電流であることが分かる。
【００５１】
すると、第１立下り制御トランジスタＱ１４を介して入力抵抗Ｒ０に電流が流れ始めるため、入力抵抗Ｒ０に電圧立下りが発生し始める。そして、入力抵抗Ｒ０の電圧立下りによって、パワーアンプ４６０の出力波形Ｖ０をクリッピングさせる入力電圧ＶＩより一定した電圧レベルほど減衰された入力電圧ＶＩがパワーアンプ４６０に印加される。
これをパワーアンプ４６０の出力の部分で考えれば、出力波形Ｖ０がクリッピングされる電圧より一定した電圧ほど低い電圧から出力波形Ｖ０が滑らかに出力されるということを意味する。これは図５において（ｉ）に示されている。
【００５２】
より詳細に説明すれば、第１差動増幅部４２０の第２立下り差動トランジスタＱ２がアクティブ領域に入り始める入力電圧ＶＩは、図４の本発明の実施の形態では第１差動増幅部４２０が第１ないし第４立下り差動トランジスタＱ１〜Ｑ４の２段構成であるため、概略“第１分割電圧ＶＰ１-８＊ＶＴ”(ここで、ＶＴは第１ないし第４立下り差動トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のスレッショルド電圧)程度となる。ここで＊表示は乗算を意味する。以下同じである。また、以下では第２立下り差動トランジスタＱ２がアクティブ領域に入り始める電圧レベルを第１クリッピング電圧ＶＣＰ１とする。
第１クリッピング電圧ＶＣＰ１は、パワーアンプ４６０の出力波形Ｖ０がクリッピングされ始める瞬間の入力電圧ＶＩレベル(本発明の実施の形態においては第１分割電圧ＶＰ１と同じ電圧レベルである)より概略８＊ＶＴぐらい低い電圧である。そして、この第１クリッピング電圧ＶＣＰ１からパワーアンプ４６０に印加される入力電圧ＶＩのレベルが減衰されることになり、出力からみれば出力波形Ｖ０がクリッピングされる電圧より概略８＊ＶＴ＊ＡＶぐらい低い電圧から出力波形Ｖ０が滑らかに出力されて全体的にも円滑にクリッピングされる。
【００５３】
図４の実施の形態では、第１差動増幅部４２０の第１及び第３立下り差動トランジスタＱ１，Ｑ３の間と第２及び第４立下り差動トランジスタＱ２，Ｑ４間に抵抗素子をさらに具備できる。ここで抵抗素子とは普通の抵抗であり、またはダイオードである。このように普通の抵抗やダイオードをさらに具備することによって出力波形Ｖ０をより一層線形に制御できる。
【００５４】
入力電圧ＶＩが第１分割電圧ＶＰ１より高まれば、第１差動増幅部４２０の第２立下り差動トランジスタＱ２の電流が増加し、それは第２立下り負荷トランジスタＱ６に印加される。すると、第１立下り負荷トランジスタＱ５が第２立下り負荷トランジスタＱ６と電流ミラーの関係にあるので第１立下り負荷トランジスタＱ５の電流も増加し、第２出力信号ＯＵＴＳ２が発生されて第２立下り制御トランジスタＱ１６に印加される。よって、第２立下り制御トランジスタＱ１６はターンオンされる。第２出力信号ＯＵＴＳ２は電流であることが分かる。
【００５５】
すると、入力抵抗Ｒ０に流れる電流としては、第１立下り制御トランジスタＱ１４のコレクタ電流だけでなく第２立下り制御トランジスタＱ１６のエミッタ電流も加えられる。しかも、第１立下り制御トランジスタＱ１４の電流は[第４立下り差動トランジスタＱ４の電流＊(第２立下り負荷トランジスタＱ６及び第１立下り制御トランジスタＱ１４の電流ミラーの比)]で流れるが、第２立下り制御トランジスタＱ１６の電流は概略[(第４立下り差動トランジスタＱ４のコレクタ電流−第３立下り差動トランジスタＱ３のコレクタ電流)＊第２立下り制御トランジスタＱ１６の電流利得値]で流れる。したがって、入力電圧ＶＩが第１分割電圧ＶＰ１より大きい場合は、入力電圧ＶＩが第１クリッピング電圧ＶＣＰ１と第１分割電圧ＶＰ１との間にある時より極めて多くの電流が入力抵抗Ｒ０に流れるようになる。
これは、入力電圧ＶＩが第１分割電圧ＶＰ１より大きくなっても、パワーアンプ４６０に入力される入力電圧ＶＩは絶対に第１分割電圧ＶＰ１より極少量以上は大きくならないということを意味する。そして、入力電圧ＶＩが、出力波形Ｖ０にクリッピングが発生する電圧すなわち第１分割電圧ＶＰ１より極少量以上は大きくならないため、パワーアンプ４６０の出力波形Ｖ０もほとんど水平にクリッピングされる。これは図５の（ii)に示されている。
【００５６】
入力電圧ＶＩが第２分割電圧ＶＰ２に近づく場合の第２差動増幅部４３０及び第２出力電圧制御部４５０の動作は、入力電圧ＶＩが第１分割電圧ＶＰ１に近づく場合の第１差動増幅部４２０及び第１出力電圧制御部４４０の動作と同一で、電流方向のみ反対であるため詳細な説明は省略する。
【００５７】
図４のパワーアンプクリッピング回路４００の動作を入力電圧ＶＩの大きさにより三部分に分けて整理すれば次の通りである。
【００５８】
第１に、正常動作区間は入力電圧ＶＩが“第２分割電圧ＶＰ２+８＊ＶＴ”より大きく、“第１分割電圧ＶＰ１-８＊ＶＴ”より小さな場合であって、入力抵抗Ｒ０に電流が流れない。したがって、パワーアンプ４６０に入力電圧ＶＩがそのまま印加される。
【００５９】
第２に、出力波形Ｖ０が滑らかにクリッピングされる区間は、入力電圧ＶＩが第２分割電圧ＶＰ２より大きく、“第２分割電圧ＶＰ２+８＊ＶＴ”より小さな場合、または入力電圧ＶＰ１が“第１分割電圧ＶＰ１-８＊ＶＴ”より大きく、第１分割電圧ＶＰ１より小さな場合であって、入力抵抗Ｒ０に流れる電流は第１立上り制御トランジスタＱ９のコレクタ電流または第１立下り制御トランジスタＱ１４のコレクタ電流である。したがって、パワーアンプ４６０に印加される入力電圧ＶＩは、“入力電圧ＶＩ-(第１立上り制御トランジスタＱ９のコレクタ電流または第１立下り制御トランジスタＱ１４のコレクタ電流)＊入力抵抗Ｒ０”である。
【００６０】
第３に、出力波形Ｖ０が完全にクリッピングされる区間は、入力電圧ＶＩが第１分割電圧ＶＰ１より大きく、または入力電圧ＶＩが第２分割電圧ＶＰ２より小さな場合であって、入力抵抗Ｒ０に流れる電流は、“第１立下り制御トランジスタＱ１４の電流＋第２立下り制御トランジスタＱ１６の電流”または“第１立上り制御トランジスタＱ９の電流＋第２立上り制御トランジスタＱ１５の電流”である。したがって、パワーアンプ４６０に印加される入力電圧ＶＩは、“入力電圧ＶＩ−(第１立下り制御トランジスタＱ１４の電流＋第２立下り制御トランジスタＱ１６の電流または第１立上り制御トランジスタＱ９の電流＋第１立上り制御トランジスタＱ１５の電流)＊入力抵抗Ｒ０”である。
【００６１】
そして、このような本発明のパワーアンプクリッピング回路４００によれば、クリッピングされる場合にもパワーアンプ４６０のフィードバックループが破れず、正常な状態にあるので、スピーカを表すインダクタＬ負荷による高周波雑音が発生しない。また、キャパシタを使っていないので、キャパシタの放電により出力波形Ｖ０が正常な出力波形より小さく出力される短所がない。
【００６２】
さらに、従来の図２のパワーアンプクリッピング回路２００では、出力波形Ｖ０が正常動作区間と完全クリッピング区間だけであるので、正常動作区間と完全クリッピング区間の境界面における急激な出力波形Ｖ０の変化による雑音が発生する恐れがあるが、本発明は全くない。
【００６３】
さらに、第１差動増幅部４２０または第２差動増幅部４３０にダイオードやエミッタ抵抗を追加して回路構成を異ならせることにより第１または第２クリッピング電圧ＶＣＰ１，ＶＣＰ２を変化させ得る。
【００６４】
【発明の効果】
以上のように、本発明に係るパワーアンプクリッピング回路及びパワーアンプ出力クリッピング方法は、過度な入力電圧の印加により出力波形がクリッピングされる時、出力波形の急激な変化を抑制し、かつ過度な入力電圧の印加以後すぐ現れる出力波形も本来の波形と一致する長所がある。すなわち、出力波形歪み及び高周波雑音を最小化できる。
【図面の簡単な説明】
【図１】従来のパワーアンプクリッピング回路の出力波形を示す波形図である。
【図２】出力歪みを防止するための従来のパワーアンプクリッピング回路を示す回路図である。
【図３】図２のパワーアンプクリッピング回路の出力波形を示した波形図である。
【図４】本発明に係るパワーアンプクリッピング回路の実施の形態を示す回路図である。
【図５】図４のパワーアンプクリッピング回路の出力波形を示した波形図である。
【符号の説明】
４００    パワーアンプクリッピング回路
４１０    入力電圧レベル分割部４１０
ＢＴＲ１〜ＢＴＲ６    第１ないし第６バイアストランジスタ
ＩＣ１，ＩＣ２    第１及び第２定電流源
４２０    第１差動増幅部
４３０    第２差動増幅部
４４０    第１出力電圧制御部
４５０    第２出力電圧制御部
４６０    パワーアンプ
【図１】
0004017513.tif 000002
【図２】
0004017513.tif 000003
【図３】
0004017513.tif 000004
【図４】
0004017513.tif 000005
【図５】
0004017513.tif 000006