(57)【特許請求の範囲】
【請求項１】
各々が、２入力を有するとともに、前記２入力の電圧を所定の比率に分割することにより１つの出力を発する、第１分割回路および第２分割回路を備え、
前記第１分割回路の出力は、前記第２分割回路の入力に接続され、
前記第２分割回路の出力は、前記第１分割回路の入力に接続される、電位生成回路。
【請求項２】
前記第１分割回路および前期第２分割回路は、それぞれ、
第１入力端子および第２入力端子と、
前記第１入力端子に接続される第１抵抗と、
前記第２入力端子に接続される第２抵抗と、
前記第１抵抗にゲ−トおよび一方端子が接続され、第１ノ−ドに他方端子が接続される第１ｎチャネルトランジスタと、
前記第２抵抗にゲ−トおよび一方端子が接続され、前記第１ノ−ドに他方端子が接続される第１ｐチャネルトランジスタと、
前記第１入力端子に一方端子が接続され、出力ノ−ドとしての第２ノ−ドに他方端子が接続され、かつ、前記第１抵抗にゲ−トが接続される第２ｎチャネルトランジスタと、
前記第２入力端子に一方端子が接続され、前記第２ノ−ドに他方端子が接続され、かつ、前記第２抵抗にゲ−トが接続される第２ｐチャネルトランジスタとを備え、
前記第２ｐチャネルトランジスタの基板は、前記第１入力端子に接続されているとともに、前記第１ｐチャネルトランジスタの基板は、前記第１ノ−ドに接続されている、請求項１に記載の電位生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電位生成回路に関し、特に、分割回路を備える電位生成回路に関する。
【０００２】
【従来の技術】
近年、マトリクス型のメモリ素子やＤＡコンバ−タなどの様々な電子機器において、所定の電位を生成する電位生成回路が用いられている。電位生成回路では、通常、抵抗分割などを用いて電源電圧を等分割することによって、所定の電位を生成している。
【０００３】
図６は、従来の抵抗分割によるＤＡコンバ−タの全体構成を示した回路図である。図６を参照して、従来のＤＡコンバ−タ１００では、一定の抵抗値のｎ個の抵抗Ｒ1〜Ｒnが直列に接続されている。抵抗Ｒ1の一方の端部は、電圧Ｖrtが印加される第１端子１２０に接続されており、抵抗Ｒnの一方の端部は、電圧Ｖrb（＜Ｖrt）が印加される第２端子１３０に接続されている。抵抗Ｒ1〜Ｒnの各抵抗間と、第１端子１２０と、第２端子１３０とから引き出された信号線は、それぞれ、Ｄｉｎ回路１０１の端子Ｔ100〜Ｔnに接続されている。
【０００４】
このＤＡコンバ−タ１００では、外部から入力されたデジタル信号に基づいて、スイッチＳ100〜Ｓnの任意の１つをオンすることにより、その入力されたデジタル信号に対応する所定のアナログ電位を出力端子Ｖｏｕｔから得ることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、図６に示した従来のＤＡコンバ−タ１００では、第１端子１２０から第２端子１３０に向かって定常的に貫通電流が流れるという不都合があった。その結果、消費電力が大きくなるという問題点があった。
【０００６】
また、従来では、電源電圧端子から供給された電位を所定の電位に分割する方法として、フィ−ドバックを用いた方法もある。
【０００７】
図７は、従来のフィ−ドバックを用いた電位生成回路の全体構成を示した回路図である。図７を参照して、従来のフィ−ドバックを用いた電位生成回路２００では、一定の抵抗値を有する４個の抵抗Ｒ201〜Ｒ204が直列に接続されている。そして、抵抗Ｒ201の一方の端部は、電源電圧端子Ｖｃｃに接続されており、抵抗Ｒ204の一方の端部は、接地端子ＧＮＤに接続されている。各抵抗Ｒ201〜Ｒ204間の接続部からは、信号線がそれぞれ引き出されている。各信号線は、それぞれ、フィ−ドバック回路２０１ａ〜２０１ｃの入力端子Ｔ221〜Ｔ223に接続されている。
【０００８】
このフィ−ドバック回路２０１ａ〜２０１ｃは、オペアンプ２１１と、ｐチャネルトランジスタＰＴ２１２と、抵抗Ｒ205とを含んでいる。このフィ−ドバック回路２０１ａ〜２０１ｃは、抵抗を増加したときの応答速度の遅さを補う回路であり、入力端子Ｔ221〜Ｔ223の入力電圧と、出力端子Ｖｏｕｔから出力される出力電圧とが等しくなるように、ｐチャネルトランジスタＰＴ２１２と抵抗Ｒ205とを用いて調整する。これにより、入力端子Ｔ221、Ｔ222およびＴ223に対応する出力端子Ｖｏｕｔからは、それぞれ、３／４Ｖｃｃ、２／４Ｖｃｃおよび１／４Ｖｃｃの電圧が出力される。
【０００９】
しかしながら、図７に示したフィ−ドバックを用いた電位生成回路２００においても、電源電圧端子Ｖｃｃから接地端子ＧＮＤに向かって、定常的な貫通電流が発生するという不都合があった。その結果、消費電流が増大するという問題点があった。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、消費電流を低減することが可能な電位生成回路を提供することである。
【００１１】
この発明のもう１つの目的は、上記した電位生成回路において、複雑な回路構成を用いることなく、定常的な貫通電流に起因する消費電流を低減することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１における電位生成回路は、各々が、２入力を有するとともに、２入力の電圧を所定の比率に分割することにより１つの出力を発する、第１分割回路および第２分割回路を備え、第１分割回路の出力は、第２分割回路の入力に接続され、第２分割回路の出力は、第１分割回路の入力に接続される。
【００１３】
請求項１における電位生成回路では、上記のように構成することによって、所定の電位を生成することにより、複雑な回路構成を用いることなく、電源電圧などを任意に分割した電圧を得ることができる。また、貫通電流の少ない分割回路を用いれば、消費電流を低減することができる。
【００１５】
請求項２における電位生成回路は、請求項１の構成において、第１分割回路および第２分割回路は、それぞれ、第１入力端子および第２入力端子と、第１入力端子に接続される第１抵抗と、第２入力端子に接続される第２抵抗と、第１抵抗にゲ−トおよび一方端子が接続され、第１ノ−ドに他方端子が接続される第１ｎチャネルトランジスタと、第２抵抗にゲ−トおよび一方端子が接続され、第１ノ−ドに他方端子が接続される第１ｐチャネルトランジスタと、第１入力端子に一方端子が接続され、出力ノ−ドとしての第２ノ−ドに他方端子が接続され、かつ、第１抵抗にゲ−トが接続される第２ｎチャネルトランジスタと、第２入力端子に一方端子が接続され、第２ノ−ドに他方端子が接続され、かつ、第２抵抗にゲ−トが接続される第２ｐチャネルトランジスタとを備えている。そして、第２ｐチャネルトランジスタの基板は、第１入力端子に接続されているとともに、第１ｐチャネルトランジスタの基板は、第１ノ−ドに接続されている。このように構成すれば、たとえば、第１入力端子に電源電圧端子を接続すれば、第２ｐチャネルトランジスタのしきい値電圧が高くなるので、第２ｐチャネルトランジスタは定常的にはオフ状態になるとともに、出力ノ−ドである第２ノ−ドの電位が上昇した時のみオン状態になる。これにより、定常的な貫通電流は流れないので、容易に、低消費電力の分割回路を得ることができる。その結果、低消費電力の分割回路を複数含む低消費電力の電位生成回路を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態による電位生成回路の構成を示した概略図である。図２は、図１に示した第１実施形態による電位生成回路に含まれる１／２電位生成回路の内部構成を示した回路図である。図３は、図１に示した第１実施形態による電位生成回路の内部構成を示した回路図である。なお、第１実施形態では、２個の１／２電位生成回路１ａおよび１ｂを組み合わせることにより構成された電位生成回路１について説明する。
【００１８】
まず、図１を参照して、第１実施形態による電位生成回路１の全体構成について説明する。この第１実施形態による電位生成回路１は、１／２電位生成回路１ａと１／２電位生成回路１ｂとから構成されている。１／２電位生成回路１ａは、第１入力端子２ａと、第２入力端子３ａと、出力端子４ａとを備えている。また、１／２電位生成回路１ｂは、第１入力端子２ｂと、第２入力端子３ｂと、出力端子４ｂとを備えている。この１／２電位生成回路１ａおよび１ｂは、第１入力端子２ａおよび２ｂと、第２入力端子３ａおよび３ｂとの間に生じた電位差を、それぞれ、１／２に分割して出力端子４ａおよび４ｂに出力する機能を有する。また、１／２電位生成回路１ａの第１入力端子２ａは、電源電圧端子Ｖｃｃに接続されており、１／２電位生成回路１ｂの第２入力端子３ｂは、接地端子ＧＮＤに接続されている。
【００１９】
ここで、第１実施形態の電位生成回路１では、１／２電位生成回路１ａの出力端子４ａは、１／２電位生成回路１ｂの第１入力端子２ｂに接続されている。また、１／２電位生成回路１ｂの出力端子４ｂは、１／２電位生成回路１ａの第２入力端子３ａに接続されている。なお、１／２電位生成回路１ａおよび１／２電位生成回路１ｂは、本発明の「分割回路」の一例である。
【００２０】
次に、図２および図３を参照して、図１に示した電位生成回路１に含まれる１／２電位生成回路１ａおよび１ｂの内部回路構成について説明する。
【００２１】
１／２電位生成回路１ａ（１ｂ）では、図２に示すように、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第１ｎチャネルトランジスタＮＴ１と、第１ｐチャネルトランジスタＰＴ１と、第２ｎチャネルトランジスタＮＴ２と、第２ｐチャネルトランジスタＰＴ２とを備えている。第１抵抗Ｒ１の一方端は、第１入力端子２ａ（２ｂ）に接続されており、第１抵抗Ｒ１の他方端は、ノ−ドＮ３に接続されている。第１ｎチャネルトランジスタＮＴ１のドレインおよびゲ−トは、ノ−ドＮ３に接続されており、第１ｎチャネルトランジスタＮＴ１のソースは、ノ−ド１に接続されている。第１ｐチャネルトランジスタＰＴ１のソ−スは、ノ−ドＮ１に接続されており、第１ｐチャネルトランジスタＰＴ１のゲ−トおよびドレインは、ノ−ドＮ４に接続されている。第２抵抗Ｒ２の一方端は、ノ−ドＮ４に接続されており、他方端は、第２入力端子３ａ（３ｂ）に接続されている。
【００２２】
また、第２ｎチャネルトランジスタＮＴ２のドレインは、第１入力端子２ａ（２ｂ）に接続されており、ソ−ス２はノ−ドＮ２に接続されている。また、第２ｎチャネルトランジスタＮＴ２のゲ−トは、ノ−ドＮ３に接続されている。第２ｐチャネルトランジスタＰＴ２のソ−スは、ノ−ドＮ２に接続されており、ドレインは、第２入力端子３ａ（３ｂ）に接続されている。第２ｐチャネルトランジスタＰＴ２のゲ−トは、ノ−ドＮ４に接続されている。また、第１ｐチャネルトランジスタＰＴ１の基板は、ノ−ドＮ１に接続されており、第２ｐチャネルトランジスタＰＴ２の基板は、第１入力端子２ａ（２ｂ）に接続されている。第１ｎチャネルトランジスタＮＴ１の基板は、第２ｎチャネルトランジスタＮＴ２の基板と接続されている。
【００２３】
また、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を十分大きくすることにより、ノ−ドＮ３の電位が低くなるとともに、ノ−ドＮ４の電位が高くなる。これにより、ノ−ドＮ３、ノ−ドＮ１およびノ−ドＮ４の電位は、それぞれ、第１ｎチャネルトランジスタＮＴ１および第１ｐチャネルトランジスタＰＴ１がカットオフぎりぎりの電位に落ち着く。この場合、ノ−ドＮ３とノ−ドＮ４との間の電位差は、第１ｎチャネルトランジスタＮＴ１のしきい値電圧Ｖtnと第１ｐチャネルトランジスタＰＴ１のしきい値電圧Ｖtpとの和（Ｖtn＋Ｖtp）になる。
【００２４】
また、第１抵抗Ｒ１および第２抵抗Ｒ２のそれぞれの抵抗値は、ノ−ドＮ１の電位が第１入力端子２ａ（２ｂ）と第２入力端子３ａ（３ｂ）との電位差の２分の１になるように設定されている。これにより、たとえば、第１入力端子２ａ（２ｂ）にＶｃｃの電位を印加するとともに、第２入力端子３ａ（３ｂ）を接地した場合、ノ−ドＮ１の電位は、１／２Ｖｃｃとなる。この場合、ノ−ドＮ３の電位は、１／２Ｖｃｃ＋Ｖtnとなり、ノ−ドＮ４の電位は１／２Ｖｃｃ−Ｖtpとなる。ノ−ドＮ３の電位（１／２Ｖｃｃ＋Ｖtn）は、第１ｎチャネルトランジスタＮＴ１のゲ−トと第２ｎチャネルトランジスタＮＴ２のゲ−トとに印加され、ノ−ドＮ４の電位（１／２Ｖｃｃ−Ｖtp）は、第１ｐチャネルトランジスタＰＴ１のゲ−トと第２ｐチャネルトランジスタＰＴ２のゲ−トとに印加される。したがって、第１ｎチャネルトランジスタＮＴ１と第２ｎチャネルトランジスタＮＴ２とは同じバイアス条件であり、第１ｐチャネルトランジスタＰＴ１と第２ｐチャネルトランジスタＰＴ２とは同じバイアス条件となる。このため、ノ−ドＮ１とノ−ドＮ２とは同じ電位になる。
【００２５】
第１実施形態に用いる１／２電位生成回路１ａ（１ｂ）では、上記のように、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値を大きくすることによって、ノ−ドＮ３、ノ−ドＮ１、ノ−ドＮ４の電流経路にほとんど電流が流れないので、消費電流を低減することができる。また、第２ｐチャネルトランジスタＰＴ２の基板は、高電位側の第１入力端子２ａ（２ｂ）に接続されているので、ノ−ドＮ１に基板が接続される第１ｐチャネルトランジスタＰＴ１よりもしきい値電圧が大きくなる。これにより、第２ｐチャネルトランジスタＰＴ２は、定常状態ではオンせず、ノ−ドＮ２の電位が高くなった時のみオンするので、これによっても消費電流を低減することができる。
【００２６】
なお、第１実施形態による電位生成回路１は、図３に示すように、１／２電位生成回路１ａと１／２電位生成回路１ｂとを組み合わせることにより構成されている。具体的には、１／２電位生成回路１ａのノ−ドＮ２から引き出された出力端子４ａは、１／２電位生成回路１ｂの第１入力端子２ｂに接続されている。また、１／２電位生成回路１ｂの出力端子４ｂは、１／２電位生成回路１ａの第２入力端子３ａに接続されている。これにより、１／２電位生成回路１ａから出力された電位が、１／２電位生成回路１ｂに入力され、１／２電位生成回路１ｂから出力された電位が、１／２電位生成回路１ａに入力される。
【００２７】
この場合、１／２電位生成回路１ａでは、入力端子２ａの電圧Ｖｃｃと、入力端子３ａの電圧１／３Ｖｃｃとが１／２に分割されるので、１／２電位生成回路１ａの出力端子Ｖｏｕｔでは、（Ｖｃｃ＋１／３Ｖｃｃ）×１／２＝２／３Ｖｃｃの電位を得ることができる。また、１／２電位生成回路１ｂでは、入力端子２ｂの電圧２／３Ｖｃｃと、入力端子３ｂの電圧０Ｖとが１／２に分割されるので、１／２電位生成回路１ｂの出力端子Ｖｏｕｔでは、（２／３Ｖｃｃ＋０）×１／２＝１／３Ｖｃｃの電位を得ることができる。
【００２８】
また、上記１／２電位生成回路１ａと１／２電位生成回路１ｂとの組み合わせを一般化すると、以下のようになる。すなわち、電圧を１／ｋ１に分割する第１電位生成回路（出力ｖ１）と、電圧を１／ｋ２に分割する第２電位生成回路（出力ｖ２）とを縦積みにした場合、第１電位生成回路の出力ｖ１および第２電位生成回路の出力ｖ２は、それぞれ、以下の式（１）および式（２）のように示される。
【００２９】
ｖ１＝ｖ２・（１／ｋ１）               ・・・（１）
ｖ２＝（Ｖｃｃ＋ｖ１）・（１／ｋ２）    ・・・（２）
上記式（１）および式（２）からｖ１およびｖ２を求めると、それぞれ、次の式（３）および式（４）のようになる。
【００３０】
ｖ１＝Ｖｃｃ・１／（ｋ１ｋ２−１）    ・・・（３）
ｖ２＝Ｖｃｃ・ｋ１／（ｋ１ｋ２−１）  ・・・（４）
上記式（３）および式（４）にｋ１およびｋ２を代入すれば、出力ｖ１およびｖ２を算出することができる。
【００３１】
第１実施形態による電位生成回路１では、上記したように、入力された電位差を１／２に分割して出力する機能を有する２つの１／２電位生成回路１ａおよび１ｂを組み合わせることによって、複雑な回路構成を用いることなく、電源電圧を等分した電圧（２／３Ｖｃｃ、１／３Ｖｃｃ）を容易に得ることができる。
【００３２】
また、第１実施形態による電位生成回路１では、上記したように、定常的な貫通電流の少ない１／２電位生成回路１ａおよび１ｂを組み合わせることによって、消費電力を低減することができる。
【００３３】
図４は、図１に示した第１実施形態による電位生成回路を含むマトリクス型の強誘電体メモリの全体構成を示した回路図である。この単純マトリクス型の強誘電体メモリでは、メモリセルアレイ１０は、９個のメモリセル１１がマトリクス状に配置されて構成されている。各メモリセル１１を構成する強誘電体キャパシタ１２の一方の端子は、ワ−ド線ＷＬ0〜ＷＬ2に接続され、他方の端子は、ビット線ＢＬ0〜ＢＬ2に接続されている。各ワ−ド線ＷＬ0〜ＷＬ2は、ロウデコ−ダ１４に接続されている。また、各ビット線ＢＬ0〜ＢＬ2は、カラムデコ−ダ１５に接続されている。ロウデコ−ダ１４およびカラムデコ−ダ１５には、第１実施形態による電位生成回路１が接続されている。
【００３４】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン１６に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１６からアドレスラッチ１７へ転送される。アドレスラッチ１７でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ１８を介してロウデコ−ダ１４へ転送され、カラムアドレスはアドレスバッファ１８を介してカラムデコ−ダ１５へ転送される。
【００３５】
ロウデコ−ダ１４は、各ワ−ド線ＷＬ0〜ＷＬ2のうち、アドレスラッチ１７でラッチされたロウアドレスに対応したワ−ド線を選択し、各ワ−ド線の電位を動作モ−ドに対応して制御する。なお、各ワ−ド線ＷＬ0〜ＷＬ2に印加される電位は、ロウデコ−ダ１４に接続された電位生成回路１により生成されている。
【００３６】
カラムデコ−ダ１５は、各ビット線ＢＬ0〜ＢＬ2のうち、アドレスラッチ１７でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モ−ドに対応して制御する。なお、各ビット線ＢＬ0〜ＢＬ2に印加される電位は、カラムデコ−ダ１５に接続された電位生成回路１により生成されている。
【００３７】
外部から指定されたデ−タは、デ−タピン１９に入力される。そのデ−タは、デ−タピン１９から入力バッファ２０を介してカラムデコ−ダ１５へ転送される。カラムデコ−ダ１５は、各ビット線ＢＬ0〜ＢＬ2の電位を、そのデ−タに対応した電位に制御する。なお、各ビット線ＢＬ0〜ＢＬ2に印加される電位は、カラムデコ−ダ１５に接続された電位生成回路１により生成されている。
【００３８】
任意のメモリセル１１から読み出されたデ−タは、各ビット線ＢＬ0〜ＢＬ2からカラムデコ−ダ１５を介してセンスアンプ２１へ転送される。センスアンプ２１は電圧センスアンプである。センスアンプ２１で判別されたデ−タは、出力バッファ２２からデ−タピン１９を介して外部へ出力される。
【００３９】
なお、上記した各回路（１、１４〜２２）の動作は、制御コア回路２３によって制御される。
【００４０】
次に、第１実施形態の強誘電体メモリの書き込み動作について説明する。マトリクス型の強誘電体メモリにおいて、選択された特定のメモリセル１１（選択セル１３）に０または１のデ−タを書き込む場合、各ワ−ド線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に対して特定の電位の印加を行う。デ−タの書き込み時に、各ワ−ド線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に印加する電位を次の表１に示す。なお、強誘電体キャパシタ１２の強誘電体を分極反転させるのに必要な電位をＶｃｃとする。また、各ワ−ド線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に印加する電位のうち、２／３Ｖｃｃおよび１／３Ｖｃｃは、電位生成回路１により生成する。
【００４１】
【表１】
0003902491.tif 000002
上記表１を参照して、選択セル１３にデ−タ「０」を書き込む場合、アドレスピン１６に入力されたアドレスにより、ワ−ド線ＷＬ1と、ビット線ＢＬ1とが選択される。そして、各ワ−ド線ＷＬ0〜ＷＬ2と各ビット線ＢＬ0〜ＢＬ2に対して、表１に示した電位を印加する。すなわち、選択されたワ−ド線ＷＬ1を接地（ＧＮＤ）するとともに、選択されたビット線ＢＬ1にＶｃｃの電位を印加する。選択されなかったワ−ド線ＷＬ0およびＷＬ2には、２／３Ｖｃｃの電位を印加するとともに、ビット線ＢＬ0およびＢＬ2には、１／３Ｖｃｃの電位を印加する。これにより、選択されたワ−ド線ＷＬ1とビット線ＢＬ1とに接続された選択セル１３の強誘電体キャパシタ１２の両端にＶｃｃの電位差が生じるので、強誘電体の分極反転が生じる。これにより、選択セル１３にデ−タ「０」が書き込まれる。一方、非選択セルの強誘電体キャパシタ１２の両端には、１／３Ｖｃｃの電位差しか生じないので強誘電体の分極反転が生じない。そのため、非選択セルにはデ−タ「０」は書き込まれない。
【００４２】
このように、各ワ−ド線ＷＬ0〜ＷＬ2と各ビット線ＢＬ0〜ＢＬ2とに対して、ＧＮＤ、Ｖｃｃ、２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を表１に示した条件で印加することにより、選択セル１３にデ−タ「０」の書き込みを行うことができる。なお、デ−タ「１」を書き込む場合は、表１に示すように、ワ−ド線とビット線に印加する電位を、デ−タ「０」を書き込む場合の条件と入れ替えることにより行う。
【００４３】
次に選択セル１３からのデ−タの読み込み動作について説明する。デ−タの読み込み時に各ワ−ド線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に印加する電位を次の表２に示す。
【００４４】
【表２】
0003902491.tif 000003
上記表２を参照して、まず、読み込み動作の前に、選択ビット線ＢＬ1の電位をプリチャ−ジしてＧＮＤレベルに落とした後、ｈｉｇｈＺ（フロ−ティング）状態にする。次に、選択ワ−ド線ＷＬ1に電位Ｖｃｃを印加する。また、選択されたなかったワ−ド線ＷＬ0およびワ−ド線ＷＬ2には、１／３Ｖｃｃの電位を印加し、選択されなかったビット線ＢＬ0およびビット線ＢＬ2には、２／３Ｖｃｃの電位を印加する。この場合、選択ワ−ド線ＷＬ1に電位Ｖｃｃを印加した際の選択ビット線ＢＬ1の電位変化は、選択セル１３に書き込まれていたデ−タに応じて変化する。この電位の変化量をカラムデコ−ダ１５を通してセンスアンプ２１で読み出すことにより、デ−タの読み出しが行われる。このように、各ワ−ド線ＷＬ0〜ＷＬ2と各ビット線ＢＬ0〜ＢＬ2とに対して、ＧＮＤ、Ｖｃｃ、２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を表２に示した条件で印加することにより、デ−タの読み込みを行うことができる。
【００４５】
第１実施形態による電位生成回路１を含むマトリクス型の強誘電体メモリ素子では、上記したように、非選択の各ワ−ド線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に対して、電位生成回路１により生成した２／３Ｖｃｃまたは１／３Ｖｃｃのいずれかの電位を印加することにより、デ−タの書き込み、および、読み込みを行うことができる。この場合に、第１実施形態による電位生成回路１を用いて電位を生成することにより、定常的な貫通電流に起因する消費電流を低減することができるので、容易に、低消費電力のマトリクス型の強誘電体メモリを得ることができる。
【００４６】
（第２実施形態）
図５は、本発明の第２実施形態によるＤＡコンバ−タの全体構成を示した概略図である。なお、この第２実施形態では、図１〜図３で示した電位生成回路１に含まれる１／２電位生成回路１ａを複数個用いてＤＡコンバ−タを形成した場合の例について説明する。
【００４７】
図５を参照して、第２実施形態によるＤＡコンバ−タ３０の構造について説明する。第２実施形態によるＤＡコンバ−タ５０では、図５に示すように、ｎ個の１／２電位生成回路１ａ1〜１ａn（ｎ＞１）が直列に接続されている。１／２電位生成回路１ａ1の第１入力端子２ａ1は、電源電圧端子Ｖｃｃおよび端子Ｔ0に接続されている。１／２電位生成回路１ａ1の出力端子４ａ1は、端子Ｔ1に接続されるとともに、上から２番目の１／２電位生成回路１ａ2の第１入力端子２ａ2に接続されている。また、上から２番目の１／２電位生成回路１ａ2の出力端子４ａ2は、１番上の１／２電位生成回路１ａ1の第２入力端子３ａ1と、上から３番目の１／２電位生成回路１ａ3の第１入力端子２ａ3とに接続されている。以下、同様に接続されている。１／２電位生成回路１ａnの第２入力端子３ａnは、接地端子ＧＮＤおよび端子Ｔnに接続されている。
【００４８】
また、Ｄｉｎ回路３１には、スイッチＳ0〜Ｓnが設けられている。このスイッチＳ0〜Ｓnの任意のスイッチをオンすることにより、端子Ｔ0〜Ｔnの任意の端子と、出力端子Ｖｏｕｔとを接続することができる。
【００４９】
このＤＡコンバ−タ３０では、ｎ個の１／２電位生成回路１ａ1〜１ａnを上記のように接続することにより、電源電圧Ｖｃｃが所定の電位に等分に分割される。そして、Ｄｉｎ回路３１に入力されたデジタル信号に基づいて、スイッチＳ0〜Ｓnの任意の一つをオンすることにより、入力されたデジタル信号に応じた所定の電位を出力端子Ｖｏｕｔから出力することができる。
【００５０】
なお、上記１／２電位生成回路１ａ1〜１ａnの組み合わせを一般化すると、以下のようになる。すなわち、複数個（ｎ個）の電位生成回路のうち、ｍ番目の電位生成回路を、電圧を１／ｋｍに分割する電位生成回路とすると、そのｍ番目の電位生成回路の出力ｖｍは、以下の式（５）のように示される。
【００５１】
ｖｍ＝（ｖ（ｍ＋１）＋ｖ（ｍ−１））×（１／ｋｍ）  ・・・（５）
この式（５）にｍ＝１〜ｎを代入して、これらの式を解くことによって、各ｖｍを得ることができる。
【００５２】
また、第２実施形態によるＤＡコンバ−タ３０では、上記したように、定常的な貫通電流に起因する消費電力を低減することが可能な１／２電位生成回路１ａを複数接続することによって、複雑な回路構成を用いることなく、入力されたデジタル信号に応じたアナログ電圧を得ることができる。これにより、容易に、低消費電力のＤＡコンバ−タ３０を得ることができる。
【００５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
たとえば、上記第１実施形態では、２つの１／２電位生成回路１ａおよび１／２電位生成回路１ｂとを接続することにより電位生成回路１を形成したが、本発明はこれに限らず、１／２電位生成回路をｍ（ｍ≧３）個接続することにより電位生成回路を形成してもよい。この場合、電位生成回路に印加された電圧差がＶｃｃの場合、ｐ／（ｍ＋１）×Ｖｃｃ（ｍ≧ｐ≧１）の電位をそれぞれの出力端子から得ることができる。
【００５５】
また、上記実施形態では、本発明をマトリクス型の強誘電体メモリまたはＤＡコンバ−タ３０に適用した場合について説明したが、本発明はこれに限らず、他の電子機器に適用してもよい。たとえば、１Ｔｒ（トランジスタ）型強誘電体メモリ、多値フラッシュメモリまたはアナログ混載回路などに適用してもよい。なお、１Ｔｒ型強誘電体メモリについては、ビット線とワ−ド線に１／３Ｖｃｃまたは２／３Ｖｃｃの電位を印加する必要があり、多値フラッシュメモリについては、書き込みたいデ−タに応じて、ビット線とワ−ド線の電位を制御する必要がある。本発明は、このような目的に特に適している。
【００５６】
【発明の効果】
以上のように、本発明によれば、消費電流を低減することが可能な電位生成回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による電位生成回路の構成を示した概略図である。
【図２】図１に示した第１実施形態による電位生成回路に含まれる１／２電位生成回路の内部構成を示した回路図である。
【図３】図１に示した第１実施形態による電位生成回路の内部構成を示した回路図である。
【図４】図１に示した電位生成回路を含むマトリクス型の強誘電体メモリの全体構成を示した回路図である。
【図５】本発明の第２実施形態によるＤＡコンバ−タの全体構成を示した概略図である。
【図６】従来の抵抗分割によるＤＡコンバ−タの全体構成を示した回路図である。
【図７】従来のフィ−ドバックを用いた電位生成回路の全体構成を示した回路図である。
【符号の説明】
１  電位生成回路
１ａ  １／２電位生成回路（第１分割回路）
１ｂ  １／２電位生成回路（第２分割回路）
２ａ、２ｂ  第１入力端子
３ａ、３ｂ  第２入力端子
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｎ１  ノ−ド（第１ノ−ド）
Ｎ２  ノ−ド（第２ノ−ド）
ＮＴ１  ｎチャネルトランジスタ（第１ｎチャネルトランジスタ）
ＮＴ２  ｎチャネルトランジスタ（第２ｎチャネルトランジスタ）
ＰＴ１  ｐチャネルトランジスタ（第１ｐチャネルトランジスタ）
ＰＴ２  ｐチャネルトランジスタ（第１ｐチャネルトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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