(57)【特許請求の範囲】
【請求項１】
それぞれ１または２以上のメモリセルから構成されるサブブロックが、マトリクス状に配置されてなる半導体記憶装置において、
アドレスの入力を受けるアドレス入力手段と、
前記アドレス入力手段を介して入力されたアドレスによって指定される行方向のサブブロック群からデータを読み出す読み出し手段と、
前記読み出し手段の読み出しの対象となるサブブロック群の読み出し方向と直交する列方向のサブブロック群を列単位でリフレッシュするリフレッシュ手段と、を有し、
前記読み出し手段が読み出しの対象とするサブブロック群は、データを復元するためのパリティデータを格納したサブブロックを含み、
前記読み出し手段が読み出しの対象とするサブブロック群と、前記リフレッシュ手段がリフレッシュの対象とするサブブロック群とが重複する場合には、当該サブブロックのデータを、前記パリティデータと他のサブブロックのデータとから復元するデータ復元手段を、
有することを特徴とする半導体記憶装置。
【請求項２】
前記リフレッシュ手段が前記リフレッシュの対象とするサブブロック群を指定するためのアドレスを発生するアドレス発生手段を更に有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記アドレス発生手段は、前記アドレス入力手段を介して入力されるアドレスとは独立した別系統のアドレスを発生することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記アドレス発生手段は、前記リフレッシュの対象とするサブブロック群の何れかを列単位で指定するアドレスを発生し、各列を独立して制御可能であることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記読み出し手段は、前記行方向のサブブロック群を一つおきに読み出しの対象とすることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記リフレッシュ手段は、前記列方向のサブブロック群を一つおきにリフレッシュの対象とすることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記アドレス発生手段は、ＤＱ方向のサブブロック群を前記リフレッシュの対象とするサブブロック群とし、これらの何れかを指定するアドレスを発生することを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
各サブブロックは、Ｓ／Ａ（Sense Amplifier）およびデコーダを具備しており、
前記Ｓ／Ａまたは前記デコーダは複数のサブブロックによって共用されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
それぞれ１または２以上のメモリセルから構成されるサブブロックが、マトリクス状に配置されてなる半導体記憶装置において、
アドレスの入力を受けるアドレス入力手段と、
前記アドレス入力手段を介して入力されたアドレスによって指定される行方向のサブブロック群の少なくとも一部からデータを読み出す読み出し手段と、
前記読み出し手段の読み出しの対象となるサブブロック群の読み出し方向と直交する列方向のサブブロック群を列単位でリフレッシュするリフレッシュ手段と、を有し、
前記読み出し手段が読み出しの対象とするサブブロック群は、データを復元するためのパリティデータを格納したサブブロックを含み、
前記読み出し手段が読み出しの対象とするサブブロック群と、前記リフレッシュ手段がリフレッシュの対象とするサブブロック群とが重複する場合には、前記読み出しの対象である行と前記リフレッシュの対象である列との交点のデータを、前記パリティデータと他のサブブロックのデータとから復元するデータ復元手段を、
有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、１または２以上のメモリセルから構成されるサブブロックがマトリクス状に配置されてなる半導体記憶装置に関する。
【０００２】
【従来の技術】
いわゆるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルをリフレッシュする必要があるため、従来においては、外部からのアクセスを一旦停止し、リフレッシュを行っていた。
【０００３】
しかしながら、外部からのアクセスを一旦停止すると、その分だけ外部からのアクセスに対する応答時間が延長されてしまうため、高速なアクセスを要求される場合には不利になってしまう。
【０００４】
そこで、本出願人は、リフレッシュ中においても外部からアクセスが可能となる半導体記憶装置（以下、既出願に係る半導体記憶装置と称す）を提案している。
【０００５】
図２２は、既出願に係る半導体記憶装置の動作原理を示す図である。この図に示すように、既出願に係る半導体記憶装置は、１６個のサブブロックからなるメモリアレイと、４個のサブブロックからなるパリティアレイとから構成されている。
【０００６】
ここで、各サブブロックは、メモリセルがマトリクス状に配置されてなるセルアレイ、Ｓ／Ａ（Sense Amplifier）、および、デコーダによって構成されている。
【０００７】
また、メモリアレイを構成するサブブロックは通常のデータを、パリティアレイを構成するサブブロックはパリティデータを格納している。
図２３は、メモリアレイからのデータの読み出し動作を説明する図である。この図に示すように、データを読み出す際には、行方向に連続するサブブロック（塗りつぶされているサブブロック）を対象としてデータＤ１〜Ｄ４を読み出す。
【０００８】
図２４は、リフレッシュ動作について説明する図である。このように、既出願に係る半導体記憶装置では、サブブロックを１個ずつ順番にリフレッシュする。この図の例では、ハッチングが施されているサブブロック２−３がリフレッシュの対象となっている。なお、具体的な動作例としては、例えば、サブブロックを１行ずつ左側から右側へリフレッシュし、１行に含まれる全てのサブブロックのリフレッシュが終了した場合には次の行のリフレッシュを実行する。
【０００９】
図２５は、リフレッシュ動作と、データの読み出し動作を並行して実行する場合において、リフレッシュするサブブロックとデータの読み出し対象となるサブブロックとが重複した場合の動作を示す図である。
【００１０】
この図の例では、メモリアレイのサブブロック２−１〜２−４がデータの読み出し対象となっており、また、サブブロック２−３が、リフレッシュの対象になっている。
【００１１】
このような場合には、サブブロック２−３からはデータを読み出すことができないので、既出願に係る半導体記憶装置では、サブブロック２−１，２−２，２−４から出力されるデータと、サブブロック２Ｐから読み出されたパリティデータとをデータ復元回路２００に供給し、これらからサブブロック２−３のデータを復元するように構成していた。
【００１２】
【発明が解決しようとする課題】
しかしこのような方法では、各サブブロックを一つずつリフレッシュするので、例えば、メモリアレイ全体を一括してリフレッシュする場合に比較すると、消費電力が増大するという問題点があった。
【００１３】
本発明は、このような点に鑑みてなされたものであり、リフレッシュ動作中であってもアクセスが可能であるとともに、消費電力の少ない半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、それぞれ１または２以上のメモリセルから構成されるサブブロックが、マトリクス状に配置されてなる半導体記憶装置において、アドレスの入力を受けるアドレス入力手段１と、アドレス入力手段１を介して入力されたアドレスによって指定される行方向のサブブロック群３からデータを読み出す読み出し手段５と、読み出し手段５の読み出しの対象となるサブブロック群の読み出し方向と直交する列方向のサブブロック群を列単位でリフレッシュするリフレッシュ手段２と、を有し、読み出し手段５が読み出しの対象とするサブブロック群は、データを復元するためのパリティデータを格納したサブブロックを含み、読み出し手段５が読み出しの対象とするサブブロック群と、リフレッシュ手段２がリフレッシュの対象とするサブブロック群とが重複する場合には、当該サブブロックのデータを、パリティデータと他のサブブロックのデータとから復元するデータ復元手段４を、有することを特徴とする半導体記憶装置が提供される。
【００１５】
ここで、アドレス入力手段１は、アドレスの入力を受ける。読み出し手段５は、アドレス入力手段１を介して入力されたアドレスによって指定される行方向のサブブロック群３からデータを読み出す。リフレッシュ手段２は、読み出し手段５の読み出しの対象となるサブブロック群の読み出し方向と直交するサブブロック群を列単位でリフレッシュする。また、データ復元手段４は、読み出し手段５が読み出しの対象とするサブブロック群と、リフレッシュ手段２がリフレッシュの対象とするサブブロック群とが重複する場合には、当該サブブロックのデータを、パリティデータと他のサブブロックのデータとから復元する。
また、それぞれ１または２以上のメモリセルから構成されるサブブロックが、マトリクス状に配置されてなる半導体記憶装置において、アドレスの入力を受けるアドレス入力手段と、前記アドレス入力手段を介して入力されたアドレスによって指定される行方向のサブブロック群の少なくとも一部からデータを読み出す読み出し手段と、前記読み出し手段の読み出しの対象となるサブブロック群の読み出し方向と直交する列方向のサブブロック群を列単位でリフレッシュするリフレッシュ手段と、を有し、前記読み出し手段が読み出しの対象とするサブブロック群は、データを復元するためのパリティデータを格納したサブブロックを含み、前記読み出し手段が読み出しの対象とするサブブロック群と、前記リフレッシュ手段がリフレッシュの対象とするサブブロック群とが重複する場合には、前記読み出しの対象である行と前記リフレッシュの対象である列との交点のデータを、前記パリティデータと他のサブブロックのデータとから復元するデータ復元手段を、有することを特徴とする半導体記憶装置が提供される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の構成例を説明する図である。この図に示すように、本発明の半導体記憶装置は、アドレス入力手段１、リフレッシュ手段２、サブブロック群３、データ復元手段４、および、読み出し手段５によって構成されている。
【００１７】
ここで、アドレス入力手段１は、半導体記憶装置の外部からアドレスの入力を受ける。
リフレッシュ手段２は、リフレッシュの対象とするサブブロック群を指定するためのアドレスを発生するとともに、そのアドレスによって特定された所定のサブブロックをリフレッシュする。
【００１８】
サブブロック群３は、Ｓ／Ａ、デコーダ、および、セルアレイによって構成された複数のサブブロックから構成されている。
ここで、サブブロック１−１〜４−１，１−２〜４−２，１−３〜４−３，１−４〜４−４は、メモリアレイを構成しており、通常のデータを記憶する。また、サブブロック１Ｐ〜４Ｐは、パリティブロックを構成しており、パリティデータを記憶する。
【００１９】
データ復元手段４は、リフレッシュ動作の影響によって読み出せないサブブロックのデータを、パリティデータと他のサブブロックのデータとを用いて復元する。
【００２０】
読み出し手段５は、データ復元手段４に対してアドレス入力手段１を介して入力されたアドレスによって指定されるデータの読み出しを行うように要請するとともに、その結果として得られたデータを外部に出力する。
【００２１】
次に、以上の実施の形態の動作について説明する。
リフレッシュ手段２は、アドレスａ１〜ａ５を順次発生し、サブブロック群３の所定の列に係るサブブロックを指定し、その列に含まれているサブブロックに対してリフレッシュを実行させる。その結果、例えば、サブブロック１−１〜４−１、サブブロック１−２〜４−２、サブブロック１−３〜４−３、・・・、という順番でリフレッシュが順次実行されることになる。
【００２２】
なお、リフレッシュ手段２が発生するアドレスａ１〜ａ５は、アドレス入力手段１を介して入力されるアドレスとは独立した別系統のアドレスであるため、アドレスＡ１〜Ａ４とは独立に所定の列を指定することができる。
【００２３】
アドレス入力手段１は、入力されたアドレスから、行を指定するためのアドレスＡ１〜Ａ４を生成してサブブロック群３に供給する。
データ復元手段４は、リフレッシュ中につき読み出せないサブブロックのデータを、他のサブブロックからのデータと、パリティデータとから復元する。例えば、図１の例では、サブブロック１−３〜４−３がリフレッシュ中であり、また、サブブロック２−１〜２−４が読み出し中であるので、これらが重複するサブブロック２−３からデータが読み出せない状態である。
【００２４】
従って、データ復元手段４は、サブブロック２−１，２−２，２−４からのデータＤ１，Ｄ２，Ｄ４と、サブブロック２ＰからのパリティデータＰとにより、サブブロック２−３からのデータＤ３を復元し、他のデータＤ１，Ｄ２，Ｄ４とまとめて出力する。
【００２５】
読み出し手段５は、データ復元手段４に対してデータの読み出しを要求するとともに、その結果として得られたデータＤ１〜Ｄ４を半導体記憶装置の外部に出力する。
【００２６】
リフレッシュ手段２は、サブブロック１−３〜４−３に対するリフレッシュが終了した場合には、次のアドレスａ４を生成し、このアドレスに対応するサブブロック１−４〜４−４のリフレッシュを実行する。このような動作は、全てのサブブロックに対して順次実行されるので、各サブブロックは一定周期でリフレッシュがなされる。
【００２７】
なお、リフレッシュ動作中において、読み出しとリフレッシュの対象が重複した場合には、パリティデータとその他のデータを用いてデータ復元手段４が読み出しできないデータを復元する。
【００２８】
即ち、本実施の形態では、図２に示すように、行方向のサブブロックを読み出しの対象として指定するとともに、図３に示すように列方向のサブブロックをリフレッシュの対象とする。そして、データ復元手段４は、図４に示すように、リフレッシュにより読み出しできないサブブロックのデータを、他のサブブロックからのデータと、パリティアレイからのパリティデータとを用いることにより復元する。
【００２９】
以上に説明したように、本実施の形態では、リフレッシュを列単位で実行するようにしたので、サブブロック単位で実行する場合に比較して、リフレッシュの回数を減少させることでき、その結果、リフレッシュで消費される電力を削減することが可能になる。
【００３０】
また、以上の実施の形態では、リフレッシュの対象となるサブブロックと、データの読み出しの対象となるサブブロックとが直交するように設定したので、リフレッシュと読み出しとが重複するサブブロックは常に１個であることから、パリティデータを用いることによってデータを復元することが可能になる。
【００３１】
次に、サブブロック群３の詳細な構成例について説明する。
図５は、サブブロック群３の詳細な構成例を示す図である。この例では、１つのデータに対して２つのサブブロックが具備されている。即ち、ＤＱ０〜ＤＱ３のそれぞれに対して２列のサブブロックが具備されている。また、後述するようにデコーダが２つのセルアレイで共用されている。
【００３２】
図６は、図５に示す円によって囲繞されている部分を拡大して示す図である。この図に示すように、サブブロックは、セルアレイ１００、Ｓ／Ａ１０１，１０２、および、デコーダ１０３によって構成されている。ここで、セルアレイ１００は複数のメモリセルによって構成されており、データを記憶する。Ｓ／Ａ１０１，１０２は、セルアレイ１００から読み出された信号を増幅する。デコーダ１０３は、データを読み出す際にセルアレイ１００の特定のメモリセルを指定する。
【００３３】
図７に示すように、Ｓ／Ａ１０１は、Ｓ／Ａ１０１ａおよびＳ／Ａ１０１ｂによって構成され、これらのＳ／Ａ１０１ａ，１０１ｂは、セルアレイ１００およびセルアレイ１１０によって共用されている。
【００３４】
Ｓ／Ａ１０２も同様に、Ｓ／Ａ１０２ａおよびＳ／Ａ１０２ｂによって構成され、セルアレイ１００およびセルアレイ１２０によって共用されている。なお、このようなＳ／Ａおよびその配線の実装態様を以下では「串刺し型」と呼ぶことにする。
【００３５】
ところで、Ｓ／Ａ１０１ａ，１０１ｂは、上下に並置されているセルアレイ１１０，１００の何れか一方からデータを読み出すために、例えば、セルアレイ１００がデータを読み出す対象となっている場合には、セルアレイ１１０からのデータの読み出しを停止するように構成されている。
【００３６】
同様に、Ｓ／Ａ１０２ａ，１０２ｂは、上下に並置されているセルアレイ１００，１２０の何れか一方からデータを読み出すために、例えば、セルアレイ１００がデータを読み出す対象となっている場合には、セルアレイ１２０からのデータの読み出しを停止するように構成されている。
【００３７】
図８に示すように、デコーダ１０３は、セルアレイ１００およびセルアレイ１３０によって共用されている。従って、データを読み出す際には、左右に隣接するセルアレイ１００およびセルアレイ１３０の双方が指定されてデータが読み出され、半導体記憶装置の外部に対して出力される時点で、これらの何れかが選択されることになる。なお、このようなタイプのデコーダおよび配線の実装態様を以下では「見開き型」と呼ぶことにする。
【００３８】
なお、Ｓ／Ａおよびデコーダを複数のセルアレイで共用することにより、Ｓ／Ａおよびデコーダの実装面積を縮小し、半導体記憶装置全体のサイズを縮小することが可能になる。
【００３９】
このように、Ｓ／Ａが串刺し型であり、また、デコーダが見開き型である場合のリフレッシュ時の動作を図９に示す。この図の例では、ＤＱ２を構成するサブブロック３２〜４７がリフレッシュの対象とされており、実際には列方向に一つおきにサブブロックが活性化されている（ハッチングを施した部分が活性化されたサブブロックを示している）。これは、串刺し型のＳ／Ａでは、前述のように、上下に並置されるサブブロックの何れか一方しか選択できないためである。
【００４０】
図１０は、通常アクセスの場合の活性領域を示す図である。この図に示すように、通常アクセスの場合では横方向に１行のサブブロック選択されて活性化される（塗りつぶされた部分が活性化されたサブブロックを示している）。
【００４１】
図１１は、Ｙ方向の所定のサブブロックを指定するためのＹ方向ブロック選択信号と、所定のワード信号を選択するためのワード線選択信号とを示す図である。この図に示すように、Ｙ方向ブロック選択信号とワード線選択信号とは、デコーダ上に配置されている。
【００４２】
図１２は、リフレッシュによって活性化されているサブブロックのデコーダ上に配置されているＹ方向ブロック選択信号と、ワード線選択信号の状態の一例を示す図である。この図に示すように、リフレッシュにより活性化されているサブブロック（例えば、図９に示すＤＱ２に属するサブブロック）のデコーダ上に配置されているＹ方向ブロック選択信号は、奇数番目のサブブロック（列方向のサブブロック）に対応する信号線のみが活性化されている。また、ワード線選択信号は、ＤＱ２に対応する信号線のみが活性化されている。
【００４３】
図１３は、リフレッシュによって活性化されないサブブロックのデコーダ上に配置されているＹ方向ブロック選択信号と、ワード線選択信号の状態の一例を示す図である。この図に示すように、活性化されていないサブブロックのデコーダ上に配置されているＹ方向ブロック選択信号と、ワード線選択信号とは双方ともに全く活性化されていない状態になっている。
【００４４】
図１４は、通常アクセス時におけるＹ方向ブロック選択信号と、ワード線選択信号の状態の一例を示す図である。この図に示すように、通常アクセス時においては、Ｙ方向ブロック選択信号は、データを読み出そうとする列に対応する信号線が活性化され、また、ワード線選択信号はその列に対応するワード線選択信号が活性化される。
【００４５】
図１５は、リフレッシュと通常アクセスを同時に実行した場合における動作例を示す図である。この図の例では、ＤＱ２に属するサブブロック列がリフレッシュの対象となっており、また、第４番目のサブブロック行がデータの読み出しの対象となっている。
【００４６】
ここで、前述のように、本実施の形態では、デコーダ列単位で制御がなされるため、読み出しとリフレッシュとが重なった場合には、リフレッシュが優先されることになる。即ち、図１５の例では、サブブロック３５，４３はリフレッシュが優先された結果、データの読み出しの対象からは除外されている。
【００４７】
従って、これらのサブブロック３５，４３からのデータは得られないことになるが、パリティアレイに属するサブブロック６７，７５からのパリティデータと、その他のサブブロックからのデータとにより、データ復元手段４がデータを復元するので、問題なく動作することが可能になる。
【００４８】
なお、図１５に示すリフレッシュ動作では、列方向に一つおきにサブブロックがリフレッシュされるので、リフレッシュされないサブブロックも生じるが、これらのサブブロックについては、直後のリフレッシュ動作によってリフレッシュするか、または、一巡した後のリフレッシュ動作によってリフレッシュするようにすればよい。即ち、ＤＱ２を例に挙げると、ＤＱ２に属するサブブロックを２回に分けて同時にリフレッシュするか、一方を最初にリフレッシュし、他の列のリフレッシュが終了した後に他方を続いてリフレッシュすることができる。
【００４９】
以上は、デコーダが見開き型であり、Ｓ／Ａが串刺し型である場合の実施の形態であったが、次に、デコーダおよびＳ／Ａの双方が串刺し型である場合の実施の形態について説明する。
【００５０】
図１６は、串刺し型のデコーダの配置状態を示す図である。この図の例では、デコーダ１５０は、メモリアレイ１６０，１６１で共用されている。デコーダ１５１は、メモリアレイ１６１，１６２で共用されている。デコーダ１５２は、メモリアレイ１６２，１６３で共用されている。
【００５１】
図１７は、串刺し型のデコーダを有するサブブロック群の構成例を示す図である。この図の例は、メモリアレイＤＱ０〜ＤＱ３と、パリティアレイとによって構成されている。また、図１７において囲繞されている部分（サブブロック）は、図１８に示すように、セルアレイ１７０、Ｓ／Ａ１７１，１７２、および、デコーダ１７３，１７４によって構成されている。
【００５２】
次に、以上の実施の形態の動作について説明する。
図１９は、リフレッシュ動作について説明する図である。この図に示すように、リフレッシュの際には、所定の列に属するサブブロックが一つおきに活性化される（ハッチングが施されている部分が活性化されているサブブロックである）。Ｓ／Ａが上下のサブブロックで共用されていることから、上下のサブブロックの何れか一方のみしか活性化できないからである。
【００５３】
図２０は、通常アクセス動作について説明する図である。この図に示すように、通常アクセスの場合には、所定の行に属するサブブロックが一つおきに活性化される（塗りつぶされている部分が活性化されているサブブロックである）。デコーダが左右のサブブロックで共用されていることから、左右のサブブロックの何れか一方のみしか活性化できないからである。
【００５４】
図２１は、リフレッシュと通常アクセスを同時に行った場合の動作を説明する図である。この図に示すように、リフレッシュと通常アクセスの対象が重なった場合には、リフレッシュの方が優先されることになる。即ち、この図の例では、サブブロック３５においてリフレッシュと通常アクセスが重なっており、リフレッシュが優先的に実行されている。
【００５５】
なお、リフレッシュが優先された場合には、そのサブブロックからはデータを読み出すことはできないが、前述の場合と同様に、他のサブブロックからのデータと、パリティデータと、を用いてデータ復元手段４が復元することから問題なく動作することができる。
【００５６】
このように、デコーダおよびＳ／Ａの双方が串刺し型である場合にも、本発明を適用することが可能である。
以上に説明したように、本発明の半導体記憶装置によれば、リフレッシュの対象と通常アクセスの対象とが直交するように選択してこれらを同時に実行し、読み出しできないサブブロックについてはパリティアレイからのデータを用いて復元するようにしたので、従来の回路に比較してリフレッシュ動作に必要な消費電力を削減することが可能になる。
【００５７】
なお、以上の実施の形態では、リフレッシュまたは通常のアクセスの単位として複数のメモリセルから構成されるサブブロックを対象とするようにしたが、単一のメモリセルを単位としてこれらの動作を実行するようにすることも可能である。
【００５８】
また、サブブロック群として、Ｓ／Ａおよびデコーダが共用される場合を例に挙げて説明したが、これらを共用しない場合についても本発明を適用可能であることはいうまでもない。
【００５９】
更に本実施の形態では、所定の列に属するサブブロックを一括してリフレッシュするようにしたが、これらを複数回に分けてリフレッシュすることも可能である。
【００６０】
【発明の効果】
以上説明したように本発明では、読み出しの対象となるサブブロック群の読み出し方向と直交するサブブロック群を、列単位でリフレッシュすることで、サブブロック単位で実行する場合に比較して、リフレッシュの回数を減少させることができ、その結果、リフレッシュ動作によって消費される電力を減少させることが可能になる。
また、リフレッシュと読み出しとが重複するサブブロックは、常に１個となることからパリティデータを用いることによってデータを復元することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示す図である。
【図２】図１に示す実施の形態における、読み出し動作を示す図である。
【図３】図１に示す実施の形態における、リフレッシュ動作を示す図である。
【図４】リフレッシュと読み出しの対象が重複した場合における動作を説明する図である。
【図５】Ｓ／Ａが串刺し型であり、また、デコーダが見開き型である場合におけるサブブロック群の詳細な構成例を示す図である。
【図６】図５に示す破線で囲繞された部分の詳細な構成例を示す図である。
【図７】串刺し型のＳ／Ａの詳細を説明する図である。
【図８】見開き型のデコーダの詳細を説明する図である。
【図９】図５に示すサブブロック群のリフレッシュ動作を説明する図である。
【図１０】図５に示すサブブロック群の通常アクセス動作を説明する図である。
【図１１】図５に示すサブブロック間に配置されるＹ方向ブロック選択信号とワード線選択信号を示す図である。
【図１２】リフレッシュの対象となるサブブロックに配置されるＹ方向ブロック選択信号とワード線選択信号の活性化の様子を示す図である。
【図１３】リフレッシュの対象以外のサブブロックに配置されるＹ方向ブロック選択信号とワード線選択信号の活性化の様子を示す図である。
【図１４】通常アクセスの対象となるサブブロックに配置されるＹ方向ブロック選択信号とワード線選択信号の活性化の様子を示す図である。
【図１５】図５に示すサブブロックにおいて、リフレッシュと通常アクセスとを同時に実行した場合の様子を示す図である。
【図１６】串刺し型のデコーダの詳細を説明する図である。
【図１７】Ｓ／Ａが串刺し型であり、また、デコーダが串刺し型である場合におけるサブブロック群の詳細な構成例を示す図である。
【図１８】図１７に示す破線で囲繞された部分の詳細な構成例を示す図である。
【図１９】図１７に示すサブブロック群のリフレッシュ動作を説明する図である。
【図２０】図１７に示すサブブロック群の通常アクセス動作を説明する図である。
【図２１】図１７に示すサブブロックにおいて、リフレッシュと通常アクセスとを同時に実行した場合の様子を示す図である。
【図２２】既出願に係る半導体記憶装置の動作原理を示す図である。
【図２３】図２２に示す半導体記憶装置のメモリアレイからデータを読み出す際の動作を説明する図である。
【図２４】図２２に示す半導体記憶装置のメモリアレイをリフレッシュする際の動作を説明する図である。
【図２５】図２２に示す半導体記憶装置のメモリアレイに対してリフレッシュと通常アクセスとを同時に実行した際の動作を説明する図である。
【符号の説明】
１  アドレス読み出し手段
２  リフレッシュ手段
３  サブブロック群
４  データ復元手段
５  読み出し手段
１００  セルアレイ
１０１，１０２  Ｓ／Ａ
１０３  デコーダ
１１０，１２０  セルアレイ
１５０〜１５２  デコーダ
１６０〜１６３  メモリアレイ
１７０  セルアレイ
１７１，１７２  Ｓ／Ａ
１７３，１７４  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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