(57)【特許請求の範囲】
【請求項１】
各信号処理構成素子及び各高速作動デジタル構成素子を備えた電子制御装置用構成群担体であって、前記両構成素子は、共通アース面と導電接続されており、その際、それぞれの構成群の前記各信号処理構成素子は、前記共通アース面に対する共通の接続部を有している構成群担体において、
各信号処理構成素子は、各アナログ構成素子（１１）及び／又は各デジタル構成素子（１２）から構成されていて、少なくとも１つの共通機能を有する各構成群（１５）に統合されており、前記各構成群は、それぞれ１つの接続個所（２０）を介して、統合して共通アース面（３）に対して共通に接続されており、各高速作動デジタル構成素子（１０）は、それぞれ個別に直接的経路で共通アース面（３）と接続されていることを特徴とする電子制御装置用構成群担体。
【請求項２】
各高速作動デジタル構成素子は、各データ処理構成群の各データバスのデータ伝送周波数に特有の作動周波数で作動する請求の範囲第１項記載の電子制御装置用構成群担体。
【請求項３】
接続個所（２０）は、唯一の接続部であるか、又は、複数接触接続部から形成されていて、アース面（３）のほぼ一致した電位の個所につながった接続部である請求の範囲第１項又は第２項記載の電子制御装置用構成群担体。
【請求項４】
各電力構成素子（１４）は、同様に直接的経路で、共通アース面（３）と接続されている請求の範囲第１項〜第３項までの何れか１項記載の電子制御装置用構成群担体。
【請求項５】
接続個所（２０）は、同時に、補償又は減結合コンデンサ（４３）の、アースへの最短接続部である請求の範囲第１項〜第４項までの何れか１項記載の電子制御装置用構成群担体。
【請求項６】
信号線路（５０）及びアース線路（５１）から構成された、各信号処理構成素子（５２）相互の各接続部は、放射ループを回避するために、信号接続部及びアース線路接続部ができる限り密に並ぶように構成されている請求の範囲第１項〜第５項までの何れか１項記載の電子制御装置用構成群担体。
【請求項７】
各高速作動デジタル構成素子（１０）、及び、急峻な信号側縁で高周波作動する各構成素子は、夫々複数アース端子を介して直接的経路で共通アース面（３）と接続されている請求の範囲第１項〜第４項までの何れか１項記載の電子制御装置用構成群担体。
【請求項８】
各高速作動デジタル機能部（１７）も信号処理デジタル及び／又はアナログ機能部（１６）も有している各構成素子（１３）の、アース面（３）とのアース接続は、前記各高速作動デジタル機能部（１７）用の各アース端子（３３）の場合、直接的経路で行ない、前記各信号処理機能部（１６）用の各アース端子（３４）の場合、接続個所（２０）を介して行なわれる請求の範囲第１項〜第７項までの何れか１項記載の電子制御装置用構成群担体。
【請求項９】
構成群担体は、多層プリント基板（１）として構成されており、前記多層プリント基板（１）では、各個別構成素子の電気接続は、上下に重なって複数個配設された、各導体装置又は各導体路の各層で行われ、その際、該各層の１つは、大面積アース面（３）として構成されている請求の範囲第１項〜第８項までの何れか１項記載の電子制御装置用構成群担体。
【請求項１０】
各高速作動デジタル構成素子（１０）及び各電力構成素子（１４）では、各個別アース端子と共通アース面（３）とは、多層プリント基板（１）に対して垂直な各電気接続部（２３）を介して接続されている請求の範囲第９項記載の電子制御装置用構成群担体。
【請求項１１】
夫々１つの機能構成群（１５）に統合された各信号処理構成素子の各接続個所（２０）は、多層プリント基板（１）に対して垂直な、共通アース面（３）との接続部（２３）を有しており、各構成素子の各アース線路（３７）は、多層プリント基板（１）の１つ又は複数の層を介して、垂直な電気接続部（２３）との接続端子のところまで案内されている請求の範囲第１０項記載の電子制御装置用構成群担体。
【請求項１２】
多層プリント基板（１）に対して垂直な各電気接続部（２３）は、貫通金属化部である請求の範囲第１０項又は第１１項記載の電子制御装置用構成群担体。
【請求項１３】
各信号処理及び高速作動デジタル構成素子を備えた電子制御装置用構成群担体であって、前記各構成素子は、共通アース面と導電接続されており、その際、それぞれの構成群の前記信号処理構成素子は、前記共通アース面に対する共通の接続部を有している構成群担体において、
各信号処理構成素子は、各アナログ構成素子（１１）及び／又は各デジタル構成素子（１２）から構成されていて、少なくとも１つの共通機能を有する各構成群（各機能構成群）（１５）に統合されており、前記各構成群は、それぞれ１つの接続個所（２０）を介して、統合して共通アース面（３）に対して共通に接続されており、各高速作動デジタル構成素子（１０）は、それぞれ個別に直接的経路で共通アース面（３）と接続されており、電圧給電面（４）には、各電圧給電線路（７）及び少なくとも１つの導電面部材（６）が設けられており、各信号処理及び高速作動デジタル構成素子は、前記電圧給電面（４）と導電接続されており、その際、前記各信号処理構成素子（１１，１２）は、夫々１つの機能構成群（１５）に統合されて、前記電圧給電面（４）内に形成された前記電圧給電線路（７）と接続されており、前記各高速作動デジタル構成素子（１０）は、夫々個別に前記導電面部材（６）と接続されていることを特徴とする電子制御装置用構成群担体。
【請求項１４】
各電力構成素子（１４）は、同様に電圧給電面（４）の電圧給電線路（７）と接続されており、且つ、直接的経路で、共通アース面（３）と接続されている請求の範囲第１３項記載の電子制御装置用構成群担体。
【請求項１５】
電圧給電面用の接続個所（２１）は、それと同時に、電圧給電面用の補償又は減結合コンデンサ（４３）の最短接続部であり、共通アース面用の接続個所（２０）は、同様に、それと同時に、前記補償又は減結合コンデンサ（４３）の、アースに対する最短接続部である請求の範囲第１３項又は第１４項記載の電子制御装置用構成群担体。
【請求項１６】
信号線路（５０）及びアース線路（５１）から構成された、各信号処理構成素子（５２）相互の各接続部は、放射ループを回避するために、信号線路接続部及びアース線路接続部ができる限り密に並ぶように構成されている請求の範囲第１３項〜第１５項までの何れか１項記載の電子制御装置用構成群担体。
【請求項１７】
高速作動デジタル構成素子（１０）、及び急峻な信号側縁で高周波作動する構成素子の各電圧給電端子（３６）は、夫々該電圧給電端子の直ぐ近くに設けられている補償乃至減結合コンデンサ（４５）のプラス端子（４７）と接続されており、前記補償又は減結合コンデンサの前記プラス端子（４７）は、直接的経路で、電圧給電面の導電面部材（６）と接続されており、各アース端子（３１）は、直接的経路で、アース面（３）と接続されている請求の範囲第１４項記載の電子制御装置用構成群担体。
【請求項１８】
各高速作動デジタル機能部（１７）も、各信号処理アナログ及び／又はデジタル機能部（１６）も有している、各構成素子（１３）の電圧給電接続は、各高速作動デジタル機能部（１７）用の各端子（３８）の場合、電圧給電面（４）の導電面（６）を用いて行ない、各信号処理機能構成部（１６）用の各端子（３９）の場合、前記電圧給電面（４）の各電圧給電線路（７）との接続個所（２１）を介して行なわれ、前述の各構成群の、共通アース面（３）とのアース接続は、各高速作動デジタル機能部（１７）用の各端子（３３）の場合、直接的経路で行われ、信号処理機能部（１６）用の各端子（３４）の場合、前記アース面（３）との接続個所（２０）を介して行われる請求の範囲第１３項〜第１７項までの何れか１項記載の電子制御装置用構成群担体。
【請求項１９】
構成群担体は、多層プリント基板（１）として構成されており、前記多層プリント基板（１）では、個別構成素子は、上下に重なって複数個配設された、各導体装置又は各導体路の各層で行われ、その際、該各層の１つは、大面積アース面（３）として設けられていて、その他の層は、電圧給電面（４）として設けられている請求の範囲第１３項〜第１８項までの何れか１項記載の電子制御装置用構成群担体。
【請求項２０】
各高速作動デジタル構成素子（１０）及び各電力構成素子（１４）の場合、各個別アース端子は、多層プリント基板（１）に対して垂直な電気接続部（２３）を介して、共通のアース面（３）と接続されており、各個別電圧給電端子は、同様に前記多層プリント基板（１）に対して垂直な電気接続部（２３）を介して電圧給電面（４）と接続されている請求の範囲第１９項記載の電子制御装置用構成群担体。
【請求項２１】
夫々１つの機能構成群（１５）に統合された各信号処理構成素子のアース面（３）との接続個所（２０）は、多層プリント基板に対して垂直な、共通アース面（３）との電気接続部を有しており、その際、各構成素子の各アース線路（３２）は、前記多層プリント基板の１つ又は複数の層を介して垂直な電気接続部（２３）との接続端子に至るまで案内されており、夫々１つの機能構成群（１５）に統合された各信号処理構成素子の電圧給電面（４）との接続個所（２１）は、前記多層プリント基板（１）に対して垂直な、電圧給電部（４）との電気接続部（２３）を有しており、その際、各構成素子の各電圧給電線路（３７）は、垂直電気接続部（２３）との接続端子に至るまで案内されている請求の範囲第１９項記載の電子制御装置用構成群担体。
【請求項２２】
多層プリント基板（１）に対して垂直な、各電気接続部は、貫通金属化部である請求の範囲第２０項記載の電子制御装置用構成群担体。
【請求項２３】
構成群担体につながっている信号線路のシールド線路は、直接的経路で、アース面と接続されている請求の範囲第１項〜第１２項までの何れか１項記載の電子制御装置用構成群担体。
【発明の詳細な説明】
従来技術
本発明は、請求の範囲第１項の上位概念に記載した形式の、信号処理を行う各アナログ及び／又はデジタル構成素子及び高速作動する各デジタル構成素子を有する電子制御装置用の構成群担体に関する。各高速作動デジタル構成素子が、各信号処理デジタル構成素子から区別されるのは、作動周波数、及び、その作動周波数と結合された、電流及び電圧供給部乃至電流及び電圧導出部の領域内の各電気特性への反作用によってである。「高速」作動するデジタル構成素子には、マイクロプロセッサ及びマイクロコントローラの他に、バス系に属していて、マイクロプロセッサ又はマイクロコントローラ、例えば、ＥＰＲＯＭ，ＲＡＭ，及びアドレスラッチの少なくとも１つのアドレス線路、データ線路、バス制御線路、又は、チップ選択線路と接続されていて、メガヘルツ以上の大きさの周波数を伝送する全てデジタル構成素子を算入することができる。
そのような構成群担体は、信号処理及び高速作動する各デジタル構成素子の他に、高速作動する各デジタル機能部も、信号処理する各機能部並びに各電力構成素子も有しており、これらの各機能部及び素子は、構成群担体（例えば、プリント基板にすることができる）上に、電圧給電及びアース並びに信号線路、シールド及びアース線路用のプリントされた各接続部と一緒に設けられている。その際、プリントされた各接続部は、上下に重ねて設けられた複数面に構成することもできる。個別構成素子の機能を損なうことがある各アース線での障害となる電位降下を回避するために、アース端子を大面積アース面に電気接続すると有利である。
この有利な装置構成にも拘わらず、個別各構成素子の各アース端子を介して流出する強い電力の電流によって、電位のずれが生じたり、アース面での著しい電流密度が生じたりする。重大な欠点は、アース面での高い電流密度の場合に、小さなアナログ信号電圧には、許容し得ない誤差が伴う点にある。更に、共通アース面でのアナログ信号処理及び高速作動する各デジタル構成素子のアース端子により、不所望な高周波結合が生じ、この高周波結合は、特に、アース端子又は制御装置の各アース端子を介して放射される。
この理由から、高速作動する各デジタル構成素子と信号処理する各構成素子を相互に絶縁されたアース面に配属するという解決手段があり、その際、信号処理する各構成素子として、専ら各アナログ構成素子が設けられており、絶縁された両方のアース面は、夫々別個に相互に、各線路接続部を介して第３のアース面と接続されている。ヨーロッパ特許第０４２９６９５号から、殊に、上位概念記載の自動車の機能制御用の電子制御装置が公知であり、この制御装置は、高速作動する各デジタル構成素子のために、以下のようなアース面の構成体が設けられており、即ち、制御装置のアース端子も有する共通のアース基板との導電接続部に至る迄、信号処理する各アナログ構成素子に配属された、信号線路とシールド線路のアース端子を有するアース面から絶縁されているように設けられているのである。このようにすることによって、信号処理する各アナログ構成素子に配属されたアース面と高速作動する各デジタル構成素子に配属されたアース面との間の高周波結合を低減することができ、それにより、制御装置の各端子接続線を介しての障害ビームに積極的に作用するのである。
しかし、この解決手段の欠点と見なさざるを得ない点は、両アース面の別個の構成にも拘わらず、各電力構成素子によって発生した高い電流密度及び高速作動する各デジタル構成素子によって生じた高周波障害電流が、アース基板を介して流出して、このアース基板に接続されたアナログアース面での電位ずれを生じて、それにより、このアナログアース面と直接接続された、信号処理を行なう各アナログ構成素子の小さな信号が劣化されることがあったり、非常に大きな電流ループが生じて、それにより、その電流ループのアンテナ作用に基づいて、制御装置の障害放射が増大したりする点にある。
本発明の効果
請求の範囲第１項の特徴を示す各要件によって、高周波障害電流に起因する、制御装置の障害放射を低減し、各電力構成素子にも起因するアース面での高い電流密度によって、信号処理が損なわれるのを回避することができる。この効果は、大面積アース面をただ一つだけ設けて、先ず、バス系に属している、高速作動する各デジタル構成素子の各アース端子及び各電力構成素子の各アース端子だけを直接的経路で導電接続することにより達成される。直接的経路で接続するということは、構成素子を、他の電気接続部と他の各構成素子の位置を考慮して、第３の構成素子を介在接続させずに、できる限り短い経路で接続個所と導電接続することである。高速作動する各デジタル構成素子は、信号処理する各構成素子とは異なって、複数導電接続部を介して、共通アース面と直接接続することができる。というのは、アース面での各障害電圧は、高速作動する各構成素子の機能を損なうことはありえないからである。高速作動する各デジタル構成素子と各電力構成素子とを共通アース面と直接接続することによって、各電力構成素子に供給される、高速作動する各デジタル構成素子の高周波信号を、信号線路の直ぐ下側のアース面に還流させることができるのであり、というのは、このようにしてこそ、経路が、両構成素子間の幾何学的に最短経路ではない場合でも、インピーダンスが最小であるようにすることができるからである。電流は、付加的なアース面又はアース線路を介して迂回する必要がなくなり、そうすることによって、各アース接続部のインダクタンス及び小さなアンテナとして作用する障害電流の電流ループ面を著しく小さくすることができるようになる。従って、制御装置の障害放射及び放射強度が著しく改善され、障害対策コストも削減され、そのようにして、例えば、多くの場合、付加的な補償コンデンサ及び遮閉板をなくすことができ、そうすることによって、制御装置の製造コストを削減することができる。
しかし、信号処理する各アナログ及びデジタル構成素子は、単に個別に直接的な経路で、このアース面と接続されるのではない。と言うのは、さもないと、各アナログ及びデジタル構成素子の機能が、アース面での場所によって異なった各電流密度によって生じる電位のずれによって、又は、フィルタ構成要素の不都合なアース接続によって、又は、大きすぎる電流ループ面によって損なわれたり、結合した強い障害信号によって、信号処理する各デジタル構成素子の機能が損なわれたりすることがあるからである。その代わりに、少なくとも１つの共通の機能を有している、信号処理する各アナログ及びデジタル構成素子が複数機能構成群に統合されて、そのような各機能構成群の、夫々１つの全ての構成素子の各アース端子が、各線路接続部を介して、共通の接続個所（アース基準点）と接続されているのである。先ず、夫々１つの機能構成群の、この接続個所は、最短路で共通アース面と接続されている。こうすることによって、信号処理する機能構成群に属する全ての構成素子は、接続個所を介してアース面と接続されているようになる。各電力構成素子によって更に増大して、アース面を介して導出される、高速作動するデジタル構成素子の障害電流は、信号処理する機能構成群の全ての構成素子に共通の接続個所の電位だけをずらすことができ、そうすることによって、当該の機能構成群の全ての個別構成素子の電位は、同じ程度上昇又は低下する。つまり、機能構成群の夫々の構成素子間の電位のずれは生じず、障害電流による構成群の機能が損なわれることを回避することができる。
夫々一つの機能構成群の接続個所は、アース面との接続部を一つしか有していない（例えば、唯一の貫通金属化部の形式で）。請求の範囲第３項によると、共通アース面に対して密に一緒に集まっている複数の各接触接続部を有する接続個所を構成することもできる。この際、相応して、各接触接続部は、アース面と共に一緒に集めて、各接触接続個所がほぼ一致する電位を有していて、アース面との各接触接続個所間に、構成群の機能を損なう電位差が形成され得ない位密に配設される。また、例えば、接続個所が、数ミリメータしか相互に離れていない２つの貫通金属部を有しているようにすることもできる。
信号処理する機能構成群は、集積回路（ＩＣ）を有しており、従って、有利には、機能構成群の接続個所を、ＩＣのアース端子の直ぐ近くに配設して、補償又は減結合コンデンサのマイナス端子を接続個所に統合すると良い。この構成は、集積回路のアース端子を、直接的な経路で、コンデンサのマイナス端子と接続し、機能構成群の残りの構成素子を同様にコンデンサのマイナス端子と、線路接続部を介して接続し、コンデンサのマイナス端子を直接的な経路で共通のアース面と接続するようにして行われる。
本発明の有利な構成は、各従属請求項２〜１２項、並立独立請求項１３項及び各従属請求項１４〜２３項に記載されている。そこで、例えば、請求項４記載の、各電力構成群の、共通アース接続面との直接的な線路接続によって、アース面において、電力アース用の付加的な節約を必要とせず、それにより、アース面での高周波電圧差を更に削減できるようになる。
請求項６の信号線路接続及びアース線路接続の導入によって、放射ループを出来る限り小さく保持することができるようになり、その際、信号処理する機能構成群の位置の近くに、外部でない、即ち、他の機能構成群に属さない各信号線路が設けられている場合、信号のクロストークを回避することができる。
従属請求項８に記載されているように、高速作動するデジタル機能部及び信号処理するアナログ機能部を有する構成要素の場合、例えば、集積化Ａ／Ｄ変換器を備えたマイクロコントローラの場合、独立して信号処理するアナログ機能構成群の各端子のようなＡ／Ｄ変換器の各端子は、信号処理する機能構成部に配属された接続個所を介してアース面と接続されたコントローラの残りの各端子から切離される。
従属請求項９〜１２に記載されている、多層プリント基板の形式での実施例によると、構成群担体を特に有利に構成することができる。機能構成群の各構成素子の全てのアース端子に共通の接続個所は、プリント基板技術でよく使われる貫通金属化部によって容易に実現することができ、各アース線路は、プリント基板の複数層を介して貫通接続部と接続することができ、それにより、各構成素子及び各接続線路を配置構成するために必要な、形状の決まっていないスペースを著しく拡張することができる。
本発明は、併立された独立請求項１３に記載されている発明の技術思想によって、有利に更に発展される。各電圧給電線路及び導電性面部材を備えた電圧給電面の導入によって、電流ループ面及び信号処理する機能構成群の正の電圧給電部を介しての電気的結合部も減らすことができ、その際、機能構成群の各構成素子のそれぞれの電圧給電端子並びに各アース端子は、接続個所と接続され、この接続個所は、電圧給電面内に設けられた電圧給電線路と直接的な経路で接続されている。従属請求項１７に記載されているように、有利には、複数電圧給電端子を備えた、高速作動するデジタル構成素子、例えば、マイクロプロセッサを、電圧給電面の導電面部材と直接接続するのではなく、各電圧給電端子を先ず、マイクロプロセッサの直ぐ近くに設けた補償又は減結合コンデンサのプラス端子に接続して、それから、このプラス端子を直接的経路で導電面部材と接続するとよい。補償又は減結合コンデンサの最適な作用を達成するために、各マイクロプロセッサ端子と各コンデンサ端子との間の全インダクタンスは、できる限り小さく保持される。このことは、一方では、補償乃至減結合コンデンサをマイクロプロセッサの電圧給電端子の直ぐ近くに配設して、この端子とできる限り短い距離で接続し、他方では、マイクロプロセッサのアース端子及びコンデンサのマイナス端子を、それぞれ直接的経路で、アース面と接続するようにして達成される。制御装置の各端子線路を介しての障害放射を低減するためには、有利には、シールド線路を、直接的経路で、共通のアース面と接続するとよい。高速作動する各デジタル構成素子は、出来る限り密に一緒に、且つ、制御装置のプラグから離して配設する必要がある。
図面
本発明の実施例について、図示されており、以下詳細に説明する。その際：
図１は、共通アース面及び共通電圧給電面と導電接続されている各構成素子を備えた多層プリント基板の構成略図、
図２は、高速作動するデジタル構成素子と電力構成素子との間の障害電流回路の略図、
図３は、信号処理構成群の実施例を示す図、
図４及び５は、共通のアース面を備えた、ＩＣを有する信号処理機能構成群の接続個所の実施例を示す図、
図６は、共通の電圧給電面を示す図である。
実施例の説明
図１に示されているように、電子制御装置用構成群担体は、各信号処理アナログ構成素子１１、各信号処理デジタル構成素子１２、各高速作動デジタル構成素子１０、及び、各高速作動デジタル機能部１７も各信号処理機能部１６も備えた各構成素子１３、並びに、多層プリント基板１として構成された構成群担体上に設けられている電力構成素子１４を有している。信号線路、シールド、及びアース線路用の各端子コンタクト及び各構成素子相互の各接続線路は、図１に示されていない。図示の各構成素子は、構成群担体の、構成素子側として示されている上側にもはんだ付け側として示されている下側にも設けることができる。多層プリント基板１の場合、一体的な、面状の、共通アース面３が設けられており、このアース面と、各構成素子の全てのアース端子とが導電接続されており、その際、アース面３との各アース接続部として、多層プリント基板１を通って垂直に案内された各電気接続部２３、例えば、各貫通金属化部が設けられている。
各高速作動デジタル構成素子１０の各アース端子は、直接的経路で、アース面３と導電接続されている。その際、各高速作動デジタル構成素子１０は、複数接続部３１を介して共通アース面３と導電接続することもできる。各電力構成素子１４は、同様に、直接的経路で、各接続部３５を介して共通アース面３と導電接続されており、その際、電力構成素子のアース端子は、密に一緒に集合された複数貫通金属化部２３を介して共通アース面と接続することもできる。高速作動デジタル構成素子１０、例えば、電力構成素子を制御するマイクロプロセッサによって発生された、急峻な信号側縁を持った高周波障害電流は、信号線路２５を介して電力構成素子１４に伝送されて、この電力構成素子１４で増幅され、更に、この高周波障害電流は、図２から分かるような、信号線路２５の直ぐ下側の共通アース面３に流出され、そうすることによって、障害電流用の電流ループ面２６は、非常に小さくなる。この電流ループ面の僅かな広がりに基づいて、この小さな障害電流ループは、障害放射の送出又は障害放射の受信用の小さなアンテナとしてしか作用しないようになる。各高速作動デジタル構成素子を、構成群担体上で、各信号処理機能構成群及び制御装置プラグから遠く離れた領域内に設けて、高周波結合を更に一層低減すると有利である。
図１に示されているように、各信号処理アナログ構成素子１１及び各信号処理デジタル構成素子１２は、少なくとも１つの共通機能と共に、各信号処理機能構成群１５に統合されており、その際、各機能構成群の各構成素子の各アース端子は、線路接続部３２を介して共通接続個所２０に案内されており、この共通接続個所は、直接的経路２３で、共通アース面３と導電接続されており、それと同時に、補償又は減結合コンデンサ４３の接続個所である。その際、各構成素子及びコンデンサの各線路接続部３２は、多層プリント基板の１つ又は複数の層を介して機能構成群の接続個所２０と接続されている。共通接続個所２０によって、信号処理機能構成群１５の各構成素子の全てのアース端子には、直流電位が印加されており、その結果、共通のアース面３を介して導出される高速作動デジタル構成素子１０の高周波障害電流は、接続個所２０の貫通金属化部２３及び各線路接続部３２を介して、同じ機能構成群に属している全ての機能素子のアース電位が同程度上昇又は低下し、その際、機能構成群の各構成素子間の電位ずれが生じることはない。このようにして、機能構成群の全ての構成素子に共通の接続個所２０の導入によって、機能構成群の信号伝送は、障害電流によって最早損なわれることはないようにすることができる。ここに示した実施例に対して択一選択的に、接続個所を、密に並んだ複数金属化部を介して共通アース面３と接続することもできる。その際、各貫通金属化部の、アース面との各接触個所は、密に統合されていて、それにより、各接触接続個所間に、機能構成群の機能を損なう電位差が発生しないようにすることができる。
図３には、信号処理構成群の１実施例が示されている。信号線路５０を介して、小さな電圧のアナログ信号は、構成素子５２に伝送され、この構成素子５２から、信号出力線路５５を介して導出されたデジタル信号に変換される。電圧給電端子５８と構成素子５２のアース端子５７との間に、補償又は減結合コンデンサ４３が接続されている。信号電圧発信器のアース線路接続部５１は、放射ループを回避するために、信号を案内する信号線路５０の横にできる限り密に配設されていて、構成素子５２のアース端子５７と共に、接続個所２０で補償又は減結合コンデンサ４３と一緒に接続されている。接続個所２０には、信号処理構成群の別の全ての局所アース５９が接続されている。接続個所２０は、直接的経路で、貫通金属化部２３を介して制御装置の共通アース面３と導電接続されている。図３から分かるように、信号処理構成群の全てのアース端子は、接続個所２０を介して同電位に接続されている。
図４に示されているように、信号処理機能構成群１５は、集積回路（ＩＣ）１８を有しており、機能構成群１５の接続個所は、ＩＣ１８のアース端子の直ぐ近くに設けられている。図４に示されているように、接続個所は、補償又は減結合コンデンサ６１のマイナス端子を有しており、このマイナス端子は、直接的経路で、誘導の少ない接続部６３を介してＩＣのアース端子と接続されている。接続個所に統合された、コンデンサ６１のマイナス端子６２は、貫通金属化部２３を介して共通アース面３と接続されている。機能構成群の残りの各信号処理構成素子１１は、同様に、線路接続部６４を介してコンデンサのマイナス端子６２と接続されている。ここに示した接続個所の実施例に対して択一選択的に、貫通金属化部２３をコンデンサ６１のマイナス端子６２の直ぐ下に取り付けてもよい。接続個所の別の実施例は、図５に示されている。ＩＣのアース端子は、接続部６３を介して補償又は減結合コンデンサ６１のマイナス端子６２と、誘導が少ないようにして接続されている。これは、ＩＣの３つの入力フィルタコンデンサ６５の各マイナス端子と平面状に接続されている。接続個所に統合された貫通金属化部２３は、コンデンサの平面状接続部６７の下側の真ん中に設けられている。機能構成群１５の他の信号処理構成素子１１の各アース端子は、各線路接続部６４を介して平面状接続部６７と導電接続されている。
構成素子１３が、信号処理機能部１６並びに高速作動デジタル機能部１７、例えば、Ａ／Ｄ変換器を備えたマイクロコントローラから構成されている場合、図１に示されているように、信号処理機能部１６のアース端子３４は、独立して信号処理する機能構成群のアース端子と同様に、構成素子の他の各アース端子２３とは別個に、接続個所２０を介して共通アース面３と接続されている。高速作動デジタル機能部１７の各アース端子３３は、高速デジタル構成素子１０の各アース端子３１と同様に個別に直接的経路で共通アース面３と接続されている。
図１には、構成群担体の１実施例が示されており、その際、共通大面積アース面３の他に、もう１つの電圧給電面４も設けられている。図６に示されているように、電圧給電面４は、個別電圧給電線路７及び共通電圧安定器５と接続されている面部材６から構成されている。電圧安定器５は、別の線路８を介して装置プラグ９と接続されている。各電力構成素子１４は、直接的経路で、各接続部４０を介して、電圧給電面４の各電圧給電線路７と導電接続されている。電圧給電面４の導電面部材６は、多層プリント基板１上に、高速作動デジタル構成素子１０及び各共通構成素子１３の各高速作動デジタル構成素子１０の直ぐ上又は下側に設けられている。各高速作動デジタル構成素子１０の各電圧給電端子３６は、構成素子１０の直ぐ近くに設けられている補償又は減結合コンデンサ４５のプラス端子４７と接続されている。構成素子１０の電圧給電端子とコンデンサのプラス端子４７との間の接続部３６は、全インダクタンスをできる限り小さく保持するために、できる限り短く、且つ、平面状である。先ず、コンデンサ４５のプラス端子４７は、直接的経路で、電圧給電面４の導電面部材６と接続されている。コンデンサ４５のマイナス端子４６及び高速作動デジタル構成素子のアース端子は、夫々直接的経路で、共通アース面３と接続されている。各アース端子と同様に、各高速作動デジタル構成素子は、複数結合部３６を介して電圧給電面４の面部材６と導電接続されている。このようにして、高速作動デジタル機能部１７を介して給電される構成素子１３の各電圧給電端子３８は、電圧給電面４と接続されている。
信号処理機能構成素子群１５に統合された構成素子１１及び１２は、各線路接続部３７を介して共通接続個所２１に接続されており、共通接続個所２１は、直接的経路で、共通電圧給電面４の各電圧給電線路７と導電接続されている。接続個所２１は、補償又は減結合ダイオード４３と電圧給電面との接続個所でもある。各線路接続部３７は、多層プリント基板の複数層を介して機能構成群の接続個所２１の貫通金属化部と接続することもできる。混合構成素子１３の信号処理機能部１６の電圧給電端子３９は、信号処理構成群の端子と同様に電圧給電面４の電圧給電線路７と接続されている。
【図１】
0003939351.tif 000002
【図２】
0003939351.tif 000003
【図３】
0003939351.tif 000004
【図４】
0003939351.tif 000005
【図５】
0003939351.tif 000006
【図６】
0003939351.tif 000007