(57)【特許請求の範囲】
【請求項１】
誘電材料で充填されバイポーラ素子領域を画定する分離領域と、前記バイポーラ素子領域に前記分離領域に接するように設けられたコレクタ領域とを有する半導体基板を用意するステップと、
前記分離領域のうち前記コレクタ領域に接する箇所に、前記コレクタ領域の側壁を露出するように凹み領域を形成するステップと、
前記分離領域上の平坦部と、前記コレクタ領域の側壁のみを露出するように前記平坦部から前記コレクタ領域の側壁の下部に向かって延びる傾斜部とを有する多結晶シリコン層を形成するステップと、
前記コレクタ領域の上面と、前記コレクタ領域の側壁と、前記多結晶シリコン層の前記傾斜部とに接するようにＳｉＧｅベース層を付着させるステップと、
前記多結晶シリコン層の平坦部上と前記ＳｉＧｅベース層上に絶縁層を形成するステップと、
前記ＳｉＧｅベース層の一部分を露出するように前記絶縁層にエミッタ・ウインドウ開口を形成するステップと、
前記絶縁層上と前記露出されたＳｉＧｅベース層の一部分上とにエミッタ形成用のポリシリコン層を形成するステップと、
前記ポリシリコン層及び前記絶縁層をパターン化して該絶縁層により規定されたエミッタ領域を形成するステップとを含む方法。
【請求項２】
前記分離領域がトレンチ分離領域である、請求項１に記載の方法。
【請求項３】
前記トレンチ分離領域がリソグラフィ、エッチング、及び前記誘電材料の充填により形成される、請求項２に記載の方法。
【請求項４】
前記誘電材料がＳｉＯ２である、請求項１又は請求項３に記載の方法。
【請求項５】
前記凹み領域を形成するステップの前に、前記分離領域のうち前記凹み領域を形成する部分を露出するように、前記分離領域上に誘電体層を形成するステップを行う、請求項１に記載の方法。
【請求項６】
前記誘電体層が窒化物である、請求項５に記載の方法。
【請求項７】
前記ＳｉＧｅ層が、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子ビーム・エピタキシ（ＭＢＥ）、急速加熱化学気相蒸着（ＲＴＣＶＤ）、及びプラズマ増強化学気相蒸着（ＰＥＣＶＤ）を含むグループから選択される付着プロセスにより形成される、請求項１に記載の方法。
【請求項８】
前記半導体基板の材料がＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰから成る群から選択された材料である、請求項１に記載の方法。
【請求項９】
誘電材料で充填されバイポーラ素子領域を画定する分離領域と、前記バイポーラ素子領域に前記分離領域に接するように設けられたコレクタ領域とを有する半導体基板と、
前記分離領域のうち前記コレクタ領域に接する箇所に、前記コレクタ領域の側壁を露出するように設けられた凹み領域と、
前記分離領域上の平坦部と、前記コレクタ領域の側壁のみを露出するように前記平坦部から前記コレクタ領域の側壁の下部に向かって延びる傾斜部とを有する多結晶シリコン層と、
前記コレクタ領域の上面と、前記コレクタ領域の側壁と、前記多結晶シリコン層の前記傾斜部とに設けられたＳｉＧｅベース層と、
前記ＳｉＧｅベース層上に設けられ、該ＳｉＧｅベース層の一部分を露出するエミッタ・ウインドウ開口を有する絶縁層と、
前記絶縁層上と前記露出されたＳｉＧｅベース層の一部分上とに設けられたエミッタ形成用のポリシリコン層とを備える、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１０】
前記分離領域がトレンチ分離領域である、請求項９に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１１】
前記誘電材料がＳｉＯ２である、請求項９に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１２】
前記分離領域と前記多結晶シリコン層との間に誘電体層が設けられている、請求項９に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１３】
前記誘電体層が窒化物である、請求項１２に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１４】
前記半導体基板の材料がＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ及びＩｎＰから成る群から選択された材料である、請求項９に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヘテロ接合バイポーラ・トランジスタに関し、より詳細には、ＳｉＧｅ層の縁部でのファセット成長を制御するエッチング・プロセスを採用することにより、ベース抵抗が改善された、ＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法に関する。特に本発明は、構造内に存在する分離領域内に、凹み領域を設けることにより、ファセット成長を制御するものである。
【０００２】
【従来の技術】
高周波有線及び無線市場の両方における目を見張る成長により、ＳｉＧｅなどの化合物半導体が、バルク相補金属酸化物半導体（ＣＭＯＳ）技術を凌ぐ固有の利点を有する新たな機会がもたらされた。エピタキシャル層擬似形態（pseudomorphic）ＳｉＧｅ付着プロセスの急速な発展により、エピタキシャル・ベースのＳｉＧｅヘテロ接合バイポーラ・トランジスタが、主流の高度ＣＭＯＳ開発と融合されて、広く市場に受け入れられており、アナログ及びＲＦ回路に対してＳｉＧｅ技術の利点を提供する一方で、デジタル論理回路に対しては、高度ＣＭＯＳ技術基盤の完全な利用を維持する。
【０００３】
従来の典型的なＳｉＧｅヘテロ接合バイポーラ・トランジスタが図１に示される。詳細には、図１に示されるＳｉＧｅヘテロ接合バイポーラ・トランジスタは、第１の導電タイプの半導体基板１０を有し、そこにはサブコレクタ１４及びコレクタ１６が形成される。分離領域１２も基板内に設けられ、バイポーラ・トランジスタの外側の境界を画定する。図１のバイポーラ・トランジスタは更に、基板１０の表面上及び分離領域１２上に形成されるＳｉＧｅ層２０を含む。ＳｉＧｅ層は、分離領域上に形成される多結晶Ｓｉ領域２４と、コレクタ及びサブコレクタ領域上に形成されるＳｉＧｅベース領域２２とを含む。従来のバイポーラ・トランジスタはまた、ベース領域上に形成されるパターン化絶縁層２６と、パターン化絶縁層２６及びＳｉＧｅベース領域２２の表面上に形成されるエミッタ２８とを含む。
【０００４】
図１に示されるタイプの従来のＳｉＧｅヘテロ接合バイポーラ・トランジスタの主な問題は、ＳｉＧｅ層の付着の間に、多結晶Ｓｉ領域とＳｉＧｅベース領域との間のＳｉＧｅ層の縁部において、ファセット領域（図１に３０で示される）が成長することである。図示のようにファセットは、基板１０の上面と構造の分離領域との間に形成される角部に侵入する領域を形成する。この角部近傍のファセットの成長は、寄生電流リークの増大だけでなく、構造内での過度な転位の存在に起因する短絡につながる。更に、バイポーラ・トランジスタ内でのファセットの存在は、構造のベース抵抗を増大させる。
【０００５】
従来のヘテロ接合バイポーラ・トランジスタに関する前記の問題を鑑み、構造が転位及びベース抵抗を低減し、更に寄生リークを低減するように、ファセット成長が制御されるヘテロ接合バイポーラ・トランジスタを形成できる、新たな改善された方法を開発する必要性が依然存在する。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ＳｉＧｅベース抵抗が低減されるＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法を提供することである。
【０００７】
本発明の別の目的は、基板の上面と分離領域との間に存在する角部にファセットが形成されないように、ファセット成長が制御される、ＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法を提供することである。
【０００８】
本発明の別の目的は、寄生電流リークの低減が達成されるＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法を提供することである。
【０００９】
【課題を解決するための手段】
これらの及び他の目的及び利点が、プルダウン分離領域を形成することにより、本発明において達成される。プルダウン分離領域は、基板上にＳｉＧｅ層を形成する前に、分離領域の一部を凹ませることにより形成される。ＳｉＧｅ付着の間、ファセットは基板の上面とプルダウン分離領域との間に存在する角部に侵入しない。
【００１０】
詳細には、本発明は次のステップ、すなわち、
ａ）上面を有し、分離領域が内部に形成された半導体基板を提供するステップと、
ｂ）前記半導体基板の前記上面の下方の前記分離領域の一部を凹化し、凹んだ分離表面を設けるステップと、
ｃ）前記半導体基板の前記上面及び前記凹んだ分離表面上にＳｉＧｅ層を形成するステップと
を含み、前記凹みがＳｉＧｅ層の縁部におけるファセット成長を制御し、変位を低減する。
【００１１】
前記のステップａ）乃至ｃ）を実施した後、従来の処理ステップの採用により、バイポーラ・トランジスタのエミッタ領域が形成される。
【００１２】
本発明の１実施例では、ＳｉＧｅ層の形成前に、窒化物などの誘電層が、凹みを設けられていない分離領域の一部上に形成される。分離領域の凹みを設けられていない表面（以下、非凹化面）上に、誘電体を形成することに加え、本発明ではプルダウン分離領域をマスクする際に、誘電体をエッチ・マスクとして使用することを考慮する。この実施例が採用される場合、凹みの形成前に、パターン化誘電体が分離領域の一部上に形成され、次に誘電体と比べて分離充填材料を高度に選択的に除去するエッチング・プロセスが採用される。
【００１３】
本発明の別の態様は、プルダウン分離領域を形成されたＳｉＧｅヘテロ接合バイポーラ・トランジスタに関連する。詳細には、本発明のＳｉＧｅバイポーラ・トランジスタは、
各々が凹化面及び非凹化面を有する分離領域間に形成されるコレクタと、サブコレクタとを有する半導体基板と、
前記基板上、及び各前記分離領域の前記凹化面及び非凹化面上に形成され、多結晶Ｓｉ領域とＳｉＧｅベース領域とを含むＳｉＧｅ層と、
前記ＳｉＧｅベース領域上に形成され、開口を有するパターン化絶縁層と、
前記パターン化絶縁層上に形成され、前記ＳｉＧｅベース領域と前記開口を通じて接触するエミッタとを含む。
【００１４】
本発明の１実施例では、ＳｉＧｅヘテロ接合バイポーラ・トランジスタが、分離領域の非凹化面上に存在するパターン化誘電材料を含む。
【００１５】
【発明の実施の形態】
本発明は、ＳｉＧｅバイポーラ・トランジスタのＳｉＧｅバイポーラ歩留りを改善する方法を提供するもので、添付の図面を参照して以下で詳述する。添付の図面では、同一の対応する要素は同一の参照番号で示される。また単純化のため、図では１つのバイポーラ素子領域だけが示される。他のバイポーラ素子領域及びデジタル論理回路は、図示のバイポーラ素子領域に隣接して形成される。
【００１６】
最初に図２を参照すると、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタの断面図が示される。詳細には、ＳｉＧｅヘテロ接合バイポーラ・トランジスタは、第１の導電タイプ（ＮまたはＰ）の半導体基板５０を有し、そこにはサブコレクタ領域５４及びコレクタ領域５６が形成される。基板は更に、上面５５を有することで特徴付けられる。分離領域５２が同様に基板内に設けられ、バイポーラ素子領域の外側の境界を画定し、図２に示されるバイポーラ素子領域を隣接素子領域から分離する作用をする。
【００１７】
本発明の分離領域（ここではときに"プルダウン"分離領域と呼ばれる）は、凹化面及び非凹化面を含むという点で、従来の典型的な典型的な分離領域とは異なる。図２において、参照番号７５は分離領域の凹化面を表し、参照番号８０は分離領域の非凹化面を表す。凹化面は、基板の上面における角部の下方に位置する。
【００１８】
図２のＳｉＧｅバイポーラ・トランジスタは更に、基板５０上及び分離領域５２上、すなわち凹化面７５及び非凹化面８０上に形成されるＳｉＧｅ層５８を含む。本発明によればＳｉＧｅ層は、分離領域５２上に主に形成される多結晶Ｓｉ領域６０と、コレクタ及びサブコレクタ領域上に主に形成されるＳｉＧｅベース領域６２とを含む。ＳｉＧｅベース領域６２は外因性ベース領域と、真性ベース領域とを含む。これらの領域は図では別々に示されていないが、両者とも領域６２内に含まれる。構造の外因性及び真性ベース領域は、ときにバイポーラ・トランジスタ素子のペデスタル部分と呼ばれる。
【００１９】
図２のバイポーラ・トランジスタはまた、開口が内部に形成されるパターン化絶縁層６４と、パターン化絶縁層６４上に形成され、ＳｉＧｅベース領域６２とパターン化絶縁層内の開口を通じて接触するエミッタ、すなわち真性ポリシリコン領域６６とを含む。
【００２０】
図２に示されるバイポーラ・トランジスタは、ＳｉＧｅ層の縁部でのファセット３０の成長を実質的に低減させるプルダウン分離領域の存在により、改善されたＳｉＧｅバイポーラ歩留りを有する。本発明のプルダウン分離領域は、従来のＳｉＧｅヘテロ接合バイポーラ・トランジスタにおいて通常発生する変位（最終的にバイポーラ短絡につながる）を低減する。
【００２１】
図３は、本発明において形成される代替ＳｉＧｅへテロ接合バイポーラ・トランジスタを示す。この代替ＳｉＧｅバイポーラ・トランジスタは、非凹化分離表面８０上に形成される誘電層８５を除き、図２に示される要素と同一の要素を含む。
【００２２】
図２乃至図３に示されるＳｉＧｅヘテロ接合バイポーラ・トランジスタの形成において、採用される方法及び様々な材料について以下で詳述する。図４を参照すると、本発明で採用される初期構造のバイポーラ素子領域が示される。図４に示される初期構造では、基板５０内にサブコレクタ領域５４、コレクタ領域５６、及び分離領域５２が形成される。
【００２３】
図４に示される構造は、当業者には周知の従来の処理ステップを用いて形成される。更に、従来の材料がその形成のために使用される。例えば、基板５０は任意の半導体材料から成り、それらにはＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のIII／Ｖ族化合物半導体などが含まれる。同一のまたは異なる半導体材料から成る多層基板、例えばＳｉ／ＳｉまたはＳｉ／ＳｉＧｅなどもここでは考慮される。これらの半導体材料のうち、基板５０がＳｉから構成されることが好ましい。前述のように、基板は続いて形成される素子のタイプに応じてＮ型基板またはＰ型基板である。
【００２４】
図４の構造は、最初に化学気相蒸着（ＣＶＤ）、プラズマ励起ＣＶＤ、またはスパッタリングなどの従来の付着プロセスを用いて、基板５０の表面上に酸化物層（図示せず）を形成することにより形成される。或いは、酸化物層が熱的に成長されてもよい。次に、従来のイオン打ち込みステップを用いて、サブコレクタ領域５４が基板内に形成される。打ち込みステップの後、約２４０ｎｍ程度の厚い酸化物（図示せず）が表面上に成長され、打ち込みの損傷を除去する。次に、厚い酸化物が、前述の酸化物層と共に、エッチング・プロセスにより除去されるが、このエッチングは、シリコンに比べて酸化物を除去する高度な選択性を有する。
【００２５】
次に、従来のシリコン局所酸化（ＬＯＣＯＳ：local oxidation of silicon）プロセスにより、またはリソグラフィ、エッチング、及びトレンチ分離充填により分離領域５２が形成される。図では、分離トレンチ領域の形成が示され、これは次のように形成される。すなわち最初に、基板の一部を露出するパターン化マスキング層（図示せず）が、基板５０の表面上に形成される。次に、反応性イオン・エッチング（ＲＩＥ）またはプラズマ・エッチングなどの従来のドライ・エッチング・プロセスを用いて、分離トレンチが基板の露出部分にエッチングされる。こうして形成されるトレンチは、従来のライナ材料、すなわち酸化物により任意的に裏打ちされてもよく、その後ＣＶＤまたは別の同様の付着プロセスが採用されて、トレンチをＳｉＯ2により、または別の同様のトレンチ誘電材料により充填する。トレンチ誘電材料は付着後に任意的に高密度化され、また化学機械研磨（ＣＭＰ）などの従来の平坦化プロセスが、任意的に採用されてもよい。
【００２６】
構造内に分離領域を形成した後、当業者には周知の従来のイオン打ち込み及び活性化アニーリング・プロセスを用いて、コレクタ領域５６がバイポーラ素子領域内に形成される。活性化アニーリング・プロセスは一般に、約９５０℃の温度で約３０秒間程度実施される。
【００２７】
本プロセスのこの時点で、図示のバイポーラ素子領域は、それ上にＳｉ3Ｎ4などの保護材料を形成することにより保護され、隣接素子領域を形成する従来の処理ステップが実施される。隣接素子領域の形成及び続くその保護の完了後、本プロセスは継続される。一部の実施例では、バイポーラ・トランジスタを完全に形成した後、隣接素子領域が形成される。
【００２８】
次に図５に示されるように、分離領域が従来のリソグラフィ及びエッチングを用いて凹化され、凹化部分及び非凹化部分を含む分離領域を提供する。分離領域の凹化部分は、基板の上面５５の下方に形成される凹化面７５を含む。更に、分離領域の非凹化部分は、基板の上面と実質的に同一平面の非凹化面８５を含む。エッチング・ステップは、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、及びイオン・ビーム・エッチングなどの任意の等方性エッチングを用いて行われる。図１に示される場合のように、ファセット３０が、角部領域に形成されることはない。
【００２９】
本発明の次のステップが、図６に示される。この図では、ＳｉＧｅ層５８が基板５０上、及び分離領域５２（すなわち凹化面及び非凹化面）上に形成される。本発明によれば、ＳｉＧｅ層５８が分離領域５２上に主に形成される多結晶Ｓｉ領域６０と、コレクタ及びサブコレクタ領域上に主に形成されるＳｉＧｅベース領域６２とを含む。
【００３０】
ＳｉＧｅ層は、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子ビーム・エピタキシ（ＭＢＥ）、急速過熱化学気相蒸着（ＲＴＣＶＤ）、及びプラズマ増強化学気相蒸着（ＰＥＣＶＤ）などの従来の任意の付着プロセスを用いて、エピタキシャルに形成される。ＳｉＧｅ層の形成において使用される条件は、従来通りで当業者には周知であり、採用される所望の技術に応じて変化する。ＳｉＧｅ層の付着の間に、ファセットがＳｉＧｅベース領域の縁部と、Ｓｉ多結晶領域との間で成長し始める。本発明では変位が実質的に存在しないように、ファセット成長がプルダウン分離領域により制御される。
【００３１】
次に図７に示されるように、ＣＶＤ、プラズマ励起ＣＶＤ、化学溶液付着、または他の同様の付着プロセスなどの従来の付着プロセスを用いて、ＳｉＧｅ層５８上に絶縁層６１（後にパターン化絶縁体６４となる）が形成される。絶縁体は図７に示されるように単層か、または複数の絶縁層を含んでもよい。絶縁層はＳｉＯ2、Ｓｉ酸窒化物、及び他の同様の絶縁物を含むグループから選択される、同一のまたは異なる絶縁体材料から成る。
【００３２】
次に、ＳｉＧｅベース領域の一部を露出するように、絶縁層６１内に、エミッタ・ウィンドウ開口６３（図７参照）が形成される。エミッタ・ウィンドウ開口は、従来のリソグラフィ及びエッチングにより形成される。使用されるエッチング・ステップは、ＳｉＧｅ層に比べて、絶縁材料を選択的に除去する。
【００３３】
エミッタ・ウィンドウ開口の形成の後、図８に示されるように、従来のその場（in-situ）ドーピング付着プロセスまたは付着に続くイオン打ち込みにより、真性ポリシリコン層（後にエミッタ６６となる）が、パターン化絶縁層上、及びエミッタ・ウィンドウ開口内に形成される。ポリシリコン及び絶縁体が次に選択的にエッチングされて、ＳｉＧｅベース領域６２上にパターン化絶縁体６１及びエミッタ６６が形成され、図２に示される構造が提供される。詳細には、図２に示される最終的な構造を形成するために、従来のリソグラフィ及びエッチングが採用される。真性ポリシリコン層６６及び絶縁層６１の一部を除去するために、単一エッチング・プロセスが採用されるか、これらの層を除去するために、別々のエッチング・ステップが採用される。
【００３４】
図３に示される代替構造の場合、ＳｉＧｅ層の形成前に、誘電体８５が分離領域の非凹化面上に形成される以外は、前述と同様のプロセス・ステップが採用される。誘電層は酸化物、窒化物、酸窒化物、またはこれらの組み合わせから成り、特に窒化物誘電体が好適である。誘電体は従来の付着プロセスにより形成されるが、必要に応じてリソグラフィ及びエッチングがそのパターン化のために使用される。分離領域の非凹化面上に形成されることに加え、本発明では、誘電体を凹化プルダウン分離領域を形成するためのエッチ・マスクとして使用する。この実施例が採用される場合、パターン化誘電体が分離領域の一部上に形成され（図９参照）、続いて誘電体に比べて、分離充填材料を高度に選択的に除去するエッチング・プロセスが採用される（図１０参照）。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３６】
（１）方法であって、
ａ）上面を有し、分離領域が内部に形成された半導体基板を提供するステップと、
ｂ）前記半導体基板の前記上面の下方の前記分離領域の一部を凹化し、凹んだ分離表面を設けるステップと、
ｃ）前記半導体基板の前記上面及び前記凹んだ分離表面上にＳｉＧｅ層を形成するステップと
を含み、前記凹みが前記ＳｉＧｅ層の縁部におけるファセット成長を制御して、ＳｉＧｅヘテロ接合バイポーラ・トランジスタ内に存在する変位を低減する、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
（２）ｄ）前記ＳｉＧｅ層上に絶縁体を形成するステップと、
ｅ）前記絶縁体内に開口を設け、前記ＳｉＧｅベース領域の一部を露出するステップと、
ｆ）前記絶縁体上及び前記開口内にエミッタ材料を形成し、前記ＳｉＧｅベース領域と接触させるステップと、
ｇ）前記エミッタ材料及び前記絶縁体をパターン化し、前記ＳｉＧｅベース領域上に、パターン化エミッタ及びパターン化絶縁体を形成するステップと
を含む、前記（１）記載の方法。
（３）前記分離領域がトレンチ分離領域である、前記（１）または（２）に記載の方法。
（４）前記トレンチ分離領域がリソグラフィ、エッチング、及びトレンチ充填により形成される、前記（３）記載の方法。
（５）前記トレンチ充填がＳｉＯ2の付着を含む、前記（４）記載の方法。
（６）ステップｂ）の前に、パターン化誘電層が前記分離領域の一部上に形成される、前記（１）または（２）に記載の方法。
（７）前記誘電層が窒化物から成る、前記（６）記載の方法。
（８）前記凹化ステップが、リソグラフィ及びエッチングを含む、前記（１）または（２）に記載の方法。
（９）前記凹化ステップの後、パターン化誘電体が、凹化されない前記分離領域の一部上に形成される、前記（１）または（２）に記載の方法。
（１０）前記ＳｉＧｅ層が、超高真空化学気相蒸着（ＵＨＶＣＶＤ）、分子ビーム・エピタキシ（ＭＢＥ）、急速過熱化学気相蒸着（ＲＴＣＶＤ）、及びプラズマ増強化学気相蒸着（ＰＥＣＶＤ）を含むグループから選択される付着プロセスにより形成される、前記（１）または（２）に記載の方法。
（１１）各々が凹化面及び非凹化面を有する分離領域間に形成されるコレクタと、サブコレクタとを形成される半導体基板と、
前記基板上、及び各前記分離領域の前記凹化面及び非凹化面上に形成され、多結晶Ｓｉ領域とＳｉＧｅベース領域とを含むＳｉＧｅ層と、
前記ＳｉＧｅベース領域上に形成され、開口を有するパターン化絶縁層と、
前記パターン化絶縁層上に形成され、前記ＳｉＧｅベース領域と前記開口を通じて接触するエミッタと
を含むＳｉＧｅバイポーラ・トランジスタ。
（１２）前記非凹化面が、それ上に形成される誘電材料を含む、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
（１３）前記誘電材料が窒化物である、前記（１２）記載のＳｉＧｅバイポーラ・トランジスタ。
（１４）前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／Ｓｉ、及びＳｉ／ＳｉＧｅを含むグループから選択される半導体材料から成る、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
（１５）記半導体材料がＳｉである、前記（１４）記載のＳｉＧｅバイポーラ・トランジスタ。
（１６）前記分離領域がトレンチ分離領域である、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
（１７）前記分離領域がＳｉＯ2により充填される、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
（１８）前記パターン化絶縁体が酸化物、窒化物、酸窒化物、またはこれらの組み合わせから成る、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
（１９）前記エミッタがドープド・ポリシリコンから成る、前記（１１）記載のＳｉＧｅバイポーラ・トランジスタ。
【図面の簡単な説明】
【図１】図１は、従来の分離領域が採用される従来のＳｉＧｅヘテロ接合バイポーラ・トランジスタを示す図である。
【図２】凹化面及び非凹化面を有するプルダウン分離領域が採用される、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを示す図である。
【図３】分離領域の非凹化面上に誘電体が形成される、本発明の代替実施例を示す図である。
【図４】本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法における、初期構造のバイポーラ素子領域を提供するステップを示す図である。
【図５】本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法において、分離領域５２を凹化し、凹化部分７５及び非凹化部分８０を含む分離領域を提供するステップを示す図である。
【図６】本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法において、基板５０上及び分離領域５２上にＳｉＧｅ層５８を形成するステップを示す図である。
【図７】本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法において、ＳｉＧｅ層５８上に絶縁層６１を形成し、続いてＳｉＧｅベース領域の一部を露出するように、絶縁層６１内に、エミッタ・ウィンドウ開口６３を形成するステップを示す図である。
【図８】本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成する方法において、パターン化絶縁層上及びエミッタ・ウィンドウ開口内に、真性ポリシリコン層６６を形成するステップを示す図である。
【図９】エッチング・マスクとして使用されるパターン化誘電体が、分離領域の一部上に形成される、本発明の実施例を示す図である。
【図１０】図９に続いて、エッチング・プロセスにより、分離充填材料が選択的にエッチングされる、本発明の実施例を示す図である。
【符号の説明】
１０、５０  基板
１２、５２  分離領域
１４、５４  サブコレクタ
１６、５６  コレクタ
２０、５８  ＳｉＧｅ層
２２、６２  ＳｉＧｅベース領域
２４、６０  多結晶Ｓｉ領域
２６、６１、６４  絶縁層
２８、６６  エミッタ
３０  ファセット領域
５５  基板の上面
６３  エミッタ・ウィンドウ開口
７５  分離領域の凹化面
８０  分離領域の非凹化面
８５  誘電層
【図１】
0003974402.tif 000002
【図２】
0003974402.tif 000003
【図３】
0003974402.tif 000004
【図４】
0003974402.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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