(57)【特許請求の範囲】
【請求項１】
被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成する工程と、上記第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により上記第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を上記第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成する工程と、上記第２のレジストパターンをマスクとして上記被エッチング膜のパターニングを行う工程と、パターニングされた被エッチング膜上に上層膜を積層する工程と、上記上層膜をパターニングする工程とを備えた半導体装置の製造方法において、上記被エッチング膜の上面に段差を有し、上記第１のレジストパターンを形成する工程において、上記第１のパターン溝の一部が上記被エッチング膜の上面の高い箇所に形成される場合、上記上層膜をパターニングする工程において、上記パターニングされた被エッチング膜の内、上記第１のパターン溝の一部に対応する箇所上に上記上層膜にて成るダミーパターンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成する工程と、上記第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により上記第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を上記第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成する工程と、上記第２のレジストパターンをマスクとして上記被エッチング膜のパターニングを行う工程と、パターニングされた被エッチング膜上に上層膜を積層する工程と、上記上層膜をパターニングする工程とを備えた半導体装置の製造方法において、上記被エッチング膜の上面に段差を有し、上記第１のレジストパターンを形成する工程において、上記第１のパターン溝の一部が上記被エッチング膜の上面の高い箇所に形成される場合、上記上層膜を積層する工程において、上記上層膜の膜厚を、上記パターニングされた被エッチング膜の上記第１のパターン溝の一部に対応する箇所間を埋め込む程度の膜厚に設定することを特徴とする半導体装置の製造方法。
【請求項３】
被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成する工程と、上記第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により上記第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を上記第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成する工程と、上記第２のレジストパターンをマスクとして上記被エッチング膜のパターニングを行う工程と、パターニングされた被エッチング膜上に上層膜を積層する工程と、上記上層膜をパターニングする工程とを備えた半導体装置の製造方法において、上記被エッチング膜上面の低い箇所に対して相対的に上記被エッチング膜の上面が高い箇所であるパターニングされた上記被エッチング膜端部を覆うように、上記上層膜にて成るダミーパターンを形成することを特徴とする半導体装置の製造方法。
【請求項４】
被エッチング膜上面の段差は、上記被エッチング膜下部に存在するＬＯＣＯＳ膜により生じたものであることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
被エッチング膜がフローティングゲート膜で、後工程にて形成される上層膜がコントロールゲート膜であることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、被エッチング膜の上面に段差を有し、架橋層を形成するパターニングを行う場合、残渣の発生を防止することできる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１５は例えば特開平１０−７３９２７号公報に示された従来の半導体装置の製造方法を示す断面図である。図１５に基づいて半導体装置の製造方法について説明する。まず、半導体基板３上に加熱処理により内部に酸を発生する機構をもつ第１のレジスト１を塗布する（図１５（ａ））。次に、第１のレジストパターン１ａを形成する（図１５（ｂ））。次に、酸の存在により架橋する架橋性の材料を主材とする第２のレジスト２を塗布する（図１５（ｃ））。
【０００３】
次に、第１のレジストパターン１ａと第２のレジスト２とを加熱処理する。この際、第１のレジストパターン１ａから酸の拡散が促進され、第２のレジスト２中に供給し、第２のレジスト２と第１のレジストパターン１ａの界面において、架橋反応を発生し架橋層４が形成される（図１５（ｄ））。次に、第２のレジスト２の未反応部分を除去し、第２のレジストパターン２ａを形成する（図１５（ｅ））。
【０００４】
このように架橋層を形成することにより、レジストパターンを微細化したり、耐エッチング性を向上させている。このようなレジストパターンを例えばフローティングゲート膜の形成に用いる場合について説明する。
【０００５】
図１６、図１８は従来の半導体装置の製造方法を示す平面図、図１７、図１９は図１６、図１８に示した半導体装置の製造方法のＡ−Ａ断面およびＢ−Ｂ断面を示す断面図である。上記各図に基づいて従来の半導体装置の製造方法について説明する。まず、半導体基板３上にＬＯＣＯＳ膜５を形成する（図１６（ａ）、図１７（ａ））。次に、フローティングゲート膜形成用の第１の導電膜６を積層する。この際、下部にＬＯＣＯＳ膜５を有しているので、第１の導電膜６の上面に段差を有することとなる。
【０００６】
次に、第１の導電膜６上に第１のパターン溝１ｂを有する第１のレジストパターン１ａを形成する（図１６（ｂ）、１７（ｂ））。次に、第２のレジストを塗布して加熱し架橋層４を形成し、第２のレジストの未反応部分を除去し、第２のパターン溝２ｂ、２ｃを有する第２のレジストパターン２ａを形成する（図１６（ｃ）、図１７（ｃ））。
【０００７】
この際図１６（ｃ）、図１７（ｃ）から明らかなように、第１の導電膜６の上面の高い箇所（Ａ−Ａ断面に対応する箇所）の第２のパターン溝２ｃの間隔は、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）の第２のパターン溝２ａの間隔より、パターン溝の間隔が広くなる。これは、第１の導電膜６の上面の高い箇所の方が、第１の導電膜６の上面の低い箇所より、第１のレジストパターン１ａと第２のレジストとの反応が少なく架橋層４の膜厚が薄くなる為であると考えられる。
【０００８】
次に、第２のレジストパターン２ａをマスクとして第１の導電膜６のパターニングを行い、パターン溝６ｂ、６ｃを有するフローティングゲート膜６ａを形成する（図１８（ａ）、１９（ａ））。よってこの際、フローティングゲート膜６ａには、パターン間の狭い箇所のパターン溝６ｂと広い箇所のパターン溝６ｃが存在することとなる。次に、コントロールゲート膜を形成するための第２の導電膜７を積層する（図１８（ｂ）、１９（ｂ））。この際、フローティングゲート膜６ａのパターン溝６ｃは第２の導電膜７にて完全に埋め込まれず、不均一な膜厚にて積層される。
【０００９】
次に、第２の導電膜７をパターニングしてコントロールゲート膜７ａを形成する（図１８（ｃ）、図１９（ｃ））。この際、フローティングゲート膜６ａのパターン溝６ｃにおいて第２の導電膜７の膜厚が不均一に積層されるため、他の箇所と異なるエッチング状態が発生し残渣８を誘発する可能性が高くなる。
【００１０】
【発明が解決しようとする課題】
従来の半導体装置の製造方法は上記のように行われているため、第１の導電膜の上面に段差を有する場合、第１の導電膜の上面の高い箇所に形成される第２のレジストパターン２ａの第２のパターン溝２ｃの間隔が広くなり、それにともない、フローティングゲート膜６ａの他の箇所より広いパターン溝６ｃが形成されることとなる。そして、コントロールゲート膜７ａを形成する際に残渣８が発生し、後工程において不具合が生じるという問題点があった。
【００１１】
この発明は、上記のような問題点を解消するためになされたもので、残渣の発生を防止し、後工程において不具合を生じることのない半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る請求項１の半導体装置の製造方法は、被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成し、第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成し、第２のレジストパターンをマスクとして被エッチング膜のパターニングを行い、パターニングされた被エッチング膜上に上層膜を積層し、上層膜をパターニングする半導体装置の製造方法において、被エッチング膜の上面に段差を有し、第１のレジストパターンを形成する工程において、第１のパターン溝の一部が被エッチング膜の上面の高い箇所に形成される場合、上層膜をパターニングする工程において、パターニングされた被エッチング膜の内、第１のパターン溝の一部に対応する箇所上に上層膜にて成るダミーパターンを形成するものである。
【００１５】
また、この発明に係る請求項２の半導体装置の製造方法は、被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成し、第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成し、第２のレジストパターンをマスクとして被エッチング膜のパターニングをし、パターニングされた被エッチング膜上に上層膜を積層し、上層膜をパターニングする半導体装置の製造方法において、被エッチング膜の上面に段差を有し、第１のレジストパターンを形成する工程において、第１のパターン溝の一部が被エッチング膜の上面の高い箇所に形成される場合、上層膜を積層する工程において、上層膜の膜厚を、パターニングされた被エッチング膜の第１のパターン溝の一部に対応する箇所間を埋め込む程度の膜厚に設定するものである。また、この発明に係る請求項３の半導体装置の製造方法は、被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成する工程と、上記第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により上記第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を上記第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成する工程と、上記第２のレジストパターンをマスクとして上記被エッチング膜のパターニングを行う工程と、パターニングされた被エッチング膜上に上層膜を積層する工程と、上記上層膜をパターニングする工程とを備えた半導体装置の製造方法において、上記被エッチング膜上面の低い箇所に対して相対的に上記被エッチング膜の上面が高い箇所であるパターニングされた上記被エッチング膜端部を覆うように、上記上層膜にて成るダミーパターンを形成するものである。
【００１６】
また、この発明に係る請求項４の半導体装置の製造方法は、請求項１ないし請求項３のいずれかにおいて、被エッチング膜上面の段差は、被エッチング膜下部に存在するＬＯＣＯＳ膜により生じたものである。
【００１７】
また、この発明に係る請求項５の半導体装置の製造方法は、請求項１ないし請求項３のいずれかにおいて、被エッチング膜がフローティングゲート膜で、後工程にて形成される上層膜がコントロールゲート膜である。
【００１８】
【発明の実施の形態】
実施の形態１．
図１、図３はこの発明の実施の形態１の半導体装置の製造方法を示す平面図、図２、図４は図１、図３に示した半導体装置の製造方法のＡ−Ａ断面およびＢ−Ｂ断面を示す断面図である。上記各図に基づいて実施の形態１の半導体装置の製造方法について説明する。まず、半導体基板３上にＬＯＣＯＳ膜５を形成する（図１（ａ）、図２（ａ））。
【００１９】
次に、フローティングゲート膜形成用の被エッチング膜としての第１の導電膜６を積層する。この際、下部にＬＯＣＯＳ膜５を有しているので、第１の導電膜６の上面に段差を有することとなる。次に、第１の導電膜６上に第１のパターン溝１０ｂ、１０ｃを有する第１のレジストパターン１０を形成する（図１（ｂ）、図２（ｂ））。
【００２０】
この際図１（ｂ）、図２（ｂ）から明らかなように、第１の導電膜６の上面の高い箇所（Ａ−Ａ断面に対応する箇所）の第１のパターン溝１０ｃの間隔ｈ２は、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）の第１のパターン溝１０ａの間隔ｈ１より、パターン溝の間隔が狭くなるように形成する。
【００２１】
次に、第２のレジストを塗布して加熱し架橋層４を形成し、第２のレジストの未反応部分を除去し、第２のパターン溝２０ｂ、２０ｃを有する第２のレジストパターン２０を形成する（図１（ｃ）、図２（ｃ））。この際図１（ｃ）、図２（ｃ）から明らかなように、第１の導電膜６の上面の高い箇所（Ａ−Ａ断面に対応する箇所）の第２のパターン溝２０ｃの間隔ｈ３と、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）の第２のパターン溝２０ａの間隔ｈ３とはほぼ同一に形成される。
【００２２】
これは、第１の導電膜６の上面の高い箇所の第１のパターン溝１０ｃの間隔ｈ２を、第１の導電膜６の上面の低い箇所の第１のパターン溝１０ｂの間隔ｈ１より狭く形成し、その上部に形成される架橋層の膜厚に差を吸収したためである。
【００２３】
次に、第２のレジストパターン２０をマスクとして第１の導電膜６のパターニングを行い、パターン溝６０ｂ、６０ｃを有するフローティングゲート膜６０を形成する（図３（ａ）、図４（ａ））。よってこの際、フローティングゲート膜６０の、低い箇所と高い箇所とに存在する各パターン溝６０ｂ、６０ｃの間隔は同一幅を有することとなる。次に、コントロールゲート膜を形成するための上層膜としての第２の導電膜７を積層する（図３（ｂ）、図４（ｂ））。
【００２４】
次に、第２の導電膜７をパターニングしてコントロールゲート膜７０を形成する（図３（ｃ）、図４（ｃ））。この際、フローティングゲート膜６０のパターン溝６０ｂ、６０ｃは同一の幅にて形成されているため、図４（ｂ）に示すように、第２の導電膜７の膜厚が特に薄くなったりする箇所が生じなく均一に形成される。このため、このエッチングにおいて残渣が誘発されるのを防止する。
【００２５】
上記のように行われた実施の形態１の半導体装置の製造方法は、被エッチング膜の上面の高くなる箇所に形成される第１のパターン溝の幅を、低い箇所に形成される第１のパターン溝の幅より狭く形成したため、第２のレジストパターンの第２のパターン溝の間隔が均一となる。よって、後工程における残渣などの不具合を防止することができる。
【００２６】
実施の形態２．
図５、図７はこの発明の実施の形態２の半導体装置の製造方法を示す平面図、図６、図８は図５、図７に示した半導体装置の製造方法のＡ−Ａ断面およびＢ−Ｂ断面を示す断面図である。上記各図に基づいて実施の形態２の半導体装置の製造方法について説明する。まず、上記実施の形態１と同様に、半導体基板３上にＬＯＣＯＳ膜５を形成する（図５（ａ）、図６（ａ））。
【００２７】
次に、フローティングゲート膜形成用の被エッチング膜としての第１の導電膜６を積層する。この際、下部にＬＯＣＯＳ膜５を有しているので、第１の導電膜６の上面に段差を有することとなる。次に、第１の導電膜６上に第１のパターン溝１０ｄ、端部１０ｅを有する第１のレジストパターン１０を形成する（図５（ｂ）、図６（ｂ））。
【００２８】
この際図５（ｂ）、図６（ｂ）から明らかなように、第１のパターン溝１０ｄの端部１０ｅとＬＯＣＯＳ膜５の端部とが同一箇所となるように形成している。よって、第１の導電膜６の上面の高い箇所（Ａ−Ａ断面に対応する箇所）に第１のパターン溝１０ｄは形成されず、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）のみ、すなわち、第１の導電膜６の一定の段差の範囲内に第１のパターン溝１０ｄが形成されている。
【００２９】
次に、第２のレジストを塗布して加熱し架橋層４を形成し、第２のレジストの未反応部分を除去し、第２のパターン溝２０ｄ、端部２０ｅを有する第２のレジストパターン２０を形成する（図５（ｃ）、図６（ｃ））。この際図５（ｃ）、図６（ｃ）から明らかなように、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）のみに形成された第２のパターン溝２０ｄの間隔は同一に形成される。
【００３０】
次に、第２のレジストパターン２０をマスクとして第１の導電膜６のパターニングを行い、パターン溝６０ｄ、端部６０ｅを有するフローティングゲート膜６０を形成する（図７（ａ）、図８（ａ））。よってこの際、フローティングゲート膜６０のパターン溝６０ｄの間隔は同一幅を有することとなる。次に、コントロールゲート膜を形成するための上層膜としての第２の導電膜７を積層する（図７（ｂ）、図８（ｂ））。
【００３１】
次に、第２の導電膜７をパターニングしてコントロールゲート膜７０を形成する（図７（ｃ）、図８（ｃ））。この際、フローティングゲート膜６０のパターン溝６０ｄは同一の幅にて形成されているため、図８（ｂ）に示すように、第２の導電膜７の膜厚が特に薄くなったりする箇所が生じなく均一に形成される。このため、このエッチングにおいて残渣が誘発されるのを防止する。
【００３２】
上記のように行われた実施の形態２の半導体装置の製造方法は、被エッチング膜の上面の一定の段差の範囲内に第１のパターン溝を形成したため、第２のレジストパターンの第２のパターン溝の間隔が均一となる。よって、後工程における残渣などの不具合を防止することができる。
【００３３】
実施の形態３．
図９、図１１はこの発明の実施の形態３の半導体装置の製造方法を示す平面図、図１０、図１２は図９、図１１に示した半導体装置の製造方法のＡ−Ａ断面およびＢ−Ｂ断面を示す断面図である。上記各図に基づいて実施の形態３の半導体装置の製造方法について説明する。まず、従来の半導体装置の製造方法と同様に半導体基板３上にＬＯＣＯＳ膜５を形成する（図９（ａ）、図１０（ａ））。
【００３４】
次に、フローティングゲート膜形成用の被エッチング膜としての第１の導電膜６を積層する。この際、下部にＬＯＣＯＳ膜５を有しているので、第１の導電膜６の上面に段差を有することとなる。次に、第１の導電膜６上に第１のパターン溝１ｂを有する第１のレジストパターン１ａを形成する（図９（ｂ）、１０（ｂ））。次に、第２のレジストを塗布して加熱し架橋層４を形成し、第２のレジストの未反応部分を除去し、第２のパターン溝２ｂ、２ｃを有する第２のレジストパターン２ａを形成する（図９（ｃ）、図１０（ｃ））。
【００３５】
この際従来の場合と同様に、図９（ｃ）、図１０（ｃ）から明らかなように、第１の導電膜６の上面の高い箇所（Ａ−Ａ断面に対応する箇所）の第２のパターン溝２ｃの間隔は、第１の導電膜６の上面の低い箇所（Ｂ−Ｂ断面のＬＯＣＯＳ膜５上に対応する箇所）の第２のパターン溝２ａの間隔より、パターン溝の間隔が広くなる。これは、第１の導電膜６の上面の高い箇所の方が、第１の導電膜６の上面の低い箇所より、第１のレジストパターン１ａと第２のレジストとの反応が少なく架橋層４の膜厚が薄くなる為であると考えられる。
【００３６】
次に、第２のレジストパターン２ａをマスクとして第１の導電膜６のパターニングを行い、パターン溝６ｂ、６ｃを有するフローティングゲート膜６ａを形成する（図１１（ａ）、１２（ａ））。よってこの際、フローティングゲート膜６ａには、パターン間の狭い箇所のパターン溝６ｂと広い箇所のパターン溝６ｃが存在することとなる。次に、コントロールゲート膜を形成するための上層膜としての第２の導電膜７を積層する（図１１（ｂ）、図１２（ｂ））。
【００３７】
次に、第２の導電膜７をパターニングしてコントロールゲート膜７ａを形成する。この際同時に、フローティングゲート膜６ａのパターン溝６ｃに対応する箇所上に第２の導電膜７にて成るダミーパターン７１を形成する（図１１（ｃ）、図１２（ｃ））。よって、パターン溝６ｃに対応する箇所の第２の導電膜７がエッチングされることがなくなるため、他の箇所と異なるエッチング状態と成る箇所が存在しなくなり、残渣を誘発されるのを防止する。
【００３８】
上記のように行われた実施の形態３の半導体装置の製造方法は、パターニングされた被エッチング膜の内、被エッチング膜の上面の高くなる箇所に形成される第１のパターン溝に対応する箇所上を、ダミーパターンにて覆うように形成した。よって、後工程における残渣などの不具合を防止することができる。
【００３９】
実施の形態４．
図１３はこの発明の実施の形態４の半導体装置の製造方法を示す平面図、図１４は図１３に示した半導体装置の製造方法のＡ−Ａ断面およびＢ−Ｂ断面を示す断面図である。上記各図に基づいて実施の形態４の半導体装置の製造方法について説明する。まず、上記実施の形態３と同様の工程を経て、図１３（ａ）、図１４（ａ）に示すように、パターン溝６ｂ、６ｃを有するフローティングゲート膜６ａを形成する。
【００４０】
よってこの際、フローティングゲート膜６ａには、パターン間の狭い箇所のパターン溝６ｂと広い箇所のパターン溝６ｃが存在することとなる。次に、コントロールゲート膜を形成するための上層膜としての第２の導電膜９を積層する。この際の第２の導電膜９の膜厚をパターン溝６ｃが埋め込むことができる厚みに設定する（図１３（ｂ）、図１４（ｂ））。
【００４１】
具体的には、例えばフローティングゲート膜６ａのパターン溝６ｂの幅が０．１６μｍの場合、パターン溝６ｃの幅はこのパターン溝６ｂより片側に約０．０２μｍ広がって形成されている（よって、パターン溝６ｃの幅は０．２０μｍ）。よって、第２の導電膜９の膜厚は、｛パターン溝６ｂの幅＋パターン溝６ｂの幅／４｝／２の膜厚（ここでは、０．１０μｍの膜厚にて第２の導電膜９を積層する。）に積層する。
【００４２】
次に、第２の導電膜９をパターニングしてコントロールゲート膜９ａを形成する。（図１３（ｃ）、図１４（ｃ））。よって、パターン溝６ｃが第２の導電膜９にて完全に埋め込まれている為、他の箇所と同様のエッチング状態となる。よってこの際、他の箇所と異なるエッチング状態と成る箇所が存在しなくなり、残渣を誘発されるのを防止する。
【００４３】
上記のように行われた実施の形態４の半導体装置の製造方法は、パターニングされた被エッチング膜の内、被エッチング膜の上面の高くなる箇所に形成される第１のパターン溝に対応する箇所のパターン溝を埋め込むように上層膜の膜厚を設定したため、他の箇所と異なるエッチング状態となる箇所が存在しなくなる。よって、後工程における残渣などの不具合を防止することができる。
【００４４】
尚、上記各実施の形態はそれぞれを組み合わせて実施することができることは言うまでもなく。組み合わせることにより、残渣の不具合を一層確実に防止することができることは言うまでもない。
【００４７】
【発明の効果】
以下のように、この発明の請求項１によれば、被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成し、第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成し、第２のレジストパターンをマスクとして被エッチング膜のパターニングを行い、パターニングされた被エッチング膜上に上層膜を積層し、上層膜をパターニングする半導体装置の製造方法において、被エッチング膜の上面に段差を有し、第１のレジストパターンを形成する工程において、第１のパターン溝の一部が被エッチング膜の上面の高い箇所に形成される場合、上層膜をパターニングする工程において、パターニングされた被エッチング膜の内、第１のパターン溝の一部に対応する箇所上に上層膜にて成るダミーパターンを形成するので、上層膜のパターニング時における、エッチング残渣を防止することができる半導体装置の製造方法を提供することが可能となる。
【００４８】
また、この発明の請求項２によれば、被エッチング膜上に、加熱または露光により酸を発生する材料を含み第１のパターン溝を有する第１のレジストパターンを形成し、第１のレジストパターンを覆うように酸の存在で架橋する材料を含むレジストを積層し、加熱または露光により第１のレジストパターン中に酸を発生させ、界面に生じた架橋層を第１のレジストパターンの被覆層として第２のパターン溝を有する第２のレジストパターンとして形成し、第２のレジストパターンをマスクとして被エッチング膜のパターニングをし、パターニングされた被エッチング膜上に上層膜を積層し、上層膜をパターニングする半導体装置の製造方法において、被エッチング膜の上面に段差を有し、第１のレジストパターンを形成する工程において、第１のパターン溝の一部が被エッチング膜の上面の高い箇所に形成される場合、上層膜を積層する工程において、上層膜の膜厚を、パターニングされた被エッチング膜の第１のパターン溝の一部に対応する箇所間を埋め込む程度の膜厚に設定するので、上層膜のパターニング時における、エッチング残渣を防止することができる半導体装置の製造方法を提供することが可能となる。
【００４９】
また、この発明の請求項４によれば、請求項１ないし請求項３のいずれかにおいて、被エッチング膜上面の段差は、被エッチング膜下部に存在するＬＯＣＯＳ膜により生じたので、被エッチング膜のＬＯＣＯＳ膜上以外にてパターニングされる箇所における、エッチング残渣を防止することができる半導体装置の製造方法を提供することが可能となる。
【００５０】
また、この発明の請求項５によれば、請求項１ないし請求項３のいずれかにおいて、被エッチング膜がフローティングゲート膜で、後工程にて形成される上層膜がコントロールゲート膜であるので、コントロールゲート膜のパターニングにおいて、エッチング残渣を防止することができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における半導体装置の製造方法の構成を示す平面図である。
【図２】  図１に示した半導体装置の製造方法の構成を示す断面図である。
【図３】  この発明の実施の形態１における半導体装置の製造方法の構成を示す平面図である。
【図４】  図３に示した半導体装置の製造方法の構成を示す断面図である。
【図５】  この発明の実施の形態２における半導体装置の製造方法の構成を示す平面図である。
【図６】  図５に示した半導体装置の製造方法の構成を示す断面図である。
【図７】  この発明の実施の形態２における半導体装置の製造方法の構成を示す平面図である。
【図８】  図７に示した半導体装置の製造方法の構成を示す断面図である。
【図９】  この発明の実施の形態３における半導体装置の製造方法の構成を示す平面図である。
【図１０】  図９に示した半導体装置の製造方法の構成を示す断面図である。
【図１１】  この発明の実施の形態３における半導体装置の製造方法の構成を示す平面図である。
【図１２】  図１１に示した半導体装置の製造方法の構成を示す断面図である。
【図１３】  この発明の実施の形態４における半導体装置の製造方法の構成を示す平面図である。
【図１４】  図１３に示した半導体装置の製造方法の構成を示す断面図である。
【図１５】  従来の半導体装置の製造方法の構成を示す断面図である。
【図１６】  従来の半導体装置の製造方法の構成を示す平面図である。
【図１７】  図１６に示した半導体装置の製造方法の構成を示す断面図である。
【図１８】  従来の半導体装置の製造方法の構成を示す平面図である。
【図１９】  図１８に示した半導体装置の製造方法の構成を示す断面図である。
【符号の説明】
１ａ，１０  第１のレジストパターン、
１ｂ，１０ｂ，１０ｃ，１０ｄ  第１のパターン溝、
２ａ，２０  第２のレジストパターン、
２ｂ，２ｃ，２０ｂ，２０ｃ，２０ｅ  第２のパターン溝、３  半導体基板、
４  架橋層、５  ＬＯＣＯＳ膜、６  第１の導電膜、
６ａ，６０  フローティングゲート膜、
６ｂ，６ｃ，６０ｂ，６０ｃ，６０ｄ  パターン溝、７，９  第２の導電膜、
９ａ，７ａ，７０  コントロールゲート膜、１０ｅ，２０ｅ，６０ｅ  端部、
７１  ダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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