(57)【特許請求の範囲】
【請求項１】
主表面及びその上に形成されたチャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域上の前記半導体基板の主表面上にゲート酸化膜を介在させて形成されたゲート電極と、
前記ゲート電極の両側端の前記半導体基板の主表面に形成された第２導電型の第１のソース・ドレイン領域と、
前記ゲート電極の両側端において前記ゲート酸化膜に隣り合って前記第１のソース・ドレイン領域の表面に形成された第１の絶縁膜と、
前記第１のソース・ドレイン領域の一部と重なって前記第１の絶縁膜上に形成されたポリシリコンからなる第２導電型の第１の導電層と、
前記第１の導電層の側壁と前記ゲート電極の両側端との間にあって、前記第１の導電層の側壁に前記ゲート酸化膜よりも厚く形成され、前記ゲート電極と第１の導電層とを隔離する隔離酸化膜と、
前記ゲート電極の両側壁に形成されて前記第１の導電層の一部及び前記隔離酸化膜を被覆する絶縁性スペーサと、
前記絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第１のソース・ドレイン領域より高い濃度を有する第２導電型の第２のソース・ドレイン領域と、
前記第１の導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達し前記第１の導電層の側面と連結された第１のソース・ドレイン電極と、
を具備することを特徴とする半導体装置。
【請求項２】
素子分離膜によって限定された主表面を有する半導体基板、前記素子分離膜を隔てて前記半導体基板に形成された第１導電型の第１のウェル及び第２導電型の第２のウェル、前記第１のウェルに形成された第２導電型の第１ＭＯＳトランジスタ及び前記第２のウェルに形成された第１導電型の第２ＭＯＳトランジスタを備え、
前記第２導電型の第１ＭＯＳトランジスタは、
前記第１のウェル内の前記半導体基板の主表面上に第１のゲート酸化膜を介在させて形成された第１のゲート電極と、前記第１のゲート電極の両側端の前記半導体基板の主表面に形成された第２導電型の第１のソース・ドレイン領域と、前記第１のゲート電極の両側端において前記第１のゲート酸化膜に隣り合って前記第１のソース・ドレイン領域の表面に形成された第１の絶縁膜と、前記第１のソース・ドレイン領域の一部と重なって前記第１の絶縁膜上に形成されたポリシリコンからなる第２導電型の第１ａの導電層と、前記第１ａの導電層の側壁と前記第１のゲート電極の両側端との間にあって、前記第１ａの導電層の側壁に前記第１のゲート酸化膜よりも厚く形成され、前記第１のゲート電極と第１ａの導電層とを隔離する隔離酸化膜と、前記第１のゲート電極の両側壁に形成されて前記第１ａの導電層の一部及び前記隔離酸化膜を被覆する第１の絶縁性スペーサと、前記第１の絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第１のソース・ドレイン領域より高い濃度を有する第２導電型の第２のソース・ドレイン領域と、前記第１ａの導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達し前記第１ａの導電層の側面と連結された第１のソース・ドレイン電極とを有し、
前記第１導電型の第２ＭＯＳトランジスタは、
前記第２のウェル内の前記半導体基板の主表面上に第２のゲート酸化膜を介在させて形成された第２のゲート電極と、前記第２のゲート電極の両側端の前記半導体基板の主表面に形成された第１導電型の第３のソース・ドレイン領域と、前記第２のゲート電極の両側端において前記第２のゲート酸化膜に隣り合って前記第３のソース・ドレイン領域の表面に形成された第１の絶縁膜と、前記第３のソース・ドレイン領域の一部と重なって前記第２ＭＯＳトランジスタの第１の絶縁膜上に形成されたポリシリコンからなる第１導電型の第１ｂの導電層と、前記第１ｂの導電層の側壁と前記第２のゲート電極の両側端との間にあって、前記第１ｂの導電層の側壁に前記第２のゲート酸化膜よりも厚く形成され、前記第２のゲート電極と第１ｂの導電層とを隔離する隔離酸化膜と、前記第２のゲート電極の両側壁に形成されて前記第１ｂの導電層の一部及び前記隔離酸化膜を被覆する第２の絶縁性スペーサと、前記第２の絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第３のソース・ドレイン領域より高い濃度を有する第１導電型の第４のソース・ドレイン領域と、前記第１ｂの導電層及び第１の絶縁膜を貫いて前記第４のソース・ドレイン領域に達して、前記第１ｂの導電層の側面と連結された第２のソース・ドレイン電極とを有する
ことを特徴とする半導体装置。
【請求項３】
前記第２導電型の第１ａの導電層と前記第１導電型の第１ｂの導電層とは前記素子分離膜上からお互いに隔離されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
第１導電型の半導体基板上に第１の絶縁膜、真性ポリシリコンからなる第１の導電層、及び第２の絶縁膜を順次形成する段階と、
ゲート電極が形成される部位の前記第２の絶縁膜をエッチングする段階と、
前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層を等方性エッチングする段階と、
前記エッチングされた前記第１の導電層をマスクとして露出している前記第１の絶縁膜をエッチングし、前記エッチング後の前記第１の絶縁膜から露出された半導体基板面上に熱酸化により成長したゲート酸化膜を形成する段階と、
前記ゲート酸化膜を形成する段階において、前記第１の導電層のエッチングされた側面を一緒に熱酸化することによって隔離酸化膜を形成する段階と、
前記結果物上に第２の導電層を沈積させ、前記第２の絶縁膜上の第２の導電層をエッチングすることによって、前記第２の絶縁膜のエッチングされた部位に詰めこまれた第２の導電層からなるゲート電極を前記ゲート酸化膜上に形成する段階と、
前記第２の絶縁膜を除去する段階と、
素子が形成される半導体基板の主表面に対応して開口されたフォトマスクを用いて、前記結果物上に第２導電型の第１の不純物をイオン注入して、前記ゲート電極の両側端の前記半導体基板の主表面に第２導電型の第１のソース・ドレイン領域を形成する段階と、
前記第２導電型の第１のソース・ドレイン領域を形成する段階の後、前記ゲート電極の両側壁に絶縁性スペーサを形成する段階と、前記結果物上に第２導電型の第２の不純物をイオン注入して、前記絶縁性スペーサの両側端の前記半導体基板の表面に第１のソース・ドレイン領域よりも高い濃度を有する第２導電型の第２のソース・ドレイン領域を形成する段階と、
前記第１の導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達して、前記第１の導電層の側面と連結されるように第１のソース・ドレイン電極を形成する段階と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層を等方性エッチングする段階において、前記第２の絶縁膜の側面の下方にある前記第１の導電層を４００〜５００Åエッチングすることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
素子分離膜によって主表面が限定され、前記素子分離膜を隔てて第１導電型の第１のウェルと第２導電型の第２のウェルとが形成されている半導体基板上に、前記第１及び第２ウエルにそれぞれ対応して形成された第２導電型の第１ＭＯＳトランジスタ及び第１導電型の第２ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜、真性ポリシリコンからなる第１の導電層、及び第２の絶縁膜を順次に形成する段階と、
前記第１及び第２ＭＯＳトランジスタにそれぞれ対応する各ゲート電極が形成される部位の前記第２の絶縁膜をエッチングする段階と、
前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層の前記各ゲート電極が形成される部位を等方性エッチングする段階と、
前記エッチングされた前記第１の導電層をマスクとして露出している前記第１の絶縁膜をエッチングし、前記エッチング後の前記第１の絶縁膜から露出された半導体基板面の前記各ゲート電極が形成される部位上に熱酸化により成長したゲート酸化膜を形成する段階と、
前記ゲート酸化膜を形成する段階において、前記第１の導電層のエッチングされた側面を一緒に熱酸化することによって各々隔離酸化膜を形成する段階と、
前記結果物上に第２の導電層を沈積させ、前記第２の絶縁膜上の第２の導電層をエッチングすることによって、前記第２の絶縁膜のエッチングされた各部位に詰めこまれた第２の導電層からなるゲート電極を前記各ゲート酸化膜上に形成する段階と、
前記第２の絶縁膜を除去する段階と、
前記第１のウェル部位を開口させる第１のフォトマスクを用いて第２導電型の第１の不純物をイオン注入することによって、前記第１のウェル内に前記ゲート電極の両側端の前記半導体基板の主表面に第２導電型の第１のソース・ドレイン領域を形成する段階と、
前記第２のウェル部位を開口させる第２のフォトマスクを用いて第１導電型の第３の不純物をイオン注入することによって、前記第２のウェル内に前記ゲート電極の両側端の前記半導体基板の主表面に第１導電型の第３のソース・ドレイン領域を形成する段階と、
前記第３のソース・ドレイン領域の形成段階後、前記各ゲート電極の両側壁に絶縁性のスペーサを形成する段階と、
前記第１のフォトマスクを用いて第２導電型の第２の不純物をイオン注入することによって、前記第１のウェル内で前記絶縁性スペーサの両側端の前記半導体基板の主表面に前記第１のソース・ドレイン領域よりも高い濃度の第２導電型の第２のソース・ドレイン領域を形成する段階と、
前記第２のフォトマスクを用いて第１導電型の第４の不純物をイオン注入することによって、前記第２のウェル内で前記絶縁性スペーサの両側端の前記半導体基板の主表面に前記第３のソース・ドレイン領域よりも高い濃度の第１導電型の第４のソース・ドレイン領域を形成する段階と、
前記素子分離膜上にある前記第１の導電層を除去する段階と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層を等方性エッチングする段階において、前記第２の絶縁膜の側面の下方にある前記第１の導電層を４００〜５００Åエッチングすることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特にホットキャリヤの効果を減少させながらゲート−ドレインオーバーラップキャパシタンス（Gate-Drain Overlap Capacitance；Ｃｇｄ）を増加させない相補型ＭＯＳ（Complementary Metal Oxide Semiconductor、以下“ＣＭＯＳ”という）トランジスタによる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
通常、半導体素子の集積度が増加することによりＣＭＯＳ素子の大きさも縮小して現在はＣＭＯＳ市場において、サブミクロンのチャネル長さは通用しており、サブハーフミクロン、サブクォータミクロン級のＣＭＯＳ素子が登場している。しかし、実際に素子が理想的な電界一定の比例縮小の法則により縮小しないので、素子のチャネルの長さが短縮していながらチャネルに掛かる電場の大きさがむしろ増加した。これにより、高い電界によって加熱された電子または正孔が多量に発生して素子の信頼性を低下させる、いわゆるホットキャリヤ（hot carrier)の効果が増大することになる。このようなホットキャリヤの効果によって、特にＮ−チャネルＭＯＳトランジスタにおいては時間が経過することによってスレショルド電圧（threshold voltage、Ｖｔｈと称する）が増加し、ドレイン飽和電流（Ｉｄｓ）が減少する等素子の特性が大幅に低下してしまうこととなっていた。
【０００３】
このようなホットキャリヤの効果を緩和させるためにソースまたはドレイン領域を形成するｎー 層がチャネル方向に向ってｎ+ 層より拡張した構造のＬＤＤ（Lightly Doped Drain)の構造が多く使われている。かかるＬＤＤ構造ではホットキャリヤによる電荷のトラップや界面準位（interface state)がｎー ドレイン上の酸化膜に出来るようになる。この部分に生じる電荷トラップや界面準位はｎー ドレインに微弱ながら影響を与えてスレショルド電圧Ｖｔｈが変動する等の素子特性の劣化をもたらす。
【０００４】
これにより、前記ＬＤＤ構造を改良した多様な素子の構造が提示されており、その中での代表的な構造が逆Ｔ型ＬＤＤ（Inverse-T Lightly Doped Drain、以下“ＩＴＬＤＤ”という）構造、ＧＯＬＤ（Gate Overlapped LDD)構造のようにドレインのｎー 層部位をゲート電極が被覆するようにしたものである。前記の構造によると、ゲートの正バイアス（positive bias)が酸化膜にトラップされた電荷の影響を相殺することができる。しかし、前記ＩＴＬＤＤ構造とＧＯＬＤ構造はゲート電荷がｎー ドレインと完全にオーバーラップするので、ゲート−ドレインオーバーラップキャパシタンス（Ｃｇｄ）が増加し、回路の速度を低下させてしまう致命的な短所をもっている。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は上述の従来の方法の問題点を解決するためのもので、短チャネルのＣＭＯＳ素子におけるホットキャリヤの効果を抑制しながらゲート−ドレインオーバーラップキャパシタンスの値を増加させない半導体装置を提供することにある。
【０００６】
また、本発明の他の目的は前記ＣＭＯＳトランジスタを製造するために、特に適した半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、本発明は主表面及びその上に形成されたチャネル領域を有する第１導電型の半導体基板と、前記チャネル領域上の前記半導体基板の主表面上にゲート酸化膜を介在させて形成されたゲート電極と、前記ゲート電極の両側端の前記半導体基板の主表面に形成された第２導電型の第１のソース・ドレイン領域と、前記ゲート電極の両側端において前記ゲート酸化膜に隣り合って前記第１のソース・ドレイン領域の表面に形成された第１の絶縁膜と、前記第１のソース・ドレイン領域の一部と重なって前記第１の絶縁膜上に形成されたポリシリコンからなる第２導電型の第１の導電層と、前記第１の導電層の側壁と前記ゲート電極の両側端との間にあって、前記第１の導電層の側壁に前記ゲート酸化膜よりも厚く形成され、前記ゲート電極と第１の導電層とを隔離する隔離酸化膜と、前記ゲート電極の両側壁に形成されて前記第１の導電層の一部及び前記隔離酸化膜を被覆する絶縁性スペーサと、前記絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第１のソース・ドレイン領域より高い濃度を有する第２導電型の第２のソース・ドレイン領域と、前記第１の導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達し前記第１の導電層の側面と連結された第１のソース・ドレイン電極とを備えるすることを特徴とする半導体装置を提供する。
【００１０】
また、前記目的を達成するために本発明は素子分離膜によって限定された主表面を有する半導体基板、前記素子分離膜を隔てて前記半導体基板に形成された第１導電型の第１のウェル及び第２導電型の第２のウェル、前記第１のウェルに形成された第２導電型の第１ＭＯＳトランジスタ及び前記第２のウェルに形成された第１導電型の第２ＭＯＳトランジスタを備え、前記第２導電型の第１ＭＯＳトランジスタは、前記第１のウェル内の前記半導体基板の主表面上に第１のゲート酸化膜を介在させて形成された第１のゲート電極と、前記第１のゲート電極の両側端の前記半導体基板の主表面に形成された第２導電型の第１のソース・ドレイン領域と、前記第１のゲート電極の両側端において前記第１のゲート酸化膜に隣り合って前記第１のソース・ドレイン領域の表面に形成された第１の絶縁膜と、前記第１のソース・ドレイン領域の一部と重なって前記第１の絶縁膜上に形成されたポリシリコンからなる第２導電型の第１ａの導電層と、前記第１ａの導電層の側壁と前記第１のゲート電極の両側端との間にあって、前記第１ａの導電層の側壁に前記第１のゲート酸化膜よりも厚く形成され、前記第１のゲート電極と第１ａの導電層とを隔離する隔離酸化膜と、前記第１のゲート電極の両側壁に形成されて前記第１ａの導電層の一部及び前記隔離酸化膜を被覆する第１の絶縁性スペーサと、前記第１の絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第１のソース・ドレイン領域より高い濃度を有する第２導電型の第２のソース・ドレイン領域と、前記第１ａの導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達し前記第１ａの導電層の側面と連結された第１のソース・ドレイン電極とを有し、前記第１導電型の第２ＭＯＳトランジスタは、前記第２のウェル内の前記半導体基板の主表面上に第２のゲート酸化膜を介在させて形成された第２のゲート電極と、前記第２のゲート電極の両側端の前記半導体基板の主表面に形成された第１導電型の第３のソース・ドレイン領域と、前記第２のゲート電極の両側端において前記第２のゲート酸化膜に隣り合って前記第３のソース・ドレイン領域の表面に形成された第１の絶縁膜と、前記第３のソース・ドレイン領域の一部と重なって前記第２ＭＯＳトランジスタの第１の絶縁膜上に形成されたポリシリコンからなる第１導電型の第１ｂの導電層と、前記第１ｂの導電層の側壁と前記第２のゲート電極の両側端との間にあって、前記第１ｂの導電層の側壁に前記第２のゲート酸化膜よりも厚く形成され、前記第２のゲート電極と第１ｂの導電層とを隔離する隔離酸化膜と、前記第２のゲート電極の両側壁に形成されて前記第１ｂの導電層の一部及び前記隔離酸化膜を被覆する第２の絶縁性スペーサと、前記第２の絶縁性スペーサの両側端の前記半導体基板の主表面に形成され、前記第３のソース・ドレイン領域より高い濃度を有する第１導電型の第４のソース・ドレイン領域と、前記第１ｂの導電層及び第１の絶縁膜を貫いて前記第４のソース・ドレイン領域に達して、前記第１ｂの導電層の側面と連結された第２のソース・ドレイン電極とを有することを特徴とする半導体装置を提供する。
【００１２】
前記第２導電型の第１ａの導電層と前記第１導電型の第１ｂの導電層とは前記素子分離膜上から互いに隔離されている。
【００１５】
前記他の目的を達成するために、本発明は第１導電型の半導体基板上に第１の絶縁膜、真性ポリシリコンからなる第１の導電層、及び第２の絶縁膜を順次形成する段階と、ゲート電極が形成される部位の前記第２の絶縁膜をエッチングする段階と、前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層を等方性エッチングする段階と、前記エッチングされた前記第１の導電層をマスクとして露出している前記第１の絶縁膜をエッチングし、前記エッチング後の前記第１の絶縁膜から露出された半導体基板面上に熱酸化により成長したゲート酸化膜を形成する段階と、前記ゲート酸化膜を形成する段階において、前記第１の導電層のエッチングされた側面を一緒に熱酸化することによって隔離酸化膜を形成する段階と、前記結果物上に第２の導電層を沈積させ、前記第２の絶縁膜上の第２の導電層をエッチングすることによって、前記第２の絶縁膜のエッチングされた部位に詰めこまれた第２の導電層からなるゲート電極を前記ゲート酸化膜上に形成する段階と、前記第２の絶縁膜を除去する段階と、素子が形成される半導体基板の主表面に対応して開口されたフォトマスクを用いて、前記結果物上に第２導電型の第１の不純物をイオン注入して、前記ゲート電極の両側端の前記半導体基板の主表面に第２導電型の第１のソース・ドレイン領域を形成する段階と、前記第２導電型の第１のソース・ドレイン領域を形成する段階の後、前記ゲート電極の両側壁に絶縁性スペーサを形成する段階と、前記結果物上に第２導電型の第２の不純物をイオン注入して、前記絶縁性スペーサの両側端の前記半導体基板の表面に第１のソース・ドレイン領域よりも高い濃度を有する第２導電型の第２のソース・ドレイン領域を形成する段階と、前記第１の導電層及び第１の絶縁膜を貫いて前記第２のソース・ドレイン領域に達して、前記第１の導電層の側面と連結されるように第１のソース・ドレイン電極を形成する段階とを具備したことを特徴とする半導体装置の製造方法を提供する。
【００１７】
前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層を等方性エッチングする段階において、前記第２の絶縁膜の側面の下方にある前記第１の導電層を４００〜５００Åエッチングすることが望ましい。
【００２０】
また、前記他の目的を達成するために、本発明は素子分離膜によって主表面が限定され、前記素子分離膜を隔てて第１導電型の第１のウェルと第２導電型の第２のウェルとが形成されている半導体基板上に、前記第１及び第２ウエルにそれぞれ対応して形成された第２導電型の第１ＭＯＳトランジスタ及び第１導電型の第２ＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上に、第１の絶縁膜、真性ポリシリコンからなる第１の導電層、及び第２の絶縁膜を順次に形成する段階と、前記第１及び第２ＭＯＳトランジスタにそれぞれ対応する各ゲート電極が形成される部位の前記第２の絶縁膜をエッチングする段階と、前記エッチングされた第２の絶縁膜をマスクとして前記第１の導電層の前記各ゲート電極が形成される部位を等方性エッチングする段階と、前記エッチングされた前記第１の導電層をマスクとして露出している前記第１の絶縁膜をエッチングし、前記エッチング後の前記第１の絶縁膜から露出された半導体基板面の前記各ゲート電極が形成される部位上に熱酸化により成長したゲート酸化膜を形成する段階と、前記ゲート酸化膜を形成する段階において、前記第１の導電層のエッチングされた側面を一緒に熱酸化することによって各々隔離酸化膜を形成する段階と、前記結果物上に第２の導電層を沈積させ、前記第２の絶縁膜上の第２の導電層をエッチングすることによって、前記第２の絶縁膜のエッチングされた各部位に詰めこまれた第２の導電層からなるゲート電極を前記各ゲート酸化膜上に形成する段階と、前記第２の絶縁膜を除去する段階と、前記第１のウェル部位を開口させる第１のフォトマスクを用いて第２導電型の第１の不純物をイオン注入することによって、前記第１のウェル内に前記ゲート電極の両側端の前記半導体基板の主表面に第２導電型の第１のソース・ドレイン領域を形成する段階と、前記第２のウェル部位を開口させる第２のフォトマスクを用いて第１導電型の第３の不純物をイオン注入することによって、前記第２のウェル内に前記ゲート電極の両側端の前記半導体基板の主表面に第１導電型の第３のソース・ドレイン領域を形成する段階と、前記第３のソース・ドレイン領域の形成段階後、前記各ゲート電極の両側壁に絶縁性のスペーサを形成する段階と、前記第１のフォトマスクを用いて第２導電型の第２の不純物をイオン注入することによって、前記第１のウェル内で前記絶縁性スペーサの両側端の前記半導体基板の主表面に前記第１のソース・ドレイン領域よりも高い濃度の第２導電型の第２のソース・ドレイン領域を形成する段階と、前記第２のフォトマスクを用いて第１導電型の第４の不純物をイオン注入することによって、前記第２のウェル内で前記絶縁性スペーサの両側端の前記半導体基板の主表面に前記第３のソース・ドレイン領域よりも高い濃度の第１導電型の第４のソース・ドレイン領域を形成する段階と、前記素子分離膜上にある前記第１の導電層を除去する段階を具備したことを特徴とする半導体装置の製造方法を提供する。
【００２２】
本発明は低濃度のドレイン領域上に導電層を形成して電荷トラップや界面準位が発生するゲート酸化膜の部位を前記導電層で覆うことによって、ホットキャリャの効果を弱化させながら低いゲート−ドレインオーバーラップキャパシタンス（Ｃｇｄ）を実現できる。
【００２３】
【発明の実施の形態】
以下、本実施例の好ましい実施の形態を添付の図面に基づいてより詳細に説明する。
【００２４】
図１は本発明による半導体装置の垂直断面図である。
【００２５】
図１を参照すると、素子分離膜１６によって限定された主表面を有する半導体基板（図示せず）に、前記素子分離膜１６を隔てて第１の導電型の第１のウェル、例えばｐウェル１２及び第２導電型の第２のウェル、例えばｎウェル１４が形成されている。
【００２６】
前記ｐウェル１２内の基板の主表面上にはＮＭＯＳトランジスタが次のような構成で形成される。即ち、前記主表面上に第１のゲート酸化膜２２ａを介在させて、その上にケイ化物層２６ａをもって第１のゲート電極２４ａが形成される。
前記第１のゲート電極２４ａの両側端の基板の主表面にはソース領域またはドレイン領域となるｎーソース・ドレイン領域が形成される。また、前記主表面に沿う方向で前記第１のゲート酸化膜２２ａに隣り合って前記ｎーソース・ドレイン領域表面上に、第１の絶縁膜１７（図４、図５、図７参照）が形成されている。前記ｎーソース・ドレイン領域の一部と重なって、前記第１の絶縁膜１７上にｎ＋型の第１ａの導電層１８ａが形成される。前記ｎ＋導電層１８ａの側壁には、第１のゲート電極２４ａとｎ＋導電層１８ａを隔離する隔離酸化膜２３ａが形成される。前記隔離酸化膜２３ａはゲート電極２４ａの両側端と前記第１ａの導電層１８ａの側壁との間にあって、前記ゲート酸化膜２２ａと前記第１の絶縁膜１７との隣り合う境界部分を構成し、前記ゲート酸化膜２２ａ及び第１の絶縁膜１７よりも厚く形成されている。前記第１のゲート電極２４ａの両側壁には前記ｎ＋導電層１８ａの一部及び前記隔離酸化膜２３ａの上表面を被覆する第１の絶縁性スペーサ３１ａが形成される。前記第１の絶縁性スペーサ３１ａ両側端の基板の主表面にはｎ＋ソース・ドレイン領域が形成される。このｎ＋ソース・ドレイン領域上には前記ｎ＋導電層１８ａの側面と連結されるように第１のソース・ドレイン電極３６ａが形成される。即ち前記第１のソース・ドレイン電極３６ａは、その下端部が図示の通り、前記ｎ＋ソース・ドレイン領域上の前記ｎ＋導電層１８ａ及びその下の前記第１の絶縁膜１７を貫いて前記ｎ＋ソース・ドレイン領域に達すると共に前記ｎ＋導電層１８ａの側面と連結されている。また、このｎ＋ソース・ドレイン領域はｎーソース・ドレイン領域よりも高い濃度を有するようにすることが望ましい。
【００２７】
前記ｎウェル１４内の基板の主表面上にはＰＭＯＳトランジスタが次のような構成で形成される。即ち、前記主表面上に第２のゲート酸化膜２２ｂを介在させて、その上にケイ化物層２６ｂを有する第２のゲート電極２４ｂが形成される。
前記第２のゲート電極２４ｂの両側端の基板の主表面にはｐーソース・ドレイン領域が形成される。また、前記主表面に沿う方向で前記第２のゲート酸化膜２２ａに隣り合って前記ｐーソース・ドレイン領域表面上に、ＰＭＯＳトランジスタ用の第１の絶縁膜１７（図４、図５、図８参照）が形成されている。前記ｐーソース・ドレイン領域の一部と重なって、前記第１の絶縁膜１７上にｐ＋型の第１ｂの導電層１８ｂが形成される。前記ｐ＋導電層１８ｂの側壁には第２のゲート電極２４ｂとｐ＋導電層１８ｂとを隔離する隔離酸化膜２３ｂが形成される。前記隔離酸化膜２３ｂはゲート電極２４ｂの両側端と前記第１ｂの導電層１８ｂの側壁との間にあって、前記ゲート酸化膜２２ｂと前記第１の絶縁膜１７との隣り合う境界部分を構成し、前記ゲート酸化膜２２ｂ及び第１の絶縁膜１７よりも厚く形成されている。前記第２のゲート電極２４ｂの両側壁にはｐ＋導電層１８ｂの一部及び前記隔離酸化膜２３ａの上表面を被覆する第２の絶縁性スペーサ３１ｂが形成される。前記第２の絶縁性スペーサ３１ｂの両側端の基板の主表面にはｐ＋ソース・ドレイン領域が形成される。このｐ＋ソース・ドレイン領域上には前記ｐ＋導電層１８ｂの側面と連結されるように第２のソース・ドレイン電極３６ｂが形成される。即ち前記第２のソース・ドレイン電極３６ｂは、その下端部が図示の通り、前記ｐ＋ソース・ドレイン領域上の前記ｐ＋導電層１８ｂ及びその下の前記第１の絶縁膜１７を貫いて前記ｐ＋ソース・ドレイン領域に達すると共に前記ｐ＋導電層１８ｂの側面と連結されている。また、このｐ＋ソース・ドレイン領域はｐーソース・ドレイン領域よりも高い濃度を有するようにすることが望ましい。
【００２８】
前記ＮＭＯＳトランジスタのｎ+ 導伝層１８ａとＰＭＯＳトランジスタの前記ｐ+ 導電層１８ｂは前記素子分離膜１６上からお互いに隔離されている。
【００２９】
図２から図１１は本発明の一実施例による半導体装置の製造方法を説明するための断面図である。
【００３０】
図２を参照すると、ｐ形またはｎ形の半導体基板（図示せず）に通常の拡散ウェル工程を実施することによって、ＮＭＯＳトランジスタが形成されるｐウェル１２及びＰＭＯＳトランジスタが形成されるｎウェル１４を形成する。次に、通常のシリコン部分酸化（Local Oxidation of Siliconと、以降“ＬＯＣＯＳ”と称する）の工程を利用することによって、素子が形成される主表面（活性領域）を限定する前記素子分離膜１６を形成する。ここで、前記素子分離膜１６は上述のＬＯＣＯＳ工程のほかに他の素子分離工程を使用して形成できることは勿論のことである。次いで、前記ＬＯＣＯＳ工程に使用された物質層（窒化膜及びパッド酸化膜）を除去した後、結果物の全面に１５０〜２００Åの厚さの第１の絶縁膜１７、例えば酸化膜を熱酸化方法によって成長させる。次に、前記第１の絶縁膜１７が形成された結果物の全面に４００〜５００Åの厚さに導電物質、例えば真性ポリシリコンを蒸着して第１の導電層１８を形成してから、その上に４０００〜５０００Å厚さの第２の絶縁膜１９、例えば窒化膜を蒸着する。
【００３１】
次に、前記第１の導電層１８をエッチング止め層として利用して、トランジスタのゲート電極が形成される部分にある第２の絶縁膜１９をフォト写真エッチング工程によってエッチングする。次に、第２の絶縁膜１９をイオン注入防止マスクとして使用してチャネルイオン注入２０を実施する。このとき、窒化膜からなる前記第２の絶縁膜１９によってチャネルを形成する領域のみにチャネルイオンが注入されるので、ｎー ソース・ドレイン領域に浸透したチャネルイオンによってＮＭＯＳトランジスタの電子移動度が減少する従来あった問題が発生しない。
【００３２】
図３を参照すると、前記エッチングされた第２の絶縁膜１９をマスクとして露出した第１の導電層１８をエッチングする。このとき、等方性エッチングの方法を使用して前記露出した部分の第１の導電層１８のみならず、前記第２の絶縁膜１９の側壁の下の部分の第１の導電層１８も４００〜５００Åエッチングするようにする。
【００３３】
図４を参照すると、前記エッチングされた第１の導電層１８をマスクとして露出した第１の絶縁膜１７をエッチングする。その結果、前記第１の絶縁膜１７は、前記エッチングされた第１の導電層１８に重なる部分が非エッチング部分として、ゲート電極が形成される部分の両側端に隣り合うようにして残存している。
【００３４】
図５を参照すると、前記結果物の全面にゲート酸化膜２２を熱酸化方法によって１５０〜２００Å程度の厚さに成長させる。このとき、前記第２の絶縁膜１９側壁の下の部分、即ち第１の導電層１８の側面においては、ポリシリコンにおける迅速な酸化成長率によって露出した基板の部位より相対的に厚い酸化膜２３が成長する。この厚い酸化膜２３は後の工程で形成されるゲート電極（図６の２４）の両側端と前記第１の導電層１８の側壁との間にあって、ゲート電極と前記第１の導電層１８を電気的に隔離する役割を果たす隔離酸化膜２３となっている。前記熱酸化工程により前記ゲート酸化膜２２は、素子が形成される主表面（活性領域）に沿って前記残存する第１の絶縁膜１７と隣り合って形成された状態になる。そして、前記隔離酸化膜２３は、前記第２の絶縁膜１９側壁の下の部分にある第１の導電層１８の側面の熱酸化によって形成されているために、前記ゲート酸化膜２２と第１の絶縁膜１７との隣り合う境界部分にあり、前記活性領域の主表面から前記第２の絶縁膜１９の下面に達する厚さであり、前記ゲート酸化膜２２及び第１の絶縁膜１７よりも厚くなっている。
【００３５】
図６を参照すると、前記ゲート酸化膜２２が形成された結果物の全面に第２の導電層、例えばｎ+ 型にドーピングされたポリシリコンを７０００〜１００００Å程度の厚さに蒸着して前記第２の絶縁膜１９のエッチングされた部位を完全に詰めこんだ後に、エッチバックの方法によって前記第２の絶縁膜１９の上部の第２の導電層を除去することによって、ｎ+ 型にドーピングされたゲート電極２４を形成する。次に、通常のケイ化物方法によって前記ｎ+ ゲート電極２４の上部にのみケイ化物層２６を形成する。
【００３６】
図７を参照すると、前記第２の絶縁膜１９を除去した後、前述の素子が形成される主表面（活性領域）に対応しているところの前記ｐウェル１２の上部が開口している第１のフォトマスク２７を形成する。次に、前記第１のフォトマスク２７をイオン注入防止マスクとしてｎー型不純物２８をイオン注入することによって、ＮＭＯＳトランジスタの領域にｎーソース・ドレイン領域を形成する。前記イオン注入に際しては、前記第１のフォトマスク２７及びゲート電極２４が前記ｎーソース・ドレイン領域形成に対するイオン注入防止マスクとして作用することができるために、前記ｎーソース・ドレイン領域は、前記ゲート電極の両側端の半導体基板主表面において前記第１の導電層１８及び隔離酸化膜２３の下方に亘って形成される。従って、図４に示されたエッチング後に残存する前記第１の絶縁膜１７は、前記ゲート電極２４の両側端において前記ゲート酸化膜２２に隣り合って前記ｎーソース・ドレイン領域の表面に形成された状態となる。また、前記第１の導電層１８は、前記隔離酸化膜２３が前記ｎーソース・ドレイン領域の一部上にあるために、前記ｎーソース・ドレイン領域の一部と重なった状態となっている。
【００３７】
図８を参照すると、前記第１のフォトマスク２７を除去した後、前述の素子が形成される主表面（活性領域）に対応しているところの前記ｎウェル１４の上部が開口している第２のフォトマスク２９を形成する。次に、前記第２のフォトマスク２９をイオン注入防止マスクとしてｐー型不純物３０をイオン注入することによって、ＰＭＯＳトランジスタの領域にｐーソース・ドレイン領域を形成する。この場合も、前記イオン注入に際しては、前記第２のフォトマスク２９及びゲート電極２４のマスク作用により、前記ｐーソース・ドレイン領域は、前記ゲート電極の両側端の半導体基板主表面において前記第１の導電層１８及び隔離酸化膜２３の下方に亘って形成される。エッチング後に残存する前記第１の絶縁膜１７は、前記ゲート電極２４の両側端において前記ゲート酸化膜２２に隣り合って前記ｐーソース・ドレイン領域の表面に形成された状態となる。また、前記第１の導電層１８は、前記隔離酸化膜２３の一部が前記ｐーソース・ドレイン領域の一部上にあるために、前記ｐーソース・ドレイン領域の一部と重なった状態となっている。
【００３８】
図９を参照すると、前記第２のフォトマスク２９を除去してから、結果物の全面に絶縁物質、例えば低温酸化物（low temperature oxide；ＬＴＯ）を蒸着した後、これを異方性エッチングすることによって、前記ゲート電極２４の側壁に絶縁性のスペーサ３１を形成する。次に、前記第１のフォトマスク２７を利用してｎ+ 型不純物３２をイオン注入することによって、ＮＭＯＳトランジスタの領域にｎ+ ソース・ドレイン領域を形成する。また、このｎ+ ソース・ドレイン領域はｎー ソース・ドレイン領域よりも高い濃度を有するようにすることが望ましい。
【００３９】
図１０を参照すると、前記第１のフォトマスク２７を除去してから、前記第２のフォトマスク２９を利用してｐ+ 型不純物３４をイオン注入することによって、ＰＭＯＳトランジスタの領域にｐ+ ソース・ドレインの領域を形成する。また、このｐ+ ソース・ドレイン領域はｐー ソース・ドレイン領域よりも高い濃度を有するようにすることが望ましい。
【００４０】
上述の図７から図１０までの工程を経ながら、ＮＭＯＳトランジスタの領域の第１の導電層１８はｎ＋型にドーピングされ、ＰＭＯＳトランジスタの領域の第１の導電層１８はｐ＋型にドーピングされる。そして、前記ｎ＋型にドーピングされた第１の導電層１８は図１に示された第１ａの導電層１８ａに相当し、前記ｐ＋型にドーピングされた第１の導電層１８は図１に示された第１ｂの導電層１８ｂに相当する。
【００４１】
図１１を参照すると、図１において前記素子分離膜１６を形成するために使用したマスクを用いて前記素子分離膜１６上にある第１の導電層１８を乾式エッチング方法で除去する。このとき、前記素子分離膜１６上にあるゲート電極２４はその上方にあるケイ化物層２６がエッチング障壁の役割を果たすのでエッチングされない。その結果、ＮＭＯＳトランジスタのｎ＋型の第１ａの導電層１８ａとＰＭＯＳトランジスタのｐ＋型の第１ｂの導電層１８ｂが相互に隔離される。次いで、図示はしていないが、通常の金属配線の工程を実施して前記ｎ＋及びｐ＋ソース・ドレイン領域上にソースまたはドレインの電極を形成することによって、完成したＣＭＯＳトランジスタによる半導体装置が得られる。
【００４２】
【発明の効果】
以上述べたような、本発明によると電荷トラップや界面準位が発生するゲート酸化膜の部位を従来のゲート電極が被覆していたものとは異なりドレイン電極に連結された第１の導電層が被覆しているので、従来のＩＴＬＤＤ及びＧＯＬＤの構造におけるゲート−ドレインのオーバーラップキャパシタンス（Ｃｇｄ）が増加する問題を解決することができる。
【００４３】
また、図１に示しているように、ｎー ドレイン上にある第１の導電層の側面がドレイン電極とお互いに電気的に連結されている。ＮＭＯＳトランジスタの場合、ドレイン電極に正バイアスが掛けられるので、このバイアスが前記第１の導電層に伝達されてｎー ドレイン上にあるゲート酸化膜にトラップされたホットキャリヤの影響を遮断することができる。したがって、このホットキャリヤの効果を弱めると共に低いゲート−ドレインオーバーラップキャパシタンス（Ｃｇｄ）を実現することができる。
【００４４】
本発明は前記実施の形態に限られず、本発明の技術的な思想内で当分野における通常の知識をもつ者なら多様な変形ができるというのは明らかである。
【図面の簡単な説明】
【図１】本発明による半導体装置の垂直断面図である。
【図２】本発明による半導体装置の製造方法を説明するための断面図である。
【図３】本発明による半導体装置の製造方法を説明するための断面図である。
【図４】本発明による半導体装置の製造方法を説明するための断面図である。
【図５】本発明による半導体装置の製造方法を説明するための断面図である。
【図６】本発明による半導体装置の製造方法を説明するための断面図である。
【図７】本発明による半導体装置の製造方法を説明するための断面図である。
【図８】本発明による半導体装置の製造方法を説明するための断面図である。
【図９】本発明による半導体装置の製造方法を説明するための断面図である。
【図１０】本発明による半導体装置の製造方法を説明するための断面図である。
【図１１】本発明による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１２  ｐウェル
１４  ｎウェル
１６  素子分離膜
１７  第１の絶縁膜
１８  第１の導電層
１８ａ  ｎ+ 導電層
１８ｂ  ｐ+ 導電層
１９  第２の絶縁膜
２０  チャネルイオン
２２  ゲート酸化膜
２２ａ  第１のゲート酸化膜
２２ｂ  第２のゲート酸化膜
２３、２３ａ、２３ｂ  酸化膜
２４  ゲート電極
２４ａ  第１のゲート電極
２４ｂ  第２のゲート電極
２６，２６ａ，２６ｂ  ケイ化物層
２７  第１のフォトマスク
２８  ｎー 型不純物
２９  第２のフォトマスク
３０  ｐー 型不純物
３１  絶縁性スペーサ
３１ａ  第１の絶縁性スペーサ
３１ｂ  第２の絶縁性スペーサ
３２  ｎ+ 型不純物
３４  ｐ+ 型不純物
３６ａ  第１のソース・ドレイン電極
３６ｂ  第２のソース・ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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