(57)【特許請求の範囲】
【請求項１】
監視部であるマスタにより被監視部である複数のスレーブを監視及び制御するためのマスタ・スレーブ間通信方法において
前記マスタの出力するアドレスもしくはアドレス及びデータを前記複数のスレーブに供給する第１のバスと、前記複数のスレーブのいずれかが出力するデータを前記マスタに供給する第２のバスとを分離し、
前記マスタは、出力するアドレス及びデータからパリティを生成し前記アドレス及びデータに付加して前記第１のバスに出力し、
前記複数のスレーブは、前記第１のバスから供給されるアドレス及びデータからパリティを生成し前記第１のバスから供給されるアドレス及びデータに付加されたパリティと比較してエラー検出を行い、
前記複数のスレーブは、出力するデータからパリティを生成し前記データに付加して前記第２のバスに出力し、
前記マスタは、前記第２のバスから供給されるデータからパリティを生成し前記第２のバスから供給されるデータに付加されたパリティと比較してエラー検出を行い、
前記マスタは、前記第１のバスまたは第２のバスでエラーが検出されたとき、バスアクセスサイクルを終了することを特徴とするマスタ・スレーブ間通信方法。
【請求項２】
請求項１記載のマスタ・スレーブ間通信方法において、
前記マスタは、前記第１のバスまたは第２のバスでエラーが検出されたとき、異常の発生状態をスレーブ毎に保持する
ことを特徴とするマスタ・スレーブ間通信方法。
【請求項３】
監視部であるマスタにより被監視部である複数のスレーブを監視及び制御するマスタ・スレーブ間通信システムにおいて
前記マスタの出力するアドレスもしくはアドレス及びデータを前記複数のスレーブに供給する第１のバスと、
前記第１のバスとは分離され前記複数のスレーブのいずれかが出力するデータを前記マスタに供給する第２のバスと、
前記マスタは、出力するアドレス及びデータからパリティを生成し前記アドレス及びデータに付加して前記第１のバスに出力する第１パリティ生成手段と、
前記複数のスレーブは、前記第１のバスから供給されるアドレス及びデータからパリティを生成し前記第１のバスから供給されるアドレス及びデータに付加されたパリティと比較してエラー検出を行う第１パリティ演算手段を
前記複数のスレーブは、出力するデータからパリティを生成し前記データに付加して前記第２のバスに出力する第２パリティ生成手段と、
前記マスタは、前記第２のバスから供給されるデータからパリティを生成し前記第２のバスから供給されるデータに付加されたパリティと比較してエラー検出を行う第２パリティ演算手段と、
前記マスタは、前記第１パリティ演算手段または第２パリティ演算手段でエラーが検出されたとき、バスアクセスサイクルを終了する終了手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【請求項４】
請求項２記載のマスタ・スレーブ間通信システムにおいて、
前記マスタは、前記第１パリティ演算手段または第２パリティ演算手段でエラーが検出されたとき、異常の発生状態をスレーブ毎に保持する保持手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ・スレーブ間通信方法及びそのシステムに関し、特に、マスタとスレーブ間をパラレルバスで接続し通信を行うマスタ・スレーブ間通信方法及びそのシステムに関する。
【０００２】
【従来の技術】
通信装置や伝送装置などにおいては、プロセッサなどのマスタによって、装置内パッケージ等であるスレーブの監視及び制御を行っている。プロセッサなどのマスタと、被監視部であるスレーブとの通信方法としては、シリアル通信を行う方式と双方向パラレルバスにて接続しパラレル通信を行う方式とがある。
【０００３】
一般的なプロセッサの構成においてはアドレスおよびデータはパラレルバスとして接続されるため、マスタ側であるプロセッサよりスレーブ側である被監視部との間をシリアル通信によってアクセスする方法では、純粋にアクセス時の信号転送に要する時間の他に、パラレル／シリアル相互変換に要する時間、送受信での同期確立のための手順に要する時間が必要となりアクセスの効率が低下してしまう。
【０００４】
このため、アクセスの高速化を行うためには、アクセス通信路において高速信号の伝達が必要となるため、アクセス通信路の伝送特性が重要となってくる。従ってスレーブに対しスター型のポイント・ツー・ポイント接続とすることにより伝送特性を確保する方法が用いられてきたが、スター型のポイント・ツー・ポイント接続では、中心となるマスタに接続が集中するためスレーブつまり被監視パッケージの数が増えるに従い、マスタつまりプロセッサの回路規模が増大してしまう傾向があるという問題があった。
【０００５】
図１は、従来のマスタ・スレーブ間通信方法を用いたバス構成の一例のブロック図を示す。同図中、マスタ１０とスレーブ１２ａ〜１２ｘとの間は、アドレスバス１４とデータバス１６で接続されている。アドレスバス１４は片方向バスで、マスタ１０からスレーブ１２ａ〜１２ｘに信号を供給する。データバス１６は双方向バスとなっており、ライト時はマスタ１０からスレーブ１２ａ〜１２ｘ側に信号を供給し、リード時はスレーブ１２ａ〜１２ｘからマスタ１０側に信号を供給するよう、マスタ１０，スレーブ１２ａ〜１２ｘそれぞれの内部でデータバス１６に接続されたトライステートバッファ１８，１９ａ〜１９ｘを切り替える。
【０００６】
なお、図２に示すように、アドレスバス１４は例えば２４ビットであり、データバス１６は例えば１６ビットである。
【０００７】
【発明が解決しようとする課題】
双方向パラレルバス構成とした場合、シリアル通信と同じクロック速度で通信できるデータ量を増やすことができる。監視通信路の接続本数は並列数に従って増えてしまうため、ポイント・ツー・マルチポイント接続にすることで、マスタであるプロセッサでの接続本数を抑えることができる。
【０００８】
しかし、一般的に用いられている図１に示すような双方向パラレルバス構成とした場合はデータのリードとライトの切替制御、つまりトライステートバッファ１８，１９ａ〜１９ｘの切替制御が必要であるため、切替に要する時間分のオーバーヘッドが発生してしまい、切替のタイミング制御が難しいなどの問題があり、アクセスの高速化を阻害するという問題があった。
【０００９】
本発明は、上記の点に鑑みなされたものであり、従来と同等のビット数のバス構成で、バスの方向切替が不要となり、オーバーヘッドが削減され、データ通信の高速化を図ることができるマスタ・スレーブ間通信方法及びそのシステムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１，３に記載の発明は、マスタの出力するアドレスもしくはアドレス及びデータを前記複数のスレーブに供給する第１のバスと、前記複数のスレーブのいずれかが出力するデータを前記マスタに供給する第２のバスとを分離し、
前記マスタは、出力するアドレス及びデータからパリティを生成し前記アドレス及びデータに付加して前記第１のバスに出力し、
前記複数のスレーブは、前記第１のバスから供給されるアドレス及びデータからパリティを生成し前記第１のバスから供給されるアドレス及びデータに付加されたパリティと比較してエラー検出を行い、
前記複数のスレーブは、出力するデータからパリティを生成し前記データに付加して前記第２のバスに出力し、
前記マスタは、前記第２のバスから供給されるデータからパリティを生成し前記第２のバスから供給されるデータに付加されたパリティと比較してエラー検出を行い、
前記マスタは、前記第１のバスまたは第２のバスでエラーが検出されたとき、バスアクセスサイクルを終了することにより、
バスの方向切替が不要となるため切替制御に必要なタイミング計算が不要となりアクセスに要する制御を単純化することができ、また切替に伴うノイズが発生しないため、切替に必要としていたオーバーヘッドが削減され、データ通信の高速化を図ることが可能となり、エラー発生時に早急にバスアクセスサイクルを終了させることができる。
【００１７】
請求項２，４に記載の発明では、マスタは、前記第１パリティ演算手段または第２パリティ演算手段でエラーが検出されたとき、異常の発生状態をスレーブ毎に保持することにより、
アクセス時にエラーが発生したスレーブを特定することが可能となる。
【００１８】
【発明の実施の形態】
図３は、本発明のマスタ・スレーブ間通信方法を用いたバス構成の一実施例のブロック図を示す。同図中、マスタ２０とスレーブ２２ａ〜２２ｘとの間は、アドレス／データバス２４とデータバス２６と制御線２８で接続されている。アドレス／データバス２４はマスタ２０からスレーブ２２ａ〜２２ｘに信号を供給する片方向のバスであり、アドレス線とデータ線を共有してアドレスとデータとを時分割で送出することにより接続本数を削減している。データバス２６はスレーブ２２ａ〜２２ｘからマスタ２０に信号を供給する片方向のバスである。制御線２８はマスタ２０からスレーブ２２ａ〜２２ｘにリード／ライト制御信号及びストローブ信号を供給し、また、スレーブ２２ａ〜２２ｘからマスタ２０に応答信号及びエラー信号を供給する。
【００１９】
なお、図４に示すように、アドレス／データバス２４は例えば２４ビットにパリティ２ビットを加えた２６ビットであり、データバス２６は例えば１６ビットにパリティ２ビットを加えた１８ビットである。
【００２０】
図５は、マスタ１０の一実施例のブロック構成図を示す。同図中、ライト時にプロセッサ部３０の出力するアドレス及び書き込みデータはアドレスバス３１，双方向のデータバス３２を通して変換部３３に供給される。変換部３３はアドレス及び書き込みデータを時分割でアドレス／データバス２４及びパリティ生成部３４に供給する。パリティ生成部３４は時分割で供給されるアドレス，書き込みデータそれぞれから２ビットのパリティを生成してアドレス／データバス２４に出力する。
【００２１】
リード時には、プロセッサ部３０はアドレスのみを出力し、変換部３３はアドレスをアドレス／データバス２４及びパリティ生成部３４に供給し、パリティ生成部３４は２４ビットのアドレスから２ビットのパリティを生成してアドレス／データバス２４に出力する。
【００２２】
また、リード時にデータバス２６を通して供給されるスレーブからの読み出しデータは変換部３３及びパリティ演算部３６に供給され、データバス２６内の２ビットのパリティはパリティ演算部３６に供給される。パリティ演算部３６は１６ビットの読み出しデータから２ビットのパリティを生成し、これをデータバス２６内の２ビットのパリティと比較し、不一致の場合にのみエラー検出信号を変換部３３に供給する。変換部３３は上記エラー検出信号が供給されてないとき読み出しデータをデータバス３２を通してプロセッサ部３０に供給する。
【００２３】
図６は、スレーブ２２ａ〜２２ｘの一実施例のブロック構成図を示す。同図中、ライト時にマスタからアドレス／データバス２４を通して時分割で供給されるアドレス及び書き込みデータは変換部４０及びパリティ演算部４１に供給され、アドレス／データバス２４内の２ビットのパリティはパリティ演算部４１に供給される。パリティ演算部４１は２４ビットのアドレス，書き込みデータそれぞれから２ビットのパリティを生成し、これをアドレス／データバス２４内の２ビットのパリティと比較し、不一致の場合にのみエラー検出信号を変換部４０に供給する。
【００２４】
変換部４０は上記エラー検出信号が供給されてないときアドレス，書き込みデータそれぞれをラッチしてアドレスバス４２，データバス４３を通してレジスタ４４に供給し、書き込みデータがレジスタ４４に書き込まれる。
【００２５】
リード時には、マスタからアドレス／データバス２４を通して供給されるアドレスは変換部４０及びパリティ演算部４１に供給され、アドレス／データバス２４内の２ビットのパリティはパリティ演算部４１に供給される。パリティ演算部４１は２４ビットのアドレスから２ビットのパリティを生成し、これをアドレス／データバス２４内の２ビットのパリティと比較し、不一致の場合にのみエラー検出信号を変換部４０に供給する。
【００２６】
変換部４０は上記エラー検出信号が供給されてないときアドレスをラッチしてアドレスバス４２を通してレジスタ４４に供給し、レジスタ４４の当該アドレスから読み出された読み出しデータはデータバス４５を通して変換部４０に供給される。変換部４０は読み出しデータをデータバス２６及びパリティ生成部４６に供給する。パリティ生成部４６は読み出しデータから２ビットのパリティを生成してデータバス２６に出力する。
【００２７】
次に、マスタ２０からスレーブ２２ａ〜２２ｘのいずれかのレジスタ値を取得するリード時の動作について説明する。図７は、リード時のマスタの動作フローチャートを示す。
【００２８】
ステップＳ１．プロセッサ部３０よりアドレスが出力される
ステップＳ２．マスタ２０内にてアドレスに対して付加するパリティ値の演算を行う。
【００２９】
ステップＳ３．マスタ２０より全スレーブ２２ａ〜２２ｘに対し制御線２８で図９（Ｂ），（Ｃ）に示すストローブ制御信号およびリード／ライト制御信号を供給することによりリードアクセスの開始を通知する。なお、図９（Ａ）にクロックを示す。
【００３０】
ステップＳ４．上記ステップＳ３と同時にマスタ２０よりアドレス／データバス２４を通じて図９（Ｄ），（Ｅ）に示すアドレスおよび演算したパリティ値を送信する。このときの様子を図１０に示す。
【００３１】
ステップＳ５．以後、アドレスで指定したスレーブから応答信号が返送されるまで待機する。ただし、待機時間が予め定めた時間を超過した場合、プロセッサ部３０はタイムアウト処理を実行してバスサイクルを終了し初期状態に復帰する。ここでアクセスしたスレーブ２２ａ〜２２ｘそれぞれ毎に異常結果をプロセッサ部３０の内蔵レジスタに保持することで、タイムアウトの発生したスレーブを特定することが可能となる。
【００３２】
図８は、リード時のスレーブの動作フローチャートを示す。
【００３３】
ステップＳ６．各スレーブは供給されたアドレス値をデコードし、アクセス対象となるアドレスに対応するレジスタを持つスレーブは、受信アドレスのパリティ値の演算を行う。
【００３４】
ステップＳ７．アクセス対象の当該スレーブで受信アドレスのパリティ演算結果が正常であれば、該当アドレスのレジスタの内容、すなわち返送データを読み出し、同時に読み出しデータに付加するパリティ値を演算する。
【００３５】
ステップＳ８．図９（Ｆ），（Ｇ）に示す読み出しデータおよび付加パリティ値をデータバス２６に送出するとともに、制御線２８を通じて図９（Ｈ）に示す応答信号をマスタ２０に通知する。このときの様子を図１１に示す。
【００３６】
ステップＳ９．ステップＳ６においてスレーブで受信アドレスのパリティ演算結果が異常であれば、制御線２８を通じて応答信号をマスタに通知するとともに図９（Ｉ）に示すエラー信号をマスタ２０に通知しアクセス異常の発生を通知する。
【００３７】
なお、スレーブ側において応答信号を返送するまでの時間はスレーブ側のデバイスの応答時間により設定するものである。
【００３８】
これにより、マスタは図７に示すステップＳ１０〜Ｓ１３の動作を行う。
【００３９】
ステップＳ１０．スレーブから応答信号が返送されたら、受信した読み出しデータのパリティ値の演算を行う。
【００４０】
ステップＳ１１．ステップＳ１０における読み出しデータのパリティ演算結果が異常であれば、プロセッサ部３０はパリティエラー処理としてバスサイクルを終了し、初期状態に復帰する。ここでアクセスしたスレーブ２２ａ〜２２ｘそれぞれ毎に異常結果をプロセッサ部３０の内蔵レジスタに保持することで、アクセス時のパリティ異常の発生したスレーブを特定することが可能となる。
【００４１】
ステップＳ１２．ステップＳ１０においてスレーブから応答信号と共にエラー信号が通知された場合、プロセッサ部３０はパリティエラー処理としてバスサイクルを終了し、初期状態に復帰する。
【００４２】
ステップＳ１３．上記ステップＳ１１，Ｓ１２に該当しなければ、プロセッサ部３０は読み出しデータを格納してアクセスサイクルを終了し、初期状態に復帰する。
【００４３】
次に、マスタ２０からスレーブ２２ａ〜２２ｘのいずれかのレジスタ値を設定するライト時の動作について説明する。
【００４４】
図１２は、リード時のマスタの動作フローチャートを示す。
【００４５】
ステップＳ２１．プロセッサ部３０よりアドレスと書き込みデータが出力される。
【００４６】
ステップＳ２２．マスタ２０内にてアドレスおよびデータに対して付加するパリティ値の演算を行う。
【００４７】
ステップＳ２３．マスタ２０より全スレーブ２２ａ〜２２ｘに対し制御線２８で図１４（Ｂ），（Ｃ）に示すストローブ制御信号およびリード／ライト制御信号を供給することによりライトアクセスの開始を通知する。なお、図１４（Ａ）にクロックを示す。
【００４８】
ステップＳ２４．上記ステップＳ２３と同時にマスタ２０よりアドレス／データバス２４を通じて図１４（Ｄ）に示すようにアドレスおよび演算したパリティ値を送信する。
【００４９】
ステップＳ２５．マスタ２０よりアドレス／データバス２４を通じて図１４（Ｅ）に示すようにデータおよび演算したパリティ値を送信する。
【００５０】
ステップＳ２６．以後、アドレスで指定したスレーブから応答信号が返送されるまで待機する。ただし、待機時間が予め定めた時間を超過した場合、プロセッサ部３０はタイムアウト処理を実行してバスサイクルを終了し初期状態に復帰する。ここでアクセスしたスレーブ２２ａ〜２２ｘそれぞれ毎に異常結果をプロセッサ部３０の内蔵レジスタに保持することで、タイムアウトの発生したスレーブを特定することが可能となる。
【００５１】
図１３は、ライト時のスレーブの動作フローチャートを示す。
【００５２】
ステップＳ２７．各スレーブはアドレス値をデコードし、アクセス対象のスレーブでは図１４（Ｆ）に示すような選択信号を生成して、図１４（Ｇ），（Ｈ）に示すようにアドレス及びデータをラッチする。アクセス対象となるアドレスに対応するレジスタを持つスレーブは受信アドレスのパリティ値の演算を行う。
【００５３】
ステップＳ２８．アクセス対象の当該スレーブは受信データのパリティ値の演算を行う。
【００５４】
ステップＳ２９．当該スレーブで受信アドレスおよび受信データのパリティ演算結果が正常であれば、図１４（Ｉ）に示すようなライトパルスを生成して、該当レジスタにデータを書き込む。
【００５５】
ステップＳ３０．制御線２８を通じて図１４（Ｊ）に示す応答信号をマスタ２０に通知する。
【００５６】
ステップＳ３１．ステップＳ２７においてスレーブで受信アドレスまたは受信データのパリティ演算結果が異常であれば、制御線２８を通じて応答信号をマスタに通知するとともに図１４（Ｋ）に示すエラー信号をマスタ２０に通知しアクセス異常の発生を通知する。
【００５７】
これにより、マスタは次のステップＳ３２，Ｓ３３の動作を行う。
【００５８】
ステップＳ３２．スレーブから応答信号と共にアクセスエラーが通知された場合、プロセッサ部３０はパリティエラー処理としてバスサイクルの終了を通知し、初期状態に復帰する。ここでアクセスしたスレーブ２２ａ〜２２ｘそれぞれ毎に異常結果をプロセッサ部３０の内蔵レジスタに保持することで、アクセス時のパリティ異常の発生したスレーブを特定することが可能となる。
【００５９】
ステップＳ３３．上記ステップＳ３２に該当しなければ、プロセッサ部３０はアクセスサイクルを終了し、初期状態に復帰する。
【００６０】
ところで、本発明では、アドレス／データバス２４，データバス２６それぞれが片方向のバスであるため、マスタ２０内でデータバス２６にトライステートバッファを設けてリード／ライトの切り替えを行う必要がない。このため、従来は図１５（Ａ）に示すクロックに対し、マスタ内のデータバスに設けたトライステートバッファでリード／ライト切り替えにを行うため図１５（Ｂ）に示すように１クロック分の切り替え時間が必要であったが、本発明では図１５（Ｃ）に示すように切り替え時間が不要となり、アクセスの高速化が可能となる。
【００６１】
（付記１）  監視部であるマスタにより被監視部である複数のスレーブを監視及び制御するためのマスタ・スレーブ間通信方法において
前記マスタの出力するアドレスもしくはアドレス及びデータを前記複数のスレーブに供給する第１のバスと、前記複数のスレーブのいずれかが出力するデータを前記マスタに供給する第２のバスとを分離したことを特徴とするマスタ・スレーブ間通信方法。
【００６２】
（付記２）  監視部であるマスタにより被監視部である複数のスレーブを監視及び制御するマスタ・スレーブ間通信システムにおいて
前記マスタの出力するアドレスもしくはアドレス及びデータを前記複数のスレーブに供給する第１のバスと、
前記第１のバスとは分離され前記複数のスレーブのいずれかが出力するデータを前記マスタに供給する第２のバスとを
有することを特徴とするマスタ・スレーブ間通信システム。
【００６３】
（付記３）  付記２記載のマスタ・スレーブ間通信システムにおいて
前記マスタは、アドレスとデータを時分割で前記第１のバスに出力する時分割手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６４】
（付記４）  付記２または３記載のマスタ・スレーブ間通信システムにおいて
前記マスタは、出力するアドレス及びデータからパリティを生成し前記アドレス及びデータに付加して前記第１のバスに出力する第１パリティ生成手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６５】
（付記５）  付記４記載のマスタ・スレーブ間通信システムにおいて
前記複数のスレーブは、前記第１のバスから供給されるアドレス及びデータからパリティを生成し前記第１のバスから供給されるアドレス及びデータに付加されたパリティと比較してエラー検出を行う第１パリティ演算手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６６】
（付記６）  付記２または３記載のマスタ・スレーブ間通信システムにおいて
前記複数のスレーブは、出力するデータからパリティを生成し前記データに付加して前記第２のバスに出力する第２パリティ生成手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６７】
（付記７）  付記６記載のマスタ・スレーブ間通信システムにおいて
前記マスタは、前記第２のバスから供給されるデータからパリティを生成し前記第２のバスから供給されるデータに付加されたパリティと比較してエラー検出を行う第２パリティ演算手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６８】
（付記８）  付記５または７記載のマスタ・スレーブ間通信システムにおいて
前記マスタは、前記第１パリティ演算手段または第２パリティ演算手段でエラーが検出されたとき、バスアクセスサイクルを終了する終了手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００６９】
（付記９）  付記８記載のマスタ・スレーブ間通信システムにおいて
前記マスタは、前記第１パリティ演算手段または第２パリティ演算手段でエラーが検出されたとき、異常の発生状態をスレーブ毎に保持する保持手段を
有することを特徴とするマスタ・スレーブ間通信システム。
【００７０】
なお、アドレス／データバス２４が請求項記載の第１のバスに対応し、データバス２６が第２のバスに対応し、変換部３３が時分割手段に対応し、パリティ生成部３４が第１パリティ生成手段に対応し、パリティ生成部４６が第２パリティ生成手段に対応し、パリティ演算部４１が第１パリティ演算手段に対応し、パリティ演算部３６が第２パリティ演算手段に対応し、ステップＳ１１，Ｓ１２，Ｓ３２，Ｓ３３が終了手段に対応し、プロセッサ部３０の内蔵レジスタが保持手段に対応する。
【００７１】
【発明の効果】
上述の如く、請求項１，３記載の発明は、バスの方向切替が不要となるため切替制御に必要なタイミング計算が不要となりアクセスに要する制御を単純化することができ、また切替に伴うノイズが発生しないため、切替に必要としていたオーバーヘッドが削減され、データ通信の高速化を図ることが可能となり、エラー発生時に早急にバスアクセスサイクルを終了させることができる。
【００７６】
請求項２，４に記載の発明では、アクセス時にエラーが発生したスレーブを特定することが可能となる。
【図面の簡単な説明】
【図１】従来のマスタ・スレーブ間通信方法を用いたバス構成の一例のブロック図である。
【図２】従来のバス構成を説明するための図である。
【図３】本発明のマスタ・スレーブ間通信方法を用いたバス構成の一実施例のブロック図である。
【図４】本発明のバス構成を説明するための図である。
【図５】マスタの一実施例のブロック構成図である。
【図６】スレーブの一実施例のブロック構成図である。
【図７】リード時のマスタの動作フローチャートである。
【図８】リード時のスレーブの動作フローチャートである。
【図９】リード時の信号タイミングチャートである。
【図１０】マスタからアドレスおよびデータを送信するときの様子を示す図である。
【図１１】スレーブからデータを送信するときの様子を示す図である。
【図１２】ライト時のマスタの動作フローチャートである。
【図１３】ライト時のスレーブの動作フローチャートである。
【図１４】ライト時の信号タイミングチャートである。
【図１５】本発明の効果を説明するための図である。
【符号の説明】
２０  マスタ
２２ａ〜２２ｘ  スレーブ
２４  アドレス／データバス
２６  データバス
２８  制御線
３０  プロセッサ部
３１，４２  アドレスバス
３２，４３，４５  データバス
３３，４０  変換部
３４  パリティ生成部
３６，４１  パリティ演算部
４４  レジスタ
【図１】
0003974370.tif 000002
【図２】
0003974370.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003974370.tif 000013
【図１３】
0003974370.tif 000014
【図１４】
0003974370.tif 000015
【図１５】
0003974370.tif 000016