(57)【特許請求の範囲】
【請求項１】
能動素子と受動素子とを備えた半導体集積回路において、
半導体基板の一主面に形成された少なくとも前記能動素子と、
前記能動素子の上部に形成された前記受動素子と、
前記能動素子と前記受動素子の間に配設された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる配線層と
を備え、前記配線層は、少なくとも２層以上の配線層からなり、それぞれの配線層と上下に隣接する他の配線層とは前記網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などのパターン位置がずれるように形成されている半導体集積回路。
【請求項２】
能動素子と受動素子とを備えた半導体集積回路において、半導体基板の一主面に形成された少なくとも前記能動素子と、
前記能動素子の上部に形成された前記受動素子と、
前記能動素子と前記受動素子の間に配設された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる第１の配線層と、
前記第１の配線層よりも前記半導体基板に近い階層で前記能動素子の形成領域に形成された導体膜と同じ階層に位置し前記能動素子の形成領域外に形成された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる第２の配線層と
を備え、前記第１の配線層と前記第２の配線層とは前記網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などのパターン位置がずれるように形成されている半導体集積回路。
【請求項３】
請求項１〜請求項２の何れかに記載の半導体集積回路において、前記能動素子はバイポーラトランジスタまたは電界効果トランジスタであり、前記受動素子は容量またはインダクタである半導体集積回路。
【請求項４】
能動素子と受動素子とを備えた半導体集積回路において、半導体基板の一主面に形成された前記能動素子または前記受動素子と、
前記能動素子または前記受動素子の上部に形成されたインダクタと、
前記能動素子または前記受動素子と前記インダクタとの間に形成された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる配線層と、
前記能動素子または前記受動素子と前記インダクタとを接続する接続配線部と
を備え、前記接続配線部は前記配線層と交差しない半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、前記能動素子はバイポーラトランジスタまたは電界効果トランジスタであり、前記受動素子は抵抗または容量である半導体集積回路。
【請求項６】
請求項１〜請求項５の何れかに記載の半導体集積回路において、前記配線層が回路上の安定した直流電位に接続されている半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、前記直流電位はＧＮＤ電位または電源電位である半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、前記配線層の少なくとも一部は回路で使用する電源電位配線またはＧＮＤ電位配線として共用されている半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の上にバイポーラトランジスタ，電界効果トランジスタ等の能動素子と、抵抗，容量，インダクタ等の受動素子と配線とを形成して構成する半導体集積回路に関するものであり、特に、通信システムで使用される高周波信号を処理するアナログ集積回路に関するものである。
【０００２】
【従来の技術】
半導体基板の上にバイポーラトランジスタ、電界効果トランジスタ等の能動素子と、抵抗、容量、インダクタ等の受動素子と配線とを形成して構成する半導体集積回路における従来の構成の平面図を図１０に示す。
【０００３】
図１０において、１０１は半導体基板１００の上に形成されたトランジスタなどの能動素子領域であり、１０２は抵抗，コンデンサなどの受動素子領域である。１０３はＭＩＭコンデンサ領域で、２層の配線層と層間絶縁膜によって形成されている。１０４も同じく、２層の配線層によって形成されるインダクタ領域である。
【０００４】
このように従来では、半導体集積回路を構成する能動素子と受動素子を平面的にレイアウトしているため、必要な素子数に応じてチップ面積が大きくなるという問題点を有する。
【０００５】
アナログ半導体集積回路のチップサイズを小さくする方法として、特開平５−２５９４１６号に以下の構成が提案されている。
図１１は、特開平５−２５９４１６号によって示された第１の従来例における半導体集積回路の断面図を示している。
【０００６】
図１１は半導体集積回路の１回路ブロックの要部の断面図を示し、２１０はＧａＡｓ基板、２１１はｎ型活性層、２１２はｎ+型層、２１３はゲート電極、２１４はオーミック電極である。２２０は層間絶縁膜、２２１はゲート電極配線、２２２はオーミック電極配線、２２３は容量電極である。２３０は層間絶縁膜、２３１は容量電極、２３２は抵抗である。２４０は層間絶縁膜、２４１はインダクタンスである。
【０００７】
第１の従来例において、ＧａＡｓ基板２１０の上に電界効果トランジスタを形成し、その上層に容量と抵抗を形成し、最上層にインダクタを形成している。このように構成することで、半導体集積回路を構成する受動素子を平面的にではなく、立体的に形成することで必要となるチップサイズを削減している。
【０００８】
また、特開平８−１６２６２１号には、以下の構成が提案されている。
図１２は、特開平８−１６２６２１号によって示された第２の従来例における半導体集積回路の分解斜視図を示している。図１２において、３０１は半導体基板、３０２は能動素子、３２２は共通基板である。３２３は誘電体膜、３２４は接続用穴、３２５は接地導体である。また、３２６は開口、３２８は誘電体膜である。３２９は配線用導体、３３１はスルーホール、３３３は配線層、３４１はインターデジタル形キャパシタ、３４２はメタル抵抗体である。
【０００９】
この第２の従来例においては、半導体基板３０１の上の能動素子３０２上に接地導体３２５を形成してから、その上部にインターデジタル形キャパシタ３４１やメタル抵抗３４２を形成している。
【００１０】
このようにすることにより、半導体基板の上の能動素子３０２上に、高周波伝送線路で構成される受動素子を形成することが可能となり、また、上層の受動素子と下層の能動素子との間のアイソレーションを向上している。
【００１１】
また、高周波信号処理を行うアナログ集積回路においては、回路特性を向上するため、インダクタを半導体基板の上に形成することが必要である。図１３は第３の従来例として、インダクタの平面図を示している。
【００１２】
図１３において、４０５は配線層をパターニングすることによって形成するインダクタ、４０６はインダクタと回路素子を接続するためのインダクタ接続配線部であり、４０７はインダクタと接続配線部のコンタクトである。
【００１３】
【発明が解決しようとする課題】
しかし、上述の従来技術には、それぞれ次ぎのような課題がある。
第１の従来例においては、半導体基板の上の能動素子の上部に受動素子を形成していくため、高周波信号を処理するアナログ集積回路を形成した場合、上層素子と下層素子の間の信号アイソレーション特性が劣化するため、回路動作の上で致命的な問題点を引き起こすという課題を有する。
【００１４】
また、第２の従来例においては、上層素子と下層素子の間に平坦な接地導体を形成するため、アイソレーション特性は改善される。しかしながら、半導体集積回路においては、接地導体と素子間の層間絶縁膜の厚さは、１μｍ程度であることが多く、平坦な接地導体とその下層の能動素子や、その上層の受動素子の間で寄生容量が増加してしまうという課題を有する。このように寄生容量が増加すると、高周波信号を処理する回路では、信号振幅の減衰や異常発振を引き起こすという問題を生じる。
【００１５】
第３の従来例のインダクタの等価回路図を図１４に示す。第３の従来例のインダクタにおいては、インダクタを形成する配線層とインダクタ接続配線部との間に寄生容量Ｃcrossが存在するため、インダクタの自己共振周波数が下がり、また、インダクタ接続配線部に存在する寄生抵抗によって、インダクタのＱ値が低下するという課題を有する。そのため、高周波信号処理を行う回路の特性が劣化するという問題を生じる。
【００１６】
本発明は上記従来の課題を解決するものであり、高周波信号処理を行う半導体集積回路のチップサイズを縮小し、かつ、アイソレーション特性と高周波信号処理特性を向上した半導体集積回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路は、能動素子と受動素子とを備えた半導体集積回路において、半導体基板の一主面に形成された少なくとも前記能動素子と、前記能動素子の上部に形成された前記受動素子と、前記能動素子と前記受動素子の間に配設された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる配線層とを備え、前記配線層は、少なくとも２層以上の配線層からなり、それぞれの配線層と上下に隣接する他の配線層とは前記網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などのパターン位置がずれるように形成されていることを特徴とする。
【００１８】
この構成によると、能動素子領域上に網目状等の導電膜からなる配線層を形成し、その上部に受動素子を形成することで、下層素子と上層素子の間のアイソレーション特性を向上し、かつ、上層素子と下層素子に寄生する容量を小さくすることができる。したがって、アイソレーション特性と高周波信号処理特性に優れた半導体集積回路を形成することができる。
【００２０】
本発明の請求項２記載の半導体集積回路は、能動素子と受動素子とを備えた半導体集積回路において、半導体基板の一主面に形成された少なくとも前記能動素子と、前記能動素子の上部に形成された前記受動素子と、前記能動素子と前記受動素子の間に配設された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる第１の配線層と、前記第１の配線層よりも前記半導体基板に近い階層で前記能動素子の形成領域に形成された導体膜と同じ階層に位置し前記能動素子の形成領域外に形成された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる第２の配線層とを備え、前記第１の配線層と前記第２の配線層とは前記網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などのパターン位置がずれるように形成されていることを特徴とする。
【００２１】
この構成によると、下層素子と上層素子の間のアイソレーション特性を向上し、かつ、上層素子と下層素子に寄生する容量を小さくすることができる。したがって、アイソレーション特性と高周波信号処理特性に優れた半導体集積回路を形成することができる。
【００２２】
本発明の請求項３記載の半導体集積回路は、請求項１〜請求項２の何れかに記載の半導体集積回路において、前記能動素子はバイポーラトランジスタまたは電界効果トランジスタであり、前記受動素子は容量またはインダクタであることを特徴とする。
【００２３】
本発明の請求項４記載の半導体集積回路は、能動素子と受動素子とを備えた半導体集積回路において、半導体基板の一主面に形成された前記能動素子または前記受動素子と、前記能動素子または前記受動素子の上部に形成されたインダクタと、前記能動素子または前記受動素子と前記インダクタとの間に形成された網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる配線層と、前記能動素子または前記受動素子と前記インダクタとを接続する接続配線部とを備え、前記接続配線部は前記配線層と交差しないことを特徴とする。
【００２４】
この構成によると、下層素子領域上に網目状等の導電膜からなる配線層を形成後、その上部にインダクタを形成し、スルーホールに埋め込んだ接続配線部を用いてインダクタと下層素子とを接続することで、インダクタの接続配線部とインダクタが交差することをなくすことができる。したがって、インダクタの自己共振周波数やＱ値を改善でき、かつ、アイソレーション特性を向上した高性能な半導体集積回路を形成することができる。
【００２５】
本発明の請求項５記載の半導体集積回路は、請求項４において、前記能動素子はバイポーラトランジスタまたは電界効果トランジスタであり、前記受動素子は抵抗または容量であることを特徴とする。
【００２６】
本発明の請求項６記載の半導体集積回路は、請求項１〜請求項５の何れかにおいて、前記配線層が回路上の安定した直流電位に接続されていることを特徴とする。
【００２７】
本発明の請求項７記載の半導体集積回路は、請求項６において、前記直流電位はＧＮＤ電位または電源電位であることを特徴とする。
本発明の請求項８記載の半導体集積回路は、請求項７において、前記配線層の少なくとも一部は回路で使用する電源電位配線またはＧＮＤ電位配線として共用されていることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図９に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。
【００２９】
図１は半導体集積回路の概要の説明図で、図２は図１の構成を採用した半導体集積回路の断面を示しており、この図２の断面は図１でのＡ−Ａ’線に沿う断面である。
【００３０】
図１の説明図において、１は半導体基板の上に形成された能動素子領域を示し、２は受動素子領域を示す。３は網目状（格子状）の配線で、能動素子領域１と受動素子領域２上に形成されている。ここで、網目状の配線３の網目の間隔は、１０〜１００μｍに設定する。
【００３１】
４は網目状の配線３の上にアルミ配線層によって形成されたインダクタ領域、５は同じくコンデンサ領域を示している。
能動素子領域１と受動素子領域２は、網目状の配線３の上下に形成される絶縁膜（図示せず）に設けられたスルーホール（図示せず）によって、その上層素子である前記インダクタ領域４とコンデンサ領域５に接続することができる。
【００３２】
図１を参考にして図２を説明する。
この半導体集積回路は、半導体基板１０００上に能動素子領域１に相当するトランジスタ１０１０（例えばバイポーラトランジスタや電界効果トランジスタ）と、受動素子領域２に相当する薄膜抵抗１０２０（例えば多結晶シリコン膜を使用した抵抗）が形成されている。
【００３３】
次に、トランジスタ１０１０のアルミ電極１０１１と、薄膜抵抗１０２０のアルミ電極１０２１を形成後、絶縁膜（例えばＳｉＯ2膜）を２μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１を形成する。
【００３４】
次に、導体膜（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、網目状の配線３に相当する網目状の配線１０３０を形成する。ここで、配線の幅は１〜１０μｍで形成し、配線と配線の間で形成される網目の間隔は１０〜１００μｍに設定する。このサイズは、０．５μｍ以下のパターンが、量産レベルで実現できている半導体微細加工技術を使用すれば、極めて容易なサイズである。なお、チップサイズを縮小するために網目状の配線Ａの幅は小さい方が好ましく、本実施の形態では２μｍで形成した。
【００３５】
次に、絶縁膜（例えばＳｉＯ2膜）を２μｍ堆積し、ＣＭＰによって第２の層間絶縁膜１００２を形成した後、第１の層間絶縁膜１００１と第２の層間絶縁膜１００２にスルーホールを形成し、配線プラグ材料（例えばアルミやタングステンなど）を埋め込み、スルーホール部の配線接続部１００４，１００５を形成する。この後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタの下層配線１０４０とコンデンサの下層電極１０５０を形成する。
【００３６】
次に、絶縁膜（例えばＳｉＯ2膜）を２μｍ堆積し、ＣＭＰによって、第３の層間絶縁膜１００３を形成した後、第３の層間絶縁膜１００３にスルーホールを形成し、配線プラグ材料を埋め込んでインダクタの配線接続部１０４１を形成する。
【００３７】
その後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタを形成する上層配線１０４２とコンデンサの上層電極１０５１を形成する。
【００３８】
ここでは下層配線１０４０と配線接続部１０４１および上層配線１０４２が形成されている領域が図１でのインダクタ領域４に相当する。また、下層電極１０５０と上層電極１０５１が形成されている領域が図１でのコンデンサ領域に相当する。
【００３９】
このように構成したため、１０〜１００μｍの間隔を有する網目状の配線１０３０は、長さが非常に短い導波管と考えることができる。この場合、遮断波長は、２０〜２００μｍであるため、この波長よりも短い高周波信号は網目状の配線Ａを通り抜けてしまうが、逆に、波長が２０〜２００μｍよりも長い高周波信号に対しては、信号を遮断する効果をもつ。
【００４０】
そのため、近年、無線通信で使用されている、１ＧＨｚ〜１０ＧＨｚの高周波信号の波長が約３０ｃｍ〜３ｃｍであることを考えると、この１０〜１００μｍの網目状の配線１０３０は、１０ＧＨｚ以下の周波数帯域の信号波長に対して十分に間隔が狭く形成されているため、これらの周波数帯域の信号に対して、十分な信号アイソレーションの役割を果たすことができる。
【００４１】
さらに、網目状の配線１０３０は、その上層素子や下層素子と重なる配線部分が非常に少ないため、寄生容量の増加も非常に少なくできる。
それゆえ、本発明の（実施の形態１）によると、寄生容量を増加させることなく、アイソレーション特性を向上した高性能な半導体集積回路を、チップサイズを縮小して実現できる。
【００４２】
さらに、網目状の導電膜からなる配線１０３０の配線層を、回路上の安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接続することによって、アイソレーション特性を非常に向上することができる。
【００４３】
ここで、網目状（格子状）の配線１０３０は、下記の何れかの形状であっても同様に実現できる。例えば、スリット状、ミアンダ状（meander  ジグザグ状  蛇行状）、スパイラル状あるいは梯子状などであってもよい。スリット状とは、並行に伸びる複数条の配線などを言う。
【００４４】
（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
図３は半導体集積回路の概要の説明図で、図４は図３の構成を採用した半導体集積回路の断面を示しており、この図４の断面は図３でのＢ−Ｂ’線に沿う断面である。（実施の形態１）と同じ構成要素は同一の記号を用いている。
【００４５】
図３において、１は半導体基板の上に形成された能動素子領域を示し、２は受動素子領域を示す。３は能動素子領域１と受動素子領域２の上に形成された網目状の配線を示している。ここで、網目状の配線３の網目の間隔は１０〜１００μｍに設定する。６は網目状の配線３の上部に形成された網目状の配線である。ここで、網目状の配線６の網目の間隔は１０〜１００μｍに設定する。
【００４６】
なお、以下の説明では網目状の配線３を「第１網目配線３」、網目状の配線６を「第２網目配線６」と称す。
このとき、第１網目配線３と第２網目配線６は、網目の位置が網目間隔の（１／２）程度ずれるように形成するのが好ましい。
【００４７】
４はインダクタ領域で、第２網目配線６の上にアルミ配線層によって形成されている。５は同じくコンデンサ領域を示している。
能動素子領域１と受動素子領域２は、第１網目配線３と第２網目配線６の上下に形成される絶縁膜（図示せず）に設けられたスルーホール（図示せず）によって、その上層素子であるインダクタ領域４とコンデンサ領域５とに接続することができる。
【００４８】
図３を参考にして図４を説明する。
この半導体集積回路は、半導体基板１０００上に能動素子領域１に相当するトランジスタ１０１０と、受動素子領域２に相当する薄膜抵抗１０２０を形成する。
【００４９】
次に、トランジスタのアルミ電極１０１１と薄膜抵抗のアルミ電極１０２１を形成後、絶縁膜を２μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１を形成する。
【００５０】
次に、導体膜（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、第１網目配線１０３０を形成する。ここで、第１網目配線１０３０の幅は２μｍで形成し、配線と配線の間で形成される網目の間隔は、１０〜１００μｍに設定する。
【００５１】
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第２の層間絶縁膜１００２を形成した後、導体膜（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、第２網目配線１０６０を形成する。ここで、第２網目配線１０６０の幅は２μｍで形成し、配線と配線の間で形成される網目の間隔は、１０〜１００μｍに設定する。
【００５２】
ここで、第１網目配線１０３０と第２網目配線１０６０は、網目の位置が網目間隔の（１／４）〜（１／２）程度ずれるように形成する。
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第３の層間絶縁膜１０７０を形成した後、第１の層間絶縁膜１００１と第２の層間絶縁膜１００２と第３の層間絶縁膜１０７０にスルーホールを形成し、配線プラグ材料を埋め込み、スルーホール部の配線接続部１０８０，１０９０を形成する。
【００５３】
この後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタの下層配線１０４０とコンデンサの下層電極１０５０を形成する。
【００５４】
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって、第４の層間絶縁膜１１００を形成した後、第４の層間絶縁膜１１００にスルーホールを形成し、配線プラグ材料を埋め込んで、インダクタの配線接続部１０４１を形成する。その後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタを形成する上層配線１０４２とコンデンサの上層電極１０５１を形成する。
【００５５】
このとき、１０〜１００μｍの間隔を有する第１，第２網目配線１０３０，１０６０は、（実施の形態１）と同様に、１０ＧＨｚ以下の周波数の信号に対して十分な信号アイソレーションを果たすことができるが、２つの網目状の配線をずらして重ねたことにより、下層素子と上層素子との間の信号アイソレーション特性がさらに向上する。
【００５６】
また、この（実施の形態２）によると、第１，第２の網目配線１０３０，１０６０は、その上層素子や下層素子と重なる部分が非常に少なくなるため、網目の間隔を小さくすることに比べて、寄生容量の増加を防ぐことができる。
【００５７】
それゆえ、本発明の（実施の形態２）によると、寄生容量を増加させることなく、アイソレーション特性を向上した高性能な半導体集積回路を、チップサイズを縮小して実現できる。
【００５８】
さらに、網目状の導電膜からなる第１，第２網目配線１０３０，１０６０を、回路上の安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接続することによって、アイソレーション特性を非常に向上することができる。
【００５９】
ここで、第１，第２網目配線１０３０，１０６０は、下記の何れかの形状であっても同様に実現できる。例えば、スリット状、ミアンダ状（meander  ジグザグ状  蛇行状）、スパイラル状あるいは梯子状などであってもよい。スリット状とは、並行に伸びる複数条の配線などを言う。
【００６０】
この（実施の形態２）では、第１，第２網目配線１０３０，１０６０の２層を能動素子領域１とインダクタ領域４，コンデンサ領域５の間に形成したが、２層以上であっても実施できる。
【００６１】
（実施の形態３）
図５と図６は本発明の（実施の形態３）を示す。
図５は半導体集積回路の概要の説明図で、図６は図５の構成を採用した半導体集積回路の断面を示しており、この図６の断面は図５でのＣ−Ｃ’線に沿う断面である。（実施の形態１）と同じ構成要素は同一の記号を用いている。
【００６２】
図５において、１は半導体基板の上に形成された能動素子領域を示し、７は受動素子領域を示す。ここで、能動素子領域１は２層配線を使用して回路を形成している。また、例えば、抵抗とコンデンサを形成している受動素子領域７は１層配線で回路を形成している。図５においては、これを能動素子領域１と受動素子領域７の高さを変えることで表している。
【００６３】
半導体集積回路におけるアルミ配線は、アルミ配線の被エッチング面積を一定の値にして、アルミ配線のドライエッチング時の配線加工形状を安定させるため、また、層間絶縁膜の平坦性を改善するため、回路動作には寄与しないアルミダミーパタ−ンが通常形成されている。
【００６４】
ここで、受動素子領域７の２層配線部に置かれるアルミダミーパターンとして、網目状の配線８を配置する。ここで、網目状の配線８の網目の間隔は、例えば１〜１０μｍに設定する。同じ図５において、３は網目状の配線で、能動素子領域１、受動素子領域７及び網目状の配線８の上に形成された網目状の配線を示している。ここで、網目状の配線３の網目の間隔は、１０〜１００μｍに設定する。
【００６５】
なお、以下の説明では、網目状の配線３を「第１網目配線３」、網目状の配線８を「第２網目配線８」と称す。
４は第１網目配線３の上にアルミ配線層によって形成されたインダクタ領域を示し、５は同じくコンデンサ領域を示している。
【００６６】
能動素子領域１と受動素子領域２は、第２網目配線８及び第１網目配線３の上下に形成される絶縁膜（図示せず）に設けられたスルーホール（図示せず）によって、その上層素子であるインダクタ領域４とコンデンサ領域５とに接続することができる。
【００６７】
図５を参考にして図６を説明する。
この半導体集積回路は、半導体基板１０００上に能動素子領域１に相当するトランジスタ１０１０と受動素子領域７に相当する薄膜抵抗１０２０を形成する。
【００６８】
次に、トランジスタの１層目のアルミ電極１１１０と薄膜抵抗の１層目のアルミ電極１１２０を形成後、絶縁膜を２μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１を形成する。その後、第１の層間絶縁膜１００１にスルーホールを形成し、配線プラグ材料を埋め込み、トランジスタ１０１０の上部にスルーホール部の配線接続部１１３０を形成する。
【００６９】
次に、導体膜（例えばアルミ膜）を１μｍ堆積し、トランジスタ１０１０上にはトランジスタの２層目のアルミ電極１１４０を、薄膜抵抗１０２０上には第２網目配線８に相当する第２網目配線１１５０を、２層目の配線で形成する。
【００７０】
ここで、第２網目配線１１５０の配線の幅は１μｍで形成し、配線と配線の間で形成される網目の間隔は、１〜１０μｍに設定する。
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第２の層間絶縁膜１１６０を形成した後、導体膜（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、第１網目配線３に相当する第１網目配線１０３０を形成する。
【００７１】
ここで、第１網目配線１０３０の配線の幅は２μｍで形成し、配線と配線の間で形成される網目の間隔は、１０〜１００μｍに設定する。また、第２網目配線１１５０と 第１網目配線１０３０は、網目の位置がずれるように形成する。
【００７２】
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第３の層間絶縁膜１１７０を形成した後、第１の層間絶縁膜１００１と第２の層間絶縁膜１１６０と第３の層間絶縁膜１１７０にスルーホールを形成し、配線プラグ材料を埋め込み、スルーホール部の配線接続部１１８０、１１９０を形成する。この後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタの下層配線１０４０とコンデンサの下層電極１０５０を形成する。
【００７３】
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第４の層間絶縁膜１２００を形成した後、第４の層間絶縁膜１２００にスルーホールを形成し、配線プラグ材料を埋め込んで、インダクタの配線接続部１０４１を形成する。その後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタを形成する上層配線１０４２とコンデンサの上層電極１０５１を形成する。
【００７４】
このとき、それぞれに１〜１０μｍと１〜１００μｍの間隔を有する網目状の第２網目配線１１５０と第１網目配線１０３０は、（実施の形態１）（実施の形態２）と同様に、１０ＧＨｚ以下の周波数の信号に対して十分な信号アイソレーションを果たすことができ、また、２つの網目をずらして重ねることにより、下層素子と上層素子との間の信号アイソレーション特性を非常に向上することができる。
【００７５】
また、この（実施の形態３）によると、第２網目配線１１５０と第１網目配線１０３０は、その上層素子、下層素子と重なる部分が非常に少なくなるため、網目の間隔を小さくすることに比べて、寄生容量の増加を防ぐことができる。
【００７６】
さらに、この（実施の形態３）では、回路上の配線と同じ配線層で形成されるアルミダミーパターンを網目状にしているため、アイソレーション特性を向上させる網目状の配線層をより少ない配線層数で形成することができる。
【００７７】
それゆえ、この（実施の形態３）により、寄生容量を増加させることなく、アイソレーション特性を向上した高性能な半導体集積回路を、少ない配線層数で形成でき、チップコストを削減できる。
【００７８】
なお、この（実施の形態３）では、第２網目配線１１５０を受動素子領域７上の２層目の配線で形成しているが、能動素子領域の１層配線及び２層配線に存在するアルミダミーパターンと、受動素子領域７の１層配線に存在するアルミダミーパターンとを同様に網目状に形成することで、よりアイソレーション特性を向上できる。
【００７９】
さらに、第２網目配線１１５０と第１網目配線１０３０を、回路上の安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接続することによって、アイソレーション特性を非常に向上することができる。
【００８０】
ここで、第２網目配線１１５０と第１網目配線１０３０は、下記の何れかの形状であっても同様に実現できる。例えば、スリット状、ミアンダ状（meander  ジグザグ状  蛇行状）、スパイラル状あるいは梯子状などであってもよい。スリット状とは、並行に伸びる複数条の配線などを言う。
【００８１】
具体的には、トランジスタ１０１０はバイポーラトランジスタまたは電界効果トランジスタである。
（実施の形態４）
図７は本発明の（実施の形態４）の半導体集積回路を示す。
【００８２】
図７において、１は半導体基板の上に形成された能動素子領域を示し、２は受動素子領域を示す。９は能動素子領域１と受動素子領域２上に形成された網目状の配線を、同様に１０は網目状の配線を示している。ここで、網目の間隔は１０〜１００μｍに設定する。
【００８３】
４はインダクタ領域で、網目状の配線９と網目状の配線１０の上にアルミ配線層によって形成されている。５は同じくコンデンサ領域を示している。能動素子領域１と受動素子領域２は、網目状の配線９及び網目状の配線１０の上下に形成される絶縁膜（図示せず）に設けられたスルーホール（図示せず）によって、その上層素子であるインダクタ領域４とコンデンサ領域５とに接続することができる。なお、これらの構成要素は（実施の形態１）と同一の記号を用いており、また同様にして形成できる。
【００８４】
この構成において、網目状の配線９，１０をそれぞれ、回路動作上のＧＮＤ配線と電源電位配線として使用する。このようにすることにより、能動素子領域１と受動素子領域２に存在して、通常は回路動作上、配線抵抗を下げる必要があるため、非常に太い配線幅を必要とするＧＮＤ配線と電源電位配線の配線数を削減できるため、半導体集積回路のチップサイズを縮小できる。
【００８５】
この（実施の形態４）によると、寄生容量を増加させることなく、アイソレーションを向上した高性能な半導体集積回路を、チップサイズを非常に縮小して実現できる。
【００８６】
ここで、網目状の配線９，１０は、下記の何れかの形状であっても同様に実現できる。例えば、スリット状、ミアンダ状（meander  ジグザグ状  蛇行状）、スパイラル状あるいは梯子状などであってもよい。スリット状とは、並行に伸びる複数条の配線などを言う。
【００８７】
（実施の形態５）
図８と図９は本発明の（実施の形態５）を示す。
図８は半導体集積回路の概要の説明図で、図９は図８の構成を採用した半導体集積回路の断面を示しており、この図９の断面は図８でのＤ−Ｄ’線に沿う断面である。
【００８８】
図８において、１は半導体基板の上に形成された能動素子領域を示し、２は受動素子領域を示す。３は能動素子領域１と受動素子領域２上に形成された網目状の配線を示している。ここで、網目の間隔は１０〜１００μｍに設定する。
【００８９】
１２はインダクタで、網目状の配線３の上にアルミ配線層によって形成されている。インダクタ１２と能動素子領域１と受動素子領域２とは、網目状の配線３の上下に形成された絶縁膜（図示せず）に設けられたスルーホールを用いて形成されるインダクタの接続配線部１１によって接続される。
【００９０】
図９において、半導体基板１０００上に能動素子領域１に相当するトランジスタ１０１０と受動素子領域２に相当する薄膜抵抗１０２０を形成する。
次に、トランジスタのアルミ電極１０１１と薄膜抵抗のアルミ電極１０２１を形成後、絶縁膜を２μｍ堆積し、ＣＭＰによって第１の層間絶縁膜１００１を形成する。
【００９１】
次に、導体膜（例えばアルミ膜）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、網目状の配線３に相当する網目状の配線１０３０を形成する。ここで、配線の幅は２μｍで形成し、配線と配線の間で形成される網目の間隔は１０〜１００μｍに設定する。
【００９２】
次に、絶縁膜を２μｍ堆積し、ＣＭＰによって第２の層間絶縁膜１００２を形成した後、第１の層間絶縁膜１００１と第２の層間絶縁膜１００２にスルーホールを形成し、配線プラグ材料（例えばアルミやタングステンなど）を埋め込み、接続配線部１１に相当する配線接続部１３００を形成する。
【００９３】
この後、金属配線層（例えばアルミ配線層）を１μｍ堆積し、リソグラフィ技術とドライエッチ技術を使用して、インダクタ１２に相当するインダクタ１３１０を形成する。
【００９４】
この（実施の形態５）においては、従来の２層配線によって形成されたインダクタと異なり、インダクタ１３１０と接続配線部１３００は、配線がクロスする部分が存在しなくなる。また、接続配線部１３００の長さは、層間の誘電膜の膜厚によって決まるため、インダクタに対して平面的に形成された従来の場合に比べて非常に短くでき、寄生容量や寄生抵抗が削減され、インダクタの自己共振周波数とＱ値を高めることができる。
【００９５】
それゆえ、この（実施の形態５）にると、寄生容量を増加させることなくアイソレーションを向上し、インダクタの性能を向上させた高性能な半導体集積回路を、チップサイズを縮小して実現できる。
【００９６】
さらに、網目状の配線１０３０を回路上の安定したＤＣ電位、例えば、ＧＮＤ電位や電源電位に接続することによって、アイソレーション特性を非常に向上することができる。
【００９７】
ここで、網目状（格子状）の配線１０３０は、下記の何れかの形状であっても同様に実現できる。例えば、スリット状、ミアンダ状（meander  ジグザグ状  蛇行状）、スパイラル状あるいは梯子状などであってもよい。スリット状とは、並行に伸びる複数条の配線などを言う。
【００９８】
【発明の効果】
以上のように本発明によれば、半導体基板の上の能動素子領域の上に、網目状、スリット状、ミアンダ状、スパイラル状あるいは梯子状などの導体膜からなる配線層を形成し、その上部に受動素子を形成することで、下層素子と上層素子の間のアイソレーション特性を向上し、かつ、上層素子と下層素子に寄生する容量を小さくすることができる。したがって、アイソレーション特性と高周波信号処理特性に優れた半導体集積回路を、チップサイズを縮小して形成することができる。
【００９９】
また、上層素子にインダクタを形成した場合、スルーホールに埋め込んだ接続配線部を用いてインダクタと下層素子とを接続することで、インダクタの接続配線部とインダクタが交差することをなくすことができる。したがって、インダクタの自己共振周波数やＱ値を改善でき、かつ、アイソレーション特性を向上した高性能な半導体集積回路を、チップサイズを縮小して形成することができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における半導体集積回路の概要の説明図
【図２】同実施の形態の構成を採用した半導体集積回路の断面で、図１でのＡ−Ａ’線に沿う断面図
【図３】本発明の（実施の形態２）における半導体集積回路の概要の説明図
【図４】同実施の形態の構成を採用した半導体集積回路の断面で、図３でのＢ−Ｂ’線に沿う断面図
【図５】本発明の（実施の形態３）における半導体集積回路の概要の説明図
【図６】同実施の形態の構成を採用した半導体集積回路の断面で、図５でのＣ−Ｃ’線に沿う断面図
【図７】本発明の（実施の形態４）における半導体集積回路の概要の説明図
【図８】本発明の（実施の形態５）における半導体集積回路の概要の説明図
【図９】同実施の形態の構成を採用した半導体集積回路の断面で、図８でのＤ−Ｄ’線に沿う断面図
【図１０】従来の半導体集積回路の平面図
【図１１】従来例１の半導体集積回路の断面図
【図１２】従来例２の半導体集積回路の分解斜視図
【図１３】従来例３のインダクタの平面図
【図１４】従来例３のインダクタの等価回路図
【符号の説明】
１  能動素子領域
２  受動素子領域
３  網目状の配線
４  インダクタ領域
５  コンデンサ領域
６  網目状の配線
７  受動素子領域
８  網目状の配線
９  網目状の配線
１０  網目状の配線
１１  インダクタの接続配線部
１２  インダクタ
１０００  半導体基板
１００１  第１の層間絶縁膜
１００２  第２の層間絶縁膜
１００３  第３の層間絶縁膜
１００４  スルーホール部の配線接続部
１００５  スルーホール部の配線接続部
１０１０  トランジスタ
１０１１  トランジスタのアルミ電極
１０２０  薄膜抵抗
１０２１  薄膜抵抗のアルミ電極
１０３０  網目状の配線
１０４０  インダクタの下層配線
１０４１  インダクタの配線接続部
１０４２  インダクタを形成する上層配線
１０５０  コンデンサの下層電極
１０５１  コンデンサの上層電極
１０６０  網目状の配線
１０７０  第３の層間絶縁膜
１０８０  スルーホール部の配線接続部
１０９０  スルーホール部の配線接続部
１１００  第４の層間絶縁膜
１１１０  トランジスタの１層目のアルミ電極
１１２０  薄膜抵抗の１層目のアルミ電極
１１３０  スルーホール部の配線接続部
１１４０  トランジスタの２層目のアルミ電極
１１５０  網目状の配線
１１６０  第２の層間絶縁膜
１１７０  第３の層間絶縁膜
１１８０  スルーホール部の配線接続部
１１９０  スルーホール部の配線接続部
１２００  第４の層間絶縁膜
１３００  インダクタの接続配線部
１３１０  インダクタ
【図１】
0003939112.tif 000002
【図２】
0003939112.tif 000003
【図３】
0003939112.tif 000004
【図４】
0003939112.tif 000005
【図５】
0003939112.tif 000006
【図６】
0003939112.tif 000007
【図７】
0003939112.tif 000008
【図８】
0003939112.tif 000009
【図９】
0003939112.tif 000010
【図１０】
0003939112.tif 000011
【図１１】
0003939112.tif 000012
【図１２】
0003939112.tif 000013
【図１３】
0003939112.tif 000014
【図１４】
0003939112.tif 000015