(57)【特許請求の範囲】
【請求項１】
ＡＤ変換器を搭載した被試験ＩＣの上記ＡＤ変換器の各ビットの出力を被試験信号として大容量メモリに取り込み、この大容量メモリに取り込んだ被試験信号を解析してＡＤ変換器を評価するＩＣ試験装置において、
上記ＡＤ変換器の出力端子から出力された信号を基準値と比較して、所定の論理レベルを持つと判定したデータを出力するアナログ比較器と、
不使用状態の不良解析メモリのアドレスを記憶し、このアドレスをセレクトコントローラに通知するレジスタと、
上記セレクトコントローラから指定されたアドレスに基づき、上記アナログ比較器の出力を複数の上記不使用状態の不良解析メモリに縦続的に分配するセレクタと、
上記セレクタからの出力データを記憶し、オーバーフローしたらＦＵＬＬ信号を上記セレクトコントローラに出力する複数の上記不良解析メモリと、
上記ＦＵＬＬ信号が入力される度に、次の不使用状態の不良解析メモリのアドレスを上記セレクタに指定する上記セレクトコントローラと、
を具備することを特徴とするＩＣ試験装置。
【請求項２】
ＤＡ変換器を搭載した被試験ＩＣの上記ＤＡ変換器が出力するアナログ信号をＡＤ変換器でＡＤ変換し、このＡＤ変換出力を被試験信号として大容量メモリに取り込み、この大容量メモリに取り込んだ被試験信号を解析してＤＡ変換器を評価するＩＣ試験装置において、
上記ＡＤ変換器の出力端子から出力された信号を基準値と比較して、所定の論理レベルを持つと判定したデータを出力するアナログ比較器と、
不使用状態の不良解析メモリのアドレスを記憶し、このアドレスをセレクトコントローラに通知するレジスタと、
上記セレクトコントローラから指定されたアドレスに基づき、上記アナログ比較器の出力を複数の上記不使用状態の不良解析メモリに縦続的に分配するセレクタと、
上記セレクタからの出力データを記憶し、オーバーフローしたらＦＵＬＬ信号を上記セレクトコントローラに出力する複数の上記不良解析メモリと、
上記ＦＵＬＬ信号が入力される度に、次の不使用状態の不良解析メモリのアドレスを上記セレクタに指定する上記セレクトコントローラと、
を具備することを特徴とするＩＣ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えば半導体集積回路素子の中でもＡＤ変換器又はＤＡ変換器等を内蔵したミックスドＩＣを試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】
図３に一般的なＩＣ試験装置の概略構成を示す。図３に示すＩＣ試験装置は主にメモリのようなデジタルＩＣ或いはロジック回路を含む混載ＩＣを試験するＩＣ試験装置の構成を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１１１と、パターン発生器１１２、タイミング発生器１１３、波形フォーマッタ１１４、論理比較器１１５、ドライバ１１６、アナログ比較器１１７、不良解析メモリ１１８、論理振幅基準電圧源１２１、比較基準電圧源１２２、ディバイス電源１２３等により構成される。
【０００３】
主制御器１１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１１２とタイミング発生器１１３を制御し、パターン発生器１１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源１２１で設定した振幅値を持った波形に電圧増幅するドライバ１１６を通じて被試験ＩＣ１１９に印加し記憶させる。
【０００４】
被試験ＩＣ１１９から読み出した応答信号はアナログ比較器１１７で比較基準電圧源１２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１１５でパターン発生器１１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
ここで、タイミング発生器１１３は被試験ＩＣ１１９に与える試験パターン信号の波形の立上がりのタイミング及び立下がりのタイミングを規定するタイミングと、論理比較器１１５で論理比較のタイミングを規定するストローブパルスのタイミングを発生する。
これらの各タイミングは利用者が作製した試験プログラムに記載され、利用者が意図したタイミングで被試験ＩＣ１１９を動作させ、またその動作が正常か否かを試験できるように構成されている。
【０００６】
図３に示した波形フォーマッタ１１４と、ドライバ１１６と、アナログ比較器１１７と、論理比較器１１５と、不良解析メモリ１１８はＩＣ試験装置の試験可能なピン数分設けられ、どのピンが入力専用ピン或いは出力専用ピン、入力兼出力ピン、電源ピンに割当てられても、それに対応できるように構成されている。
普通一般にはＩＣ試験装置は２５６ピン〜５１２ピン程度の試験可能なピン数を持っている。
【０００７】
【発明が解決しようとする課題】
ところでＩＣの中でも例えばＡＤ変換器を内蔵したＩＣを試験する場合には、ＡＤ変換器が出力するＡＤ変換出力の各ビットの信号を順次出力順にメモリに取り込み、例えばアナログの波形の１サイクル分のデジタルデータをメモリに取り込み、メモリに取り込んだ状態でデータを解析しＡＤ変換器を評価する方法が採られる。
【０００８】
このためには論理比較器１１５をスルー（入力された信号をそのまま出力する）の状態に設定し、アナログ比較器１１７だけの比較判定を施して不良解析メモリ１１８にＡＤ変換出力を取り込んでいる。
然し乍ら一般に論理ＩＣ等の試験では不良解析メモリ１１８の記憶容量は小さいため、アナログ波形の１サイクル分のデータを不良解析メモリ１１８に取り込むことはできない。
【０００９】
このため、従来は図４に示すように、不良解析メモリ１１８の代りに大容量のメモリ１３０を設け、この大容量のメモリ１３０にＡＤ変換器の各ビットのデータを書き込むか、或いは数ビット分をセレクタで選択し、数ビット分のＡＤ変換出力を大容量メモリ１３０に記憶させ、この大容量メモリ１３０に取り込んだＡＤ変換出力を解析してＡＤ変換器の評価を行なっている。
【００１０】
図５はＤＡ変換器を搭載したＩＣを試験する場合のＩＣ試験装置を示す。この場合にはＡＤ変換器１４０が設けられ、このＡＤ変換器１４０で被試験ＩＣ１１９が出力するアナログ信号をデジタル信号に変換し、ＡＤ変換器１４０が出力する各ビットの信号を大容量メモリ１３０に記憶させる構成としている。
このためＡＤ変換器又はＤＡ変換器の何れかが搭載されたＩＣを試験する場合には不良解析メモリ１１８の外に大容量メモリ１３０を搭載しなければならないため、ＡＤ変換器或いはＤＡ変換器を搭載したミックスドＩＣを試験することができるように構成したＩＣ試験装置は製造コストが高くなる欠点がある。
【００１１】
この発明の目的はＡＤ変換器或いはＤＡ変換器を搭載したミックスドＩＣを試験することができる安価なＩＣ試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
この発明では各ピン毎に設けられている不良解析メモリの中の不使用状態にある不良解析メモリを縦続的に接続して大容量メモリを構成し、この大容量メモリにＡＤ変換出力或いはＤＡ変換出力を再度ＡＤ変換したＡＤ変換データを記憶させ、被試験ＩＣに搭載されたＡＤ変換器又はＤＡ変換器を評価することができるＩＣ試験装置を提案するものである。
【００１３】
従って、この発明によるＩＣ試験装置によれば不良解析メモリの外に大容量メモリを必要としないから安価に製造することができる利点が得られる。
【００１４】
【発明の実施の形態】
図１にこの発明によるＩＣ試験装置の要部の構成を示す。この発明ではアナログ比較器１１７とスルーの状態に設定された論理比較器１１５を通じて被試験ＩＣ１１９のＡＤ変換器の１つの出力端子ＡＤOUT1から取り出したＡＤ変換出力信号をセレクタ１５０に入力し、このセレクタ１５０によって複数の不使用状態にある不良解析メモリ１１８Ａ〜１１８Ｎに分配し、これら複数の不良解析メモリ１１８Ａ〜１１８Ｎに縦続的にＡＤ変換出力信号を取り込む構成としたものである。
【００１５】
図１ではＡＤ変換器の１ビット分の出力信号を記憶する構成を示す。不良解析メモリ１１８Ａ〜１１８Ｎは図３に示したＩＣ試験装置の全体を説明した部分で述べたように、ＩＣ試験装置の試験可能な全ピンのチャンネルに設けられている。従ってＩＣ試験装置に搭載されている不良解析メモリ１１８Ａ〜１１８Ｎの大部分は不使用状態にある。因みに試験可能なピン数が５００ピンのＩＣ試験装置には５００個の不良解析メモリ１１８が搭載されているが、実際に使用される不良解析メモリの数はその中の極くわずかな数である。
【００１６】
この発明はこの点に着目して不使用状態にある不良解析メモリ１１８Ａ〜１１８Ｎを縦続的に利用してＡＤ変換器の各出力ピンに出力されるビットのデータを記憶させる方法を採ることにより、大容量メモリの使用を不用としたものである。図１に示す例では先ずセレクタ１５０で不良解析メモリ１１８Ａを選択し、この不良解析メモリ１１８Ａに被試験ＩＣ１１９に搭載したＡＤ変換器の出力端子ＡＤOUT1に出力される例えば最下位ビットのデータを記憶させる。
【００１７】
不良解析メモリ１１８Ａがオーバーフロー信号ＦＵＬＬを出力すると、このオーバーフロー信号ＦＵＬＬをオアゲートＯＲを通じてセレクトコントローラ１５１に入力し、セレクトコントローラ１５１によりセレクタ１５０を制御し、不良解析メモリ１１８Ｂを選択する状態に切替る。不良解析メモリ１１８Ｂがオーバーフローすると、セレクタ１５０は不良解析メモリ１１８Ｃに切替てこの不良解析メモリ１１８Ｃにデータを記憶する。ＡＤ変換器の出力端子ＡＤOUT2，ＡＤOUT3…も同様に不使用状態にある不良解析メモリ１１８を用いて記憶するものとする。
【００１８】
尚、１５２は不使用状態にある不良解析メモリのアドレスを記憶したレジスタを示す。オアゲートＯＲからオーバーフロー信号ＦＵＬＬがセレクトコントローラ１５１に入力される毎に次の不使用状態にある不良解析メモリのアドレスを指定し、セレクタ１５０がそのアドレスに従って不良解析メモリを選択するように構成した場合を示す。
【００１９】
図２は被試験ＩＣ１１９内にＤＡ変換器を搭載した場合に、そのＤＡ変換器が出力するアナログ信号が正常か否かを評価するＩＣ試験装置の実施例を示す。
この場合には被試験ＩＣ１１９のＤＡ変換出力端子ＤＡOUT から出力されるアナログ信号をＡＤ変換器１４０に入力し、このＡＤ変換器１４０でデジタル信号に変換する。ＡＤ変換器１４０から出力される各ビットの信号（図２では１ビット分の構成を示す）をセレクタ１５０を通じて不良解析メモリ１１８Ａ，１１８Ｂ，１１８Ｃ…に順次縦続的に記憶させる構成とするものである。
【００２０】
このように構成することにより、ＤＡ変換器を搭載したＩＣでも不良解析メモリだけで評価試験を実行できる利点が得られる。
【００２１】
【発明の効果】
以上説明したように、この発明によればＡＤ変換器又はＤＡ変換器を搭載したミックスドＩＣが、出力するデジタル信号又はアナログ信号の例えば１サイクル分のデジタルデータをメモリに記憶させ、そのデジタルデータを解析してＡＤ変換器又はＤＡ変換器の動作を評価するＩＣ試験装置において、アナログ波形の１サイクル分のデータを記憶するメモリとして不使用状態にある不良解析メモリを利用したから、ＩＣ試験装置の製造コストの上昇は一般的なメモリを試験するだけのＩＣ試験装置のそれと比較して極くわずかで済み、従来の大容量メモリを搭載したＩＣ試験装置より安価に製造することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明によるＩＣ試験装置の一実施例を示すブロック図。
【図２】この発明によるＩＣ試験装置の変形実施例を示すブロック図。
【図３】ＩＣ試験装置の全体を説明するためのブロック図。
【図４】従来の技術を説明するためのブロック図。
【図５】従来の技術の他の例を説明するためのブロック図。
【符号の説明】
１１５    論理比較器
１１７    アナログ比較器
１１８Ａ〜１１８Ｎ    不良解析メモリ
１１９    被試験ＩＣ
１４０    ＡＤ変換器
１５０    セレクタ
１５１    セレクトコントローラ
１５２    レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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