(57)【特許請求の範囲】
【請求項１】
連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に２次元画像を表示するディスプレイ装置の多階調処理回路であって、
前記画面上の複数の画素群各々の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、
前記画素の各々に対応した画素データを為す上位ビット群及び下位ビット群の内の前記下位ビット群に前記ディザ係数を加算したものをディザ処理画素データとして出力する加算器とからなり、
前記ディザ係数発生手段は、発生すべき前記ディザ係数を、前記画素データにおける前記下位ビット群のみによって示される値に応じて変更することを特徴とする多階調処理回路。
【請求項２】
前記ディザ係数発生手段は、発生すべき前記ディザ係数を更に前記単位画面情報信号毎に変更することを特徴とする請求項１記載の多階調処理回路。
【請求項３】
前記画素群の各々は、前記画面上において互いに隣接するＮ行・Ｍ列分からなる前記画素の集合であることを特徴とする請求項１記載の多階調処理回路。
【請求項４】
前記ディザ係数発生手段は、互いに異なる係数値を有する複数の係数を前記画素群内における各画素位置に対応させた第１ディザマトリクスを発生する第１ディザマトリクス回路と、
前記係数各々の前記画素群内における各画素位置への割り当てを前記第１ディザマトリクスとは異ならせた第２ディザマトリクスを発生する第２ディザマトリクス回路と、
前記画素データを為す上位ビット群及び下位ビット群の内の前記下位ビット群のみによって示される値に応じて前記第１ディザマトリクス及び前記第２ディザマトリクスの内の一方を選択しこれを前記ディザ係数として前記加算器に供給するセレクタと、を有することを特徴とする請求項１記載の多階調処理回路。
【請求項５】
前記第１ディザマトリクス及び前記第２ディザマトリクス各々は、前記係数各々の前記画素群内における各画素位置への割り当てが前記単位画面情報信号毎に異なることを特徴とする請求項４記載の多階調処理回路。
【請求項６】
前記映像信号に基づく入力画素データの上位ビット群を表示データ、前記入力画素データの下位ビット群を誤差データとして夫々分離するデータ分離回路と、
前記誤差データと遅延データを加算することにより加算結果を示す加算値及び桁上げの有無を示すキャリアウト信号を夫々出力する第１加算器と、
前記加算値を所定時間遅延させてから所定係数を乗算することにより前記遅延データを生成する遅延処理回路と、
前記表示データに前記キャリアウト信号を加算することにより誤差拡散処理の施された前記画素データを生成する第２加算器と、からなる誤差拡散処理回路を更に備えたことを特徴とする請求項１〜５のいずれか１に記載の多階調処理回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ディスプレイ装置の多階調処理回路に関する。
【０００２】
【従来の技術】
最近、薄型、軽量の２次元画像表示パネルとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)が注目されている。ＰＤＰは、ディジタル映像信号によって直接駆動され、その表現し得る輝度の階調数は、上記ディジタル映像信号に基づく各画素毎の画素データのビット数によって決まる。
【０００３】
ＰＤＰを階調駆動させる方法として、単位画面表示期間、例えば１フィールドの表示期間を、夫々が、画素データ(Ｎビット)の各ビット桁の重み付けに対応した時間だけ発光するＮ個のサブフィールドに分割して駆動する、いわゆるサブフィールド法が知られている。
例えば、画素データが８ビットの場合には、１フィールドの表示期間を重み付けの順に、サブフィールドＳＦ８、ＳＦ７、・・・・、ＳＦ１なる８個のサブフィールドに分割する。各サブフィールドでは、画素データに応じた点灯画素及び消灯画素の設定をＰＤＰの表示ライン毎に行うアドレス期間と、上記点灯画素のみをそのサブフィールドの重み付けに対応した時間だけ発光させるサスティン期間とを実行する。すなわち、各サブフィールド毎に独立して、そのサブフィールド内において発光を実施するか否かの発光駆動制御がなされるのである。従って、１フィールド内には、"発光"状態となるサブフィールドと、"非発光"状態となるサブフィールドが混在することになる。この際、１フィールド内の各サブフィールドにて実施された発光時間の総和によって中間調の輝度が表現される。
【０００４】
ＰＤＰを採用したディスプレイ装置では、このような階調駆動に、ディザ処理を併用させることにより、視覚上における階調数を増加させて画質向上を図るようにしている。
ディザ処理では、表示画面上の互いに隣接する複数の画素により、１つの中間輝度を表現させるものである。例えば、上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに対して、互いに異なる係数値からなる４つのディザ係数(例えば、０、１、２、３)を割り当てて、各画素データに加算する。
【０００５】
しかしながら、このように画素データにディザ係数を加算すると、元の画素データとは何等関係のない疑似模様、いわゆるディザパターンが視覚される場合があり、画質を損ねてしまうという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、ディザパターンの発生を抑制した良好なディザ処理を実施することができるディスプレイ装置の多階調処理回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１記載によるディスプレイ装置の多階調処理回路は、連続して生じる単位画面情報信号からなる映像信号に応じてディスプレイ画面上に２次元画像を表示するディスプレイ装置の多階調処理回路であって、前記画面上の複数の画素群各々の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、前記画素の各々に対応した画素データを為す上位ビット群及び下位ビット群の内の前記下位ビット群に前記ディザ係数を加算したものをディザ処理画素データとして出力する加算器とからなり、前記ディザ係数発生手段は、発生すべき前記ディザ係数を、前記画素データにおける前記下位ビット群のみによって示される値に応じて変更する。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。図１は、本発明による多階調処理回路を搭載したプラズマディスプレイ装置の概略構成を示す図である。かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、これを駆動する駆動部(同期検出回路１、駆動制御回路２、Ａ／Ｄ変換器４、データ変換回路３０、メモリ５、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８)とから構成される。
【０００９】
ＰＤＰ１０は、アドレス電極としての列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素に対応した放電セルが形成される構造となっている。すなわち、ＰＤＰ１０には、(第１行・第１列)〜(第ｎ行・第ｍ列)各々に対応したｎ×ｍ個の画素が形成されている。
【００１０】
同期検出回路１は、１画面分毎に連続して供給されてくる単位画面情報信号としての映像信号中から垂直同期信号を検出したときに垂直同期信号Ｖを発生する。更に、同期検出回路１は、かかる映像信号中から水平同期信号を検出した場合には水平同期信号Ｈを発生する。同期検出回路１は、これら垂直同期信号Ｖ及び水平同期信号Ｈの各々を、駆動制御回路２及びデータ変換回路３０に供給する。Ａ／Ｄ変換器４は、駆動制御回路２から供給されたクロック信号に応じて上記映像信号をサンプリングし、これを各画素毎の例えば８ビットの画素データＤに変換してデータ変換回路３０に供給する。
【００１１】
図２は、かかるデータ変換回路３０の内部構成を示す図である。
図２に示されるように、データ変換回路３０は、ＡＢＬ(自動輝度制御)回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。
ＡＢＬ回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が適切な輝度範囲内に収まるように、Ａ／Ｄ変換器４から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
【００１２】
図３は、かかるＡＢＬ回路３１の内部構成を示す図である。
図３において、レベル調整回路３１０は、後述する平均輝度検出回路３１１にて求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図４に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤBLに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、先ず、かかる逆ガンマ変換画素データＤｒの平均輝度を求める。ここで、平均輝度検出回路３１１は、かかる平均輝度が、最高輝度〜最低輝度なる範囲を４段階に分類した輝度モード１〜４の内のいずれに該当するのかを判別し、この該当する輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給しつつ、上述した如く求めた平均輝度を上記レベル調整回路３１０に供給する。つまり、レベル調整回路３１０は、かかる平均輝度に応じて画素データＤのレベルを調整したものを上記輝度調整画素データＤBLとして上記データ変換回路３１２、及び次段の第１データ変換回路３２に供給するのである。第１データ変換回路３２は、上記輝度調整画素データＤBLを図５に示されるが如き変換特性に基づいて"０"〜"３８４"までの９ビットの第１変換画素データＤHに変換し、これを多階調化処理回路３３に供給する。かかる第１データ変換回路３２により、後述する多階調化処理回路３３での表示階調数、多階調化による圧縮ビット数に合わせたデータ変換が為される。つまり、多階調化処理回路３３の多階調化処理による輝度飽和、並びに表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００１３】
多階調化処理回路３３は、上記９ビットの第１変換画素データＤHに対して誤差拡散処理及びディザ処理を施すことにより、現階調数を維持しつつもそのビット数を４ビットに削減した多階調化処理画素データＤSを生成する。尚、これら誤差拡散処理及びディザ処理については後述する。第２データ変換回路３４は、上記４ビットの多階調化処理画素データＤSを図６に示されるが如き変換テーブルに従って第１〜第１２ビットからなる表示駆動画素データＧＤに変換する。尚、これら第１〜第１２ビットの各々は、後述するサブフィールドＳＦ１〜ＳＦ１２各々に対応したものである。
【００１４】
このように、上記多階調化処理回路３３及び第２データ変換回路３４によれば、８ビットで２５６階調を表現し得る画素データＤは、図６に示されるが如き全部で１３パターンからなる１２ビットの表示駆動画素データＧＤに変換される。
メモリ５は、駆動制御回路２から供給されてくる書込信号に従って上記表示駆動画素データＧＤを順次書き込んで記憶する。かかる書込動作により、１画面（ｎ行、ｍ列）分の表示駆動画素データＧＤ11-nmの書き込みが終了すると、メモリ５は、駆動制御回路２から供給されてくる読出信号に応じて、表示駆動画素データＧＤ11-nmを同一ビット桁同士にて１行分毎に順次読み出してアドレスドライバ６に供給する。すなわち、メモリ５は、各々が１２ビットからなる１画面分の駆表示駆動画素データＧＤ11-nmを、
ＤＢ１11-nm：表示駆動画素データＧＤ11-nmの第１ビット目
ＤＢ２11-nm：表示駆動画素データＧＤ11-nmの第２ビット目
ＤＢ３11-nm：表示駆動画素データＧＤ11-nmの第３ビット目
ＤＢ４11-nm：表示駆動画素データＧＤ11-nmの第４ビット目
ＤＢ５11-nm：表示駆動画素データＧＤ11-nmの第５ビット目
ＤＢ６11-nm：表示駆動画素データＧＤ11-nmの第６ビット目
ＤＢ７11-nm：表示駆動画素データＧＤ11-nmの第７ビット目
ＤＢ８11-nm：表示駆動画素データＧＤ11-nmの第８ビット目
ＤＢ９11-nm：表示駆動画素データＧＤ11-nmの第９ビット目
ＤＢ1011-nm：表示駆動画素データＧＤ11-nmの第10ビット目
ＤＢ1111-nm：表示駆動画素データＧＤ11-nmの第11ビット目
ＤＢ1211-nm：表示駆動画素データＧＤ11-nmの第12ビット目
の如く１２分割した表示駆動画素データビットＤＢ１11-nm〜ＤＢ１２11-nmとして捉える。そして、これらＤＢ１11-nm、ＤＢ２11-nm、・・・・、ＤＢ１２11-nm各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給するのである。
【００１５】
駆動制御回路２は、上記水平同期信号Ｈ及び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器４に対するクロック信号、及びメモリ５に対する書込・読出信号を発生する。
更に、駆動制御回路２は、図７に示されるが如き発光駆動フォーマットに従って、ＰＤＰ１０を駆動させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００１６】
尚、図７に示される発光駆動フォーマットでは、単位画面表示期間、いわゆる１フィールド期間を１２個のサブフィールドＳＦ１〜ＳＦ１２に分割している。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って"発光セル"及び"非発光セル"の設定を行う画素データ書込行程Ｗｃと、上記"発光セル"のみを各サブフィールドの重み付けに対応した期間(回数)だけ発光させる発光維持行程Ｉｃとを実施する。ただし、先頭のサブフィールドＳＦ１においてのみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
【００１７】
図８は、図７に示される発光駆動フォーマットに従って、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
先ず、サブフィールドＳＦ１での一斉リセット行程Ｒｃでは、第１サスティンドライバ７が図８に示されるが如き負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxの印加と同時に、第２サスティンドライバ８が、図８に示されるが如き正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙ2に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全放電セルは一旦、"発光セル"に設定される。
【００１８】
次に、各サブフィールド内での画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ５から供給された表示駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを発生する。この際、アドレスドライバ６は、１行分の画素データパルスからなる画素データパルス群ＤＰを列電極Ｄ1-mに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、上記表示駆動画素データビットＤＢ１11-nmの内から第１行目に対応した分、つまりＤＢ１11-1mを抽出し、これらＤＢ１11-1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して列電極Ｄ1-mに印加する。次に、かかる表示駆動画素データビットＤＢ１11-nmの内の第２行目に対応した分であるＤＢ１21-2mを抽出し、これらＤＢ１21-2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1-mに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行く。尚、アドレスドライバ６は、表示駆動画素データビットＤＢの論理レベルが"１"である場合には高電圧の画素データパルスを生成し、"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。
【００１９】
更に、画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図８に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、表示駆動画素データＧＤにおける第１ビット〜第１２ビット各々が、サブフィールドＳＦ１〜ＳＦ１２各々での画素データ書込行程Ｗｃにおいて選択消去放電を生起させるか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。一方、低電圧の画素データパルスが印加された"列"に形成されている放電セルには放電が生起されず、現状が保持される。つまり、"非発光セル"の放電セルは"非発光セル"の状態を維持し、そして"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。このように、各サブフィールド毎の画素データ書込行程Ｗｃによって、その直後の発光維持行程Ｉｃで維持放電を生起される"発光セル"と、生起させない"非発光セル"とを設定する。
【００２０】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して図８に示されるように交互に正極性の維持パルスＩＰX及びＩＰYを印加する。
ここで、発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、各サブフィールドＳＦ１〜ＳＦ１２毎に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１４
ＳＦ７：２０
ＳＦ８：２５
ＳＦ９：３３
ＳＦ10：４０
ＳＦ11：４８
ＳＦ12：５０
となっている。
【００２１】
そして、最後尾のサブフィールドＳＦ１２のみで消去行程Ｅを実行する。
かかる消去行程Ｅにおいては、アドレスドライバ６が、図８に示されるが如き正極性の消去パルスＡＰを発生してこれを列電極Ｄ1-mに印加する。更に、第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に図８に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００２２】
以上の如く、図７及び図８に示される発光駆動によれば、各サブフィールド内の画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、その直後の発光維持行程Ｉcにて上述した如き回数だけ発光を繰り返す。この際、１フィールド内での各サブフィールドＳＦ１〜ＳＦ１２において実施された発光の総数によって中間調の輝度が表現される。
【００２３】
ここで、各放電セルが"発光セル"、"非発光セル"のいずれに設定されるのかは、図６に示されるが如き表示駆動画素データＧＤによって決まる。すなわち、表示駆動画素データＧＤの各ビットの論理レベルが論理レベル"１"である場合には、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいて選択消去放電が生起され、放電セルは"非発光セル"に設定される。一方、そのビットの論理レベルが論理レベル"０"である場合には、上記選択消去放電は生起されないので、現状を維持する。つまり、"非発光セル"の放電セルは"非発光セル"のまま、"発光セル"の放電セルは"発光セル"の状態をそのまま維持するのである。この際、サブフィールドＳＦ１〜ＳＦ１２の内で、放電セルを"非発光セル"の状態から"発光セル"に推移させることが出来る機会は、先頭のサブフィールドＳＦ１でのリセット行程Ｒcのみである。つまり、このリセット行程Ｒcの終了後、サブフィールドＳＦ１〜ＳＦ１２のいずれか１の画素データ書込行程Ｗｃにて一旦"非発光セル"に推移した放電セルが、この１フィールド内で再び"発光セル"に推移することはない。従って、図６に示される表示駆動画素データＧＤによれば、各放電セルは図６中の黒丸に示されるサブフィールドにて選択消去放電が生起されるまでの間、"発光セル"となる。そして、その間に存在する白丸にて示されるサブフィールド各々の発光維持行程Ｉｃにて上述した如き回数だけ発光を行うのである。
【００２４】
よって、図６に示されるが如き１３種類のデータパターンを有する表示駆動画素データＧＤによれば、
［0：1：3：7：14：25：39：59：84：117：157：205：255]
なる１３階調分の輝度を表現し得る階調駆動が為される。
ところが、上記映像信号に基づいて得られた画素データＤは８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１３段階の階調駆動によっても擬似的に２５６段階近傍の中間調表示を実現させるべく、上記多階調化処理回路３３による多階調化処理が実施されているのである。
【００２５】
図９は、かかる多階調化処理回路３３の内部構成を示す図である。
図９に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された９ビットの第１変換画素データＤH中の上位７ビット分を表示データ、下位２ビット分を誤差データとして夫々分離する。加算器３３２は、かかる誤差データとしての第１変換画素データＤH中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データＡ／Ｄ変換器４でのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ(第１変換画素データＤH中の下位２ビット)と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生して加算器３３３に供給する。加算器３３３は、上記表示データ(第１変換画素データＤH中の上位７ビット分)に、上記キャリアウト信号ＣOを加算したものを７ビットの誤差拡散処理画素データＥＤとして出力する。
【００２６】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める際の動作を例にとって述べる。
先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々に対して、前述した如き係数値Ｋ1〜Ｋ4を用いた重み付け加算を実施する。次に、この加算結果に第１変換画素データＤH中の下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算する。そして、この加算結果としての１ビットのキャリアウト信号ＣOを、第１変換画素データＤH中の上位７ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを７ビットの誤差拡散処理画素データＥＤとして得るのである。
【００２７】
すなわち、誤差拡散処理回路３３０は、画素Ｇ(j,k)の周辺の画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、及びＧ(j-1,k-1)各々での誤差データを重み付け加算したものを、画素Ｇ(j,k)に対応した表示データに反映させるのである。かかる動作により、画素Ｇ(j,k)における下位２ビットに対応した輝度成分が上記周辺画素によって擬似的に表現されので、８ビットよりも少ないビット数、すなわち７ビット分の表示データにて、上記８ビットの画素データＤと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、４つの画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド(フレーム)毎に変更するようにしても良い。
【００２８】
ディザ処理回路３５０は、誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤに対して、以下に説明するが如きディザ処理を施す。これにより、７ビットの誤差拡散処理画素データＥＤにて表される中間輝度と同等な輝度階調レベルを維持しつつも、そのビット数を４ビットに減らした多階調化処理画素データＤSを生成する。かかるディザ処理においても、隣接する複数個の画素により１つの中間輝度を表現する。
【００２９】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。
低輝度成分抽出回路３５１は、図１２に示されるが如きＰＤＰ１０の画素Ｇ(1,1)〜画素Ｇ(n,m)の各々に対応して供給されてくる上記誤差拡散処理画素データＥＤ各々を４フィールドに１度の割合で取り込み、その下位３ビット分を抽出する。そして、低輝度成分抽出回路３５１は、この抽出した誤差拡散処理画素データＥＤ各々の下位３ビット分を低輝度成分ＢＬとして、低輝度成分レベル判別回路３５２に供給する。低輝度成分レベル判別回路３５２は、先ず、図１２の太線にて囲まれる４行×４列からなる画素群毎に、その画素群内の各画素に対応した上記低輝度成分ＢＬ各々のレベルが全て同一であるか否かの判別を行う。ここで、全てのレベルが同一であると判別された場合、低輝度成分レベル判別回路３５２は、その低輝度成分ＢＬによって示されるレベルが"０"、"２"、"４"、"６"のいずれか１つに該当しているか否かを判別する。この際、低輝度成分ＢＬによって示されるレベルが上記"０"、"２"、"４"、"６"のいずれかに該当する場合には、低輝度成分レベル判別回路３５２は、論理レベル"０"のディザマトリクス選択信号をセレクタ３５３に供給する。一方、上記"０"、"２"、"４"、"６"のいずれにも該当しない場合、つまり、"１"、"３"、"５"、"７"のいずれかに該当する場合、低輝度成分レベル判別回路３５２は、論理レベル"１"のディザマトリクス選択信号をセレクタ３５３に供給する。又、低輝度成分レベル判別回路３５２は、画素群内の各画素に対応した上記低輝度成分ＢＬ各々のレベルが全て同一でない場合にも、論理レベル"１"のディザマトリクス選択信号をセレクタ３５３に供給する。
【００３０】
第１ディザマトリクス回路３５４及び第２ディザマトリクス回路３５５各々は、図１２の太線にて囲まされている４行×４列画素群毎に、その画素群内の各画素位置に対応させて、"０"〜"７"を表現し得る３ビットのディザ係数を発生する。そして、その発生したディザ係数各々を、上記画素群内における各画素に対応して供給される誤差拡散処理画素データＥＤ各々に合わせたタイミングで、セレクタ３５３に送出する。尚、上記第１ディザマトリクス回路３５４及び第２ディザマトリクス回路３５５各々は"０"〜"７"なるディザ係数を発生する点では同一動作を為すものの、４行×４列画素郡内の各画素に対するディザ係数の割り当て方が異なっている。
【００３１】
図１３は、第１ディザマトリクス回路３５４が発生するディザ係数の各画素位置に対する割り当てを示すディザマトリクステーブルを示す図である。
図１３に示されるように、第１ディザマトリクス回路３５４は、最初の第１フィールドにおいては、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、夫々
"７"、"３"、"６"、"２"
なるディザ係数を発生する。
【００３２】
又、この第１フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、夫々
"０"、"４"、"１"、"５"
なるディザ係数を発生する。
【００３３】
又、この第１フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"６"、"２"、"７"、"３"
なるディザ係数を発生する。
【００３４】
更に、この第１フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"１"、"５"、"０"、"４"
なるディザ係数を発生する。
【００３５】
尚、上記Ｋは、１〜ｎ/4までの自然数であり、上記Ｌは、１〜m/4までの自然数である。
次の第２フィールドにおいては、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"４"、"０"、"５"、"１"
なるディザ係数を発生する。
【００３６】
又、この第２フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"３"、"７"、"２"、"６"
なるディザ係数を発生する。
【００３７】
又、この第２フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"５"、"１"、"４"、"０"
なるディザ係数を発生する。
【００３８】
更に、この第２フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"２"、"６"、"３"、"７"
なるディザ係数を発生する。
【００３９】
次の第３フィールドにおいては、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"１"、"５"、"０"、"４"
なるディザ係数を発生する。
【００４０】
又、この第３フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"６"、"２"、"７"、"３"
なるディザ係数を発生する。
【００４１】
又、この第３フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"０"、"４"、"１"、"５"
なるディザ係数を発生する。
【００４２】
更に、かかる第３フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"７"、"３"、"６"、"２"
なるディザ係数を発生する。
【００４３】
次の第４フィールドにおいては、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"２"、"６"、"３"、"７"
なるディザ係数を発生する。
【００４４】
又、この第４フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"５"、"１"、"４"、"０"
なるディザ係数を発生する。
【００４５】
又、この第４フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"３"、"７"、"２"、"６"
なるディザ係数を発生する。
【００４６】
更に、かかる第４フィールドにおいて、第１ディザマトリクス回路３５４は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"４"、"０"、"５"、"１"
なるディザ係数を発生する。
【００４７】
第１ディザマトリクス回路３５４は、上述した如き第１フィールド〜第４フィールドでの一連のディザ係数発生動作を図１３に示されるように繰り返し実行する。
これに対し、第２ディザマトリクス回路３５５は、図１４に示されるが如きディザマトリクステーブルに従って、４行×４列画素群内の各画素位置に対応させたディザ係数を発生している。
【００４８】
図１４に示されるように、第２ディザマトリクス回路３５５は、最初の第１フィールドにおいては、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、夫々
"７"、"３"、"６"、"２"
なるディザ係数を発生する。
【００４９】
又、この第１フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素各々に対応させて、夫々
"０"、"４"、"５"、"１"
なるディザ係数を発生する。
【００５０】
又、この第１フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"６"、"２"、"７"、"３"
なるディザ係数を発生する。
【００５１】
更に、この第１フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"５"、"１"、"０"、"４"
なるディザ係数を発生する。
【００５２】
尚、上記Ｋは、１〜ｎ/4までの自然数であり、上記Ｌは、１〜m/4までの自然数である。
次の第２フィールドにおいては、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"１"、"５"、"４"、"０"
なるディザ係数を発生する。
【００５３】
又、この第２フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"２"、"６"、"３"、"７"
なるディザ係数を発生する。
【００５４】
又、この第２フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"４"、"０"、"１"、"５"
なるディザ係数を発生する。
【００５５】
更に、この第２フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"３"、"７"、"２"、"６"
なるディザ係数を発生する。
【００５６】
次の第３フィールドにおいては、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"６"、"２"、"７"、"３"
なるディザ係数を発生する。
【００５７】
又、この第３フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"５"、"１"、"０"、"４"
なるディザ係数を発生する。
【００５８】
又、この第３フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"７"、"３"、"６"、"２"
なるディザ係数を発生する。
【００５９】
更に、かかる第３フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"０"、"４"、"５"、"１"
なるディザ係数を発生する。
【００６０】
次の第４フィールドにおいては、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−３)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"４"、"０"、"１"、"５"
なるディザ係数を発生する。
【００６１】
又、この第４フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−２)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"３"、"７"、"２"、"６"
なるディザ係数を発生する。
【００６２】
又、この第４フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第(４Ｋ−１)行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"１"、"５"、"４"、"０"
なるディザ係数を発生する。
【００６３】
更に、かかる第４フィールドにおいて、第２ディザマトリクス回路３５５は、ＰＤＰ１０の第４Ｋ行における第(４Ｌ−３)列、第(４Ｌ−２)列、第(４Ｌ−１)列、及び第４Ｌ列に属する画素の各々に対応させて、夫々
"２"、"６"、"３"、"７"
なるディザ係数を発生する。
【００６４】
第２ディザマトリクス回路３５５は、上述した如き第１フィールド〜第４フィールドでの一連のディザ係数発生動作を図１４に示されるように繰り返し実行する。
セレクタ３５３は、上記低輝度成分レベル判別回路３５２から供給されたディザマトリクス選択信号が論理レベル"０"である場合には、上記第１ディザマトリクス回路３５４から供給されたディザ係数を選択して加算器３５６に供給する。一方、かかるディザマトリクス選択信号が論理レベル"１"である場合には、セレクタ３５３は、上記第２ディザマトリクス回路３５５から供給されたディザ係数を選択して加算器３５６に供給する。
【００６５】
すなわち、４行×４列画素群内の各画素に対応した上記誤差拡散処理画素データＥＤ各々の下位３ビット分が全て同一値であり、その値が"０"、"２"、"４"、"６"のいずれかに該当する場合には、図１３に示される形態にて第１ディザマトリクス回路３５４から出力されたディザ係数が加算器３５６に供給される。
一方、４行×４列画素群内の各画素に対応した誤差拡散処理画素データＥＤ各々の下位３ビット分が全て同一値とはならない場合には、図１４に示される形態にて第２ディザマトリクス回路３５５から出力されたディザ係数が加算器３５６に供給される。又、４行×４列画素群内の各画素に対応した誤差拡散処理画素データＥＤ各々の下位３ビット分が全て同一値ではあるものの、その値が"０"、"２"、"４"、"６"のいずれにも該当していない場合においても、図１４に示される形態にて第２ディザマトリクス回路３５５から出力されたディザ係数が加算器３５６に供給される。
【００６６】
加算器３５６は、上記セレクタ３５３から供給されてくる図１３又は図１４に示されるが如き３ビットで表されるディザ係数を、上記誤差拡散処理画素データＥＤの下位３ビットに加算する。加算器３５６は、この加算結果をディザ加算画素データとして上位ビット抽出回路３５７に供給する。上位ビット抽出回路３５７は、かかるディザ加算画素データ中から上位４ビット分を抽出し、これを多階調化画素データＤSとして出力する。
【００６７】
以上の如く、このディザ処理回路３５０では、図１２の太線にて囲まれている４行×４列画素群を１つの表示単位として捉えてディザ処理を行うようにしている。つまり、４行×４列画素群内の１６個の画素各々に対応した誤差拡散処理画素データＥＤ各々の下位３ビットに、３ビットで表される"０"〜"７"なるディザ係数を図１３又は図１４に示されるように割り当てて加算するのである。このように、１６個の画素各々に対応した誤差拡散処理画素データＥＤ各々の下位３ビットに、３ビットで表される"０"〜"７"なるディザ係数を加算すると、
１)  ディザ係数"７"が加算された画素だけで桁上げが生じる場合、
２)  ディザ係数"６"及び"７"が加算された画素で桁上げが生じる場合
３)  ディザ係数"５"〜"７"が加算された画素で桁上げが生じる場合
４)  ディザ係数"４"〜"７"が加算された画素で桁上げが生じる場合
５)  ディザ係数"３"〜"７"が加算された画素で桁上げが生じる場合
６)  ディザ係数"２"〜"７"が加算された画素で桁上げが生じる場合
７)  ディザ係数"１"〜"７"が加算された画素で桁上げが生じる場合
８)  全ての画素で桁上げが生じない場合
なる８つの桁上げ状態のいずれかが起こる。
【００６８】
そして、かかる桁上げの影響が、加算器３５６から出力されたディザ加算画素データ中の上位４ビットに反映されることになる。従って、４行×４列画素群を１つの表示単位として眺めた場合、上記ディザ加算画素データ中の上位４ビットによって表される輝度として、８種類の組み合わせが発生することになる。すなわち、上位ビット抽出回路３５７によって得られた多階調化処理画素データＤSのビット数が例え４ビットであっても、表現出来る輝度階調数は８倍、すなわち、７ビット相当の中間調表示が可能となるのである。
【００６９】
しかしながら、４行×４列画素群の各画素位置に固定して"０"〜"７"なるディザ係数を加算すると、上述した如き桁上げの影響により、画素データとは関わりの無い模様(ディザパターン)が視覚的なノイズとして確認される場合がある。
そこで、ディザ処理回路３５０においては、４行×４列画素群内の１６個の画素各々に割り当てるべきディザ係数を、図１３に示されるが如く１フィールド毎に変更するようにしているのである。
【００７０】
これにより、４行×４列画素群内の１６個の画素各々に対応した誤差拡散処理画素データＥＤ各々の全ての下位３ビットが"０"、"２"、"４"、"６"の内のいずれか１つを示す値である場合には、ディザパターンの発生が抑制される。ところが、これら誤差拡散処理画素データＥＤ各々における全ての下位３ビットが"１"、"３"、"５"、"７"の内のいずれか１つを示す値である場合には、ディザパターンが発生してしまう。
【００７１】
図１５は、図１３に示されるが如きディザ係数の加算によって生じる下位３ビットから上位４ビットへの桁上げを示す桁上げパターンと、かかる桁上げパターンによって視覚されるディザパターンを示す図である。
図１５において、例えば、４行×４列画素群内の各画素に対応した誤差拡散処理画素データＥＤの下位３ビット分が"０"を示す場合には、これにディザ係数"０"〜"７"のいずれを加算しても桁上げは生じない。よって、第１〜第４フィールドを通して、上位４ビット分に対する桁上げの影響は無い。ところが、誤差拡散処理画素データＥＤ各々の下位３ビット分が"１"を示す場合には、第１〜第４フィールドの各々において、図１５に示されるように、ディザ係数"７"の加算される画素位置のみで桁上げが生じる。よって、第１〜第４フィールド間での目の残像現象により、図１５に示されるが如き市松格子状のディザパターンが発生する。又、誤差拡散処理画素データＥＤ各々の下位３ビット分が"２"を示す場合には、第１〜第４フィールド各々において、図１５に示されるが如く、ディザ係数"６"及び"７"の加算される画素位置で夫々桁上げが生じる。この際、これらディザ係数"７"及び"６"の加算は、第１〜第４フィールドを通じて４行×４列画素群内の１６個所において１回ずつ均等に実施されるので、ディザパターンは発生しない。又、誤差拡散処理画素データＥＤ各々の下位３ビット分が"３"を示す場合には、第１〜第４フィールド各々において、図１５に示されるように、ディザ係数"５"、"６"、及び"７"の加算される画素位置で夫々桁上げが生じる。この際、これらディザ係数"５"、"６"、及び"７"の加算は、第１〜第４フィールドを通じて、１回だけ実施される箇所と、２回実施される箇所とが混在している。従って、これが図１５に示されるが如き市松格子状のディザパターンとして現れてしまう。
【００７２】
このように、誤差拡散処理画素データＥＤの下位３ビット分が"０"、"２"、又は"４"、"６"である場合にはディザパターンの発生を抑制できるが、"１"、"３"、"５"、又は"７"である場合にはディザパターンの発生を抑えられない。
そこで、ディザ処理回路３５０においては、誤差拡散処理画素データＥＤの低輝度成分としての下位３ビット分が"１"、"３"、"５"、又は"７"である場合には、第１ディザマトリクス回路３５４に代わり第２ディザマトリクス回路３５５で発生したディザ係数を用いてディザ加算を行うようにしている。すなわち、この際、図１３に示されるディザマトリクステーブルとは異なるディザ係数の割り当て方を有する図１４に示されるが如きディザマトリクステーブルを用いたディザ加算が実施されるのである。
【００７３】
図１６は、図１４に示されるディザマトリクステーブルに従ったディザ係数の加算を行った際に生じる下位３ビットから上位４ビットへの桁上げを示すパターンと、この桁上げパターンによって視覚されるディザパターンを示す図である。
図１６において、４行×４列画素群内の各画素に対応した誤差拡散処理画素データＥＤの下位３ビット分が"１"である場合には、第１〜第４フィールド各々において、ディザ係数"７"の加算される画素位置のみで桁上げが生じる。よって、第１〜第４フィールド間での目の残像現象により、図１６に示されるが如き比較的薄い市松状のディザパターンが発生する。又、誤差拡散処理画素データＥＤの下位３ビット分が"３"である場合には、第１〜第４フィールド各々において、ディザ係数"５"、"６"及び"７"の加算される画素位置で夫々桁上げが生じる。よって、第１〜第４フィールド間での目の残像現象により、図１６に示されるが如き市松状の比較的薄いディザパターンが発生する。又、誤差拡散処理画素データＥＤの下位３ビット分が"５"である場合には、第１〜第４フィールド各々において、ディザ係数"３"、"４"、"５"、"６"及び"７"の加算される画素位置で夫々桁上げが生じる。よって、第１〜第４フィールド間での目の残像現象により、図１６に示されるが如き比較的薄い市松状のディザパターンが発生する。又、誤差拡散処理画素データＥＤの下位３ビット分が"７"である場合には、第１〜第４フィールド各々において、ディザ係数"１"、"２"、"３"、"４"、"５"、"６"及び"７"の加算される画素位置で夫々桁上げが生じる。よって、第１〜第４フィールド間での目の残像現象により、図１６に示されるが如き比較的薄い市松状のディザパターンが発生する。
【００７４】
このように、第２ディザマトリクス回路３５５が発生したディザ係数を用いたディザ処理においても、誤差拡散処理画素データＥＤの下位３ビット分が"１"、"３"、"５"、又は"７"のいずれかである場合には、図１６に示されるが如き薄い市松状のディザパターンが視覚される。しかしながら、かかる市松状のディザパターンは、図１５に示されるが如き市松格子状のパターンに比して視覚的なノイズ感が少ない。従って、結果としてディザノイズの低減が達成されるのである。
【００７５】
尚、上記実施例においては、図１３及び図１４に示されている２系統のディザマトリクステーブルを、誤差拡散処理画素データＥＤにおける低輝度成分のレベルに応じて切り替えているが、このディザマトリクステーブルとしては２系統に限定されない。すなわち、４行×４列画素群内の各画素位置に対するディザ係数の割り当て方が互いに異なる３〜８系統のディザマトリクステーブルを用意し、これらの中から誤差拡散処理画素データＥＤにおける低輝度成分のレベルに応じたものを選択して用いるのである。
【００７６】
【発明の効果】
以上詳述した如く、本発明によるディスプレイ装置の多階調処理回路においては、映像信号に対応した画素データによって表される輝度レベルに応じて、ディスプレイ上の画素群内の各画素に割り当てるべきディザ係数の値を変更している。
【００７７】
従って、本発明によれば、ディザパターンの発生を抑制した良好なディザ処理が実施されるようになる。
【図面の簡単な説明】
【図１】本発明によるディザ処理回路を搭載したプラズマディスプレイ装置の概略構成を示す図である。
【図２】データ変換回路３０の内部構成を示す図である。
【図３】ＡＢＬ回路３１の内部構成を示す図である。
【図４】データ変換回路３１２における変換特性を示す図である。
【図５】第１データ変換回路３２におけるデータ変換特性を示す図である。
【図６】第２データ変換回路３４の変換テーブル及び発光駆動パターンを示す図である。
【図７】図１に示されるプラズマディスプレイ装置の発光駆動フォーマットを示す図である。
【図８】１フィールド表示期間内においてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図９】多階調化処理回路３３の内部構成を示す図である。
【図１０】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図である。
【図１２】ＰＤＰ１０における各画素Ｇと４行×４列画素群との対応を示す図である。
【図１３】第１ディザマトリクス回路３５４が発生するディザ係数のディザマトリクステーブルを示す図である。
【図１４】第２ディザマトリクス回路３５５が発生するディザ係数のディザマトリクステーブルを示す図である。
【図１５】図１３に示されるが如きディザ係数の加算によって生じる下位３ビットから上位４ビットへの桁上げパターンと、かかる桁上げパターンによって視覚されるディザパターンを示す図である。
【図１６】図１４に示されるが如きディザ係数の加算によって生じる下位３ビットから上位４ビットへの桁上げパターンと、かかる桁上げパターンによって視覚されるディザパターンを示す図である。
【主要部分の符号の説明】
３５０  ディザ処理回路
３５１  低輝度成分抽出回路
３５２  低輝度成分レベル判別回路
３５３  セレクタ
３５４  第１ディザマトリクス回路
３５５  第２ディザマトリクス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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