(57)【特許請求の範囲】
【請求項１】
マザーボード上に信号引出し基板、第１バッファ回路及び被検査メモリを取り付けておき、前記マザーボード上のチップセットにより前記被検査メモリに書込み及び読出しされたメモリバス信号を前記第１バッファ回路から取り出し第２バッファ回路を通じて事前に正常動作が確認された基準メモリ及びコンパレータ回路に夫々流し、該基凖メモリに対して前記被検査メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により前記第２バッファ回路の出力を一時的に停止状態にし、前記基準メモリからの出力信号を前記コンパレータ回路で読み取り、該出力信号と前記被検査メモリに読出しを行った前記メモリバス信号とを比較回路において比較し、前記被検査メモリにおけるエラーの発生を検知すると共に、ログ同期回路において任意に設定したタイミングでログメモリに対し少なくとも前記第１バッファ回路からの全信号並びに前記比較回路からの全信号及びエラー信号を記録し、コンピュータにより全体的な制御を行うことを特徴とするメモリの検査解析方法。
【請求項２】
被検査メモリ及び第１バッファ回路が取り付けられたマザーボードと、該マザーボードに接続され該マザーボードのチップセットによる前記被検査メモリに対する書込み及び読出しの際に流れるメモリバス信号を前記第１バッファ回路から読み取る第２バッファ回路と、該第２バッファ回路を通った前記メモリバス信号の書込み及び読出しが行われ事前に正常動作が確認された基準メモリと、該基準メモリからの出力信号を読み取るコンパレータ回路と、前記メモリバス信号を受けて読出しサイクル区間信号を発生させるリードサイクル検出回路と、該読出しサイクル区間信号により前記第２バッファ回路が停止状態となった際に前記コンパレータ回路からの出力信号と前記第１バッファ回路からの前記メモリバス信号とを比較してエラーの発生を検知する比較回路と、任意のタイミング信号を発生させるログ同期回路と、該タイミング信号により少なくとも第１バッファ回路からの全信号及び前記比較回路からのエラー信号を記録するログメモリと、全体的な制御を行うコンピュータとを備えたことを特徴とするメモリの検査解析装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリの検査解析方法及び装置に係り、特に１台のパーソナルコンピュータのマザーボードを使用して単数又は複数の被検査メモリを同時に検査できるようにすると共に、被検査メモリのエラーが発生した場合に該エラーがどのような過程で発生したのかを解析及び記録できるようにして、低コストかつ効率的に検査及び解析ができるようにしたメモリの検査解析方法及び装置に関する。
【０００２】
【従来の技術】
従来パーソナルコンピュータ（以下、「ＰＣ」という。）上でのメモリエラー解析は、ロジックアナライザ等の装置を使用し、メモリバス上の各信号を検査及び解析することにより行い、メモリの動作を該装置に記録をしていた。
【０００３】
例えばログメモリの容量が４Mbytes（４メガバイト）で、メモリクロックの周期が１０ns（１０ナノ秒）の場合、約４０ms（４０ミリ秒）（＝１０ns×４×１０6  ）の間、動作を記録可能であった。
【０００４】
そして従来は被検査ＰＣ側のメモリ検査プログラムがメモリへ書込みや読出しを実行し、該プログラムのエラー表示機能で、エラーアドレス情報や、エラーストップ時の特定な動作を検出し、ログメモリ停止のタイミングを工夫しながらエラーアドレス情報等を得ていた。
【０００５】
具体的には、エラーの発生によって直ちにログメモリが停止した場合、それ以前の４０ms（４Ｍクロック）の区間を辿ることができ、この間にエラーアドレスに書込みが行われた時点が存在すれば、通常その時点からエラー発生までの動作を解析していた。
【０００６】
しかし上記のメモリ検査プログラムの機能によっては、エラーが発生する瞬間が不明確となってエラータイミングを検知できない場合や、かなり手間の掛かる場合があった。またログメモリを大容量なものにすることも考えられるが、コスト高となるという問題があった。
【０００７】
また従来のエラー解析において、被検査ＰＣ上で実行させるプログラムは、メモリにエラーが発生した時点でロジックアナライザを止めるためのトリガ信号を出す必要があるため、動作が既知のメモリ検査プログラムでないと解析を行うことができなかった。
【０００８】
また従来１台のＰＣでは、同時に１枚のメモリモジュールしか検査することはできず、非効率的であった。
【０００９】
被検査ＰＣのマザーボードからメモリバス信号を引き出すために引出し基板に取り付けるバッファ回路をレジスタ変更したパイプライン方式も考えられるが、この場合ＤＤＲ（Double Data Rate（ダブルデータレート））方式のメモリを動作させるためには、引出し基板内のレジスタの周波数を上げるか、又はレジスタ数を２倍にする必要があり、更に被検査メモリに向けて発生させるデータ信号も２倍速にするために高速で高価な部品や技術が必要となり、コストアップになる。
【００１０】
コストを下げる目的で、基準メモリ及び被検査メモリを同時に入れ替えて検査する方式も考えられるが、この場合同時測定できるメモリの数を１つ増やすことはできても、被検査ＰＣのメモリ検査プログラムによって基準メモリにエラーが発生すると、それ以降メモリの検査が不可能になるという欠点があった。
【００１１】
【発明が解決しようとする課題】
本発明は、上記した従来技術の欠点を除くためになされたものであって、その目的とするところは、マザーボード上に信号引出し基板、第１バッファ回路及び事前に正常動作が確認された基準メモリを取り付けておき、マザーボード上のチップセットにより基準メモリに対し書込み及び読出しを行わせ、基準メモリに書込み及び読出しされたメモリバス信号を第１バッファ回路から取り出し第２バッファ回路を通じて被検査メモリ及びコンパレータ回路に夫々流し、該被検査メモリに対して基準メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により第２バッファ回路の出力を一時的に停止状態にし、被検査メモリからの出力信号をコンパレータ回路で読み取り、該出力信号と基準メモリに読出しを行ったメモリバス信号とを比較回路において比較し、被検査メモリにおけるエラーの発生を検知することによって、エラーが発生した瞬間を検知できるようにすると共に、被検査ＰＣのメモリ検査プログラムではエラーが発生したタイミングを取り出すことができない場合でも、比較回路において被検査メモリのエラーの発生を検知できるようにして、どのようなプログラムであっても、またＰＣの起動時においても、被検査メモリのエラーの発生を検知できるようにすることである。
【００１２】
また他の目的は、上記方法により、被検査ＰＣで動作しているプログラムがメモリ検査のためのプログラムでなくても、メモリへの書込み内容と読出し内容に不一致があれば、エラーとして検知することを可能にすることである。
【００１３】
更に他の目的は、上記方法により複数の被検査メモリの検査を同時に行うことによって、従来検査することができなかった複数のメモリを同時に検査できるようにして、低コストかつ効率的に検査及び解析ができるようにすることである。
【００１４】
また他の目的は、上記方法において、第２バッファ回路を被検査メモリ及び第１バッファ回路が取り付けられたマザーボードに接続しておき、第２バッファ回路が第１バッファ回路からメモリバス信号を読み取って基準メモリ及びコンパレータ回路に夫々流し、該基準メモリに対して被検査メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により第２バッファ回路の出力を一時的に停止状態にし、基準メモリからの出力信号をコンパレータ回路で読み取り、該出力信号と被検査メモリに読出しを行ったメモリバス信号とを比較回路において比較し、被検査メモリにおけるエラーの発生を検知すると共に、ログ同期回路において任意に設定したタイミングでログメモリに対し少なくとも第１バッファ回路からの全信号並びに比較回路からのエラー信号を記録することによって、ログメモリへの取込み機能を強力にして解析の効率を上げると共に、エラーアドレスやデータビット位置を記録できるようにして、エラー内容の把握及び原因の推測を行い易いようにすることである。
【００１５】
更に他の目的は、上記方法により、複数のメモリＩＣ（集積回路）からなるメモリモジュールだけでなく、メモリＩＣ単体の内部設計に起因した不具合も容易に発見できるようにすることであり、またこれによって検査工程への迅速かつ的確なフィードバックにより、信頼性や歩留まりの向上に多大な貢献ができるようにすることである。
【００１６】
また他の目的は、上記方法により、被検査ＰＣにおいて通常のアプリケーションソフトの実行中やＯＳ起動時等に発生したエラーのうち、表面上気が付かないようなエラーでも、検知及び解析し、エラー発生までの動作をログメモリに記録できるようにすることである。
【００１８】
また他の目的は、被検査メモリ及び第１バッファ回路が取り付けられたマザーボードと、該マザーボードに接続され該マザーボードのチップセットによる被検査メモリに対する書込み及び読出しの際に流れるメモリバス信号を第１バッファ回路から読み取る第２バッファ回路と、該第２バッファ回路を通ったメモリバス信号の書込み及び読出しが行われ事前に正常動作が確認された基準メモリと、該基準メモリからの出力信号を読み取るコンパレータ回路と、メモリバス信号を受けて読出しサイクル区間信号を発生させるリードサイクル検出回路と、該読出しサイクル区間信号により第２バッファ回路が停止状態となった際にコンパレータ回路からの出力信号と第１バッファ回路からのメモリバス信号とを比較してエラーの発生を検知する比較回路と、任意のタイミング信号を発生させるログ同期回路と、該タイミング信号により少なくとも第１バッファ回路からの全信号及び比較回路からのエラー信号を記録するログメモリと、全体的な制御を行うコンピュータとを備えることによって、ログメモリの容量を超えるような長いデータは適宜分割して取り込むこともできるようにして、ログメモリの実質容量を上げることであり、またこれによってログメモリの容量を節約し、装置価格を低減させることである。
【００１９】
更に他の目的は、上記構成により、データ転送の基準となるクロックはそのままにＳＤＲＡＭ（Synchronous DRAM（シンクロナスディーラム））の２倍のデータ転送レートを実現した、ＤＤＲ系のＳＤＲＡＭへの対応をも可能にすることである。
【００２０】
【課題を解決するための手段】
【００２１】
また本発明方法（請求項２）は、マザーボード上に信号引出し基板、第１バッファ回路及び事前に正常動作が確認された基準メモリを取り付けておき、前記マザーボード上のチップセットにより前記基準メモリに対し書込み及び読出しを行わせ、前記基準メモリに書込み及び読出しされたメモリバス信号を前記第１バッファ回路から取り出し第２バッファ回路を通じて被検査メモリ及びコンパレータ回路に夫々流し、該被検査メモリに対して前記基準メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により前記第２バッファ回路の出力を一時的に停止状態にし、前記被検査メモリからの出力信号を前記コンパレータ回路で読み取り、該出力信号と前記基準メモリに読出しを行った前記メモリバス信号とを比較回路において比較する方法により、複数の前記被検査メモリの検査を同時に行い、コンピュータにより全体的な制御を行うことを特徴とするものである。
【００２２】
要するに本発明方法（請求項１）は、マザーボード上に信号引出し基板、第１バッファ回路及び被検査メモリを取り付けておき、前記マザーボード上のチップセットにより前記被検査メモリに書込み及び読出しされたメモリバス信号を前記第１バッファ回路から取り出し第２バッファ回路を通じて事前に正常動作が確認された基準メモリ及びコンパレータ回路に夫々流し、該基準メモリに対して前記被検査メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により前記第２バッファ回路の出力を一時的に停止状態にし、前記基準メモリからの出力信号を前記コンパレータ回路で読み取り、該出力信号と前記被検査メモリに読出しを行った前記メモリバス信号とを比較回路において比較し、前記被検査メモリにおけるエラーの発生を検知すると共に、ログ同期回路において任意に設定したタイミングでログメモリに対し少なくとも前記第１バッファ回路からの全信号並びに前記比較回路からの全信号及びエラー信号を記録し、コンピュータにより全体的な制御を行うことを特徴とするものである。
【００２４】
また本発明（請求項２）は、被検査メモリ及び第１バッファ回路が取り付けられたマザーボードと、該マザーボードに接続され該マザーボードのチップセットによる前記被検査メモリに対する書込み及び読出しの際に流れるメモリバス信号を前記第１バッファ回路から読み取る第２バッファ回路と、該第２バッファ回路を通った前記メモリバス信号の書込み及び読出しが行われ事前に正常動作が確認された基準メモリと、該基準メモリからの出力信号を読み取るコンパレータ回路と、前記メモリバス信号を受けて読出しサイクル区間信号を発生させるリードサイクル検出回路と、該読出しサイクル区間信号により前記第２バッファ回路が停止状態となった際に前記コンパレータ回路からの出力信号と前記第１バッファ回路からの前記メモリバス信号とを比較してエラーの発生を検知する比較回路と、任意のタイミング信号を発生させるログ同期回路と、該タイミング信号により少なくとも第１バッファ回路からの全信号及び前記比較回路からのエラー信号を記録するログメモリと、全体的な制御を行うコンピュータとを備えたことを特徴とするものである。
【００２５】
以下本発明を図面に示す実施例に基いて説明する。本発明の第１実施例に係るメモリの検査解析装置１は、図１において、マザーボード３と、第２バッファ回路１２と、被検査メモリ１３と、コンパレータ回路１４と、リードサイクル検出回路１５と、比較回路１６と、コンピュータ１０とを備えている。
【００２６】
マザーボード３は、基準メモリ２及び第１バッファ回路１１が取り付けられたものであり、チップセット４を有している。
【００２７】
基準メモリ２は、事前に正常動作が確認されたものであり、図１に示すように、マザーボード３上に取り付けられた信号引出し基板５上にセットされるようになっているが、これに限るものではなく、図２に示すように、信号引出し基板５には第１バッファ回路１１のみを搭載し、基準メモリ２はマザーボード３上に直接セットするようにしてもよい。チップセット４から第１バッファ回路１１及び基準メモリ２までの距離を短くするためである。
【００２８】
なお、第１バッファ回路１１は、配線６の先において、図１と同様に、第２バッファ回路１２、コンパレータ回路１４及びリードサイクル検出回路１５に接続されるようになっている。
【００２９】
第２バッファ回路１２は、マザーボード３に接続され、該マザーボード３のチップセット４による基準メモリ２に対する書込み及び読出しの際に流れるメモリバス信号を第１バッファ回路１１から読み取るためのものである。なお、第２バッファ回路１２の信号電圧を可変にするための部品（図示せず）を搭載してもよい。これはより厳しい検査を行うことが可能となるからである。
【００３０】
被検査メモリ１３は、第２バッファ回路１２を通ったメモリバス信号の書込み及び読出しが行われるものであり、メモリの検査解析装置１における検査及び解析の対象となるものである。被検査メモリ１３は、メモリＩＣ単体でもよく、またＳＩＭＭ、ＳＤＲＡＭ及びＤＤＲ  ＳＤＲＡＭ等のメモリモジュールであっても対応可能である。
【００３１】
コンパレータ回路１４は、被検査メモリ１３からの出力信号を読み取るものである。コンパレータ回路１４には、メモリバス信号のＩ／Ｏレベルを可変にできる部品（図示せず）を搭載してもよい。これはより厳しい検査が可能となるからである。
【００３２】
リードサイクル検出回路１５は、メモリバス信号を受けて読出しサイクル区間信号を発生させるものであり、第２バッファ回路１２及び比較回路１６に対して読出しサイクル区間信号を送るようになっている。
【００３３】
比較回路１６は、読出しサイクル区間信号により第２バッファ回路１２が停止状態となった際にコンパレータ回路１４からの出力信号と第１バッファ回路１１からのメモリバス信号とを比較してエラーの発生を検知するものである。比較回路１６には、エラーの発生したデータビットを記録するレジスタを設けてもよい。これはエラーの内容を詳しく知ることができるようになるからである。
【００３４】
コンピュータ１０は、全体的な制御を行うものであり、第２バッファ回路１２、被検査メモリ１３、コンパレータ回路１４、リードサイクル検出回路１５及び比較回路１６の制御を行い、例えば検査条件を設定したり、被検査メモリ１３の検査の経過を表示したり、解析を行う等の役割も果たすものである。
【００３５】
本実施例では、図１に示すように、第２バッファ回路１２、被検査メモリ１３、コンパレータ回路１４及び比較回路１６により１組のユニット１８が構成され、該ユニット１８が４個搭載されている。これによって本実施例では、最大４個の被検査メモリ１３を同時に検査及び解析できるようになっている。もちろんユニット１８の数は任意であるので、これよりも多くの被検査メモリ１３を同時に検査及び解析できるようにすることも可能である。なお、リードサイクル検出回路１５は１個を共通に用いている。
【００３６】
なお、本実施例はマザーボード３が搭載されたＰＣ（図示せず）が複数の被検査メモリ１３のデータを読み込んで基準メモリ２からのデータバス信号と比較するのではなく、ＰＣとは独立して、第２バッファ回路１２以降において基準メモリ２からのデータバス信号と比較する点で独自性を有するものである。
【００３７】
次に本発明の第２実施例に係るメモリの検査解析装置２１は、図３において、マザーボード３と、第２バッファ回路１２と、基準メモリ２と、コンパレータ回路１４と、リードサイクル検出回路１５と、比較回路１６と、ログ同期回路２２と、ログメモリ２３と、コンピュータ１０とを備えている。
【００３８】
マザーボード３は、被検査メモリ１３及び第１バッファ回路１１が取り付けられたものであり、チップセット４を有している。
【００３９】
被検査メモリ１３は、図３に示すように、マザーボード３上に取り付けられた信号引出し基板５上にセットされるようになっているが、これに限るものではなく、信号引出し基板５には第１バッファ回路１１のみを搭載し、被検査メモリ１３はマザーボード３上に直接セットするようにしてもよい。これはチップセット４から第１バッファ回路１１及び基準メモリ２までの距離を短くするためである。
【００４０】
第２バッファ回路１２は、被検査メモリ１３及び第１バッファ回路１１が取り付けられたマザーボード３に接続され、該マザーボード３のチップセット４による被検査メモリ１３に対する書込み及び読出しの際に流れるメモリバス信号を第１バッファ回路１１から読み取るためのものである。
【００４１】
基準メモリ２は、第２バッファ回路１２を通ったメモリバス信号の書込み及び読出しが行われるものであり、予め正確に動作することが確認されているものである。
【００４２】
コンパレータ回路１４は、基準メモリ２からの出力信号を読み取るものである。
【００４３】
ログ同期回路２２は、メモリバス信号のアドレス信号やデータ信号、その他の制御信号を使用し、任意のタイミング信号を発生させるものであり、ログメモリ２３に対して該タイミング信号を送るようになっている。タイミング信号を発生させるタイミングは、コンピュータ１０により制御するようになっており、例えばメモリのあるアドレス範囲等のサイクルにおける検査結果のみがログメモリ２３に記録されるようにタイミング信号を発生させることができるようになっている。
【００４４】
ログメモリ２３は、ログ同期回路２２のタイミング信号により少なくとも第１バッファ回路１１からの全信号及び比較回路１６からのエラー信号を記録するものであり、所定の記憶容量を有している。ログメモリ２３の内容を検証することで、エラーアドレスやデータビット位置を容易に知ることができ、エラー内容の把握及び原因の推測を行うことが容易となるように構成されている。
【００４５】
本実施例では、図３に示すように、第２バッファ回路１２、基準メモリ２、コンパレータ回路１４及び比較回路１６により１組のユニット２８が構成される。
【００４６】
その他の部分は、本発明の第１実施例と同様であるので、同一の部分には図面に同一の符号を付してその説明を省略する。
【００４９】
そして本発明方法（請求項１）は、マザーボード３上に信号引出し基板５、第１バッファ回路１１及び被検査メモリ１３を取り付けておき、マザーボード３上のチップセット４により被検査メモリ１３に書込み及び読出しされたメモリバス信号を第１バッファ回路１１から取り出し第２バッファ回路１２を通じて事前に正常動作が確認された基準メモリ２及びコンパレータ回路１４に夫々流し、該基準メモリ２に対して被検査メモリ１３と同一の書込み及び読出しを行い、リードサイクル検出回路１５から発生した読出しサイクル区間信号により第２バッファ回路１２の出力を一時的に停止状態にし、基準メモリ２からの出力信号をコンパレータ回路１４で読み取り、該出力信号と被検査メモリ１３に読出しを行ったメモリバス信号とを比較回路１６において比較し、被検査メモリ１３におけるエラーの発生を検知すると共に、ログ同期回路２２において任意に設定したタイミングでログメモリ２３に対し少なくとも第１バッファ回路１１からの全信号並びに比較回路１６からのエラー信号を記録する方法である。
【００５０】
本発明は、上記のように構成されており、以下その作用について説明する。まず本発明の第１実施例に係るメモリの検査解析装置１の作用について説明する。図１において、マザーボード３上のチップセット４は基準メモリ２に対して書込み及び読出しを行っているものとする。この読書きのために実行されるプログラムは、メモリ検査プログラムに限られず、通常のアプリケーションソフトでもよく、またＰＣの起動時に読み込まれるＢＩＯＳ内のプログラムやＯＳであってもよい。つまりＰＣを極く普通に使用している状態において被検査メモリ１３の検査及び解析を行うことが可能である。
【００５１】
チップセット４が基準メモリ２に対して書込み及び読出しをしたメモリバス信号は、第１バッファ回路１１を通じて第２バッファ回路１２、比較回路１６及びリードサイクル検出回路１５に送られる。第２バッファ回路１２は、基準メモリ２に対して書き込まれたデータと全く同一のデータを被検査メモリ１３に書き込む。
【００５２】
リードサイクル検出回路１５が読出しサイクル区間信号を第２バッファ回路１２及び比較回路１６に送ると、第２バッファ回路１２からの出力は一時的に停止し、このとき被検査メモリ１３に書き込まれたデータが出力され、該データをコンパレータ回路１４が読み取って比較回路１６に送る。比較回路１６は、基準メモリ２からのデータと被検査メモリ１３からのデータを比較して、該データ間に不一致が発生したら、それをエラーとして検知して、例えばコンピュータ１０に対してエラーの発生を伝える。
【００５３】
本実施例では、最大４個の被検査メモリ１３を同時に検査及び解析することが可能であり、非常に効率的である。また信号の流れが一方向になっているため、タイミングを合わせ易く、これによって高速動作やＤＤＲ方式のメモリにも対応することが可能である。特に第１バッファ回路１１から第２バッファ回路１２、被検査メモリ１３及びコンパレータ回路１４への信号の流れが一方向であるため、読出し時に逆戻りする成分が少なくなるという特長がある。
【００５４】
次に本発明の第２実施例に係るメモリの検査解析装置２１の作用について説明する。図３において、マザーボード３上のチップセット４は被検査メモリ１３に対して書込み及び読出しを行っているものとする。第１実施例と同様に、この読書きのために実行されるプログラムは、メモリ検査プログラムに限られない。
【００５５】
チップセット４が基準メモリ２に対して書込み及び読出しをしたメモリバス信号は、第１バッファ回路１１を通じて第２バッファ回路１２、比較回路１６及びリードサイクル検出回路１５に送られる。第２バッファ回路１２は、被検査メモリ１３に対して書き込まれたデータと全く同一のデータを基準メモリ２に書き込む。
【００５６】
リードサイクル検出回路１５が読出しサイクル区間信号を第２バッファ回路１２及び比較回路１６に送ると、第２バッファ回路１２からの出力は一時的に停止し、このとき基準メモリ２に書き込まれたデータが出力され、該データをコンパレータ回路１４が読み取って比較回路１６に送る。比較回路１６は、被検査メモリ１３からのデータと基準メモリ２からのデータを比較して、該データ間に不一致が発生したら、それをエラーとして検知する。
【００５７】
一方、コンピュータ１０上で予め設定したタイミングで、ログ同期回路２２からタイミング信号がログメモリ２３に送られると、ログメモリ２３に対して少なくとも第１バッファ回路１１からの全信号並びに比較回路１６からのエラー信号が記録される。
【００５８】
コスト面を考慮すると、ログメモリ２３の記憶容量はあまり大きくすることができないため、被検査メモリ１３の記憶容量がログメモリ２３の容量よりも大きいことが十分あり得る。このような場合には、所定の区間に読書きされた信号のみを選択的にログメモリ２３に記録するように、ログ同期回路２２からタイミング信号を発生させるようにすればよい。
【００５９】
またログメモリ２３の記憶容量を超えるような長いデータは、適宜分割して取り込むようにすることも可能である。そうすることでデータ量を削減することができ、ログメモリ２３の実質容量を上げることが可能となる。
【００６０】
【発明の効果】
本発明は、上記のようにマザーボード上に信号引出し基板、第１バッファ回路及び事前に正常動作が確認された基準メモリを取り付けておき、マザーボード上のチップセットにより基準メモリに対し書込み及び読出しを行わせ、基準メモリに書込み及び読出しされたメモリバス信号を第１バッファ回路から取り出し第２バッファ回路を通じて被検査メモリ及びコンパレータ回路に夫々流し、該被検査メモリに対して基準メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により第２バッファ回路の出力を一時的に停止状態にし、被検査メモリからの出力信号をコンパレータ回路で読み取り、該出力信号と基準メモリに読出しを行ったメモリバス信号とを比較回路において比較し、被検査メモリにおけるエラーの発生を検知するようにしたので、エラーが発生した瞬間を検知できるという効果があると共に、被検査ＰＣのメモリ検査プログラムではエラーが発生したタイミングを取り出すことができない場合でも、比較回路において被検査メモリのエラーの発生を検知できるようになるため、どのようなプログラムであっても、またＰＣの起動時においても、被検査メモリのエラーの発生を検知できるという効果がある。
【００６１】
また上記方法により、被検査ＰＣで動作しているプログラムがメモリ検査のためのプログラムでなくても、メモリへの書込み内容と読出し内容に不一致があれば、エラーとして検知することが可能となる効果がある。
【００６２】
更には、上記方法により複数の被検査メモリの検査を同時に行うことで、従来検査することができなかった複数のメモリを同時に検査できるようになり、低コストかつ効率的に検査及び解析ができるようになる効果が得られる。
【００６３】
また上記方法において、第２バッファ回路を被検査メモリ及び第１バッファ回路が取り付けられたマザーボードに接続しておき、第２バッファ回路が第１バッファ回路からメモリバス信号を読み取って基準メモリ及びコンパレータ回路に夫々流し、該基準メモリに対して被検査メモリと同一の書込み及び読出しを行い、リードサイクル検出回路から発生した読出しサイクル区間信号により第２バッファ回路の出力を一時的に停止状態にし、基準メモリからの出力信号をコンパレータ回路で読み取り、該出力信号と被検査メモリに読出しを行ったメモリバス信号とを比較回路において比較し、被検査メモリにおけるエラーの発生を検知すると共に、ログ同期回路において任意に設定したタイミングでログメモリに対し少なくとも第１バッファ回路からの全信号並びに比較回路からのエラー信号を記録するようにしたので、ログメモリへの取込み機能を強力にして解析の効率を上げることができると共に、エラーアドレスやデータビット位置を記録できるようになるため、エラー内容の把握及び原因の推測が行い易くなるという画期的な効果が得られる。
【００６４】
更には、上記方法により、複数のメモリＩＣ（集積回路）からなるメモリモジュールだけでなく、メモリＩＣ単体の内部設計に起因した不具合も容易に発見できるようになり、またこの結果検査工程への迅速かつ的確なフィードバックにより、信頼性や歩留まりの向上に多大な貢献ができるという効果がある。
【００６５】
また上記方法により、被検査ＰＣにおいて通常のアプリケーションソフトの実行中やＯＳ起動時等に発生したエラーのうち、表面上気が付かないようなエラーでも、検知及び解析し、エラー発生までの動作をログメモリに記録できるという効果がある。
【００６７】
また被検査メモリ及び第１バッファ回路が取り付けられたマザーボードと、該マザーボードに接続され該マザーボードのチップセットによる被検査メモリに対する書込み及び読出しの際に流れるメモリバス信号を第１バッファ回路から読み取る第２バッファ回路と、該第２バッファ回路を通ったメモリバス信号の書込み及び読出しが行われ事前に正常動作が確認された基準メモリと、該基準メモリからの出力信号を読み取るコンパレータ回路と、メモリバス信号を受けて読出しサイクル区間信号を発生させるリードサイクル検出回路と、該読出しサイクル区間信号により第２バッファ回路が停止状態となった際にコンパレータ回路からの出力信号と第１バッファ回路からのメモリバス信号とを比較してエラーの発生を検知する比較回路と、任意のタイミング信号を発生させるログ同期回路と、該タイミング信号により少なくとも第１バッファ回路からの全信号及び比較回路からのエラー信号を記録するログメモリとを備えたので、ログメモリの容量を超えるような長いデータは適宜分割して取り込むこともできるようになり、ログメモリの実質容量を上げることができる効果があり、またこの結果ログメモリの容量を節約し、装置価格を低減させることができる効果がある。
【００６８】
更には、上記構成により、データ転送の基準となるクロックはそのままにＳＤＲＡＭの２倍のデータ転送レートを実現した、ＤＤＲ系のＳＤＲＡＭへの対応をも可能となる効果が得られる。
【図面の簡単な説明】
【図１】図１及び図２は、本発明の第１実施例に係り、図１はメモリの検査解析装置のブロック図である。
【図２】基準メモリをマザーボードに直接取り付けた状態を示す、マザーボードの概略図である。
【図３】本発明の第２実施例に係るメモリの検査解析装置のブロック図である。
【符号の説明】
１    メモリの検査解析装置
２    基準メモリ
３    マザーボード
４    チップセット
５    信号引出し基板
１０    コンピュータ
１１    第１バッファ回路
１２    第２バッファ回路
１３    被検査メモリ
１４    コンパレータ回路
１５    リードサイクル検出回路
１６    比較回路
２１    メモリの検査解析装置
２２    ログ同期回路
２３    ログメモリ
【図１】
0004001739.tif 000002
【図２】
0004001739.tif 000003
【図３】
0004001739.tif 000004