(57)【特許請求の範囲】
【請求項１】
第１の電源系の電源電圧を分圧して該電源電圧に追従する第１の信号を生成する第１の信号生成部と、
前記第１の電源系の供給を受けて作動し、前記第１の電源系よりも高い第２の電源系の電源電圧を分圧し、該電源電圧を分圧して得られた信号レベルが前記第１の電源系を基準とした所定電圧を越えたか否かを表す２値を有する第２の信号を生成する第２の信号生成部と、
第３の電源系の供給を受けて前記第１および第２の信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す第３の信号を生成する第３の信号生成部と、
を備えたことを特徴とする電源電圧検知回路。
【請求項２】
前記第２の信号生成部が、
前記第２の信号の変化を抑制して該第２の信号を一定時間だけ遅延させる遅延部をさらに備えたことを特徴とする請求項１に記載された電源電圧検知回路。
【請求項３】
前記第１の信号生成部として、
前記第１の電源系の高電位側にソースが接続され、前記第１の信号が現れるべき第１のノードにゲートおよびドレインが接続された第１のＰＭＯＳトランジスタと、
一端側が前記第１のノードに接続され、他端が前記第１の電源系の低電位側に接続された第１の抵抗と、を備え、
前記第２の信号生成部として、
前記第２の電源系の高電位側と前記第１の電源系の低電位側との間に直列接続された第２および第３の抵抗と、
前記第１の電源系の高電位側にソースが接続され、前記第２の抵抗と前記第３の抵抗との間にゲートが接続された第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインと前記第１の電源系の低電位側との間に接続された第４の抵抗と、
前記第１の電源系の低電位側にソースが接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第４の抵抗との間にゲートが接続され、前記第２の信号が現れるべき第２のノードにドレインが接続された第１のＮＭＯＳトランジスタと、
前記第１の電源系の高電位側と前記第２のノードとの間に接続された第５の抵抗と、を備え、
前記第３の信号生成部として、
一端が第３の電源系の高電位側に接続された第６の抵抗と、
前記第６の抵抗の他端側と前記第１の電源系の低電位側との間に電流経路が直列接続され、各ゲートに前記第１および第２の信号がそれぞれ与えられた第２および第３のＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする請求項１または２に記載された電源電圧検知回路。
【請求項４】
複数の電源系に対してそれぞれ設けられ、各電源系の電圧を分圧する複数の分圧回路と、
前記複数の分圧回路に対してそれぞれ設けられ、前記複数の電源系のうちで最初に安定する電源系の供給を受けて作動し、前記複数の分圧回路によりそれぞれ分圧された電圧に基づき前記複数の電源系の各電圧が安定したことを検知し、該検知結果を示す検知信号を出力する複数の検知回路と、
前記最初に安定する電源系の供給を受けて、前記複数の検知回路からそれぞれ出力された検知信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す信号を出力する論理演算回路と、
を備え、
最後に安定する電源系の電圧を検知する検知回路が、
所定の定電圧を発生する定電圧発生回路と、
前記最後に安定する電源系の電圧を分圧して得られる電圧と前記定電圧とを比較する比較回路と、
前記比較回路の出力信号を受けて前記論理演算回路に与えるべき信号を出力する信号出力回路と、
を備えた電源電圧検知回路。
【請求項５】
前記複数の検知回路のうちの検知回路であって最初に安定する電源系の電圧を検知する検知回路は、その応答動作にヒステリシス特性を付与するように構成されたことを特徴とする請求項４に記載された電源電圧検知回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源（多電源）の供給を受けて動作するＤ級増幅器などの装置に好適な電源電圧検知回路に関し、全ての電源系が確立したことを検知するための回路技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号を入力信号とし、これをパルス信号に変換して電力増幅するＤ級増幅器が知られており、その出力端子には、ローパスフィルタを介してスピーカの入力端子が接続される。このＤ級増幅器によれば、入力信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス信号が出力される。そして、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ量の音楽信号が抽出され、この音楽信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
ここで、図１を援用して、Ｄ級増幅器の構成を概略的に説明する。
同図に示すＤ級増幅器９００は、信号源ＳＩＧが発生する音楽信号を入力する入力段９０１と、これをパルス信号に変調する変調回路９０２と、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御する駆動回路９０３とを備えて構成されている。ここで、信号源ＳＩＧが出力する音楽信号は接地電位（０Ｖ）を中点とした振幅を有するアナログ信号であり、これを受ける入力段９０１は、例えば＋２．５Ｖと−２．５Ｖの２電源で動作するオペアンプを用いて構成される。また、変調回路９０２は、例えば１０Ｖの単一電源で動作するＬＳＩを用いて構成される。さらに、駆動回路９０３は、出力用パワーＭＯＳトランジスタ９０４，９０５のソース電圧を基準とした内部電源（１０Ｖ）を備えて構成され、変調回路９０２から出力されたパルス信号をレベル変換して、パワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御する。
【０００４】
上述のように、Ｄ級増幅器９００は多電源で動作するように構成され、一部の電源が安定していない状態で他の電源が安定すると、内部に異常電流が発生し、装置が損傷を受ける可能性がある。そのため、一般に、多電源で動作する装置は、電源投入時に全ての電源が安定するまでの期間、異常電流から内部回路を保護する保護モード状態となるように構成され、各電源電圧を検知するための電源電圧検知回路を備えている。
【０００５】
図８に、従来技術に係る電源電圧検知回路の構成例を示す。
同図（ａ）に第１の従来技術の構成を示す。この例は、電源ＶＤＤ１が常時安定した状態が保障された装置において電源ＶＤＤ２の電源電圧を検知するためのもので、電源ＶＤＤ２と接地との間に直列接続された抵抗ＲＡ１，ＲＡ２と、電源ＶＤＤ１と接地との間に直列接続された抵抗ＲＡ３，ＲＡ４と、電源ＶＤＤ１で動作するコンパレータＣＭＡとから構成される。この電源電圧検知回路によれば、抵抗ＲＡ１と抵抗ＲＡ２との接続ノードＮＡ１に現れる信号レベルが、抵抗ＲＡ３と抵抗ＲＡ４との接続ノードＮＡ２に現れる基準電圧と比較され、接続ノードＮＡ２の基準電圧を越えたときにコンパレータＣＭＡが出力信号ＯＵＴＡとしてハイレベルを出力する。これにより、電源ＶＤＤ２の検知が可能となる。
【０００６】
また、同図（ｂ）に第２の従来技術の構成を示す。この例は、単一の電源ＶＤＤの電源電圧を検知するもので、電源ＶＤＤと接地との間に直列接続された、抵抗ＲＢ１，ＲＢ２と、電源ＶＤＤで動作するコンパレータＣＭＢから構成される。コンパレータＣＭＢの反転入力部には例えばバンドギャップ型の基準電圧発生回路で発生された基準電圧ＶＲＥＦが与えられる。この例では、基準電圧ＶＲＥＦは２Ｖに設定されているものとする。
【０００７】
この電源電圧検知回路によれば、抵抗ＲＢ１と抵抗ＲＢ２との接続ノードＮＢに現れる信号レベルは、電源ＶＤＤに追従して上昇する。この過程でコンパレータＣＭＢが動作可能な程度にまで電源ＶＤＤの電圧が確保されると、コンパレータＣＭＢが動作し、接続ノードＮＢの信号レベルに応じて出力信号ＯＵＴＢの信号レベルが決定される。一般には電源ＶＤＤが２Ｖ以下でコンパレータＣＭＢが動作するので、接続ノードＮＢの信号レベルが基準電圧ＶＲＥＦ（＝２Ｖ）よりも低い状態でコンパレータＣＭＢが動作状態となり、出力信号ＯＵＴＢとしてローレベルを出力する。そして、電源ＶＤＤがさらに上昇し、接続ノードＮＢの信号レベルが基準電圧ＶＲＥＦを越えると、出力信号ＯＵＴＢとしてハイレベルが出力され、これにより電源ＶＤＤの検知が可能となる。
【０００８】
さらに、同図（ｃ）に第３の従来技術に係る構成を示す。この例は、ＮＭＯＳトランジスタＭＮＣのゲート電圧閾値を利用したものであって、電源ＶＤＤと接地ＧＮＤと間に直列接続された抵抗ＲＣ１，ＲＣ２と、電源ＶＤＤと接地ＧＮＤとの間に電流経路が抵抗ＲＣ３と直列接続されたＮＭＯＳトランジスタＭＮＣと、バッファＢＦＣとから構成される。ＮＭＯＳトランジスタＭＮＣのゲートは抵抗ＲＣ１と抵抗ＲＣ２との接続ノードＮＣ１に接続され、バッファＢＦＣの入力部は抵抗ＲＣ３とＮＭＯＳトランジスタＭＮＣとの間の接続ノードＮＣ２に接続される。
【０００９】
この電源電圧検知回路によれば、初期状態において安定した状態にある電源ＶＤＤが低下すると、この電源ＶＤＤの低下に伴って接続ノードＮＣ１の信号レベルも低下する。そして、接続ノードＮＣ１の信号レベルがＮＭＯＳトランジスタＭＮＣのゲート閾値電圧を下回ると、このトランジスタがオフ状態となり、この結果、接続ノードＮＣ２の信号レベルがハイレベルとなる。従って、この接続ノードＮＣ２の信号レベルを入力するバッファＢＦＣは、出力信号ＯＵＴＣとしてハイレベルを出力し、これにより電源ＶＤＤの検知が可能となる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述の従来技術は、単一の電源を検知するものであって、電源電圧が互いに異なる複数の電源（多電源）に対応することができない。また、一般に電源電圧が高くなるほど、その変動幅が拡大する傾向を示し、電源電圧を安定的に検知することが困難になる。
この発明は、上記事情に鑑みてなされたもので、電源電圧が互いに異なる複数の電源電圧（多電源）を安定的に検知することが可能な電源電圧検知回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係る電源電圧検知回路は、第１の電源系の電源電圧を分圧して該電源電圧に追従する第１の信号を生成する第１の信号生成部と、前記第１の電源系の供給を受けて作動し、前記第１の電源系よりも高い第２の電源系の電源電圧を分圧し、該電源電圧を分圧して得られた信号レベルが前記第１の電源系を基準とした所定電圧を越えたか否かを表す２値を有する第２の信号を生成する第２の信号生成部と、第３の電源系の供給を受けて前記第１および第２の信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す第３の信号を生成する第３の信号生成部と、を備えたことを特徴とする。
【００１２】
この構成によれば、第１ないし第３の信号には、第１ないし第３の電源系の電源電圧がそれぞれ反映される。ここで、第２の信号は、第１の電源系の供給を受けて作動し、第２の電源系を分圧して得られた信号レベルに応じた２値信号として生成されるから、第２の電源系の電源電圧の変動幅が比較的大きい場合であっても、その変動が第２の信号には現れない。従って、第２の電源系の電圧状態を安定的に把握することが可能になる。また、第３の信号生成部は、第３の電源系の供給を受けて第１および第２の信号を論理演算するので、この演算結果として得られる第３の信号は、第１ないし第３の電源系の全てが反映されたものとなる。従って、第３の信号から、電源電圧が異なる第１ないし第３の電源系の電源電圧を検知することが可能になる。
【００１３】
また、請求項２に記載された電源電圧検知回路は、請求項１に記載された電源電圧検知回路において、前記第２の信号生成部が、前記第２の信号の変化を抑制して該第２の信号を一定時間だけ遅延させる遅延部（例えば後述するコンデンサＣに相当する構成要素）をさらに備えたことを特徴とする。
この構成によれば、第２の信号が遅延されるので、この遅延分に相当する期間、第２の信号が無効化され、この第２の信号に反映される第１および第２の電源系の検知が遅れることになる。従って、第１および第２の電源系が十分に安定した状態となった時点で第３の信号を生成させることが可能になり、第１および第２の電源系の供給を受ける回路系の動作を安定化した段階で第３の信号を生成することが可能になる。
【００１４】
さらに、請求項３に記載された電源電圧検知回路は、請求項１または２に記載された電源電圧検知回路において、例えば、前記第１の信号生成部として、前記第１の電源系の高電位側にソースが接続され、前記第１の信号が現れるべき第１のノードにゲートおよびドレインが接続された第１のＰＭＯＳトランジスタと、一端側が前記第１のノードに接続され、他端が前記第１の電源系の低電位側に接続された第１の抵抗と、を備え、前記第２の信号生成部として、前記第２の電源系の高電位側と前記第１の電源系の低電位側との間に直列接続された第２および第３の抵抗と、前記第１の電源系の高電位側にソースが接続され、前記第２の抵抗と前記第３の抵抗との間にゲートが接続された第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタのドレインと前記第１の電源系の低電位側との間に接続された第４の抵抗と、前記第１の電源系の低電位側にソースが接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第４の抵抗との間にゲートが接続され、前記第２の信号が現れるべき第２のノードにドレインが接続された第１のＮＭＯＳトランジスタと、前記第１の電源系の高電位側と前記第２のノードとの間に接続された第５の抵抗と、を備え、前記第３の信号生成部として、一端が第３の電源系の高電位側に接続された第６の抵抗と、前記第６の抵抗の他端側と前記第１の電源系の低電位側との間に電流経路が直列接続され、各ゲートに前記第１および第２の信号がそれぞれ与えられた第２および第３のＮＭＯＳトランジスタと、を備えて構成されたことを特徴とする。
【００１５】
さらにまた、請求項４に記載された発明に係る電源電圧検知回路は、複数の電源系に対してそれぞれ設けられ、各電源系の電圧を分圧する複数の分圧回路と、前記複数の分圧回路に対してそれぞれ設けられ、前記複数の電源系のうちで最初に安定する電源系の供給を受けて作動し、前記複数の分圧回路によりそれぞれ分圧された電圧に基づき前記複数の電源系の各電圧が安定したことを検知し、該検知結果を示す検知信号を出力する複数の検知回路と、前記最初に安定する電源系の供給を受けて作動し、前記複数の検知回路からそれぞれ出力された検知信号を論理演算し、該論理演算の結果に基づいて特定の信号レベルを示す信号を出力する論理演算回路と、を備え、最後に安定する電源系の電圧を検知する検知回路が、所定の定電圧を発生する定電圧発生回路と、前記最後に安定する電源系の電圧を分圧して得られる電圧と前記定電圧とを比較する比較回路と、前記比較回路の出力信号を受けて前記論理演算回路に与えるべき信号を出力する信号出力回路と、を備える。
【００１６】
この構成によれば、複数の検知回路が、最初に安定する電源系の供給を受けて作動するので、この複数の検知回路が出力する検知信号には、複数の電源系の状態がそれぞれ反映される。これら複数の検知回路から出力される検知信号は、論理演算回路に入力されて論理演算され、この演算結果として得られる信号は、複数の電源系の全ての状態が反映されたものとなる。従って、論理演算回路から出力される信号から複数の電源系の電圧の全てが安定したことを把握することが可能になる。
【００１７】
さらにまた、請求項５に記載された電源電圧検知回路は、請求項４に記載された電源電圧検知回路において、前記複数の検知回路のうちの検知回路であって最初に安定する電源系の電圧を検知する検知回路は、その応答動作にヒステリシス特性を付与するように構成されたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この発明の実施の形態１に係る電源電圧検知回路９０６を備えたＤ級増幅器の９００構成を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中点とするアナログ量の音楽信号ＶＩＮの発生源であり、この音楽信号に含まれる直流成分をカットするための入力コンデンサ（図示省略）を介してＤ級増幅器９００の入力端子ＴＩに接続される。Ｄ級増幅器９００は、いわゆるＰＷＭ増幅器（ＰＷＭ；Pulse Width Modulation）であって、入力段９０１、変調回路９０２、駆動回路９０３、ｎ型のパワーＭＯＳトランジスタ９０４，９０５、および特徴部に係る電源電圧検知回路９０６からなる。
【００１９】
入力段９０１は、音楽信号ＶＩＮの中点を移動させて、電源ＰＶＤＤ（例えば１０Ｖ）で動作する変調回路９０２の入力特性に適合する波形に音楽信号ＶＩＮを変換するものであり、電源ＡＶＤＤ（例えば２．５Ｖ）と電源ＡＶＳＳ（例えば−２．５Ｖ）の２電源（第１の電源系）で動作する。変調回路９０２は、入力段９０１から出力された音楽信号をパルス信号に変換し、音楽信号の情報成分をパルス幅に反映させてＰＷＭ変調を行うもので、電源ＰＶＤＤ（例えば１０Ｖ）の単一電源で動作する。
【００２０】
駆動回路９０３は、変調回路９０２により変調されたパルス信号に基づき、出力用のパワーＭＯＳトランジスタ９０４，９０５を相補的に駆動制御するものであり、パワーＭＯＳトランジスタ９０４を駆動するためのハイサイドドライバと、パワーＭＯＳトランジスタ９０５を駆動するためのローサイドドライバとを備える。これらドライバは、パワーＭＯＳトランジスタ９０４，９０５の各ソース電圧を基準とした電源電圧を発生する内部電源（１０Ｖ）を備える。このように内部電源を有することにより、大振幅の信号を出力するパワーＭＯＳトランジスタ９０４，９０５を、電源ＰＶＤＤと同様の振幅を有する信号で相補的に導通制御することを可能としている。
【００２１】
パワーＭＯＳトランジスタ９０４は、電源ＰＶ（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ハイレベルを出力するためのものである。また、パワーＭＯＳトランジスタ９０５は、電源ＭＶ（例えば−５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ローレベルを出力するためのものである。出力端子ＴＯは、インダクタＬとコンデンサＣとからなるローパスフィルタを介してスピーカＳＰＫの入力端子に接続される。この実施の形態では、パワーＭＯＳトランジスタの電源を供給する必要上、第１の電源系よりも高い第２の電源系が高い電圧（振幅の大きな電圧）に設定されている。
【００２２】
以上がＤ級増幅器９００の基本構成であり、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）と、第２の電源系（ＰＶ，ＭＶ）と、第３の電源系（ＰＶＤＤ）との供給を受けて動作するものとなっている。なお、電源ＡＶＤＤおよび電源ＡＶＳＳは第１の電源系の高電位側および低電位側をそれぞれ構成し、電源ＰＶおよび電源ＭＶは、第２の電源系の高電位側および低電位側をそれぞれ構成し、電源ＰＶＤＤは第３の電源系の高電位側および低電位側をそれぞれを構成する。
【００２３】
このＤ級増幅器９００によれば、信号源ＳＩＧから入力された音楽信号ＶＩＮが、入力段９０１および変調回路９０２を経てパルス信号に変換される。このとき、変調回路９０２は、一種の発振動作によってキャリア信号を生成し、これを音楽信号ＶＩＮに応じてパルス幅変調する。駆動回路９０３は、変調されたパルス信号に基づきパワーＭＯＳトランジスタ９０４，９０５を相補的に導通制御し、出力端子ＴＯに電力増幅されたパルス信号を出力する。この電力増幅されたパルス信号は、インダクタＬおよびコンデンサＣからなるローパスフィルタによりキャリア周波数成分が除去され、電力増幅されたアナログ量の音楽信号となってスピーカＳＰＫに供給される。
【００２４】
次に、この実施の形態の特徴部に係る電源電圧検知回路９０６の構成を説明する。図２に、電源電圧検知回路９０６の全体構成を示す。
先ず、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）を検知するための回路系の構成を説明する。この回路系は、ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１からなる第１の信号生成回路として実現される。電源ＡＶＤＤにはＰＭＯＳトランジスタＭＰ１のソースが接続され、そのゲートはそのドレインに接続される。このＰＭＯＳトランジスタＭＰ１のドレインには抵抗Ｒ１の一端側が接続され、その他端側は電源ＡＶＳＳに接続される。これらＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１との間の接続ノードＮ３に現れる信号は第１の電源系の検知結果を表すものとなる。
【００２５】
次に、第２の電源系（ＰＶ，ＭＶ）を検知するための回路系の構成を説明する。この回路系は、抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８、ＰＭＯＳトランジスタＭＰ２，ＭＰ３、ＮＭＯＳトランジスタＭＮ１，ＭＮ２からなる第２の信号生成回路として実現される。
先ず、第２の電源系を検知するための構成のうち、電源ＰＶを検知する回路系を説明する。電源ＰＶと電源ＡＶＳＳとの間に抵抗Ｒ２，Ｒ３が直列接続され、これら抵抗の間の接続ノードＮ５には電源ＡＶＳＳに対して電源ＰＶの電源電圧を分圧して得られる信号レベルが現れる。ＰＭＯＳトランジスタＭＰ２のソースは電源ＡＶＤＤに接続され、そのゲートは接続ノードＮ５に接続される。ＰＭＯＳトランジスタＭＰ２のドレインには抵抗Ｒ８の一端が接続され、その他端は電源ＡＶＳＳに接続される。電源ＡＶＳＳにはＮＭＯＳトランジスタＭＮ２のソースが接続され、そのゲートはＰＭＯＳトランジスタＭＰ２のドレインと抵抗Ｒ８との間の接続ノードＮ１に接続され、そのドレインは抵抗Ｒ６を介して電源ＡＶＤＤに接続される。
【００２６】
続いて、第２の電源系を検知するための構成のうち、電源ＭＶを検知する回路系を説明する。図２において、電源ＭＶを検知する回路系は、抵抗Ｒ４，Ｒ５、ＮＭＯＳトランジスタＮＭ１、抵抗Ｒ７、ＰＭＯＳトランジスタＭＰ３を含み、抵抗Ｒ８、ＮＭＯＳトランジスタＭＮ２、抵抗Ｒ６については電源ＰＶを検知する上述の構成と共用する。ここで、抵抗Ｒ４，Ｒ５、ＮＭＯＳトランジスタＮＭ１は、それぞれ、上述の抵抗Ｒ２，Ｒ３、ＰＭＯＳトランジスタＭＰ２に対応する。抵抗Ｒ７、ＰＭＯＳトランジスタＭＰ３については、電源ＰＶの回路系に特有なものであり、共用部分に係るＮＭＯＳトランジスタＭＮ２のゲートに印加される信号の位相を、電源ＰＶの回路系の信号に合わせるためのものである。
上述の抵抗Ｒ６とＮＭＯＳトランジスタＭＮ２との間の接続ノードＮ４に現れる信号（第２の信号）は、第２の電源系の検知結果を表すものとなる。
【００２７】
次に、第３の電源系（ＰＶＤＤ）を検知するための回路系の構成を説明する。図２において、この回路系は、抵抗Ｒ１０、高耐圧型のＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３、および高耐圧型のＰＭＯＳトランジスタＭＨＰ１，ＭＨＰ２から成る第３の信号生成回路として実現される。ここで、電源ＰＶＤＤには抵抗Ｒ１０の一端側が接続される。この抵抗Ｒ１０の他端側と電源ＡＶＳＳとの間には、ＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３の電流経路が直列接続され、このうち、ＮＭＯＳトランジスタＭＨＮ２，ＭＨＮ３のゲートには上述の接続ノードＮ３に現れる信号（第１の信号）と接続ノードＮ４に現れる信号（第２の信号）が与えられる。
【００２８】
また、ＰＭＯＳトランジスタＭＨＰ１のソースは電源ＰＶＤＤに接続され、そのゲートはドレインと共にＰＭＯＳトランジスタＭＨＰ２のソースに接続される。このＰＭＯＳトランジスタＭＨＰ２のゲートはそのドレインに接続され、このドレインは、抵抗Ｒ９を介して電源ＡＶＳＳに接続される。これらＰＭＯＳトランジスタＭＨＰ２と抵抗Ｒ９との間の接続ノードＮ７に現れる信号は、第３の電源系の検知結果を表し、上述のＮＭＯＳトランジスタＭＨＮ１のゲートに与えられる。また、抵抗Ｒ１０とＮＭＯＳトランジスタＭＨＮ１との接続ノードに現れる信号は、最終的な検知結果を表し、上述の第１ないし第３の電源系の全ての確立状態が反映されたものとなる。
【００２９】
以下、この実施の形態に係る電源電圧検知回路９０６の動作を説明する。
初期状態において、全ての電源系が開放された状態にあるものとし、各ノードは平衡状態にあるものとする。
この初期状態から、第１の電源系（ＡＶＤＤ，ＡＶＳＳ）が立ち上がると、接続ノードＮ３の信号レベルが、電源ＡＶＳＳから電源ＡＶＤＤに向けて上昇し、ＰＭＯＳトランジスタＭＰ１のオン抵抗と抵抗Ｒ１の抵抗値とで決まる電圧に安定し、この接続ノードＮ３にゲートが接続されたＮＭＯＳトランジスタＭＨＮ２がオン状態となる。この第１の電源系が立ち上がると、第２の電源系を検知するための回路系（ＰＭＯＳトランジスタＭＰ２等からなる回路系）が機能し得る状態となる。
【００３０】
この状態では、電源ＰＶは立ち上がっていないので、接続ノードＮ５の信号レベルは低い状態にあり、これをゲートに受けるＰＭＯＳトランジスタＭＰ２はオン状態となっている。また、電源ＭＶも立ち上がっていないので、ＮＭＯＳトランジスタＭＮ１のゲートは抵抗Ｒ５を介して電源ＡＶＤＤに引き上げられ、このトランジスタＭＮ１がオン状態となって接続ノードＮ２をロウレベルに駆動し、これをゲートに受けるＰＭＯＳトランジスタＭＰ３がオン状態となる。従って、接続ノードＮ１の信号レベルがＰＭＯＳトランジスタＭＰ２，ＭＰ３の双方によってハイレベルに駆動され、これをゲートに受けるＮＭＯＳトランジスタＭＮ２がオン状態となる。この結果、接続ノードＮ４がローレベルに駆動され、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ３がオフ状態とされる。従って、接続ノードＮ８の信号レベルは抵抗Ｒ１０により電源ＰＶＤＤの電圧にまで引き上げられ、検知信号ＤＥＴＥＣＴとしてハイレベルが出力された状態となる。
【００３１】
この状態から、第２の電源系をなす電源ＰＶが立ち上がると、接続ノードＮ５の信号レベルが上昇し、ＰＭＯＳトランジスタＭＰ２がオフ状態に移行する。この段階では、ＰＭＯＳトランジスタＭＰ３がオン状態にあるので、接続ノードＮ１はハイレベルに維持される。そして、電源ＭＶが投入されると、接続ノードＮ６の信号レベルが低下し、これをゲートに受けるＮＭＯＳトランジスタＭＮ１がオフ状態となる。従って、接続ノードＮ２が抵抗Ｒ７を介してハイレベルに引き上げられ、これをゲートに受けるＰＭＯＳトランジスタＭＰ３がオフ状態に移行する。この結果、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の何れもオフ状態となり、接続ノードＮ１は抵抗Ｒ８を介して電源ＡＶＳＳに引き下げられてローレベルとなって、これをゲートに受けるＮＭＯＳトランジスタＭＮ２がオフ状態に移行する。そして、接続ノードＮ４が抵抗Ｒ６を介して電源ＡＶＤＤに引き上げられてハイレベルとなり、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ３がオン状態に移行する。
【００３２】
次に、電源ＰＶＤＤが立ち上がると、接続ノードＮ７の信号レベルが上昇し、これをゲートに受けるＮＭＯＳトランジスタＭＨＮ１がオン状態に移行する。
結局、全ての電源系が立ち上がると、ＮＭＯＳトランジスタＭＨＮ１，ＭＨＮ２，ＭＨＮ３が全てオン状態となり、接続ノードＮ８が電源ＡＶＳＳに駆動され、検知信号ＤＥＴＥＣＴがロウレベルとなる。この検知信号ＤＥＴＥＣＴをゲートに受けるＰＭＯＳトランジスタＭＰ７がオン状態となり、ＮＭＯＳトランジスタＭＮ７がオフ状態となる。これにより、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ６はＰＷＭ信号に基づいて相補的に導通し、出力信号ＯＵＴとしてパルス信号を出力し得る状態となる。
【００３３】
ここで、接続ノードＮ４に現れる信号の変化がコンデンサＣにより抑制され、このノードＮ４に現れる信号が遅延される。これにより、電源投入時の一定時間（遅延時間に相当）だけ遅れて検知信号が発生される。従って、十分に第２の電源系が安定した状態を検知することが可能になる。
【００３４】
以上の動作をまとめる。
第１の信号生成回路は、第１の電源系の電源電圧を分圧して、この電源電圧に追従する信号を生成する。
また、第２の信号生成回路は、第１の電源系の供給を受けて作動する。そして、高い第２の電源系の電源ＰＶの電源電圧を分圧して接続ノードＮ５，Ｎ６に現れる信号レベルが、第１の電源系を基準とした所定電圧（ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１のゲート閾値電圧）を越えたか否かに応じて２値信号を生成して出力する。
さらに、第３の信号生成回路は、第３の電源系の供給を受けて作動する。そして、接続ノードＮ３，Ｎ４，Ｎ７に現れる信号を論理演算することにより、第１ないし第３の電源系の全ての確立状態が反映された検知信号ＤＥＴＥＣＴを生成して出力する。
【００３５】
（実施の形態２）
以下、この発明の実施の形態２を説明する。
まず、図３に、この実施の形態２に係るＤ級増幅器の全体構成を示す。このＤ級増幅器は、上述の実施の形態１に係る図１に示す構成において、電源電圧検知回路９０６に代えて、電源電圧検知回路９０６０を備える。
なお、この実施の形態２では、電源ＡＶＤＤの電圧をグランド（０Ｖ）とし、電源ＰＶＤＤの電圧を＋５Ｖとし、電源ＡＶＳＳの電圧を−５Ｖとし、電源ＰＶの電圧を＋５０Ｖとし、電源ＭＶの電圧を−５０Ｖとする。そして、これら電源が安定する順番は、最初に電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳからなる電源系が安定し、最後に電源ＰＶ，ＭＶからなる電源系が安定するものとする。
【００３６】
次に、図４に、この実施の形態２に係る電源電圧検知回路９０６０の構成を示す。同図において、抵抗Ｒ２１，Ｒ２２は、電源ＰＶ（＋５０Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、電源ＰＶの電圧を分圧して電圧信号Ｐ１Ｖを得るための分圧回路を構成する。また、抵抗Ｒ２３，Ｒ２４は、電源ＭＶ（−５０Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、電源ＭＶの電圧を分圧して電圧信号Ｎ１Ｖを得るための分圧回路を構成する。さらに、抵抗Ｒ２５，Ｒ２６は、後述する±５０Ｖ系検知回路が内蔵する定電圧発生回路で使用される基準電圧ＡＤＪを生成するためのもので、電源ＰＶＤＤ（＋５Ｖ）と電源ＡＶＤＤ（０Ｖ）との間に直列接続され、これら抵抗Ｒ２５と抵抗Ｒ２６との接続点に現れる電圧が基準電圧ＡＤＪとされる。
【００３７】
±５０Ｖ系検知回路ＤＥＴ１は、上述の電圧信号Ｐ１Ｖ，Ｎ１Ｖから電源ＰＶおよび電源ＭＶの電圧状態を検知するためのもので、電源ＰＶ，ＭＶの電圧が安定したことを条件として検知信号ＰＭ５０Ｖを出力するように構成される。＋５Ｖ系検知回路ＤＥＴ２は、電源ＰＶＤＤ（＋５Ｖ）の電圧状態を検知するためのもので、電源ＰＶＤＤの電圧が安定したことを条件として検知信号Ｐ５Ｖを出力するように構成される。−５Ｖ系検知回路ＤＥＴ３は、電源ＡＶＳＳの電圧状態を検知するためのもので、電源ＡＶＳＳの電圧が安定したことを条件として検知信号Ｍ５Ｖを出力するように構成される。
【００３８】
また、同図において、電源ＰＶＤＤには抵抗Ｒ２７の一端が接続され、その他端と電源ＡＶＳＳとの間には、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２の電流経路が直列接続される。これら抵抗Ｒ２７およびＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２は否定的論理積ゲート回路として機能し、検知信号ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖに対する否定的論理演算の結果を、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０のドレインとの接続点に検知信号ＤＥＴＥＣＴとして出力する。また、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０のドレインとの接続点にはインバータＩＮＶの入力部が接続され、このインバータは、検知信号ＤＥＴＥＣＴの反転信号である信号ＮＬを出力する。これら抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶは、検知信号ＤＥＴＥＣＴを出力する論理演算回路を構成し、この論理演算回路により検知信号ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖが論理演算され、複数の電源ＰＶＤＤ，ＡＶＤＤ，ＡＤＳＳ，ＰＶ，ＭＶの全ての電圧状態が反映された検知信号ＤＥＴＥＣＴが生成される。
なお、この実施の形態２では、±５０Ｖ系検知回路ＤＥＴ１、＋５Ｖ系検知回路ＤＥＴ２、−５Ｖ系検知回路ＤＥＴ３、抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶからなる回路系９０６０Ａは、ＬＳＩ内部に形成され、抵抗Ｒ２１〜Ｒ２６は外付けとされている。
【００３９】
次に、図５に、±５０Ｖ系検知回路ＤＥＴ１の構成を示す。同図に示すように、上述の基準電圧ＡＤＪはコンパレータＣＭ１の非反転入力部に与えられ、その出力部はＮＭＯＳトランジスタＭＮ２０のゲートに接続される。このＮＭＯＳトランジスタＭＮ２０のドレインは、上述のコンパレータＣＭ１の反転入力部に接続されると共に、抵抗Ｒ３１を介して電源ＰＶＤＤに接続される。
ＮＭＯＳトランジスタＭＮ２０のソース側には、電流駆動用のトランジスタＩＤ１〜ＩＤ５からなるカレントミラーが接続される。即ち、ＮＭＯＳトランジスタＭＮ２０のソースと電源ＡＶＳＳとの間にはトランジスタＩＤ１の電流経路が接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間にはトランジスタＩＤ３，ＩＤ４の各電流経路が直列接続される。電源ＰＶＤＤと電源ＡＶＤＤとの間にはトランジスタＩＤ４の電流経路と抵抗Ｒ３２がこの順に接続され、電源ＡＶＤＤと電源ＡＶＳＳとの間には抵抗Ｒ３３と電流駆動用のトランジスタＩＤ５の電流経路がこの順に接続される。
【００４０】
ここで、トランジスタＩＤ１とトランジスタＩＤ２，ＩＤ５は、負の電源ＡＶＳＳを基準として動作するカレントミラーを形成し、トランジスタＩＤ１がＮＭＯＳトランジスタＭＮ２０によって駆動されると、このトランジスタＩＤ１に流れる電流に比例した負の定電流がトランジスタＩＤ２，ＩＤ５を流れ、この電流が抵抗Ｒ３３の負荷電流として作用するようになっている。また、トランジスタＩＤ３とトランジスタＩＤ４は、正の電源ＰＶＤＤを基準として動作するカレントミラーを形成し、トランジスタＩＤ２を流れる電流がトランジスタＩＤ３に流れ込むと、この電流に比例した正の定電流がトランジスタＩＤ４を流れ、この電流が抵抗Ｒ３２の負荷電流として作用するようになっている。これにより、トランジスタＩＤ４と抵抗Ｒ３２との接続点には、正の定電圧ＡＤＪＰが現れ、トランジスタＩＤ５と抵抗Ｒ３３との接続点には負の定電圧ＡＤＪＮが現れる。上述のコンパレータＣＭ１、抵抗Ｒ３１〜Ｒ３３、トランジスタＩＤ１〜ＩＤ５は、所定の定電圧ＡＤＪＰ，ＡＤＪＮを発生する定電圧発生回路を構成する。
【００４１】
また、同図において、コンパレータＣＭ２の非反転入力部には定電圧ＡＤＪＰが与えられ、その反転入力部には＋５０Ｖ系検知回路から検知信号Ｐ１Ｖが与えられる。このコンパレータＣＭ２が出力する信号Ｐ５０Ｖは、ＰＭＯＳトランジスタＭＰ２１のゲートに与えられる。また、コンパレータＣＭ３の反転入力部には定電圧ＡＤＪＮが与えられ、その非反転入力部には−５０Ｖ系検知回路から検知信号Ｎ１Ｖが与えられる。このコンパレータＣＭ３が出力する信号Ｍ５０Ｖは、ＰＭＯＳトランジスタＭＰ２２のゲートに与えられる。これらコンパレータＣＭ２，ＣＭ３は、上述の検知信号Ｐ１Ｖ，Ｎ１Ｖと定電圧ＡＤＪＰ，ＡＤＪＮとを比較する比較回路を構成する。
【００４２】
さらに、同図において、電源ＰＶＤＤと電源ＡＶＳＳとの間にはＰＭＯＳトランジスタＭＰ２１，ＭＰ２２の電流経路と抵抗Ｒ３４とがこの順に直列接続され、ＰＭＯＳトランジスタＭＰ２２のソースと抵抗Ｒ３４との接続点に現れる信号が検知信号ＰＭ５０Ｖとされる。これらＰＭＯＳトランジスタＭＰ２１，ＭＰ２２および抵抗Ｒ３４は、コンパレータＣＭ２，ＣＭ３が出力する信号Ｐ５０Ｖ，Ｍ５０Ｖを受けて検知信号ＰＭ５０Ｖを出力する信号出力回路を構成する。
【００４３】
次に、図６（ａ）に、＋５Ｖ系検知回路ＤＥＴ２の構成を示し、図６（ｂ）に、−５Ｖ系検知回路ＤＥＴ３の構成を示す。図６（ａ）に示すように、＋５Ｖ系検知回路ＤＥＴ２は、抵抗Ｒ４１，Ｒ４２，Ｒ４３とＰＭＯＳトランジスタＭＰ４０から構成される。即ち、電源ＰＶＤＤと電源ＡＶＤＤとの間には、抵抗Ｒ４１、Ｒ４２が直列接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間には、ＰＭＯＳトランジスタＭＰ４０の電流経路と抵抗Ｒ４３とが直列接続され、ＰＭＯＳトランジスタＭＰ４０のゲートは抵抗Ｒ４１と抵抗Ｒ４２との接続点に接続される。ＰＭＯＳトランジスタＭＰ４０のドレインと抵抗Ｒ４３との接続点に現れる電圧信号が検知信号Ｐ５Ｖとされる。ここで、抵抗Ｒ４１および抵抗Ｒ４２は、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧する分圧回路を構成し、ＰＭＯＳトランジスタＭＰ４０および抵抗Ｒ４３は、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧して得られる信号を入力して作動する。
【００４４】
また、図６（ｂ）に示すように、−５Ｖ系検知回路ＤＥＴ３は、抵抗Ｒ５１，Ｒ５２，Ｒ５３とＰＭＯＳトランジスタＭＰ５０から構成される。即ち、電源ＰＶＤＤと電源ＡＶＳＳとの間には抵抗Ｒ５１、Ｒ５２が直列接続され、電源ＰＶＤＤと電源ＡＶＳＳとの間にはＰＭＯＳトランジスタＭＰ５０の電流経路と抵抗Ｒ５３とが直列接続され、ＰＭＯＳトランジスタＭＰ５０のゲートは抵抗Ｒ５１と抵抗Ｒ５２との接続点に接続される。ＰＭＯＳトランジスタＭＰ５０のドレインと抵抗Ｒ５３との接続点に現れる電圧信号が検知信号Ｍ５Ｖとされる。ここで、抵抗Ｒ５１および抵抗Ｒ５２は、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧する分圧回路を構成し、ＮＭＯＳトランジスタＭＮ５０および抵抗Ｒ５３は、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧して得られる信号を入力して作動する。
【００４５】
以下、この実施の形態２の動作を説明する。
まず、電源ＰＶＤＤ（＋５Ｖ），ＡＶＤＤ（０Ｖ），ＡＶＳＳ（−５Ｖ）が投入され、これら各電源の電圧が安定すると、図６に示す＋５Ｖ系検知回路ＤＥＴ２および−５Ｖ系検知回路ＤＥＴ３が動作し、これら検知回路から検知信号Ｐ５Ｖ，Ｍ５Ｖとしてハイレベルがそれぞれ出力される。具体的には、図６（ａ）において、電源ＰＶＤＤおよび電源ＡＶＤＤが投入されると、電源ＰＶＤＤと電源ＡＶＤＤとの間の電位差を分圧して得られる電圧信号Ｐ５ＶＢがＰＭＯＳトランジスタＭＰ４０のゲートに与えられ、このＰＭＯＳトランジスタＭＰ４０のドレイン電圧が上昇する。これにより、検知信号Ｐ５Ｖとしてハイレベルが出力される。
【００４６】
また、図６（ｂ）において、電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳが投入されると、電源ＰＶＤＤと電源ＡＶＳＳとの間の電位差を分圧して得られる電圧信号Ｍ５ＶＢがＰＭＯＳトランジスタＭＰ５０のゲートに与えられ、このＰＭＯＳトランジスタＭＰ５０のドレイン電圧が上昇する。これにより、検知信号Ｍ５Ｖとしてハイレベルが出力される。ハイレベルとなった検知信号Ｐ５Ｖ，Ｍ５Ｖは、図４に示すＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲートに与えられ、これらトランジスタがオン状態とされる。
【００４７】
この後、電源ＰＶ，ＭＶが投入されると、図４において、抵抗Ｒ２１および抵抗Ｒ２２により電源ＰＶと電源ＡＶＤＤとの間の電位差を分圧して得られる信号Ｐ１Ｖが電源ＡＶＤＤを基準としてハイレベルとなり、また、抵抗Ｒ２３および抵抗Ｒ２４により電源ＭＶと電源ＡＶＤＤとの間の電位差を分圧して得られる信号Ｎ１Ｖが、電源ＭＶを基準としてローレベルとなる。そして、信号Ｐ１Ｖが、図５に示すコンパレータＣＭ２の反転入力部に与えられ、信号Ｎ１ＶがコンパレータＣＭ３の非反転入力部に与えられる。
【００４８】
ここで、電源ＰＶが安定した状態では、信号Ｐ１Ｖの電圧が定電圧信号ＡＤＪＰの電圧よりも高くなり、電源ＭＶが安定した状態では、信号Ｎ１Ｖの電圧が定電圧信号ＡＤＪＮの電圧よりも低くなる。このため、コンパレータＣＭ２，ＣＭ３が出力する信号Ｐ５０Ｖ，Ｍ５０Ｖは共にローレベルとなり、これをゲートで受けるＰＭＯＳトランジスタＭＰ２１，ＭＰ２２がオン状態となって、検知信号ＰＭ５０がハイレベルとなる。そして、これら検知信号を受けて、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２が共にオン状態となり、抵抗Ｒ２７とＮＭＯＳトランジスタＭＮ１０との接続点が電源ＡＶＳＳ側に駆動される。従って、検知信号ＤＥＴＥＣＴがローレベルとなり信号ＮＬがハイレベルとなって、これらの信号レベルから全ての電源が安定したことが把握される。
【００４９】
この実施の形態２の特徴をまとめる。
（１）複数の電源（ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳ，ＰＶ，ＭＶ）に対して、各電源の電圧を分圧するための複数の分圧回路（抵抗Ｒ２１，Ｒ２２、抵抗Ｒ２３，Ｒ２４、抵抗Ｒ４１，Ｒ４２、抵抗Ｒ５１，Ｒ５２）が設けられる。
（２）また、上述の複数の分圧回路に対して、最初に安定する電源系（ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳ）の供給を受けて作動する複数の検知回路（±５０Ｖ系検知回路ＤＥＴ１、＋５Ｖ系検知回路ＤＥＴ２、−５Ｖ系検知回路ＤＥＴ３）が設けられる。そして、これら複数の検知回路は、上述の分圧回路により分圧して得られた電圧信号Ｐ１Ｖ，Ｎ１Ｖ，Ｐ５ＶＢ，Ｍ５ＶＢ）に基づき複数の電源の各電圧が安定したことを示す検知信号（ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖ）をそれぞれ出力する。
【００５０】
（３）さらに、上記複数の検知回路からそれぞれ出力された検知信号を入力する論理演算回路（抵抗Ｒ２７、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１１，ＭＮ１２、インバータＩＮＶからなる回路）が設けられる。この論理演算回路は、最初に安定する電源系の供給を受けて作動し、検知信号（ＰＭ５０Ｖ，Ｐ５Ｖ，Ｍ５Ｖ）を論理演算して上述の複数の電源の全ての状態が反映された検知信号ＤＥＴＥＣＴを出力する。この検知信号ＤＥＴＥＣＴから電源状態が把握される。例えば、電源ＰＶＤＤ，ＡＶＤＤ，ＡＶＳＳが安定していることを前提条件とすれば、検知信号ＤＥＴＥＣＴがローレベルのときには全ての電源が安定したことが把握される。また、検知信号ＤＥＴＥＣＴがハイレベルのときには、少なくとも電源ＰＶまたは電源ＭＶの何れかが安定していないことが把握される。
【００５１】
以上、この発明の実施の形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
例えば、上述の実施の形態２において、電源ＰＶＤＤに対する＋５Ｖ系検知回路２および−５Ｖ系検知回路３の応答動作にヒステリシス特性を持たせてもよい。図７に、上述の図６に示す検知回路にヒステリシス特性を持たせた構成を示す。図７（ａ）に示す＋５Ｖ系検知回路ＤＥＴ２０は、上述の図６（ａ）に示す＋５Ｖ系検知回路ＤＥＴ２にヒステリシス特性を持たせたものである。即ち、抵抗Ｒ４１を抵抗Ｒ４１ＡおよびＲ４１Ｂに分割し、このうち、抵抗Ｒ４１Ａと並列にＰＭＯＳトランジスタＭＰ４１を接続し、このＰＭＯＳトランジスタＭＰ４１のゲートには信号ＮＬを与える。
【００５２】
この＋５Ｖ系検知回路ＤＥＴ２０によれば、各電源系が安定していない時、信号ＮＬがローレベルとなり、これをゲートで受けるＰＭＯＳトランジスタＭＰ４１がオン状態となる。従って、抵抗Ｒ４１Ａがショートされ、見かけ上、抵抗Ｒ４１の抵抗値が低下する。このため、抵抗Ｒ４１Ｂと抵抗Ｒ４２によって分圧して得られる電圧は高くなる方向にシフトし、この電圧をゲートで受けるＰＭＯＳトランジスタＭＰ４０がオン状態となるための電源ＰＶＤＤの電圧が高い方向にシフトする。
【００５３】
この後、各電源が安定すると、信号ＮＬがハイレベルとなり、ＰＭＯＳトランジスタＭＰ４１がオフ状態となる。このため、抵抗Ｒ４１の抵抗値は、抵抗Ｒ４１Ａと抵抗Ｒ４１Ｂとを足し合わせた値となり、その見かけ上の抵抗値が上昇する。従って、これら抵抗Ｒ４１，Ｒ４２によって分圧される電圧が低くなる方向にシフトし、この電圧をゲートで受けるＰＭＯＳトランジスタＭＰ４０がオフ状態となるための電源ＰＶＤＤの電圧が低い方向にシフトする。このように電源ＰＶＤＤに対してＰＭＯＳトランジスタＭＰ４０がオン状態／オフ状態となるタイミングにヒステリシス特性が付与される。これにより、電源系が不安定な状態にある場合の検知動作を安定化することが可能になる。
【００５４】
図７（ｂ）に、−５Ｖ系検知回路ＤＥＴ３０の構成を示す。この−５Ｖ系検知回路ＤＥＴ３０は、上述の図６（ｂ）に示す−５Ｖ系検知回路ＤＥＴ３にヒステリシス特性を持たせたもので、抵抗Ｒ５１を抵抗Ｒ５１ＡおよびＲ５１Ｂに分割し、このうち、抵抗Ｒ５１Ａと並列にＰＭＯＳトランジスタＭＰ５１を接続したものである。ヒステリシス特性を発現するメカニズムについては上述の＋５Ｖ系検知回路２０と同様である。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、電源電圧が互いに異なる複数の電源電圧（多電源）を安定的に検知することが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に係るＤ級増幅器の全体構成を示す図である。
【図２】  この発明の実施の形態１に係る電源電圧検知回路の構成を示す回路図である。
【図３】  この発明の実施の形態２に係るＤ級増幅器の全体構成を示す図である。
【図４】  この発明の実施の形態２に係る電源電圧検知回路の構成を示す回路図である。
【図５】  この発明の実施の形態２に係る５０Ｖ系検知回路の構成を示す回路図である。
【図６】  この発明の実施の形態２に係る５Ｖ系検知回路の構成を示す回路図である。
【図７】  この発明の実施の形態２に係る５Ｖ系検知回路の他の構成（ヒステリシス特性を有する構成）を示す回路図である。
【図８】  従来技術に係る電源電圧検知回路の構成例を示す図である。
【符号の説明】
ＳＩＧ：信号源、９００：Ｄ級増幅器、９０１：入力段、９０２：変調回路、９０３：駆動回路、９０４，９０５：パワーＭＯＳトランジスタ、９０６，９０６０：電源電圧検知回路、Ｒ１〜Ｒ１０，Ｒ２１〜Ｒ２７：抵抗、ＭＰ１〜ＭＰ３，ＭＨＰ１，ＭＨＰ２：ＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＨＮ１〜ＭＨＮ３，ＭＮ１０〜ＭＮ１２：ＮＭＯＳトランジスタ、ＤＥＴ１：±５０Ｖ系検知回路、ＤＥＴ２，ＤＥＴ２０：＋５Ｖ系検知回路、ＤＥＴ３，ＤＥＴ３０：−５Ｖ系検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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