(57)【特許請求の範囲】
【請求項１】
第１の差動増幅回路により構成された比較段と、サンプリングクロックに同期して前記比較段の出力信号を取り込み同信号に対応するレベルの信号を保持して出力するラッチ段とを含み、前記ラッチ段は、前記比較段の出力信号を入力とする第２の差動増幅回路と、前記第２の差動増幅回路の出力信号を保持するラッチ本体とを有し、前記第２の差動増幅回路と前記ラッチ本体とは前記サンプリングクロックに同期して交互に動作する比較回路であって、
前記ラッチ段の出力信号を前記比較段に負帰還させる帰還回路を備えたことを特徴とする比較回路。
【請求項２】
前記帰還回路は前記ラッチ段が出力する差動信号を前記第１の差動増幅回路に負帰還させることを特徴とする請求項１記載の比較回路。
【請求項３】
前記帰還回路は第３の差動増幅回路により構成され、前記ラッチ段が出力する前記差動信号は前記第３の差動増幅回路を通じて前記第１の差動増幅回路に供給されていることを特徴とする請求項２記載の比較回路。
【請求項４】
前記第１の差動増幅回路は差動対を構成する第１および第２のトランジスターを含み、各トランジスターのコレクターはそれぞれ第１および第２の抵抗の直列回路を通じて電源線に接続され、前記第３の差動増幅回路が出力する差動信号の各信号は、それぞれ前記第１および第２の抵抗の共通接続点に供給されていることを特徴とする請求項３記載の比較回路。
【請求項５】
前記第１の差動増幅回路は差動対を構成する第１および第２のトランジスターを含み、各トランジスターのコレクターはそれぞれ第１および第２の抵抗の直列回路を通じて電源線に接続され、前記ラッチ段が出力する前記差動信号の各信号は、それぞれ前記帰還回路を成す抵抗を通じて前記第１および第２の抵抗の共通接続点に供給されていることを特徴とする請求項２記載の比較回路。
【請求項６】
並列型Ａ／Ｄ変換器において同Ａ／Ｄ変換器に入力されるアナログ電圧を基準電圧と比較すべく前記Ａ／Ｄ変換器に組み込まれていることを特徴とする請求項１記載の比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、並列型Ａ／Ｄ変換器などに用いる比較回路に関するものである。
【０００２】
【従来の技術】
アナログ信号を高速度でデジタル信号に変換する場合には従来より並列型のＡ／Ｄ変換器が用いられている。並列型Ａ／Ｄ変換器の基本構成はよく知られており、米国特許第４，２７６，５４３号の明細書に原形を見ることができる。並列型Ａ／Ｄ変換器では、アナログ信号を多数の比較回路により多数の基準電圧と比較する必要があるため、Ａ／Ｄ変換器の性能は比較回路の性能により大きく左右される。
【０００３】
図３は上記米国特許のＡ／Ｄ変換器を構成する比較回路を示す回路図である。各比較回路１０２のアナログ入力端子１０４はすべて共通に接続してデジタル化すべきアナログ入力信号Ｖｉｎが入力され、一方、基準電圧入力端子１０６には、各比較回路１０２ごとに異なる基準電圧Ｖｒｅｆが印加される。この比較回路１０２では初段のラッチ回路１０８（マスターラッチとも呼ぶ）が、アナログ入力Ｖｉｎと基準電圧入力Ｖｒｅｆとに直結されているため、サンプリングクロックＣＬＫ、ＣＬＫ’によるスイッチングノイズが入力側に戻る「キックバック」と呼ばれる現象が発生し、変換ノイズが増大する原因となっていた。
【０００４】
この現象を防ぐため、図４の回路図に示したように、マスターラッチ１１０の前に、比較段１１２としてプリアンプを設けて比較段１１２とラッチ段とを分離し、さらに比較段１１２とラッチ段とで電源ラインＡＶＣＣ、ＤＶＣＣおよびグランドラインＡＧＮＤ、ＤＧＮＤを分離するとともに、双方をエミッターフォロワー１１４、１１６のみで接続した構成の比較回路１１８が提案された（Yukio Akazawa, Atushi Iwata, Tsutomu Wakimoto, Tshuomu Kamato, Hiroaki Nakamura, Hyoh Ikawa, "A 400 MSPS 8b Flash AD Conversion LSI", ISSCC Digest of Technical Papers, pp. 98-99, Feb. 1987）。現在では、このような構成が並列型Ａ／Ｄ変換器の比較回路の標準となっている。
【０００５】
また、この構成では、比較段１１２とラッチ段１１０とが分離されていることから、比較段１１２では基準電圧Ｖｒｅｆの範囲を広くとることができ、また、ラッチ段では、電源ラインＤＶＣＣとグランドラインＤＧＮＤとの間に直列的に配置されるトランジスター（すなわち縦積みされるトランジスター）の数が少なくなって電源電圧を抑える上で有利となる。
【０００６】
【発明が解決しようとする課題】
並列型Ａ／Ｄ変換器の主要特性の１つに入力歪みの周波数特性がある。図５は従来の並列型Ａ／Ｄ変換器における入力歪み周波数特性の測定結果の一例を示すグラフである。図中、横軸は周波数、縦軸はＳＮＤＲを表している。
図５のグラフは、６ビットのＡ／Ｄ変換器に、そのフルレンジに近い正弦波電圧を入力し、Ａ／Ｄ変換器の出力をＦＦＴ処理して得たものである。Ａ／Ｄ変換器の出力にはアナログ的な歪みだけでなく、量子化歪みも含まれており、両者を含む信号は、Signal to (Noise + Distortion) Ratio、すなわちＳＮＤＲにより評価される。
図５に示されているように周波数の上昇とともにＳＮＤＲが低下しているが、このＳＮＤＲの低下の主な原因は、入力信号周波数の２倍、３倍といった低次の高調波成分の増加にあることが、Ａ／Ｄ変換器出力信号の周波数分析の結果、判明している。
【０００７】
このような低次高調波歪み（単に高調波歪みともいう）が、どのようなメカニズムで発生するかについては、歪みの要因が多岐に渡り、しかも各要因が相互に関連していて解析が困難であることから、これまでのところ充分には分かっていない。
たとえば、「INTEGRATED ANALOG-TO-DIGITAL AND DIGITAL-TO-ANALOG CONVERTERS」（Rudy van de Plassche, KLUWER ACADEMIC PUBLISHERS, 1994）の１８９ページから２０３ページに、高調波歪みの解析例が示されている。図６はこの高調波歪みの解析に関連して上記文献の１９１ページに示されている比較回路モデルを示す構成図である。このモデルは比較回路を、振幅制限器１２０と１次遅れ系１２２とに分解した構成であり、定性的には比較的良好に現象を説明することができる。しかし、ラッチ段が考慮されていないため、実際の比較回路を表すには単純化され過ぎている。
【０００８】
本発明の発明者は、自身の分析と経験から、良く設計された並列型Ａ／Ｄ変換器においては、高調波歪みの支配的な要因は、結局、比較回路の遅延時間、より詳しくはサンプリングディレーが入力信号によって変化することにあるという結論に至った。
図７は、Ａ／Ｄ変換器の入力信号と出力信号とを仮想的に重ねて示した波形図である。図７において、横軸は時間、縦軸は振幅の相対値をそれぞれ表している。また、実線は正弦波の入力信号を示し、一方、破線は変換結果の出力コードを、便宜上、アナログ量に換算して表している。実際のＡ／Ｄ変換器の出力は、振幅も時間も離散化されているが、高調波歪みに関しては、そのことは本質的なことではないので、Ａ／Ｄ変換器の出力をアナログ量と考えてもよい。
【０００９】
なお、実際のＡ／Ｄ変換器では、出力コードは入力信号をサンプリングした後、パイプラインディレー（すなわちサンプリングクロックの数クロック分に相当する遅延時間）をともなって出力される。しかし、図７ではサンプリングディレーを理解し易くするため、このパイプラインディレーは無いものとして出力コード（破線）が示されている。
【００１０】
図７に示したように、出力コードの波形は入力信号に対してサンプリングディレーの時間だけ遅れており、そして、サンプリングディレーは、たとえばサンプリングディレーτ１〜τ６のように正弦波の１周期内のタイミングにより大きさが異なっている。したがって、出力コードの波形は、入力信号の波形を単に遅延させたものではなく、入力信号の波形と異なったものになり、高調波歪みを含むものとなっている。
【００１１】
このような高調波歪みの原因となるサンプリングディレーの変動は次のようにして発生する。
図８の（Ａ）から（Ｃ）は、図４に示した比較回路１１８に供給されるサンプリングクロックＣＬＫＰ、アナログ入力信号Ｖｉｎ、ラッチ段の出力信号ＺＰをそれぞれ示す波形図である。
まず、図８の（Ｂ）に示したように、入力信号Ｖｉｎが波形１２４のように、サンプリング時刻Ｔｓ（サンプリングＣＬＫＰがローレベルからハイレベルに切り替わるタイミング）より充分に時間が経過したタイミングで基準電圧Ｖｒｅｆのラインを下から上へ横切るときは、比較回路１１８の出力信号ＺＰは、サンプリング時刻Ｔｓの後もローレベルのまま変化しない（図８の（Ｃ）に点線により示す）。
【００１２】
入力信号Ｖｉｎが波形１２６のようにサンプリング時刻Ｔｓより充分に手前のタイミングで基準電圧Ｖｒｅｆを越える場合は、サンプリング時刻Ｔｓにおいて比較段１１２の出力がラッチ段１１０に取り込まれ、出力信号ＺＰはローレベルからハイレベルへと変化する（図８の（Ｃ）で実線）。
【００１３】
したがって、これら２つのタイミングの間に、出力信号ＺＰが反転するか、しないかの境界が存在することになる。波形１２８は、その境界のタイミングで基準電圧Ｖｒｅｆを越える入力信号Ｖｉｎを表し、この入力信号Ｖｉｎが基準電圧Ｖｒｅｆを越えたタイミングからサンプリングＴｓまでの時間がサンプリングディレーτとなる。
【００１４】
このようなサンプリングディレーτは、入力信号Ｖｉｎのスルーレートに大きく依存する。厳密には入力信号Ｖｉｎの波形と基準電圧Ｖｒｅｆとに依存する複雑な関数で表されることになると考えられる。
なお、図８では、サンプリングクロックＣＬＫＰの立ち上がりのタイミング、詳しくは２相のサンプリングクロックＣＬＫＰ、ＣＬＫＮが交差する時刻をサンプリング時刻Ｔｓとしているが、実際にサンプリングが成立する時刻は、サンプリングクロックＣＬＫＰ、ＣＬＫＮが交差する時刻から若干ずれている。しかし、このずれはサンプリングディレーの変動を検討する場合には無視しても問題とはならない。
【００１５】
次に、入力信号Ｖｉｎによりサンプリングディレーτが変化するメカニズムについて図４を参照して具体的に説明する。サンプリングクロックＣＬＫＰがローレベルからハイレベルに遷移する場合を例にすると、このときマスターラッチ１１０を構成する、トランジスターＱ５、Ｑ６による差動増幅回路、すなわちトランスファー部１３０は、トランジスターＱ９がオンからオフへと変化して電流が流れなくなるので増幅度が徐々に低下し、したがって比較器としての感度が次第に鈍くなる。逆に、マスターラッチ１１０を構成する、トランジスターＱ７、Ｑ８によるラッチ本体１３２は、トランジスターＱ１０がオフからオンに変化して電流が流れるようになるため動作状態となり、サンプリングクロックＣＬＫＰがハイレベルとなった段階では、ラッチ本体１３２は直前の入力信号を保持した状態となる。これがマスターラッチ１１０の通常の動作である。
【００１６】
このような遷移を確実にするため、ラッチ回路には通常、セットアップ時間およびホールド時間が規制され、これらの期間中は入力信号が変化することを禁止している。しかし、並列型Ａ／Ｄ変換器では、図８からも分かるように、入力信号はいずれのタイミングにおいても変化する可能性があり、その結果、以下に説明する要因によりサンプリングディレーτの変動が生じる。
【００１７】
入力信号Ｖｉｎのスルーレートが大きく、かつ入力信号が基準電圧Ｖｒｅｆより充分に低いレベルから充分に高いレベルまで変化する場合には、比較段１１２を構成する、トランジスターＱ１、Ｑ２による差動増幅回路１３４は遅延時間が一定のスイッチ回路として動作し、その出力信号は入力信号に依存しない速度でハイレベルまたはローレベルに振り切れる。そのため、この場合にはトランスファー部１３０の感度がある程度低下するタイミングまでトランスファー部１３０によりラッチ本体１３２が駆動され、その結果、サンプリングディレーはほぼ不変であり、かつ小さくなる。このような状況は、入力信号がたとえば図７に示したように正弦波の場合、振幅の中間部で生じ、したがって基準電圧Ｖｒｅｆがこの中間部の電圧である比較回路１１８では、サンプリングディレーはあまり変化せず、かつ小さいものとなる。図７ではサンプリングディレーτ２、τ５およびその前後が、この場合のサンプリングディレーを示している。なお、後に説明する理由によりサンプリングディレーτ２はサンプリングディレーτ５より一般には若干長くなっている。
【００１８】
一方、入力スルーレートが小さい場合には、差動増幅回路１３４はスイッチ回路ではなく線形の増幅回路として動作するため、差動増幅回路１３４に係わる寄生容量の充放電電流が減少し、比較段１１２の伝搬遅延時間が増大する。さらに、入力信号Ｖｉｎの大きさが基準電圧Ｖｒｅｆに近い場合は直流的に見ても、比較段１１２は入力信号と基準電圧との差に比例した電圧しか出力できなくなる。その結果、これら２つの要因が複合してマスターラッチ１１０に対する入力信号の振幅が小さくなり、遷移時にトランスファー部１３０の感度が大きい期間でしかラッチ本体１３２の反転が行えなくなる。
【００１９】
したがって、入力信号がたとえば図７に示したように正弦波なら、そのピークに近づくと、基準電圧Ｖｒｅｆがピーク付近の電圧に設定されている比較回路１１８においてサンプリングディレーが急増する。図７ではサンプリングディレーτ３、τ６がこれにあたる。
さらに、入力正弦波のピーク付近では、比較段１１２が反転できない箇所が生じ、その結果、出力コード波形の振幅が低下する。
【００２０】
正弦波のピークの前後では、対応する基準電圧Ｖｒｅｆの比較回路１１８において、入力信号Ｖｉｎはピークの前に基準電圧Ｖｒｅｆを越えた後すぐに基準電圧Ｖｒｅｆより低くなるため、比較段１１２の出力は、入力信号Ｖｉｎが基準電圧Ｖｒｅｆを越えた後、反転するものの、完全にハイレベルまたはローレベルになる前に、入力信号Ｖｉｎが基準電圧Ｖｒｅｆより低くなって、もとのレベルに戻ることになる。したがって、正弦波のピークの直後では、入力信号Ｖｉｎが基準電圧Ｖｒｅｆより低くなった後、比較段１１２の出力が対応するレベルになるまでの遅延時間は非常に短くなる。よって、正弦波のピークの直後の領域では、サンプリングディレーは、サンプリングディレーτ１、τ４のように短くなる。
【００２１】
さらに、図７に示したように、入力信号Ｖｉｎが上昇する場合と下降する場合とでサンプリングディレーは異なり、たとえばサンプリングディレーτ５、τ２を比較して分かるように、一般には上昇時には長く、下降時には短くなる（なお図７では強調して示されている）。これは主に、入力信号Ｖｉｎは動的に変化するが基準電圧Ｖｒｅｆは固定電圧であることに起因して、トランジスターＱ１、Ｑ２が、それらに係わる寄生容量も含め、異なる動作状態となることによる。
【００２２】
このようにサンプリングディレーは非線形性の強い現象であるため、解析的なモデルを作成することは困難であり、また、数値計算によるシミュレーションも、これまでは困難であった。そのため、従来はこのような高調波歪みに対して有効な手だては見いだされておらず、せいぜい比較回路において各部の回路電流を増やして比較回路そのものを高速化するといった程度のことしか行われていなかった。しかも、この方法では、ある程度までは電流を増すことで効果が得られるものの、それ以上は電流を増加させても高調波歪みは改善せず、限界があった。
【００２３】
また、サンプルホールド回路を比較回路の前に配置して、サンプリングの前後で入力信号を一定にするという方法を採ることも考えられるが、高速のサンプルホールド回路の実現自体に高度の技術を必要とするため、単に問題を比較回路からサンプルホールド回路に移すのみとなる可能性が高い。さらに、サンプルホールド回路には一般にＡ／Ｄ変換器より高い電源電圧が必要となるため、消費電力が増大するという問題が生じる。
【００２４】
本発明はこのような問題を解決するためになされたもので、その目的は、サンプリングディレーの変動が少なく、並列型Ａ／Ｄ変換器などにおいて高調波歪みを抑制できる比較回路を提供することにある。
【００２５】
【課題を解決するための手段】
本発明は上記目的を達成するため、第１の差動増幅回路により構成された比較段と、サンプリングクロックに同期して前記比較段の出力信号を取り込み同信号に対応するレベルの信号を保持して出力するラッチ段とを含み、前記ラッチ段は、前記比較段の出力信号を入力とする第２の差動増幅回路と、前記第２の差動増幅回路の出力信号を保持するラッチ本体とを有し、前記第２の差動増幅回路と前記ラッチ本体とは前記サンプリングクロックに同期して交互に動作する比較回路であって、前記ラッチ段の出力信号を前記比較段に負帰還させる帰還回路を備えたことを特徴とする。
【００２６】
比較回路の動作において、入力信号のスルーレートが高い場合には、上述のように比較段からは充分な振幅の差動信号がラッチ段のトランスファー部に供給されるので、第２の差動増幅回路が非動作状態に遷移しつつあって感度が低下しているときでも第２の差動増幅回路はラッチ本体を駆動して反転させることができる。そのため、サンプリングディレーは短かくなる。
しかし、本発明ではこのとき、第２の差動増幅回路の出力信号が充分な振幅を有していることから、比較段の出力信号は負帰還により強く抑制され、したがって第２の差動増幅回路の入力信号は振幅が低下する。そのため、第２の差動増幅回路は、従来より高い感度を有しているタイミングでなければラッチ本体を反転できなくなり、よってサンプリングディレーは長くなる。
【００２７】
一方、入力信号のスルーレートが低い場合には、上述したように、比較段から第２の差動増幅回路に供給される差動信号は振幅が不充分となるため、第２の差動増幅回路が非動作状態に遷移しつつあって感度が低下しているときは、第２の差動増幅回路はラッチ本体を駆動できず、そのためサンプリングディレーは長くなる。
しかし、本発明ではこのとき、第２の差動増幅回路の出力信号の振幅が小さいことから、比較段の出力信号は負帰還によってあまり抑制されず、したがって第２の差動増幅回路の入力信号は大きくなる。そのため、第２の差動増幅回路は、従来より低い感度を有しているタイミングでもラッチ本体を反転でき、よってサンプリングディレーは短くなる。
その結果、本実施の形態例の比較回路では、全体としてサンプリングディレーの変動が抑えられる。
【００２８】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１は本発明による比較回路の一例を示す回路図である。
本実施の形態例の比較回路２は、たとえば並列型Ａ／Ｄ変換器に多数組み込んで入力アナログ信号と多数の基準電圧とを比較するために用いるべく構成されている。そして、図１に示したように、２つの信号、すなわち入力信号Ｖｉｎと基準電圧Ｖｒｅｆの大きさを比較し比較結果にもとづきレベルが異なる信号を出力する比較段４と、サンプリングクロックＣＬＫＰ、ＣＬＫＮに同期して比較段４の出力信号を取り込み同信号に対応するレベルの信号を保持して出力するラッチ段６とを含み、さらに、ラッチ段６の出力信号を比較段４に負帰還させる帰還回路８を備えている。
【００２９】
比較段４は比較器として機能する第１の差動増幅回路１０により構成され、ラッチ段６は第１の差動増幅回路１０が出力する差動信号１２を入力信号として取り込むと共に同信号に対応するレベルの差動信号ＺＰ、ＺＮを出力する。帰還回路８は、このラッチ段６が出力する差動信号ＺＰ、ＺＮを第１の差動増幅回路１０に負帰還させる。
【００３０】
ラッチ段６は、第１の差動増幅回路１０が出力する差動信号１２を入力とする第２の差動増幅回路１４と、第２の差動増幅回路１４の出力信号を保持するラッチ本体１６とを有し、第２の差動増幅回路１４とラッチ本体１６とはサンプリングクロックＣＬＫＰ、ＣＬＫＮに同期して交互に動作する。
帰還回路８は、図１に示したように、第３の差動増幅回路１８により構成されている。ラッチ段６、したがって第２の差動増幅回路１４が出力する差動信号ＺＰ、ＺＮは、第３の差動増幅回路１８に入力され、第３の差動増幅回路１８が出力する差動信号２０が比較段４の第１の差動増幅回路１０に供給されている。
【００３１】
上記第１の差動増幅回路１０は差動対を構成するトランジスターＱ１、Ｑ２（本発明に係わる第１および第２のトランジスター）を含み、各トランジスターＱ１、Ｑ２のコレクターはそれぞれ抵抗Ｒ１、Ｒ３（本発明に係わる第１および第２の抵抗）、および抵抗Ｒ２、Ｒ４（本発明に係わる第１および第２の抵抗）の直列回路を通じて電源線ＶＣＣに接続され、第３の差動増幅回路１８が出力する差動信号２０の各信号は、それぞれ抵抗Ｒ１、Ｒ２の共通点および抵抗Ｒ２、Ｒ４の共通接続点に供給されている。また、トランジスターＱ１、Ｑ２のエミッターは共に定電流源２２の一端に接続され、定電流源２２の他端はグランドＧＮＤに接続されている。入力信号Ｖｉｎおよび基準電圧ＶｒｅｆはそれぞれトランジスターＱ１、Ｑ２のベースに入力されている。
【００３２】
ラッチ段６は、差動増幅回路１４から成るトランスファー部２４とラッチ本体１６とから成る。トランスファー部２４は差動対を成すトランジスターＱ５、Ｑ６を含み、トランジスターのＱ５、Ｑ６のコレクターはそれぞれ抵抗Ｒ５、Ｒ６を通じて電源ラインＶＣＣに接続され、エミッターは共に、スイッチング手段としてのトランジスターＱ９のコレクターに接続されている。そしてベースはそれぞれ差動増幅回路１０の出力であるトランジスターＱ１、Ｑ２のコレクターに接続されている。また、トランジスターＱ９のエミッターは定電流源２６の一端に接続され、定電流源の他端はグランドＧＮＤに接続されている。
【００３３】
ラッチ本体１６は、差動対を成すトランジスターＱ７、Ｑ８を含み、トランジスターのＱ７、Ｑ８のベースはそれぞれトランジスターＱ６、Ｑ５のコレクターに接続され、エミッターは共に、スイッチング手段としてのトランジスターＱ１０のコレクターに接続されている。そしてトランジスターＱ７、Ｑ８のコレクターはそれぞれトランジスターＱ８、Ｑ７のベースに接続され、またコレクターから差動信号ＺＰ、ＺＮが出力されている。トランジスターＱ１０のエミッターは定電流源２６の一端に接続されている。
【００３４】
トランジスターＱ９、Ｑ１０のベースには２相のサンプリングクロックＣＬＫＮ、ＣＬＫＰが入力され、これによりトランジスターＱ９、Ｑ１０は交互にオン／オフし、したがってトランスファー部２４とラッチ本体１６とが交互に動作する。
【００３５】
帰還回路８を構成する第３の差動増幅回路１８は、図１に示したように、差動対を成すトランジスターＱ３、Ｑ４を含み、トランジスターＱ３、Ｑ４のコレクター（第３の差動増幅回路１８の出力）はそれぞれ抵抗Ｒ１、Ｒ２の共通点および抵抗Ｒ２、Ｒ４の共通接続点に接続され、エミッターはともに、一端がグランドＧＮＤに接続された定電流源２８の他端に接続されている。トランジスターＱ３、Ｑ４のベースはそれぞれトランスファー部２４のトランジスターＱ６、Ｑ５のコレクターに接続されている。
また、本実施の形態例では、図４の比較回路と異なり、比較段４およびラッチ段６の電源ラインＶＣＣおよびグランドラインＧＮＤはそれぞれ共通となっている。
【００３６】
このような構成において、まず、比較回路２の比較手段としての基本動作は次のようなものとなる。比較段４は入力信号Ｖｉｎと基準電圧Ｖｒｅｆとを比較し、比較結果をトランジスターＱ１、Ｑ２のコレクターより差動信号１２として出力する。この差動信号１２はラッチ段６のトランスファー部２４を構成するトランジスターＱ５、Ｑ６のベースに供給され、サンプリングクロックＣＬＫＮがハイレベル、サンプリングクロックＣＬＫＰがローレベルの期間において、トランジスターＱ９が導通状態となることから、トランスファー部２４の出力、すなわちトランジスターＱ５、Ｑ６のコレクターより出力される。
【００３７】
その後、サンプリングクロックＣＬＫＮ、ＣＬＫＰが切り替わると、トランジスターＱ９に代わってトランジスターＱ１０がオンする。これにより、ラッチ本体１６は、トランスファー部２４が非動作状態になる直前に出力していた差動信号を取り込んで保持し、結果を差動信号ＺＰ、ＺＮとして出力する。このような動作がサンプリングクロックＣＬＫＮ、ＣＬＫＰが切り替わるごとに繰り返される。
【００３８】
本実施の形態例の比較回路２では、このような基本動作に加えて、帰還回路８によりラッチ段６の出力が比較段４に負帰還されており、その結果、以下のようにしてサンプリングディレーの変動が抑制される。
入力信号のスルーレートが高い場合には、上述したように、比較段４からは充分な振幅の差動信号１２がラッチ段６のトランスファー部２４に供給されるので、トランスファー部２４が非動作状態に遷移しつつあって感度が低下しているときでもトランスファー部２４はラッチ本体１６を駆動して反転させることができる。そのため、サンプリングディレーは短かくなる。
【００３９】
しかし、本実施の形態例の比較回路２ではこのとき、トランスファー部２４の出力信号が充分な振幅を有していることから、比較段４の出力信号は負帰還により強く抑制され、したがってトランスファー部２４の入力信号は弱くなる。そのため、トランスファー部２４は、従来より高い感度を有しているタイミングでなければラッチ本体１６を反転できなくなり、よってサンプリングディレーは長くなる。
なお、トランスファー部２４が非動作状態に遷移しつつあるとき、ラッチ本体１６は逆に動作状態に遷移しつつあり、このときトランスファー部２４とラッチ本体１６とは一時的に両方が同時に動作することになる。そのため、このような期間ではラッチ本体１６からの負帰還もサンプリングディレーを長くするのに有効に働く。
【００４０】
一方、入力信号のスルーレートが低い場合には、上述したように、比較段４からは振幅が不充分な差動信号１２がラッチ段６のトランスファー部２４に供給されるので、トランスファー部２４が非動作状態に遷移しつつあって感度が低下しているときは、トランスファー部２４はラッチ本体１６を駆動できず、そのためサンプリングディレーは長くなる。
【００４１】
しかし、本実施の形態例の比較回路２ではこのとき、トランスファー部２４の出力信号の振幅は小さいことから、比較段４の出力信号は負帰還によってあまり抑制されず、したがってトランスファー部２４の入力信号は大きくなる。そのため、トランスファー部２４は、従来より低い感度を有しているタイミングでもラッチ本体１６を反転でき、よってサンプリングディレーは短くなる。
なお、上述のようにトランスファー部２４およびトランスファー部２４が遷移状態にあるとき一時的に両方が同時に動作し、ラッチ本体１６からの負帰還もサンプリングディレーの変動を抑えるのに有効に働く。
その結果、本実施の形態例の比較回路２では、全体としてサンプリングディレーの変動が抑えられる。
【００４２】
また、上述したようにサンプリングディレーの変動はスルーレートの差異以外の要因によっても生じるが、その場合にも、本実施の形態例では負帰還の作用によりトランスファー部２４に供給される差動信号１２の振幅が安定化されるので、サンプリングディレーの変動が効果的に抑制される。
そして、本実施の形態例の比較回路２を組み込んだ並列型Ａ／Ｄ変換器では、比較回路２におけるサンプリングディレーの変動が小さいことから、高調波歪みの抑制が可能となる。本発明の発明者が行った数値計算によるシミュレーションの結果からも、本実施の形態例の比較回路２を用いた並列型Ａ／Ｄ変換器において高調波歪みが抑制されることを確認することができた。
【００４３】
次に、本発明の第２の実施の形態例について説明する。
図２は第２の実施の形態例としての比較回路を示す回路図である。図中、図１と同一の要素には同一の符号が付されており、それらに関する説明はここでは省略する。
図２に示した第２の実施の形態例の比較回路３０が上述した比較回路２と異なるのは、帰還回路８を比較段とラッチ段が共通インピーダンスを持つ構成に置き換えた点である。すなわち、本実施の形態例では、差動増幅回路１５の負荷回路を成す抵抗Ｒ５、Ｒ６自体により帰還回路３２を構成し、抵抗Ｒ５はトランジスターＱ５のコレクターと、抵抗Ｒ１、Ｒ３の共通接続点との間に接続され、抵抗Ｒ６はトランジスターＱ６のコレクターと、抵抗Ｒ２、Ｒ４の共通接続点との間に接続されている。そして、差動増幅回路１５の負荷回路は、帰還回路３２を構成する抵抗Ｒ５、Ｒ６とともに、差動増幅回路１０の負荷回路をも構成する抵抗Ｒ３、Ｒ４を含む構成となっている。
【００４４】
このような構成とすると、比較段４からラッチ段６へのフィードスルーが発生するが、全体としてはラッチ段６から比較段４に充分に信号を帰還させることができ、比較回路２と同様の効果を得ることができる。
本発明の発明者は、本実施の形態例の比較回路３０を用いた並列型Ａ／Ｄ変換器において高調波歪みが抑制されることを、数値計算によるシミュレーションによって確認し、さらに集積回路化した実際の比較回路において検証した。
また、この第２の実施の形態例では、素子数を増すことなく負帰還をかけることができ、そして消費電力も増えない。特に並列型Ａ／Ｄ変換器では、多数の比較回路が必要であるため、これらの効果は非常に大きい。
【００４５】
なお、本発明は、言うまでもなく並列型Ａ／Ｄ変換器において比較回路を多数用いる場合のみならず、比較回路を単独で用いる場合にもサンプリングディレーを抑制して、その効果を発揮するものである。
上記実施の形態例は、比較段とラッチ段を設けるという点で図４に示した従来の比較回路と共通している。しかし、従来の比較回路は、比較段とラッチ段とを分離することを主眼としているのに対し、本実施の形態例では、逆に帰還回路によって比較段はラッチ段の影響を受ける構成となっている。したがって、図４の比較回路と実施の形態例の比較回路とは根本的に設計思想が異なっている。また、本実施の形態例では比較段とラッチ段とで、電源ラインおよびＧＮＤラインを共通化しており、この点でも図４の比較回路と異なっている。なお、電源ラインおよびグランドラインを共通化してもキックバックの影響が無視できる程度に小さいことは、近年のシミュレーション技術の発達により確認可能となっている。
【００４６】
【発明の効果】
以上説明したように本発明は、第１の差動増幅回路により構成された比較段と、サンプリングクロックに同期して前記比較段の出力信号を取り込み同信号に対応するレベルの信号を保持して出力するラッチ段とを含み、前記ラッチ段は、前記比較段の出力信号を入力とする第２の差動増幅回路と、前記第２の差動増幅回路の出力信号を保持するラッチ本体とを有し、前記第２の差動増幅回路と前記ラッチ本体とは前記サンプリングクロックに同期して交互に動作する比較回路であって、前記第２の差動増幅回路の出力信号を前記比較段に負帰還させる帰還回路を備えたことを特徴とする。
【００４７】
比較回路の動作において、入力信号のスルーレートが高い場合には、上述のように比較段からは充分な振幅の差動信号がラッチ段のトランスファー部に供給されるので、第２の差動増幅回路が非動作状態に遷移しつつあって感度が低下しているときでも第２の差動増幅回路はラッチ本体を駆動して反転させることができる。そのため、サンプリングディレーは短かくなる。
しかし、本発明ではこのとき、第２の差動増幅回路の出力信号が充分な振幅を有していることから、比較段の出力信号は負帰還により強く抑制され、したがって第２の差動増幅回路の入力信号は振幅が低下する。そのため、第２の差動増幅回路は、従来より高い感度を有しているタイミングでなければラッチ本体を反転できなくなり、よってサンプリングディレーは長くなる。
【００４８】
一方、入力信号のスルーレートが低い場合には、上述したように、比較段から第２の差動増幅回路に供給される差動信号は振幅が不充分となるため、第２の差動増幅回路が非動作状態に遷移しつつあって感度が低下しているときは、第２の差動増幅回路はラッチ本体を駆動できず、そのためサンプリングディレーは長くなる。
しかし、本発明ではこのとき、第２の差動増幅回路の出力信号の振幅が小さいことから、比較段の出力信号は負帰還によってあまり抑制されず、したがって第２の差動増幅回路の入力信号は大きくなる。そのため、第２の差動増幅回路は、従来より低い感度を有しているタイミングでもラッチ本体を反転でき、よってサンプリングディレーは短くなる。
その結果、本実施の形態例の比較回路では、全体としてサンプリングディレーの変動が抑えられる。
そして、本発明の比較回路を組み込んだ並列型Ａ／Ｄ変換器では、比較回路におけるサンプリングディレーの変動が小さいことから、高調波歪みを抑制することができる。
【図面の簡単な説明】
【図１】本発明による比較回路の一例を示す回路図である。
【図２】第２の実施の形態例としての比較回路を示す回路図である。
【図３】従来のＡ／Ｄ変換器を構成する比較回路を示す回路図である。
【図４】従来の他の比較回路を示す回路図である。
【図５】従来の並列型Ａ／Ｄ変換器における入力歪み周波数特性の測定結果の一例を示すグラフである。
【図６】高調波歪みの解析に関連した比較回路モデルを示す構成図である。
【図７】Ａ／Ｄ変換器の入力信号と出力信号とを仮想的に重ねて示した波形図である。
【図８】（Ａ）から（Ｃ）は、図４に示した比較回路に供給されるサンプリングクロックＣＬＫＰ、アナログ入力信号Ｖｉｎ、ラッチ段の出力信号ＺＰをそれぞれ示す波形図である。
【符号の説明】
２……比較回路、４……比較段、６……ラッチ段、８……帰還回路、１０……第１の差動増幅回路、１２……差動信号、１４……第２の差動増幅回路、１６……ラッチ本体、１８……第３の差動増幅回路、２０……差動信号、２２……定電流源、２４……トランスファー部、２６……定電流源、２８……定電流源、３０……比較回路、３２……帰還回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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