(57)【特許請求の範囲】
【請求項１】
入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力が入力される差動増幅回路と、
該差動増幅回路に接続された電流源スイッチと、
前記差動増幅回路の出力を判定する判定回路と、を備え、
前記電流源スイッチは、前記入力信号のサンプリング期間中に、前記差動増幅回路に電流を流すように動作し、且つ、該入力信号のサンプリング期間中以外に、該差動増幅回路に電流を流さないように動作することを特徴とするレシーバ回路。
【請求項２】
請求項１に記載のレシーバ回路において、
前記電流源スイッチの動作によって、前記差動増幅回路は、前記入力信号のサンプリング期間中に前記サンプリング回路の出力状態に応じた信号を前記判定回路へ出力するように制御され、且つ、該入力信号のサンプリング期間中以外は略一定の信号を該判定回路へ出力するように制御されることを特徴とするレシーバ回路。
【請求項３】
請求項２に記載のレシーバ回路において、さらに、前記サンプリング回路が入力信号のサンプリングを行う前に、前記判定回路の入力をプリチャージするプリチャージ回路を備えることを特徴とするレシーバ回路。
【請求項４】
請求項２に記載のレシーバ回路において、前記サンプリング回路は、一連のビット列をサンプルする複数のサンプルスイッチを備え、且つ、前記差動増幅回路は、該各サンプルスイッチに対応して複数設けられていることを特徴とするレシーバ回路。
【請求項５】
請求項２に記載のレシーバ回路において、前記差動増幅回路は、複数のバッファ回路ユニットを備え、該各バッファ回路ユニットの出力の大きさを調整することで信号伝送路の特性を補償するようにしたことを特徴とするレシーバ回路。
【請求項６】
請求項２に記載のレシーバ回路において、前記差動増幅回路は、前記サンプリング回路が入力信号のサンプリングを行う前に当該差動増幅回路に微小電流を流しておく微小電流回路を備えることを特徴とするレシーバ回路。
【請求項７】
入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力の判定を行う判定回路と、
前記サンプリング回路の入力から出力までのトランスコンダクタンスを動的に変化させて、該サンプリング回路の出力の入力信号依存性をサンプリング時点以外は十分小さくするサンプリング制御回路とを備えることを特徴とするレシーバ回路。
【請求項８】
請求項７に記載のレシーバ回路において、前記サンプリング制御回路は、前記サンプリング回路の入力から出力までのトランスコンダクタンスの変化をスイッチングにより行うことを特徴とするレシーバ回路。
【請求項９】
請求項８に記載のレシーバ回路において、前記トランスコンダクタンスのスイッチングは、差動対トランジスタのテイル電流のスイッチングにより行うことを特徴とするレシーバ回路。
【請求項１０】
請求項９に記載のレシーバ回路において、前記テイル電流のスイッチングは、電流路を、該当するトランスコンダクタのテイル電流側の経路とそれ以外の経路との間で切り替える電流切り替えにより行うことを特徴とするレシーバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、高速の信号伝送に用いるレシーバ回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。
【０００４】
そこで、高速の信号伝送を実現するために、符号間干渉を取り除き、より正確なデータの判定を行うことができるレシーバ回路の提供が要望されている。
【０００５】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００６】
このように高い信号周波数は、例えば、ＬＳＩ内部よりも高い周波数であるため信号の受信回路には高速動作が可能なレシーバ回路が必要になる。一般に、レシーバ回路は、入力線に直列に設けられたスイッチおよびバッファ回路で構成され、スイッチが切れるタイミングにおける信号の値がサンプルされてバッファ回路の出力となり、このバッファ回路の出力をラッチすることで信号の値を判定するようになっている。
【０００７】
図１は信号伝送システムの全体構成を模式的に示すブロック図である。図１において、参照符号１はドライバ回路（送信回路）、２は伝送線路（信号伝送路）、３はレシーバ回路（受信回路）を示している。ここで、送信側のドライバ回路１および受信側のレシーバ回路３は、例えば、それぞれ異なるＬＳＩや匡体に設けられるが、さらに、１つのＬＳＩにおける異なる回路ブロックに設けられることもある。
【０００８】
図２は図１におけるレシーバ回路３の一例を示すブロック図である。
【０００９】
図２に示されるように、レシーバ回路３は、例えば、ドライバ回路１から伝送線路２を介して送られる１０Ｇｂｐｓの高速のデータ（相補データ、差動データ）ＤＡＴＡ，ＤＡＴＡＸを、インターリーブにより２．５ＧＨｚのクロック信号で動作する４つのレシーバユニット３１〜３４で受信（判定）するように構成されている。すなわち、１０Ｇｂｐｓの入力データＤＡＴＡ，ＤＡＴＡＸは、４交代で動作する４つのレシーバユニット３１〜３４により、４ビットで２．５Ｇｂｐｓのデータとして受信される。
【００１０】
図３は従来のレシーバ回路におけるレシーバユニットの一例を示すブロック回路図であり、図２に示すレシーバ回路３におけるレシーバユニット３１の従来の一構成例を示すものである。
【００１１】
図３に示されるように、レシーバユニット３１（レシーバユニット３２〜３４も同様）は、サンプルスイッチ３１１，３１２、バッファ回路３２０、判定回路３３０、および、電流源３４０を備えて構成されている。各サンプルスイッチ３１１，３１２は、クロック信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御されるトランスファゲートとして構成され、例えば、２．５ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング（クロック信号ｃｌｋｘの立ち下がりタイミング）で入力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路３２０に取り込むようになっている。ここで、クロック信号φ３は、四相クロック信号φ０〜φ３の内の１つで、φ３＝／φ１となっている。なお、信号／φ１は、信号φ１の相補（反転レベル）の信号を示している。
【００１２】
バッファ回路３２０は、負荷３２１，３２２および差動入力用のｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）３２３，３２４を備えた差動増幅器として構成され、トランジスタ３２３，３２４のソースは、共通接続されると共に電流源３４０を介して低電位の電源線ＶSSに接続されている。さらに、バッファ回路３２０の出力は、トランジスタ３２３，３２４と負荷３２１，３２２との各接続ノードから取り出されて判定回路３３０に供給され、また、負荷３２１，３２２の各他方の端子は、高電位の電源線ＶDDに接続されている。判定回路３３０は、バッファ回路３２０の差動出力を比較判定してデータｄａｔａ０を出力する。
【００１３】
【発明が解決しようとする課題】
図４は従来のレシーバ回路における課題を説明するための図であり、図４（ａ）は送信信号の波形を示し、図４（ｂ）は受信信号の波形を示し、そして、図４（ｃ）は判定信号の波形を示している。
【００１４】
図４（ａ）と図４（ｂ）との比較から明らかなように、送信側のドライバ回路１の出力である送信信号は、伝送線路２を介して受信側のレシーバ回路３に受信（入力）信号（ＤＡＴＡ，ＤＡＴＡＸ）として供給されるが、この受信信号は、伝送線路２の伝送路特性等によりその波形が大きく鈍ったものになる。
【００１５】
そして、この波形の鈍った受信信号が、上述したレシーバユニット３１（レシーバ回路３）で受信および判定される。すなわち、サンプルスイッチ３１１，３１２をオンとして受信信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路３２０に取り込み、そのバッファ回路３２０の出力を判定回路３３０で判定するようになっている。
【００１６】
この従来のレシーバ回路において、サンプリングのタイミング以前の信号値（サンプルスイッチ３１１，３１２をオンする前の受信信号）は、そのままバッファ回路３２０で増幅されて判定回路３３０の入力になっている。そのため、判定回路３３０の入力（判定信号）は、判定を行うタイミングよりも前の信号値に応じて電圧が大きく変動する。判定回路の入力ノードの電圧値の変化速度には限界があるため、従来のレシーバ回路３においては、この変動により符号間干渉（過去の信号の値が判定回路に悪影響を与える）が生じ、データの正確な受信（判定）の妨げとなっている。
【００１７】
本発明は、上述した従来のレシーバ回路が有する課題に鑑み、符号間干渉を取り除き、より正確なデータ判定を行うことのできるレシーバ回路の提供を目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、入力信号をサンプリングするサンプリング回路と、該サンプリング回路の出力が入力される差動増幅回路と、該差動増幅回路に接続された電流源スイッチと、前記差動増幅回路の出力を判定する判定回路と、を備え、前記電流源スイッチは、前記入力信号のサンプリング期間中に、前記差動増幅回路に電流を流すように動作し、且つ、該入力信号のサンプリング期間中以外に、該差動増幅回路に電流を流さないように動作することを特徴とするレシーバ回路が提供される。
【００１９】
ここで、前記電流源スイッチの動作によって、前記差動増幅回路は、前記入力信号のサンプリング期間中に前記サンプリング回路の出力状態に応じた信号を前記判定回路へ出力するように制御され、且つ、該入力信号のサンプリング期間中以外は略一定の信号を該判定回路へ出力するように制御されるのが好ましい。
【００２０】
さらに、本発明によれば、入力信号をサンプリングするサンプリング回路と、該サンプリング回路の出力の判定を行う判定回路と、前記サンプリング回路の入力から出力までのトランスコンダクタンスを動的に変化させて、該サンプリング回路の出力の入力信号依存性をサンプリング時点以外は十分小さくするサンプリング制御回路とを備えることを特徴とするレシーバ回路が提供される。
【００２１】
図５は本発明に係るレシーバ回路の第１の形態における原理構成の一例を示すブロック回路図であり、前述した図２のレシーバ回路におけるレシーバユニットの一構成例を示すものである。
【００２２】
図５に示されるように、レシーバユニット３１（レシーバユニット３２〜３４も同様）は、サンプルスイッチ４１１，４１２、バッファ回路４２０、判定回路４３０、および、電流源４４０を備えて構成されている。各サンプルスイッチ４１１，４１２は、クロック信号ｃｌｋ（φ１），ｃｌｋｘ（φ３）により制御されるトランスファゲートとして構成され、例えば、２．５ＧＨｚのクロック信号ｃｌｋの立ち上がりタイミング（クロック信号ｃｌｋｘの立ち下がりタイミング）で入力信号（ＤＡＴＡ，ＤＡＴＡＸ）をバッファ回路４２０に取り込むようになっている。ここで、信号ＤＡＴＡＸは、信号ＤＡＴＡの相補（反転レベル）の信号を示し、また、クロック信号φ３は、四相クロック信号φ０〜φ３の内の１つで、φ３＝／φ１となっている。なお、信号／φ１は、信号φ１の相補の信号を示している。なお、本発明に係るレシーバ回路の第１の形態は、４つのレシーバユニット（３１）により構成されるものに限定されず、例えば、２つまたは８つといった複数のレシーバユニットにより構成することもできる。
【００２３】
バッファ回路４２０は、能動負荷（アクティブロード）４２１，４２２および差動入力用のｎＭＯＳトランジスタ４２３，４２４を備えた差動増幅器として構成され、トランジスタ４２３，４２４のソースは、共通接続されると共に電流源４４０を介して低電位の電源線ＶSSに接続されている。さらに、バッファ回路４２０の出力は、トランジスタ４２３，４２４と負荷４２１，４２２との各接続ノードから取り出されて判定回路４３０に供給され、また、負荷４２１，４２２の各他方の端子は、高電位の電源線ＶDDに接続されている。
【００２４】
電流源４４０は、クロック信号ｃｌｋｘ（φ３）によりスイッチング制御（クロック信号φ３が高レベル『Ｈ』でスイッチオン）され、また、判定回路４３０は、クロック信号φ０により判定動作が制御（クロック信号φ０が高レベル『Ｈ』で判定）されるようになっている。なお、クロック信号φ０は、四相信号φ０〜φ３の内の１つで、クロック信号φ３（ｃｌｋｘ）と９０度の位相差を有している。そして、判定回路４３０は、クロック信号φ０に従ってバッファ回路４２０の差動出力を比較判定してデータｄａｔａ０を出力する。
【００２５】
図６は図５のレシーバ回路の動作を説明するための図であり、図６（ａ）は送信信号の波形を示し、図６（ｂ）は受信信号の波形を示し、そして、図６（ｃ）は判定信号の波形を示している。ここで、図６（ａ）および図６（ｂ）に示す送信および受信波形は、前述した図４（ａ）および図４（ｂ）と同様の波形となっている。
【００２６】
図６（ｃ）と図４（ｃ）との比較から明らかなように、本発明に係るレシーバ回路は、例えば、図５に示されるように、サンプルスイッチ４１１，４１２がクロック信号φ１（φ３）により制御されると共に、電流源４４０がクロック信号φ３によりスイッチング制御され、さらに、判定回路４３０がクロック信号φ０により動作制御されるようになっているため、以前の信号による符号間干渉を取り除き、より正確なデータ判定が可能になる。
【００２７】
すなわち、本発明に係るレシーバ回路は、図５に示されるように、サンプリングスイッチ（サンプリング回路）４１１，４１２の後段にバッファ回路４２０が設けられ、このバッファ回路４２０および負荷デバイス（能動負荷）４２１，４２２の駆動のタイミングを制御するために、クロック信号φ３でスイッチング制御される電流源（電流源スイッチ）４４０が配置されている。
【００２８】
まず、電流源スイッチ４４０は、サンプリングスイッチ４１１，４１２がオン（クロック信号φ１が高レベル『Ｈ』、且つ、クロック信号φ３が低レベル『Ｌ』）の間はオフ状態となっており、バッファ回路４２０を活性化（駆動）させないので、このバッファ回路４２０の出力は入力信号ＤＡＴＡ，ＤＡＴＡＸに依存することがない。従って、この期間には、バッファ回路４２０の出力の値は一定値になる。すなわち、バッファ回路４２０の出力（差動出力）は、両方とも能動負荷４２１，４２２を介して高電位の電源電圧ＶDDとなっており、その電源電圧ＶDDのレベルが判定回路４３０の差動入力として与えられる。
【００２９】
次に、サンプリング回路４１１，４１２のスイッチがオフ（クロック信号φ１が高レベル『Ｈ』から低レベル『Ｌ』、且つ、クロック信号φ３が低レベル『Ｌ』から高レベル『Ｈ』）になると、電流源スイッチ４４０はオン状態となり、バッファ回路４２０は活性化して有効な信号を出力する。そして、バッファ回路４２０の後段に存在する判定回路４３０は、クロック信号φ０（クロック信号φ３と９０度の位相差を有するクロック信号）によりバッファ回路４２０が信号を出力しているタイミングだけにおいて信号の判定を行う。
【００３０】
すなわち、バッファ回路４２０の出力は、判定回路４３０が動作する判定タイミング以外では一定電圧（ＶDD）となっているので、高速信号受信における伝送路特性から発生する符号間干渉を除去することが可能になる。
【００３１】
このように、本発明のレシーバ回路によれば、判定タイミング前の受信信号が判定回路に入力することが無いことから、伝送線路特性から生じる一連の受信信号系列の符号間干渉を無効にすることができ、これにより、信号判定回路はより精度の高い判定を行うことが可能になる。
【００３２】
【発明の実施の形態】
以下、本発明に係るレシーバ回路の実施例を添付図面に従って詳述する。
【００３３】
図７は本発明に係るレシーバ回路の第１実施例を示すブロック図であり、前述した図５に示すレシーバ回路を４組設け、インターリーブ動作を行わせるようになっている。図７において、参照符号５１０〜５１３はサンプルスイッチ（サンプリング回路ユニット）、５２０〜５２３はバッファ回路（バッファ回路ユニット）、そして、５３０〜５３３は判定回路（判定回路ユニット）を示している。
【００３４】
図７に示す第１実施例のレシーバ回路（レシーバ回路装置）は、例えば、１０Ｇｂｐｓの高速信号を受信する回路であり、２．５ＧＨｚの四相クロック信号で４−ｗａｙのインターリーブ動作を行う回路として構成されている。本第１実施例のレシーバ回路は、サンプルスイッチ５１０〜５１３、バッファ回路５２０〜５２３、電流源スイッチ、および、判定回路５３０〜５３３を備えて構成されている。なお、電流源スイッチは、各バッファ回路５２０〜５２３にそれぞれ内蔵されている。
【００３５】
受信信号ＩＮＰＵＴは、サンプルスイッチ５１０〜５１３（サンプリング部）を介して入力され、例えば、互いに位相が９０度だけ異なる四相クロック信号φ０〜φ３により制御されるようになっている。具体的に、例えば、サンプルスイッチ５１１は、クロック信号φ１の立ち下がりによりスイッチオフし、クロック信号φ３（クロック信号φ１の反転信号ＥＳ）の立ち上がりにより電流源スイッチがオンすることでバッファ回路５２１が駆動状態になり、該バッファ回路５２１はその時点での電圧値を増幅して判定回路５３１に出力する。判定回路５３１は、バッファ回路５２１からの信号をクロック信号φ０（信号ＥＳ’）の立ち上がりにより判定し、データ『０』または『１』の値として出力する。
【００３６】
さらに、例えば、サンプルスイッチ５１２は、クロック信号φ２の立ち下がりによりスイッチオフし、クロック信号φ０（クロック信号φ２の反転信号ＥＳ’）の立ち上がりにより電流源スイッチがオンすることでバッファ回路５２２が駆動状態になり、該バッファ回路５２２はその時点での電圧値を増幅して判定回路５３２に出力する。判定回路５３２は、バッファ回路５２２からの信号をクロック信号φ１（信号ＥＳ’）の立ち上がりにより判定し、データ『０』または『１』の値として出力する。
【００３７】
このように、本第１実施例のレシーバ回路は、各クロック信号φ０〜φ３によりバッファ回路５２０〜５２３を駆動制御する電流源スイッチをオフすると、そのバッファ回路５２０〜５２３の出力は一定の値に保持され、各判定回路５３０〜５３３による判定タイミングの前に受信信号ＩＮＰＵＴが判定回路に入力するのを防ぎ、これにより、信号間干渉を無効化して精度の高い判定を可能にする。
【００３８】
図８は本発明のレシーバ回路の第２実施例を示すブロック図である。図８において、参照符号１６１１，１６１２はサンプルスイッチ、１６２１，１６２２はバッファ回路、１６３１，１６３２は判定回路、そして、１６４１，１６４２はスイッチ回路（ｐＭＯＳスイッチ）を示している。
【００３９】
図８に示す第２実施例のレシーバ回路は、バッファ回路１６２１，１６２２と判定回路１６３１，１６３２との接続ノードにスイッチ回路１６４１，１６４２を設けるようになっている。そして、例えば、一方のサンプルスイッチ１６１１をオフして他方のサンプルスイッチ１６１２をオンしたときには、一方のスイッチ回路１６４１もオフして他方のスイッチ回路１６４２をオンするようになっている。
【００４０】
すなわち、サンプルスイッチ１６１２がオン状態では、バッファ回路１６２２の出力に接続された負荷素子と並列のスイッチ回路１６４２がオン（低抵抗）となり、その期間において、バッファ回路１６２２の出力が略一定の値になる。このとき、サンプルスイッチ１６１１はオフ状態で、スイッチ回路１６４１もオフになっている。
【００４１】
そして、サンプルスイッチ１６１２がオフ状態になると、スイッチ回路１６４２もオフになり、サンプリングされたバッファ１６２２の出力が判定回路１６３２に入力され、これにより、信号間干渉を無効化することが可能になる。このとき、サンプルスイッチ１６１１およびスイッチ回路１６４１はオンとなり、その期間において、バッファ回路１６２１の出力が略一定の値になる。
【００４２】
本第２実施例では、バッファ回路の出力電流がどの期間にも流れる構成になっているため、バッファ回路の駆動トランジスタはバイアス条件の変動が少なくなり、高速の動作が可能になるという利点がある。
【００４３】
図９は本発明のレシーバ回路の第３実施例を示すブロック図であり、前述した図７に示す第１実施例において、入力信号ＩＮＰＵＴを差動信号（相補信号）ＩＮＰＵＴ，ＩＮＰＵＴＸとすると共に、判定回路５３０〜５３３を差動の判定回路６３０〜６３３で構成し、さらに、サンプルスイッチ５１０〜５１３およびバッファ回路５２０〜５２３をイコライザ回路（トランスコンダクタ）６１０〜６１３で構成したものに相当する。なお、各イコライザ回路６１０〜６１３は、互いに位相が９０度だけ異なる四相クロック信号φ０〜φ３により制御され、また、各判定回路６３０，６３１，６３２，６３３は、それぞれクロック信号φ１，φ２，φ３，φ０により判定動作を行うようになっている。
【００４４】
図１０は図９のレシーバ回路におけるイコライザ回路の一例を示す回路図であり、図１１は図９のレシーバ回路における判定回路の一例を示す回路図であり、そして、図１２は図９のレシーバ回路の動作を説明するためのタイミング図である。ここで、クロック信号φ０〜φ３は、図１２に示されるように、互いに位相が９０度異なる四相のクロック信号とされている。
【００４５】
図１０に示されるように、イコライザ回路６１０は、ｐＭＯＳトランジスタ６１０１，６１０２；６１３１，６１３２；６１５１，６１５２、ｎＭＯＳトランジスタ６１０３〜６１０９；６１３３〜６１３９、電流源６１１０；６１４０、および、トランスファゲート６１１１，６１１２；６１４１，６１４２を備えている。なお、他のイコライザ回路６１１〜６１３もイコライザ回路６１０と同様の構成とされている。すなわち、イコライザ回路６１０は、２つの差動増幅部（トランスコンダクタ）６１０ａ，６１０ｂを備えている。なお、本実施例では、これら２つの差動増幅部６１０ａ，６１０ｂにより出力レベルを調整して信号伝送路特性の補償（符号間干渉の削減）を行うようになっている。すなわち、従来、符号間干渉の削減は、スイッチおよび容量を組み合わせて以前に伝送された信号のデータを保持し、それを利用して行っていたが、本実施例では、例えば、２つの差動増幅部６１０ａ，６１０ｂを用いて符号間干渉を削減するようになっている。なお、例えば、差動増幅部６１０ｂの出力レベルの調整は、電流源６１４０を流れる電流を制御することで行うことができる。また、電流源６１１０を流れる電流を制御して差動増幅部６１０ａの出力レベルの調整を行うこともできるが、通常、電流源６１４０を流れる電流を制御して差動増幅部６１０ｂの出力レベルを調整すれば十分である。
【００４６】
一方の差動増幅部６１０ａは、クロック信号φ０，φ２で制御されるトランスファゲートで構成されたサンプルスイッチ６１１１，６１１２と、ゲートに低電位電源電圧ＶSSが印加された能動負荷（トランジスタ）６１０１，６１０２、差動入力用トランジスタ６１０３，６１０４、電流源６１１０、および、スイッチ６１０７を備えている。サンプルスイッチ６１１１および６１１２は、クロック信号φ２が高レベル『Ｈ』（クロック信号φ０が低レベル『Ｌ』）のときにオンとなり、クロック信号φ２が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がるタイミングで、高レベル『Ｈ』に変化するクロック信号φ０で制御されるトランジスタ６１０７がオンとなってバッファ回路（トランジスタ６１０１〜６１０４）が活性化して、入力信号ＩＮＰＵＴ，ＩＮＰＵＴＸを取り込むようになっている。
【００４７】
ここで、トランジスタ６１０５はトランジスタ６１０６とカレントミラー接続され、バッファ回路（トランジスタ６１０１〜６１０４）の電流（例えば、１００μＡ程度）は、このトランジスタ６１０６を介して流れるようになっている。なお、クロック信号φ２により制御されるトランジスタ（微小電流回路）６１０９は、クロック信号φ０が低レベル『Ｌ』でスイッチ（トランジスタ）６１０７がオフのときにオンして微小電流（例えば、１μＡ程度）をトランジスタ６１０６にトランジスタ６１０８を介して流し、差動入力用トランジスタ６１０３，６１０４によるキックバックノイズ等の発生を低減するものである。
【００４８】
同様に、他方の差動増幅部６１０ｂは、クロック信号φ３，φ１で制御されるトランスファゲートで構成されたサンプルスイッチ６１４１，６１４２と、ゲートに低電位電源電圧ＶSSが印加された能動負荷（トランジスタ）６１３１，６１３２、差動入力用トランジスタ６１３３，６１３４、電流源６１４０、および、スイッチ６１３７を備えている。サンプルスイッチ６１４１および６１４２は、クロック信号φ１が高レベル『Ｈ』（クロック信号φ３が低レベル『Ｌ』）のときにオンとなり、クロック信号φ１が高レベル『Ｈ』から低レベル『Ｌ』に立ち下がるタイミングで、高レベル『Ｈ』に変化するクロック信号φ３で制御されるトランジスタ６１３７がオンとなってバッファ回路（トランジスタ６１３１〜６１３４）が活性化して、入力信号ＩＮＰＵＴ，ＩＮＰＵＴＸを取り込むようになっている。
【００４９】
ここで、トランジスタ６１３５はトランジスタ６１３６とカレントミラー接続され、バッファ回路（トランジスタ６１３１〜６１３４）の電流は、このトランジスタ６１３６を介して流れるようになっている。なお、クロック信号φ１により制御されるトランジスタ（微小電流回路）６１３９は、クロック信号φ３が低レベル『Ｌ』でトランジスタ６１３７がオフのときにオンして微小電流をトランジスタ６１３６にトランジスタ６１３８を介して流し、差動入力用トランジスタ６１３３，６１３４によるキックバックノイズ等の発生を低減するものである。また、電流源６１４０を流れる電流を制御することにより、差動増幅部６１０ｂの出力レベルを調整することができる。
【００５０】
ｐＭＯＳトランジスタ６１５１および６１５２は、クロック信号φ２により制御され、クロック信号φ２が低レベル『Ｌ』に立ち下がるときにオンとなって、２つの差動増幅部６１０ａおよび６１０ｂの出力を接続して差動出力Ｄ［０］およびＤＸ［０］を判定回路６３０に供給する。
【００５１】
このように、イコライザ回路（６１０）は、２つの差動増幅部６１０ａおよび６１０ｂを備え、各差動増幅部が異なるタイミング（クロック信号φ０，φ２；φ３，φ１）で受信信号系列を増幅し、さらに、例えば、クロック信号φ２の立ち上がりで１つの判定回路（６３０）に対して同時に出力を行うようになっている。そして、２つの差動増幅部（トランスコンダクタ）６１０ａ，６１０ｂにより出力の大きさの調整（出力の重み付け）を行うことで、伝送路の特性から生じる信号間干渉を補償してより一層判定回路による判定の精度を向上させることが可能になる。
【００５２】
図１１に示されるように、判定回路６３０は、クロック信号φ１により制御される。ここで、他の判定回路６３１，６３２，６３３も判定回路６３０と同様の構成とされているが、それぞれクロック信号φ２，φ３，φ０により制御され、インターリーブ動作を行うように構成されている。
【００５３】
判定回路６３０は、ｐＭＯＳトランジスタ６３０１〜６３０４、ｎＭＯＳトランジスタ６３０５〜６３０９、ＮＡＮＤゲート６３１１，６３１２、および、インバータ６３１３，６３１４を備えて構成されている。トランジスタ６３０１のゲートには、クロック信号φ１が供給され、クロック信号φ１が高レベル『Ｈ』のときに回路（差動回路）を活性化して判定動作を行うようになっている。さらに、クロック信号φ１はトランジスタ６３０３，６３０９のゲートにも供給され、クロック信号φ１が低レベル『Ｌ』で差動回路が非活性のときに、プリチャージ用トランジスタ６３０１，６３０３をオンして、ＮＡＮＤゲート６３１１，６３１２によるラッチの入力レベルをプリチャージするようになっている。なお、インバータ６３１３，６３１４は、ラッチ（ＮＡＮＤゲート６３１１，６３１２）の出力波形を整形するためのものであり、このインバータ６３１３，６３１４を介して判定結果（差動出力信号ＤＯＵＴ［０］，ＤＯＵＴＸ［０］）が出力されることになる。
【００５４】
なお、各判定回路６３０，６３１，６３２，６３３は、それぞれ四相クロック信号の各クロック信号φ１，φ２，φ３，φ０により制御されて、順次判定結果ＤＯＵＴ［０］，ＤＯＵＴＸ［０］〜ＤＯＵＴ［３］，ＤＯＵＴＸ［３］を出力することになる。
【００５５】
図１３は本発明のレシーバ回路の第４実施例を示すブロック図であり、上述した第３実施例を変形したものに相当する。すなわち、本第４実施例では、判定回路がシングルエンドの信号を出力するラッチ７３０〜７３３として構成されている。
【００５６】
図１３において、参照符号７１０ａ，７１１ａ，７１２ａ，７１３ａは第１の差動増幅部（図１０における差動増幅部６１０ａに相当）を示し、７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂは第２の差動増幅部（図１０における差動増幅部６１０ｂに相当）を示し、そして、７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃはスイッチ（図１０におけるトランジスタ６１５１，６１５２に相当）を示している。また、参照符号７３０〜７３３は差動の入力信号を受け取ってシングルエンドの信号を出力するラッチ（図１１に示す判定回路６３０に相当）を示している。ここで、参照符号φ０〜φ３は互いに位相が９０度だけ異なる四相クロック信号である。また、各第１の差動増幅部７１０ａ，７１１ａ，７１２ａ，７１３ａおよび第２の差動増幅部７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂは、トランスコンダクタとして構成され、スイッチ７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃをオンすることで各トランスコンダクタの出力電流を加算して出力の大きさの調整（出力の重み付け）を行い、伝送路の特性から生じる信号間干渉を補償するようになっている。
【００５７】
各第１の差動増幅部７１０ａ，７１１ａ，７１２ａ，７１３ａは、それぞれクロック信号φ０（φ２），φ１（φ３），φ２（φ０），φ３（φ１）によりデータ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）の取り込みタイミングが制御され、また、各第２の差動増幅部７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂは、それぞれクロック信号φ３（φ１），φ０（φ２），φ１（φ３），φ２（φ０）によりデータ入力の取り込みタイミングが制御され、そして、各スイッチ７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃは、それぞれクロック信号φ０（φ２），φ１（φ３），φ２（φ０），φ３（φ１）によりスイッチングのタイミングが制御されるようになっている。さらに、各ラッチ７３０，７３１，７３２，７３３は、それぞれクロック信号φ１（φ３），φ２（φ０），φ３（φ１），φ０（φ２）により入力データ（イコライザ回路の出力信号）の取り込みタイミングが制御されるようになっている。
【００５８】
すなわち、例えば、第１の差動増幅部７１０ａにおけるサンプルスイッチ（図１０における第１の差動増幅部６１０ａのサンプルスイッチ６１１１，６１１２を参照）がクロック信号φ２の立ち下がり（クロック信号φ０の立ち上がり）によって切断されると、それと同時に、クロック信号φ０の立ち上がりにより該第１の差動増幅部７１０ａ内の電流源スイッチ（図１０における第１の差動増幅部６１０ａのトランジスタ６１０７を参照）がオンになり、第１の差動増幅部（トランスコンダクタ）７１０ａが駆動を開始する。同様に、例えば、第２の差動増幅部７１０ｂにおけるサンプルスイッチ（図１０における第１の差動増幅部６１０ｂのサンプルスイッチ６１４１，６１４２を参照）がクロック信号φ１の立ち下がり（クロック信号φ３の立ち上がり）によって切断されると、それと同時に、クロック信号φ３の立ち上がりにより該第２の差動増幅部７１０ｂ内の電流源スイッチ（図１０における第２の差動増幅部６１０ｂのトランジスタ６１３７を参照）がオンになり、第２の差動増幅部（トランスコンダクタ）７１０ｂが駆動を開始する。
【００５９】
次に、クロック信号φ２の立ち上がりにより第１の差動増幅部７１０ａにおけるサンプルスイッチ（６１１１，６１１２）が接続されると、同時にクロック信号φ０が立ち下がり、電流源スイッチ（６１０７）がオフになる。これにより、第１の差動増幅部７１０ａはオフ状態となり、十分に小さい電流しか出力しないので、サンプルスイッチへの入力は一定に保持される。さらに、例えば、クロック信号φ２の立ち上がりによりスイッチ７１０ｃ（図１０におけるトランジスタ６１５１，６１５２を参照）がオンすると、第２の差動増幅部７１０ｂの出力（差動出力）が第１の差動増幅部７１０ａの出力と繋がれ、出力電流が加算される。そして、この２つの差動増幅部（トランスコンダクタ）７１０ａ，７１０ｂによる出力電流の加算で出力の大きさの調整を行う（例えば、図１０における差動増幅部６１０ｂの電流源６１４０を流れる電流を制御する）ことで、伝送路の特性から生じる信号間干渉を補償するようになっている。
【００６０】
図１４は図１３のレシーバ回路の動作を説明するための図であり、図１５は図１３のレシーバ回路の動作を説明するための波形の一例を示す図であり、図１３における第１の差動増幅部７１０ａ，第２の差動増幅部７１０ｂ，スイッチ７１０ｃおよびラッチ７３０の動作を説明するためのものである。なお、図１４および図１５において、参照符号Ｄａｔａ０はクロック信号φ０（φ２）により制御される第１の差動増幅部７１０ａの出力データを示し、Ｄａｔａ３’はクロック信号φ３（φ１）により制御される第２の差動増幅部７１０ｂの出力データを示し、そして、Ｄａｔａ０ｅはクロック信号φ０（φ２）により制御されるスイッチ７１０ｃによりイコライズされた後の出力データ（イコライザ回路の出力データＤａｔａ０）を示している。さらに、参照符号Ｐｒｅは各第１および第２の差動増幅部におけるプリチャージ期間を示し、また、Ｌａｔはクロック信号φ１（φ３）により制御されるラッチ７３０がデータ（Ｄａｔａ０ｅ）を取り込む（ラッチする）タイミングを示している。なお、図１５における参照符号Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘは、イコライズされた後の差動出力を示している。
【００６１】
図１４および図１５に示されるように、ラッチ（判定回路）７３０のラッチタイミングＬａｔは、クロック信号φ３の立ち下り（クロック信号φ１の立ち上がり）タイミングで行われ、そして、プリチャージＰｒｅは、クロック信号φ３が高レベル『Ｈ』の期間（クロック信号φ１が低レベル『Ｌ』の期間）に行われる。そして、ラッチ７３０による各ラッチタイミングＬａｔでは、イコライズされた後の差動出力（イコライザ回路の差動出力）Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘがラッチ７３０に取り込まれて判定が行われる。
【００６２】
ここで、図１５からも明らかなように、イコライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘは、両方ともプリチャージ期間Ｐｒｅでプリチャージ（例えば、高電位の電源電圧ＶDD：１．３ボルト程度）された後に、データ入力（ＩＮＰＵＴ，ＩＮＰＵＴＸ）に応じた電圧レベルとなり、また、ラッチ７３０は、イコライザ回路の差動出力Ｄａｔａ０ｅ，Ｄａｔａ０ｅｘに十分な差電圧が生じたタイミングＬａｔでラッチ動作を行うため、正確なデータの判定を行うことができる。
【００６３】
以上において、例えば、イコライザ回路６１０〜６１３、判定回路６３０〜６３３等は、四相クロック信号φ０〜φ３により制御される４組として説明したが、これらクロック信号およびイコライザ回路（バッファ回路）等は、様々に変形することができる。また、例えば、イコライザ回路６１０は２つの差動増幅部６１０ａ，６１０ｂにより構成されるものとして説明したが、これらの構成も様々に変更することができるのはいうまでもない。
【００６４】
以下、本発明に係るレシーバ回路の第２の形態を、図面を参照して詳述する。
【００６５】
信号伝送速度が１Ｇｂｐｓを超えて数Ｇｂｐｓといった極めて高い値（周波数）になると、ＬＳＩ内部よりも高い周波数となるため信号を受信するためには高速動作が可能なレシーバ回路が必要になる。一般に、ＣＭＯＳトランジスタのようなバイポーラ素子やＧａＡｓおよびＳｉＧｅ等の材料を用いた高速トランジスタに比べて比較的低速な素子を使ったレシーバ回路は、前述したように、入力線に直列に入ったスイッチ（サンプリング回路）とバッファ回路で構成され、スイッチが切れるタイミングでの信号の値がサンプルされてバッファの出力となり、このバッファの出力をラッチすることにより信号の値を判定する。
【００６６】
以下に説明する本発明に係るレシーバ回路の第２の形態は、入力にスイッチを設けず、サンプリング回路として差動ペア（差動対トランジスタ）を使用するものである。なお、本発明に係るレシーバ回路の第２の形態においても、判定以前の信号値に応じた電圧の変動による符号間干渉の影響を取り除き、過去の信号の値が判定回路に悪影響を与えるのを防止してより正確なデータの判定を行う回路が提供されるのは、前述した本発明に係るレシーバ回路の第１の形態と同様である。
【００６７】
図１６は本発明に係るレシーバ回路の第２の形態における原理構成の一例を示すブロック回路図であり、レシーバ回路（レシーバユニット）の一構成例を示すものである。ここで、図１６に示すレシーバユニット８０は、例えば、２つのレシーバユニットをインターリーブ動作させてレシーバ回路を構成するものである。なお、本発明に係るレシーバ回路の第２の形態は、２つのレシーバユニットにより構成されるものに限定されず、４つ或いは８つといった複数のレシーバユニットにより構成することもできる。
【００６８】
図１６に示されるように、レシーバ回路（レシーバユニット）８０は、スイッチ８２１，８２２，８２５、差動対トランジスタ（ｎＭＯＳトランジスタ）８２３，８２４、判定回路８３０、および、電流源８４０を備えて構成される。
【００６９】
スイッチ８２１，８２２，８２５は、クロック信号φにより制御され、例えば、スイッチ８２１および８２２はクロック信号φが高レベル『Ｈ』のときにオフし、スイッチ８２５はクロック信号φが高レベル『Ｈ』のときに電流源８４０を差動対トランジスタ８２３，８２４に接続するように動作する。ここで、差動対トランジスタ８２３，８２４はサンプリング回路を構成し、この差動対トランジスタ８２３，８２４のソース電流（テイル電流）はパルス電流出力の電流源８４０により供給される。
【００７０】
図１７は図１６のレシーバ回路の動作を説明するための図である。
【００７１】
図１６および図１７に示されるように、差動対トランジスタ８２３，８２４の出力には、スイッチ（プリチャージ用トランジスタ）８２１，８２２が接続され、サンプリング回路（差動対トランジスタ８２３，８２４）が出力を出さない期間（クロック信号φが低レベル『Ｌ』）には、プリチャージ用トランジスタ８２１，８２２がオンとなって出力（Ｖs+,Ｖs-）をＶDDにプリチャージする。そして、サンプリング期間が始まると（クロック信号φが低レベル『Ｌ』から高レベル『Ｈ』になると）、プリチャージトランジスタ８２１，８２２がオフとなり、同時に、電流源８４０がオンしてテイル電流をパルス状に流す。
【００７２】
ここで、テイル電流が流れている期間、トランスコンダクタは出力電流を流すため、この期間、出力ノード（Ｖs+,Ｖs-）では入力（ＤＡＴＡ，ＤＡＴＡＸ）が積分され、そして、パルス電流がオフになると、積分は終了する。このとき、クロック信号／φが低レベル『Ｌ』から高レベル『Ｈ』（クロック信号φが高レベル『Ｈ』から低レベル『Ｌ』）になって、判定回路８３０が出力（Ｖs+,Ｖs-）の判定を行う。その後（或いは、積分終了と同時に）、クロック信号φが高レベル『Ｈ』になってプリチャージトランジスタ８２１，８２２がオンになり、出力ノード（Ｖs+,Ｖs-）は再びＶDDにプリチャージされる。
【００７３】
図１６および図１７に示されるように、後段に存在する判定回路８３０は、サンプリング回路の出力が最大（差動対トランジスタ８２３，８２４による出力Ｖs+,Ｖs-の電位差が最大）になる積分期間の終わりに信号の『０』，『１』の判定を行う。サンプリング回路の出力は、パルス電流がオフ（スイッチ８２５がオフ）の期間は、入力に依存しないためレシーバ内部の電圧が大きく変動することで発生する符号間干渉を除去することが可能になる。なお、この図１６に示す回路は、サンプリング回路のプリチャージ期間は信号を受信できないため、連続してデータを受信するためには最低２つを交互に（インターリーブさせて）使う必要がある。
【００７４】
本発明に係るにレシーバ回路の第２の形態によれば、判定を行うビットセル以前の受信信号ＤＡＴＡ，ＤＡＴＡＸの影響が判定回路８３０に入力されることが無いので、レシーバ内部の過大な電圧変動で生じる一連の受信信号系列の符号間干渉を小さくすることができ、その結果、入力する信号の判定をより一層高い精度で行うことが可能になる。
【００７５】
図１８は本発明のレシーバ回路の第５実施例を示す回路図であり、２つのレシーバユニット８０ａおよび８０ｂを位相が１８０度異なるクロック信号φ，／φでインターリーブ駆動する例を示すものである。図１８に示すレシーバ回路は、例えば、１０Ｇｂｐｓの高速信号を受信するための回路であり、５ＧＨｚの２相クロック信号（つまり１相の差動クロック信号）φ，／φにより２ｗａｙ動作する判定回路として構成されている。
【００７６】
図１８と図１７との比較から明らかなように、本第５実施例では、スイッチ（プリチャージトランジスタ）８２１，８２２をそれぞれｐＭＯＳトランジスタで構成し、また、スイッチ８２５および電流源８４０を１つのｎＭＯＳトランジスタ（テイル電流駆動用パルス電流源）８４５で構成したものである。なお、トランジスタ８４５のゲートには、電源電圧としてアナログ電源電圧ＶDDAが与えられ、クロック／φを反転するインバータ８２６の出力が供給されている。
【００７７】
ここで、本第５実施例は、サンプリング回路（差動対トランジスタ８２３，８２４）、出力プリチャージ回路（トランジスタ８２１，８２２）、テイル電流駆動用パルス電流源（トランジスタ８４５）、判定回路（８３０ａ；８３０ｂ）の組み合わせでレシーバ回路を構成するものである。テイル電流駆動用パルス電流源８４５は、例えば、５ＧＨｚクロック信号φ（／φ）をアナログ電源電圧ＶDDAが供給されたインバータ８２６に通した出力でそのトランジスタ（テイル電流駆動用パルス電流源）８４５のゲート電圧を駆動することで実現される。ここで、差動対トランジスタ８２３，８２４、プリチャージトランジスタ８２１，８２２、および、テイル電流駆動用パルス電流源８４５は、各サンプリング部８２０ａ，８２０ｂを構成している。
【００７８】
図１８と図１１との比較から明らかなように、本第５実施例のレシーバ回路における各レシーバユニット８０ａおよび８０ｂの判定回路８３０ａおよび８３０ｂは、図１１に示す判定回路６３０と同様の構成とされている。すなわち、図１８の各判定回路８３０ａおよび８３０ｂにおけるｐＭＯＳトランジスタ８３０１〜８３０４、ｎＭＯＳトランジスタ８３０５〜８３０９、ＮＡＮＤゲート８３１１，８３１２、および、インバータ８３１３，８３１４は、それぞれ図１１の判定回路６３０におけるｐＭＯＳトランジスタ６３０１〜６３０４、ｎＭＯＳトランジスタ６３０５〜６３０９、ＮＡＮＤゲート６３１１，６３１２、および、インバータ６３１３，６３１４に対応する。また、図１８の判定回路８３０ａ（８３０ｂ）におけるクロック信号φ（／φ）および入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、図１１の判定回路６３０におけるクロック信号φ１および入力信号Ｄ［０］，ＤＸ［０］に対応する。
【００７９】
ここで、判定回路８３０ａ（８３０ｂ）の入力信号Ｖs0+,Ｖs0-（Ｖs1+,Ｖs1-）は、サンプリング部８２０ａ（８２０ｂ）から供給される。そして、判定回路８３０ａ（８３０ｂ）は、クロック信号φ（／φ）の立ち上がりで信号の『０』，『１』の判定を行う。本第５実施例では、５ＧＨｚクロック信号φ（／φ）の高レベル『Ｈ』の期間（１００ｐsec.）のみサンプリング回路が入力を積分するため、他のビットセルの影響がサンプリング回路の出力に影響することを避けることができる。
【００８０】
図１９は図１８のレシーバ回路におけるアナログ電源電圧ＶDDAを生成する回路８２７の一例を示す図である。
【００８１】
アナログ電源電圧生成回路８２７は、電流源８２７１、ｎＭＯＳトランジスタ８２７２、差動増幅器８２７３、ｐＭＯＳトランジスタ８２７４および負荷８２７５を備えて構成される。そして、インバータ８２６は、このようにして生成されたアナログ電源電圧ＶDDAをその電源電圧とし、入力されたクロックφ（／φ）を反転してテイル電流駆動用パルス電流源（トランジスタ８４５）を駆動する。
【００８２】
図２０は本発明のレシーバ回路の第６実施例を示す回路図である。
【００８３】
図２０と図１８との比較から明らかなように、本第６実施例のレシーバ回路は、第５実施例のレシーバ回路におけるテイル電流駆動用パルス電流源（トランジスタ）８４５を図１６で説明したのと同様に、直列接続されたスイッチ（スイッチ用トランジスタ）８２５および電流源（テイル電流供給トランジスタ）８４０で構成したものである。ここで、一方のレシーバユニット８０ａにおけるトランジスタ８２５のゲートにはクロック信号／φが供給され、また、他方のレシーバユニット８０ｂにおけるトランジスタ８２５のゲートにはクロック信号φが供給される。なお、各レシーバユニット８０ａ，８０ｂにおけるトランジスタ８４０のゲートには、一定のゲート電圧Ｖcnが印加されている。
【００８４】
本第６実施例のレシーバ回路は、アナログ電源電圧ＶDDAで駆動されるインバータ８２６を使用しないため、ゲートを駆動する波形は通常のロジックと同等の速度が得られる利点がある。
【００８５】
図２１は本発明のレシーバ回路の第７実施例を示す回路図であり、各レシーバユニット８０ａ，８０ｂにおけるサンプリング部８２０ａ，８２０ｂのみを示すものである。
【００８６】
図２１と図２０におけるサンプリング部との比較から明らかなように、本第７実施例のレシーバ回路（サンプリング部８２０ａ，８２０ｂ）では、テイル電流のスイッチングが差動（相補）のクロック信号φ，／φが供給されたさらなる一対の差動トランジスタ８２５，８２８により行われ、サンプリング部（サンプリング回路）が動作していない間、テイル電流源８２６からの電流を高電位電源ＶDD側にバイパスするようになっている。
【００８７】
すなわち、一方のサンプリング部８２０ａにおいて、クロック信号／φが低レベル『Ｌ』となってトランジスタ８２５がオフし、テイル電流供給用のトランジスタ８２６が差動対トランジスタ８２３，８２４から遮断されるとき、クロック信号φが高レベル『Ｈ』となってトランジスタ８２８がオンし、テイル電流供給用のトランジスタ８２６が高電位の電源線（ＶDD）に接続されるようになっている。また、他方のサンプリング部８２０ｂにおいて、クロック信号φが低レベル『Ｌ』となってトランジスタ８２５がオフし、テイル電流供給用のトランジスタ８２６が差動対トランジスタ８２３，８２４から遮断されるとき、クロック信号／φが高レベル『Ｈ』となってトランジスタ８２８がオンし、テイル電流供給用のトランジスタ８２６が高電位の電源線（ＶDD）に接続されるようになっている。
【００８８】
このように、本第７実施例のレシーバ回路では、テイル電流供給用のトランジスタ８２８は常に一定電流を流すように動作するため、このトランジスタ８２８のドレイン電圧の変動が小さくなり電流切り替えが高速に行われるという利点がある。
【００８９】
図２２は本発明のレシーバ回路の第８実施例を示す回路図である。
【００９０】
図２２と図２１との比較から明らかなように、本第８実施例のレシーバ回路（サンプリング部８２０ａ，８２０ｂ）は、一方のレシーバユニット８２０ａにおけるトランジスタ８２５がオフするときにオンしてテイル電流供給用のトランジスタ８２６を高電位の電源線（ＶDD）に接続するトランジスタ８２８を他方のレシーバユニット８２０ｂにおけるトランジスタ８２５として使用し、且つ、他方のレシーバユニット８２０ｂにおけるトランジスタ８２８を一方のレシーバユニット８２０ａにおけるトランジスタ８２５として使用するものである。
【００９１】
本第８実施例のレシーバ回路は、上述した第７実施例と同様に、テイル電流供給用のトランジスタ８２８のドレイン電圧変動を小さくして電流切り替えを高速に行うことができるのに加え、テイル電流が無駄に電源線ＶDDにバイパスされないため電流消費をほぼ半分に低減することができるという利点がある。
【００９２】
図２３は本発明のレシーバ回路の第９実施例を示す回路図であり、図２４は図２３に示すレシーバ回路の変形例を示す回路図である。なお、図２３および図２４では、１つのレシーバユニットにおけるサンプリング部８２０ａ（８２０ｂ）のみを示している。
【００９３】
図２３に示されるように、本第９実施例のレシーバ回路（サンプリング部８２０ａ（８２０ｂ））は、サンプリング回路のテイル電流（ここでは、差動対トランジスタ８２３，８２４のソース電流の和）をスイッチする手段として、この差動対トランジスタ８２３，８２４のソースノードに高電位電源線（ＶDD）から電流をトランジスタ８２５０で電流を注入するようになっている。
【００９４】
すなわち、本第９実施例では、ｐＭＯＳトランジスタ８２５０を高電位電源線（ＶDD）と差動対トランジスタ８２３，８２４のソースとの間に設けるようになっている。そして、このｐＭＯＳトランジスタ８２５０のゲート電圧が低レベル『Ｌ』のとき差動対トランジスタ８２３，８２４のソース電位は高電位電源電圧ＶDDにプルアップされ、その結果、サンプリング部８２０ａ（８２０ｂ）の入力差動対トランジスタ８２３，８２４はオフする。このとき、テイル電流源のｎＭＯＳトランジスタ８２６の電流は全てｐＭＯＳトランジスタに流れ込む。さらに、ｐＭＯＳトランジスタ８２５０のゲート電圧が高レベル『Ｈ』になるとこのｐＭＯＳトランジスタ８２５０からの電流注入はなくなり、テイル電流源（８２６）の電流は全てサンプリング部の差動対トランジスタ８２３，８２４のテイル電流となる。
【００９５】
このように、本第９実施例では、テイル電流源８２６と直列のスイッチではなく並列のスイッチ（８２５０）により実質的にサンプリング部の差動対トランジスタ８２３，８２４のテイル電流をスイッチするため、テイル電流源８２６に直列のトランジスタが挿入されず、より一層の低電圧動作が可能という利点がある。
【００９６】
図２４は上述した第９実施例のレシーバ回路の変形例を示し、ｐＭＯＳトランジスタ８２５０の代わりにｎＭＯＳトランジスタ８２６０を使用して差動対トランジスタ８２３，８２４のソース電位を変化させるようになっている。このトランジスタ８２６０は、いわゆるソースカップルであり、スイッチ用トランジスタのゲートを高レベル『Ｈ』にするとソース電位は上昇し、それに伴って差動対トランジスタ８２３，８２４のソース電流の和（テイル電流）は減少する。つまり、テイル電流源８２６の電流は、スイッチ用ｎＭＯＳトランジスタ８２６０側に分流される。ここで、スイッチ用ｎＭＯＳトランジスタ８２６０のサイズを適当に選ぶことにより、サンプリング部（差動対トランジスタ８２３，８２４）の電流をほぼ全てオン／オフさせることができる。本変形例では、高速のｎＭＯＳトランジスタを使用できるため、回路の動作周波数を高くしやすいという利点がある。
【００９７】
図２５は本発明のレシーバ回路の第１０実施例を示す回路図であり、四相クロック信号φ０〜φ３を使用して４−ｗａｙ動作を行うようになっている。ここで、四相クロック信号φ０〜φ３は、例えば、前述した図１２に示されるような互いに９０度の位相差を有するクロックである。ここで、各サンプリング部８２０ａ〜８２０ｄは同様の構成とされ、また、サンプリング部８２０ａと８２０ｃで１つのテイル電流源（トランジスタ）８２６を共用すると共にサンプリング部８２０ｂと８２０ｄで１つのテイル電流源８２６を共用するようになっている。
【００９８】
本第１０実施例のレシーバ回路（サンプリング部）は、差動対トランジスタを２段重ね（８２５１，８２５３および８２５２）にした回路構成により、四相のクロック信号φ０〜φ３の重なり部分を使用してサンプリング回路の活性化（積分動作）を行うようになっている。そして、本第１０実施例は４−ｗａｙ動作となるため、同じ信号周波数であれば４−ｗａｙ動作レシーバ回路の方が２−ｗａｙ動作のものよりも一定時間にサンプリング回路や判定回路の動作を倍にすることができ、動作速度により余裕が生じるという利点がある。
【００９９】
すなわち、本第１０実施例のレシーバ回路は、実質的には、図２２に示す回路を２つ設け、四相クロック信号φ０〜φ３により４−ｗａｙ動作を行うものであるが、スイッチ用トランジスタ８２５として、トランジスタ８２５１〜８２５３を使用するようになっている。これは、各トランジスタ８２５１〜８２５３は、そのゲートに供給されるクロック信号が高レベル『Ｈ』になることによりオンするが、先にトランジスタ８２５２がオンしている状態で後からトランジスタ８２５１をオンさせる必要があるからである。すなわち、例えば、先にトランジスタ８２５１がオンしている状態で後からトランジスタ８２５２がオンすると、差動対トランジスタ８２３，８２４のソース電流を高速にテイル電流源のｎＭＯＳトランジスタ８２６に流すことができないので、前述した図２１の第７実施例のように、先にトランジスタ８２５１がオンして後からトランジスタ８２５２がオンするタイミングでは、テイル電流供給用のトランジスタ８２６を高電位の電源線（ＶDD）に接続するようにしている。
【０１００】
なお、後述するように、このスイッチ用トランジスタ（８２５１〜８２５３）の構成は、使用するクロック信号により１段のスイッチ用トランジスタとして構成することも可能である。
【０１０１】
図２６は本発明のレシーバ回路の第１１実施例を示す回路図であり、上記の第１０実施例と同様に、四相クロック信号φ０〜φ３を使用して４−ｗａｙ動作を行うものである。なお、各サンプリング部８２０ａ〜８２０ｄは同様の構成とされている。
【０１０２】
図２６と図２４との比較から明らかなように、本第１１実施例は、前述した図２４に示す第９実施例の変形例におけるｎＭＯＳトランジスタ（スイッチ）８２６０を２つの異なるクロック信号が入力される２つのｎＭＯＳトランジスタ８２６１，８２６２で構成するようになっている。
【０１０３】
具体的に、例えば、サンプリング部８２０ａにおいて、トランジスタ８２６１のゲートにはクロック信号φ０が供給され、また、トランジスタ８２６２のゲートにはクロック信号φ１が供給され、これらクロック信号φ０およびφ１が両方とも低レベル『Ｌ』となる期間だけ、サンプリング回路の活性化（積分動作）を行うようになっている。なお、他のサンプリング部８２０ｂ〜８２０ｄは、それぞれ９０度の位相だけずれて順次サンプリング回路の活性化を行うことになる。なお、図２４と図２３の関係から明らかなように、２つのｎＭＯＳトランジスタ８２６１，８２６２として２つのｐＭＯＳトランジスタを使用することもできるのはいうまでもない。
【０１０４】
図２７は本発明のレシーバ回路の第１２実施例を示すブロック図であり、図２８は図２７のレシーバ回路の動作を説明するためのタイミング図である。本第１２実施例のレシーバ回路では、図２８に示されるような四相クロック信号φ０〜φ３を使用して４−ｗａｙ動作を行うようになっている。すなわち、クロック信号φ０〜φ３は、互いに位相が９０度ずれており、高レベル『Ｈ』となる期間Ｔ２が一周期Ｔ１の１／４（デューティー比が２５％）となるような四相クロック信号である。ここで、電流源８４１ａ，８４１ｂ，８４１ｃ，８４１ｄは、それぞれクロック信号φ０，φ１，φ２，φ３が高レベル『Ｈ』になる期間だけ動作し、その動作期間だけ対応するサンプリング部８２０ａ，８２０ｂ，８２０ｃ，８２０ｄを活性化して積分動作を行わせるものである。
【０１０５】
図２７に示されるように、デューティー比が２５％の四相クロック信号φ０〜φ３を使用して電流源８４１ａ〜８４１ｄを制御することにより、サンプリング部８２０ａ〜８２０ｄを４−ｗａｙ駆動することができる。なお、図２８において、ＤＯＵＴ［０］，ＤＯＵＴＸ［０］；ＤＯＵＴ［１］，ＤＯＵＴＸ［１］；ＤＯＵＴ［２］，ＤＯＵＴＸ［２］；ＤＯＵＴ［３］，ＤＯＵＴＸ［３］は、４−ｗａｙ動作する判定回路（８３０ａ，８３０ｂ，８３０ｃ，８３０ｄ）の出力（判定結果）を示す。これら各判定回路８３０ａ〜８３０ｄは、例えば、前述した図１８の判定回路８３０ａと同様の構成とされ、それぞれの制御信号（クロック信号）として、異なる位相の四相クロック信号φ０〜φ３を順次供給する。
【０１０６】
図２９は本発明のレシーバ回路の第１３実施例を示すブロック図であり、図３０は図２９のレシーバ回路の動作を説明するためのタイミング図である。この図２９に示す第１３実施例のレシーバ回路は、例えば、図１３を参照して説明した第４実施例のように、上記第１２実施例のサンプリング部８２０ａ〜８２０ｄを２つの差動増幅部を有するイコライザ回路として構成する場合を示すものである。なお、第１の差動増幅部、第２の差動増幅部、並びに、これら第１および第２の差動増幅部の接続を制御するスイッチ等は、前述した第４実施例と同様であり、各トランスコンダクタの出力電流を加算して出力の大きさの調整（出力の重み付け）を行い、伝送路の特性から生じる信号間干渉を補償するようになっている。
【０１０７】
図２９および図３０に示されるように、本第１３実施例のレシーバ回路においても、デューティー比が２５％の四相クロック信号φ０〜φ３を使用して４−ｗａｙ動作を行うようになっている。
【０１０８】
図３１は本発明のレシーバ回路の第１４実施例を示す回路図であり、図３２は図３１のレシーバ回路の動作を説明するためのタイミング図である。本第１４実施例のレシーバ回路は、上記の第１３実施例と同様に、サンプリング部８２０ａ〜８２０ｄを２つの差動増幅部８２０ａａ，８２０ａｂ〜８２０ｄａ，８２０ｄｂを有するイコライザ回路として構成している。
【０１０９】
ここで、本第１４実施例における電流源８４３１および８４３２は、図２９の第１３実施例における電流源８４３に対応し、また、本第１４実施例における電流源８４４１および８４４２は、図２９の第１３実施例における電流源８４４に対応する。さらに、本第１４実施例におけるサンプリング部の一部（サンプリング部８２０ａおよび８２０ｃの一方の差動増幅部）を纏めた回路８２０ａａおよび８２０ｃａは、図２５に示す第１０実施例のサンプリング部８２０ａおよび８２０ｃに対応し、また、本第１４実施例におけるサンプリング部の一部（サンプリング部８２０ｂおよび８２０ｄの一方の差動増幅部）を纏めた回路８２０ｂａおよび８２０ｄａは、図２５に示す第１０実施例のサンプリング部８２０ｂおよび８２０ｄに対応する。なお、図３１の回路と図２５の回路とでは、出力（サンプリング部の出力）を取り出すノードおよび制御信号（クロック信号φ０〜φ３）の供給個所等が異なっているが実質的には同様のものである。
【０１１０】
さらに、本第１４実施例は、第１の（一方の）差動増幅部８２０ａａ，８２０ｂａ，８２０ｃａ，８２０ｄａに対して、第２の（他方の）差動増幅部８２０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂが設けられている。これら第２の差動増幅部８２０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂは全て同様の構成とされ、第１の差動増幅部８２０ａａ，８２０ｂａ，８２０ｃａ，８２０ｄａに対応した差動対トランジスタ（ｎＭＯＳトランジスタ）８２３’，８２４’およびスイッチ（トランジスタ）８２５１’〜８２５３’を備えている。
【０１１１】
図３１および図３２に示されるように、本第１４実施例のレシーバ回路においては、デューティー比が５０％の四相クロック信号φ０〜φ３を使用して４−ｗａｙ動作を行うようになっている。
【０１１２】
具体的に、例えば、サンプリング部８２０ａ（第１の差動増幅部８２０ａａおよび第２の差動増幅部８２０ａｂ）において、第１の差動増幅部８２０ａａの差動対トランジスタ８２３，８２４は、クロック信号φ０およびφ３が両方とも高レベル『Ｈ』になる期間だけスイッチ(トランジスタ）８２５１，８２５２がオンして入力信号（ＤＡＴＡ，ＤＡＴＡＸ）サンプリングを行い、また、第２の差動増幅部８２０ａｂの差動対トランジスタ８２３’，８２４’は、クロック信号φ３およびφ２が両方とも高レベル『Ｈ』になる期間だけトランジスタ８２５１’，８２５２’がオンしてサンプリングを行うようになっている。すなわち、差動対トランジスタ（サンプリング回路）８２３’，８２４’は、差動対トランジスタ８２３，８２４がサンプリングするビットの次のビットをサンプリングし、それらが足し合わされた信号が出力Ｖs0+,Ｖs0-として出力され、判定回路により判定されるようになっている。このように、本第１４実施例では、２つの差動増幅部（８２０ａａ，８２０ａｂ；８２０ｂａ，８２０ｂｂ；８２０ｃａ，８２０ｃｂ；８２０ｄａ，８２０ｄｂ）により出力レベルを調整して信号伝送路特性の補償（符号間干渉の削減）を行うようになっている。
【０１１３】
ここで、例えば、第１の差動増幅部８２０ａａ，８２０ｂａ，８２０ｃａ，８２０ｄａの出力レベルの調整は、電流源８４３１，８４３２を流れる電流を制御することで行うことができる。また、電流源８４４１，８４４２を流れる電流を制御して第２の差動増幅部８２０ａｂ，８２０ｂｂ，８２０ｃｂ，８２０ｄｂの出力レベルの調整を行うこともできるが、通常、電流源８４３１，８４３２を流れる電流を制御して第１の差動増幅部の出力レベルを調整すれば十分である。
【０１１４】
以上説明したように、本発明のレシーバ回路によれば、高速信号の受信に問題となる伝送路特性から生ずる符号間干渉を無効化することができるため、従来よりも高い精度で高速な受信信号を判定することが可能になる。
【０１１５】
（付記１）  入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力をバッファするバッファ回路と、
該バッファ回路の出力の判定を行う判定回路と、
前記サンプリングを行うタイミングまで、前記バッファ回路の出力の入力信号依存性を小さくしておくバッファ制御回路とを備えることを特徴とするレシーバ回路。
【０１１６】
（付記２）  入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力をバッファするバッファ回路と、
該バッファ回路の出力の判定を行う判定回路と、
前記サンプリングを行うタイミングまで、前記バッファ回路の出力を略一定値とするバッファ制御回路とを備えることを特徴とするレシーバ回路。
【０１１７】
（付記３）  付記１または２に記載のレシーバ回路において、前記バッファ制御回路は、前記バッファ回路と電源線との間に配置されたスイッチであることを特徴とするレシーバ回路。
【０１１８】
（付記４）  付記１または２に記載のレシーバ回路において、前記バッファ制御回路は、前記バッファ回路の出力と負荷デバイスとの間に配置されたスイッチであることを特徴とするレシーバ回路。
【０１１９】
（付記５）  付記１または２に記載のレシーバ回路において、さらに、前記サンプリング回路が入力信号のサンプリングを行う前に、前記判定回路の入力をプリチャージするプリチャージ回路を備えることを特徴とするレシーバ回路。
【０１２０】
（付記６）  付記１または２に記載のレシーバ回路において、前記サンプリング回路は、一連のビット列をサンプルする複数のサンプルスイッチを備え、且つ、前記バッファ回路は、該各サンプルスイッチに対応して複数設けられていることを特徴とするレシーバ回路。
【０１２１】
（付記７）  付記１または２に記載のレシーバ回路において、前記バッファ回路は、複数のバッファ回路ユニットを備え、該各バッファ回路ユニットの出力の大きさを調整することで信号伝送路の特性を補償するようにしたことを特徴とするレシーバ回路。
【０１２２】
（付記８）  付記１または２に記載のレシーバ回路において、前記バッファ回路は入力電圧を電流に変換するトランスコンダクタであり、前記バッファ制御回路は、前記サンプリングが行われるタイミングまで、該トランスコンダクタの電流を小さくしておく電流源スイッチであることを特徴とするレシーバ回路。
【０１２３】
（付記９）  付記１または２に記載のレシーバ回路において、前記バッファ回路は、前記サンプリング回路が入力信号のサンプリングを行う前に当該バッファ回路に微小電流を流しておく微小電流回路を備えることを特徴とするレシーバ回路。
【０１２４】
（付記１０）  付記１または２に記載のレシーバ回路において、さらに、前記バッファ回路の出力に、前記サンプリング回路が入力信号のサンプリングを行うときに当該バッファ回路の出力を略一定の値にするスイッチ回路を備えることを特徴とするレシーバ回路。
【０１２５】
（付記１１）  ドライバ回路と、信号伝送手段と、該信号伝送手段を介して送られる該ドライバ回路の出力を受け取るレシーバ回路とを備える信号伝送システムであって、該レシーバ回路は、
入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力をバッファするバッファ回路と、
該バッファ回路の出力の判定を行う判定回路と、
前記サンプリングを行うタイミングまで、前記バッファ回路の出力の入力信号依存性を小さくしておくバッファ制御回路とを備えることを特徴とする信号伝送システム。
【０１２６】
（付記１２）  ドライバ回路と、信号伝送手段と、該信号伝送手段を介して送られる該ドライバ回路の出力を受け取るレシーバ回路とを備える信号伝送システムであって、該レシーバ回路は、
入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力をバッファするバッファ回路と、
該バッファ回路の出力の判定を行う判定回路と、
前記サンプリングを行うタイミングまで、前記バッファ回路の出力を略一定値とするバッファ制御回路とを備えることを特徴とする信号伝送システム。
【０１２７】
（付記１３）  入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力の判定を行う判定回路と、
前記サンプリング回路の入力から出力までのトランスコンダクタンスを動的に変化させて、該サンプリング回路の出力の入力信号依存性をサンプリング時点以外は十分小さくするサンプリング制御回路とを備えることを特徴とするレシーバ回路。
【０１２８】
（付記１４）  付記１３に記載のレシーバ回路において、前記サンプリング制御回路は、前記サンプリング回路の入力から出力までのトランスコンダクタンスの変化をスイッチングにより行うことを特徴とするレシーバ回路。
【０１２９】
（付記１５）  付記１４に記載のレシーバ回路において、前記トランスコンダクタンスのスイッチングは、差動対トランジスタのテイル電流のスイッチングにより行うことを特徴とするレシーバ回路。
【０１３０】
（付記１６）  付記１５に記載のレシーバ回路において、前記テイル電流のスイッチングは、電流路を、該当するトランスコンダクタのテイル電流側の経路とそれ以外の経路との間で切り替える電流切り替えにより行うことを特徴とするレシーバ回路。
【０１３１】
（付記１７）  付記１６に記載のレシーバ回路において、前記電流切り替えを、前記差動対トランジスタのドレイン電流を切り替えるトランジスタスイッチにより行うことを特徴とするレシーバ回路。
【０１３２】
（付記１８）  付記１６に記載のレシーバ回路において、前記電流切り替えを、前記トランスコンダクタの入力トランジスタのソースに対して該入力トランジスタがオフになる方向の電流を注入することにより行うことを特徴とするレシーバ回路。
【０１３３】
（付記１９）  付記１６に記載のレシーバ回路において、前記電流切り替えを、前記テイル電流が流れる期間が多相のクロック信号の重なり部分で決定されるように、並列または直列接続のトランジスタによるスイッチングで行うことを特徴とするレシーバ回路。
【０１３４】
（付記２０）  付記１６に記載のレシーバ回路において、１つの前記判定回路に対して異なるビットセルのサンプリングを行う複数の前記サンプリング回路を設け、該複数のサンプリング回路の出力の重み付き和を判定することを特徴とするレシーバ回路。
【０１３５】
（付記２１）  インターリーブ動作する複数のレシーバユニットを備えるレシーバ回路装置であって、付記１〜１０および１３〜２０のいずれか１項に記載のレシーバ回路を該各レシーバユニットとして構成するようにしたことを特徴とするレシーバ回路装置。
【０１３６】
（付記２２）  ドライバ回路と、信号伝送手段と、該信号伝送手段を介して送られる該ドライバ回路の出力を受け取るレシーバ回路とを備える信号伝送システムであって、該レシーバ回路は、
入力信号をサンプリングするサンプリング回路と、
該サンプリング回路の出力の判定を行う判定回路と、
前記サンプリング回路の入力から出力までのトランスコンダクタンスを動的に変化させて、該サンプリング回路の出力の入力信号依存性をサンプリング時点以外は十分小さくするサンプリング制御回路とを備えることを特徴とする信号伝送システム。
【０１３７】
【発明の効果】
以上、詳述したように、本発明によれば、符号間干渉を取り除き、より正確なデータ判定を行うことのできるレシーバ回路を提供することができる。
【図面の簡単な説明】
【図１】信号伝送システムの全体構成を模式的に示すブロック図である。
【図２】図１におけるレシーバ回路の一構成例を示すブロック図である。
【図３】従来のレシーバ回路におけるレシーバユニットの一例を示すブロック回路図である。
【図４】従来のレシーバ回路における課題を説明するための図である。
【図５】本発明に係るレシーバ回路の第１の形態における原理構成の一例を示すブロック回路図である。
【図６】図５のレシーバ回路の動作を説明するための図である。
【図７】本発明のレシーバ回路の第１実施例を示すブロック図である。
【図８】本発明のレシーバ回路の第２実施例を示すブロック図である。
【図９】本発明のレシーバ回路の第３実施例を示すブロック図である。
【図１０】図９のレシーバ回路におけるイコライザ回路の一例を示す回路図である。
【図１１】図９のレシーバ回路における判定回路の一例を示す回路図である。
【図１２】図９のレシーバ回路の動作を説明するためのタイミング図である。
【図１３】本発明のレシーバ回路の第４実施例を示すブロック図である。
【図１４】図１３のレシーバ回路の動作を説明するための図である。
【図１５】図１３のレシーバ回路の動作を説明するためのタイミング図である。
【図１６】本発明に係るレシーバ回路の第２の形態における原理構成の一例を示すブロック回路図である。
【図１７】図１６のレシーバ回路の動作を説明するための図である。
【図１８】本発明のレシーバ回路の第５実施例を示す回路図である。
【図１９】図１８のレシーバ回路におけるアナログ電源電圧を生成する回路の一例を示す図である。
【図２０】本発明のレシーバ回路の第６実施例を示す回路図である。
【図２１】本発明のレシーバ回路の第７実施例を示す回路図である。
【図２２】本発明のレシーバ回路の第８実施例を示す回路図である。
【図２３】本発明のレシーバ回路の第９実施例を示す回路図である。
【図２４】図２３に示すレシーバ回路の変形例を示す回路図である。
【図２５】本発明のレシーバ回路の第１０実施例を示す回路図である。
【図２６】本発明のレシーバ回路の第１１実施例を示す回路図である。
【図２７】本発明のレシーバ回路の第１２実施例を示すブロック図である。
【図２８】図２７のレシーバ回路の動作を説明するためのタイミング図である。
【図２９】本発明のレシーバ回路の第１３実施例を示すブロック図である。
【図３０】図２９のレシーバ回路の動作を説明するためのタイミング図である。
【図３１】本発明のレシーバ回路の第１４実施例を示す回路図である。
【図３２】図３１のレシーバ回路の動作を説明するためのタイミング図である。
【符号の説明】
１…ドライバ回路（送信回路）
２…伝送線路（信号伝送路）
３…レシーバ回路（受信回路）
３１〜３４；８０ａ，８０ｂ…レシーバユニット
３１１，３１２；４１１，４１２；５１０〜５１３；６１１，６１２…サンプルスイッチ
３２０；４２０；５２０〜５２３；６２１，６２２…バッファ回路
３３０；４３０；５３０〜５３３；６３１，６３２…判定回路
４４０；６１１０；６１４０…電流源
６４１，６４２…スイッチ回路（ｐＭＯＳスイッチ）
６１０〜６１３…イコライザ回路
６１０ａ，６１０ｂ…差動増幅部（トランスコンダクタ）
６１１１，６１１２；６１４１，６１４２…トランスファゲート
７１０ａ，７１１ａ，７１２ａ，７１３ａ…第１の差動増幅部
７１０ｂ，７１１ｂ，７１２ｂ，７１３ｂ…第２の差動増幅部
７１０ｃ，７１１ｃ，７１２ｃ，７１３ｃ…スイッチ
７３０〜７３３…ラッチ（判定回路）
８２０ａ，８２０ｂ，８２０ｃ，８２０ｄ…サンプリング部
８３０ａ，８３０ｂ…判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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