(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられたサブコレクタ領域と、
該サブコレクタ領域上に設けられたシリコン層と、
該シリコン層に設けられた分離領域の内側端部により囲まれた前記シリコン層の一部からなるシリコン・コレクタ領域と、
前記分離領域上に設けられた多結晶ＳｉＧｅ含有層、及び前記シリコン・コレクタ領域上に設けられ前記多結晶ＳｉＧｅ含有層と接する単結晶ＳｉＧｅ含有層からなるＳｉＧｅ含有層と、
前記ＳｉＧｅ含有層の上に設けられた絶縁体層であって、該絶縁体層は前記単結晶ＳｉＧｅ含有層の一部を露出する開口を有し、前記絶縁体層は前記ＳｉＧｅ含有層上で前記分離領域の内側端部よりも内側の位置まで延在することにより前記絶縁体層の側壁は前記シリコン・コレクタ領域の上方に位置する、前記絶縁体層と、
前記絶縁体層上に該絶縁体層の前記側壁と整列して設けられ、前記開口を介して前記単結晶ＳｉＧｅ含有層に接するドープト・ポリシリコン・エミッタと、
前記絶縁体層の開口により規定された大きさで前記単結晶ＳｉＧｅ含有層内に設けられ、前記ドープト・ポリシリコン・エミッタに接続するエミッタ拡散領域と、
少なくとも前記単結晶ＳｉＧｅ含有層に設けられ、前記多結晶ＳｉＧｅ含有層に接するように前記エミッタ拡散領域から離れて設けられた外部ベース打込み領域と、
前記絶縁体層の前記側壁から離れて且つ前記分離領域の内側端部よりも外側の位置になるように前記多結晶ＳｉＧｅ含有層の上に設けられた金属サリサイド領域とを備えるＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項２】
前記半導体基板の材料が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ及びＳｉ／ＳｉＧｅからなる群から選択された材料である、請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項３】
前記多結晶ＳｉＧｅ含有層及び前記単結晶ＳｉＧｅ含有層の材料が、ＳｉＧｅ及びＳｉＧｅＣからなる群から選択された材料である、請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項４】
半導体基板上にサブコレクタ領域が形成され、該サブコレクタ領域上にシリコン層が形成され、該シリコン層に分離領域が形成され、該分離領域の内側端部により囲まれた前記シリコン層の一部がシリコン・コレクタ領域を構成する構造を用意するステップと、
前記分離領域上に多結晶ＳｉＧｅ含有層を形成すると共に、前記シリコン・コレクタ領域上に前記多結晶ＳｉＧｅ含有層と接する単結晶ＳｉＧｅ含有層を形成することにより前記多結晶ＳｉＧｅ含有層及び前記単結晶ＳｉＧｅ含有層からなるＳｉＧｅ含有層を形成するステップと、
前記ＳｉＧｅ含有層の上に絶縁体層を形成するステップと、
該絶縁体層に前記単結晶ＳｉＧｅ含有層の一部を露出する開口を形成するステップと、
前記絶縁体層の前記開口により露出された前記単結晶ＳｉＧｅ含有層の前記一部の上に、前記絶縁体層の上面よりも突出するダミー・エミッタ・スタック層を形成し、該ダミー・エミッタ・スタック層の側壁のうち前記絶縁体層の上面よりも突出する部分にサイドウォール・スペーサを形成するステップと、
前記ダミー・エミッタ・スタック層及び前記サイドウォール・スペーサをマスクとして少なくとも前記単結晶ＳｉＧｅ含有層にイオン注入することにより、前記多結晶ＳｉＧｅ含有層に接する外部ベース打込み領域を前記絶縁体層の前記開口から離れた位置に形成するステップと、
前記ダミー・エミッタ・スタック層及び前記サイドウォール・スペーサを除去することにより、前記開口を介して前記単結晶ＳｉＧｅ含有層の前記一部を露出するステップと、
前記開口により露出された前記単結晶ＳｉＧｅ含有層の前記一部の上及び前記絶縁体層の上にドープト・ポリシリコン層を形成するステップと、
前記ドープト・ポリシリコン層及び前記絶縁体層をパターン化することにより、前記単結晶ＳｉＧｅ含有層上及び前記多結晶ＳｉＧｅ層上に存在し、前記多結晶ＳｉＧｅ含有層上で前記分離領域の内側端部を越えて延在することにより側壁が前記分離領域の上方に位置する絶縁体層と、前記開口を介して前記単結晶ＳｉＧｅ含有層の一部に接し且つ前記絶縁体層の前記側壁と整列するドープト・ポリシリコン・エミッタを形成するステップと、
前記絶縁体層の前記側壁に接するように前記多結晶ＳｉＧｅ含有層の上に金属サリサイド領域を形成すると共に、前記ドープト・ポリシリコン・エミッタからドーパントを拡散して前記単結晶ＳｉＧｅ含有層にエミッタ拡散領域を形成するステップとを含む、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項５】
前記半導体基板の材料が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ及びＳｉ／ＳｉＧｅからなる群から選択された材料である、請求項４に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項６】
前記多結晶ＳｉＧｅ含有層及び前記単結晶ＳｉＧｅ含有層の材料が、ＳｉＧｅ及びＳｉＧｅＣからなる群から選択された材料である、請求項４に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項７】
半導体基板上にサブコレクタ領域が形成され、該サブコレクタ領域上にシリコン層が形成され、該シリコン層に分離領域が形成され、該分離領域の内側端部により囲まれた前記シリコン層の一部がシリコン・コレクタ領域を構成する構造を用意するステップと、
前記分離領域上に多結晶ＳｉＧｅ含有層を形成すると共に、前記シリコン・コレクタ領域上に前記多結晶ＳｉＧｅ含有層と接する単結晶ＳｉＧｅ含有層を形成することにより前記多結晶ＳｉＧｅ含有層及び前記単結晶ＳｉＧｅ含有層からなるＳｉＧｅ含有層を形成するステップと、
前記ＳｉＧｅ含有層の上に絶縁体層を形成するステップと、
該絶縁体層に前記単結晶ＳｉＧｅ含有層の一部を露出する開口を形成するステップと、
前記絶縁体層の前記開口により露出された前記単結晶ＳｉＧｅ含有層の前記一部の上に、前記絶縁体層の上面よりも突出するダミー・エミッタ・スタック層を形成し、該ダミー・エミッタ・スタック層の側壁のうち前記絶縁体層の上面よりも突出する部分にサイドウォール・スペーサを形成するステップと、
前記ダミー・エミッタ・スタック層及び前記サイドウォール・スペーサをマスクとして少なくとも前記単結晶ＳｉＧｅ含有層にイオン注入することにより、前記多結晶ＳｉＧｅ含有層に接する外部ベース打込み領域を前記絶縁体層の前記開口から離れた位置に形成するステップと、
前記ダミー・エミッタ・スタック層及び前記サイドウォール・スペーサを除去することにより、前記開口を介して前記単結晶ＳｉＧｅ含有層の前記一部を露出するステップと、
前記開口により露出された前記単結晶ＳｉＧｅ含有層の前記一部の上及び前記絶縁体層の上にドープト・ポリシリコン層を形成するステップと、
前記ドープト・ポリシリコン層及び前記絶縁体層をパターン化することにより、前記ＳｉＧｅ含有層上に存在し、前記ＳｉＧｅ含有層上で前記分離領域の内側端部よりも内側の位置まで延在することにより側壁が前記シリコン・コレクタ領域の上方に位置する絶縁体層と、前記開口を介して前記単結晶ＳｉＧｅ含有層の前記一部に接し且つ前記絶縁体層の前記側壁と整列するドープト・ポリシリコン・エミッタを形成するステップと、
前記絶縁体層の前記側壁から離れて且つ前記分離領域の内側端部よりも外側の位置になるように前記多結晶ＳｉＧｅ含有層の上に金属サリサイド領域を形成すると共に、前記ドープト・ポリシリコン・エミッタからドーパントを拡散して前記単結晶ＳｉＧｅ含有層にエミッタ拡散領域を形成するステップとを含む、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項８】
前記半導体基板の材料が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ及びＳｉ／ＳｉＧｅからなる群から選択された材料である、請求項７に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項９】
前記多結晶ＳｉＧｅ含有層及び前記単結晶ＳｉＧｅ含有層の材料が、ＳｉＧｅ及びＳｉＧｅＣからなる群から選択された材料である、請求項７に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【請求項１０】
前記金属サリサイド領域を形成すると共にエミッタ拡散領域を形成するステップは、前記絶縁体層及び前記ドープト・ポリシリコン・エミッタの側壁に接し且つ該側壁から前記分離領域の内側端部よりも外側の位置にまで延びる絶縁体スペーサを前記ＳｉＧｅ含有層の上に形成し、耐熱金属層を少なくとも前記ＳｉＧｅ含有層の上に形成しアニーリングすることにより、前記金属サリサイド領域を形成した後に、前記絶縁体スペーサを除去する、請求項７に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体バイポーラ・デバイスに関し、特に、耐静電放電（ＥＳＤ）性を改良したシリコン・ゲルマニウム（ＳｉＧｅ）バイポーラ・トランジスタに関する。
【０００２】
【従来の技術】
高周波の有線および無線市場の両方が著しく成長することにより、化合物半導体がバルク相補型金属酸化物半導体（ＣＭＯＳ）技術よりも特有な長所を有する新しい時代が到来した。エピタキシャル層擬似形態（pseudomorphic）ＳｉＧｅ付着プロセスが急速に進歩するとともに、市場で広範に受け入れられるようになるために、エピタキシャルベースのＳｉＧｅヘテロ接合バイポーラ・トランジスタは、主流の先端ＣＭＯＳ開発と統合されてきた。これにより、デジタル論理回路向けの先端ＣＭＯＳの基本技術を十分に活用しつつ、アナログおよび無線周波数（ＲＦ）回路に対してはＳｉＧｅ技術の利点を提供している。
【０００３】
ＳｉＧｅヘテロ接合バイポーラ・トランジスタ・デバイスは、あらゆるアナログ用途での主要な要素としてシリコン・バイポーラ接合デバイスに取って代わりつつある。外部回路用にＳｉＧｅヘテロ接合バイポーラ・トランジスタを使用する量が増大し用途が拡大するにともなって耐ＥＳＤ性が必要になる。高トランジスタ速度および高周波応答が必要な携帯電話用などのＲＦ用途の場合に特にそうである。こうした装置の周波数応答の増大とともにトランジスタへの負荷効果も増大し、これによって、著しいノイズおよびひずみをもたらす恐れがある。
【０００４】
現在、高動作速度および高周波を必要とするＲＦ用途および他の用途に用いられるＳｉＧｅヘテロ接合バイポーラ・トランジスタで満足できる耐ＥＳＤ性を有するものはほとんどない。こうした装置では、一般にベースは外部パッドに接続されており、したがって正および負のＨＢＭ（Human Body Model）パルスどちらに対しても損傷を受け易い。
【０００５】
代表的な従来技術のＳｉＧｅヘテロ接合バイポーラ・トランジスタを、例えば、図１に示す。具体的には、図１に示す構造は、その上にサブコレクタ領域１４が形成された半導体基板１０を含む。サブコレクタ領域１４上に形成されるＳｉ含有層内に、分離領域１２、コレクタ領域１６およびペデスタル打ち込み領域１７が形成される。
【０００６】
図示した従来技術の構造は、単結晶領域１８ａに当接する多結晶領域１８ｂを含むＳｉＧｅ層１８も含む。多結晶領域は主として分離領域の上に形成され、一方単結晶領域はコレクタ領域の上に形成されている。なお、ＳｉＧｅ層１８内の点線（２０と付した）はＳｉＧｅ層のファセット領域を表すことに留意されたい。ファセット領域は、ＳｉＧｅ層が多結晶から単結晶に変わる境界領域である。当分野の技術者なら分かるように、ファセット領域は本発明の図からやや異なることがある。例えば、ファセット領域２０は、エミッタを向くこともあり、エミッタから遠ざかることもある。なお、ＳｉＧｅ層およびサブコレクタ上のＳｉ含有層の一部は外部ベース打ち込み領域２３を含むことに留意されたい。
【０００７】
この従来技術構造は、ＳｉＧｅ層１８上に形成されたパターン化絶縁体２２も含み、このパターン化絶縁体は、単結晶ＳｉＧｅ領域の一部を露出させる開口を有する。次いで、前記パターン化絶縁体上にドープト・ポリシリコン２４が形成され、上記開口を経由して単結晶ＳｉＧｅ領域と接触している。この構造は、ＳｉＧｅ層上に形成されポリシリコン・エミッタ・ソース端部と接触しているシリサイド領域２８も含む。なお、シリサイド領域を形成する際に用いられるアニーリング工程中に、エミッタ拡散領域２６が単結晶ＳｉＧｅ領域内に形成されることに留意されたい。シリサイド領域とエミッタ接合（すなわち、ポリシリコン領域２４）との間のエンクローチメントのために、このデバイスはＥＳＤの損傷を受けるおそれがある。
【０００８】
従来技術のＳｉＧｅヘテロ接合バイポーラ・トランジスタに伴う上記の問題に鑑みて、ＥＳＤの損傷を著しく受けることがない新しい改良されたＳｉＧｅヘテロ接合バイポーラ・トランジスタを製作する必要が依然としてある。
【０００９】
【発明が解決しようとする課題】
本発明の一つの目的は、高動作速度および高周波で効率的に動作することができる耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トランジスタを提供することである。
【００１０】
本発明の他の目的は、ベース抵抗が低く、これによりデバイスの性能を改良した耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トランジスタを提供することである。
【００１１】
本発明の他の目的は、サリサイド領域を、ベース−エミッタ接合領域から遠くへ、かつエミッタ・ポリシリコンと単結晶端部の間のファセット遷移から遠くへ移動した耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トランジスタを提供することである。
【００１２】
本発明の他の目的は、追加の安定抵抗素子（ballasting resistor element）を含まない耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トランジスタを提供することである。
【００１３】
【課題を解決するための手段】
これらおよび他の目的および利益は、サリサイド端部をエミッタ−ベース接合領域から、かつ外部ベース打ち込み「リンク抵抗」端部からさらに遠くへ移動させるエミッタ・ポリシリコン形を用いることによって本発明において達成される。外部ベースは、本明細書において、ファセット以前のベース領域と定義する。
【００１４】
本発明の一実施形態では、
半導体構造であって、
低不純物濃度真性ベースと、
前記真性ベースに隣接する高不純物濃度外部ベースであって、高不純物濃度／低不純物濃度ベースのドーピング遷移端部がその間にあり、前記高不純物濃度／低不純物濃度ベースのドーピング遷移端部がウインドウの端部によって画定された高濃度不純物外部ベースと、
前記外部ベース上に延在するシリサイド領域であって、前記シリサイド領域が完全に前記ウインドウの外にあるシリサイド領域とを含むバイポーラ・トランジスタを含む半導体構造が提供される。
【００１５】
用語「低不純物濃度真性ベース」は、約１×１０11ｃｍ-2から約１×１０14ｃｍ-2のドーパント投与量を用いてイオンでドーピングしたベース領域を意味する。より好ましくは、低不純物濃度真性ベースは、約１×１０19ｃｍ-3の濃度が得られるように、約１×１０13ｃｍ-2のドーパント投与量を用いてドーピングする。
【００１６】
用語「高不純物濃度外部ベース」は、約１×１０15ｃｍ-2から約１×１０16ｃｍ-2のドーパント投与量を用いてイオンでドーピングしたベース領域を意味する。より好ましくは、高不純物濃度外部ベースは、約１×１０20ｃｍ-3の濃度が得られるように、約１×１０15ｃｍ-2のドーパント投与量を用いてドーピングする。
【００１７】
本発明の他の実施形態では、
本発明の半導体構造は、
多結晶／単結晶ファセットを有する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリサイド領域が、前記ファセットの前記多結晶側上に広範囲に延在するシリサイド領域とを含むバイポーラ・トランジスタを含む。
【００１８】
本発明の他の実施形態では、
半導体構造は、
エミッタと、
前記エミッタを取り囲む、内端部を有する分離体と、
前記分離体上に延在する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリサイド領域が前記内端部の外側に広範囲に延在するシリサイド領域とを含むバイポーラ・トランジスタを含む。
【００１９】
本発明の他の実施形態では、
その中に第２伝導型のサブコレクタが存在する第１伝導型の基板であって、前記基板が前記サブコレクタ上に形成された分離領域を含む基板と、
前記分離領域を含む前記基板上に形成されたＳｉＧｅ含有層であって、前記ＳｉＧｅ含有層が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶および多結晶領域がファセット領域によって分離されているＳｉＧｅ含有層と、
前記ＳｉＧｅ含有層上に形成されたパターン化エミッタであって、前記パターン化エミッタが、絶縁体、ドープト・ポリシリコン、およびエミッタ拡散領域を含むパターン化エミッタと、
前記分離領域上方の前記多結晶ＳｉＧｅ含有領域上に形成された金属サリサイド領域であって、前記金属サリサイド領域が、前記ファセット領域および前記エミッタ拡散領域からずれている金属サリサイド領域とを含む半導体ヘテロ接合バイポーラ・トランジスタ構造が提供される。
【００２０】
本発明の一実施形態では、パターン化エミッタ（すなわち、パターン化ドープト・ポリシリコンおよび絶縁体）は、分離領域の端部を超えて延在する。本発明の他の実施形態では、パターン化エミッタは、分離領域のどんな部分の上にも形成されない。
【００２１】
本発明は、上記構造を実現する方法も対象とする。具体的には、本発明の方法は、
（ａ）少なくともサブコレクタ領域を含む構造の表面上にＳｉＧｅ含有膜を形成するステップであって、前記ＳｉＧｅ含有膜が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶領域および多結晶領域がファセット領域によって分離されているステップと、
（ｂ）前記ＳｉＧｅ含有膜上に絶縁体を形成するステップと、
（ｃ）前記絶縁体に開口を設けて前記単結晶ＳｉＧｅ含有領域の一部を露出させるステップと、
（ｄ）前記開口内を含めて絶縁体の上にドープト・ポリシリコン層を形成して前記単結晶ＳｉＧｅ含有領域の前記露出部分を覆うステップと、
（ｅ）前記ドープト・ポリシリコン層および前記絶縁体をパターン化して、前記分離領域上に形成された前記多結晶ＳｉＧｅ含有領域の一部を少なくとも露出させるステップと、
（ｆ）前記分離領域上方の前記多結晶ＳｉＧｅ含有領域の前記露出部分をサリサイド化してそこに金属サリサイド領域を形成するステップであって、前記サリサイド化時に、前記ドープト・ポリシリコンからのドーパントが単結晶領域内に拡散してエミッタ拡散領域を形成し、前記金属サリサイド領域各々が前記ファセット領域から、および前記エミッタ拡散領域からずれているステップとを含む。
【００２２】
一実施形態では、パターン化工程において、ドープト・ポリシリコンが分離領域の端部を超えて延在するエミッタ領域を形成する。本発明の他の実施形態では、パターン化工程において、ドープト・ポリシリコンが分離領域のどんな部分の上にも延在しないエミッタ領域を形成する。この実施形態では、エミッタ・ポリシリコンは、金属サリサイド領域と接触しない。
【００２３】
【発明の実施の形態】
次に、耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トランジスタおよびこれを製作する方法を対象とする本発明を、本出願添付の図を参照することによってさらに詳細に説明する。
【００２４】
初めに図２を参照する。図２は、本発明で製作できる一つの可能な半導体バイポーラ構造の横断面図である。具体的には、図２に示す構造は、第１伝導型（ＰまたはＮ）の基板５０を含み、その上に第１伝導型とは異なる第２伝導型のサブコレクタ５２が形成されている。サブコレクタ５２上には、分離領域５４、コレクタ領域５６、および２つの分離領域の間に位置するペデスタル打ち込み５７を含むＳｉ含有層５１がある。図２に示す本発明の構造は、前記分離領域を含めたＳｉ含有層上に形成されたＳｉＧｅ含有層５８も含む。本発明によれば、ＳｉＧｅ含有層５８は、多結晶ＳｉＧｅ含有領域５８ｂと当接した単結晶ＳｉＧｅ含有領域５８ａを含む。参照番号６０は、単結晶領域と当接する多結晶領域の間の境界、すなわちファセット領域を示す。なお、ファセット領域は、本発明の図からやや異なることがあり、外部ベース打ち込み領域６３が、ＳｉＧｅ含有層の一部およびＳｉ含有層５１の一部に形成されていることに留意されたい。
【００２５】
絶縁体６４およびドープト・ポリシリコン６６を含むパターン化エミッタ６２が、ＳｉＧｅ含有層５８上に形成されている。なお、パターン化エミッタは、ドープト・ポリシリコンが単結晶ＳｉＧｅ含有領域と接触しているエミッタ・ウインドウ領域６８を含むことに留意されたい。本発明によれば、エミッタのポリシリコンは、第１伝導型ドーパントと反対のドーパントでドーピングする。したがって、本発明は、ＰＮＰバイポーラ・トランジスタまたはＮＰＮバイポーラ・トランジスタを意図するものである。
【００２６】
図２に示す本発明の構造は、分離領域上方の多結晶ＳｉＧｅ含有領域５８ｂ上に形成され、単結晶ＳｉＧｅ含有領域５８ａ上には形成されていない金属サリサイド領域７０も含む。さらに、金属サリサイド領域は、分離領域の端部５５からずれている。図２に示す実施形態では、パターン化エミッタ領域６２は、分離領域の端部５５を超えて延在するドープト・ポリシリコン６６を含む。なお、参照番号７４は、金属サリサイド領域の形成中に単結晶ＳｉＧｅ含有領域内に形成されたエミッタ拡散領域を示すことに留意されたい。
【００２７】
図３は、別の半導体ヘテロ接合バイポーラ・トランジスタ構造を示す。この構造は、図２と同じ基本要素を含み、パターン化エミッタ領域６２が、分離領域の端部５５を超えて延在するドープト・ポリシリコン６６を含まないことを除いて前に示した構造とほぼ同じである。その代わり、図３に示す構造では、パターン化エミッタは単結晶Ｓｉ含有領域上に完全に形成され、間隔７２が、分離領域上方の多結晶ＳｉＧｅ含有外部ベース領域５８ｂ上に形成された金属サリサイド領域７０からパターン化エミッタ６２を分離している。
【００２８】
図２および３に示す本発明の構造は、図１に示す従来技術の構造と比べてＥＳＤ防護が改良されている。具体的には、図２では、ＥＳＤ防護の改良は、延在するエミッタ領域を形成することによって、および金属サリサイド領域を分離領域５４の端部５５からずらすことによって得られる。図３の構造に関しては、金属サリサイド領域とパターン化エミッタ領域の間の距離によって、図１に示す構造よりもＥＳＤ防護が改良される。
【００２９】
図２および３に示す構造は当分野の技術者に周知の通常の材料から構成され、これを形成するために、同じく当分野の技術者に周知の通常の加工工程が用いられる。次に、図２に示す構造の形成に用いられる方法および材料を、図４〜１１を参照してさらに詳細に説明する。その後、図３に示す構造を形成する際に用いた方法を説明する。その前に、図は半導体装置のごく一部分、すなわち、一つのバイポーラ・デバイス領域を示すものに過ぎず、本発明は、他のデバイス領域が存在する場合、および本発明の方法を用いて２つ以上のバイポーラ・デバイス領域を形成することができる場合にも効果があることに留意されたい。
【００３０】
初めに、本発明に用いられる最初の構造を示す図４を参照する。具体的には、図４に示す最初の構造は、その上にサブコレクタ５２が形成された基板５０を含む。分離領域５４およびコレクタ領域５６を、Ｓｉ含有層５１内のサブコレクタ領域上に形成する。なお、Ｓｉ含有層を基板の一部とすることもでき、当分野で周知の方法を利用して形成されるエピタキシャルＳｉ層などのＳｉ含有層を追加することもできることに留意されたい。
【００３１】
本発明によれば、基板５０は第１伝導型（ＮまたはＰ）であり、一般に、それだけに限らないが、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよびシリコン・オン・インシュレータ（ＳＯＩ）を含むＳｉ含有半導体材料から構成される。サブコレクタは、第１伝導型と異なる第２伝導型（ＮまたはＰ）からなり、一般に、エピタキシャル成長とその後のイオン注入によって基板上に形成される。
【００３２】
サブコレクタ領域の形成後、当分野の技術者に周知の技術を用いてＳｉ含有層内に分離領域５４を形成する。分離領域は、トレンチ分離でもよく、またはＬＯＣＯＳ（シリコンの部分酸化）でもよい。トレンチ分離領域を用いる場合は、初めにＳｉ含有層５１内にトレンチを設けることによってトレンチ分離領域を形成する。これは、通常のリソグラフィおよびエッチングで行う。次いで、エッチングしたトレンチに、通常のライナー材料でライニングを施し、テトラエチルオルソシリケート（ＴＥＯＳ）などのトレンチ誘電体を満たす。必要なら、トレンチ誘電体を高密度化または平坦化し、あるいはその両方を行う。ＬＯＣＯＳ分離領域を用いる場合は、通常のＬＯＣＯＳプロセスによってこの分離領域を形成する。
【００３３】
次いで、図４に示す構造が得られるように通常のイオン注入を用いてＳｉ含有層５１内にコレクタ領域を形成する。一般に、コレクタ領域の形成時にはイオン注入マスク（示さず）を用い、注入プロセス後マスクは一般に除去する。
【００３４】
図５は、分離領域を含むＳｉ含有層上にＳｉＧｅ含有層５８を形成した後の構造を示す。ＳｉＧｅ含有層はＳｉＧｅまたはＳｉＧｅＣからなる。本発明の一つの特に好ましい実施形態では、ＳｉＧｅ含有層はＳｉＧｅからなる。ＳｉＧｅ含有層は、低温（約５５０℃以下）付着プロセスを利用して形成される。ＳｉＧｅ含有層の形成時に本発明で用いることができる適当な低温付着プロセスには、それだけに限らないが、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、原子層蒸着（ＡＬＤ）、化学溶液付着、超高真空ＣＶＤ、および他の同様な付着プロセスが含まれる。
【００３５】
なお、ＳｉＧｅ含有層５８の形成時に用いる付着プロセスは、単結晶ＳｉＧｅ含有領域および当接する多結晶ＳｉＧｅ含有領域を同時に付着することができることに留意されたい。本発明によれば、多結晶領域は主として分離領域の上に形成され、単結晶領域は主としてコレクタ領域上に形成される。多結晶領域と単結晶領域の境界は、図５に点線で示され、参照番号６０で示してある。境界６０は、当技術分野ではファセット領域と呼ばれる。ファセット領域の方向は、下地の形状の関数であり、したがって図に示すものとやや異なる可能性がある。
【００３６】
図６および９は、最初の構造の表面内にエミッタ領域を画定する際、およびペデスタル打ち込みを形成する際に用いられる工程を示す。次に、図６に示すように、当技術分野で周知の通常の付着プロセスを利用してＳｉＧｅ含有層５８の表面に絶縁体６４を形成する。適当な付着プロセスには、それだけに限らないが、ＣＶＤ、プラズマＣＶＤ、スパッタリング、化学溶液付着、および他の同様な付着プロセスが含まれる。絶縁体６４は、単一絶縁材料を含むことができ、あるいは、２種以上の絶縁材料の組み合わせ、例えば誘電体スタックとすることもできる。したがって、本発明のこの工程で用いられる絶縁体は、酸化物、窒化物、酸窒化物、またはこれらの組み合わせを含むことができる。
【００３７】
図７は、絶縁体６４に開口６８を形成した後の構造を示す。開口は、通常のリソグラフィおよびＲＩＥ（反応性イオン・エッチング）などのエッチングを利用して形成する。なお、エミッタ開口は、ＳｉＧｅ含有膜内のコレクタ領域５６の上方に形成されることに留意されたい。
【００３８】
次に、当分野の技術者に周知の通常の付着プロセス、例えばＣＶＤを利用して、酸化物層および窒化物層を絶縁体層６４上に連続的に付着させることによって、酸化物層１０２および窒化物層１０４を含むダミー・エミッタ・スタック層１００を形成する。次に、示していないが、フォトレジストを窒化物層１０４に施し、その後通常のリソグラフィによってフォトレジストをパターン化する。次に、パターン化フォトレジストを含まないダミー・スタックの露出層をエッチングし、絶縁体６４上で止める。次いで、通常のストリッピング・プロセスを用いてパターン化フォトレジストを除去する。次いで、ダミー・スタック１００のどんな露出サイドウオールも覆うように、絶縁体層６４上にサイドウオール・スペーサ１０５を形成する。図８を参照のこと。
【００３９】
本発明の方法のこの時点で、図８に示すように、外部ベース打ち込み領域６３をこの構造に形成する。この打ち込み工程には、通常のイオン注入プロセスが使用される。なお、この打ち込みには、外部ベース打ち込みをエミッタ拡散から分離する手段としてサイドウオール・スペーサ１０５が用いられることに留意されたい。
【００４０】
次いでエッチングを行ってダミー・エミッタ・スタック１００とサイドウオール・スペーサ１０５を除去し、ＳｉＧｅ含有層５８の一部を露出させる。犠牲酸化物層の一部にパターン化レジスト１０８を形成し、次いで当分野の技術者に周知の通常のイオン注入プロセスを利用してペデスタル打ち込みを行う。この打ち込み工程によって形成されるペデスタル打ち込み領域を例えば図９に示す。ペデスタル打ち込みの形成に続いて、この構造からレジスト１０８を除去する。なお、本発明の方法のこの時点で、絶縁体層６４の図に示すデバイス領域外の部分は、当技術分野で周知の通常の方法を利用して除去することができることに留意されたい。
【００４１】
図１０は、絶縁体の上および開口内にエミッタ・ドープト・ポリシリコン層６６が形成された後の構造を示す。ドープト・ポリシリコン層は、当分野で周知の任意の通常のｉｎ−ｓｉｔｕドーピング付着プロセスを利用して形成される。前述のように、ドープト・ポリシリコンは、基板と反対の伝導型、すなわち第１伝導型と反対の型である。
【００４２】
図１１では、ドープト・ポリシリコン層および絶縁体を通常のリソグラフィおよびエッチングを用いてパターン化し、パターン化エミッタ領域６２を形成する。エッチング工程では、ドープト・ポリシリコンおよび絶縁体両方を同時に除去することもでき、複数のエッチング工程を用いてドープト・ポリシリコンを選択的にエッチングし、その後絶縁体を選択的にエッチングすることもできる。なお、エッチング後、下地のＳｉＧｅ含有層の一部は露出することに留意されたい。
【００４３】
次に、分離領域上方の露出ＳｉＧｅ含有層、すなわちＳｉＧｅ含有層の多結晶領域に、金属サリサイド領域７０を形成する。これは、前記露出多結晶ＳｉＧｅ含有領域上に耐熱金属層を付着させ、金属層をアニーリングして前記多結晶領域上に金属サリサイド領域７０を形成し、アニーリング工程でサリサイド化しなかったどんな耐熱金属も除去することを含めて、当分野で周知の通常のサリサイド化プロセスを利用して行う。耐熱金属の例には、それだけに限らないが、Ｔｉ、ＴｉＮ、ＴｉＭｏ、およびＣｏが含まれる。したがって、金属サリサイド領域は、ＴｉシリサイドまたはＣｏシリサイドを含むことができ、Ｔｉシリサイドが好ましい。本発明のこの工程の結果、図２に示す構造が得られる。なお、上記のアニーリング工程時に、ドープト・ポリシリコンからのドーパントが単結晶ＳｉＧｅ含有領域に拡散し、その中にエミッタ拡散領域７４を形成することに留意されたい。
【００４４】
図２に示す構造の二つの重要な態様は、パターン化エミッタが分離領域５４の端部５５を超えて延在していること、および金属サリサイド領域が分離領域上方の範囲に限定されていることである。
【００４５】
次に、図３に示す構造をより詳細に説明する。具体的には、図３に示す構造は、初めに図４〜１０に示すものと同じ加工工程を実施することによって形成される。次に、図１２に示すように、通常のリソグラフィおよびエッチングを利用してパターン化エミッタ６２を形成する。なお、マスク（示さず）を用いて、コレクタ領域５６上方にのみ存在するパターン化エミッタ領域６２を形成することに留意されたい。
【００４６】
次に、図１３に示すように、当技術分野で周知の通常の付着プロセスを用いて、少なくとも分離領域５４の端部５５を超えて延在するようにスペーサ１１０を形成する。スペーサは、酸化物または窒化物などの絶縁体から構成されており、常にではないが、一般には、続くサリサイド化プロセスの後に除去される。具体的には、等方性エッチング・プロセスを利用してスペーサを除去する。上記のサリサイド化工程を実施した後に形成された最終の構造を、例えば図３に示す。
【００４７】
なお、図３において、金属サリサイド領域は分離領域上方にのみ形成され、パターン化エミッタは分離領域の端部５５から十分にずれていることに留意されたい。さらに、スペーサが占めていた間隔７２が金属サリサイド領域からパターン化エミッタ領域を分離していることに留意されたい。
【００４８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４９】
（１）半導体構造であって、
低不純物濃度真性ベースと、
前記真性ベースに隣接する高不純物濃度外部ベースであって、高不純物濃度／低不純物濃度ベースのドーピング遷移端部がその間にあり、前記高不純物濃度／低不純物濃度ベースのドーピング遷移端部がウインドウの端部によって画定された高濃度不純物外部ベースと、
前記外部ベース上に延在するシリサイド領域であって、前記シリサイド領域が完全に前記ウインドウの外にあるシリサイド領域とを含むバイポーラ・トランジスタを含む半導体構造。
（２）前記外部ベースがＳｉＧｅ含有層を含む、上記（１）に記載の半導体構造。
（３）前記ＳｉＧｅ含有層が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶領域および前記多結晶領域がファセット領域によって分離されている、上記（２）に記載の半導体構造。
（４）シリサイド領域が前記ファセット領域からずれている、上記（３）に記載の半導体構造。
（５）前記外部ベース領域上に形成されたパターン化エミッタをさらに含む、上記（１）に記載の半導体構造。
（６）前記パターン化エミッタが、絶縁体、ドープト・ポリシリコン、およびエミッタ拡散領域を含む、上記（５）に記載の半導体構造。
（７）前記シリサイド領域が、前記エミッタ拡散領域からずれている、上記（６）に記載の半導体構造。
（８）パターン化エミッタが、前記外部ベース下に存在する分離領域端部を超えて延在する、上記（５）に記載の半導体構造。
（９）パターン化エミッタが、前記外部ベース下に存在する分離領域のどんな部分の上にも形成されていない、上記（５）に記載の半導体構造。
（１０）前記パターン化エミッタが、前記シリサイド領域と直接接触していない、上記（５）に記載の半導体構造。
（１１）前記ＳｉＧｅ含有層がＳｉＧｅからなる、上記（２）に記載の半導体構造。
（１２）前記ＳｉＧｅ含有層がＳｉＧｅＣからなる、上記（２）に記載の半導体構造。
（１３）前記単結晶ＳｉＧｅ含有領域が、第１伝導型の拡散領域を含む、上記（３）に記載の半導体構造。
（１４）前記シリサイド領域が、耐熱金属シリサイドからなる、上記（１）に記載の半導体構造。
（１５）前記耐熱金属シリサイドが、チタン・シリサイドからなる、上記（１４）に記載の半導体構造。
（１６）前記外部ベースおよび前記真性ベースが、その上に第２伝導型のサブコレクタおよび分離領域を形成した第１伝導型の基板上に形成される、上記（１）に記載の半導体構造。
（１７）前記分離領域が、トレンチ分離領域またはシリコンの部分酸化（ＬＯＣＯＳ）分離領域である、上記（１６）に記載の半導体構造。
（１８）前記基板がＳｉ含有半導体から構成される、上記（１６）に記載の半導体構造。
（１９）前記Ｓｉ含有半導体が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、またはシリコン・オン・インシュレータである、組成物１８に記載の半導体構造。
（２０）前記絶縁体が、酸化物、窒化物、酸窒化物、またはこれらの組み合わせ、およびこれらの複数層から構成される、上記（６）に記載の半導体構造。
（２１）前記構造がＮＰＮ型トランジスタを含む、上記（１）に記載の半導体構造。
（２２）半導体構造であって、
多結晶／単結晶ファセットを有する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリサイド領域が、前記ファセットの前記多結晶側上に広範囲に延在するシリサイド領域とを含むバイポーラ・トランジスタを含む半導体構造。
（２３）半導体構造であって、
エミッタと、
前記エミッタを取り囲む、内端部を有する分離体と、
前記分離体上に延在する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリサイド領域が前記内端部の外側に広範囲に延在するシリサイド領域とを含むバイポーラ・トランジスタを含む半導体構造。
（２４）ＥＳＤ防護が改良された半導体ヘテロ接合バイポーラ・トランジスタを製作する方法であって、
（ａ）少なくともサブコレクタ領域を含む構造の表面上にＳｉＧｅ含有膜を形成することであって、前記構造が分離領域の間に形成されたコレクタ領域を有し、前記ＳｉＧｅ含有膜が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶領域および多結晶領域がファセット領域によって分離されている、ＳｉＧｅ含有膜を形成すること、
（ｂ）前記ＳｉＧｅ含有膜上に絶縁体を形成すること、
（ｃ）前記絶縁体に開口を設けて前記単結晶ＳｉＧｅ含有領域の一部を露出させること、
（ｄ）前記開口内を含めて絶縁体の上にドープト・ポリシリコン層を形成して前記単結晶ＳｉＧｅ含有領域の前記露出部分を覆うこと、
（ｅ）前記ドープト・ポリシリコン層および前記絶縁体をパターン化して、前記分離領域上に形成された前記多結晶ＳｉＧｅ含有領域の一部を少なくとも露出させること、および
（ｆ）前記分離領域上方の前記多結晶ＳｉＧｅ含有領域の前記露出部分をサリサイド化してその中に金属サリサイド領域を形成することであって、前記サリサイド化時に、前記ドープト・ポリシリコンからのドーパントが単結晶領域に拡散してエミッタ拡散領域を形成し、前記金属サリサイド領域の各々が前記ファセット領域の端部から、および前記エミッタ拡散領域からずれている、サリサイド化することを含む方法。
（２５）前記パターン化工程で、分離領域の端部を超えてドープト・ポリシリコンが延在するエミッタ領域が形成される、上記（２４）に記載の方法。
（２６）前記パターン化工程で、分離領域のどんな部分の上にもドープト・ポリシリコンが延在しないエミッタ領域が形成される、上記（２４）に記載の方法。（２７）前記ドープト・ポリシリコンが、金属サリサイド領域と接触しない、上記（２４）に記載の方法。
（２８）前記ＳｉＧｅ含有層が、約５５０℃以下の温度で行われる低温付着プロセスによって形成される、上記（２４）に記載の方法。
（２９）前記ＳｉＧｅ含有層が、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、原子層蒸着（ＡＬＤ）、化学溶液付着、および超高真空ＣＶＤからなる群から選択される付着プロセスによって形成される、上記（２４）に記載の方法。
（３０）前記絶縁体が、ＣＶＤ、プラズマＣＶＤ、スパッタリング、および化学溶液付着からなる群から選択される付着プロセスによって形成される、上記（２４）に記載の方法。
（３１）ステップ（ｃ）が、リソグラフィおよびエッチングを含む、上記（２４）に記載の方法。
（３２）ステップ（ｅ）が、リソグラフィおよびエッチングを含む、上記（２４）に記載の方法。
（３３）ステップ（ｆ）が、前記多結晶ＳｉＧｅ含有領域の前記暴露部分に耐熱金属を付着すること、前記耐熱金属をアニールすること、および前記アニーリング時にサリサイド化されないどんな耐熱金属も除去することを含む、上記（２４）に記載の方法。
（３４）ステップ（ｆ）を行う前に、前記パターン化エミッタの露出サイドウオール上にスペーサを形成する、上記（２４）に記載の方法。
（３５）ステップ（ｆ）を行った後、前記スペーサを除去する、上記（２４）に記載の方法。
【図面の簡単な説明】
【図１】従来技術の半導体ヘテロ接合バイポーラ・トランジスタの横断面図である。
【図２】本発明の半導体ヘテロ接合バイポーラ・トランジスタの横断面図である。
【図３】本発明が提供できる別の半導体ヘテロ接合バイポーラ・トランジスタの横断面図である。
【図４】図２に示す本発明の構造の、本発明の加工工程における横断面図である。
【図５】図２に示す本発明の構造の、本発明の図４に続く加工工程における横断面図である。
【図６】図２に示す本発明の構造の、本発明の図５に続く加工工程における横断面図である。
【図７】図２に示す本発明の構造の、本発明の図６に続く加工工程における横断面図である。
【図８】図２に示す本発明の構造の、本発明の図７に続く加工工程における横断面図である。
【図９】図２に示す本発明の構造の、本発明の図８に続く加工工程における横断面図である。
【図１０】図２に示す本発明の構造の、本発明の図９に続く加工工程における横断面図である。
【図１１】図２に示す本発明の構造の、本発明の図１０に続く加工工程における横断面図である。
【図１２】図３に示す別の構造の、本発明の図１０に続く加工工程における横断面図である。
【図１３】図３に示す別の構造の、本発明の図１２に続く加工工程における横断面図である。
【符号の説明】
１０  半導体基板
１２  分離領域
１４  サブコレクタ領域
１６  コレクタ領域
１７  ペデスタル打ち込み領域
１８  ＳｉＧｅ層
１８ａ  単結晶領域
１８ｂ  多結晶領域
２０  ファセット領域
２２  パターン化絶縁体
２３  外部ベース打ち込み領域
２４  ドープト・ポリシリコン
２６  エミッタ拡散領域
２８  シリサイド領域
５０  基板
５１  Ｓｉ含有層
５２  サブコレクタ
５４  分離領域
５５  分離領域端部
５６  コレクタ領域
５７  ペデスタル打ち込み
５８  ＳｉＧｅ含有層
５８Ａ  単結晶ＳｉＧｅ含有領域
５８Ｂ  多結晶ＳｉＧｅ含有領域
６０  境界（ファセット領域）
６２  パターン化エミッタ領域
６３  外部ベース打ち込み領域
６４  絶縁体層
６６  ドープト・ポリシリコン
６８  開口
７０  金属サリサイド領域
７２  間隔
７４  エミッタ拡散領域
１００  ダミー・エミッタ・スタック
１０２  酸化物層
１０４  窒化物層
１０５  サイドウオール・スペーサ
１０８  パターン化レジスト
１１０  スペーサ
【図１】
0003989778.tif 000002
【図２】
0003989778.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003989778.tif 000012
【図１２】
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【図１３】
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