(57)【特許請求の範囲】
【請求項１】
第１の領域と前記第１の領域に接する第２の領域とを含む基板上に第１の絶縁膜を形成する工程と、
前記第１の領域内の前記第１の絶縁膜に前記基板に達する開口部を形成する工程と、
前記開口部の内壁に選択除去膜を形成する工程と、
前記選択除去膜が形成された前記開口部の前記内壁及び底部に密着層を形成する工程と、
前記密着層が形成された前記開口部内に、蓄積電極を形成する工程と、
前記選択除去膜を、前記第１の絶縁膜、前記密着層及び前記蓄積電極に対して選択的に除去し、前記第１の絶縁膜と前記密着層との間に間隙を形成する工程と、
前記第２の領域の前記第１の絶縁膜を露出した状態で、前記第２の領域の前記第１の絶縁膜を残存するように、前記間隙へのエッチング液の染み込みを利用して、前記間隙から前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする工程と、
前記蓄積電極を覆う誘電体膜を形成する工程と、
前記誘電体膜を介して前記蓄積電極を覆うプレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１の領域と前記第１の領域に接する第２の領域とを含む基板上に第１の絶縁膜を形成する工程と、
前記第１の領域内の前記第１の絶縁膜に前記基板に達する開口部を形成する工程と、
前記開口部の内壁に、低密着性層を形成する工程と、
前記低密着性層が形成された前記開口部の内壁及び底部に密着層を形成する工程と、
前記密着層が形成された前記開口部内に、蓄積電極を形成する工程と、
前記第２の領域の前記第１の絶縁膜を露出した状態で、前記第２の領域の前記第１の絶縁膜を残存するように、前記第１の絶縁膜に対する密着性が前記密着層よりも低い前記低密着性層と前記第１の絶縁膜との界面におけるエッチング液の染み込みを利用して、前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする工程と、
前記蓄積電極を覆う誘電体膜を形成する工程と、
前記誘電体膜を介して前記蓄積電極を覆うプレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため、如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
高集積化を図るためにはメモリセル面積を縮小することが不可欠であり、キャパシタの形成される面積をも小さくする必要がある。そこで、柱状やシリンダ状のキャパシタ構造を採用することにより高さ方向にキャパシタの表面積を広げ、キャパシタが形成される領域の面積を増加することなく所望の蓄積容量を確保することが提案されている。その一方、キャパシタの高さが増加すると周辺回路領域とメモリセル領域との間の段差、いわゆるグローバル段差が顕著となるため、焦点深度の問題から微細なリソグラフィーが困難となり、或いは、配線の信頼性が損なわれるなどの問題がある。
【０００４】
かかる背景において、柱状やシリンダ状のキャパシタ構造を採用しつつグローバル段差を軽減しうる半導体装置及びその製造方法が提案されている。以下に、グローバル段差を軽減する従来の半導体装置の製造方法について図３０乃至図３３を用いて説明する。
【０００５】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタと、ゲート電極１０８及びソース／ドレイン拡散層１１０を有する周辺回路用トランジスタを形成する。
【０００６】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜１１８上に、プラグ１１２を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４と、ソース／ドレイン拡散層１１０に電気的に接続された配線層１１６とを形成する。なお、図示する断面にはビット線１１４は現れないため、ビット線１１４は点線で示している。
【０００７】
次いで、ビット線１１４及び配線層１１６が形成された層間絶縁膜１１８上に、層間絶縁膜１２０を形成する。
【０００８】
次いで、層間絶縁膜１２０、１１８に、プラグ１２２を介してソース／ドレイン拡散層１０６に電気的に接続されたプラグ１２４を埋め込む（図３０（ａ））。
【０００９】
次いで、プラグ１２４が埋め込まれた層間絶縁膜１２０上に、例えばＣＶＤ法により、例えばシリコン窒化膜よりなるエッチングストッパ膜１２６と、例えばシリコン酸化膜よりなる層間絶縁膜１２８と、例えばアモルファスシリコン膜よりなるハードマスク１３０とを形成する（図３０（ｂ））。
【００１０】
次いで、通常のリソグラフィー技術及びエッチング技術によりハードマスク１３０、層間絶縁膜１２８、エッチングストッパ膜１２６をパターニングし、プラグ１２４に達する開口部１３２を形成する（図３１（ａ））。
【００１１】
次いで、全面に、例えばＣＶＤ法により、例えばＲｕ（ルテニウム）膜やＳＲＯ（ＳｒＲｕＯ3）膜などよりなる導電膜１３４と、例えばシリコン酸化膜又はレジストからなる内側保護膜１３６を堆積する（図３１（ｂ））。
【００１２】
次いで、例えばＣＭＰ法やドライエッチング法により、層間絶縁膜１２８が露出するまで導電膜１３４、内側保護膜１３６及びハードマスク１３０の表面を均一に後退させる。こうして、開口部１３２内に、導電膜１３４よりなるシリンダ状の蓄積電極１３８を形成する（図３２（ａ））。
【００１３】
次いで、通常のリソグラフィー技術により、周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜１４０を形成する。
【００１４】
次いで、フォトレジスト膜１４０をマスクとし、エッチングストッパ膜１２６をストッパとして、層間絶縁膜１２８及び内側保護膜１３６を等方性エッチングし、メモリセル領域の層間絶縁膜１２８及び内側保護膜１３６を選択的に除去する。これにより、蓄積電極１３８の内表面及び外表面が露出される（図３２（ｂ））。
【００１５】
次いで、全面に、例えばＣＶＤ法により、例えばＴａ2Ｏ5やＢＳＴ膜などよりなる誘電体膜を堆積し、これら誘電体膜よりなり蓄積電極１３８を覆うキャパシタ誘電体膜１４２を形成する。
【００１６】
次いで、全面に、例えばＣＶＤ法により、例えばＲｕ膜やＳＲＯ膜よりなる導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１４２を介して蓄積電極１３８を覆うプレート電極１４４を形成する（図３３（ａ））。
【００１７】
こうして、蓄積電極１３８、キャパシタ誘電体膜１４２、プレート電極１４４を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１８】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１４６を形成する。
【００１９】
次いで、必要に応じて、配線層１１６に接続された配線層１４８を形成する（図３３（ｂ））。
【００２０】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００２１】
このように、図３０乃至図３３に示す半導体装置の製造方法では、層間絶縁膜１２８に形成された開口部１３２を利用することにより層間絶縁膜１２８と高さがほぼ等しい蓄積電極１３８を形成し、周辺回路領域の層間絶縁膜１２８をそのまま残存させるので、メモリセル領域と周辺回路領域とにおけるグローバル段差を大幅に軽減することができる。したがって、層間絶縁膜１４６上に配線層を形成する場合においても微細なリソグラフィーが容易であり、また、配線の信頼性を高めることができる。
【００２２】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、メモリセル領域の層間絶縁膜１２８を選択的に除去する過程において、周辺回路領域を覆うフォトレジスト膜１４０を形成するためのリソグラフィー工程が必要があり、製造工程数の増加、ひいては製造コストの増加を避けることができなかった。
【００２３】
本発明の目的は、製造工程を複雑にすることなく、グローバル段差を緩和しつつ所望のキャパシタ容量を確保しうる半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は、層間絶縁膜に形成した開口部内に導電膜を堆積し、その導電膜により蓄積電極を形成する半導体装置の製造方法において、開口部内に蓄積電極を形成した後、蓄積電極と層間絶縁膜との界面から層間絶縁膜を基板の表面に対して水平方向にエッチングすることにより、メモリセル領域の層間絶縁膜を選択的に除去することを主たる特徴としている。
【００２５】
以下、層間絶縁膜５８にプラグ６２が埋め込まれてなる下地構造上にプラグ６２に電気的に接続された蓄積電極８０を形成する場合を例にして、本発明の原理を図１を用いて説明する。
【００２６】
まず、プラグ６２が埋め込まれた層間絶縁膜５８上に、エッチングストッパ膜６８と、層間絶縁膜７０とを形成する。
【００２７】
次いで、蓄積電極８０の形成予定領域の層間絶縁膜７０に、エッチングストッパ膜６８に達する開口部７４を形成する（図１（ａ））。
【００２８】
次いで、開口部７４の側壁部に、選択除去膜７６を形成する（図１（ｂ））。なお、選択除去膜７６は、層間絶縁膜７０、エッチングストッパ膜６８、後に形成する密着層７８及び蓄積電極８０に対して選択的に除去しうる材料により構成する。
【００２９】
次いで、開口部７４の内壁及び底部に沿って密着層７８及び蓄積電極８０を形成する。こうして、シリンダ状の蓄積電極８０を形成する（図１（ｃ））。なお、蓄積電極８０は開口部７４内を埋め込むように形成し、柱状の蓄積電極８０としてもよい。
【００３０】
次いで、選択除去膜７６を、層間絶縁膜７０、エッチングストッパ膜６８、密着層７８及び蓄積電極８０に対して選択的に除去し、密着層７８と層間絶縁膜７０との間に間隙８４を形成する（図１（ｄ））。
【００３１】
次いで、ウェットエッチングにより、エッチングストッパ膜６８をストッパとして層間絶縁膜７０をエッチングする。
【００３２】
このとき、エッチング液は間隙８４内に染み込み、基板表面に対して水平方向にも層間絶縁膜７０のエッチングが進行する。また、メモリセル領域内に形成されている層間絶縁膜７０は周辺回路領域と比較して極めて狭い領域に存在している。したがって、メモリセル領域の層間絶縁膜７０は、周辺回路領域の層間絶縁膜７０の厚さの減少を小さく抑えつつ、選択的に除去することができる。
【００３３】
したがって、本発明によれば、層間絶縁膜７０のエッチングに先立ち、層間絶縁膜７０の側壁部分に間隙８４を形成しておくことで、周辺回路領域を覆うフォトレジスト膜を形成することなく、メモリセル領域の層間絶縁膜７０を選択的に除去することができる。
【００３４】
また、層間絶縁膜５８やエッチングストッパ膜６８に対して密着性に優れた材料よりなる密着層７８を蓄積電極８０に接して設けることにより、蓄積電極８０が層間絶縁膜５８やエッチングストッパ膜６８に対して密着性が悪い場合であっても、層間絶縁膜７０をウェットエッチングする際にエッチング液がエッチングストッパ膜６８よりも下層に染み込みメモリセルトランジスタ等にダメージを与えることを防止することができる。
【００３５】
また、このようにしてメモリセル領域の層間絶縁膜７０を除去することから、本発明による半導体装置は、周辺回路領域の層間絶縁膜７０の側壁の形状が、蓄積電極８０の側壁の外周形状を反映した部分を含むという特徴を有することとなる。
【００３６】
なお、選択除去膜７６を形成する代わりに、層間絶縁膜７０に対して密着性に劣る膜（低密着性層）を形成してもよい。選択除去膜７６の代わりに低密着性層を形成すると、層間絶縁膜７０の側壁部分に間隙８４を形成せずとも層間絶縁膜７０と低密着性層との間にエッチング液が染み込むため、上記と同様の効果を得ることができる。また、層間絶縁膜７０の側壁部分に、エッチング液が染み込むように所定の表面処理を行い、層間絶縁膜７０の側壁部分に低密着性層を形成してもよい。
【００３７】
選択除去膜７６としては、層間絶縁膜７０がシリコン酸化膜の場合、例えば、アモルファスシリコン膜や、多結晶シリコン膜、Ａｌ2Ｏ3（アルミナ）膜、Ａｌ（アルミニウム）膜、Ａｌ／Ｃｕ膜、Ｔｉ（チタン）膜、Ｗ（タングステン）膜、ＢＰＳＧ（Boro-Phospho-Silicate Glass）膜、Ｃｕ（銅）膜、Ｃ（炭素）膜、有機膜、シリコン窒化膜、開口部７４を形成する際のデポ膜などを適用することができる。
【００３８】
選択除去膜７６の選択エッチングは、多結晶シリコン膜の場合には例えば希釈弗酸と硝酸とを含む水溶液を、Ａｌ2Ｏ3膜やＷ膜の場合には例えば硫酸ボイルを、Ａｌ膜、Ａｌ／Ｃｕ膜、Ｔｉ膜の場合には例えば塩酸を、Ｃ膜の場合には例えば４００℃のＣＯ2加熱処理やＯ2プラズマ処理を、有機膜の場合には例えば過酸化水素処理を、シリコン窒化膜の場合には例えば燐酸ボイルを、それぞれ用いることができる。
【００３９】
低密着性層としては、例えば、Ｒｕ（ルテニウム）膜、Ｗ（タングステン）膜などを適用することができる。
【００４０】
また、層間絶縁膜の側壁部分の表面改質処理により低密着性層を形成する方法としては、例えば、リンやボロンを含む４００〜５００℃のガス雰囲気中に表面を曝す処理、アルコール溶液に浸して有機物を付着させる処理、弗素処理などを適用することができる。
【００４１】
また、蓄積電極８０はプラグ６２を兼ねるようにしてもよいし、層間絶縁膜７０のエッチング時における剥がれを防止する構造体で支えるようにしてもよい。
【００４３】
すなわち、上記目的は、第１の領域と前記第１の領域に接する第２の領域とを含む基板上に第１の絶縁膜を形成する工程と、前記第１の領域内の前記第１の絶縁膜に前記基板に達する開口部を形成する工程と、前記開口部の内壁に選択除去膜を形成する工程と、前記選択除去膜が形成された前記開口部の前記内壁及び底部に密着層を形成する工程と、前記密着層が形成された前記開口部内に、蓄積電極を形成する工程と、前記選択除去膜を、前記第１の絶縁膜、前記密着層及び前記蓄積電極に対して選択的に除去し、前記第１の絶縁膜と前記密着層との間に間隙を形成する工程と、前記第２の領域の前記第１の絶縁膜を露出した状態で、前記第２の領域の前記第１の絶縁膜を残存するように、前記間隙へのエッチング液の染み込みを利用して、前記間隙から前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする工程と、前記蓄積電極を覆う誘電体膜を形成する工程と、前記誘電体膜を介して前記蓄積電極を覆うプレート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
また、上記目的は、第１の領域と前記第１の領域に接する第２の領域とを含む基板上に第１の絶縁膜を形成する工程と、前記第１の領域内の前記第１の絶縁膜に前記基板に達する開口部を形成する工程と、前記開口部の内壁に、低密着性層を形成する工程と、前記低密着性層が形成された前記開口部の内壁及び底部に密着層を形成する工程と、前記密着層が形成された前記開口部内に、蓄積電極を形成する工程と、前記第２の領域の前記第１の絶縁膜を露出した状態で、前記第２の領域の前記第１の絶縁膜を残存するように、前記第１の絶縁膜に対する密着性が前記密着層よりも低い前記低密着性層と前記第１の絶縁膜との界面におけるエッチング液の染み込みを利用して、前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする工程と、前記蓄積電極を覆う誘電体膜を形成する工程と、前記誘電体膜を介して前記蓄積電極を覆うプレート電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００４４】
【発明の実施の形態】
[第１実施形態]
本発明の第１実施形態による半導体装置及びその製造方法について図２乃至図９を用いて説明する。
【００４５】
図２は本実施形態による半導体装置の構造を示す断面図及び平面図、図３乃至図９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４６】
はじめに、本実施形態による半導体装置の構造について図２を用いて説明する。なお、図２（ａ）は本実施形態による半導体装置の概略断面図を示すものであり、図面右側が周辺回路領域の断面を、図面左側がメモリセル領域の断面を示している。また、図２（ｂ）は本実施形態による半導体装置のメモリセル領域の平面図を示すものであり、図２（ａ）のメモリセル領域の断面図は図２（ｂ）のＡ−Ａ′線断面に沿った断面図を表したものである。
【００４７】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有する周辺回路用トランジスタとが形成されている。ゲート電極２０は、図２（ｂ）に示すようにワード線を兼ねる導電膜としても機能する。メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４６が形成されている。層間絶縁膜４６上には、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５４と、ソース／ドレイン拡散層３０に接続された配線層５６とが形成されている。ビット線５４は、図２（ｂ）に示すように、ワード線と交わる方向に延在して複数形成されている。ビット線５４及び配線層５６が形成された層間絶縁膜４６上には、層間絶縁膜５８が形成されている。層間絶縁膜５８上には、密着層７８、プラグ６２及びプラグ４２を介してソース／ドレイン拡散層２８に接続されたシリンダ状の蓄積電極８０が形成されている。蓄積電極８０上には、キャパシタ誘電体膜８６を介してプレート電極８８が形成されている。周辺回路領域の層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６、エッチングストッパ膜６８、層間絶縁膜７０、９０と、配線層５６に接続されたプラグ９２が形成されている。
【００４８】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００４９】
図２に示すように、本実施形態による半導体装置は、蓄積電極８０の高さが層間絶縁膜７０の高さとほぼ等しくなっており、メモリセル領域と周辺回路領域との間のグローバル段差が緩和されている。したがって、層間絶縁膜９０上に配線層を形成する場合においても、微細なリソグラフィーが容易であり、また、配線の信頼性をも高めることができる。
【００５０】
また、図２に示す半導体装置の構造的な特徴は、周辺回路領域の層間絶縁膜７０の側壁の形状が、蓄積電極８０の側壁の外周形状を反映した部分を含む点にもある。この特徴は、本発明による半導体装置の製造方法に起因するものであり、後に詳細に述べる。
【００５１】
次に、本実施形態による半導体装置の製造方法について図３乃至図９を用いて説明する。なお、図３及び図５乃至図９において、各図右側は周辺回路領域の工程断面図を表し、各図左側は図２（ｂ）のＡ−Ａ′線断面における工程断面図を表している。また、図４は、図２（ｂ）のＢ−Ｂ′線断面における工程断面図を表している。
【００５２】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成する。
【００５３】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４、１６を形成する。なお、ゲート絶縁膜１４はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜１６は周辺回路用トランジスタのゲート絶縁膜であるものとする。
【００５４】
次いで、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われた多結晶シリコン膜よりなるゲート電極２０、２２を形成する。ここで、ゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２は周辺回路トランジスタのゲート電極であるものとする。なお、ゲート電極２０、２２は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００５５】
次いで、ゲート電極２０、２２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００５６】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２４を形成する。
【００５７】
次いで、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、ソース／ドレイン拡散層３０を形成する。
【００５８】
こうして、メモリセル領域に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、周辺回路領域に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有する周辺回路トランジスタを形成する（図３（ａ）、図４（ａ））。
【００５９】
次いで、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する。
【００６０】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するスルーホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６と、ソース／ドレイン拡散層３０に達するスルーホール３８とを、ゲート電極２０、２２及びサイドウォール絶縁膜２４に対して自己整合的に形成する（図３（ｂ）、図４（ｂ））。
【００６１】
次いで、層間絶縁膜３２に開口されたコンタクトホール３４、３６、３８内に、プラグ４０、４２、４４をそれぞれ埋め込む（図３（ｃ）、図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６、３８内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ４０、４２、４４を形成する。
【００６２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４６を形成する。
【００６３】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール４８と、プラグ４４に達するコンタクトホール５０とを層間絶縁膜４６に形成する（図３（ｄ）、図４（ｄ））。なお、図３（ｄ）に示す断面にはプラグ３８に達するコンタクトホールは現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００６４】
次いで、全面に、例えばＣＶＤ法によりＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜５２により覆われプラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５４と、上面がシリコン窒化膜５２により覆われプラグ４４を介してソース／ドレイン拡散層３０に接続された配線層５６とを形成する（図３（ｅ）、図４（ｅ））。なお、図３（ｅ）に示す断面にはビット線５４は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において点線で表すこととする。
【００６５】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線５４及びシリコン窒化膜５２の側壁にサイドウォール絶縁膜（図示せず）を形成する。
【００６６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜５２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００６７】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４２に達するコンタクトホール６０を層間絶縁膜５８、４６に形成する（図５（ａ））。コンタクトホール６０は、ビット線５４上に形成されたシリコン窒化膜５２及びビット線５４の側壁に形成されたサイドウォール絶縁膜（図示せず）に対して自己整合的に開口することができる。
【００６８】
次いで、層間絶縁膜４６、５８に開口されたコンタクトホール６０内に、プラグ６２を埋め込む（図５（ｂ））。例えば、ＣＶＤ法により、例えばＴｉ（チタン）膜とＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によってコンタクトホール５０内にＷ膜、ＴｉＮ膜及びＴｉ膜を残存させることにより、プラグ６２を形成する。
【００６９】
次いで、層間絶縁膜５８上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７０】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７１】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００７２】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する。
【００７３】
次いで、層間絶縁膜７０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク７２を形成する（図５（ｃ））。
【００７４】
なお、ハードマスク７２は厚い層間絶縁膜７０をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。また、エッチングストッパ膜６４及び層間絶縁膜６６は、後工程でメモリセル領域の層間絶縁膜７０を選択的に除去する際に蓄積電極が剥がれるのを防止するためのものである。したがって、蓄積電極が剥がれる虞がない場合には、エッチングストッパ膜６４及び層間絶縁膜６６を形成せずに、層間絶縁膜５８上に直にエッチングストッパ膜６８、層間絶縁膜７０及びハードマスク７２を堆積してもよい。
【００７５】
次いで、通常のリソグラフィー技術及びエッチング技術により、ハードマスク７２、層間絶縁膜７０をパターニングし、エッチングストッパ膜６８に達する開口部７４を形成する（図６（ａ））。開口部７４は、蓄積電極８０の形成予定領域に開口される。
【００７６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約５ｎｍのアモルファスシリコン膜を堆積してエッチバックし、開口部７４の側壁にアモルファスシリコン膜よりなる選択除去膜７６を形成する。
【００７７】
なお、選択除去膜７６は、層間絶縁膜７０、エッチングストッパ膜６８、後に形成する密着層７８及び蓄積電極８０に対して選択的に除去しうる材料であればよく、必ずしもアモルファスシリコン膜でなくてもよい。例えば、多結晶シリコン膜、Ｔｉ膜、Ａｌ膜、Ｗ膜、ＢＰＳＧ膜、Ｃｕ膜、Ｃ膜、開口部７４を形成する際のデポ膜などを適用することができる。
【００７８】
次いで、ハードマスク７２をマスクとして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を異方性エッチングし、開口部７４内にプラグ６２を露出させる（図６（ｂ））。
【００７９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極８０となる膜であり、ＴｉＮ膜は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッチングストッパ膜６４、６８及び層間絶縁膜６６との間の密着性を高めるための密着膜７８となる膜である。
【００８０】
なお、蓄積電極８０を構成するための導電膜は、後に形成するキャパシタ誘電体膜８６との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜８６としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プレート電極６２としてＲｕ（ルテニウム）、ＲｕＯｘ（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化タングステン）などを用いることができる。また、キャパシタ誘電体８６としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、プレート電極６２としてはＰｔ（プラチナ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜８６としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、プレート電極６２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜８６としてＰＺＴのような誘電体膜を用いる場合には、プレート電極６２としてＰｔなどを用いることができる。その他、ＴｉＯｘ（酸化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００８１】
また、密着層７８を構成するための導電膜は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッチングストッパ膜６４、６８及び層間絶縁膜６６との間の密着性に優れた材料とする。例えば、蓄積電極８０としてＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タングステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合には、密着層７８としてＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）などを用いることができる。本実施形態では、蓄積電極８０としてＲｕ膜を想定し、密着層７８をＴｉＮ膜により構成するものとする。なお、密着層７８とキャパシタ誘電体膜との相性は良好であることが望ましいが、これら膜の相性が悪い場合であっても、後述の手段によりキャパシタ特性の劣化を防止することができる。
【００８２】
次いで、全面に、例えばスピンコート法により、例えばＳＯＧ膜を堆積する。ＳＯＧ膜は、後工程で研磨により蓄積電極８０及び密着層７８を形成する際に蓄積電極の内側の領域を保護する内側保護膜として機能するものであり、ＳＯＧ膜の代わりに例えばフォトレジスト膜を適用してもよい。
【００８３】
次いで、例えばＣＭＰ法により、層間絶縁膜７０が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、ＴｉＮ膜、及び、ハードマスク７２を平坦に除去し、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極８０と、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれたＳＯＧ膜よりなる内側保護膜８２とを形成する（図７（ａ））。これにより、周辺回路領域の層間絶縁膜７０の高さとほぼ等しい高さの蓄積電極８０を形成することができる。
【００８４】
次いで、選択除去膜７６を、層間絶縁膜７０、エッチングストッパ膜６８、密着層７８及び蓄積電極８０に対して選択的に除去し、層間絶縁膜７０と密着層７８との間に間隙８４を形成する（図７（ｂ））。例えば、弗酸と硝酸とを含む水溶液によりウェットエッチングを行うことにより、アモルファスシリコン膜よりなる選択除去膜７６を選択的に除去することができる。
【００８５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜６８をストッパとして、メモリセル領域の層間絶縁膜７０及び内側保護膜８２をエッチングする（図８（ａ））。この際、エッチング液は間隙８４内に入り込み、基板表面に対して水平方向にもエッチングが進行する。また、メモリセル領域内に形成されている層間絶縁膜７０はその厚さに比して極めて狭い領域に存在している。したがって、メモリセル領域の層間絶縁膜７０は、周辺回路領域の層間絶縁膜７０の厚さの減少を小さく抑えつつ、選択的に除去することができる。例えば、０．１３μｍルールのデバイスの場合、周辺回路領域の層間絶縁膜７０の膜減りを約５０ｎｍ程度に抑えつつ、メモリセル領域の層間絶縁膜７０を除去することができる。
【００８６】
また、ＳＯＧ膜よりなる内側保護膜８２はＣＶＤ法により堆積したシリコン酸化膜等と比較してエッチングレートが高いため、層間絶縁膜７０のエッチングと同時に完全に除去される。
【００８７】
また、間隙８４の下部にはエッチングストッパ膜６８と密着層７８との接触面が存在するが、これら膜の密着性は極めて優れており、エッチング液がエッチングストッパ膜６８の下層に入り込んでメモリセルトランジスタ等の下地構造にダメージを与えることもない。
【００８８】
なお、このようにエッチングした層間絶縁膜７０の側壁の形状は、蓄積電極８０の側壁の外周形状を反映した部分を含むことになる。すなわち、層間絶縁膜７０のエッチングは蓄積電極８０の側壁部分から等方的に進行するため、層間絶縁膜７０のエッチング面の形状は蓄積電極８０の配置等を反映した形状となる。その結果、周辺回路領域とメモリセル領域との境界近傍における層間絶縁膜７０の側壁の形状も、蓄積電極８０の形状を反映した部分を含むことになる。
【００８９】
次いで、密着層７８を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極８０、エッチングストッパ膜６８、層間絶縁膜７０、６６に対して選択的にエッチングする（図８（ｂ））。このエッチングは、密着層７８と後に形成するキャパシタ誘電体膜８６の相性が悪い場合を考慮したものであり、少なくとも、エッチングストッパ膜６８及び層間絶縁膜６６と蓄積電極８０との間に間隙が形成されるまで密着層７８をエッチングする。密着層７８とキャパシタ誘電体膜８６とが接してもキャパシタの特性劣化をもたらさないような場合には、密着層７８は必ずしもエッチングする必要はない。なお、密着層とキャパシタ誘電体膜との相性によるキャパシタ特性の劣化を防止する技術に関しては、同一出願人による特願平１０−３１５３７０号明細書に詳述されている。
【００９０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜８６を形成する。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極８８を形成する（図９（ａ））。なお、プレート電極８８を構成する材料は、蓄積電極８０と同様に、キャパシタ誘電体膜８６との相性に応じて適宜選択する。
【００９２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００９３】
次いで、必要に応じて、層間絶縁膜９０上に、プレート電極８８に接続された配線層（図示せず）や、プラグ９２を介して配線層５６に接続された配線層（図示せず）等を形成する。
【００９４】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００９５】
このように、本実施形態によれば、層間絶縁膜７０の側壁部分に形成した間隙８４を利用してメモリセル領域の層間絶縁膜７０をエッチングするので、リソグラフィー工程を経ることなく、メモリセル領域の層間絶縁膜７０を選択的に除去することができる。これにより、製造コストを大幅に増加することなく、メモリセル領域と周辺回路領域との間のグローバル段差を緩和することができ、したがって、層間絶縁膜９０上に配線層を形成する場合においても、微細なリソグラフィーが容易であり、また、配線の信頼性をも高めることができる。
【００９６】
なお、上記実施形態では、周辺回路領域の層間絶縁膜７０が表面に露出した状態でメモリセル領域の層間絶縁膜７０を除去するため、周辺回路領域の層間絶縁膜７０の膜減りを避けることができないが、例えば以下のプロセスを適用することにより、層間絶縁膜７０の膜減りを抑えることができる。
【００９７】
すなわち、まず、図７（ａ）に示す蓄積電極８０及び密着層７８を開口部７４に自己整合的に形成する工程において、層間絶縁膜７０上のハードマスク７２を除去せずに残存する（図１０（ａ））。
【００９８】
次いで、選択除去膜７６を、層間絶縁膜７０、エッチングストッパ膜６８、密着層７８及び蓄積電極８０に対して選択的に除去し、層間絶縁膜７０と密着層７８との間に間隙８４を形成する（図１０（ｂ））。なお、このエッチングにおいてハードマスク７２もエッチングされるが、ハードマスク７２の膜厚を十分厚く（例えば１００ｎｍ）形成しておくことにより、選択除去膜７６を除去した後にも層間絶縁膜７０上にハードマスク７２を残存することができる。また、選択除去膜７６とハードマスク７２とをエッチング特性の異なる材料により構成するようにしてもよい。
【００９９】
次いで、図８（ａ）に示す工程と同様にして、メモリセル領域の層間絶縁膜７０を選択的に除去する（図１１（ａ））。このとき、周辺回路領域の層間絶縁膜７０上にはハードマスク７２が残存しているため、層間絶縁膜７０が膜減りすることはない。
【０１００】
次いで、ハードマスク７２を除去することにより、図８（ａ）に示す構造と同様の構造を形成することができる（図１１（ｂ））。
【０１０１】
また、上記実施形態では、メモリセル領域の層間絶縁膜７０を完全に除去する場合について説明したが、メモリセル領域の層間絶縁膜７０をすべて除去しなくてもよい。すなわち、メモリセル領域の層間絶縁膜７０を除去するのは、蓄積電極８０の外表面を露出してプレート電極を埋め込むことを可能にするためであり、すべての層間絶縁膜７０を除去せずとも、当該目的を達成することができる。
【０１０２】
したがって、例えば図１２の平面図に示すように、４つの蓄積電極８０の間に星形に柱状の層間絶縁膜７０が残存する状態で層間絶縁膜７０のエッチングを停止するようにしてもよいし（図１２（ａ））、ワード線方向に沿って層間絶縁膜７０の柱が残存するようにしてもよいし（図１２（ｂ））、ビット線方向に沿って層間絶縁膜７０の柱が残存するようにしてもよいし（図１２（ｃ））、マトリクス状に層間絶縁膜７０の柱が残存するようにしてもよい（図１２（ｄ））。このように残存した層間絶縁膜７０の柱の形状は、蓄積電極８０の形状を反映した部分を含むことになる。
【０１０３】
また、選択除去膜７６を形成する代わりに、層間絶縁膜７０の側壁部分にエッチング液が染み込むように、開口部７４の形成後、層間絶縁膜７０の側壁部分に所定の表面処理を行って低密着性層を形成するようにしてもよい。例えば、リンやボロンを含む４００〜５００℃のガス雰囲気中に表面を曝す処理、アルコール溶液に浸して有機物を付着させる処理などにより、層間絶縁膜７０の側壁部分に低密着性層を形成することができる。
【０１０４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１３乃至図１６を用いて説明する。なお、図２乃至図１１に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０５】
図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０６】
はじめに、本実施形態による半導体装置の構造について図１３を用いて説明する。
【０１０７】
本実施形態による半導体装置は、図１２に示すように、基本的には第１実施形態による半導体装置と同様である。本実施形態はプレート電極８８を層間絶縁膜７０に対して自己整合的に形成することに主たる特徴があり、構造的にはプレート電極８８が層間絶縁膜７０上に延在していないこと等の特徴が挙げられる。プレート電極８８を自己整合的に形成することにより、第１実施形態による半導体装置の製造方法と比較してリソグラフィー工程を１工程削減することができ、製造コストを低廉化することができる。
【０１０８】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１６を用いて説明する。
【０１０９】
まず、図３（ａ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極と８０、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれた内側保護膜８２とを形成する。
【０１１０】
次いで、蓄積電極８０、密着層７８、内側保護膜８２の表面をエッチングし、これら表面を層間絶縁膜７０の表面よりも後退させる。例えば、蓄積電極８０、密着層７８、内側保護膜８２の表面を、層間絶縁膜７０の表面よりも例えば２００ｎｍ程度後退させる（図１４（ａ））。
【０１１１】
次いで、選択除去膜７６を、層間絶縁膜７０、エッチングストッパ膜６８、密着層７８及び蓄積電極８０に対して選択的に除去し、層間絶縁膜７０と密着層７８との間に間隙８４を形成する（図１４（ｂ））。
【０１１２】
次いで、第１実施形態による半導体装置の製造方法と同様にして、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜６８をストッパとして層間絶縁膜７０及び内側保護膜８２をエッチングし、周辺回路領域の層間絶縁膜７０の膜減りを抑えつつメモリセル領域の層間絶縁膜７０を選択的に除去する（図１５（ａ））。
【０１１３】
次いで、密着層７８を、蓄積電極８０、エッチングストッパ膜６８、層間絶縁膜７０、６６に対して選択的にエッチングする（図１６（ｂ））。
【０１１４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、これら膜よりなるキャパシタ誘電体膜８６を形成する。
【０１１５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜８７を堆積する。
【０１１６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜８９を形成する（図１６（ａ））。
【０１１７】
次いで、例えばＣＭＰ法により、少なくとも層間絶縁膜７０の表面が露出するまで層間絶縁膜８９、Ｒｕ膜８７及びキャパシタ誘電体膜８６を平坦に除去する。これにより、周辺回路領域のＲｕ膜８７は完全に除去され、Ｒｕ膜８７すなわちプレート電極８８はメモリセル領域に選択的に形成される。したがって、プレート電極８８を形成するに際し、リソグラフィー工程を経てＲｕ膜８７をパターニングする必要はなく、第１実施形態による半導体装置の製造方法と比較して、リソグラフィー工程を１工程削減することができる。
【０１１８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５０ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜９０を形成する。
【０１１９】
次いで、必要に応じて、層間絶縁膜９０上に、プレート電極８８に接続された配線層（図示せず）や、プラグ９２を介して配線層５６に接続された配線層（図示せず）等を形成する。
【０１２０】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１２１】
このように、本実施形態によれば、プレート電極８８をメモリセル領域に自己整合で形成するので、プレート電極８８を形成するためのリソグラフィー工程を削減することができる。
【０１２２】
なお、上記実施形態では、Ｒｕ膜８７及び層間絶縁膜８９を形成した後にＣＭＰ法により層間絶縁膜８９及びＲｕ膜８７を除去し、メモリセル領域に、上面が層間絶縁膜８９に覆われたＲｕ膜８７よりなるプレート電極８８を形成したが、メモリセル領域の層間絶縁膜８９を完全に除去し、プレート電極８８がメモリセル領域の全面に露出するようにしてもよい。また、層間絶縁膜８９は必ずしも形成する必要はない。
【０１２３】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１７乃至図２１を用いて説明する。なお、図２乃至図１６に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２４】
図１７は本実施形態による半導体装置の構造を示す概略断面図、図１８乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２５】
はじめに、本実施形態による半導体装置の構造について図１７を用いて説明する。
【０１２６】
本実施形態による半導体装置は、図１７に示すように、基本的には第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、蓄積電極８０が、第１及び第２実施形態による半導体装置のようにプラグ４２及びプラグ６２を介してソース／ドレイン拡散層２８に電気的に接続されているのではなく、プラグ４２のみを介してソース／ドレイン拡散層２８に電気的に接続されていることある。このようにして半導体装置を構成することにより、プラグ６２を形成するための工程を削減することができる。また、蓄積電極８０は層間絶縁膜４６、５８によって支えられるため、層間絶縁膜７０をエッチングする際にも剥がれにくく、蓄積電極８０の剥がれ防止のための構造体（エッチングストッパ膜６４及び層間絶縁膜６６）を別途形成する必要もない。したがって、かかる点からも製造工程を簡略にすることができる。
【０１２７】
次に、本実施形態による半導体装置の製造方法について図１８乃至図２１を用いて説明する。
【０１２８】
まず、例えば図３（ａ）乃至図４（ｅ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線５４、配線層５６等を形成する。
【０１２９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５８を形成する。
【０１３０】
次いで、層間絶縁膜５８上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【０１３１】
次いで、通常のリソグラフィー技術及びエッチング技術により、蓄積電極８０をプラグ４２に接続するためのコンタクトホールを形成する領域のエッチングストッパ膜６８を除去する。
【０１３２】
次いで、パターニングしたエッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する。
【０１３３】
次いで、層間絶縁膜７０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク７２を形成する（図１８（ａ））。
【０１３４】
次いで、通常のリソグラフィー技術及びエッチング技術により、ハードマスク７２、層間絶縁膜７０をパターニングし、エッチングストッパ膜６８に達する開口部７４を形成する（図１８（ｂ））。
【０１３５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚約５ｎｍのアモルファスシリコン膜を堆積してエッチバックし、開口部７４の側壁にアモルファスシリコン膜よりなる選択除去膜７６を形成する（図１９（ａ））。
【０１３６】
次いで、ハードマスク７２及びエッチングストッパ膜６８をマスクとして層間絶縁膜５８、４６をエッチングし、開口部７４内にプラグ４２を露出させる（図１９（ｂ））。
【０１３７】
次いで、例えば図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部７４内に、密着層７８と、蓄積電極８０と、内側保護膜８２とを形成する（図２０（ａ））。
【０１３８】
次いで、例えば図７（ｂ）及び図８（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、選択除去膜７６を除去し、メモリセル領域の層間絶縁膜７０を選択的に除去する（図２０（ｂ））。なお、選択除去膜７６を除去することにより形成される間隙８４の下部にはエッチングストッパ膜６８と密着層７８との接触面が存在するが、これら膜の密着性は極めて優れており、エッチング液がエッチングストッパ膜６８の下層に入り込んで層間絶縁膜５８、４６等にダメージを与えることもない。
【０１３９】
次いで、密着層７８を、蓄積電極８０、エッチングストッパ膜６８、層間絶縁膜７０に対して選択的にエッチングする（図２１（ａ））。このエッチングは、密着層７８と後に形成するキャパシタ誘電体膜８６の相性が悪い場合を考慮したものであり、少なくとも、エッチングストッパ膜６８と蓄積電極８０との間に間隙が形成されるまで密着層７８をエッチングする。密着層７８とキャパシタ誘電体膜８６とが接してもキャパシタの特性劣化をもたらさないような場合には、密着層７８は必ずしもエッチングする必要はない。
【０１４０】
次いで、例えば図９（ａ）及び図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜８６、プレート電極８８、プラグ９２、プレート電極８８に接続された配線層（図示せず）、プラグ９２を介して配線層５６に接続された配線層（図示せず）等を形成する（図２１（ｂ））。
【０１４１】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１４２】
このように、本実施形態によれば、蓄積電極８０を下部プラグと兼ねるので、製造工程を更に簡略化することができる。
【０１４３】
なお、上記実施形態では、第１実施形態による半導体装置のプラグ６２を蓄積電極８０により兼ねる場合を示したが、第２実施形態による半導体装置のプラグ６２を蓄積電極８０により兼ねるようにしてもよい。
【０１４４】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図２２乃至図２５を用いて説明する。なお、図２乃至図２１に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１４５】
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３乃至図２５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４６】
第１乃至第３実施形態では、選択除去膜７６を除去して形成された間隙８４を利用して、メモリセル領域の層間絶縁膜７０を選択的にエッチングしたが、選択除去膜７６の代わりにエッチング液が染み込みやすい膜（低密着性層）を適用することにより、この膜を除去することなしにメモリセル領域の層間絶縁膜７０を選択的にエッチングすることが可能である。本実施形態では、このような膜を利用した半導体装置及びその製造方法を示す。
【０１４７】
はじめに、本実施形態による半導体装置について図２２を用いて説明する。
【０１４８】
本実施形態による半導体装置は、図２２に示すように、蓄積電極８０の外壁部に低密着性層９４が密着層７８を介して形成されており、低密着性層９４がキャパシタの電極面の一部をなしていることに特徴がある。図２に示す半導体装置とのこのような相違点は、選択除去膜７６の代わりに低密着性層９４を利用しているためであり、工程途中で除去する選択除去膜７６とは異なり最終的な構造においても低密着性層９４が残存する。
【０１４９】
次に、本実施形態による半導体装置の製造方法について図２３乃至図２５を用いて説明する。
【０１５０】
まず、例えば図３（ａ）乃至図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０を貫きエッチングストッパ膜６８に達する開口部７４を形成する（図２３（ａ））。
【０１５１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉ膜を堆積してエッチバックし、開口部７４の側壁にＴｉ膜よりなる低密着性層９４を形成する（図２３（ｂ））。なお、本明細書において、低密着性層９４とは、層間絶縁膜７０との間の密着性に劣り、層間絶縁膜７０と低密着性層９４との界面にエッチング液が染み込みやすい膜をいうものとする。例えばシリコン酸化膜よりなる層間絶縁膜７０との界面にエッチング液が染み込みやすい材料としては、Ｔｉ膜のほか、Ｒｕ膜やＷ膜などがあり、これら材料を本実施形態による低密着性層９４として利用することができる。また、低密着性層９４は最終的にキャパシタ誘電体膜８６と接するので、キャパシタ誘電体膜８６との相性のよい導電膜を適用する必要がある。
【０１５２】
次いで、ハードマスク７２をマスクとして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を異方性エッチングし、開口部７４内にプラグ６２を露出させる。
【０１５３】
次いで、例えば図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極と８０、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれた内側保護膜８２とを形成する（図２４（ａ））。
【０１５４】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜６８をストッパとして層間絶縁膜７０及び内側保護膜８２をエッチングする。この際、エッチング液は低密着性層９４と層間絶縁膜７０との界面に染み込み、基板表面に対して水平方向にもエッチングが進行する。また、メモリセル領域内に形成されている層間絶縁膜７０は周辺回路領域と比較して極めて狭い領域に存在している。したがって、メモリセル領域の層間絶縁膜７０は、周辺回路領域の層間絶縁膜７０の厚さの減少を小さく抑えつつ、選択的に除去することができる（図２４（ｂ））。
【０１５５】
次いで、密着層７８を、蓄積電極８０、エッチングストッパ膜６８、層間絶縁膜７０、低密着性層９４に対して選択的にエッチングする（図２５（ａ））。このエッチングは、密着層７８と後に形成するキャパシタ誘電体膜８６の相性が悪い場合を考慮したものであり、蓄積電極８０の上部近傍の蓄積電極８０と低密着性層９４との間に例えば深さ約１０〜５０ｎｍの間隙が形成されるまで密着層７８をエッチングする。密着層７８とキャパシタ誘電体膜８６とが接してもキャパシタの特性劣化をもたらさないような場合には、密着層７８は必ずしもエッチングする必要はない。
【０１５６】
次いで、例えば図９（ａ）及び図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜８６、プレート電極８８、プラグ９２、プレート電極８８に接続された配線層（図示せず）、プラグ９２を介して配線層５６に接続された配線層（図示せず）等を形成する（図２５（ｂ））。
【０１５７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１５８】
このように、本実施形態によれば、層間絶縁膜７０の側壁部分に形成した低密着性層９４を利用してメモリセル領域の層間絶縁膜７０をエッチングするので、リソグラフィー工程を経ることなく、メモリセル領域の層間絶縁膜７０を選択的に除去することができる。これにより、製造コストを大幅に増加することなく、メモリセル領域と周辺回路領域との間のグローバル段差を緩和することができ、したがって、層間絶縁膜９０上に配線層を形成する場合においても、微細なリソグラフィーが容易であり、また、配線の信頼性をも高めることができる。
【０１５９】
なお、上記実施形態では、第１実施形態による半導体装置において選択除去膜７６の代わりに低密着性層９４を利用する場合を示したが、第２及び第３実施形態による半導体装置にも同様に適用することができる。
【０１６０】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２６乃至図２９を用いて説明する。なお、図２乃至図２５に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１６１】
はじめに、本実施形態による半導体装置について図２６を用いて説明する。
【０１６２】
本実施形態による半導体装置は、図２６に示すように、基本的な構造は図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置は、キャパシタの構造がシリンダ状ではなく柱状である点に主たる特徴がある。
【０１６３】
次に、本実施形態による半導体装置の製造方法について図２７乃至図２９を用いて説明する。
【０１６４】
まず、例えば図３（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、及びエッチングストッパ膜６４を貫きプラグ６２を露出する開口部７４、選択除去膜７６等を形成する（図２７（ａ））。
【０１６５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極８０となる膜であり、ＴｉＮ膜は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッチングストッパ膜６４、６８及び層間絶縁膜６６との間の密着性を高めるための密着膜７８となる膜である。
【０１６６】
次いで、例えばＣＭＰ法により、層間絶縁膜７０が表面に露出するまで、Ｒｕ膜、ＴｉＮ膜、及び、ハードマスク７２を平坦に除去し、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に埋め込まれたＲｕ膜よりなる柱状の蓄積電極８０とを形成する（図２７（ｂ））。
【０１６７】
次いで、選択除去膜７６を、層間絶縁膜７０、エッチングストッパ膜６８、密着層７８及び蓄積電極８０に対して選択的に除去し、層間絶縁膜７０と密着層７８との間に間隙８４を形成する（図２８（ａ））。
【０１６８】
次いで、例えば図８（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセル領域の層間絶縁膜７０を選択的に除去する（図２８（ｂ））。
【０１６９】
次いで、密着層７８を、蓄積電極８０、エッチングストッパ膜６８、層間絶縁膜７０、６６に対して選択的にエッチングする（図２９（ｂ））。
【０１７０】
次いで、例えば図９（ａ）及び図９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜８６、プレート電極８８、プラグ９２、プレート電極８８に接続された配線層（図示せず）、プラグ９２を介して配線層５６に接続された配線層（図示せず）等を形成する（図２９（ｂ））。
【０１７１】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１７２】
このように、本実施形態によれば、柱状の蓄積電極８０を有する半導体装置においても、製造コストを大幅に増加することなく、メモリセル領域と周辺回路領域との間のグローバル段差を緩和することができる。したがって、層間絶縁膜９０上に配線層を形成する場合においても、微細なリソグラフィーが容易であり、また、配線の信頼性をも高めることができる。
【０１７３】
なお、上記実施形態では、第１実施形態による半導体装置及びその製造方法に柱状キャパシタを適用した例を説明したが、第１乃至第４実施形態による半導体装置及びその製造方法においても同様にして柱状キャパシタを適用することができる。
【０１７４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１７５】
例えば、上記実施形態では、ＤＲＡＭのキャパシタとして説明しているが、ＤＲＡＭに限られるものではなく、多数のキャパシタを必要とする半導体集積回路装置に適用されるものであり、特に、ＤＲＡＭと同様な構成を有する強誘電体メモリ（ＦｅＲＡＭ）に適用することによって、高集積度のＦｅＲＡＭを製造することができる。
【０１７６】
また、上記実施形態では、ビット線の上層にキャパシタを配置するＣＯＢ（Capacitor Over Bit Line）構造に本発明を適用した場合について示したが、本発明はキャパシタと周辺回路領域の層間絶縁膜に関わるものであり、ビット線の位置との直接的な関連はない。したがって、本発明は、キャパシタの上層にビット線を配置するＣＵＢ（Capacitor Under Bit Line）構造においても同様に適用することができる。
【０１７７】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【０１７８】
（付記１）  第１の領域と前記第１の領域に接する第２の領域とを含む基板と、
前記基板上に形成され、前記第１の領域内に接続孔が形成された第１の絶縁膜と、
少なくとも前記接続孔内の前記基板上に形成された密着層と、
前記密着層上に形成され、前記第１の絶縁膜上方に突出する蓄積電極と、
前記蓄積電極上に形成された誘電体膜と、
前記誘電体膜を介して前記蓄積電極を覆うプレート電極と、
前記第２の領域の前記第１の絶縁膜上に形成され、側壁の形状が前記蓄積電極の側壁の外周形状を反映した部分を含む第２の絶縁膜と
を有することを特徴とする半導体装置。
【０１７９】
なお、本明細書にいう「基板」とは、シリコン基板などの半導体基板そのもののみならず、トランジスタ、配線層、絶縁膜等が形成された半導体基板をも含むものである。
【０１８０】
（付記２）  付記１記載の半導体装置において、
前記第２の絶縁膜と同一の絶縁層により形成された絶縁膜であって、前記第１の領域内の前記第１の絶縁膜上に形成され、側壁の形状が前記蓄積電極の側壁の外周形状を反映した部分を含む第３の絶縁膜を更に有する
ことを特徴とする半導体装置。
【０１８１】
（付記３）  第１の領域と前記第１の領域に接する第２の領域とを含む基板と、
前記第２の領域上に形成された第１の絶縁膜と、
前記第１の領域内に形成され、前記基板上方に突出する蓄積電極と、
前記蓄積電極の少なくとも側壁に形成された密着層と、
前記蓄積電極の側壁に前記密着層を介して形成され、前記絶縁膜に対する密着性が前記密着層よりも低い低密着性層と、
前記密着層及び前記低密着性層を介して前記蓄積電極を覆う誘電体膜と、
前記密着層、前記低密着性層及び前記誘電体膜を介して前記蓄積電極を覆うプレート電極とを有し、
前記第１の絶縁膜は、側壁の形状が前記蓄積電極の側壁の外周形状を反映した部分を含む
ことを特徴とする半導体装置。
【０１８２】
（付記４）  付記３記載の半導体装置において、
前記第１の絶縁膜と同一の絶縁層により形成された絶縁膜であって、前記第１の領域内の前記基板上に形成され、側壁の形状が前記蓄積電極の側壁の外周形状を反映した部分を含む第２の絶縁膜を更に有する
ことを特徴とする半導体装置。
【０１８３】
（付記５）  第１の領域と前記第１の領域に接する第２の領域とを含む基板上に第１の絶縁膜を形成する工程と、
前記第１の領域内の前記第１の絶縁膜に、前記基板に達する開口部を形成する工程と、
前記開口部の内壁及び底部に密着層を形成する工程と、
前記密着層が形成された前記開口部内に、蓄積電極を形成する工程と、
前記第２の領域の前記第１の絶縁膜を残存するように、前記密着層と前記第１の絶縁膜との界面から前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする工程と、
前記蓄積電極を覆う誘電体膜を形成する工程と、
前記誘電体膜を介して前記蓄積電極を覆うプレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８４】
（付記６）  付記５記載の半導体装置の製造方法において、
前記開口部を形成する工程と前記密着層を形成する工程との間に、前記開口部の内壁に選択除去膜を形成する工程を、
前記蓄積電極を形成する工程と前記第１の絶縁膜をエッチングする工程との間に、前記選択除去膜を、前記第１の絶縁膜、前記密着層及び前記蓄積電極に対して選択的に除去し、前記第１の絶縁膜と前記密着層との間に間隙を形成する工程を更に有し、
前記第１の絶縁膜をエッチングする工程では、前記間隙へのエッチング液の染み込みを利用して、前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする
ことを特徴とする半導体装置の製造方法。
【０１８５】
（付記７）  付記５記載の半導体装置の製造方法において、
前記開口部を形成する工程と前記密着層を形成する工程との間に、前記開口部の内壁に、前記第１の絶縁膜に対する密着性が前記密着層よりも低い低密着性層を形成する工程を更に有し、
前記第１の絶縁膜をエッチングする工程では、前記低密着性層と前記第１の絶縁膜との界面におけるエッチング液の染み込みを利用して、前記第１の絶縁膜を前記基板の表面に対して水平方向にエッチングする
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記８）  付記５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜をエッチングする工程は、前記第２の領域の前記第１の絶縁膜を露出した状態で行う
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記９）  付記５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記開口部を形成する工程では、前記第１の絶縁膜上に形成されたハードマスクをマスクとして前記第１の絶縁膜をエッチングすることにより前記開口部を形成し、
前記第１の絶縁膜をエッチングする工程は、前記第１の絶縁膜が前記ハードマスクで覆われた状態で行う
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記１０）  付記５乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程の前に、前記基板上に、前記第１の絶縁膜とはエッチング特性が異なり、前記密着層に対する密着性のよい第２の絶縁膜を形成する工程を更に有し、
前記第１の絶縁膜をエッチングする工程では、前記密着層及び前記第２の絶縁膜により、エッチング液が前記基板中に染み込むのを防止する
ことを特徴とする半導体装置の製造方法。
【０１８９】
【発明の効果】
以上の通り、本発明によれば、絶縁膜に形成した開口部内に導電膜を堆積し、その導電膜により蓄積電極を形成する半導体装置の製造方法において、開口部内に蓄積電極となる導電膜を形成する前に開口部内壁に選択除去膜を形成しておき、蓄積電極を形成した後にこの選択除去膜を選択的に除去し、この選択除去膜を除去することにより形成された間隙部からメモリセル領域の絶縁膜を選択的に除去するので、リソグラフィー工程を経ることなくメモリセル領域の層間絶縁膜を選択的に除去することができる。これにより、製造コストを大幅に増加することなく、メモリセル領域と周辺回路領域との間のグローバル段差を緩和することができる。したがって、層間絶縁膜上に配線層を形成する場合においても、微細なリソグラフィーが容易であり、また、配線の信頼性をも高めることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置及びその製造方法の原理を説明する工程断面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図及び平面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第１実施形態の他の変形例による半導体装置及びその製造方法を示す平面図である。
【図１３】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２２】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図２３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図３１】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図３２】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図３３】従来の半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…ゲート絶縁膜
１８…シリコン窒化膜
２０、２２…ゲート電極
２４…サイドウォール絶縁膜
２６、２８、３０…ソース／ドレイン拡散層
３２…層間絶縁膜
３４、３６、３８…コンタクトホール
４０、４２、４４…プラグ
４６…層間絶縁膜
４８、５０…コンタクトホール
５２…シリコン窒化膜
５４…ビット線
５６…配線層
５８…層間絶縁膜
６０…コンタクトホール
６２…プラグ
６４…エッチングストッパ膜
６６…層間絶縁膜
６８…エッチングストッパ膜
７０…層間絶縁膜
７２…ハードマスク
７４…開口部
７６…選択除去膜
７８…密着層
８０…蓄積電極
８２…内側保護膜
８４…間隙
８６…キャパシタ誘電体膜
８７…Ｒｕ膜
８８…プレート電極
８９、９０…層間絶縁膜
９２…プラグ
９４…低密着性層
１００…シリコン基板
１０２、１０８…ゲート電極
１０４、１０６、１１０…ソース／ドレイン拡散層
１１２…プラグ
１１４…ビット線
１１６…配線層
１１８、１２０…層間絶縁膜
１２２、１２４…プラグ
１２６…エッチングストッパ膜
１２８…層間絶縁膜
１３０…ハードマスク
１３２…開口部
１３４…導電膜
１３６…内側保護膜
１３８…蓄積電極
１４０…フォトレジスト膜
１４２…キャパシタ誘電体膜
１４４…プレート電極
１４６…層間絶縁膜
１４８…配線層
【図１】
0004001707.tif 000002
【図２】
0004001707.tif 000003
【図３】
0004001707.tif 000004
【図４】
0004001707.tif 000005
【図５】
0004001707.tif 000006
【図６】
0004001707.tif 000007
【図７】
0004001707.tif 000008
【図８】
0004001707.tif 000009
【図９】
0004001707.tif 000010
【図１０】
0004001707.tif 000011
【図１１】
0004001707.tif 000012
【図１２】
0004001707.tif 000013
【図１３】
0004001707.tif 000014
【図１４】
0004001707.tif 000015
【図１５】
0004001707.tif 000016
【図１６】
0004001707.tif 000017
【図１７】
0004001707.tif 000018
【図１８】
0004001707.tif 000019
【図１９】
0004001707.tif 000020
【図２０】
0004001707.tif 000021
【図２１】
0004001707.tif 000022
【図２２】
0004001707.tif 000023
【図２３】
0004001707.tif 000024
【図２４】
0004001707.tif 000025
【図２５】
0004001707.tif 000026
【図２６】
0004001707.tif 000027
【図２７】
0004001707.tif 000028
【図２８】
0004001707.tif 000029
【図２９】
0004001707.tif 000030
【図３０】
0004001707.tif 000031
【図３１】
0004001707.tif 000032
【図３２】
0004001707.tif 000033
【図３３】
0004001707.tif 000034