(57)【特許請求の範囲】
【請求項１】
センスアンプに接続されたセンスアンプビット線対と、
前記センスアンプビット線対にそれぞれのゲートが接続され、読み出し時において、当該センスアンプビット線対の電位レベルに応じて、データ線対を所定電位に駆動することにより、前記センスアンプビット線対のデータをデータ線対に伝達する一対の読み出しトランジスタと、
前記データ線対と前記センスアンプビット線対との間に設けられ、書き込み時において、前記データ線対と前記センスアンプビット線対との間に電位差が生じたときに導通して、前記データ線対に印加された書き込みデータを前記センスアンプビット線対に伝達する電位差スイッチ回路とを備え、
前記一対の読み出しトランジスタは、第１の読み出しトランジスタと第２の読み出しトランジスタとからなり、
前記電位差スイッチ回路は、前記データ線対と前記センスアンプビット線対との間に前記電位差が生じたときに、前記第１の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第２の読み出しトランジスタによって駆動されるデータ線とを接続し、前記第２の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第１の読み出しトランジスタによって駆動されるデータ線とを接続するものであり、
前記電位差スイッチ回路は、前記センスアンプビット線からデータ線に向かって順方向に接続された一対の整流素子により構成することを特徴とする半導体記憶装置。
【請求項２】
センスアンプに接続されたセンスアンプビット線対と、
前記センスアンプビット線対にそれぞれのゲートが接続され、読み出し時において、当該センスアンプビット線対の電位レベルに応じて、データ線対を所定電位に駆動することにより、前記センスアンプビット線対のデータをデータ線対に伝達する一対の読み出しトランジスタと、
前記データ線対と前記センスアンプビット線対との間に設けられ、書き込み時において、前記データ線対と前記センスアンプビット線対との間に電位差が生じたときに導通して、前記データ線対に印加された書き込みデータを前記センスアンプビット線対に伝達する電位差スイッチ回路とを備え、
前記一対の読み出しトランジスタは、第１の読み出しトランジスタと第２の読み出しトランジスタとからなり、
前記電位差スイッチ回路は、前記データ線対と前記センスアンプビット線対との間に前記電位差が生じたときに、前記第１の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第２の読み出しトランジスタによって駆動されるデータ線とを接続し、前記第２の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第１の読み出しトランジスタによって駆動されるデータ線とを接続するものであり、
前記電位差スイッチ回路は、前記データ線と前記センスアンプビット線との間に接続され、ゲートが相対するデータ線に接続された一対のＭＯＳトランジスタにより構成することを特徴とする半導体記憶装置。
【請求項３】
センスアンプに接続されたセンスアンプビット線対と、
前記センスアンプビット線対にそれぞれのゲートが接続され、読み出し時において、当該センスアンプビット線対の電位レベルに応じて、データ線対を所定電位に駆動することにより、前記センスアンプビット線対のデータをデータ線対に伝達する一対の読み出しトランジスタと、
前記データ線対と前記センスアンプビット線対との間に設けられ、書き込み時において、前記データ線対と前記センスアンプビット線対との間に電位差が生じたときに導通して、前記データ線対に印加された書き込みデータを前記センスアンプビット線対に伝達する電位差スイッチ回路とを備え、
前記一対の読み出しトランジスタは、第１の読み出しトランジスタと第２の読み出しトランジスタとからなり、
前記電位差スイッチ回路は、前記データ線対と前記センスアンプビット線対との間に前記電位差が生じたときに、前記第１の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第２の読み出しトランジスタによって駆動されるデータ線とを接続し、前記第２の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第１の読み出しトランジスタによって駆動されるデータ線とを接続するものであり、
前記電位差スイッチ回路は、前記データ線と前記センスアンプビット線との間に接続され、ゲートが相対するセンスアンプビット線に接続された一対のＭＯＳトランジスタにより構成することを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のいずれか１つに記載の半導体記憶装置において、
前記読み出しトランジスタのソースには低電位電源が接続され、該読み出しトランジスタがオンに制御されることで前記データ線を低電位電源レベルに駆動することを特徴とする半導体記憶装置。
【請求項５】
請求項１〜３のいずれか１つに記載の半導体記憶装置において、
読み出し動作時に前記読み出しトランジスタのソースには第１レベルの電位が与えられ、該トランジスタがオンに制御されることによりデータ線をその電位で駆動し、
スタンバイ時に前記トランジスタには前記第１レベルよりも高い第２レベルの電位が与えられることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記センスアンプの低電位電源と前記読み出しトランジスタを駆動する電位は、同じ電位レベルに制御され、スタンバイ時には、その電位が前記センスアンプの高電位電源側にシフトされることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜３のいずれか１つに記載の半導体記憶装置において、
前記センスアンプビット線対は、メモリセルに接続されたビット線対と接続されることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜３のいずれか１つに記載の半導体記憶装置において、
前記センスアンプビット線対の一方がメモリセルに接続されたビット線と接続され、他方はその逆論理に駆動されることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜３のいずれか１つに記載の半導体記憶装置において、
前記電位差スイッチ回路と前記センスアンプの組を複数備え、それらの組のデータ線対をそれぞれコラムスイッチを介してデータバス線に選択的に接続することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にダイレクトセンス方式を採用した半導体記憶装置に関するものである。
【０００２】
近年の半導体記憶装置は、多Ｉ／Ｏを中心とするデバイス仕様の顧客要求が強くなってきている。具体的には、１６Ｉ／Ｏ仕様のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという）や、ＤＲＡＭをユニットとして搭載したシステムＬＳＩでは、３２Ｉ／ＯシステムのＤＲＡＭが実現されている。また将来は、ＭＰＵの演算処理の高速化や情報量の増加に伴い多ビット処理での高速化が進み、３２Ｉ／Ｏ仕様のＤＲＡＭ、６４Ｉ／ＯのＤＲＡＭ混載システムＬＳＩなどが実現されようとしている。そして、この様な半導体記憶装置においても、高速化を実現しつつその面積の縮小を図ることが求められている。
【０００３】
【従来技術】
ＤＲＡＭは、１つのトランジスタと１つのキャパシタとで構成されたメモリセルに、電荷を流入させることにより情報の「１」と「０」を保持するものである。そして、このトランジスタにつながるワード線を活性化させ、キャパシタに蓄積された微少電荷をビット線に伝える。ビット線には、センスアンプが接続され、該センスアンプによりビット線の微少差電圧を差動増幅してデータバス線に伝達する一連の動作により情報が読み出される。
【０００４】
ビット線の電位をデータバス線から読み出す方法として、ダイレクトセンス方式という技術が知られている。この方式は、高速化に伴う誤動作防止のために重要な方法である。
【０００５】
図９は、従来のダイレクトセンス方式を採用したＤＲＡＭ４０の一部回路図である。
ＤＲＡＭ４０には、メモリセルアレイを構成する複数のメモリセルＣがマトリクス状に配列される。メモリセルＣは、キャパシタとＭＯＳトランジスタとから構成され、複数本のワード線ＷＬｉ〜ＷＬｎと複数本のビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに接続される。
【０００６】
ビット線ＢＬＺｉ〜ＢＬＺｎとビット線ＢＬＸｉ〜ＢＬＸｎとの間にそれぞれセンスアンプ４１が設けられ、ビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎ間の微少差電圧を増幅する。センスアンプ４１は、ＣＭＯＳインバータで構成され、高電位制御電源ＰＳＧと低電位制御電源ＮＳＧが接続されている。
【０００７】
書き込み用データバス線ＷＤＢｉＺ，ＷＤＢｉＸとビット線ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎとの間には書き込みトランジスタＴＮ２０が設けられ、トランジスタＴＮ２０のゲートには、コラムデコーダから書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎが入力される。
【０００８】
一方、読み出し用データバス線ＲＤＢｉＺ，ＲＤＢｉＸとグランドとの間に読み出しトランジスタＴＮ２１，ＴＮ２２が直列に接続される。トランジスタＴＮ２２のゲートはビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに接続される。トランジスタＴＮ２１のゲートには、コラムデコーダからの読み出し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎが入力される。
【０００９】
ここで、ＤＲＡＭ４０の動作を図１０に示すタイムチャートを用いて説明する。
セル情報の読み出し時において、行番地（ロウアドレス）に基づいてワードデコーダ群によりワード線ＷＬが選択されると、そのワード線ＷＬに接続された複数のメモリセルＣのトランジスタがオンして、各ビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに微少電荷が現れる。このとき、１／２Ｖｄｄレベルにプリチャージされていた制御電源ＰＳＧ及び制御電源ＮＳＧがそれぞれ高電位電源Ｖｄｄ，低電位電源Ｖｓｓレベルへ駆動されることによりセンスアンプ４１が活性化される。すると、ビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎの微少電位は、高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅される。
【００１０】
このようにビット線対ＢＬＺｉ〜ＢＬＺｎ，ＢＬＸｉ〜ＢＬＸｎに十分な電位差がついた後に、列番地（コラムアドレス）に基づいてコラムデコーダ群により一つの読み出し用コラム選択信号、例えば、信号ＲＹＳＥＬｉが選択される。信号ＲＹＳＥＬｉが選択されることで、読み出しトランジスタＴＮ２１がオンに制御され、ビット線対ＢＬＺｉ，ＢＬＸｉの情報が読み出し用データバス線対ＲｄｂｉＺ，ＲＤＢｉＸに伝達され、最終的に出力回路からデータが読み出される。
【００１１】
メモリセルＣへの書き込み動作時には、制御信号ＷＥがＨレベルに駆動された後に、書き込み用コラム選択信号、例えば、信号ＷＹＳＥＬｉをＨレベルとすることで書き込みトランジスタＴＮ２０をオンに制御する。すると、書き込み用データバス線対ＷＤＢｉＺ，ＷＤＢｉＸ上のデータが書き込みトランジスタＴＮ２０を介してビット線ＢＬＺｉ，ＢＬＸｉに伝達されてメモリセルＣに情報が書き込まれる。
【００１２】
このように、ダイレクトセンス方式を採用したＤＲＡＭ４０では、読み出し動作時において、センスアンプ４１が負荷が大きな書き込み用データバス線対ＷＤＢｉＺ，ＷＤＢｉＸから分離されているため、センスアンプ４１の負荷が小さく動作の高速化が実現できる。その反面、読み出し用データバス線対ＲＤＢｉＺ，ＲＤＢｉＸ及び書き込み用データバス線対ＷＤＢｉＺ，ＷＤＢｉＸを個別に設ける必要がある。またそれに伴って、コラム選択線も書き込み用と読み出し用とで分けて設ける必要がある。その結果、データバス領域が増大し、ひいてはチップ面積の増大を招いてしまう。
【００１３】
近年のＤＲＡＭは前述したように大規模化・多Ｉ／Ｏ化される傾向にあり、これに伴ってチップ内部のＩ／Ｏ関連のデータバス線対（読み出し用データバス線対ＲＤＢｉＺ，ＲＤＢｉＸ及び書き込み用データバス線対ＷＤＢｉＺ，ＷＤＢｉＸ）の所要本数が増大しつつある。このため、ダイレクトセンス方式を採る従来のＤＲＡＭでは、チップ面積の増大が問題となってしまう。
【００１４】
この問題に対して、図１１に示すようなＤＲＡＭ５０が特開平６−３０２１９０号公報にて開示されている。このＤＲＡＭ５０では、書き込み用データバス線対ＷＤＢｉＺ，ＷＤＢｉＸ及び読み出し用データバス線対ＲＤＢｉＺ，ＷＤＢｉＸの２系統のデータバス線対を、１系統のデータバス線対ＤＢｉＺ，ＤＢｉＸに共通化して、チップ面積の低減が図られている。
【００１５】
【発明が解決しようとする課題】
ところが、特開平６−３０２１９０号公報のＤＲＡＭ５０においても、読み出し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎと書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎとが個別に必要であり、そのための配線をデータバス領域に配設することとなりデータバス領域を大幅に削減することができなかった。
【００１６】
また、読み出し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎは、図１２及び図１３に示すコラムデコーダ５１により生成される。つまり、コラムデコーダ５１は、書き込み制御回路５２からの書き込み用制御信号ＷＥとアドレスバッファ５３からのアドレス信号Ａｉ〜Ａｎとに基づいて読み出し用コラム選択信号ＲＹＳＥＬｉ〜ＲＹＳＥＬｎ及び書き込み用コラム選択信号ＷＹＳＥＬｉ〜ＷＹＳＥＬｎを生成している。
【００１７】
図１３に示すように、ＤＲＡＭ５０は複数のメモリセルアレイ５４を備え、各メモリセルアレイ５４にそれぞれコラムデコーダ５１が設けられる。従って、書き込み制御回路５２からの制御信号ＷＥを伝達するための配線を、メモリセルアレイ５４の近傍に設けられている各コラムデコーダ５１に沿って配設しなければならない。この事は、その配線の寄生容量Ｑｌと、全デコーダの論理ゲートにおけるゲート容量Ｑｇとを合わせた総合配線容量が非常に大きくなり、ひいては消費電力の低減や読み出し及び書き込み動作の高速化を妨げる大きな障害となる。
【００１８】
本発明は上記問題点を解決するためになされたものであって、その目的は、ダイレクトセンス方式を適用して動作の高速化を実現でき、かつチップ面積を削減できる半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１に記載の発明によれば、読み出し時において、センスアンプに接続するセンスアンプビット線対の電位に基づいて読み出しトランジスタがデータ線対を所定電位に駆動する。つまり、メモリセルのデータがビット線対からデータ線対に伝達され、読み出しデータとして読み出される。
【００２０】
一方、データの書き込み時において、入力データがデータ線対を伝達し、該データ線対とセンスアンプビット線対との間に電位差が生じたとき、この電位差に応答して電位差スイッチ回路が導通してデータ線対のデータがセンスアンプビット線対に伝達される。その結果、読み出しデータを保持しているセンスアンプが反転され、書き込みデータがメモリセルに書き込まれる。
【００２１】
このように、センスアンプビット線対の電位を読み出しトランジスタのゲートで受け、該トランジスタの駆動によりセンスアンプビット線対の電位をデータ線対に伝達する、いわゆるダイレクトセンス方式を採用することにより、データの読み出し時において、センスアンプがデータ線から分離されて動作の高速化が可能となる。
【００２２】
従来のダイレクトセンス方式を採用した半導体記憶装置では、センスアンプビット線対とデータ線対とを分離させるためにデータ線対を、読み出し用と書き込み用とで別々に設ける必要があった。しかしながら、本半導体装置では、電位差スイッチ回路を設けることにより、データ線対の所要本数の削減が可能となる。つまり、ダイレクトセンス方式の利点を活かしつつ、チップ面積が大幅に削減され、低コスト化が促進される。
【００２３】
請求項１〜３に記載の発明によれば、一対の読み出しトランジスタは、第１の読み出しトランジスタと第２の読み出しトランジスタとからなり、電位差スイッチ回路はデータ線対とセンスアンプビット線対との間に電位差が生じたときに、第１の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第２の読み出しトランジスタによって駆動されるデータ線とを接続し、前記第２の読み出しトランジスタのゲートに接続されるセンスアンプビット線と前記第１の読み出しトランジスタによって駆動されるデータ線とを接続する。
【００２４】
電位差スイッチ回路は、請求項１に記載の発明のように、センスアンプビット線からデータ線に向かって順方向に接続された一対の整流素子により構成される。
【００２５】
この場合、読み出し時において、センスアンプビット線対の電位が読み出しトランジスタによりデータ線対に伝達されセンスアンプビット線対とデータ線対は同電位となる。このため、センスアンプビット線からデータ線に向かって順方向に接続されたダイオードを介した電流経路は形成されない。つまり、読み出し時においてセンスアンプの負荷が増加することなく、動作の高速化を図ることが可能となる。
【００２６】
一方、データの書き込み時において、データ線対に入力データが伝達され、該データとセンスアンプビット線対に読み出されたデータとの論理が異なる場合に、ダイオードが導通して、データ線対のデータがセンスアンプビット線対に伝達される。
【００２７】
その結果、動作の高速化が図られ、かつチップ面積を削減することが可能となる。
電位差スイッチ回路は、請求項２に記載の発明のように、データ線とセンスアンプビット線との間に接続され、ゲートが相対するデータ線に接続された一対のＭＯＳトランジスタにより構成される。
【００２８】
この場合、読み出し時において、センスアンプビット線対の電位が読み出しトランジスタによりデータ線対に伝達されセンスアンプビット線対とデータ線対は同電位となる。このため、データ線対とセンスアンプビット線対との間に接続されたＭＯＳトランジスタを介した電流経路は形成されない。つまり、読み出し時においてセンスアンプの負荷が増加することなく、動作の高速化を図ることが可能となる。
【００２９】
一方、データの書き込み時において、データ線対に入力データが伝達され、該データとセンスアンプビット線対に読み出されたデータとの論理が異なる場合に、高電位レベルに駆動されるデータ線にゲートが接続するトランジスタがオンに制御される。このトランジスタにより低電位レベルに駆動されたデータ線がセンスアンプビット線に導通して、データ線対のデータがセンスアンプビット線対に伝達される。
【００３０】
その結果、動作の高速化が図られ、かつチップ面積を削減することが可能となる。
電位差スイッチ回路は、請求項３に記載の発明のように、データ線とセンスアンプビット線との間に接続され、ゲートが相対するセンスアンプビット線に接続された一対のＭＯＳトランジスタにより構成される。
【００３１】
この場合、読み出し時において、センスアンプビット線対の電位が読み出しトランジスタによりデータ線対に伝達されセンスアンプビット線対とデータ線対は同電位となる。このため、センスアンプビット線対とデータ線対と間に接続されたＭＯＳトランジスタを介した電流経路が形成されない。つまり、読み出し時においてセンスアンプの負荷が増加することなく、動作の高速化を図ることが可能となる。
【００３２】
一方、データの書き込み時において、データ線対に入力データが伝達され、該データとセンスアンプビット線対に読み出されたデータとの論理が異なる場合に、高電位レベルに駆動されるセンスアンプビット線にゲートが接続するトランジスタがオンに制御される。このトランジスタにより高電位レベルに駆動されたデータ線がセンスアンプビット線に導通して、データ線対のデータがセンスアンプビット線対に伝達される。
【００３３】
その結果、動作の高速化が図られ、かつチップ面積を削減することが可能となる。
請求項４に記載の発明によれば、オンに制御された読み出しトランジスタによりデータ線が低電位電源レベルに駆動される。
【００３４】
請求項５に記載の発明によれば、読み出し動作時に、読み出しトランジスタには、第１レベルの電位が与えられ、該トランジスタがオンされることで、データ線が第１レベルの電位に駆動され、スタンバイ時に、読み出しトランジスタには第１レベルよりも高い第２レベルの電位が与えられる。その結果、スタンバイ時における読み出しトランジスタのリーク電流の低減が可能となる。
【００３５】
請求項６に記載の発明によれば、センスアンプの低電位電源と読み出しトランジスタを駆動する電位は同じ電位レベルに制御され、スタンバイ時には、その電位が高電位電源側にシフトされる。つまり、センスアンプの活性時において、読み出しトランジスタには低電位電源が供給され、オンに制御された読み出しトランジスタによりデータバス線が低電位電源レベルに駆動される。一方、スタンバイ時において、読み出しトランジスタには、センスアンプビット線対と同一電位の電源が供給されるため、読み出しトランジスタのリーク電流の低減が可能となる。
【００３６】
請求項７に記載の発明によれば、センスアンプビット線対は、メモリセルに接続されたビット線対と接続される。
請求項８に記載の発明によれば、センスアンプビット線対の一方がメモリセルに接続されたビット線と接続され、他方はその逆論理に駆動される。
【００３８】
請求項９に記載の発明によれば、電位差スイッチ回路とセンスアンプの組を複数備える。つまり、複数のセンスアンプビット線対毎に電位差スイッチ回路とセンスアンプが備えられ、該電位差スイッチと接続する複数のデータ線対がそれぞれコラムスイッチを介して一組のデータバス線に選択的に接続される。
【００３９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図面に従って説明する。
【００４０】
図１は、ダイレクトセンス方式を適用したＤＲＡＭ１の一部回路図である。
図１に示すように半導体記憶装置としてのＤＲＡＭ１は、ビット線対ＢＬＺ，ＢＬＸの間にイコライザ２とセンスアンプ３を備えている。
【００４１】
イコライザ２は、図２に示すように、ビット線ＢＬＺとビット線ＢＬＸとの間に接続されたＮＭＯＳトランジスタＴＮ１と、ビット線ＢＬＺとビット線ＢＬＸとの間に直列接続されたＮＭＯＳトランジスタＴＮ２，ＴＮ３を備える。トランジスタＴＮ２とトランジスタＴＮ３との間には基準電位ＲＥＦＢが与えられる。各トランジスタＴＮ１，ＴＮ２，ＴＮ３のゲートには制御信号ＥＱＳが入力される。Ｈレベルの制御信号ＥＱＳに応答して各トランジスタＴＮ１〜ＴＮ３はオンする。つまり、イコライザ２は、スタンバイ時に制御信号ＥＱＳがＨレベルとなると、ビット線対ＢＬＺ，ＢＬＸを基準電位ＲＥＦＢにリセットする。なお、本実施形態では、基準電位ＲＥＦＢは１／２Ｖｄｄに設定される。
【００４２】
センスアンプ３は、ＣＭＯＳインバータＴ１，Ｔ２により構成される。ＣＭＯＳインバータＴ１の出力は、ＣＭＯＳインバータＴ２の入力とビット線ＢＬＺに接続され、ＣＭＯＳインバータＴ２の出力は、ＣＭＯＳインバータＴ１の入力とビット線ＢＬＸに接続される。
【００４３】
ＣＭＯＳインバータＴ１，Ｔ２は、ビット線対ＢＬＺ，ＢＬＸをハイ駆動するための高電位制御電源ＰＳＧとロー駆動するための低電位制御電源ＮＳＧとに接続される。センスアンプ３は、中間電位（＝１／２Ｖｄｄ）の制御電源ＰＳＧ，ＮＳＧにより非活性化し、それぞれ高電位電源Ｖｄｄ，低電位電源Ｖｓｓレベルの制御電源ＰＳＧ，ＮＳＧにより活性化する。
【００４４】
図１に示すように、ビット線対ＢＬＺ，ＢＬＸにはメモリセルＣが接続され、該メモリセルＣに接続されるワード線ＷＬが選択されることによって、メモリセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝達される。センスアンプ３は、活性時における制御電源ＰＳＧ，ＮＳＧによってビット線対ＢＬＺ，ＢＬＸに読み出された微少差電位を高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅する。
【００４５】
なお、図示していないが、メモリセルＣに接続されるビット線ＢＬＺ，ＢＬＸとセンスアンプ３に接続されるビット線ＢＬＺ，ＢＬＸとの間には、ＢＴゲートと呼ばれるスイッチが介在している場合もある。ＢＴゲートはセンスアンプ３に接続されるビット線（センスアンプビット線）ＢＬＺ，ＢＬＸをセルＣに接続されるビット線から切り離すことで、そのビット線容量をセンスアンプ３から見えなくするものである。
【００４６】
ビット線ＢＬＸは読み出しトランジスタＴＮ４のゲートに接続される。同読み出しトランジスタＴＮ４は、データ線ＤＺに接続され、ビット線ＢＬＸの電位に基づきオンに制御されたときに、データ線ＤＺを基準電位ＲＥＦＡレベルに駆動する。ビット線ＢＬＺは読み出しトランジスタＴＮ５のゲートに接続される。同読み出しトランジスタＴＮ５は、データ線ＤＸに接続され、ビット線ＢＬＺの電位に基づきオンに制御されたときに、データ線ＤＸを基準電位ＲＥＦＡレベルに駆動する。同読み出しトランジスタＴＮ４，ＴＮ５によりビット線対ＢＬＺ，ＢＬＸのデータがデータ線対ＤＺ，ＤＸに伝達される。
【００４７】
本実施形態では、所定電位としての基準電位ＲＥＦＡを低電位電源Ｖｓｓレベルの電位としている。尚、基準電位ＲＥＦＡを低電位制御電源ＮＳＧの電位としてもよい。この場合、基準電位ＲＥＦＡは、スタンバイ時において１／２Ｖｄｄレベルとなり、センスアンプ３の活性時には、低電位電源Ｖｓｓレベルとなる。
【００４８】
データ線対ＤＺ，ＤＸは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタからなるコラムスイッチ４，５を介してデータバス線対ＤＢＺ，ＤＢＸに接続される。コラムスイッチ４，５のＮＭＯＳトランジスタのゲートにはコラム選択信号ＹＳＥＬが入力され、ＰＭＯＳトランジスのゲートにはコラム選択信号ＹＳＥＬがインバータ回路６を介して入力される。つまり、Ｈレベルのコラム選択信号ＹＳＥＬに応答してコラムスイッチ４，５がオンすると、データ線対ＤＺ，ＤＸとデータバス線対ＤＢＺ，ＤＢＸとが導通されてデータが伝達する。このコラムスイッチ４，５により複数のビット線対ＢＬＺ，ＢＬＸを１組のデータバス線対ＤＢＺ，ＤＢＸで圧縮している。つまり、複数のビット線対（センスアンプビット線対）ＢＬＺ，ＢＬＸ毎にセンスアンプ３がそれぞれ備えられ、複数のデータ線対ＤＺ，ＤＸがそれぞれコラムスイッチ４，５を介して一組のデータバス線対ＤＢＺ，ＤＢＸに選択的に接続される。
【００４９】
コラム選択信号ＹＳＥＬは、ＤＲＡＭ１に対するライト動作、リード動作に関わらず、アドレス信号によってのみ作成される。即ち、ＤＲＡＭ１のコラムデコーダ（図示略）は、図１２に示す従来のコラムデコーダ５１からノア回路及びインバータ回路を省略した構成であり、各ナンド回路の出力信号がコラム選択信号ＹＳＥＬとしてコラムスイッチ４，５に供給される。従って、従来例のように、コラムデコーダに制御信号ＷＥを供給する必要がない。又、コラム選択信号ＹＳＥＬがリード動作とライト動作の双方に利用されるため、従来構成に比べてコラム選択信号を伝達する配線の数が半分になる。
【００５０】
さらに、データバス線対ＤＢＺ，ＤＢＸの間には、リードアンプ７とイコライザ８とライトアンプ９が接続されている。リードアンプ７は、公知の構成を持ち、ビット線対ＢＬＺ，ＢＬＸからデータバス線対ＤＢＺ，ＤＢＸに伝達された読み出しデータに基づく差電位を増幅して図示しない出力回路に出力する。
【００５１】
イコライザ８は、図３に示すように、データバス線対ＤＢＺ，ＤＢＸの間に直列に接続された２つのトランスミッションゲート１１，１２を備え、該トランスミッションゲート１１，１２は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタから構成される。トランスミッションゲート１１，１２の間には、基準電位ＲＥＦＤが与えられる。また、制御信号ＥＱＤがトランスミッションゲート１１，１２のＮＭＯＳトランジスタのゲートにそれぞれ入力し、インバータ回路１３を介してＰＭＯＳトランジスタのゲートにそれぞれ入力する。
【００５２】
Ｈレベルの制御信号ＥＱＤが入力されることによって、トランスミッションゲート１１，１２はオンする。つまり、イコライザ８は、スタンバイ時に制御信号ＥＱＤがＨレベルとなると、データバス線対ＤＢＺ，ＤＢＸを基準電位ＲＥＦＤにイコライズする。なお、本実施形態では、基準電位ＲＥＦＤは、高電位電源Ｖｄｄレベルの電位に設定される。
【００５３】
入力信号Ｉ／ＯＺ，Ｉ／ＯＸは図１に示すように、データインプットバッファ１４を介して相補信号ＤＩＢＺ，ＤＩＢＸとしてライトアンプ９に入力される。ライトアンプ９は図３に示すように、ＰＭＯＳトランジスタＴＰ６とＮＭＯＳトランジスタＴＮ６とが直列接続された駆動回路１５と、ＰＭＯＳトランジスタＴＰ７とＮＭＯＳトランジスタＴＮ７とが直列接続された駆動回路１６を備えている。駆動回路１５の出力端子はデータバス線ＤＢＺに接続され、駆動回路１６の出力端子はデータバス線ＤＢＸに接続される。
【００５４】
ライトアンプ９の入力部にはナンド回路１７，１８が設けられ、ナンド回路１７にデータインプットバッファ１４からの信号ＤＩＢＺが入力され、ナンド回路１８に信号ＤＩＢＸが入力される。さらに、ナンド回路１７，１８には書き込み制御信号ＷＥがそれぞれ入力される。ナンド回路１７の出力は、インバータ回路１９を介して駆動回路１６のＮＭＯＳトランジスタＴＮ７に接続されるとともに、駆動回路１５のＰＭＯＳトランジスタＴＰ６に接続される。ナンド回路１８の出力は、インバータ回路２０を介して駆動回路１５のＮＭＯＳトランジスタＴＮ６に接続されるとともに、駆動回路１６のＰＭＯＳトランジスタＴＰ７に接続される。
【００５５】
具体的に、ライトアンプ９に入力される制御信号ＷＥが活性（Ｈレベル）の場合において、入力信号が「１」、即ち、信号ＤＩＢＺがＨレベルで信号ＤＩＢＸがＬレベルであると、ナンド回路１７の出力は、Ｌレベルとなりナンド回路１８の出力はＨレベルとなる。その結果、駆動回路１５によりデータバス線ＤＢＺがハイ駆動され、駆動回路１６によりデータバス線ＤＢＸがロー駆動される。逆に、入力信号が「０」、即ち、信号ＤＩＢＺがＬレベルで信号ＤＩＢＸがＨレベルであると、データバス線ＤＢＺがロー駆動され、データバス線ＤＢＸがハイ駆動される。
【００５６】
一方、ライトアンプ９に入力される制御信号ＷＥが非活性（Ｌレベル）の場合では、駆動回路１５，１６はそれぞれオフに制御され、その出力はハイインピーダンスとなる。
【００５７】
図１に示すように、データ線対ＤＺ，ＤＸとビット線対（センスアンプビット線対）ＢＬＺ，ＢＬＸとの間に電位差スイッチ回路２１が設けられている。電位差スイッチ回路２１は、ビット線対ＢＬＺ，ＢＬＸ毎に備えられる。電位差スイッチ回路２１は電位差に応答して、ビット線対ＢＬＺ，ＢＬＸとデータ線対ＤＺ，ＤＸとの間を、一方の読み出しトランジスタのゲートに接続されるビット線と、他方の読み出しトランジスタが駆動するデータ線の関係で接続するものである。即ち、本実施形態では、ビット線ＢＬＺにそのゲートが接続される読み出しトランジスタＴＮ５により駆動されるデータ線ＤＸとビット線ＢＬＸとを接続し、ビット線ＢＬＸにそのゲートが接続される読み出しトランジスタＴＮ４により駆動されるデータ線ＤＺとビット線ＢＬＺとを接続する。
【００５８】
本実施形態における電位差スイッチ回路２１は図４に示すように、ビット線（センスアンプビット線）ＢＬＺ，ＢＬＸからデータ線ＤＺ，ＤＸに向かって順方向に接続された整流素子としてのダイオードＤ１，Ｄ２である。つまり、ビット線ＢＬＺはダイオードＤ１のアノードに接続され、読み出しトランジスタＴＮ４とデータ線ＤＺとの間のノードＮ１はダイオードＤ１のカソードに接続される。ビット線ＢＬＸはダイオードＤ２のアノードに接続され、読み出しトランジスタＴＮ５とデータ線ＤＸとの間のノードＮ２はダイオードＤ２のカソードに接続される。
【００５９】
次に、上記のように構成されたＤＲＡＭ１の作用を図６を用いて説明する。
先ず、ＤＲＡＭ１におけるデータの読み出し動作を説明する。具体的には、メモリセルＣの記憶データが「１」の場合について説明する。
【００６０】
スタンバイ時の状態として、Ｈレベルの制御信号ＥＱＳがイコライザ２に入力されることでビット線対ＢＬＺ，ＢＬＸが基準電位ＲＥＦＢ（＝１／２Ｖｄｄ）にプリチャージされ、Ｈレベルの制御信号ＥＱＤがイコライザ８に入力されることでデータバス線対ＤＢＺ，ＤＢＸが基準電位ＲＥＦＤ（＝Ｖｄｄ）にプリチャージされる。
【００６１】
ビット線対ＢＬＺ，ＢＬＸが１／２Ｖｄｄにプリチャージされるため、読み出しトランジスタＴＮ４，ＴＮ５がともにオンに制御され、ノードＮ１，Ｎ２は０Ｖとなる（基準電位ＲＥＦＡ＝Ｖｓｓの場合）。またこの状態では、ダイオードＤ１，Ｄ２はそれぞれ導通する。
【００６２】
このスタンバイ時の状態からワード線ＷＬが選択され活性化されると同時に制御信号ＥＱＳ，ＥＱＤがＬレベルとされ、そのワード線ＷＬにつながるメモリセルＣから微少電荷がビット線対ＢＬＺ，ＢＬＸに伝えられる。制御信号ＥＱＳがＬレベルになると、センスアンプ３に入力される制御電源ＰＳＧ，ＮＳＧが高電位電源Ｖｄｄ，低電位電源Ｖｓｓに駆動され、該制御電源ＰＳＧ，ＮＳＧによりセンスアンプ３が活性化されて、ビット線対ＢＬＺ，ＢＬＸの微少差電圧が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに差動増幅される。
【００６３】
低電位電源Ｖｓｓレベルのビット線ＢＬＸにより読み出しトランジスタＴＮ４はオフする。高電位電源Ｖｄｄレベルのビット線ＢＬＺにより読み出しトランジスタＴＮ５はオンする。
【００６４】
その後、コラム選択信号ＹＳＥＬがＨレベルとされて、コラムスイッチ４，５がオンに制御されると、ノードＮ１，Ｎ２、データバス線ＤＢＺ，ＤＢＸの電位はトランジスタＴＮ４，ＴＮ５の状態に応じて変化する。即ち、ノードＮ１はトランジスタＴＮ４がオフしているため、データバス線ＤＢＺの電位によりＨレベルとなり、データバス線ＤＢＸはオンしたトランジスタＴＮ５によりＬレベルになる。
【００６５】
この様にして、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達される。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓレベルとなる。そして、データバス線対ＤＢＺ，ＤＢＸのデータがリードアンプ７から出力信号Ｉ／ＯＺ，Ｉ／ＯＸとして出力される。
【００６６】
このように読み出し動作時には、ビット線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは同電位（Ｖｓｓレベル）となる。このため、ビット線ＢＬＺ，ＢＬＸからダイオードＤ１，Ｄ２を介してデータバス線ＤＢＺ，ＤＢＸへ流れる電流経路は形成されない。
【００６７】
より正確には、コラム選択信号ＹＳＥＬによりコラムスイッチ４，５がオンに制御され、データバス線ＤＢＸが高電位電源Ｖｄｄレベルから低電位電源Ｖｓｓレベルに遷移するときにも、ダイオードＤ２には逆方向の電圧が加わり、ビット線ＢＬＸからデータバス線ＤＢＸへ流れる電流経路は形成されない。
【００６８】
また仮に、ビット線対ＢＬＺ，ＢＬＸの微少差電圧が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅される前に、コラムスイッチ４，５がオンされたとしても、データバス線ＤＢＺ，ＤＢＸがＨレベルであるためダイオードＤ１，Ｄ２には逆方向バイアスが加わり、ビット線ＢＬＺ，ＢＬＸからデータバス線ＤＢＺ，ＤＢＸに流れる電流経路は形成されない。従って、データの読み出し時にセンスアンプ３に加わる負荷が大きくなることはなく、センスアンプ３によりビット線対ＢＬＺ，ＢＬＸの微少差電圧が高速かつ確実に増幅され、誤動作を防止できる。
【００６９】
次に、上記状態から書き込み動作に入る場合について説明する。
今、メモリセルＣからの読み出しデータが「１」である状態において、そのデータの反転データ即ちデータ＝「０」が入力される。
【００７０】
先ず、データ「０」の入力信号Ｉ／ＯＺ，Ｉ／ＯＸがデータインプットバッファ１４に入力されると、データインプットバッファ１４はＬレベルの信号ＤＩＢＺを出力するとともにＨレベルの信号ＤＩＢＸを出力する。同信号ＤＩＢＺ，ＤＩＢＸが入力されるライトアンプ９は、Ｈレベルの制御信号ＷＥが入力されることで、データバス線ＤＢＺをロー駆動するとともにデータバス線ＤＢＸをハイ駆動する。その後、コラム選択信号ＹＳＥＬがＨレベルに制御されると、コラムスイッチ４，５がオンとなり、ノードＮ１，Ｎ２にデータバス線対ＤＢＺ，ＤＢＸのデータが伝達される。つまり、ノードＮ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高電位電源Ｖｄｄレベルとなる。
【００７１】
ノードＮ１が低電位電源Ｖｓｓレベルとなるとビット線ＢＬＺの電位（高電位電源Ｖｄｄレベル）によりダイオードＤ１が導通する。この時、ライトアンプ９の駆動能力は、センスアンプ３のそれに比べて十分大きく設定されている。このため、ビット線ＢＬＺのレベルは低電位電源Ｖｓｓレベルまで引き下げられる。
【００７２】
一方、高電位電源Ｖｄｄレベルのデータバス線ＤＢＸは、コラムスイッチ５が導通されてノードＮ２を高電位電源Ｖｄｄに駆動するが、ダイオードＤ２には逆電圧が加わることになりダイオードＤ２は導通しない。しかしながら、前述のビット線ＢＬＺが低電位電源Ｖｓｓレベルにクランプされることにより、センスアンプ３の出力が反転する。つまり、センスアンプ３がビット線ＢＬＸを高電位電源Ｖｄｄレベルに押し上げる。
【００７３】
このようにビット線対ＢＬＺ，ＢＬＸにデータバス線対ＤＢＺ，ＤＢＸからのデータが伝達された後に、該データがメモリセルＣに書き込まれる。
別の例として、直前に読み出したデータと一致するデータが入力される。この場合は、ノードＮ１，Ｎ２とビット線対ＢＬＺ，ＢＬＸとの電位レベルが一致して、ダイオードＤ１，Ｄ２が導通せずに、そのまま書き込み動作が完了する。
【００７４】
尚、本実施形態において、基準電位ＲＥＦＡの電位を適宜変更しても良い。読み出し動作時に与えられる電位（第１レベルの電位）よりも高い電位（第２レベルの電位）を、スタンバイ時においてトランジスタＴＮ４，ＴＮ５のソースに与えるようにすれば、スタンバイ時のリーク電流の低減を図ることが可能となる。
【００７５】
因みに、基準電位ＲＥＦＡを低電位制御電源ＮＳＧの電位とした場合では、図６に示すようにスタンバイ時におけるノードＮ１，Ｎ２と基準電位ＲＥＦＡの電位が異なる。具体的には、基準電位ＲＥＦＡは、１／２Ｖｄｄレベルにクランプされ、ノードＮ１，Ｎ２は、１／２ＶｄｄレベルからトランジスタＴＮ４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄｄ−Ｖｔｈ）レベルにクランプされる。即ち、読み出しトランジスタＴＮ４，ＴＮ５を駆動する基準電位ＲＥＦＡは、読み出し動作時における低電位側源Ｖｓｓレベルからスタンバイ時に高電位電源Ｖｄｄ側にシフトし、１／２Ｖｄｄレベルにクランプされる。この場合、スタンバイ時において、ダイオードＤ１，Ｄ２及びトランジスタＴＮ４，ＴＮ５に電流が流れない。つまり、読み出しトランジスタＴＮ４，ＴＮ５を介したリーク電流が低減される。
【００７６】
また、整流素子としてのダイオードＤ１，Ｄ２を、図５に示すダイオード接続されたＮＭＯＳトランジスタＴＮ８，ＴＮ９に代えて実施してもよい。また、コラムスイッチ４，５を、ＮＭＯＳトランジスタのみで構成したコラムスイッチ２３，２４に代えて実施してもよい。この場合も上記と同様に動作する。
【００７７】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）ビット線対ＢＬＺ，ＢＬＸの電位を読み出しトランジスタＴＮ５，ＴＮ４で受けて該トランジスタＴＮ５，ＴＮ４の駆動によりビット線対ＢＬＺ，ＢＬＸの電位をデータ線対ＤＺ，ＤＸに伝達する、いわゆるダイレクトセンス方式を採用することにより、データの読み出し時において、動作の高速化を実現できる。
【００７８】
従来技術では、ダイレクトセンス方式を採用すると、データ線対やコラム選択線を読み出し用と書き込み用とで別々に設ける必要があった。しかしながら、本実施形態では、ビット線ＢＬＺ，ＢＬＸからデータ線ＤＺ，ＤＸに向かって順方向にダイオードＤ１，Ｄ２を接続する電位差スイッチ回路２１を設けた。これにより、データ線対ＤＺ，ＤＸ及びコラム選択線を、読み出し用と書き込み用とで別々に設ける必要がなくなる。従って、データ線対とコラム選択線の削減が可能となり、チップ面積を大幅に削減でき、低コスト化が実現できる。また、コラムデコーダに制御信号ＷＥを供給する必要が無く、そのための配線が削減されることから、その配線の寄生容量Ｑｌと論理ゲートにより発生するゲート容量Ｑｇを合わせた総合配線容量が無くなり、消費電力の低減と、読み出し及び書き込み動作の高速化が可能となる。
【００７９】
（２）読み出しトランジスタＴＮ４，ＴＮ５を低電位制御電源ＮＳＧと接続した場合、スタンバイ時において、読み出しトランジスタＴＮ４，ＴＮ５を介したリーク電流が低減される。従って、本ＤＲＡＭ１の消費電力の低減を実現できる。
【００８０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を説明する。本実施形態におけるＤＲＡＭ１は、ダイオードＤ１，Ｄ２を用いて構成した電位差スイッチ回路２１に代えて、図７に示すＮＭＯＳトランジスタＴＮ１１，ＴＮ１２を用いて構成した電位差スイッチ回路３０を備える。なお、第一実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００８１】
図７に示すように、ＮＭＯＳトランジスタＴＮ１１，ＴＮ１２のソース及びドレインがビット線対（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１１，ＴＮ１２のゲートが相対するデータ線ＤＸ，ＤＺに接続される。
【００８２】
本構成においても、図６に示すように動作する。
詳述すると、スタンバイ時にビット線対ＢＬＺ，ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読み出しトランジスタＴＮ４，ＴＮ５がオンに制御され、ノードＮ１，Ｎ２が低電位電源Ｖｓｓレベルとなる（基準電位ＲＥＦＡ＝Ｖｓｓの場合）。このため、各ノードＮ１，Ｎ２にそのゲートが接続するトランジスタＴＮ１１，ＴＮ１２はともにオフに制御され、ビット線対ＢＬＺ，ＢＬＸとノードＮ１，Ｎ２とは非導通状態となる。
【００８３】
そして、ワード線ＷＬが選択されてセンスアンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに読み出された微少差電位が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅される。具体的には、メモリセルＣから読み出されたデータ「１」によりビット線ＢＬＺが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸが低電位電源Ｖｓｓレベルとなる。すると、読み出しトランジスタＴＮ４がオフに制御され、読み出しトランジスタＴＮ５はオンに制御される。
【００８４】
その後、Ｈレベルのコラム選択信号ＹＳＥＬによりコラムスイッチ４，５がオンに制御されることで、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達される。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓレベルとなる。これら一連の動作によりデータバス線対ＤＢＺ，ＤＢＸに伝達されたデータに基づく出力信号Ｉ／ＯＺ，Ｉ／ＯＸが出力回路から出力される。
【００８５】
このように、読み出し動作時には、ビット線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは同電位（Ｖｓｓレベル）となる。このため、トランジスタＴＮ１１，ＴＮ１２を介してビット線ＢＬＺ，ＢＬＸとデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路は形成されず、センスアンプ３に加わる負荷が大きくなることはない。従って、センスアンプ３によりビット線対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動作を防止できる。
【００８６】
因みに、基準電位ＲＥＦＡを制御電源ＮＳＧの電位とした場合では、スタンバイ時における基準電位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄｄ−Ｖｔｈ）にクランプされる。
【００８７】
次に、上記状態から書き込み動作に入る場合、つまり、メモリセルＣからの読み出しデータが「１」である状態においてデータ＝「０」を書き込む場合を説明する。
【００８８】
データ＝「０」が入力されると、ライトアンプ９がデータバス線ＤＢＺをロー駆動し、データバス線ＤＢＸをハイ駆動する。このとき、コラム選択信号ＹＳＥＬがＨレベルとされることにより、データバス線対ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電位電源Ｖｄｄレベルとなる。その結果、トランジスタＴＮ１１がオンし、データ線ＤＺとビット線ＢＬＺとがトランジスタＴＮ１１を介して接続され、ビット線ＢＬＺの電位が低電位電源Ｖｓｓレベルまで引き下げられる。
【００８９】
一方、オフ状態にあるトランジスタＴＮ１２によりデータ線ＤＸとビット線ＢＬＸとは非導通状態であるが、ビット線ＢＬＺが低電位電源Ｖｓｓレベルに引き下げられることで、センスアンプ３により、ビット線ＢＬＸが高電位電源Ｖｄｄレベルに反転される。このように、入力データがビット線対ＢＬＺ，ＢＬＸに伝達された後に、該データがメモリセルＣに書き込まれる。
【００９０】
因みに、メモリセルＣから読み出されたデータと書き込みデータが一致する場合、例えば、読み出し及び書き込みデータがともに「０」であれば、ノードＮ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高電位電源レベルとなる。ノードＮ２にそのゲートが接続するトランジスタＴＮ１１はオンに制御されて、ビット線ＢＬＺとデータ線ＤＺとは導通するが、データ線ＤＺとビット線ＢＬＺはともに低電位電源Ｖｓｓレベルであるので、ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保持する。一方、ノードＮ１にそのゲートが接続するトランジスタＴＮ１２はオフに制御され、データ線ＤＸとビット線ＢＬＸは非導通状態であるが、読み出し時のデータによりビット線ＢＬＸはＨレベルを保持する。従って、ビット線対ＢＬＺ，ＢＬＸは読み出し時のデータを保持しつつ、メモリセルＣにそのデータを書き込む。
【００９１】
以上記述したように、本実施形態によれば、下記の効果を奏する。
（１）ＮＭＯＳトランジスタＴＮ１１，１２のソース及びドレインをビット線ＢＬＺ，ＢＬＸとデータ線ＤＺ，ＤＸとの間に接続し、そのゲートを相対するデータ線ＤＸ，ＤＺに接続する電位差スイッチ回路３０を設けた。その結果、データ線とコラム選択線の削減が可能となり、チップ面積を大幅に削減でき、低コスト化が実現できる。また、コラム選択線が削減されることから、その配線の寄生容量Ｑｌと論理ゲートにより発生するゲート容量Ｑｇを合わせた総合配線容量が無くなり、消費電力の低減と、読み出し及び書き込み動作の高速化が可能となる。
【００９２】
（２）本実施形態では、スタンバイ時において、電位差スイッチ回路３０のトランジスタＴＮ１１，１２がともにオフに制御されることから、読み出しトランジスタＴＮ４，ＴＮ５を介したリーク電流を低減できる。
【００９３】
（第三実施形態）
以下、本発明を具体化した第三実施形態を説明する。本実施形態におけるＤＲＡＭ１は、電位差スイッチ回路２１に代えて、図８に示すＮＭＯＳトランジスタＴＮ１３，ＴＮ１４にて構成した電位差スイッチ回路３１を備える。なお、第一実施形態と同様の構成については、その詳細な説明及び図面を省略する。
【００９４】
図８に示すように、ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のソース及びドレインがビット線対（センスアンプビット線対）ＢＬＺ，ＢＬＸとデータ線対ＤＺ，ＤＸとに接続され、各トランジスタＴＮ１３，ＴＮ１４のゲートが相対するビット線ＢＬＸ，ＢＬＺに接続される。
【００９５】
本構成においても、図６に示すように動作する。
詳述すると、スタンバイ時にビット線対ＢＬＺ，ＢＬＸが１／２Ｖｄｄにプリチャージされることで、読み出しトランジスタＴＮ４，ＴＮ５がオンに駆動され、ノードＮ１，Ｎ２がＬレベルとされる（基準電位ＲＥＦＡ＝Ｖｓｓの場合）。また、トランジスタＴＮ１３，ＴＮ１４はともにオンに制御され、ノードＮ１，Ｎ２とビット線対ＢＬＺ，ＢＬＸとは導通状態となる。
【００９６】
そして、ワード線ＷＬが選択されてセンスアンプ３が活性化すると、ビット線対ＢＬＺ，ＢＬＸに読み出された微少差電位が高電位電源Ｖｄｄ及び低電位電源Ｖｓｓレベルに増幅される。具体的には、ビット線ＢＬＺが高電位電源Ｖｄｄレベルとなりビット線ＢＬＸが低電位電源Ｖｓｓレベルとなる。すると、読み出しトランジスタＴＮ４がオフに制御され、読み出しトランジスタＴＮ５はオンに制御される。
【００９７】
その後、Ｈレベルのコラム選択信号ＹＳＥＬによりコラムスイッチ４，５がオンに制御されることで、ビット線対ＢＬＺ，ＢＬＸのデータがノードＮ１，Ｎ２を介してデータバス線対ＤＢＺ，ＤＢＸに伝達される。つまり、データバス線ＤＢＺは高電位電源Ｖｄｄレベルを保持し、データバス線ＤＢＸは低電位電源Ｖｓｓレベルとなる。これら一連の動作によりデータバス線対ＤＢＺ，ＤＢＸに伝達されたデータは出力回路から読み出される。
【００９８】
このように、読み出し動作時には、ビット線ＢＬＺとデータバス線ＤＢＺとは同電位（Ｖｄｄレベル）となり、ビット線ＢＬＸとデータバス線ＤＢＸとは同電位（Ｖｓｓレベル）となる。このため、トランジスタＴＮ１３，ＴＮ１４を介してビット線ＢＬＺ，ＢＬＸとデータバス線ＤＢＺ，ＤＢＸとの間を流れる電流経路は形成されず、センスアンプ３に加わる負荷が大きくなることはない。従って、センスアンプ３によりビット線対ＢＬＺ，ＢＬＸの微少差電圧が確実に増幅され、誤動作を防止できる。
【００９９】
因みに、基準電位ＲＥＦＡを制御電源ＮＳＧの電位とした場合では、スタンバイ時における基準電位ＲＥＦＡは、１／２Ｖｄｄにクランプされ、ノードＮ１，Ｎ２は、１／２ＶｄｄレベルからランジスタＴＮ４，ＴＮ５のしきい値電圧分下がった電圧（１／２Ｖｄｄ−Ｖｔｈ）にクランプされる。この場合、スタンバイ時において、読み出しトランジスタＴＮ４，ＴＮ５を介したリーク電流を低減できる。
【０１００】
次に、上記状態から書き込み動作に入る場合、つまり、メモリセルＣからの読み出しデータが「１」である状態においてデータ＝「０」を書き込む場合を説明する。
【０１０１】
データ＝「０」が入力されると、ライトアンプ９がデータバス線ＤＢＺをロー駆動し、データバス線ＤＢＸをハイ駆動する。このとき、コラム選択信号ＹＳＥＬがＨレベルとされることにより、データバス線対ＤＢＺ，ＤＢＸのデータが、コラムスイッチ４，５を介してノードＮ１，Ｎ２に伝達される。つまり、ノードＮ１が低電位電源Ｖｓｓレベルとなり、ノードＮ２が高電位電源Ｖｄｄレベルとなる。このとき、高電位電源Ｖｄｄレベルのビット線ＢＬＺにゲートが接続するトランジスタＴＮ１４はオンに制御されており、データ線ＤＸとビット線ＢＬＸとがトランジスタＴＮ１４を介して導通して、ビット線ＢＬＸの電位が高電位電源Ｖｄｄレベルまで引き上げられる。
【０１０２】
一方、トランジスタＴＮ１３はビット線ＢＬＸが高電位電源Ｖｄｄレベルに引き上げられることでオンに制御され、データ線ＤＺとビット線ＢＬＺとが導通する。その結果、ビット線ＢＬＺが低電位電源Ｖｓｓレベルに引き下げられる。このように、入力データがビット線対ＢＬＺ，ＢＬＸに伝達された後に、該データがメモリセルＣに書き込まれる。
【０１０３】
因みに、メモリセルＣから読み出されたデータと書き込みデータが一致する場合、例えば、読み出し及び書き込みデータがともに「０」であれば、ノードＮ１は低電位電源Ｖｓｓレベルとなり、ノードＮ２は高電位電源Ｖｄｄレベルとなる。高電位電源Ｖｄｄレベルのビット線ＢＬＸにそのゲートが接続するトランジスタＴＮ１３はオンに制御されるが、データ線ＤＺとビット線ＢＬＺはともに低電位電源Ｖｓｓレベルであるので、ビット線ＢＬＺは低電位電源Ｖｓｓレベルを保持する。一方、低電位電源Ｖｓｓレベルのビット線ＢＬＺにそのゲートが接続するトランジスタＴＮ１４はオフに制御され、データ線ＤＸとビット線ＢＬＸは非導通状態であるが、読み出し時のデータによりビット線ＢＬＸは高電位電源Ｖｄｄレベルを保持する。従って、ビット線対ＢＬＺ，ＢＬＸは読み出し時のデータを保持しつつ、メモリセルＣにそのデータを書き込む。
【０１０４】
以上記述したように、本実施の形態によれば、下記の効果を奏する。
（１）ＮＭＯＳトランジスタＴＮ１３，ＴＮ１４のソース及びドレインをビット線ＢＬＺ，ＢＬＸとデータ線ＤＺ，ＤＸとの間に接続し、そのゲートを相対するビット線対ＢＬＸ，ＢＬＺに接続する電位差スイッチ回路３１を設けた。その結果、データバス線とコラム選択線の削減が可能となり、チップ面積を大幅に削減でき、低コスト化が実現できる。また、コラム選択線が削減されることから、その配線の寄生容量Ｑｌと論理ゲートにより発生するゲート容量Ｑｇを合わせた総合配線容量が無くなり、消費電力の低減と、読み出し及び書き込み動作の高速化が可能となる。
【０１０５】
尚、上記各実施形態は、以下の態様で実施してもよい。
○上記実施形態では、ビット線対ＢＬＺ，ＢＬＸのプリチャージレベル（基準電位ＲＥＦＢ）を１／２Ｖｄｄレベルとし、データバス線対ＤＢＺ，ＤＢＸのプリチャージレベル（基準電位ＲＥＦＤ）を高電位電源Ｖｄｄレベルとしたがこれに限定するものではない。例えば、ビット線対ＢＬＺ，ＢＬＸのプリチャージレベルを高電位電源Ｖｄｄレベルや低電位電源Ｖｓｓレベルとしてもよいし、データバス線対ＤＢＺ，ＤＢＸのプリチャージレベルを１／２Ｖｄｄレベルや低電位電源Ｖｓｓとしてもよい。
【０１０６】
また、書き込みトランジスタＴＮ４，ＴＮ５や電位差スイッチ回路３０，３１に用いられるＮＭＯＳトランジスタＴＮ１１，ＴＮ１２，ＴＮ１３，ＴＮ１４等をＰＭＯＳトランジスタに代えて実施してもよい。
【０１０７】
○上記実施形態では、半導体記憶装置１としてＤＲＡＭ（ダイナミックランダムアクセスメモリ）に具体化したが、ＤＲＡＭをユニットとして搭載したシステムＬＳＩに具体化してもよい。
【０１０８】
○上記各実施形態では、コラムスイッチ４，５を用いて複数のビット線対を１組のデータバス線対ＤＢＺ，ＤＢＸで圧縮しているが、このコラムスイッチ４，５を省略してもよい。メモリを搭載したシステムＬＳＩでは、コラムスイッチ４，５を使って配線を圧縮しないで、そのまま、システム回路へと接続する形態が実現される。このようなシステムＬＳＩの場合も、電位差スイッチ回路２１，２２，３０，３１が自動的に回路を切り替えるので、従来技術で必要であった、読み出し及び書き込み動作を切り替えるための制御線及びコラムスイッチ４，５が不要となる。従って、配線及びトランジスタが低減されてチップ面積を低減できる。
【０１０９】
○なお、以上の説明では、センスアンプ３に接続されるビット線対（センスアンプビット線対）ＢＬＺ，ＢＬＸがメモリセルアレイに接続されるビット線対と接続されていたが、いわゆる、ＮＰＢＳ（non-precharged Bit-Line Sensing）方式（1998 Symposium on VLSI Circuits Digest of Technical Papers p16-17:June 11-13,1998）のように、１本のビット線をセンスアンプビット線の片方へ接続し、他方のセンスアンプビット線はその逆論理をセンスアンプで駆動して生成する方式にも使用できる。
【０１１０】
【発明の効果】
以上詳述したように、本発明によれば、ダイレクトセンス方式を適用して動作の高速化を実現でき、かつチップ面積を削減できる。また、消費電力の低減及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】  第一実施形態のＤＲＡＭの一部回路図。
【図２】  イコライザとセンスアンプの回路図。
【図３】  イコライザとライトアンプの回路図。
【図４】  電位差スイッチ回路を示す回路図。
【図５】  別の電位差スイッチ回路を示す回路図。
【図６】  ＤＲＡＭの動作を示すタイムチャート。
【図７】  第二実施形態の電位差スイッチ回路を示す回路図。
【図８】  第三実施形態の電位差スイッチ回路を示す回路図。
【図９】  従来のＤＲＡＭの一部回路図。
【図１０】  従来のＤＲＡＭの動作を示すタイムチャート。
【図１１】  従来のＤＲＡＭの一部回路図。
【図１２】  従来のコラムデコーダの回路図。
【図１３】  従来のＤＲＡＭの概略構成図。
【符号の説明】
１  半導体記憶装置としてのＤＲＡＭ
３  センスアンプ
４，５  コラムスイッチ
２１、２２，３０，３１  電位差スイッチ回路
Ｄ１，Ｄ２  整流素子としてのダイオード
ＴＮ４，ＴＮ５  読み出しトランジスタ
ＴＮ８，ＴＮ９  整流素子としてのトランジスタ
ＴＮ１１，１２  電位差スイッチ回路を構成するトランジスタ
ＴＮ１３，１４  電位差スイッチ回路を構成するトランジスタ
ＢＬＺ，ＢＬＸ  センスアンプビット線対
ＤＺ，ＤＸ  データ線対
ＤＢＺ，ＤＢＸ  データバス線対
ＹＳＥＬ  コラム選択信号
ＲＥＦＡ  所定電位としての基準電位
Ｖｄｄ  高電位電源
Ｖｓｓ  低電位電源
ＰＳＧ  高電位制御電源
ＮＳＧ  低電位制御電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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