(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、前記ブロックユニットの一端を入力として出力をビット線に接続した増幅回路と、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタとから、セルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタと、ソース端子を前記ブロックユニットの前記一端に接続しドレイン端子を前記ビット線に接続した第３のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項４】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第１，第２のブロックユニットと、ゲート端子を前記第１のブロックユニットの一端に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１のブロックユニットの前記一端に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項５】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第１，第２，第３，第４のブロックユニットと、ゲート端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、前記ビット線は、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【請求項７】
請求項４又は５記載の半導体記憶装置に於いて、前記第１、第２のビット線は対を成し、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、前記セルブロックから前記ビット線に読み出されたデータは、センスアンプ回路で増幅され、前記ビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
【請求項９】
請求項４又は５記載の半導体記憶装置に於いて、前記セルブロックから前記第１のビット線に読み出されたデータはセンスアンプ回路で増幅され前記第２のビット線から前記セルブロックにデータが書き戻され、前記セルブロックから前記第２のビット線に読み出されたデータは前記センスアンプ回路で増幅され前記第１のビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜４の何れかに記載の半導体記憶装置において、前記ブロックユニットの他端は、プレート線に接続されることを特徴とする半導体記憶装置。
【請求項１１】
請求項５記載の半導体記憶装置に於いて、前記ブロックユニットの他端は、プレート選択トランジスタを介して、プレート線に接続されることを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、一端を前記ブロックユニットの一端に接続し他端を内部電源線に接続した常誘電体キャパシタ或は強誘電体キャパシタを備えることを特徴とする半導体記憶装置。
【請求項１３】
請求項４記載の半導体記憶装置において、前記第１のブロックユニットの他端は、第１のプレート選択トランジスタを介して第１のプレート線に接続され、前記第２のブロックユニットの他端は、第２のプレート選択トランジスタを介して第２のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項１４】
請求項５記載の半導体記憶装置において、前記第１，２，３，４のブロックユニットの各々の他端は、第１，２，３，４のプレート選択トランジスタを介して各々第１，２，３，４のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１〜３の何れかに記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項４又は５記載の半導体記憶装置において、前記第１，第２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項３記載の半導体記憶装置において、前記ビット線から前記メモリセルへのデータの書き込みは、前記第３のトランジスタを介して行うことを特徴とする半導体記憶装置。
【請求項１８】
請求項４又は５記載の半導体記憶装置において、前記第１，第２のビット線から前記メモリセルへのデータの書き込みは、前記第３，第５のトランジスタを介して行うことを特徴とする半導体記憶装置。
【請求項１９】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２０】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２１】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した、第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２２】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２３】
請求項１９又は２０記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第３のトランジスタを含むことを特徴とする半導体記憶装置。
【請求項２４】
請求項２１又は２２記載の半導体記憶装置において、前記セルセグメントに於いては、前記第１のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第６のトランジスタと、前記第２のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第７のトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項２５】
請求項２１記載の半導体記憶装置において、前記セルアレイに於いては、前記第１のビット線と前記第２のビット線が同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
【請求項２６】
請求項１９〜２２の何れかに記載の半導体記憶装置において、前記セルブロックの他端をプレート電極に接続することを特徴とする半導体記憶装置。
【請求項２７】
請求項２１記載の半導体記憶装置において、前記第１のサブビット線に読み出されたメモリセルのセル信号は、前記第２のトランジスタで増幅され、前記第２のビット線に読み出され、前記第２のサブビット線に読み出されたメモリセルのセル信号は、前記第４のトランジスタで増幅され、前記第１のビット線に読み出されることを特徴とする半導体記憶装置。
【請求項２８】
請求項１９又は２０記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項２９】
請求項２１又は２２記載の半導体記憶装置において、前記第１，第２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項３０】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３１】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３２】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３３】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３４】
請求項３０又は３１記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第３のトランジスタを含むことを特徴とする半導体記憶装置。
【請求項３５】
請求項３２又は３３記載の半導体記憶装置において、前記セルセグメントに於いては、前記第１のサブビット線をドレイン端子に、ソース端子を接地線あるいは、内部電源線に接続する第６のトランジスタと、前記第２のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第７のトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項３６】
請求項３２記載の半導体記憶装置において、前記セルアレイに於いては、前記第１のビット線と前記第２のビット線が対を成し同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
【請求項３７】
請求項３２記載の半導体記憶装置において、前記第１のサブビット線に読み出されたメモリセルのセル信号は、前記第２のトランジスタで増幅され、前記第２のビット線に読み出され、前記第２のサブビット線に読み出されたメモリセルのセル信号は、前記第４のトランジスタで増幅され、前記第１のビット線に読み出されることを特徴とする半導体記憶装置。
【請求項３８】
請求項３０又は３１記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項３９】
請求項３２又は３３記載の半導体記憶装置において、前記第１、２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ，家電製品，携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ），ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（Mask ＲＯＭ），ＥＥＰＲＯＭ（Electricaly Erasable Promgramable ＲＯＭ）等が市場に出まわっている。特にＤＲＡＭは、その低コスト性（ＳＲＡＭに比べてセル面積が１／４），高速性（ＥＥＰＲＯＭに比べて）の点で優れており、揮発性メモリであるにも拘わらず市場の殆どを占めているのが現状である。
【０００３】
書き換え可能で不揮発性のＥＥＰＲＯＭは、不揮発で、電源を切ることが可能ではあるが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠点があるため、ＤＲＡＭ程は市場は開けていない。
【０００４】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリＦＲＡＭ（Ferroelectric ＲＡＭ）は、１９８０年に提案されて以来、不揮発性で、しかも書き換え回数が１０の１２乗、読み出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。現状、学会レベルでは、１ＭｂＦＲＡＭの発表が行われている（H. Koike et al., 1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996）。ＦＲＡＭのセルは、開発当初のＳＲＡＭ＋ＳＭ（Shadow Memory）構成から、２トランジスタ＋２キャパシタ構成と、ＤＲＡＭの開発と同じく時代と共に、セル構成の簡略化，微細化により、セルサイズが縮小されてきた。
【０００５】
図２３０（ａ）に従来ＦＲＡＭの１トランジスタ＋１キャパシタ構成のメモリセルの等価回路を示す。この従来ＦＲＡＭの１トランジスタ＋１キャパシタ構成のメモリセルにおいては、もはやＤＲＡＭのトランジスタとキャパシタを直列接続する１トランジスタ＋１キャパシタ構成と同様である。異なる点は、ＤＲＡＭではキャパシタとして常誘電体キャパシタを用いるが、ＦＲＡＭではヒステリス特性を持つ強誘電体性のキャパシタを用いる点である。よって、セルアレイ構成もＤＲＡＭと同等で、フォールデッドＢＬ構成を取り、図２３０（ｂ）の断面図に示すように、最小セルサイズは２Ｆ×４Ｆ＝８Ｆ2 となり、これ以上小さくしにくい。ここで、Ｆは最小加工寸法を示す。
【０００６】
無理に４Ｆ2 サイズを実現した例として、縦型トランジスタや縦型ＴＦＴ（Thin Film Transistor）を用いて、４Ｆ2 サイズを実現するもの等が存在するが、その製造は極めて困難である。また、セルトランジスタを直列接続し、各々のセルトランジスタとプレート電極間にキャパシタを接続して、ほぼ４Ｆ2 サイズを実現するもの（ＮＡＮＤ型セル）が提案されているが、これはランダムアクセスができず汎用性に乏しい。
【０００７】
このように従来ＦＲＡＭセルにおいては、（１）小さい４Ｆ2 サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点を両立できないという第１の問題点が存在した。
【０００８】
また、動作方式で言えば、ＤＲＡＭでは、キャパシタの一端のプレート電極を (1/2)Ｖddに固定するが、ＦＲＡＭでは、０Ｖ〜Ｖdd間で変動させる点のみ異なる。この点に関しても、図２３０（ｃ）に示すような、プレート電極を変動する方式（T.Sumi et al., 1994 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.268-269, Feb,1994 等）から、図２３０（ｄ）に示すような、(1/2)Ｖddに固定する方式（H. Koike et al., 1996 IEEE International Solid-State Circuit Conference Digest of Technical Paper, pp.368-369, Feb,1996 や、K. Takeuchi et al., IEICE Trans, Electron., Vol.E79-C,No.2, Feb,1996）に切り替わりつつある。
【０００９】
プレート電極を０Ｖ〜Ｖdd間を駆動する方式は、プレート電極には多くのメモリセルが接続され、負荷容量が大きく、駆動時間が非常に長いため、従来ＤＲＡＭと比べて、アクセスタイムとサイクルタイムの両方共動作が遅くなるのが現状である。プレートを (1/2)Ｖddに固定する方式は負荷容量の重いプレートを駆動する必要が無いため、ＤＲＡＭと同等のアクセスタイムとサイクルタイムが実現できる。
【００１０】
しかしながら、従来のＦＲＡＭのメモリセルは、ＤＲＡＭと同じくトランジスタと強誘電体キャパシタを直列接続した構成を取っており、図２３０（ｄ）の回路図に示すように、ストレージノード（ＳＮ）は電源投入後のスタンドバイ時にフローティングになる。よって、ＳＮに“１”データ保持時、ＳＮがセルトランジスタのｐｎ接合部のジャンクションリークにより、Ｖssに降下するため、プレート電極が (1/2)Ｖdd固定の場合、セル情報が破壊される。よって、 (1/2)Ｖddセルプレート方式においては、ＤＲＡＭと同様なリフレッシュ動作が必要になり、パワーの増加の問題やセルリークスペックが厳しくなる問題が生じ、製造が困難になる。
【００１１】
このように、従来のＦＲＡＭにおいては、高速動作（ＰＬ電位固定）と、リフレッシュ不要の両立が困難であるという、第２の問題点が存在した。
【００１２】
上記の第１及び第２の問題点に対して発明者らは、不揮発性の強誘電体メモリで、（１）小さい４Ｆ2 サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のあるランダムアクセス機能、の３点が両立でき、しかもＰＬ電位固定で高速化を保ちつつ、スタンドバイ中でも、データ保持が可能でリフレッシュ動作を不要とする半導体記憶装置を既に提案している（特願平９−１５３１３７号）。さらに、ＰＬ駆動方式であっても、高速動作が実現できる半導体記憶装置を既に提案している（特願平９−３４６４０４号）。
【００１３】
しかしながら、従来ＦＲＡＭはもちろん、上記した先願においても、高密度化してメモリセルの１個１個の強誘電体キャパシタ面積が縮小した場合、メモリセル１個１個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化，高密度化が困難になる大きな問題点を抱えていた。この問題は、ＤＲＡＭ等でも同じであるが、特にＦＲＡＭにおいては、図２３５に示すような本質的問題点を抱えているため深刻である。
【００１４】
図２３５（ａ）は強誘電体キャパシタを示しており、図２３５（ｂ）は（ａ）に比べて強誘電体膜の厚みが半分のキャパシタを示している。図２３５（ｃ）はこれら２つの強誘電体キャパシタのヒステリシス特性を示している。強誘電体材料においては、膜厚を薄くしても残留分極量は変化せず、抗電界一定のため膜厚を薄くした分、抗電圧が低下するだけである。これは、低電圧動作には良いが、高密度化してメモリセルのキャパシタ面積が縮小した場合、セル分極量が低下してしまう問題点につながる。現在、強誘電体材料として、ＰＺＴ，ＳＢＴ，Stained ＢＳＴ等が提案されているが、残留分極量は、７〜３０μＣ／ｃｍ2 と材料により固定であり、これ以上の分極量を持つ材料が発見されていないのが現状である。材料の単結晶化等の材質を改善するしか現状方法が無い。
【００１５】
図２３６は、横軸に設計ルール、縦軸にＦＲＡＭのビット線容量とセル１個当りの残留分極量を示している。ここで、ビット線容量は５１２ WL/BLを仮定しており、微細化（設計ルールの縮小）により、僅かに減少していく。従来必要分極量Ｐｒの線は、読み出し信号：Ｖｓを１１０ｍＶと仮定して、Ｖｓ＝Ｐｒ／Ｃｂの式から、１セル当りに最低限必要な分極量Ｐｒを示している。ビット線容量Ｃｂの低下に比例して、微細化に伴い減少しているが、緩やかな減少である。
【００１６】
これに対して、強誘電体材料の残留分極量を２０μＣ／ｃｍ2 と仮定した場合の、設計ルールでの平面キャパシタで実現した場合の得られる残留分極量を平面Ｃａｐの線に示し、立体キャパシタで、底辺と高さのアスペクト比ＡＲを１〜０．７に取った場合の得られる残留分極量を立体Ｃａｐ（ＡＲ＝１〜０．７）に示し、立体キャパシタで、底辺と高さのアスペクト比を２〜１．４に取った場合の得られる残留分極量を立体Ｃａｐ（ＡＲ＝２〜１．４）に示す。ここで、強誘電体キャパシタの底辺の面積を３Ｆ2 と仮定している（Ｆは設計ルール）。
【００１７】
このように、実際得られる１セル当りの残留分極量は、設計ルールの２乗にほぼ比例して低下するため、設計ルール縮小に伴い急激に減少する。この図は、強誘電体キャパシタを平面で形成した場合、０．２μｍルールの２５６ＭｂＦＲＡＭで限界が来ることを示している。強誘電体キャパシタは、分極に異方性及び軸性を持つものが多く、立体キャパシタで十分な残留分極を得ることは難しく、いまだ立体キャパシタを実現した例が報告されていない。たとえ立体キャパシタが実現できたとしても、図２３６に示すように、１ＧｂＦＲＡＭ，４ＧｂＦＲＡＭが限界点と言える。これは、従来の最大３Ｆ2 の底辺の面積を実現できるＦＲＡＭに当てはまり、セルサイズは４Ｆ2 と従来比の５０％を実現できるが、キャパシタの底辺面積がＦ2 しか取れない、先願の発明ではさらに苦しい。
【００１８】
また、従来ＤＲＡＭにおいても、セル蓄積電荷量Ｑｓ＝Ｃｓ× (1/2)Ｖdd＝ε×Ｓ÷Ｔ× (1/2)Ｖddで定義される。ここでεは誘電率、Ｓはキャパシタ面積、Ｔはキャパシタ絶縁膜厚である。電源電圧の低下、キャパシタ面積の低下により急減にセル蓄積電荷量Ｑｓは減少する。設計ルール縮小にも拘わらず電源電圧を緩やかに低下させた場合、Ｔが一定の場合、セル蓄積電荷量Ｑｓの低下の比率は図２３６の強誘電体メモリと等価で、ＤＲＡＭにおいては、Ｔを薄膜化する分だけ容量が増加するメリットがあり、さらにＢＳＴ膜等で立体Ｃａｐを実現できることから、１ＧｂＤＲＡＭ，４ＧｂＤＲＡＭ程度は実現できることが予測されている。
【００１９】
しかしながら、ＢＳＴ膜においても薄膜化に限界があり、膜厚１０ｎｍ程度（酸化膜厚換算０．１ｎｍ）で限界が生じる。これは第１に薄膜化自身の限界と、第２に薄膜化により、容量のバイアス電圧依存性が顕著になるためである。具体的に言うと、薄膜化するとより低電圧では容量が大きくなるが、動作バイアス電圧では容量があまり増加ないためである。ＤＲＡＭセルデータ読み出しでは、動作点が１／Ｖddから読み出し信号電位Ｖｓまでの間の容量が有効であり、薄膜化でＶｓ以下の部分の容量が増加してもメリットが無いためである。このように、従来ＤＲＡＭにおいても１Ｇｂ〜４ＧｂＤＲＡＭが限界点である。
【００２０】
無理をしてアスペクト比を非常に大ききすればそれ以上も実現できるが、コスト増，製造の困難さ等から考えて現実的であることが分かる。たとえＢＳＴの替わりにＰＺＴを用いても下限はそれほど低下しない。基本的に高誘電体材料や、強誘電体材料は同じ材料グループで、原子が移動することにより、強誘電体性を持ったり、誘電率が増加するわけであり、原子の移動には限界があると言うわけである。よって、高誘電体であっても、薄膜化して、最大分極化させると限界は、強誘電体の場合と同じになるわけである。
【００２１】
また、従来のＥＥＰＲＯＭ等においても、１０年間のデータリテンションを実現するには、蓄積電荷が酸化膜を通して抜けないためには８ｎｍ程度の酸化膜が必要であり、微細化に限界がある。ＥＥＰＲＯＭにおいても、多値技術を用いたとしても１Ｇｂフラッシュメモリが限界点である。
【００２２】
また、従来上記ＦＲＡＭの問題点に対して、図２３７に示すような、自己増幅機能をもつメモリセルが各種提案されている。図２３７においては、各種（ａ）（ｂ）（ｃ）（ｄ）の４種類の自己増幅機能を持つメモリセルに対して、４種類の問題が、問題であるか無いかと、セルサイズの比較が示してある。
【００２３】
図２３７の（ａ）のメモリセルは、１トランジスタ形のＭＦＳＦＥＴ形或いは、ＭＦ（Ｍ）ＩＳＦＥＴ形のトランジスタを示している。ＭＦＳＦＥＴ形はゲート絶縁膜に強誘電体膜を用いるトランジスタであり、格子定数が強誘電体膜とＳｉ基板と異なるため製造が極めて困難である。ＭＦＩＳＦＥＴ形は、ゲート絶縁膜に強誘電体膜を用い、Ｓｉ基板との界面に常誘電体のバッファ膜を形成したトランジスタである。ＭＦＭＩＳＦＥＴ形は、ゲート絶縁膜に強誘電体膜を用い、Ｓｉ基板との界面には、導体と常誘電体のバッファ膜を形成したトランジスタである。この場合でも製造は難しい上に、カップリング比の問題、リークの問題、誤書き込み等、実用化する上での本質的問題が山積みである。
【００２４】
カップリング比の問題は、通常強誘電体膜の誘電率は、常誘電体膜の誘電率に比べて非常に大きいため、図２３７の右上図の等価回路に示すように、いくら常誘電体側を薄膜化しても、強誘電体膜側の容量が常誘電体側の容量より大きくなってしまい、データ書き込みのためゲートに電圧を印加しても、容量の小さい常誘電体側に書き込み電圧の殆どが印加されてしまい。結果として、書き込みに対して、従来の低電圧動作が可能なＦＲＡＭに比べて、７Ｖ〜１５Ｖと高電圧を印加する必要が生じる。
【００２５】
リークの問題は、これは致命的な問題点である。例えば、ＭＦＭＩＳＦＥＴのゲートに電圧を印加して、強誘電体膜を分極反転させ、その後、ゲートを０Ｖに戻したあとのトランジスタの様子を図２３７の右下図に示す。強誘電体膜の分極反転によりゲート側には正の電荷が集められ、強誘電体膜と常誘電体膜の間の導電体の強誘電体膜側には、負の電荷が集められる。すると、導電体内部の電荷保存則により、あまった正の電荷がいかにも単独で導電体内部に存在しているかのようになる。この正の電荷により、常誘電体膜を介してチャネル側に負の電荷が誘起される。この負の電荷の誘起，非誘起により、トランジスタのしきい値電圧が変化して、非破壊読み出しメモリセルとして機能するわけである。
【００２６】
理想的にはこれで良いのであるが、実際は導電体内部の正の電荷により導電体内部ノードの電位が上がり、導電体−ゲート間，導電体−チャネル間には電界が発生する。これにより、電子が強誘電体膜或いは常誘電体膜のどちらからでも、これを通して導電体に入り込んでしまうと、セル情報が破壊される問題が存在する。このセルデータの保存（データリテンション）は不揮発性メモリでは１０年保持せねばならず、８ｎｍのゲート酸化膜でもやっとなのに、バリアハイトの小さい強誘電体膜や、高誘電体膜では殆ど１０年保証は困難と言える。今までの実測でも室温で数１０秒となっており、とても高温１０年は難しい。
【００２７】
誤書き込みの問題は、選択セルにデータを書き込む場合、どうしても非選択セルに接続されるビット線の電位も振幅せざるをえない。このときの方式にもよるが、選択セルの少なくとも１／３〜１／２の電位が非選択セルのドレイン端子に印加してしまい誤書き込みを生じる。フラッシュメモリでも同様な問題があるが、フラッシュメモリの場合、印加電圧に対して指数関数的にＦ−Ｎトンネリング，ホットキャリアによる電流が変化するため、あまり問題ないが、印加電圧にリニアで分極反転する強誘電体形トランジスタでは深刻な問題である。
【００２８】
この図２３７（ａ）のメモリセルは理論的には４Ｆ2 サイズが実現できるが、データ書き込み時にウェル電位をコントロールする必要があり、実際的には、ビット線とウェルを接続するため、４Ｆ2 より大きくなってしまう。現在６Ｆ2 のセルまでは提案されている。
【００２９】
図２３７の（ｂ）の回路は、（ａ）の強誘電体形トランジスタに選択トランジスタを介してビット線に接続した２トランジスタ型のメモリセルで、カップリング比問題，リーク問題，製造容易性，誤書き込み等の問題の内、非選択セルの選択トランジスタをＯＦＦしておくことにより誤書き込みの問題を解決できる。しかしながら、カップリング比問題，リーク問題，製造容易性の問題は残る上、セル面積が８Ｆ2 以上と、従来ＦＲＡＭと同等にまで大きくなってしまう。
【００３０】
図２３７の（ｃ）の回路は、リーク問題，製造容易性の問題を解決するため、強誘電体ＦＥＴを用いずに、通常のトランジスタと強誘電体キャパシタを用いて構成している。トランジスタとして、書き込み用トランジスタと増幅読み出し用トランジスタを備えている。書き込みトランジスタをＯＮして、ＰＬ−ＢＬ間に電圧を印加して分極反転させ、書き込みトランジスタをＯＦＦして、書き込みを終了する。読み出しは、ＰＬを駆動して、分極反転させ、“１”，“０”データにより読み出しトランジスタのゲート電圧が異なることを利用して、これをトランジスタで増幅してビット線に読み出す。しかしながら、この構成でも、強誘電体キャパシタ容量がゲート容量に比べて大きいため、カップリング比の問題が残る上に、セルサイズが１２Ｆ2 以上と従来ＦＲＡＭより大きくなってしまう。
【００３１】
図２３７（ｄ）の回路は、（ｃ）の回路にさらに、常誘電体キャパシタを接続した場合を示し、この負荷容量により分極反転読み出しが容易になり、問題無い動作が期待できる。しかし、強誘電体キャパシタと同程度の容量或いはさらに大きな容量の常誘電体キャパシタが必要であり、１６Ｆ2 以上、さらに大きなセル面積が必要になり、コスト的に実用化は困難と言える。
【００３２】
このように従来の自己増幅機能をもつメモリセルにおいては、正常動作と高密度の両立は極めて困難な問題点があった。なお、この自己増幅機能を持つセルはＤＲＡＭにも適用できるが、この場合も最低２トランジスタ＋１キャパシタ構成が必要で、従来ＤＲＡＭより大きくなる問題点を抱えていた。
【００３３】
【発明が解決しようとする課題】
以上述べたように、従来ＦＲＡＭはもちろん先願においても、高密度化してメモリセルの１個１個の強誘電体キャパシタ面積が縮小した場合、残留分極量は薄膜化しても増加しないため、メモリセル1個１個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化，高密度化が困難になる大きな問題点を抱えていた。これにより、ＦＲＡＭにおいては、平面キャパシタで２５６ＭｂＦＲＡＭが限界点、立体キャパシタでも１Ｇｂ〜４ＧｂＦＲＡＭが限界点となる。
【００３４】
この問題は、絶縁膜の薄膜化に限界を持つＤＲＡＭ等でも同様であり、ＤＲＡＭにおいても１Ｇｂ〜４ＧｂＤＲＡＭが限界点となる。また、他のフラッシュメモリでも酸化膜の薄膜化に限界があり、１Ｇｂフラッシュメモリが限界である。つまり、従来のデータの読み書きができる半導体メモリにおいては、どれを取っても１Ｇｂ〜４Ｇｂで限界を迎える問題点があった。
【００３５】
一方、自己増幅機能を持つ従来の強誘電体メモリにおいても、カップリング比問題，リーク問題，製造容易性，誤書き込み等の本質的な問題点を抱えており、これらを解決するには、セル面積が１６Ｆ2 以上と非常に大ききなる問題点を抱えていた。
【００３６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、不揮発性の強誘電体メモリにおいて、高密度化してセルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズやチップサイズの増大を抑えつつ、さらにソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする半導体記憶装置を提供することにある。
【００３７】
また本発明の他の目的は、高密度化，製造の容易化，高速ランダムアクセル機能を保ちつつ、上記効果を実現する半導体記憶装置を提供することにある。
【００３８】
また本発明のさらに他の目的は、ダイナミック型半導体メモリにおいても、高密度化してメモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ，チップサイズの増大を抑えつつ、さらにデータリテンションは向上しないが、ソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする半導体記憶装置を提供することにある。
【００３９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００４０】
即ち、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、前記ブロックユニットの一端を入力として出力をビット線に接続した増幅回路と、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタとから、セルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタと、ソース端子を前記ブロックユニットの前記一端に接続しドレイン端子を前記ビット線に接続した第３のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続した第１，第２のブロックユニットと、ゲート端子を前記第１のブロックユニットの一端に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１のブロックユニットの前記一端に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続した第１，第２，第３，第４のブロックユニットと、ゲート端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、サブビット線と、前記サブビット線に前記選択トランジスタが接続された側の一端を接続した複数の前記セルブロックと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した、第５のトランジスタと、からセルセグメントを構成し、複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記選択トランジスタが接続された側の一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
また、本発明の半導体装置は、第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする。
（作用）
本発明（請求項１〜４）によれば、強誘電体キャパシタとセルトランジスタを並列接続して、１セルとしてこれを複数直列接続して、ブロックユニットを構成することにより、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。さらに、このブロックユニットの一端を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、ブロックユニットの一端に読み出されたデータを増幅して、ビット線に伝えることができる。
【００４１】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応してブロックユニットの一端の負荷容量を小さくでき、この効果により、ブロックユニットの一端に読み出される電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをＯＮしてやることにより、データの再書き込みが容易に実現できる。
【００４２】
従来の自己増幅機能のあるメモリセルでは安定動作，正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、１個のブロックユニット内のセル数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑え、設計によってはチップサイズを先願より小さくできる。
【００４３】
ブロックユニットの一端に読み出される信号は大きいままだが、その反面電荷が小さくなり、この読み出し時のソフトエラーが問題となる。従来の自己増幅機能を有するメモリセルでは、この問題は致命的であるが、本発明においては、設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの一端に大きな負荷容量を追加してやれば、この問題はクリアできる。この負荷容量も複数のセルで共有できるため、オーバヘッドを抑えることができるし、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って小さくすることができる。
【００４４】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【００４５】
本発明（請求項５）によれば、請求項１〜４の効果に加え、第１に、２つのブロックユニットで増幅トランジスタ（第２，４のトランジスタ）と書き込みトランジスタ（第３，５のトランジスタ）を共有するため、さらに１セル当りのオーバヘッドを小さくできる。第２に、選択したブロックユニット内の選択したメモリセルの位置により、ブロックユニットの一端の負荷容量が大きく変化する問題が請求項１〜４にはあり、安定動作には余分な負荷容量を追加する必要性が生じるが、本発明によれば、一方のブロックユニット選択時に他方のブロックユニットの内部容量が負荷容量になるため、請求項１〜４よりも安定な動作が可能になるし、余分な負荷容量を追加する必要性が必ずしも生じない。これにより、安定動作とセルサイズのオーバヘッドを防げる。
【００４６】
第３に、ブロックユニットの一端に読み出される信号は大きいままだが、その反面電荷が小さくなり、ソフトエラー増加する問題に対して設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニット内の直列セル数を多くすれば、自動的に負荷容量を確保できる。さらに、設計ルールが小さくなるに従ってセル分極量が２乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従って直列接続数を減らせば、ブロックユニットの一端に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつ直列セル数を選べば、ソフトエラーの問題は回避できる。
【００４７】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【００４８】
本発明（請求項１９〜２２）によれば、強誘電体キャパシタとセルトランジスタを並列接続して、１セルとしてこれを複数直列接続して、さらに選択トランジスタを介して、サブビット線に接続してセルブロックを構成することにより、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。さらに、サブビット線と、これに接続される複数セルブロックと、サブビット線をゲートに入力して、ドレイン端子をビット線に接続する増幅トランジスタを、含む素子でセルセグメントを構成することにより、メモリセルの分極反転読み出しにより、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【００４９】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応して１個のセルセグメント内のセルブロック数を減少させてやれば、サブビット線に読み出される電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号電圧を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをＯＮしてやることにより、ビット線からサブビット線へ、さらにメモリセルへのデータの再書き込みが容易に実現できる。
【００５０】
従来の自己増幅機能のあるメモリセルでは安定動作，正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、１個のセルセグメント内のセルブロック数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑えることができる。
【００５１】
ソフトエラー増加する問題に対して本発明に於いては、設計ルールが緩く、ソフトエラーが厳しい状況では、セルセグメント内のセルブロック数を多くすれば、自動的に負荷容量を確保できるし、設計ルールが小さくなるに従ってセル分極量が２乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従ってセルブロック数を減らせば、サブビット線に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつセルセグメント内のセル数を選べば、ソフトエラーの問題は回避できる。
【００５２】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【００５３】
本発明（請求項３０〜３３）によれば、従来の強誘電体メモリと同じように、強誘電体キャパシタとセルトランジスタを直列接続して１セルを構成し、さらに、サブビット線と、これに接続される複数のメモリセルと、サブビット線をゲートに入力して、ドレイン端子をビット線に接続する増幅トランジスタを、含む素子でセルセグメントを構成することにより、メモリセルの分極反転読み出しにより、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【００５４】
高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、それに対応して１個のセルセグメント内のセル数を減少させてやれば、サブビット線に読み出される、電荷は小さくなるが、十分大きな読み出し信号電圧を確保できる。この信号を前記増幅トランジスタを用いて、このトランジスタのドレイン端子をビット線に接続することにより、負荷容量の大きなビット線の電位を放電してやれば、正常にメモリ動作が実現できる。増幅後、書き込みトランジスタをＯＮしてやることにより、ビット線から、サブビット線へ、さらにメモリセルへのデータの再書き込みが容易に実現できる。
【００５５】
従来の自己増幅機能のあるメモリセルでは、安定動作，正常動作させるには、メモリセル面積が非常に大きくなる問題点が有ったが、本発明によれば、１個のセルセグメント内のセル数を増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを小さなものにできる。さらに、ビット線につながるセルブロック数をいくら多くしても、基本的に時間さえ許せばビット線に読み出す信号を確保できるため、センスアンプ回路数を大幅に低減できる効果があり、チップサイズの増大を抑えることができる。
【００５６】
ソフトエラー増加する問題に対して本発明においては、設計ルールが緩くソフトエラーが厳しい状況では、セルセグメント内のセル数を多くすれば、自動的に負荷容量を確保できるし、設計ルールが小さくなるに従ってセル分極量が２乗で減り、読み出し電荷が減り、ソフトエラーレートが下がるに従ってセル数を減らせば、サブビット線に読み出される信号を確保できる。このように、ソフトエラーの下限考慮しつつセルセグメント内のセル数を選べば、ソフトエラーの問題は回避できる。
【００５７】
このように本発明により、製造容易な平面強誘電体キャパシタでも高密度の強誘電体メモリ動作が実現できる。
【００５８】
【発明の実施の形態】
まず、発明の実施形態を説明する前に、本発明者らが既に提案した先願について説明する。
【００５９】
（従来の技術）の項で説明した第１，第２の大きな問題点に対して本発明者らは、特願平９−１５３１３７号において、不揮発性の強誘電体メモリで、(1) 小さい４Ｆ2 サイズのメモリセル、(2) 製造が容易な平面トランジスタ、(3) 汎用性のあるランダムアクセス機能、の３点が両立でき、しかもＰＬ電位固定で高速化を保ちつつ、スタンドバイ中でもデータ保持が可能でリフレッシュ動作を不要とする半導体記憶装置を既に提供している。さらに、特願平９−３４６４０４号においては、ＰＬ駆動方式であっても、高速動作が実現できる半導体記憶装置を既に提案している。
【００６０】
先願の概要を簡単に述べる。図２３１に、特願平９−１５３１３７号の発明のメモリセルの構成回路とセル構造、図２３２にその動作例を示す。図２３１（ａ）に等価回路図、（ｂ）に素子構造断面図を示すように、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端はブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、平面トランジスタを用いて、４Ｆ2 サイズのメモリセルが実現できる。
【００６１】
図２３２（ａ）に示すように、スタンドバイ時には、全てのメモリセルトランジスタをＯＮにしておき、ブロック選択トランジスタをＯＦＦにしておく。こうすることにより、強誘電体キャパシタの両端は、ＯＮしているセルトランジスタにより電気的にショートされるため、両端の電位差は発生しない。よって、“１”の分極データは、図２３２（ａ）のヒステリス曲線の“１”の点、“０”の分極データは、ヒステリス曲線の“０”の点に安定に保持される。これにより、スタンドバイ時、ｐｎ接合リーク等の各種リーク電流があろうと、プレートの駆動方式が、０Ｖ〜Ｖｄｄ駆動方式であろうと、(1/2)Ｖdd固定方式であろうと、セルデータは安全に保持される。
【００６２】
図２３２（ｂ）に示すように、アクティブ時は、読み出したい強誘電体キャパシタに並列に接続されるメモリセルトランジスタのみＯＦＦにして、ブロック選択トランジスタをＯＮにする。この時、ＰＬとＢＬ間の電位差が、ＯＦＦしたメモリセルトランジスタに並列接続した強誘電体キャパシタの両端にのみ印加され、強誘電体キャパシタの分極情報がビット線に読み出される。よって、セルを直列接続しても、任意のワード線を選択することにより、任意の強誘電体キャパシタのセル情報が読み出され、完全なランダムアクセスが実現できるわけである。これにより、図２３１に示すセルブロックにより、オープンＢＬ構成が実現できる。
【００６３】
図２３１に示すセルブロックを２個対にして、各々をビット線対（／ＢＬ，ＢＬ）のどちらかに接続して、２個のセルブロックで同じワード線に接続される２個のメモリセルを組みにして、２トランジスタ／２強誘電体キャパシタ（＝２Ｔ／２Ｃ）で１ビットを記憶すれば、フォールデッドＢＬ方式が実現できる。また、図２３３に示すように、ブロック選択トランジスタを２個直列接続して、一方をデプレッション型トランジスタにし、ブロック選択トランジスタ（ＢＳ０，ＢＳ1）のどちらか一方をＨｉｇｈにすると、２つのセルブロックの一方のデータしかビット線に読み出されず、ビット線対の他方をリファレンスビット線にすれば、これもフォールデッドＢＬ構成が実現できる。この場合、プレート電極は、 (1/2)Ｖddに固定される。図２３３の下図はフォールデッドＢＬ方式の動作例に示す。
【００６４】
また、特願平９−３４６４０４号においては、ＰＬ駆動方式であっても、高速動作及び非選択メモリセルへのノイズを無くすることができる半導体記憶装置を既に提供している。これを図２３４に示す。図２３３と比べて、ＰＬ線を２種類に分割している。例えば、下図の動作例に示すように、／ＢＬに接続するセルを選択する場合、ＰＬ（／ＢＬ）のみを０ＶからＶddに駆動して、ＰＬ（ＢＬ）は０Ｖ固定のままである。これにより、図２３３において同様に／ＢＬに接続するセルを選択した場合で、ＰＬを駆動した場合ＢＬに接続され、選択ワード線をＯＦＦした時に同じ選択ワード線に接続され、ＢＬ側に接続されるセルに、ＰＬ駆動により、セルトランジスタがＯＦＦしているため、セルの強誘電体キャパシタに不要な電圧が印加さえるのを防ぐことができる。
【００６５】
しかしながら、上記した先願においても先に説明したように、高密度化してメモリセルの１個１個の強誘電体キャパシタ面積が縮小した場合、メモリセル１個１個当りの強誘電体キャパシタの分極量が減少してしまい、結果として読み出し信号電圧が低下して、大容量化，高密度化が困難になる大きな問題点を抱えている。
【００６６】
以下、本発明の詳細を図示の実施形態によって説明する。
【００６７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのセルブロック構成を示している。本実施形態は、先願である特願平９−１５３１３７号及び特願平９−３４６４０４号と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、セルトランジスタのゲートは、ワード線ＷＬＡ０〜ＷＬＡ３，ＷＬＢ０〜ＷＬＢ３に接続される。
【００６８】
１つのメモリセルのブロックユニットは、４個の直列接続されたメモリセルで構成されている。ここまでは先願と同じである。本実施形態においては、１個のセルブロックは４個のブロックユニットによって構成され、左上のブロックユニットと右上のブロックユニットはサブビット線（／ＳＢＬ）に接続され、左下のブロックユニットと右上のブロックユニットはサブビット線（ＳＢＬ）に接続される。左上のブロックユニットはトランジスタＱ１を介してプレート線／ＰＬＡに接続され、左下のブロックユニットはトランジスタＱ２を介してＰＬＡに接続され、右上のブロックユニットはトランジスタＱ３を介してプレート線／ＰＬＢに接続され、右下のブロックユニットはトランジスタＱ４を介してＰＬＢに接続されている。
【００６９】
トランジスタＱ５は、サブビット線／ＳＢＬをゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線ＢＬに接続しており、このトランジスタＱ５を用いて／ＳＢＬの電位を増幅してビット線ＢＬに伝える。トランジスタＱ７は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳ０をＨｉｇｈにして、ビット線／ＢＬからの書き込み電位を、トランジスタＱ７を介してサブビット線／ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【００７０】
トランジスタＱ６は、サブビット線（ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線／ＢＬに接続しており、このトランジスタＱ６を用いてＳＢＬの電位を増幅してビット線／ＢＬに伝える。トランジスタＱ８は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳ１をＨｉｇｈにして、ビット線ＢＬからの書き込み電位を、トランジスタＱ８を介してサブビット線ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【００７１】
図２は、図１の具体的な動作例を示す信号波形図であり、特にセルトランジスタＱ９と強誘電体キャパシタＣＦ１で構成されるメモリセルのデータを読み出し，再書き込みする場合の動作例を示している。
【００７２】
まず、スタンドバイ時は、全てのワード線ＷＬＡ０〜３，ＷＬＢ０〜３は昇圧電位Ｖｐｐ、全てのプレート／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０Ｖ、プレート選択信号ＰＳＡ，ＰＬＢをＶppにしておくことにより、セルトランジスタは全てＯＮしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにこの両端の電位及びサブビット線／ＳＢＬ，ＳＢＬの電位は、プレート選択信号がＨｉｇｈのため、プレートに接続され０Ｖになっている。また、ブロック書き込み選択信号ＢＳ０，ＢＳ１は０Ｖにしておくことにより、トランジスタＱ７，Ｑ８はＯＦＦしており、／ＳＢＬ，ＳＢＬが０Ｖ、ＶＳＥが０Ｖのため、増幅トランジスタＱ５，Ｑ６もＯＦＦしている。よって、ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬは完全に分離されている。
【００７３】
ビット線／ＢＬ，ＢＬは従来ＦＲＡＭにおいては、０Ｖにプリチャージする必要があったが、本実施形態においては、従来ＤＲＡＭと同様に、(1/2)VBLHにプリチャージすることができる。ここで、 VBLH はビット線振幅のＨｉｇｈレベルを示す。
【００７４】
動作時は、選択したセルブロックの例えば、左上のブロックユニットのメモリセル（Ｑ９，ＣＦ１）選択時の動作を説明する。まず、選択メモリセルにつながるワード線ＷＬＡ０を０Ｖに下げセルトランジスタＱ９をＯＦＦする。同時に、或いは前後して、右上，右下のブロックユニットとプレート／ＰＬＢ，ＰＬＢを切り離すため、プレート選択信号ＰＳＢを０Ｖに下げトランジスタＱ３，Ｑ４をＯＦＦする。さらに、ビット線／ＢＬ，ＢＬを (1/2)VBLHのままフローティングにする。ここでＱ１，Ｑ２はＯＮのままである。これにより、セルトランジスタＱ９はＯＦＦ、トランジスタＱ３はＯＦＦしているため、選択したセルの強誘電体キャパシタＣＦ１の右側の端子から／ＳＢＬ、さらに右上のブロックユニットのセル内部ノードは全てつながり、かつ０Ｖでフローティングになる。
【００７５】
次に、選択した左上のブロックユニットに接続されるプレート／ＰＬＡのみを０Ｖから VBLH に上げる。ＰＬＡから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、ＣＦ１の右側の端子から／ＳＢＬ、さらに右上のブロックユニットのセル内部ノードの容量が負荷容量ＣＬとなり、強誘電体キャパシタに“１”データが書き込んであれば、分極反転して、セルデータがサブビット線／ＳＢＬ（正確には、ＣＦ１の右側の端子から／ＳＢＬ、さらに、右上のブロックユニットのセル内部ノード）に読み出され／ＳＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。
【００７６】
強誘電体キャパシタに“０”データが書き込んであれば、分極反転せず、ＣＦ１の常誘電体成分容量とＣＬの容量比分だけサブビット線／ＳＢＬの電位が上がり、／ＳＢＬの電位はＶｏとなる。このとき、対を成すサブビット線ＳＢＬの電位はＰＬＡが０Ｖのままなので、０Ｖのままである。また、ＶＳＥ電位を０Ｖに設定しておくと、増幅トランジスタＱ５のゲート電位は、“１”データ時は２Ｖｓ＋Ｖｏ、“０”データ時はＶｏ、ソース電位（＝ＶＳＥ）は０Ｖ、ドレイン電位（＝／ＢＬ）は (1/2)VBLHとなる。
【００７７】
そして、トランジスタＱ５のしきい値電圧ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図２に示すように、“１”データ時にトランジスタＱ５はＯＮしているため、(1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ５を介して、ＶＳＥに電流が流れることにより、(1/2)VBLH から電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−２Ｖst定義する。
【００７８】
逆に、“０”データ時はトランジスタＱ５はＯＦＦしているため、 (1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ５を介して、ＶＳＥに電流が流れず、 (1/2)VBLHのままである。このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、／ＢＬ電位を“１”データ時にＢＬ側が下がる電位の半分の電位下げるように設定すると（即ちセンス動作前、(1/2)VBLH−Ｖst）、センスアンプ動作前の“１”データ時、ＢＬは (1/2)VBLH−２Ｖst、／ＢＬは (1/2)VBLH−Ｖstとなり、Ｖstの電位差が図１の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは０Ｖ、／ＢＬは VBLHとなる。また、“０”データ時、ＢＬは (1/2)VBLH、／ＢＬは (1/2)VBLH−Ｖstとなり、Ｖstの電位差が図１の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬはVBLH、／ＢＬは０Ｖとなる。
【００７９】
なお、上記増幅トランジスタのしきい値電圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しきい値の補正のため、ある一定の電位でも良い（即ち、ＶＳＥを０Ｖから上げた分見かけ上増幅トランジスタのしきい値電圧を上げることができる）。
【００８０】
データの再書き込み時、サブビット線／ＳＢＬに接続されるブロック書き込み制御信号ＢＳ０のみＶppに上げる。すると、０Ｖ或いは VBLH に増幅されたビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”データ時、／ＳＢＬは VBLH となり、“０”データ時／ＳＢＬは０Ｖになる。このとき、プレート電位（＝選択強誘電体キャパシタの左側の端子）は VBLH のため、“０”データ時、強誘電体キャパシタには−VBLHの電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“０”データが再書き込みされる。“１”データ時は、その後、プレート／ＰＬＡが０Ｖに下げられ、選択強誘電体キャパシタの左側の端子も０Ｖになった時、強誘電体キャパシタには VBLH の電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“１”データが再書き込みされる。
【００８１】
これら一連の動作において、ＳＢＬ電位はずっと０Ｖのままなので、下のブロックユニットのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合（Write Mode）や、データの読み出し後外部データを書き込む場合（Read Modified Write ）、ＢＳ０がＨｉｇｈになったあと書き込めば良い。
【００８２】
再書き込み終了後は、まずブロック書き込み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。これにより、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その後、ＷＬＡ０を上げ、同時に或いは前後して、プレート制御信号ＰＳＡを上げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、右上，左上のブロックユニットの内部ノードと／ＳＢＬノードは０Ｖになる。これら動作と同時に或いは前後して、ビット線対／ＢＬ，ＢＬを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、スタンドバイ状態に戻る。
【００８３】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来ＤＲＡＭ同様従来ＦＲＡＭの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【００８４】
以上、図１の回路図と図２の動作例で説明した本実施形態は、先願と同様に、強誘電体キャパシタとセルトランジスタを並列接続して、１セルとしてこれを複数直列接続して、ブロックユニットを構成することにより、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。
【００８５】
ここで、従来のＦＲＡＭにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ２乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらずビット線容量がそれほど減少しないため、読み出し信号量が減少して、動作が困難になる問題点が有った。これに対し本実施形態では、ブロックユニットの一端を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、ブロックユニットの一端に読み出されたデータを増幅して、ビット線に伝えることができる。
【００８６】
このとき、強誘電体キャパシタが分極反転するときの負荷容量ＣＬは、ＣＦ１の右側の端子から／ＳＢＬ、さらに右上のブロックユニットのセル内部ノードの容量となり、ビット線容量に比べて大幅に小さい値を取ることができ、強誘電体キャパシタサイズが小さくなっても、／ＳＢＬに読み出される信号量、即ち“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差の１／２であるＶｓの値は、大きな値を取ることが可能になる。これを増幅トランジスタＱ５で増幅するため、いくらビット線／ＢＬ，ＢＬの容量が大きくても安定動作が可能となる。例えば、セルブロック内の容量が従来ＦＲＡＭのビット線容量の１／１０であれば、強誘電体キャパシタの面積を１／１０程度に縮小しても動作すると言うわけである。
【００８７】
これは逆に言うと本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できることになる。即ち、１本のビット線に接続されるセルブロック数をいくらでも増加できるため、従来ＦＲＡＭのような、チップ面積に占めるセンスアンプ面積が１５％〜２０％もある問題を解決して、ビット線に接続されるセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドを殆ど無くすることによりチップサイズを小さくする効果がある。
【００８８】
本実施形態におけるセルブロック内部の負荷容量ＣＬは、ブロックユニット内の直列セル数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、直列セル数を増加してＣＬを大きくして設計し、強誘電体キャパシタサイズが小さい時は、直列セル数を減らしてＣＬを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。負荷容量ＣＬが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。
【００８９】
この問題に対して、上記直列セル数の調整が有効である。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加してやれば、Ｑｓ＝Ｖｓ×ＣＬであり、多少Ｖｓが減ってもＱｓが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良いことが分かる。
【００９０】
従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図２３７（ｄ）のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図２３７（ｄ）のセルと同じ安定動作，正常動作を可能にしつつ、本実施形態よれば、１個のブロックユニット内のセル数を増加するほど、複数のメモリセルで前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【００９１】
さらに図１の回路においては、左右のブロックユニットで増幅トランジスタやブロック書き込み選択トランジスタを共有しているわけで、これらのオーバヘッドは小さい。本実施形態のセルブロック構造では、ブロックユニット内の選択したセルの位置により、ＣＬの値が変化する問題に対して、少なくとも、選択したブロックユニットの反対側のブロックユニットの内部容量がその他の増幅トランジスタ等の容量に加算されて負荷容量になるため、選択ワード線の位置のＣＬ値依存性は１／２以下に抑えられる。この左右ブロックユニットのサブビット線共有は、図１に示すような、プレート選択トランジスタを導入して、選択ブロックユニットと反対側のブロックユニットのプレート選択トランジスタをＯＦＦすれば実現できることが図２の動作で分かる。
【００９２】
図１、図２の動作のもう１つの特徴は、セル信号により／ＳＢＬの電位が上がると、増幅トランジスタにより、ビット線対の反対側のＢＬの電位を下げる方式である。
【００９３】
ビット線に読み出された信号をセンスアンプで増幅すると、／ＢＬ側を上げる結果となり、ブロック書き込み選択トランジスタを介して／ＳＢＬ電位を正に上げるように、再書き込みでき、つじつまが合う。この方式の場合、必ず増幅トランジスタのソース側がＶＳＥとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の電位がそのままゲート−ソース間電位となり、ビット線の電位に拘わらず、“１”データの場合は増幅トランジスタが常にＯＮ、“０”データの場合は常にＯＦＦと、制御し易いことが特徴である。言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (１/2)VBLHと大きく、５極管動作であり定電流駆動であるため、ダミーセルが製造し易いことを意味する。
【００９４】
もちろん図１の回路は１セルに1個の情報を記憶する１トランジスタ＋１キャパシタ方式であるが、２セルに１個の情報を記憶する２トランジスタ＋２キャパシタ方式が動作を変えるだけで実現できる。これは図２において、／ＰＬＡばかりでなくＰＬＡも駆動して、ＢＳ０ばかりでなくＢＳ１もＬｏｗ→Ｈｉｇｈ→Ｌｏｗと駆動すれば容易に実現できる。例えば、１トランジスタ＋１キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシー回路で置換え、実際の製品としては、信頼性の高い２トランジスタ＋２キャパシタ方式で動作させる方法とかがこれに当てはまる。
【００９５】
また本実施形態によれは、図２に示すように、従来ＦＲＡＭに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。本方式おいて、ＷＬＡ０を下げるタイミングとビット線のイコライズを解除するタイミングが同時に行えるメリットを考慮すると、上のオーバヘッドは相殺できる。
【００９６】
また従来ＦＲＡＭは、各セル毎にプレートを分離する必要がある上、プレートの強誘電体キャパシタの負荷が大きい点、プレート抵抗が大きい点、プレートドライバサイズを大きくできない（大きくすると、ワード線１本毎にプレートドライバがあるためチップサイズ増）ためドライバの駆動能力低い等、プレート動作が遅い問題点が有った。これに対し本実施形態は先願と同じく、プレートドライバが複数のワード線で共有でき、駆動能力大、プレート線が本数が少ないため、メタル配線にしたり、配線幅が大きくできたりと抵抗成分が小さい上、負荷容量は殆ど強誘電体キャパシタ容量で決まるため変わらず、結果として高速プレート駆動が可能となる。
【００９７】
以上、図１と図２の効果をまとめると、
１）先願と同様に、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【００９８】
２）設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【００９９】
３）(1/2)Vdd(=VBLH) ビット線プリチャージが適用でき、低消費電力，低ノイズ化が可能。
４）従来ＦＲＡＭと同様に動作原理が単純で、しかも高速プレート動作により高速動作が可能。
【０１００】
５）ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
６）ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、ブロックユニット内の直列セル数を減らせば、最適化が可能。
【０１０１】
７）設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良い。
【０１０２】
８）ブロックユニット内の複数のセルで、増幅トランジスタと書き込みトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【０１０３】
９）左右のブロックユニットで増幅トランジスタやブロック書き込み選択トランジスタを共有すれば、さらにこれらのオーバヘッドは小さい。
10）分極反転のための負荷容量として、選択したブロックユニットの反対側のブロックユニットの内部容量を用いることにより、ほぼ安定に動作が可能。
【０１０４】
11）ブロックユニットのセル数を変えることにより、自由に負荷容量の調整が可能。
12）サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより、安定な増幅動作が可能となる。
【０１０５】
図３は、図１の他の具体的な動作例を示す信号波形図である。図２と異なる点は、ビット線／ＢＬ，ＢＬがＶddプリチャージ方式である点（ VBLH にプリチャージ）されているのみである。図２に対するデメリットは、Ｖdd プリチャージであるため、消費電力，電源ノイズが増大する点である。図２に対するメリットは、図１の増幅トランジスタＱ５，Ｑ６のドレイン電圧はこれらトランジスタ動作前 VBLH にプリチャージされているので、ドレイン−ソース間電圧Ｖds＝VBLHと図２の２倍印加されているため、増幅トランジスタに流れる電流が２倍となり、ビット線対／ＢＬ，ＢＬの電位差が開く速度が２倍になる点である。
【０１０６】
図４は、本実施形態に適用できる動作点設計を説明するための図である。図１の回路においては、設計ルールが縮小して強誘電体キャパシタ面積が２乗で縮小しても、セルブロック内の負荷容量は緩やかに縮小するため、ブロックユニット内のセル数が一定の場合、ある設計ルールの時しか解が無い。特に、従来の自己増幅機能を持つ強誘電体メモリセルの場合、セルサイズ一定では、ある設計ルールの時しか解が無い。これに対して、ブロックユニット内の直列セル数を４，１６，３２，６４，１２８，２５６と変えることにより、最適な負荷容量ＣＬを設定できるため、平面強誘電体キャパシタでも、低集積から高集積まで解を持つことができる。
【０１０７】
図４（ｂ）は、セル直列数を変えて、ＣＬを変化させた場合のサブビット線に読み出される信号電圧の値を示す。強誘電体キャパシタと常誘電体キャパシタの分極／容量比により、信号電圧は最大値を持ち得るため、最大値に近い値でＣＬを設計すれば良い。また図１の回路においては、反対側のブロックユニットの容量があるため変化量は２倍以下になるが、選択したワード線の位置により負荷容量ＣＬが変化する。
【０１０８】
図４（ａ）に、ＰＺＴ膜の場合のＣＬが２倍程度変化した場合の動作点のずれを示す。黒丸印はＣＬが小さい場合、白丸印はＣＬが大きい場合を示す。この場合でも、“１”データと“０”データの場合で読み出し信号量が逆転することが無く安定動作が実現できる。これは、ＳＢＴやstained ＢＳＴ等ヒステリス曲線が菱形に近い材料では、さらに判定動作が可能と言える。また、図４（ｂ）のように読み出し信号量が最大値を持つ特徴を生かして、ＣＬが小さい場合黒丸点、ＣＬが大きい白丸点に動作点が来るように設計すれば、読み出し信号量を最大化できる。但しこの場合信号量は最大化するが、動作点がずれるため、後半に示すような、選択したワード線の位置に応じてダミーセルのリファレンスの位置を変える方式が必要となる。
【０１０９】
図５は、本実施形態に適用できるアレイ構成設計指針を示す図である。横軸に設計ルール、縦軸にＦＲＡＭのビット線容量とセル１個当りの残留分極量を示している。ここで、ビット線容量は、５１２WL/BL を仮定しており、微細化（設計ルールの縮小）により僅かに減少していく。従来必要分極量Ｐｒの線は、読み出し信号：Ｖｓを１１０ｍＶと仮定して、Ｖｓ＝Ｐｒ／Ｃｂの式から、１セル当りに最低限必要な分極量Ｐｒを示している。
【０１１０】
ビット線容量Ｃｂの低下に比例して、微細化に伴い減少しているが、緩やかな減少である。これに対して、強誘電体材料の残留分極量を２０μＣ／ｃｍ2 と仮定した場合の、設計ルールでの平面キャパシタで実現した場合の得られる残留分極量を平面Ｃａｐの線に示し、立体キャパシタで、底辺と高さのアスペクト比を１〜０．７に取った場合の得られる残留分極量を立体Ｃａｐ（ＡＲ＝１〜０．７）に示し、立体キャパシタで、底辺と高さのアスペクト比を２〜１．４に取った場合の得られる残留分極量を立体Ｃａｐ（ＡＲ＝２〜１．４）に示す。ここで、強誘電体キャパシタの底辺の面積を３Ｆ2 と仮定している（Ｆは設計ルール）。
【０１１１】
このように実際得られる１セル当りの残留分極量は、設計ルールの２乗にほぼ比例して低下するため、設計ルール縮小に伴い急激に減少する。このため、従来のＦＲＡＭで、強誘電体キャパシタを平面で形成した場合、０．２μｍルールの２５６ＭｂＦＲＡＭで限界が来ることを示している。強誘電体キャパシタは、分極に異方性及び軸性を持つものが多く、立体キャパシタで十分な残留分極を得ることは難しく、いまだ立体キャパシタを実現した例が報告されていない。たとえ立体キャパシタが実現できたとしても、図５に示すように、１ＧｂＦＲＡＭ，４ＧｂＦＲＡＭが限界点と言える。この問題は、従来の最大３Ｆ2 の底辺の面積を実現できるＦＲＡＭに当てはまり、セルサイズは４Ｆ2 と従来比の５０％を実現できるがキャパシタの底辺面積がＦ2 しか取れない先願の発明ではさらに苦しいといえる。
【０１１２】
これに対して本実施形態によれば、従来のビット線容量が負荷容量である場合に比べて、サブビット線の容量が負荷容量ＣＬと成る。よって、ブロックユニット内の直列セル数を、強誘電体キャパシタ面積の縮小にほぼ比例して徐々に減らして行けば、サブビット線に読み出される信号量を常にどの世代でも確保でき、これを増幅トランジスタでビット線を駆動すれば正常動作が可能となる。
【０１１３】
図５の太い実線の例は、従来のビット線容量を１として、ブロックユニット内のセル数を変えることにより、サブビット線の容量を１／２，１／４，１／８，１／１６，１／３２と減らして行った場合の正常動作に必要な強誘電体キャパシタの残留分極量を示す。この実線の値は、ソフトエラーの下限より常にどの設計ルールの世代でも大きな値を取って入れば問題無いといえる。ここでソフトエラーは、拡散層面積が大きく全てのα線が当たって発生した電子−正孔ペアの電子が１個の拡散層に吸収される場合、約８０ｆＣで一定となり、拡散層面積を小さくしていくと、隣接した拡散層に分散して吸収されるようになる。設計ルールが０．２５μｍでソフトエラーを回避するのに約２０ｆＣ必要で、設計ルールが縮小するに従って、拡散層面積に比例して、ソフトエラーの下限が下がって行くわけである。
【０１１４】
図５を見て分かるとおり、本実施形態によれば（本実施形態の設計指針によれば）、平面強誘電体キャパシタのままでも読み出し信号電位を確保しつつ、ソフトエラーを確保しつつ１６ＧｂＦＲＡＭ〜６４ＧｂＦＲＡＭ、或いはそれ以上の超々高密度ＦＲＡＭが実現できる。ＦＲＡＭにおいては、ＤＲＡＭのように、拡散層から蓄積した電荷が逃げてデータが破壊されるようなデータリテンションの問題が無く、読み出し時のソフトエラー（ビット線モード：この発明ではサブビット線モードと呼ぶのが正しい）、と読み出し信号量で最小必要残留分極量が決まるため、本実施形態のような方式が極めて有効になるわけである。
【０１１５】
なお、ソフトエラーにはセルモードも存在するが、先願でも説明してあるが、スタンドバイ時強誘電体キャパシタの両端の電位が０ＶにできるＦＲＡＭではほぼ問題無いし、図１のような構成では、スタンドバイ時強誘電体キャパシタの両端をショートしているためさらに問題無い。
【０１１６】
（第２の実施形態）
図６及び図７は、本発明の第２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【０１１７】
図６が図１と異なる点は、ブロックユニットの直列セル数を８個に増やしたことにある。これにより、プレート選択信号，ブロック書き込み選択信号，増幅トランジスタ等の１セル当りのオーバヘッドを半減できる。また、今まで述べたように、強誘電体キャパシタ面積によって、最適な負荷容量ＣＬを図４及び図５の例のように変えることができる。これにより、サブビット線に読み出される信号量を常にどの世代でも確保でき、これを増幅トランジスタでビット線を駆動すれば正常動作が可能となる。それ以外の効果は、図１と同様である。
【０１１８】
図７が図１と異なる点は、ブロックユニットの直列セル数を１６個に増やしたことにある。これにより、上に説明したように、１セル当りのオーバヘッドを半減でき、最適な負荷容量ＣＬを変えることができる。このように、ブロックユニットの直列セル数は自由に変えることができる。図では示さないが、直列セル数＝３２，６４，１２８，２５６等も可能である。それ以外の効果は、図１と同様である。
【０１１９】
（第３の実施形態）
図８は、本発明の第３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのメモリマット（セルアレイ）全体の構成を示している。
【０１２０】
本実施形態では、図１に示したセルブロックを２次元配置して、ロウデコーダとセンスアンプ（ＳＡ０〜ＳＡn-1 ）を接続した例を示す。ロウデコーダの替わりに階層ワード線方式を適用して、サブロウデコーダにしても良い。図８のプレート線ＰＬＢ，／ＰＬＢに示すように、左右のセルブロックでプレート線を共有することにより、アレイサイズを小さくできる上、プレート駆動回路面積を小さくできる。逆に言えば、駆動能力を上げることができる。センスアンプ回路に従来ＦＲＡＭと同様なフリップフロップ型センスアンプ回路が適用できる。但し、図２、図３の動作の例の場合は、ビット線のプリチャージは (1/2VBLH)，VBLHH になるように設計する。それ以外の効果は、図１と同様である。
【０１２１】
（第４の実施形態）
図９（ａ）（ｂ）は、本発明の第４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にセンスアンプ構成とセルアレイのブロック構成を示している。この図の例においては、図１に示したような複数の自己増幅機能を持つセルブロック（GainCellBlock0〜n-1 ）ビット線／ＢＬ，ＢＬに接続して、ビット線対を構成して、ここでは省略しているが、これをワード線方向に複数配置してアレイを構成する。各ビット線対は、φt0をゲート入力とするアレイ−センスアンプ分離トランジスタを介してセンスアンプ回路に接続している。
【０１２２】
（ｂ）の例では、センスアンプ回路の右側にもセルアレイが配置されており、同様に、φt1をゲート入力とするアレイ−センスアンプ分離トランジスタを介してセンスアンプ回路に接続している点が（ａ）と異なる。（ｂ）の回路は、左右のセルアレイでセンスアンプ回路を共有している。（ａ）は共有しない例であり、φt0をゲート入力とするアレイ−センスアンプ分離トランジスタが無くても良い。（ａ）（ｂ）の例では、ダミーセルはセンスアンプ内に配置され、（ｂ）の例ではダミーセルも左右のセルアレイで共有できることを意味する。
【０１２３】
（ａ）（ｂ）センスアンプ回路は、図２の動作を実現できる。／ＥＱＬ信号はビット線対をイコライズすると同時に、ＶＢＬ（=(1/2)VBLH）にプリチャージする。ＳＥＮ，／ＳＥＰはｎＭＯＳ，ＰＭＯＳトランジスタからなるフリップフロップアンプを動作させる。ＣＳＬはカラム選択信号であり、センスアンプで増幅した信号線（／ＢＬＳＡ，ＢＬＳＡ）のデータをデータ線／ＤＱ，ＤＱに伝送する、或いは／ＤＱ，ＤＱからデータを書き込むためにある。なおＶＢＬの電位を VBLH に設定すれは、図３の動作が実現できる。
【０１２４】
図１０は、図９の実施形態の具体的な動作例を示す信号波形図である。これは、図１のセルブロックで図９のアレイ構成での動作例を示し、図２の動作例に図９の信号線の動作を加えたものを示している。
【０１２５】
図２の動作に加え、プレート／ＰＬＡ，ＰＬＡ選択前に、／ＥＱＬを下げ、ビット線／ＢＬ，ＢＬのイコライズを解除すると同時に、選択しないセンスアンプの右のセルアレイとセンスアンプを切り離すため、φt1をＬｏｗにする。センスアンプ活性化は、サブビット線／ＳＢＬの信号により、増幅トランジスタに電流が流れ、ビット線対／ＢＬ，ＢＬに電位差が十分発生した後、ＳＥＮをＨｉｇｈ、／ＳＥＰをＬｏｗにすることにより、フリップフロップ型センスアンプが動作する。ブロック書き込み選択信号ＢＳ０をＯＦＦした後、ＳＥＮをＬｏｗ、／ＳＥＰをＨｉｇｈにしてセンス動作は修了する。その後、／ＥＱＬをＨｉｇｈ、φt1をＨｉｇｈにして、スタンドバイ状態になる。
【０１２６】
（第５の実施形態）
図１１は、本発明の第５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にセンスアンプ構成とセルアレイのブロック構成を示している。
【０１２７】
本実施形態は基本的には図９の例と同じであるが、図９と異なる点は、ダミーセルがセルアレイ側にあることである。これは、セルアレイのセルと同様なプロセス，構造のダミーセルを構成するのに適している。
【０１２８】
（第６の実施形態）
図１２（ａ）〜（ｃ）は、本発明の第１２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図１の実施形態及びそれ以後の実施形態に適用できる構成である。
【０１２９】
本実施形態のダミーセルは、図９に示すセンスアンプのビット線／ＢＬＳＡ，ＢＬＳＡに接続している。図１１のセルアレイ内部でも良い。図１２（ａ）のダミーセルは、単純にキャパシタを用いて、カップリングによりリファレンスビット線の電位を発生する。
【０１３０】
図１３は、図１２（ａ）のダミーセルの動作例を示す信号波形図である。これは、図１の回路例でしかも、図２の動作例の場合を示す。ＢＬＳＡ側にセルデータが読み出され、ＢＬＳＡが“１”データの時、ＶＢＬＨから下がり (1/2)VBLH−２Ｖｓになる。“０”データの時、(1/2)VBLHの状態のまま２つの状態の中間値に、リファレンスビット線／ＢＬＳＡがなるように、即ち (1/2)VBLH−Ｖｓになるように、ＶＤＷＬ０の電位を下げ、ダミーキャパシタのカップリングにより／ＢＬＳＡの電位を下げる。センスアンプでビット線対を増幅した後は、ＶＷＤＬ０を上げ元に戻して良い。
【０１３１】
図１２（ｂ）は、図１２（ａ）と同様にキャパシタカップリング方式のダミーセルである。ダミーキャパシタと、両端をショートしリセットするトランジスタＱ１０と信号ＲＳＴと、ダミーキャパシタをビット線と接続するトランジスタＱ１１，Ｑ１２とダミーワード線ＶＤＷＬ０，ＶＤＷＬ１から構成している。ＭＯＳゲートキャパシタでダミーキャパシタ形成した場合に面積が大きくなる問題に対して、ダミーキャパタをビット線対で共有し面積を削減している。
【０１３２】
図１４は、図１２（ｂ）のダミーセルの動作例を示す信号波形図である。ダミーセルデータを読み出す前に、ＲＳＴをＬｏｗにして、ダミーキャパシタのショートを解除してから、ＶＤＷＬ０をＨｉｇｈにすると、ＶＤＰＬ電位が (1/2)VBLHより低い場合、キャパシタのカップリング分だけ／ＢＬＳＡ電位が下がり、リファレンス電位となり得る。その他、応用例として図１４でＤＰＬをクロッキングしても良い。
【０１３３】
図１２（ｃ）は、図１２（ｂ）と同様にキャパシタカップリング方式のダミーセルである。異なる点は、２種類のダミーキャパシタＣＤ０とＣＶＤ１がある点である。
【０１３４】
図１５は、図１２（ｃ）のダミーセルの動作例を示す信号波形図である。図４で示したように、選択したワード線の位置により負荷容量ＣＬ（＝ＣＳＢＬ）が異なり、サブビット線の電位が異なり、結果として、ビット線ＢＬの下がる程度が異なる問題をこれは解決できる。即ち、ＣＤ０とＣＤ１の容量を変え、選択したワード線の位置により図１５のようにＲＳＴ０を下げるか、ＲＳＴ１を下げるか変えることにより、ＣＬが変わる問題を量子的ではあるが解決できる。さらにＣＤｉの数を増やせば、細かく制御可能である。図１３（ａ）〜（ｃ）の例は常誘電体キャパシタを用いていたが、強誘電体キャパシタでも構成可能である。
【０１３５】
（第７の実施形態）
図１６（ａ）〜（ｃ）は、本発明の第７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図１の実施形態及び、以後の実施形態に適用できるダミーセル構成を示し、定電流型ダミーセルを示している。
【０１３６】
図１６（ａ）は、２個のトランジスタでダミーセルを構成している。図１７は、図１６（ａ）のダミーセルの動作例を示す信号波形図である。図１のトランジスタＱ５がＯＮし、”１”データがＢＬＳＡに読み出され、ＢＬＳＡ電位が下がる場合のトランジスタＱ５に流れる電流をＩとした場合、ＶＤＷＬ０がＨｉｇｈになり、トランジスタＱ１３がＯＮし／ＢＬＳＡからＶＤＳＥに流れる電流を (1/2)Ｉに設定すれば、リファレンスが生成できる。
【０１３７】
図１２のダミーセルは、時間と共にセルデータが読み出されるビット線ＢＬＳＡの電位が下がるのに対して、リファレンス電位は固定のため、一定時間後センスする必要があった。しかし、図１６の場合は、常にリファレンス電位は“１”と“０”データの中間値に設定できるメリットがある。 (1/2)Ｉの設定は、ＶＤＳＥの電位、ＶＤＷＬ０のＨｉｇｈの電位及び、トランジスタＱ１３のサイズで調整できる。
【０１３８】
図１６（ｂ）は、図１６（ａ）に比べ精度調整が可能な例を示す。図１８は、図１６（ｂ）のダミーセルの動作例を示す信号波形図である。トランジスタＱ１４よりトランジスタＱ１５の駆動能力を大きく設定して、 (1/2)Ｉ電流が、トランジスタＱ１４で制限されるようにし、トランジスタＱ１４の電流もＶＤＣ，ＶＤＳＥ電位で決まるようにしておき、ＶＤＷＬ０をＨｉｇｈにして、 (1/2)Ｉが流れるようにする。ＶＤＣ，ＶＤＳＥ電位をアレイ外部からヒューズ等で微調整できるようにすれば、精度が上がる。
【０１３９】
図１６（ｃ）は、図１６（ｂ）の定電流方式のダミーセルを複数個用意した場合を示す。図１９は、図１６（ｃ）のダミーセルの動作例を示す信号波形図である。図１２（ｃ）と同様にどちらか一方を選択して、選択したワード線の位置により読み出し信号が異なる問題を回避している。どちらか一方ばかりでなく両方を選択するようにすれば、より細分化できる。
【０１４０】
（第８の実施形態）
図２０は、本発明の第８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にダミーセル構成を示している。この実施形態は、図１の実施形態及び、以後の実施形態に適用できるダミーセル構成である。この例は、ダミーキャパシタとして、セルアレイと同じ強誘電体キャパシタを用いた例であり、図４で示した選択したワード線の位置により、図１の負荷容量ＣＬが異なりサブビット線ＳＢＬの電位が異なる問題を解決できる。
【０１４１】
図２０において、左上下のブロックユニットは、図１と同じ構成で、ダミーワード線に接続され、左端はダミープレートＤＰＬ，ＤＰＬに直接接続されている。右上下のブロックユニットは選択せずＶＰＰに接続されて、リセットトランジスタＱ１６，Ｑ１７を介して固定電位Ｖss’に接続されている。ブロック書き込み選択信号及びこのトランジスタは無く、増幅トランジスタのみ存在する構成である。
【０１４２】
図２１は、図２０のダミーセルの動作例を示す信号波形図である。ＤＲＳＴ０を下げ、選択ワード線に対応する位置のダミーワード線を下げ、ダミーサブビット線／ＤＳＢＬ，ＤＳＢＬをフローティングにする。その後、ＤＰＬを上げると、“０”データがＤＳＢＬに読み出され、増幅トランジスタＱ１８がＯＮし、 (1/2)Ｉの電流が流れ、リファレンスビット線／ＢＬの電位が下がりリファレンス電位が発生するしくみである。その後、ＤＰＬがＨｉｇｈのまま、ＤＲＳＴを上げると、選択したダミーセルの強誘電体キャパシタにＤＰＬ−Ｖss’の電位が書き込まれ“０”データがもとに戻される。その後、ＤＰＬを下げ、ＤＷＬ０を上げてスタンドバイ時の状態に戻る。
【０１４３】
この場合、ダミーセルの“０”データ読み出しによるＤＳＢＬの電位と、図１の“０”データ読み出しのＳＢＬの電位は、選択したワード線の位置に拘わらず同じになる。このとき、図２０の増幅トランジスタＱ１８のＷ／Ｌ比を図１のトランジスタＱ５のＷ／Ｌに比べて大きく設定しておけば、リファレンス電位が容易に発生できる。
【０１４４】
またその他の方式として、Ｖss’の電位をＶssより高めに設定すると、図２２の動作点設計指針の点線の負荷直線に示すように、トランジスタＱ１８とトランジスタＱ５が同じサイズのままでも、常にダミーセルの動作点は、通常セルの動作点より右側になる。この“０”データ書き込みダミーセル方式は、ダミー強誘電体キャパシタの分極反転を伴うことが無いため、通常セルより選択回数が多くても、疲労による劣化の問題を回避できる。
【０１４５】
またその他の応用例として、Ｖss’＝Ｖssのままで、トランジスタＱ１８とトランジスタＱ５のサイズを同じままでも、右上下のブロックユニットの負荷容量小さくすれば、“０”データの動作点は、通常セルよりダミーセルが右側になる。例えば、右上下のブロックユニットの直列数を半減する等の方法が良い。
【０１４６】
その他の方式として、ダミーセルとして“１”データを常に読み出す方式も可能である。例えば、ＤＰＬを下げた後、Ｖss’を上げ下げすることにより“１”データがダミーの強誘電体キャパシタに書き込まれる。読み出しは、右のＤＳＢＬ側の負荷容量を通常セルより大きくすれば、リファレンスとなりうる。又は、同じ構成で、Ｖss’のＨｉｇｈ電位を通常セルより下げたり、トランジスタＱ１９のサイズをトランジスタＱ５のサイズより小さくすれば容易にリファレンスが発生できる。また、右の上下の２個ブロックユニットを合体して負荷容量を増大することもできる。
【０１４７】
（第９の実施形態）
図２３は、本発明の第９の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのセルブロック，セルアレイ，センスアンプ構成を示している。この図は、図１の構成よりもより概念的な構成を示している。
【０１４８】
セルトランジスタと強誘電体キャパシタを並列接続して１個のセルを構成し、これを直列接続してブロックユニットを構成している。ブロックユニットの一端はＰＬ駆動回路に接続され、他端は増幅回路及び書き込み回路を介してビット線／ＢＬ，ＢＬに接続され、ビット線には複数のセルブロックが接続され、ビット線の端はセンスアンプ回路に接続されている。
【０１４９】
この実施形態では、選択したワード線を下げ、ＰＬ駆動回路でブロックユニットに電圧を印加して、サブビット線／ＳＢＬ或いはＳＢＬにセル電荷を読み出し、これを増幅回路で増幅して、ビット線／ＢＬ或いはＢＬに信号を伝えセンスアンプで増幅して、これを書き込み回路でサブビット線／ＳＢＬ或いはＳＢＬに書き戻し、セルに書き戻す方式である。これによる効果は、図１と同様である。１トランジスタ＋１キャパシタ構成でなく、上下のブロックユニットの両方からセルデータを読み出す、２トランジスタ＋２キャパシタ構成も可能である。この場合はダミーセルは不要である。
【０１５０】
（第１０の実施形態）
図２４は、本発明の第１０の実施形態に係わる半導体記憶装置を説明するためのもので、特に複数の強誘電体メモリアレイと複数のセンスアンプ配置例を示している。この例は、図１の実施形態はもとより他の実施形態にも適用できるものである。前記した図１の効果のまとめ５）で示したように、本発明を適用することにより、セルブロック内のサブビット線の負荷容量によりサブビット線の読み出し電位が決まり、これを増幅トランジスタを用いてビット線を駆動するため、読み出し時間さえあれば、ビット線の寄生容量はいくら大きくても読み出せる。
【０１５１】
図２４（ａ）は従来セルアレイとセンスアンプ配置を示し、（ｂ）は本実施形態の構成例を示す、ビット線につながるセル数を多くできることにより、結果としてセンスアンプ数を激減でき、チップサイズの低減、即ちチップ内のセル占有率を上げることができる。なお、時間をかければと述べたが、本発明においては、セルブロック毎に２個のトランジスタのみビット線につながるため、従来の１トランジスタ＋１キャパシタのセルに比べてビット線容量／ｃｅｌｌが１／２〜１／４程度と小さいので、センスアンプ数は元々、同じパワー、ほぼ同じ充電放電時間でも同じ時間で動作が可能である。さらに、自己ブロック増幅効果によりセンスアンプ数を低減できるわけである。
【０１５２】
（第１１の実施形態）
図２５は、本発明の第１１の実施形態に係わる半導体記憶装置を説明するためのもので、メモリチップ構成例、ロジック混載構成例、ＲＦ−ＩＤカード構成例を示している。この例は、図１の実施形態はもとより他の実施形態にも適用できるものである。
【０１５３】
図２５（ａ）はメモリチップ構成例であり、チップにはセルアレイ，センスアンプばかりでなく、少なくともロウデコーダ（Ｒ／Ｄ），カラムデコーダ（Ｃ／Ｄ），周辺回路等が設けられている。図２５（ｂ）はロジック混載構成の場合であり、本発明のメモリと各種ロジックＬＳＩの混載で構成される。ロジックＬＳＩが限界で無く、従来メモリに限界（読み出し安定動作限界或いはコスト限界）が来た場合でも、本発明には限界が来ない場合、この構成が有効である。図２５（ｃ）はＲＦーＩＤカード構成の場合であり、本発明のメモリとロジックＬＳＩ及びアンテナで構成される。
【０１５４】
（第１２の実施形態）
図２６は、本発明の第１２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図１とほぼ同一の構成であり、殆どの効果が図１と同じである。異なる点は、上の左右のブロックユニットに接続されるサブビット線／ＳＢＬをゲート入力とする増幅トランジスタＱ２０のソースがビット線／ＢＬ側に接続され、ドレインがＶＳＥ電位に接続される。さらに、下の左右のブロックユニットに接続されるサブビット線ＳＢＬをゲート入力とする増幅トランジスタＱ２１のソースがビット線ＢＬ側に接続され、ドレインがＶＳＥ電位に接続される点である。即ち、読み出すビット線と書き込みを行うビット線が同じビット線／ＢＬ或いはＢＬである点である。
【０１５５】
図２７は、図２６の具体的な動作例を示す信号波形図である。まず、スタンドバイ時は、全てのワード線ＷＬＡ０〜３、ＷＬＢ０〜３は昇圧電位Ｖpp、全てのプレート／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０Ｖ、プレート選択信号ＰＳＡ，ＰＬＢをＶppにしておくことにより、セルトランジスタは全てＯＮしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにこの両端の電位及びサブビット線／ＳＢＬ，ＳＢＬの電位は、プレート選択信号がＨｉｇｈのため、プレートに接続され０Ｖになっている。
【０１５６】
また、ブロック書き込み選択信号ＢＳ０，ＢＳ１は０Ｖにしておくことにより、トランジスタＱ２２，Ｑ２３はＯＦＦしており、／ＳＢＬ，ＳＢＬが０Ｖのため、ＶＳＥが VBLH と高い電位であっても、増幅トランジスタＱ２０，Ｑ２１もＯＦＦしている。よって、ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬは完全に分離されている。
【０１５７】
この動作例の場合、ビット線／ＢＬ，ＢＬのプリチャージ電位は０Ｖである。動作時は、選択したセルブロックの、例えば左上のブロックユニットのメモリセル（Ｑ２４，ＣＦ２）選択時の動作を説明する。まず、選択メモリセルにつながるワード線ＷＬＡ０を０Ｖに下げセルトランジスタＱ２４をＯＦＦする。同時に或いは前後して、右上，右下のブロックユニットとプレート／ＰＬＢ，ＰＬＢを切り離すため、プレート選択信号ＰＳＢを０Ｖに下げトランジスタＱ２５，Ｑ２６をＯＦＦする。さらに、ビット線／ＢＬ，ＢＬを０Ｖのままフローティングにする。ここで、Ｑ２７，Ｑ２８はＯＮのままである。
【０１５８】
これにより、セルトランジスタＱ２４はＯＦＦ、トランジスタＱ２５はＯＦＦしているため、選択したセルの強誘電体キャパシタＣＦ２の右側の端子から／ＳＢＬ、さらに右上のブロックユニットのセル内部ノードは全てつながり、かつ０Ｖでフローティングになる。
【０１５９】
次に、選択した左上のブロックユニットに接続されるプレート／ＰＬＡのみを０Ｖから VBLH に上げる。ＰＬＡから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、ＣＦ２の右側の端子から／ＳＢＬ、さらに右上のブロックユニットのセル内部ノードの容量が負荷容量ＣＬとなり、強誘電体キャパシタに“１”データが書き込んであれば、分極反転して、セルデータがサブビット線／ＳＢＬ（正確には、ＣＦ２の右側の端子から／ＳＢＬ、さらに、右上のブロックユニットのセル内部ノード）に読み出され／ＳＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。
【０１６０】
強誘電体キャパシタに“０”データが書き込んであれば、分極反転せず、ＣＦ２の常誘電体成分容量とＣＬの容量比分だけ、サブビット線／ＳＢＬの電位上がり、／ＳＢＬの電位はＶｏとなる。このとき、対をなすサブビット線ＳＢＬの電位はＰＬＡが０Ｖのままなので、０Ｖのままである。ここで、ＶＳＥ電位を VBLH に設定しておくと、増幅トランジスタＱ２０のゲート電位は“１”データ時は２Ｖｓ＋Ｖｏ、“０”データ時はＶｏ、ドレイン電位（＝ＶＳＥ）は VBLH 、ドレイン電位（＝／ＢＬ）は０Ｖとなる。
【０１６１】
トランジスタＱ２０のしきい値電圧ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図２７に示すように、“１”データ時、トランジスタＱ２０はＯＮしているため、０Ｖにプリチャージされている／ＢＬは増幅トランジスタＱ２０を介して、ＶＳＥに電流が流込むことにより、０Ｖから電位が上がり始める。ここで、センスアンプ動作前の上がった電位を０Ｖ＋２Ｖst定義する。逆に、“０”データ時、トランジスタＱ２０はＯＦＦしているため、０Ｖにプリチャージされている／ＢＬは増幅トランジスタＱ２０を介して、ＶＳＥから電流が流れず、０Ｖのままである。
【０１６２】
このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、ＢＬ電位を“１”データ時ＢＬ側が上がる電位の半分の電位上げるように設定すると（即ちセンス動作前、０Ｖ＋Ｖst）、センスアンプ動作前、“１”データ時、／ＢＬは０Ｖ＋２Ｖst、ＢＬは０Ｖ＋ＶstとなりＶstの電位差が図２６の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは０Ｖ、／ＢＬは VBLH となる。また、“０”データ時、／Ｂ2kは０Ｖ、ＢＬは０Ｖ＋ＶstとなりＶstの電位差が図２６の右のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは VBLH 、／ＢＬは０Ｖとなる。
【０１６３】
なお、図２７の例ではビット線対は０Ｖにプリチャージにしてあったが、ある一定の電位ＶＢＬでも良いし、 (1/2)VBLHにしてもよい。この場合、増幅トランジスタＱ２０，Ｑ２１が“１”データ時ＯＮし、“０”データ時ＯＦＦするように、増幅トランジスタのしきい値電圧ＶｔをＶｏ−ＶＢＬ＜Ｖｔ＜Ｖｏ＋２Ｖｓ−ＶＢＬになるように設計する必要がある。
【０１６４】
或いは、ＯＮするが電流の違いをセンスアンプで検知する場合は、Ｖｔ＜Ｖｏ−ＶＢＬに設計する必要がある。但し、本実施形態は図１と異なり、増幅トランジスタのソース側がビット線となるため、ソース電位が変わる問題を持つ。例えば“１”データ時／ＢＬが上がり始めるとソース電位が上がり増幅トランジスタは途中でＯＦＦする。また、“０”データ時、／ＢＬを０Ｖプリチャージ以外にしておくと、センスアンプでの増幅で、／ＢＬが下がると、増幅トランジスタがＯＮしてしまう問題がある。
【０１６５】
後半の問題は図２７の０Ｖビット線プリチャージ方式で回避できるし、前半の問題は、確かに図１に比べて読み出し信号量は減るが、サブビット線に読み出される信号量は大きく、この分だけ、ビット線対の電位差が開いてから増幅トランジスタがＯＦＦするため問題ない。しかも、一定の所でビット線対の電位差が止るため、図１２に示したキャパシタカップリング型のダミーセルに適している。逆に言うと、図１の方式は、図１６、図２０等の定電流型ダミーセルが適していることを示している。なお、ＶＳＥの電位は VBLH でも良いし、ビット線のプリチャージ電位より高ければ何でも良い。
【０１６６】
データの再書き込み時、サブビット線／ＳＢＬに接続されるブロック書き込み制御信号ＢＳ０のみＶppに上げる。すると、０Ｖ或いは VBLH に増幅されたビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”データ時、／ＳＢＬは VBLH となり、“０”データ時／ＳＢＬは０Ｖになる。このとき、プレート電位（＝選択強誘電体キャパシタの左側の端子）は VBLH のため、“０”データ時、強誘電体キャパシタには−VBLHの電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“０”データが再書き込みされる。“１”データ時は、その後、プレート／ＰＬＡが０Ｖに下げられ、選択強誘電体キャパシタの左側の端子も０Ｖになった時、強誘電体キャパシタには VBLH の電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“１”データが再書き込みされる。
【０１６７】
これら一連の動作において、ＳＢＬ電位はずっと０Ｖのままなので、下のブロックユニットのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合（ライト・モード）や、データの読み出し後外部データを書き込む場合（リード・モディファイ・モード）、ＢＳ０がＨｉｇｈになったあと書き込めば良い。
【０１６８】
再書き込み終了後は、まずブロック書き込み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。これにより、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その後、ＷＬＡ０を上げ、同時に或いは前後して、プレート制御信号ＰＳＡを上げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、右上，左上のブロックユニットの内部ノードと／ＳＢＬノードは０Ｖになる。これら動作と同時に或いは前後して、ビット線対／ＢＬ，ＢＬを０Ｖに下げると、スタンドバイ状態に戻る。
【０１６９】
以上述べたように図２６の構成は図１とほぼ同じで、その効果をまとめると、
１）先願と同様に、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【０１７０】
２）設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【０１７１】
３）従来ＦＲＡＭと同様動作原理が単純で、しかも高速プレート動作により、高速動作が可能。
【０１７２】
４）ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
【０１７３】
５）ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、ブロックユニット内の直列セル数を減らせば、最適化が可能。
【０１７４】
６）設計ルールが緩く、ソフトエラーが厳しい状況では、ブロックユニットの直列セル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良い。
【０１７５】
７）ブロックユニット内の複数のセルで、増幅トランジスタと、書き込みトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【０１７６】
８）左右のブロックユニットで増幅トランジスタや、ブロック書き込み選択トランジスタを共有すれば、さらにこれらのオーバヘッドは小さい。
【０１７７】
９）分極反転のための負荷容量として、選択したブロックユニットの反対側のブロックユニットの内部容量を用いることにより、ほぼ安定に動作が可能。
【０１７８】
10）ブロックユニットのセル数を変えることにより、自由に負荷容量の調整が可能。
【０１７９】
11）サブビット線の信号でビット線対の同じ側のビット線を増幅トランジスタで駆動することによりビット線に一定量の電位差が発生し、簡単なキャパシタカップリング型のダミーセルが利用し易い。
【０１８０】
（第１３の実施形態）
図２８は、本発明の第１３の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図２８（ａ）は図１の回路図に対応して、トランジスタの位置も図１と同じ配置である。図２８（ｂ）は図２６の回路図に対応して、トランジスタの位置も図２６と同じ配置である。このように、図１、図２６は等価回路自身でも本発明の効果があるばかりでなく、トポロジ的にも細密配置の効果がある。
【０１８１】
図２９は、図２８（ａ）の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図である。複数層重ねると判りにくいため、同じレイアウトの各層を図３０から図３２に分けて表示してある。各レイヤ表示として、拡散層をＡＡ、ゲート層をＧＣ、上部電極層をＴＥ、下部電極層をＢＥ、強誘電体層をＦＥ、ビット線層をＢＬ、拡散層−下部電極層間コンタクトをＡＡ−ＢＥ−Ｃ、拡散層−上部電極層間コンタクトをＡＡ−ＴＥ−Ｃ、ゲート層−下部電極層間コンタクトをＧＣ−ＢＥ−Ｃ、上部電極層−ビット線層間コンタクトをＴＥ−ＢＥ−Ｃと定義している。上部電極層，下部電極層は強誘電体キャパシタの上下電極層を意味する。
【０１８２】
図３０において、Ｑ６，Ｑ５が増幅トランジスタのチャネル部を示し、Ｑ７，Ｑ８がブロック書き込み選択トランジスタのチャネル部を示す。サブビット線／ＳＢＬ，ＳＢＬは図３１に示すように、下部電極層（ＢＥ）を引き回すことにより、容易にビット線となるビット線層（ＢＬ）の下に形成できる。図２９から図３２で判るように、増幅トランジスタとブロック書き込み選択トランジスタを左右のブロックユニットにより素子数を減らし、さらにＶＳＥ端子部は増幅トランジスタＱ６，Ｑ５のソースを共有し、また増幅トランジスタのドレインとブロック書き込み選択トランジスタのドレインで拡散層を共有し、さらにセルトランジスタのドレインとブロック書き込み選択トランジスタのソースで拡散層を共有するため、非常にコンパクトなレイアウトになっている。
【０１８３】
図２８において、セルサイズを４Ｆ2 とすると、プレート駆動部，増幅トランジスタ部，ブロック書き込み選択トランジスタ部を含む、ブロック平均のセルサイズは、ブロックユニットのセル直列接続数が１６直列で、５Ｆ2 サイズ、３２直列で４．５Ｆ2 サイズ、６４直列で４．２５Ｆ2 サイズと、自己増幅機能があるにも係らず極めて小さなセルとなる。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【０１８４】
図３３は、図２８（ｂ）の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図である。複数層重ねると判りにくいため、同じレイアウトの各層を図３４から図３６に分けて表示してある。レイヤ構成及びレイヤの別けかたは、図３０から図３３と同じである。図２６の回路構成を実現するには、図３０におけるトランジスタＱ５、Ｑ６のトランジスタのＧＣ、ＧＣ−ＢＥ−Ｃをチャネルを中心に上下の折り返すだけで実現できている。
【０１８５】
図３７は、図２８（ａ）（ｂ）に共通のプレート選択トランジスタとプレート線の部分の拡大レイアウト図である。図３８及び図３９は、図３７のレイアウトの一部の層のレイアウトを示す。プレート線も隣接のセルブロックで共有することにより、この部分の面積を半減できている。図３７で／ＰＬＢ’側が隣接する他のセルブロック部である。プレート線にはＴＥを用いて、２ビット線毎に、拡散層ＡＡとコンタクトを取ることにより、フォールデッドＢＬ方式を実現している。
【０１８６】
（第１４の実施形態）
図４０〜図４３は、本発明の第１４の実施形態に係わる半導体記憶装置を示す素子構造断面図であり、特に強誘電体メモリのブロック構成例を示している。
【０１８７】
図４０は２８（ａ）のレイアウト構成の左側の断面図に対応し、図４１は２８（ａ）のレイアウト構成の右側の断面図に対応している。図４０及び図４１の各図（ａ），（ｂ），（ｃ）は、ビット線方向で、／ＢＬ中央，／ＢＬとＢＬの中間，ＢＬ中央で割った時の断面図に対応する。ＢＥを巧みに用いることによりコンパクトで、設計余裕がありつつ自己増幅機能を実現していることが判る。
【０１８８】
図４２及び図４３は、構成が図４０及び図４１と類似しているがこれらと大きく異なる点は、強誘電体キャパシタが下部電極間に形成されている点である。これにより、メモリセル部の強誘電体キャパシタがセルフアラインで形成されるメリットがある。サブビット線の配線はＢＥで配設できていることが判る。
【０１８９】
（第１５の実施形態）
図４４は、本発明の第１５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態の回路構成及び効果は、図１とほぼ同じである。図１と異なる点は、サブビット線／ＳＢＬ，ＳＢＬに負荷容量安定用キャパシタＣ１０を接続して、他端を固定電位ＶＬに接続した点である。
【０１９０】
固定の安定負荷容量を追加することにより、図４で示した、選択したワード線の位置により負荷容量が変化して、動作点がずれる問題を克服できる。さらに、デバイスの縮小がそれ程進んでいなく、反対側のブロックユニットだけでは、負荷容量が不足する場合にも適用できる。また、デバイスの縮小がそれ程進んでいなく、負荷容量を稼ぐために、ブロックユニットのセル数を多くして、読み出し遅延が増大するのも防げる。
【０１９１】
図４５は、図４４の具体的な動作例を示す信号波形図である。これは、(1/2)VBLHプリチャージ方式の場合で、図２と動作は同じである。図４６は、図４４の具体的な別の動作例を示す信号波形図である。これは、 VBLHプリチャージ方式の場合で、図３と動作は同じである。但し、サブビット線の読み出し電位は負荷容量変化により異なる。
【０１９２】
（第１６の実施形態）
図４７は、本発明の第１６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図２６の構成に負荷容量Ｃ１０を追加した場合を示している。効果は、図４４と同じである。図４８は、図４７の具体的な動作例を示す信号波形図である。Ｖssビット線プリチャージ方式を示し、図２７と動作は同じである。
【０１９３】
図４９は、図４７の具体的な別の動作例を示す信号波形図である。これは、ビット線 (1/2)VBLHプリチャージ方式を示す。図２７の説明で示した増幅トランジスタのしきい値を変えて、ビット線 (1/2)VBLHプリチャージ方式を実現しても良いし、図４９に示すように、増幅トランジスタ動作時にＶＬ線を持ち上げて、サブビット線電位を上げ、増幅トランジスタをＯＮさせても良い。
【０１９４】
（第１７の実施形態）
図５０及び図５１は、本発明の第１７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図５０の構成は、図４４の負荷容量を強誘電体キャパシタで実現した場合である。図５１の構成は、図４７の負荷容量を強誘電体キャパシタで実現した場合である。
【０１９５】
強誘電体キャパシタには常に正或いは負のバイアスしかかからないように設計すれば、分極反転することなく、負荷容量として利用できる。例えば、ＶＬをＶssに設定して、メモリ出荷前に一度動作させ、サブビット線を VBLH にしておけば、その後Zこの強誘電体キャパシタが分極反転することは無くなる。
【０１９６】
（第１８の実施形態）
図５２は、本発明の第１８の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。これは、ブロック書き込み選択トランジスタ及び増幅トランジスタ部分のレイアウトを示している。
【０１９７】
図５３は図５２のレイアウト図の一部レイヤ層を表示したものであり、図５４は図５２のレイアウト図の一部レイヤ層を表示したものである。図５２〜図５４において、（ａ）は、図２９と対比して、増幅トランジスタのサイズのチャネル長Ｌ側を大きくした場合を示す、これにより、サブビット線の負荷容量の一定成分が増加できる。（ｂ）は、図４４に対応して、強誘電体の安定用キャパシタを追加した場合を示している。この例では、１セルブロックに４個の安定用ＦＥを追加している。
【０１９８】
（第１９の実施形態）
図５５は、本発明の第１９の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図１のセルブロックから右上下のブロックユニットを取り除いた構成のものであり、殆どの効果は図１と同じである。左右のブロックユニットの選択が無い分、プレート選択信号及びプレート選択トランジスタが不要になり、プレートはブロックユニットに直に接続される。図４で示した選択するワード線の位置による負荷容量の変化が激しいが、これはダミーセルで対応できるし、図５２（ａ）のようなトランジスタサイズを大きくして対応できる。
【０１９９】
図５６は、図５５の具体的な動作例を示す信号波形図である。ＷＬ０を下げ、／ＰＬを上げるだけで、サブビット線／ＳＢＬにデータが読み出され、増幅トランジスタを介してこのデータはビット線対の反対のビット線ＢＬに読み出され、センスアンプで増幅される。増幅後のデータは、ブロック書き込み選択信号ＢＳ０をＨｉｇｈにすることでサブビット線に戻され、／ＰＬをＨｉｇｈからＬｏｗに駆動することにより、“１”，“０”データがセルに書き戻される。その後、ＢＳ０を下げ、ＷＬ０を上げると、自動的にサブビット線の全てのノードはＶssになる。ビット線もイコライズすることにより、図１と同様 (1/2)VBLHに戻され、スタンドバイ状態になる。
【０２００】
図５７は、図５５の具体的な別の動作例を示す信号波形図である。図５６と異なる点は、ビット線が VBLH 電位プリチャージである点のみである。このように、図１とほぼ同様な効果、ほぼ同様な動作が可能となる。
【０２０１】
（第２０の実施形態）
図５８は、本発明の第２０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図５５と異なる点は、図１と図２６の違いと同様、増幅トランジスタがつながるビット線が、書き込み用ビット線と同じである点である。
【０２０２】
図５９は、図５８の具体的な動作例を示す信号波形図である。Ｖssビット線プリチャージにより、図２７と図５６を足し合せた動作が可能である。
【０２０３】
（第２１の実施形態）
図６０は、本発明の第２１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図５５の構成とことなる点は、負荷容量安定用常誘電体キャパシタが追加された点である。
【０２０４】
図６１は図６０の具体的な動作例を示す信号波形図であり、図６２は図６０の具体的な動作例を示す信号波形図である。それぞれ図５６、図５７と同じ動作が可能で、サブビット線の読み出し電位のみ異なる。
【０２０５】
（第２２の実施形態）
図６３は、本発明の第２２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。これは、図５８と同様の構成で、図５８の構成と異なる点は、負荷容量安定用常誘電体キャパシタが追加された点である。
【０２０６】
図６４は、図６３の具体的な動作例を示す信号波形図である。これは、図５９と同じ動作が可能で、サブビット線の読み出し電位のみ異なる。
【０２０７】
（第２３の実施形態）
図６５〜図７８は、本発明の第２３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図６５の構成は、図６０の常誘電体キャパシタの負荷容量の替わりに強誘電体キャパシタを用いた点のみ異なる。図６６の構成は、図６３の常誘電体キャパシタの負荷容量の替わりに強誘電体キャパシタを用いた点のみ異なる。
【０２０８】
図６７の構成は、これは図５５と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。ブロック書き込み選択トランジスタと増幅トランジスタを分けて配置している。図６８の構成は、図６０と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【０２０９】
図６９の構成は、図６５と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図７０の構成は、図５８と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。ブロック書き込み選択トランジスタと増幅トランジスタを分けて配置している。
【０２１０】
図７１の構成は、図６３と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図７２の構成は、図６６と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【０２１１】
図７３の構成は、図６７と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図７４の構成は、図６８と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【０２１２】
図７５の構成は、図６９と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。図７６の構成は、図７０と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【０２１３】
図７７の構成は、図７１と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。７８の構成は、図７２と等価回路は同じ、効果も同じであるが、トランジスタ配置位置のトポロジが異なる。
【０２１４】
（第２４の実施形態）
図７９は、本発明の第２４の実施形態に係わる半導体記憶装置を示す平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図７９（ａ）は、図５５の回路図に対応して、トランジスタ配置のトポロジも対応している。図７９（ｂ）は、図６７の回路図に対応して、トランジスタ配置のトポロジも対応している。図７９（ｃ）は、図７６の回路図に対応して、トランジスタ配置のトポロジも対応している。
【０２１５】
図８０（ａ）〜（ｃ）は、図７９（ａ）〜（ｃ）のレイアウトにおける一部の層のレイアウトを示す。同様に図８１（ａ）〜（ｃ）は、図７９（ａ）〜（ｃ）のレイアウトにおける一部の層のレイアウトを示す。どのレイアウト図面も、設計ルールを厳しくすることなく、ピッチの厳しセルアレイ内に自己増幅機能を搭載できている。
【０２１６】
（第２５の実施形態）
図８２は、本発明の第２５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態は、図１とほぼ同様の回路構成，動作，効果を持つが、異なる点は、プレート選択信号が２種類（ＰＳＡ０，ＰＳＡ１）に分けられ、その分プレート線が１種類に変更になった点である。
【０２１７】
図８３は、図８２の具体的な動作例を示す信号波形図である。図２と動作が異なる所を説明すると、スタンドバイ状態からアクティブ状態への変化時、右上ブロックユニット，右下ブロックユニット，左下ブロックユニットとプレートを接続制御するプレート選択信号（ＰＳＢ０，ＰＳＢ１，ＰＳＡ１）をＨｉｇｈからＬｏｗに下げ、各ブロックユニットとプレートを切り離す。このとき、左上ブロックユニットとプレートＰＬＡとを接続制御するプレート選択信号（ＰＳＡ０）のみＨｉｇｈのままにしておく。それと同時或いは前後して、ワード線ＷＬＡ０を下げる。
【０２１８】
次いで、ＰＬＡのみＬｏｗからＨｉｇｈにすることにより、４個のブロックユニットの内、左上ブロックユニット内のセルデータがサブビット線／ＳＢＬに読み出され、これを増幅トランジスタで増幅してビット線ＢＬに伝え、これをセンスアンプで増幅する。その後、ＢＳ０をＨｉｇｈにしてデータの再書き込みを行う。スタンドバイに戻るには、ＢＳ０を下げ、ＰＳＡ１，ＰＳＢ０，ＰＳＢ１を上げ、ＷＬＡ０を上げれば良い。
【０２１９】
（第２６の実施形態）
図８４は、本発明の第２６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図８２とほぼ同様の回路構成，動作，効果を持つが、異なる点は、負荷容量の安定用常誘電体キャパシタを備えた点である。
【０２２０】
図８５は、図８４の具体的な動作例を示す信号波形図である。サブビット線の電位が異なる以外の動作は、図８３と同じである。
【０２２１】
（第２７の実施形態）
図８６は、本発明の第２７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図８２とほぼ同様の回路構成，動作，効果をもつが、異なる点は、負荷容量の安定用強誘電体キャパシタを備えた点である。
【０２２２】
（第２８の実施形態）
図８７は、本発明の第２８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。本実施形態は、先に説明した先願発明（特願平９−１５３１３７号，特願平９−３４６４０４号）と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、セルトランジスタのゲートは、ワード線ＷＬＡ０〜ＷＬＡ３，ＷＬＢ０〜ＷＬＢ３に接続される。
【０２２３】
１つのセルブロックは、４個（多数個も可能）の直列接続されたメモリセルで構成されており、一端はプレート（／ＰＬＡ，ＰＬＡ）に接続されている。ここまでは先願と同じである。本実施形態においては、セルブロックの他端は、セルブロック選択トランジスタを介してサブビット線／ＳＢＬに接続されている。複数個のセルブロックが、サブビット線／ＳＢＬに接続されている。同様に、サブビット線ＳＢＬ側にも複数個のセルブロックが接続されている。
【０２２４】
この図では、具体的に言うと４個のセルブロック、即ちＷＬＡ０〜ＷＬＡ３をゲート、／ＰＬＡをプレート、ＢＳＡ０をセルブロック選択信号とし、／ＳＢＬに接続される左上セルブロックと、ＷＬＡ０〜ＷＬＡ３をゲート、ＰＬＡをプレート、ＢＳＡ１をセルブロック選択信号とし、ＳＢＬに接続される左下セルブロックと、ＷＬＢ０〜ＷＬＢ３をゲート、／ＰＬＢをプレート、ＢＳＢ０をセルブロック選択信号とし、／ＳＢＬに接続される右上セルブロックと、ＷＬＢ０〜ＷＬＢ３をゲート、ＰＬＢをプレート、ＢＳＢ１をセルブロック選択信号とし、ＳＢＬに接続される左上セルブロックとがある。
【０２２５】
トランジスタＱ３１は、サブビット線（／ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線ＢＬに接続しており、このトランジスタＱ３１を用いて／ＳＢＬの電位を増幅してビット線ＢＬに伝える。トランジスタＱ３３は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳＸ０をＨｉｇｈにして、ビット線／ＢＬからの書き込み電位を、トランジスタＱ３３を介してサブビット線／ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【０２２６】
トランジスタＱ３２は、サブビット線（ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線／ＢＬに接続しており、このトランジスタＱ３２を用いてＳＢＬの電位を増幅してビット線／ＢＬに伝える。トランジスタＱ３４は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳＸ１をＨｉｇｈにして、ビット線ＢＬからの書き込み電位を、トランジスタＱ３４を介してサブビット線ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【０２２７】
トランジスタＱ３５，Ｑ３６は、サブビット線プリチャージ信号ＳＢＥをゲート入力として、サブビット線／ＳＢＬ，ＳＢＬをある電位（ＶＳＢ）にプリチャージするのに用いる。上記サブビット線と複数個のセルブロックと、増幅トランジスタ，ブロック書き込み選択トランジスタ，サブビット線プリチャージトランジスタを含むユニットを、ここではゲインセルブロックとする。
【０２２８】
ビット線対（／ＢＬ，ＢＬ）には、複数個の前記ゲインセルブロックが接続されている。この図の例では、３個までのゲインセルブロックが表示されているが、何個でも良い。そして、ビット線対（／ＢＬ，ＢＬ）は右端でセンスアンプ回路に接続されている。図８７では省略してあるが、この図８７の構成をワード線方向に複数個配置して、１つのセルアレイを構成する。
【０２２９】
本実施形態の特徴を簡単に言うと、図１はセルブロック内で自己増幅機能を有していたが、図８７では、同じサブビット線に接続される複数のセルブロックで自己増幅機能を有して、これをさらに上の階層のビット線対に接続して、これをセンスアンプ回路に接続する構成を取る。従来ＦＲＡＭが有効な領域よりは微細化が進み、図１が有効な領域ほどは微細化が進んでいなく、メモリセルの強誘電体キャパシタの分極量と比較して、セルブロック内の寄生容量が小さい場合有効であり、複数セルブロックが接続されるサブビット線を負荷容量として、セルデータを読み出し、これを増幅トランジスタで増幅して、ビット線に信号を読み出し、センスアンプで増幅する形態を取る。
【０２３０】
図８８は、図８７の具体的な動作例を示す信号波形図である。この動作図を参考に図８７の動作，効果を説明する。図８８は、セルトランジスタＱ３７と強誘電体キャパシタＣＦ３で構成されるメモリセルのデータを読み出し、再書き込みする場合の動作例を示す。
【０２３１】
まずスタンドバイ時は、全てのワード線ＷＬＡ０〜３，ＷＬＢ０〜３は昇圧電位Ｖpp、全てのプレート線／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢは０Ｖ、セルブロック選択信号ＢＳＡ０，ＢＳＡ１，ＢＳＢ０，ＢＳＢ１は０Ｖ、セルトランジスタは全てＯＮしており、全てのセルの強誘電体キャパシタの両端は電気的にショートされて、さらにセルブロック内のこれらセルキャパシタの両端の電位は、プレート線が０Ｖのため全て０Ｖになっている。また、ブロック書き込み選択信号は全て０Ｖにしておくことにより、トランジスタＱ３８，Ｑ３９はＯＦＦしており、セルブロックとサブビット線は分離している。
【０２３２】
また、サブブロック選択プリチャージ信号ＳＢＥはＨｉｇｈにしてあり、サブビット線／ＳＢＬ，ＳＢＬはＶＳＢに接続され、ここではＶＳＢ＝０Ｖに設定してあるので、サブビット線／ＳＢＬ，ＳＢＬは０Ｖになっている。サブビット線／ＳＢＬ，ＳＢＬが０Ｖ、ＶＳＥが０Ｖのため、増幅トランジスタＱ３１，Ｑ３２もＯＦＦしているし、ブロック書き込み選択信号ＢＳＸ０，ＢＳＸ１も０Ｖになっているため、ブロック書き込み選択トランジスタＱ３３，Ｑ３４もＯＦＦしている。よって、ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬは完全に分離されている。
【０２３３】
ビット線／ＢＬ，ＢＬは従来ＦＲＡＭにおいては０Ｖにプリチャージする必要があったが、本発明においては、従来ＤＲＡＭと同様に (1/2)VBLHにプリチャージすることができる。
【０２３４】
動作時は、選択したセルブロックの、例えば左上のセルブロックのメモリセル（Ｑ３７，ＣＦ３）選択時の動作を説明する。まず、選択メモリセルにつながるワード線ＷＬＡ２を０Ｖに下げ、セルトランジスタＱ３７をＯＦＦする。同時に或いは前後して、サブビット線を固定するサブブロック選択プリチャージ信号ＳＢＥを下げ、サブブロック選択プリチャージトランジスタＱ３５，Ｑ３６をＯＦＦする。さらに、ビット線／ＢＬ，ＢＬを (1/2)VBLHのままフローティングにする。
【０２３５】
ここで、その他のセルブロックのセルブロック選択トランジスタＱ３９，Ｑ４０，Ｑ４１はＯＦＦしたままである。これにより、セルトランジスタＱ３７はＯＦＦ、Ｑ３８はＯＮ、サブビット線／ＳＢＬはフローティングであるため、選択したセルの強誘電体キャパシタＣＦ３の右側の端子からセルブロック内、さらにサブビット線／ＳＢＬまでは全てつながり、かつ０Ｖでフローティングになる。
【０２３６】
次に、選択した左上のセルブロックに接続されるプレート／ＰＬＡのみを０Ｖから VBLH に上げる。ＰＬＡから選択した強誘電体キャパシタの左側端子まで VBLH 電位が印加される。このとき、ＣＦ３の右側の端子からセルブロック選択トランジスタまでと／ＳＢＬの容量が負荷容量ＣＬとなり、強誘電体キャパシタに“１”データが書き込んであれば、分極反転して、セルデータがサブビット線／ＳＢＬに読み出され、／ＳＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。強誘電体キャパシタに“０”データが書き込んであれば、分極反転せず、ＣＦ３の常誘電体成分容量とＣＬの容量比分だけ、サブビット線／ＳＢＬの電位上がり、／ＳＢＬの電位はＶｏとなる。
【０２３７】
このとき、対をなすサブビット線ＳＢＬの電位は、Ｑ３９，Ｑ４１がＯＦＦのため、０Ｖのままである。ここで、ＶＳＥ電位を０Ｖに設定しておくと、増幅トランジスタＱ３１のゲート電位は“１”データ時に２Ｖｓ＋Ｖｏ、“０”データ時にＶｏ、ソース電位（＝ＶＳＥ）は０Ｖ、ドレイン電位（＝／ＢＬ）は (1/2)VBLHとなり、トランジスタＱ３１のしきい値電圧ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図８８に示すように、“１”データ時にトランジスタＱ３１はＯＮしているため、 (1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ３１を介して、ＶＳＥに電流が流れることにより、 (1/2)VBLHから電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−２Ｖstと定義する。
【０２３８】
逆に、“０”データ時、トランジスタＱ３１はＯＦＦしているため、 (1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ３１を介して、ＶＳＥに電流が流れず、 (1/2)VBLHのままである。このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、／ＢＬ電位を“１”データ時ＢＬ側が下がる電位の半分の電位下げるように設定すると（即ちセンス動作前、(1/2)VBLH-Ｖst）、センスアンプ動作前、“１”データ時、ＢＬは (1/2)VBLH−２Ｖst、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図８７の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは０Ｖ、／ＢＬは VBLH となる。
【０２３９】
また、“０”データ時、ＢＬは (1/2)VBLH、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図８７の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは VBLH 、／ＢＬは０Ｖとなる。
【０２４０】
なお、上記増幅トランジスタのしきい値電圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しきい値の補正のため、ある一定の電位でも良い（即ち、ＶＳＥを０Ｖから上げた分だけ見かけ上増幅トランジスタのしきい値電圧を上げることができる）。
【０２４１】
データの再書き込み時、サブビット線／ＳＢＬに接続されるブロック書き込み制御信号ＢＳＸ０のみＶppに上げる。すると、０Ｖ或いは、 VBLH に増幅されたビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”データ時に／ＳＢＬは VBLH となり、“０”データ時に／ＳＢＬは０Ｖになる。このとき、プレート電位（＝選択強誘電体キャパシタの左側の端子）は VBLH のため、“０”データ時、強誘電体キャパシタには−VBLHの電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“０”データが再書き込みされる。“１”データ時は、その後、プレート／ＰＬＡが０Ｖに下げられ、選択強誘電体キャパシタの左側の端子も０Ｖになった時、強誘電体キャパシタには VBLH の電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“１”データが再書き込みされる。
【０２４２】
これら一連の動作において、ＳＢＬ電位はずっと０Ｖのままなので、下の左右セルブロックのデータは保持されたまま安定であるし、Ｑ４０もＯＦＦしているため、右上のセルブロックのデータも安定である。例えば、外部から異なるデータを書き込む場合（ライト・モード）や、データの読み出し後に外部データを書き込む場合（リード・モディファイ・ライト）、ＢＳ０がＨｉｇｈになったあと書き込めば良い。
【０２４３】
再書き込み終了後は、まずブロック書き込み選択信号ＢＳＸ０をＨｉｇｈから０Ｖに下げる。これにより、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その後、ＷＬＡ２を上げ、さらにセルブロック選択信号ＢＳＡ０を下げると、選択されていたセルの強誘電体キャパシタは電気的にショートされ、全てのセルブロック内のノードは０Ｖになる。これら動作と同時に或いは前後して、ビット線対／ＢＬ、ＢＬを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、ＳＢＥをＨｉｇｈに戻せば、サブビット線対も０Ｖにさがり、スタンドバイ状態に戻る。
【０２４４】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来ＤＲＡＭ同様従来ＦＲＡＭの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【０２４５】
以上、図８７の回路図と図８８の動作例で示したように、先願と同じように、強誘電体キャパシタとセルトランジスタを並列接続して、１セルとしてこれを複数直列接続して、これにブロック選択トランジスタを接続してセルブロックを構成することにより、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能となる。
【０２４６】
また、従来のＦＲＡＭにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ２乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらず、ビット線容量がそれほど減少しないため、読み出し信号量が減少して動作が困難になる問題点が合った。これに対し本実施形態では、サブビット線を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、セルブロックからサブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。
【０２４７】
このとき、強誘電体キャパシタが分極反転するときの負荷容量ＣＬは、ＣＦ３の右側の端子からセルブロック選択トランジスタまでとサブビット線／ＳＢＬの総計容量となり、サブビット線に接続されるセルブロック数を、先願のビット線に接続されるセルブロック数より少なくしてやれば、ビット線容量に比べて大幅に小さい値を取ることができ、強誘電体キャパシタサイズが小さくなっても、／ＳＢＬに読み出される信号量、即ち“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差の１／２であるＶｓの値は、大きな値を取ることが可能になる。これを増幅トランジスタＱ３１で増幅するため、いくらビット線／ＢＬ，ＢＬの容量が大きくても安定動作が可能となる。
【０２４８】
例えば、サブビット線に接続されるセルブロック数を先願のビット線に接続されるセルブロック数の１／１６にしてやれば、サブビット線の容量はほぼ１／１６となり、強誘電体キャパシタの面積を１／１６に縮小しても動作すると言うわけである。（正確には、セルブロック内の容量も含まれるため、１／１６より大きい値となる、但し、この場合でも、ブロック数を１／３２化等してやれば問題無い）。
【０２４９】
これは逆に言うと、本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できる。即ち、１本のビット線に接続されるゲインセルブロック数をいくらでも増加できるため、従来ＦＲＡＭのような、チップ面積に占めるセンスアンプ面積が１５％〜２０％もある問題を解決して、ビット線に接続されるゲインセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドをほとんど無くすることによりチップサイズを小さくする効果がある。
【０２５０】
本実施形態におけるセルブロック内部の負荷容量ＣＬは、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数を増加してＣＬを大きくして設計し、強誘電体キャパシタサイズが小さい時は、サブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数を減らしてＣＬを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。この２つのサブビット線に接続されるセルブロック数、セルブロックに直列接続されるセル数数のパラメータは独立して選択できる。
【０２５１】
この方式は、セルブロックに直列接続されるセルの容量＋サブビット線の容量で負荷容量ＣＬが決まるわけであり、図１のセルブロックに直列接続されるセルの容量に比べて、大きな値を取り得る。よって、図５に示したように、設計ルールが比較的緩いが、従来ＦＲＡＭでは強誘電体キャパシタの分極量が不足するケースで有効である。例えば世代が進むに従って、ビット線に接続されるゲインセルブロック数を２，４，８，１６，３２，６４と増やして行き、逆にサブビット線に接続されるセルブロック数を６４，３２，１６，８，４，２と減らして行けば良い。
【０２５２】
このとき、選択したワード線の位置により、セル内の容量が変化して負荷容量ＣＬも変化する問題があるため、サブビット線に接続されるセルブロック数が減った場合、セルブロック内のセル数も問題無い程度にへらした方が望ましい。即ち、サブビット線部容量／セルブロック内容量の比率を一定値以上に保つのが望ましい。例えば３以上の方が良い。また、図８７と図１を組み合わせて、即ち図１の増幅トランジスタを無くし、ブロック書き込み選択トランジスタをブロック選択トランジスタとしたものをセルブロックとして、図８７のような構成を取ると、負荷容量はブロックユニット内部容量＋反対側のブロックユニット内部容量＋サブビット線容量となり、より負荷容量が安定する。
【０２５３】
負荷容量ＣＬが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。この問題に対して、上記直列セル数、サブビット線に接続されるセルブロック数の調整が有効であることは図１、図２、図４の説明から言うまでもない。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、これら数を増加させ負荷容量を追加してやれば、Ｑｓ＝Ｖｓ×ＣＬであり、多少Ｖｓが減ってもＱｓが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。
【０２５４】
設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、これら数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良いことが分かる。従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図２３７（ｄ）のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。
【０２５５】
従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図２３７（ｄ）のセルと同じ安定動作，正常動作を可能にしつつ、本実施形態によれば、１個のセルブロック内のセル数を増加するほど、１本のサブビット線に接続されるセルブロック数が増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【０２５６】
図８７、図８８の動作のもう１つの特徴は、セル信号により／ＳＢＬの電位が上がると、増幅トランジスタにより、ビット線対の反対側のＢＬの電位を下げる方式である。ビット線に読み出された信号をセンスアンプで増幅すると、／ＢＬ側を上げる結果となり、ブロック書き込み選択トランジスタを介して／ＳＢＬ電位を正に上げるように再書き込みでき、つじつまが合う、この方式の場合、必ず増幅トランジスタのソース側がＶＳＥとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の電位がそのまま、ゲート−ソース間電位となり、ビット線の電位に拘わらず“１”データの場合増幅トランジスタが常にＯＮ、“０”データの場合常にＯＦＦと制御し易いことが特徴である。
【０２５７】
言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (1/2)VBLHと大きく５極管動作であり、定電流駆動であるため、ダミーセルが製造し易いことを意味する。もちろん図８７の回路は１セルに1個の情報を記憶する１トランジスタ＋１キャパシタ方式であるが、２セルに１個の情報を記憶する２トランジスタ＋２キャパシタ方式が動作を変えるだけで実現できる。
【０２５８】
これは図８８において、／ＰＬＡばかりでなくＰＬＡも駆動して、ＢＳ０ばかりでなくＢＳ１もＬｏｗ→Ｈｉｇｈ→Ｌｏｗと駆動すれば容易に実現できる。例えば、１トランジスタ＋１キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシーで置換え、実際の製品としては、信頼性の高い２トランジスタ＋２キャパシタ方式で動作させる方法とかがこれに当てはまる。
【０２５９】
また本実施形態によれは、図８８に示すように、従来ＦＲＡＭに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。本方式おいて、ＷＬＡ０を下げるタイミングとビット線及びサブビット線のイコライズを解除するタイミングが同時に行えるメリットを考慮すると、上のオーバヘッドは相殺できる。
【０２６０】
また従来ＦＲＡＭは、各セル毎にプレートを分離する必要がある上、プレートの強誘電体キャパシタの負荷が大きい点、プレート抵抗が大きい点、プレートドライバサイズを大きくできない（大きくすると、ワード線１本毎にプレートドライバがあるためチップサイズ増）ためドライバの駆動能力低い等、プレート動作が遅い問題点が合った。これに対し本実施形態は先願を同じく、プレートドライバが複数のワード線で共有でき、駆動能力大、プレート線が本数が少ないため、メタル配線にしたり配線幅が大きくできたりと抵抗成分が小さい上、負荷容量は殆ど強誘電体キャパシタ容量で決まるため変わらず、結果として高速プレート駆動が可能となる。
【０２６１】
以上、図８７と図８８の効果をまとめると、
１）先願と同様に、４Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【０２６２】
２）設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【０２６３】
３） (1/2)Ｖdd（＝VBLH）ビット線プリチャージが適用でき、低消費電力，低ノイズ。
４）従来ＦＲＡＭと同様動作原理が単純で、しかも高速プレート動作により高速動作が可能。
【０２６４】
５）ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるセルブロック数を多くでき、結果としてセンスアンプ面積を低減できる。
６）ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、セルブロック内の直列セル数や、サブビット線に接続されるセルブロック数を減らせば、最適化が可能。
【０２６５】
７）設計ルールが緩く、ソフトエラーが厳しい状況では、セルブロックの直列セル数や、サブビット線に接続されるセルブロック数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、直列セル数や、サブビット線に接続されるセルブロック数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【０２６６】
８）複数のセルブロックで、増幅トランジスタと、書き込みトランジスタ、サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【０２６７】
９）分極反転の為の負荷容量として、サブビット線の容量を利用でき、ほぼ安定に動作が可能。
10）セルブロックのセル数、サブビット線に接続されるセルブロック数を変えることにより、自由に負荷容量の調整が可能。
【０２６８】
11）サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより安定な増幅動作が可能となる。
12）サブビット線の寄生容量が負荷容量となりうるため、セルブロック内の寄生容量だけでは、負荷容量が不足な、微細化が進んでいるがそれほどでは無い領域から、従来のＦＲＡＭ構成では、僅かにメモリセルの強誘電体キャパシタの分極量が不足する領域までの広いレンジをカバー可能である。
【０２６９】
図８９〜図９１は、図８７の具体的な別の動作例を示す信号波形図である。いずれも、図８７のゲインセルブロック構成で、図９のセンスアンプ回路を用いた場合の動作波形例を示している。図８９は図１２（ｂ）のキャパシタカップリング型ダミーセルを用いた場合を示し、図９０は図１６（ａ）の定電流型ダミーセルを用いた場合を示し、図９１は図１６（ｂ）の定電流型ダミーセルを用いた場合を示す。もちろん図８７の構成でも、固定のサブビット線容量に選択したワード線の位置により変化するセルブロック内容量を持つため、負荷容量は多少変化する。よってもちろん、図１２（ｃ）、図１６（ｃ）タイプのダミーセルが可能だし、図８７をベースに改良したメモリセルを用いるダミーセルも可能である。
【０２７０】
（第２９の実施形態）
図９２は、本発明の第２９の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図９３は、図９２の具体的な動作例を示す信号波形図である。
【０２７１】
図９２は、図８７とほぼ同一の構成であり、殆どの効果が図８７と同じである。異なる点は、サブビット線／ＳＢＬをゲート入力とする増幅トランジスタのソースがビット線／ＢＬ側に接続され、ドレインがＶＳＥ電位に接続される。サブビット線ＳＢＬをゲート入力とする増幅トランジスタのソースがビット線ＢＬ側に接続され、ドレインがVSE電位に接続される点である。即ち、読み出すビット線と、書き込みを行うビット線が同じビット線／ＢＬ或はＢＬである点である。
【０２７２】
図９３の動作では、ＶＳＥがビット線プリチャージ電圧より高く設定されており、増幅トランジスタにより、増幅トランジスタがＯＮ時、ビット線が上に増幅して上がることが分かる。ビット線対はＶssプリチャージが望ましいが、Ｖｔ設定により図９３のような (1/2)VBLHプリチャージ方式が適用できる。
【０２７３】
（第３０の実施形態）
図９４は、本発明の第３０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図９５は、図９４の具体的な動作例を示す信号波形図である。
【０２７４】
図９４は図８７とほぼ同一の構成であり、殆どの効果が図８７と同じである。異なる点は、図８７の左上下のセルブロックをワード線方向を軸に折り返し、右上下のセルブロックをワード線方向を軸に折り返している点である。これにより、左上下のセルブロックと右上下のセルブロックの２種類のプレート線を共有できるメリットがあることが分かる。なお、図８７の例でも４個以上のセルブロックを同じサブビット線に接続する場合も同様にプレートは共有できる。
【０２７５】
図９５は、図９４の具体的動作例を示す。プレートが共有されて動作している点を除けば動作は図８８と同じである。
【０２７６】
（第３１の実施形態）
図９６は、本発明の第３１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図９７は、図９６の具体的な動作例を示す信号波形図である。
【０２７７】
図９６と図９７は、図９２と図９３の回路及び動作で、図９４及び９５と同様にセルブロックを折り返した場合を示す。
【０２７８】
（第３２の実施形態）
図９８は、本発明の第３２の実施形態に係わる半導体記憶装置を示す回路構成図である。図９８は図８７とほぼ同様の構成であり、殆どの効果が図８７と同じである。異なる点は、図８７では上のセルブロックと下のセルブロックで、ブロック選択信号を２種類に分けていたが、図９８においては１種類のブロック選択信号（ＢＳＡ，ＢＳＢ）で制御している。
【０２７９】
図９９は、図９８の具体的な動作例を示す信号波形図である。図９９の動作のように、例えばＷＬＡ２を上げ、ＢＳＡを上げ、／ＰＬＡを上げて、左上のセルブロックのセルをサブビット線に読み出す場合、ブロック選択信号を共有したため、サブビット線と左下のセルブロックの内部ノードは接続される。しかし、スタンドバイ時、サブビット線ＳＢＬを０Ｖにプリチャージ、プレート線ＰＬＡを０Ｖ設定しておけば、サブビット線と左下のセルブロックの内部ノードが接続されても、アクティブ時にＰＬＡは０Ｖのままで、セルブロックの内部ノードは０Ｖのままで、サブビット線ＳＢＬを０Ｖのままのため問題が起こらない。
【０２８０】
（第３３の実施形態）
図１００は、本発明の第３３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図１０１は、図１００の具体的な動作例を示す信号波形図である。
【０２８１】
図１００の回路と図１０１の動作は、図９８と図９９とほぼ同一の構成であり、殆どの効果が図９８及び図９９と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【０２８２】
（第３４の実施形態）
図１０２は、本発明の第３４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図１０３は、図１０２の具体的な動作例を示す信号波形図である。
【０２８３】
図１０２の回路と図１０３の動作は、図９８及び図９９とほぼ同一であり、殆どの効果は図９８及び図９９と同じである。異なる点は、図９４及び図９５と同様にセルブロックを折り返し、プレートを共有化した点である。
【０２８４】
（第３５の実施形態）
図１０４は、本発明の第３５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図１０５は、図１０４の具体的な動作例を示す信号波形図である。
【０２８５】
図１０４の回路と図１０５の動作は、図１０２及び図１０３とほぼ同一であり、殆どの効果が図１０２及び図１０３と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【０２８６】
（第３６の実施形態）
図１０６は、本発明の第３６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【０２８７】
図１０６は図８７とほぼ同一の構成であり、殆どの効果は図８７と同じである。異なる点は、フォールデッドＢＬ構成でプレート駆動読み出し・書き込みを行うため、図８７ではプレート線をサブビット線／ＳＢＬ，ＳＢＬに対応して２種類のプレート線を用いていたのに対し、図１０６においてはプレート線を１種類にして、即ち上のセルブロックと下のセルブロックで同じプレート線を用いている点である。
【０２８８】
図１０７は、図１０６の具体的な動作例を示す信号波形図である。図１０６の方式では (1/2)Ｖdd（=(1/2)VBLH）固定プレート動作が可能となる。アクティブ時、プレート線をＶＰＬ（=(1/2)VBLH）に固定にしたまま、ワード線ＷＬＡ２を下げ、ブロック選択トランジスタ信号ＢＳＡ０を上げると、サブビット線／ＳＢＬが０Ｖにプリチャージされているため、左上のセルブロックの選択したセルの強誘電体キャパシタに自動的に (1/2)VBLHの電圧が印加され、セルデータがサブビット線／ＳＢＬに読み出される。その後の動作は図８７と同じである。
【０２８９】
図８７と異なる点は、データ再書き込み時、サブビット線／ＳＢＬが０Ｖ或いはＶＢＬＨにフル振幅されると、プレート線が (1/2)VBLHのため、自動的に＋(1/2)VBLH 或いは−(1/2)VBLH の電位が強誘電体キャパシタに印加されるため、データの再書き込みが可能となる。結局プレート固定のままで、データの読み出し，書き込みができる。この動作の時、左下のセルブロックのＷＬＡ２に接続されるメモリセルトランジスタもＯＦＦして、このトランジスタからブロック選択トランジスタまでがフローティングになるが、プレートを駆動しないため、 (1/2)VBLH電位でフローティングになっているだけで問題無い。
【０２９０】
このアクティブ時のフローティングはｐｎ接合リーク等でこのノードの電位が下がってしまう問題を抱えるが、通常のＤＲＡＭ，ＦＲＡＭ等のアクティブ時間は最大１０μｓと規定されており、リークが問題となる２５６ｍｓ等の最大リフレッシュ時間に比べて桁が小さいので問題無いことが判る。
【０２９１】
（第３７の実施形態）
図１０８は、本発明の第３７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。図１０９は、図１０８の具体的な動作例を示す信号波形図である。
【０２９２】
図１０８の回路と図１０９の動作は、図１０６及び図１０７とほぼ同一であり、殆どの効果は図１０６及び図１０７と同じである。異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【０２９３】
（第３８の実施形態）
図１１０及び図１１１は、本発明の第３８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのブロック構成を示している。
【０２９４】
図１１０の回路は、図１０６とほぼ同一の構成であり、殆どの効果は図１０６と同じである。異なる点は、セルブロックを折り返し、プレートを共有化した点である。
【０２９５】
図１１１の回路は、図９８とほぼ同一の構成であり、ほとんどの効果が図９８と同じである。異なる点は、セルブロックを折り返し、プレートを共有化した点である。
【０２９６】
（第３９の実施形態）
図１１２は、本発明の第３９の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのゲインセルブロック構成のレイアウトを示している。図１１２（ａ）は図９４の配置位置のトポロジも対応したレイアウト図を示し、図１１２（ｂ）は図１０２の配置位置のトポロジも対応したレイアウト図を示し、図１１２（ｃ）は図１１０の配置位置のトポロジも対応したレイアウト図を示す。複数層重ねると判りにくいため、同じレイアウトの各層を図１１３から図１１６に分けて表示してある。
【０２９７】
図１１３（ａ）〜（ｃ）は図１１２のレイアウトの一部の層のレイアウトに対応し、図１１４（ａ）〜（ｃ）は図１１２のレイアウトの一部の層のレイアウトに対応し、図１１５（ａ）〜（ｃ）は図１１２のレイアウトの一部の層のレイアウトに対応し、図１１６（ａ）〜（ｃ）は図１１２のレイアウトの一部の層のレイアウトに対応している。
【０２９８】
各レイヤ表示として、拡散層をＡＡ、ゲート層をＧＣ、上部電極層をＴＥ、下部電極層をＢＥ、強誘電体層をＦＥ、サブビット線層をＳＢＬ、ビット線層をＢＬ、拡散層−下部電極層間コンタクトをＡＡ−ＢＥ−Ｃ、拡散層−上部電極層間コンタクトをＡＡ−ＴＥ−Ｃ、ゲート層−下部電極層間コンタクトをＧＣ−ＢＥ−Ｃ、上部電極層−ビット線層間コンタクトをＴＥ−ＢＬ−Ｃ、下部電極−サブビット線層間コンタクトをＢＥ−ＳＢＬ−Ｃ、上部電極−サブビット線層間コンタクトをＴＥ−ＳＢＬ−Ｃ、サブビット線−ビット線間コンタクトをＳＢＬ−ＢＬ−Ｃと定義している。
【０２９９】
上部電極層及び下部電極層は、強誘電体キャパシタの上下電極層を意味する。図２８の配線構成に対して、サブビット線層を１層追加した構成になっており、僅か１層の配線層の追加で、図８７〜図１１１の構成が実現できている。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【０３００】
（第４０の実施形態）
図１１７は、本発明の第４０の実施形態に係わる半導体記憶装置を説明するための素子構造断面図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１１７は、図１１２（ｂ）のレイアウト構成の断面図に対応していて、図１１７の（ａ），（ｂ），（ｃ）は、ビット線方向で／ＢＬ中央，／ＢＬとＢＬの中間，ＢＬ中央で割った時の断面図に対応する。ＢＥを巧みに用いることによりコンパクトで、設計余裕がありつつ自己増幅機能を実現していることが判る。
【０３０１】
（第４１の実施形態）
図１１８は、本発明の第４１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３０２】
従来の１トランジスタ＋１キャパシタ型の強誘電体メモリと同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの直列接続で構成され、セルトランジスタのゲートは、ワード線ＷＬ０〜ＷＬ７に接続される。強誘電体キャパシタの他端はプレート電極（ＰＬ０〜ＰＬ７）に接続されている。
【０３０３】
ここまでは従来ＦＲＡＭと同じである。本実施形態においては、セルトランジスタの他端は、サブビット線／ＳＢＬに接続されている。複数個のセルが、サブビット線／ＳＢＬに接続されている。同様に、サブビット線ＳＢＬ側にも複数個のセルが接続されている。この図では具体的に言うと、／ＳＢＬに４個のメモリセル、ＳＢＬに４個のメモリセルが接続されている。各メモリセルのプレート電極は各々分離されている（ＰＬ０〜ＰＬ７）。
【０３０４】
トランジスタＱ４２は、サブビット線（／ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線ＢＬに接続しており、このトランジスタＱ４２を用いて／ＳＢＬの電位を増幅してビット線ＢＬに伝える。トランジスタＱ４５は逆に、再書き込み時、あるいは書き込み時、ブロック書き込み選択信号ＢＳ０をＨｉｇｈにして、ビット線／ＢＬからの書き込み電位を、トランジスタＱ４５を介してサブビット線／ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【０３０５】
トランジスタＱ４３は、サブビット線（ＳＢＬ）をゲート入力として、ソースをＶＳＥ電位に接続して、ドレインをビット線／ＢＬに接続しており、このトランジスタＱ４３を用いてＳＢＬの電位を増幅してビット線／ＢＬに伝える。トランジスタＱ４６は逆に、再書き込み時或いは書き込み時、ブロック書き込み選択信号ＢＳ１をＨｉｇｈにして、ビット線ＢＬからの書き込み電位を、トランジスタＱ４６を介してサブビット線ＳＢＬに伝え、セルにデータを再書き込みするのに用いている。
【０３０６】
トランジスタＱ４７，Ｑ４８は、サブビット線プリチャージ信号ＳＢＥをゲート入力として、サブビット線／ＳＢＬ，ＳＢＬをある電位（ＶＳＢ）にプリチャージするのに用いる。上記、サブビット線と複数個のセルブロックと、増幅トランジスタ，ブロック書き込み選択トランジスタ，サブビット線プリチャージトランジスタを含むユニットを、ここではゲインセルブロックとする。ビット線対（／ＢＬ，ＢＬ）には、複数個の前記ゲインセルブロックが接続されている。この数は設計により何個でも良い。そして、ビット線対（／ＢＬ，ＢＬ）の一端でセンスアンプ回路に接続されている。
【０３０７】
本実施形態の特徴を簡単に言うと、図１１８では、同じサブビット線に接続される複数のセルで自己増幅機能を有して、これをさらに上の階層のビット線対に接続して、これをセンスアンプ回路に接続する構成を取っている、これにより、従来ＦＲＡＭでは、微細化が進み、メモリセルの強誘電体キャパシタの分極量が減少して、セル読み出し信号量が確保できない時代になったとしても、従来ＦＲＡＭのビット線に接続されるセル数より、本実施形態のサブビット線に接続されるセル数を少なく設定すれば、軽いサブビット線を負荷容量として、セルデータを読み出すため、十分なサブビットへの読み出し信号量が確保できる。これを増幅トランジスタで増幅して、ビット線に信号を読み出し、センスアンプで増幅する形態を取る。
【０３０８】
図１１９は、図１１８の具体的な動作例を示す信号波形図である。この動作図を参考に図１１８の動作及び効果を説明する。図１１９は、セルトランジスタＱ４９と強誘電体キャパシタＣＦ４で構成されるメモリセルのデータを読み出し、再書き込みする場合の動作例を示す。
【０３０９】
まずスタンドバイ時は、全てのワード線ＷＬ０〜７は０Ｖでセルトランジスタは全てＯＦＦしており、全てのプレート線ＰＬ０〜ＰＬ７は０Ｖ、またブロック書き込み選択信号ＢＳ０，ＢＳ１は全て０Ｖにしてある。また、サブブロック選択プリチャージ信号ＳＢＥはＨｉｇｈにしてあり、サブビット線／ＳＢＬ，ＳＢＬはＶＳＢに接続され、ここではＶＳＢ＝０Ｖに設定してあるので、サブビット線／ＳＢＬ，ＳＢＬは０Ｖになっている。サブビット線／ＳＢＬ，ＳＢＬが０Ｖ、ＶＳＥが０Ｖのため、増幅トランジスタＱ４２，Ｑ４３もＯＦＦしているし、ブロック書き込み選択信号ＢＳ０，ＢＳ１も０Ｖになっているため、ブロック書き込み選択トランジスタＱ４５，Ｑ４６もＯＦＦしている。
【０３１０】
よって、ビット線／ＢＬ，ＢＬとサブビット線／ＳＢＬ，ＳＢＬは完全に分離されている。ビット線／ＢＬ，ＢＬは従来ＦＲＡＭにおいては、０Ｖにプリチャージする必要があったが、本実施形態においては従来ＤＲＡＭと同様に、(1/2)VBLHにプリチャージすることができる。
【０３１１】
メモリセル（Ｑ４９，ＣＦ４）選択時の動作を説明する。まず、サブビット線を固定するサブブロック選択プリチャージ信号ＳＢＥを下げ、サブブロック選択プリチャージトランジスタＱ４７，Ｑ４８をＯＦＦする。本実施形態では、サブビット線の両側にこのサブブロック選択プリチャージトランジスタＱ４７，Ｑ４８が配置されている。さらに、ビット線／ＢＬ，ＢＬを (1/2)VBLHのままフローティングにする。
【０３１２】
次に、ワード線ＷＬ０をＶppに上げ、セルトランジスタＱ４９をＯＮする。次に、選択したセルに対応するプレート線ＰＬ０を０Ｖから VBLH に上げる。このとき、複数のセルが接続されるサブビット線／ＳＢＬの容量が負荷容量ＣＬとなり、強誘電体キャパシタに“１”データが書き込んであれば、分極反転して、セルデータがサブビット線／ＳＢＬに読み出され／ＳＢＬの電位が０Ｖから２Ｖｓ＋Ｖｏに上がる。強誘電体キャパシタに“０”データが書き込んであれば、分極反転せず、ＣＦ４の常誘電体成分容量とＣＬの容量比分だけ、サブビット線／ＳＢＬの電位上がり、／ＳＢＬの電位はＶｏとなる。
【０３１３】
このとき、対をなすサブビット線ＳＢＬの電位は、これに接続される全てのセルトランジスタがＯＦＦであり、ブロック書き込み選択信号ＢＳ１も０Ｖになっているため０Ｖのままである。ここで、ＶＳＥ電位を０Ｖに設定しておくと、増幅トランジスタＱ４２のゲート電位は“１”データ時に２Ｖｓ＋Ｖｏ、“０”データ時にＶｏ、ソース電位（＝ＶＳＥ）は０Ｖ、ドレイン電位（＝／ＢＬ）は (1/2)VBLHとなる。
【０３１４】
そして、トランジスタＱ４２のしきい値電圧ＶｔをＶｏ＜Ｖｔ＜２Ｖｓ＋Ｖｏに設計しておくと、図１１９に示すように、“１”データ時、トランジスタＱ４２はＯＮしているため、 (1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ４２を介して、ＶＳＥに電流が流れることにより、 (1/2)VBLHから電位が下がり始める。ここで、センスアンプ動作前の下がった電位を (1/2)VBLH−２Ｖstと定義する。逆に、“０”データ時、トランジスタＱ４２はＯＦＦしているため、 (1/2)VBLHにプリチャージされているＢＬは増幅トランジスタＱ４２を介して、ＶＳＥに電流が流れず、 (1/2)VBLHのままである。
【０３１５】
このとき、定電流駆動トランジスタを用いたダミーセル等を用いて、／ＢＬ電位を“１”データ時ＢＬ側が下がる電位の半分の電位下げるように設定すると（即ちセンス動作前、(1/2)VBLH-Ｖst）、センスアンプ動作前、“１”データ時、ＢＬは (1/2)VBLH−２Ｖst、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図１１８の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは０Ｖ、／ＢＬは VBLH となる。また、“０”データ時、ＢＬは (1/2)VBLH、／ＢＬは (1/2)VBLH−ＶstとなりＶstの電位差が図１１８の右端のセンスアンプに入力され、フリップフロップ型のセンスアンプで増幅され、ＢＬは VBLH 、／ＢＬは０Ｖとなる。
【０３１６】
なお、上記増幅トランジスタのしきい値電圧は、Ｖｔ＜Ｖｏの領域であった場合、／ＢＬとＢＬの両方が増幅トランジスタがＯＮして、／ＢＬ，ＢＬ電位が下がるわけであるが、この場合でも駆動電流に大きな違いがあり、ダミーセルの駆動電流を適切に設計すれば問題無い。また、ＶＳＥの電位は０Ｖでも良いし、しきい値の補正のため、ある一定の電位でも良い（即ち、ＶＳＥを０Ｖから上げた分見かけ上増幅トランジスタのしきい値電圧を上げることができる）。
【０３１７】
データの再書き込み時、サブビット線／ＳＢＬに接続されるブロック書き込み制御信号ＢＳ０のみＶppに上げる。すると、０Ｖ或いは VBLH に増幅されたビット線／ＢＬの電位が／ＳＢＬに書き込まれ、“１”データ時に／ＳＢＬは VBLH となり、“０”データ時に／ＳＢＬは０Ｖになる。このとき、プレート線（ＰＬ０）は VBLH のため、“０”データ時、強誘電体キャパシタには−VBLHの電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“０”データが再書き込みされる。“１”データ時は、その後、プレートＰＬ０が０Ｖに下げられ、強誘電体キャパシタには VBLH の電圧（強誘電体キャパシタの右側の端子を正と定義）が印加され、“１”データが再書き込みされる。
【０３１８】
これら一連の動作において、ＳＢＬ電位はずっと０Ｖのままなので、下の左右セルブロックのデータは保持されたまま、安定である。例えば、外部から異なるデータを書き込む場合（ライト・モード）や、データの読み出し後外部データを書き込む場合（リード・モディファイ・ライト）、ＢＳ０がＨｉｇｈになったあと書き込めば良い。再書き込み終了後は、まずブロック書き込み選択信号ＢＳ０をＨｉｇｈから０Ｖに下げる。これにより、／ＢＬ側から／ＳＢＬへの干渉は無くなる。その後、ＷＬ０を下げるとセルデータは保持される。その後、ビット線対／ＢＬ，ＢＬを電気的にショートしてやれば、ビット線対は (1/2)VBLHになり、ＳＢＥをＨｉｇｈに戻せば、サブビット線対も０Ｖに下がり、スタンドバイ状態に戻る。
【０３１９】
本実施形態においては、ビット線のプリチャージ電位を (1/2)VBLHにしているが、これができるのは、セル情報分極反転読み出すための負荷容量はサブビット線／ＳＢＬ，ＳＢＬで行い、ビット線／ＢＬ，ＢＬはセル情報分極反転読み出すための負荷容量では無いためである。このため、ビット対を電気的にショートするだけでプリチャージ電位である (1/2)VBLHが得られ、ビット線の充放電による消費電力を従来ＤＲＡＭ同様に従来ＦＲＡＭの半分に低減できるし、ビット線の充放電によるノイズを低減できる。
【０３２０】
以上、図１１８の回路図と図１１９の動作例で示したように、従来ＦＲＡＭと同じメモリセルを用いるため、ＤＲＡＭと同様な高密度化がはかれる。さらに、従来のＦＲＡＭにおいては、高密度化して設計ルールが縮小し、セルの強誘電体キャパシタ面積が設計ルールのほぼ２乗で縮小し、メモリセルの強誘電体キャパシタの分極量が減少するにも拘わらず、ビット線容量がそれほど減少しないため読み出し信号量が減少して、動作が困難になる問題点があつた。
【０３２１】
これに対し本実施形態では、サブビット線を増幅トランジスタのゲートに入力して、ドレイン端子をビット線に接続することにより、メモリセルの分極反転読み出しにより、セルブロックから、サブビット線に読み出されたデータを増幅して、ビット線に伝えることができる。このとき、強誘電体キャパシタが分極反転するときの負荷容量ＣＬは、サブビット線／ＳＢＬの容量となり、サブビット線に接続されるセル数を、先願のビット線に接続されるセルブロック数より少なくしてやれば、ビット線容量に比べて大幅に小さい値を取ることができる。
【０３２２】
そして、強誘電体キャパシタサイズが小さくなっても、／ＳＢＬに読み出される信号量、即ち“１”データ時２Ｖｓ＋Ｖｏ、“０”データ時Ｖｏの差の１／２であるＶｓの値は、大きな値を取ることが可能になる。これを増幅トランジスタＱ４２で増幅するため、いくらビット線／ＢＬ，ＢＬの容量が大きくても安定動作が可能となる。
【０３２３】
例えば、サブビット線に接続されるセルブロック数を先願のビット線に接続されるセルブロック数の１／１６にしてやれば、サブビット線の容量はほぼ１／１６となり、強誘電体キャパシタの面積を１／１６に縮小しても動作すると言うわけである。これは逆に言うと本実施形態によれば、ビット線容量を増加しても、増幅トランジスタがビット線に読み出す信号を増幅するのに時間がかかるだけで、いくらでもビット線容量を増加できる。
【０３２４】
即ち、１本のビット線に接続されるゲインセルブロック数をいくらでも増加できるため、従来ＦＲＡＭのような、チップ面積に占めるセンスアンプ面積が１５〜２０％もある問題を解決して、ビット線に接続されるゲインセルブロック数を増加させ、センスアンプ数を減らし、センスアンプ面積のオーバヘッドを殆ど無くすることによりチップサイズを小さくする効果がある。
【０３２５】
本実施形態におけるセルブロック内部の負荷容量ＣＬは、サブビット線に接続されるセル数の増減により変更が容易である。このことは、強誘電体キャパシタサイズが大きい時は、サブビット線に接続されるセル数を大きくして設計し、強誘電体キャパシタサイズが小さい時は、サブビット線に接続されるセル数を減らしてＣＬを小さくして設計し、サブビット線に読み出される信号量を確保すれば良いことを示す。よって、図５に示したように、設計ルールが比較的緩いが、従来ＦＲＡＭでは、強誘電体キャパシタの分極量が不足するケースで有効である。例えば世代が進みに従って、ビット線に接続されるゲインセルブロック数を２，４，８，１６，３２，６４と増やして行き、逆にサブビット線に接続されるセル数を５１２，２５６，１２８，６４，３２，１６，８と減らして行けば良い。
【０３２６】
このとき、選択したワード線の位置により、セル内の容量が変化して負荷容量ＣＬも変化する問題はこの発明では存在しない。負荷容量ＣＬが小さい場合、サブビット線に読み出される電位は確かに大きく確保できるが、総電荷量が小さいため、セルデータ読み出し時のサブビット線の拡散層に当るソフトエラーが問題となる。この問題に対して、上記サブビット線に接続されるセル数の調整が有効であることは図４の説明から言うまでもない。即ち、設計ルールが緩く、ソフトエラーが厳しい状況では、これら数を増加させ、負荷容量を追加してやれば、Ｑｓ＝Ｖｓ×ＣＬであり、多少Ｖｓが減っても、Ｑｓが多くなり、より多くの反転電荷がサブビット線に読み出され、この問題はクリアできる。
【０３２７】
設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、これら数を徐々に減らして、サブビット線に読み出される信号量を確保すれば、良いことが分かる。従来の自己増幅機能のあるメモリセルではこの調整をしようとすると、図２３７（ｄ）のセルに限定される上、常誘電体キャパシタ面積が非常に大ききなり、コスト的に困難である。
【０３２８】
従来の自己増幅機能のあるメモリセルと比較すると、常誘電体キャパシタの大きな図２３７（ｄ）のセルと同じ安定動作，正常動作を可能にしつつ、本実施形態によれば、１本のサブビット線に接続されるセルブロック数が増加するほど、複数のメモリセルで、前記増幅トランジスタと書き込みトランジスタ及びサブブロック選択プリチャージトランジスタを共用でき、セルサイズのオーバヘッドを極めて小さなものにできる。
【０３２９】
図１１８と図１１９の動作のもう１つの特徴は、セル信号により／ＳＢＬの電位が上がると、増幅トランジスタによりビット線対の反対側のＢＬの電位を下げる方式である。ビット線に読み出された信号をセンスアンプで増幅すると、／ＢＬ側を上げる結果となり、ブロック書き込み選択トランジスタを介して／ＳＢＬ電位を正に上げるように、再書き込みでき、つじつまが合う、この方式の場合、必ず増幅トランジスタのソース側がＶＳＥとなり、サブビット線（／ＳＢＬ，ＳＢＬ）の電位がそのまま、ゲート−ソース間電位となり、ビット線の電位に拘わらず、“１”データの場合増幅トランジスタが常にＯＮ、“０”データの場合常にＯＦＦと制御し易いことが特徴である。
【０３３０】
言葉を変えると、ビット線電位が増幅され下がってもゲート−ソース間電位は一定であり、ドレイン−ソース電位が (1/2)VBLHと大きく、５極管動作であり，定電流駆動であるため、ダミーセルが製造し易いことを意味する。もちろん図１１８の回路は１セルに1個の情報を記憶する１トランジスタ＋１キャパシタ方式であるが、２セルに１個の情報を記憶する２トランジスタ＋２キャパシタ方式が動作を変えるだけで実現できる。
【０３３１】
これは図１１９において、ＰＬ０ばかりでなくＰＬ１も駆動して、ＢＳ０ばかりでなくＢＳ１もＬｏｗ→Ｈｉｇｈ→Ｌｏｗと駆動すれば容易に実現できる。例えば、１トランジスタ＋１キャパシタ方式でテストを行い、欠陥セルをスクリーニングして、リダンダンシーで置換え、実際の製品としては、信頼性の高い２トランジスタ＋２キャパシタ方式で動作させる方法とかがこれに当てはまる。
【０３３２】
また本実施形態によれは、図１１９に示すように、従来ＦＲＡＭに比べて、ブロック書き込み制御信号をセル読み出し後にクロッキングするオーバヘッド以外は動作が遅くなる要因が無く、高速動作が期待できる。むしろ自己増幅機能により、ある一定の信号値がビット線に読み出される速度が速くなり、上記ペナルティを克服できる。
【０３３３】
以上、図１１８と図１１９の効果をまとめると、
１）従来ＦＲＡＭと同様に８Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【０３３４】
２）設計ルールが縮小して、強誘電体キャパシタ面積が縮小しても、それに合わせて分極反転時の負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【０３３５】
３） (1/2)Ｖdd（＝VBLH）ビット線プリチャージが適用でき、低消費電力，低ノイズ。
【０３３６】
４）従来ＦＲＡＭと同様に、動作原理が単純である。
【０３３７】
５）ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるゲインセルブロック数を多くでき、その結果としてセンスアンプ面積を低減できる。
【０３３８】
６）ルール縮小により、強誘電体キャパシタの分極量の減少に合わせて、サブビット線に接続されるセル数を減らせば、最適化が可能。
【０３３９】
７）設計ルールが緩く、ソフトエラーが厳しい状況では、サブビット線に接続されるセル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、強誘電体キャパシタサイズと、サブビット線に接続されるセル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【０３４０】
８）複数のセルで、増幅トランジスタ，書き込みトランジスタ，サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【０３４１】
９）分極反転のための負荷容量として、サブビット線の容量を利用でき、ほぼ安定に動作が可能。
【０３４２】
10）サブビット線に接続されるセル数を変えることにより、自由に負荷容量の調整が可能。
【０３４３】
11）サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより、安定な増幅動作が可能となる。
【０３４４】
12）サブビット線の寄生容量が負荷容量となりうるため、微細化が進んで、完全に強誘電体キャパシタの分極量が小さいく不足する領域から、従来のＦＲＡＭ構成では、僅かにメモリセルの強誘電体キャパシタの分極量が不足する領域までの広いレンジをカバー可能である。
【０３４５】
（第４２の実施形態）
図１２０は、本発明の第４２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３４６】
図１２０は図１１８と同様な構成を取り同様な効果を持つが、異なる点は、図１１８ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図１２０では一端のみに配置して、面積を低減していることである。動作法は、図１１９と同一である。
【０３４７】
（第４３の実施形態）
図１２１は、本発明の第４３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３４８】
図１２１は図１１８と同様な構成を取り同様な効果を持つが、異なる点は、図１１８ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図１２１ではサブブロック選択プリチャージトランジスタ自身を無くし、面積を低減している。
【０３４９】
図１２２は、図１２１の具体的な動作例を示す信号波形図である。殆どの動作は図１１９と同様であるが、サブビット線を０Ｖにプリチャージする手段が無いため、図１２２に示すように、ブロック書き込み選択信号ＢＳ０をＨｉｇｈのまま、ワード線ＷＬ０を下げ、０Ｖ或いはＶＢＬＨに増幅したビット線対を一旦０Ｖにさげ、その後でブロック書き込み選択信号ＢＳ０を下げることにより、サブビット線／ＳＢＬ，ＳＢＬを０Ｖにプリチャージすることができる。
【０３５０】
その後、ビット線は (1/2)VBLHにプリチャージし直している。サブビット線／ＳＢＬ，ＳＢＬを一旦０Ｖにプリチャージしておけば、サブビット線につながる拡散層とウエル間のｐｎ接合によりウエル電位を０Ｖに保てば、スタンドバイ中或いは他のサブビット線選択中であっても、サブビット線／ＳＢＬ，ＳＢＬは０Ｖになったままであり、次にこのサブビット線につながるセルを選択しても、正常動作が可能となる。
【０３５１】
（第４４の実施形態）
図１２３及び図１２４は、本発明の第４４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３５２】
図１２３は、図１２０と完全に等価な回路構成をしている。図１２０と異なる点は、自己増幅機能をゲインセルブロックの一端に集め、サブブロック選択プリチャージトランジスタを他端に集める、増幅トランジスタとブロック書き込み選択信号の配置を分離する等、配置のトポロジが異なるのみであり、その効果は図１２０とほぼ同じである。
【０３５３】
図１２４は、図１２１と完全に等価な回路構成をしている。図１２１と異なる点は、自己増幅機能をゲインセルブロックの一端に集め、サブブロック選択プリチャージトランジスタを他端に集める、増幅トランジスタとブロック書き込み選択信号の配置を分離する等、配置のトポロジが異なるのみであり、効果と動作は図１２１及び図１２２とほぼ同じである。
【０３５４】
（第４５の実施形態）
図１２５は、本発明の第４５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３５５】
図１２５は、図１１８とほぼ同じ構成であり、効果もほぼ同じである。図１１８と異なる点は、サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線が同じ点である。
【０３５６】
図１２６は、図１２５の具体的な動作例を示す信号波形図である。サブビット線からデータの読み出しをするビット線とサブビット線に書き込むビット線を同じにするため、ＶＳＥ電位をビット線プリチャージ電位より高く設定している。
【０３５７】
（第４６の実施形態）
図１２７は、本発明の第４６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３５８】
図１２７は、図１２５と同様な構成を取り同様な効果を持つが、異なる点は、図１２５ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図１２７では一端のみに配置して、面積を低減している。動作法は、図１２５と同一である。
【０３５９】
（第４７の実施形態）
図１２８は、本発明の第４７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３６０】
図１２８は、図１２５と同様な構成を取り同様な効果を持つが、異なる点は、図１２５ではサブビット線の両側にサブブロック選択プリチャージトランジスタを配置していたが、図１２８ではこのトランジスタを削除し、面積を低減している。
【０３６１】
図１２９は、図１２８の具体的な動作例を示す信号波形図である。図１２６と図１２２を混合した動作をする。
【０３６２】
（第４８の実施形態）
図１３０及び図１３１は、本発明の第４８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０３６３】
図１３０は、等価回路及び効果が図１２７と同じで、ただトランジスタ配置のトポロジが異なる。図１３１は、等価回路及び効果が図１２８と同じで、ただトランジスタ配置のトポロジが異なる。
【０３６４】
（第４９の実施形態）
図１３２は、本発明の第４９の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのブロック構成のレイアウトを示している。図１３２（ａ）は、図１２０の回路とほぼ等価で、トポロジも対応するレイアウト図である。異なる点は、サブビット線に接続されるセル数がレイアウトでは２倍あり、さらにプレート線が２セルで共有されている点である。これは、プレートを容易に分離できる。図１３２（ｂ）は、図１２３の回路とほぼ等価で、トポロジも対応するレイアウト図である。異なる点は、サブビット線に接続されるセル数がレイアウトでは２倍あり、さらにプレート線が２セルで共有されている点である。これは、プレートを容易に分離できる。
【０３６５】
図１３３〜図１３５は、図１３２のレイアウトにおける一部の層のレイアウトを示すものであり、図１３３〜図１３５の（ａ）（ｂ）は図１３２の（ａ）（ｂ）に対応している。また、セルアレイ内でピッチが厳しいにも拘わらず、無理なく自己増幅機能を実現するトランジスタが配置できている。
【０３６６】
（第５０の実施形態）
図１３６は、本発明の参考例である第５０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。
【０３６７】
本実施形態は、従来の１トランジスタ＋１キャパシタ型のＤＲＡＭ構成で自己増幅機能を持つゲインセルブロックを構成した場合であり、図１３６の等価回路は、図１１８の強誘電体キャパシタを常誘電体キャパシタに置き換えた以外は、図１１８と同じである。
【０３６８】
図１３７は、図１３６の具体的な動作例を示す信号波形図である。図１３７の動作も殆ど図１１９と同じであり、異なる点は、分極で情報を記憶していた替わりに、従来ＤＲＡＭと同様に蓄積電荷で記憶する点と、プレート電圧を駆動式では無く固定のＶＰＬ（=(1/2)VBLH）に設定している点である。
【０３６９】
図１３７においては、サブビット線を０Ｖにプリチャージしておいて、ワード線ＷＬ０をＨｉｇｈに上げると、メモリセルの電荷が読み出され、“０”データのセル電位０Ｖの情報時、サブビット線は０Ｖで、“１”データのセル電位ＶＢＬＨの情報時、セル容量とサブビット線容量比に対応してサブビット線／ＳＢＬにセル情報が読み出される。これを増幅トランジスタで増幅して、ビット線に伝えこれをセンスアンプで増幅して、この結果をＢＳ０を上げて、サブビット線／ＳＢＬに書き戻す。この時もプレートＰＬ電位は (1/2)VBLHのままであり、サブビット線電位０Ｖ或いはＶＢＬＨがメモリセルに再書き込まれる。この例では、図１１８と同じ、サブビット線の読み出し信号は増幅され、ビット線対の反対側のビット線ＢＬに伝えられる。
【０３７０】
本実施形態の効果として、
１）従来ＤＲＡＭと同様に８Ｆ2 サイズの高密度のセルを実現しつつ、平面トランジスタで製造の容易化を実現し、さらに高速なランダムアクセス機能を有することが可能。
【０３７１】
２）設計ルールが縮小して、ＤＲＡＭキャパシタ面積が縮小しても、それに合わせて負荷容量であるサブビット線容量が低減でき、十分な読み出し信号電圧が得られ、増幅トランジスタを用いてビット線を増幅するため、安定動作が可能。
【０３７２】
３） (1/2)Ｖdd（=VBLH）ビット線プリチャージが適用でき、低消費電力，低ノイズ。
【０３７３】
４）従来ＤＲＡＭと同様動作原理が単純である。
【０３７４】
５）ビット線容量が大きくても読み出し可能であるため、ビット線に接続できるゲインセルブロック数を多くでき、その結果としてセンスアンプ面積を低減できる。
【０３７５】
６）ルール縮小により、常誘電体キャパシタの蓄積電荷量の減少に合わせて、サブビット線に接続されるセル数を減らせば、最適化が可能。
【０３７６】
７）設計ルールが緩く、ソフトエラーが厳しい状況では、サブビット線に接続されるセル数を増加させ、負荷容量を追加して読み出し電荷を増やせば、ソフトエラーを抑えられ、設計ルールが小さくなるに従って、ソフトエラーレートが下がるに従って、ソフトエラーが問題無い程度に、キャパシタサイズと、サブビット線に接続されるセル数を徐々に減らして、サブビット線に読み出される信号量を確保すれば良い。
【０３７７】
８）複数のセルで、増幅トランジスタと、書き込みトランジスタ、サブビット線選択プリチャージトランジスタを共用することにより、セルサイズのオーバヘッドを極めて小さなものにできる。
【０３７８】
10）サブビット線に接続されるセル数を変えることにより、自由に負荷容量の調整が可能。
【０３７９】
11）サブビット線の信号でビット線対の反対側のビット線を増幅トランジスタで駆動することにより安定な増幅動作が可能となる。
【０３８０】
なお、自己増幅機能を持つゲインセルブロック方式をＤＲＡＭに適用した場合、確かに読み出し信号量の確保はできるが、ＤＲＡＭのセルに蓄積された電荷はリークするため、キャパシタ面積が小さくなると、データ保持時間（ｔＲＥＦmax ）が低減する可能性がある。しかし、ｐｎ接合リーク等はｐｎ接合面積も縮小するため低減でき、それほどはｔＲＥＦmax は劣化しない。用途にもよるがｔＲＥＦｍａｘが確保できる程度に、キャパシタ面積を縮小することが望ましい。またＳＯＩを用いたＤＲＡＭでデータ保持時間が向上する場合は、問題無く本発明の実施形態が有効である。
【０３８１】
図１３８は、図１３６の具体的な別の動作例を示す信号波形図である。図１３７とほぼ動作が同じであるが、異なる点は、サブビット線が (1/2)VBLHにプリチャージされている点である。これにより、ワード線ＷＬ０がＨｉｇｈになりセル電荷が読み出されると、サブビット線／ＳＢＬ電位は、 (1/2)VBLH±Ｖｓとなる。これを、増幅トランジスタを介してビット線ＢＬに伝えている。なお、サブビット線電位は非選択のゲインセルブロックでも (1/2)VBLHであり、増幅トランジスタがＯＮしてしまうので、選択ゲインセルブロックのみＶＳＥを０Ｖにして、非選択ゲインセルブロックは(1/2)ＶＢＬＨのままにしている。
【０３８２】
（第５１の実施形態）
図１３９は、本発明の参考例である第５１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。この図１３９は、図１３６とほぼ同じ構成，動作，効果を持つ。図１３６と異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【０３８３】
（第５２の実施形態）
図１４０は、本発明の参考例である第５２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。この図１４０は、図１３６とほぼ同じ構成，動作，効果を持つ。図１３６と異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０３８４】
図１４１は、図１４０の具体的な動作例を示す信号波形図である。サブビット線の０Ｖへのプリチャージは、図１２２と同じ動作で実現している。
【０３８５】
（第５３の実施形態）
図１４２及び図１４３は、本発明の参考例である第５３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロックの構成を示している。
【０３８６】
図１４２の等価回路及び効果等は、図１３９と同じで、トランジスタ配置等のトポロジのみ異なる。図１４３の等価回路及び効果等は、図１４０と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図１４１と同じである。
【０３８７】
（第５４の実施形態）
図１４４は、本発明の参考例である第５４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。図１４５は、図１４４の具体的な動作例を示す信号波形図である。図１４６は、図１４４の具体的な別の動作例を示す信号波形図である。
【０３８８】
図１４４は、図１３６と等価回路及び効果がほぼ同じで、異なる点は、サブビット線の信号を増幅した結果を、このサブビット線に再書き込みするビット線と同じビット線に読み出す点である。図１４５と図１４６の動作も図１３７と図１３８とほぼ同じで、ＶＳＥ電位、増幅トランジスタの読み出し先が異なる点以外は、同じである。
【０３８９】
（第５５の実施形態）
図１４７は、本発明の参考例である第５５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。この図１４７は、図１４４とほぼ同じ構成，動作，効果を持つ。図１４４と異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【０３９０】
（第５６の実施形態）
図１４８は、本発明の参考例である第５６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。この図１４８は、図１４４とほぼ同じ構成，動作，効果を持つ。図１４４と異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０３９１】
図１４９は、図１４８の具体的な動作例を示す信号波形図である。サブビット線の０Ｖへのプリチャージは、図１２２と同様であり、動作で実現している。
【０３９２】
（第５７の実施形態）
図１５０及び図１５１は、参考例である本発明の第５７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロックの構成を示している。
【０３９３】
図１５０の等価回路及び効果等は、図１４７と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図１４５及び図１４６と同じである。図１５１の等価回路及び効果等は、図１４８と同じで、トランジスタ配置等のトポロジのみ異なる。動作は図１４９と同じである。
【０３９４】
（第５８の実施形態）
図１５２は、本発明の第５８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのメモリセル構成を示している。
【０３９５】
この図１５２は、ブロック単位で自己増幅機能を持たせる方式に適用できる新しい、１トランジスタ＋１強誘電体キャパシタ型の強誘電体メモリの配置構成である。このセルは６Ｆ2 サイズで小さいセルサイズを実現しつつ、フォールデッドＢＬ方式を実現する強誘電体メモリセルである。特徴は、同じワード線に対して、サブビット線対／ＳＢＬ，ＳＢＬの両方のビット線に接続される２個のメモリセルが接続されているが、プレート線は異なるプレート線に接続されていることである。
【０３９６】
（第５９の実施形態）
図１５３は、本発明の第５９の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。
【０３９７】
図１５４及び図１５５は、図１５３のレイアウト平面図の一部レイアウト層を示す図である。キャパシタ・オーバ・ビットライン（ＣＯＢ）構造で６Ｆ2 セルが実現できていることが判る。
【０３９８】
（第６０の実施形態）
図１５６は、本発明の第６０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１５７は、図１５６の具体的な動作例を示す信号波形図である。
【０３９９】
図１５６は、図１５２のセルを用いた場合のゲインセルブロック構成を示している。図１５６の構成はセルを除き、図１１８と同じで、動作も図１１９とほぼ同じである。図１５７に示すようにワード線ＷＬ１を選択して、２個のセルが選択され、サブビット線／ＳＢＬ，ＳＢＬとセルノードが接続されても、ＰＬ０１のみＨｉｇｈレベルになるため、ＰＬ２は０Ｖのままで、ＳＢＬもアクティブ中ずっと０Ｖのままであるため、非選択のメモリセルＱ５１のデータが破壊されなく、正常動作することが分かる。よって、図１１８の効果に加え、セルサイズが小さくなる効果がある。
【０４００】
（第６１の実施形態）
図１５８は、本発明の第６１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４０１】
図１５８の回路は、図１５６とほぼ同じ構成，効果がある、異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。
【０４０２】
（第６２の実施形態）
図１５９は、本発明の第６２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１５９の回路は、図１５６とほぼ同じ構成，動作，効果を持つ。異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０４０３】
図１６０は、図１５９の具体的な動作例を示す信号波形図である。サブビット線の０Ｖへのプリチャージは、図１２２と同様な動作で実現している。
【０４０４】
（第６３の実施形態）
図１６１は、本発明の第６３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。この図１６１の回路は、図１１８とほぼ同じ構成及び効果を持つ。図１１８と異なる点は、複数のセルでプレート線が共通化し、これに対応してプレート線の電位が固定或いは (1/2)VBLHになっている点である。だた、プレート線が０Ｖ以上であるため、リーク電流によりストレージノードが０Ｖに下がると“１”データが破壊されるため、リフレッシュ動作が必要になる。しかし、プレート固定のため高速動作が実現できる。
【０４０５】
図１６２は、図１６１の具体的な動作例を示す信号波形図である。サブビット線が０Ｖにプリチャージされているため、プレート電位が (1/2)VBLHの場合、ワード線ＷＬ１を選択するだけで、強誘電体キャパシタには (1/2)VBLHの電圧が印加されセルデータが読み出される。これを、増幅トランジスタで増幅しビット線に伝えている。
【０４０６】
図１６３は、図１６１の具体的な別の動作例を示す信号波形図である。これは図１６２の変形例であり、セルにデータを再書き込み後、セルノードを (1/2)VBLHにしてからワード線ＷＬ１を閉じた場合を示す。
【０４０７】
図１６４は、図１６１の具体的な別の動作例を示す信号波形図である。これは、強誘電体キャパシタを用いているがＤＲＡＭモード動作時を示す。即ち、パワーＯＮ後、図１６２等の動作でリコールして、強誘電体キャパシタの常誘電体成分で、強誘電体キャパシタに VBLH 或いは０Ｖ電位を記憶して、その後パワーＯＮ中は、図１６４のようにＤＲＡＭと同じ動作をさせた場合を示す。もちろんリフレッシュが必要である。
【０４０８】
（第６４の実施形態）
図１６５〜図１６８は、本発明の第６４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４０９】
図１６５の回路は、図１６１とほぼ同じ構成，効果がある、異なる点は、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図１６６の回路は、図１６１とほぼ同じ構成，動作，効果を持つ。異なる点は、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０４１０】
図１６７の回路は、図１６５と同じ等価回路，効果を持つ。異なるのは、トランジスタ配置等のトポロジが異なる点である。図１６８の回路は、図１６６と同じ等価回路，効果を持つ。図１６５と異なるのは、トランジスタ配置等のトポロジが異なる点である。
【０４１１】
（第６５の実施形態）
図１６９は、本発明の第６５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１７０は、図１６９の具体的な動作例を示す信号波形図である。
【０４１２】
図１６９の回路は、図１６１とほぼ同じ等価回路，効果を持つ。図１６１と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４１３】
（第６６の実施形態）
図１７１〜図１７４は、本発明の第６５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４１４】
図１７１の回路は、図１６９の回路とほぼ同じ構成、効果がある。図１６９と異なるのは、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図１７２の回路は、図１６９とほぼ同じ構成，動作，効果を持つ。図１６９と異なるのは、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０４１５】
図１７３の回路は、図１７１と同じ等価回路，効果を持つ。図１７１と異なるのは、トランジスタ配置等のトポロジが異なることである。図１７４の回路は、図１７２と同じ等価回路，効果を持つ。図１７２と異なるのは、トランジスタ配置等のトポロジが異なる点である。
【０４１６】
（第６７の実施形態）
以下に示す、図１７５〜図２１１の実施形態は、上述してきたブロック単位で自己増幅機能を持たせる方式で、１ビットの情報を2個のキャパシタで記憶する２トランジスタ＋２キャパシタ（２Ｔ−２Ｃ）構成の場合を示している。
【０４１７】
図１７５は、本発明の第６７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。２Ｔ−２Ｃ構成である点以外は、図１と等価回路，効果は同じである。図１と異なる点は、２Ｔ−２Ｃ構成であるため、図１のプレートが／ＰＬＡ，ＰＬＡと分離されていたものを１本のＰＬＡにまとめ、プレートが／ＰＬＢ，ＰＬＢと分離されていたものを１本のＰＬＢにまとめている。
【０４１８】
図１７６は、図１７６の具体的な動作例を示す信号波形図である。ＷＬＡ０を下げ、反対側のブロックユニットのＰＳＢを下げ、ＰＬＡを上げると、サブビット線対の両方のビット線／ＳＢＬ，ＳＢＬ各々に“０”データ，“１”データ、或いは“１”データ，“０”データが読み出される。／ＳＢＬのデータは増幅トランジスタでＢＬに伝えられ、ＳＢＬのデータは増幅トランジスタで／ＢＬに伝えられる。この結果をセンスアンプで増幅し、図１７５の２本のブロック書き込み選択信号ＢＳをＨｉｇｈに上げることにより、／ＢＬのデータを／ＳＢＬに再書き込みし、ＢＬのデータをＳＢＬに再書き込みする。ＰＬＡをＨｉｇｈ→Ｌｏｗにしてセルにデータが書き戻される。
【０４１９】
（第６８の実施形態）
図１７７は、本発明の第６８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１７７の回路は、図１７５とほぼ同じ等価回路であり、同じ効果がある。図１７５と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【０４２０】
図１７８は、図１７７の具体的な動作例を示す信号波形図である。これは、図１７６と同様な動作をする。図１７６と異なる点は、サブビット線に読み出される信号量が負荷容量が重くなっているため、変化している点である。
【０４２１】
（第６９の実施形態）
図１７９は、本発明の第６９の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１７９の回路は、図１７５とほぼ同じ等価回路であり、同じ効果がある。図１７５と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【０４２２】
（第７０の実施形態）
図１８０は、本発明の第７０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４２３】
２Ｔ−２Ｃ構成である点以外は、図５５と等価回路，効果は同じである。図５５と異なるのは、２Ｔ−２Ｃ構成であるため、図１のプレートが／ＰＬ，ＰＬと分離されていたものを１本のＰＬにまとめている点、ブロック書き込み制御信号がＢＳの１種類のまとめられている点である。
【０４２４】
（第７１の実施形態）
図１８１は、本発明の第７１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４２５】
図１８１の回路は、図１８０とほぼ同じ等価回路であり、同じ効果がある。図１８０と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【０４２６】
（第７２の実施形態）
図１８２は、本発明の第７２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４２７】
図１８２の回路は、図１８０とほぼ同じ等価回路であり、同じ効果がある。図１８０と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【０４２８】
（第７３の実施形態）
図１８３は、本発明の第７３の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。これは、図１８０の回路を実現するレイアウト図である。
【０４２９】
図１８４及び図１８５は、図１８３のレイアウト平面図の一部レイアウト層を示す図である。ピッチが狭いセルアレイに、自己増幅機能がきちんと配置できていることが判る。なお、ＢＳはレイアウトではまとめてある。
【０４３０】
（第７４の実施形態）
図１８６は、本発明の第７４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１８７は、図１８６の具体的な動作例を示す信号波形図である。
【０４３１】
図１８６の回路は、図１７５とほぼ同一の回路であり、同じ効果がある。図１７５と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４３２】
（第７５の実施形態）
図１８８は、本発明の第７５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図１８９は、図１８８の具体的な動作例を示す信号波形図である。
【０４３３】
図１８８の回路は、図１８６の回路とほぼ同じ構成で、同じ効果を有する。図１８６と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。
【０４３４】
（第７６の実施形態）
図１９０〜図１９５は、本発明の第７６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４３５】
図１９０の回路は、図１８６の回路とほぼ同じ構成で、同じ効果を有する。図１８６と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。これにより、選択したワード線の位置により負荷容量が変化して、動作点が動く問題点を抑制できる。図１９１の回路は、図１８０とほぼほぼ同じ構成であり、同じ効果を有する。図１８０と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４３６】
図１９２の回路は、図１９１の回路とほぼ同じ構成であり、同じ効果を有する。図１９１と異なるのは、サブビット線に安定用常誘電体キャパシタが接続されている点である。図１９３の回路は、図１９１の回路とほぼ同じ構成であり、同じ効果を有する。図１９１と異なるのは、サブビット線に安定用強誘電体キャパシタが接続されている点である。
【０４３７】
図１９４の回路は、図１８０の構成と等価であり、これと異なるのは同じ信号の２本のＢＳが１本にまとめられている点であり、図１８３のレイアウトとトポロジは同じである。図１９５の回路は、図１９４とほぼ同じであり、これと異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４３８】
（第７７の実施形態）
図１９６は、本発明の第７７の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。本実施形態は、従来の２Ｔ−２Ｃ構成のＦＲＡＭを用いてゲインセルブロックを構成した場合を示す。
【０４３９】
図１９７は、図１９６の具体的な動作例を示す信号波形図である。ＷＬ０を選択すると、２個の強誘電体キャパシタが各々のサブビット線／ＳＢＬ，ＳＢＬに接続され、ＰＬ０を上げると、２個の強誘電体キャパシタの分極情報が／ＳＢＬ，ＳＢＬに伝わり、これを２個の増幅トランジスタで／ＢＬ，ＢＬに伝えている。
【０４４０】
（第７８の実施形態）
図１９８〜図２０１は、本発明の第７８の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。
【０４４１】
図１９８の回路は、図１９６とほぼ同一回路構成であり、これと異なるのは、サブビット線の一端にのみ、サブブロック選択プリチャージトランジスタを配置した点である。図１９９の回路は、図１９６とほぼ同じ構成，動作，効果を持つ。図１９６と異なるのは、サブビット線の両端から、サブブロック選択プリチャージトランジスタを削除した点である。
【０４４２】
図２００の回路は、図１９７とほぼ同一回路構成であり、これと異なるのは、トランジスタ配置のトポロジが異なる点である。図２０１の回路は、図１９９とほぼ同一回路構成であり、これと異なるのは、トランジスタ配置のトポロジが異なる点である。
【０４４３】
（第７９の実施形態）
図２０２は、本発明の第７９の実施形態に係わる半導体記憶装置を説明するための平面図であり、特に強誘電体メモリのメモリセル構成のレイアウトを示している。図２０２（ａ）は図２００の回路図及びトポロジを実現するレイアウトであり、図２０２（ｂ）は図１９８の回路図及びトポロジを実現するレイアウトである。
【０４４４】
図２０３（ａ）（ｂ）は、図２０２（ａ）（ｂ）のレイアウト平面図の一部レイアウト層を示す図である。なお、図２０２（ａ）においては、ＷＬ及びＰＬは０〜３までの例を示している。
【０４４５】
（第８０の実施形態）
図２０４は、本発明の第８０の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。この図２０４は、図８７とほぼ同じ回路構成で、同じ効果を持つ。図８７と異なるのは、２Ｔ−２Ｃ構成にすることにより、２種類に分離していたプレート線／ＰＬＡ，ＰＬＡが１種類のＰＬＡにまとめられ、セルブロック選択信号ＢＳＡ０，ＢＳＡ１を１種類のＢＳＡにまとめている点である。
【０４４６】
図２０５は、図２０４の具体的な動作例を示す信号波形図である。動作においても、サブビット線両方にセルデータが読み出されるため、ＢＳＸ０，ＢＳＸ１の両方を選択している。
【０４４７】
（第８１の実施形態）
図２０６は、本発明の第８１の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図２０７は、図２０６の具体的な動作例を示す信号波形図である。
【０４４８】
図２０６は、図２０４とほぼ同じ回路構成で、同じ効果を持つ。図２０４と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４４９】
（第８２の実施形態）
図２０８は、本発明の第８２の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図２０９は、図２０８の具体的な動作例を示す信号波形図である。
【０４５０】
図２０８及びその動作図２０９は、図２０４及び図２０５とほぼ同じ回路構成で同じ効果、同じ動作をする。これらと異なる点は、複数直列接続されるセル群をワード線方向を軸に折り返して、プレート線を共有化している点である。
【０４５１】
（第８３の実施形態）
図２１０は、本発明の第８３の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。図２１１は、図２１０の具体的な動作例を示す信号波形図である。
【０４５２】
図２１０は、図２０８とほぼ同じ回路構成で、同じ効果を持つ。図２０８と異なるのは、増幅したデータを伝えるビット線とデータを書き込むビット線が同じ点である。
【０４５３】
（第８４の実施形態）
図２１２〜図２２０は、本発明の第８４の実施形態に係わる半導体記憶装置を示す回路構成図であり、特に強誘電体メモリのゲインセルブロック構成を示している。本実施形態は、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入している点が上記実施形態と異なる。これは、サブビット線が (1/2)VBLH等にプリチャージされている場合、非選択のゲインセルブロックの増幅トランジスタがＯＮして、ビット線電位を変化させ誤動作させる問題を回避できる。
【０４５４】
図２１２の回路は、図１の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図２１３の回路は、図１の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に常誘電体キャパシタの負荷容量を追加したものである。図２１４の回路は、図１の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に強誘電体キャパシタの負荷容量を追加した構成を示している。
【０４５５】
図２１５の回路は、図５５の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図２１６の回路は、図５５の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に常誘電体キャパシタの負荷容量を追加したものである。図２１７の回路は、図５５の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成に、サブビット線に強誘電体キャパシタの負荷容量を追加したものである。
【０４５６】
図２１８の回路は、図１１８の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図２１９の回路は、図１２０の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。図２２０の回路は、図１２１の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入したものである。
【０４５７】
（第８５の実施形態）
図２２１は、本発明の参考例である第８５の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。この図は、図１６１の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。
【０４５８】
図２２２は、図２２１の具体的な動作例を示す信号波形図である。選択したゲインセルブロックでのみＶＡＣ信号をＨｉｇｈにすることにより、サブビット線のデータがビット線に読み出される。この安定動作のおかげで、サブビット線に (1/2)VBLHプリチャージ方式を採用していても、選択，非選択ゲインセルブロックに拘わらずＶＳＥを０Ｖに設定できることが判る。
【０４５９】
（第８６の実施形態）
図２２３及び図２２４は、本発明の参考例である第８６の実施形態に係わる半導体記憶装置を示す回路構成図であり、特にＤＲＡＭのゲインセルブロック構成を示している。
【０４６０】
図２２３は、図１６５の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。図２２４は、図１６６の構成に対して、増幅トランジスタとビット線の間に増幅トランジスタ選択トランジスタを挿入した構成を示している。
【０４６１】
（第８７の実施形態）
図２２５は、本発明の参考例である第８７の実施形態に係わる半導体記憶装置を説明するための平面図であり、特にＤＲＡＭのゲインセルブロック構成のレイアウトを示している。
【０４６２】
この図は、図２２３の回路構成に対応したレイアウト構成である。増幅トランジスタに直列接続で、ＶＡＣをゲートとするトランジスタが配置されていることが分かる。この部分の配置例は図２１２〜２３３にも適用できることは容易に推測できる。なおこのレイアウト図は、サブビット線につながるセル数を図２２３の２倍にした例を示している。
【０４６３】
図２２６〜図２２９は、図２２５のレイアウト平面図の一部レイアウト層を示す図である。ここで、ＰＡは引き延ばし配線層で、ＡＡ−ＰＡ−Ｃは拡散層−引き延ばし配線層間コンタクトを示し、ＰＡ−ＢＬ−Ｃは引き延ばし配線層−ビット線層間コンタクトを示している。
【０４６４】
以上述べた、各構成は全て組み合わせ可能であり、また、その他の変形例、その他各種、複数個の例において、その数を変更することは容易である。また、セル構造は、先願に示した直列接続するセルの場合、先願の各種セル構造例が本発明に適用できるし、１つのセルに多ビットの情報を持たせる構成や、多値構成が容易に実現できるし、１Ｔ−ＴＣ型の従来ＦＲＡＭ，ＤＲＡＭセルの場合で本発明のブロックで自己増幅機能を持たせる場合は、従来ＦＲＡＭ，ＤＲＡＭの各種メモリセル構造が適用できる。
【０４６５】
【発明の効果】
以上詳述したように本発明によれば、不揮発性の強誘電体メモリにおいて、高密度化して、セルの強誘電体キャパシタ面積が縮小し、メモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ、チップサイズの増大を抑えつつ、さらにソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする。
【０４６６】
さらに、１）高密度化、２）製造の容易化、３）高速ランダムアクセル機能を保ちつつ、上記効果を有する半導体記憶装置を実現することにある。このように本発明により、製造容易な平面キャパシタでも、１６Ｇｂ〜６４ＧｂＦＲＡＭが実現でき、立体キャパシタでは、さらに高密度な２５６ＧｂＦＲＡＭ以上の実現が可能となる。
【０４６７】
さらに、ダイナミック型半導体メモリにおいても、高密度化してメモリセルの強誘電体キャパシタの分極量が減少しても、セルサイズ，チップサイズの増大を抑えつつ、さらにデータリテンションは向上しないが、ソフトエラーを抑えつつ、十分な読み出し信号電圧を確保して、安定なメモリ動作を可能にする。
【図面の簡単な説明】
【図１】  第１の実施形態に係わる強誘電体メモリのセルブロック構成を示す回路図。
【図２】  図１の具体的な動作例を示す信号波形図。
【図３】  図１の他の具体的な動作例を示す信号波形図。
【図４】  本発明に適用できる動作点設計を説明するための図。
【図５】  本発明に適用できるアレイ構成設計指針を示す図。
【図６】  第２の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７】  第２の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図８】  第３の実施形態に係わる強誘電体メモリのメモリマット（セルアレイ）全体の構成を示す回路図。
【図９】  第４の実施形態に係わるセンスアンプ構成とセルアレイのブロック構成を示す回路図。
【図１０】  図９の実施形態の具体的な動作例を示す信号波形図。
【図１１】  第５の実施形態に係わるセンスアンプ構成とセルアレイのブロック構成を示す回路図。
【図１２】  第６の実施形態に係わるダミーセル構成を示す回路図。
【図１３】  図１２（ａ）のダミーセルの動作例を示す信号波形図。
【図１４】  図１２（ｂ）のダミーセルの動作例を示す信号波形図。
【図１５】  図１２（ｃ）のダミーセルの動作例を示す信号波形図。
【図１６】  第７の実施形態に係わるダミーセル構成を示す回路図。
【図１７】  図１６（ａ）のダミーセルの動作例を示す信号波形図。
【図１８】  図１６（ｂ）のダミーセルの動作例を示す信号波形図。
【図１９】  図１６（ｃ）のダミーセルの動作例を示す信号波形図。
【図２０】  第８の実施形態に係わるダミーセル構成を示す図。
【図２１】  図２０のダミーセルの動作例を示す信号波形図。
【図２２】  図２０のダミーセルの動作点設計指針を示す図。
【図２３】  第９の実施形態に係わる強誘電体メモリのセルブロック，セルアレイ，センスアンプ構成を示す回路図。
【図２４】  第１０の実施形態に係わる、複数の強誘電体メモリアレイと複数のセンスアンプ配置例を示す図。
【図２５】  第１１の実施形態に係わるメモリチップ構成，ロジック混載構成，ＲＦーＩＤカード構成を示す図。
【図２６】  第１２の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図２７】  図２６の具体的な動作例を示す信号波形図。
【図２８】  第１３の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図２９】  図２８（ａ）の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図。
【図３０】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３１】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３２】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３３】  図２８（ｂ）の増幅トランジスタとブロック書き込み選択トランジスタ部分の拡大レイアウト図。
【図３４】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３５】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３６】  図２９のレイアウトの一部の層のレイアウトを示す図。
【図３７】  図２８（ａ）（ｂ）に共通のプレート選択トランジスタとプレート線の部分の拡大レイアウト図。
【図３８】  図３７のレイアウトの一部の層のレイアウトを示す図。
【図３９】  図３７のレイアウトの一部の層のレイアウトを示す図。
【図４０】  第１４の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図４１】  第１４の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図４２】  第１４の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図４３】  第１４の実施形態に係わる強誘電体メモリのブロック構成を示す断面図。
【図４４】  第１５の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図４５】  図４４の具体的な動作例を示す信号波形図。
【図４６】  図４４の具体的な動作例を示す信号波形図。
【図４７】  第１６の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図４８】  図４７の具体的な動作例を示す信号波形図。
【図４９】  図４７の具体的な動作例を示す信号波形図。
【図５０】  第１７の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図５１】  第１７の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図５２】  第１８の実施形態に係わる強誘電体メモリのブロック構成のレイアウト図。
【図５３】  図５２のレイアウト図の一部レイヤ層を示す図。
【図５４】  図５２のレイアウト図の一部レイヤ層を示す図。
【図５５】  第１９の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図５６】  図５５の具体的な動作例を示す信号波形図。
【図５７】  図５５の具体的な動作例を示す信号波形図。
【図５８】  第２０の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図５９】  図５８の具体的な動作例を示す信号波形図。
【図６０】  第２１の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６１】  図６０の具体的な動作例を示す信号波形図。
【図６２】  図６０の具体的な動作例を示す信号波形図。
【図６３】  第２２の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６４】  図６３の具体的な動作例を示す信号波形図。
【図６５】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６６】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６７】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６８】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図６９】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７０】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７１】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７２】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７３】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７４】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７５】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７６】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７７】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７８】  第２３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図７９】  第２４の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図８０】  図７９のレイアウトの一部の層のレイアウトを示す図。
【図８１】  図７９のレイアウトの一部の層のレイアウトを示す図。
【図８２】  第２５の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図８３】  図８２の具体的な動作例を示す信号波形図。
【図８４】  第２６の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図８５】  図８４の具体的な動作例を示す信号波形図。
【図８６】  第２７の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図８７】  第２８の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図８８】  図８７の具体的な動作例を示す信号波形図。
【図８９】  図８７の具体的な動作例を示す信号波形図。
【図９０】  図８７の具体的な動作例を示す信号波形図。
【図９１】  図８７の具体的な動作例を示す信号波形図。
【図９２】  第２９の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図９３】  図９２の具体的な動作例を示す信号波形図。
【図９４】  第３０の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図９５】  図９４の具体的な動作例を示す信号波形図。
【図９６】  第３１の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図９７】  図９６の具体的な動作例を示す信号波形図。
【図９８】  第３２の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図９９】  図９８の具体的な動作例を示す信号波形図。
【図１００】  第３３の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１０１】  図１００の具体的な動作例を示す信号波形図。
【図１０２】  第３４の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１０３】  図１０２の具体的な動作例を示す信号波形図。
【図１０４】  第３５の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１０５】  図１０４の具体的な動作例を示す信号波形図。
【図１０６】  第３６の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１０７】  図１０６の具体的な動作例を示す信号波形図。
【図１０８】  第３７の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１０９】  図１０８の具体的な動作例を示す信号波形図。
【図１１０】  第３８の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１１１】  第３８の実施形態に係わる強誘電体メモリのブロック構成を示す回路図。
【図１１２】  第３９の実施形態に係わる強誘電体メモリのゲインセルブロック構成のレイアウトを示す平面図。
【図１１３】  図１１２のレイアウトの一部の層のレイアウトを示す図。
【図１１４】  図１１２のレイアウトの一部の層のレイアウトを示す図。
【図１１５】  図１１２のレイアウトの一部の層のレイアウトを示す図。
【図１１６】  図１１２のレイアウトの一部の層のレイアウトを示す図。
【図１１７】  第４０の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す断面図。
【図１１８】  第４１の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１１９】  図１１８の具体的な動作例を示す信号波形図。
【図１２０】  第４２の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２１】  第４３の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２２】  図１２１の具体的な動作例を示す信号波形図。
【図１２３】  第４４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２４】  第４４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２５】  第４５の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２６】  図１２５の具体的な動作例を示す信号波形図。
【図１２７】  第４６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２８】  第４７の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１２９】  図１２８の具体的な動作例を示す信号波形図。
【図１３０】  第４８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１３１】  第４８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１３２】  第４９の実施形態に係わる強誘電体メモリのブロック構成のレイアウトを示す平面図。
【図１３３】  図１３２のレイアウトの一部の層のレイアウトを示す図。
【図１３４】  図１３２のレイアウトの一部の層のレイアウトを示す図。
【図１３５】  図１３２のレイアウトの一部の層のレイアウトを示す図。
【図１３６】  参考例としての第５０の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１３７】  図１３６の具体的な動作例を示す信号波形図。
【図１３８】  図１３６の具体的な動作例を示す信号波形図。
【図１３９】  参考例としての第５１の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４０】  参考例としての第５２の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４１】  図１４０の具体的な動作例を示す信号波形図。
【図１４２】  第５３の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４３】  参考例としての第５３の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４４】  参考例としての第５４の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４５】  図１４４の具体的な動作例を示す信号波形図。
【図１４６】  図１４４の具体的な動作例を示す信号波形図。
【図１４７】  参考例としての第５５の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４８】  参考例としての第５６の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１４９】  図１４８の具体的な動作例を示す信号波形図。
【図１５０】  参考例としての第５７の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１５１】  参考例としての第５７の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図１５２】  第５８の実施形態に係わる強誘電体メモリのメモリセル構成を示す回路図。
【図１５３】  第５９の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図１５４】  図１５３のレイアウト平面図の一部レイアウト層を示す図。
【図１５５】  図１５３のレイアウト平面図の一部レイアウト層を示す図。
【図１５６】  第６０の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１５７】  図１５６の具体的な動作例を示す信号波形図。
【図１５８】  第６１の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１５９】  第６２の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６０】  図１５９の具体的な動作例を示す信号波形図。
【図１６１】  第６３の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６２】  図１６１の具体的な動作例を示す信号波形図。
【図１６３】  図１６１の具体的な動作例を示す信号波形図。
【図１６４】  図１６１の具体的な動作例を示す信号波形図。
【図１６５】  第６４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６６】  第６４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６７】  第６４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６８】  第６４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１６９】  第６５の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７０】  図１６９の具体的な動作例を示す信号波形図。
【図１７１】  第６６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７２】  第６６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７３】  第６６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７４】  第６６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７５】  第６７の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７６】  図１７６の具体的な動作例を示す信号波形図。
【図１７７】  第６８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１７８】  図１７７の具体的な動作例を示す信号波形図。
【図１７９】  第６９の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８０】  第７０の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８１】  第７１の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８２】  第７２の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８３】  第７３の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図１８４】  図１８３のレイアウト平面図の一部レイアウト層を示す図。
【図１８５】  図１８３のレイアウト平面図の一部レイアウト層を示す図。
【図１８６】  第７４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８７】  図１８６の具体的な動作例を示す信号波形図。
【図１８８】  第７５の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１８９】  図１８８の具体的な動作例を示す信号波形図。
【図１９０】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９１】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９２】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９３】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９４】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９５】  第７６の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９６】  第７７の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９７】  図１９６の具体的な動作例を示す信号波形図。
【図１９８】  第７８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図１９９】  第７８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２００】  第７８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２０１】  第７８の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２０２】  第７９の実施形態に係わる強誘電体メモリのメモリセル構成のレイアウトを示す平面図。
【図２０３】  図２０２のレイアウト平面図の一部レイアウト層を示す図。
【図２０４】  第８０の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２０５】  図２０４の具体的な動作例を示す信号波形図。
【図２０６】  第８１の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２０７】  図２０６の具体的な動作例を示す信号波形図。
【図２０８】  第８２の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２０９】  図２０８の具体的な動作例を示す信号波形図。
【図２１０】  第８３の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１１】  図２１０の具体的な動作例を示す信号波形図。
【図２１２】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１３】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１４】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１５】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１６】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１７】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１８】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２１９】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２２０】  第８４の実施形態に係わる強誘電体メモリのゲインセルブロック構成を示す回路図。
【図２２１】  参考例としての第８５の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図２２２】  図２２１の具体的な動作例を示す信号波形図。
【図２２３】  参考例としての第８６の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図２２４】  参考例としての第８６の実施形態に係わるＤＲＡＭのゲインセルブロック構成を示す回路図。
【図２２５】  参考例としての第８７の実施形態に係わるＤＲＡＭのゲインセルブロック構成のレイアウトを示す平面図。
【図２２６】  図２２５のレイアウト平面図の一部レイアウト層を示す図。
【図２２７】  図２２５のレイアウト平面図の一部レイアウト層を示す図。
【図２２８】  図２２５のレイアウト平面図の一部レイアウト層を示す図。
【図２２９】  図２２５のレイアウト平面図の一部レイアウト層を示す図。
【図２３０】  従来の強誘電体メモリの構成を説明するための図。
【図２３１】  先願の強誘電体メモリの構成を説明するための回路図と断面図。
【図２３２】  先願の強誘電体メモリの動作例を説明するための図。
【図２３３】  先願の強誘電体メモリのアレイ構成例を示す回路図。
【図２３４】  先願の強誘電体メモリのアレイ構成例を示す回路図。
【図２３５】  強誘電体膜を薄膜化した場合の特性の変化を示す図。
【図２３６】  従来の強誘電体メモリにおける、設計ルールとビット線容量、セル分極量の要求量、可能実現量の関係を示す図。
【図２３７】  従来の自己増幅機能をもつ強誘電体メモリの一覧を説明するための図。
【符号の説明】
Ｑｉ…トランジスタ
Ｃｉ…常誘電体キャパシタ
ＣＦｉ…強誘電体キャパシタ
／ＳＢＬ，ＳＢＬ…サブビット線
／ＢＬ，ＢＬ，／ＢＬｉ，ＢＬｉ…ビット線
ＷＬ，ＷＬｉ，ＷＬＡｉ，ＷＬＢｉ…ワード線
ＰＳＡ，ＰＳＢ，ＰＳＡｉ，ＰＳＢｉ…プレート選択信号
ＢＳ０，ＢＳ１，ＢＳＸ０，ＢＳＸ１，ＢＳ…ブロック書き込み選択信号
ＳＢＥ…サブブロック選択プリチャージ信号
ＶＳＢ…サブビット線プリチャージ電源
／ＰＬＡ，ＰＬＡ，／ＰＬＢ，ＰＬＢ，／ＰＬ，ＰＬ
ＰＬ（／ＢＬ），ＰＬ（ＢＬ）…プレート線
ＣＢ…ビット線容量
Ｐｒ…残留分極量
ＡＲ…アスペクト比
ＶＳＥ…増幅トランジスタ駆動用電源
ＳＥＮ…ｎＭＯＳセンスアンプ活性化信号
／ＳＥＰ…ｐＭＯＳセンスアンプ活性化信号
／ＥＱＬ…ビット線イコライズ信号
ＶＢＬ…ビット線プリチャージ電源
VBLH…ビット線のＨｉｇｈレベル
／ＤＱ，ＤＱ…データ線
ＣＳＬ…カラム選択線
φt0，φt1…センスアンプ−セルアレイ分離信号
ＶＤＷＬｉ…ダミーワード線
ＲＳＴ，ＲＳＴ…ダミーキャパシタリセット信号
ＣＤｉ…ダミーキャパシタ
／ＤＰＬ，ＤＰＬ…ダミープレート線
／ＢＬＳＡ，ＢＬＳＡ…センスアンプ部のビット線
ＶＤＣ，ＶＡＣ…ＤＣ電源
ＶＤＳＥ…ダミーセル増幅トランジスタ用電源
Ｖss’…０Ｖ或いは電源
Ｖpp…昇圧電源
／ＤＳＢＬ，ＤＳＢＬ…ダミーサブビット線
ＶＬ…固定電源
ＳＮ…ストレージノード
ＡＡ…拡散層
ＧＣ…ゲート層
ＴＥ…上部電極層
ＢＥ…下部電極層
ＦＥ…強誘電体層
ＳＢＬ…サブビット線層
ＢＬ…ビット線層
ＡＡ−ＢＥ−Ｃ…拡散層−下部電極層間コンタクト
ＡＡ−ＴＥ−Ｃ…拡散層−上部電極層間コンタクト
ＧＣ−ＢＥ−Ｃ…ゲート層−下部電極層間コンタクト
ＴＥ−ＢＬ−Ｃ…上部電極層−ビット線層間コンタクト
ＢＥ−ＳＢＬ−Ｃ…下部電極−サブビット線層間コンタクト
ＴＥ−ＳＢＬ−Ｃ…上部電極−サブビット線層間コンタクト
ＳＢＬ−ＢＬ−Ｃ…サブビット線−ビット線間コンタクト
【図１】
0003961680.tif 000002
【図２】
0003961680.tif 000003
【図３】
0003961680.tif 000004
【図４】
0003961680.tif 000005
【図５】
0003961680.tif 000006
【図６】
0003961680.tif 000007
【図７】
0003961680.tif 000008
【図８】
0003961680.tif 000009
【図９】
0003961680.tif 000010
【図１０】
0003961680.tif 000011
【図１１】
0003961680.tif 000012
【図１２】
0003961680.tif 000013
【図１３】
0003961680.tif 000014
【図１４】
0003961680.tif 000015
【図１５】
0003961680.tif 000016
【図１６】
0003961680.tif 000017
【図１７】
0003961680.tif 000018
【図１８】
0003961680.tif 000019
【図１９】
0003961680.tif 000020
【図２０】
0003961680.tif 000021
【図２１】
0003961680.tif 000022
【図２２】
0003961680.tif 000023
【図２３】
0003961680.tif 000024
【図２４】
0003961680.tif 000025
【図２５】
0003961680.tif 000026
【図２６】
0003961680.tif 000027
【図２７】
0003961680.tif 000028
【図２８】
0003961680.tif 000029
【図２９】
0003961680.tif 000030
【図３０】
0003961680.tif 000031
【図３１】
0003961680.tif 000032
【図３２】
0003961680.tif 000033
【図３３】
0003961680.tif 000034
【図３４】
0003961680.tif 000035
【図３５】
0003961680.tif 000036
【図３６】
0003961680.tif 000037
【図３７】
0003961680.tif 000038
【図３８】
0003961680.tif 000039
【図３９】
0003961680.tif 000040
【図４０】
0003961680.tif 000041
【図４１】
0003961680.tif 000042
【図４２】
0003961680.tif 000043
【図４３】
0003961680.tif 000044
【図４４】
0003961680.tif 000045
【図４５】
0003961680.tif 000046
【図４６】
0003961680.tif 000047
【図４７】
0003961680.tif 000048
【図４８】
0003961680.tif 000049
【図４９】
0003961680.tif 000050
【図５０】
0003961680.tif 000051
【図５１】
0003961680.tif 000052
【図５２】
0003961680.tif 000053
【図５３】
0003961680.tif 000054
【図５４】
0003961680.tif 000055
【図５５】
0003961680.tif 000056
【図５６】
0003961680.tif 000057
【図５７】
0003961680.tif 000058
【図５８】
0003961680.tif 000059
【図５９】
0003961680.tif 000060
【図６０】
0003961680.tif 000061
【図６１】
0003961680.tif 000062
【図６２】
0003961680.tif 000063
【図６３】
0003961680.tif 000064
【図６４】
0003961680.tif 000065
【図６５】
0003961680.tif 000066
【図６６】
0003961680.tif 000067
【図６７】
0003961680.tif 000068
【図６８】
0003961680.tif 000069
【図６９】
0003961680.tif 000070
【図７０】
0003961680.tif 000071
【図７１】
0003961680.tif 000072
【図７２】
0003961680.tif 000073
【図７３】
0003961680.tif 000074
【図７４】
0003961680.tif 000075
【図７５】
0003961680.tif 000076
【図７６】
0003961680.tif 000077
【図７７】
0003961680.tif 000078
【図７８】
0003961680.tif 000079
【図７９】
0003961680.tif 000080
【図８０】
0003961680.tif 000081
【図８１】
0003961680.tif 000082
【図８２】
0003961680.tif 000083
【図８３】
0003961680.tif 000084
【図８４】
0003961680.tif 000085
【図８５】
0003961680.tif 000086
【図８６】
0003961680.tif 000087
【図８７】
0003961680.tif 000088
【図８８】
0003961680.tif 000089
【図８９】
0003961680.tif 000090
【図９０】
0003961680.tif 000091
【図９１】
0003961680.tif 000092
【図９２】
0003961680.tif 000093
【図９３】
0003961680.tif 000094
【図９４】
0003961680.tif 000095
【図９５】
0003961680.tif 000096
【図９６】
0003961680.tif 000097
【図９７】
0003961680.tif 000098
【図９８】
0003961680.tif 000099
【図９９】
0003961680.tif 000100
【図１００】
0003961680.tif 000101
【図１０１】
0003961680.tif 000102
【図１０２】
0003961680.tif 000103
【図１０３】
0003961680.tif 000104
【図１０４】
0003961680.tif 000105
【図１０５】
0003961680.tif 000106
【図１０６】
0003961680.tif 000107
【図１０７】
0003961680.tif 000108
【図１０８】
0003961680.tif 000109
【図１０９】
0003961680.tif 000110
【図１１０】
0003961680.tif 000111
【図１１１】
0003961680.tif 000112
【図１１２】
0003961680.tif 000113
【図１１３】
0003961680.tif 000114
【図１１４】
0003961680.tif 000115
【図１１５】
0003961680.tif 000116
【図１１６】
0003961680.tif 000117
【図１１７】
0003961680.tif 000118
【図１１８】
0003961680.tif 000119
【図１１９】
0003961680.tif 000120
【図１２０】
0003961680.tif 000121
【図１２１】
0003961680.tif 000122
【図１２２】
0003961680.tif 000123
【図１２３】
0003961680.tif 000124
【図１２４】
0003961680.tif 000125
【図１２５】
0003961680.tif 000126
【図１２６】
0003961680.tif 000127
【図１２７】
0003961680.tif 000128
【図１２８】
0003961680.tif 000129
【図１２９】
0003961680.tif 000130
【図１３０】
0003961680.tif 000131
【図１３１】
0003961680.tif 000132
【図１３２】
0003961680.tif 000133
【図１３３】
0003961680.tif 000134
【図１３４】
0003961680.tif 000135
【図１３５】
0003961680.tif 000136
【図１３６】
0003961680.tif 000137
【図１３７】
0003961680.tif 000138
【図１３８】
0003961680.tif 000139
【図１３９】
0003961680.tif 000140
【図１４０】
0003961680.tif 000141
【図１４１】
0003961680.tif 000142
【図１４２】
0003961680.tif 000143
【図１４３】
0003961680.tif 000144
【図１４４】
0003961680.tif 000145
【図１４５】
0003961680.tif 000146
【図１４６】
0003961680.tif 000147
【図１４７】
0003961680.tif 000148
【図１４８】
0003961680.tif 000149
【図１４９】
0003961680.tif 000150
【図１５０】
0003961680.tif 000151
【図１５１】
0003961680.tif 000152
【図１５２】
0003961680.tif 000153
【図１５３】
0003961680.tif 000154
【図１５４】
0003961680.tif 000155
【図１５５】
0003961680.tif 000156
【図１５６】
0003961680.tif 000157
【図１５７】
0003961680.tif 000158
【図１５８】
0003961680.tif 000159
【図１５９】
0003961680.tif 000160
【図１６０】
0003961680.tif 000161
【図１６１】
0003961680.tif 000162
【図１６２】
0003961680.tif 000163
【図１６３】
0003961680.tif 000164
【図１６４】
0003961680.tif 000165
【図１６５】
0003961680.tif 000166
【図１６６】
0003961680.tif 000167
【図１６７】
0003961680.tif 000168
【図１６８】
0003961680.tif 000169
【図１６９】
0003961680.tif 000170
【図１７０】
0003961680.tif 000171
【図１７１】
0003961680.tif 000172
【図１７２】
0003961680.tif 000173
【図１７３】
0003961680.tif 000174
【図１７４】
0003961680.tif 000175
【図１７５】
0003961680.tif 000176
【図１７６】
0003961680.tif 000177
【図１７７】
0003961680.tif 000178
【図１７８】
0003961680.tif 000179
【図１７９】
0003961680.tif 000180
【図１８０】
0003961680.tif 000181
【図１８１】
0003961680.tif 000182
【図１８２】
0003961680.tif 000183
【図１８３】
0003961680.tif 000184
【図１８４】
0003961680.tif 000185
【図１８５】
0003961680.tif 000186
【図１８６】
0003961680.tif 000187
【図１８７】
0003961680.tif 000188
【図１８８】
0003961680.tif 000189
【図１８９】
0003961680.tif 000190
【図１９０】
0003961680.tif 000191
【図１９１】
0003961680.tif 000192
【図１９２】
0003961680.tif 000193
【図１９３】
0003961680.tif 000194
【図１９４】
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【図１９５】
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【図１９６】
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【図１９７】
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【図１９８】
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【図１９９】
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【図２００】
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【図２０１】
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【図２０２】
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【図２０３】
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【図２０４】
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【図２０５】
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【図２０６】
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【図２０７】
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【図２０８】
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【図２０９】
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【図２１０】
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【図２１１】
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【図２１２】
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【図２１３】
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【図２１４】
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【図２１５】
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【図２１６】
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【図２１７】
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【図２１８】
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【図２１９】
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【図２２０】
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【図２２１】
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【図２２２】
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【図２２３】
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【図２２４】
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【図２２５】
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【図２２６】
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【図２２７】
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【図２２８】
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【図２２９】
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【図２３０】
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【図２３１】
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【図２３２】
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【図２３３】
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【図２３４】
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【図２３５】
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【図２３６】
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【図２３７】
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